(57)【要約】【課題】メモリセル寸法の増加を抑制した上で、メモリセルの安定性を向上させる。【解決手段】第１および第２インバータ１Ｌ，１Ｒと第１インバータ１Ｌの出力端子のビット線１１への接続を制御する第１選択トランジスタＮ１と第２インバータ１Ｒの出力端子のビット線１２への接続を制御する第２選択トランジスタＮ２とを備え、第１インバータ１Ｌは、第１負荷トランジスタＰ１と、第１駆動トランジスタＮ３とを有し、第２インバータ１Ｒは、第２負荷トランジスタＰ２と、第２駆動トランジスタＮ４とを有しメモリセル１として機能し、第１選択トランジスタＮ１がオンの状態で出力可能な駆動電流量に対する、第１駆動トランジスタＮ３がオンの状態で出力可能な駆動電流量の比率が第１所定値より大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに出力端子を相手入力端子に接続した第１および第２インバータと、
前記第１インバータの出力端子のビット線への接続を制御する第１選択トランジスタと、
前記第２インバータの出力端子のビット線への接続を制御する第２選択トランジスタと、を備え、
前記第１インバータは、電源に接続される第１負荷トランジスタと、前記第１負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第１駆動トランジスタとを有し、前記第１負荷トランジスタと第１駆動トランジスタとの共通端子が前記第１インバータの出力端子を構成し、前記第１負荷トランジスタのゲートと第１駆動トランジスタのゲートとを接続する接続端子が前記第１インバータの入力端子を構成し、
前記第２インバータは、電源に接続される第２負荷トランジスタと、前記第２負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第２駆動トランジスタとを有し、前記第２負荷トランジスタと第２駆動トランジスタとの共通端子が前記第２インバータの出力端子を構成し、前記第２負荷トランジスタのゲートと第２駆動トランジスタのゲートとを接続する接続端子が前記第２インバータの入力端子を構成し、
第１インバータがオンのときに第２インバータがオフとなり、第２インバータがオンのときに第１インバータがオフとなってメモリセルとして機能し、
前記メモリセルへのデータ書き込み時には第１選択トランジスタおよび第２選択トランジスタがオンとなって第１インバータとともに第２インバータにデータが入力され、前記メモリセルからのデータ読み出し時には、第１選択トランジスタがオンとなって第１インバータからデータが読み出されるとともに第２選択トランジスタがオフにされ、
前記第１選択トランジスタがオンの状態で出力可能な駆動電流量に対する、前記第１駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第１所定値より大きい、そのようなメモリセルを含む半導体記憶装置。
【請求項２】
前記第２選択トランジスタがオンの状態で駆動可能な駆動電流量に対する、前記第２駆動トランジスタがオンの状態で駆動可能な駆動電流量の比率が第２所定値より小さい、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルがローアドレスおよびカラムアドレスでアクセスされる２次元状に配列されており、
前記いずれかのローアドレスに対応する複数のメモリセルの前記第１接続トランジスタを制御するロー選択回路と、
前記それぞれのカラムアドレスに対応するメモリセルから前記第１接続トランジスタを通じてデータを読み出すビット線のうち、前記ロー選択回路よって選択されたメモリセルのすべてを選択可能なカラム選択回路と、をさらに備える請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１インバータに前記第１選択トランジスタが１個設けられている場合に、前記第１の所定値は、略２である請求項１に記載の半導体記憶装置。
【請求項５】
前記第１インバータに前記第１選択トランジスタが２個設けられている場合に、前記第１の所定値は、略４である請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１対のインバータがフリップフロップ接続されてＳＲＡＭセルを構成する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置の製造においては、テクノロジの進化によりトランジスタの微細化が進んだ結果、半導体チップ内の隣接するトランジスタ間での特性バラツキが増大している。ところで、ＳＲＡＭの動作下限電圧はメモリセルの安定性に起因している。したがって、より低い動作電圧でのＳＲＡＭ動作を可能とするためにも、メモリセルの特性バラツキを押さえて安定性を向上する必要がある。そして、メモリセルの安定性を確保するためには基本的にはメモリセル内のトランジスタサイズを増加させ、セルサイズを大きくする必要がある。
【特許文献１】特開２００１−２５７２７５号公報
【特許文献２】特開２００３−８６７１３号公報
【特許文献３】特許第２７８２６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、トランジスタの寸法を大きくすると、当然メモリセルの寸法が増大し、マクロサイズが増大し、最終的にはチップサイズが大きくなるという結果になる。
【０００４】
本発明の目的は、トランジスタを含むメモリセル寸法の増加を抑制した上で、メモリセルの安定性を向上させた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、互いに出力端子を相手入力端子に接続した第１および第２インバータと、前記第１インバータの出力端子のビット線への接続を制御する第１選択トランジスタと、前記第２インバータの出力端子のビット線への接続を制御する第２選択トランジスタと、を備え、前記第１インバータは、電源に接続される第１負荷トランジスタと、前記第１負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第１駆動トランジスタとを有し、前記第１負荷トランジスタと第１駆動トランジスタとの共通端子が前記第１インバータの出力端子を構成し、前記第１負荷トランジスタのゲートと第１駆動トランジスタのゲートとを接続する接続端子が前記第１インバータの入力端子を構成し、前記第２インバータは、電源に接続される第２負荷トランジスタと、前記第２負荷トランジスタを介して電源に接続されオンオフの状態が切り替わる第２駆動トランジスタとを有し、前記第２負荷トランジスタと第２駆動トランジスタとの共通端子が前記第２インバータの出力端子を構成し、前記第２負荷トランジスタのゲートと第２駆動トランジスタのゲートとを接続する接続端子が前記第２インバータの入力端子を構成し、第１インバータがオンのときに第２インバータがオフとなり、第２インバータがオンのときに第１インバータがオフとなってメモリセルとして機能し、前記メモリセルへのデータ書き込み時には第１選択トランジスタおよび第２選択トランジスタがオンとなって第１インバータとともに第２インバータにデータが入力され、前記メモリセルからのデータ読み出し時には、第１選択トランジスタがオンとなって第１インバータからデータが読み出されるとともに第２選択トランジスタがオフにされ、前記第１選択トランジスタがオンの状態で出力可能な駆動電流量に対する、前記第１駆動トランジスタがオンの状態で出力可能な駆動電流量の比率が第１所定値より大きい、そのようなメモリセルを含む半導体記憶装置として例示される。
【発明の効果】
【０００６】
本発明によれば、トランジスタを含むメモリセル寸法の増加を抑制した上で、メモリセルの安定性を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体記憶装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
＜発明の骨子＞
メモリセルの安定動作のためには、相反する二つの項目（１）ホールド特性（２）書き込み特性を満足させる必要がある。ここで、ホールド特性とは、メモリセルのデータを安定して保持する特性をいう。ホールド特性は、メモリセル内でのデータの反転しにくさともいうことができる。一方、書き込み特性とは、書き込み速度および書き込みエラーの少なさ等をいう。書き込み特性は、メモリセルへのデータの書き込み容易さともいうことができる。
【０００８】
また、相反するとは、反転しにくい特性を有するメモリセルは、書き込み特性が悪くなり、一般的には書き込み速度が低下するということである。また、書き込み速度を向上させようとすると、ホールド特性が劣化する場合が一般的であるということである。
【０００９】
そして、上記特性を維持し、さらに向上させるには、基本的にはメモリセルを構成するトランジスタの寸法（幅/長さ）を大きくし、半導体チップ内でのトランジスタの特性バ
ラツキを少なくする必要がある。
【００１０】
ＳＲＡＭでのメモリセルデータの反転が発生する事象は、以下のように分類できる。
【００１１】
まず、読み出し時に、ａ）ワード線選択、カラム選択のメモリセルが読み出しときに反転する現象である。ｂ）ワード線選択、カラム非選択のメモリセルが非選択状態で反転する現象である。
【００１２】
次に、書き込み時に、ｃ）ワード線選択、カラム非選択のメモリセルが非選択状態で反転する現象である。これは、読み出し時のｂ）と同様の現象と考えて良い。
【００１３】
本実施形態では、これらａ）ｂ）ｃ）の不良を低減するとともに、セル寸法の増加を最小限に留めるための回路構成例を説明する。
【００１４】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体記憶装置のメモリセル構成図である。図１では、ＳＲＡＭの１ビット分のデータを記憶するメモリセル１と、メモリセル１が構成するセルアレイ中からローアドレスの指定にしたがってメモリセル１の接続されるワード線３１を選択するロースイッチ３と、ライトイネーブル信号（／ＷＥの信号）にしたがってワード線３１の信号からデータ読み出し時の信号（ｗｏｒｄＬの信号）とデータ書き込み時の信号（ｗｏｒｄＬの信号およびｗｏｒｄＲの信号）を生成するモード切替回路２が示されている。
【００１５】
メモリセル１は、１対のインバータ１Ｌ、１Ｒ（それぞれ、本発明の第１、第２インバータに相当）がその入力端子を互いに相手出力端子に接続され、フリップフロップ回路を構成している。すなわち、インバータ１Ｌは、電源電圧Ｖｃｃにソースが接続される負荷トランジスタＰ１（本発明の第１負荷トランジスタに相当）と、負荷トランジスタＰ１を
駆動する駆動トランジスタＮ３（本発明の第１駆動トランジスタに相当）とから構成されている。
【００１６】
負荷トランジスタＰ１と駆動トランジスタＮ３とは、ドレインが共通となっており、インバータ１Ｌの出力端子を構成する。この出力端子（共通ドレイン）は、スイッチを構成するトランジスタＮ１（トランスファーゲートともいい、本発明の第１選択トランジスタに相当）を通じて、ビット線１１に接続される。また、トランジスタＮ１のゲートは、第２の分岐ワード線ｗｏｒｄＬに接続されている。
【００１７】
さらに、負荷トランジスタＰ１と駆動トランジスタＮ３のゲートは、相互に接続され、共通ゲート端子を構成している。この共通ゲートは、インバータ１Ｌの入力端子を構成する。また、駆動トランジスタＮ３は、ソースが接地される（または負の電源電圧Ｖｓｓに接続される）。
【００１８】
同様に、インバータ１Ｒは、電源電圧Ｖｃｃにソースが接続される負荷トランジスタＰ２（本発明の第２負荷トランジスタに相当）と、負荷トランジスタＰ２を駆動する駆動トランジスタＮ４（本発明の第２駆動トランジスタに相当）とから構成されている。
【００１９】
負荷トランジスタＰ２と駆動トランジスタＮ４とは、ドレインが共通となっており、インバータ１Ｒの出力端子を構成する。この出力端子（共通ドレイン）は、スイッチを構成するトランジスタＮ２（本発明の第２選択トランジスタに相当）を通じて、ビット線１２に接続される。また、トランジスタＮ２のゲートは、第２の分岐ワード線ｗｏｒｄＲに接続されている。
【００２０】
さらに、負荷トランジスタＰ２と駆動トランジスタＮ４のゲートは、相互に接続され、共通ゲート端子を構成している。この共通ゲートは、インバータ１Ｒの入力端子を構成する。また、駆動トランジスタＮ４は、ソースが接地される（または負の電源電圧Ｖｓｓに接続される）。
【００２１】
図１のように、インバータ１Ｌの出力端子（共通ドレイン）は、インバータ１Ｒの共通ゲート端子に接続され、ｎｏｄｅＸを構成している。同様に、インバータ１Ｒの出力端子（共通ドレイン）は、インバータ１Ｌの共通ゲート端子に接続され、ｎｏｄｅＹを構成している。
【００２２】
このようにして、インバータ１Ｌとインバータ１Ｒとは、フリップフロップ接続され、ｎｏｄｅＸとｎｏｄｅＹとが互いに相補の状態をとる。すなわち、駆動トランジスタＮ３がオンの場合には、ｎｏｄｅＸが接地され（あるいは、負の電源電圧Ｖｓｓ）に接続された状態（ＬＯ）となる。
【００２３】
このとき、駆動トランジスタＮ４のゲート電位は、しきい値より小さくなるのでオフとなり、一方、Ｐ型の負荷トランジスタＰ２のゲートはしきい値より小さくなるのでオンとなる。その結果、ｎｏｄｅＹは、正の電源電圧Ｖｃｃに接続された状態（ＨＩ）となる。そして、正の電源電圧Ｖｃｃに接続されたｎｏｄｅＹの電位は、そのままインバータ１Ｌの共通ゲート端子に供給され、上記状態が維持される。
【００２４】
今、この状態でメモリセル１からデータを読み出す場合を考える。メモリセル１は、書き込み時には、トランジスタＮ１およびＮ２を通じて、インバータ１Ｌおよび１Ｒの双方に、それぞれ相補データの書き込み動作を実行する。一方、メモリセル１は、読み出し時には、トランジスタＮ１だけから相補データの一方だけをビット線１１を通じてセンスアンプに読み出す。
【００２５】
その読み出し動作の場合、まず、ビット線１１が所定の電位にプリチャージされる。次に、ロースイッチ３によりワード線３１が選択状態になり（ＬＯ）、かつ、ライトイネーブル信号／ＷＥがＬＯとなる。その結果、第１の分岐ワード線ｗｏｒｄＬは、ＨＩにアサートされる。
【００２６】
一方、第２の分岐ワード線ｗｏｒｄＲは、ライトイネーブル信号／ＷＥ（ＬＯ状態）により、ＬＯに固定される。したがって、トランジスタＮ２は、オフの状態を維持し、ビット線１２と駆動トランジスタＮ４とを遮断する。
【００２７】
したがって、トランジスタＮ１は、オンとなりビット線１１を駆動トランジスタＮ３に接続する。その結果、プリチャージされたビット線１１からトランジスタＮ１を通じて駆動トランジスタＮ３に電流が流入する。
【００２８】
この場合、駆動トランジスタの駆動能力が、トランスファーゲートを構成するトランジスタＮ１の駆動能力より十分大きい場合には、流入した電流の影響はほとんど無視できる。しかしながら、通常のＳＲＡＭでは、負荷トランジスタＰ１、Ｐ２を有する構成で、トランスファーゲートであるトランジスタＮ１と駆動トランジスタＮ３との駆動能力の比は、約１．５（本発明の第２所定値に相当）程度に設定する。なお、トランスファーゲートであるトランジスタＮ２と駆動トランジスタＮ４との駆動能力の比についても、約１．５程度に設定する。
【００２９】
トランスファーゲート（Ｎ１，Ｎ２）と駆動トランジスタＮ３，Ｎ４との駆動能力の比を大きくしすぎると、データの書き込み動作が遅くなる。また、駆動トランジスタＮ３，Ｎ４との駆動能力を大きくするためには、そのゲート寸法（幅と長さＷ／Ｌ）を大きくする必要があり、トランジスタの寸法、したがって、セル寸法およびチップ寸法が大きくなってしまう。このため、上記駆動能力の比は、１．５程度に設定されることが多い。
【００３０】
しかしながら、駆動トランジスタの駆動能力が、トランスファーゲートを構成するトランジスタＮ１の駆動能力より十分大きくない場合には、インバータ１Ｒおよび１Ｌの状態の反転による誤動作が生じる。すなわち、プリチャージされたビット線１１からトランジスタＮ１を通じて駆動トランジスタＮ３に電流が流入すると、駆動トランジスタＮ３を流れる読み出し電流Ｉｒｅａｄにより電圧降下が生じる。この電圧降下により、駆動トランジスタＮ３のドレイン、したがって、ｎｏｄｅＸの電位が上昇する。
【００３１】
ｎｏｄｅＸの電位が例えば、オフしている駆動トランジスタＮ４のしきい値を越えると、駆動トランジスタＮ４がオンする。また、Ｐ型の負荷トランジスタＰ２がオフになる。すると、駆動トランジスタＮ４のドレイン、したがって、ｎｏｄｅＹの電位がＬＯ（接地電圧または負の電源電圧Ｖｓｓ）になる。
【００３２】
その結果、駆動トランジスタＮ３がオフする。また、Ｐ型の負荷トランジスタＰ１がオンになる。すると、駆動トランジスタＮ３のドレイン、したがって、ｎｏｄｅＸの電位がＨＩ（正の電源電圧Ｖｃｃ）になる。このようにして、インバータ１Ｌおよび１Ｒ、したがって、メモリセルのデータがビット線からの電荷の流入によって反転し、誤動作を引き起こす。以上のように、メモリセルの安定性の追求と、セル寸法の微細化の追求についても、相反する課題が存在している。
【００３３】
そこで、本実施形態の半導体記憶では、以下の構成を採用する。ここでは、上述と同様、メモリセル１は、書き込み時には、トランジスタＮ１およびＮ２を通じて、インバータ１Ｌおよび１Ｒの双方に、それぞれ相補データの書き込み動作を実行する。一方、メモリ
セル１は、読み出し時には、トランジスタＮ１だけから相補データの一方だけをビット線１１を通じてセンスアンプに読み出す。
【００３４】
このようなメモリセル１において、インバータ１ＬへのトランスファーゲートであるトランジスタＮ１に対する駆動トランジスタＮ３の駆動能力を約２倍程度（本発明の第１所定値に相当）に構成する。一方、インバータ１ＲへのトランスファーゲートであるトランジスタＮ２に対する駆動トランジスタＮ４の駆動能力を約１．５倍程度に構成する。トランジスタＮ１とＮ２の駆動能力、したがって、その面積が同程度であるとすれば、駆動トランジスタＮ３の駆動能力は、駆動トランジスタＮ４の４／３倍程度に構成する。
【００３５】
このような構成により、本実施形態の半導体記憶装置は、メモリセル１からの読み出しにおいて、相補データの一方だけをインバータ１Ｌから読み出す場合に、駆動トランジスタＮ３の駆動能力がトランスファーゲートであるトランジスタＮ１に比べて十分に大きい。このため、データ読み出し電流ＩｒｅａｄによるｎｏｄｅＸの電位上昇が抑制される。したがって、メモリセル１のデータ反転の可能性が低減され、メモリセル１からの安定したデータの読み出しが可能となる。
【００３６】
一方、データ書き込み時には、相補データの双方にデータを書き込むので、少なくとも、インバータ１Ｒ側においては、トランスファーゲートであるトランジスタＮ２の駆動能力の駆動トランジスタＮ４の駆動能力に対する比は、インバータ１Ｌ側ほど小さくない。このため、データ書き込み時にも、書き込み速度の低下を抑制できる。
【００３７】
さらに、図１には、第１の分岐ワード線ｗｏｒｄＬによってメモリセル１とともに選択され、カラムスイッチで選択されず、センスアンプに接続されなかったメモリ１−１、１−２等が示されている。これらのメモリセル１−１、１−２等についても、メモリセル１と同様に、ビット線１１−１、１１−２等がプリチャージされるので、従来の構成では上記と同様に反転の可能性がある。しかしながら、本実施形態の構成をとることにより、これらのメモリセル１−１、１−２等においても、メモリセル１と同様に、読み出し電流Ｉｒｅａｄが流れる駆動トランジスタの駆動能力がトランスファーゲートに比べて十分に大きい。このため、データ読み出し電流ＩｒｅａｄによるｎｏｄｅＸに相当するノードの電位上昇が抑制される。したがって、カラムスイッチによって非選択のメモリセルにおいても、データ反転の可能性が低減される。また、メモリセル１−１、１−２等へのデータ書き込みにおいては、メモリセル１と同様に、書き込み速度の低下を抑制できる。
【００３８】
＜第１実施形態＞
図２および図３の図面を参照して、本発明の第２実施形態に係る半導体記憶装置を説明する。上記第１実施形態では、フリップフロップを構成する１対のインバータの一方だけからだけを第１の分岐ワード線で選択してデータを読み出すＳＲＡＭのメモリセル１を説明した。その場合に、読み出し電流Ｉｒｅａｄが流れる駆動トランジスタＮ３の駆動能力がトランスファーゲートに対して約２倍程度に構成された。
【００３９】
本実施形態では、そのようなメモリセルを複数並べたセルアレイのレイアウトを工夫する例を説明する。他の構成および作用は、第１実施形態の場合と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。また、必要に応じて、図１の図面を参照する。
【００４０】
図２は、本発明の第２実施形態に係る半導体記憶装置のセルアレイの構成図である。図２のように、この半導体記憶装置は、第１実施形態のメモリセル１と同様のメモリセルを含むセルアレイ１００と、セルアレイ１００から同一のロー方向のメモリセル（同一のワード線に接続されるセル）を選択するロースイッチの並び３０と、ロースイッチによって
選択された複数のメモリセルからビット線を通じてカラム方向のメモリセルを選択するカラムスイッチの並び４０と、カラムスイッチによって選択されたメモリセルからの検出信号を増幅し、データ値を判定するセンスアップの並び５０とを有している。
【００４１】
セルアレイは、例えば、２n×２mビット分のメモリセル１を有している。ロースイッチは、２mビット分（１ワード分）のメモリセル１を選択する。この機能をワード選択機能
とも呼ぶ。さらに、カラムスイッチは、ロースイッチによってアクセスされているロー（同一のローアドレスをもつメモリセル１の並び）２mビットのうちから、２kビットを選択してｋ個のセンスアンプに接続する。
【００４２】
図３Ａおよび図３Ｂに、ロースイッチによって選択されるセルとカラムスイッチによって選択されるセルの関係を示す。図３Ａは、従来のロー選択とカラム選択の関係を示す図である。この場合のデータ書き込み動作について検討する。従来の構成では、ワード線３１によって同一のローアドレスを有するメモリセル１−１から１−４が選択される。さらに、メモリセル１−１と１−３とがカラムスイッチ４によって選択され、読み出し／書き込み用のアンプ６に接続されている。なお、図１のセンスアンプは、例えば、図３Ａの読み出し／書き込み用のアンプ６とコンパレータを組み合わせて構成される。すなわち、読み出し／書き込み用のアンプ６は、センスアンプの前半部分を占め、読み出し時には、例えば、読み出し信号を増幅して、コンパレータに入力する。
【００４３】
この場合、書き込み動作においては、ワード線３１（図１の場合の第１の分岐ワード線ｗｏｒｄＬおよびｗｏｒｄＲ）によって相補な関係の１対のインバータ（図１の１Ｌ、１Ｒ）に通じるトランスファーゲート（図１のトランジスタＮ１、Ｎ２）がオンになる。このため、プリチャージされた１対のビット線の電荷は、それぞれトランスファーゲートを通じてメモリセル１−１から１−４それぞれのインバータ（図１の１Ｌ、１Ｒ）に流入する。
【００４４】
このうち、メモリセル１−１はカラムスイッチ４によって選択されているので、読み出し／書き込み用のアンプ６からトランスファーゲートを通じて書き込みデータが入力される。
【００４５】
一方、メモリセル１−２はカラムスイッチ４によって選択されていないので、書き込みデータが入力されることはない。しかし、メモリセル１−２のトランスファーゲートは、ワード線３１を通じてオンになっている。このとき、書き込みデータが入力されない場合には、その書き込み対象でないメモリセルの１対のビット線は、フローティングとなっている。したがって、図１のメモリセル１の構成から理解されるように、メモリセル１−２、１−４等は、読み出し対象のセルと同様の状態となっている。
【００４６】
したがって、メモリセル１−２、１−４等読み出し対象でないメモリセルに値＝１（ｎｏｄｅＹ＝ＬＯ）が設定されていると、トランスファーゲートに対して駆動能力を２倍程度に大きく形成しなかった駆動トランジスタ（例えば、図１のＮ４）のドレイン電位が上昇する。したがって、第１実施形態のメモリセル１を使用したとしても、書き込み動作においてワード選択され、カラム選択されなかったメモリセル（図３Ａの１−２および１−４等）では、従来のメモリセルの読み出し時と同様の現象が発生し、データの反転が発生する。
【００４７】
図３Ｂに、読み出し時のデータの反転を低減するためのメモリセルの配置を示す。図３では、ワード線３１が制御ゲート３２Ａ、３２Ｂ等によって複数のワード線部分３１Ａ、３１Ｂ等に分割されている。ワード線部分３１Ａには、メモリセル１−５および１−６が接続される。また、ワード線部分３１Ｂには、メモリセル１−７および１−８が接続され
る。
【００４８】
図３Ｂでは、制御ゲート３２Ａがオンすることにより、セル１−５および１−６のトランスファーゲートがオンの状態になっている。一方、制御ゲート３２Ｂがオフすることにより、セル１−７および１−８のトランスファーゲートがオフの状態になっている。
【００４９】
そして、ワード線によって選択されたセル１−５および１−６は、いずれもカラムスイッチ４によって読み出し／書き込みアンプ６に接続される。このように、図３Ｂの構成では、ワード線部分３１Ａ（あるいは、３１Ｂ）によってワード選択されたメモリセルは、いずれもカラム選択されて読み出し／書き込み用のアンプ６に接続される。したがって、図３Ｂの構成では、ワード選択されたメモリセル（１−５、１−６等）には、必ずデータが書き込まれる。
【００５０】
一方、カラム選択されなかったメモリセル（１−７、１−８等）がワード選択されることがない。したがって、データ書き込み時に、データ書き込み対象のメモリセル１−５、１−６等以外のメモリセル１−７および１−８等では、トランスファーゲートがオフの状態になっており、駆動トランジスタに、データ読み出し時と同様の電流が流れることがない。
【００５１】
したがって、図３Ｂの構成では、第１実施形態のメモリセル１をメモリセル１−５から１−８に適用した場合に、データ書き込み時のデータ反転の可能性を低減できる。
【００５２】
《第３実施形態》
図４を参照して、本発明の第３実施形態に係る半導体記憶装置を説明する。上記第１実施形態では、ＳＲＡＭのメモリセル１において、読み出し電流Ｉｒｅａｄが流れる駆動トランジスタＮ３の駆動能力がトランスファーゲートに対して約２倍程度に構成された例を説明した。
【００５３】
本実施形態では、第１実施形態の構成を２ポートメモリに適用した例を説明する。他の構成および作用は、第１実施形態の場合と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。また、必要に応じて、図１の図面を参照する。
【００５４】
図４では、ＳＲＡＭの１ビット分のデータを記憶するメモリセル１と、メモリセル１が構成するセルアレイ中からローアドレスの指定にしたがってメモリセル１に接続されるワード線３１と、ライトイネーブル信号（／ＷＥの信号）にしたがってワード線３１の信号からデータ読み出し時の信号（ｗｏｒｄＬの信号）とデータ書き込み時の信号（ｗｏｒｄＬの信号およびｗｏｒｄＲの信号）を生成するモード切替回路２とが示されている。
【００５５】
メモリセル１は、１対のインバータ１Ｌ，１Ｒがその入力端子を互いに相手出力端子に接続され、フリップフロップ回路を構成している。また、図４でも、負荷トランジスタＰ１と駆動トランジスタＮ３とは、ドレインが共通となっており、インバータ１Ｌの出力端子を構成する。この出力端子（共通ドレイン、ｎｏｄｅＸ）は、スイッチを構成するトランジスタＮ１を通じて、ビット線１１に接続される。また、トランジスタＮ１のゲートは、第１の左分岐ワード線ｗｏｒｄＬ１に接続されている。
【００５６】
ただし、図４の構成では、インバータ１Ｌの出力端子（共通ドレイン、ｎｏｄｅＸ）には、さらに、トランジスタＮ５を通じてビット線２１に接続される。また、トランジスタＮ５のゲートは、第２の左分岐ワード線ｗｏｒｄＬ２に接続されている。このようにして、インバータ１Ｌの出力端子であるｎｏｄｅＸには、ビット線１１および２１により２ポ
ートのアクセスが可能になっている。
【００５７】
同様に、インバータ１Ｒは、電源電圧Ｖｃｃにソースが接続される負荷トランジスタＰ２と、負荷トランジスタＰ２を駆動する駆動トランジスタＮ４とから構成されている。駆動トランジスタＰ２と駆動トランジスタＮ４とは、ドレインが共通となっており、インバータ１Ｒの出力端子を構成する。この出力端子（共通ドレイン、ｎｏｄｅＹ）は、スイッチを構成するトランジスタＮ２を通じて、ビット線２２に接続される。また、トランジスタＮ２は、第１の右分岐ワード線ｗｏｒｄＲ１に接続されている。
【００５８】
さらに、図４の構成では、インバータ１Ｒの出力端子（共通ドレイン、ｎｏｄｅＹ）には、さらに、トランジスタＮ５を通じてビット線２２が接続される。また、トランジスタＮ５のゲートは、第２の右分岐ワード線ｗｏｒｄＲ２に接続されている。このようにして、インバータ１Ｒの出力端子であるｎｏｄｅＹには、ビット線１２および２２により２ポートのアクセスが可能になっている。
【００５９】
図４の構成において、インバータ１ＬへのトランスファーゲートであるトランジスタＮ１に対する駆動トランジスタＮ３の駆動能力を約４倍程度（本発明の第１所定値に相当）に構成する。一方、インバータ１ＲへのトランスファーゲートであるトランジスタＮ２に対する駆動トランジスタＮ４の駆動能力を約３倍程度（本発明の第２所定値に相当）に構成する。トランジスタＮ１とＮ２の駆動能力、したがって、その面積が同程度であるとすれば、駆動トランジスタＮ３の駆動能力は、駆動トランジスタＮ４の４／３倍程度に構成する。
【００６０】
このような構成により、本実施形態の半導体記憶装置は、メモリセル１からの読み出しにおいて、相補データの一方だけをインバータ１Ｌから読み出す場合に、駆動トランジスタＮ３の駆動能力がトランスファーゲートであるトランジスタＮ１に比べて十分に大きい。このため、データ読み出し電流ＩｒｅａｄによるｎｏｄｅＸの電位上昇が抑制される。したがって、メモリセル１のデータ反転の可能性が低減され、メモリセル１からの安定したデータの読み出しが可能となる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る半導体記憶装置の構成図である。
【図２】本発明の第２実施形態に係る半導体記憶装置のセルアレイの構成図である。
【図３Ａ】従来のロー選択とカラム選択の関係を示す図である。
【図３Ｂ】読み出し時のデータの反転を低減するためのメモリセルの配置を示す図である。
【図４】本発明の第４実施形態に係る半導体記憶装置の構成図である。
【符号の説明】
【００６２】
１、１−１、１−２  メモリセル
１Ｌ、１Ｒ  インバータ
２  モード切替回路
３  ロースイッチ
１１、１２、２１、２２  ビット線
３０  ロースイッチの配列
３１  ワード線
４０  カラムスイッチの配列
５０  センスアンプの配列
Ｎ１、Ｎ２、Ｎ５、Ｎ６  トランジスタ（Ｎ型、トランスファーゲート）
Ｎ３、Ｎ４  駆動トランジスタ
Ｐ１、Ｐ２  負荷トランジスタ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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