(57)【要約】【課題】パワーオンリセット時間と暴走検出時リセット時間とを一つのタイマ回路で決定し、暴走監視時間を別のタイマ回路で決定して、マイクロコンピュータをリセットする。【解決手段】電源電圧の変動時及びマイクロコンピュータの暴走時にマイクロコンピュータリセット信号を生成する回路が、電圧変動検出回路２２と、マイクロコンピュータが出力するクロック信号に応じてパルスを発生させるパルス発生回路２４と、マイクロコンピュータリセット信号及びパルス発生回路からのパルスによってリセットされる期間を除く期間においてカウントアップする第一タイマ回路２６と、電圧変動検出回路からの電圧変動信号及び第一タイマ回路からのタイムアップ信号によってリセットされる期間を除く期間においてカウントアップするとともにタイムアップしていない期間においてマイクロコンピュータリセット信号を出力する第二タイマ回路２８と、を具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
マイクロコンピュータの暴走を所定の期間監視し、暴走が検知されたら、暴走検知信号を出力する第一のタイマ手段と、
電源の変動が検出されたら、所定の期間、マイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を該マイクロコンピュータ側に出力する第二のタイマ手段と、
を具備し、前記第二のタイマ手段は、更に、前記第一のタイマ手段からの暴走検知信号をトリガとして、前記所定の期間、マイクロコンピュータリセット信号を該マイクロコンピュータ側へ出力することを特徴とするマイクロコンピュータリセット回路。
【請求項２】
マイクロコンピュータが搭載されるシステムにおいて、電源電圧の変動時及び該マイクロコンピュータの暴走時に該マイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を生成する回路であって、
電源電圧の変動を検出して電圧変動信号を出力する電圧変動検出回路と、
該マイクロコンピュータが出力するクロック信号に応じてパルスを発生させるパルス発生回路と、
該マイクロコンピュータリセット信号及び前記パルス発生回路からのパルスによってリセットされる期間を除く期間においてカウントアップする第一タイマ回路と、
前記電圧変動検出回路からの電圧変動信号及び前記第一タイマ回路からのタイムアップ信号によってリセットされる期間を除く期間においてカウントアップするとともにタイムアップしていない期間において該マイクロコンピュータリセット信号を出力する第二タイマ回路と、
を具備することを特徴とするマイクロコンピュータリセット回路。
【請求項３】
前記第一タイマ回路を停止させる停止回路を更に具備する、請求項２に記載のマイクロコンピュータリセット回路。
【請求項４】
前記電圧変動検出回路の出力と前記第一タイマ回路の出力とがＯＲ回路に入力され、該ＯＲ回路の出力が前記第二タイマ回路をリセットする、請求項２に記載のマイクロコンピュータリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータが搭載されるシステムにおいて、電源電圧の変動時及びマイクロコンピュータの暴走時にマイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を生成する回路に関する。
【背景技術】
【０００２】
マイクロコンピュータを搭載したシステムでは、一般に、電源電圧の変動やマイクロコンピュータの暴走を検出してマイクロコンピュータに対しリセット信号を出力するマイクロコンピュータリセット回路が設けられている。図１は、従来のマイクロコンピュータリセット回路の構成例を周辺回路とともに示す図である。
【０００３】
図１において、電圧変動検出回路は、レギュレータの電圧ＶＤＤの低下又は立上りを検出して電圧変動信号を出力する。電圧監視タイマ回路は、電圧変動信号によりリセットされ、電圧復帰後の経過時間を計測して一定時間後にタイムアップするタイマ回路である。パルス発生回路は、マイクロコンピュータが出力するクロック信号に応じて所定の幅のパルスを発生させる回路である。暴走監視タイマ回路は、パルス発生回路からのパルスによってリセットされ、パルスがオフになってからの経過時間を計測して一定時間後にタイムアップするタイマ回路である。
【０００４】
電圧監視タイマ回路の出力は、インバータの入力に導入される。ここで、電圧監視タイマ回路の出力は、電圧復帰後も一定時間、インバータの出力が変化する閾値以下となるため、インバータの出力がパワーオンリセット信号を与える。このパワーオンリセット信号は、ＯＲ回路の一方の入力に導入される。また、暴走監視タイマ回路の出力は、シュミットトリガタイプのコンパレータに供給される。そのコンパレータの出力は、暴走検出時リセット信号を与え、ＯＲ回路の他方の入力に導入される。
【０００５】
その結果、ＯＲ回路の出力は、電源電圧の変動時及びマイクロコンピュータの暴走時におけるリセット信号ＲＥＳＥＴを与える。このリセット信号ＲＥＳＥＴは、暴走監視タイマ回路をリセットする。また、このリセット信号ＲＥＳＥＴがトランジスタのベースに供給され、そのトランジスタのコレクタが負論理（ロウアクティブ）のマイクロコンピュータリセット信号／ＲＥＳＥＴ（バー付ＲＥＳＥＴの代替表現）を与える。
【０００６】
この回路構成の場合、パワーオンリセット信号がアクティブとなる時間（パワーオンリセット時間）は、電圧監視タイマ回路で決定される。また、マイクロコンピュータ暴走開始時からリセットがかかるまでの時間（暴走監視時間）は、暴走監視タイマで決定される。また、暴走検出時リセット信号がアクティブとなる時間（暴走検出時リセット時間）は、タイマがコンデンサの充放電を利用するものである場合、暴走監視タイマ回路で決定される。
【０００７】
この回路構成において暴走監視タイマがコンデンサの充放電を利用するものである場合のタイムチャートが図１４に示される。暴走監視時間はシステムの仕様で決定されるところ、暴走監視時間を長くすべく、コンデンサの容量を大きくして充電に要する時間を大きくすると、放電に要する時間も大きくなる。結果として、図１４に示されるように、暴走監視時間を長くすると、同時に暴走検出時リセット時間も長くなってしまう。
【０００８】
しかし、暴走検出時リセット時間も、パワーオンリセット時間と同様に、本来、マイクロコンピュータの仕様で決定されるべきものであり、システムの仕様で決定される暴走監視時間に依存して暴走検出時リセット時間も変化してしまうと、無駄なリセット時間が発生することとなる。かくして、パワーオンリセット時間と暴走検出時リセット時間とは一つのタイマ回路で決定され、暴走監視時間は別のタイマ回路で決定されることが望ましい。
【０００９】
なお、本発明に関連する先行技術文献として、下記特許文献１は、マイクロコンピュータの故障診断のために意図的に出力されるＣＰＵ暴走信号に応答して故障表示が行われることがないようにした車両用故障診断表示方法及び装置を開示している。
【００１０】
【特許文献１】特開２００３−１２７８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、パワーオンリセット時間と暴走検出時リセット時間とを一つのタイマ回路で決定し、暴走監視時間を別のタイマ回路で決定することができるマイクロコンピュータリセット回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明によれば、マイクロコンピュータの暴走を所定の期間監視し、暴走が検知されたら、暴走検知信号を出力する第一のタイマ手段と、電源の変動が検出されたら、所定の期間、マイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を該マイクロコンピュータ側に出力する第二のタイマ手段と、を具備し、前記第二のタイマ手段は、更に、前記第一のタイマ手段からの暴走検知信号をトリガとして、前記所定の期間、マイクロコンピュータリセット信号を該マイクロコンピュータ側へ出力することを特徴とするマイクロコンピュータリセット回路が提供される。
【００１３】
また、本発明によれば、マイクロコンピュータが搭載されるシステムにおいて、電源電圧の変動時及び該マイクロコンピュータの暴走時に該マイクロコンピュータをリセットするためのマイクロコンピュータリセット信号を生成する回路であって、電源電圧の変動を検出して電圧変動信号を出力する電圧変動検出回路と、該マイクロコンピュータが出力するクロック信号に応じてパルスを発生させるパルス発生回路と、該マイクロコンピュータリセット信号及び前記パルス発生回路からのパルスによってリセットされる期間を除く期間においてカウントアップする第一タイマ回路と、前記電圧変動検出回路からの電圧変動信号及び前記第一タイマ回路からのタイムアップ信号によってリセットされる期間を除く期間においてカウントアップするとともにタイムアップしていない期間において該マイクロコンピュータリセット信号を出力する第二タイマ回路と、を具備することを特徴とするマイクロコンピュータリセット回路が提供される。
【００１４】
また、一つの好適な態様では、前記第一タイマ回路を停止させる停止回路を更に具備する。
【００１５】
また、一つの好適な態様では、前記電圧変動検出回路の出力と前記第一タイマ回路の出力とがＯＲ回路に入力され、該ＯＲ回路の出力が前記第二タイマ回路をリセットする。
【発明の効果】
【００１６】
本発明によるマイクロコンピュータリセット回路にあっては、パワーオンリセット時間と暴走検出時リセット時間とがマイクロコンピュータの仕様に基づいて一つのタイマ回路で決定され、暴走監視時間がシステムの仕様に基づいて別のタイマ回路で決定されることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明の実施形態について説明する。図２は、本発明によるマイクロコンピュータリセット回路の第一実施形態の基本構成及びその周辺回路の例を示すブロック図である。図２に示される電子システムは、車載用オーディオシステムであって、本発明に係るマイクロコンピュータリセット回路２０、並びにマイクロコンピュータ５０、電圧レギュレータ６０、音楽ソース７０、駆動回路８０及びスピーカ９０を備える。マイクロコンピュータ５０は、音楽ソース７０から音楽データを入力し、駆動回路８０を介してスピーカ９０により出力する処理を実行する。
【００１８】
マイクロコンピュータリセット回路２０は、レギュレータ６０による電源電圧ＶＤＤの低下又は立上り時及びマイクロコンピュータ５０の暴走時にマイクロコンピュータ５０をリセットするためのマイクロコンピュータリセット信号を生成する回路であって、電圧変動検出回路２２、パルス発生回路２４、第一タイマ回路２６及び第二タイマ回路２８を含む。
【００１９】
ここで、電圧変動検出回路２２は、レギュレータ６０による電源電圧ＶＤＤの低下又は立上りを検出して電圧変動信号を出力する回路である。また、パルス発生回路２４は、マイクロコンピュータ５０が出力するクロック信号に応じて所定の幅のパルスを発生させる回路である。なお、マイクロコンピュータ５０において実行されるソフトウェアは、マイクロコンピュータ５０の暴走が外部から検出され得るように、クロック信号ＣＬＫを出力するようにプログラミングされている。
【００２０】
また、第一タイマ回路２６は、マイクロコンピュータリセット信号及びパルス発生回路２４からのパルスによってリセットされる期間を除く期間においてカウントアップする回路である。すなわち、第一タイマ回路２６は、パルス発生回路２４からのパルスがオフになってからの経過時間を計測して一定時間後にタイムアップすることで、マイクロコンピュータ５０の暴走を報知する。
【００２１】
また、第二タイマ回路２８は、電圧変動検出回路２２からの電圧変動信号及び第一タイマ回路２６からのタイムアップ信号によってリセットされる期間を除く期間においてカウントアップするとともにタイムアップしていない期間においてマイクロコンピュータリセット信号を出力する回路である。すなわち、第二タイマ回路２８の出力は、電圧復帰後の一定時間、パワーオンリセット信号（負論理）を与えるとともに、マイクロコンピュータ５０の暴走検出時におけるリセット信号（負論理）を与える。そして、パワーオンリセット時間と暴走検出時リセット時間とは、一致する。
【００２２】
第二タイマ回路２８の出力を受けるインバータ３０の出力は、正論理（ハイアクティブ）のマイクロコンピュータリセット信号ＲＥＳＥＴを与える。そして、そのＲＥＳＥＴをベースで受けるトランジスタ３２のコレクタは、負論理のマイクロコンピュータリセット信号である／ＲＥＳＥＴ（バー付ＲＥＳＥＴの代替表現）を与える。また、ＲＥＳＥＴは、第一タイマ回路２６をリセットする。
【００２３】
図３は、図２に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。時刻ｔ0において電源電圧ＶＤＤが復帰するまでは、第二タイマ回路２８がリセットされたままであるので、マイクロコンピュータリセット信号／ＲＥＳＥＴは、ロウすなわちアクティブである。時刻ｔ0後に、すなわち電源電圧ＶＤＤの上昇をトリガにして、第二タイマ回路２８は、カウントアップを開始し、時刻ｔ1においてタイムアップする。そのタイムアップをトリガとして、マイクロコンピュータリセット信号／ＲＥＳＥＴは、ハイすなわちインアクティブとなる。
【００２４】
第一タイマ回路２６は、マイクロコンピュータリセット信号／ＲＥＳＥＴがアクティブである間、リセットされているが、時刻ｔ1において／ＲＥＳＥＴがインアクティブになると、カウントアップを開始する。しかし、クロック信号ＣＬＫがハイになると、それをトリガにして第一タイマ回路２６はリセットされる。時刻ｔ2のＣＬＫを最後にＣＬＫが停止すると、第一タイマ回路２６は時刻ｔ3においてタイムアップする。そのタイムアップをトリガにして、第二タイマ回路２８はリセットされ、ＲＥＳＥＴ及び／ＲＥＳＥＴがアクティブとなり、そのＲＥＳＥＴのアクティブをトリガにして第一タイマ回路２６がリセットされる。第一タイマ回路２６のリセットをトリガにして、第二タイマ回路２８はカウントアップを開始する。
【００２５】
やがて、時刻ｔ4において第二タイマ回路２８がタイムアップすると、／ＲＥＳＥＴがハイすなわちインアクティブとなり、それをトリガにして第一タイマ回路２６がカウントアップを開始する。次いで、電源電圧ＶＤＤの瞬間的な低下があると、第二タイマ回路２８はリセットされ、／ＲＥＳＥＴがアクティブとなり、第一タイマ回路２６もリセットされる。時刻ｔ5において電圧が復帰すると、第二タイマ回路２８はカウントアップを開始する。やがて、時刻ｔ6で第二タイマ回路２８がタイムアップすると、ＲＥＳＥＴ及び／ＲＥＳＥＴはインアクティブとなり、それをトリガにして第一タイマ回路２６のカウントアップが開始される。
【００２６】
最後に、電源電圧ＶＤＤが落ちると、第二タイマ回路２８がリセットされ、／ＲＥＳＥＴがアクティブとなり、第一タイマ回路２６もリセットされる。なお、図３において、ＴＤは電源電圧変動時及びマイクロコンピュータ暴走時のリセット時間を示し、ＴＢは暴走監視時間を示している。このように、図３の回路では、暴走監視時間を第一タイマ回路２６で決定する一方、パワーオンリセット時間及び暴走検出時リセット時間を共通して第二タイマ回路２８で決定することができる。
【００２７】
図４は、上述した第一実施形態をより具体的に示す図であって、より詳細には、第一タイマ回路２６及び第二タイマ回路２８の回路構成例を示す図である。同図に示されるように、第一タイマ回路２６は、ＮチャネルＭＯＳトランジスタＱ３及びＱ４、抵抗器ＲＣＴＷ、コンデンサＣＴＷ、並びにコンパレータＣＭＰ２を含む。そして、抵抗器ＲＣＴＷとコンデンサＣＴＷとの直列充放電回路によりタイマが構成され、このコンデンサＣＴＷは、マイクロコンピュータリセット信号ＲＥＳＥＴ及びパルス発生回路２４からのパルスによって放電する期間を除く期間において充電される。
【００２８】
また、第二タイマ回路２８は、ＮチャネルＭＯＳトランジスタＱ１及びＱ２、抵抗器ＲＣＴ、並びにコンデンサＣＴを含む。そして、抵抗器ＲＣＴとコンデンサＣＴとの直列充放電回路によりタイマが構成され、このコンデンサＣＴは、電圧変動検出回路２２からの電圧変動信号及び第一タイマ回路２６内のコンパレータＣＭＰ２が出力する第一タイマ回路２６のタイムアップ信号（暴走検知信号）によって放電する期間を除く期間において充電されるとともに充電されていない期間において負論理（ロウアクティブ）のマイクロコンピュータリセット信号を出力する回路である。
【００２９】
すなわち、コンデンサＣＴの電圧は、電圧復帰後の一定時間、パワーオンリセット信号（負論理）を与えるとともに、マイクロコンピュータ５０の暴走検出時におけるリセット信号（負論理）を与える。なお、図２におけるインバータ３０は、図４におけるコンパレータＣＭＰ１に対応する。また、図２におけるＮＰＮトランジスタ３２は、図４におけるＮチャネルＭＯＳトランジスタＱ５に対応する。
【００３０】
図５は、図４に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。時刻ｔ0において電源電圧ＶＤＤが復帰すると、コンデンサＣＴの充電が開始される。そして、時刻ｔ1において、コンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧を超えると、マイクロコンピュータリセット信号／ＲＥＳＥＴがハイとなり、また、それに伴い、コンデンサＣＴＷの充電が開始される。しかし、クロック信号ＣＬＫがハイになると、コンデンサＣＴＷは放電する。
【００３１】
時刻ｔ2のＣＬＫを最後にＣＬＫが停止すると、やがて、時刻ｔ3においてコンデンサＣＴＷの電圧がコンパレータＣＭＰ２の反転入力端子の電圧を超える。すると、コンパレータＣＭＰ２の出力はハイとなり、トランジスタＱ２が導通し、コンデンサＣＴが放電する。その結果、コンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧より低くなり、マイクロコンピュータリセット信号がアクティブとなり、また、それに伴い、コンデンサＣＴＷが放電する。さらに、コンデンサＣＴの充電が開始される。
【００３２】
そして、時刻ｔ4においてコンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧を超えると、マイクロコンピュータリセット信号／ＲＥＳＥＴがハイとなり、また、それに伴い、コンデンサＣＴＷの充電が開始される。次いで、電源電圧ＶＤＤの瞬間的な低下があると、コンデンサＣＴが放電し、マイクロコンピュータリセット信号がアクティブとなり、コンデンサＣＴＷも放電する。
【００３３】
時刻ｔ5において電圧が復帰すると、コンデンサＣＴの充電が開始される。そして、時刻ｔ6でコンデンサＣＴの電圧がコンパレータＣＭＰ１の非反転入力端子の電圧を超えると、マイクロコンピュータリセット信号がインアクティブ（ハイ）となり、また、それに伴い、コンデンサＣＴＷの充電が開始される。最後に、電源電圧ＶＤＤが落ちると、コンデンサＣＴが放電し、マイクロコンピュータリセット信号がアクティブとなり、コンデンサＣＴＷも放電する。なお、図５において、ＴＤは電源電圧変動時及びマイクロコンピュータ暴走時のリセット時間を示し、ＴＢは暴走監視時間を示している。
【００３４】
このように、タイマ回路をコンパレータ、コンデンサ等のアナログ回路で作成することにより、コンデンサ（ＣＴ，ＣＴＷ）の容量、抵抗器（ＲＣＴ，ＲＣＴＷ）の抵抗値、コンパレータの基準電圧等を用いてタイマ時間を自由に変えることができる。なお、図４の回路構成ではＱ１〜Ｑ５としてＭＯＳトランジスタを使用しているが、バイポーラトランジスタを使用してもよい。
【００３５】
図６は、本発明によるマイクロコンピュータリセット回路の第二実施形態を示す図である。この第二実施形態では、前述の図４に示される第一実施形態と比較して、第一タイマ回路２６を停止させる停止回路４０が追加されている。すなわち、入力信号ＩＮＨがハイになると、ＮチャネルＭＯＳトランジスタＱ６が導通（ＯＮ）し、コンデンサＣＴＷは充電されないため、第一タイマ回路２６はカウントすることができず、暴走監視停止機能は停止する。なお、図６の回路構成でＱ６としてＭＯＳトランジスタが使用されているが、バイポーラトランジスタが使用されてもよい。
【００３６】
図７は、本発明によるマイクロコンピュータリセット回路の第三実施形態を示す図である。この第三実施形態では、前述の図６に示される第二実施形態との相違点として、暴走監視停止機能を作動させる信号ＩＮＨとパルス発生回路２４の出力とがＯＲ回路に入力され、そのＯＲ回路の出力が、トランジスタＱ３をオンし、コンデンサＣＴＷを放電させて、第一タイマ回路２６をリセットするように構成されている。そして、図６におけるトランジスタＱ３及びトランジスタＱ６が、図７では、トランジスタＱ３に置き換えられ、素子数の削減が図られている。
【００３７】
図８は、本発明によるマイクロコンピュータリセット回路の第四実施形態を示す図である。この第四実施形態では、前述の図７に示される第三実施形態との相違点として、暴走監視停止機能を作動させる信号ＩＮＨとパルス発生回路２４の出力とマイクロコンピュータリセット信号ＲＥＳＥＴとがＯＲ回路に入力され、そのＯＲ回路の出力が、トランジスタＱ４をオンし、コンデンサＣＴＷを放電させて、第一タイマ回路２６をリセットするように構成されている。そして、図７におけるトランジスタＱ３及びトランジスタＱ４が、図８では、トランジスタＱ４に置き換えられ、素子数の削減が図られている。
【００３８】
図９は、本発明によるマイクロコンピュータリセット回路の第五実施形態を示す図である。この第五実施形態では、前述の図８に示される第四実施形態との相違点として、電圧変動検出回路２２の出力と第一タイマ回路内のコンパレータＣＭＰ２の出力とがＯＲ回路に入力され、そのＯＲ回路の出力が第二タイマ回路２８内のトランジスタＱ２をオンし、第二タイマ回路２８をリセットするように構成されている。そして、図８におけるトランジスタＱ１及びトランジスタＱ２が、図９では、トランジスタＱ２に置き換えられ、素子数の削減が図られている。
【００３９】
図１０は、本発明によるマイクロコンピュータリセット回路の第六実施形態を示す図である。この第六実施形態では、前述の図９に示される第五実施形態との相違点として、抵抗器ＲＣＴが接地側に接続され、コンデンサＣＴが電源側に接続され、それに伴いコンパレータＣＭＰ１への入力が変更されている。
【００４０】
図１１は、本発明によるマイクロコンピュータリセット回路の第七実施形態を示す図である。この第七実施形態では、前述の図１０に示される第六実施形態との相違点として、抵抗器ＲＣＴＷが接地側に接続され、コンデンサＣＴＷが電源側に接続され、それに伴いコンパレータＣＭＰ２への入力が変更されている。
【００４１】
図１２は、本発明によるマイクロコンピュータリセット回路の第八実施形態を示す図である。この第八実施形態では、前述の図９に示される第五実施形態との相違点として、抵抗器ＲＣＴ及び抵抗器ＲＣＴＷが、それぞれ、電流源ＩＣＴ及び電流源ＩＣＴＷに置き換えられている。かかる構成でも抵抗器の場合と同様にコンデンサを充電することができる。
【００４２】
図１３は、本発明によるマイクロコンピュータリセット回路の第九実施形態を示す図である。この第九実施形態では、前述の図１２に示される第八実施形態との相違点として、コンパレータＣＭＰ１及びコンパレータＣＭＰ２の各々が、シュミットトリガインバータに置き換えられている。このように、コンデンサの電圧をコンパレータにおいて基準電圧と比較するのではなく、コンデンサの電圧をシュミットトリガインバータに入力させることにより、暗電流を削減することができる。
【図面の簡単な説明】
【００４３】
【図１】従来のマイクロコンピュータリセット回路の構成例を周辺回路とともに示す図である。
【図２】本発明によるマイクロコンピュータリセット回路の第一実施形態の基本構成及びその周辺回路の例を示すブロック図である。
【図３】図２に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。
【図４】本発明によるマイクロコンピュータリセット回路の第一実施形態の構成をより具体的に示す図である。
【図５】図４に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。
【図６】本発明によるマイクロコンピュータリセット回路の第二実施形態を示す図である。
【図７】本発明によるマイクロコンピュータリセット回路の第三実施形態を示す図である。
【図８】本発明によるマイクロコンピュータリセット回路の第四実施形態を示す図である。
【図９】本発明によるマイクロコンピュータリセット回路の第五実施形態を示す図である。
【図１０】本発明によるマイクロコンピュータリセット回路の第六実施形態を示す図である。
【図１１】本発明によるマイクロコンピュータリセット回路の第七実施形態を示す図である。
【図１２】本発明によるマイクロコンピュータリセット回路の第八実施形態を示す図である。
【図１３】本発明によるマイクロコンピュータリセット回路の第九実施形態を示す図である。
【図１４】図１に示されるマイクロコンピュータリセット回路の動作を説明するためのタイムチャートである。
【符号の説明】
【００４４】
２０    マイクロコンピュータリセット回路
２２    電圧変動検出回路
２４    パルス発生回路
２６    第一タイマ回路
２８    第二タイマ回路
３０    インバータ
３２    トランジスタ
４０    停止回路
５０    マイクロコンピュータ
６０    電圧レギュレータ
７０    音楽ソース
８０    駆動回路
９０    スピーカ
【図１】
2007249777.tif 000003
【図２】
2007249777.tif 000004
【図３】
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【図４】
2007249777.tif 000006
【図５】
2007249777.tif 000007
【図６】
2007249777.tif 000008
【図７】
2007249777.tif 000009
【図８】
2007249777.tif 000010
【図９】
2007249777.tif 000011
【図１０】
2007249777.tif 000012
【図１１】
2007249777.tif 000013
【図１２】
2007249777.tif 000014
【図１３】
2007249777.tif 000015
【図１４】
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