(57)【要約】【課題】ゲート電極にドライエッチングが困難な低抵抗材料を用いて、自己整合コンタクト構造を有する半導体装置を製造する。【解決手段】シリコン基板上に、ゲート絶縁膜、ポリシリコン膜および第１絶縁膜を形成する工程と、第１絶縁膜をパターニングする工程と、金属膜を形成する工程と、ポリシリコン膜と金属膜と反応させてシリサイド層を形成する工程と、未反応の金属膜の除去後に、第２絶縁膜を形成する工程と、第１絶縁膜が露出し且つ第１絶縁膜で覆われていない領域に第２絶縁膜が残るように第２絶縁膜を除去する工程と、第１絶縁膜の除去後に、第２絶縁膜をマスクに用いてエッチングを行い、上層側にシリサイド層および下層側にポリシリコン層を有するゲート電極を形成する工程と、ゲート電極の側面に第３絶縁膜を形成する工程と、層間絶縁膜を形成し、コンタクトホールを形成する工程とを有する半導体装置の製造方法。【選択図】図１
2007150253.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、ゲート絶縁膜、ポリシリコン膜および第１の絶縁膜を形成する工程と、
第１の絶縁膜上に、後に形成するゲート電極のパターンに対応する開口パターンを有するマスクを形成する工程と、
前記マスクを用い、前記ポリシリコン膜が露出するまで第１の絶縁膜を除去して、第１の絶縁膜をパターニングする工程と、
前記ポリシリコン膜上に、シリサイドを形成するための金属膜を形成する工程と、
前記ポリシリコン膜を第１絶縁膜で覆われていない部分に接する前記金属膜と反応させて、シリサイド層を形成する工程と、
未反応の金属膜を除去する工程と、
後に行う第１の絶縁膜除去のためのエッチングにおいて第１の絶縁膜よりもエッチング速度が遅い第２の絶縁膜を、前記シリサイド層が形成されたポリシリコン膜上に形成する工程と、
第１の絶縁膜が露出し且つ第１の絶縁膜で覆われていない領域に第２の絶縁膜が残るように、第２の絶縁膜を除去する工程と、
第１の絶縁膜をエッチングにより除去する工程と、
残された第２の絶縁膜をマスクとして用い、前記ポリシリコン膜をエッチングして、上層側にシリサイド層および下層側にポリシリコン層を有するゲート電極を形成する工程と、
後に形成する層間絶縁膜にコンタクトホールを形成するためのエッチングにおいてその層間絶縁膜よりもエッチング速度が遅い第３の絶縁膜を、少なくとも前記ゲート電極の側面を覆うように形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、エッチングによりコンタクトホールを形成する工程とを有する半導体装置の製造方法。
【請求項２】
前記金属膜がコバルト膜またはニッケル膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
第１の絶縁膜がシリコン酸化膜であり、第２の絶縁膜および第３の絶縁膜がシリコン窒化膜である請求項１又は２に記載の半導体集積回路装置の製造方法。
【請求項４】
前記コンタクトホールは、隣り合うゲート電極間のシリコン基板上に達するように設けられ、このコンタクトホールの開口径が当該ゲート電極間の最小間隔より大きい、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
第１の絶縁膜をエッチングにより除去する工程の後に、第２の絶縁膜の側面に側壁絶縁膜を形成する工程を有し、前記ゲート電極の形成工程において、この側壁絶縁膜および第２の絶縁膜をマスクとして用い、前記シリサイド層を露出させないように前記ポリシリコン膜をドライエッチングする、請求項１から４のいずれかに記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に自己整合コンタクト構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置は、寄生容量低減によるトランジスタの高速化と、単位素子当たりの製造原価の低減のために配線の微細化が行なわれている。
【０００３】
しなしながら、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長が短くなると（特に０．３５μｍ以下）、配線（ゲート電極）の抵抗の増大やソース／ドレイン拡散層の寄生抵抗を原因とするトランジスタ特性の低下が問題になる。そのため、配線抵抗を下げる目的でシリサイドゲートが用いられている。
【０００４】
ロジック系の半導体集積回路装置においては、低抵抗化のために、ゲート電極およびソース・ドレイン拡散層に自己整合的にシリサイドが形成されたサリサイド（自己整合シリサイド：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）構造が適用されている。
【０００５】
一方、高密度化のために、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、互いに隣接する素子が共有する拡散層に接続するコンタクトの形成に際し、自己整合コンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ、以下「ＳＡＣ」という）の技術が適用されている。
【０００６】
近年、配線がさらに微細化され、ＤＲＡＭにおいても、従来使われているタングステンシリサイドよりも低抵抗な材料が望まれている。
【０００７】
また、ロジック系の半導体集積回路装置においては、従来使われているチタンシリサイドが、配線の微細化による凝集の発生によって抵抗が増大し、そのため、チタンシリサイドに代えてコバルトシリサイドやニケッルシリサイドを使用する技術の開発が行なわれている。
【０００８】
上記の課題に加えて、ＤＲＡＭの製造プロセスには次のような問題がある。
【０００９】
ＤＲＡＭでは、ショートチャネル効果の抑制とドレイン電界の緩和のためにソース・ドレイン拡散層の不純物濃度を低くしているため、拡散層が薄く、シリサイド化することによってリーク電流が増加する可能性がある。また、サリサイド構造の形成プロセス（以下「サリサイドプロセス」）によってゲート電極上にシリサイド層を形成する場合は、ＳＡＣ構造形成のためのエッチングストッパー絶縁膜をゲート電極直上に選択的に設けることができない。これらのことから、ＳＡＣ構造を有するＤＲＡＭの製造プロセスには従来のサリサイドプロセスを直接適用することが困難であった。
【００１０】
以下、図面を用いて、ＳＡＣ構造およびサリサイド構造の形成方法について詳細に説明する。
【００１１】
図５から図８は、特開平９−２９３６８９号公報に開示されたＳＡＣ構造の形成プロセス（以下「ＳＡＣプロセス」）を説明するための模式的断面図である。
【００１２】
ＤＲＡＭは、隣接する１組のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、各ＦＥＴが、一対の拡散層のうちＦＥＴ間の一方の拡散層を共有し、この拡散層に接続するコンタクトプラグがＳＡＣプロセスにより形成される。各ＦＥＴの他方の拡散層は、対応する容量素子の電極と接続されている。
【００１３】
図５は、隣接する一組のＦＥＴに共通する拡散層と配線（ビット線）とを接続するコンタクトを形成するプロセスの説明図であって、コンタクトホールを自己整合的に開口するために、層間絶縁膜上にレジストパターンを形成した状態を示している。ここまでの工程は以下の通りに行われる。
【００１４】
まず、予めウェル形成や素子分離を行ったシリコン基板４１（Ｓｉ）を用意する。この基板表面に、熱酸化により形成されたゲート酸化膜４２（ＳｉＯ2）を介してゲート電極４３（ｐｏｌｙＳｉ／ＷＳｉx）を形成する。これらゲート電極４３は、いずれもその上面をオフセット酸化膜４４（ＳｉＯx）、側面をサイドウォール４５（ＳｉＯx）でそれぞれ被覆されている。また、シリコン基板４１の表層部には、ＬＤＤ構造を有するソース／ドレイン領域４６が、ゲート電極４３およびサイドウォール４５に対して自己整合的に形成される。かかる基板の全面に、ＳｉＯx層間絶縁膜４７をコンフォーマルに形成する。ここで、ＳｉＯx層間絶縁膜４７を平坦にではなくコンフォーマルに形成するのは、後述するコンタクトホール形成のためのエッチングの段階で下地のオフセット酸化膜４４とサイドウォール４５とに対する選択比を原理的に確保することがこの方法ではできないため、過剰なオーバーエッチングを行わなくともコンタクトホールが開口できる程度に最初から層間絶縁膜の膜厚を設定しておく必要があるからである。
【００１５】
次に、この上に、フォトリソグラフィ工程を行い、レジストパターン４８（ＰＲ）を形成する。このレジストパターン４８の開口は、隣接するゲート電極４３間のスペースに比べて十分に大きい。続いて、このレジストパターン４８をマスクとし、ＳｉＯx層間絶縁膜４７をドライエッチングする。このエッチングはＳｉ基板４１が露出するまで行い、図６に示されるようなコンタクトホール４９を形成する。
【００１６】
他の方法として、エッチング停止膜を使用することにより層間絶縁膜の平坦化を図る方法がある。すなわち図７に示されるように、ゲート電極４３とオフセット酸化膜４４のパターニング、およびサイドウォール４５の形成までの工程は上述したとおりであるが、この後、基体の全面を薄くコンフォーマルなＳｉＮエッチング停止膜５０で被覆し、続いてＳｉＯｘ層間絶縁膜５１を形成し、全面を略平坦化する。次に、この上に、フォトリソグラフィー工程を行い、レジストパターン５２（ＰＲ）を形成する。このレジストパターン５２の開口は、隣接するゲート電極４３間のスペースに比べて十分に大きい。
【００１７】
続いて、このレジストパターン５２をマスクとし、ＳｉＯx層間絶縁膜５１をドライエッチングする。このエッチングは、下地のＳｉＮエッチング停止膜５０に対して高選択比を達成可能な条件で行う。ＳｉＯx層間絶縁膜５１が平坦化できるのは、この段階でオーバーエッチングを行ってもＳｉＮエッチング停止膜５０の表面でエッチングが停止し、オフセット酸化膜４４やサイドウォール４５が保護されるからである。ＳｉＮエッチング停止膜５０が露出したら、今度はこれをオフセット酸化膜４４やサイドウォール４５に対して高選択比を達成可能な条件でエッチングし、図８に示されるようなコンタクトホール５３を完成させる。
【００１８】
図９から図１０は、特開平７−１８３５０６号公報に開示されたサリサイドプロセスを説明するための模式的断面図である。
【００１９】
サリサイド構造を有するＭＯＳトランジスタは次のようにして製造される。まず、（１００）面方位を有する単結晶のＰ型シリコン基板２０１の表面に、ゲート酸化膜２０２が形成される。減圧気相成長（ＬＰＣＶＤ）法により、ゲート酸化膜２０２の表面上に膜厚０．２μｍ程度の多結晶シリコン膜２３３が堆積される。この多結晶シリコン膜２３３の成長温度は６００℃程度であり、この温度での成膜では、多結晶膜として成膜し、（１１０）配向性が優位な多結晶シリコン膜となっている。この段階での多結晶シリコン膜２３３のグレインサイズ（結晶粒径）は、０．５μｍ〜１．０μｍ程度である（図９（ａ）参照）。
【００２０】
次に、公知のリソグラフィ技術を用いてこの多結晶シリコン膜２３３がパターニングされ、多結晶シリコン膜２３３ａが形成される。この多結晶シリコン膜２３３ａをマスクにしてＮ型不純物のイオン注入により、Ｐ型シリコン基板２０１表面に、低濃度のＮ型拡散層２３５Ａが形成される。その後、ＣＶＤ法により、全面に膜厚０．２μｍ程度のシリコン酸化膜２３４が堆積される（図９（ｂ）参照）。
【００２１】
次に、シリコン酸化膜２３４に対して異方性プラズマエッチングが行なわれ、多結晶シリコン膜２３３ａの側壁にのみに、このシリコン酸化膜が残り、このシリコン酸化膜からなるスペーサ２３４ａが形成される。スペーサ２３４ａおよび多結晶シリコン膜２３３ａをマスクにしてＮ型不純物のイオン注入、次いでランプアニールが行なわれ、Ｐ型シリコン基板２０１の表面（Ｎ型拡散層２３５Ａの表面）に、高濃度のＮ型拡散層２３５Ｂが形成される。これらＮ型拡散層２３５ＡおよびＮ型拡散層２３５Ｂにより、ＬＤＤ型のＮ型ソース・ドレイン拡散層２３５が構成される（図９（ｃ）参照）。なお、この段階での多結晶シリコン膜２３３ａは高濃度のＮ型であるが、成膜段階での多結晶シリコン膜２３３を予めＮ型にしておいてもよい。
【００２２】
弗酸等により表面が洗浄された後、スパッタリングにより、所望の膜厚のチタン膜２３６が全面に堆積される（図９（ｄ）参照）。
【００２３】
続いて、不活性雰囲気もしくは真空中で、シリサイド化反応のための第１の熱処理が行なわれ、Ｎ型ソース・ドレイン拡散層２３５表面上および多結晶シリコン膜２３３ａ表面上にチタンシリサイド膜２３７ａが形成される。このチタンシリサイド膜２３７ａの結晶粒の結晶構造はＣ４９構造である。この第１の熱処理は、７００℃，１秒間程度である。これより高い温度では、シリコンとチタンとの相互拡散が激しくなり、「層」としてのチタンシリサイド膜の形成が困難になる（図１０（ａ）参照）。
【００２４】
次に、水酸化アンモニア（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）との混合水溶液により、未反応のチタン膜２３６が除去される（図１０（ｂ）参照）。
【００２５】
続いて、８００℃〜９００℃のランプアニールによる第２の熱処理が行なわれ、多結晶シリコン膜２３３ａの表面上のチタンシリサイド膜２３７ａおよびＮ型ソース・ドレイン拡散層２３５の表面上のチタンシリサイド膜２３７ａは、それぞれチタンシリサイド膜２３７ｂａおよびチタンシリサイド膜２３７ｂｂに変換される。これにより、Ｎ型の多結晶シリコン膜２３３ａおよびチタンシリサイド膜２３７ｂａからなるゲート電極２３８と、Ｎ型ソース・ドレイン拡散層２３５およびチタンシリサイド膜２３７ｂｂからなるソース・ドレイン領域２３９とが得られ、サリサイド構造を有するＮチャネル型のＭＯＳトランジスタが形成される。これらチタンシリサイド膜２３７ｂａ，２３７ｂｂの結晶粒の結晶構造はＣ５４構造であり、チタンシリサイド膜２３７ｂａ，２３７ｂｂの膜厚は３０ｎｍ〜３５ｎｍ程度である（図１０（ｃ）参照）。
【００２６】
配線の微細化に応じて、上記のように、チタン（Ｔｉ）とシリコン（Ｓｉ）の反応により形成されるチタンシリサイド（ＴｉＳｉ2）を用いたサリサイド構造を形成する技術が広く適用されている。
【００２７】
しかしながら、配線がさらに微細化されるとチタンシリサイドが凝集し、低抵抗のチタンシリサイドが得られにくくなる。そのため、チタンシリサイドに代えてコバルトシリサイドやニッケルシリサイドの採用が検討されている。
【００２８】
特にコバルトシリサイド（ＣｏＳｉ2）は、ＣｏとＳｉとのシリサイド化反応により形成される際、Ｃｏ自身がＳｉ中へ拡散していき、ＴｉとＳｉとのシリサイド化反応時のＴｉのようにＳｉを吸い上げることがないため、シリサイド領域間のショートが発生しない。
【特許文献１】特開平９−２９３６８９号公報
【特許文献２】特開平７−１８３５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
コバルトシリサイドやニッケルシリサイドは抵抗が低く、ＳＡＣ構造を有するＤＲＡＭ等のシリサイド材料としても好ましい。しかしながら、コバルトシリサイドやニッケルシリサイドはドライエッチングによるパターニングが困難であるため、上層にコバルトシリサイド層やニッケルシリサイド層を有するゲートパターンを形成することは困難である。
【００３０】
また、サリサイドプロセスによってゲート電極上にシリサイド層を形成する場合は、ＳＡＣ構造形成のためのエッチングストッパー絶縁膜をゲート電極直上に選択的に設けることができない。
【００３１】
したがって、シリサイドゲートを有するＳＡＣ構造を形成する際、従来のＳＡＣプロセスをそのまま適用することができなかった。
【００３２】
本発明の目的は、ゲート電極の材料にドライエッチングが困難な材料を用いた場合であっても、自己整合コンタクト構造を有する半導体装置を製造できる方法を提供することにある。
【課題を解決するための手段】
【００３３】
本発明によれば、以下の態様の半導体装置の製造方法を提供することができる。
（１）シリコン基板上に、ゲート絶縁膜、ポリシリコン膜および第１の絶縁膜を形成する工程と、
第１の絶縁膜上に、後に形成するゲート電極のパターンに対応する開口パターンを有するマスクを形成する工程と、
前記マスクを用い、前記ポリシリコン膜が露出するまで第１の絶縁膜を除去して、第１の絶縁膜をパターニングする工程と、
前記ポリシリコン膜上に、シリサイドを形成するための金属膜を形成する工程と、
前記ポリシリコン膜を第１絶縁膜で覆われていない部分に接する前記金属膜と反応させて、シリサイド層を形成する工程と、
未反応の金属膜を除去する工程と、
後に行う第１の絶縁膜除去のためのエッチングにおいて第１の絶縁膜よりもエッチング速度が遅い第２の絶縁膜を、前記シリサイド層が形成されたポリシリコン膜上に形成する工程と、
第１の絶縁膜が露出し且つ第１の絶縁膜で覆われていない領域に第２の絶縁膜が残るように、第２の絶縁膜を除去する工程と、
第１の絶縁膜をエッチングにより除去する工程と、
残された第２の絶縁膜をマスクとして用い、前記ポリシリコン膜をエッチングして、上層側にシリサイド層および下層側にポリシリコン層を有するゲート電極を形成する工程と、
後に形成する層間絶縁膜にコンタクトホールを形成するためのエッチングにおいてその層間絶縁膜よりもエッチング速度が遅い第３の絶縁膜を、少なくとも前記ゲート電極の側面を覆うように形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、エッチングによりコンタクトホールを形成する工程とを有する半導体装置の製造方法。
【００３４】
（２）前記金属膜がコバルト膜またはニッケル膜である上記１項に記載の半導体装置の製造方法。
【００３５】
（３）第１の絶縁膜がシリコン酸化膜であり、第２の絶縁膜および第３の絶縁膜がシリコン窒化膜である上記１項又は２項に記載の半導体集積回路装置の製造方法。
【００３６】
（４）前記コンタクトホールは、隣り合うゲート電極間のシリコン基板上に達するように設けられ、このコンタクトホールの開口径が当該ゲート電極間の最小間隔より大きい、上記１項から３項のいずれかに記載の半導体装置の製造方法。
【００３７】
（５）第１の絶縁膜をエッチングにより除去する工程の後に、第２の絶縁膜の側面に側壁絶縁膜を形成する工程を有し、前記ゲート電極の形成工程において、この側壁絶縁膜および第２の絶縁膜をマスクとして用い、前記シリサイド層を露出させないように前記ポリシリコン膜をドライエッチングする、上記１項から４項のいずれかに記載の半導体集積回路装置の製造方法。
【発明の効果】
【００３８】
本発明によれば、ゲート電極の材料にドライエッチングが困難な材料を用いた場合であっても、自己整合コンタクト構造を有する半導体装置を製造することができる。その結果、ゲート抵抗が低く、トランジスタ特性に優れ、且つ高密度に素子を備えた半導体装置を提供することができる。
【００３９】
本発明によれば、絶縁膜パターンが形成されたポリシリコン膜上に金属膜を形成し、絶縁膜パターンに覆われていないポリシリコン部分にシリサイド層を自己整合的に形成することができる。そして、この絶縁膜パターンを利用してシリサイド層上に自己整合的にキャップ層を形成し、絶縁膜パターンの除去後、このキャップ層をマスクとしてポリシリコン膜をエッチングすることで、上層側にシリサイド層および下層側にポリシリコン層を有するゲート電極を形成することができる。
【００４０】
キャップ層をその上に有するゲート電極は、絶縁膜パターンの開口パターンに対応して形成されている。
【００４１】
本発明によれば、その後、ゲート電極の側面にエッチング防止絶縁膜を設けた後、層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成することができる。コンタクトホールの形成に際して、ゲート電極上に形成されたキャップ層とゲート電極の側面に形成されたエッチング防止絶縁膜によりゲート電極が保護され、自己整合コンタクト構造を形成するためのコンタクトホール形成においてゲート電極がエッチングされることがない。
【００４２】
その結果、ドライエッチングによる加工が困難な低抵抗なシリサイド材料を用いて、下層側にポリシリコン層および上層側にシリサイド層を有するゲート電極を形成でき、且つ素子の高密度化が可能な自己整合コンタクト構造を形成することができる。
【発明を実施するための最良の形態】
【００４３】
本発明の好適な実施形態を説明する。
【００４４】
まず、素子分離領域１０１が形成されたシリコン基板１００上に、ゲート絶縁膜１０２、ポリシリコン膜１０３及び第１の絶縁膜１０４を形成する。その後、エッチングマスク１０５を形成し、このエッチングマスクを用いて第１の絶縁膜をパターニングする（図１（ａ））。
【００４５】
エッシングマスク１０５には、フォトリソグラフィー法を用いて形成したレジストパターンを用いることができる。第１の絶縁膜１０４にはシリコン酸化膜を用いることができる。
【００４６】
次に、パターニングされた第１の絶縁膜１０４に対して自己整合的に、ポリシリコン膜１０３にシリサイド層１０７を形成する。
【００４７】
シリサイド層１０７の形成は、パターニングされた第１の絶縁膜１０４が形成されたポリシリコン膜１０３上に高融点金属膜１０６を形成し、この高融点金属と接触する、第１の絶縁膜に覆われていないポリシリコン膜１０３の露出部をシリサイド化反応させ、シリサイド層１０７を形成する（図１（ｂ））。
【００４８】
高融点金属とポリシリコンとのシリサイド化反応は、生成したシリサイドが酸化しない不活性ガス雰囲気中での高温熱処理により行うことができる。高融点金属としてコバルトを用いる場合、７００℃でシリサイド化を行い、未反応のコバルトを酸性溶液を用いて除去した後、８００℃で結晶化して低抵抗化することができる。高融点金属としてニッケルを用いる場合、４００℃でシリサイド化を行い、未反応のニッケルを酸性溶液を用いて除去した後、５００℃で結晶化して低抵抗化することができる。
【００４９】
未反応のコバルトやニッケルを除去するための酸性溶液としては、硫酸と過酸化水素水の混合液や、塩酸と過酸化水素水の混合液を使用することができる。
【００５０】
次に、未反応の高融点金属を除去した後、第２の絶縁膜（第１のシリコン窒化膜）１０８を、第１の絶縁膜１０４及びシリサイド層１０７が形成されたポリシリコン膜１０３上に形成する（図１（ｃ））。
【００５１】
その後、第１の絶縁膜が露出するまで第２の絶縁膜１０８を除去する（図２（ｄ））。この工程は、ウェットエッチングやドライエッチングにより行ってもよいが、平坦な表面を形成することができる化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を行うことが好ましい。
【００５２】
次に、第１の絶縁膜１０４をエッチング除去する（図２（ｅ））。第１の絶縁膜のエッチングは、ウェットエッチングあるいはドライエッチングのいずれを用いてもよい。
【００５３】
第１の絶縁膜１０４は、この工程が完了した段階で基板から除去されるので、第２の絶縁膜に対して十分なエッチング選択比が取れる材料からなる膜であれば限定されない。
【００５４】
一方、第２の絶縁膜１０８は、ゲートパターン形成時のエッチングマスク用のキャップ層としての役割を果たすことができる材料からなる膜であれば限定されないが、例えばシリコン窒化膜あるいはシリコン酸窒化膜を用いることが好ましい。
【００５５】
上記のように、第２の絶縁膜からなるキャップ層１０８は、パターニングされた第１の絶縁膜１０４に対して、自己整合的に形成することができる（図２（ｅ））。
【００５６】
次に、第２の絶縁膜からなるキャップ層１０８をマスクにして、ポリシリコン膜１０３をエッチングすることで、シリサイド層１０７上にキャップ層１０８が設けられた、下層側にポリシリコン層１０３及び上層側にシリサイド層１０７を有するゲート電極が形成される（図２（ｆ））。ゲート電極の形成後の適当な段階において、通常の方法によりソース・ドレイン拡散層を形成する。
【００５７】
なお、必要に応じて、第１の絶縁膜１０４の除去後、ポリシリコン膜１０３のエッチング前に、ポリシリコン膜のエッチングにおいてポリシリコン膜よりもエッチング速度の遅い第４の絶縁膜を全面に形成し、エッチバックして、第２の絶縁膜からなるキャップ層１０８の側壁に第４の絶縁膜からなる側壁絶縁膜１３０を形成してもよい（図１１（ａ））。その後に、キャップ層１０８と側壁絶縁膜１３０をマスクにポリシリコン膜１０３をエッチングしてゲート電極を形成することができる（図１１（ｂ））。
【００５８】
ポリシリコン膜１０３をエッチングしてゲート電極を形成した後、少なくともゲート電極の側面に第３の絶縁膜（第２のシリコン窒化膜）１０９を形成し（図３（ｇ））、その後、層間絶縁膜１１０を形成する（図３（ｈ））。
【００５９】
次に、この層間絶縁膜上にマスクを形成し、このマスクを用いて層間絶縁膜、第３の絶縁膜１０９とゲート絶縁膜１０２をエッチングしてコンタクトホール１１１を形成する（図３（ｉ））。
【００６０】
層間絶縁膜は、コンタクトホール形成時において、キャップ層１０８及び第３の絶縁膜１０９に比べてエッチング速度の速い材料からなる膜が好ましい。
【００６１】
第３の絶縁膜１０９は、第２の絶縁膜からなるキャップ層１０８と同じ材料で形成することが好ましく、シリコン窒化膜を用いることが好ましい。層間絶縁膜には、シリコン酸化膜よりも誘電率の低い膜（Ｌｏｗ−Ｋ膜）、例えば、ジシラザン系の材料を用いたシリカ系絶縁膜等を用いることができる。この場合も、第２の絶縁膜および第３の絶縁膜としては、シリコン窒化膜を用いることが好ましい。
【００６２】
本発明は、マスクを用いて層間絶縁膜１１０をエッチングしてコンタクトホール１１１を形成する際に、ゲート電極上には層間絶縁膜よりもエッチング速度の遅い第２の絶縁膜からなるキャップ層１０８が形成され、ゲート電極側面には層間絶縁膜よりもエッチング速度の遅い第３の絶縁膜層１０９が形成されている。そのため、隣り合うゲート電極間のシリコン基板上に達するように設けられるコンタクトホールの開口径Ｄが、当該ゲート電極間の最小間隔Ｌより大きい場合（図３（ｉ）参照）でも、層間絶縁膜をエッチングしているときに第２あるいは第３の絶縁膜が開孔内で露出してもゲート電極が露出することがなく、自己整合的にコンタクトホールを形成することができる。ここで、コンタクトホールの開口径Ｄは、図３（ｉ）に示すように層間絶縁膜上面での開口径であり、ゲート電極の最小間隔Ｌは、図３（ｉ）に示すようにシリコン基板上での隣接ゲート電極間の最小長さである。
【００６３】
本実施形態を実施例を挙げて詳細に説明する。
【００６４】
＜実施例１＞
図１から図３の模式的工程断面図を用いて本発明の第１の実施例を説明する。
【００６５】
まず、素子分離領域１０１が形成されたシリコン基板１００の表面に、通常の熱酸化法を用いてゲート絶縁膜１０２となるシリコン酸化膜を形成し、その上にポリシリコン膜１０３およびシリコン酸化膜１０４をそれぞれ通常の化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法を用いてこの順に形成した。
【００６６】
ゲート絶縁膜として、シリコン酸化膜を窒素雰囲気中で窒化して形成されるシリコン酸窒化膜を用いることもできる。
【００６７】
ポリシリコン膜１０３は、配線の低抵抗化の目的で、リン等の不純物を含有していてもよい。また、不純物を含まない状態で形成したポリシリコン膜１０３に、イオン注入法によって不純物を導入してもよい。
【００６８】
素子分離領域１０１としては、シリコン基板１００に深さ２４０ｎｍの溝を形成し、この溝にシリコン酸化膜を埋め込み、表面を平坦化することによって、シャロートレンチ（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造の素子分離領域を形成した。
【００６９】
ゲート絶縁膜１０２となるシリコン酸化膜は膜厚を６ｎｍ、ポリシリコン膜１０３は膜厚を１２０ｎｍ、シリコン酸化膜１０４は膜厚を１４０ｎｍとした。
【００７０】
次に、シリコン酸化膜１０４上に、フォトリソグラフィーによって、後にゲート電極（ゲート配線、ＤＲＡＭのワード線を含む）が形成される領域に対応する開口を有するフォトレジストパターン１０５を形成した。
【００７１】
その後、フォトレジストパターン１０５をマスクに、通常の異方性ドライエッチング法を用い、フォトレジストマスク１０５に覆われていない領域（開口内の領域）のシリコン酸化膜１０４を除去した（図１（ａ））。
【００７２】
その後、フォトレジストパターン１０５を、プラズマアッシング法を用いて除去した。
【００７３】
次に、露出しているポリシリコン膜１０３の最表面に存在する自然酸化膜を、フッ化水素（ＨＦ）を含む薬液で除去した後、基板表面全体を覆うように膜厚４０ｎｍのコバルト膜１０６をスパッタ法によって形成した。
【００７４】
その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法を用いて、７００℃で、３０秒の熱処理を行い、互いに接触する部分においてポリシリコン膜１０３とコバルト膜１０６とを反応させて、自己整合的にコバルトシリサイド層１０７を形成した（図１（ｂ））。
【００７５】
酸性の薬液（３５％塩酸：３５％過酸化水素水：純水の混合比＝１：１：５（容量比）、液温が７０℃）中にシリコン基板を浸漬して基板上に残留した未反応のコバルトを除去した後、ＲＴＡ法を用い、８００℃で１０秒の熱処理を行ってコバルトシリサイド層１０７を結晶化した。
【００７６】
コバルト膜１０７上には、コバルトの酸化防止のため、窒化チタン膜等の保護膜を形成してもよい。
【００７７】
この保護膜は、未反応のコバルトの除去に使用される、過酸化水素を含む酸性溶液で除去することができる。コバルトのみを除去する場合は、硫酸等の過酸化水素を含まない酸性薬液を使用することもできる。
【００７８】
なお、本実施例では、コバルトシリサイドを形成する例を説明しているが、コバルトに代えてニッケルを用いてニッケルシリサイドを形成することもできる。
【００７９】
次に、シリコン基板上に、通常のＣＶＤ法を用いて、膜厚１００ｎｍの第１のシリコン窒化膜１０８をＣＶＤ法によって形成した（図１（ｃ））。
【００８０】
次に、ＣＭＰによって余分な第１のシリコン窒化膜１０８除去し、シリコン酸化膜１０４のパターンを露出させた（図２（ｄ））。残ったシリコン窒化膜１０８はキャップ層となる。
【００８１】
余分なシリコン窒化膜１３の除去には、１００℃以上に加熱した熱燐酸によるウェットエッチングや、ドライエッチングを用いることもできる。
【００８２】
次に、フッ化水素（ＨＦ）を含む薬液によるウェットエッチングを行って、シリコン酸化膜１０４を除去した（図２（ｅ））。シリコン酸化膜１０４の除去は、ドライエッチングにより行うこともできる。
【００８３】
次に、第１のシリコン窒化膜（キャップ層）１０８をマスクとしてポリシリコン膜１０３を通常の異方性ドライエッチング法を用いて除去し、ゲート電極のパターンを得た（図２（ｆ））。
【００８４】
この後、酸化雰囲気中で熱処理を行うことにより、ポリシリコン１０３の側面に熱酸化膜を形成してもよい。
【００８５】
次に、基板表面全体を覆うように、膜厚２０ｎｍの第２のシリコン窒化膜１０９を通常のＣＶＤ法を用いて形成した（図３（ｇ））。
【００８６】
第２のシリコン窒化膜１０９の代わりに、シリコン窒化膜とシリコン酸化膜から成る積層膜や、複数のシリコン窒化膜層から成る積層膜を用いることもできる。これらの膜を一旦形成した後、ドライエッチングによってゲート電極側面にサイドウォールを形成し、再度シリコン窒化膜を形成してもよい。
【００８７】
ゲート電極のパターンを形成後、適当な段階で通常の方法によりイオン注入を行い、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソース及びドレイン拡散層をシリコン基板の所定の領域に形成した（不図示）。ソース及びドレイン拡散層は、第２のシリコン窒化膜１０９の成膜前もしくは成膜後、または前述のサイドウォールの形成後等の所望の段階で行うことができる。
【００８８】
次に、基板表面全体を覆うように、膜厚６００ｎｍのシリコン酸化膜から成る第１の層間絶縁膜１１０を通常のＣＶＤ法によって成膜した（図３（ｈ））。
【００８９】
その後、フォトレジストをマスクとして通常の異方性ドライエッチングを行って、第１の層間絶縁膜１１０、第２のシリコン窒化膜１０９及びゲート絶縁膜１０２を除去してコンタクトホール１１１を形成した。その後、プラズマアッシングによってフォトレジストマスクを除去した（図３（ｉ））。
【００９０】
第１の層間絶縁膜１１０を構成するシリコン酸化膜には、ボロンやリン等の不純物が含まれていてもよく、また、複数のシリコン酸化膜から成る積層膜を用いてもよい。第１の層間絶縁膜１１０を堆積した後にＣＭＰによって表面の平坦化を行ってもよい。
【００９１】
図３（ｉ）において、中央部に形成された１組のＦＥＴは、この１組のＦＥＴ間のシリコン基板１００に形成された拡散層（共通拡散層Ａ）を共有している。
【００９２】
次に、コンタクトホール１１１に導電材料を埋め込み、次いでその表面をＣＭＰ法を用いて平坦化し、余分な導電性材料を除去して、コンタクトホール１１１内にプラグを形成した。
【００９３】
図４は、図１（ａ）から図３（ｉ）に示す工程を経て作製されたＤＲＡＭの１例を示す模式的断面図である。
【００９４】
共通拡散層Ａに達するコンタクトホールに形成したプラグを第１のプラグＣと称し、一組のＦＥＴの各ＦＥＴの他方の拡散層Ｂに達するコンタクトホールに形成したプラグを第２のプラグＤと称する。
【００９５】
コンタクトホール１１１にプラグが形成された後、第２の層間絶縁膜１２０を形成し、次いで第１のプラグＣに達する開口を形成した後、この開口上にＤＲＡＭのビット線を形成し、このビット線と第１のプラグＣとを接続した。
【００９６】
次に、第３の層間絶縁膜１２１を形成した。第３の層間絶縁膜１２１は、酸化シリコン膜からなる層間絶縁膜１２１−１とハードマスクとなる窒化シリコン膜１２１−２の積層膜を示しているが、十分なエッチング選択比の取れる異なる２種類の絶縁膜からなる他の積層膜であってもよい。この第３の層間絶縁膜は単層の絶縁膜であってもよい。
【００９７】
次に、第２の層間絶縁膜と第３の層間絶縁膜に第２のプラグＤに達する開孔を形成し、この開孔を導電材料で埋め込んで第３のプラグＥを形成した。次いで、第４の層間絶縁膜１２２を形成し、第２のプラグＤと接続する容量素子を形成した。図４では、シリンダ形状の容量素子を形成した。
【００９８】
シリンダ状の容量素子は、第４の層間絶縁膜１２２に形成された第３のプラグＥに達する開孔に形成される。
【００９９】
第４の層間絶縁膜１２２に第３のプラグＥに達する開孔を形成した後、導電性材料からなる容量下部電極となる下部電極膜１２３形成し、ＣＭＰ法を用いて層間絶縁膜１２２上の下部電極膜１２３を除去した。次いで、誘電体膜（絶縁膜）１２４を形成し、続いて、容量上部電極となる上部電極膜１２５を形成した。
【０１００】
その後、絶縁膜１２６を形成し、この絶縁膜１２６を平坦化し、続いて、層間絶縁膜１２７を形成した。この層間絶縁膜１２７には通常の方法により配線１２８が形成される。
【０１０１】
＜実施例２＞
本発明の第２の実施例を、図面を用いて説明する。
【０１０２】
実施例１の図２（ｅ）に示す工程まで実施した後、膜厚１ｎｍのシリコン窒化膜をＣＶＤ法を用いて形成し、次いで、エッチバックして、シリコン窒化膜からなるキャップ層１０８の側面にシリコン窒化膜からなる側壁絶縁膜１３０を形成した（図１１（ａ））。
【０１０３】
この側壁絶縁膜１３０とキャップ層１０８をマスクとしてポリシリコン膜１０３を、異方性ドライエッチング法を用いて、ゲート酸化膜１０２が露出するまでエッチングし、ゲート電極を形成した（図１１（ｂ））。以降は、実施例１の図３（ｇ）を用いて示した工程以後のプロセスを実施する。
【０１０４】
本実施例は、図１１（ｂ）に示すように、実施例１の図２（ｆ）と異なり、開孔内の側面にシリサイドが露出していない。
【０１０５】
実施例１において、図２（ｅ）に示す工程後にポリシリコン膜１０３を異方性ドライエッチングする場合、マスクとなるキャップ層１０８がシリサイド層１０７と重なり合う位置に形成されているので、エッチング時にシリサイド面が露出して、エッチングに用いられるエッチャントとなるガス（炭素のフッ化物）に曝される。一方、実施例２では、図１１に示すように、側壁絶縁膜１３０がキャップ層１０８の側面に形成されているので、ポリシリコン膜１０３のエッチング時にシリサイド面が露出することがなく、シリサイド面が異方性ドライエッチングのエッチャントとなるガスに曝されることはない。したがって、シリサイド層を全く損傷させることなくゲート電極を形成することができる。
【０１０６】
以上、本発明の実施の形態について説明したが、本発明は、これら実施形態に限定されることはなく、本発明の本旨を逸脱しない限り、種々の変形が可能である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の半導体装置の製造方法を示す模式的工程断面図。
【図２】本発明の半導体装置の製造方法を示す模式的工程断面図。
【図３】本発明の半導体装置の製造方法を示す模式的工程断面図。
【図４】本発明の製造方法により得られたＤＲＡＭの一例の模式的断面図。
【図５】自己整合コンタクト（ＳＡＣ）構造の従来の形成方法を説明するための模式的断面図。
【図６】自己整合コンタクト（ＳＡＣ）構造の従来の形成方法を説明するための模式的断面図。
【図７】自己整合コンタクト（ＳＡＣ）構造の従来の製造方法を説明するための模式的断面図。
【図８】自己整合コンタクト（ＳＡＣ）構造の従来の形成方法を説明するための模式的断面図。
【図９】サリサイド構造の従来の形成方法を説明するための模式的工程断面図。
【図１０】サリサイド構造の従来の形成方法を説明するための模式的工程断面図。
【図１１】本発明の半導体装置の製造方法を示す模式的工程断面図。
【符号の説明】
【０１０８】
４１  シリコン基板
４２  ゲート酸化膜
４３  ゲート電極
４４  オフセット酸化膜
４５  サイドウォール
４６  ソース／ドレイン領域
４７  ＳｉＯｘ層間絶縁膜
４８  レジストパターン
４９  コンタクトホール
５０  ＳｉＮエッチング停止膜
５１  ＳｉＯｘ層間絶縁膜
５２  レジストパターン
５３  コンタクトホール
１００  シリコン基板
１０１  素子分離領域
１０２  ゲート絶縁膜
１０３  ポリシリコン膜
１０４  シリコン酸化膜
１０５  エッチングマスク（フォトレジストパターン）
１０６  コバルト膜
１０７  シリサイド層（コバルトシリサイド層）
１０８  第１のシリコン窒化膜（キャップ層）
１０９  第２のシリコン窒化膜
１１０  第１の層間絶縁膜
１１１  コンタクトホール
１２０  第２の層間絶縁膜
１２１  第３の層間絶縁膜
１２１−１  層間絶縁膜
１２１−２  ハードマスク層
１２２  第４の層間絶縁膜
１２３  下部電極膜
１２４  誘電体膜（絶縁膜）
１２５  上部電極膜
１２６  絶縁膜
１２７  層間絶縁膜
１２８  配線
１３０  側壁絶縁膜
Ａ  共通拡散層
Ｂ  拡散層
Ｃ  第１のプラグ
Ｄ  第２のプラグ
Ｅ  第３のプラグ
２０１  Ｐ型シリコン基板
２０２  ゲート酸化膜
２３３，２３３ａ  多結晶シリコン膜
２３４  シリコン酸化膜
２３４ａ  スペーサ
２３５  Ｎ型ソース・ドレイン拡散層
２３５Ａ，２３５Ｂ  Ｎ型拡散層
２３６  チタン膜
２３７ａ，２３７ｂａ，２３７ｂｂ  チタンシリサイド膜
２３８  ゲート電極
２３９  ソース・ドレイン領域
【図１】
2007150253.tif 000003
【図２】
2007150253.tif 000004
【図３】
2007150253.tif 000005
【図４】
2007150253.tif 000006
【図５】
2007150253.tif 000007
【図６】
2007150253.tif 000008
【図７】
2007150253.tif 000009
【図８】
2007150253.tif 000010
【図９】
2007150253.tif 000011
【図１０】
2007150253.tif 000012
【図１１】
2007150253.tif 000013