(57)【要約】【課題】トレンチＭＯＳゲート構造を有するＭＯＳゲートパワーデバイスなどにおいて、トレンチ内壁に形成するゲート酸化膜の特性を向上させる。【解決手段】半導体基板の主面にトレンチを形成し、少なくとも、トレンチの内表面に絶縁膜を形成し、トレンチの内部を含む半導体基板の主面に導電膜を形成し、さらに、この導電膜に窒素を注入し、導電膜をトレンチに対応してパターニングしたトレンチ構造を有する半導体装置を形成する。【選択図】図３
2007081424.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたトレンチと、少なくとも前記トレンチの内表面に形成された絶縁膜と、すくなくとも前記トレンチの内部に形成され窒素が注入された導電部とを備えたことを特徴とするトレンチ構造を有する半導体装置。
【請求項２】
前記半導体基板をシリコン半導体基板とし、前記絶縁膜をシリコン酸化膜とし、前記導電膜をシリコン多結晶導体とすることを特徴とする請求項１に記載のトレンチ構造を有する半導体装置。
【請求項３】
前記半導体基板の前記トレンチ側面をチャネルとし、前記絶縁膜をゲート絶縁膜とし、前記導電膜をゲートとすることを特徴とする請求項１に記載のトレンチ構造を有する半導体装置。
【請求項４】
半導体基板の主面にトレンチを形成する工程と、少なくとも前記トレンチの内表面に絶縁膜を形成する工程と、前記トレンチの内部を含む前記半導体基板の主面に導電膜を形成しこの導電膜に窒素を注入する工程と、前記導電膜を前記トレンチに対応してパターニングする工程とを含むことを特徴とするトレンチ構造を有する半導体装置の製造方法。
【請求項５】
前記半導体基板としてシリコン半導体基板を用い、前記絶縁膜としてシリコン酸化膜を形成し、前記導電膜としてシリコン多結晶導膜を形成することを特徴とする請求項４に記載のトレンチ構造を有する半導体装置の製造方法。
【請求項６】
前記半導体基板の前記トレンチ側面をチャネルとし、前記絶縁膜をゲート絶縁膜とし、前記導電膜をゲートとすることを特徴とする請求項４に記載のトレンチ構造を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ構造をＭＯＳゲートとして使用する半導体装置及びその製造方法に関するものである。さらに詳しくは、トレンチ内壁に形成するゲート酸化膜特性を改善した半導体装置及びその製造方法に関するものである。  
【背景技術】
【０００２】
図１６は、トレンチをＭＯＳゲートとして用いる従来のパワーデバイス（例えば、ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ）の構造を説明するための図である。図１６（ａ）は、トレンチの配列を示す概念図、図１６（ｂ）は図１６（ａ）のＡ−Ａ’線のトレンチの長手方向に沿ったパワーデバイスの断面図、図１６（ｃ）は図１６（ａ）のＢ−Ｂ’線のトレンチを横断する垂直線に沿ったパワーデバイスの断面図である。
【０００３】
図において、１はｎ−型拡散層、２はｎ型拡散層、３はｐ＋型高濃度拡散層、４はｐ型ベース層、５はｎ＋型エミッタ拡散層、７はトレンチ、１１はゲート酸化膜、１２はゲート、１５はシリコン酸化膜、１６及び１７は層間膜、１８はｐ＋領域、１９はシリサイド層、２０はバリアメタル、２１はアルミを示す。
このような従来のトレンチＭＯＳゲート構造では、図１６（ｃ）に示すように、ゲート１２の表面が、シリコン基板の表面よりも下、言い換えれば、トレンチ開口面よりも下に位置している。
【０００４】
また、図１７は、比較のために、従来のプレーナーＭＯＳゲート構造を示している。図１６と同一の符号は、それぞれ同一又は相当部分を示すので、詳細な説明は省略する。
【０００５】
図１８〜図２０は、トレンチをＭＯＳゲートとして用いる従来のパワーデバイス（ＩＧＢＴ：絶縁ゲート型バイポーラトランジス夕）の製造工程を示す図である。
製造方法について説明すると、先ず、図１８(ａ) に示すように、シリコンなどの半導体基板３０のｎ−型領域１の下面にｎ＋領域２とｐ＋領域３を形成し、上面にｐ型不純物領域４を形成する。さらにその上に選択的にｎ型高不純物濃度領域５を形成する。その後、ｐ型領域４及びｎ型領域５を貫通するトレンチ７を形成する。その後、このトレンチ７の内面及び開口部の平滑化をする。
【０００６】
次に、図１８（ｂ）に示すように、トレンチ７の内部から基板３０の表面にわたってシリコン酸化膜１１を形成する。このシリコン酸化膜１１は、ゲート酸化膜となるものである。
【０００７】
次に、図１８(ｃ) に示すように、基板３０の全面にゲート電極材料１２として低抵抗多結晶シリコン膜を形成しトレンチ７にも充填する。
次に、図１８(ｄ) に示すように、ゲート電極材料１２をパターニングしてトレンチ７内部にゲート１２を形成する。
次に、図１９(ａ) に示すように、ゲート１２上にシリコン酸化膜１５を形成する。
【０００８】
次に、図１９(ｂ) に示すように、この基板３０の全面に層間絶縁膜としてＣＶＤ膜１６及び１７を形成する。
次に、図１９(ｃ) に示すように、エッチングにより酸化膜１６，１７を整形してトレンチＭＯＳゲートを形成する。
【０００９】
次に、図２０ に示すように、スパッタ法やランプアニール等を用いてシリサイド層１９、バリアメタル２０、アルミ２１を形成する。また、電極２２を形成する。こうして、トレンチ構造を有するＩＧＢＴを完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上のように製造された、図１６に示すような従来のデバイス構造では、図１６（ｂ）の断面図における、図示Ｃ領域のトレンチ開孔部でＳｉ／ＳｉＯ２界面形状に凸状部分が現れる。また、図示Ｃ、Ｄ領域でゲート酸化膜１１の薄膜化が起きて、トレンチ７内壁に形成するゲート酸化膜１１の酸化膜特性及び信頼性の劣化を招いていた。  
【００１１】
また図１８（ｂ）の工程で、ゲート酸化膜１１を形成する場合に、トレンチ７の側面にはｎ＋エミッタ層５、ｐベース層４が形成されているために、ゲート酸化膜１１中へ拡散層のドーパントが拡散していき、ゲート酸化膜特性や信頼性を悪化させていた。
【００１２】
この発明は、これらの問題を解決するためになされたもので、トレンチをＭＯＳゲートとして用いるパワーデバイスなどの半導体装置において、トレンチ内壁に形成するゲート酸化膜などの絶縁膜の特性を向上させるデバイス構造およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明のトレンチ構造を有する半導体装置は、半導体基板の主面に形成されたトレンチと、少なくとも前記トレンチの内表面に形成された絶縁膜と、すくなくとも前記トレンチの内部に形成され窒素が注入された導電部とを備えたことを特徴とするものである。
【００１４】
また、この発明のトレンチ構造を有する半導体装置の製造方法は、半導体基板の主面にトレンチを形成する工程と、少なくとも前記トレンチの内表面に絶縁膜を形成する工程と、前記トレンチの内部を含む前記半導体基板の主面に導電膜を形成しこの導電膜に窒素を注入する工程と、前記導電膜を前記トレンチに対応してパターニングする工程とを含むことを特徴とするものである。
【発明の効果】
【００１５】
この発明によれば、トレンチ構造を有する半導体装置及びその製造方法において、トレンチの内部の導電膜に窒素を注入したので、基板側からの絶縁膜（ゲート酸化膜）への不純物拡散が抑制され、絶縁膜（ゲート酸化膜）の特性の低下を低減する効果がある。また、これによりトレンチＭＯＳトランジスタの特性を向上させる効果がある。
この発明のその他の特徴と効果は以下の説明により明らかにする。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．（参考例）
図１〜図６は、この発明の実施の形態１による、トレンチ構造を有する半導体装置の製造方法及び構造を説明するための図である。以下では、半導体装置として、トレンチＭＯＳゲート構造を有するＩＧＢＴを例にとって説明する。
先ず、製造方法から説明して、後に構造を説明する。
【００１７】
図１（ａ）〜図６（ｂ）は、トレンチの横断面での製造工程ごとの図であり、従来例で説明した図１６（ａ）のトレンチ平面図のＢ−Ｂ’線での横断面に相当する。図面の各頁ごとに異なる図番号を付さなければならないという制約から、図１（ｄ）は図２（ａ）に続き、図２（ｄ）は図３（ａ）に続き、図３（ｄ）は図４（ａ）に続き、図４（ｄ）は図５（ａ）に続き、図５（ｂ）は図６（ａ）に続く一連の工程を示している。
【００１８】
先ず、図１（ａ）に示す半導体基板３０において、１はｎ−型低濃度拡散層（濃度：ｌ×１０１２〜１×１０１４ｃｍ−３、深さ：４０〜６００μｍ）、２はｎ型拡散層（ピーク濃度：１×１０１８ｃｍ−３以下、拡散深さ：ｐ＋型高濃度拡散層３の拡散深さ以上４００μｍ以下）、３はｐ＋型高濃度拡散層（表面濃度：２×１０１８ｃｍ−３以上、拡散深さ：ｌμｍ以上でｎ型拡散層２の拡散深さ以下）である。ここで、拡散層１，２，３に関しては注入、拡散で形成してもよいし，エピタキシャル成長により形成してもかまわない。
【００１９】
次に、図１（ｂ）に示すように、基板表面（ｎ−型低濃度拡散層１）の中にｐ型ベース層４を拡散する（ピーク濃度：１×１０１５〜１×１０１８ｃｍ−３、拡散深さ：１〜４μｍ、後に形成するトレンチ７の深さよりも浅くする）。
次に、図１（ｃ）に示すように、ｎ＋型エミッタ拡散層５（表面濃度：１×１０１８〜５×１０２０ｃｍ−３、拡散深さ：０．３〜２μｍ）を形成する。なお、半導体基板３０の符号は、簡略化のため図１（ｃ）以降は省略する。
【００２０】
次に、図１（ｄ）に示すように、ＣＶＤ膜６をデポし、これをパターニングしてトレンチ７を形成する位置を開口する。
次に、図２（ａ）に示すように、酸化膜６をマスクとして半導体基板をエッチングしトレンチ７を形成する。
【００２１】
次に、トレンチＭＯＳゲートの特性を向上させるために、トレンチエッチング後の後処理を行なう。
それには先ず、図２（ｂ）に示すように、酸化膜６のうち、トレンチ７の開口部近傍の部分を選択的に除去し、酸化膜６をトレンチ７から距離ｘだけ後退させる。
次に、図２(ｃ) に示すように、シリコンの等方性プラズマエッチングを行なう。これによりトレンチ７の開口部８は面取りされ、また底部９は丸くなって角張った部分がなくなる。
【００２２】
次に、図２(ｄ) に示すように、酸化膜１０（犠牲酸化膜）を形成する。
次に、図３(ａ) に示すように、その酸化膜１０を除去する。
これらの工程により、トレンチ開孔部８、ボトム９のラウンディング化、及びトレンチ内壁の平滑化を行う。
【００２３】
次に、図３（ｂ）に示すように、トレンチ７の内壁からトレンチ外表面にまで全面にシリコン酸化膜１１（第１の絶縁膜）を形成する。これはトレンチのゲート酸化膜となるものである。  
次に、図３（ｃ）に示すように、トレンチ７に第１のゲート電極材料１２（第１の導電膜）（例えば、高濃度リンを含むｐｏｌｙ−Ｓｉ）を埋め込む。
次に、図３（ｄ）に示すように、エッチングを行って第１のゲート電極材料１２をシリコン基板表面より低い位置までエッチングする。すなわち、トレンチ開口部の外表面より低い位置までエッチングする。
【００２４】
その後、図４（ａ）に示すように、ＣＶＤ膜１３（第２の絶縁膜）をデポさせる。
次に、図４（ｂ）に示すように、ＣＶＤ膜１３をパターンニングして開孔し、シリコン酸化膜１１の上にＣＶＤ膜１３を残しながら、トレンチ７内部の第１のゲート電極材料１２の表面を露出させる。  
次に、図４（ｃ）に示すように、第２のゲート電極材料１４（第２の導電膜）を形成し、第１のゲート電極材料１２とトレンチ７内部でコンタクトをとる。
【００２５】
次に、図４（ｄ）に示すように、第２のゲート電極材料１４のパターンニングを行う。
ここで、第１のゲート電極材料１２と第２のゲート電極材料１４とは同じ材料を用いる。また、第２のゲート電極材料１４をデポジションさせるまえに、ゲート抵抗の低抵抗化のために図４（ｂ）の段階で第１のゲート電極材料１２の表面にシリサイド層（ＴｉＳｉ，ＣｏＳｉなど）を形成してもよい。
【００２６】
次に、図５（ａ）に示すように、第２のゲート電極材料１４にレジスト１４ａを施し、ＣＶＤ膜１３をパターニングしてエッチングを行なった後に、イオン注入によりｐ＋型領域１８を形成する。
次に、図５（ｂ）に示すように、第２のゲート電極材料１４の表面を酸化させ酸化膜１５を形成し、層間膜１６および１７（例えばＣＶＤ膜やボロン、リンを含むシリケートガラスなど）を形成する。
【００２７】
その後、図６（ａ）に示すように、コンタクトのパターンニングを行なう。
次に、図６（ｂ）に示すように、スパッタ法やランプアニール等を用いてシリサイド層１９、バリアメタル２０、アルミ２１を形成する。また、電極２２を形成する。こうして、トレンチＭＯＳゲート構造を有するＩＧＢＴが完成する。
【００２８】
以上説明したように、この実施の形態の半導体装置の例として、トレンチＭＯＳゲート構造を有するＩＧＢＴは、図６（ｂ）の横断面の断面図によって示される。
この構造は次のように要約される。すなわち、この実施の形態の半導体装置は、半導体基板３０の主面に形成されたトレンチ７と、トレンチ７の内表面から半導体基板３０の主面に沿った外表面にまで延在しトレンチ７の開口部からトレンチ外表面の部分で厚く形成されたゲート絶縁膜１１，１３を有する。さらにトレンチ７の内部から外表面まで延在しトレンチ７の開口部分で絞り込まれた形状を有するゲート（導電部）１２，１４とを備えている。
【００２９】
また、次のように言い換えることもできる。すなわち、この実施の形態の半導体装置は、半導体基板３０の主面に形成されたトレンチ７と、トレンチ７の内表面から半導体基板３０の主面に沿った外表面にまで延在する第１の絶縁膜１１を有している。また、トレンチ７の内部でトレンチ７の開口面より低い位置まで満たされた第１の導電部１２を有している。また、第１の絶縁膜１１の上をトレンチ７の中の第１の導電部１２の周辺部から外表面にまで延在する第２の絶縁膜１３を有している。さらに、この第２の絶縁膜１３の間で下部の第１の導電部１２と接続され第２の絶縁膜１３の外表面にまで形成された第２の導電部１４を有している。
【００３０】
また、以上説明したこの実施の形態の半導体装置の製造方法は、次のように要約することができる。すなわち、先ず半導体基板３０の主面に複数のトレンチ７を形成する。次に、トレンチ７の内表面から半導体基板３０の主面に沿った外表面にまで延在する第１の絶縁膜１１を形成する。これはゲート絶縁膜となる。次に、トレンチ７の内部を埋め込むように半導体基板３０の主面に第１の導電膜１２を形成し、その後に第１の導電膜１２をトレンチ７の開口面より低い位置までエッチング除去する。これは下部のゲート部分となる。次に、半導体基板３０の主面全体に第２の絶縁膜１３を形成し、その後で第１の絶縁膜１１の上に第２の絶縁膜１３を残して、トレンチ７の中の第１の導電部１２に達する開孔を形成する。次に、前記開孔に第１の導電部１２に至る第２の導電部１４を形成する。これは上部のゲート部分となる。こうして、トレンチ構造を有する半導体装置を製造する。
【００３１】
以上のようにして形成したトレンチＭＯＳゲート構造を用いれば、トレンチ開孔部におけるＳｉ／ＳｉＯ２界面の凸状形状がなくなる。すなわち、トレンチ内壁に形成するゲート酸化膜リーク特性を劣化させる原因となる構造がなくなる。これにより、ゲート酸化膜リーク特性が改善される。
【００３２】
実施の形態２．（参考例）
図７〜図９は、この発明の実施の形態２によるトレンチ構造を有する半導体装置の製造方法及び構造を説明するための図である。図７に至るまでの工程は、実施の形態１の図１〜図２の工程と同様であるから、それらを援用する。
先ず、製造方法について説明し、その後に構造について説明する。
【００３３】
製造方法は、先ず、図１〜図２に示す工程と同様の工程を行なう。
次に、図７（ａ）に示すように、トレンチエッチング後もしくはトレンチエッチングの後処理後に、トレンチボトムへｐベース層４より低くｎ−型領域１よりも高濃度のヒソを注入する。
【００３４】
次に、図７（ｂ）に示すように、トレンチ７の内壁から外表面に至る全面にシリコン酸化膜１１（絶縁膜）を形成する。これはゲート酸化膜となるものである。
このようにした結果、図７（ｂ）に示すように、従来生じていたトレンチボトム９でのゲート酸化膜１１の薄膜化が増速酸化により回避される。かつ、トレンチ内壁でのゲート酸化膜膜厚の均一性が向上してゲート酸化膜特性が向上することが見込まれる。
【００３５】
次に、図７（ｃ）に示すように、トレンチ７をゲート電極材料１２（導電膜）（例えば、高濃度リンを含むｐｏｌｙ−Ｓｉ）で埋め込む。
次に、図８（ａ）に示すように、エッチングを行ってゲート電極材料１２がシリコン基板表面より突出するようにエッチングする。また、ｐ＋型領域１８を注入により形成する。その後、ゲート電極材料１２の表面を酸化させ酸化膜１５を形成する。
次に、図８（ｂ）に示すように、層間膜１６および１７（例えばＣＶＤ膜やボロン、リンを含むシリケートガラスなど）を形成する。
【００３６】
その後、図８（ｃ）に示すように、コンタクトのパターンニングを行なう。
次に、図９に示すように、スパッタ法やランプアニール等を用いてシリサイド層１９、バリアメタル２０、アルミ２１を形成する。こうして、トレンチＭＯＳゲート構造を有するＩＧＢＴが完成する。
【００３７】
以上においては、ゲートがトレンチ開孔部より突出した構造の半導体装置の製造において、トレンチボトムに不純物を拡散する製造方法を説明した。しかし、トレンチボトムへの不純物の拡散は、ゲートの構造とは関係なく効果を有するものであり、従来のようなゲート構造の半導体装置あるいは実施の形態１で説明したゲート構造の半導体装置などにも適用できるものであり、効果を発揮するものである。
【００３８】
以上説明したこの実施の形態の構造と製法を要約すると次のとおりである。すなわち、この実施の形態による半導体装置は、半導体基板３０の主面に形成されたトレンチ７を有し、トレンチ７の内表面から半導体基板３０の主面に沿った外表面にまで延在する絶縁膜１１を有している。また、トレンチ７の内部から半導体基板３０の主面に沿った外表面にまで延在する導電膜１２を備えている。すなわち、導電膜１２がシリコン基板表面より突出している構造を有している。
【００３９】
また、この実施の形態による半導体装置の製造方法では、先ず半導体基板３０の主面にトレンチ７を形成する。次に、トレンチ７の内表面から半導体基板３０の主面に沿った外表面にまで延在する絶縁膜１１を形成する。次に、トレンチ７の内部を含む半導体基板３０の主面に導電膜１２を形成する。次に、導電膜１２がトレンチ７内部から半導体基板３０の主表面に延在するように、導電膜１２のトレンチ７より所定距離離れた部分をエッチング除去する。こして、トレンチ構造を有する半導体装置を製造する。
【００４０】
このように形成したこの実施の形態の半導体装置では、トレンチ７の内部からトレンチの外表面に延在するゲート酸化膜１１とゲート１２とを備えるので、ゲート酸化膜１１に流れる電流がトレンチ開孔部に集中するのを緩和できる。それにより、ゲート酸化膜の信頼性を向上させる効果がある。
【００４１】
また、この実施の形態による他の半導体装置は、ゲートの形状・構造とはかかわらず、砒素などの不純物をトレンチ７の底部に注入し、その後にゲート絶縁膜１１を酸化形成することにより、トレンチボトムでのゲート酸化膜１１が十分厚く形成された構造を有している。
【００４２】
また、この実施の形態による他の半導体装置の製造方法では、先ず半導体基板３０の主面にトレンチ７を形成する。次に、トレンチ７の底部に不純物を注入する。その後に、トレンチ７の内表面に絶縁膜１１を形成する。その後の工程は、従来と変わらない。
【００４３】
以上のようにして形成したトレンチＭＯＳゲート構造を用いれば、トレンチ内壁でのゲート酸化膜の膜厚の均一性が向上してゲート酸化膜特性が向上する。
【００４４】
実施の形態３．（参考例）
図１０は、この発明の実施の形態３による半導体装置の構造を説明するための図である。また、図１１及び図１２は、この実施の形態の半導体装置の作用を説明するための図である。
【００４５】
図１０（ａ）は、この実施の形態による半導体装置の一例であり、実施の形態２で示したトレンチＭＯＳゲート構造と同じ概念のものであるが、ゲート絶縁膜１１がトレンチ開孔からトレンチ外表面に延在しており、かつ、ゲート１２がトレンチ７から突出するとともにゲート酸化膜１１と同じ長さで外表面に延在している。
【００４６】
また、図１０（ｂ）は、この実施の形態による半導体装置の他の一例であり、実施の形態２で示したトレンチＭＯＳゲート構造のものが、隣り合うトレンチ間で、ゲート絶縁膜１１が分離されずに連続しており、かつゲート１２も分離されず連続している。図中の符号は、実施の形態２と同様または相当のものを示しており、詳細な説明は省略する。
【００４７】
このようなこの実施の形態に示す構造においては、従来のトレンチＭＯＳ構造に比べてゲート電極材料１２をトレンチ開孔部にてシリコン基板より上に形成している。このため、トレンチ内壁から基板表面にまで延在するゲート酸化膜１１で占める全キャパシタ面積（Ｓtotal trench）のうちで、トレンチ開孔部、すなわち基板表面における平面部分のキャパシタ面積（図１０（ａ）のＳplanar部分）の割合βが増加することになる。
なお、ここで、従来のトレンチＭＯＳゲート構造では、図１６に示すＳplanar部分に平面部分が存在する。
【００４８】
また、キャパシタ面積の場合と同様に、トレンチＭＯＳゲート構造の全ゲートエッジ長に占めるトレンチ開孔部すなわちトレンチ外表面のゲートエッジ長の割合αに関しても、従来のトレンチＭＯＳゲート構造よりも図１０（ａ）及び図１０（ｂ）に示したトレンチＭＯＳゲート構造の方が増加する。
【００４９】
図１１及び図１２は、それぞれこの容量比β及びエッジ長比αとゲート酸化膜が破壊するまでに蓄えられる電荷量（Ｑbd）との関係を示す図である。電荷量Ｑbdは、ゲート酸化膜が絶縁破壊するまでチャージできる電荷量を示している。この値は、酸化膜の信頼性特性の指標となるパラメータであり、Ｑbdが大きいほど酸化膜の膜質が良く信頼性が良いことがいえる。
【００５０】
図１１において、従来のトレンチＭＯＳゲート構造に比べ、図１０（ａ），（ｂ）に示すトレンチＭＯＳゲート構造の方がＱbd値が急速に増大していることがわかる。従来の構造では、容量比βは２％程度であり、この実施の形態では１０％前後である。図１１のカーブからみて、容量比βが５％以上になるようにゲート酸化膜１１及びゲート１２を形成すれば、絶縁破壊までの電荷量（Ｑbd）を従来の構造より１桁以上大きくできる。
【００５１】
また、図１２において、従来のトレンチＭＯＳゲート構造に比べ、図１０（ａ），（ｂ）に示すトレンチＭＯＳゲート構造の方がＱbd値が急速に増大していることがわかる。従来の構造では、エッジ長比αは５％程度であり、この実施の形態では４０％前後である。図１２のカーブからみて、エッジ長比αが３０％以上になるようにゲート酸化膜１１及びゲート１２を形成すれば、絶縁破壊までの電荷量（Ｑbd）を従来の構造よりほぼ１桁以上大きくできる。
【００５２】
このように、図１１及び図１２に示す挙動は、トレンチ内壁に形成されているゲート酸化膜に流れる電流がトレンチ開孔部で集中するために、キャパシタ全体の面積に占めるトレンチ開孔部の面積が増えた方が、トレンチ開孔部での電流密度が緩和されることによるものである。なお、図１１、図１２中のα、β＝１００％の値は図１７に示す従来のプレーナーＭＯＳゲート構造を示している。
【００５３】
なお、図１０（ａ）に示した構造の半導体装置の製造方法は、実施の形態２で説明した方法と基本的に同じであるから、説明を省略する。
また、図１０（ｂ）に示した構造の半導体装置の製造方法は、実施の形態２において、図7（c）までの工程は同じであり、図8（a）の工程において、２つのトレンチ７の間でゲート１２を分離せずに形成する。その他は実施の形態２と基本的に同様であるから、詳細な説明は省略する。ただし、図７（ａ）の工程を省略してもよい。
【００５４】
以上説明したこの実施の形態の半導体装置の構造と製法を要約すると次のとおりである。
すなわち、この実施の形態の半導体装置は、トレンチ７の内表面から半導体基板３０の主面に沿った外表面にまで延在する絶縁膜（ゲート酸化膜）１１を備え、かつ、トレンチ７の内部から半導体基板３０の主面に沿った外表面にまで延在する導電部（ゲート）１２が、絶縁膜（ゲート酸化膜）１１と同じ長さにまで長く形成されている。
【００５５】
また、この実施の形態の他の半導体装置は、隣り合うトレンチの間で絶縁膜（ゲート絶縁膜）１１と導電部（ゲート）１２とがそれぞれ連続して形成されている。
【００５６】
また、この実施の形態の他の半導体装置は、全キャパシタ面積に占めるトレンチ開孔部における平面部の面積が大きくなるトレンチＭＯＳゲート構造とした。特に好ましくは、絶縁膜を挟む全キャパシタ面積のうち、トレンチ外表面の絶縁膜部分を挟むキャパシタ面積が５％以上となるように形成している。
【００５７】
また、この実施の形態の他の半導体装置は、トレンチ開孔部におけるゲートエッジ長が大きくなるトレンチＭＯＳゲート構造とした。特に好ましくは、絶縁膜の全ゲートエッジ長のうち、トレンチ外表面の絶縁膜部分のゲートエッジ長が３０％以上となるように形成している。
【００５８】
以上説明したこの実施の形態によれば、ゲート酸化膜の信頼性を向上する効果が得られる。
【００５９】
実施の形態４．（参考例）
図１３及び図１４は、この発明の実施の形態４によるトレンチ構造を有する半導体装置の製造方法及び構造を説明するための図である。図１３に至るまでの製造工程は、実施の形態１の図１〜図２の工程と同様であるから、それらを援用する。
先ず、製造方法について説明し、その後に構造について説明する。
【００６０】
この実施の形態の製造方法は、先ず、実施の形態１の図１（ａ）〜図１（ｃ）の工程と同様の工程を経る。
次に、図１（ｄ）の工程で、ＣＶＤ膜６を実施の形態１〜２の場合よりも厚くデポし、これをパターニングしてトレンチ７を形成する位置を開口する。
次に、図２（ａ）〜図２（ｄ）までの工程は、実施の形態１と同様であるが、ただＣＶＤ膜６が厚く形成されていることが異なる。
【００６１】
次に、図１３（ａ）は、図２（ｄ）の状態から酸化膜１０のエッチング除去を行なった後の状態を示す。ＣＶＤ膜６を厚く形成していたため、酸化膜１０が除去された後に、トレンチ開孔部の外表面にＣＶＤ膜６が残されている。
次に、図１３（ｂ）に示すように、ゲート酸化膜１１（絶縁膜）を形成する。このとき、トレンチ開孔部の外表面におけるゲート酸化膜１１はＣＶＤ膜と合体して膜厚が厚くなる。このとき、トレンチ開孔部の外表面におけるゲート酸化膜１１の厚みが、トレンチ内表面での厚みより２倍以上厚くなるようにする。
この後の工程は、従来と同様の工程、又は実施の形態１の図３（ｃ）以降の工程、あるいは実施の形態２の図７（ｃ）以降の工程などと同様であってよく、限定されるものではない。
以上のように、この実施の形態の製造方法の特徴は、図１（ｄ）に示すトレンチエッチング用マスクとして用いるＣＶＤ膜６を実施の形態１、２より厚く形成することにある。
【００６２】
図１４は、このようにして形成した半導体装置の構造を示す断面図であり、図１４（ａ）はゲート１２の上面がトレンチ７の開口面より落ち込んでいる構造の半導体装置の断面図、図１４（ｂ）はそのトレンチ７の長手方向での断面図である。また、図１４（ｃ）は、図１４（ａ）に示したトレンチ開孔部のコーナー領域Aの拡大図である。さらに、図１４（ｄ）は、ゲート１２がトレンチ７の開口面より突出している構造の半導体装置の断面図である。
【００６３】
この実施の形態により製造した半導体装置の特徴は、図１４（ｃ）のコーナー領域Aの拡大図に示すように、トレンチ開孔部におけるゲート酸化膜１１の膜厚ｔｇｏ×１が、トレンチ内壁におけるゲート酸化膜１１の膜厚ｔｇｏ×２の２倍以上に形成されていることである。
【００６４】
その結果、トレンチ開孔部コーナーにおける垂直方向、すなわちＹ方向電界（Ｅcor，ｙ）は、トレンチ開孔部におけるゲート酸化膜１１の膜厚ｔｇｏ×１がトレンチ内部の膜厚ｔｇｏ×２と同じ厚みしかない場合より緩和される。従って、トレンチ開孔部コーナーにおけるＸ、Ｙ方向電界の合成成分であるトータルな電界（Ｅcor）が、従来より低下する。そのために、トレンチ開孔部におけるゲート酸化膜１１へかかる電界が緩和され、ゲート酸化膜リーク特性が改善されて歩留り向上の効果が得られる。
【００６５】
実施の形態５．（参考例）
この発明の実施の形態５による半導体装置の構造と製造方法について説明する。
先ず、製造方法について説明し、その後に構造について説明する。製造方法について、プロセスを示す図としては、実施の形態１で説明した図１（ａ）〜図３（ｂ）を援用する。
【００６６】
この実施の形態の製造方法は、先ず、図１（ａ）〜図３（ａ）の工程と同様の工程を経て、図３（ａ）に示すように半導体基板３０にトレンチ７を形成する。
次に、この実施の形態の製造方法の特徴は、図３（ｂ）に示すトレンチ内部のゲート酸化膜の形成方法にある。
この実施の形態では、図３（ｂ）に示すゲート酸化膜１１（絶縁膜）の形成方法として、先ず従来のように熱酸化膜を形成した上に、さらにＣＶＤ膜を形成して、２層の積層膜を形成する。また、先ずＣＶＤ膜を形成した上に、熱酸化膜を形成して２層の積層膜を形成してもよい。
【００６７】
また、他の方法として、先ず熱酸化膜を形成し、その上にＣＶＤ膜を形成し、さらにその上に熱酸化膜を形成し、３層の積層膜とする。
【００６８】
このようにゲート酸化膜１１を形成することにより、トレンチ内壁におけるゲート酸化膜の膜厚の不均一を緩和させることができる。この方法を用いれば、トレンチ内壁に形成するゲート酸化膜膜厚の均一性が向上し、ゲート酸化膜膜厚が不均一による悪影響が回避できる効果が得られる。
なお、シリコンとの界面はチャネルができることもあり、熱酸化膜を形成するようにした方がＣＶＤ膜を用いるよりもＭＯＳチャネル部の移動度の低下を招く恐れがなくなる。
【００６９】
このようにして、ゲート酸化膜を形成した後の工程は、従来の製造工程、又は実施の形態１の図３（ｃ）以降の工程、或いは実施の形態２の図７（ｃ）以降の工程などいずれでもよく、限定されるものではない。
【００７０】
さて、従来から、トレンチ内壁に形成するゲート酸化膜の膜厚の不均一が発生するのは、以下の理由による。すなわち、トレンチ内壁には数種類の面方位が発生する。よって、従来の熱酸化法によりゲート酸化膜１１をトレンチ内壁に形成すると面方位依存性が現れるために、ゲート酸化膜の膜厚の不均一が起きていた。
この実施の形態は、熱酸化膜の上にＣＶＤ膜を積層することにより、もしくはＣＶＤ膜形成後に熱酸化を行ない、ゲート酸化膜の不均一性を緩和しようとするものである。
【００７１】
また、この実施の形態のゲート酸化膜を形成すれば、従来例の図１６（ｂ）の断面図中に示す領域Ｅのような、ＬＯＣＯＳ部２３（分離酸化膜）とゲート酸化膜１１との境界におけるゲート酸化膜１１の薄膜化（くびれ）を防ぐことができる。その結果、領域Ｅでのゲート酸化膜破壊やゲート酸化膜特性の劣化を防ぐことができる。
【００７２】
なお、この実施の形態の方法は、トレンチボトムにｎ層を形成して増速酸化によりゲート酸化膜１１の膜厚不均一を除く方法に代えて用いることができる。これらの方法は、ともにゲート酸化膜の膜厚を均一化する効果が得られるものである。
【００７３】
また、この実施の形態による半導体装置は、以上説明したように、半導体基板３０の主面に形成されたトレンチ７を有し、前記トレンチ７の内表面に形成されたゲート酸化膜１１などの絶縁膜が、熱酸化膜の上にＣＶＤ膜を積層した構造、又はＣＶＤ膜の上に熱酸化膜を形成した構造、あるいは熱酸化膜の上にＣＶＤ膜を積層しさらに熱酸化膜を積層した構造としている。そして、このトレンチ７の内部にゲート１２などの導電膜を形成した構造を有している。  
【００７４】
以上説明したように、この実施の形態によれば、トレンチ内壁に形成するゲート酸化膜１１に熱酸化膜＋ＣＶＤ膜の積層膜、ＣＶＤ膜＋熱酸化膜の積層膜、もしくは熱酸化膜＋ＣＶＤ膜＋熱酸化膜からなる積層膜を用いることで、トレンチ内壁に形成するゲート酸化膜１１の膜厚の均一性を向上させ、ゲート酸化膜の信頼性を向上させることができる。
【００７５】
実施の形態６．
この発明の実施の形態６による半導体装置の製造方法について説明する。
製造方法について、プロセスを示す図としては、実施の形態１で説明した図１（ａ）〜図３（ｃ）を援用する。
【００７６】
この実施の形態の製造方法は、先ず、図１（ａ）〜図３（ｂ）の工程と同様の工程を経て、図３（ｂ）に示すように半導体基板３０にトレンチ７を形成し、このトレンチ内面にゲート酸化膜１１（絶縁膜）を形成する。
次に、この実施の形態の製造方法の特徴は、図３（ｃ）に示すゲート電極材料１２（導電膜）の形成方法にある。
この実施の形態では、図３（ｃ）に示すように、トレンチ７にゲート電極材料１２（例えば、高濃度リンを含むｐｏｌｙ−Ｓｉ）を埋め込む。そして、このゲート電極材料１２に窒素を注入する。この窒素注入量はｎ＋エミッタ拡散層５を形成する注入量の０．１〜２倍とする。
【００７７】
この後の工程は、実施の形態１の図１（ｄ）に示すように、ゲート電極材料１２のエッチングを行なう。あるいは、実施の形態２の図８（ａ）に示すように、ゲート電極材料１２のエッチングを行なってもよい。このように、この後の工程については、限定されるものではない。
【００７８】
この実施の形態では、以上のようにゲート電極材料１２へ窒素を注入しアニールすることで、ゲート酸化膜１１中にアニールにより拡散した窒素が析出し、ゲート酸化膜１１と基板３０との界面に、もしくはゲート酸化膜１１とデート電極材料１２との界面に、窒素リッチのゲート酸化膜１１が形成される。その結果、ゲート酸化膜１１が形成された後にアニールでゲート酸化膜１１へ拡散するドーパントとなるｎ＋エミッタ層５、ｐベース層４からの不純物のゲート酸化膜１１への拡散が抑制され、ゲート酸化膜の特性の低下を低減する効果がある。
【００７９】
さらに、窒素注入による窒化により、窒素がゲート酸化膜１１と基板３０の界面に存在するダングリングボンドや不完全な結晶を占有することにより界面準位の発生を低減させる。また、酸化膜中の電子トラップとして作用するＳi-Ｈ、Ｓi-ＰＨ結合が、Ｓi-Ｎ結合となる結果、ゲート酸化膜中の電子トラップを低減することができる。その結果、トレンチＭＯＳゲート構造のトランジスタのホットキャリア耐性を向上させる効果がある。
【００８０】
この方法は、ゲート酸化膜１１が熱酸化膜の場合でもよいし、実施の形態３に示したように、ゲート酸化膜として熱酸化膜の上にＣＶＤ膜を重ねて形成する場合、又は、ＣＶＤ膜形成後に熱酸化膜を形成する場合、あるいは、熱酸化膜の上にＣＶＤ膜を形成し、さらにその上に熱酸化膜を形成する場合に適用しても同様な効果が得られる。
また、ゲート構造としてトレンチＭＯＳゲート構造のみならず図２０に示すプレーナーＭＯＳゲート構造のパワーデバイスに適用しても同様な効果が得られる。
【００８１】
この実施の形態によれば、以上説明したように、ゲートに窒素が注入されたトレンチ構造を有する半導体装置が得られる。
【００８２】
以上説明したように、この実施の形態の製造方法によれば、窒素をゲート電極材料に注入してシリコン／ゲート酸化膜界面の窒化を行い、ゲート酸化膜への不純物拡散の抑制やゲート酸化膜中のトラップを低減させることができる。これにより、トレンチ内壁に形成したゲート酸化膜の信頼性向上を図ることができる。
【００８３】
実施の形態７．（参考例）
図１５はこの発明の実施の形態７による半導体装置を説明するための図である。
図１５（ａ）は、実施の形態２のトレンチＭＯＳゲート構造を適用したトレンチＭＯＳＦＥＴの構造を示す図である。 
【００８４】
また、図１５（ｂ）は、実施の形態２のトレンチＭＯＳゲート構造を適用したＩＧＢＴの構造例であり、コレクタ構造がｐ＋型拡散層３のみでなく、ｐ−型領域３ａを形成し、ｐ＋/ｐ−コレクタ構造を有している。
【００８５】
また、図１５（ｃ）は、実施の形態２のトレンチＭＯＳゲート構造を適用したＩＧＢＴの他の構造例であり、コレクタ構造がｐ＋型拡散層３のみでなく、ｎ＋型領域３ｂを形成し、ｐ＋/ｎ＋コレクタ構造を有している。その他の符号はすでに説明したものと同様であるから、詳細な説明は省略する。  
【００８６】
以上のように、実施の形態１〜６で説明したトレンチＭＯＳゲート構造は、トレンチＭＯＳゲート構造を有するパワーデバイスなど、いろいろな半導体装置に適用できるものであり、それぞれ実施の形態１〜６で説明した効果を奏するものである。
【図面の簡単な説明】
【００８７】
【図１】この発明の実施の形態１による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図２】この発明の実施の形態１による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図３】この発明の実施の形態１による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図４】この発明の実施の形態１による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図５】この発明の実施の形態１による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図６】この発明の実施の形態１による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図７】この発明の実施の形態２による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図８】この発明の実施の形態２による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図９】この発明の実施の形態２による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図１０】この発明の実施の形態３による，トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図１１】この発明の実施の形態３による、トレンチ構造を有する半導体装置の作用を説明するための図。
【図１２】この発明の実施の形態３による、トレンチ構造を有する半導体装置の作用を説明するための図。
【図１３】この発明の実施の形態４による、トレンチ構造を有する半導体装置の製造工程を示す断面図。
【図１４】この発明の実施の形態４による、トレンチ構造を有する半導体装置の構造を示す断面図。
【図１５】この発明の実施の形態７による、トレンチ構造を有する半導体装置の構造を示す断面図。
【図１６】従来のトレンチＭＯＳゲート構造の半導体装置を示す断面図。
【図１７】従来のプレーナーＭＯＳゲート構造の半導体装置を示す断面図。
【図１８】従来のトレンチＭＯＳゲート構造の製造工程を示す断面図。
【図１９】従来のトレンチＭＯＳゲート構造の製造工程を示す断面図。
【図２０】従来のトレンチＭＯＳゲート構造の製造工程を示す断面図。
【符号の説明】
【００８８】
１  ｎ−型拡散層、  ２  ｎ型拡散層、  ３  ｐ＋型高濃度拡散層、  ４  ｐ型ベース層、  ５  ｎ＋型エミッタ拡散層、  ６  ＣＶＤ膜、  ７  トレンチ、  ８  トレンチ開孔部、  ９  トレンチ底部、  １０  シリコン酸化膜、  １１  シリコン酸化膜、ゲート酸化膜、ゲート絶縁膜、（絶縁膜、第１の絶縁膜）、  １２  ゲート電極材料（導電膜、第１の導電膜）、ゲート（導電部、第１の導電部）、  １３  ＣＶＤ膜、第２のゲート絶縁膜（第２の絶縁膜）、１４  ゲート電極材料（導電膜）、ゲート（第２の導電部）、  １５  シリコン酸化膜、  １６、１７  層間膜、  １８  ｐ＋領域、  １９  シリサイド層、  ２０  バリアメタル、  ２１  アルミ、  ３０  半導体基板。
【図１】
2007081424.tif 000003
【図２】
2007081424.tif 000004
【図３】
2007081424.tif 000005
【図４】
2007081424.tif 000006
【図５】
2007081424.tif 000007
【図６】
2007081424.tif 000008
【図７】
2007081424.tif 000009
【図８】
2007081424.tif 000010
【図９】
2007081424.tif 000011
【図１０】
2007081424.tif 000012
【図１１】
2007081424.tif 000013
【図１２】
2007081424.tif 000014
【図１３】
2007081424.tif 000015
【図１４】
2007081424.tif 000016
【図１５】
2007081424.tif 000017
【図１６】
2007081424.tif 000018
【図１７】
2007081424.tif 000019
【図１８】
2007081424.tif 000020
【図１９】
2007081424.tif 000021
【図２０】
2007081424.tif 000022