(57)【要約】【課題】コスト増を招くことなく、表示パネルに内蔵でき調整作業を必要としない発振回路、電源回路、それを用いた表示装置、携帯端末を提供する。【解決手段】周波数ばらつきを有する矩形波信号を出力する発振器により形成されたパルス生成部１６１と、パルス生成部１６１の出力矩形波をある周波数範囲内に抑制し、昇圧回路１６３に出力する周波数ばらつき補正部１６２とを有し、周波数ばらつき補正部１６２は、ｎ個のカウンタの縦続接続され、比較入力期間内にパルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタ１６２１と、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路１６２２と、選択信号を受け、対応するカウンタ値を出力する出力選択回路１６２３と、を含む。【選択図】図９
2007195066.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路であって、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
発振回路。
【請求項２】
上記入力パルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する
請求項１記載の発振回路。
【請求項３】
入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項１記載の発振回路。
【請求項４】
上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整が可能である
請求項１記載の発振回路。
【請求項５】
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧する電源回路であって、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
電源回路。
【請求項６】
上記入力パルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する
請求項５記載の電源回路。
【請求項７】
入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項５記載の電源回路。
【請求項８】
上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整が可能である
請求項５記載の電源回路。
【請求項９】
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
表示装置。
【請求項１０】
表示装置を備えた携帯端末であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタにより形成される発振回路、電源回路、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた携帯端末に関するものである。
【背景技術】
【０００２】
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
【０００３】
近年、画素のスイッチング素子としてポリシリコンＴＦＴ（Thin Film Transistor:薄膜トランジスタ）用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインタフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系が低温ポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【０００４】
図１は、従来の駆動回路一体型表示装置の概略構成を示す図である（たとえば、特許文献１参照）。
【０００５】
この液晶表示装置は、図１に示すように、透明絶縁基板、たとえばガラス基板１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２、図１において有効表示部２の上下に配置された一対の水平駆動回路（Ｈドライバ）３Ｕ，３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ）４、複数の基準電圧を発生する一つの基準電圧発生回路５、およびデータ処理回路６等が集積されている。
【０００６】
このように、図１の駆動回路一体型表示装置は、２つの水平駆動回路３Ｕ，３Ｄを有効画素部２の両サイド（図１では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
【０００７】
図２は、奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路３Ｕ，３Ｄの構成例を示すブロック図である。
【０００８】
図２に示すように、奇数ライン駆動用の水平駆動回路３Ｕと偶数ライン駆動用の水平駆動回路３Ｄは同様の構成を有している。
具体的には、水平転送クロックＨＣＫ（図示せず）に同期して各転送段から順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ（ＨＳＲ）群３ＨＳＲＵ，３ＨＳＲＤと、シフトレジスタ３１Ｕ，３１Ｄから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群３ＳＭＰＬＵ，３ＳＭＰＬＤと、サンプリングラッチ回路３２Ｕ，３２Ｄの各ラッチデータを線順次化する線順次化ラッチ回路群３ＬＴＣＵ、３ＬＴＣＤと、線順次化ラッチ回路３３Ｕ，３３Ｄで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル／アナログ変換回路（ＤＡＣ）群３ＤＡＣＵ，３ＤＡＣＤと、を有する。
なお、通常、ＤＡＣ３４Ｕ，３４Ｄの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがＤＡＣ３４に入力される。
【特許文献１】特開２００２−１７５０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図１等の液晶表示装置は、たとえば外部から所定レベルのマスタクロックＭＣＫに同期してＤＣ−ＤＣコンバータからなる電源回路で外部から供給された電圧をレベルシフト（昇圧）してパネル内部の駆動電圧を生成し、絶縁基板上に形成された所望の回路に供給するように構成される。
【００１０】
ところが、現行の低温ポリシリコンＴＦＴではしきい値電圧Ｖｔｈが再上昇時に１．５Ｖ程度まで上昇する。
したがって、同期パルスが低電圧・高周波数になると、低温ポリシリコンＴＦＴプロセスによって形成されるパネル内部ではレベルシフトおよび分周が困難になる。
【００１１】
その他にも集積規模が大きくなるにつれ、一つの同期パルスで全システムを制御する同期型システムには様々な問題が現れる。
同期型システムではシステム全体の処理速度は最も遅い回路に律束されるだけでなく、処理を行う必要のないブロックでも電力を消費してしまう。なおかつ、大規模なシステムでは離れたブロック間の配線よる同期パルスのディレイ量が無視できなくなるため厳密に同期できているとはいえず、全体ロジック検証が困難になる。
これに対応するには、同期パルスに左右されずに独自の発振周波数で制御できる回路システム、つまり各ブロックごとに発振器を有する非同期システムの構成が必要になる。
【００１２】
しかし、低温ポリシリコンＴＦＴプロセスにおいて周波数ばらつきの少ない同期パルス生成用発振器の構成は困難である。
たとえば、シリコンプロセスにおいて発振器として用いられるＲＣ発振器やリングオシレータを低温ポリシリコンプロセスで構成したとき、その出力周波数をある想定した許容範囲内に収めることは難しい。
パネルの外部において発振器を構成することは可能であるが、周波数調整用部品を含むいくつかの素子が必要となりＴＡＴの増加およびコストの増大を招く。
【００１３】
本発明は、コスト増を招くことなく、表示パネル等に内蔵でき調整作業を必要としない発振回路、電源回路、それを用いた表示装置、携帯端末を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の第１の観点は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路であって、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
【００１５】
本発明の第２の観点は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧する電源回路であって、上記発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
【００１６】
好適には、上記入力パルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する。
【００１７】
好適には、入力矩形波に対する周波数補正結果はリセットがかかるまで保持される。
【００１８】
好適には、上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整が可能である。
【００１９】
本発明の第３の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、上記発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
【００２０】
本発明の第４の観点は、表示装置を備えた携帯端末であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、上記発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、ｎ個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
【発明の効果】
【００２１】
本発明によれば、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能となる。
また、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００２３】
図３および図４は、本発明の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図３は本実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図４は本実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
【００２４】
この液晶表示装置１０は、図３に示すように、透明絶縁基板、たとえばガラス基板１１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１２、図３において有効表示部１２の上下に配置された一対の第１および第２の水平駆動回路（Ｈドライバ、ＨＤＲＶ）１３Ｕ，１３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ、ＶＤＲＶ）１４、データ処理回路（ＤＡＴＡＰＲＣ）１５、ＤＣ−ＤＣコンバータにより形成された電源回路（ＤＣ−ＤＣ）１６、インタフェース回路（Ｉ／Ｆ）１７、タイミングジェネレータ（ＴＧ）１８、および複数の駆動基準電圧を水平駆動回路１３Ｕ，１３Ｄ等を供給する基準電圧駆動回路（ＲＥＦＤＲＶ）１９等が集積されている。
また、ガラス基板１１の第２の水平駆動回路１３Ｄの配置位置の近傍の縁部にはデータ等の入力パッド２０が形成されている。
【００２５】
ガラス基板１１は、能動素子（たとえば、トランジスタ）を含む複数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１，第２の基板間に液晶が封入される。
絶縁基板に形成される回路群は、低温ポリシリコンＴＦＴプロセスにより形成されている。すなわち、この駆動回路一体型表示装置１０は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【００２６】
本実施形態の駆動回路一体型液晶表示装置１０は、２つの水平駆動回路１３Ｕ，１３Ｄを有効画素部２の両サイド（図３では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択してデータライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。
本実施形態においては、３つのデジタル画像データＲ，Ｇ，Ｂのうち、デジタルＲデータを第１デジタルデータ、デジタルＢデータを第２デジタルデータ、デジタルＧデータを第３デジタルデータとして説明する。
【００２７】
以下、本実施形態の液晶表示装置１０の各構成要素の構成並びに機能について順を追って説明する。
【００２８】
有効表示部１２は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部１２は、水平駆動回路１３Ｕ，１３Ｄ、並びに垂直駆動回路１４に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
【００２９】
図５は、有効表示部１２の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図４において、表示部１２には、垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…と、データライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１２３が配置されている。
【００３０】
単位画素１２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００３１】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に接続され、ソース電極がデータライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン１２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１２４との間に接続されている。
共通ライン１２４には、ガラス基板１１に駆動回路等と一体的に形成されるＶＣＯＭ回路２１により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００３２】
垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…の各一端は、図３に示す垂直駆動回路１４の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路１４は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に与えることによって垂直走査を行う。
【００３３】
また、表示部１２において、たとえば、データライン…，１２２ｍ−１，１２２ｍ＋１，…の各一端が図３に示す第１の水平駆動回路１３Ｕの対応する列の各出力端に、各他端が図３に示す第２の水平駆動回路１３Ｄの対応する列の各出力端にそれぞれ接続される。
【００３４】
第１の水平駆動回路１３Ｕは、Ｒデータ、Ｂデータ、およびＧデータの３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に３回アナログデータへの変換処理を行い、３つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
第１の水平駆動回路１３Ｕは、このＲＧＢセレクタ方式の採用に伴い、第１および第２サンプリングラッチ回路にラッチされたＲデータとＢデータを時分割的に第１ラッチ回路、さらには第２ラッチ回路に転送し、このＲデータとＢデータのラッチ回路への時分割的な転送処理の間に第３サンプリングラッチ回路にラッチされたＧデータを第３ラッチ回路に転送し、第２ラッチ回路および第３ラッチ回路にラッチされるＲ，Ｂ，Ｇデータを１水平期間内で選択的出力してアナログデータに変換し、３つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路１３Ｕにおいては、ＲＧＢセレクタシステムを実現するために、２つのデジタルＲ，Ｂデータ用の第１ラッチ系列と、１つのデジタルＧデータ用の第２ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路（ＤＡＣ）、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第２の水平駆動回路１３Ｄは、基本的には第１の水平駆動回路１３Ｕと同様の構成を有する。
【００３５】
図６は、本実施形態の第１の水平駆動回路１３Ｕと第２の水平駆動回路１３Ｄの基本的な構成例を示すブロック図である。以下では水平駆動回路１３として説明する。
なお、この水平駆動回路は、３つのデジタルデータに対応した基本的な構成をしめしており、実際には、同様の構成が並列的に複数配列される。
【００３６】
水平駆動回路１３は、図６に示すように、シフトレジスタ（ＨＳＲ）群１３ＨＳＲ、サンプリングラッチ回路群１３ＳＭＰＬ、ラッチ出力選択スイッチ１３ＯＳＥＬ、デジタルアナログ変換回路１３ＤＡＣ、アナログバッファ１３ＡＢＵＦ、およびラインセレクタ１３ＬＳＥＬを有する。
【００３７】
シフトレジスタ群１３ＨＳＲＵは、水平転送クロックＨＣＫ（図示せず）に同期して各列に対応する各転送段から順次シフトパルス（サンプリングパルス）をサンプリングラッチ回路群１２ＳＭＰＬに出力する複数のシフトレジスタ（ＨＳＲ）を有する。
【００３８】
サンプリングラッチ回路群１３ＳＭＰＬは、第１デジタルデータであるＲデータを順次サンプリングしてラッチする第１サンプリングラッチ回路１３１と、第２デジタルデータであるＢデータを順次サンプリングしてラッチし、また、第１サンプリングラッチ回路１３１にラッチされたＲデータを所定のタイミングでラッチする第２サンプリングラッチ回路１３２と、第３デジタルデータであるＧデータを順次サンプリングしてラッチする第３サンプリングラッチ回路１３３と、第２サンプリングラッチ回路１３２にラッチされたデジタルデータＲまたはＢデータをシリアルに転送するための第１ラッチ回路１３４と、第１ラッチ回路１３４にラッチされデジタルＲまたはＢデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第２ラッチ回路１３５と、第３サンプリングラッチ回路１３３にラッチされたデジタルＧデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第３ラッチ回路１３６と、を有する。
このような構成を有するサンプリングラッチ回路群１３ＳＭＰＬにおいて、第１サンプリングラッチ回路１３１、第２サンプリングラッチ回路１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５により第１ラッチ系列１３７が形成され、第３ランプリングラッチ回路１３３および第３ラッチ回路１３６により第２ラッチ系列１３８が形成されている。
【００３９】
本実施形態においては、データ処理回路１５から各水平駆動回路１３Ｕ，１３Ｄに入力されるデータは０−３Ｖ（２．９Ｖ）系のレベルで供給される。
そして、サンプリングラッチ回路群１３ＳＭＰＬの出力段である第２および第４ラッチ回路１３５，１３６のレベルシフト機能により、たとえば−２．３Ｖ〜４．８Ｖ系にレベルアップされる。
【００４０】
ラッチ出力選択スイッチ１３ＯＳＥＬは、サンプリングラッチ回路群１３ＳＭＰＬの出力を選択的に切り替えてデジタルアナログ回路１３ＤＡＣに出力する。
デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３回デジタル・アナログ変換を行う。すなわち、デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３つのデジタルＲ，Ｂ，Ｇデータをアナログデータに変換する。
アナログバッファ１３ＡＢＵＦは、デジタルアナログ変換回路１３ＤＡＣでアナログ信号に変換されたＲ，Ｂ，Ｇデータをバッファリングしてラインセレクタ１３ＬＥＳＬに出力する。
ラインセレクタ１３ＬＳＥＬは、一水平期間において３つのアナログＲ，Ｂ，Ｇデータを選択して、対応するデータラインＤＴＬ−Ｒ、ＤＴＬ−Ｂ、ＤＴＬ−Ｇに出力する。
【００４１】
ここで、水平駆動回路１３における動作について説明する。
【００４２】
水平駆動回路１３において、連続する画像データをサンプリングする際、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納する。
水平方向１ラインすべてのデータを第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータを第１ラッチ回路１３４に転送し、すぐに第２ラッチ回路１３５に転送し格納する。
次に、第１サンプリングラッチ回路１３１内のデータを第２サンプリングラッチ１３２に転送し、すぐに第１ラッチ回路１３４に転送し格納する。また同期間に第３サンプリングラッチ回路１３３内のデータを第３ラッチ回路１３６に転送する。
そして次の水平方向１ラインのデータを、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納していく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータを、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
その後、第１ラッチ回路１３４に格納されているデータを第２ラッチ回路１３５に転送し格納する。そのデータをラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
このサンプリングラッチ方式により、３つのデジタルデータをデジタルアナログ変換回路１３ＤＡＣに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第３デジタルデータは、水平方向１ラインのデータを格納している間転送作業を伴わないこと、ＲＧＢセレクタ駆動の場合はＢ（Blue）→Ｇ（Green）→Ｒ（Red）の順で書き込むことが、液晶のＶＴ特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりＧデータにすることにより、画質ばらつきに強くなる。
【００４３】
データ処理回路１５は、外部より入力されたパラレルのデジタルＲ，Ｇ，Ｂデータのレベルを０−３Ｖ（２．９Ｖ）系から６Ｖ系にシフトするレベルシフタ１５１、レベルシフトされたＲ，Ｇ，Ｂデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレル変換回路１５２、パラレルデータを６Ｖ系から０−３Ｖ（２．９Ｖ）系にダウンシフトして奇数データ（ｏｄｄ−ｄａｔａ）を水平駆動回路１３Ｕに出力し、偶数データ（ｅｖｅｖ−ｄａｔａ）を水平駆動回路１３Ｄに出力するダウンコンバータ１５３を有する。
【００４４】
電源回路１６は、ＤＣ−ＤＣコンバータを含み、たとえば外部から液晶電圧ＶＤＤ１（たとえば２．９Ｖ）が供給され、この電圧をインタフェース回路１７から供給されるマスタクロックＭＣＫや水平同期信号Ｈｓｙｎｃに同期して、あるいは内蔵されている発振回路により、周波数の低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Ｈｓｙｎｃに基づいて２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧し、パネル内部の各回路に供給する。
また、電源回路１６は、内部パネル電圧として負電圧であるＶＳＳ２（たとえば−１．９Ｖ）、ＶＳＳ３（たとえば−３．８Ｖ）を生成してパネル内部の所定回路（インタフェース回路等）に供給する。
【００４５】
ここで、本実施形態の特徴的な構成である、内蔵されている発振回路により、周波数の低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Ｈｓｙｎｃに基づいて２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧し、パネル内部の各回路に供給する電源回路１６の構成について説明する。
【００４６】
図７は、本実施形態に係る低温ポリシリコンＴＦＴを用いた電源回路の構成を示すブロック図である。
この電源回路１６は、昇圧用パルス生成部１６１、分周補正システムにより形成される周波数ばらつき補正部１６２、および２倍昇圧回路１６３により構成されている。
そして、昇圧用パルス生成部１６１、および周波数ばらつき補正部１６２により発振回路が形成される。
【００４７】
パルス生成部１６１は、昇圧用パルスを生成するたとえば図８に示すような、奇数個のインバータＩＮＶをリング状に接続したリングオシレータ（発振器）により形成される。
低温ポリシリコンプロセスによって形成されるトランジスタからなる発振器は、トランジスタ条件や温度、湿度などの様々な条件に応じてトランジスタ特性がばらつき、結果、発振周波数を大きくばらつく。
すなわち、パルス生成部１６１は、周波数ばらつきを有する矩形波信号を出力する発振回路に形成されている。
【００４８】
周波数ばらつき補正部１６２は、たとえば水平同期信号Ｈｓｙｎｃあるいは垂直同期信号Ｖｓｙｎｃに同期し、パルス生成部１６１の出力矩形波をある周波数範囲内に抑制し、昇圧回路１６３に出力する。
本実施形態の周波数ばらつき補正部１６２は、出力周波数のばらつき補正を実現するにあたり、位相比較のための基準周波数入力を必要としないことを特徴としている。
すなわち、周波数ばらつき補正部１６２は、プロセス条件によって発振回路の発振周波数が大幅にばらつくことから、それを抑制するための回路であって、以下に説明するような構成を有し、発振器自身のばらつき幅に合わせて分周器の数を調整するように形成される。
【００４９】
図９は、本実施形態に係る電源回路における周波数ばらつき補正部の構成例を示すブロック図である。
【００５０】
図９の周波数ばらつき補正部１６２は、パルス生成部１６１の発振出力パルスの入力パルスカウンタ１６２１、カウンタ値比較ロジック回路（または周波数補正ロジック回路）１６２２、および出力選択スイッチ１６２３により構成されている。
【００５１】
入力パルスカウンタ１６２１は、たとえばＴ型フリップフロップＴＦＦからなるｎ個の2bitカウンタの縦続接続で構成され、比較入力期間内に入力される矩形波のハイ（High）レベル、ロー（Low）レベル期間の数をカウントするカウンタである。
入力パルスカウンタ１６２１は、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する。この期間のカウント数（入力周波数）に応じて最適な分周回数を選ぶことで、出力矩形波を任意の周波数範囲に収めることができる。入力の分周出力は入力パルスカウンタの各出力を利用する。
【００５２】
カウンタ値比較ロジック回路（周波数補正ロジック回路）１６２２は、入力パルスカウンタ１６２１が任意の数をカウントしたときに、縦続接続された任意のカウンタから最終出力を選択する信号ＳＥＬ１〜ＳＥＬｎを生成し、出力選択スイッチ１６２３に出力する。この出力選択結果（入力矩形波に対する周波数補正結果）はロジックリセットがかかるまで保持される。
【００５３】
出力選択スイッチ１６２３は、出力選択信号ＳＥＬ１〜ＳＥＬｎを受け、対応するカウンタ値を出力する。カウンタ値比較ロジック回路１６２２におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整ができる。
【００５４】
図１０は、図９の周波数ばらつき補正部１６２のより具体的な構成例を示す回路図である。
【００５５】
この例では、入力パルスカウンタ１６２１は、縦続接続された５つのＴ型フリップフロップＴＦＦにより形成されている。縦続接続された５つのＴ型フリップフロップＴＦＦ１〜ＴＦＦ５のリセット端子ｒｓｔに比較期間入力信号として水平同期信号Ｈｓｙｎｃが供給される。
【００５６】
カウンタ値比較ロジック回路（周波数補正ロジック回路）１６２２は、３つのＳＲ型フリップフロップＳＲＦＦ１〜ＳＲＦＦ３と、３つのＮＡＮＤゲートＮＡ１〜ＮＡ３、および３つのＮＯＲゲートＮＲ１〜ＮＲ３により形成されている。
ＳＲ型フリップフロップＳＲＦＦ１のＳ端子がＮＡＮＤゲートＮＡ１の出力端子に接続され、出力端子ＸＱから出力選択信号ＳＥＬＡが出力され、かつ、端子ＸＱはＮＯＲゲートＮＲ１の一方の入力端子に接続されている。
ＳＲ型フリップフロップＳＲＦＦ２のＳ端子がＮＡＮＤゲートＮＡ２の出力端子に接続され、出力端子ＱがＮＯＲゲートＮＲ１の他方の入力端子に接続され、出力端子ＸＱがＮＯＲゲートＮＲ２およびＮＲ３の一方の入力端子に接続されている。そして、ＮＯＲゲートＮＲ１の出力端子から出力選択信号ＳＥＬＢが出力される。
ＳＲ型フリップフロップＳＲＦＦ３のＳ端子がＮＡＮＤゲートＮＡ３の出力端子に接続され、出力端子ＱがＮＯＲゲートＮＲ２の他方の入力端子に接続され、出力端子ＸＱがＮＯＲゲートＮＲ３の他方の入力端子に接続されている。そして、ＮＯＲゲートＮＲ２の出力端子から出力選択信号ＳＥＬＣが出力され、ＮＯＲゲートＮＲ３の出力端子から出力選択信号ＳＥＬＤが出力される。
３つのＳＲ型フリップフロップＳＲＦＦ１〜ＳＲＦＦ３のリセット端子ｒｓｔは、水平同期信号Ｈｓｙｎｃより十分長いリセットパルスＲｓｔの供給ラインに接続されている。
ＮＡＮＤゲートＮＡ１の一方の入力端子がＴ型フリップフロップＴＦＦ２の出力端子Ｑに接続され、他方の入力端子がＴ型フリップフロップＴＦＦ３の出力端子Ｑに接続されている。
ＮＡＮＤゲートＮＡ２の一方の入力端子がＴ型フリップフロップＴＦＦ３の出力端子Ｑに接続され、他方の入力端子がＴ型フリップフロップＴＦＦ４の出力端子Ｑに接続されている。
ＮＡＮＤゲートＮＡ３の一方の入力端子がＴ型フリップフロップＴＦＦ４の出力端子Ｑに接続され、他方の入力端子がＴ型フリップフロップＴＦＦ５の出力端子Ｑに接続されている。
【００５７】
出力選択スイッチ１６２３は、４つのＣＭＯＳスイッチＴＳＷ１〜ＴＳＷ４、およびインバータＩＮＶ１〜ＩＮＶ４により形成されている。
【００５８】
入力パルスカウンタ１６２１のリセットは水平同期信号（Ｈｓｙｎｃ）、カウンタ値比較ロジック回路（周波数補正ロジック回路）１６２２のリセットは水平同期信号Ｈｓｙｎｃよりも十分長いパルス（Ｒｓｔ）である。
また、Ｔ型フリップフロップＴＦＦ１〜ＴＦＦ５（各カウンタ）のＸＱ出力をＣＮＴ_Ａ−Ｅとする。
【００５９】
図１１および図１２は、図１０の周波数ばらつき補正部の動作を示すタイミングチャートであって、図１１は水平同期信号Ｈｓｙｎｃがハイレベル、リセット信号Ｒｓｔがハイベルの場合を示し、図１２は水平同期信号Ｈｓｙｎｃがハイレベルからローベルの切り替わるタイミングを含み、リセット信号Ｒｓｔがハイベルからローレベルに切り替わるタイミングを含む場合を示している。
【００６０】
以下に、図１１に関連付けて図１０の周波数ばらつき補正部の動作を説明する。
【００６１】
ここで、図１１のタイミング＜１＞で水平同期信号Ｈｓｙｎｃがハイ（High）レベルになりカウンタのリセットが解除されたとする。水平同期信号Ｈｓｙｎｃが次にロー（Low）レベルになるまでの間、カウント数（入力周波数）によって分周回数の選択動作は以下のように場合わけされる。
【００６２】
1.入力矩形波のハイ（High）期間の数が７回未満のときlogic_A-Cはすべてロー（Low）でこのとき出力選択信号ＳＥＬ_Ａがハイレベルで出力される。これにより、パルス生成部１６１により入力されたパルス信号Ｓ１６１がそのまま出力される(図１１＜１＞-＜２＞)。
【００６３】
2.入力矩形波のハイ（High）期間の数が７回以上１３回未満のときlogic_Aがハイ（High）でこのとき出力選択信号ＳＥＬ_Ｂがハイレベルで出力される。これにより、出力として入力の２分周であるＣＮＴ_Ａが選択される(図１１＜２＞-＜３＞)。
【００６４】
3.入力矩形波のハイ（High）期間の数が１３回以上２５回未満のときlogic_Bがハイ（High）でこのときＳＥＬ_Ｃがハイレベルで出力される。これにより、出力として入力の４分周であるＣＮＴ_Ｂが選択される(図１１＜３＞-＜４＞)。
【００６５】
4.入力矩形波のハイ（High）期間の数が２５回以上のときlogic_Cがハイ（High）でこのときＳＥＬ_Ｄがハイレベルで出力される。これにより、出力として入力の８分周であるＣＮＴ_Ｃが選択される(図１１＜４＞より右)。
【００６６】
次に、水平同期信号Ｈｓｙｎｃがロー（Low）になったとき、各カウンタ（ＴＦＦ１〜ＴＦＦ５）はリセットされるが分周選択信号ＳＥＬ_Ａ−Ｄのハイ（High）もしくはロー（Low）はＳＲ型フリップフロップＳＲＦＦ１空にラッチされているのでリセット信号Ｒｓｔがロー（Low）になるまでの間、分周補正の結果は維持される。
リセット信号Ｒｓｔがロー（Low）になると選択信号ＳＥＬ_Ｂ−Ｄがロー（Low）、選択信号ＳＥＬ_Ａがハイ（High）になりばらつき補正が行われず入力をそのまま出力する。
【００６７】
例として、入力のハイ（High）期間が１０回カウントされた直後に水平同期信号Ｈｓｙｎｃがロー（Low）になったときの系の動作を図１２のタイミングチャートに示している。
ここで、水平同期信号Ｈｓｙｎｃの周波数を２０ｋＨｚ、ロー（Low）期間の長さを１０μｓとし、入力矩形波の周波数を変化させたときの系が示す周波数特性を図１３に示す。
図１３からわかるように、発振周波数が１００ｋＨｚ〜１．２ＭＨｚ（最低値と最高値は１２倍）までばらつく発振器を周波数補正システムに接続したとすると、出力周波数は最低７８．１ｋＨｚ、最高１５０ｋＨｚとなり、最低値と最高値の差は１．９２倍に抑えられる。
【００６８】
インタフェース回路１７は、外部から供給されるマスタクロッＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃのレベルをパネル内部ロジックレベル（たとえばＶＤＤ２レベル）までレベルシフトし、レベルシフト後のマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃをタイミングジェネレータ１８に供給し、また、水平同期信号Ｈｓｙｎｃを電源回路１６に供給する。
インタフェース回路１７は、電源回路１６がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックＭＣＫの電源回路１６への供給は行わないように構成可能である。あるいはインタフェース回路１７から電源回路１６へマスタクロックＭＣＫの供給ラインをそのままで、電源回路１６側でマスタクロックＭＣＫを昇圧に使用しないように構成することも可能である。
【００６９】
タイミングジェネレータ１８は、インタフェース回路１７により供給されたマスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃに同期して、水平駆動回路１３Ｕ，１３Ｄのクロックとして用いられる水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）、垂直駆動回路１４のクロックとして用いられる垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を生成し、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）を水平駆動回路１３Ｕ，１３Ｄに供給し、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を垂直駆動回路１４に供給する。
【００７０】
次に、上記構成による動作を説明する。
【００７１】
外部からの供給電圧ＶＤＤ０、ＶＤＤ１が電源回路１６に入力される。
電源回路１６においては、電圧ＶＤＤ１をパネル内部駆動電圧ＶＤＤ２まで昇圧した後、外部入力信号をＶＤＤ２までにレベルシフトし全回路が駆動可能となる。
電源回路１６が電源オンすると、パルス生成部１６１から周波数ばらつきを有する矩形波信号Ｓ１６１が周波数ばらつき補正部１６２に出力される。
周波数ばらつき補正部１６２においては、たとえば水平同期信号Ｈｓｙｎｃに同期し、パルス生成部１６１の出力矩形波がある周波数範囲内に抑制されて昇圧回路１６３に出力される。昇圧回路１６３においては、たとえば液晶電圧ＶＤＤ１（たとえば２．９Ｖ）が、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Ｈｓｙｎｃに基づいて２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧されて、パネル内部の各回路に供給される。
【００７２】
そして、外部より入力されたパラレルのデジタルデータは、ガラス基板１１上のデータ処理回路１５で位相調整や周波数を下げるためのパラレル変換が行われ、Ｒデータ、Ｂデータ、およびＧデータが第１および第２の水平駆動回路１３Ｕ，１３Ｄに出力される。
第１および第２の水平駆動回路１３Ｕ，１３Ｄでは、データ処理回路１５より入力されたデジタルＧデータが第３サンプリングラッチ回路１３３で１Ｈかけて順次サンプリングし保持される。その後、水平のブランキング期間に第３ラッチ回路１３６に転送される。
これと並行して、ＲデータとＢデータが別々に１Ｈかけてサンプリングされて第１および第２サンプリングラッチ回路１３１，１３２に保持され、次の水平ブランキング期間にそれぞれの第１ラッチ回路１３４に転送される。
水平方向１ラインすべてのデータが第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータが第１ラッチ回路１３４に転送され、すぐに第２ラッチ回路１３５に転送され格納される。
次に、第１サンプリングラッチ回路１３１内のデータが第２サンプリングラッチ１３２に転送され、すぐに第１ラッチ回路１３４に転送されて格納される。また同期間に第３サンプリングラッチ回路１３３内のデータが第３ラッチ回路１３６に転送される。
そして次の水平方向１ラインのデータが、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納されていく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータが、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
その後、第１ラッチ回路１３４に格納されているデータが第２ラッチ回路１３５に転送されて格納される。そのデータがラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
次の１Ｈ期間にデジタルアナログ変換回路１３ＤＡＣでアナログデータに変換されたＲ，Ｂ，Ｇデータがアナログバッファ１３ＡＢＵＦに保持され、１Ｈ期間が３分割された形態で各アナログＲ，Ｂ，Ｇデータが対応するデータラインに選択的に出力される。
なお、Ｇ、Ｒ、Ｂの処理の順番は切り替わっても実現可能である。
【００７３】
以上説明したように、本実施形態によれば、周波数ばらつきを有する矩形波信号を出力する発振器により形成されたパルス生成部１６１と、パルス生成部１６１の出力矩形波をある周波数範囲内に抑制し、昇圧回路１６３に出力する周波数ばらつき補正部１６２とを有することから、以下の効果を得ることができる。
すなわち、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能となる。
また、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
【００７４】
また、本実施形態によれば、第１デジタルデータ（Ｒ）および第２デジタルデータ（Ｂ）用のサンプリングラッチ回路１３１，１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５を縦続接続してシリアル転送する第１ラッチ系列１３７と、第３デジタルデータ用のサンプリングラッチ回路１３３および第３ラッチ回路１３６を縦続接続した第２ラッチ系列１３８とを有し、共用のデジタルアナログ（ＤＡ）変換回路１３ＤＡＣ、アナログバッファ回路１３ＡＢＵＦ、一水平期間（Ｈ）中に３つのアナログデータ（Ｒ，Ｂ，Ｇ）を選択的に対応するデータラインに出力するラインセレクタ１３ＬＳＥＬを有することから、以下の効果を得ることができる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるＤＡ変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第１および第２デジタルデータ用と第３デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、１水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
【００７５】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００７６】
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。
【００７７】
図１４は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。
【００７８】
本例に係る携帯電話機４００は、装置筐体４１０の前面側に、スピーカ部４２０、表示部４３０、操作部４４０、およびマイク部４５０が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部４３０にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
【００７９】
このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部４３０として用いることにより、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能で、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能であり、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
【図面の簡単な説明】
【００８０】
【図１】従来の駆動回路一体型表示装置の概略構成を示す図である。
【図２】奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路の構成例を示すブロック図である。
【図３】本発明の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。
【図４】本発明の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
【図５】液晶表示装置の有効表示部の構成例を示す回路図である。
【図６】本実施形態の第１および第２の水平駆動回路の基本的な構成例を示すブロック図である。
【図７】本実施形態に係る低温ポリシリコンＴＦＴを用いた電源回路の構成を示すブロック図である。
【図８】リングオシレータの構成例を示す図である。
【図９】本実施形態に係る電源回路における周波数ばらつき補正部の構成例を示すブロック図である。
【図１０】図９の周波数ばらつき補正部のより具体的な構成例を示す回路図である。
【図１１】図１０の周波数ばらつき補正部の動作を示すタイミングチャートであって、水平同期信号Ｈｓｙｎｃがハイレベル、リセット信号Ｒｓｔがハイベルの場合を示す図である。
【図１２】図１０の周波数ばらつき補正部の動作を示すタイミングチャートであって、水平同期信号Ｈｓｙｎｃがハイレベルからローベルの切り替わるタイミングを含み、リセット信号Ｒｓｔがハイベルからローレベルに切り替わるタイミングを含む場合を示す図である。
【図１３】水平同期信号Ｈｓｙｎｃの周波数を２０ｋＨｚ、ロー（Low）期間の長さを１０μｓとし、入力矩形波の周波数を変化させたときの系が示す周波数特性を示す図である。
【図１４】本発明の実施形態に係る携帯端末である携帯電話機の構成の概略を示す外観図である。
【符号の説明】
【００８１】
１０・・・液晶表示装置、１１・・・ガラス基板、１２・・・有効表示部、１３・・・水平駆動回路、１３Ｕ・・・第１の水平駆動回路、１３Ｄ・・・第２の水平駆動回路、１３ＳＭＰＬ・・・サンプリングラッチ回路群、１３１・・・第１ランプリングラッチ回路、１３２・・・第２サンプリングラッチ回路、１３３・・・第３サンプリングラッチ回路、１３４・・・第１ラッチ回路、１３５・・・第２ラッチ回路、１３６・・・第３ラッチ回路、１３７・・・第１ラッチ系列、１３８・・・第２ラッチ系列、１３ＯＳＥＬ・・・ラッチ出力選択スイッチ、１３ＤＡＣ・・・デジタルアナログ変換回路、１３ＡＢＵＤ・・・アナログバッファ、１３ＬＳＥＬ・・・ラインセレクタ、１４・・・垂直駆動回路、１５・・・データ処理回路、１６・・・電源回路、１６１・・・昇圧用パルス生成部、１６２・・・周波数ばらつき補正部、６１２１・・・入力パルスカウンタ、１６２２・・・カウンタ値比較ロジック回路（または周波数補正ロジック回路）、１６２３・・・出力選択スイッチ、１６３・・・昇圧回路、１７・・・インタフェース回路、１８・・・タイミングジェネレータ。
【図１】
2007195066.tif 000003
【図２】
2007195066.tif 000004
【図３】
2007195066.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007195066.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2007195066.tif 000013
【図１２】
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【図１３】
2007195066.tif 000015
【図１４】
2007195066.tif 000016
【手続補正書】
【提出日】平成18年2月28日(2006.2.28)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007195066.tif 000017
【図２】
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【図３】
2007195066.tif 000019
【図４】
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【図５】
2007195066.tif 000021
【図６】
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【図７】
2007195066.tif 000023
【図８】
2007195066.tif 000024
【図９】
2007195066.tif 000025
【図１０】
2007195066.tif 000026
【図１１】
2007195066.tif 000027
【図１２】
2007195066.tif 000028
【図１３】
2007195066.tif 000029
【図１４】
2007195066.tif 000030