(57)【要約】【課題】割り込み処理が可能になるタイミングを意識することなくシステム設計が可能なプロセッサの提供を目的とする。【解決手段】ハードウエア割り込みの発生を通知する割り込み発生信号７０、割り込みベクタ信号８０を受け取り、該当する割り込み処理プログラムへのアドレスに分岐するプロセッサ１０であって、プロセッサの状態に基づいて、割り込みベクタを生成可能なステートであると判断した場合にベクタ制御信号をアサートする割り込みステート制御回路２０と、割り込み発生信号７０がアサートである場合に、割り込みベクタ信号８０をラッチする割り込みベクタ信号ラッチ回路３０と、ベクタ制御信号２６がアサートである場合に、割り込みベクタ信号ラッチ回路３０のラッチ出力に基づき該当する割り込み処理プログラムへ分岐するためのベクタアドレスを生成するベクタアドレス生成回路４０を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ハードウエア割り込みの発生を通知する割り込み発生信号、割り込みベクタ信号を受け取り、該当する割り込み処理プログラムへのアドレスに分岐するプロセッサであって、
プロセッサの状態に基づいて、割り込みベクタを生成可能なステートであると判断した場合にベクタ制御信号をアサートする割り込みステート制御回路と、
割り込み発生信号がアサートである場合に、割り込みベクタ信号をラッチする割り込みベクタ信号ラッチ回路と、
ベクタ制御信号がアサートである場合に、割り込みベクタ信号ラッチ回路のラッチ出力に基づき該当する割り込み処理プログラムへ分岐するためのベクタアドレスを生成するベクタアドレス生成回路を含むことを特徴とするプロセッサ。
【請求項２】
請求項１において、
前記割り込みステート制御回路は、
プロセッサの状態に基づいて、割り込みを受け付ける第１のステート、割り込みベクタを生成する第２のステートの少なくとも２つの割り込みステートを遷移させ、第２のステートでベクタ制御信号をアサートする制御を行うことを特徴とするプロセッサ。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記ベクタ信号ラッチ回路は、
割り込み発生信号がアサートでない場合には、ラッチされている値が変更されないように制御を行う構成であることを特徴とするプロセッサ。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記ベクタ信号ラッチ回路は、
割り込みベクタの各ビット毎の信号をＤ入力とし、出力信号がベクタアドレス生成回路へ入力され、割り込み発生信号がアサート時にイネーブルとなるＤフィリップフロップで構成されていることを特徴とするプロセッサ。
【請求項５】
請求項１乃至４のいずれかに記載のプロセッサを含むことを特徴とする集積回路装置。
【請求項６】
請求項１乃至４のいずれかに記載のプロセッサと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサ、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
クロック同期であり、割り込み発生信号と割り込みベクタで信号で割り込みコントローラとインターフェースをとるＣＰＵでは、ハードウエア割り込みが発生すると割り込み受付可能なサイクルで割り込み処理ステートとなり割り込みステートの処理を開始し、割り込みベクタ信号によりアドレスを生成し、アドレスの指し示すメモリから分岐先アドレスを取得し、分岐する。
【特許文献１】特開２００１−２２５９３号公報
【特許文献２】特開平５−１２０１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図９（Ａ）（Ｂ）は従来技術の問題点について説明するための図である。
【０００４】
図９（Ａ）は、クロック同期であり、割り込み発生信号３５０と割り込みベクタで信号３６０で図示しない割り込みコントローラとインターフェースをとるＣＰＵ３００の機能ブロック図である。かかるＣＰＵ３００は、ハードウエア割り込みが発生すると割り込み受付可能なサイクルで割り込み処理ステートとなり割り込みステートの処理を開始し、割り込みベクタ信号によりアドレスを生成し、アドレスの指し示すメモリから分岐先アドレスを取得し分岐する。
【０００５】
ハードウエア割り込みが発生するとＣＰＵ３００プロセッサは割り込み発生信号３５０と割り込みベクタ信号３６０を受け取るが、ＣＰＵは割り込み受付可能なサイクルになるまで割り込み処理を行うことができない。したがってＣＰＵが割り込み受付可能なサイクルになるタイミングと割り込みベクタを受け取るタイミングが異なることになる。
【０００６】
図９（Ｂ）は、割り込み発生時のタイミングチャートである。
【０００７】
３７０はステートマシン３１０で生成されるステートの遷移を示している。割り込み発生信号３４０がＨレベルになると（アサートされる）、所定クロック後のクロックの立ち上がりで、ステートが割り込み受けつけステート３７２に遷移する。その後ＣＰＵが割り込み処理が可能になったときにベクタ生成ステート３７４に遷移する。
【０００８】
同図に示すようにベクタ生成ステート３７４と、割り込みベクタを受け付けるクロックサイクル３６２とが異なるので、ベクタアドレス生成部３２０が不定なベクタ２７４をラッチしないように制御する必要がある。
【０００９】
ところがベクタ生成ステート３７４に遷移するタイミングはパイプラインによる前後の命令の関係やバスのウエイト状態等により変化するため一定でなく、割り込みコントローラによるハード制御は困難であるという問題点があった。
【００１０】
本発明は以上のような問題点に鑑みてなされたものであり、割り込み処理が可能になるタイミングを意識することなくシステム設計が可能なプロセッサの提供を目的とする。
【課題を解決するための手段】
【００１１】
（１）本発明は、
ハードウエア割り込みの発生を通知する割り込み発生信号、割り込みベクタ信号を受け取り、該当する割り込み処理プログラムへのアドレスに分岐するプロセッサであって、
プロセッサの状態に基づいて、割り込みベクタを生成可能なステートであると判断した場合にベクタ制御信号をアサートする割り込みステート制御回路と、
割り込み発生信号がアサートである場合に、割り込みベクタ信号をラッチする割り込みベクタ信号ラッチ回路と、
ベクタ制御信号がアサートである場合に、割り込みベクタ信号ラッチ回路のラッチ出力に基づき該当する割り込み処理プログラムへ分岐するためのベクタアドレスを生成するベクタアドレス生成回路を含むことを特徴とする。
【００１２】
本発明のプロセッサは、クロック同期であり、割り込みコントローラと、割り込み発生信号、割り込みベクタ信号等でインターフェースをとる。
【００１３】
プロセッサの状態とは、例えば割り込み発生信号の受付タイミングやバスのウエイト状態等である。
【００１４】
ハードウエア割り込みが発生するとプロセッサはアサートされた割り込み発生信号と割り込みベクタ信号を受け取るが、プロセッサは割り込み受付可能なサイクル（割り込みベクタを生成可能なステート）になるまで割り込み処理を行うことができない。したがってプロセッサが割り込み受付可能なサイクルになるタイミングと割り込みベクタを受け取るタイミングが異なることになる。
【００１５】
本発明によれば割り込みベクタ信号ラッチ回路は、割り込み発生信号がアサートである場合に、割り込みベクタ信号をラッチする。割り込みベクタの受信期間は割り込み発生信号のアサート期間は同期しているので、割り込みベクタ信号ラッチ回路は有効な値をラッチすることができる。
【００１６】
従ってプロセッサが割り込み受付可能なサイクルになるタイミングと有効な割り込みベクタを受け取るタイミングが異なっても、ベクタアドレス生成回路は有効な割り込みベクタ信号（不定な値ではない）を受け取ることができる。
【００１７】
本発明によればプロセッサが割り込み処理が可能になるタイミングを意識することなくシステム設計が可能なので、割り込みに関連したシステム全体の設計やソフトウエアによる割り込みの制御が容易になる。
【００１８】
（２）本発明のプロセッサは、
前記割り込みステート制御回路は、
プロセッサの状態に基づいて、割り込みを受け付ける第１のステート、割り込みベクタを生成する第２のステートの少なくとも２つの割り込みステートを遷移させ、第２のステートでベクタ制御信号をアサートする制御を行うことを特徴とする。
【００１９】
ステートの遷移は、割り込み発生信号の受付やカウンタのカウント値によるが、例えばカウンタのカウント値の更新タイミングはパイプラインによる前後の命令の関係やバスのウエイト状態等に基づいて変化する。
【００２０】
（３）本発明のプロセッサは、
前記ベクタ信号ラッチ回路は、
割り込み発生信号がアサートでない場合には、ラッチされている値が変更されないように制御を行う構成であることを特徴とする。
【００２１】
（４）本発明のプロセッサは、
前記ベクタ信号ラッチ回路は、
割り込みベクタの各ビット毎の信号をＤ入力とし、出力信号がベクタアドレス生成回路へ入力され、割り込み発生信号がアサート時にイネーブルとなるＤフィリップフロップで構成されていることを特徴とする。
【００２２】
（５）本発明は、
上記のいずれかに記載のプロセッサを含むことを特徴とする集積回路装置である。
【００２３】
（６）本発明は、
上記のいずれかに記載のプロセッサと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２５】
１．ＣＰＵ
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２６】
図１は、本実施の形態のＣＰＵ（プロセッサの一例）の構成について説明するための機能ブロック図である。
【００２７】
本実施の形態のＣＰＵ（プロセッサの一例）１０は、ハードウエア割り込みの発生を通知する割り込み発生信号７０、割り込みベクタ信号８０を受け取り、該当する割り込み処理プログラムへのアドレスに分岐するプロセッサである。
【００２８】
ＣＰＵ１０は、割り込みステート制御回路２０を含む。割り込みステート制御回路２０は、プロセッサの状態に基づいて、割り込みベクタを生成可能なステートであると判断した場合にベクタ制御信号２６をアサートする。なおプロセッサ１０の状態に基づいて、割り込みを受け付ける第１のステート、割り込みベクタを生成する第２のステートの少なくとも２つの割り込みステートを遷移させ、第２のステートでベクタ制御信号２６をアサートするようにしてもよい。
【００２９】
ここで、割り込みステート制御回路２０は、プロセッサの状態に応じてステートを遷移させるステートマシンとして機能する。ステートの遷移は、割り込み発生信号の受付やカウンタのカウント値によるが、例えばカウンタのカウント値の更新タイミングはパイプラインによる前後の命令の関係やバスのウエイト状態等に基づいて変化する。
【００３０】
ＣＰＵ１０は割り込みベクタ信号ラッチ回路３０を含む。割り込みベクタ信号ラッチ回路３０は、割り込み発生信号７０がアサートである場合に、割り込みベクタ信号[７：０］をラッチする。ラッチ出力はベクタアドレス生成回路４０の入力となる。
【００３１】
ＣＰＵ１０は、ベクタアドレス生成回路４０を含む。ベクタアドレス生成回路４０は、ベクタ制御信号２６がアサートである場合に、割り込みベクタ信号ラッチ回路３０のラッチ出力８２に基づき該当する割り込み処理プログラムへ分岐するためのベクタアドレスを生成する。
【００３２】
図２は、本実施の形態のＣＰＵの割り込み発生時のタイミングチャートである。
【００３３】
９０はＣＰＵ１０に入力されるクロックである。
【００３４】
７０はＣＰＵ１０が受け取る割り込み発生信号である。
【００３５】
８０はＣＰＵ１０が受け取る割り込みベクタ信号である。本実施の形態では割り込みベクタは８ビットなので、ＣＰＵは割り込みベクタの各ビットに対応した信号をパラレルに受信する。
【００３６】
８２は割り込みベクタラッチ回路のラッチ出力であり、ベクタアドレス生成回路の入力となる。
【００３７】
５０はステートマシンにおけるステートであり、５２は割り込みを受け付ける第１のステート（割り込み受け付けステート）、５４は割り込みベクタを生成する第２のステート（ベクタ生成ステート）である。
【００３８】
２６はベクタ制御信号であり、ステートマシンのステートが第２のステート（ベクタ生成ステート）の時にアサートされる。
【００３９】
ＣＰＵは、割り込み発生信号７０がＨレベルになると（アサートされる）同時に、割り込みベクタ信号を受信する（８２参照）。その後、割り込み発生信号７０がＬレベルになると、割り込みベクタ信号も不定の値となる（８４参照）。
【００４０】
また割り込み発生信号３４０がＨレベルになると（アサートされる）、その時々のＣＰＵの状態（例えばバスのウエイト状態や命令の実行状態）に応じて、ステート５０が割り込み受けつけステート５２に遷移する。その後ＣＰＵが割り込み処理が可能になったときにベクタ生成ステート５４に遷移する。
【００４１】
本実施の形態によれば割り込みベクタ信号ラッチ回路は、割り込み発生信号７０がアサートされたら所定のタイミングで割り込みベクタ信号をラッチする（５１参照）。割り込み発生信号７０がアサートされたている間は、プロセッサは有効な割り込みベクタ信号（不定な値ではない）８０を受け取っているのでラッチされた値は不定な値ではない。
【００４２】
ベクタ信号ラッチ回路は、割り込み発生信号がアサートでない場合には、ラッチされている値が変更されないため、次に割り込み受け付け信号がアサートされるまで、割り込みベクタラッチ回路はラッチした値を保持し続ける（８３参照）。したがってベクタ生成ステート５４と、割り込みベクタを受け付けるクロックサイクル８２とが異なっても、ベクタアドレス生成回路は正しい割り込みベクタ信号（不定な値ではない）を受け取ることができる。
【００４３】
本実施の形態によればプロセッサが割り込み処理が可能になるタイミングを意識することなくシステム設計が可能なので、割り込みに関連したシステム全体の設計やソフトウエアによる割り込みの制御が容易になる。
【００４４】
図３は割り込みベクタラッチ回路の構成の一例である。
【００４５】
割り込みベクタ信号ラッチ回路３０は、割り込みベクタの各ビット毎の信号８０−０〜８０−７をＤ入力とする複数のＤフィリップフロップ３０−０〜３０−７で構成することができる。各Ｄフィリップフロップ３０−０〜３０−７の出力信号８０−０〜８０−７はラッチ出力としてベクタアドレス生成回路へ入力される。
【００４６】
また割り込み発生信号７０が各Ｄフィリップフロップ３０−０〜３０−７のイネーブル入力となり、各Ｄフィリップフロップ３０−０〜３０−７は、割り込み発生信号７０がアサート時にイネーブルとなる。
【００４７】
従って各Ｄフィリップフロップ３０−０〜３０−７は、割り込み発生信号７０がアサート時にＤ入力となる割り込みベクタの各ビット毎の信号８０−０〜８０−７をラッチする。そして以降、割り込み発生信号７０が次のアサートになるまで、保持し続ける。
【００４８】
図４は、ステートマシン（割り込みステート制御回路）の具体的な構成例について説明するための図である。
【００４９】
ステートマシン（割り込みステート制御回路）２０は、命令コード選択回路１１０、カウンタ１２０、デコーダ１３０の３種類の回路で構成することができる。
【００５０】
命令コード選択回路１１０は命令バスからの命令コードや割り込み発生信号７０を受け取り、デコードする命令を選択して、選択された命令コード１１２をデコーダ１３０に送信する。
【００５１】
カウンタ回路１２０は、デコーダから出力された命令終了信号１３４やバスウエイト等の各種ウエイト信号１４０を受け取り、カウント値を更新する回路である。通常カウンタは１クロックで１カウント増加するが、本実施の形態では各種ウエイトがかかると１カウントが数クロックに伸びる。
【００５２】
デコーダは命令コード選択回路１１０で選択された命令コード１１２やカウンタ回路１２０が出力するカウント値１２２を受け取り、命令コード１１２のデコードを行い、各種制御信号１３２やベクタ制御信号２６命令終了信号１３４を生成する。
【００５３】
命令コード選択回路１１０、カウンタ１２０、デコーダ１３０の３種類の回路で構成されたシーケンサは、1サイクル通常命令実行時には、命令バス１５０からのデータを命令コード選択回路１１０で選択し、デコーダ１３０に送る。デコーダ１３０は各種制御信号１３２を生成し、命令終了信号１３４をカウンタ回路１２０に送りカウンタをリセットする。そして命令コード選択回路１１０は次に実行する命令を選択する。
【００５４】
また２サイクル以上の命令実行時には、命令バス１５０からのデータを命令コード選択回路１１０で選択し、デコーダ１３０に送る。デコーダ１３０は各種制御信号１３２を生成、カウンタ回路１２０はカウンタをカウントアップする。２サイクル以降の動作をおこない、命令終了信号１３２をカウンタ回路１２０に送りカウンタをリセットする。そして命令コード選択回路１１０は次に実行する命令を選択する。
【００５５】
図５は、本実施の形態のステートマシンの割り込み発生時のタイミングチャートである。
【００５６】
９０はＣＰＵ１０に入力されるクロックである。
【００５７】
７０はＣＰＵ１０が受け取る割り込み発生信号である。
【００５８】
８０はＣＰＵ１０が受け取る割り込みベクタ信号である。本実施の形態では割り込みベクタは８ビットなので、ＣＰＵは割り込みベクタの各ビットに対応した信号をパラレルに受信する。
【００５９】
８２は割り込みベクタラッチ回路のラッチ出力であり、ベクタアドレス生成回路の入力となる。
【００６０】
１１２は命令コード選択回路が選択してデコーダに出力する命令コードである。
【００６１】
１２２はカウント回路がデコーダに出力するカウント値である。
【００６２】
２６はベクタ制御信号であり、ステートマシンのステートが第２のステート（ベクタ生成ステート）の時にアサートされる。
【００６３】
１４０は命令バスのウエイト信号等の各種ウエイト信号であり、Ｈレベルがウエイト状態であることを表している。
【００６４】
通常カウンタ回路は１クロックで１カウント増加するが、本実施の形態では各種waitがかかると１カウントが数クロックに伸びる。すなわちカウント値は各種ウエイト信号１４０の立ち上がりに同期して変化するように構成されている。従ってウエイト状態が長くなると、カウンタの更新周期が長くなる。
【００６５】
割り込み発生信号７０を受け取った場合には、デコーダは以下の動作を行う。割り込みカウント０（２１０参照）で、割り込み受付信号をアサートする。割り込みカウント１で（２１２参照）、ベクタ制御信号２６をアサートする（２２０参照）。割り込みカウント１の間に割り込みベクタ生成回路はラッチ出力に基づきベクタアドレスを生成する。そして割り込みカウント２で割り込み処理ルーチンに分岐、命令終了信号１３４をアサートする。
【００６６】
２．マイクロコンピュータ
図６は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００６７】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する汎用バス６８０、専用バス７３０等、各種ピン６９０等を含む。
【００６８】
ＣＰＵ５１０は、例えば図１〜図５で説明した構成を有する。
【００６９】
３．電子機器
図７に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００７０】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００７１】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００７２】
図８（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００７３】
図８（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００７４】
図８（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００７５】
なお、本実施形態を利用できる電子機器としては、図８（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００７６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００７７】
【図１】本実施の形態のＣＰＵ（プロセッサの一例）の構成について説明するための機能ブロック図。
【図２】本実施の形態のＣＰＵの割り込み発生時のタイミングチャートである。
【図３】割り込みベクタラッチ回路の構成の一例である。
【図４】ステートマシン（割り込みステート制御回路）の具体的な構成例について説明するための図である。
【図５】本実施の形態のステートマシンの割り込み発生時のタイミングチャートである。
【図６】本実施の形態のマイクロコンピュータのハードウエアブロック図。
【図７】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図８】図８（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【図９】図９（Ａ）（Ｂ）は従来技術の問題点について説明するための図である。
【符号の説明】
【００７８】
１０  ＣＰＵ、２０  割り込みステート制御回路（ステートマシン）、２６  ベクタ制御信号、３０  割り込みベクタラッチ回路、４０  ベクタアドレス生成回路、５０  ステート、７０  割り込み発生信号、８０  割り込みベクタ信号、８２  ラッチ出力、９０  クロック、１１０  命令コード選択回路、１１２  命令コード、１２０  カウンタ回路、１２２  カウント値、１３０  デコーダ、１４０  各種ウエイト信号、５１０  ＣＰＵ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＲＡＭコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  シリアルインターフェース、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、７４０  クロック供給制御回路、８００  電子機器、８５０  ＬＣＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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