(57)【要約】【課題】アスペクト比が異なる複数の凹部内に効率よく、かつ、容易に膜を埋め込むことができるとともに、凹部に埋め込む膜の埋め込み性の向上、およびクラックや剥がれの抑制を図ることができる半導体装置の製造方法を提供する。【解決手段】シラン３５と過酸化水素３６とを基板１上で反応させて流動性を有する液相のシラノール３７を生成させる。シラノール３７を、基板１に設けられたアスペクト比が所定の値以上である第１の凹部５ａ内を満たすまで導入するとともにアスペクト比が所定の値未満である第２の凹部５ｂ内にその底部から中間部まで導入する。各凹部５ａ，５ｂ内のシラノール３７を脱水縮合させてシリコン酸化膜８に転換し、凹部５ａをシリコン酸化膜８により埋め込むとともに凹部５ｂの底部から中間部までシリコン酸化膜８を設ける。シリコン酸化膜８よりも膜密度が高い絶縁膜９を凹部５ｂの中間部から上部を埋め込むまで設ける。【選択図】図３
2007335807.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含有する化合物からなる原料ガスと酸素を含有する化合物からなる原料ガスとを基板上で反応させて流動性を有する液相のシラノールを生成させ、このシラノールを前記基板に設けられたアスペクト比が異なる複数の凹部のうちアスペクト比が所定の値以上である第１の凹部内を満たすまで導入するとともに前記各凹部のうちアスペクト比が前記所定の値未満である第２の凹部内にその内側部を覆いつつその底部から中間部まで導入し、
前記第１および第２の各凹部内に導入された前記シラノールを脱水縮合させてシリコン酸化膜に転換することにより前記第１の凹部の内部全体を前記シリコン酸化膜により埋め込むとともに前記第２の凹部の内側部を覆ってその底部から中間部まで前記シリコン酸化膜を設け、
前記シリコン酸化膜が設けられた前記第２の凹部の前記中間部から上部を埋め込むまで前記シリコン酸化膜よりも膜密度が高い絶縁膜を前記シリコン酸化膜上に設ける、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコンを含有する化合物としてＳｉＨ4 を用いるとともに、前記酸素を含有する化合物としてＨ2Ｏ2 を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜をプラズマＣＶＤ法により設けることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板、この半導体基板上に設けられたトンネル絶縁膜、このトンネル絶縁膜上に設けられたフローティングゲート電極、このフローティングゲート電極上に設けられた電極間絶縁膜、およびこの電極間絶縁膜上に設けられたコントロールゲート電極を含むメモリーセルの形成領域内で、少なくともフローティングゲート電極膜から前記半導体基板の表層部まで掘り下げて前記第１の凹部を形成するととともに、前記メモリーセルの形成領域以外の領域で、前記第１の凹部と実質的に同じ深さで、かつ、前記第１の凹部よりも幅が広い前記第２の凹部を形成することを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置の製造方法。
【請求項５】
前記フローティングゲート電極膜上にストッパー膜を設け、このストッパー膜から前記半導体基板の表層部まで掘り下げて前記第１および第２の各凹部を形成した上で、前記ストッパー膜を覆って前記シリコン酸化膜および前記絶縁膜を設け、
前記ストッパー膜よりも上方に設けられている前記シリコン酸化膜および前記絶縁膜を除去することにより、前記第１の凹部内に前記シリコン酸化膜を埋め込むとともに前記第２の凹部内に前記シリコン酸化膜および前記絶縁膜を埋め込んだ後、
前記第１の凹部内の前記シリコン酸化膜ならびに前記第２の凹部内の前記シリコン酸化膜および前記絶縁膜を前記フローティングゲート電極膜の厚さ方向の中間部まで後退させることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、凹部を埋め込む半導体装置の製造方法に係り、特にアスペクト比が異なる複数の凹部を容易に、かつ、効率よく埋め込むことができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の製造工程のうち素子分離溝等の凹凸部に絶縁膜を成膜する工程においては、素子や配線等の微細化および高集積化が進むに連れて高密度プラズマＣＶＤ（High Density Plasma CVD：ＨＤＰ−ＣＶＤ）法を用いるのが一般的となりつつある（例えば非特許文献１参照）。しかし、さらなる微細化および高集積化の進展に伴って、ＨＤＰ−ＣＶＤ法を用いても、溝内部への絶縁膜の充填が完了する前に間口（開口部）が閉塞して溝内部にボイドが発生するなどの問題が生じ易くなりつつある。すなわち、ＨＤＰ−ＣＶＤ法をもってしても、微細な溝部への埋め込み性が限界に達しつつある。このため、アスペクト比（溝深さ／開口幅）のより高い溝に対応できる埋め込み性に優れた絶縁膜形成技術が要求されている。
【０００３】
このような埋め込み性に優れた膜の一つとしては、例えば塗布膜がある。ところが、この塗布膜はクラックや剥がれが生じ易く、また固定電荷等によるデバイス特性の劣化が生じる懸念がある。これらの問題を未然に防ぐためには、例えばライン・アンド・スペースパターンのうち面積がより広いスペースパターンなどの塗布膜のボリュームが大きくなる部分を、エッチングによって除去するプロセスを行うことが考えられる。ただし、このようなプロセスを行うと、新たにリソグラフィプロセスを追加してメモリーセル部等の狭ピッチ領域を他の絶縁膜によって覆う必要が生じるなど、コスト増加につながるおそれがある。
【０００４】
また一方で、埋め込み性に優れた成膜方法としていわゆる凝縮ＣＶＤ法がある。ただし、この方法によって成膜された膜の特性として、ＨＤＰ−ＣＶＤ法によって成膜された膜に比較して耐クラック性が劣るという問題がある。例えば、絶縁膜を、凝縮ＣＶＤ法によりデバイスの設計段階において要求される膜厚や、さらに成膜後の研磨の際の削りしろを見込んだ製造プロセス上必要とされる膜厚に達するまで堆積させると、絶縁膜自体にクラックが発生するおそれがある。特に、凝縮ＣＶＤ法により成膜された絶縁膜がトランジス周辺の製造プロセスにおいて要求される高温に曝されると、絶縁膜自体にクラックが発生するおそれが高くなる。
【非特許文献１】“Novel shallow trench isolation process using flowable oxide CVD for sub-100nm DRAM”, Sung-Woong, et al., 9.4.1-9.4.4, IEDM 233-236, 2002 IEEE
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、アスペクト比が異なる複数の凹部内に効率よく、かつ、容易に膜を埋め込むことができるとともに、凹部に埋め込む膜の埋め込み性の向上、およびクラックや剥がれの抑制を図ることができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、シリコンを含有する化合物からなる原料ガスと酸素を含有する化合物からなる原料ガスとを基板上で反応させて流動性を有する液相のシラノールを生成させ、このシラノールを前記基板に設けられたアスペクト比が異なる複数の凹部のうちアスペクト比が所定の値以上である第１の凹部内を満たすまで導入するとともに前記各凹部のうちアスペクト比が前記所定の値未満である第２の凹部内にその内側部を覆いつつその底部から中間部まで導入し、前記第１および第２の各凹部内に導入された前記シラノールを脱水縮合させてシリコン酸化膜に転換することにより前記第１の凹部の内部全体を前記シリコン酸化膜により埋め込むとともに前記第２の凹部の内側部を覆ってその底部から中間部まで前記シリコン酸化膜を設け、前記シリコン酸化膜が設けられた前記第２の凹部の前記中間部から上部を埋め込むまで前記シリコン酸化膜よりも膜密度が高い絶縁膜を前記シリコン酸化膜上に設ける、ことを特徴とするものである。
【発明の効果】
【０００７】
本発明に係る半導体装置の製造方法によれば、アスペクト比が異なる複数の凹部内に効率よく、かつ、容易に膜を埋め込むことができるとともに、凹部に埋め込む膜の埋め込み性の向上、およびクラックや剥がれの抑制を図ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る一実施形態を図面を参照しつつ説明する。
【０００９】
図１〜図３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図４は、本実施形態に係る成膜装置を簡略して模式的に示す図である。図５は、本実施形態に係る成膜方法の概略を模式的に示す図である。図６は、本実施形態に係る成膜工程の第１の実験を示す写真である。図７は、本実施形態に係る成膜工程の第２の実験を示す写真である。図８は、本実施形態に係る成膜工程の第３の実験を示す写真である。
【００１０】
本実施形態においては、半導体基板の表層部に形成されたアスペクト比が異なる複数の凹部（溝）を絶縁膜で埋め込む技術について説明する。具体的には、フラッシュメモリーが備える半導体基板の表層部に形成された複数の溝のうち、メモリーセルの形成領域内において狭ピッチで形成された素子分離溝（Shallow Trench Isolation：ＳＴＩ）の内部を、後に詳述する凝縮ＣＶＤ法と呼ばれる成膜方法により成膜される絶縁膜で上部まで埋め込む。これに対して、メモリーセル以外の周辺回路の形成領域内においてＳＴＩよりも幅広に形成された溝の内部は、その上部まで前記凝縮ＣＶＤ法による絶縁膜で埋めきらずに下部だけに凝縮ＣＶＤ法による絶縁膜を設ける。そして、幅広の溝のうち絶縁膜が設けられていない残りの上部を高密度プラズマＣＶＤ（High Density Plasma CVD：ＨＤＰ−ＣＶＤ）法等のプラズマ励起ＣＶＤ（Plasma Enhanced CVD：ＰＥ−ＣＶＤ）法により成膜される絶縁膜で埋め込む。
【００１１】
すなわち、メモリーセル形成領域内に形成されたアスペクト比が高い溝はその全体を１層の絶縁膜で埋め込む。これに対して、周辺回路形成領域内に形成されたアスペクト比が低い溝は少なくとも２種類の絶縁膜からなる上下２層の積層絶縁膜で埋め込む。以下、詳しく説明する。
【００１２】
先ず、図１（ａ）に示すように、半導体基板（シリコンウェーハ）１の表面上にトンネルゲート絶縁膜となるトンネル酸化膜２、フローティングゲート電極となるポリシリコン（Poly−Ｓｉ）膜３、ならびにこれら半導体基板１、トンネル酸化膜２、およびポリシリコン膜３を加工する際のマスク膜あるいはエッチングストッパー膜となるＳｉＮ膜４を順次積層して設ける。
【００１３】
続けて、図１（ａ）に示すように、アスペクト比が異なる複数の凹部５を通常のリソグラフィ工程やエッチング工程によりＳｉＮ膜４から半導体基板１の表層部まで掘り下げて形成する。具体的には、幅が約１００ｎｍ以下で、かつ、アスペクト比（深さ／幅）が３以上の第１の凹部５ａを狭ピッチで複数個形成する。それとともに、深さが各第１の凹部５ａと実質的に同じで幅が各第１の凹部５ａよりも広い第２の凹部５ｂを、最寄りの第１の凹部５ａに対して各第１の凹部５ａ同士の間隔よりも離して少なくとも１個形成する。すなわち、アスペクト比が３未満の第２の凹部５ｂを、各第１の凹部５ａの形成領域に隣接する領域内に少なくとも１個形成する。これまでの工程により、いわゆるライン・アンド・スペースパターン（Ｌ／Ｓパターン）６が半導体基板１の表面上に形成される。
【００１４】
なお、各第１の凹部５ａは、後述するメモリーセル１７の形成領域１８内に形成されてＳＴＩ（Shallow Trench Isolation）構造からなる素子分離溝となる。そして、これら各素子分離溝（第１の凹部）５ａは、通常はデザインルールの範囲内において最小のピッチで形成される。これに対して、第２の凹部５ｂは、メモリーセル形成領域１８以外の領域である図示しない高耐圧トランジスタ等の周辺回路の形成領域１９内に形成されて、周辺回路とメモリーセル１７とを分離するための溝となる。そして、この溝（第２の凹部）５ｂは、通常はデザインルールの許す範囲内において各素子分離溝５ａよりも大きなピッチで形成される。
【００１５】
続けて、図１（ａ）に示すように、第１および第２の各凹部５ａ，５ｂが形成された半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびＳｉＮ膜４の表面を覆ってライナー膜７を熱ＣＶＤ法により設ける。このライナー膜７は、トンネル酸化膜２の保護や互いに隣接し合うメモリーセル間の絶縁性の確保を目的として設けられる。本実施形態においては、ライナー膜７として薄膜形状のシリコン酸化膜を成膜する。
【００１６】
次に、図１（ｂ）に示すように、ライナー膜７の表面を覆って第１および第２の各凹部５ａ，５ｂ内に第１の埋め込み絶縁膜としてのシリコン酸化膜８を設ける。このシリコン酸化膜８は、非プラズマＣＶＤ法の一種である凝縮ＣＶＤ法と称される成膜方法により成膜される。この凝縮ＣＶＤ法には、メモリーセル形成領域１８（素子分離溝５ａ）のように狭いスペースほど成膜速度（堆積速度、埋め込み速度）が速く、逆に周辺回路形成領域１９のように広いスペースほど成膜速度が遅いという特性がある。以下、この凝縮ＣＶＤ法について図４および図５を参照しつつ具体的かつ詳細に説明する。
【００１７】
先ず、図４に示すように、ライナー膜７が設けられた半導体基板１を成膜装置３１が備える基板冷却用のチャンバー３２内に収容する。この際、半導体基板１は、その第１および第２の各凹部５ａ，５ｂが形成された側の主面を、チャンバー３２内にシリコン酸化膜８の原料ガスを供給するシャワーヘッド（ノズル）３３に対向させられた姿勢で基板冷却用のウェーハステージ３４上に配置される。ウェーハステージ３４の半導体基板１が載置される側の反対側には、ウェーハステージ３４を介して半導体基板１を冷却するための基板冷却装置３５が設けられている。ウェーハステージ３４上に載置された半導体基板１は、その温度を基板冷却装置３４により約０〜５℃に設定される。
【００１８】
続けて、所望の温度まで冷却された半導体基板１の表面に向けてシャワーヘッド３３からシリコン酸化膜８の原料ガスを供給する。この原料ガスとしては、半導体基板１の表面に付着した際に反応を開始して、その反応途中の中間生成物が沸点以下の温度下に置かれた場合もしくは液相と気相との平衡状態に達した場合には、流動性を有する物質となる原料ガスを用いる。ここでは、シリコン（Ｓｉ）を含有する化合物であるシラン（ＳｉＨ4 ）からなる原料ガス、および酸素（Ｏ）を含有する化合物である過酸化水素（Ｈ2Ｏ2 ）からなる原料ガスを、半導体基板１の表面に向けて供給する。
【００１９】
各原料ガスが半導体基板１の表面に付着すると、図５に示すように、各原料ガスに含まれるシラン（ＳｉＨ4 ）３５と過酸化水素（Ｈ2Ｏ2 ）３６とが半導体基板１の表面上において表面反応を起こす。この結果、反応中間生成物としてＳｉＨ4Ｏ4 、ＳｉＨ4Ｏ2 、およびＳｉＨ4Ｏなどを含有する流動性を有する液相のシラノール３７が半導体基板１の表面上に生成される。
【００２０】
生成された液相のシラノール３７は、図１（ｂ）に示すように、ライナー膜７の表面を覆いつつ流動して、第１および第２の各凹部５ａ，５ｂの内部に流れ込む。そして、シラノール３７は、各第１の凹部５ａから溢れ出すまで生成される。この際、各第１の凹部５ａの内部に導入されたシラノール３７は、その流動性により各第１の凹部５ａの底部から上部までまんべんなく行き渡る。当然、各第１の凹部５ａの内部においては、シラノール３７はトンネル酸化膜２よりも上方の位置まで達する。したがって、この段階においては、アスペクト比がより高い各第１の凹部（ＳＴＩ）５ａは、その内部全体をライナー膜７およびシラノール３７により隙間無く満たされる。
【００２１】
これに対して、第２の凹部５ｂの内部に導入されたシラノール３７は、その流動性により第２の凹部５ｂの内側部を覆いつつライナー膜７の表面に沿って流れる。このため、第２の凹部５ｂの内部においては、シラノール３７はその底部から中間部までしか達しない。具体的には、第２の凹部５ｂの内部においては、その内側部を除いてシラノール３７はトンネル酸化膜２よりも下方の位置までしか達しない。すなわち、この段階においては、アスペクト比がより低い第２の凹部５ｂは、その内部全体をライナー膜７および液相のシラノール３７により隙間無く満たされてはおらず、内側部を除く中間部から上部は空洞のままである。
【００２２】
続けて、各第１の凹部５ａがシラノール３７により隙間無く満たされた半導体基板１を基板冷却用のチャンバー３２の内部から取り出して、成膜装置３１が備える図示しない基板加熱用の第２のチャンバー内に収容する。そして、半導体基板１を基板加熱用の第２のチャンバー内に設けられている基板加熱用ウェーハステージ上に載置した後、半導体基板１に加熱処理を施す。すると、図５中実線で囲んで示すように、シラノール３７中に含まれているＳｉＨ4Ｏ4 分子３８同士の間で脱水反応が起こり、水分子（Ｈ2Ｏ）３９が脱離する。これにより、２つのＳｉＨ4Ｏ4 分子３８から１つのＳｉ2Ｈ6Ｏ7 分子４０が生成される。そして、図５中実線で囲んで示すように、生成されたＳｉ2Ｈ6Ｏ7 分子４０とＳｉＨ4Ｏ4 分子３８との間でも同様に脱水反応が起こる。
【００２３】
このように、シラノール３７に加熱処理を施すことにより、シラノール３７中で脱水縮合反応を連鎖的に生じさせてシラノール３７中から水分子（Ｈ2Ｏ）３９を飛ばす。これにより、図５に示すように、液相のシラノール３７を、二酸化シリコン（ＳｉＯ2 ）４１を主成分とする固相のシリコン酸化膜８に転換する。この結果、図１（ｂ）に示すように、ライナー膜７の表面を覆ってシリコン酸化膜８が半導体基板１上に成膜される。この後、シリコン酸化膜８が形成された半導体基板１を基板加熱用チャンバーの内部から取り出して、本実施形態に係る凝縮ＣＶＤ法を終了とする。
【００２４】
これまでの工程により、メモリーセル形成領域１８内においてより狭いパターンとして形成された各第１の凹部５ａの内部において、凝縮ＣＶＤ膜であるシリコン酸化膜８が、前述した凝縮ＣＶＤ法の特性によりトンネル酸化膜２よりも上方の位置まで達して成膜される。すなわち、アスペクト比がより高い各第１の凹部（ＳＴＩ）５ａは、その底部から上部まで内部全体をライナー膜７およびシリコン酸化膜８により隙間無く満たされる。これに対して、メモリーセル形成領域１８に隣接する周辺回路形成領域１９においてより広いパターンとして形成された第２の凹部５ｂの内部においては、シリコン酸化膜８は、前述した凝縮ＣＶＤ法の特性により第２の凹部５ｂの内側部を除いてトンネル酸化膜２よりも下方の位置までしか成膜されない。すなわち、アスペクト比がより低い第２の凹部５ｂは、その内側部を除いて底部から中間部までしかライナー膜７およびシリコン酸化膜８によって覆われておらず、内側部を除く中間部から上部は空洞のままである。
【００２５】
このように、本実施形態に係る凝縮ＣＶＤ法によるシリコン酸化膜８の成膜工程においては、メモリーセル形成領域１８内に最小ピッチで形成されたアスペクト比が３以上の各第１の凹部５ａの内部にシリコン酸化膜８を充填し切った段階でシリコン酸化膜８の成膜を停止する。そして、メモリーセル形成領域１８に隣接する周辺回路形成領域１９内に各第１の凹部５ａよりも緩いピッチで幅広に形成されたアスペクト比が３未満の第２の凹部５ｂの内部には、その内側部および底部から中間部のみを覆って薄膜形状のシリコン酸化膜８を残す。
【００２６】
次に、図１（ｃ）に示すように、第１の埋め込み絶縁膜であるシリコン酸化膜８の表面を覆って第２の埋め込み絶縁膜９を設ける。本実施形態では、この第２の埋め込み絶縁膜９にも、第１の埋め込み絶縁膜８と同様にシリコン酸化膜を用いることとする。ただし、第２の埋め込み絶縁膜９としては、膜密度が第１の埋め込み絶縁膜８よりも高い絶縁膜を成膜する。このため、第２の埋め込み絶縁膜としてのシリコン酸化膜９は、第１の埋め込み絶縁膜としてのシリコン酸化膜８と異なり、凝縮ＣＶＤ法よりも緻密な膜を成膜できる成膜方法により成膜される。具体的には、プラズマ励起ＣＶＤ（Plasma Enhanced CVD：ＰＥ−ＣＶＤ）法の一種である高密度プラズマＣＶＤ（High Density Plasma CVD：ＨＤＰ−ＣＶＤ）法によりシリコン酸化膜９を成膜する。このシリコン酸化膜９は、ライナー膜７およびシリコン酸化膜８だけでは満たされなかった第２の凹部５ｂの空洞部分である中間部から上部を隙間無く満たしつつ、ＳｉＮ膜４よりも上方に達するまでシリコン酸化膜８上に積層されて成膜される。
【００２７】
これまでの工程により、周辺回路形成領域１９に形成されたアスペクト比がより低い第２の凹部５ｂの内部は、ライナー膜７、凝縮ＣＶＤ法によるシリコン酸化膜８、およびシリコン酸化膜８よりも緻密で厚肉形状の高密度プラズマＣＶＤ法によるシリコン酸化膜９により隙間無く満たされる。すなわち、第２の凹部５ｂの内部は、ライナー膜７、および下層埋め込み絶縁膜である下層シリコン酸化膜８と上層埋め込み絶縁膜である上層シリコン酸化膜９との２層構造からなる埋め込み積層絶縁膜１０により隙間無く満たされる。
【００２８】
次に、図２（ａ）に示すように、埋め込み積層絶縁膜１０が設けられた半導体基板１の上から、不要なライナー膜７、下層シリコン酸化膜８、および上層シリコン酸化膜９を除去する。具体的には、ＳｉＮ膜４よりも上方に位置するライナー膜７、下層シリコン酸化膜８、および上層シリコン酸化膜９に対して、ＳｉＮ膜４の表面（上面）が露出するまでＣＭＰ法を施して平坦化する。これにより、ＳｉＮ膜４よりも上方に位置する不要なライナー膜７、下層シリコン酸化膜８、および上層シリコン酸化膜９が研磨されて除去される。
【００２９】
この結果、各第１の凹部（ＳＴＩ）５ａの内部には、ライナー膜７、および凝縮ＣＶＤ膜であるシリコン酸化膜８が隙間無く埋め込まれる。すなわち、ライナー膜７、および単一の膜質からなる１層のシリコン酸化膜８が各第１の凹部５ａの内部に隙間無く埋め込まれる。これに対して、第２の凹部５ｂの内部には、ライナー膜７、凝縮ＣＶＤ膜である下層シリコン酸化膜８、およびＨＤＰ−ＣＶＤ膜である上層シリコン酸化膜９が隙間無く埋め込まれる。すなわち、ライナー膜７、ならびに互いに膜質の異なる下層シリコン酸化膜８および上層シリコン酸化膜９の２層構造からなる埋め込み積層絶縁膜１０が第２の凹部５ｂの内部に隙間無く埋め込まれる。
【００３０】
次に、図２（ｂ）に示すように、ＳｉＮ膜４をマスクとして、各第１の凹部５ａ内に埋め込まれたライナー膜７および下層シリコン酸化膜８をポリシリコン膜３の膜厚方向の中間部の高さまでエッチバックにより後退させる。同様に、ＳｉＮ膜４をマスクとして、第２の凹部５ｂ内に埋め込まれたライナー膜７、下層シリコン酸化膜８、および上層シリコン酸化膜９をポリシリコン膜３の膜厚方向の中間部の高さまでエッチバックにより後退させる。これまでの工程により、本実施形態に係る第１および第２の各凹部５ａ，５ｂの埋め込みプロセスを終了とする。
【００３１】
ライナー膜７および下層シリコン酸化膜８が内部に隙間無く埋め込まれた各第１の凹部５ａは、後述するメモリーセル１７の形成領域１８内に形成されてＳＴＩ（Shallow Trench Isolation）構造からなる素子分離溝となる。これに対して、ライナー膜７、ならびに下層シリコン酸化膜８および上層シリコン酸化膜９からなる埋め込み積層絶縁膜１０が内部に隙間無く埋め込まれた第２の凹部５ｂは、メモリーセル形成領域１８に隣接する図示しない周辺回路の形成領域１９内に形成されて周辺回路とメモリーセル１７とを分離するための溝となる。
【００３２】
次に、図２（ｃ）に示すように、通常のエッチングプロセスにより、ＳｉＮ膜４をポリシリコン膜３の表面（上面）上から溶解させて除去する。これにより、ポリシリコン膜３の表面が露出される。
【００３３】
次に、図３（ａ）に示すように、表面が露出されたポリシリコン膜３、ならびにエッチバックされたライナー膜７、下層シリコン酸化膜８、および上層シリコン酸化膜９のそれぞれの表面を覆って、電極間絶縁膜となるインターポリ絶縁膜（Inter-Poly-Dielectric：ＩＰＤ）１１をＣＶＤ法により設ける。
【００３４】
次に、図３（ｂ）に示すように、インターポリ絶縁膜１１の表面を覆って、コントロールゲート電極となるポリシリコン膜１２をＣＶＤ法により設ける。コントロールゲート電極１２は、いわゆるワード線として機能する。
【００３５】
また、図３（ｃ）に示すように、半導体基板１の表面上には、各フローティングゲート電極３および各コントロールゲート電極１２とともに、選択ゲート電極１３が複数箇所に設けられる。これら各選択ゲート電極１３も、各フローティングゲート電極３や各コントロールゲート電極１２と同様に、各トンネル酸化膜（トンネルゲート絶縁膜）２の上にポリシリコン膜を設けた後、所定の形状に加工することにより得られる。
【００３６】
続けて、ソース領域１４ａまたはドレイン領域１４ｂとなる不純物拡散領域１４を半導体基板１の表層部の複数箇所に形成する。これら各不純物拡散領域１４は、各トンネル酸化膜２、各フローティングゲート電極３、各インターポリ絶縁膜１１、各コントロールゲート電極１２、および各選択ゲート電極１３をマスクとして、半導体基板１の表層部にイオン注入法により所定の導電型のイオン（不純物）を打ち込むことにより形成される。
【００３７】
これまでの工程により、図３（ｃ）に示すように、トンネル酸化膜２、フローティングゲート電極３、インターポリ絶縁膜１１、コントロールゲート電極１２、ならびにソース領域１４ａおよびドレイン領域１４ｂからなる記憶用トランジスタ１５が半導体基板１の表層部に複数個形成される。それとともに、トンネル酸化膜２、選択ゲート電極１３、ならびにソース領域１４ａおよびドレイン領域１４ｂからなる選択用トランジスタ１６が半導体基板１の表層部に複数個形成される。そして、各記憶用トランジスタ１５は、各選択用トランジスタ１６とともにメモリーセル１７を構成する。なお、図３（ｃ）は、図３（ｂ）中破断線Ｘ−Ｘ’に沿って示す断面図である。
【００３８】
続けて、図３（ｃ）に示すように、全ての図示は省略するが、いわゆるビット線２０をはじめとする各種配線をコントロールゲート電極１２の上方に設ける。ビット線２０は、ワード線となるコントロールゲート電極１２の延びる方向（長手方向）と直交する方向に沿って延ばされて形成される。同様に、全ての図示は省略するが、ビット線２０とソース領域１４ａまたはドレイン領域１４ｂとを電気的に接続するコンタクトプラグ２１をはじめとする各種プラグを半導体基板１上に複数本設ける。
【００３９】
なお、各フローティングゲート電極３、各コントロールゲート電極１２、各選択ゲート電極１３、ビット線２０、各コンタクトプラグ２１などは、実際には半導体基板１上に複数層に積層されて設けられる複数の層間絶縁膜のいずれかに設けられる。ただし、図３（ｃ）においては、図面を見易くするために、半導体基板１上に複数層に積層されて設けられる複数の層間絶縁膜をまとめて１層の層間絶縁膜２２として示す。同様に、ビット線２０や各コンタクトプラグ２１には、それらの表面を覆ってバリアメタル膜が設けられるのが一般的であるが、図３（ｃ）においては、図面を見易くするために、バリアメタル膜の図示を省略した。
【００４０】
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図３（ｂ）および（ｃ）に示す所望のＮＡＮＤ構造からなるメモリーセル１７を備える記憶型半導体装置としての書き換え可能なフラッシュメモリー（不揮発性メモリー）２３を得る。すなわち、図３（ｂ）および（ｃ）に示すように、ライナー膜７および凝縮ＣＶＤ法による単一のシリコン酸化膜８により内部を隙間無く埋め込まれたアスペクト比が３以上の素子分離溝（ＳＴＩ）５ａがメモリーセル形成領域１８内に狭ピッチで複数個形成されているとともに、ライナー膜７および凝縮ＣＶＤ法によるシリコン酸化膜８とシリコン酸化膜８よりも緻密で厚肉形状の高密度プラズマＣＶＤ法によるシリコン酸化膜９との２層構造からなる埋め込み積層絶縁膜１０により内部を隙間無く埋め込まれたアスペクト比が３未満の幅広の溝５ｂがメモリーセル形成領域１８に隣接する周辺回路形成領域１９内に形成されており、かつ、複数個の記憶用トランジスタ１５が各素子分離溝５ａにより互いに電気的に分離されて半導体基板１の表層部に形成されているフローティングゲート型のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）２３を得る。
【００４１】
なお、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）、および図３（ｂ）は、ＥＥＰＲＯＭ２３が備えるワード線（コントロールゲート電極）１２が延びる方向（長手方向）に沿って示す断面図である。すなわち、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）、および図３（ｂ）は、は、ＥＥＰＲＯＭ２３が備えるビット線２０が延びる方向と直交する方向に沿って示す断面図である。これに対して、図３（ｃ）は、ＥＥＰＲＯＭ２３が備えるビット線１８が延びる方向（長手方向）に沿って示す断面図である。すなわち、図３（ｃ）は、ＥＥＰＲＯＭ２３が備えるワード線１１が延びる方向と直交する方向に沿って示す断面図である。
【００４２】
次に、本発明者らが行った本実施形態に係る成膜工程の第１〜第３の各実験について、図６〜図８を参照しつつ説明する。
【００４３】
先ず、図６（ａ）および（ｂ）を参照しつつ本実施形態に係る第１の成膜実験について説明する。
【００４４】
図６（ａ）に示すように、前述した工程と同様の工程により、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４を掘り下げて複数個の素子分離溝（ＳＴＩ）５ａを形成した。この際、各素子分離溝５ａの深さをそれらの幅で割ったアスペクト比が１５よりも大きくなるように半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４を掘り下げた。具体的には、図６（ａ）中実線矢印Ａで示す各素子分離溝５ａの深さが約４５０ｎｍ以上となるように半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４を掘り下げた。それとともに、図６（ａ）中実線矢印Ｂで示す各素子分離溝５ａの幅が約３０ｎｍ未満となるように半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４を掘り下げた。この後、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４の表面をライナー膜７により覆った。
【００４５】
次に、図６（ｂ）に示すように、各素子分離溝５ａの内部を埋めるように凝縮ＣＶＤ法によりシリコン酸化膜８を形成した。この結果、図６（ｂ）に示す写真から明らかなように、各素子分離溝５ａの内部にボイド（空乏）を形成すること無く、かつ、シームレスに各素子分離溝５ａの内部をシリコン酸化膜８により埋め込めたことが確認された。すなわち、本実施形態に係る第１の成膜実験によれば、アスペクト比Ａ／Ｂ＞１５で３よりも遥かに大きい縦長形状の素子分離溝５ａを、凝縮ＣＶＤ膜であるシリコン酸化膜８を用いて隙間無く埋め込めることが分かった。なお、図６（ｂ）においては、エッチングストッパー膜４とシリコン酸化膜８との境界（界面）は殆ど確認することができなくなっている。
【００４６】
次に、図７（ａ）〜（ｅ）を参照しつつ本実施形態に係る第２の成膜実験について説明する。この第２の成膜実験は、凝縮ＣＶＤ法によるシリコン酸化膜８の成長過程を、時間を追って観察したものである。なお、各素子分離溝５ａなどの構成は、前述した第１の成膜実験と同様である。ただし、各素子分離溝５ａのアスペクト比は、第１の成膜実験と異なり、３以上１５以下に設定した。
【００４７】
先ず、図７（ａ）に示すように、凝縮ＣＶＤ法によりシリコン酸化膜８の成膜を開始する。すると、各素子分離溝５ａ（ライナー膜７）の表面を覆うように、極めて薄いシリコン酸化膜８が成膜され始める。
【００４８】
しばらく経つと、図７（ｂ）に示すように、各素子分離溝５ａの側部よりも底部においてシリコン酸化膜８がより早く成長し始める。
【００４９】
またしばらく経つと、図７（ｃ）に示すように、シリコン酸化膜８が各素子分離溝５ａの底部から中間部に達するまで成長する。
【００５０】
さらにしばらく経つと、図７（ｄ）に示すように、シリコン酸化膜８が各素子分離溝５ａの中間部から上部に達するまで成長する。
【００５１】
そして最終的には、図７（ｅ）に示すように、シリコン酸化膜８が、各素子分離溝５ａの内部全体を埋め込んで、各素子分離溝５ａの内部から溢れ出すまで成長した。
【００５２】
このように、本実施形態に係る第２の成膜実験によれば、図７（ａ）〜（ｅ）に示す写真から明らかなように、アスペクト比が３以上の縦長形状の素子分離溝５ａに、略均一な膜質からなるシリコン酸化膜８を凝縮ＣＶＤ法により成膜してシームレスに埋め込めることが分かった。なお、図７（ａ）〜（ｅ）においては、ライナー膜７とシリコン酸化膜８との境界（界面）は殆ど確認することができなくなっている。同様に、図７（ｄ）、（ｅ）においては、エッチングストッパー膜４とシリコン酸化膜８との境界（界面）も、殆ど確認することができなくなっている。
【００５３】
次に、図８（ａ）〜（ｄ）を参照しつつ本実施形態に係る第３の成膜実験について説明する。この第３の成膜実験は、溝のアスペクト比、深さ、幅、および形状などが互いに異なる様々な領域に凝縮ＣＶＤ法によりシリコン酸化膜８を成膜した場合のシリコン酸化膜８の膜厚を、各領域ごとに観察したものである。
【００５４】
先ず、図８（ａ）には、本実施形態の説明において参照した図１（ｂ）に示す構造と同様の構造からなる領域に凝縮ＣＶＤ法によりシリコン酸化膜８を成膜した場合の写真を示す。すなわち、図８（ａ）に示す領域においては、第１および第２の各凹部５ａ，５ｂは、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４を掘り下げて形成されている。そして、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４の表面はライナー膜７により覆われている。
【００５５】
この図８（ａ）に示す写真から明らかなように、アスペクト比の大きい各第１の凹部５ａの内部はシリコン酸化膜８により隙間無く埋め込まれている。これに対して、アスペクト比の小さい第２の凹部５ｂの内部は、シリコン酸化膜８を各第１の凹部５ａの内部から溢れ出してエッチングストッパー膜４およびライナー膜７の上面上に厚膜形状に堆積するまで成膜した段階においても、その内側部および底部から中間部までしかシリコン酸化膜８により覆われていない。すなわち、図８（ａ）に示す写真によれば、図１（ｂ）を参照しつつ説明した本実施形態に係る凝縮ＣＶＤ法による第１および第２の各凹部５ａ，５ｂの埋め込み工程が再現されていることが分かった。
【００５６】
次に、図８（ｂ）には、図８（ａ）に示す各第１の凹部５ａよりもアスペクト比が小さいが、図８（ａ）に示す第２の凹部５ｂよりはアスペクト比が大きい第２の凹部５ｂの内部に凝縮ＣＶＤ法によりシリコン酸化膜８を成膜した場合の写真を示す。この図８（ｂ）に示す第２の凹部５ｂも、図８（ａ）に示す第２の凹部５ｂと同様に、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４を掘り下げて形成されている。そして、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４の表面はライナー膜７により覆われている。
【００５７】
この図８（ｂ）に示す写真から明らかなように、第２の凹部５ｂの内部は、その内側部および底部しかシリコン酸化膜８により覆われていない。すなわち、図８（ｂ）に示す写真によれば、図８（ａ）に示す第２の凹部５ｂと同様に、アスペクト比が３未満の場合には、第２の凹部５ｂの内部には薄肉形状のシリコン酸化膜８しか形成されず、第２の凹部５ｂの内部は殆ど空洞のままであることが分かった。
【００５８】
次に、図８（ｃ）には、互いに近接して形成された２つの第２の凹部５ｂの内部に、凝縮ＣＶＤ法によりシリコン酸化膜８を成膜した場合の写真を示す。これら図８（ｃ）に示す２つの第２の凹部５ｂも、図８（ａ）、（ｂ）に示す第２の凹部５ｂと同様に、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４を掘り下げて形成されている。そして、半導体基板１、トンネル酸化膜２、ポリシリコン膜３、およびエッチングストッパー膜４の表面はライナー膜７により覆われている。
【００５９】
この図８（ｃ）に示す写真から明らかなように、第２の凹部５ｂの内部は、その内側部および底部しかシリコン酸化膜８により覆われていない。すなわち、図８（ｃ）に示す写真によれば、図８（ａ）、（ｂ）に示す第２の凹部５ｂと同様に、たとえ２つの第２の凹部５ｂを互いに近接させて形成しても、それら各第２の凹部５ｂのアスペクト比が３未満の場合には、各第２の凹部５ｂの内部には薄肉形状のシリコン酸化膜８しか形成されず、第２の凹部５ｂの内部は殆ど空洞のままであることが分かった。
【００６０】
次に、図８（ｄ）には、半導体基板１の平坦な表面が広がった領域（フィールド部）上に、単純に凝縮ＣＶＤ法によりシリコン酸化膜８を成膜した場合の写真を示す。このフィールド部もライナー膜７により覆われている。この図８（ｄ）に示す写真から明らかなように、半導体基板１の表面には、図８（ａ）〜（ｃ）に示す各シリコン酸化膜８に比べて膜厚が極めて薄いシリコン酸化膜８しか成膜されていない。すなわち、図８（ｄ）に示す写真によれば、平坦な部分が広い領域においては、凝縮ＣＶＤ法ではシリコン酸化膜８を成膜し難いことが分かった。なお、図８（ａ）〜（ｃ）においては、エッチングストッパー膜４とシリコン酸化膜８との境界（界面）は殆ど確認することができなくなっている。同様に、図８（ｂ）、（ｄ）においては、ライナー膜７とシリコン酸化膜８との境界（界面）も、殆ど確認することができなくなっている。
【００６１】
このように、本実施形態に係る第３の成膜実験によれば、第１の凹部５ａのようにアスペクト比が３以上の狭いスペースは、アスペクト比が３未満の第２の凹部５ｂや平坦な半導体基板１の表面のように広いスペース（パターン、フィールド部）に比べて凝縮ＣＶＤ法による埋め込み速度が速いことが分かった。すなわち、凝縮ＣＶＤ法によれば、第１の凹部５ａのようにアスペクト比が３以上の狭いスペースと、アスペクト比が３未満の第２の凹部５ｂや平坦な半導体基板１の表面のように広いスペースとが混在する場合、狭いスペースを自己整合的に、かつ、優先的に埋め込むことが可能であることが分かった。また、広いスペースは狭いスペースに比べて凝縮ＣＶＤ法により成膜されるシリコン酸化膜８の膜厚が薄くなることが分かった。
【００６２】
一般に、本実施形態の第１の凹部５ａのように、１００ｎｍ以下のデザインルールに基づいて形成された凹部（溝）の内部をＨＤＰ−ＣＶＤ法により隙間無くシームレスに埋め込むことは極めて困難であることが知られている。また、本実施形態の第１の凹部５ａのように、アスペクト比が３以上の凹部（溝）の内部をＨＤＰ−ＣＶＤ法により隙間無くシームレスに埋め込むことが殆ど不可能であることも一般的に知られている。ところが、前述した第１〜第３の各成膜実験から明らかなように、凝縮ＣＶＤ法を用いる本実施形態によれば、幅が１００ｎｍ以下でアスペクト比が３以上第１の凹部５ａを、その内部にボイドを形成することなく、かつ、シームレスに埋め込むことができる。
【００６３】
また、一般に、第２の凹部５ｂや半導体基板１の表面のように広いパターンに形成された膜には、加熱時の脱水縮合などによる体積収縮に伴って膜自体に大きな応力が生じ易く、かつ、ＣＭＰ工程などにおいて外力（負荷）が掛かり易い。ひいては、広いパターンに形成された膜には、これら膜自体の応力や外力に起因してクラックや膜剥がれなどの深刻な問題が生じ易い。ところが、前述した第３の成膜実験から明らかなように、凝縮ＣＶＤ法を用いる本実施形態によれば、第２の凹部５ｂや半導体基板１の表面のように広いパターンに形成される膜８は薄肉形状で体積が小さい。このため、本実施形態においては、広いパターンに形成される膜８には応力や外力が掛かり難い。ひいては、本実施形態においては、広いパターンに形成される膜８には応力や外力に起因するクラックや膜剥がれなどの深刻な問題が生じ難い。
【００６４】
以上説明したように、この一実施形態によれば、半導体基板１の表層部に形成されたアスペクト比が異なる第１および第２の各凹部５ａ，５ｂのうち、狭ピッチで形成された３以上の高いアスペクト比を有する各第１の凹部５ａの内部を、実質的に凝縮ＣＶＤ法によるシリコン酸化膜８のみを用いて隙間無く埋め込むことができる。それとともに、３未満の低いアスペクト比を有する幅広の第２の凹部５ｂの内部を、実質的に凝縮ＣＶＤ法による下層シリコン酸化膜８と高密度プラズマＣＶＤ法による上層シリコン酸化膜９との２層構造からなる埋め込み積層絶縁膜１０により隙間無く埋め込むことができる。
【００６５】
各第１の凹部５ａの内部に埋め込まれたシリコン酸化膜８は、各第１の凹部５ａが狭ピッチで形成されているため応力や外力が掛かり難い。また、第２の凹部５ｂの下層部に設けられた下層シリコン酸化膜８も、薄肉形状で体積が小さいため応力や外力が掛かり難い。したがって、各第１の凹部５ａ内のシリコン酸化膜８および第２の凹部５ｂ内の下層シリコン酸化膜８には、応力や外力に起因するクラックや膜剥がれなどの深刻な問題が生じ難い。さらに、第２の凹部５ｂの上層部に設けられた上層シリコン酸化膜９は、下層シリコン酸化膜８よりも緻密で膜密度が高いため、その膜強度や応力および外力に対する耐性が下層シリコン酸化膜８よりも高い。したがって、第２の凹部５ｂ内の上層シリコン酸化膜９にも、応力や外力に起因するクラックや膜剥がれなどの深刻な問題が生じ難い。
【００６６】
このように、本実施形態に係る埋め込み方法によれば、微細でアスペクト比（溝深さ／間口幅）の高い素子分離溝（ＳＴＩ）５ａおよびＳＴＩ５ａよりもアスペクト比の低い幅広の溝５ｂの双方に対して、埋め込み性および耐クラック性に優れた絶縁膜８，９を容易に形成することができる。ひいては、本実施形態に係るフラッシュメモリー（ＥＥＰＲＯＭ）２３の内部にクラックや膜剥がれ等の深刻な不具合が発生するのを抑制することができる。すなわち、本実施形態に係る半導体装置の製造方法によれば、フラッシュメモリー２３の微細化、高集積化を促進させつつ、その信頼性や性能を向上させることができる。
【００６７】
また、本実施形態に係る埋め込み方法によれば、第２の凹部５ｂの下層部に設けられる下層シリコン酸化膜８は、各第１の凹部５ａの内部をシリコン酸化膜８で埋め込む際に併行して設けられる。それとともに、第２の凹部５ｂの内部に膜質および成膜方法の異なる２種類のシリコン酸化膜８，９を設ける際に、それら各シリコン酸化膜８，９を設ける度に個別にエッチング処理やＣＭＰ処理を施す必要が無い。したがって、第２の凹部５ｂの内部に効率よく、かつ、容易に各シリコン酸化膜８，９を埋め込むことができる。すなわち、図３（ｂ）に示す構造を単純なプロセスで製造することができる。ひいては、本実施形態に係る半導体装置の製造方法によれば、微細かつ集積度の高いフラッシュメモリー（半導体装置）２３を効率よく、かつ、容易に製造することができる。また、フラッシュメモリー２３のような微細かつ集積度の高い半導体装置の製造コストを低減して、安価に製造することができる。
【００６８】
さらに、凝縮ＣＶＤ法により成膜されるシリコン酸化膜８は、シラン３５と過酸化水素３６を成膜原料としているため、その内部にカーボン（炭素）を殆ど含まない。本発明者らが調べた結果によれば、シリコン酸化膜８中の炭素原子の濃度は、およそ４ｅ１８ atm/cc であった。このため、シリコン酸化膜８の内部には、デバイス特性の劣化を引き起こす原因となる固定電荷が発生し難い。すなわち、凝縮ＣＶＤ法により成膜されるシリコン酸化膜８は、固定電荷フリーという特性を有している。したがって、凝縮ＣＶＤ法により成膜されるシリコン酸化膜８は、その埋め込み性が優れているのみならず、得られる半導体装置のデバイス特性が向上されており劣化し難い。なお、凝縮ＣＶＤ法により成膜されるシリコン酸化膜８は、固定電荷フリーという特性により、ポリシラザン系塗布膜に代わる膜として注目されている。
【００６９】
このように、本実施形態によれば、アスペクト比が異なる複数の凹部５ａ，５ｂ内に効率よく、かつ、容易に膜８，９を埋め込むことができるとともに、各凹部５ａ，５ｂ内に埋め込む膜８，９の埋め込み性の向上、およびクラックや剥がれの抑制を図ることができる。ひいては、微細化、高集積化、信頼性、および性能の向上が図られた半導体装置２３を効率よく、かつ、容易に製造することができる。
【００７０】
なお、本発明に係る半導体装置の製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００７１】
例えば、第２の凹部５ｂ内において凝縮ＣＶＤ法により成膜される下層埋め込み絶縁膜としてのシリコン酸化膜８上に設けられる上層埋め込み絶縁膜９の成膜方法は、前述した高密度プラズマＣＶＤ法には限定されない。上層埋め込み絶縁膜９の成膜方法は、下層埋め込み絶縁膜８よりも膜密度が高い膜を成膜できる方法であれば高密度プラズマＣＶＤ法以外の成膜方法でも構わない。例えば、塗布法により上層埋め込み絶縁膜９を成膜しても構わない。
【図面の簡単な説明】
【００７２】
【図１】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】一実施形態に係る成膜装置を簡略して模式的に示す図。
【図５】一実施形態に係る成膜方法の概略を模式的に示す図。
【図６】一実施形態に係る成膜工程の第１の実験を示す写真。
【図７】一実施形態に係る成膜工程の第２の実験を示す写真。
【図８】一実施形態に係る成膜工程の第３の実験を示す写真。
【符号の説明】
【００７３】
１…半導体基板、２…トンネル酸化膜（トンネル絶縁膜）、３…ポリシリコン膜（フローティングゲート電極）、４…ＳｉＮ膜（ストッパー膜）、５…アスペクト比が異なる複数の凹部、５ａ…アスペクト比が所定の値以上である第１の凹部（素子分離溝、ＳＴＩ）、５ｂ…アスペクト比が所定の値未満である第２の凹部（幅広溝）、８…凝縮ＣＶＤ法によるシリコン酸化膜（ＳｉＯ2 ）、９…ＨＤＰ−ＣＶＤ法によるシリコン酸化膜（凝縮ＣＶＤ法によるシリコン酸化膜よりも膜密度が高い絶縁膜）、１１…インターポリ絶縁膜（電極間絶縁膜）、１２…ポリシリコン膜（コントロールゲート電極）、１７…メモリーセル、１８…メモリーセル形成領域、１９…周辺回路形成領域（メモリーセル形成領域以外の領域）、３５…シラン（ＳｉＨ4 、シリコンを含有する化合物）、３６…過酸化水素（Ｈ2Ｏ2 、酸素を含有する化合物）、３７…シラノール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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