(57)【要約】【課題】微細ルールならではの制約のもとでも十分にシュリンクの効果が得られるＭＯＳＦＥＴを提供すること。【解決手段】チャネルが形成される高抵抗半導体領域と、チャネル上に少なくとも位置するゲート絶縁膜およびゲート電極と、高抵抗半導体領域のソース領域側とは反対の側に位置し、かつ高抵抗半導体領域に導通を有するコンタクト領域と、このコンタクト領域のソース領域側とは反対の側の領域に対向し、かつ平面形状としてコンタクト領域の側でｙ方向に凹凸の並びを有しているダミー電極と、ドレイン領域、ソース領域用の第１、第２のコンタクトと、コンタクト領域上に接してかつダミー電極の凹の部分に対応してｙ方向に複数設けられた第３のコンタクトと、ダミー電極上に接してかつ該ダミー電極の凸の部分に対応して複数設けられた第４のコンタクトとを具備する。【選択図】図１
2007081193.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域と、
前記ソース領域に隣接して位置し、かつ、前記ソース領域に連なって一部にチャネルが形成され得る高抵抗半導体領域と、
前記高抵抗半導体領域の前記チャネルを介して前記ソース領域に対向して位置するドレイン領域と、
前記ソース領域の一部、前記高抵抗半導体領域の前記チャネル、および前記ドレイン領域の一部の各上に少なくとも位置するゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記ソース領域の前記一部、前記高抵抗半導体領域の前記チャネル、および前記ドレイン領域の前記一部の各上に位置するゲート電極と、
前記ソース領域の前記高抵抗半導体領域が隣接する側とは反対の側に位置し、かつ、前記ソース領域の下側の領域を介して前記高抵抗半導体領域に導通を有するコンタクト領域と、
前記コンタクト領域の前記ソース領域が位置する側とは反対の側の領域に対向して位置し、かつ、平面形状として前記コンタクト領域の側で、前記ソース領域を挟んだ前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する平面方向に凹凸の並びを有しているダミー電極と、
前記ドレイン領域の別の一部の上に接して形成された第１のコンタクトと、
前記ソース領域の別の一部の上に接して形成された第２のコンタクトと、
前記コンタクト領域の一部の上に接してかつ前記ダミー電極の前記凹の部分に対応して、前記ソース領域を挟んだ前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に複数設けられた第３のコンタクトと、
前記ダミー電極の一部の上に接してかつ該ダミー電極の前記凸の部分に対応して、前記複数の第３のコンタクトとの平面配置関係が前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に見て互い違いになるように複数設けられた第４のコンタクトと
を具備することを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記複数の第３のコンタクトと前記複数の第４のコンタクトとが、前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に見て一対一互い違いの千鳥配置であることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記複数の第３のコンタクトと前記複数の第４のコンタクトとが、前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に見て一対一互い違いのインライン配置であることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項４】
前記ドレイン領域が、比較的不純物濃度が高い領域と比較的不純物濃度が低い領域とを有し、該比較的不純物濃度が低い領域の一部の上に前記ゲート絶縁膜を介して前記ゲート電極が位置し、かつ、該比較的不純物濃度が高い領域の上には前記ゲート電極が位置せず、
前記第１のコンタクトが、前記ドレイン領域の前記比較的不純物濃度の高い領域の一部の上に接して形成され、前記ドレイン領域の前記比較的不純物濃度の低い領域の上には形成されていないこと
を特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項５】
前記第２のコンタクトと前記複数の第３のコンタクトそれぞれとが、導電材料で導通されていることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ある程度の耐圧を有し主に電流のスイッチング用途で用いられるＭＯＳＦＥＴに係り、特に、より微細化を進めるのに好適なＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
近年、中高耐圧のＬＤＭＯＳに対しても、０．３５μｍルール、０．１８μｍルールといったＣＭＯＳ同様の微細プロセス、微細設計ルールを適用することが増えてきている。微細設計ルールを適用することで、短チャネルのＬＤＭＯＳを実現したり、低電圧駆動のＬＤＭＯＳを設計することができるほか、微細ＣＭＯＳとＬＤＭＯＳとを混載した回路設計も可能となる。
【０００３】
微細設計ルールの適用でＬＤＭＯＳの各部分をシュリンクすることが可能であるが、一方、微細ルールならではの制約には注意が必要である。例えば、微細ルールでは、コンタクトを設けるための絶縁膜に開口形成する制限がきつく、相当に小さな横断面形状のものしか形成できない。本願に関連するＭＯＳＦＥＴとして下記特許文献１、２に開示されたものがあるが、これらの開示内容では、チャネルが形成される領域に導通する半導体領域とソース領域との両者に接する単一のコンタクトを形成している。このような構造は、コンタクトを設けるため絶縁膜に開口形成する制限が緩い場合に適用され、上記のような微細設計ルールでは適用できない。
【０００４】
微細ルールでは、ソース領域に接するためおよびチャネルが形成される領域に導通する半導体領域に接するため別個にコンタクトを形成することが考えられる。しかしながら、この場合コンタクトを配置するための領域が増加してしまい結果として半導体装置として十分にシュリンクが実現されないという矛盾が生じる。
【特許文献１】特開２００３−９２４０２号公報
【特許文献２】特開２００３−３１８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の事情を考慮してなされたもので、微細ルールならではの制約のもとでも十分にシュリンクの効果が得られるＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るＭＯＳＦＥＴは、ソース領域と、前記ソース領域に隣接して位置し、かつ、前記ソース領域に連なって一部にチャネルが形成され得る高抵抗半導体領域と、前記高抵抗半導体領域の前記チャネルを介して前記ソース領域に対向して位置するドレイン領域と、前記ソース領域の一部、前記高抵抗半導体領域の前記チャネル、および前記ドレイン領域の一部の各上に少なくとも位置するゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ソース領域の前記一部、前記高抵抗半導体領域の前記チャネル、および前記ドレイン領域の前記一部の各上に位置するゲート電極と、前記ソース領域の前記高抵抗半導体領域が隣接する側とは反対の側に位置し、かつ、前記ソース領域の下側の領域を介して前記高抵抗半導体領域に導通を有するコンタクト領域と、前記コンタクト領域の前記ソース領域が位置する側とは反対の側の領域に対向して位置し、かつ、平面形状として前記コンタクト領域の側で、前記ソース領域を挟んだ前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する平面方向に凹凸の並びを有しているダミー電極と、前記ドレイン領域の別の一部の上に接して形成された第１のコンタクトと、前記ソース領域の別の一部の上に接して形成された第２のコンタクトと、前記コンタクト領域の一部の上に接してかつ前記ダミー電極の前記凹の部分に対応して、前記ソース領域を挟んだ前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に複数設けられた第３のコンタクトと、前記ダミー電極の一部の上に接してかつ該ダミー電極の前記凸の部分に対応して、前記複数の第３のコンタクトとの平面配置関係が前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に見て互い違いになるように複数設けられた第４のコンタクトとを具備する。
【発明の効果】
【０００７】
本発明によれば、微細ルールならではの制約のもとでも十分にシュリンクの効果が得られるＭＯＳＦＥＴを提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の一態様に係るＭＯＳＦＥＴによれば、ソース領域へのコンタクトである第２のコンタクトと、高抵抗半導体領域に電気的に導通するためのコンタクトである第３のコンタクトと、第３のコンタクトが接するコンタクト領域より外側の領域に対向して設けられたダミー電極へのコンタクトである第４のコンタクトとがそれぞれ別個に設けられる。ここで、第３のコンタクトと第４のコンタクトとの配置が、高抵抗半導体領域からコンタクト領域へ至る方向と直交する平面方向に見て互い違いになるようになっている。
【０００９】
したがって、第３、第４のコンタクトを配置するため、高抵抗半導体領域からコンタクト領域へ至る方向に必要な長さは、それらの間にとるべきルール上の間隔には拘束されなくなる。つまり、第３、第４のコンタクトは、高抵抗半導体領域からコンタクト領域へ至る方向に一直線上には並ばなくなるからである。これにより、第２、第３のコンタクトが別個に形成される微細ルールのもとでも第３、第４のコンタクトの間隔（ただし高抵抗半導体領域からコンタクト領域へ至る方向に投影された間隔）を詰めてＭＯＳＦＥＴとして十分なシュリンクの効果を得ることができる。
【００１０】
なお、上記の「互い違い」は、一対一、二対二、…、ｎ対ｎのような同数の互い違いの場合のみならず、一対二、一対三、…、一対ｎや二対一、二対三、二対四、二対ｎ、ｎ対ｍなどの不平衡の互い違いの場合も含む。
【００１１】
本発明の実施態様として、前記複数の第３のコンタクトと前記複数の第４のコンタクトとが、前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に見て一対一互い違いの千鳥配置である、とすることができる。このような千鳥配置でも高抵抗半導体領域からコンタクト領域へ至る方向に必要な長さを短縮可能である。
【００１２】
また、実施態様として、前記複数の第３のコンタクトと前記複数の第４のコンタクトとが、前記高抵抗半導体領域から前記コンタクト領域へ至る方向と直交する前記平面方向に見て一対一互い違いのインライン配置である、とすることができる。このようなインライン配置にすれば、千鳥配置よりさらに、高抵抗半導体領域からコンタクト領域へ至る方向において必要な長さを短縮可能である。
【００１３】
また、実施態様として、前記ドレイン領域が、比較的不純物濃度が高い領域と比較的不純物濃度が低い領域とを有し、該比較的不純物濃度が低い領域の一部の上に前記ゲート絶縁膜を介して前記ゲート電極が位置し、かつ、該比較的不純物濃度が高い領域の上には前記ゲート電極が位置せず、前記第１のコンタクトが、前記ドレイン領域の前記比較的不純物濃度の高い領域の一部の上に接して形成され、前記ドレイン領域の前記比較的不純物濃度の低い領域の上には形成されていない、とすることができる。これによれば、ゲート電極端部の電界集中を緩和し耐圧を改善できる。
【００１４】
また、実施態様として、前記高抵抗半導体領域が導電型としてｐ型であり、前記高抵抗半導体領域の前記チャネルがｎチャネルである、とすることができる。これはｎチャネルＭＯＳＦＥＴの場合である。各領域に逆の導電型を与えてｐチャネルＭＯＳＦＥＴとすることも可能である。
【００１５】
また、実施態様として、前記第２のコンタクト、前記複数の第３のコンタクトそれぞれ、および前記複数の第４のコンタクトそれぞれが、一辺０．２２μｍ以下の矩形状横断面形状を有する、とすることができる。微細ルールによるコンタクトの場合の一例である。
【００１６】
また、実施態様として、前記第２のコンタクトと前記複数の第３のコンタクトそれぞれとが、導電材料で導通されている、とすることができる。高抵抗半導体領域をソース領域と同電位に保つためこれらを導電材料で導通させたものである。ＭＯＳＦＥＴは通常このような状態で使用するので、そのための構成を備えさせた態様である。
【００１７】
また、実施態様として、前記第２のコンタクトと前記複数の第３のコンタクトそれぞれとが、電気的に導通されていない、とすることもできる。高抵抗半導体領域をソース領域とは別の電位に保つようにＭＯＳＦＥＴを使用することを可能とする態様である。
【００１８】
また、実施態様として、前記複数の第３のコンタクトそれぞれと前記複数の第４のコンタクトそれぞれとが、導電材料で導通されている、とすることができる。ダミー電極のフローティング状態を避けるためこれを第３のコンタクトおよびコンタクト領域を介して高抵抗半導体領域の電位に固定する態様である。
【００１９】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図である。このＭＯＳＦＥＴの半導体領域上面には、図示するような配置で、高抵抗ｐ型半導体領域１１、ｎ型ドレイン領域１２、ｎ型ソース領域１３、ｐ型コンタクト領域１４、ｐ型ウェル領域１５がそれぞれ表出している。符号２１、２２、２３、２４は、それぞれ、これらの半導体領域上面に形成されるコンタクトを示しており、この半導体領域上面には、ほかにゲート絶縁膜、ゲート電極などの構造が形成されている（図１では図示省略）。
【００２０】
図２は、図１中に示したＡ−Ａａ位置相当における矢視方向の断面を模式的に示す断面構造図である。図３は、図１中に示したＢ−Ｂａ位置相当における矢視方向の断面を模式的に示す断面構造図である。図２、図３において、図１中に示したものと同一の部位には同一符号を付してあり、加えて図１では省略した半導体領域上の主な各構造も示している。図２、図３に示すように、高抵抗ｐ型半導体領域１１およびｐ型ウェル領域１５の下側には、埋め込みｐ型領域１６が位置し、さらにその下側がｐ型半導体基板１７となっている。
【００２１】
ゲート絶縁膜を含む層間絶縁膜２７を介して高抵抗ｐ型半導体領域１１の上面に向かい合うようにゲート電極２５が位置し、同じく層間絶縁膜２７を介してｐ型ウェル領域１５上面一部に対向するように、ゲート電極２５と同じ縦方向位置でダミー電極２６が位置する。ダミー電極２６は、ゲート電極２５と同じく例えば多結晶シリコンからなっており、製造時におけるゲート電極２５の加工精度をよくするため配置されているものである。ダミー電極２６を設けない構成では、ゲート電極２５（およびダミー電極２６）をエッチング加工するためのレジストマスクが応力などで変形し（ひきつられ）ゲート電極２５の加工精度が劣化する。ダミー電極を設ける構造はＣＭＯＳなどでも行われていてよく知られている。
【００２２】
ゲート電極２５は、ゲート絶縁膜２７を介して高抵抗ｐ型半導体領域１１に対向しているが、ｎ型ソース領域１３およびｎ型ドレイン領域１２のそれぞれ一部にも及んで対向するような大きさがある。このような構造により、ゲート電極２５に対向する高抵抗ｐ型半導体領域１１の上面領域にはチャネルが形成され得る。なお、実用的には、高抵抗ｐ型半導体領域１１の上面領域のｎ型ソース領域１３寄り、もしくは上面領域全面にはいわゆるチャネルインプラが追加で施されることが多い。これにより、ＭＯＳＦＥＴとしてのしきい値電圧を所定に設定することができる。
【００２３】
ｎ型ソース領域１３上のソースコンタクト２２（第２のコンタクト）、ｐ型コンタクト領域１４上のｐ型領域コンタクト２３（第３のコンタクト）、およびダミー電極２６上のダミー電極コンタクト２４（第４のコンタクト）は、導電材料からなるソース配線２９により電気的に互いに接続、導通されている。これにより、ｐ型コンタクト領域１４およびｐ型ウェル領域１５を介して高抵抗ｐ型半導体領域１１がｎ型ソース領域１３と同電位を保つようにされる。また、ダミー電極２６が電気的にフローティング状態になるのを防止している。ソースコンタクト２２、ｐ型領域コンタクト２３、およびダミー電極コンタクト２４は例えばアルミニウムからなっており、それらの横断面形状は、例えば、一辺が０．２２μｍまたはそれ以下の矩形状である。
【００２４】
ｎ型ドレイン領域１２は、ゲート電極２５寄りが不純物濃度の低いドリフト領域１２ｂになっており、これによりドレインコンタクト２１（第１のコンタクト）は、不純物濃度の高いｎ型ドレイン領域１２ａの上に接して形成され、ドレイン配線２８に接続、導通されている。ドリフト領域１２ｂを設けることにより、ゲート電極２５端部での電界集中を緩和し耐圧を改善することができる。さらに、ドリフト領域１２ｂの図示左右方向の長さを所定に設定することで耐圧を調整することもできる。
【００２５】
半導体領域の各構造の形成は例えば以下のようにして行える。まず、ｐ型半導体基板１７を用意し、この基板１７のある程度の深さに埋め込みｐ型領域１６を、例えばｐ型不純物の高加速注入を施し形成する。次に、基板１７の表層の所定一部領域にｐ型ウェル領域１５を形成する。ここでｐ型ウェル領域１５にならなかった基板１７の残り表層が高抵抗ｐ型半導体領域１１になる。
【００２６】
次に、例えば、低濃度のｎ型不純物でドリフト領域１２ｂを、続いて高濃度のｎ型不純物でｎ型ドレイン領域１２ａおよびｎ型ソース領域１３を、所定の選択的領域にそれぞれごく浅く形成する。さらに、高濃度のｐ型不純物でｐ型コンタクト領域１４を所定の選択的領域にごく浅く形成する。このｐ型コンタクト領域１４の形成では、例えば多結晶シリコンからなるダミー電極２６をあらかじめ形成しておいてこれを不純物注入のマスクの一部として使用することが可能である。
【００２７】
なお、図１、図２における基板１７および埋め込みｐ型領域１６については、上記とは別の製造方法を採用することにより、図示した導電型とは別の導電型とすることも可能である。またいずれの場合にもそれらの不純物濃度には相当に大きな自由度がある。
【００２８】
また、以上では触れなかったがこの実施形態は、図１ないし図３における図示左右方向には、左側が端部で、右側には図示構造が鏡面対称に配置されている形態である。ここで、図示左右方向の長さがより短くなるように構造上の工夫が施されている。以下、これを説明する。図１に示すように、ｐ型領域コンタクト２３とダミー電極コンタクト２４との配置関係は、図示上下方向（ｎ型ソース領域１３を挟んだ高抵抗ｐ型半導体領域１１からｐ型コンタクト領域１４へ至る方向と直交する平面方向）には千鳥配置になっている。このような配置により、図示左右方向に必要な長さが小さくなっている。
【００２９】
具体的には以下である。ソースコンタクト２２、ｐ型領域コンタクト２３、ダミー電極コンタクト２４などのコンタクトは、それぞれ、微細ルール（例えば０．１８μｍルール）によって所定の大きさ（横断面形状）および配置の制約が課されている。微細ルールでは、コンタクトホールの加工精度の制限から例えば０．２２μｍ□（「□」はスクエア）といった小さな径のものしか形成できない。
【００３０】
本来、ソースコンタクト２２およびｐ型領域コンタクト２３は同一（共通）のコンタクトとしてもよいものであるが（０．６μｍルールでは実際これが可能。）、微細ルールではそのような共通コンタクトをｎ型ソース領域１３とｐ型コンタクト領域１４の両者に確実に接するように形成することが難しい。さらに、コンタクト同士間には所定の間隔を設けることが課されている。これらの理由から、ソースコンタクト２２とｐ型領域コンタクト２３とはそれぞれ別個に形成され、また、これらのコンタクト２２、２３間に求められる間隔からｎ型ソース領域１３の図示左右方向長さが決定、確保されている。
【００３１】
ソースコンタクト２２とｐ型領域コンタクト２３との関係に倣って、ｐ型領域コンタクト２３とゲート電極コンタクト２４との関係を考えることができる。したがって、本来、ｐ型コンタクト領域１４の図示左右方向の長さもあまり小さくできない。このような制約のもとで各コンタクトの配置を行うと、通常は、図１１に示すようなレイアウトとなる。図１１は、比較参照例としてのＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図であり、図１ないし図３中に示したものと同一または同一相当のものには同一符号を付してある。この図１１に示すレイアウトは、コンタクト２２、２３、２４を設けるための領域確保が支配的であり、微細ルールによるＭＯＳＦＥＴとして期待されるほどにシュリンクは実現しない。
【００３２】
そこで、本実施形態では図１に示すように、ｐ型領域コンタクト２３とダミー電極コンタクト２４との配置関係を図示上下方向に千鳥配置として、ｐ型領域コンタクト２３とダミー電極コンタクト２４との図示左右方向に投影された図形としての間隔を詰めている。これにより、ＭＯＳＦＥＴとして図示左右方向にサイズを小さくすることができる。ｐ型領域コンタクト２３とダミー電極コンタクト２４とを千鳥配置にしたため、ｎ型ソース領域１３のｐ型ウェル領域１５の側は千鳥配置に合わせた凹凸の並びがある。また、ダミー電極２６の形状も、ｎ型ソース領域１３の側では上記千鳥配置に合わせた凹凸の並びになっている。すでに述べたように、ダミー電極２６をマスクの一部としてｎ型ソース領域１３を形成すれば、このような凹凸の並びは整合する。
【００３３】
以上のように、この実施形態では、コンタクトを配置する領域が増加してしまい結果として微細ルールによるＭＯＳＦＥＴとして十分にシュリンクが実現されないという矛盾を大きく改善できる。すなわち、微細ルールでは困難なソースコンタクト２２とｐ型領域コンタクト２３との共通コンタクトの形成を行わない場合であっても、別のシュリンクの効果が得られる。さらに、共通コンタクト形成のため、例えばｎ型ソース領域１３およびｐ型コンタクト領域１４の表層にシリサイドを形成する方法を採る必要もない。シリサイドを形成する方法は、ｎ型ソース領域１３とｐ型コンタクト領域１４との境界付近で酸化が速く進み、酸化膜を貫通してコンタクトホールをシリサイドまで達するように形成するのが難点になる場合がある。
【００３４】
ｐ型領域コンタクト２３とダミー電極コンタクト２４との配置関係として、図１に示すような一対一の千鳥配置のほかに、容易に次のような変形例を挙げることができる。すなわち、二対二、…、ｎ対ｎのような同数のまとまり同士の千鳥配置、一対二、一対三、…、一対ｎや二対一、二対三、二対四、二対ｎ、ｎ対ｍなどの不平衡数のまとまり同士の千鳥配置である。いずれも、ｐ型領域コンタクト２３とダミー電極コンタクト２４との図示左右方向に投影された図形間の間隔としてこれを詰められることに変わりはない。
【００３５】
この実施形態は、図示左右方向には、左側が端部で、右側には図示構造が鏡面対称に配置されている形態であるとしたが、このような形態に限らず、同様なサイズ縮小の効果を得ることができる。すなわち、図示左右方向には鏡面対称の構造部分が存在しない場合（チャネルが単一）や、鏡面対称のペアが図示左右方向に複数存在する場合などである。鏡面対称ペアが複数存在する場合でも図示左右方向の両端部ではダミー電極２６が配置されて同じ事情が生じる。
【００３６】
次に、本発明の別の実施形態について図４ないし図６を参照して説明する。図４は、本発明の別の実施形態に係るＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図である。図５は、本発明の別の実施形態に係るＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図である。図６は、図４中に示したＤ−Ｄａ位置相当における矢視方向の断面を模式的に示す断面構造図である。これらの図において、すでに説明した図中に示された部位と同一または同一相当のものには同一符号を付してある。その部分については加える事項がない限り説明を省略する。
【００３７】
この実施形態は、上記の実施形態におけるサイズ縮小の考えをさらに進めたもので、ｐ型領域コンタクト２３とダミー電極コンタクト２４との配置関係を図示上下方向に互い違いのインライン配置として、ｐ型領域コンタクト２３とダミー電極コンタクト２４との図示左右方向に投影された図形間をさらに詰めたものである（実際には「間隔」はなく、図示左右方向に投影された図形では重なっている。）。このようなコンタクト配置にすることで、ＭＯＳＦＥＴとして図示左右方向に必要な長さは当然ながらさらに短くなる。
【００３８】
この場合も、ｐ型領域コンタクト２３とダミー電極コンタクト２４との配置関係として、図４に示すような一対一のインライン配置のほかに、容易に次のような変形例を挙げることができる。すなわち、二対二、…、ｎ対ｎのような同数のまとまり同士のインライン配置、一対二、一対三、…、一対ｎや二対一、二対三、二対四、二対ｎ、ｎ対ｍなどの不平衡数のまとまり同士のインライン配置である。
【００３９】
次に、本発明のさらに別の実施形態について図７、図８を参照して説明する。図７は、本発明のさらに別の実施形態に係るＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＡ−Ａａ位置相当）であり、図８は、図７に示したＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＢ−Ｂａ相当）である。図７、図８においてすでに説明した図中に示した部位と同一または同一相当のものには同一符号を付してある。その部分についての説明は加える事項がない限り省略する。
【００４０】
この実施形態では、ソースコンタクト２２とｐ型領域コンタクト２３とが、ソース配線で接続、導通されていない。すなわち、ソースコンタクト２２はソース配線２９ａに接続され、ｐ型領域コンタクト２３はｐ型領域配線２９ｂに接続されているが、ソース配線２９ａとｐ型領域配線２９ｂとは分離され導通がない。これに伴い、ｎ型ソース領域１３とｐ型コンタクト領域１４との間も離間されるように形成されている。なおダミー電極コンタクト２４はｐ型領域配線２９ｂに接続され、ダミー電極２６が電気的にフローティング状態にならないようにしている。
【００４１】
このような形態は、ｐ型領域配線２９ｂから、ｐ型領域コンタクト２３、ｐ型コンタクト領域１４、ｐ型ウェル領域１５を介して、高抵抗ｐ型半導体領域１１の電位を、ｎ型ソース領域１３とは別の電位にする使い方を可能とするものである。ＭＯＳＦＥＴの使用条件としてこのような要求がある場合も一般的に存在する。本実施形態は、ソースコンタクト２２とｐ型領域コンタクト２３とが、共通ではない別個のコンタクトとして設けられているため、このような要求に応える構造が容易に得られる。
【００４２】
この実施形態は、図示から想像がつくように、ソースコンタクト２２とｐ型領域コンタクト２３との配置関係として千鳥配置であるが、言うまでもなく図４に示したようなインライン配置とする構成も実現可能である。
【００４３】
次に、本発明のさらに別の実施形態について図９、図１０を参照して説明する。図９は、本発明のさらに別の実施形態に係るＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＡ−Ａａ位置相当）であり、図１０は、図９に示したＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＢ−Ｂａ相当）である。図９、図１０においてすでに説明した図中に示した部位と同一または同一相当のものには同一符号を付してある。その部分についての説明は加える事項がない限り省略する。
【００４４】
この実施形態は、上記の図７、図８で説明した実施形態の変形例である。すなわち、ソースコンタクト２２とｐ型領域コンタクト２３とが、ソース配線で接続、導通されていない点で同様である。この実施形態では、ｎ型ソース領域１３とｐ型コンタクト領域１４との間を離間するため、図示するようなトレンチを形成する。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係るＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図。
【図２】図１中に示したＡ−Ａａ位置相当における矢視方向の断面を模式的に示す断面構造図。
【図３】図１中に示したＢ−Ｂａ位置相当における矢視方向の断面を模式的に示す断面構造図。
【図４】本発明の別の実施形態に係るＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図。
【図５】本発明の別の実施形態に係るＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図。
【図６】図４中に示したＤ−Ｄａ位置相当における矢視方向の断面を模式的に示す断面構造図。
【図７】本発明のさらに別の実施形態に係るＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＡ−Ａａ位置相当）。
【図８】図７に示したＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＢ−Ｂａ相当）。
【図９】本発明のさらに別の実施形態に係るＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＡ−Ａａ位置相当）。
【図１０】図９に示したＭＯＳＦＥＴの断面を模式的に示す断面構造図（図１のＢ−Ｂａ相当）。
【図１１】比較参照例としてのＭＯＳＦＥＴの半導体領域上面を仮想的に示す模式的な配置図。
【符号の説明】
【００４６】
１１…高抵抗ｐ型半導体領域、１２…ｎ型ドレイン領域、１２ａ…ｎ型ドレイン領域（ドリフト領域除く）、１２ｂ…ドリフト領域、１３…ｎ型ソース領域、１４…ｐ型コンタクト領域、１５…ｐ型ウェル領域、１６…埋め込みｐ型領域、１７…ｐ型半導体基板、２１…ドレインコンタクト（第１のコンタクト）、２２…ソースコンタクト（第２のコンタクト）、２３…ｐ型領域コンタクト（第３のコンタクト）、２４…ダミー電極コンタクト（第４のコンタクト）、２５…ゲート電極、２６…ダミー電極、２７…層間絶縁膜およびゲート絶縁膜、２８…ドレイン配線、２９…ソース配線、２９ａ…ソース配線、２９ｂ…ｐ型領域配線。
【図１】
2007081193.tif 000003
【図２】
2007081193.tif 000004
【図３】
2007081193.tif 000005
【図４】
2007081193.tif 000006
【図５】
2007081193.tif 000007
【図６】
2007081193.tif 000008
【図７】
2007081193.tif 000009
【図８】
2007081193.tif 000010
【図９】
2007081193.tif 000011
【図１０】
2007081193.tif 000012
【図１１】
2007081193.tif 000013