(57)【要約】【課題】静電放電保護回路の電力損失を低減して静電耐量を向上すると共に、静電放電保護回路に接続された半導体素子や集積回路等に及ぼす影響を抑制する。【解決手段】本発明による静電放電保護回路は、ソース(S)が接地され且つドレイン(D)が外部入力端子(2)に接続されたＭＯＳＦＥＴ(1)と、ＭＯＳＦＥＴ(1)のドレイン(D)とゲート(G)との間に接続されたツェナーダイオード(3)と、ＭＯＳＦＥＴ(1)のゲート(G)とソース(S)との間に接続され且つ数ＭΩの抵抗値を有する高抵抗(5)と、高抵抗(5)に対して並列に接続されたスイッチ素子(6)及び数Ω〜数十ｋΩの抵抗値を有する補助抵抗(9)の直列回路と、外部入力端子(2)に接続された半導体素子や集積回路等の稼動時にスイッチ素子(6)をオフからオンに切り換える制御回路(7)とを備え、外部入力端子(2)に静電放電による高電圧ＶSRが印加されたときにＭＯＳＦＥＴ(1)をオンして外部入力端子(2)を地絡する。【選択図】図１
2007234772.tif 000002
【特許請求の範囲】
【請求項１】
一方の主端子が接地され且つ他方の主端子が外部入力端子に接続されたスイッチング素子と、
該スイッチング素子の他方の主端子と制御端子との間に接続された制御電流供給素子と、
前記スイッチング素子の制御端子と一方の主端子との間に接続された制御用抵抗とを備え、
前記外部入力端子に静電放電による高電圧が印加されたとき、前記スイッチング素子をオンして前記外部入力端子を地絡する静電放電保護回路において、
前記スイッチング素子は、各々の前記端子間に寄生容量を有すると共に、前記制御端子と前記一方の主端子との間の前記寄生容量が前記他方の主端子と前記制御端子との間の前記寄生容量よりも小さく、
前記制御用抵抗は、該制御用抵抗に対して１００倍以上の抵抗値を有する高抵抗であり、
該高抵抗に対して並列に接続されたスイッチ手段と、
該スイッチ手段に直列に接続され且つ前記高抵抗に対して１／１００００００倍以上１／１００倍以下の抵抗値を有する補助抵抗と、
前記外部入力端子に接続された半導体素子、半導体装置又は集積回路の稼動時に前記スイッチ手段をオフからオンに切り換える制御回路とを備えたことを特徴とする静電放電保護回路。
【請求項２】
前記スイッチング素子は、前記他方の主端子の面積が前記一方の主端子の面積よりも大きい半導体素子である請求項１に記載の静電放電保護回路。
【請求項３】
前記スイッチング素子は、二重拡散ＭＯＳ型電界効果トランジスタである請求項１又は２に記載の静電放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ：Ｅlectro-Ｓtatic Ｄischarge）から半導体素子や集積回路等を保護する静電放電保護回路に関する。
【背景技術】
【０００２】
半導体素子、特にモノリシックＩＣ等の集積回路は、その性質上、静電放電による損傷に弱く、２ｋＶ程度或いはそれ以上の静電気の放電により、電気的特性が劣化したり、最悪の場合には絶縁破壊を起こすこともある。特に、ＭＯＳ（Ｍetal Ｏxide Ｓemiconductor）型の電界効果トランジスタ（ＭＯＳＦＥＴ）や薄膜ゲート酸化膜或いは浅い結合を利用した容量性素子を有する集積回路は極めて静電放電に弱い。また、比較的静電放電に強いバイポーラ素子や回路装置の場合でも、強度の静電放電が入力された場合は、損傷を受けて電気的特性が変化し、その信頼性が低下する。例えば、半導体素子、半導体装置又は集積回路等を取り扱う人間が湿度の低い環境下でそれらに接触した場合、条件次第では１０ｋＶを超える強大な静電放電が発生することがあり、この静電放電により半導体素子、半導体装置又は集積回路等の電気的特性が劣化したり、絶縁破壊を引き起こす虞がある。
【０００３】
そこで、半導体素子、半導体装置又は集積回路等を静電放電から保護するために、例えば下記の特許文献１に開示される静電放電保護回路が従来から知られている。この静電放電保護回路は、図４に示すように、ソース（一方の主端子）(S)が接地され且つドレイン（他方の主端子）(D)が外部入力端子(2)に接続されたスイッチング素子としてのＮチャネル型のＭＯＳＦＥＴ(1)と、ＭＯＳＦＥＴ(1)のドレイン(D)とゲート（制御端子）(G)との間に接続された制御電流供給素子としてのツェナーダイオード(3)と、ＭＯＳＦＥＴ(1)のゲート(G)とソース(S)との間に接続された数十ｋΩの制御用抵抗(4)とを備えている。外部入力端子(2)は、図示しない半導体素子、半導体装置又は集積回路等の電源ライン又は信号ラインの高電位側に接続される。図４の静電放電保護回路では、静電放電による高電圧ＶSRが外部入力端子(2)に印加され、ツェナーダイオード(3)がツェナー電圧ＶZでブレークダウンした後、ＭＯＳＦＥＴ(1)のゲート−ソース(G-S)間の電圧が閾値電圧ＶTHを超えたときに、ＭＯＳＦＥＴ(1)がオンする。これにより、外部入力端子(2)がＭＯＳＦＥＴ(1)を介して地絡され、静電放電による電流が外部入力端子(2)からＭＯＳＦＥＴ(1)を通して大地（グラウンド）に流れるので、電源ライン又は信号ラインに接続された半導体素子、半導体装置又は集積回路等を静電放電から保護することができる。
【０００４】
【特許文献１】特表平１０−５０４４２４号公報（第１３頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、図４に示す従来の静電放電保護回路では、ツェナーダイオード(3)がブレークダウンした後、ＭＯＳＦＥＴ(1)がオンする。したがって、ＭＯＳＦＥＴ(1)がオンするときに、静電放電により発生する電圧（絶対値）が高い場合、ＭＯＳＦＥＴ(1)自身の電力損失が増大する。その結果、電源ライン又は信号ラインに接続された半導体素子、半導体装置又は集積回路の静電耐量が低下する問題があった。また、ツェナーダイオード(3)の電気的特性（ブレークダウン電圧等）によってＭＯＳＦＥＴ(1)のスイッチング動作が影響されるため、ＭＯＳＦＥＴ(1)のオフからオンへの切り換え動作が遅れる場合がある。したがって、静電放電による急峻な高電圧ＶSRが外部入力端子(2)に印加される場合、ＭＯＳＦＥＴ(1)の耐量を大きくしても、所望の静電放電保護回路の耐量が得られない問題があった。
【０００６】
また、図４に示す静電放電保護回路の外部入力端子(2)に図示しない半導体素子、半導体装置又は集積回路等を接続し、それらの非稼動時、即ち静電放電保護回路の外部入力端子(2)に接続された半導体素子、半導体装置又は集積回路等の電源ライン又は信号ラインの高電位側に電圧が印加されない状態又は電源電圧が入力されない状態のときに静電放電による高電圧ＶSRが外部入力端子(2)に印加される場合、制御用抵抗(4)に流れる電流Ｉ2を小さくすると共に、静電放電保護回路における消費電流を抑制する必要がある。換言すれば、制御用抵抗(4)の抵抗値を或る程度高くする必要がある。しかしながら、製造及び高耐圧化が容易なＤＭＯＳＦＥＴ（二重拡散ＭＯＳ型電界効果トランジスタ）をＭＯＳＦＥＴ(1)として使用し、制御用抵抗(4)の抵抗値を大きくした場合、図４に示すように、ＭＯＳＦＥＴ(1)のゲート(G)及びソース(S)及びドレイン(D)の各電極間(D-G,G-S,D-S)に存在する寄生コンデンサＣDG,ＣGS,ＣDSによる影響が無視できなくなる。このため、半導体素子、半導体装置又は集積回路等から静電放電保護回路に向かって図４に示す各電流Ｉ1〜Ｉ5の総和に等しい電流が流れる。よって、図示しない半導体素子、半導体装置又は集積回路等の稼動時、即ち静電放電保護回路の外部入力端子(2)に接続された半導体素子、半導体装置又は集積回路等の電源ライン又は信号ラインの高電位側に電圧が印加された状態又は電源電圧が入力された状態での静電放電保護回路は、図４の破線部に示すように、ＭＯＳＦＥＴ(1)のドレイン(D)−ゲート(G)間の寄生コンデンサＣDG及びゲート(G)−ソース(S)間の寄生コンデンサＣGSの直列回路と、ＭＯＳＦＥＴ(1)のドレイン(D)−ソース(S)間の寄生コンデンサＣDSとを外部入力端子(2)とグランド端子との間に更に接続した回路となる。ここで、例えば、静電放電以外の急峻で正常な高周波信号が半導体素子、半導体装置又は集積回路等の電源ラインや信号ラインに入力された場合、ＭＯＳＦＥＴ(1)の各寄生コンデンサＣDG,ＣGS,ＣDSが低域フィルタとして作用し、正常な高周波信号に含まれる高周波成分が消失することがある。また、電圧又は電流信号の立ち上がり及び立ち下がりが緩慢となり、半導体素子、半導体装置又は集積回路等が誤動作する可能性がある。逆に、制御用抵抗(4)の抵抗値を小さくすれば、ＭＯＳＦＥＴ(1)の各寄生コンデンサＣDG,ＣGS,ＣDSによる影響を抑えられるが、半導体素子、半導体装置又は集積回路等の非稼働時に静電放電による高電圧が外部入力端子(2)に印加されると、制御用抵抗(4)に流れる電流Ｉ2が増加すると共に、ツェナーダイオード(3)での電力損失が増大する問題があった。
【０００７】
そこで、本発明の目的は、静電放電保護回路の電力損失を低減して静電耐量を向上すると共に、静電放電保護回路に接続された半導体素子、半導体装置又は集積回路等に及ぼす影響を最小限に抑えることにある。
【課題を解決するための手段】
【０００８】
本発明による静電放電保護回路は、一方の主端子(S)が接地され且つ他方の主端子(D)が外部入力端子(2)に接続されたスイッチング素子(1)と、スイッチング素子(1)の他方の主端子(D)と制御端子(G)との間に接続された制御電流供給素子(3)と、スイッチング素子(1)の制御端子(G)と一方の主端子(S)との間に接続された制御用抵抗(4)とを備え、外部入力端子(2)に静電放電による高電圧ＶSRが印加されたとき、スイッチング素子(1)をオンして外部入力端子(2)を地絡する。スイッチング素子(1)は、各々の端子間(D-G,G-S,D-S)に寄生容量(CDG,CGS,CDS)を有すると共に、制御端子(G)と一方の主端子(S)との間の寄生容量(CGS)が他方の主端子(D)と制御端子(G)との間の寄生容量(CDG)よりも小さい。制御用抵抗(4)は、制御用抵抗(4)に対して１００倍以上の抵抗値を有する高抵抗(5)であり、高抵抗(5)に対して並列に接続されたスイッチ手段(6)と、スイッチ手段(6)に直列に接続され且つ高抵抗(5)に対して１／１００００００倍以上１／１００倍以下の抵抗値を有する補助抵抗(9)と、外部入力端子(2)に接続された半導体素子、半導体装置又は集積回路の稼動時にスイッチ手段(6)をオフからオンに切り換える制御回路(7)とを備える。
【０００９】
外部入力端子(2)に接続された半導体素子、半導体装置又は集積回路の非稼動時は、スイッチ手段(6)がオフ状態であるため、スイッチング素子(1)の制御端子(G)と一方の主端子(S)との間のインピーダンスが高抵抗(5)により高くなる。この状態で、静電放電による急峻な高電圧ＶSRが外部入力端子(2)に印加されると、スイッチング素子(1)の他方の主端子(D)と制御端子(G)との間の寄生容量(CDG)及び制御端子(G)と一方の主端子(S)との間の寄生容量(CGS)が充電される。ここで、スイッチング素子(1)の制御端子(G)と一方の主端子(S)との間の寄生容量(CGS)が他方の主端子(D)と制御端子(G)との間の寄生容量(CDG)よりも小さいため、スイッチング素子(1)の制御端子(G)と一方の主端子(S)との間の寄生容量(CGS)の充電電圧を他方の主端子(D)と制御端子(G)との間の寄生容量(CDG)の充電電圧よりも高くすることができる。これにより、静電放電の立ち上がり時又は立ち下がり時のより低い印加電圧ＶSRでスイッチング素子(1)の制御端子(G)への印加電圧を閾値電圧ＶTH以上にしてスイッチング素子(1)をオンすることができる。このため、スイッチング素子(1)での電力損失を低減して静電耐量を向上することができるので、所望の静電放電保護回路の耐量を得ることが可能となる。また、外部入力端子(2)に接続された半導体素子、半導体装置又は集積回路の稼動時には、制御回路(7)によりスイッチ手段(6)がオフからオンに切り換えられ、高抵抗(5)に対して１／１００００００倍以上１／１００倍以下の抵抗値を有する補助抵抗(9)が高抵抗(5)と並列に接続されるため、スイッチング素子(1)の制御端子(G)と一方の主端子(S)との間のインピーダンスが大幅に低下する。これにより、外部入力端子(2)に流入する放電電流の殆どが制御電流供給素子(3)及び高抵抗(5)と補助抵抗(9)との並列回路を介して大地（グラウンド）に流れる。このため、外部入力端子(2)に接続された半導体素子、半導体装置又は集積回路の電源ラインや信号ラインに静電放電以外の急峻で正常な高周波信号が入力された場合、その信号波形はスイッチング素子(1)の各々の端子間(D-G,G-S,D-S)に存在する寄生容量(CDG,CGS,CDS)による影響を殆ど受けない。したがって、静電放電保護回路に接続された半導体素子、半導体装置又は集積回路に及ぼす影響を最小限に抑えることができる。
【発明の効果】
【００１０】
本発明によれば、半導体素子、半導体装置又は集積回路の非稼動時に、スイッチ手段をオフしてスイッチング素子の制御端子と一方の主端子との間のインピーダンスを高くして制御電流供給素子での電力損失を抑制し、又、より低い静電放電の印加電圧でスイッチング素子をオンすることができるので、スイッチング素子での電力損失を低減して静電耐量を向上することができる。また、半導体素子、半導体装置又は集積回路の稼動時には、スイッチ手段がオフからオンに切り換えられ、静電放電により外部入力端子に流入する電流の殆どが制御電流供給素子及び高抵抗(5)と補助抵抗(9)との並列回路を介して大地に流れるので、半導体素子、半導体装置又は集積回路の電源ラインや信号ラインに入力される静電放電以外の急峻で正常な高周波信号の電圧及び電流波形は、スイッチング素子の各端子間に存在する寄生コンデンサの低域フィルタとしての作用による影響を殆ど受けない。したがって、静電放電保護回路に接続された半導体素子、半導体装置又は集積回路に及ぼす影響を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明による静電放電保護回路の一実施の形態を図１〜図３に基づいて説明する。但し、これらの図面では、図４に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００１２】
本実施の形態の静電放電保護回路は、図１に示すように、図４に示す制御用抵抗(4)の代わりに制御用抵抗(4)に対して１００倍以上の抵抗値（数ＭΩ）を有する高抵抗(5)を接続し、高抵抗(5)に対して並列にスイッチ手段としてのスイッチ素子(6)及び補助抵抗(9)の直列回路を接続し、電源入力端子(8)に電源電圧の検知信号Ｅが入力されて外部入力端子(2)に接続された図示しない半導体素子、半導体装置又は集積回路が稼働状態となったとき、オン信号を出力してスイッチ素子(6)をオフからオンに切り換える制御回路(7)を設けたものである。本実施の形態では、補助抵抗(9)は、高抵抗(5)に対して１／１００００００倍（数Ω）以上１／１００倍（数十ｋΩ）以下、望ましくは１／１００００倍（数百Ω）以上１／１００倍（数十ｋΩ）以下の抵抗値を有する。スイッチ素子(6)及び制御回路(7)は、例えばフォトトライアック等の感光スイッチング素子で構成され、電源入力端子(8)に電源電圧の検知信号Ｅが入力されたときに制御回路(7)を構成するフォトトライアックの１次側の発光ダイオードに電流が流れて光出力信号（オン信号）を発生し、その光出力信号によりスイッチ素子(6)を構成するフォトトライアックの２次側の受光トライアックが導通する。
【００１３】
本実施の形態で使用するＭＯＳＦＥＴ(1)は、例えば図２に示す半導体構造を有するＮチャネル型の二重拡散ＭＯＳ型電界効果トランジスタ（Ｎチャネル型ＤＭＯＳＦＥＴ）により構成される。即ち、本実施の形態のＭＯＳＦＥＴ(1)は、図２に示すように、Ｐ型半導体が埋め込まれたＰ型半導体基板(10)と、Ｐ型半導体基板(10)の一方の主面(10a)上に島状に形成されたＮ型半導体領域(19)と、Ｎ型半導体領域(19)を深さ方向に貫通してＰ型半導体基板(10)の一方の主面(10a)上に島状に形成されたＮ＋型半導体領域(21)と、Ｎ＋型半導体領域(21)の一方の主面(21a)上に島状に形成されたＮ型半導体領域(12)と、Ｎ型半導体領域(12)の一方の主面(12a)上に島状に形成されたＰ型半導体領域(13)と、Ｐ型半導体領域(13)の一方の主面(13a)上に島状に形成されたＮ＋型半導体領域(14)とから成る半導体基体(20)を有する。半導体基体(20)は、一方の主面(20a)上に形成され且つＮ＋型半導体領域(14)の一方の主面(14a)上及びＮ＋型半導体領域(21)の一方の主面(21a)上に開口部(15b,15c)を有するシリカ（二酸化珪素：SiO2）等から成る絶縁膜(15)と、Ｎ型半導体領域(12)とＮ＋型半導体領域(14)に挟まれたＰ型半導体領域(13)の一方の主面(13a)上に絶縁膜(15)を介してポリシリコン（多結晶シリコン）等で形成されたゲート電極(16)と、絶縁膜(15)の開口部(15b)内に露出するＮ＋型半導体領域(14)の一方の主面(14a)上に跨って形成されたソース電極(17)と、絶縁膜(15)の開口部(15c)内に露出するＮ＋型半導体領域(21)の一方の主面(21a)上に形成されたドレイン電極(18)とを備える。ドレイン電極(18)の面積は、ソース電極(17)の面積よりも大きい。これにより、Ｎ＋型半導体領域(21)、Ｎ型半導体領域(12)、Ｐ型半導体領域(13)、Ｎ＋型半導体領域(14)、絶縁膜(15)、ゲート電極(16)、ソース電極(17)及びドレイン電極(18)がＮチャネル型ＤＭＯＳＦＥＴを構成し、Ｎ型半導体領域(19)及びＰ型半導体基板(10)が素子分離用半導体領域を構成するので、例えばこの素子分離用半導体領域の周囲に適宜Ｎ型半導体領域及びＰ型半導体領域を形成することにより、ダイオード及びトランジスタ等の半導体素子や抵抗及びコンデンサ等を容易に構成できる。したがって、図１に示す静電放電保護回路を構成する各素子又は外部入力端子(2)に接続される半導体素子や集積回路を含めて１つの半導体基体内に集約して形成することにより、容易に集積回路化することができる。
【００１４】
また、集積回路化が不要な場合は、図３に示す一般的な半導体構造を有するＮチャネル型ＤＭＯＳＦＥＴでＭＯＳＦＥＴ(1)を構成してもよい。即ち、図３に示すＭＯＳＦＥＴ(1)は、Ｎ型半導体が埋め込まれたＮ＋型半導体基板(11)と、エピタキシャル成長によりＮ＋型半導体基板(11)の一方の主面(11a)上に形成されたＮ型半導体領域(12)と、Ｎ型半導体領域(12)の一方の主面(12a)上に開口部(15b)を有して形成されたシリカ等から成る絶縁膜(15)と、絶縁膜(15)の一方の主面(15a)上に形成されたポリシリコンから成るゲート電極(16)と、絶縁膜(15)の開口部(15b)内に露出するＮ型半導体領域(12)の一方の主面(12a)上にＰ型不純物をイオン注入及び拡散することにより島状に形成されたＰ型半導体領域(13)と、絶縁膜(15)の開口部(15b)内に露出するＰ型半導体領域(13)の一方の主面(13a)上にＮ型不純物をイオン注入及び拡散することにより島状に形成されたＮ＋型半導体領域(14)と、島状に形成されたＮ＋型半導体領域(14)の一方の主面(14a)上に跨って形成されたソース電極(17)と、Ｎ＋型半導体基板(11)の他方の主面(11b)に形成されたドレイン電極(18)とを備える。また、ゲート電極(16)とソース電極(17)との間にも絶縁膜(15)が形成され、ゲート電極(16)とソース電極(17)との間を電気的に絶縁する。
【００１５】
ＭＯＳＦＥＴ(1)の各寄生コンデンサＣDG,ＣGS,ＣDSの静電容量は各電極(16,17,18)の面積に比例する。したがって、図２及び図３に示すＮチャネル型ＤＭＯＳＦＥＴの場合、ソース電極(17)の面積がドレイン電極(18)の面積よりも小さいため、ゲート−ソース(G-S)間の寄生コンデンサＣGSの静電容量がドレイン−ゲート(D-G)間の寄生コンデンサＣDGの静電容量よりも小さくなる。外部入力端子(2)に接続されたドレイン電極(18)に静電放電による高電圧ＶSRが印加されると、Ｐ型半導体領域(13)とＮ型半導体領域(12)との界面等から空乏層が広がり、各寄生コンデンサＣDG,ＣGS,ＣDSの静電容量が減少する。その他の構成は、図４に示す従来の静電放電保護回路と略同様である。
【００１６】
上記の構成において、電源入力端子(8)に電源電圧の検知信号Ｅが入力されず、図示しない半導体素子、半導体装置又は集積回路が非稼動状態のとき、制御回路(7)からはオン信号が出力されずスイッチ素子(6)がオフ状態であるため、ＭＯＳＦＥＴ(1)のゲート−ソース(G-S)間のインピーダンスが高抵抗(5)により数ＭΩとなる。この状態で静電放電による急峻な高電圧ＶSRが外部入力端子(2)に印加されると、ＭＯＳＦＥＴ(1)のドレイン−ゲート(D-G)間の寄生コンデンサＣDG及びゲート−ソース(G-S)間の寄生コンデンサＣGSが充電される。ここで、ＭＯＳＦＥＴ(1)のゲート−ソース(G-S)間の寄生コンデンサＣGSの静電容量はドレイン−ゲート(D-G)間の寄生コンデンサＣDGの静電容量よりも小さいため、ゲート−ソース(G-S)間の寄生コンデンサＣGSの充電電圧がドレイン−ゲート(D-G)間の寄生コンデンサＣDGの充電電圧よりも高くなる。これにより、ツェナーダイオード(3)がブレークダウンする前に、ＭＯＳＦＥＴ(1)のゲート−ソース(G-S)間の電圧を閾値電圧ＶTH以上にしてＭＯＳＦＥＴ(1)をオンすることができる。したがって、図４に示す従来の回路より低い印加電圧ＶSRでＭＯＳＦＥＴ(1)をオンして外部入力端子(2)を地絡することができる。このため、ＭＯＳＦＥＴ(1)での電力損失を低減して静電耐量を向上できるので、所望の静電放電保護回路の耐量が得られる。また、静電放電の立ち上がり時又は立ち下がり時のより低い印加電圧ＶSRでＭＯＳＦＥＴ(1)をオンできるので、ツェナーダイオード(3)への印加電圧が低減され、ツェナーダイオード(3)での消費電力を抑制することができる。
【００１７】
次に、電源入力端子(8)に電源電圧の検知信号Ｅが入力され、図示しない半導体素子、半導体装置又は集積回路が稼動状態になると、制御回路(7)からオン信号が出力されてスイッチ素子(6)がオフからオンに切り換えられ、高抵抗(5)と並列に補助抵抗(9)が接続される。これにより、ＭＯＳＦＥＴ(1)のゲート(G)及びソース(S)間のインピーダンスが数十ｋΩ以下に低下するため、図示しない半導体素子、半導体装置又は集積回路の電源ライン又は信号ラインの高電位側から外部入力端子(2)に流入する電流の殆どがツェナーダイオード(3)及び高抵抗(5)と補助抵抗(9)との並列回路を介して大地（グラウンド）に流れる。このため、例えば、静電放電以外の急峻で正常な高周波信号が外部入力端子(2)に接続された半導体素子、半導体装置又は集積回路の電源ラインや信号ラインに入力された場合でも、その信号電流がＭＯＳＦＥＴ(1)の各端子間(D-G,G-S,D-S)の寄生コンデンサＣDG,ＣGS,ＣDSに殆ど流れないので、正常な高周波信号の高周波成分の消失や、信号波形の立ち上がり時又は立ち下がり時の鈍り等が抑制される。したがって、静電放電保護回路に接続された半導体素子、半導体装置又は集積回路に及ぼす影響を最小限に抑えることができる。
【００１８】
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施の形態では、スイッチング素子としてＮチャネル型ＤＭＯＳＦＥＴを使用したが、Ｐチャネル型ＤＭＯＳＦＥＴを使用してもよい。また、横型のＤＭＯＳＦＥＴ、一般的なＭＯＳＦＥＴ、ＪＦＥＴ（接合型電界効果トランジスタ）又はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を使用した場合は、縦型のＤＭＯＳＦＥＴに比較して寄生コンデンサの静電容量は小さいが、本発明と略同等の効果が得られる。また、上記の実施の形態のスイッチ素子(6)と補助抵抗(9)の接続位置を互いに入れ換えてもよい。更に、上記の実施の形態では、電源入力端子(8)に電源電圧の検知信号Ｅが入力されて外部入力端子(2)に接続された図示しない半導体素子、半導体装置又は集積回路が稼動状態となったとき、制御回路(7)からオン信号を出力してスイッチ素子(6)をオフからオンに切り換える構成を示したが、これに限定されることはなく、例えば、外部入力端子(2)に接続された図示しない半導体素子、半導体装置又は集積回路の稼働時に出力される各種信号を検出したとき、制御回路(7)からオン信号を出力してスイッチ素子(6)をオフからオンに切り換える構成としてもよい。
【産業上の利用可能性】
【００１９】
本発明は、静電耐量の小さい半導体素子や集積回路等の静電放電からの保護に使用する静電放電保護回路に良好に適用できる。
【図面の簡単な説明】
【００２０】
【図１】本発明による静電放電保護回路の一実施の形態を示す電気回路図
【図２】本実施の形態で使用するＮチャネル型ＤＭＯＳＦＥＴの断面図
【図３】一般的なＮチャネル型ＤＭＯＳＦＥＴの断面図
【図４】従来の静電放電保護回路を示す電気回路図
【符号の説明】
【００２１】
(1)・・ＭＯＳＦＥＴ（スイッチング素子）、  (S)・・ソース（一方の主端子）、  (D)・・ドレイン（他方の主端子）、  (G)・・ゲート（制御端子）、  (CDG,CGS,CDS)・・寄生コンデンサ、  (2)・・外部入力端子、  (3)・・ツェナーダイオード（制御電流供給素子）、  (4)・・制御用抵抗、  (5)・・高抵抗、  (6)・・スイッチ素子（スイッチ手段）、  (7)・・制御回路、  (8)・・電源入力端子、  (9)・・補助抵抗、  (10)・・Ｐ型半導体基板、  (10a)・・一方の主面、  (11)・・Ｎ＋型半導体基板、  (11a)・・一方の主面、  (11b)・・他方の主面、  (12)・・Ｎ型半導体領域、  (12a)・・一方の主面、  (13)・・Ｐ型半導体領域、  (13a)・・一方の主面、  (14)・・Ｎ＋型半導体領域、  (14a)・・一方の主面、  (15)・・絶縁膜、  (15a)・・一方の主面、  (15b,15c)・・開口部、  (16)・・ゲート電極、  (17)・・ソース電極、  (18)・・ドレイン電極、  (19)・・Ｎ型半導体領域、  (20)・・半導体基体、  (20a)・・一方の主面、  (21)・・Ｎ＋型半導体領域、  (21a)・・一方の主面、
【図１】
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【図２】
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【図３】
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【図４】
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