(57)【要約】【課題】  クラックの発生が抑えられた窒化ガリウムの半導体層を得ること。【解決手段】  シリコン基板１０の表面に、シリコン基板１０の表面から略垂直方向に伸びており、シリコン基板１０の表面を複数の領域に区画している壁部２２を形成する第１工程と、壁部２２によって区画されているシリコン基板１０の表面の各々の領域から、シリコン基板１０とは異なる半導体材料の窒化ガリウムを結晶成長させて半導体層４２を形成する第２工程と、壁部２２の平面パターンの少なくとも一部に沿ってダイシングし、シリコン基板１０に半導体層４２が積層されている半導体積層体の複数個を形成する第３工程を備えている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体基板の表面に半導体基板と異なる材料の半導体層が積層されている半導体積層体を製造する方法であり、
半導体基板の表面に、半導体基板の表面から略垂直方向に伸びており、半導体基板の表面を複数の領域に区画している壁部を形成する第１工程と、
壁部によって区画されている半導体基板の表面の各々の領域から、半導体基板と異なる半導体材料を結晶成長させて半導体層を形成する第２工程と、
壁部の平面パターンの少なくとも一部に沿ってダイシングし、半導体基板に半導体層が積層されている半導体積層体の複数個を形成する第３工程と、
を備えていることを特徴とする半導体積層体の製造方法。
【請求項２】
前記第１工程は、
半導体基板上に酸化シリコン層を形成する工程と、
酸化シリコン層の表面から半導体基板にまで達する複数の溝を形成する工程と、
を備えていることを特徴とする請求項１の製造方法。
【請求項３】
前記第２工程を、
結晶成長した半導体層が、壁部の高さを超える前に停止することを特徴とする請求項１又は２の製造方法。
【請求項４】
壁部の材料に、その表面からは前記半導体層が結晶成長しない材料が用いられており、
第２工程では、半導体層が半導体基板の表面からのみ結晶成長することを特徴とする請求項１〜３のいずれかの製造方法。
【請求項５】
前記第３工程は、
壁部を除去することで形成された空間の平面パターンの少なくとも一部に沿ってダイシングし、半導体基板に半導体層が積層されている半導体積層体の複数個を形成することを特徴とする請求項１〜４のいずれかの製造方法。
【請求項６】
前記第２工程と第３工程の間に、半導体層に半導体機能構造を作り込む工程をさらに備えていることを特徴とする請求項１〜５のいずれかの製造方法。
【請求項７】
半導体層と半導体層を隔てる壁部の厚みは、ダイシングのスクライブ線の幅に略一致していることを特徴とする請求項１〜６のいずれかの製造方法。
【請求項８】
半導体基板は、シリコン基板であることを特徴とする請求項１〜７のいずれかの製造方法。
【請求項９】
半導体層は、窒化ガリウムであることを特徴とする請求項１〜８のいずれかの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表面に半導体基板と異なる材料の半導体層が積層されている半導体積層体を製造する方法に関する。
【背景技術】
【０００２】
窒化ガリウムは、高い破壊電界強度と高い飽和電子移動度を備えている。このため、窒化ガリウムを利用する半導体装置は、高耐圧、高周波、高温動作を実現すると期待されている。ところが、窒化ガリウムは、例えば汎用品のシリコンに比べると、極めて高価である。このため、安価なシリコン基板上に窒化ガリウムを結晶成長し、半導体装置を作り込むのに必要な厚みを有する窒化ガリウムの半導体層を形成する技術の開発が進められている。
【０００３】
窒化ガリウムとシリコンの熱膨張係数は大きく異なっている。このため、シリコン基板の全体表面に所定の厚みを有する窒化ガリウムの半導体層を形成すると、温度変化等によって両者間に熱膨張差が生じる。この熱膨張差に基づく過大な応力が半導体層に加わると、半導体層にクラックが発生してしまう。
特許文献１には、シリコン基板の表面に、開口が分散して設けられた酸化シリコン層を形成し、その開口において露出しているシリコン基板から窒化ガリウムを結晶成長させる技術が開示されている。特許文献１によると、開口と開口の間の距離が広く確保されている。このため、開口において露出しているシリコン基板から結晶成長してきた窒化ガリウムは、開口と開口の間の酸化シリコン層の表面を横方向に結晶成長することができない。特許文献１によると、窒化ガリウムの半導体層は開口の上方のみに選択的に形成される。窒化ガリウムの半導体層は、酸化シリコン層の上方において空間的に分離される。窒化ガリウムの半導体層が空間的に分離されることによって、シリコン基板と窒化ガリウムの半導体層の間の熱膨張差に基づく応力が低減され、半導体層にクラックが発生することが防止される。
【０００４】
【特許文献１】特開平１１−１８６１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、開口と開口の間の距離が広く確保されているので、一つのシリコン基板から得られる窒化ガリウムの半導体層の合計の面積が小さい。このため、効率良く窒化ガリウムの半導体層を製造することができない。
なお、この種の課題はシリコン基板と窒化ガリウムの組合せ以外においても生じ得る。例えば、サファイア基板、SiC基板等の半導体基板と、III-V族化合物半導体（典型的には、一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）で表される）の半導体層の組合せにおいても生じ得る。即ち、本発明が解決しようとする課題は、半導体基板の表面に半導体基板と異なる材料の半導体層が積層されている半導体積層体において一般的に生じ得る。
本発明は、半導体基板と半導体層の間の熱膨張差に基づくクラックの発生を抑制するとともに、製造コストの削減にも寄与する方法を提案する。
【課題を解決するための手段】
【０００６】
本発明では、半導体層と半導体層が空間的に分離されていない。半導体層と半導体層は、壁部を介して分離されている。壁部には、特許文献１の空間を利用するほどの面積は必要とされない。半導体層と半導体層の間に壁部が介在していることによって、半導体層は複数に分割されている。半導体層が複数に分割されていることによって、個々の半導体層の面積は小さく制限されている。個々の半導体層の面積が小さいと、半導体基板との間の熱膨張差に応じて半導体層に応力が加わったとしても、半導体層はその応力に耐えることができる。また、介在する壁部が収縮膨張することによって、半導体層に加わる応力を緩和することができる。これにより、半導体層にクラックが発生することが抑制される。本発明では、個々の半導体層の面積は小さく制限されているが、一つの半導体基板上に形成されている半導体層の合計の面積は大きい。このため、一つの半導体基板から得られる半導体層の面積は大きく、製造コストを抑えることができる。
なお、特許文献１の酸化シリコン層は、広義に捉えれば、開口と開口の間において「壁部」として存在しているかもしれない。しかしながら、特許文献１の酸化シリコン層は、開口の面積に比して酸化シリコン層の面積が極めて大きく形成されており、これを壁部と観念することはできない。特許文献１の酸化シリコン層は、本明細書でいう壁部とは全く別異なものである。したがって、特許文献１の酸化シリコン層が、本発明の壁部を想到する動機になるものではないことは明白である。
ここで、本明細書で使用される「半導体機能構造」に関して説明する。「半導体機能構造」とは、例えば不純物が導入された複数の半導体領域の組合せによって特定の機能を発揮することができる構造のことをいう。典型的には、スイッチング用のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)等が含まれる。その他に、マイクロマシン等の構造も含まれる。
【０００７】
本発明で創作された製造方法は、半導体基板の表面に半導体基板と異なる材料の半導体層が積層されている半導体積層体を製造する方法に具現化される。本発明の製造方法は、少なくとも以下の３つの工程を備えている。第１工程では、半導体基板の表面に、半導体基板の表面から略垂直方向に伸びており、半導体基板の表面を複数の領域に区画している壁部を形成する。第２工程では、壁部によって区画されている半導体基板の表面の各々の領域から、半導体基板と異なる半導体材料を結晶成長させて半導体層を形成する。第３工程では、壁部の平面パターンの少なくとも一部に沿ってダイシングし、半導体基板に半導体層が積層されている半導体積層体の複数個を形成する。
第２工程まで実施すると、半導体基板上には、壁部によって複数に分割された半導体層が形成される。半導体層と半導体層の間には壁部が介在している。なお、半導体層の一部が壁部を超えて連続していてもよい。この場合も、半導体層の大部分は壁部によって隔てられており、実質的には半導体層が壁部によって複数に分割されていると評価することができる。半導体層が複数に分割されていると、個々の半導体層の面積が小さく制限される。個々の半導体層の面積が小さいと、半導体基板との間の熱膨張差に応じて応力が半導体層に加わったとしても、半導体層はその応力に耐えることができる。また、介在する壁部が収縮膨張することによって、半導体層に加わる応力を緩和することができる。これにより、半導体層にクラックが発生することが抑制される。
また、第３工程を実施することによって、半導体基板に半導体層が積層されている半導体積層体を得ることができる。半導体積層体の面積には、チップとして最終的に要求される面積が確保されている。即ち、本発明は、クラックが発生し易い大面積の半導体層を形成した後にチップサイズに分割するのではなく、壁部によって半導体層をチップサイズに予め分割しておく。これにより、クラックが低減された良質な半導体層を得ることができる。また、ダイシングは壁部の平面パターンの少なくとも一部に沿って行われる。即ち、壁部はダイシングのスクライブ線に沿って形成されていることから、壁部を設けたとしても得られる半導体層の面積の実質的な低下を抑えることができる。本発明は、半導体基板上に効率的に半導体層を形成することができる。一つの半導体基板から多くの半導体層が得られる。
なお、ダイシングに関し、「壁部の平面パターンの少なくとも一部に沿って」とは、複数の半導体層を個々に切り出す場合の他に、複数の半導体層の一部を組み合わせて切り出す場合も含むことを意味する。また、ダイシングは、壁部の平面パターンに沿って実行すればよく、ダイシングの際に壁部が実際に存在しているか否かは問題とならない。
【０００８】
第１工程は、半導体基板上に酸化シリコン層を形成する工程と、酸化シリコン層の表面から半導体基板にまで達する複数の溝を形成する工程を備えていることが好ましい。
酸化シリコン層に複数の溝を形成すると、残部の酸化シリコン層を壁部とすることができる。
【０００９】
第２工程を、結晶成長した半導体層が、壁部の高さを超える前に停止することが好ましい。
これにより、壁部によって半導体層が複数に分割された状態を得ることができる。本発明の作用効果を有効に得ることができる。
【００１０】
壁部の材料に、その表面からは半導体層が結晶成長しない材料が用いられているのが好ましい。この場合、第２工程では、半導体層が半導体基板の表面からのみ結晶成長することを特徴としている。
半導体層が壁部の表面からも結晶成長すると、壁部を超えて半導体層の大部分が連続してしまう。この場合、複数に分割された半導体層を得ることが困難になる場合がある。このため、壁部の材料には、その表面から半導体層が結晶成長しない材料が用いられるのが好ましい。壁部によって半導体層が複数に分割された状態を得ることができる。本発明の作用効果を有効に得ることができる。
【００１１】
第３工程は、壁部で形成された空間の平面パターンの少なくとも一部に沿ってダイシングし、半導体基板に半導体層が積層されている半導体積層体の複数個を形成することが好ましい。また、ダイシング前に前記壁部を除去することで空間を形成し、その空間の平面パターンの少なくとも一部に沿ってダイシングを行うことがより好ましい。
この場合、壁部を除去することによって、ダイシングブレード（切刃）がその空間に侵入して半導体基板を切断（又は割り溝を形成する）する。したがって、ダイシングの際に、半導体層が破損されることが抑制され、歩留まりを向上させることができる。
【００１２】
第２工程と第３工程の間に、半導体層に半導体機能構造を作り込む工程をさらに備えていることが好ましい。
この場合、半導体基板と半導体層の積層が、ダイシングする前であり、取り扱い易い状態において、その半導体層に半導体機能構造を作り込むことができる。
【００１３】
半導体層と半導体層を隔てる壁部の厚みは、ダイシングのスクライブ線の幅に略一致していることが好ましい。スクライブ線の幅は、使用するダイシングブレード（切刃）の種類によって異なるが、その場合は、その種類に応じて壁部の厚みを調整してもよい。即ち、壁部の厚みは、熱膨張差に基づく応力を緩和することができる厚みを少なくとも有していれば良く、厚みの上限は使用するダイシングブレード（切刃）の種類によって調整してもよい。
スクライブ線の幅に対応する部分は、最終的には無駄となる部分である。したがって、壁部の厚みがスクライブ線の幅に略一致していると、壁部を設けたとしても、得られる半導体層の面積の実質的な低下を抑えることができる。本発明は、半導体基板上に効率的に半導体層を形成することができる。一つの半導体基板から多くの半導体層が得られる。
【００１４】
半導体基板は、シリコン基板であることが好ましい。
安価なシリコン基板を利用することによって、製造コストを抑えることができる。
【００１５】
半導体層は、窒化ガリウムであることが好ましい。
本発明の製造方法を利用することによって、有用な特徴を有する窒化ガリウムを良質な状態で得ることができる。
【発明の効果】
【００１６】
本発明の製造方法によると、半導体基板と半導体層の間の熱膨張差に基づくクラックの発生を抑制するとともに、製造コストの削減にも寄与することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の特徴を列記する。
（第１形態）  半導体基板と半導体層は、異なる半導体材料である。両者間には、熱膨張係数の差が存在している。熱膨張係数の差が大きいほど、壁部によって半導体層はより細かく分割されるのが好ましい。ただし、半導体層の面積は、チップとして必要とされる面積は確保しておくことが好ましい。
（第２形態）  半導体基板には、サファイア基板、SiC基板等を利用することができる。
（第３形態）  半導体層には、III-V族化合物半導体を利用することができる。典型的には、一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）で表される半導体材料を利用することができる。これらの半導体層と第２形態の半導体基板には、大きな熱膨張係数の差が存在している。
（第４形態）  壁部には、酸化シリコン、窒化シリコンを利用することができる。
【実施例】
【００１８】
以下、図１〜図６を参照して、シリコン基板上に、窒化ガリウムの半導体層が積層されている半導体積層体を製造する方法に関して説明する。
まず、図１に示すように、シリコン基板１０を準備し、CVD(Chemical Vapor Deposition)法を利用して、そのシリコン半導体基板１０上に酸化シリコン層２０を形成する。CVD法に代えて、スパッタ法を利用してもよい。なお、酸化シリコン層２０の厚みは、後述するように、半導体層に作り込む半導体機能構造の特性等に合わせて適宜に調整される。
次に、図２に示すように、リソグラフィー技術を利用して、酸化シリコン層２０の表面にレジスト３０をパターニングする。レジスト３０は、平面視したときに、酸化シリコン層２０の表面に格子状にパターニングされている。
【００１９】
次に、図３に示すように、異方性エッチング技術を利用して、レジスト３０から露出している酸化シリコン層２０の表面からシリコン基板１０にまで達する溝４０を形成する。溝４０は、格子状にパターニングされたレジスト３０の窓部に応じて形成される。溝４０の形状は略直方体状であり、複数の溝４０は縦横方向に平行に繰返し形成されている。複数の溝４０が形成されると、残部の酸化シリコン層２０が壁部２２になる。壁部２２は、シリコン基板１０の表面から略垂直方向に伸びており、半導体基板１０の表面を複数の領域に区画している。壁部２２は、縦横方向に連続して直線的に伸びている。後述するように、壁部２２はダイシングのスクライブ線になることから、壁部２２は縦横方向に連続して直線的に伸びていることが好ましい。
【００２０】
次に、図４に示すように、例えばMOCVD(Metal-Organic Chemical Vapor Deposition)法を利用して、壁部２２によって区画されているシリコン基板１０の表面の各々の領域から、窒化ガリウムを結晶成長させて複数の半導体層４２を形成する。このとき、壁部２２の表面から窒化ガリウムが結晶成長しない成長条件を適用する。また、必要に応じて、結晶成長前にバッファ層として窒化アルミニウム(AlN)等を成膜してもよい。半導体層４２の結晶成長は、半導体層４２の上面が壁部２２の高さを超える前に停止させられる。これにより、半導体層４２は溝４０内に収まり、壁部２２によって半導体層４２が複数に分割された状態が得られる。半導体層４２の結晶成長が、（１）壁部２２の高さを超えないこと、（２）シリコン基板１０の表面からのみ起きること、の両者が組み合わさると、壁部２２によって半導体層４２は完全に複数に分割される。
【００２１】
この段階で、シリコン基板１０上には、壁部２２によって複数に分割された半導体層４２が形成される。半導体層４２と半導体層４２の間には壁部２２が介在している。半導体層４２が複数に分割されていると、個々の半導体層４２の面積が小さく制限される。個々の半導体層４２の面積が小さいと、シリコン基板１０との間の熱膨張差に応じて応力が半導体層４２に加わったとしても、半導体層４２はその応力に耐えることができる。また、介在する壁部２２が収縮膨張することによって、半導体層４２に発生する応力を緩和することができる。これにより、半導体層４２にクラックが発生することが抑制される。
【００２２】
また、この段階で、半導体層４２に半導体機能構造を作り込むのが好ましい。この段階では、シリコン基板１０と複数の半導体層４２は大面積のままである。また、複数の半導体層４２は、シリコン基板１０によって機械的強度が付与されている。このため、シリコン基板１０と複数の半導体層４２の積層体を取り扱うことが容易である。したがって、安定な状態で半導体層４２に半導体機能構造を作り込むことができる。また、半導体機能構造を作り込む工程では、熱処理工程を伴うことが多い。この熱処理工程によって、雰囲気温度が大きく変化することが多い。しかしながら、前記したように、シリコン基板１０と複数に分割された半導体層４２の積層体は、温度変化が起きたとしても、半導体層４２にクラックが発生することが抑制されている。したがって、この段階で半導体層４２に半導体機能構造を作り込めば、歩留まり良く半導体層４２に半導体機能構造を作り込むことができる。
また、半導体層４２を平面視したときの面積は、半導体機能構造を備えたチップに要求される大きさが確保されている。例えば、半導体機能構造がMOSFETの場合、１００Aの電流容量を得ようすれば、半導体層４２の面積は７〜１０mm□が必要になる。したがって、半導体層４２は、予めチップに要求されている大きさに応じて、壁部２２によって区画されている、とも言える。即ち、クラックが発生し易い大面積の半導体層４２を形成した後にチップサイズに分割するのではなく、壁部２２を利用して、半導体層４２をチップサイズに予め分割しておく。これにより、クラックが低減された良質な半導体層４２を得ながらも、所望のサイズのチップを得ることができるのである。
【００２３】
次に、図５に示すように、弗化水素酸溶液等を利用して、壁部２２を除去する。壁部２２が除去された部分には空間２４が形成される。この空間２４は、壁部２２の存在範囲に一致する。
次に、図６に示すように、空間２４の平面パターンに沿ってダイシングし、シリコン基板１０に半導体層４２が積層されている半導体積層体５０の複数個を形成する。このとき、ダイシングブレード（切刃）は、空間２４内に侵入してシリコン基板１０を切断する。ダイシングブレード（切刃）と半導体層４２が直接的に接触することがないので、半導体層４２の破損が抑制される。
また、ダイシングは空間２４の平面パターンに沿って行われる。即ち、空間２４はダイシングのスクライブ線に対応している。このため、空間２４を設けたとしても、得られる半導体層４２の面積が低下することがない。例えば、半導体層４２と半導体層４２を隔てる塀部２２（空間２４）の幅は約１００μmであり、この幅はスクライブ線の幅とほぼ一致している。このため、シリコン基板１０上に効率的に半導体層４２を形成することができる。一つのシリコン基板１０から多くの半導体層４２を得ることができる。
【００２４】
（壁部の変形例）
図７に、壁部の一変形例を示す。
この壁部は、シリコン壁１２５と、そのシリコン壁１２５を被覆する酸化シリコン膜１２６、１２７を備えている。シリコン壁１２５は、シリコン基板１００の表面から略垂直方向に伸びており、半導体基板１００の表面を複数の領域に区画している。酸化シリコン膜１２６、１２７は、シリコン壁１２５の側面を被覆している側面酸化シリコン膜１２６と、シリコン壁１２５の上面を被覆している上面酸化シリコン膜１２７を備えている。なお、シリコン壁１２５とシリコン基板１００は、実質的には一体と評価することができる。
この壁部は、例えば次の手順で形成することができる。
シリコン基板１００の表面から所定深さの溝の複数を形成し、残部をシリコン壁１２５にする。その後に、シリコン壁１２５の表面に酸化シリコン膜１２６、１２７を選択的に形成することによって得ることができる。
この壁部も前記の実施例と同様に、壁部で囲まれた部分に窒化ガリウムの半導体層を形成することによって、良質な半導体層を得ることができる。
【００２５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２６】
【図１】半導体積層を製造する過程を示す（１）。
【図２】半導体積層を製造する過程を示す（２）。
【図３】半導体積層を製造する過程を示す（３）。
【図４】半導体積層を製造する過程を示す（４）。
【図５】半導体積層を製造する過程を示す（５）。
【図６】半導体積層を製造する過程を示す（６）。
【図７】壁部の変形例を示す。
【符号の説明】
【００２７】
１０、１００：シリコン基板
２０：酸化シリコン層
２２：壁部
２４：空間
３０：レジスト
４０：溝
４２：半導体層
５０：半導体積層体
１２５：シリコン壁
１２６：側面酸化シリコン膜
１２７：上面酸化シリコン膜
【図１】
2007081255.tif 000003
【図２】
2007081255.tif 000004
【図３】
2007081255.tif 000005
【図４】
2007081255.tif 000006
【図５】
2007081255.tif 000007
【図６】
2007081255.tif 000008
【図７】
2007081255.tif 000009