(57)【要約】【課題】補正データのビット情報を記憶するヒューズと、記憶されたビット情報を検出する検出回路と、検出したビット情報を記憶するラッチ回路からなる補正データを記憶するメモリを備えて、このメモリに記憶された補正データに基づいてアナログ回路の補正を行う補正回路、及びこの補正回路を備えたドライバ回路、並びに映像装置において、再起動操作を行うことなくラッチ回路に正しいビット情報を再読込みする補正回路、及びこの補正回路を備えたドライバ回路、並びに映像装置を提供する。【解決手段】補正回路には、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を設ける。【選択図】図２
2007003635.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる前記補正データを記憶するメモリを備えて、このメモリに記憶された前記補正データに基づいてアナログ回路の補正を行う補正回路において、
前記ヒューズから読出して前記ラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、
このビット情報記憶手段に記憶されたビット情報と前記ラッチ回路に記憶されたビット情報とを比較する比較手段と、
この比較手段での比較結果に基づいて、前記ヒューズからそれぞれビット情報を再度読出して、前記ラッチ回路に記憶させる再読込手段
を備えたことを特徴とするアナログ回路用の補正回路。
【請求項２】
再読込手段では、前記ヒューズから再度読出したビット情報を前記ラッチ回路にそれぞれ再度記憶させる第１のロード信号と、この第１のロード信号に基づいて前記ラッチ回路に前記ビット情報が再度記憶された後にこのビット情報を前記ビット情報記憶手段に記憶させる第２のロード信号を出力することを特徴とする請求項１記載のアナログ回路用の補正回路。
【請求項３】
前記ビット情報記憶手段は、前記ラッチ回路に記憶されたビット情報をそれぞれ記憶する複数のラッチ回路で構成したことを特徴とする請求項１または請求項２に記載のアナログ回路用の補正回路。
【請求項４】
複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる前記補正データを記憶するメモリを有した補正回路によって補正可能としたアナログ回路を備えたドライバ回路において、
前記補正回路は、
前記ヒューズから読出して前記ラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、
このビット情報記憶手段に記憶されたビット情報と前記ラッチ回路に記憶されたビット情報とを比較する比較手段と、
この比較手段での比較結果に基づいて、前記ヒューズからそれぞれビット情報を再度読出して、前記ラッチ回路に記憶させる再読込手段
を備えていることを特徴とするドライバ回路。
【請求項５】
複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる前記補正データを記憶するメモリを有した補正回路によって補正可能としたアナログ回路を備えた映像装置において、
前記補正回路は、
前記ヒューズから読出して前記ラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、
このビット情報記憶手段に記憶されたビット情報と前記ラッチ回路に記憶されたビット情報とを比較する比較手段と、
この比較手段での比較結果に基づいて、前記ヒューズからそれぞれビット情報を再度読出して、前記ラッチ回路に記憶させる再読込手段
を備えていることを特徴とする映像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路における誤差を補正する補正回路、及びこの補正回路を備えたドライバ回路並びに映像装置に関するものである。
【背景技術】
【０００２】
従来、映像装置では、入力されたアナログ信号の映像信号をドライバ回路で所要のデジタル信号の映像信号に変換して画像または動画の表示を行っており、ドライバ回路には、入力されたアナログ信号の映像信号に所要の処理を行うアナログ回路を設けている。
【０００３】
そして、映像装置では、このアナログ回路によって信号調整を行って、その後、アナログ−デジタルコンバータでデジタル信号に変換し、ＬＣＤ（Liquid Crystal Display）などの表示手段で表示している。
【０００４】
昨今では、このアナログ回路は半導体基板上に構成してチップ化されている。したがって、アナログ回路には、回路形成時における製造バラツキによって特性にバラツキが生じやすいので、この特性のバラツキを抑制するためにヒューズを備えた補正回路を設けて、製造工程完了後の検査時に補正回路を用いたアナログ回路の補正を行っている（例えば、特許文献１参照。）。
【０００５】
図４は、補正回路108の一例を示した回路図であって、補正回路108は、アナログ回路107を補正するための適正な補正データをサーチするためのサーチ用レジスタ110と、このサーチ用レジスタ110を用いたサーチ結果に基づいて最適な補正データを記憶する補正データメモリ120と、この補正データメモリ120とサーチ用レジスタ110のいずれか一方の補正データを出力するように切換えるセレクタ130と、デジタル信号である補正データをアナログ信号に変換するデジタル−アナログコンバータ140を備えている。
【０００６】
サーチ用レジスタ110には、補正データ信号入力端子181、クロック信号入力端子182、イネーブル信号入力端子183からそれぞれ補正データ信号、クロック信号、イネーブル信号が入力され、補正データ信号を出力可能としている。
【０００７】
補正データメモリ120は、デジタル信号である補正データ信号の各ビット情報を記憶するヒューズ121と、このヒューズ121で記憶したビット情報を検出する検出回路122と、この検出回路122での検出によって読出されたビット情報を記憶するラッチ回路123を備えており、補正データメモリ120に記憶された補正データを出力する場合には、各ラッチ回路123に記憶されたビット情報を順次出力している。
【０００８】
補正データメモリ120では、映像装置の電源がオン状態となった時に、ロード信号入力端子184から入力されたロード信号をそれぞれのラッチ回路123に入力して、ヒューズ121から読出したビット情報をそれぞれのラッチ回路123に記憶させている。
【０００９】
このように、ヒューズ121で記憶した補正データをラッチ回路123に記憶させることにより、ヒューズ121からのデータ読出しを映像装置の起動時の１回とすることができ、多大な電力消費が生じることを抑制している。
【００１０】
なお、各ヒューズ121への補正データ情報の記憶は、サーチ用レジスタ110を用いた補正データのサーチ後に、記憶させる補正データに相当するように所要のヒューズ121のヒューズカットを行って記憶させており、カット用パルス入力端子185から入力されたカット用パルス信号に基づいてヒューズ121のヒューズカットを行っている。
【００１１】
セレクタ130では、セレクト信号入力端子186から入力されたセレクト信号に基づいて、サーチ用レジスタ110から出力された補正データ信号と、補正データメモリ120から出力された補正データ信号のいずれか一方を選択するようにしており、補正データのサーチ中はサーチ用レジスタ110から出力された補正データ信号を出力するようにしており、補正データメモリ120におけるヒューズ121のヒューズカットを行った後は、補正データメモリ120から出力された補正データ信号を出力するようにしている。
【００１２】
デジタル−アナログコンバータ140では、入力されたデジタル信号の補正データ信号をアナログ信号に変換してアナログ回路107に入力し、このアナログ回路107を補正している。
【特許文献１】特開２００４−１０３８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記したラッチ回路を備えた補正回路を用いた場合には、補正データの読出しを常にラッチ回路からの出力に基づいて行っており、静電ノイズなどによってラッチ回路の記憶状態が変動したときには、補正データメモリから読出した補正データが誤った補正データとなって、アナログ回路を正しく補正できなくなるおそれがあった。
【００１４】
このようにアナログ回路の補正が正しく行われない場合には、この補正回路を備えたドライバ回路が正しく動作せず、映像装置において正しく画像または映像を表示できなくなるおそれがあり、このような場合には、映像装置の電源を一旦オフとして、再起動させることによりラッチ回路に正しい補正データを再読込みさせなければならなかった。
【００１５】
本発明者はこのような現状に鑑み、再起動操作を行うことなくラッチ回路に正しい補正データを再読込みできるようにすべく開発を行い、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１６】
本発明のアナログ回路用の補正回路では、複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる補正データを記憶するメモリを備えて、このメモリに記憶された補正データに基づいてアナログ回路の補正を行う補正回路において、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を備えた。
【００１７】
さらに、再読込手段では、ヒューズから再度読出したビット情報をラッチ回路にそれぞれ再度記憶させる第１のロード信号と、この第１のロード信号に基づいてラッチ回路にビット情報が再度記憶された後にこのビット情報をビット情報記憶手段に記憶させる第２のロード信号を出力することにも特徴を有し、ビット情報記憶手段は、ラッチ回路に記憶されたビット情報をそれぞれ記憶する複数のラッチ回路で構成したことにも特徴を有するものである。
【００１８】
また、本発明のドライバ回路では、複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる補正データを記憶するメモリを有した補正回路によって補正可能としたアナログ回路を備えたドライバ回路において、補正回路が、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を備えているものである。
【００１９】
また、本発明の映像装置では、複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる補正データを記憶するメモリを有した補正回路によって補正可能としたアナログ回路を備えた映像装置において、補正回路が、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を備えているものである。
【発明の効果】
【００２０】
請求項１記載の発明によれば、複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる補正データを記憶するメモリを備えて、このメモリに記憶された補正データに基づいてアナログ回路の補正を行う補正回路において、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を備えたことによって、ラッチ回路に記憶されたビット情報に静電ノイズなどによって変動が生じた場合には、再起動処理を行うことなく自動的にラッチ回路にヒューズに記憶されたビット情報を再度読出すことができる。
【００２１】
請求項２記載の発明によれば、請求項１記載の補正回路において、再読込手段では、ヒューズから再度読出したビット情報をラッチ回路にそれぞれ再度記憶させる第１のロード信号と、この第１のロード信号に基づいてラッチ回路にビット情報が再度記憶された後にこのビット情報をビット情報記憶手段に記憶させる第２のロード信号を出力することによって、ビット情報記憶手段に誤ったビット情報が残留することを防止できる。したがって、誤ったビット情報が残留することによって直ちにヒューズからの再度の読出しが行われることを防止でき、速やかに正常状態に復帰させることができる。
【００２２】
請求項３記載の発明によれば、請求項１または請求項２に記載の補正回路において、ビット情報記憶手段は、ラッチ回路に記憶されたビット情報をそれぞれ記憶する複数のラッチ回路で構成したことによって、ビット情報記憶手段の構成を比較的簡潔とすることができるとともに、比較手段を簡潔に構成できる。
【００２３】
請求項４記載の発明によれば、複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる補正データを記憶するメモリを有した補正回路によって補正可能としたアナログ回路を備えたドライバ回路において、補正回路が、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を備えていることによって、ラッチ回路に記憶されたビット情報に静電ノイズなどによって変動が生じた場合には、速やかにヒューズに記憶されたビット情報をラッチ回路に再度読出すことができるので、異常動作が抑制されたドライバ回路を提供できる。
【００２４】
請求項５記載の発明によれば、複数ビットで構成される補正データのビットごとのデータであるビット情報を記憶するヒューズと、このヒューズに記憶されたビット情報を検出する検出回路と、この検出回路で検出したビット情報を記憶するラッチ回路からなる補正データを記憶するメモリを有した補正回路によって補正可能としたアナログ回路を備えた映像装置において、補正回路が、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を備えていることによって、ラッチ回路に記憶されたビット情報に静電ノイズなどによって変動が生じた場合には、速やかにヒューズに記憶されたビット情報をラッチ回路に再度読出すことができるので、異常動作が抑制された映像装置を提供できる。
【発明を実施するための最良の形態】
【００２５】
本発明のアナログ回路における誤差を補正する補正回路、及びこの補正回路を備えたドライバ回路並びに映像装置では、複数のヒューズで記憶した補正データをラッチ回路に読出して、この読出された補正データを用いて補正回路によってアナログ回路を補正する補正信号を生成しているものであり、特に、ラッチ回路に読出した補正データが静電ノイズなどによって変動した場合に、自動的にヒューズで記憶した補正データを再度読出して、ラッチ回路に再度記憶させているものである。
【００２６】
従来では、補正回路中のラッチ回路で記憶した補正データの一部が静電ノイズなどによって変動した場合には、補正回路を含めた全ての電源をオフ状態にして再起動させなければならなかったが、本発明では、補正回路が自動的にラッチ回路に対して正しい補正データを再度記憶させることにより、再起動処理を行うことなく正常状態に復帰させることができる。
【００２７】
すなわち、補正回路には、ヒューズから読出してラッチ回路にそれぞれ記憶された各ビット情報を記憶するビット情報記憶手段と、このビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とを比較する比較手段と、この比較手段での比較結果に基づいて、ヒューズからそれぞれビット情報を再度読出して、ラッチ回路に記憶させる再読込手段を設けており、ビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とが異なることを比較手段が検出すると、再読込手段によってヒューズから再度読出したビット情報をラッチ回路に記憶させている。
【００２８】
このように補正回路を構成することによって、比較的簡単な構成でラッチ回路を正常状態に復帰させることができる。
【００２９】
なお、補正回路では常にヒューズからそれぞれビット情報を読出して補正データとして出力することも可能であるが、この場合には検出回路と常に動作させることとなるので消費電力が増大するという問題があり、ラッチ回路で記憶したビット情報に異常が生じたときにのみヒューズからビット情報をそれぞれ読出すことにより、消費電力が増大することを抑制できる。
【００３０】
さらに、再読込手段では、ヒューズから再度読出したビット情報をラッチ回路にそれぞれ再度記憶させる第１のロード信号と、この第１のロード信号に基づいてラッチ回路にビット情報が再度記憶された後にこのビット情報をビット情報記憶手段に記憶させる第２のロード信号を出力するようにしている。
【００３１】
したがって、ビット情報記憶手段には、ヒューズから読出されたビット情報に基づく補正データを記憶することができ、ビット情報記憶手段に誤ったビット情報が残留することを防止できる。
【００３２】
すなわち、たとえば、ラッチ回路に記憶されたビット情報を単にそのままビット情報記憶手段に記憶させるようにしていた場合には、ラッチ回路が誤ったビット情報に変わった際に、ビット情報記憶手段には誤ったビット情報を含む補正データが残留することとなり、ラッチ回路に正しい補正データに基づくビット情報が記憶されても、比較手段ではビット情報記憶手段に記憶されたビット情報とラッチ回路に記憶されたビット情報とが異なると判断されることとなり、ラッチ回路にはそれぞれ正しいビット情報が記憶されているにも関わらず再読込手段によってヒューズからの再度の読出しが実行されるおそれがあった。
【００３３】
したがって、実質的には不必要なヒューズからのビット情報の読出処理が実行されることにより余分な電力消費が生じ、省電力化を阻害するおそれがあるが、第２のロード信号によってビット情報記憶手段にもヒューズから再度読出したビット情報を速やかに記憶させることにより、ビット情報記憶手段に誤ったビット情報が残留することを防止できる。
【００３４】
特に、ビット情報記憶手段は、ラッチ回路に記憶されたビット情報をそれぞれ記憶する複数のラッチ回路で構成することにより、ビット情報記憶手段の構成を比較的簡潔とすることができるとともに、比較手段を簡潔に構成できる。
【００３５】
以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態の映像装置Ａの概略ブロック図である。
【００３６】
この映像装置Ａは、ＬＣＤ（Liquid Crystal Display）からなる表示部１を備えており、さらに映像信号入力端子２から入力された映像信号を増幅する増幅回路３と、増幅された映像信号から輝度信号と搬送色信号とを分離生成するＹ／Ｃ分離回路４と、この分離生成Ｙ／Ｃ分離器４で生成された輝度信号と搬送色信号とから赤色成分信号と緑色成分信号と青色成分信号を生成するＲＧＢデコーダ回路５と、このＲＧＢデコーダ回路５で生成された赤色成分信号と緑色成分信号と青色成分信号から表示部１で出力可能なデジタル信号の赤色成分信号と緑色成分信号と青色成分信号を生成するＲＧＢドライバ回路６を備えている。
【００３７】
特に、ＲＧＢドライバ回路６には、ＲＧＢデコーダ回路５から入力されたアナログ信号の赤色成分信号と緑色成分信号と青色成分信号に所要の処理を行うためのアナログ回路７を設けており、さらに、ＲＧＢドライバ回路６には、アナログ回路７での処理おける補正を行うための補正回路８を設けている。
【００３８】
補正回路８は、図２に示すように、アナログ回路７を補正するための適正な補正データをサーチするためのサーチ用レジスタ10と、このサーチ用レジスタ10を用いたサーチ結果に基づいて最適な補正データを記憶する補正データメモリ20と、この補正データメモリ20とサーチ用レジスタ10のいずれか一方の補正データを出力するように切換えるセレクタ30と、デジタル信号である補正データをアナログ信号に変換するデジタル−アナログコンバータ40（以下、「ＤＡＣ」と表記する）を備えている。
【００３９】
さらに、本実施形態の補正回路８は、後述するように補正データメモリ20に記憶されている補正データを記憶するビット情報記憶手段であるバックアップメモリ50と、このバックアップメモリ50に記憶された補正データと補正データメモリ20に記憶された補正データとを比較する比較手段である比較器60と、この比較器60での比較結果に基づいて補正データメモリ20において再度の読込処理を実行させる再読込手段である再読込制御回路70を設けている。
【００４０】
サーチ用レジスタ10には、補正データ信号入力端子81、クロック信号入力端子82、イネーブル信号入力端子83からそれぞれ補正データ信号、クロック信号、イネーブル信号が入力され、補正データ信号を出力可能としている。
【００４１】
そして、サーチ用レジスタ10に入力された複数の補正データ信号を逐次アナログ回路７に入力することにより適正な補正データのサーチを行って、アナログ回路７の補正が最も適正となる補正データを特定している。
【００４２】
補正データメモリ20は、デジタル信号である補正データ信号の各ビットのビット情報を物理的に記憶する複数のヒューズ21と、各ヒューズ21で記憶したビット情報をそれぞれ検出する検出回路22と、この検出回路22での検出によって読出されたビット情報をそれぞれ記憶するラッチ回路23を備えており、補正データメモリ20に記憶された補正データを出力する場合には、各ラッチ回路23に記憶されたビット情報を順次出力している。
【００４３】
ヒューズ21と検出回路22とラッチ回路23は、それぞれ補正データのデータサイズ、すなわちビット数分だけ設けており、ヒューズ21では、後述するヒューズカットを行うか否かによってビット情報としての「０」または「１」を物理的に記憶している。
【００４４】
また、補正データメモリ20では、映像装置Ａの電源がオン状態となった時にラッチ回路23に初期ロード信号を入力して、検出回路22によってヒューズ21から読出したビット情報をそれぞれのラッチ回路23に記憶させている。図２中、84は初期ロード信号が入力される初期ロード信号入力端子であり、ＡＮＤ回路71を介して初期ロード信号を各ラッチ回路23に入力している。
【００４５】
各ヒューズ21への補正データ情報の記憶は、サーチ用レジスタ10を用いた補正データのサーチ後に、記憶させる補正データに相当するように所要のヒューズ21をカットするヒューズカットを行って記憶させており、カット用パルス入力端子85から入力されたカット用パルス信号に基づいて所要のヒューズ21のヒューズカットを行っている。
【００４６】
セレクタ30では、セレクト信号入力端子86から入力されたセレクト信号に基づいて、サーチ用レジスタ10から出力された補正データ信号と、補正データメモリ20から出力された補正データ信号のいずれか一方を選択するようにしており、補正データのサーチ中はサーチ用レジスタ10から出力された補正データ信号を出力するようにしており、補正データメモリ20におけるヒューズ21のヒューズカットを行った後は、補正データメモリ20から出力された補正データ信号を出力するようにしている。
【００４７】
ＡＤＣ40では、入力されたデジタル信号の補正データ信号をアナログ信号に変換してアナログ回路７に入力して、このアナログ回路７を補正している。
【００４８】
バックアップメモリ50は、補正データメモリ20におけるヒューズ21から読出してラッチ回路23にそれぞれ記憶された各ビット情報を記憶しており、特に、バックアップメモリ50は、補正データメモリ20に設けたラッチ回路23と同数のラッチ回路で構成し、補正データメモリ20のラッチ回路23に記憶されたビット情報を、バックアップメモリ50の所定のラッチ回路にそれぞれ記憶させることにより、補正データメモリ20に記憶した補正データをバックアップメモリ50で記憶している。
【００４９】
バックアップメモリ50を複数のラッチ回路で構成したことによって、バックアップメモリ50の構成を比較的簡潔とすることができるとともに、バックアップメモリ50に記憶された補正データと補正データメモリ20に記憶された補正データとを比較する比較器60の構成を簡潔とすることができる。
【００５０】
比較器60は、バックアップメモリ50の各ラッチ回路に記憶されたビット情報と、そのラッチ回路にビット情報を記憶させた補正データメモリ20のラッチ回路23で記憶しているビット情報とを比較して、ビット情報が不一致となるビットの有無を順次確認し、ビット情報が不一致となるビットが存在する場合にフラグを立てるようにしている。
【００５１】
再読込制御回路70は、比較器60のフラグを検出してエラー検出信号を出力するエラー検出回路72と、このエラー検出回路72から出力されたエラー検出信号に基づいて補正データメモリ20のラッチ回路23にビット情報の再読込を行わせる第１ロード信号を生成して出力する第１ロード信号生成回路73と、この第１ロード信号生成回路73から出力された第２ロード信号に基づいてバックアップメモリ50のラッチ回路にビット情報の再読込を行わせる第２ロード信号を生成して出力する第２ロード信号生成回路74を備えている。
【００５２】
第１ロード信号生成回路73は、必要に応じて適宜の長さのパルス長としたパルス波からなる第１ロード信号を生成可能としている。この第１ロード信号はＡＮＤ回路71を介して各ラッチ回路23に入力され、ラッチ回路23への各ビット情報の再読込みを行わせている。
【００５３】
さらに、第１ロード信号はＯＲ回路75を介して第２ロード信号生成回路74に入力され、この第２ロード信号生成回路74では、第１ロード信号のエッジを検出して図３に示す第２ロード信号を生成してバックアップメモリ50のラッチ回路に入力し、第１ロード信号に基づいて補正データメモリ20のラッチ回路23に記憶された各ビット情報を、バックアップメモリ50のラッチ回路に記憶させている。
【００５４】
したがって、補正データメモリ20に記憶された補正データと、バックアップメモリ50に記憶された補正データとを一致させることができ、バックアップメモリ50に誤ったビット情報に基づいた補正データが残留することを防止して、誤ったビット情報の残留によるヒューズ21からのビット情報の再読出しが行われることによる電力消費が生じることを防止できる。
【００５５】
また、第２ロード信号生成回路74では、映像装置Ａの電源投入時にもバックアップメモリ50のラッチ回路に補正データメモリ20の各ラッチ回路23に記憶されたビット情報を記憶するために、ＯＲ回路75を介してフラグ信号入力端子87から入力された電源の投入を検出するフラグ信号を入力している。
【００５６】
このように、補正回路８にバックアップメモリ50と、比較器60と、再読込制御回路70を設けて、補正データメモリ20に記憶された補正データをバックアップメモリ50でも記憶して、補正データメモリ20に変動が生じたことをバックアップメモリ50で記憶した補正データと比較することによって検出可能としていることにより、補正データメモリ20に変動が生じたこと速やかに検出できるとともに、ヒューズ21に記憶された各ビット情報を補正データメモリ20のラッチ回路23に再読出しして、自動的に正しい補正データの記憶状態に復帰させることができる。
【００５７】
なお、バックアップメモリ50もラッチ回路で構成していることにより静電ノイズによってバックアップメモリ50が記憶している補正データが変動する場合があるが、その場合でも、ヒューズ21に記憶された各ビット情報を補正データメモリ20のラッチ回路23に再読出しするとともに、再読出しされた各ビット情報がバックアップメモリ50の所要のラッチ回路に記憶されるので、アナログ回路７を適正に補正することができる状態を維持することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態に係る映像装置の概略ブロック図である。
【図２】本発明の実施形態に係る補正回路の概略ブロック図である。
【図３】第１ロード信号と第２ロード信号の関係を示すタイミングチャートである。
【図４】従来の補正回路の概略ブロック図である。
【符号の説明】
【００５９】
Ａ  映像装置
６  ＲＧＢドライバ回路
７  アナログ回路
８  補正回路
10  サーチ用レジスタ
20  補正データメモリ
21  ヒューズ
22  検出回路
23  ラッチ回路
30  セレクタ
40  デジタル−アナログコンバータ
50  バックアップメモリ
60  比較器
70  再読込制御回路
71  ＡＮＤ回路
72  エラー検出回路
73  第１ロード信号生成回路
74  第２ロード信号生成回路
75  ＯＲ回路
81  補正データ信号入力端子
82  クロック信号入力端子
83  イネーブル信号入力端子
84  初期ロード信号入力端子
85  カット用パルス入力端子
86  セレクト信号入力端子
87  フラグ信号入力端子
【図１】
2007003635.tif 000003
【図２】
2007003635.tif 000004
【図３】
2007003635.tif 000005
【図４】
2007003635.tif 000006