(57)【要約】【課題】  各ユニットに対して十分な待ち時間を設定することが可能になるとともにプログラムの内容および作成の手間を簡略化することができる半導体試験装置を提供すること。【解決手段】  被測定デバイスに対して試験を行う複数のユニットと、複数のユニットのそれぞれを制御するテスタプロセッサ１００と、テスタプロセッサ１００から複数のユニットに対して送信される動作指示を中継するローカルブリッジ回路１２０とを備えている。ローカルブリッジ回路１２０は、テスタプロセッサ１００から送られてくる動作指示を格納して該当する各ユニットに向けて入力順に出力するライトバッファ１２２、順番待ちバッファ１２４と、順番待ちバッファ１２４を経由して起動されて所定時間経過を検出するタイマ１３０と、タイマ１３０が起動された後に所定時間経過が検出されるまで順番待ちバッファ１２４からの動作指示の出力を停止する転送制御部１２６とを備える。【選択図】        図２
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【特許請求の範囲】
【請求項１】
被測定デバイスに対して試験を行う複数のユニットと、前記複数のユニットのそれぞれを制御するプロセッサと、前記プロセッサから前記複数のユニットに対して送信される動作指示を中継するブリッジ手段とを備える半導体試験装置において、
前記ブリッジ手段は、前記プロセッサから送られてくる前記動作指示を格納して該当する前記ユニットに向けて入力順に出力する第１のバッファと、前記第１のバッファを経由して起動されて所定時間経過を検出するタイマと、前記タイマが起動された後に所定時間経過が検出されるまで前記第１のバッファからの前記動作指示の出力を停止する出力停止手段とを備えることを特徴とする半導体試験装置。
【請求項２】
請求項１において、
前記ブリッジ手段と前記プロセッサは第１のバスによって接続され、前記ブリッジ手段と前記複数のユニットは前記第１のバスよりもデータの転送速度が遅い第２のバスによって接続されていることを特徴とする半導体試験装置。
【請求項３】
請求項１または２において、
前記プロセッサは、前記動作指示とともに前記タイマを起動する起動指示を所定の順番で出力し、この順番で前記動作指示と前記起動指示が前記第１のバッファを介して出力され、前記第１のバッファから出力された前記起動指示に応じて前記タイマが起動されることを特徴とする半導体試験装置。
【請求項４】
請求項３において、
前記プロセッサによって実行されるテストプログラムには、前記ユニットに対する起動指示を行う第１のステートメントと、前記タイマに対する起動指示を行う第２のステートメントとが含まれており、
前記プロセッサによって、所定の待ち時間を確保したい前記ユニットに対応する前記第１のステートメントの次に前記第２のステートメントが実行されることを特徴とする半導体試験装置。
【請求項５】
請求項２において、
前記ブリッジ手段は第１のバスに接続された第２のバッファをさらに有するとともに、前記第１のバッファの出力側が前記第２のバスに接続されており、前記プロセッサから出力される前記動作指示が前記第２のバッファ、前記第１のバッファを経由して前記複数のユニットのいずれかに送信されることを特徴とする半導体試験装置。
【請求項６】
請求項３または４において
前記複数のユニットには、前記被測定デバイスに電圧印加および電流供給を行う直流電源ユニットが含まれており、
前記プロセッサは、前記直流電源ユニットに対して前記被測定デバイスへの電圧印加あるいは電流供給を開始する動作指示を行った後に、前記タイマに対する起動指示を行うことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサと各ユニットとの間が速度の異なる複数のバスを介して接続されている半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は複数のユニットを組み合わせて構成されており、各ユニットとテスタプロセッサ（あるいはテスタコントローラ）との間はテスタバスを介して接続されている（例えば、特許文献１参照。）。
【０００３】
最近のプロセッサを搭載した各種の装置では、転送速度が異なる複数種類のバスを備えたものが多い。例えば、パーソナルコンピュータ等では、ＣＰＵと高速バスであるＰＣＩバスとの間がチップセットを介して接続されており、このＰＣＩバスと低速バスとがブリッジ回路を介して接続されている。半導体試験装置のバス構成もパーソナルコンピュータ等と類似した構成を有しており、タイミング発生器等の各ユニットが比較的低速のテスタバスに接続されており、このテスタバスがブリッジ回路を介して高速バスに接続され、最終的にテスタプロセッサに接続されている。ところで、ブリッジ回路は、速度が異なる２種類のバスの間でデータの送受信を行うものであるため、速度差を調整するためにバッファを備えている。
【特許文献１】特開２００２−１３１３９７号公報（第６−９頁、図３−８）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１等に開示された半導体試験装置に備わった各ユニットに対してテスタプロセッサから各種の動作指示を行う場合を考えると、動作指示の対象となるユニットによっては動作指示を与えた後に所定の待ち時間が必要なものがある。例えば、電源ユニットに対して試験に必要な電圧設定の指示を行った場合には、設定した電圧に達するまでにある程度の時間が必要であるため、この時間を確保するために待ち時間を設定する必要がある。ところが、テストプロセッサと電源ユニットの間に速度が異なる複数のバスが存在すると、テスタプロセッサから電源設定用のコマンドを出力した後に所定の待ち時間を確保しても、実際に電源ユニットに電源設定用のコマンドが送られた後にこの待ち時間が確保されるとは限らないという問題があった。このため、電源設定用のコマンドを出力した後に単に待ち時間を設定するだけでは電源ユニットの動作を安定させるには不十分であり、待ち時間が確実に確保されるようなプログラムを工夫して作成する必要があり、プログラムの作成が煩雑になるとともにプログラムの内容自体が複雑になるという問題があった。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は、各ユニットに対して十分な待ち時間を設定することが可能になるとともにプログラムの内容および作成の手間を簡略化することができる半導体試験装置を提供することにある。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の半導体試験装置は、被測定デバイスに対して試験を行う複数のユニットと、複数のユニットのそれぞれを制御するプロセッサと、プロセッサから複数のユニットに対して送信される動作指示を中継するブリッジ手段とを備ており、ブリッジ手段は、プロセッサから送られてくる動作指示を格納して該当するユニットに向けて入力順に出力する第１のバッファと、第１のバッファを経由して起動されて所定時間経過を検出するタイマと、タイマが起動された後に所定時間経過が検出されるまで第１のバッファからの動作指示の出力を停止する出力停止手段とを備えている。各ユニットに動作指示を行うバッファ（第１のバッファ）を経由してタイマが起動され、その後所定時間が経過するまで各ユニットに対する次の動作指示の出力が停止されるため、直前に動作指示を受け取ったユニットにおいて確実に待ち時間を確保することができる。
【０００７】
また、上述したブリッジ手段とプロセッサは第１のバスによって接続され、ブリッジ手段と複数のユニットは第１のバスよりもデータの転送速度が遅い第２のバスによって接続されていることが望ましい。これにより、データの転送速度が速い第１のバスにプロセッサが接続され、転送速度が遅い第２のバスに各ユニットが接続されている場合に、実際に第２のバスを経由して各ユニットに動作指示が送信された後にタイマを起動することができるため、転送速度が異なる第１および第２のバスを介してタイマの起動指示が送られる場合であっても、各ユニットに必要な待ち時間を確保することが可能になる。
【０００８】
また、上述したプロセッサは、動作指示とともにタイマを起動する起動指示を所定の順番で出力し、この順番で動作指示と起動指示が第１のバッファを介して出力され、第１のバッファから出力された起動指示に応じてタイマが起動されることが望ましい。これにより、各ユニットに動作指示を送信するタイミングを待ち時間分遅らせることが可能になる。
【０００９】
また、上述したプロセッサによって実行されるテストプログラムには、ユニットに対する起動指示を行う第１のステートメントと、タイマに対する起動指示を行う第２のステートメントとが含まれており、プロセッサによって、所定の待ち時間を確保したいユニットに対応する第１のステートメントの次に第２のステートメントが実行されることが望ましい。これにより、動作指示を送ったユニットが動作を開始した後にこのユニットにおいて確実に待ち時間を確保することができるとともに、このような待ち時間の確保のためにタイマ起動を指示するステートメントを追加するだけでよいためテストプログラムの内容および作成の手間を簡略化することができる。
【００１０】
また、上述したブリッジ手段は第１のバスに接続された第２のバッファをさらに有するとともに、第１のバッファの出力側が第２のバスに接続されており、プロセッサから出力される動作指示が第２のバッファ、第１のバッファを経由して複数のユニットのいずれかに送信されることが望ましい。これにより、第１および第２のバスにおけるデータの転送速度の差を調整することが容易になるとともに、転送速度の差を調整した結果第２のバスを経由して各ユニットに送信される動作指示の出力タイミングや出力間隔が変更された場合であっても確実に各ユニットに対して待ち時間を設定することができる。
【００１１】
また、上述した複数のユニットには、被測定デバイスに電圧印加および電流供給を行う直流電源ユニットが含まれており、プロセッサは、直流電源ユニットに対して被測定デバイスへの電圧印加あるいは電流供給を開始する動作指示を行った後に、タイマに対する起動指示を行うことが望ましい。これにより、電源ユニットにおいて電圧印加動作あるいは電流供給動作を開始した後に電圧値あるいは電流値が安定するまで必要な待ち時間を、簡単なテストプログラムによって確実に確保することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した一実施形態の半導体試験装置について詳細に説明する。図１は、一実施形態の半導体試験装置の構成を示す図である。図１に示す半導体試験装置は、半導体メモリ等の被測定デバイス（ＤＵＴ）に対して各種の試験を行うために、プロセッサユニット（ＰＵ）１０、パターンジェネレータユニット（ＰＧＵ）２０、タイミングジェネレータユニット（ＴＧＵ）３０、フォーマットコントロールユニット（ＦＣＵ）４０、ＤＣ試験・プログラマブル電源ユニット（ＤＰＵ）５０、テスタヘッドユニット（ＴＨＵ）６０を含んで構成されている。これらの各ユニットは、テスタバス２００を介して接続されている。各ユニット間でデータを送受信するための接続形態としては様々な形態が考えられるが、図１に示す例では、各ユニットがテスタバス２００を介してデイジーチェーン接続されている。
【００１３】
プロセッサユニット１０は、所定のテストプログラムを実行してＤＵＴ９０に対する機能試験やＤＣ試験等を行うために、半導体試験装置の全体を制御する。プロセッサユニット１０によってテストプログラムが実行されると、動作指示の内容が含まれるコマンドが各ユニットに対して送られる。各ユニットでは、このコマンドを受け取ることにより所定の動作を行う。
【００１４】
タイミングジェネレータユニット３０は、試験動作の基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。パターンジェネレータユニット２０は、ＤＵＴ９０の各ピンに入力するパターンデータを発生する。フォーマットコントロールユニット４０は、パターンジェネレータユニット２０によって発生したパターンデータと、タイミングジェネレータユニット３０によって生成したタイミングエッジとに基づいて、ＤＵＴ９０に対する波形制御を行う。
【００１５】
ＤＣ試験・プログラマブル電源ユニット（ＤＰＵ）５０は、ＤＣ（直流）試験に必要な定電圧あるいは定電流を発生する。これらの定電圧、定電流の値はテストプログラムのステートメントによって規定されており、所定範囲で任意に変更することができる。また、これらの定電圧、定電流の生成動作を開始してからその電圧値、電流値が安定するまでに所定の時間を要するため、これらの生成動作が開始された後、所定の待ち時間（例えば１０ｍｓ）が設定されるものとする。
【００１６】
テスタヘッドユニット６０は、ＤＵＴ９０が搭載されたソケットボードに接続されるマザーボードと、ＤＵＴ９０のドライバピンに実際に入力する信号を生成するドライバを有するドライバチャネルや、ＤＵＴ９０のＩＯピンに入力する信号を生成するドライバとこのＩＯピンから出力される信号の論理を判定するコンパレータとを有するＩＯチャネルを含むピンエレクトロニクスとを備えている。
【００１７】
図２は、プロセッサユニット１０の詳細構成を示す図である。図２に示すように、プロセッサユニット１０は、テスタプロセッサ（ＴＰ）１００、ホストブリッジ回路１１０、ローカルブリッジ回路１２０を備えている。テスタプロセッサ１００とホストブリッジ回路１１０は相互に高速バス２１０を介して接続されている。この高速バス２１０には、他に主記憶（半導体メモリ）等が接続されている。また、ホストブリッジ回路１１０とローカルブリッジ回路１２０は相互に中速バス２２０を介して接続されている。この中速バスには、他にハードディスク装置や外部のワークステーションとの間でデータの入出力を行うインタフェースボード等が接続されている。なお、高速バス２１０、中速バス２２０は、データの転送速度に着目した名称であった、高速バス２１０、中速バス２２０、テスタバス２００の順でデータの転送速度が遅くなる。
【００１８】
テスタプロセッサ１００は、ハードディスク装置や主記憶に格納されたテストプログラムの各ステートメントを実行し、その内容に応じたコマンドを出力する。ホストブリッジ回路１１０は、高速バス２１０と中速バス２２０との間でデータの転送を行う。ローカルブリッジ回路１２０は、中速バス２２０とテスタバス２００との間でデータの転送を行う。
【００１９】
図２に示すように、ローカルブリッジ回路１２０は、ライトバッファ１２２、順番待ちバッファ１２４、転送制御部１２６、内部レジスタ１２８、タイマ１３０を備えている。ライトバッファ１２２は、ホストブリッジ回路１１０から中速バス２２０を経由して入力されるデータを順に格納し、格納した順に出力する先入れ先出しメモリである。また、順番待ちバッファ１２４は、ライトバッファ１２２から読み出された入力されるデータを順に格納し、格納した順に出力する先入れ先出しメモリである。なお、ライトバッファ１２２や順番待ちバッファ１２４に格納されて読み出されるデータには、テストプログラムの各ステートメントを実行した際に出力されるコマンドやこのコマンドに付随するアドレス情報も含まれている。
【００２０】
転送制御部１２６は、ライトバッファ１２２および順番待ちバッファ１２４を介したデータの転送動作を制御する。内部レジスタ１２８は、所定の格納領域を有しており、テスタプロセッサ１００からローカルブリッジ回路１２０に対して動作指示を行う場合に用いられる。例えば、ローカルブリッジ回路１２０に対する動作指示を実行するテストプログラムのステートメントが実行されると、この動作指示を示すコマンドと動作指示の内容を示すデータとがライトバッファ１２２に入力される。このコマンドの内容をデコードすることによりローカルブリッジ回路１２０に対する動作指示であることと動作指示の種類がわかり、動作指示の種類に対応した内部レジスタ１２８の格納領域に、コマンドとともに送られてきたデータが格納される。なお、このような内部レジスタ１２８へのデータの格納は、ライトバッファ１２２から出力されたコマンドに基づいて行われる場合と、さらに順番待ちバッファ１２４を経由した後に出力されるコマンドに基づいて行われる場合とがある。本実施形態では、タイマ１３０を起動する動作指示については、順番待ちバッファ１２４からこの動作指示を示すコマンドが出力されたときに、内部レジスタ１２８の対応する特定の格納領域にこのコマンドに付随するデータが格納される。このデータは、動作の待ち時間を示すものであり、このデータが内部レジスタ１２８の特定の格納領域に格納されることでタイマ１３０が起動され、特定の格納領域に格納されたデータで示される待ち時間が経過した後に（起動後に所定時間経過が検出されたときに）タイマ１３０からタイムアップ信号が出力される。転送制御部１２６は、タイマ１３０が起動されると、次にタイムアップ信号が出力されるまで、順番待ちバッファ１２４から次のコマンドを出力する動作を停止する。
【００２１】
上述したローカルブリッジ回路１２０がブリッジ手段に、順番待ちバッファ１２４が第１のバッファに、ライトバッファ１２２が第２のバッファに、転送制御部１２６が出力停止手段にそれぞれ対応する。また、テスタバス２００が第２のバスに、中速バス２２０、高速バス２１０が第１のバスにそれぞれ対応する。さらに、ＤＣ試験・プログラマブル電源ユニット（ＤＰＵ）５０が直流電源ユニットに対応する。
【００２２】
本実施形態の半導体試験装置はこのような構成を有しており、次にその動作を説明する。図３は、テストプログラムを実行して各ユニットに対して動作指示を行う際のタイミングを示す図である。図３において、（１）〜（６）はテストプログラムに含まれる一部のステートメントを示している。この中で、「ＷＴ」は動作指示を示すライトコマンドを示している。「ＡＤＲ」はライトコマンドの送信先となるアドレス情報であり、「ＡＤＲ＿ＰＧ＿…」がパターンジェネレータユニット２０を、「ＡＤＲ＿ＴＧ＿…」がタイミングジェネレータユニット３０を、「ＡＤＲ＿ＤＰＵ＿…」がＤＣ電源・プログラマブル電源ユニット５０をそれぞれ示している。「ＤＡＴＡ」は動作指示の具体的内容を示すデータである。また、「ＷＡＩＴ」はローカルブリッジ回路１２０内のタイマ１３０を起動してコマンドの出力待ち時間を設定する起動指示を示すウェイトコマンドであり、続く「１０ＭＳ」が待ち時間が１０ｍｓであることを示すデータである。このデータが内部レジスタ１２８の特定の格納領域に書き込まれる。
【００２３】
また、（１）〜（６）の各ステートメントの具体的内容は以下のようになる。
（１）ＷＴ  ＡＤＲ＿ＰＧ＿１００    ０ｘ１２５６９ａｄｅ  ；テストパターン設定
（２）ＷＴ  ＡＤＲ＿ＴＧ＿３００    ０ｘ００００１２２３  ；タイミング値設定
（３）ＷＴ  ＡＤＲ＿ＤＰＵ＿５００  ０ｘ００００ａａｂｄ  ；電圧値設定
（４）ＷＴ  ＡＤＲ＿ＤＰＵ＿６００  ０ｘ０００００００１  ；ＤＵＴへの電圧印加開始
（５）ＷＡＩＴ  １０ＭＳ                                  ；リファレンス電圧値に達するまで待つ（待ち時間１０ｍｓ）
（６）ＷＴ  ＡＤＲ＿ＰＧ＿２００    ０ｘ０００００００１  ；パターン発生開始
これらの各ステートメントが実行されると、図３においてこれらの各ステートメントの右側に示されたタイミング（（１）〜（６）が付された矩形枠で示されたタイミング）で、対応するコマンドがテスタプロセッサ１００から出力される。この時点では、各コマンドはほとんど間を空けずに出力されている。
【００２４】
また、図３において、「ユニットアクセス間隔」は、実際に各ユニットにコマンドが送られるタイミングを示している。テスタプロセッサ１００から出力された各コマンドは、ホストブリッジ回路１１０およびローカルブリッジ回路１２０を経由して各ユニットに送られるため、ローカルブリッジ回路１２０からテスタバス２００に出力されるタイミングは連続しておらず、適当な間隔が空けられることになる。
【００２５】
ところで、（４）に示されたステートメントに対応するライトコマンドがローカルブリッジ回路１２０内の順番待ちバッファ１２４から出力された後に、（５）に示されたステートメントに対応するウェイトコマンドが順番待ちバッファ１２４から出力されるが、このウェイトコマンドの出力動作に対応してタイマ１３０が起動されるため、その後１０ｍｓの待ち時間が経過するまで、次のコマンド（（６）に示されたステートメントに対応するライトコマンド）を順番待ちバッファ１２４から出力する動作が停止される。このため、図３に示すように、（４）に示されたステートメントに対応するライトコマンドが出力されてから（６）に示されたステートメントに対応するライトコマンドが出力されるまでの間に１０ｍｓの待ち時間が確保される。
【００２６】
このように、本実施形態の半導体試験装置では、テスタプロセッサ１００から各ユニットに動作指示を行う順番待ちバッファ１２４を経由してタイマ１３０が起動され、その後所定時間が経過するまで各ユニットに対する次の動作指示の出力が停止されるため、直前に動作指示を受け取ったユニットにおいて確実に待ち時間を確保することができる。データの転送速度が速い高速バス２１０にテスタプロセッサ１００が接続され、転送速度が遅いテスタバス２００に各ユニットが接続されている場合に、実際にテスタバス２００を経由して各ユニットに動作指示が送信された後にタイマ１３０を起動することができるため、転送速度が異なる複数のバスを介してタイマ１３０の起動指示が送られる場合であっても、各ユニットに必要な待ち時間を確保することが可能になる。
【００２７】
また、テスタプロセッサ１００によって実行されるテストプログラムには、各ユニットに対する起動指示を行う第１のステートメント（ＷＴで始まるステートメント）と、タイマ１３０に対する起動指示を行う第２のステートメント（ＷＡＩＴで始まるステートメント）とが含まれており、テスタプロセッサ１００によって、所定の待ち時間を確保したいユニットに対応する第１のステートメントの次に第２のステートメントが実行される。これにより、動作指示を送ったユニットが動作を開始した後にこのユニットにおいて確実に待ち時間を確保することができるとともに、このような待ち時間の確保のためにタイマ起動を指示するステートメントを追加するだけでよいためテストプログラムの内容および作成の手間を簡略化することができる。
【００２８】
また、ローカルブリッジ回路１２０にライトバッファ１２２と順番待ちバッファ１２４を備えることにより、テスタバス２００と中速バス２２０、高速バス２１０におけるデータの転送速度の差を調整することが容易となるとともに、転送速度の差を調整した結果テスタバス２００を経由して各ユニットに送信される動作指示の出力タイミングや出力間隔が変更された場合であっても確実に各ユニットに対して待ち時間を設定することができる。
【００２９】
また、ＤＣ試験・プログラマブル電源ユニット５０に対してライトコマンドを出力した後にウェイトコマンドを出力することにより、ＤＣ試験・プログラマブル電源ユニット５０において電圧印加動作を開始した後に電圧値が安定するまで必要な待ち時間を、簡単なテストプログラムによって確実に確保することができる。
【００３０】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、テスタバス２００を介して各ユニットがデイジーチェーン接続された場合について説明したが、バス接続の形態は必ずしもデイジーチェーン接続だけでなく、スター接続等の他の接続形態であってもよい。
【００３１】
また、上述した実施形態では、ＤＣ試験・プログラマブル電源ユニット５０に対して電圧値を設定して電圧印加を開始した後に所定の待ち時間を確保したが、電流値を設定して定電流供給を開始した後に所定の待ち時間を確保するようにしてもよい。また、ＤＣ試験・プログラマブル電源ユニット５０以外の各ユニットに動作指示を送った後に所定の待ち時間を確保するようにしてもよい。
【図面の簡単な説明】
【００３２】
【図１】一実施形態の半導体試験装置の構成を示す図である。
【図２】プロセッサユニットの詳細構成を示す図である。
【図３】テストプログラムを実行して各ユニットに対して動作指示を行う際のタイミングを示す図である。
【符号の説明】
【００３３】
１０  プロセッサユニット（ＰＵ）
２０  パターンジェネレータユニット（ＰＧＵ）
３０  タイミングジェネレータユニット（ＴＧＵ）
４０  フォーマットコントロールユニット（ＦＣＵ）
５０  ＤＣ試験・プログラマブル電源ユニット（ＤＰＵ）
６０  テスタヘッドユニット（ＴＨＵ）
１００  テスタプロセッサ（ＴＰ）
１１０  ホストブリッジ回路
１２０  ローカルブリッジ回路
１２２  ライトバッファ
１２４  順番待ちバッファ
１２６  転送制御部
１２８  内部レジスタ
１３０  タイマ
２００  テスタバス
２１０  高速バス
２２０  中速バス
【図１】
2007047008.tif 000003
【図２】
2007047008.tif 000004
【図３】
2007047008.tif 000005