(57)【要約】【課題】本発明は、静電気放電保護素子に関し、静電気放電保護素子を大型化することなく、静電気放電特性を向上させることを課題とする。【解決手段】半導体基板１１に形成されたＰウェル領域１２に、ドレイン領域２１と同じ導電型の不純物よりなり、ドレイン領域２１よりも不純物濃度が低い低濃度不純物領域３０をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けた。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１の電極が接続される第１の接続領域を複数備えたソース領域と、
前記半導体基板上に形成され、第２の電極が接続される第２の接続領域を複数備えたドレイン領域と、
ゲート電極の下方に位置する前記半導体基板に設けられたチャネル領域と、
前記チャネル領域の前記ドレイン領域側に位置する前記半導体基板に設けられたＬＤＤ領域とを備え、
前記複数の第１の接続領域がそれぞれ前記第２の接続領域と対向するように配置された静電気放電保護素子であって、
前記ドレイン領域と前記ＬＤＤ領域との間に位置する前記半導体基板に、前記ドレイン領域及びＬＤＤ領域と接触するように複数の低濃度不純物領域を設け、
前記複数の低濃度不純物領域は、前記ドレイン領域と同じ導電型の不純物よりなり、前記ドレイン領域よりも不純物濃度が低いことを特徴とする静電気放電保護素子。
【請求項２】
前記複数の低濃度不純物領域は、前記複数の第１の接続領域と該複数の第１の接続領域と対向する前記第２の接続領域とを結ぶ線上に配置したことを特徴とする請求項１記載の静電気放電保護素子。
【請求項３】
前記複数の低濃度不純物領域は、前記ＬＤＤ領域の不純物濃度と略等しいことを特徴とする請求項１記載の静電気放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電保護素子に係り、特に、外部からの静電気から内部回路を保護する静電気放電保護素子に関する。
【背景技術】
【０００２】
従来、半導体装置には、外部からの静電気により内部回路が破壊されることを防止するための静電気放電保護素子が設けられている。
【０００３】
図２９は、従来の静電気放電保護素子の断面図である。図２９において、Ｘ１，Ｘ１方向はゲート電極１０４の延在方向と直交する方向を示しており、Ｙ１，Ｙ１方向はゲート電極１０４の延在方向を示している。また、図２９に示すＷ２は、Ｎ型不純物領域１０８のＸ１，Ｘ１方向の幅（以下、「幅Ｗ２」とする）を示している。
【０００４】
図２９を参照するに、従来の静電気放電保護素子１００は、半導体基板１０１と、フィールド酸化膜１０２と、ゲート酸化膜１０３と、ゲート電極１０４と、ソース領域１０６と、ドレイン領域１０７と、Ｎ型不純物領域１０８とを有する。
【０００５】
フィールド酸化膜１０２は、ゲート酸化膜１０３、ゲート電極１０４、ソース領域１０６、ドレイン領域１０７、及びＮ型不純物領域１０８が形成された半導体基板１０１のアクティブ領域を囲むように半導体基板１０１に配設されている。ゲート酸化膜１０３は、ゲート電極１０４の形成領域に対応する半導体基板１０１上に設けられている。ゲート電極１０４は、ゲート酸化膜１０３上に設けられている。ゲート電極１０４は、Ｙ１，Ｙ１方向に延在する帯状の電極である。
【０００６】
ソース領域１０６は、ゲート電極１０４とフィールド酸化膜１０２との間に位置する半導体基板１０１（図２９に示すゲート電極１０４の右側に位置する半導体基板１０１）に設けられている。ソース領域１０６は、ソース用電極（図示せず）が接続される接続領域１０９を複数有する。複数の接続領域１０９は、Ｙ１，Ｙ１方向に対して所定の間隔で配置されている。
【０００７】
ドレイン領域１０７は、ゲート電極１０４とフィールド酸化膜１０２との間に位置する半導体基板１０１（図２９に示すゲート電極１０４の左側に位置する半導体基板１０１）に設けられている。ドレイン領域１０７は、第１のドレイン領域１１１と、第２のドレイン領域１１２とから構成されている。第１のドレイン領域１１１は、ゲート電極１０４の近傍に位置する半導体基板１０１に設けられている。第１のドレイン領域１１１は、Ｙ１，Ｙ１方向に延在する領域である。
【０００８】
第２のドレイン領域１１２は、第１のドレイン領域１１１よりもゲート電極１０４から離間した位置の半導体基板１０１に設けられている。第２のドレイン領域１１２は、第１のドレイン領域１１１と分離されている。第２のドレイン領域１１２は、Ｙ１，Ｙ１方向に延在する領域である。第２のドレイン領域１１２は、ドレイン用電極（図示せず）が接続される接続領域１１４を複数有する。複数の接続領域１１４は、接続領域１０９と対向するように、Ｙ１，Ｙ１方向に所定の間隔で配置されている。ドレイン領域１０７は、高濃度のＮ型不純物を拡散することで形成する。
【０００９】
Ｎ型不純物領域１０８は、第１のドレイン領域１１１と第２のドレイン領域１１２との間に位置する半導体基板１０１に設けられている。Ｎ型不純物領域１０８は、第１及び第２のドレイン領域１１１，１１２と接触している。Ｎ型不純物領域１０８は、Ｙ１，Ｙ１方向に延在するように設けられている。Ｎ型不純物領域１０８は、低濃度のＮ型不純物を拡散することで形成する。Ｎ型不純物領域１０８は、高抵抗領域であり、バラスト抵抗体として機能する領域である。Ｎ型不純物領域１０８の不純物濃度は、ドレイン領域１０７の不純物濃度よりも低くなるように設定されている。
【００１０】
このように、ドレイン領域１０７にＮ型不純物濃度の低いＮ型不純物領域１０８を設けることにより、局所的な電流の集中を抑制することが可能となるため、内部回路の破損を防止することができる（例えば、特許文献１参照。）。
【特許文献１】特開平７−１５３９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の静電気放電保護素子１００ではバラスト抵抗体の抵抗値を大きくして、静電気放電特性を向上させる場合、Ｎ型不純物領域１０８の幅Ｗ２を大きくする必要があったため、静電気放電保護素子１００のサイズが大型化してしまうという問題があった。
【００１２】
そこで、本発明は上記の点に鑑みてなされたものであり、静電気放電保護素子の大型化させることなく、静電気放電特性を向上することのできる静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板（１１）上に形成され、第１の電極が接続される第１の接続領域（２７）を複数備えたソース領域（１９）と、前記半導体基板（１１）上に形成され、第２の電極が接続される第２の接続領域（２８）を複数備えたドレイン領域（２１）と、ゲート電極（１５）の下方に位置する前記半導体基板（１１）に設けられたチャネル領域（Ｈ）と、前記チャネル領域（Ｈ）の前記ドレイン領域（２１）側に位置する前記半導体基板（１１）に設けられたＬＤＤ領域（１７−２）とを備え、前記複数の第１の接続領域（２７）がそれぞれ前記第２の接続領域（２８）と対向するように配置された静電気放電保護素子（１０）であって、前記ドレイン領域（２１）と前記ＬＤＤ領域（１７−２）との間に位置する前記半導体基板（１１）に、前記ドレイン領域（２１）及びＬＤＤ領域（１７−２）と接触するように複数の低濃度不純物領域（３０）を設け、前記複数の低濃度不純物領域（３０）は、前記ドレイン領域（２１）と同じ導電型の不純物よりなり、前記ドレイン領域（２１）よりも不純物濃度が低いことを特徴とする静電気放電保護素子（１０）が提供される。
【００１４】
本発明によれば、ドレイン領域（２１）と同じ導電型の不純物よりなり、ドレイン領域（２１）よりも不純物濃度が低い低濃度不純物領域（３０）をドレイン領域（２１）及びＬＤＤ領域（１７−２）と接触するように複数設けることにより、ドレイン領域（２１）とＬＤＤ領域（１７−２）との間に複数のバラスト抵抗体を形成することが可能となる。これにより、従来の静電気放電保護素子（１００）のようにＮ型不純物領域（１０８）の幅（Ｗ２）を大きくすることなく、バラスト抵抗体の抵抗値を大きくすることが可能となるため、静電気放電保護素子（１０）を大型化させることなく、静電気放電保護素子（１０）の静電気放電特性を向上することができる。
【００１５】
なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。
【発明の効果】
【００１６】
本発明は、静電気放電保護素子の大型化させることなく、静電気放電特性を向上することができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に基づいて本発明の実施の形態を説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る静電気放電保護素子の斜視図であり、図２は、図１に示す静電気放電保護素子の平面図である。図１及び図２において、Ｘ，Ｘ方向はゲート電極１５の延在方向と直交する方向を示しており、Ｙ，Ｙ方向はゲート電極１５の延在方向を示している。また、図１及び図２に示すＤ１は第１の接続領域２７の配設間隔（以下、「間隔Ｄ１」とする）、Ｄ２は第２の接続領域２８の配設間隔（以下、「間隔Ｄ２」とする）、Ｗ１はサイドウォール形成用電極２３のＹ，Ｙ方向の幅（以下、「幅Ｗ１」とする）をそれぞれ示している。
【００１９】
図１及び図２を参照して、第１の実施の形態の静電気放電保護素子１０について説明する。なお、本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ構造を有する静電気放電保護素子１０を例に挙げて以下の説明を行う。
【００２０】
静電気放電保護素子１０は、半導体基板１１と、Ｐウェル領域１２と、フィールド酸化膜１３と、ゲート酸化膜１４，２２と、ゲート電極１５と、サイドウォールスペーサー１６−１，１６−２，２４と、ＬＤＤ領域１７−１，１７−２と、ソース領域１９と、ドレイン領域２１と、サイドウォール形成用電極２３と、Ｎ型拡散領域２６とを有する。
【００２１】
半導体基板１１は、ＭＯＳＦＥＴが形成されるアクティブ領域を有する。半導体基板１１としては、例えば、Ｐ型半導体基板を用いることができる。Ｐウェル領域１２は、半導体基板１１に設けられている。Ｐウェル領域１２には、ＬＤＤ領域１７−１，１７−２、ソース領域１９、ドレイン領域２１、及びＮ型拡散領域２６等が形成される。
【００２２】
フィールド酸化膜１３は、Ｐウェル領域１２を囲むように半導体基板１１上に設けられている。ゲート酸化膜１４は、ゲート電極１５の形成位置に対応するＰウェル領域１２上に設けられている。また、ゲート酸化膜１４の下方に位置し、かつＬＤＤ領域１７−１，１７−２間に位置するＰウェル領域１２には、チャネル領域Ｈが形成されている。
【００２３】
ゲート電極１５は、ゲート酸化膜１４上に設けられている。ゲート電極１５は、Ｙ，Ｙ方向に延在する帯状の電極である。ゲート電極１５の材料としては、例えば、ポリシリコンを用いることができる。
【００２４】
サイドウォールスペーサー１６−１は、ゲート電極１５の側壁１５Ａを覆うように、ＬＤＤ層１７−１及びフィールド酸化膜１３上に設けられている。サイドウォールスペーサー１６−１は、ＬＤＤ層１７−１にＮ型不純物がドーピングされることを防止するためのマスクである。
【００２５】
サイドウォールスペーサー１６−２は、ゲート電極１５の側壁１５Ｂを覆うように、ＬＤＤ層１７−２及びフィールド酸化膜１３上に設けられている。サイドウォールスペーサー１６−２は、ＬＤＤ層１７−２にＮ型不純物がドーピングされることを防止するためのマスクである。サイドウォールスペーサー１６−１，１６−２としては、例えば、酸化膜や窒化膜等を用いることができる。
【００２６】
ＬＤＤ領域１７−１は、サイドウォールスペーサー１６−１の下方に位置するＰウェル領域１２に設けられている。ＬＤＤ領域１７−１は、サイドウォールスペーサー１６−１及びソース領域１９と接触している。ＬＤＤ領域１７−１は、Ｐウェル領域１２にソース領域１９と同じ導電型の不純物（この場合、Ｎ型不純物）をドーピングすることで形成する。ＬＤＤ領域１７−１は、ソース領域１９よりも不純物濃度が低く、かつソース領域１９よりも深さの浅い領域である。
【００２７】
ＬＤＤ領域１７−２は、サイドウォールスペーサー１６−２の下方に位置するＰウェル領域１２に設けられている。ＬＤＤ領域１７−２は、サイドウォールスペーサー１６−２及びＮ型拡散領域２６と接触している。ＬＤＤ領域１７−２は、Ｎ型拡散領域２６を介して、ドレイン領域２１と接続されている。ＬＤＤ領域１７−２は、Ｐウェル領域１２にドレイン領域２１と同じ導電型の不純物（この場合、Ｎ型不純物）をドーピングすることで形成する。ＬＤＤ領域１７−２は、ドレイン領域２１よりも不純物濃度が低く、かつドレイン領域２１よりも深さの浅い領域である。ＬＤＤ領域１７−２の不純物濃度及び深さは、ＬＤＤ領域１７−１の不純物濃度及び深さと略等しくなるように構成されている。
【００２８】
ソース領域１９は、フィールド酸化膜１３とＬＤＤ領域１７−１とで囲まれたＰウェル領域１２に設けられている。ソース領域１９は、フィールド酸化膜１３及びＬＤＤ領域１７−１と接触している。ソース領域１９は、高濃度のＮ型不純物をＰウェル領域１２にドーピングすることで形成する。ソース領域１９は、ＬＤＤ領域１７−１よりも不純物濃度が高く、かつＬＤＤ領域１７−１よりも深さの深い領域である。ソース領域１９は、その上面に第１の電極（図示せず）が接続される第１の接続領域２７を複数有する。複数の第１の接続領域２７は、所定の間隔Ｄ１でＹ，Ｙ方向に配置されている。複数の第１の接続領域２７は、Ｘ，Ｘ方向において、それぞれ１つの第２の接続領域２８と対向している。
【００２９】
ドレイン領域２１は、フィールド酸化膜１３とＮ型拡散領域２６とで囲まれたＰウェル領域１２に設けられている。ドレイン領域２１は、フィールド酸化膜１３及びＮ型拡散領域２６と接触している。ドレイン領域２１は、高濃度のＮ型不純物をＰウェル領域１２にドーピングすることで形成する。ドレイン領域２１は、ＬＤＤ領域１７−２よりも不純物濃度が高く、かつＬＤＤ領域１７−２よりも深さの深い領域である。ドレイン領域２１は、その上面に第２の電極（図示せず）が接続される第２の接続領域２８を複数有する。複数の第２の接続領域２８は、所定の間隔Ｄ２でＹ，Ｙ方向に配置されている。所定の間隔Ｄ２は、所定の間隔Ｄ１と略等しくなるように構成されている。複数の第２の接続領域２８は、Ｘ，Ｘ方向において、それぞれ１つの第１の接続領域２７と対向している。
【００３０】
図３は、図２に示す静電気放電保護素子のＡ−Ａ線方向の断面図である。図３に示すＩはゲート電極１５の高さ（以下、「高さＩ」とする）、Ｊはサイドウォール形成用電極２３の高さ（以下、「高さＪ」とする）、Ｋはゲート電極１５とサイドウォール形成用電極２３との間の距離（以下、「距離Ｋ」とする）をそれぞれ示している。
【００３１】
図２及び図３を参照して、ゲート酸化膜２２、サイドウォール形成用電極２３、サイドウォールスペーサー２４の順に説明する。
【００３２】
ゲート酸化膜２２は、ＬＤＤ層１７−２とドレイン領域２１との間に位置するＰウェル領域１２のうち、サイドウォール形成用電極２３の形成位置に対応するＰウェル領域１２に設けられている。
【００３３】
サイドウォール形成用電極２３は、ゲート酸化膜２２上に設けられている。サイドウォール形成用電極２３は、第１の接続部分２７間に位置するソース領域部分Ｅ、及び第２の接続部分２８間に位置するドレイン領域部分Ｆと対向するように、Ｙ，Ｙ方向に複数配置されている。サイドウォール形成用電極２３の幅Ｗ１は、間隔Ｄ１，Ｄ２の値と略等しくなるように構成されている。サイドウォール形成用電極２３の高さＪは、ゲート電極の高さＩと略等しくすることができる。
【００３４】
複数のサイドウォール形成用電極２３は、ＬＤＤ領域１７−２とドレイン領域２１との間に位置するＰウェル領域１２のうち、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に位置する領域Ｇにサイドウォールスペーサー２４を形成するためのものである。
【００３５】
サイドウォールスペーサー２４は、複数のサイドウォール形成用電極２３の側壁を覆うように、Ｎ型拡散領域２６上に設けられている。サイドウォールスペーサー２４は、サイドウォールスペーサー１６−２と接触するように構成されている。ゲート電極１５の高さＩとサイドウォール形成用電極２３の高さＪとが略等しい場合、サイドウォールスペーサー２４とサイドウォールスペーサー１６−２とを接触させるためには、ゲート電極１５とサイドウォール形成用電極２３との間の距離ＫをＩ／２よりも小さくするとよい。サイドウォールスペーサー２４は、Ｎ型拡散領域２６にＮ型不純物がドーピングされることを防止するためのマスクである。
【００３６】
図４は、図２に示す静電気放電保護素子のＢ−Ｂ線方向の断面図であり、図５は、低濃度不純物領域を説明するための図である。図５に示す静電気放電保護素子１０では、説明の便宜上、サイドウォールスペーサー１６−１，１６−２，２４の図示を省略する。
【００３７】
図４及び図５を参照して、Ｎ型拡散領域２６について説明する。Ｎ型拡散領域２６は、サイドウォールスペーサー２４の下方に位置するＰウェル領域１２に設けられている。Ｎ型拡散領域２６は、ＬＤＤ領域１７−２及びドレイン領域２１と接触している。Ｎ型拡散領域２６は、ドレイン領域２１と同じ導電型の不純物をＰウェル領域１２にドーピングすることで形成されている。Ｎ型拡散領域２６は、ドレイン領域２１よりも不純物濃度が低く、かつドレイン領域２１よりも深さの浅い領域である。Ｎ型拡散領域２６は、複数の低濃度不純物領域３０を有する。低濃度不純物領域３０とは、領域Ｇに対応するＰウェル領域１２に形成されたＮ型拡散領域２６のことである。低濃度不純物領域３０は、ＬＤＤ領域１７−２及びドレイン領域２１と接触している。低濃度不純物領域３０は、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に配置されている。低濃度不純物領域３０は、静電放電から内部回路を保護するバラスト抵抗体として機能する。低濃度不純物領域３０の不純物濃度は、ＬＤＤ層１７−１，１７−２の不純物濃度と略等しくなるように構成することができる。
【００３８】
このように、ドレイン領域２１と同じ導電型の不純物よりなり、ドレイン領域２１よりも不純物濃度の低い低濃度不純物領域３０をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けることにより、ドレイン領域２１とＬＤＤ領域１７−２との間に複数のバラスト抵抗体を形成することが可能となる。これにより、従来の静電気放電保護素子１００のようにＮ型不純物領域１０８の幅Ｗ２を大きくすることなく、バラスト抵抗体全体の抵抗値を大きくすることが可能となるため、静電気放電保護素子１０の大型化させることなく、静電気放電特性を向上させることができる。
【００３９】
また、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に低濃度不純物領域３０を配置することにより、サージ電流が低濃度不純物領域３０に流れやすくなるため、低濃度不純物領域３０をバラスト抵抗体として有効に機能させることができる。
【００４０】
本実施の形態の静電気放電保護素子によれば、ドレイン領域２１よりも不純物濃度の低い低濃度不純物領域３０をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けることにより、静電気放電保護素子１０を大型化させることなく、バラスト抵抗値を大きくして、静電気放電特性を向上させることができる。
【００４１】
なお、本実施の形態では、領域Ｇに対応するＰウェル領域１２にバラスト抵抗として機能する低濃度不純物領域３０を複数設けた場合を例に挙げて説明したが、複数の低濃度不純物領域３０はドレイン領域２１及びＬＤＤ領域１７−２と接触するように設けられておればよく、低濃度不純物領域３０の形成位置は本実施の形態で説明した形成位置に限定されない。
【００４２】
また、本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ構造を有する静電気放電保護素子１０を例に挙げて説明したが、本発明は、Ｐチャネル型ＭＯＳＦＥＴ構造を有する静電気放電保護素子にも適用可能である。
【００４３】
図６〜図１７は、本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図である。図６〜図１７において、第１の実施の形態の静電気放電保護素子１０と同一構成部分には同一符号を付す。
【００４４】
図６〜図１７を参照して、本発明の第１の実施の形態に係る静電気放電保護素子の製造方法について説明する。
【００４５】
始めに、図６に示す工程では、半導体基板１１上に開口部３５Ａを有したレジスト膜３５を形成し、開口部３５Ａに露出された半導体基板１１にＰ型不純物をドーピングし、その後、レジスト膜３５を除去した後、Ｐ型不純物を熱拡散させてＰウェル領域１２を形成する。
【００４６】
次いで、図７に示す工程では、Ｐウェル領域１２が形成された半導体基板１１の上面を覆うように酸化膜３７を形成し、続いて、酸化膜３７上にフィールド酸化膜１３の形成領域に対応する酸化膜３７を露出するように窒化膜３８を形成する。酸化膜３７は、後述する図１１に示す工程においてパターニングされてゲート酸化膜１４，２２となる膜である。
【００４７】
次いで、図８に示す工程では、図７に示す構造体を熱酸化して、フィールド酸化膜１３を形成する。続く、図９に示す工程では、窒化膜３８を除去する。窒化膜３８の除去は、例えば、ウエットエッチング法を用いて行う。
【００４８】
次いで、図１０に示す工程では、図９に示す構造体上を覆うようにポリシリコン膜３９を形成し、続いて、ポリシリコン膜３９上にパターニングされたレジスト膜４１を形成する。レジスト膜４１は、ゲート電極１５の形成位置に対応するレジストパターン４１Ａと、サイドウォール形成用電極２３の形成位置に対応するレジストパターン４１Ｂとから構成されている。レジストパターン４１Ａ，４１Ｂは、ドライエッチングにより酸化膜３７及びポリシリコン膜３９をパターニングする際のマスクとなる。
【００４９】
次いで、図１１に示す工程では、レジスト膜４１をマスクとするドライエッチングにより、ポリシリコン膜３９、酸化膜３７を順次エッチングして、ゲート酸化膜１４，２２、ゲート電極１５、及びサイドウォール形成用電極２３を形成する。また、このエッチングにより、Ｐウェル領域１２上の不要な酸化膜３７が除去されて、Ｐウェル領域１２が露出される。
【００５０】
このように、ゲート電極１５とサイドウォール形成用電極２３とを同時に形成することにより、別途サイドウォール形成用電極２３を形成する工程を設けることなく、サイドウォール形成用電極２３を形成することができる。
【００５１】
また、ゲート電極１５の高さＩとサイドウォール形成用電極２３の高さＪとが略等しい場合、ゲート電極１５とサイドウォール形成用電極２３との間の距離Ｋは、Ｉ／２以下にするとよい。
【００５２】
このように、ゲート電極１５とサイドウォール形成用電極２３との間の距離ＫをＩ／２以下とすることにより、後述する図１５に示す工程において、サイドウォールスペーサー１６−２，２４を形成する際、サイドウォールスペーサー１６−２とサイドウォールスペーサー２４とを接触させることができる。
【００５３】
次いで、図１２に示す工程では、レジスト膜４１を除去する。次いで、図１３に示す工程では、アクティブ領域を露出する開口部４３Ａを有したレジスト膜４３を形成し、その後、Ｐウェル領域１２に低濃度のＮ型不純物をドーピングして、Ｐウェル領域１２に深さの浅い第１のＮ型不純物領域４４を形成する。レジスト膜４３は、第１のＮ型不純物領域４４を形成後に除去する。
【００５４】
次いで、図１４に示す工程では、図１３に示す構造体上を覆うように酸化膜４５を形成する。続く、図１５に示す工程では、酸化膜４５を全面エッチバックして、サイドウォールスペーサー１６−１，１６−２，２４を形成する。
【００５５】
このように、サイドウォールスペーサー１６−１，１６−２とサイドウォールスペーサー２４とを同時に形成することにより、別途サイドウォールスペーサー２４を形成する工程を設けることなく、サイドウォールスペーサー２４を形成することができる。
【００５６】
次いで、図１６に示す工程では、アクティブ領域を露出する開口部４７Ａを有したレジスト膜４７を形成し、続いて、開口部４７Ａに露出された第１のＮ型不純物領域４４にＮ型不純物をドーピングして、第２のＮ型不純物領域４８を形成する。このとき、サイドウォールスペーサー１６−１，１６−２，２４の下方に位置する第１のＮ型不純物領域４４には、サイドウォールスペーサー１６−１，１６−２，２４がマスクとなるため、Ｎ型不純物はドーピングされない。レジスト膜４７は、第２のＮ型不純物領域４８を形成後に除去する。
【００５７】
次いで、図１７に示す工程では、第１及び第２のＮ型不純物領域４４，４８が形成された半導体基板１１を加熱して、第１及び第２のＮ型不純物領域４４，４８を熱拡散させて、ＬＤＤ領域１７−１，１７−２、ソース領域１９、ドレイン領域２１、及びＮ型拡散領域２６（複数の低濃度不純物領域３０も含む）を形成する。これにより、静電気放電保護素子１０が製造される。
【００５８】
このように、ＬＤＤ領域１７−１，１７−２の形成工程において、Ｎ型拡散領域２６も同時に形成することで、別途Ｎ型拡散領域２６を形成する工程を設けることなく、Ｎ型拡散領域２６（複数の低濃度不純物領域３０も含む）を形成することができる。
【００５９】
本実施の形態の静電気放電保護素子の製造方法によれば、ＬＤＤ領域１７−１，１７−２とＮ型拡散領域２６とを同時に形成することにより、別途Ｎ型拡散領域２６を形成する工程を設けることなく、複数の低濃度不純物領域３０を形成することが可能となるので、静電気放電保護素子１０の製造工程の増加を抑制することができる。
【００６０】
なお、本実施の形態の静電気放電保護素子１０の製造方法は、あくまで一例であり、静電気放電保護素子１０の製造方法は上記製造方法に限定されない。
【００６１】
（第２の実施の形態）
図１８は、本発明の第２の実施の形態に係る静電気放電保護素子の斜視図であり、図１９は、図１８に示す静電気放電保護素子を平面視した図である。図１８において、第１の実施の形態の静電気放電保護素子１０と同一構成部分には同一符号を付す。また、図１８及び図１９に示すＭは、ＬＤＤ領域１７−２とドレイン領域２１との間に位置するＰウェル領域１２のうち、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に位置するＰウェル領域１２部分（以下、「領域Ｍ」とする）を示している。なお、図１９に示す静電気放電保護素子５０では、説明の便宜上、サイドウォールスペーサー１６−１，１６−２，５１の図示を省略する。
【００６２】
図１８及び図１９を参照するに、第２の実施の形態の静電気放電保護素子５０は、第１の実施の形態の静電気放電保護素子１０に設けられたサイドウォールスペーサー１６−２の一部、サイドウォールスペーサー２４、及びＮ型拡散層２６の代わりに、サイドウォールスペーサー５１及びＮ型拡散層５２を設け、サイドウォール形成用電極２３の一方の側壁２３ＡがＬＤＤ領域１７−２とＮ型拡散層５２との境界位置に対応するように配置した以外は静電気放電保護素子１０と同様に構成される。
【００６３】
サイドウォールスペーサー５１は、サイドウォール形成用電極２３の側壁を囲むと共に、ゲート電極１５の側壁１５Ｂを覆うように、ＬＤＤ領域１７−２及びＮ型拡散層５２上に設けられている。サイドウォールスペーサー５１は、ＬＤＤ層１７−２及びＮ型拡散層５２にＮ型不純物がドーピングされることを防止するためのマスクである。サイドウォールスペーサー５１としては、例えば、酸化膜や窒化膜等を用いることができる。
【００６４】
Ｎ型拡散層５２は、サイドウォールスペーサー５１の下方に位置するＰウェル領域１２に設けられている。Ｎ型拡散領域５２は、ＬＤＤ領域１７−２及びドレイン領域２１と接触している。Ｎ型拡散領域５２は、ドレイン領域２１と同じ導電型の不純物をＰウェル領域１２にドーパントすることで形成する。Ｎ型拡散領域５２は、ドレイン領域２１よりも不純物濃度が低く、かつドレイン領域２１よりも深さの浅い領域である。Ｎ型拡散領域５２は、複数の低濃度不純物領域５３を有する。低濃度不純物領域５３とは、領域Ｍに対応するＰウェル領域１２に形成されたＮ型拡散領域５２のことである。低濃度不純物領域５３は、ＬＤＤ領域１７−２及びドレイン領域２１と接触している。低濃度不純物領域５３は、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に配置されている。低濃度不純物領域５３は、静電放電から内部回路を保護するバラスト抵抗体として機能する。低濃度不純物領域５３の不純物濃度は、例えば、ＬＤＤ層１７−１，１７−２の不純物濃度と略等しくなるように構成することができる。
【００６５】
このように、ドレイン領域２１と同じ導電型の不純物よりなり、ドレイン領域２１よりも不純物濃度が低い低濃度不純物領域５３をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けることにより、ドレイン領域２１とＬＤＤ領域１７−２との間に複数のバラスト抵抗体を形成することが可能となる。これにより、従来の静電気放電保護素子１００のようにＮ型不純物領域１０８の幅Ｗ２を大きくすることなく、バラスト抵抗体全体の抵抗値を大きくすることが可能となるため、静電気放電保護素子５０の大型化させることなく、静電気放電特性を向上させることができる。
【００６６】
また、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に低濃度不純物領域５３を配置することにより、サージ電流が低濃度不純物領域５３に流れやすくなるため、低濃度不純物領域５３をバラスト抵抗体として有効に機能させることができる。
【００６７】
本実施の形態の静電気放電保護素子によれば、ドレイン領域２１よりも不純物濃度の低い低濃度不純物領域５３をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けることにより、静電気放電保護素子５０を大型化させることなく、バラスト抵抗値を大きくして、静電気放電特性を向上させることができる。
【００６８】
なお、本実施の形態では、領域Ｍに対応するＰウェル領域１２にバラスト抵抗として機能する低濃度不純物領域５３を複数設けた場合を例に挙げて説明したが、複数の低濃度不純物領域５３はドレイン領域２１及びＬＤＤ領域１７−２と接触するように設けられておればよく、低濃度不純物領域５３の形成位置は本実施の形態で説明した形成位置に限定されない。
【００６９】
また、本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ構造を有する静電気放電保護素子５０を例に挙げて説明したが、本発明は、Ｐチャネル型ＭＯＳＦＥＴ構造を有する静電気放電保護素子にも適用可能である。
【００７０】
本実施の形態の静電気放電保護素子５０は、第１の実施の形態の静電気放電保護素子１０と同様な手法により製造することができる。
【００７１】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態に係る静電気放電保護素子の斜視図であり、図２１は、図２０に示す静電気放電保護素子を平面視した図である。図２０において、第１の実施の形態の静電気放電保護素子１０と同一構成部分には同一符号を付す。また、図２０及び図２１に示すＮは、ＬＤＤ領域１７−２とドレイン領域２１との間に位置するＰウェル領域１２のうち、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に位置するＰウェル領域１２部分（以下、「領域Ｎ」とする）を示している。なお、図２１に示す静電気放電保護素子６０では、説明の便宜上、サイドウォールスペーサー６１，６２の図示を省略する。
【００７２】
図２０及び図２１を参照するに、第３の実施の形態の静電気放電保護素子６０は、第１の実施の形態の静電気放電保護素子１０に設けられたサイドウォールスペーサー１６−１，１６−２，２４、ゲート酸化膜２２、サイドウォール形成用電極２３、及びＮ型拡散層２６の代わりに、サイドウォールスペーサー６１，６２及びＮ型拡散層６３を設けた以外は静電気放電保護素子１０と同様に構成される。
【００７３】
サイドウォールスペーサー６１は、ゲート電極１５の側壁１５Ａを覆うように、ＬＤＤ領域１７−１上に設けられている。サイドウォールスペーサー６１は、ＬＤＤ層１７−１にＮ型不純物がドーピングされることを防止するためのマスクである。
【００７４】
サイドウォールスペーサー６２は、ゲート電極１５の側壁１５Ｂを覆うように、ＬＤＤ領域１７−２及びＮ型拡散層６３上に設けられている。サイドウォールスペーサー６２は、ＬＤＤ層１７−２及びＮ型拡散層６３にＮ型不純物がドーピングされることを防止するためのマスクである。サイドウォールスペーサー６１，６２としては、例えば、酸化膜や窒化膜等を用いることができる。
【００７５】
Ｎ型拡散層６３は、サイドウォールスペーサー６２の下方に位置するＰウェル領域１２に設けられている。Ｎ型拡散領域６３は、ＬＤＤ領域１７−２及びドレイン領域２１と接触している。Ｎ型拡散領域６３は、ドレイン領域２１と同じ導電型のＮ型不純物をＰウェル領域１２にドーピングすることで形成されている。Ｎ型拡散領域６３は、ドレイン領域２１よりも不純物濃度が低く、かつドレイン領域２１よりも深さの浅い領域である。Ｎ型拡散領域６３は、複数の低濃度不純物領域６４を有する。低濃度不純物領域６４とは、領域Ｎに対応するＰウェル領域１２に形成されたＮ型拡散領域６３のことである。低濃度不純物領域６４は、ＬＤＤ領域１７−２及びドレイン領域２１と接触している。低濃度不純物領域６４は、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に配置されている。低濃度不純物領域６４は、静電放電から内部回路を保護するバラスト抵抗体として機能する。低濃度不純物領域６４の不純物濃度は、例えば、ＬＤＤ層１７−１，１７−２の不純物濃度と略等しくなるように構成することができる。
【００７６】
このように、ドレイン領域２１と同じ導電型のＮ型不純物よりなり、ドレイン領域２１よりも不純物濃度が低い低濃度不純物領域６４をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けることにより、ドレイン領域２１とＬＤＤ領域１７−２との間に複数のバラスト抵抗体を形成することが可能となる。これにより、従来の静電気放電保護素子１００のようにＮ型不純物領域１０８の幅Ｗ２を大きくすることなく、バラスト抵抗体全体の抵抗値を大きくすることが可能となるため、静電気放電保護素子６０の大型化させることなく、静電気放電特性を向上させることができる。
【００７７】
また、第１の接続領域２７と第２の接続領域２８とを結ぶ線上に低濃度不純物領域６４を配置することにより、サージ電流が低濃度不純物領域６４に流れやすくなるため、低濃度不純物領域６４をバラスト抵抗体として有効に機能させることができる。
【００７８】
本実施の形態の静電気放電保護素子によれば、ドレイン領域２１よりも不純物濃度の低い低濃度不純物領域６４をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けることにより、静電気放電保護素子６０を大型化させることなく、バラスト抵抗値を大きくして、静電気放電特性を向上させることができる。
【００７９】
なお、本実施の形態では、領域Ｎに対応するＰウェル領域１２にバラスト抵抗として機能する低濃度不純物領域６４を複数設けた場合を例に挙げて説明したが、複数の低濃度不純物領域６４はドレイン領域２１及びＬＤＤ領域１７−２と接触するように設けられておればよく、低濃度不純物領域６４の形成位置は本実施の形態で説明した形成位置に限定されない。
【００８０】
また、本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ構造を有する静電気放電保護素子６０を例に挙げて説明したが、本発明は、Ｐチャネル型ＭＯＳＦＥＴ構造を有する静電気放電保護素子にも適用可能である。
【００８１】
図２２〜図２７は、本発明の第３の実施の形態に係る静電気放電保護素子の製造工程を示す図である。図２８は、図２３に示す構造体を平面視した図である。図２２〜図２８において、第３の実施の形態の静電気放電保護素子６０と同一構成部分には同一符号を付す。
【００８２】
図２２〜図２８を参照して、第３の実施の形態の静電気放電保護素子６０の製造方法について説明する。
【００８３】
始めに、第１の実施の形態で説明した図６〜図１２に示す工程と同様な処理を行って、図２２に示す構造体を形成する。
【００８４】
次いで、図２３に示す工程では、図２２に示す構造体上にレジストパターン６６Ａ，６６Ｂを有するレジスト膜６６を形成する（図２８参照）。レジストパターン６６Ａは、フィールド酸化膜１３上に設けられたレジストパターンである。レジストパターン６６Ｂは、低濃度不純物領域６４の形成領域間に位置するＰウェル領域１２上に設けられたレジストパターンである。
【００８５】
次いで、図２４に示す工程では、レジスト膜６６から露出されたＰウェル領域１２に低濃度のＮ型不純物をドーピングして、Ｐウェル領域１２に深さの浅い第１のＮ型不純物領域４４を形成する。続く、図２５に示す工程では、レジスト膜６６を除去する。
【００８６】
次いで、図２６に示す工程では、図２５に示す構造体上を覆うように酸化膜６８を形成し、その後、酸化膜６８上にレジストパターン６９Ａ，６９Ｂを有するレジスト膜６９を形成する。レジストパターン６９Ａは、サイドウォールスペーサー６１の形成位置に対応する酸化膜６８上に設けられたレジストパターンである。レジストパターン６９Ｂは、サイドウォールスペーサー６２の形成位置に対応する酸化膜６８上に設けられたレジストパターンである。
【００８７】
次いで、図２７に示す工程では、レジスト膜６９をマスクとするドライエッチングにより、酸化膜６８をエッチングして、サイドウォールスペーサー６１，６２を形成する。また、このエッチングにより、Ｐウェル領域１２上の不要な酸化膜６８が除去されて、Ｐウェル領域１２が露出される。レジスト膜６９は、サイドウォールスペーサー６１，６２を形成後に除去する。その後、第１の実施の形態で説明した図１６及び図１７に示す工程と同様な処理を行うことにより、静電気放電保護素子６０を製造することができる。
【００８８】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００８９】
本発明は、静電気放電保護素子に適用できる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施の形態に係る静電気放電保護素子の斜視図である。
【図２】図１に示す静電気放電保護素子の平面図である。
【図３】図２に示す静電気放電保護素子のＡ−Ａ線方向の断面図である。
【図４】図２に示す静電気放電保護素子のＢ−Ｂ線方向の断面図である。
【図５】低濃度不純物領域を説明するための図である。
【図６】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その１）である。
【図７】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その２）である。
【図８】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その３）である。
【図９】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その４）である。
【図１０】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その５）である。
【図１１】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その６）である。
【図１２】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その７）である。
【図１３】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その８）である。
【図１４】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その９）である。
【図１５】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その１０）である。
【図１６】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その１１）である。
【図１７】本発明の第１の実施の形態に係る静電気放電保護素子の製造工程を示す図（その１２）である。
【図１８】本発明の第２の実施の形態に係る静電気放電保護素子の斜視図である。
【図１９】図１８に示す静電気放電保護素子を平面視した図である。
【図２０】本発明の第３の実施の形態に係る静電気放電保護素子の斜視図である。
【図２１】図２０に示す静電気放電保護素子を平面視した図である。
【図２２】本発明の第３の実施の形態に係る静電気放電保護素子の製造工程を示す図（その１）である。
【図２３】本発明の第３の実施の形態に係る静電気放電保護素子の製造工程を示す図（その２）である。
【図２４】本発明の第３の実施の形態に係る静電気放電保護素子の製造工程を示す図（その３）である。
【図２５】本発明の第３の実施の形態に係る静電気放電保護素子の製造工程を示す図（その４）である。
【図２６】本発明の第３の実施の形態に係る静電気放電保護素子の製造工程を示す図（その５）である。
【図２７】本発明の第３の実施の形態に係る静電気放電保護素子の製造工程を示す図（その６）である。
【図２８】図２８は、図２３に示す構造体を平面視した図である。
【図２９】従来の静電気放電保護素子の断面図である。
【符号の説明】
【００９１】
１０，５０，６０  静電気放電保護素子
１１  半導体基板
１２  Ｐウェル領域
１３  フィールド酸化膜
１４，２２  ゲート酸化膜
１５  ゲート電極
１５Ａ，１５Ｂ，２３Ａ  側壁
１６−１，１６−２，２４，５１，６１，６２  サイドウォールスペーサー
１７−１，１７−２  ＬＤＤ領域
１９  ソース領域
２１  ドレイン領域
２３  サイドウォール形成用電極
２６，５２，６３  Ｎ型拡散領域
２７  第１の接続領域
２８  第２の接続領域
３０，５３，６４  低濃度不純物領域
３５，４１，４３，４７，６６，６９  レジスト膜
３５Ａ，４３Ａ，４７Ａ  開口部
３７，４５，６８  酸化膜
３８  窒化膜
３９  ポリシリコン膜
４１Ａ，４１Ｂ，６６Ａ，６６Ｂ，６９Ａ，６９Ｂ  レジストパターン
４４  第１のＮ型不純物領域
４８  第２のＮ型不純物領域
Ｄ１，Ｄ２  間隔
Ｅ  ソース領域部分
Ｆ  ドレイン領域部分
Ｇ，Ｍ，Ｎ  領域
Ｈ  チャネル領域
Ｉ，Ｊ  高さ
Ｋ  距離
Ｗ１  幅
【図１】
2007234642.tif 000003
【図２】
2007234642.tif 000004
【図３】
2007234642.tif 000005
【図４】
2007234642.tif 000006
【図５】
2007234642.tif 000007
【図６】
2007234642.tif 000008
【図７】
2007234642.tif 000009
【図８】
2007234642.tif 000010
【図９】
2007234642.tif 000011
【図１０】
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【図１１】
2007234642.tif 000013
【図１２】
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【図１３】
2007234642.tif 000015
【図１４】
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【図１５】
2007234642.tif 000017
【図１６】
2007234642.tif 000018
【図１７】
2007234642.tif 000019
【図１８】
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【図１９】
2007234642.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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