(57)【要約】【課題】通常入出力信号用の端子とスキャンテスト用の端子とを兼用する場合であっても、スキャンテストによって兼用端子から内部コアへ至るパスを含めた広い範囲を高い故障検出率でテストすることができる半導体集積回路を提供する。【解決手段】本発明に係る半導体集積回路は、所定の処理を行う論理回路網と、論理回路網の内部を貫通する複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用する複数の兼用端子と、通常経路の１つと前記スキャンチェーンに接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数のセレクタとを備え、複数のセレクタのうちの１つのセレクタがテスト経路を選択し、スキャンチェーンの１つをテストしているときには、複数のセレクタのうちの他のセレクタは通常経路を選択し、通常経路を介したテストを並行実施可能に構成されたことを特徴とする。【選択図】  図１
2007003423.tif 000002
【特許請求の範囲】
【請求項１】
所定の処理を行う論理回路網と、
前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、
通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、
前記論理回路網に接続される複数の通常経路の１つと前記スキャンチェーンに接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数のセレクタとを備え、
前記複数のセレクタのうちの１つのセレクタが前記テスト経路を選択し、前記スキャンチェーンの１つをテストしているときには、前記複数のセレクタのうちの他のセレクタは前記通常経路を選択し、前記通常経路を介したテストを並行実施可能に構成されたことを特徴とする半導体集積回路。
【請求項２】
所定の処理を行う論理回路網と、
前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、
通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、
テスト時の信号を入力する入力端子と、
テスト時の信号を出力する出力端子と、
前記入力端子から分配される複数の入力経路の１つと前記複数の兼用端子に接続されるテスト経路の１つとを選択的に切り替えて前記スキャンチェーンの１つの入力側に接続する複数の第１のセレクタと、
前記論理回路網に接続される複数の通常経路の１つと前記スキャンチェーンの出力側に接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数の第２のセレクタと、
前記論理回路網に接続される複数の通常経路の１つおよび前記複数のスキャンチェーンの出力側の複数のテスト経路から、１つを選択し前記出力端子に接続する第３のセレクタとを備え、
前記複数の第１のセレクタの１つが前記入力経路の１つを選択しているときには他の第１のセレクタは前記テスト経路を選択し、
前記テスト経路を選択している第１のセレクタに接続されるスキャンチェーンの出力側では、前記第２のセレクタはテスト経路を選択して前記兼用端子に接続し、
前記入力経路を選択している第１のセレクタに接続されるスキャンチェーンの出力側では、前記第２のセレクタは通常経路を選択して前記兼用端子に接続すると共に前記第３のセレクタはそのスキャンチェーンの出力側のテスト経路を選択して前記出力端子に接続する、
ことを特徴とする半導体集積回路。
【請求項３】
所定の処理を行う論理回路網と、
前記論理回路網の内部を貫通し前記論理回路網をテストする第１のスキャンチェーン、複数の第２のスキャンチェーン、および第３のスキャンチェーンと、
前記第１のスキャンチェーン、および複数の第２のスキャンチェーンの出力側をフィードバックするフィードバック経路と、
テスト時の信号を入力し、前記第１のスキャンチェーンの入力側に接続される入力端子と、
テスト時の信号を出力し、前記第３のスキャンチェーンの出力側に接続される出力端子と、
通常動作時の信号の入出力とテスト時の信号の入出力とを兼用する複数の兼用端子と、
前記フィードバック経路と前記兼用端子に接続されるテスト経路とを選択的に切り替えて前記複数の第２のスキャンチェーン、および第３のスキャンチェーンの入力側に接続する複数の第１のセレクタと、
前記論理回路網に接続される複数の通常経路の１つと、前記第１のスキャンチェーン、および複数の第２のスキャンチェーンの出力側に接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数の第２のセレクタと、を備え、
前記第１のセレクタが前記テスト経路を選択して前記複数の第２のスキャンチェーン、および第３のスキャンチェーンの入力側に接続するときは、前記第２のセレクタは対応するスキャンチェーンの出力側に接続されているテスト経路を選択して前記兼用端子および前記出力端子に接続し、
前記第１のセレクタが前記フィードバック経路を選択することによって、前記入力端子から前記出力端子へいたる第１、第２、および第３のスキャンチェーンの直列接続経路が形成されるときには、前記第２のセレクタは、前記通常経路を選択して前記兼用端子に接続する、
ことを特徴とする半導体集積回路。
【請求項４】
所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子とを具備した半導体集積回路の制御方法において、
前記論理回路網に接続される複数の通常経路の１つと前記スキャンチェーンに接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続し、
前記テスト経路の１つを選択して前記スキャンチェーンの１つに接続してテストしているときには、他のスキャンチェーンには前記通常経路を選択して接続し、前記通常経路を介したテストを並行して実施することを特徴とする制御方法。
【請求項５】
所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、テスト時の信号を入力する入力端子と、テスト時の信号を出力する出力端子と、前記入力端子から分配される複数の入力経路の１つと前記複数の兼用端子に接続されるテスト経路の１つとを選択的に切り替えて前記スキャンチェーンの１つの入力側に接続する複数の第１のセレクタと、前記論理回路網に接続される複数の通常経路の１つと前記スキャンチェーンの出力側に接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数の第２のセレクタと、前記論理回路網に接続される複数の通常経路の１つおよび前記複数のスキャンチェーンの出力側の複数のテスト経路から１つを選択し前記出力端子に接続する第３のセレクタとを備えた半導体集積回路の制御方法において、
前記複数の第１のセレクタの１つが前記入力経路の１つを選択しているときには他の第１のセレクタは前記テスト経路を選択し、
前記テスト経路を選択している第１のセレクタに接続されるスキャンチェーンの出力側では、前記第２のセレクタはテスト経路を選択して前記兼用端子に接続し、
前記入力経路を選択している第１のセレクタに接続されるスキャンチェーンの出力側では、前記第２のセレクタは通常経路を選択して前記兼用端子に接続すると共に前記第３のセレクタはそのスキャンチェーンの出力側のテスト経路を選択して前記出力端子に接続する、
ことを特徴とする制御方法。
【請求項６】
所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする第１のスキャンチェーン、複数の第２のスキャンチェーン、および第３のスキャンチェーンと、前記第１のスキャンチェーン、および複数の第２のスキャンチェーンの出力側をフィードバックするフィードバック経路と、テスト時の信号を入力し、前記第１のスキャンチェーンの入力側に接続される入力端子と、テスト時の信号を出力し、前記第３のスキャンチェーンの出力側に接続される出力端子と、通常動作時の信号の入出力とテスト時の信号の入出力とを兼用する複数の兼用端子と、前記フィードバック経路と前記兼用端子に接続されるテスト経路とを選択的に切り替えて前記複数の第２のスキャンチェーン、および第３のスキャンチェーンの入力側に接続する複数の第１のセレクタと、前記論理回路網に接続される複数の通常経路の１つと、前記第１のスキャンチェーン、および複数の第２のスキャンチェーンの出力側に接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数の第２のセレクタとを備えた半導体制御装置の制御方法において、
前記第１のセレクタが前記テスト経路を選択して前記複数の第２のスキャンチェーン、および第３のスキャンチェーンの入力側に接続するときは、前記第２のセレクタは対応するスキャンチェーンの出力側に接続されているテスト経路を選択して前記兼用端子および前記出力端子に接続し、
前記第１のセレクタが前記フィードバック経路を選択することによって、前記入力端子から前記出力端子へいたる第１、第２、および第３のスキャンチェーンの直列接続経路が形成されるときには、前記第２のセレクタは、前記通常経路を選択して前記兼用端子に接続する、
ことを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその制御方法に係り、特に、テスト用のスキャンチェーンを有する半導体集積回路およびその制御方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の回路規模は益々大規模化の傾向にある。このため、半導体集積回路を効率良くテストするための技術も従来以上に重要視されてきている。
【０００３】
半導体集積回路のテストを効率良く行う手法として、スキャンテストと呼ばれる手法が広く普及している。
【０００４】
スキャンテストを行う半導体集積回路では、半導体集積回路に含まれる総てのフリップフロップを縦続接続し、回路全体としてシフトレジスタになるようにしてスキャンチェーンを構成する。このスキャンチェーンに対して、外部からテスト信号を入力してスキャンチェーンを構成するフリップフロップにテストデータを設定し、半導体集積回路の論理回路を動作させ、動作結果が保持されたフリップフロップのデータを再びスキャンチェーンを用いて外部に読み出すテストをスキャンテストと呼んでいる。スキャンテストによって効率良く半導体集積回路のテストを実施することができる。
【０００５】
ところで、一般に半導体集積回路の規模が大きくなると、内部に含まれるフリップフロップの数も膨大な数となってくる。この結果、スキャンチェーンは入力から出力までが非常に長いチェーンとなり、テストデータの設定やテスト結果の読み出しに時間を要し、結果的にスキャンテストにかかる時間が増加してくる。
【０００６】
また、スキャンテスト時間を短縮するために、複数のスキャンチェーンを構成し、各スキャンチェーンに対して並列にテストを行う形態も考えられているが、スキャンチェーンの数を増やすとスキャンテスト用の入出力端子の数も増加する。このため、半導体集積回路のパッケージのピン数に制約がある場合には、十分な効果を得ることができなくなる。
【０００７】
このような課題に対して従来から種々検討されてきている。例えば、特許文献１には、外部端子数を増やすことなく、半導体テスト回路自体の動作テストと、被テスト回路に対してダイレクトに実施する動作テストとをスキャンチェーンを用いて行う技術が開示されている。
【０００８】
また、特許文献２には、半導体集積回路の形態（ウェハーレベルの形態や、パッケージ化後の形態等）に応じて、スキャンチェーンの構成を直列構成や並列構成に切り替えることができる技術が開示されている。
【０００９】
また、特許文献３には、並列に構成された複数のスキャンチェーンの入力部あるいは出力部を選択的に切り替えるスイッチを設けることでスキャンチェーン専用の外部端子の共通化を可能とし、結果的に半導体集積回路のピン数を削減する技術が開示されている。
【特許文献１】特開２００４−９３４３３号公報
【特許文献２】特開２０００−９８００号公報
【特許文献３】特開２００４−３７２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
半導体集積回路の機能がさらに増してくると、半導体集積回路の本来の機能を達成するための入出力信号（以下、通常入出力信号という）の数も増加し、ついには通常入出力信号の数が半導体集積回路のパッケージピン数の限界に近づいてくる。こうなってくると、スキャンテスト用のテスト入出力信号（以下、スキャン入出力信号という）のピンを専用に持つことが困難となってくる。
【００１１】
この課題を解決するため、通常入出力信号のピンをスキャンテスト時にはスキャン入出力信号に割り振り、同一のピンを通常入出力信号とスキャン入出力信号とで兼用させる手法が考えられている。
【００１２】
同一のピンを通常入出力信号とスキャン入出力信号とで兼用させることによって、パッケージのピン数を増加させること無くスキャンテストを行うことが可能となる。
【００１３】
一般に、スキャンテストを行う半導体集積回路は、本来の機能を達成するための論理回路網と、論理回路網の中を貫く単一或いは複数のスキャンチェーンとから構成されている。
【００１４】
通常入出力信号用のピンとスキャン入出力信号用のピンとをそれぞれ独立に保有できる場合には、通常入出力信号用のピンは論理回路網に接続され、スキャン入出力信号用のピンはスキャンチェーンの入力端或いは出力端に接続されることになる。
【００１５】
他方、同一のピン（以下、兼用端子という）を通常入出力信号とスキャン入出力信号とで兼用させようとした場合には、兼用端子から論理回路網へ至るパスと兼用端子からスキャンチェーンの入力部或いは出力部へ至るパスとをセレクタ等で切り替える必要がある。通常動作時には、兼用端子から論理回路網パスを選択し、スキャンテスト時には、兼用端子からスキャンチェーンの入力部或いは出力部へ至るパスを選択する。
【００１６】
このため、スキャンテストでは、兼用端子から論理回路網へ至るパスの部分はテストできないことになる。兼用端子から論理回路網へ至るパスの部分をテストしようとすると、スキャンテストとは別に機能動作試験を別途実施するしかなく、結果的には試験に要する時間が多くなってしまう。
【００１７】
本発明は、上記事情に鑑みてなされたもので、通常入出力信号用の端子とスキャンテスト用の端子とを兼用する場合であっても、機能動作試験を併用することなく、スキャンテストによって兼用端子から論理回路網へ至るパスを含めた広い範囲を高い故障検出率でテストすることができる半導体集積回路およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明に係る半導体集積回路は、請求項１に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、前記論理回路網に接続される複数の通常経路の１つと前記スキャンチェーンに接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数のセレクタとを備え、前記複数のセレクタのうちの１つのセレクタが前記テスト経路を選択し、前記スキャンチェーンの１つをテストしているときには、前記複数のセレクタのうちの他のセレクタは前記通常経路を選択し、前記通常経路を介したテストを並行実施可能に構成されたことを特徴とする。
【００１９】
また、上記課題を解決するため、本発明に係る半導体集積回路は、請求項２に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、テスト時の信号を入力する入力端子と、テスト時の信号を出力する出力端子と、前記入力端子から分配される複数の入力経路の１つと前記複数の兼用端子に接続されるテスト経路の１つとを選択的に切り替えて前記スキャンチェーンの１つの入力側に接続する複数の第１のセレクタと、前記論理回路網に接続される複数の通常経路の１つと前記スキャンチェーンの出力側に接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数の第２のセレクタと、前記論理回路網に接続される複数の通常経路の１つおよび前記複数のスキャンチェーンの出力側の複数のテスト経路から、１つを選択し前記出力端子に接続する第３のセレクタとを備え、前記複数の第１のセレクタの１つが前記入力経路の１つを選択しているときには他の第１のセレクタは前記テスト経路を選択し、前記テスト経路を選択している第１のセレクタに接続されるスキャンチェーンの出力側では、前記第２のセレクタはテスト経路を選択して前記兼用端子に接続し、前記入力経路を選択している第１のセレクタに接続されるスキャンチェーンの出力側では、前記第２のセレクタは通常経路を選択して前記兼用端子に接続すると共に前記第３のセレクタはそのスキャンチェーンの出力側のテスト経路を選択して前記出力端子に接続することを特徴とする。
【００２０】
また、上記課題を解決するため、本発明に係る半導体集積回路は、請求項３に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする第１のスキャンチェーン、複数の第２のスキャンチェーン、および第３のスキャンチェーンと、前記第１のスキャンチェーン、および複数の第２のスキャンチェーンの出力側をフィードバックするフィードバック経路と、テスト時の信号を入力し、前記第１のスキャンチェーンの入力側に接続される入力端子と、テスト時の信号を出力し、前記第３のスキャンチェーンの出力側に接続される出力端子と、通常動作時の信号の入出力とテスト時の信号の入出力とを兼用する複数の兼用端子と、前記フィードバック経路と前記兼用端子に接続されるテスト経路とを選択的に切り替えて前記複数の第２のスキャンチェーン、および第３のスキャンチェーンの入力側に接続する複数の第１のセレクタと、前記論理回路網に接続される複数の通常経路の１つと、前記第１のスキャンチェーン、および複数の第２のスキャンチェーンの出力側に接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続する複数の第２のセレクタとを備え、前記第１のセレクタが前記テスト経路を選択して前記複数の第２のスキャンチェーン、および第３のスキャンチェーンの入力側に接続するときは、前記第２のセレクタは対応するスキャンチェーンの出力側に接続されているテスト経路を選択して前記兼用端子および前記出力端子に接続し、前記第１のセレクタが前記フィードバック経路を選択することによって、前記入力端子から前記出力端子へいたる第１、第２、および第３のスキャンチェーンの直列接続経路が形成されるときには、前記第２のセレクタは、前記通常経路を選択して前記兼用端子に接続することを特徴とする。
【００２１】
また、本発明に係る半導体集積回路の制御方法は、請求項４に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子とを具備した半導体集積回路の制御方法において、前記論理回路網に接続される複数の通常経路の１つと前記スキャンチェーンに接続されるテスト経路の１つとを選択的に切り替えて前記兼用端子の１つに接続し、前記テスト経路の１つを選択して前記スキャンチェーンの１つに接続してテストしているときには、他のスキャンチェーンには前記通常経路を選択して接続し、前記通常経路を介したテストを並行して実施することを特徴とする。
【発明の効果】
【００２２】
本発明に係る半導体集積回路およびその制御方法によれば、通常入出力信号用の端子とスキャンテスト用の端子とを兼用する場合であっても、機能動作試験を併用することなく、スキャンテストによって兼用端子から論理回路網へ至るパスを含めた広い範囲を高い故障検出率でテストすることができる。
【発明を実施するための最良の形態】
【００２３】
本発明に係る半導体集積回路およびその制御方法の実施形態について、添付図面を参照して説明する。
【００２４】
（１）第１の実施形態
図１は、本発明の第１の実施形態に係る半導体集積回路１の構成例について示した図である。
【００２５】
半導体集積回路１は、所定の処理を行う論理回路網２と、論理回路網２の内部を貫通する複数のスキャンチェーンを備えて構成されている。スキャンチェーンの数は特に限定するものではないが、図１に示した例では、スキャンチェーンＳＣ１とスキャンチェーンＳＣ２の２つのスキャンチェーンを具備している。
【００２６】
論理回路網２で行う所定の処理は、特に限定するものではなく、例えば、ＤＶＤ（Digital  Versatile  Disk）制御用の処理であってもよいし、所定の画像処理であってもよい。
【００２７】
スキャンチェーンＳＣ１、ＳＣ２は、論理回路網２をスキャンテストと呼ばれる手法でテストするために設けられているものである。
【００２８】
一般にスキャンチェーンは、論理回路網２に含まれる総てのフリップフロップを縦続接続し、回路全体としてシフトレジスタになるようにしてスキャンチェーンを構成する。このスキャンチェーンに対して、外部からテスト信号を入力してスキャンチェーンを構成するフリップフロップにテストデータを設定し論理回路網２をテストする手法をスキャンテストという。
【００２９】
論理回路網２に含まれる総てのフリップフロップを一本のスキャンチェーンで縦続接続した場合、スキャンチェーンが非常に長くなり、スキャンテストに要する時間が長くなる。そこで、スキャンチェーンを複数並列に設けることによってスキャンテストの時間を短縮している。図１に示した例では、２本のスキャンチェーンを並列に設ける形態としている。
【００３０】
論理回路網２の内部には多数のフリップフロップが存在し、それらをスキャンチェーンＳＣ１、ＳＣ２が順次数珠つなぎのように接続しているが、図１では論理回路網２の内部のフリップフロップは省略し、スキャンチェーンＳＣ１、ＳＣ２の両端部に設けられているフリップフロップのみを図示している。具体的には、スキャンチェーンＳＣ１の入力側に設けられているフリップフロップＦＦ（ＳＣ１Ｉ）、出力側に設けられているフリップフロップＦＦ（ＳＣ１Ｏ）、スキャンチェーンＳＣ２の入力側に設けられているフリップフロップＦＦ（ＳＣ２Ｉ）、および出力側に設けられているフリップフロップＦＦ（ＳＣ２Ｏ）を図示している。
【００３１】
論理回路網２およびスキャンチェーンＳＣ１、ＳＣ２に対しては、半導体集積回路１に設けられている多数の入出力端子から信号が入出力される。入出力端子には、入力用端子、出力用端子の他、双方向（Bi-Directional）の端子もある。
【００３２】
図１の例では、ＩＮ２、ＩＮ５が入力用端子、ＯＵＴ４、ＯＵＴ６、ＯＵＴ７が出力用端子、ＢＤ１、ＢＤ３が双方向端子を表している。
【００３３】
また、従来、半導体集積回路のピン数に比較的余裕がある場合等では、論理回路網２へ直接入出力する端子と、スキャンチェーンへの入出力する端子とは別個に設けられていた。しかしながら、論理回路網２の機能の複雑化・多様化に伴って入出力信号数が増加してくると、半導体集積回路１のパッケージピン数の制約から、論理回路網２へ直接入出力する端子と、スキャンチェーンへの入出力する端子とを兼用せざるを得なくなってきている。
【００３４】
図１に示した例では、端子ＩＮ５と端子ＩＮ２はそれぞれスキャンチェーンＳＣ１およびスキャンチェーンＳＣ２の入力用に割り振られているものの、それ以外の端子ＢＤ１、ＢＤ３、ＯＵＴ４、ＯＵＴ６、ＯＵＴ７は、総て論理回路網２への入出力とスキャンチェーンへの入出力を兼用する兼用端子となっている。
【００３５】
半導体集積回路１の入出力端子を兼用端子とした場合、スキャンチェーンＳＣ１、ＳＣ２への入出力経路（以下、テスト経路という）と、論理回路網２への入出力経路（以下、通常経路という）とをスキャンテスト時と通常動作時とで切り換える必要が出てくる。
【００３６】
この切り換えを行うため、本実施形態では、図１に示したように、５つのセレクタＳＬ１ａ、ＳＬ１ｂ、ＳＬ２ａ、ＳＬ２ｂ、およびＳＬ２ｃを設けている。これらの各セレクタの切換制御信号は、半導体集積回路１に設けられるスキャンモード（１）（scan_mode１）端子ＳＭ１Ｔ、およびスキャンモード（２）（scan_mode２）端子ＳＭ２Ｔから与えられる。
【００３７】
上記のように構成された半導体集積回路１の動作について、図１の構成図および図２の動作モード表を用いて説明する。
【００３８】
第１の実施形態に係る半導体集積回路１では、２つのスキャンチェーンＳＣ１、ＳＣ２に対して、２つのスキャンモード（１）および（２）を用いてスキャンテストを行う態様としている。
【００３９】
動作モード表（図２）の１行目から４行目には、各スキャンモード（１）、（２）においてスキャンチェーンの入出力に割り振られる端子を示している。
【００４０】
具体的には、スキャンモード（１）の時には、スキャンチェーンＳＣ１の入力端子としてＢＤ１、出力端子としてＢＤ３が割り振られる。また、スキャンチェーンＳＣ２の入力端子としてＩＮ２、出力端子としてＯＵＴ４が割り振られる。
【００４１】
一方、スキャンモード（２）の時には、スキャンチェーンＳＣ１の入力端子としてＩＮ５、出力端子としてＯＵＴ６が割り振られる。また、スキャンチェーンＳＣ２の入力端子としてＩＮ２、出力端子としてＯＵＴ７が割り振られる。
【００４２】
各スキャンモード（１）、（２）に対する端子の割り振りは、セレクタＳＬ１ａ、ＳＬ１ｂ、ＳＬ２ａ、ＳＬ２ｂ、およびＳＬ２ｃの切換によって実現している。
【００４３】
スキャンモード（１）では、セレクタＳＬ１ａ、ＳＬ１ｂを「１」側に切り換えると共にセレクタＳＬ２ａ、ＳＬ２ｂ、およびＳＬ２ｃを「０」側に切り換える。
【００４４】
この結果、スキャンモード（１）における各端子と論理回路網２およびスキャンチェーンＳＣ１、ＳＣ２との接続関係は以下のように設定される。
【００４５】
入力端子ＩＮ５は、セレクタＳＬ２ｃが「０」側が選択されるため、非接続の状態となる。このとき兼用端子ＢＤ１はテスト経路ＴＰ（ＢＤ１）が選択されてスキャンチェーンＳＣ１の入力側に接続される。
【００４６】
入力端子ＩＮ２は、テスト経路ＴＰ（ＩＮ２）を介してスキャンチェーンＳＣ２の入力側に接続される。
【００４７】
兼用端子ＢＤ３、ＯＵＴ４は、セレクタＳＬ１ａ、ＳＬ１ｂの「１」側が選択されるため、各々テスト経路ＴＰ（ＢＤ３）、テスト経路ＴＰ（ＯＵＴ４）に接続される。
【００４８】
この結果、スキャンチェーンＳＣ１の入力側は兼用端子ＢＤ１に、出力側は兼用端子ＢＤ３に接続され、スキャンチェーンＳＣ２の入力側は入力端子ＩＮ２に、出力側は兼用端子ＯＵＴ４に接続されることになる。
【００４９】
また、スキャンモード（１）では、セレクタＳＬ２ａ、ＳＬ２ｂの「０」側が選択されるため、兼用端子ＯＵＴ６およびＯＵＴ７は各々通常経路ＮＰ（ＯＵＴ６）および通常経路ＮＰ（ＯＵＴ７）を介して論理回路網２に接続される。
【００５０】
上記の接続関係でスキャンモード（１）のスキャンテストを実施する。
【００５１】
スキャンモード（１）によるスキャンテストでは、兼用端子ＢＤ１、ＢＤ３、およびＯＵＴ４に接続されているテスト経路ＴＰ（ＢＤ１）、ＴＰ（ＢＤ３）、およびＴＰ（ＯＵＴ４）は当然テストされる。
【００５２】
しかしながら、兼用端子ＢＤ１、ＢＤ３、およびＯＵＴ４と論理回路網２との間の通常経路についてはセレクタで遮断されているため、観測できずスキャンモード（１）によるスキャンテストではテストできない部分として残存することになる。
【００５３】
なお、兼用端子ＯＵＴ６およびＯＵＴ７についてはセレクタＳＬ２ａ、ＳＬ２ｂを介して論理回路網２に接続されており、スキャンモード（１）によるスキャンテスト期間であっても通常経路を観測可能である。
【００５４】
図２の動作モード表の５行目から１１行目は、スキャンテスト期間中における通常経路の観測可否について、兼用端子毎にまとめたものである。観測不可の場合には「−」とし、観測可能な場合は「○」で示している。
【００５５】
スキャンモード（１）によるスキャンテストが終了すると、スキャンモード（２）によるスキャンテストを実施する。
【００５６】
スキャンモード（２）では、セレクタＳＬ１ａ、ＳＬ１ｂを「０」側に切り換えと共にセレクタＳＬ２ａ、ＳＬ２ｂ、およびＳＬ２ｃを「１」側に切り換える。
【００５７】
この結果、スキャンモード（２）における各端子と論理回路網２およびスキャンチェーンＳＣ１、ＳＣ２との接続関係は以下のように変更される。
【００５８】
入力端子ＩＮ５は、セレクタＳＬ２ｃが「１」側が選択されるため、スキャンチェーンＳＣ１の入力側に接続される。このとき兼用端子ＢＤ１の入出力は通常経路ＮＰ（ＢＤ１Ｏ）およびＮＰ（ＢＤ１Ｉ）を介して論理回路網２に接続される。
【００５９】
入力端子ＩＮ２は、スキャンモード（１）と変わらずテスト経路ＴＰ（ＩＮ２）を介してスキャンチェーンＳＣ２の入力側に接続される。
【００６０】
兼用端子ＢＤ３、ＯＵＴ４は、セレクタＳＬ１ａ、ＳＬ１ｂの「０」側が選択されるため、兼用端子ＢＤ３の入出力は通常経路ＮＰ（ＢＤ３Ｏ）およびＮＰ（ＢＤ３Ｉ）を介して、また、兼用端子ＯＵＴ４の出力は通常経路ＮＰ（ＯＵＴ４）を介してそれぞれ論理回路網２に接続される。
【００６１】
一方、スキャンモード（２）では、セレクタＳＬ２ａ、ＳＬ２ｂの「１」側が選択されるため、兼用端子ＯＵＴ６およびＯＵＴ７は各々テスト経路ＴＰ（ＯＵＴ６）およびテスト経路ＴＰ（ＯＵＴ７）を介してスキャンチェーンＳＣ１、ＳＣ２の出力側に接続される。
【００６２】
この結果、スキャンチェーンＳＣ１の入力側は入力端子ＩＮ５に、出力側は兼用端子ＯＵＴ６に接続され、スキャンチェーンＳＣ２の入力側は入力端子ＩＮ２に、出力側は兼用端子ＯＵＴ７に接続されることになる。
【００６３】
上記の接続関係でスキャンモード（２）のスキャンテストを実施する。
【００６４】
スキャンモード（２）においては、上述したように、各セレクタにおけるテスト経路と通常経路の選択がスキャンモード（１）に対して相補的に行われている。
【００６５】
この結果、スキャンモード（２）によるスキャンテストでは、兼用端子ＯＵＴ６およびＯＵＴ７はテスト経路を介してスキャンチェーンＳＣ１、ＳＣ２に接続されスキャンテストに供される。
【００６６】
他方、兼用端子ＢＤ１、ＢＤ３の入出力、およびＯＵＴ４の出力については、それぞれ通常経路を介して論理回路網２に接続され、スキャンモード（２）によるスキャンテスト期間中も観測可能となる。
【００６７】
図７は、第１の実施形態に対する比較例として、スキャンモードが１つの従来の半導体集積回路１００の構成例を示したものである。
【００６８】
スキャンモード時には、セレクタＳＬ１、ＳＬ２はそれぞれ「１」側が選択される。スキャンチェーンＳＣ１の入力側には兼用端子ＢＤ１が、また出力側には兼用端子ＢＤ３が接続される。同様に、スキャンチェーンＳＣ２の入力側には入力端子ＩＮ２が、また出力側には兼用端子ＯＵＴ４が接続される。
【００６９】
この形態でスキャンテストを行った場合、各兼用端子ＢＤ１、ＢＤ３、およびＯＵＴ４と論理回路網２との間の通常経路は観測することができず、スキャンテストにおいて未検証部分が残存することになる。
【００７０】
これに対して、第１の実施形態に係る半導体集積回路１では、複数のスキャンモードによって（図１、図２の例では２つのスキャンモード）スキャンテストを行う態様とし、１つのスキャンモードでテスト経路をテストしたときには他のスキャンモードでは通常経路をテストする形態とすることによって、兼用端子が論理回路網２へ接続される通常経路とスキャンチェーンに接続されるテスト経路の２つの経路を有する場合であっても、各経路を漏れなく網羅的にテストすることができる。
【００７１】
この結果、スキャンテストによる故障検出率を向上させることができる。
【００７２】
（２）第２の実施形態
図３は、第２の実施形態に係る半導体集積回路１ａの構成例を示した図である。
【００７３】
第１の実施形態との主な相違点は、スキャンチェーンへテスト信号を入力する入力端子ＩＮ_Ｔを設け、入力端子ＩＮ_Ｔに接続される入力経路ＴＰ（ＩＮ）を複数に分配し、各スキャンチェーンの入力側に接続されているセレクタ（第１のセレクタ）を介して入力している点である。
【００７４】
さらに、第２の実施形態では、各スキャンチェーンの出力側に接続される各テスト経路から１つのテスト経路を選択するセレクタＳＬＭ（第３のセレクタ）と、このセレクタＳＬＭに接続される出力端子ＯＵＴ＿Ｔを備えている。
【００７５】
また、各スキャンチェーンの出力側には、テスト経路と通常経路を選択的に切り換えるセレクタ（第２のセレクタ）がそれぞれ設けられている。
【００７６】
上記構成により、より多数のスキャンチェーンと多数のスキャンモードに対応可能となるため、図３の例示では、４つのスキャンチェーンＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４を備えた構成としている。
【００７７】
なお、図３の例示では、入力端子ＩＮ_Ｔと出力端子ＯＵＴ＿Ｔ以外の入出力端子は総て双方向の兼用端子ＢＤとしているが、単方向の端子が混在する形態であってもよい。
【００７８】
上記のように構成された半導体集積回路１ａの動作について、図３および図４を用いて説明する。
【００７９】
第２の実施形態に係る半導体集積回路１ａでは、スキャンチェーンの数よりも多いスキャンモードを有することが可能である。本例では、図４に示したように、４つのスキャンチェーンに対して５つのスキャンモードを用いてスキャンテストを行う形態としている。
【００８０】
スキャンモード（１）では、４つの第１のセレクタＳＬＩ１、ＳＬＩ２、ＳＬＩ３、およびＳＬＩ４は、いずれも「０」側が選択される。この結果、スキャンチェーンＳＣ１、ＳＣ２、ＳＣ３、およびＳＣ４の各入力側には、兼用端子ＢＤ１、ＢＤ２、ＢＤ３、およびＢＤ４が接続される。
【００８１】
一方、４つの第２のセレクタＳＬＯ１、ＳＬＯ２、ＳＬＯ３、およびＳＬＯ４は、いずれも「１」側が選択される。この結果、スキャンチェーンＳＣ１、ＳＣ２、ＳＣ３、およびＳＣ４の各出力側には、兼用端子ＢＤ５、ＢＤ６、ＢＤ７、およびＢＤ８が接続される。
【００８２】
また、第３のセレクタＳＬＭは、論理回路網２に接続される通常経路ＮＰ（ＯＵＴ）が選択されて出力端子ＯＵＴ＿Ｔに接続される。
【００８３】
この接続関係でスキャンモード（１）によるスキャンテストが実施される。
【００８４】
８つの兼用端子ＢＤ１、ＢＤ２、ＢＤ３、ＢＤ４、ＢＤ５、ＢＤ６、ＢＤ７、およびＢＤ８は、各テスト経路ＴＰを介して４つのスキャンチェーンに接続されており、各テスト経路ＴＰはスキャンテストの中でテストされる。
【００８５】
しかしながら、８つの兼用端子と論理回路網２との間にある通常経路ＮＰ（ＢＤ１Ｏ）、ＮＰ（ＢＤ１Ｉ）、ＮＰ（ＢＤ２Ｏ）、ＮＰ（ＢＤ２Ｉ）、ＮＰ（ＢＤ３Ｏ）、ＮＰ（ＢＤ３Ｉ）、ＮＰ（ＢＤ４Ｏ）、ＮＰ（ＢＤ４Ｉ）、ＮＰ（ＢＤ５Ｏ）、ＮＰ（ＢＤ５Ｉ）、ＮＰ（ＢＤ６Ｏ）、ＮＰ（ＢＤ６Ｉ）、ＮＰ（ＢＤ７Ｏ）、ＮＰ（ＢＤ７Ｉ）、ＮＰ（ＢＤ８Ｏ）、およびＮＰ（ＢＤ８Ｉ）については、スキャンモード（１）によるスキャンテストでは観測できない。
【００８６】
スキャンモード（１）によるスキャンテストが終了すると、スキャンモード（２）によるスキャンテストが行われる。
【００８７】
スキャンモード（２）では、スキャンチェーンＳＣ１の入力側のセレクタＳＬＩ１が「０」から「１」側の選択に変更され、出力側のセレクタＳＬＯ１が「１」から「０」側の選択に変更される。また、第３のセレクタＳＬＭは、スキャンチェーンＳＣ１の出力側のテスト経路ＴＰ（ＢＤ５）を選択する。その他のセレクタ（スキャンチェーンＳＣ２、ＳＣ３、およびＳＣ４の入出力側のセレクタ）はスキャンモード（１）と同じ状態である。
【００８８】
この結果、スキャンモード（２）では、スキャンチェーンＳＣ１の入力側に入力端子ＩＮ_Ｔが接続され、出力側に出力端子ＯＵＴ＿Ｔが接続される。
【００８９】
また、兼用端子ＢＤ１は、通常経路ＮＰ（ＢＤ１Ｏ）およびＮＰ（ＢＤ１Ｉ）を介して論理回路網２に接続され、兼用端子ＢＤ５は、通常経路ＮＰ（ＢＤ５Ｏ）およびＮＰ（ＢＤ５Ｉ）を介して論理回路網２に接続される。
【００９０】
したがって、スキャンモード（２）によるスキャンテストでは、スキャンモード（１）で観測することができなかった通常経路ＮＰ（ＢＤ１Ｏ）、ＮＰ（ＢＤ１Ｉ）、ＮＰ（ＢＤ５Ｏ）、およびＮＰ（ＢＤ５Ｉ）を観測することが可能となる。
【００９１】
このように、スキャンチェーンの入出力側に接続されている兼用端子の対を入力端子ＩＮ_Ｔと出力端子ＯＵＴ＿Ｔの対に置き換えていくことによって、置き換えられた兼用端子に接続される通常経路を観測することができる。
【００９２】
図４に示したように、スキャンモード（３）乃至（５）においても同様の経路切換を行っていくことにより、スキャンモード（１）では観測することができなかった兼用端子の通常経路を総て観測することが可能となる。
【００９３】
第２の実施形態に係る半導体集積回路１ａは、第１の実施形態と同様に、兼用端子に接続されるテスト経路と通常経路の双方をスキャンテスト期間中にテストすることができる他、多数のスキャンチェーンを有する場合であっても、複雑な制御をすることなく単純なスキャンモードを繰り返していくことで通常経路の総てをカバーすることができる。
【００９４】
（３）第３の実施形態
図５は、第３の実施形態に係る半導体集積回路１ｂの構成例を示す図である。
【００９５】
第３の実施形態に係る半導体集積回路１ｂは、第１、第２、および第３のスキャンチェーンの３種類のスキャンチェーンを有している。
【００９６】
第１のスキャンチェーンＳＣ１は、入力側がセレクタを介さず直接入力端子ＩＮ_Ｔに接続され、出力側がフィードバック経路ＬＰに接続される形態のものである。
【００９７】
第２のスキャンチェーンＳＣ２およびＳＣ３は、入力側が第１のセレクタに接続され、出力側がフィードバック経路ＬＰに接続される形態のものである。
【００９８】
第３のスキャンチェーンＳＣ４は、入力側が第１のセレクタに接続され、出力側はセレクタを介さずに直接出力端子ＯＵＴ＿Ｔに接続される形態のものである。
【００９９】
第１のセレクタは、フィードバック経路ＬＰと兼用端子に接続されるテスト経路ＴＰとを選択的に切り換えて第２、第３のスキャンチェーンの入力側に接続している。
【０１００】
また、第１、第２のスキャンチェーンの出力側に接続される第２のセレクタは、各スキャンチェーンの出力側のテスト経路ＴＰと論理回路網２に接続される通常経路ＮＰとを切り換えて兼用端子に接続している。
【０１０１】
上記のように構成された半導体集積回路１ｂの動作について図５および図６を用いて説明する。
【０１０２】
図６に示したように、半導体集積回路１ｂでは、２つのスキャンモード（１）、（２）を備えている。
【０１０３】
スキャンモード（１）では、第１のセレクタＳＬＩ１、ＳＬＩ２、およびＳＬＩ３は、「０」側を選択する。また、第２のセレクタＳＬＯ１、ＳＬＯ２、およびＳＬＯ３は、「１」側を選択する。この結果、各スキャンチェーンは、図５において、左から右に流れる４つの並行なパスを形成する。
【０１０４】
スキャンモード（１）では、兼用端子ＢＤ１、ＢＤ２、ＢＤ３、ＢＤ４、ＢＤ５、ＢＤ６、およびＢＤ７は総てスキャンチェーンの入出力端子として用いられる。このため、各テスト経路ＴＰ（ＢＤ１）、ＴＰ（ＢＤ２）、ＴＰ（ＢＤ３）、ＴＰ（ＢＤ４）、ＴＰ（ＢＤ５）、ＴＰ（ＢＤ６）、およびＴＰ（ＢＤ７）はスキャンテストで検証できる。
【０１０５】
他方、各兼用端子と論理回路網２との間の通常経路ＮＰ（ＢＤ１Ｏ）、ＮＰ（ＢＤ１Ｉ）、ＮＰ（ＢＤ２Ｏ）、ＮＰ（ＢＤ２Ｉ）、ＮＰ（ＢＤ３Ｏ）、ＮＰ（ＢＤ３Ｉ）、ＮＰ（ＢＤ４Ｏ）、ＮＰ（ＢＤ４Ｉ）、ＮＰ（ＢＤ５Ｏ）、ＮＰ（ＢＤ５Ｉ）、ＮＰ（ＢＤ６Ｏ）、ＮＰ（ＢＤ６Ｉ）、ＮＰ（ＢＤ７Ｏ）、およびＮＰ（ＢＤ７Ｉ）についてはスキャンモード（１）のスキャンテスト期間中には観測できない。
【０１０６】
スキャンモード（１）の終了後スキャンモード（２）へ移行する。
【０１０７】
スキャンモード（２）では、第１のセレクタＳＬＩ１、ＳＬＩ２、およびＳＬＩ３は、「１」側を選択する。また、第２のセレクタＳＬＯ１、ＳＬＯ２、およびＳＬＯ３は、「０」側を選択する。この結果、各スキャンチェーンは、フィードバック経路ＬＰ１、ＬＰ２、およびＬＰ３を介して総て直列に接続され、入力端子ＩＮ_Ｔを入力端とし、出力端子ＯＵＴ＿Ｔを出力端とする１本の長いスキャンチェーンを形成することになる。
【０１０８】
この長いスキャンチェーンへの入出力には兼用端子は介在しない。従って、スキャンモード（２）では、各兼用端子と論理回路網２とを通常経路を介して接続することが可能となり、図６に示したように、兼用端子の総ての通常経路をスキャンモード（２）のスキャンテスト期間中に観測することができる。
【０１０９】
第３の実施形態によれば、複数のスキャンチェーンが存在する場合であっても、それらを個別に並列にテストするモード（スキャンモード（１））と、複数のスキャンチェーンを総て数珠繋ぎに接続してテストするモード（スキャンモード（２））との２つのモードで通常経路を含めた総ての経路をテストすることが可能となる。このため、何らかの制約で多くのスキャンモードを持たせることができないような場合に有効である。
【０１１０】
なお、本発明は上記の各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【０１１１】
【図１】本発明に係る半導体集積回路の第１の実施形態における構成例を示す図。
【図２】本発明に係る半導体集積回路の第１の実施形態における動作モード表を示す図。
【図３】本発明に係る半導体集積回路の第２の実施形態における構成例を示す図。
【図４】本発明に係る半導体集積回路の第２の実施形態における動作モード表を示す図。
【図５】本発明に係る半導体集積回路の第３の実施形態における構成例を示す図。
【図６】本発明に係る半導体集積回路の第３の実施形態における動作モード表を示す図。
【図７】従来の半導体集積回路のスキャンチェーンに係る構成例を示す図。
【符号の説明】
【０１１２】
１、１ａ、１ｂ  半導体集積回路
２  論理回路網
ＳＣ１  スキャンチェーン（第１のスキャンチェーン）
ＳＣ２、ＳＣ３  スキャンチェーン（第２のスキャンチェーン）
ＳＣ４  スキャンチェーン（第３のスキャンチェーン）
ＳＬ  セレクタＳＬ
ＳＬＩ  第１のセレクタ
ＳＬＯ  第２のセレクタ
ＳＬＭ  第３のセレクタ
ＢＤ  兼用端子（双方向）
ＩＮ＿Ｔ  入力端子
ＯＵＴ＿Ｔ  出力端子
ＴＰ  テスト経路
ＮＰ  通常経路
【図１】
2007003423.tif 000003
【図２】
2007003423.tif 000004
【図３】
2007003423.tif 000005
【図４】
2007003423.tif 000006
【図５】
2007003423.tif 000007
【図６】
2007003423.tif 000008
【図７】
2007003423.tif 000009