(57)【要約】【課題】  ゲートリセス構造を有する高周波素子等の半導体装置を良好な歩留まりで製造することのできる半導体装置の製造方法を得る。【解決手段】  第２の絶縁膜４を堆積する膜厚を所定のあらかじめ厚さとし、この第２の絶縁膜をエッチングする時間を所定の時間とすることによって、開口３の周縁に形成されるサイドウォール５の断面幅を調整し、後の工程にてこのリセス７が形成される半導体基板１の露出部位６の幅を所望の値に制御する。また、この半導体基板１の露出部位６にリセスを形成する際は、そのエッチング時間を制御することによって形成されるリセス７の深さを所望の値に制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁膜を堆積する工程と、
前記半導体基板のゲート電極形成予定領域に対向する前記第１の絶縁膜の部位に開口を形成する工程と、
この開口を含む前記第１の絶縁膜の全表面に第２の絶縁膜を所定の膜厚に堆積する工程と、
この第２の絶縁膜を所定のエッチング時間異方性エッチングし、前記開口に面した前記第１の絶縁膜の側壁に前記第２の絶縁膜を残しつつ前記第２の絶縁膜を除去して前記第１の絶縁膜、及び前記開口内の前記半導体基板を露出させる工程と、
この露出した半導体基板の露出部位を所定のエッチング時間等方性エッチングし、リセスを形成する工程と、
前記第１の絶縁膜上に２層のフォトレジスト膜を形成するとともに、これら２層のフォトレジスト膜に前記リセスを形成した部位を露出させるようにオーバーハング形状の開口を形成する工程と、
このオーバーハング形状の開口に露出した前記リセスを含め前記２層のフォトレジスト膜上に金属膜を堆積する工程と、
リフトオフ法を用いて前記２層のフォトレジスト膜及びその上に堆積された金属膜を剥離し、前記リセスに堆積された前記金属膜をゲート電極とする工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記所定のエッチング時間を、前記第２の絶縁膜の所定の膜厚を除去するのに必要な時間としたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記異方性エッチングをドライエッチングとし、前記等方性エッチングをウェットエッチングとしたことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にゲートリセス構造を有する高周波素子等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
優れたマイクロ波特性を有しマイクロ波帯域で動作する高出力・低雑音な半導体装置として、例えば、ガリウム砒素（以下、ＧａＡｓと表す）等を用いた電界効果型トランジスタ（以下、ＦＥＴと表す）が広く実用化されている。近年では、このようなＦＥＴの出力や効率等の特性をさらに向上させるために、ゲート電極部にリセスを設けたゲートリセス構造が用いられている。
【０００３】
ゲートリセス構造を有する従来のＦＥＴ等の一例を図４に示す。図４は、ゲートリセス構造を有する従来のＦＥＴ等の一例を示す断面図である。この図４に示した従来のＦＥＴ４０においては、例えば、ＧａＡｓ等の半導体基板４１上にドレイン電極４２及びソース電極４３が形成されており、これら２つの電極の間に設けられたリセス４４にゲート電極４５が形成されている。
【０００４】
このようなゲートリセス構造を有するＦＥＴ等を形成するための、従来の半導体装置の製造方法を図５及び図６に例示する。これらの図は、特にゲートリセス構造の製造方法を形成工程順に例示しており、図５、及び図６は、それぞれその第１段階、及び第２段階を示す断面図である。
【０００５】
まず、図５（ａ）に示すように、ＧａＡｓ等の半導体基板５１上に、窒化シリコン（ＳｉＮ）等の絶縁膜５２を堆積する。次に、図５（ｂ）に示すように、絶縁膜５２のリセス形成位置に対応する部位に、ドライエッチングにより開口５３を形成する。このドライエッチング時に、開口５３により露出した半導体基板５１の露出部位５１ａがプラズマダメージを受ける。
【０００６】
次に、図５（ｃ）に示すように、開口５３からウェットエッチングを行なうことによって、リセス５４を形成する。なお、プラズマダメージを受けた半導体基板５１の露出部位５１ａは、このウェットエッチング時に除去される。
【０００７】
次に、図５（ｄ）に示すように、絶縁膜５２上に、リセス５４の形成部位に開口５６を有するフォトレジスト膜５５を形成する。そして、後の工程でリフトオフを可能にするため、図６（ａ）に示すように、この開口５６からドライエッチングにより絶縁膜５２の開口５３を広げてオーバーハング構造を形成する。このドライエッチング時に、開口５３により露出した半導体基板５１の露出部位５１ｂがプラズマダメージを受ける。
【０００８】
次に、図６（ｂ）に示すように、例えば金等を基板表面から蒸着することによって金属膜５７を形成した後、図６（ｃ）に示すように、リフトオフ法によりフォトレジスト膜５５及びその上に堆積された金属膜５７を除去し、ゲート電極５８を形成する。そして、図６（ｄ）に示すように絶縁膜５２を除去し、リセス５４の形成部位にゲート電極５８を設けたゲートリセス構造を得ている。
【０００９】
このようなゲートリセス構造を有する半導体装置の製造方法の事例は、例えば、特許文献１、及び特許文献２に開示されている。
【特許文献１】特開平５−１３４５９号公報（第７ページ、図１）
【特許文献２】特開平８−２２９９７号公報（第７ページ、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ゲートリセス構造を有するＦＥＴ等の半導体装置においては、リセスの形状は、ドレイン電極とソース電極との間の電流の量を決めるとともに、ゲート電極の電流量調節能力に深く関係する。特に、図６（ｄ）に示したゲート電極のエッジとリセスのエッジとの距離ｄ（図４中のｄに同じ）や、図５（ｃ）に示したリセスの深さｅは、ゲートリセス構造において半導体装置の特性を決める重要なパラメータであり、その形成時には、これらの値を常に良好な精度を維持することが求められる。
【００１１】
ここに、図５及び図６に例示した従来の半導体装置の製造方法においては、上記の距離ｄは、図５（ｄ）の工程において絶縁膜５２上に形成する、開口５６を有するフォトレジスト膜５５の形成位置に依存する。また、リセスの深さｅは、図５（ｃ）の工程におけるエッチング時間に依存する。
【００１２】
しかしながら、フォトレジスト膜５５の形成にあたっては、フォトマスク合わせのずれや開口５６の寸法のばらつきなどを伴う。このため、良好な精度で所定の位置及び開口寸法を有するフォトレジスト膜を形成することが難しく、両エッジ間の距離ｄも、フォトレジスト膜５５の形成時の精度に依存してしまい、良好な精度を維持することが困難であった。また、リセスの深さｅも、プラズマダメージを受けた半導体基板５１の露出部位５１ａの除去、及びプラズマダメージによるエッチングレートの差を考慮に入れると、必ずしも所定の値に安定させることが難しかった。
【００１３】
さらに、図６（ａ）の工程においてプラズマダメージを受けた半導体基板５１の露出部位５１ｂが、半導体装置形成後もリセス周辺にそのまま残り、素子のチャンネル層の組成に影響を及ぼしていた。このため、形成後の半導体装置の特性にばらつきが多く、その製造時の歩留まりが低下するとともに、製造プロセスも不安定なものとなっていた。
【００１４】
本発明は、上述の事情を考慮してなされたものであり、ゲートリセス構造を有する高周波素子等の半導体装置を良好な歩留まりで製造することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の半導体の製造方法はセルフアライン方法でゲートを形成する方法であり、半導体基板上に、第１の絶縁膜を堆積する工程と、前記半導体基板のゲート電極形成予定領域に対向する前記第１の絶縁膜の部位に開口を形成する工程と、この開口を含む前記第１の絶縁膜の全表面に第２の絶縁膜を所定の膜厚に堆積する工程と、この第２の絶縁膜を所定のエッチング時間異方性エッチングし、前記開口に面した前記第１の絶縁膜の側壁に前記第２の絶縁膜を残しつつ前記第２の絶縁膜を除去して前記第１の絶縁膜、及び前記開口内の前記半導体基板を露出させる工程と、この露出した半導体基板の露出部位を所定のエッチング時間等方性エッチングし、リセスを形成する工程と、前記第１の絶縁膜上に２層のフォトレジスト膜を形成するとともに、これら２層のフォトレジスト膜に前記リセスを形成した部位を露出させるようにオーバーハング形状の開口を形成する工程と、このオーバーハング形状の開口に露出した前記リセスを含め前記２層のフォトレジスト膜上に金属膜を堆積する工程と、リフトオフ法を用いて前記２層のフォトレジスト膜及びその上に堆積された金属膜を剥離し、前記リセスに堆積された前記金属膜をゲート電極とする工程とを有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ゲートリセス構造を有する高周波素子等の半導体装置を良好な歩留まりで製造することのできる半導体装置の製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に係る半導体装置の製造方法を実施するための最良の形態について、図１乃至図３を参照して説明する。
【実施例１】
【００１８】
図１乃至図３は、本発明に係る半導体装置の製造方法の一実施例を工程順に示す断面図である。図１はその第１段階を、図２はその第２段階を、図３はその第３段階をそれぞれ示している。本実施例においては、例えば、高周波素子としてはゲート電極を有するＦＥＴとし、そのゲートリセス構造を製造する場合をとりあげている。
【００１９】
まず、図１（ａ）に示すように、半導体基板１上に、第１の絶縁膜２を堆積する。本実施例においては、半導体基板１の材料はＧａＡｓとしている。また、この第１の絶縁膜２の材料は窒化シリコン（ＳｉＮ）とし、ＣＶＤ法等を用いて半導体基板１上に堆積するものとしている。
【００２０】
次に、図１（ｂ）に示すように、半導体基板１のゲート電極形成予定領域に対向する第１の絶縁膜２の部位に、開口３を形成する。この開口３は、例えば、開口３の形成位置に対応した開口部を有するフォトレジスト膜を絶縁膜２上に形成しておき、この開口部を通して異方性エッチングを行なった後、このフォトレジスト膜を除去することによって形成される。
【００２１】
次に、図１（ｃ）に示すように、開口３を含む第１の絶縁膜２の表面全面に、第２の絶縁膜４を所定の膜厚Ｌに堆積する。本実施例においては、この第２の絶縁膜４の材料は酸化シリコン（ＳｉＯ２）とし、ＣＶＤ法等により堆積するものとしている。
【００２２】
次に、図１（ｄ）に示すように、第２の絶縁膜４を所定のエッチング時間異方性エッチングすることにより、開口３に面した第１の絶縁膜２の側壁に第２の絶縁膜４を残しつつ、この第２の絶縁膜４を除去して第１の絶縁膜２、及び開口３内の半導体基板１を露出させる。本実施例においては、異方性エッチングとしてＲＩＥ等のドライエッチングを行なっている。
【００２３】
この工程において、開口３の周縁には、エッチング時に残された第２の絶縁膜４によりサイドウォール５が形成される。また、サイドウォール５内に露出した半導体基板１の露出部位６は、後の工程で形成されるリセスの幅に対応する。この幅は、サイドウォール５の断面幅を調整することによって制御することが可能である。本実施例においては、このサイドウォール５の断面幅（Ｌ１）を、直前の工程にて形成した第２の絶縁膜の膜厚Ｌとこの工程におけるドライエッチングの時間とにより制御している。
【００２４】
すなわち、ドライエッチングの場合、エッチング時間によりエッチング量を良好に制御することができるので、本実施例では、第２の絶縁膜４に対するドライエッチング時間を、その膜厚Ｌに相当する量を除去するのに必要な時間とすることによって、開口３の周縁に形成されるサイドウォール５の断面幅を、第２の絶縁膜４の膜厚Ｌに等しくしている。
【００２５】
次に、図２（ａ）に示すように、開口３内に露出した半導体基板１の露出部位６を所定のエッチング時間等方性エッチングすることにより、リセス７を形成する。本実施例においては、等方性エッチングとしてウェットエッチングを行ない、また、そのエッチング時間を制御することによって、形成されるリセス７の深さを制御している。
【００２６】
なお、直前の図１（ｄ）に例示した工程でドライエッチングを用いた場合、半導体基板１の露出部位６がドライエッチングによるプラズマダメージを受ける場合があるが、この工程においてリセス７を形成する際に、このプラズマダメージを受けた部位はエッチング除去される。
【００２７】
次に、図２（ｂ）に示すように、第１の絶縁膜２上に２層のフォトレジスト膜８を形成するとともに、リセス７を形成した部位を露出させるように、２層のフォトレジスト膜８にオーバーハング形状の開口９を形成する。そして、図２（ｃ）に示すように、オーバーハング形状の開口９に露出しているリセス７を含む２層のフォトレジスト膜８上に、金などの金属膜１０を蒸着等により堆積する。
【００２８】
次に図２（ｄ）に示すように、リフトオフ法を用いて２層のフォトレジスト膜８及びその上に堆積された金属膜１０を剥離する。このリフトオフにより、直前の工程において開口９を通して堆積されていた金属膜１０が残り、ゲート電極１１の原型が形成される。
【００２９】
次に、図３（ａ）に示すように、第２の絶縁膜４によるサイドウォール５を等方性エッチングにより除去する。そして、図３（ｂ）に示すように、同じくウェットエッチングにより第１の絶縁膜２を除去し、所望するゲートリセス構造を得る。
【００３０】
以上説明したように、本実施例においては、第２の絶縁膜４を堆積する膜厚をあらかじめ所定の厚さとし、この第２の絶縁膜をエッチングする時間を所定の時間とすることによって、開口３の周縁に形成されるサイドウォール５の断面幅を調整し、後の工程にてこのリセス７が形成される半導体基板１の露出部位６の幅を所望の値に制御している。また、この半導体基板１の露出部位６にリセスを形成する際は、そのエッチング時間を制御することによって形成されるリセス７の深さを所望の値に制御している。従って、良好な精度でゲートリセス構造を形成することができ、ゲートリセス構造を有する高周波素子等の半導体装置を良好な歩留まりで製造することのできる半導体装置の製造方法を得ることができる。
【００３１】
さらに、半導体基板1の露出部位６にリセス７を形成する際には、多くのプラズマダメージを受けた部位もエッチング除去され、プラズマダメージによる半導体装置の特性への影響を大幅に低減することができる。
【００３２】
加えて、リセス７を形成後にサイドウォール５を残したままでリセス７を含む基板表面に金属膜１０を蒸着し、その後にこれら金属膜１０をリフトオフ法により剥離してゲート電極１１を形成している。これにより、リセス７とゲート電極１０との位置関係がセルフアラインされ、その距離を常に安定に維持しながらゲートリセス構造を形成することができ、良好な歩留まりでゲートリセス構造を有する高周波素子等の半導体装置を製造することができる。
【００３３】
なお、本実施例においては、第１の絶縁膜２の材料を窒化シリコン（ＳｉＮ）とし、第２の絶縁膜の材料を酸化シリコン（ＳｉＯ２）としたが、これらを逆にして、第１の絶縁膜２の材料を酸化シリコン（ＳｉＯ２）とし、第２の絶縁膜の材料を窒化シリコン（ＳｉＮ）とすることもでき、その場合も、上述した効果と同様の効果を得ることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る半導体装置の製造方法の一実施例の第１段階を工程順に示す断面図。
【図２】本発明に係る半導体装置の製造方法の一実施例の第２段階を工程順に示す断面図。
【図３】本発明に係る半導体装置の製造方法の一実施例の第３段階を工程順に示す断面図。
【図４】ゲートリセス構造を有する従来のＦＥＴ等の一例を示す断面図。
【図５】ゲートリセス構造を有する従来の半導体装置の製造方法の第１段階を工程順に例示する断面図。
【図６】ゲートリセス構造を有する従来の半導体装置の製造方法の第２段階を工程順に例示する断面図。
【符号の説明】
【００３５】
１  半導体基板
２  第１の絶縁膜
３  開口
４  第２の絶縁膜
５  サイドウォール
６  露出部位
７  リセス
８  ２層のフォトレジスト膜
９  オーバーハング形状の開口
１０  金属膜
１１  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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