(57)【要約】【課題】  メモリ素子間における書き込み後のメモリ素子の抵抗値のバラツキを低減することができる記憶装置を提供する。【解決手段】  メモリ素子とＭＯＳトランジスタによりメモリセルが構成された記憶装置であって、メモリ素子が設定値よりも高抵抗となる様に第１回目の書き込みを行ない、第ｎ回目の書き込み後のメモリ素子の抵抗値を読み出し、読み出した抵抗値と設定値とを比較して、比較の結果、第ｎ回目の書き込み後のメモリ素子の抵抗値が設定値よりも高抵抗である場合に第（ｎ＋１）回目の書き込みを行なう。【選択図】  図１０
2007018615.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置であって、
前記記憶素子が所定の設定値よりも高抵抗となる様に第１回目の書き込みを行うと共に、第ｎ（ｎ≧１）回目の書き込み後の前記記憶素子の抵抗値の読み出しを行ない、読み出した抵抗値と前記設定値を比較し、該比較の結果、第ｎ回目の書き込み後の前記記憶素子の抵抗値が前記設定値よりも高抵抗である場合には第（ｎ＋１）回目の書き込みを行う書き込み制御手段を備える
記憶装置。
【請求項２】
前記回路素子はユニポーラトランジスタであり、
前記書き込み制御手段が前記第（ｎ＋１）回目の書き込み時にユニポーラトランジスタのゲートに印加するゲート電圧は、前記第ｎ回目の書き込み時にユニポーラトランジスタのゲートに印加するゲート電圧よりも大きい
請求項１に記載の記憶装置。
【請求項３】
前記回路素子はユニポーラトランジスタであり、
前記書き込み制御手段が前記第（ｎ＋１）回目の書き込み時にユニポーラトランジスタのドレイン・ソース間に印加する電位差は、前記第ｎ回目の書き込み時にユニポーラトランジスタのドレイン・ソース間に印加する電位差よりも大きい
請求項１に記載の記憶装置。
【請求項４】
前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する
請求項１に記載の記憶装置。
【請求項５】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置を備える半導体装置であって、
前記記憶素子が所定の設定値よりも高抵抗となる様に第１回目の書き込みを行うと共に、第ｎ（ｎ≧１）回目の書き込み後の前記記憶素子の抵抗値の読み出しを行ない、読み出した抵抗値と前記設定値を比較し、該比較の結果、第ｎ回目の書き込み後の前記記憶素子の抵抗値が前記設定値よりも高抵抗である場合には第（ｎ＋１）回目の書き込みを行う書き込み制御手段を備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及び半導体装置に係るものである。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
【０００３】
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
【０００４】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
【０００６】
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイトと金属の固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
【０００７】
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
【０００８】
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
【０００９】
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【００１０】
また、ＭＲＡＭは、記録に磁界を必要とし、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
【００１１】
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行うメモリであるが、この相変化メモリは温度によってスイッチングを起こすため、環境温度の変化に敏感であるという問題がある。
【００１２】
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
【００１３】
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
【００１４】
更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
【００１５】
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。
【００１６】
即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にバラツキがあると、記録後の抵抗値にバラツキを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のバラツキの影響を受けやすくなるため、安定して記録を行なうことが困難である。
【００１７】
そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行う必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行ない、所望の抵抗値と異なっていた場合には、再記録を行なって所望の抵抗値に補正する。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速で行なうことが困難になる。
【００１８】
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となるＭＯＳトランジスタとを有してメモリセルが構成され、記憶素子及びＭＯＳトランジスタの両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子の抵抗値を高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及びＭＯＳトランジスタの合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。
【００１９】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest "International Electron Devices Meeting"，２００２年，ｐ．１９３
【非特許文献２】Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１
【特許文献２】特願２００４−２２１２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ところで、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義したとき、書き込み直後の記憶素子の抵抗値は、記憶素子に流れる電流量で決定され、この記憶素子に流れる電流量は記憶素子と直列に接続されたＭＯＳトランジスタのオン抵抗値に左右される。そして、ＭＯＳトランジスタのオン抵抗値は、ＭＯＳトランジスタの製造時のプロセスのバラツキにより一定ではないために、更には、記憶素子の特性そのものについてもバラツキを有するために、書き込み後の記憶素子の抵抗値をメモリセル間で揃えることは困難である。
【００２１】
なお、書き込み後の記憶素子の抵抗値が設定値とならなかった場合（書き込み不良の場合）に記憶素子の消去を行なった後に再び書き込みを行なうことで、記憶素子の抵抗値が所定の設定値となる様な書き込みを実現することもできる。しかし、書き込み不良の場合に記憶素子の消去を行なおうとすると、消去のためのシーケンスが必要となり、書き込みのために長時間を要することとなってしまい、必ずしも適当な方法であるとは言い難い。
【００２２】
本発明は以上の点に鑑みて創案されたものであって、メモリ素子間における書き込み後の記憶素子の抵抗値のバラツキを低減することができる記憶装置及び半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２３】
上記の目的を達成するために、本発明の記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置であって、前記記憶素子が所定の設定値よりも高抵抗となる様に第１回目の書き込みを行うと共に、第ｎ（ｎ≧１）回目の書き込み後の前記記憶素子の抵抗値の読み出しを行ない、読み出した抵抗値と前記設定値を比較し、該比較の結果、第ｎ回目の書き込み後の前記記憶素子の抵抗値が前記設定値よりも高抵抗である場合には第（ｎ＋１）回目の書き込みを行う書き込み制御手段を備える。
【００２４】
また、上記の目的を達成するために、本発明の半導体装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続された回路素子とを有してメモリセルが構成された記憶装置を備える半導体装置であって、前記記憶素子が所定の設定値よりも高抵抗となる様に第１回目の書き込みを行うと共に、第ｎ（ｎ≧１）回目の書き込み後の前記記憶素子の抵抗値の読み出しを行ない、読み出した抵抗値と前記設定値を比較し、該比較の結果、第ｎ回目の書き込み後の前記記憶素子の抵抗値が前記設定値よりも高抵抗である場合には第（ｎ＋１）回目の書き込みを行う書き込み制御手段を備える。
【００２５】
ここで、記憶素子が所定の設定値よりも高抵抗となる様に第１回目の書き込みを行ない、第ｎ回目の書き込み後の記憶素子の抵抗値の読み出しを行い、読み出した抵抗値と設定値を比較し、比較の結果、第ｎ回目の書き込み後の記憶素子の抵抗値が設定値よりも高抵抗である場合には第（ｎ＋１）回目の書き込みを行なうことによって、即ち、書き込み及び読み出しを複数回繰り返して一度書き込みを行なった記憶素子に対して上書きで書き込み（再書き込み）を行なうことによって、記憶素子の抵抗値が所定の設定値となる様に書き込みを行なうことができる。
【００２６】
ところで、記憶素子に一度書き込みを行なって記憶素子を導通状態とした後に、一度目の書き込みよりも少ない電流値で再書き込みを行なったとしても記憶素子の抵抗値は高くならない。これに対して、一度目の書き込みよりも大きな電流値で再書き込みを行なうと記憶素子の抵抗値は低くなる。つまり、書き込み後の記憶素子の抵抗値が設定値よりも低抵抗となった場合には、再書き込みを行なったとしても記憶素子の抵抗値を設定値にすることはできないこととなる。
従って、本発明では、第２回目以降の書き込み（再書き込み）によって記憶素子の抵抗値を設定値にすることができる様に、記憶素子が所定の設定値よりも高抵抗となる様に第１回目の書き込みを行なっている。
【発明の効果】
【００２７】
上記した本発明の記憶装置及び半導体装置では、記憶素子が所定の設定値となる様な書き込みが実現し、メモリ素子間における記憶素子の抵抗値のバラツキを低減することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う。）をメモリセルに使用して記憶装置を構成している。
【００２９】
図１は本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
【００３０】
さて、このメモリ素子は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れ難い状態であるが、図１の＋１．１Ｘ［Ｖ］（例えば＋０．５Ｖ）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えは、数ｋΩ）。そして、メモリ素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。
【００３１】
次に、メモリ素子に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。
【００３２】
この様にメモリ素子に正負の電圧を印加することにより、メモリ素子の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【００３３】
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子では抵抗値はほとんど変化しない。
【００３４】
図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。これにより、ＭＯＳトランジスタがアクセスするメモリ素子を選択するスイッチング素子として作用するだけではなく、メモリ素子に対する負荷としても作用することになる。
【００３５】
また、メモリ素子のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
【００３６】
なお、メモリ素子の書き込み時の抵抗値は、ＭＯＳトランジスタのオン抵抗と同程度もしくは大きい方が望ましい。これは消去開始時のメモリ素子の抵抗値が低いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。なお、書き込み開始時のメモリ素子の抵抗値は充分高いため、メモリ素子に電圧がほとんど印加され、このような問題は生じない。
【００３７】
ここで、本発明で用いるメモリ素子の書き込み直後の抵抗は、素子固有の一意的な値とはならず、書き込み直後のメモリ素子に流れる電流で決定することが実験で知られており、図３はメモリ素子の書き込み直後の抵抗が、メモリ素子に流れる電流で決定する現象の概念を説明するための回路図であり、メモリ素子と負荷抵抗を直列に接続したものである。なお、メモリ素子は絶縁状態、即ち抵抗値が１ＭΩ以上の状態であるとする。
【００３８】
さて、図３中符合ＸＹ両端間に書き込み電圧閾値である０．５Ｖを書き込み方向（図３中符合Ｘから符合Ｙに向かう方向）に印加すると、メモリ素子の抵抗値が直列に接続された負荷抵抗値よりも充分に大きいために、メモリ素子間に０．５Ｖの電圧が印加され、メモリ素子が絶縁状態から導通状態に変化する。
【００３９】
更に、書き込み直後のメモリ素子の両端子間の電圧は、直列に接続された負荷抵抗値の大きさによらず一定（例えば０．２Ｖ程度）となることが実験的に知られているために、［１］負荷抵抗値が１ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１ｋΩ＝０．３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．３ｍＡ＝０．６７ｋΩとなり、［２］負荷抵抗値が１０ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１０ｋΩ＝０．０３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．０３ｍＡ＝６．７ｋΩとなる。
【００４０】
この様に、メモリ素子の書き込み直後の抵抗値は、メモリ素子に流れる電流によって決定し、一度決定された書き込み後の抵抗値は、消去電圧閾値（書き込みとは反対の電圧方向）を超えない限り変化せず一定となる。
なお、消去の場合にはこの様な現象は生じず、絶縁抵抗値は書き込み抵抗値によらず数１０ｋΩ〜１ＭΩ以上に変化する。
【００４１】
ここで、メモリ素子とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
【００４２】
図４〜図７は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子の極性及びメモリ素子とＭＯＳトランジスタの配置関係により、図４、図５、図６及び図７で示す４種類のメモリアレイの構成が考えられる。
【００４３】
ここで、メモリアレイの動作方法は、図４〜図７のメモリアレイで同じであるため、以下では図４の回路を例に挙げて説明を行う。
【００４４】
図４で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子の一端がＭＯＳトランジスタ（ここではソース）に接続されて構成されている。
ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートはワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ドレイン）はビット線Ｂ（Ｂ０〜Ｂｎ）に接続され、メモリ素子の他端はソース線Ｓ（Ｓ０〜Ｓｍ）に接続されている。
【００４５】
更に、図９で示す様に、ビット線はカラムスイッチＳＷを介して書き込みドライバ２１及びセンスアンプＤに接続され、ワード線は、その電圧制御回路であるワード線ドライバ２２に接続され、ソース線は、その電圧制御回路であるソース線ドライバ２３に接続されている。また、書き込みドライバ、センスアンプ、ワード線ドライバ及びソース線ドライバは、制御回路２４に接続されている。
【００４６】
ところで、メモリ素子を構成するイオン配給層をメモリセル毎にパターニングすることなく全てのメモリセルで共通のものとして構成することにより、１ビットセル毎のメモリ素子の分離加工が不要となり、メモリ素子を製造する際のパターニング精度を緩和でき、メモリ素子の製造歩留りの向上が実現する。
【００４７】
そこで、本発明を適用した記憶装置の一例では、図１４で示す様に、メモリセルを構成するメモリ素子１０がマトリクス状に配置されて構成され、メモリ素子は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３が挟まれて成り、これら高抵抗膜及びイオン源層により情報を記憶する記憶層が構成されている。
【００４８】
イオン源層３には、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（金属元素）と、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）とを含有する。そして、金属元素がイオン化することにより、メモリ素子の抵抗値が変化する。即ち、この金属元素（Ａｇ，Ｃｕ，Ｚｎ）はイオン源となるものである。
【００４９】
高抵抗膜２は、イオン源層よりも抵抗率の高い材料、例えば、絶縁体或いは半導体を用いて構成される。具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、更には、アモルファスカルコゲナイド等の材料を用いることが可能である。
【００５０】
上述のイオン源層として、具体的には、例えばＣｕＴｅＧｅＧｄ膜を用いることができる。このＣｕＴｅＧｅＧｄ膜は、組成により抵抗率が異なるが、Ｃｕ，Ｔｅ，Ｇｄは金属元素であるため抵抗を低くすることは、少なくともカルコゲナイドとしてＳ或いはＳｅを用いた場合と比べて容易である。
アモルファスカルコゲナイド薄膜の中では、ＧｅＴｅは非常に抵抗率が低く、１×１０４Ωｃｍ程度である。これに対して、例えば、ＧｅＳｅは１×１０１３Ωｃｍ程度であり、ＧｅＳＴｅは１×１０１１Ωｃｍ程度である（「機能材料」１９９０年５月号ｐ７６参照。）。
この様に、ＧｅＴｅを母材とする材料、或いはＴｅを含有する材料に、Ｃｕ，Ｇｄ等の金属を含有させることにより、抵抗を低くすることができる。そして、厚さ２０ｎｍ、セル面積０．４μｍ２のＣｕＴｅＧｅＧｄ膜の抵抗値は、１００Ω程度以下とすることが可能である。
これに対して、高抵抗膜２に用いられるガドリニウム酸化膜の抵抗値は高く、比較的薄い膜厚でも容易に１００ｋΩ以上、更には１ＭΩとすることが可能である。
【００５１】
また、図１４の構成において、それぞれのメモリ素子は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶装置の一方のアドレス配線であるワード線Ｗを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、メモリ素子の下部電極とが、プラグ層１５、金属配線層１６及びプラグ層１７を介して電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶装置の他方のアドレス配線であるビット線に接続されている。
【００５２】
以下、本発明を適用した記憶装置の書き込みシーケンスについて、［１］ＭＯＳトランジスタのゲート電圧を制御する場合（図１０（ａ）参照。）、［２］ＭＯＳトランジスタのドレイン−ソース間の電圧を制御する場合（図１０（ｂ）参照。）についての実施例を挙げて説明する。なお、以下ではメモリ素子の書き込み電圧閾値が０．５Ｖであるとして説明を行う。
【００５３】
［１］ＭＯＳトランジスタのゲート電圧を制御する場合（実施例１）
実施例１では、書き込み直後のメモリ素子の両端子間の電位差が０．２Ｖとなる様に構成されたメモリ素子と、メモリセルに０．５Ｖの電圧を印加して書き込みを行った直後（即ち、メモリ素子の両端子間の電圧が０．２Ｖであるとすると、ＭＯＳトランジスタに０．３Ｖの電圧を印加した場合）のＭＯＳトランジスタのゲート電圧（Ｖｇａｔｅ）とＭＯＳトランジスタに流れる電流（ＩＤＣ）が図８で示す関係を有するＭＯＳトランジスタが直列に接続されたメモリセルを用いて記憶装置が構成されているものとする。
【００５４】
ここで、図８で示すＭＯＳトランジスタのゲート電圧とＭＯＳトランジスタに流れる電流との関係から、ＭＯＳトランジスタのゲートに印加する電圧値を増加させるとＭＯＳトランジスタに流れる電流値が増加することが分かる。
そして、再書き込みを行ってメモリ素子の抵抗値を低くするためには、再書き込み時には、先の書き込み時よりも大きな電流を流す必要がある。即ち、図８で示すＭＯＳトランジスタのゲート電圧とＭＯＳトランジスタに流れる電流値の関係から、再書き込みを行う場合には、先の書き込みの際にＭＯＳトランジスタのゲートに印加した電圧値よりも大きな電圧値をＭＯＳトランジスタのゲートに印加する必要がある。
【００５５】
以上の点を踏まえて、実施例１では、メモリセルに０．５Ｖの電圧を印加して、即ち、書き込みドライバでビット線に印加する電圧を制御すると共にソース線ドライバでソース線に印加する電圧を制御してメモリセルに０．５Vの電圧を印加してメモリ素子の抵抗値を６．０ｋΩに設定する場合（設定値が６．０ｋΩ）を例に挙げて説明を行う。
【００５６】
実施例１では、先ず、初期状態のＭＯＳトランジスタのゲート電圧を０．８７Ｖとして、即ち、ワード線ドライバでワード線に０．８７Ｖの電圧を印加して第１回目の書き込みを行なう（図１０（ａ）中符合ａ参照。）。
【００５７】
ここで、初期状態のＭＯＳトランジスタのゲート電圧値は、少なくとも第１回目の書き込み後のメモリ素子の抵抗値が設定値よりも高抵抗となる様な電圧値であれば良く、必ずしもＭＯＳトランジスタのゲート電圧を０．８７Ｖにしなければならないというものでは無い。
【００５８】
次に、第１回目の読み出しを行なうことによって、第１回目の書き込み後のメモリ素子の抵抗値を測定する（図１０（ａ）中符合ｂ参照。）。
具体的には、メモリ素子の抵抗値とビット線に流れる電流値は以下に示す（Ａ式）の関係が成立するので、ビット線に接続されたセンスアンプＤによってビット線に流れる電流値を検出することでメモリ素子の抵抗値を測定する。なお、測定の結果、第１回目の書き込み後のメモリ素子の抵抗値は６．２２ｋΩであった。
メモリ素子の抵抗値＝０．２Ｖ／（ビット線に流れる電流値）・・・（Ａ式）
【００５９】
続いて、第１回目の読み出しによって測定された抵抗値（Ｒｃｅｌｌ）と設定値（Ｒｔｈ）との比較を行なう（図１０（ａ）中符合ｃ参照。）。
ここで、ＲｃｅｌｌとＲｔｈの比較の結果、Ｒｃｅｌｌ（＝６．２２ｋΩ）＞Ｒｔｈ（＝６．０ｋΩ）の関係が成立するために、ＭＯＳトランジスタのゲート電圧を０．０１Ｖだけ上昇させ（図１０（ａ）中符合ｄ参照。）、即ち、制御回路からの制御信号に基づいてワード線ドライバによりワード線に印加する電圧を０．０１Ｖだけ上昇させてＭＯＳトランジスタのゲート電圧を０．８８Ｖとして第２回目の書き込みを行なう（図１０（ａ）中符合ａ参照。）。
【００６０】
その後、第２回目の読み出しを行なうことによって、第２回目の書き込み後のメモリ素子の抵抗値を測定する（図１０（ａ）中符合ｂ参照。）。なお、測定の結果、第２回目の書き込み後のメモリ素子の抵抗値は６．０４ｋΩであった。
【００６１】
次に、第２の回目の読み出しによって測定された抵抗値と設定値との比較を行なう（図１０（ａ）中符合ｃ参照。）。
ここで、ＲｃｅｌｌとＲｔｈの比較の結果、Ｒｃｅｌｌ（＝６．０４ｋΩ）＞Ｒｔｈ（＝６．０ｋΩ）の関係が成立するために、ＭＯＳトランジスタのゲート電圧を０．０１Ｖだけ上昇させ（図１０（ａ）中符合ｄ参照。）、即ち、制御回路からの制御信号に基づいてワード線ドライバによりワード線に印加する電圧を０．０１Ｖだけ上昇させてＭＯＳトランジスタのゲート電圧を０．８９Ｖとして第３回目の書き込みを行なう（図１０（ａ）中符合ａ参照。）。
【００６２】
その後、第３回目の読み出しを行なうことによって、第３回目の書き込み後のメモリ素子の抵抗値を測定する（図１０（ａ）中符合ｂ参照。）。なお、第３回目の書き込み後のメモリ素子の抵抗値は５．８７ｋΩであった。
【００６３】
続いて、第３回目の読み出しによって測定された抵抗値と設定値との比較を行なう（図１０（ａ）中符合ｃ参照。）。
ここで、ＲｃｅｌｌとＲｔｈの比較の結果、Ｒｃｅｌｌ（＝５．８７ｋΩ）＜Ｒｔｈ（＝６．０ｋΩ）の関係が成立するために、書き込み動作を終了する（図１０（ａ）中符合ｅ参照。）。
以上の書き込みシーケンスによって、メモリ素子の抵抗値を５．８７ｋΩに設定することができる。
【００６４】
［２］ＭＯＳトランジスタのドレイン−ソース間の電圧を制御する場合（実施例２）
上記した実施例１では、ＭＯＳトランジスタのゲート電圧を制御することによってメモリセルに流れる電流を制御する場合について説明を行ったが、実施例２では、ＭＯＳトランジスタのドレイン−ソース間の電圧を制御することによってメモリセルに流れる電流を制御するものである。
【００６５】
実施例２では、書き込み直後のメモリ素子の両端子間の電位差が０．２Ｖとなる様に構成されたメモリ素子と、ＭＯＳトランジスタのドレイン−ソース間の電位差（ＶＤＳ）とＭＯＳトランジスタに流れる電流（ＩＤＳ）が図１１で示す関係を有するＭＯＳトランジスタが直列に接続されたメモリセルを用いて記憶装置が構成されているものとする。
【００６６】
ここで、図１１で示すＭＯＳトランジスタのドレイン−ソース間の電位差とＭＯＳトランジスタに流れる電流との関係から、ＭＯＳトランジスタのゲート電圧が一定である場合には、ＭＯＳトランジスタのドレイン−ソース間の電位差を大きくするとＭＯＳトランジスタに流れる電流値が増加することが分かる。
また、書き込み直後のメモリ素子の両端子間の電位差が０．２Ｖで一定であるとすると、ＭＯＳトランジスタのドレイン−ソース間の電位差は、以下に示す（Ｂ式）で表される。
そして、再書き込みを行なってメモリ素子の抵抗値を低くするためには、再書き込み時には、先の書き込み時よりも大きな電流を流す必要がある。即ち、図１１で示すＭＯＳトランジスタのドレイン−ソース間の電位差とＭＯＳトランジスタに流れる電流との関係及び（Ｂ式）から、再書き込みを行なう場合には、先の書き込みの際にＭＯＳトランジスタのドレイン−ソース間に印加した電圧値よりも大きな電圧値をＭＯＳトランジスタのドレイン−ソース間に印加する必要がある。
ＭＯＳトランジスタのドレイン−ソース間の電位差＝（ビット−ソース線の電位差）−０．２Ｖ・・・（Ｂ式）
【００６７】
以上の点を踏まえて、ＭＯＳトランジスタのゲート電圧を一定値として、即ち、ワード線ドライバでワード線に印加する電圧を一定値としてメモリ素子の抵抗値を所定の値（設定値）に設定する場合を例に挙げて説明を行う。
【００６８】
実施例２では、先ず、初期状態のＭＯＳトランジスタのドレイン−ソース間に所定の電圧を印加して、即ち、書き込みドライバでビット線に印加する電圧を制御すると共にソース線ドライバでソース線に印加する電圧を制御してＭＯＳトランジスタのドレイン−ソース間に所定の電圧を印加して書き込みを行い（図１０（ｂ）中符合ａ参照。）、続いて読み出しを行なうことによって、書き込み後のメモリ素子の抵抗値を測定する（図１０（ｂ）中符合ｂ参照。）。なお、具体的な読み出し方法については実施例１と同様である。
【００６９】
次に、読み出しによって測定された抵抗値（Ｒｃｅｌｌ）と設定値（Ｒｔｈ）との比較を行なう（図１０（ｂ）中符合ｃ参照。）。
（１）ＲｃｅｌｌとＲｔｈの比較の結果、Ｒｃｅｌｌ＞Ｒｔｈの関係が成立する場合には、ＭＯＳトランジスタのドレイン−ソース間に印加している電圧を上昇させ（図１０（ｂ）中符合ｄ参照。）、即ち、書き込みドライバでビット線に印加する電圧を制御し、ソース線ドライバでソース線に印加する電圧を制御し、若しくは書き込みドライバでビット線に印加する電圧を制御すると共にソース線ドライバでソース線に印加する電圧を制御してＭＯＳトランジスタのドレイン−ソース間に印加している電圧を上昇させて再書き込みを行なう。再書き込みを行なった後は、同様に読み出し及びＲｃｅｌｌとＲｔｈとの比較を行なう。
（２）ＲｃｅｌｌとＲｔｈの比較の結果、Ｒｃｅｌｌ＜Ｒｔｈの関係が成立する場合には、書き込み動作を終了する（図１０（ｂ）中符合ｅ参照。）。
【００７０】
なお、図１２（ａ）に書き込み直後のメモリ素子の両端子間の電位差（Ｖｉｎｔ）が０．２Ｖとなる様に構成されたメモリ素子の抵抗値（Ｒ（メモリ素子））とＭＯＳトランジスタのドレイン−ソース間の電位差との関係を示し、図１２（ｂ）に書き込み直後のメモリ素子の両端子間の電位差（Ｖｉｎｔ）が０．４Ｖとなる様に構成されたメモリ素子の抵抗値（Ｒ（メモリ素子））とＭＯＳトランジスタのドレイン−ソース間の電位差との関係を示している。
図１２に示すメモリ素子の抵抗値（Ｒ（メモリ素子））とＭＯＳトランジスタのドレイン−ソース間の電位差との関係から、書き込み直後のメモリ素子の両端子間の電位差が大きい方が充分な抵抗変化比をとることができる。
【００７１】
上記した様に、実施例１では、書き込みシーケンス中にメモリ素子の抵抗値を読み出してＭＯＳトランジスタのゲート電圧を調整しながら書き込みを行なうので、また、実施例２では、書き込みシーケンス中にメモリ素子の抵抗値を読み出してＭＯＳトランジスタのドレイン−ソース間に印加する電圧を調整しながら書き込みを行なうので、書き込み後のメモリ素子の抵抗値と設定値とのズレを緩和することができ、メモリ素子の抵抗値の制御性が向上する。
【００７２】
具体的には、書き込み直後のメモリ素子の両端子間の電位差が理想値（０．２Ｖ）に対して＋５％のズレを生じたとしても、図１０（ａ）で示す書き込みシーケンスに従って書き込みを行なうことによって、メモリ素子の抵抗値を５．９２ｋΩに設定することができる。なお、この時のＭＯＳトランジスタのゲート電圧は０．９１Ｖである。
また、書き込み直後のメモリ素子の両端子間の電位差が理想値（０．２Ｖ）に対して−５％のズレを生じたとしても、図１０（ａ）で示す書き込みシーケンスに従って書き込みを行なうことによって、メモリ素子の抵抗値を５．８３ｋΩに設定することができる。なお、この時のＭＯＳトランジスタのゲート電圧は０．８７Ｖである。
即ち、書き込み直後のメモリ素子の両端子間の電位差が理想値（０．２Ｖ）に対して±５％程度バラツキを生じたとしても、図１０（ａ）で示す書き込みシーケンスに従って書き込みを行なうことによって、メモリ素子の抵抗値を５．８３ｋΩ〜５．９２ｋΩに設定することが可能である。
【００７３】
更に、実施例１では書き込みシーケンス中にメモリ素子の抵抗値を読み出してＭＯＳトランジスタのゲート電圧を調整しながら書き込みを行なうことによって、また、実施例２では書き込みシーケンス中にメモリ素子の抵抗値を読み出してＭＯＳトランジスタのドレイン−ソース間に印加する電圧を調整しながら書き込みを行なうことによって、メモリ素子間における書き込み後の抵抗値のバラツキを低減することができる。
【００７４】
具体的には、Ｍ個のメモリセルに対してメモリ素子の書き込みを、設定値が６．０ｋΩであり、ＭＯＳトランジスタのゲート電圧が０．８９Ｖの条件で行なう場合において、上記と同様に、書き込み後のメモリ素子の両端子間の電位差が理想値（０．２Ｖ）に対して±５％のバラツキを生じると仮定すると、書き込み後のメモリ素子の抵抗値は５．５０ｋΩ〜６．２５ｋΩに設定される。この場合のメモリ素子の抵抗値のバラツキ分布が正規分布に従うと仮定して図１３（ａ）に示す。
なお、図１３（ａ）で示すメモリ素子の抵抗値のバラツキ分布は、従来の書き込みシーケンス、即ち、書き込みシーケンス中にＭＯＳトランジスタの電圧を調整せずに書き込みを行なうシーケンスによって書き込みを行なった場合のメモリ素子の抵抗値のバラツキに相当するものである。
ここで、図１０（ａ）で示す書き込みシーケンスに従ってＲｃｅｌｌ＞Ｒｔｈのメモリセル（図１３（ａ）中符合Ｚで示すメモリ素子）に対して例えばＭＯＳトランジスタのゲート電圧を０．９０Ｖという条件で再書き込みを行なうと、再書き込み後のメモリ素子の抵抗値は５．３５ｋΩ〜６．０８ｋΩに設定される。この場合のメモリ素子の抵抗値のバラツキ分布も正規分布に従うと仮定して図１３（ｂ）に示す。
そして、図１３（ａ）で示す書き込み後のメモリ素子の抵抗値のバラツキ分布（但し、図１３（ａ）中符合Ｚで示すメモリ素子は除く）と図１３（ｂ）で示す再書き込み後のメモリ素子の抵抗値のバラツキ分布を重ね合わせることによって得られる図１３（ｃ）で示す抵抗値のバラツキ分布は図１０（ａ）で示す書き込みシーケンスに従って書き込みを行なった場合におけるメモリ素子の抵抗値のバラツキ分布を示すこととなり、メモリ素子の抵抗値のバラツキ分布が低減していることが分かる。
【００７５】
ところで、書き込みの際に、メモリセルに印加する電圧または電流を制御することによって、書き込み後のメモリ素子の抵抗値を異なる複数のレベルに設定し、抵抗値が低い状態の複数のレベル及び消去後の抵抗値が高い状態にそれぞれ異なる情報を割り当てることによって、メモリセルのメモリ素子にたいして、それぞれ３値以上の情報を記憶させる技術が提案されている（例えば、特願２００４−１２４５４３号明細書参照。）。
ここで、設定可能な範囲内において実施例１及び実施例２における設定値（Ｒｔｈ）をＮ個（Ｎ≧２）採ることによって、書き込み後のメモリ素子の抵抗値を分離できＮ＋１個（Ｎ個の書き込み状態＋消去状態）をメモリ素子に記憶することができる。
【００７６】
また、本実施例では消去シーケンスを用いずにメモリ素子の抵抗値の制御が可能であり、書き込み補正を迅速に行なうことが可能である。
即ち、従来の書き込み補正では、書き込み不良が生じた場合には消去シーケンスが必要であったのに対して、本実施例では、書き込みシーケンス中に読み出しを行なって、メモリ素子の抵抗値を制御しながら書き込みを行なうために、書き込み補正の迅速化が実現するのである。
【図面の簡単な説明】
【００７７】
【図１】本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
【図２】本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。
【図３】メモリ素子の書き込み直後の抵抗がメモリ素子に流れる電流で決定する現象の概念を説明するための回路図である。
【図４】本発明を適用した記憶装置の一例を説明するための回路図（１）である。
【図５】本発明を適用した記憶装置の一例を説明するための回路図（２）である。
【図６】本発明を適用した記憶装置の一例を説明するための回路図（３）である。
【図７】本発明を適用した記憶装置の一例を説明するための回路図（４）である。
【図８】ＭＯＳトランジスタのゲート電圧とＭＯＳトランジスタに流れる電流の関係を示すグラフである。
【図９】メモリ素子の読み出しを説明するための回路図である。
【図１０】本実施例の書き込みシーケンスを説明するための模式図である。
【図１１】ＭＯＳトランジスタのドレイン−ソース間の電位差とＭＯＳトランジスタに流れる電流の関係を示すグラフである。
【図１２】メモリ素子の抵抗値とＭＯＳトランジスタのドレイン−ソース間の電位差との関係を示すグラフである。
【図１３】書き込み後のメモリ素子の抵抗値のバラツキを説明するためのグラフである。
【図１４】本発明を適用した記憶装置の一例を説明するための模式的な断面図である。
【符号の説明】
【００７８】
Ｃ    メモリセル
Ａ    メモリ素子
Ｔ    ＭＯＳトランジスタ
Ｄ    センスアンプ
１    下部電極
２    高抵抗膜
３    イオン源層
４    上部電極
１０    抵抗変化型記憶素子（メモリ素子）
１１    半導体基板
１２    素子分離層
１３    ソース／ドレイン領域
１４    ゲート電極
１５    プラグ層
１６    金属配線層
１７    プラグ層
２１    書き込みドライバ
２２    ワード線ドライバ
２３    ソース線ドライバ
２４    制御回路
【図１】
2007018615.tif 000003
【図２】
2007018615.tif 000004
【図３】
2007018615.tif 000005
【図４】
2007018615.tif 000006
【図５】
2007018615.tif 000007
【図６】
2007018615.tif 000008
【図７】
2007018615.tif 000009
【図８】
2007018615.tif 000010
【図９】
2007018615.tif 000011
【図１０】
2007018615.tif 000012
【図１１】
2007018615.tif 000013
【図１２】
2007018615.tif 000014
【図１３】
2007018615.tif 000015
【図１４】
2007018615.tif 000016