(57)【要約】  【課題】  ＲＡＭを内蔵した半導体集積回路において、動作速度を犠牲にすることなくＲＡＭの検査を可能にすると共に、メモリサイズに適した検査用タイミングを生成する。  【解決手段】  この半導体集積回路は、複数列のメモリセルを含むメモリセルアレイ３と、複数列のメモリセルにデータを書き込む書き込み回路２０と、複数列のメモリセルからデータを読み出すセンスアンプ２０と、メモリセルアレイの外周の少なくとも１辺に沿った領域内に配置されたダミーセル４〜６と、書き込み回路及びセンスアンプを制御する制御回路であって、センスアンプを動作させるための制御信号を活性化すると共に、テストモードにおいて、ダミーセルが配置された少なくとも１つの領域内においてトランジスタに電気的に接続された配線による遅延に基づいて制御信号を非活性化する制御回路３０とを具備する。【選択図】  図７
2007018550.tif 000002
【特許請求の範囲】
【請求項１】
ＲＡＭを内蔵した半導体集積回路であって、
半導体基板においてマトリクス状に配置された複数列のメモリセルを含むメモリセルアレイと、
前記複数列のメモリセルにデータをそれぞれ書き込む複数の書き込み回路と、
前記複数列のメモリセルからデータをそれぞれ読み出す複数のセンスアンプと、
前記メモリセルアレイの外周の少なくとも１辺に沿った少なくとも１つの領域内に配置された複数のダミーセルと、
前記複数の書き込み回路及び前記複数のセンスアンプを制御する制御回路であって、前記複数のセンスアンプを動作させるための制御信号を活性化すると共に、テストモードにおいて、前記複数のダミーセルが配置された少なくとも１つの領域内においてトランジスタに電気的に接続された配線による遅延に基づいて前記制御信号を非活性化する前記制御回路と、
を具備する半導体集積回路。
【請求項２】
前記メモリセルアレイの外周の第１の辺に沿った第１の領域内に配置された第１群のダミーセル内のトランジスタのゲートに電気的に接続された第１のワード線と、
前記メモリセルアレイの外周の第２の辺に沿った第２の領域内に配置された第２群のダミーセル内のトランジスタのソース又はドレインに電気的に接続されたビット線と、
前記メモリセルアレイの外周の第３の辺に沿った第３の領域内に配置された第３群のダミーセル内のトランジスタのゲートに電気的に接続された第２のワード線と、
をさらに具備し、
前記制御回路が、テストモードにおいて、前記第１のワード線と前記ビット線と前記第２のワード線とを含む配線による遅延に基づいて前記制御信号を非活性化する、請求項１記載の半導体集積回路。
【請求項３】
前記メモリセルアレイの外周の第１の辺に沿った第１の領域内に配置された第１群のダミーセル内のトランジスタのゲートに電気的に接続された第１のワード線と、
前記第１の領域に沿った第２の領域内に配置された第２群のダミーセル内のトランジスタのゲートに電気的に接続された第２のワード線と、
をさらに具備し、
前記制御回路が、テストモードにおいて、前記第１及び第２のワード線を含む配線による遅延に基づいて前記制御信号を非活性化する、請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＡＭ（ランダムアクセスメモリ）を内蔵したエンベッテドアレイ等の半導体集積回路に関する。
【背景技術】
【０００２】
高速動作仕様のＲＡＭを内蔵した半導体集積回路を検査するためには、高価な測定装置が必要となり、製品価格の上昇を招いてしまう。高価な測定装置を用いることなく半導体集積回路を検査する手法として、電源電圧を下げることによりＲＡＭの動作速度を低下させ、動作周波数の低い測定装置を用いて測定を行う検査手法がある。しかしながら、近年における半導体集積回路の微細化及び高速化に伴い、電源電圧を下げるだけでは対応できなくなってきた。
【０００３】
そこで、別の検査手法として、半導体集積回路の内部において所定のタイミングでパルスを発生させて読み出し有効期間を規定し、この読み出し有効期間内に読み出しデータが出力されない場合には、その半導体集積回路を不良と判定することが行われている。図９に、そのような従来の半導体集積回路において用いられる出力回路を示す。
【０００４】
図９に示す出力回路において、内部バスから出力される読み出しデータＤＢＵＳは、制御信号ＲＯＥ及びＲＯＥバーによって制御されるクロックドインバータ１１０を介してラッチ回路９０に入力され、ラッチ回路９０によってラッチされる。ラッチ回路９０は、インバータ９１及び９３と、コンデンサ９２とによって構成される。ラッチ回路９０によってラッチされた読み出しデータは、出力ドライバ１００からマクロセルの出力端子に出力データＤＯＵＴとして出力される。
【０００５】
図１０に、図９に示す出力回路における信号のタイミングを示す。半導体集積回路の検査を行うためのテストモードにおいては、テストモード信号ＴＯＥがハイレベルに活性化される。その後、クロック信号ＣＫが立ち上がると、制御信号ＲＯＥが一旦ローレベルに非活性化されてから再びハイレベルに活性化される。さらに、クロック信号ＣＫが立ち上がってから遅延時間Ｔ１が経過した時に、制御信号ＲＯＥがローレベルに非活性化される。このようにして、制御信号ＲＯＥが活性化される読み出し有効期間Ｔ２が設定される。
【０００６】
読み出し有効期間Ｔ２においてクロックドインバータ１１０が動作可能となるので、この間に読み出しデータＤＢＵＳがクロックドインバータ１１０に入力されると、読み出しデータＤＢＵＳがクロックドインバータ１１０に取り込まれてラッチ回路９０によってラッチされ、それに基づいて出力ドライバ１００から出力データＤＯＵＴが出力される。一方、読み出し有効期間Ｔ２の経過後に読み出しデータＤＢＵＳがクロックドインバータ１１０に入力された場合には、この読み出しデータＤＢＵＳはクロックドインバータ１１０に取り込まれないので、ラッチ回路９０は以前のテータをラッチしたままであり、出力ドライバ１００からは以前の出力データＤＯＵＴが出力される。
【０００７】
このようにして、ＲＡＭを内蔵した半導体集積回路の検査が行われる。しかしながら、この検査方式においては、タイミングの設定が難しく、また、出力回路に用いられるクロックドインバータによって動作速度が低下してしまう。特に、内蔵型のＲＡＭを用いる場合、製品毎にメモリサイズが異なるため、必要とされるタイミングも異なる。このため遅延時間を調整するための遅延時間調整回路の規模が大きくなってしまうことや、最適なタイミングを発生させることが非常に困難であるという問題があった。
【０００８】
関連する技術として、下記の特許文献１には、個々の回路の実力に対応した高速動作を実現するメモリ回路を備えた半導体集積回路装置が開示されている。この半導体集積回路装置においては、ダミーメモリセルから読み出されるダミー信号とセンスアンプを活性化させるタイミング信号とのタイミング差を検出回路で検出して、その出力に基づいて上記タイミング差が小さくなるように第１可変遅延回路によって遅延量を調節し、かつ、上記ダミー信号と上記タイミング信号との相対的なタイミング差を第２可変遅延回路によって調整可能としている。
【０００９】
しかしながら、ＲＡＭを内蔵した半導体集積回路を検査するためには、センスアンプを活性化させるタイミング信号の他に、先に説明した読み出し有効期間を規定するようなタイミング信号も必要となるので、そのタイミングをどのようにして生成するのかが問題となる。
【特許文献１】特開２００２−２１６４８１号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、ＲＡＭを内蔵した半導体集積回路において、動作速度を犠牲にすることなくＲＡＭの検査を可能にすると共に、回路規模をあまり大きくせずに、メモリサイズに適した検査用タイミングを生成することを目的する。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明に係る半導体集積回路は、ＲＡＭを内蔵した半導体集積回路であって、半導体基板においてマトリクス状に配置された複数列のメモリセルを含むメモリセルアレイと、複数列のメモリセルにデータをそれぞれ書き込む複数の書き込み回路と、複数列のメモリセルからデータをそれぞれ読み出す複数のセンスアンプと、メモリセルアレイの外周の少なくとも１辺に沿った少なくとも１つの領域内に配置された複数のダミーセルと、複数の書き込み回路及び複数のセンスアンプを制御する制御回路であって、複数のセンスアンプを動作させるための制御信号を活性化すると共に、テストモードにおいて、複数のダミーセルが配置された少なくとも１つの領域内においてトランジスタに電気的に接続された配線による遅延に基づいて制御信号を非活性化する制御回路とを具備する。
【００１２】
ここで、半導体集積回路が、メモリセルアレイの外周の第１の辺に沿った第１の領域内に配置された第１群のダミーセル内のトランジスタのゲートに電気的に接続された第１のワード線と、メモリセルアレイの外周の第２の辺に沿った第２の領域内に配置された第２群のダミーセル内のトランジスタのソース又はドレインに電気的に接続されたビット線と、メモリセルアレイの外周の第３の辺に沿った第３の領域内に配置された第３群のダミーセル内のトランジスタのゲートに電気的に接続された第２のワード線とをさらに具備し、制御回路が、テストモードにおいて、第１のワード線とビット線と第２のワード線とを含む配線による遅延に基づいて制御信号を非活性化するようにしても良い。
【００１３】
あるいは、半導体集積回路が、メモリセルアレイの外周の第１の辺に沿った第１の領域内に配置された第１群のダミーセル内のトランジスタのゲートに電気的に接続された第１のワード線と、第１の領域に沿った第２の領域内に配置された第２群のダミーセル内のトランジスタのゲートに電気的に接続された第２のワード線とをさらに具備し、制御回路が、テストモードにおいて、第１及び第２のワード線を含む配線による遅延に基づいて制御信号を非活性化するようにしても良い。
【発明の効果】
【００１４】
本発明によれば、制御回路が、複数のセンスアンプを動作させるための制御信号を活性化し、テストモードにおいて、複数のダミーセルが配置された少なくとも１つの領域内においてトランジスタに電気的に接続された配線による遅延に基づいて制御信号を非活性化することにより、動作速度を犠牲にすることなくＲＡＭの検査を可能にすると共に、回路規模をあまり大きくせずに、メモリサイズに適した検査用タイミングを生成することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されているＲＡＭの構成を示すブロック図である。本実施形態においては、ＲＡＭとして、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）を用いている。このＳＲＡＭは、マトリクス状に配置された複数のメモリセルによって構成されるメモリセルアレイを含んでいる。図１には、第１列におけるＮ個のメモリセルＭＣ１〜ＭＣＮが示されている。
【００１６】
図１に示すＳＲＡＭは、アドレスが入力される行デコーダ１０と、所定の間隔をおいて一列に配置されているＮ個のメモリセルＭＣ１〜ＭＣＮと、アドレスによって指定されたメモリセルにデータの書き込み又は読み出しを行う書き込み／読み出し回路２０と、書き込み／読み出し回路２０の制御を行う制御回路３０と、外部回路との間で書き込みデータ及び読み出しデータの入出力を行うＩ／Ｏ回路４０とを含んでいる。
【００１７】
行デコーダ１０は、入力されたアドレスを解読し、Ｎ本のワード線Ｗ１〜ＷＮの内のアドレスに対応する１本のみを活性化する。メモリセルＭＣ１〜ＭＣＮは、行デコーダ１０の出力側の対応するワード線Ｗ１〜ＷＮにそれぞれ接続されている。メモリセルＭＣ１〜ＭＣＮの列の両側には、ビット線対を構成するビット線Ｂ及びＢバーが平行に配置され、これらのビット線は、メモリセルＭＣ１〜ＭＣＮの各々に接続されている。
【００１８】
ビット線Ｂ及びＢバーは、書き込み／読み出し回路２０に接続されている。書き込み／読み出し回路２０は、制御回路３０の制御の下で、アドレスによって指定されたメモリセルにデータを書き込み、アドレスによって指定されたメモリセルから出力される差動信号を増幅して論理レベルの信号（読み出しデータ）を出力する。
【００１９】
書き込み／読み出し回路２０は、バスラインを介してＩ／Ｏ回路４０に接続されている。Ｉ／Ｏ回路４０は、外部回路から書き込みデータを入力して、入力された書き込みデータを書き込み／読み出し回路２０に供給する入力回路と、書き込み／読み出し回路２０から供給された読み出しデータをＩ／Ｏ回路４０に出力する出力回路とを含んでいる。
【００２０】
図２は、図１に示すＳＲＡＭに含まれているメモリセルの構成を示す回路図である。図２においては、２つのメモリセルＭＣ１及びＭＣ２のみが示されている。メモリセルＭＣ１は、第１のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１と、第２のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１２及びＮチャネルＭＯＳトランジスタＱＮ１２と、トランスミッションゲートとして動作するＮチャネルＭＯＳトランジスタＱＮ１３及びＱＮ１４とを含んでいる。第１のインバータは、出力が第１のストアノードＮ１に接続されており、入力が第２のストアノードＮ２に接続されている。また、第２のインバータは、出力が第２のストアノードＮ２に接続されており、入力が第１のストアノードＮ１に接続されている。
【００２１】
トランジスタＱＮ１３のソース・ドレイン経路は、ビット線Ｂと第１のストアノードＮ１との間に接続されており、トランジスタＱＮ１４のソース・ドレイン経路は、ビット線Ｂバーと第２のストアノードＮ２との間に接続されている。トランジスタＱＮ１３及びＱＮ１４のゲートは、ワード線Ｗ１に接続されている。
【００２２】
同様に、メモリセルＭＣ２は、第１のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１と、第２のインバータを構成するＰチャネルＭＯＳトランジスタＱＰ２２及びＮチャネルＭＯＳトランジスタＱＮ２２と、トランスミッションゲートとして動作するＮチャネルＭＯＳトランジスタＱＮ２３及びＱＮ２４とを含んでいる。
【００２３】
図２を参照しながら、メモリセルへのデータの書き込み動作について説明する。
メモリセルＭＣ１にデータを書き込む際には、行デコーダ１０からワード線Ｗ１にハイレベルの信号が供給されると共に、書き込み／読み出し回路２０から、例えば、ビット線Ｂにハイレベルの信号が供給され、ビット線Ｂバーにローレベルの信号が供給される。ワード線Ｗ１にハイレベルの信号が供給されることによりトランジスタＱＮ１３及びＱＮ１４がオン状態となって、ストアノードＮ１がビット線Ｂと同じハイレベルとなり、ストアノードＮ２がビット線Ｂバーと同じローレベルとなる。第１及び第２のインバータがこの状態を維持することにより、メモリセルＭＣ１に１ビットのデータが記憶される。
【００２４】
次に、メモリセルからのデータの読み出し動作について説明する。
メモリセルＭＣ１からデータを読み出す際には、行デコーダ１０からワード線Ｗ１にハイレベルの信号が供給され、トランジスタＱＮ１３及びＱＮ１４がオン状態となる。これにより、ビット線ＢがストアノードＮ１のレベルと同一となり、ビット線ＢバーがストアノードＮ２のレベルと同一となる。書き込み／読み出し回路２０が、ビット線Ｂ及びＢバーのレベルを差動増幅することにより、メモリセルＭＣ１に記憶されている１ビットのデータが読み出される。
【００２５】
図３は、図１に示すＳＲＡＭに含まれている書き込み／読み出し回路の構成を示す回路図である。図３に示すように、書き込み／読み出し回路２０は、第１列選択信号がハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、バスラインから供給される書き込みデータを反転するインバータ２１と、書き込み制御信号に同期して書き込みデータをラッチしてビット線Ｂに供給するラッチ回路２２と、書き込み制御信号に同期して反転書き込みデータをラッチしてビット線Ｂバーに出力するラッチ回路２３とを含んでいる。
【００２６】
また、書き込み／読み出し回路２０は、第１列選択信号がハイレベルに活性化されたときにオン状態となるＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４と、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ５〜ＱＮ７によって構成される差動アンプ（センスアンプ）を含んでいる。このセンスアンプは、読み出し制御信号がハイレベルに活性化されたときに動作し、ビット線Ｂ及びＢバーのレベルを差動増幅することにより読み出しデータを生成して、生成された読み出しデータをバスラインに出力する。
【００２７】
図４は、図１に示す制御回路に含まれている読み出し制御信号生成回路の構成を示す回路図である。エンベッテドアレイに搭載されるＲＡＭにおいては、大きなシステムチップへの搭載を考慮して、回路構成をシンプルにすることにより、ＲＡＭに起因する歩留まりの低下を極力避ける方針で設計が行われる。そのため、各種の内部パルスは使用せず、クロック信号の立ち上がり又は立ち下がりポイントを起点として、検査用タイミングを生成するようにしている。
【００２８】
図４において、テストモード信号ＴＯＥは、半導体集積回路を検査するためのテストモードにおいて活性化される信号である。読み出し制御信号生成回路は、通常モードにおいて用いられる読み出し制御信号を生成すると共に、テストモードにおいては、メモリセルからデータを読み出す際の読み出し有効期間を規定する読み出し制御信号を生成する。
【００２９】
図４に示すように、読み出し制御信号生成回路は、読み出し制御信号ＳＡＯＮの活性化のタイミングを調整するためにクロック信号ＣＫの遅延量を調整する第１の遅延調整回路５０と、第１の遅延調整回路５０の出力信号とテストモード信号ＴＯＥとに基づいてタイミング調整信号ＴＯＥＤを生成して遅延パターンのノードＢに出力する論理回路（本実施形態においては、ＮＡＮＤ回路）６４と、読み出し制御信号ＳＡＯＮの非活性化のタイミングを調整するために遅延パターンのノードＣから入力されるタイミング調整信号ＴＯＥＤの遅延量を調整する第２の遅延調整回路７０と、第１の遅延調整回路５０の出力信号と第２の遅延調整回路７０の出力信号とに基づいて読み出し制御信号ＳＡＯＮを生成するパルス生成回路８０とを含んでいる。
【００３０】
第１の遅延調整回路５０は、インバータ５１〜５４と、ＮＡＮＤ回路５５と、コンデンサ５６〜６０と、トランスミッションゲートとして動作するアナログスイッチ６１〜６３とを有している。遅延選択信号ＤＬＳ１によってアナログスイッチ６１〜６３の内のいずれか１つをオンすることにより、クロック信号ＣＫの遅延量又は極性又はパルス幅を調整することができる。
【００３１】
ＮＡＮＤ回路６４は、第１の遅延調整回路５０の出力信号とテストモード信号ＴＯＥとの論理積を求め、この論理積を反転することによりタイミング調整信号ＴＯＥＤを生成する。従って、テストモード信号ＴＯＥがローレベルに非活性化されている時には、タイミング調整信号ＴＯＥＤは常にハイレベルとなる。
【００３２】
第２の遅延調整回路７０は、インバータ７１〜７４と、トランスミッションゲートとして動作するアナログスイッチ７５〜７７とを有している。遅延選択信号ＤＬＳ２によってアナログスイッチ７５〜７７の内のいずれか１つをオンすることにより、タイミング調整信号ＴＯＥＤの遅延量を微調整することができる。
【００３３】
パルス生成回路８０は、ＮＡＮＤ回路８１及び８３と、インバータ８２及び８４と、コンデンサ８５〜８７とを有している。ＮＡＮＤ回路８１は、第１の遅延調整回路５０の出力信号と第２の遅延調整回路７０の出力信号との論理積を求め、この論理積を反転して出力する。ＮＡＮＤ回路８１の出力信号は、インバータ８２、ＮＡＮＤ回路８３、及び、インバータ８４によって反転されて、読み出し制御信号ＳＡＯＮが生成される。
【００３４】
ここで、ＮＡＮＤ回路８３は、インバータ８２の出力信号と書き込み禁止信号との論理積を求めているので、書き込み禁止信号が非活性化されてローレベルとなっている時には、読み出し制御信号ＳＡＯＮは活性化されない。また、テストモード信号ＴＯＥが非活性化されてローレベルとなっている時には、第２の遅延調整回路５０の出力信号は常にハイレベルとなるので、第２の遅延調整回路５０は、読み出し制御信号ＳＡＯＮのタイミングに影響しなくなる。
【００３５】
図５は、図４に示す読み出し制御信号生成回路における信号のタイミングを示す図である。ただし、説明を簡単にするために、図５においては、パルス生成回路８０における遅延時間を無視している。また、テストモード信号ＴＯＥはハイレベルに活性化されているものとする。
【００３６】
第１の遅延調整回路５０がクロック信号ＣＫを遅延することにより、ノードＡにおける信号が得られる。ＮＡＮＤ回路６４がノードＡにおける信号を反転することにより、ノードＢにおける信号が得られる。ノードＢからノードＣまでの間には、後で説明するような遅延パターンが形成されており、この遅延パターンにおける遅延により、ノードＣにおける信号が得られる。さらに、第２の遅延調整回路７０がノードＣにおける信号を遅延することにより、ノードＤにおける信号が得られる。
【００３７】
ノードＡにおける信号がハイレベルとなるタイミングによって、読み出し制御信号ＳＡＯＮの立ち上がりエッジが決定される。また、ノードＤにおける信号がローレベルとなるタイミングによって、読み出し制御信号ＳＡＯＮの立ち下がりエッジが決定される。
【００３８】
読み出し制御信号ＳＡＯＮが活性化されてからメモリセルのデータが読み出されてデータバスに伝達するまでの時間を、最大で１．５ｎ秒と仮定する。これに基づいて、読み出し制御信号ＳＡＯＮがハイレベルに活性化されている期間、即ち、読み出し有効期間を、約１．５ｎ秒としている。その３分の２以上に相当する遅延量を遅延パターンによって作り出し、残りの遅延量を、図４に示す第２の遅延調整回路７０によって作り出すことにする。残りの遅延量は僅かであるから、小規模な回路によっても、その遅延量を得ることができる。このようにして遅延量が調整された読み出し制御信号ＳＡＯＮを図３に示すセンスアンプに印加することにより、読み出し有効期間において読み出し動作が完了したか否かを検査することができる。
【００３９】
図６は、図１に示すＩ／Ｏ回路に含まれている出力回路の構成を示す回路図である。図６に示すように、この出力回路は、インバータ９１及び９３とコンデンサ９２とによって構成されるラッチ回路９０と、ラッチ回路９０によってラッチされた読み出しデータをマクロセルの出力端子に出力する出力ドライバ１００とを有している。本実施形態においては、半導体集積回路の検査の際に、図３に示すセンスアンプにおいて読み出し有効期間を規定しているので、図９に示す従来のＳＲＡＭにおいて用いられていたクロックドインバータ１１０が省略されており、読み出し動作の高速化を実現することができる。
【００４０】
次に、半導体集積回路のレイアウトについて説明する。
図７は、本発明の一実施形態に係る半導体集積回路の第１のレイアウト例を示す概略図である。半導体基板１において、ロジック回路２と、マトリクス状に配置されたＮ行Ｍ列のメモリセルを含むメモリセルアレイ３と（Ｎ、Ｍは２以上の整数）、アドレスラインを介して入力された書き込みアドレスを解読し、Ｎ本のワード線の内の１本のみを活性化する行デコーダ１０と、Ｍ列のメモリセルに対してデータの書き込み及び読み出しを行う書き込み／読み出し回路２０と、配線層における配線パターンの疎密を緩和するためにメモリセルアレイ３の外周の少なくとも１辺に沿った少なくとも１つの領域内に配置された複数のダミーセル４〜６と、書き込み／読み出し回路２０を制御する制御回路３０と、外部回路との間で書き込みデータ及び読み出しデータの入出力を行うＩ／Ｏ回路４０とが形成されている。なお、ダミーセル内の構成は、通常のメモリセルと同様である。また、行デコーダ１０の両端には、ダミーの行デコーダが形成されている。
【００４１】
書き込み／読み出し回路２０は、Ｍ列のメモリセルにデータをそれぞれ書き込むＭ個の書き込み回路と、Ｍ列のメモリセルからデータをそれぞれ読み出すＭ個のセンスアンプとを含んでいる。制御回路３０は、Ｍ個のセンスアンプを動作させるための読み出し制御信号ＳＡＯＮを活性化すると共に、テストモードにおいて、複数のダミーセル４〜６が配置された少なくとも１つの領域内においてトランジスタに電気的に接続された配線（遅延パターン）７によるタイミング調整信号ＴＯＥＤの遅延に基づいて、読み出し制御信号ＳＡＯＮを非活性化する。
【００４２】
第１のレイアウト例においては、メモリセルアレイ３の外周の第１の辺に沿った第１の領域内に配置された第１群のダミーセル４内のトランジスタのゲートに電気的に接続されたワード線７ａと、メモリセルアレイ３の外周の第２の辺に沿った第２の領域内に配置された第２群のダミーセル５内のトランジスタのソース又はドレインに電気的に接続されたビット線７ｂと、メモリセルアレイ３の外周の第３の辺に沿った第３の領域内に配置された第３群のダミーセル６内のトランジスタのゲートに電気的に接続されたワード線７ｃとが形成されている。
【００４３】
従って、制御回路３０は、テストモードにおいて、ワード線７ａとビット線７ｂとワード線７ｃとを含む遅延パターン７による遅延に基づいて、読み出し制御信号ＳＡＯＮを非活性化することになる。ここで、ワード線７ａ及び７ｃの各々による遅延量は、通常のメモリセルに接続されたワード線と同様に０．５ｎ秒程度である。従って、遅延パターン７全体による遅延量は、必要とされる遅延量１．５ｎ秒の３分の２以上となる。
【００４４】
図８は、本発明の一実施形態に係る半導体集積回路の第２のレイアウト例を示す概略図である。半導体基板１において、ロジック回路２と、マトリクス状に配置されたＮ行Ｍ列のメモリセルを含むメモリセルアレイ３と（Ｎ、Ｍは２以上の整数）、アドレスラインを介して入力された書き込みアドレスを解読し、Ｎ本のワード線の内の１本のみを活性化する行デコーダ１０と、Ｍ列のメモリセルに対してデータの書き込み及び読み出しを行う書き込み／読み出し回路２０と、配線層における配線パターンの疎密を緩和するためにメモリセルアレイ３の外周の少なくとも１辺に沿った少なくとも１つの領域内に配置された複数のダミーセル４、５、９と、書き込み／読み出し回路２０を制御する制御回路３０と、外部回路との間で書き込みデータ及び読み出しデータの入出力を行うＩ／Ｏ回路４０とが形成されている。なお、ダミーセル内の構成は、通常のメモリセルと同様である。また、行デコーダ１０の片端には、ダミーの行デコーダが形成されている。
【００４５】
書き込み／読み出し回路２０は、Ｍ列のメモリセルにデータをそれぞれ書き込むＭ個の書き込み回路と、Ｍ列のメモリセルからデータをそれぞれ読み出すＭ個のセンスアンプとを含んでいる。制御回路３０は、Ｍ個のセンスアンプを動作させるための読み出し制御信号ＳＡＯＮを活性化すると共に、テストモードにおいて、複数のダミーセル４、５、９が配置された少なくとも１つの領域内に形成されて半導体基板１内の不純物拡散領域に電気的に接続された配線（遅延パターン）８によるタイミング調整信号ＴＯＥＤの遅延に基づいて、読み出し制御信号ＳＡＯＮを非活性化する。
【００４６】
第２のレイアウト例においては、メモリセルアレイ３の外周の第１の辺に沿った第１の領域内に配置された第１群のダミーセル４内のトランジスタのゲートに電気的に接続されたワード線８ａと、該第１の領域に沿った第２の領域内に配置された第２群のダミーセル９内のトランジスタのゲートに電気的に接続されたワード線８ｂとが形成されている。
【００４７】
従って、制御回路３０が、テストモードにおいて、ワード線８ａ及び８ｂを含む遅延パターン８による遅延に基づいて、読み出し制御信号ＳＡＯＮを非活性化することになる。ここで、ワード線８ａ及び８ｂの各々による遅延量は、通常のメモリセルに接続されたワード線と同様に０．５ｎ秒程度である。従って、遅延パターン８全体による遅延量は、必要とされる遅延量１．５ｎ秒の３分の２以上となる。
【００４８】
特に、エンベッテドアレイにおいては、各種サイズのメモリセルアレイを搭載する必要があるので、行デコーダ１０とメモリセルとの間のワード線の長さ、及び、制御回路３０と書き込み／読み出し回路２０との間の配線の長さが変更されることによって遅延量が変化し、メモリセルからデータが読み出されるまでに要する時間が変化するが、図７又は図８に示すような遅延パターンを用いて遅延を発生させることにより、回路規模をあまり大きくせずに、メモリサイズに適した検査用タイミングを生成することができる。特に、図８に示す第２のレイアウト例においては、通常のメモリセルに接続されたワード線と同様にダミーセルに接続された２本のワード線が用いられるので、メモリセルの選択タイミングの遅延にほぼ比例する遅延量が得られる。
【００４９】
また、試作設計時においては、図７に示す第１のレイアウト例を用いた試作品と、図８に示す第２のレイアウト例を用いた試作品との両方を作成することにより、より適した遅延量が得られる方を選択して、精度の高い遅延量を得ることができる。また、エンベッテドアレイにおいては、読み出し制御信号ＳＡＯＮの他にも、各種のタイミングを発生する複数の遅延発生回路を設けて、試作評価時に遅延量が最適となるように調整することが行われている。そこで、図４に示すような読み出し制御信号生成回路を、これらの遅延発生回路の未使用部分を用いて実現できるように設計すれば、基板面積を増加させることがない。これらの遅延発生回路は、遅延量が変化してしまわないように、量産時においてもそのまま使用される。
【００５０】
上記のような実施形態によれば、テストモード時のセンスアンプ期間を最適な状態に設定することができる。このように、テスト時に厳しいタイミングで製品の選別を行うことによって、品質の向上が望める。また、製品使用時には、通常のタイミングでＲＡＭを使用するようにしても良い。そのようにしても、テスト時に選別が十分行われるので、問題はない。これにより、通常使用時には、テストモードで使用する回路において発生する消費電流を抑えることができるので、製品の特性を劣化させないという効果がある。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態におけるＲＡＭの構成を示すブロック図。
【図２】図１に示すＳＲＡＭに含まれているメモリセルの構成を示す回路図。
【図３】図１に示すＳＲＡＭに含まれている書き込み／読み出し回路を示す回路図。
【図４】図１に示す制御回路に含まれている読み出し制御信号生成回路を示す回路図。
【図５】図４に示す読み出し制御信号生成回路における信号のタイミングを示す図。
【図６】図１に示すＩ／Ｏ回路に含まれている出力回路の構成を示す回路図。
【図７】本発明の一実施形態に係る半導体集積回路の第１のレイアウト例を示す図。
【図８】本発明の一実施形態に係る半導体集積回路の第２のレイアウト例を示す図。
【図９】従来の半導体集積回路において用いられる出力回路を示す回路図。
【図１０】図９に示す出力回路における信号のタイミングを示す図。
【符号の説明】
【００５２】
１  半導体基板、  ２  ロジック回路、  ３  メモリセルアレイ、  ４〜６、９  ダミーセル、  ７、８配線（遅延パターン）、  ７ａ、７ｃ、８ａ、８ｂ  ワード線、  ７ｂビット線、  １０  行デコーダ、  ２０  書き込み／読み出し回路、  ２１  インバータ、  ２２、２３  ラッチ回路、  ３０  制御回路、  ４０  Ｉ／Ｏ回路、  ５０  第１の遅延調整回路、  ５１〜５４、７１〜７４、８２、８４  インバータ、  ５５、６４、８１、８３  ＮＡＮＤ回路、  ５６〜６０、８５〜８７  コンデンサ、  ６１〜６３、７５〜７７  アナログスイッチ、  ７０  第２の遅延調整回路、  ８０  パルス生成回路、  ＭＣ１〜ＭＣＮ  メモリセル、  Ｂ、Ｂバー  ビット線、  Ｗ１〜ＷＮ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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