(57)【要約】      （修正有）【課題】同期式メモリ装置のドライバ及びＯＤＴインピーダンス調節方法において、現在インピーダンス状況とそれに対する補償がマッチングされるようにイネイブル状態で正常的にキャリブレーションを行う。【解決手段】インピーダンス調節方法は、（ａ）調節動作モード進入を示す調節イネイブル信号発生工程と、（ｂ）一定時間間隔毎にＯＤＴ調節のためのコード信号を順次的に発生する工程と、（ｃ）前記調節イネイブル信号を基にして発生する第１制御信号を生成する工程と、（ｄ）前記第１制御信号を前記順次的に発生されるコード信号のうち最後のコード信号をラッチし、ドライバ及びＯＤＴインピーダンス調節信号として使用する工程と、を具備する。インピーダンス調節用制御信号を全レベルで１ステップずつ制御し出力ドライバのインピーダンスとＯＤＴ装置のインピーダンスの増減を安定化させて、温度と電圧の変動によるキャリブレーション実現する。【選択図】図９
2007164979.tif 000002
【特許請求の範囲】
【請求項１】
同期式メモリ装置のODT（On Die Termination）調節方法において、
(a)調節動作モード進入を示す調節イネイブル信号発生の工程と、
(b)一定時間間隔毎にODT調節のためのコード信号を順次的に発生する工程と、
(c)前記調節イネイブル信号を基にして発生する第１制御信号を生成する工程と、
(d)前記第１制御信号を前記順次的に発生されるコード信号のうち最後のコード信号をラッチして、ドライバ及びODTインピーダンス調節信号として使用する工程とを具備する同期式メモリ装置のODT調節方法。
【請求項２】
前記(b)工程で順次的に発生するコード信号各々は１ステップずつ増加するか１ステップずつ減少し、
前記１ステップは１ビットを示すことを特徴とする請求項１に記載の同期式メモリ装置のODT調節方法。
【請求項３】
同期式メモリ装置のODT調節方法において、
(a)調節動作を始めるための調節イネイブル信号を発生する工程と、
(b)前記調節イネイブル信号に応答し第１乃至第３の調節制御信号を生成する工程と、
(c)前記第１の調節制御信号に応答し前記メモリ装置の出力ドライバのプルアップインピーダンスを調節する第１予備信号(Pcode_pre<0:5>)を出力する工程と、
(d)前記第２の調節制御信号に応答し前記メモリ装置の前記出力ドライバのプルダウンインピーダンスを調節する第２予備信号(Ncode_pre<0:5>)を出力する工程と、
(e)前記第３の調節制御信号(update)に応答し前記第１及び第２予備信号を前記出力ドライバのプルアップ及びプルダウンドライバのインピーダンスを調節部に認可する工程で成される同期式メモリ装置のODT調節方法。
【請求項４】
前記第１予備信号は前記メモリ装置のODT回路にも認可されることを特徴とする請求項３に記載の同期式メモリ装置のODT調節方法。
【請求項５】
前記(c)工程は基準電圧と前記ODT回路のノード電圧とを比較する工程をさらに含むことを特徴とする請求項４に記載の同期式メモリ装置のODT調節方法。
【請求項６】
前記(d)工程は基準電圧と前記第１予備信号を比較する工程をさらに含むことを特徴とする請求項４に記載の同期式メモリ装置のODT調節方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同期式メモリ装置のドライバ及びODT(On Die Termination、以下、「ODT」と称する)のインピーダンス調節方法に関するものであり、特に現在インピーダンス状況とそれに対する補償がマッチングされるようにイネイブル状態で正常的にキャリブレーションが成されるように改善させた同期式メモリ装置のドライバ及びODTインピーダンス調節方法に関するものである。
【背景技術】
【０００２】
一般的に、メモリ装置のような半導体装置は外部システムとデータ等を交換する。ところで、半導体装置とシステムの間を連結するバスラインのインピーダンスと前記バスラインと直接連結された半導体装置内の信号ラインのインピーダンスが互いに異なる場合、データの反射が招来されるおそれがある。最近の高速半導体装置にはこのようなデータの反射を防止するためにインピーダンスをマッチングさせる装置が提供され、そのうち一つがODT装置である。
【０００３】
前記ODT装置はトランジスタのような抵抗素子で構成され、半導体装置の入出力パッドに連結された入出力ラインと連結されており、前記入出力ラインに連結された抵抗素子を選択的にターンオン/オフさせ入出力ラインのインピーダンスを調節する。
【０００４】
図１はODT装置のインピーダンスを調節(calibration)する装置の一例である。
図１で、内部調節イネイブル信号(int_calen)は半導体装置の内部で発生され、ODTインピーダンス調節モードの際発生される信号である。
【０００５】
外部調節イネイブル信号(ext_calen)は半導体装置の正常動作中に外部で認可される信号である。外部調節イネイブル信号は正常動作中に温度・電圧等の変動による半導体装置の特性が変わる場合、ODT装置のインピーダンスを調節するために認可される信号である。
【０００６】
図１で、オシレータ１１０はハイレベルの内部調節イネイブル信号を受信して発振信号(osc_clk)を出力する。Mビットカウンター１１は発振信号のパルスの数をカウンティングする。
【０００７】
最大カウンタートリガー信号発生器１２０はMビットカウンター１１により制御され、発振信号のパルスがM番目の場合、最大カウンタートリガー信号発生器１２０はトリガー信号(int_discal)をローレベルからハイレベルに遷移させる。
【０００８】
パルス発生器１３０は発振信号のライジングエッジに同期されパルス信号(G_calp)を出力する。かつ、パルス発生器１３０はトリガー信号と外部調節イネイブル信号を受信する。
【０００９】
オシレータ１４０はパルス発生器１３０のパルス信号を受信し、パルス発生器１５０の動作を制御する。ここで、パルス発生器１５０で出力されるパルス信号(L_calp)はパルス信号(G_calp)のライジングエッジに同期され複数個のパルスを有するように生成される。
【００１０】
Nビットカウンター１２はパルス発生器１５０のパルス数をカウンティングする。
最大カウンタートリガー信号発生器１６０はNビットカウンター１２により制御され、パルス信号(L_calp)のパルスがN番目の場合最大カウンタートリガー信号発生器１６０はオシレータ１４０の動作をディスエイブルさせる。
【００１１】
ODTインピーダンス調節部１７０はパルス発生器１５０の出力信号(L_calp)を受信して複数個の制御信号(code<0:n-1>)を出力する。選択的にイネイブルされる制御信号(code<0:n-1>)によりODTインピーダンスは調節される（図２の２２０参照）。
【００１２】
図２は図１に図示された回路ブロックの一部分をより具体的に図示した図面である。
図２に図示された通り、ODTインピーダンス調節装置１７０は比較器２１０と、ODTブロック２２０と、Nビットカウンター２３０を具備する。
【００１３】
比較器２１０とNビットカウンター２３０はパルス発生器１５０で出力されるパルス信号(L_calp)により駆動される。
【００１４】
比較器２１０は基準電圧(Vref)と抵抗(RQ)に認可されたライン電圧(ZQ_in)を比較する。
【００１５】
Nビットカウンター２３０は比較器２１０の出力信号(Com_out)を受信してODTブロック２２０を制御する制御信号(code<0:n-1>)を出力する。
【００１６】
ODTブロック２２０は制御信号(code<0:n-1>)によりPMOSトランジスタのターンオン/オフを調節してZQライン(ZQ_in)のインピーダンス電圧を調節する。ODTブロック２２０内のA、B、C、Dは抵抗値を示す。
【００１７】
ZQラインと連結された抵抗(RQ)はドライバ及びODTのキャリブレーションの基準になる抵抗であり、P_レッグ及びN_レッグのキャリブレーションにおいてターゲットになる抵抗である。
【００１８】
以下、図１および図２を参照してドライバ及びODTインピーダンス調節方式についてより詳しく説明する。
【００１９】
一般的に、半導体装置が正常動作を遂行するとしたら外部信号を受信するか内部信号を伝送する内部ラインのドライバ及びODTのインピーダンスは最適の値に調節されるべきである。ドライバ及びODTのインピーダンスが最適化されないと入力信号の歪曲又は信号の干渉が遮断できない。
【００２０】
半導体装置は初期ODTインピーダンス調節は内部調節イネイブル信号により遂行される。
【００２１】
その後、半導体装置は正常動作を遂行するうちに温度・電圧等の変化を反映してドライバ及びODTのインピーダンスを再び調節する必要がある。この場合、外部調節イネイブル信号(ex_calen)を受信してインピーダンスを再調整する。しかし、前記外部調節イネイブル信号は最初周期が定められるのが普通である。よって、制限された時間の間インピーダンスを再調節できる回数は限界があったのである。
【００２２】
図３Ａは従来の出力ドライバ及びODTのインピーダンス調節回路の他の一例として、調節回路の出力信号(Pcode<0:5>、Ncode<0:5>)はメモリ装置の出力ドライバとODT装置に具現されるインピーダンスの抵抗値を調節する。
【００２３】
図３Ａの調節回路は調節制御信号生成部３０１と、P_レッグ調節部(P_Leg calibration
part)３０２と、N_レッグ調節部(N_Leg calibration part)３０４と、最終P_レッグ６ビットラッチ部３０３と、最終N_レッグ６ビットラッチ部３０５とを具備する。
【００２４】
図３Ｂは図３Ａの出力信号(Pcode<0:5>、Ncode<0:5>)を受信してライン(L)のインピーダンスを調節する入出力ラインの一例を図示する。
【００２５】
図４は図３Ａに図示された調節制御信号生成部３０１の一例であり、調節イネイブル部４０１と、最大ビットカウンター部４０２と、調節発振部４０３を具備する。
【００２６】
図５は図３Ａに図示されたP_レッグ調節部３０２の一例であり、出力ドライバ及びODT P_レッグ５０１と、２段比較増幅器５０２と、アップ−ダウンビットカウンター部５０３を具備する。
【００２７】
図６は図３Ａに図示されたN_レッグ調節部３０４の一例であり、出力ドライバ及びODT N_レッグ６０１と、２段比較増幅器６０２と、アップ−ダウンビットカウンター部６０３を具備する。
【００２８】
図７は図３Ａ乃至６に図示された回路の動作を説明する図面である。
図示された通り、信号生成部３０１はパルス信号(Cal_enp)に応答しイネイブル信号(Cal_en、Cen_1st、Cen_2nd)を生成する。即ち、図４と図７でわかるように、パルス信号(Cal_enp)によりイネイブル信号(Cal_en)がハイレベルにイネイブルされる。イネイブル信号(Cal_en)がイネイブルされている間、調節発振部(calibration oscillator：４０３)は図７の波形を有するイネイブル信号(Cen_1st、Cen_2nd)を生成する。図４の最大ビットカウンター部４０２はイネイブル信号(Cen_2nd)のトグリング(Toggling)回数をカウントし、イネイブル信号の信号(Cen_2nd)のトグリング回数が最大ビットカウンター部４０２にセッティングされた最大カウンターと一致する場合、停止信号(STOP)を出力する。停止信号(STOP)により調節イネイブル部４０１のイネイブル信号(Cal_en)はローレベルにディスエイブルされる。
【００２９】
次いで、図５は図３Ａに図示されたP_レッグ調節部３０２の一例である。図５で、ZQは外部抵抗(RQ(図２))、データプルアップ出力ドライバ、データ、アドレス、及びコメンドのODTとして使用されるPMOSインピーダンス部である出力ドライバ及びODT P_レッグ５０１と連結される。ZQノードの電圧レベルと所定レベルの基準電圧(vrefd)は２段比較増幅器５０２で比較される。ZQノードの電圧レベルが基準電圧(vrefd)より低いと、２段比較増幅器５０２の出力信号(up_dnz)がハイレベルになる。出力信号(up_dnz)がハイレベルになると、アップ−ダウンビットカウンター部５０３の出力信号(Pcode_pre<0:5>)の値は１ステップ増加して出力ドライバとODTのインピーダンスを減少させる。
【００３０】
図６は図３Ａに図示されたN_レッグ調節部３０４の一例である。
図６で、出力ドライバ及びODT N_レッグ６０１は図５のP_レッグ調節部３０２の出力とドライバのプルダウンのN_レッグが連結されたものであり、図５の出力ドライバ及びODT P_レッグ５０１のレベルに合わせてドライバのプルダウンのN_レッグを調節するのである。図６のN_レッグ調節部３０４は信号(Ncode_pre<0:5>)のカウントの値を調節しながら基準電圧と比較するように内部電圧(Vint)を出力し、２段比較増幅器６０２は基準電圧と内部電圧を比較し、アップ−ダウンビットカウンター部６０３は２段比較増幅器６０２の出力信号(up_dnz)の論理レベルにより信号(Ncode_pre<0:5>)の値を１ステップずつ増加或いは減少させる。
【００３１】
前記過程は信号(Pcode_pre<0:5>、Ncode_pre<0:5>)が同一な値の増減が繰り返されるまで遂行される。(例えば、011100→111100→011100→111100、．．．)。
【００３２】
図７はインピーダンス調節命令により、内部調節動作が３回遂行され、各調節により信号(Pcode_pre<0:5>)の値が１ステップずつ増加する場合を説明する。
【００３３】
図７で、最初のパルス信号により調節が終了された場合、信号(Pcode_pre<0:5>)の値は「011100」である。ところで、従来の場合、前記調節された信号(Pcode_pre<0:5>)の値「011100」は二番目のパルス信号が認可される場合に出力ドライバとODT装置に反映される。即ち、図３でわかるように、「011100」の値を有する信号は二番目のパルス信号に応答して最終P_レッグ６ビットラッチ部３０３から出力される。それによって、最終P_レッグ６ビットラッチ部３０３は「011100」の値を有する信号を出力する。
【００３４】
結果的に、現在キャリブレーション周期に該当する温度と電圧の変動が現在キャリブレーションに反映できないで次のキャリブレーション周期に反映される問題点がある。
【００３５】
一方、図８は図５の２段比較増幅器の入力信号の波形とそれによるアップ−ダウンカウンター部５０３の出力信号の値を説明する図面である。参考的に、２段比較増幅器５０２の一例は図１５に図示されている。
【００３６】
図８でわかるように、信号(d0、d0z)のレベルの差異が一定レベル以上ならば、図８の（１）又は（２）のように比較時間が短く増幅度が良いが、（３）の場合のように入力信号のレベルの差異がとても小さければ次の段がハイ又はローレベルで認識されることができるくらいのレベルで増幅するまで長い時間が所要される。このような不安定な領域の値をラッチする場合、信号は１ステップずつ増加(場合１)又は減少(場合２)するのではなく全く違う値をラッチする場合(場合３)が発生できる。この場合、出力ドライバのインピーダンスレベル及びODT装置のインピーダンスレベルは適正許容範囲から外れる問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００３７】
前述した問題点を解決するために、本発明の目的はインピーダンス調節用制御信号を全レベルで１ステップずつ制御し出力ドライバのインピーダンスとODT装置のインピーダンスの増減を安定化させた調節方式を提供し、温度と電圧の変動によるキャリブレーションを該当領域に反映するように具現することにある。
【００３８】
本発明の他の目的は最初及び最大中止(Min & Max STOP)部を構成し、キャリブレーションインピーダンスが最大・最小の値を有した時内部キャリブレーションを中止させ、TDBI(Test during burn in)のように多くのディバイスを一気にテストするためにZQピンを各々連結できないでフローティングにした場合、最終の値からキャリブレーションを中止させ、レシーバー(Receiver)がODT適用無しでノーマル入力を受け入れられるようにすることによって、正常的なテストが遂行できるようにすることにある。
【課題を解決するための手段】
【００３９】
本発明の第１実施例である同期式メモリ装置のドライバ及びODTインピーダンス調節方法は、(a)調節動作モード進入を示す調節イネイブル信号発生工程と、(b)一定時間間隔ごとにODT調節のためのコード信号を順次的に発生する工程と、(c)前記調節イネイブル信号を基にして発生する第１制御信号を生成する工程と、(d)前記第１制御信号を前記順次的に発生されるコード信号のうち最後のコード信号をラッチ・ドライバ及びODTインピーダンス調節信号として使用する工程を具備する。
【００４０】
本発明の第１実施例で、(b)工程で順次的に発生するコード信号各々は１ステップずつ増加するか１ステップずつ減少し、１ステップは１ビットを示す。
【００４１】
本発明の第２実施例である同期式メモリ装置のドライバ及びODTインピーダンス調節方法は(a)調節動作を始めるための調節イネイブル信号を発生する工程と、(b)前記調節イネイブル信号に応答し第１乃至第３の調節制御信号(CPcal、CNcal、update)を生成する工程と、(c)前記第１の調節制御信号(CPcal)に応答し前記メモリ装置の出力ドライバ及びODTのプルアップインピーダンスを調節する第１予備信号(Pcode_pre<0:5>)出力及び第２の調節制御信号(CNcal)に応答し前記メモリ装置の前記出力ドライバのプルダウンインピーダンスを調節する第２予備信号(Ncode_pre<0:5>)を出力する工程と、(d)前記第３の調節制御信号(update)に応答し前記第１及び第２予備信号を前記出力ドライバ及びODTのプルアップ及びプルダウンドライバのインピーダンスを調節部に認可する工程で成される。
【００４２】
第２実施例で、基準電圧とドライブ及びODTのプルアップの出力ノード、ZQの電圧レベルを比較することを含み、基準電圧とドライブ及びODTのプルアップ出力にドライブプルダウン出力が連結されたノード(Vint)電圧レベルを比較することを含む。
【発明の効果】
【００４３】
以上で説明したとおり、本発明は出力ドライバのインピーダンスとODT装置のインピーダンスを調節する場合、安定した状態でインピーダンス調節用制御信号の増減を１ステップずつ制御できる。
【００４４】
そして、本発明は温度と電圧の変動によるキャリブレーションを該当領域に反映するための最小及び最大中止(Min & Max Stop)部を有することによって、キャリブレーションインピーダンスが最大・最小の値を有した時キャリブレーション状態を中止するか、TDBIのように多くのディバイスを一気にテストするためにZQピンを各々連結できないでフローティングにした場合最上の値で中止させられる。それにより本発明はODTがない状態で正常入力を受け入れられるようにレシーバーを構成し正常的なテストが遂行できる。
【発明を実施するための最良の形態】
【００４５】
以下、図面を参照して本発明の実施例を説明する。
図９は本発明による出力ドライバ及びODT装置のインピーダンス調節回路の一例として、調節回路の出力信号はメモリ装置の出力ドライバとODT装置に具現されるインピーダンスの抵抗値を調節する。
【００４６】
図９の調節回路は調節制御信号生成部９０１と、P_レッグ調節部９０２と、N_レッグ調節部９０４と、最終P_レッグ６ビットラッチ部９０３と、最終N_レッグ６ビットラッチ部９０５を具備する。
【００４７】
調節制御信号生成部９０１は調節イネイブルパルス信号に応答し信号(Cal_en、update、CPcal、CNcal)を生成する。調節制御信号生成部９０１の具体的な一例は図１０に図示されている。
【００４８】
P_レッグ調節部９０２はZQノードの電圧と基準電圧を比較して出力ドライバとODT装置のインピーダンスを調節するための信号(Pcode_pre<0:5>)を生成する。P_レッグ調節部９０２の一例は図１１に図示されている。
【００４９】
N_レッグ調節部９０４は信号によるドライバ/ODTプルアップ部の出力と信号によるドライバプルダウン部の出力が連結されたVintレベルと基準電圧を比較して信号を出力する。
【００５０】
最終P_レッグ６ビットラッチ部９０３は更新信号に応答し調節された信号を最終信号で出力する。最終信号は出力ドライバとODT装置のインピーダンスを調節する信号であり、通常最終信号はキャリブレーションのためのキャリブレーション部のドライバ/ODTプルアップではなく、パッド部に位置したDQ部のドライバ及びODTプルアップ及びアドレス・コメンドのODTプルアップに認可される。
【００５１】
最終N_レッグ６ビットラッチ部９０５は更新信号に応答し調節された信号を最終信号で出力する。最終信号は出力ドライバのインピーダンスを調節する信号であり、通常最終信号はキャリブレーションのためのキャリブレーション部のドライバプルダウンではなく、パッド部に位置したDQ部のプルダウンに認可される。
【００５２】
図１０は図９に図示された調節制御信号生成部９０１の一例であり、調節イネイブル部１０１０と、最大ビットカウンター部１０１１と、更新部１０１２と、調節発振部１０１３と、領域調節制御部１０１４を具備する。
【００５３】
図１０で、調節イネイブル部１０１０は調節イネイブルパルス信号を受信して調節イネイブル信号を出力する。
【００５４】
調節発振部１０１３は調節イネイブル信号に応答し第１及び第２調節イネイブルパルス信号を出力する。
【００５５】
最大ビットカウンター部１０１１は、調節イネイブル信号がイネイブルされている間、第２調節イネイブルパルス信号のトグリング回数をカウントする回路である。カウントの結果、最大ビットカウンター部１０１１内に設定された最大カウンター回数と同一な場合、調節動作を中止するための停止信号を出力し調節イネイブル部１０１０に認可する。停止信号を受信した場合、調節イネイブル部１０１０の動作は中止される。
【００５６】
更新部１０１２は停止信号に応答しアップデート信号を出力し、アップデート信号に応答し信号が再調節される。
【００５７】
領域調節制御部１０１４は第１及び第２調節イネイブルパルス信号を受信して第１及び第２調節信号を出力する。
【００５８】
図１４に図示された通り、第１調節信号のライジングエッジは第２調節イネイブルパルス信号のライジングエッジに同期され、第１調節信号のフォーリングエッジは第１調節イネイブルパルス信号のフォーリングエッジに同期される。かつ、第２調節信号のライジングエッジは第２調節イネイブルパルス信号のフォーリングエッジに同期され、第２調節信号のフォーリングエッジは第１調節イネイブルパルス信号のライジングエッジに同期される。
【００５９】
図１０で、領域調節制御部１０１４の出力信号は出力ドライバのプルアップインピーダンスとODT装置のインピーダンスを調節する信号であり、出力信号は出力ドライバのプルダウンインピーダンスを調節する信号である。
【００６０】
図１１は図９に図示されたP_レッグ調節部の一例であり、出力ドライバ及びODT P_レッグ１１０１と、２段比較増幅器１１０２と、アップ−ダウンビットカウンター部１１０３と、最小及び最大停止部１１０４を具備する。
【００６１】
出力ドライバ及びODT P_レッグ１１０１はDQ部のドライバプルアップ及びDQ、アドレス、コメンドのODTとして使われる基準インピーダンスを有するプルアップ部であり、ZQ部のインピーダンスに合わせてプルアップインピーダンスが調整される。実際DQ部のドライバプルアップ及びDQ・アドレス・コメンドのODT部は基準プルアップ部いくつかで構成され該当されるインピーダンスを具現する。例えば、ZQが２４０オームであればキャリブレーション部の出力ドライバ及びODT P_レッグ１１０１はキャリブレーションにより２４０オームを有するインピーダンス素子になる。DQ部のODTインピーダンスが１２０オームを望むなら、キャリブレーション部の出力ドライバ及びODT P_レッグ１１０１と同一に構成された色々なプルアップ素子のうち二つをターンオンして１２０オームを有するODTを具現するのである。即ち、キャリブレーション部の出力ドライバ及びODT P_レッグ１１０１はDQ部のプルアップドライバ、ODT及びアドレス、コメンドのODTに使われる同一な素子で構成されたのである。キャリブレーション部の出力ドライバ及びODT P_レッグ１１０１は上のものを代表するものでZQの抵抗に合わせて出力ドライバ及びODT P_レッグ１１０１を信号で周期的にターンオンされる値を変更しながらZQインピーダンスのようなレベルになるようにする素子に過ぎない。
【００６２】
Pcode_pre<0:5>によりインピーダンスが確定されると、これをDQ部及びアドレス及びコメンドの同一な素子に送ることになる。この際、実質的に送られるのがキャリブレーションの中の、中間の値ではなく、３回を遂行し、最終の値Pcode<0:5>を送るのである。
【００６３】
２段比較増幅器１１０２は入力信号のレベル差異を感知し、アップ−ダウンビットカウンター部１１０３は２段比較増幅器１０２の出力信号に応答し信号を１ステップずつ増加又は減少させる。
【００６４】
最小及び最大停止部１１０４は信号が「000000」又は「111111」である場合、アップ−ダウンビットカウンター部１１０３の動作をディスエイブルさせるための信号を出力する。一般的に、信号が「000000」又は「111111」である場合はZQ端子に外部抵抗が連結されていない場合である。通常、ZQ端子に外部抵抗が連結されていない場合は信号の値が継続的に増減を繰り返すことができるので、本発明は最小及び最大停止部１１０４を提供してこのような繰り返しの動作を事前に遮断する効果が得られる。
【００６５】
図１２は図９に図示されたN_レッグ調節部の一例であり、出力ドライバ及びODT N_レッグ１２０１と、２段比較増幅器１２０２と、アップ−ダウンビットカウンター部１２０３と最小及び最大停止部１２０４を具備する。
【００６６】
出力ドライバ及びODT N_レッグ１２０１はPcode_pre<0:5>で調節される出力ドライバ及びODT P_レッグ１１０１の出力と連結されている。出力ドライバ及びODT N_レッグ１２０１もDQ部のプルダウン部の基準として使用される素子である。Pcode_pre<0:5>で調節される出力ドライバ及びODT P_レッグ１１０１が２４０オームを有すると、出力ドライバ及びODT N_レッグ１２０１も２４０オームを有する。上で出力ドライバ及びODT P_レッグ１１０１を説明したようにDQ部のプルダウンドライバのストレングス(strength)が６０オームを具現することを望むならば、キャリブレーション部の出力ドライバ及びODT N_レッグ１２０１と同一に構成された色々なプルダウン素子のうち４つをターンオンすることによってプルダウンドライバは６０オームが適用される。即ち、キャリブレーション部の出力ドライバ及びODT N_レッグ１２０１はDQ部のプルダウンで使われる同一な素子で構成されることができる。
【００６７】
即ち、キャリブレーション部の出力ドライバ及びODT N_レッグ１２０１は出力ドライバ及びODT P_レッグ１０１の抵抗に合わせて出力ドライバ及びODT N_レッグ１２０１をNcode_pre<0:5>で周期的にターンオンされる値を変更しながら出力ドライバ及びODT P_レッグ１１０１のインピーダンスのようなレベルになるようにする素子である。
【００６８】
Ncode_pre<0:5>によりインピーダンスが確定されると、これをDQ部プルダウンの同一な素子に送ることになる。この時、実質的に送られるのがキャリブレーション中の、中間の値ではなく、３回を遂行し、最終の値Ncode<0:5>が送られるのである。
【００６９】
２段比較増幅器１２０２とアップ−ダウンビットカウンター部１２０３と最小及び最大停止部１２０４の機能と動作は図１１の場合と実は同一である。
【００７０】
図１３は図９乃至１２に図示された回路の動作を説明する波形図である。
図１３でわかるように、パルス信号によりイネイブル信号がハイレベルにイネイブルされる。イネイブル信号がイネイブルされている間、調節発振部により第１及び第２調節イネイブル信号が生成される。
【００７１】
パルス信号である第２調節イネイブル信号のトグリング回数が最大ビットカウンター部１０１１で設定した最大ビットの数と同一な場合、更新部１０１２はアップデート信号を出力する。アップデート信号がイネイブルされると図９に図示された最終P_レッグ６ビットラッチ部９０３により現在の信号は信号に代替される。
【００７２】
図１３で、調節動作により信号の値が011100→111100→000010と１ステップずつ増加する方向で調節される場合を示す。信号はアップデート信号がイネイブルされる場合、信号の最終の値が信号に代替されることがわかる。
【００７３】
図１４は図１１に図示された回路ブロックの動作をより詳細に説明するための波形図であり、図１５は図１１と図１２に使用された２段比較増幅器の一例である。
【００７４】
前述したように、調節動作は調節イネイブル信号がハイレベルのうちに成される。図１１で、２段比較増幅器１１０２は入力端子(in、inz)に認可される入力信号を増幅し第１次増幅信号(d0z、d0)を生成する。次いで、第１次増幅信号を再次増幅して第２次増幅信号(d1z、d1)を生成する。図１５でわかるように、第２次増幅信号により出力信号(up_dnz)の論理レベルが決定される。
【００７５】
図１４でわかるように、第１次増幅信号の電圧差が大きい場合第２次増幅信号の電圧差も大きい。よって、図１１に図示された２段比較増幅器の出力信号は安定された論理レベルを有する。即ち、図１４の（１）と（２）のように、信号(Cen_1st)と信号(Cen_2nd)をアンド演算して得た信号(CPal)のライジングエッジタイミングに増幅信号(d1z)がローレベルである場合出力信号(up_dnz)はローレベルである。
【００７６】
しかしながら、図１４の（３）の場合のように、第１次増幅信号(d0z、d0)の電圧差が小さな場合第２次増幅信号(d1z、d1)の電圧差も小さい。この場合、出力信号は図１４のように中間レベルの値を有する場合がある。
【００７７】
従来の場合、図５及び図６でイネイブル信号Cen_2ndがアップ−ダウンビットカウント部５０３，６０３の入力信号calpに入る。アップ−ダウンビットカウント部５０３，６０３は図８の（３）のようにキャリブレーション中間時点の不安定なup_dnzのレベルがイネイブル信号Cen_2ndのローレベル状態でそのまま適用される構成を有する。
【００７８】
しかし、本発明の信号(up_dnz)は図１４のように信号(CPcal)がローレベルであるうち調節動作を遂行し、信号(Cpal)がローレベルからハイレベルに遷移する瞬間に最終の値がラッチされる。その後信号(Cpal)一定時間の間ハイ区間にホールディングされ、信号(up_dnz)がハイ又はローレベルに確定されると、（３）のフォーリングエッジで確定された信号(up_dnz)の安全なレベルがドライバ及びODTキャリブレーションのための入力として使用される。
【００７９】
前記した構成のための２段比較増幅器１１０２，１１０２の構造は図１５と同じで、図１５の回路は入力(in、inz)をカレントミラータイプの比較回路で比較して反対位相の信号(d1z、d1)で出力する比較部１５０３及びラッチ１５０５を含む。比較部１５０１はイネイブル信号(cal_en)により動作が制御され、比較部１５０３とラッチ１０５０は信号(Calp)によって動作が制御される。信号(Calp)は信号(CPal)に同期される信号である。
【００８０】
よって、信号(CPcal)のフォーリングエッジに同期され出力される信号(u p_dnz)はハイ又はローレベルのうちの一つである。よって、図１４の（３）の場合のように、第１次増幅信号の電圧差が少ない場合にも、信号(Pcode_pre<0:5>)は「000010」から「100010」に増加するか「111100」に減少される。つまり、本発明は従来の技術を説明する図８の（３）のように予想できなかった値に遷移する場合を防止できる。
【００８１】
出力ドライバのプルダウンインピーダンス調節方式は今まで説明した出力ドライバのプルアップインピーダンスとODT装置のインピーダンス調節と同一である。参考までに、図１４に図示された信号(CNcal_pre、Ncal_en、CNcal)の波形図は出力ドライバのプルダウンインピーダンス調節の際使用される信号のタイミングを示すために図示したのである。
【図面の簡単な説明】
【００８２】
【図１】従来のODT装置のインピーダンスを調節する装置の一例を示す回路図。
【図２】図１の詳細回路図。
【図３Ａ】従来の出力ドライバ及びODTインピーダンス調節回路の他の一例を示す回路図。
【図３Ｂ】図３Ａの出力信号を受信しラインのインピーダンスを調節する入出力ラインの一例を示す回路図。
【図４】図３Ａに図示された調節制御信号生成部の一例を示す回路図。
【図５】図３Ａに図示されたP_レッグ調節部の一例を示す回路図。
【図６】図３Ａに図示されたN_レッグ調節部の一例を示す回路図。
【図７】図３Ａ乃至図６に図示された回路の動作を説明する波形図。
【図８】図５の３段増幅器の入力信号の波形とそれによるアップ−ダウンカウンター部の出力信号の値を説明する波形図。
【図９】本発明による出力ドライバ及びODTインピーダンス調節回路の好ましい実施例を示す回路図。
【図１０】図９の調節制御信号生成部の一例を示す回路図。
【図１１】図９のP_レッグ調節部の一例を示す回路図。
【図１２】図９のN_レッグ調節部の一例を示す回路図。
【図１３】図９乃至図１２の動作を説明する波形図。
【図１４】図１１の動作を説明する波形図。
【図１５】図１１と図１２の２段比較増幅器の一例を示す回路図。
【符号の説明】
【００８３】
９０１  調節制御信号生成部
９０２  P_レッグ調節部
９０３  最終P_レッグ６ビットラッチ部
９０４  N_レッグ調節部
９０５  最終N_レッグ６ビットラッチ部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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