(57)【要約】【課題】プロセスの微細化に対応して、サージ試験の規格を満たすＥＳＤ保護能力を有する半導体集積回路を得られるようにする。【解決手段】半導体集積回路装置は、電源ライン１とＧＮＤライン２との間に接続された被保入力回路４と、一端子が入力ＰＡＤ３と接続され、他端子が入力回路４の入力端子と接続された第１の抵抗体５と、一端子が電源ライン１と接続され、他端子が入力回路４の入力端子と接続された第１の電圧降下回路１５を含む第１の静電放電保護回路６と、一端子が入力回路４の入力端子と接続され、他端子がＧＮＤライン２と接続された第２の電圧降下回路１６を含む第２の静電放電保護回路７とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源ラインと接地ラインとの間に接続された被保護回路と、
一端子が外部入力端子と接続され、他端子が前記被保護回路の入力端子と接続された第１の抵抗体と、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の入力端子と接続された第１の電圧降下回路を含む第１の静電放電保護回路と、
一端子が前記被保護回路の入力端子と接続され、他端子が前記接地ラインと接続された第２の電圧降下回路を含む第２の静電放電保護回路とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の静電放電保護回路は、前記第１の電圧降下回路として、
アノードが前記電源ラインと接続され、カソードが前記被保護回路の入力端子と接続され、直列接続された少なくとも１つの第１のダイオードを有していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２の静電放電保護回路は、前記第２の電圧降下回路として、
アノードが前記被保護回路の入力端子と接続され、カソードが前記接地ラインと接続され、直列接続された少なくとも１つの第２のダイオードを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
一端子が前記電源ラインと接続され、他端子が前記外部入力端子と接続された第３の静電放電保護回路と、
一端子が前記外部入力端子と接続され、他端子が前記接地ラインと接続された第４の静電放電保護回路とをさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第３の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記外部入力端子と接続され、ゲートが前記電源ラインと接続されたＰＭＩＳトランジスタを有していることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記第３の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記ＰＭＩＳトランジスタのゲートと接続された第２の抵抗体を有していることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記第４の静電放電保護回路は、
一端子が前記外部入力端子と接続され、他端子が前記接地ラインと接続され、ゲートが前記接地ラインと接続されたＮＭＩＳトランジスタを有していることを特徴とする請求項４〜６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第４の静電放電保護回路は、
一端子が前記接地ラインと接続され、他端子が前記ＮＭＩＳトランジスタのゲートと接続された第３の抵抗体を有していることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記第３の静電放電保護回路は、
カソードが前記電源ラインと接続され、アノードが前記外部入力端子と接続された第３のダイオード又は第１のサイリスタを有していることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１０】
前記第４の静電放電保護回路は、
カソードが前記外部入力端子と接続され、アノードが前記接地ラインと接続された第４のダイオード又は第２のサイリスタを有していることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１１】
外部入力端子と接続された被保護回路と、
一端子が電源ラインと接続され、他端子が前記外部入力端子と接続された第１の静電放電保護回路と、
一端子が前記外部入力端子と接続され、他端子が接地ラインと接続された第２の静電放電保護回路と、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の電源入力端子と接続された第１の抵抗体と、
一端子が前記被保護回路の電源電圧入力端子と接続され、他端子が前記接地ラインと電気的に接続され、第１の電圧降下回路を含む第３の静電放電保護回路とを備えていることを特徴とする半導体集積回路装置。
【請求項１２】
一端子が前記被保護回路の接地電圧入力端子と接続され、他端子が前記接地ラインと接続された第２の抵抗体をさらに備えていることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
アノードが前記被保護回路の電源電圧入力端子と接続され、カソードが前記被保護回路の接地電圧入力端子と接続され、直列接続された少なくとも１つの第１のダイオードを有していることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記第１の電圧降下回路は、少なくとも２つの第１のダイオードを有し、
一端子が前記被保護回路の入力端子と接続され、他端子が前記少なくとも２つの第１のダイオード同士の接続ノードのうちの１つと接続された第２のダイオードを有していることを特徴とする請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
カソードが前記被保護回路の電源電圧入力端子と接続され、アノードが前記被保護回路の接地電圧入力端子と接続されたツェナーダイオードを有していることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１６】
前記第３の静電放電保護回路は、前記他端子が前記接地ラインと接続されており、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の接地電圧入力端子と接続され、第２の電圧降下回路を含む第４の静電放電保護回路をさらに備えていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１７】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
アノードが前記被保護回路の電源電圧入力端子と接続され、カソードが前記接地ラインと接続され、直列接続された少なくとも１つの第１のダイオードを有しており、
前記第４の静電放電保護回路は、前記第２の電圧降下回路として、
アノードが前記電源ラインと接続され、カソードが前記被保護回路の接地電圧入力端子と接続され、直列接続された少なくとも１つの第２のダイオードを有していることを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
カソードが前記被保護回路の電源電圧入力端子と接続され、アノードが前記接地ラインと接続された第１のツェナーダイオードを有しており、
前記第４の静電放電保護回路は、前記第２の電圧降下回路として、
カソードが前記電源ラインと接続され、アノードが前記被保護回路の接地電圧入力端子と接続された第２のツェナーダイオードを有していることを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１９】
前記第１の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記外部入力端子と接続され、ゲートが前記電源ラインと接続されたＰＭＩＳトランジスタを有していることを特徴とする請求項１１〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２０】
前記第１の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記ＰＭＩＳトランジスタのゲートと接続された第３の抵抗体を有していることを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２１】
前記第２の静電放電保護回路は、
一端子が前記外部入力端子と接続され、他端子が前記接地ラインと接続され、ゲートが前記接地ラインと接続されたＮＭＩＳトランジスタを有していることを特徴とする請求項１１〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２２】
前記第２の静電放電保護回路は、
一端子が前記接地ラインと接続され、他端子が前記ＮＭＩＳトランジスタのゲートと接続された第４の抵抗体を有していることを特徴とする請求項２１に記載の半導体集積回路装置。
【請求項２３】
前記第１の静電放電保護回路は、
カソードが前記電源ラインと接続され、アノードが前記外部入力端子と接続された第３のダイオード又は第１のサイリスタを有していることを特徴とする請求項１１〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２４】
前記第２の静電放電保護回路は、
カソードが前記外部入力端子と接続され、アノードが前記接地ラインと接続された第４のダイオード又は第２のサイリスタを有していることを特徴とする請求項１１〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２５】
前記被保護回路は、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の出力端子と接続され、ゲートが前記被保護回路の入力端子と接続されたＰＭＩＳトランジスタと、
一端子が前記被保護回路の出力端子と接続され、他端子が前記接地ラインと接続され、ゲートが前記被保護回路の入力端子と接続されたＮＭＩＳトランジスタとを有していることを特徴とする請求項１〜２４のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ：ｅｌｅｃｔｒｏ-ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護回路を有する半導体集積回路装置に関し、特に、入力側に静電放電保護回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称する。）によるダメージに弱くなっている。例えば、外部接続用パッドから侵入するサージによって、入力回路、出力回路、入出力回路又は内部回路等を構成する素子が破壊されたり、素子の性能が低下したりするおそれが大きくなっている。そのため、半導体集積回路装置には、外部接続用パッドに付随して、これら入力回路、出力回路、入出力回路又は内部回路等をサージから保護する静電放電保護回路（ＥＳＤ保護回路）が設けられている。
【０００３】
図７に従来のＥＳＤ保護回路を有する半導体集積回路装置の回路構成を示す（例えば、非特許文献１を参照。）。図７に示すように、従来の半導体集積回路装置は、電源ライン１０１及び接地ライン（ＧＮＤライン）１０２から電源の供給を受け、入力端子が入力パッド（入力ＰＡＤ）１０３と接続されたインバータからなり、入力回路機能を有する被保護回路１０４と、電源ライン１０１と入力ＰＡＤ１０３との間に接続された第１のＥＳＤ保護回路１０５と、入力ＰＡＤ１０３とＧＮＤライン１０２との間に接続された第２のＥＳＤ保護回路１０６とを有している。
【０００４】
第１のＥＳＤ保護回路１０５は、ソース及びゲートが電源ライン１０１と接続され、ドレインが入力ＰＡＤ１０３と接続されたＰＭＯＳ（p-type metal oxide semiconductor）トランジスタ１１０を有し、入力ＰＡＤ１０３から侵入するサージを電源ライン１０１に流し、サージから被保護回路１０４を保護するように構成されている。
【０００５】
第２のＥＳＤ保護回路１０６は、ドレインが入力ＰＡＤ１０３と接続され、ソース及びゲートがＧＮＤライン１０２と接続されたＮＭＯＳ（n-type metal oxide semiconductor）トランジスタ１１１を有し、入力ＰＡＤ１０３から侵入するサージをＧＮＤライン１０２に流し、サージから被保護回路１０４を保護するように構成されている。
【０００６】
被保護回路１０４は、ソースが電源ライン１０１と接続され、ドレインが被保護回路１０４の出力端子と接続され、ゲートが入力ＰＡＤ１０３と接続されたＰＭＯＳトランジスタ１１２と、ソースがＧＮＤライン１０２と接続され、ドレインが被保護回路１０４の出力端子と接続され、ゲートが入力ＰＡＤ１０３と接続されたＮＭＯＳトランジスタ１１３とを有している。
【０００７】
以上のように構成された従来の半導体集積回路によると、外部から入力ＰＡＤ１０３を通じて侵入し、入力ＰＡＤ１０３とＧＮＤライン１０２との間に加わる正電荷のサージ（プラスサージ）は、第２のＥＳＤ保護回路１０６を構成するＮＭＯＳトランジスタ１１１がブレークダウンすることにより、ＧＮＤライン１０２へ逃がすことができ、被保護回路１０４を保護することができる。
【０００８】
逆に、外部から入力ＰＡＤ１０３を通じて侵入し、入力ＰＡＤ１０３と電源ライン１０１との間に加わる負電荷のサージ（マイナスサージ）は、第１のＥＳＤ保護回路１０４を構成するＰＭＯＳトランジスタ１１０がブレークダウンすることにより、入力ＰＡＤ１０３へ逃がすことができ、被保護回路１０４を保護することができる。
【非特許文献１】Albert Z.H. Wang著  「ON-CHIP ESD PROTECTION FOR INTEGRATED CIRCUITS」, Kluwer Academic Publishers, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来のＥＳＤ保護回路を有する半導体集積回路装置は、例えば、ＧＮＤライン１０２を接地し、入力ＰＡＤ１０３にプラスサージを印加した場合に、半導体製造プロセスの微細化により、被保護回路１０４が破壊されてしまうという問題が生じる。
【００１０】
これは、プロセスの微細化に伴って、被保護回路１０４に含まれる各ＭＯＳトランジスタのゲート酸化膜が薄膜化されるため、ゲート酸化膜の耐圧が小さくなり、これにより、第２のＥＳＤ保護回路１０６に含まれるＮＭＯＳトランジスタ１１１のブレークダウン電圧が、被保護回路１０４に含まれるＮＭＯＳトランジスタ１１３のゲート酸化膜の耐圧よりも高くなることが想定されるからである。
【００１１】
すなわち、第２のＥＳＤ保護回路１０６に含まれるＮＭＯＳトランジスタ１１１がＯＮ状態となる前に、入力ＰＡＤ１０３の電位が被保護回路１０４に含まれるＮＭＯＳトランジスタ１１３のゲート酸化膜の耐圧を超えてしまい、その結果、被保護回路１０４に含まれるＮＭＯＳトランジスタ１１３のゲート酸化膜が破壊されることになる。同様の理由で、電源ライン１０１を接地し、入力ＰＡＤ１０３にマイナスサージを印加した場合でも、被保護回路１０４に含まれるＰＭＯＳトランジスタ１１２が破壊されるおそれがある。
【００１２】
本発明は、前記従来の問題を解決し、プロセスの微細化に対応して、サージ試験の規格を満たすＥＳＤ保護能力を有する半導体集積回路装置を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体集積回路装置を、静電放電（ＥＳＤ）の印加時にのみ被保護回路に入力される電圧を降下して緩和する電圧降下回路を静電放電保護回路に用いる構成とする。これにより、ＥＳＤの印加時に被保護回路に入力される電圧を、ＭＯＳトランジスタ又はＭＩＳ（metal insulator semiconductor）トランジスタのゲート絶縁膜の耐圧値よりも低くすることができる。
【００１４】
具体的に、本発明に係る第１の半導体集積回路装置は、電源ラインと接地ラインとの間に接続された被保護回路と、一端子が外部入力端子と接続され、他端子が被保護回路の入力端子と接続された第１の抵抗体と、一端子が電源ラインと接続され、他端子が被保護回路の入力端子と接続された第１の電圧降下回路を含む第１の静電放電保護回路と、一端子が被保護回路の入力端子と接続され、他端子が接地ラインと接続された第２の電圧降下回路を含む第２の静電放電保護回路とを備えていることを特徴とする。
【００１５】
第１の半導体集積回路装置によると、一端子が外部入力端子と接続され、他端子が被保護回路の入力端子と接続された第１の抵抗体と、一端子が電源ラインと接続され、他端子が被保護回路の入力端子と接続された第１の電圧降下回路を含む第１の静電放電保護回路とを備えているため、電源ラインを接地して外部入力端子に負電荷のサージが印加された場合には、電源ラインから第１の電圧降下回路及び第１の抵抗体を介して外部入力端子にサージが流れると共に、被保護回路の入力端子の電圧は第１の電圧降下回路及び第１の抵抗体によって分圧（抵抗分割）されるため、被保護回路の入力端子に印加される電圧が低くなる。また、一端子が被保護回路の入力端子と接続され、他端子が接地ラインと接続された第２の電圧降下回路を含む第２の静電放電保護回路を備えているため、接地ラインを接地して外部入力端子に正電荷のサージが印加された場合には、外部入力端子から第１の抵抗体及び第２の電圧降下回路を介して接地ラインにサージが流れると共に、被保護回路の入力端子の電圧は第１の抵抗体及び第２の電圧降下回路によって分圧（抵抗分割）されるため、被保護回路の入力端子に印加される電圧が低くなる。これにより、正負のいずれのサージが印加された場合にも、被保護回路の入力端子の電圧が被保護回路の耐圧を超え難くすることができる。
【００１６】
第１の半導体集積回路装置において、第１の静電放電保護回路は、第１の電圧降下回路として、アノードが電源ラインと接続され、カソードが被保護回路の入力端子と接続され、直列接続された少なくとも１つの第１のダイオードを有していることが好ましい。
【００１７】
第１の半導体集積回路装置において、第２の静電放電保護回路は、第２の電圧降下回路として、アノードが被保護回路の入力端子と接続され、カソードが接地ラインと接続され、直列接続された少なくとも１つの第２のダイオードを有していることが好ましい。
【００１８】
第１の半導体集積回路装置は、一端子が電源ラインと接続され、他端子が外部入力端子と接続された第３の静電放電保護回路と、一端子が外部入力端子と接続され、他端子が接地ラインと接続された第４の静電放電保護回路とをさらに備えていることが好ましい。
【００１９】
この場合に、第３の静電放電保護回路は、一端子が電源ラインと接続され、他端子が外部入力端子と接続され、ゲートが電源ラインと接続されたＰＭＩＳトランジスタを有していることが好ましい。
【００２０】
さらにこの場合に、第３の静電放電保護回路は、一端子が電源ラインと接続され、他端子がＰＭＩＳトランジスタのゲートと接続された第２の抵抗体を有していることが好ましい。
【００２１】
また、第４の静電放電保護回路は、一端子が外部入力端子と接続され、他端子が接地ラインと接続され、ゲートが接地ラインと接続されたＮＭＩＳトランジスタを有していることが好ましい。
【００２２】
この場合に、第４の静電放電保護回路は、一端子が接地ラインと接続され、他端子がＮＭＩＳトランジスタのゲートと接続された第３の抵抗体を有していることが好ましい。
【００２３】
また、第３の静電放電保護回路は、カソードが電源ラインと接続され、アノードが外部入力端子と接続された第３のダイオード又は第１のサイリスタを有していることが好ましい。
【００２４】
第４の静電放電保護回路は、カソードが外部入力端子と接続され、アノードが接地ラインと接続された第４のダイオード又は第２のサイリスタを有していることが好ましい。
【００２５】
本発明に係る第２の半導体集積回路装置は、外部入力端子と接続された被保護回路と、一端子が電源ラインと接続され、他端子が外部入力端子と接続された第１の静電放電保護回路と、一端子が外部入力端子と接続され、他端子が接地ラインと接続された第２の静電放電保護回路と、一端子が電源ラインと接続され、他端子が被保護回路の電源入力端子と接続された第１の抵抗体と、一端子が被保護回路の電源電圧入力端子と接続され、他端子が接地ラインと電気的に接続され、第１の電圧降下回路を含む第３の静電放電保護回路とを備えていることを特徴とする。
【００２６】
第２の半導体集積回路装置によると、一端子が電源ラインと接続され、他端子が外部入力端子と接続された第１の静電放電保護回路と、一端子が外部入力端子と接続され、他端子が接地ラインと接続された第２の静電放電保護回路と、一端子が電源ラインと接続され、他端子が被保護回路の電源入力端子と接続された第１の抵抗体と、一端子が被保護回路の電源電圧入力端子と接続され、他端子が接地ラインと電気的に接続され、第１の電圧降下回路を含む第３の静電放電保護回路とを備えている。このため、接地ラインを接地して外部入力端子に正電荷のサージが印加された場合には、外部入力端子から第１の静電放電保護回路、第１の抵抗体及び第１の電圧降下回路を介して接地ラインにサージが流れると共に、被保護回路の入力端子の電圧は、第１の静電放電保護回路、第１の抵抗体及び第２の電圧降下回路によって分圧（抵抗分割）されるため、被保護回路の入力端子の電圧が低くなる。また、電源ラインを接地して外部入力端子に負電荷のサージが印加された場合には、電源ラインから第１の抵抗体、第１の電圧降下回路及び第２の静電放電保護回路を介して外部入力端子にサージが流れると共に、被保護回路の入力端子の電圧は、第１の抵抗体、第１の電圧降下回路及び第２の静電放電保護回路によって分圧（抵抗分割）されるため、被保護回路の入力端子の電圧が低くなる。これにより、正負のいずれのサージが印加された場合にも、被保護回路の入力端子の電圧が被保護回路の耐圧を超え難くすることができる。
【００２７】
第２の半導体集積回路装置は、一端子が被保護回路の接地電圧入力端子と接続され、他端子が接地ラインと接続された第２の抵抗体をさらに備えていることが好ましい。
【００２８】
この場合に、第３の静電放電保護回路は、第１の電圧降下回路として、アノードが被保護回路の電源電圧入力端子と接続され、カソードが被保護回路の接地電圧入力端子と接続され、直列接続された少なくとも１つの第１のダイオードを有していることが好ましい。
【００２９】
さらにこの場合に、第１の電圧降下回路は、少なくとも２つの第１のダイオードを有し、一端子が被保護回路の入力端子と接続され、他端子が少なくとも２つの第１のダイオード同士の接続ノードのうちの１つと接続された第２のダイオードを有していることが好ましい。
【００３０】
また、第２の抵抗体を備えている場合に、第３の静電放電保護回路は、第１の電圧降下回路として、カソードが被保護回路の電源電圧入力端子と接続され、アノードが被保護回路の接地電圧入力端子と接続されたツェナーダイオードを有していることが好ましい。
【００３１】
また、第２の抵抗体を備えている場合に、第３の静電放電保護回路は、他端子が接地ラインと接続されており、一端子が電源ラインと接続され、他端子が被保護回路の接地電圧入力端子と接続され、第２の電圧降下回路を含む第４の静電放電保護回路をさらに備えていることが好ましい。
【００３２】
この場合に、第３の静電放電保護回路は、第１の電圧降下回路として、アノードが被保護回路の電源電圧入力端子と接続され、カソードが接地ラインと接続され、直列接続された少なくとも１つの第１のダイオードを有しており、第４の静電放電保護回路は、第２の電圧降下回路として、アノードが電源ラインと接続され、カソードが被保護回路の接地電圧入力端子と接続され、直列接続された少なくとも１つの第２のダイオードを有していることが好ましい。
【００３３】
また、第４の静電放電保護回路を備えている場合に、第３の静電放電保護回路は、第１の電圧降下回路として、カソードが被保護回路の電源電圧入力端子と接続され、アノードが接地ラインと接続された第１のツェナーダイオードを有しており、第４の静電放電保護回路は、第２の電圧降下回路として、カソードが電源ラインと接続され、アノードが被保護回路の接地電圧入力端子と接続された第２のツェナーダイオードを有していることが好ましい。
【００３４】
第２の半導体集積回路装置において、第１の静電放電保護回路は、一端子が電源ラインと接続され、他端子が外部入力端子と接続され、ゲートが電源ラインと接続されたＰＭＩＳトランジスタを有していることが好ましい。
【００３５】
この場合に、第１の静電放電保護回路は、一端子が電源ラインと接続され、他端子がＰＭＩＳトランジスタのゲートと接続された第３の抵抗体を有していることが好ましい。
【００３６】
第２の半導体集積回路装置において、第２の静電放電保護回路は、一端子が外部入力端子と接続され、他端子が接地ラインと接続され、ゲートが接地ラインと接続されたＮＭＩＳトランジスタを有していることが好ましい。
【００３７】
この場合に、第２の静電放電保護回路は、一端子が接地ラインと接続され、他端子がＮＭＩＳトランジスタのゲートと接続された第４の抵抗体を有していることが好ましい。
【００３８】
第２の半導体集積回路装置において、第１の静電放電保護回路は、カソードが電源ラインと接続され、アノードが外部入力端子と接続された第３のダイオード又は第１のサイリスタを有していることが好ましい。
【００３９】
第２の半導体集積回路装置において、第２の静電放電保護回路は、カソードが外部入力端子と接続され、アノードが接地ラインと接続された第４のダイオード又は第２のサイリスタを有していることが好ましい。
【００４０】
第１又は第２の半導体集積回路装置において、被保護回路は、一端子が電源ラインと接続され、他端子が被保護回路の出力端子と接続され、ゲートが被保護回路の入力端子と接続されたＰＭＩＳトランジスタと、一端子が被保護回路の出力端子と接続され、他端子が接地ラインと接続され、ゲートが被保護回路の入力端子と接続されたＮＭＩＳトランジスタとを有していることが好ましい。
【発明の効果】
【００４１】
本発明に係る半導体集積回路装置によると、ＥＳＤが印加された場合にのみ被保護回路に入力される電圧を緩和させることができるため、ＥＳＤの印加時に被保護回路に入力される電圧を、例えばＭＩＳトランジスタのゲート絶縁膜の耐圧値よりも低くすることができる。これにより、半導体製造プロセス（設計ルール）がより微細化されたとしても、サージ試験の規格を満たす静電放電保護回路を有する半導体集積回路装置を得ることができる。
【発明を実施するための最良の形態】
【００４２】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４３】
図１は本発明の第１の実施形態に係る半導体集積回路装置の回路構成を示している。図１に示すように、第１の実施形態に係る半導体集積回路装置は、電源ライン１及び接地ライン（ＧＮＤライン）２から電源の供給を受け、入力端子が入力パッド（入力ＰＡＤ）３と接続されたインバータからなり、被保護回路としての入力回路４と、一端子が入力ＰＡＤ３と接続され、他端子が入力回路４の入力端子と接続された第１の抵抗体５と、電源ライン１と入力ＰＡＤ３との間に接続された第１の電圧降下回路１５を含む第１の静電放電保護回路（ＥＳＤ保護回路）６と、入力ＰＡＤ３とＧＮＤライン２との間に接続された第２の電圧降下回路１６を含む第２のＥＳＤ保護回路７とを有している。
【００４４】
さらに、第１の実施形態に係る半導体集積回路装置は、一端子が電源ライン１と接続され、他端子が入力ＰＡＤ３と接続された第３のＥＳＤ保護回路８と、一端子が入力ＰＡＤ３と接続され、他端子がＧＮＤライン２と接続された第４のＥＳＤ保護回路９とを有している。
【００４５】
入力回路４は、ソースが電源ライン１と接続され、ドレインが入力回路４の出力端子１４と接続され、ゲートが入力ＰＡＤ３と接続されたＰＭＩＳトランジスタ１２と、ソースがＧＮＤライン２と接続され、ドレインが入力回路４の出力端子１４と接続され、ゲートが入力ＰＡＤ３と接続されたＮＭＩＳトランジスタ１３とを有している。
【００４６】
第１のＥＳＤ保護回路６を構成する第１の電圧降下回路電１５は、アノードが電源ライン１と接続され、カソードが入力回路４の入力端子３と直列に接続された少なくとも１段、ここでは３段のダイオードにより構成されている。
【００４７】
第２のＥＳＤ保護回路７を構成する第２の電圧降下回路電１６は、アノードが入力回路４の入力端子と接続され、カソードがＧＮＤライン２と直列に接続された少なくとも１段、ここでは３段のダイオードにより構成されている。
【００４８】
第３のＥＳＤ保護回路８は、ソースが電源ライン１と接続され、ドレインが入力ＰＡＤ３と接続され、ゲートが第３の抵抗体１７を介して電源ライン１と接続されたＰＭＩＳトランジスタ１０により構成されている。
【００４９】
第４のＥＳＤ保護回路９は、ソースがＧＮＤライン２と接続され、ドレインが入力ＰＡＤ３と接続され、ゲートが第４の抵抗体１８を介してＧＮＤライン２と接続されたＮＭＩＳトランジスタ１１により構成されている。
【００５０】
ここで、ＰＭＩＳトランジスタ１０のゲートと電源ライン１との間に接続された第３の抵抗体１７及びＮＭＩＳトランジスタ１１のゲートとＧＮＤライン２との間に接続された第４の抵抗体１８は、共に各ＭＩＳトランジスタ１０、１１の寄生バイポーラトランジスタのオフ状態からオン状態への遷移を速くするために設けている。
【００５１】
第１の実施形態によると、ＧＮＤライン２を接地して入力ＰＡＤ３に正電荷のサージを印加した場合は、入力ＰＡＤ３と入力回路４との間に、第１の抵抗体５と第２のＥＳＤ保護回路７とを設けているため、ＥＳＤの印加時にのみ入力回路４に入力される電圧を緩和（低減）することができる。その結果、ＥＳＤの印加時に入力回路４に入力される正電圧をＮＭＩＳトランジスタ１３のゲート酸化膜の耐圧値よりも低くすることができるので、入力回路４に含まれるＮＭＩＳトランジスタ１３のゲート絶縁膜の破壊を防ぐことができる。
【００５２】
逆に、電源ライン１を接地して入力ＰＡＤ３に負電荷のサージを印加した場合は、入力ＰＡＤ３と入力回路４との間に、第１の抵抗体５と第１のＥＳＤ保護回路６とを設けているため、ＥＳＤの印加時にのみ入力回路４に入力される電圧を緩和することができる。その結果、ＥＳＤの印加時に入力回路４に入力される負電圧の絶対値をＰＭＩＳトランジスタ１２のゲート絶縁膜の耐圧値よりも小さくすることができので、入力回路４に含まれるＰＭＩＳトランジスタ１２のゲート絶縁膜の破壊を防ぐことができる。
【００５３】
このように、第１の実施形態に係る半導体集積回路装置は、入力ＰＡＤ３に正電荷のサージ又は負電荷のサージが印加された場合に、入力回路４に含まれる各ＭＩＳトランジスタ１２、１３のゲートに加わる電圧を制御する第１の抵抗体５、第１のＥＳＤ保護回路６及び第２のＥＳＤ保護回路７を有していることを特徴とする。
【００５４】
以下、第１の実施形態に係る半導体集積回路装置の動作をより詳細に説明する。
【００５５】
図１に示す半導体集積回路装置において、ＥＳＤ試験として、例えばヒューマンボディモデル（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ、以下、Ｈ．Ｂ．Ｍ．と略称する。）を用いる場合に、ＧＮＤライン２を接地して入力ＰＡＤ３に正電荷のサージ（例えば、２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が上昇すると共に、入力回路４の入力端子の電圧も上昇する。ここで、第２のＥＳＤ保護回路７に含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が２．１Ｖを超えると、第２のＥＳＤ保護回路７がＯＮ状態となって、入力ＰＡＤ３から第１の抵抗体５及び第２のＥＳＤ保護回路７を介してＧＮＤライン２へサージ電流が流れ出す。この流れ出したサージ電流によって、第１の抵抗体５の抵抗値と第２のＥＳＤ保護回路７のＯＮ抵抗値により、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が第４のＥＳＤ保護回路９によってクランプされて５Ｖとなった場合に、第１の抵抗体５の抵抗値が１００Ωで、第２のＥＳＤ保護回路７のＯＮ抵抗値が１００Ωであれば、入力回路４の入力端子に加わる電圧は２．５Ｖとなる。
【００５６】
同様に、Ｈ．Ｂ．Ｍ．ＥＳＤ試験時に、電源ライン１を接地して入力ＰＡＤ３に負電荷のサージ（例えば、−２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が降下すると共に、入力回路４の入力端子の電圧も降下する。ここで、第１のＥＳＤ保護回路６に含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が−２．１Ｖを超えて降下すると、第１のＥＳＤ保護回路６がＯＮ状態となって、電源ライン１から第１のＥＳＤ保護回路６及び第１の抵抗体５を介して入力ＰＡＤ３へサージ電流が流れ出す。このサージ電流によって、第１の抵抗体５の抵抗値と第１のＥＳＤ保護回路６のＯＮ抵抗値により、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が第１のＥＳＤ保護回路６と第１の抵抗体５とによってクランプされて−５Ｖとなった場合に、第１の抵抗体５の抵抗値が１００Ωで、第１のＥＳＤ保護回路６のＯＮ抵抗値が１００Ωであれば、入力回路４の入力端子に加わる電圧は−２．５Ｖとなる。
【００５７】
このように、外部から入力ＰＡＤ３を通じて侵入する正電荷のサージ及び負電荷のサージに対して、入力回路４をより確実に保護することができる。
【００５８】
なお、第１の実施形態において、第１のＥＳＤ保護回路６と第２のＥＳＤ保護回路７とを構成する各ダイオードの直列接続の段数は、通常動作時のリーク電流が少なくなるように決定すればよい。例えば、入力ＰＡＤ３に入力される最大電圧が１．２Ｖであれば、第１のＥＳＤ保護回路６と第２のＥＳＤ保護回路７とを構成する各ダイオードの直列接続の段数は、各ダイオードのビルトイン電圧を考慮するとそれぞれ２段から３段が適当である。また、ここでは、第１の電圧降下回路１５及び第２の電圧降下回路１６に含まれる６個のダイオードには、いずれも電気的特性が同一のダイオードを用いている。
【００５９】
また、第１の実施形態においては、サージからの被保護回路としてインバータを含む入力回路４を用いたが、入力回路４は必ずしもインバータを含む構成には限られない。さらには、被保護回路は入力回路に限られない。
【００６０】
また、それぞれにＰＭＩＳトランジスタ１０及びＮＭＩＳトランジスタ１１を含む第３のＥＳＤ保護回路８及び第４のＥＳＤ保護回路９は必ずしも設ける必要はないが、これら第３のＥＳＤ保護回路８及び第４のＥＳＤ保護回路９を設けると、さらにＥＳＤ耐圧が向上するという効果がある。
【００６１】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
【００６２】
図２は本発明の第１の実施形態の一変形例に係る半導体集積回路装置の回路構成を示している。図２において、図１に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６３】
図２に示すように、本変形例に係る半導体集積回路装置は、第３のＥＳＤ保護回路８を、カソードが電源ライン１と接続され、アノードが入力ＰＡＤ３と接続されたダイオード１９により構成し、第４のＥＳＤ保護回路９を、カソードが入力ＰＡＤ３と接続され、アノードがＧＮＤライン２と接続されたダイオード２０により構成している。
【００６４】
ここでは、各ダイオード１９、２０は、第１の電圧降下回路１５及び第２の電圧降下回路１６の各ダイオードとそれぞれ電気的特性を同一としている。
【００６５】
以下、本変形例に係る半導体集積回路装置の詳細な動作を説明する。
【００６６】
図２に示す半導体集積回路装置において、ＥＳＤ試験として、例えばＨ．Ｂ．Ｍ．ＥＳＤ試験を行なう場合に、ＧＮＤライン２を接地して入力ＰＡＤ３に正電荷のサージ（例えば、２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が上昇すると共に、入力回路４の入力端子の電圧も上昇する。ここで、第２のＥＳＤ保護回路７に含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が２．１Ｖを超えると、第２のＥＳＤ保護回路７がＯＮ状態となって、入力ＰＡＤ３から第１の抵抗体５及び第２のＥＳＤ保護回路７を介してＧＮＤライン２へサージ電流が流れ出す。この流れ出したサージ電流によって、第１の抵抗体５の抵抗値と第２のＥＳＤ保護回路７のＯＮ抵抗値により、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が第４のＥＳＤ保護回路９によってクランプされて５Ｖとなった場合に、第１の抵抗体５の抵抗値が１００Ωで、第２のＥＳＤ保護回路７のＯＮ抵抗値が１００Ωであれば、入力回路４の入力端子に加わる電圧は２．５Ｖとなる。
【００６７】
同様に、Ｈ．Ｂ．Ｍ．ＥＳＤ試験時に、電源ライン１を接地して入力ＰＡＤ３に負電荷のサージ（例えば、−２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が降下すると共に、入力回路４の入力端子の電圧も降下する。ここで、第１のＥＳＤ保護回路６に含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が−２．１Ｖを超えて降下すると、第１のＥＳＤ保護回路６がＯＮ状態となって、電源ライン１から第１のＥＳＤ保護回路６及び第１の抵抗体５を介して入力ＰＡＤ３へサージ電流が流れ出す。このサージ電流によって、第１の抵抗体５の抵抗値と第１のＥＳＤ保護回路６のＯＮ抵抗値により、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が第１のＥＳＤ保護回路６と第１の抵抗体５とによってクランプされて−５Ｖとなった場合に、第１の抵抗体５の抵抗値が１００Ωで、第１のＥＳＤ保護回路６のＯＮ抵抗値が１００Ωであれば、入力回路４の入力端子に加わる電圧は−２．５Ｖとなる。
【００６８】
このように、外部から入力ＰＡＤ３を通じて侵入する正電荷のサージ及び負電荷のサージに対して、入力回路４をより確実に保護することができる。
【００６９】
なお、第３のＥＳＤ保護回路８を構成するダイオード１９及び第４のＥＳＤ保護回路９を構成するダイオード２０に代えて、それぞれサイリスタを用いることができる。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７１】
図３は本発明の第２の実施形態に係る半導体集積回路装置の回路構成を示している。図３において、図１に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００７２】
図３に示すように、第４の実施形態に係る半導体集積回路装置は、入力ＰＡＤ３と接続された入力回路４と、一端が電源ライン１と接続され、他端が入力ＰＡＤ３と接続された第１のＥＳＤ保護回路８Ａと、一端が入力ＰＡＤ３と接続され、他端がＧＮＤライン２と接続された第２のＥＳＤ保護回路９Ａと、一端が電源ライン１と接続され、他端が入力回路４の電源入力端子と接続された第１の抵抗体２１と、一端が入力回路４のＧＮＤ入力端子と接続され、他端がＧＮＤライン２と接続された第２の抵抗体２２と、一端が入力回路４の電源入力端子と接続され、他端が入力回路４のＧＮＤ入力端子と接続された第１の電圧降下回路１５を含む第３のＥＳＤ保護回路６Ａとを有している。
【００７３】
このように、第２の実施形態に係る半導体集積回路装置は、第１のＥＳＤ保護回路８Ａ及び第２のＥＳＤ保護回路９Ａの他に、電源ライン１とＧＮＤライン２との間に、第１の抵抗体２１と、直列接続された３段のダイオードからなる第１の電圧降下回路１５を含む第３のＥＳＤ保護回路６Ａと、第２の抵抗体２２とを備えていることを特徴とする。
【００７４】
この構成により、ＧＮＤライン２を接地して入力ＰＡＤ３に正電荷のサージを印加した場合は、入力回路４のＧＮＤ入力端子の電圧が上昇するため、入力ＰＡＤ３と入力回路４のＧＮＤ入力端子との間の電位差、すなわち入力回路４に含まれるＮＭＩＳトランジスタ１３のゲート絶縁膜に加わる電圧を該ゲート絶縁膜の耐圧値よりも低くすることができる。従って、ＮＭＩＳトランジスタ１３のゲート絶縁膜の破壊を防ぐことができる。
【００７５】
逆に、電源ライン１を接地して入力ＰＡＤ３に負電荷のサージを印加した場合は、入力回路４の電源入力端子の電圧が降下するため、入力ＰＡＤ３と入力回路４の電源入力端子との間の電位差、すなわち入力回路４に含まれるＰＭＩＳトランジスタ１２のゲート絶縁膜に加わる電圧を、該ゲート絶縁膜の耐圧値よりも低くすることができるので、ＰＭＩＳトランジスタ１２のゲート絶縁膜の破壊を防ぐことができる。
【００７６】
このように、従来の構成に、第１の抵抗体２１、第２の抵抗体２２及び第３のＥＳＤ保護回路６Ａを設けることにより、入力ＰＡＤ３にプラスサージ又はマイナスサージが印加された場合に、入力回路４に含まれるＰＭＩＳトランジスタ１２又はＮＭＩＳトランジスタ１３の各ゲートに加わる電圧を降下することができる。
【００７７】
以下、第２の実施形態に係る半導体集積回路装置の詳細な動作を説明する。
【００７８】
図３に示す半導体集積回路装置において、ＥＳＤ試験として、例えばＨ．Ｂ．Ｍ．ＥＳＤ試験を行なう場合に、ＧＮＤライン２を接地して入力ＰＡＤ３に正電荷のサージ（例えば、２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が上昇すると共に、第１のＥＳＤ保護回路８Ａを構成するＰＭＩＳトランジスタ１０の寄生ダイオードにより、電源ライン１の電位が上昇する。このとき、入力回路４の入力端子の電圧も上昇するものの、第３のＥＳＤ保護回路６Ａに含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖとし、ＰＭＩＳトランジスタ１０の寄生ダイオードのビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が２．８Ｖを超えて高くなると、第３のＥＳＤ保護回路６ＡがＯＮ状態となる。これにより、入力ＰＡＤ３から第１のＥＳＤ保護回路８Ａを構成するＰＭＩＳトランジスタ１０の寄生ダイオード、第１の抵抗体２１、第３のＥＳＤ保護回路６Ａ及び第２の抵抗体２２を介してＧＮＤライン２へサージ電流が流れ出す。この流れ出したサージ電流によって、ＰＭＩＳトランジスタ１０及び第３のＥＳＤ保護回路６Ａの各ＯＮ抵抗値と、第１の抵抗体２１及び第２の抵抗体２２の各抵抗値とにより、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が、第２のＥＳＤ保護回路９Ａによってクランプされて５Ｖとなった場合に、第１の抵抗体２１の抵抗値が１０Ωで、第３のＥＳＤ保護回路６ＡのＯＮ抵抗値が１０Ωで、第２の抵抗体２２の抵抗値が１０Ωであれば、入力回路４の入力端子に加わる電圧は約１．７Ｖとなる。ここでは、ＰＭＩＳトランジスタ１０の寄生ダイオードのＯＮ抵抗値は非常に小さいため、抵抗分圧の計算から除外している。
【００７９】
同様に、Ｈ．Ｂ．Ｍ．ＥＳＤ試験時に、電源ライン１を接地して入力ＰＡＤ３に負電荷のサージ（例えば、−２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が降下すると共に、第２のＥＳＤ保護回路９Ａを構成するＮＭＩＳトランジスタ１１の寄生ダイオードにより、ＧＮＤライン２の電位が降下する。このとき、入力回路４の入力端子の電圧も降下するものの、第３のＥＳＤ保護回路６Ａに含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖ、ＮＭＩＳトランジスタ１１の寄生ダイオードのビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が−２．８Ｖを超えて低くなると、第３のＥＳＤ保護回路６ＡがＯＮ状態となる。これにより、電源ライン１から第１の抵抗体２１、第３のＥＳＤ保護回路６Ａ、第２の抵抗体２２及び第２のＥＳＤ保護回路９Ａを構成するＮＭＩＳトランジスタ１１の寄生ダイオードを介して入力ＰＡＤ３へサージ電流が流れ出す。このサージ電流によって、ＮＭＩＳトランジスタ１１の寄生ダイオード及び第３のＥＳＤ保護回路６Ａの各ＯＮ抵抗値と、第１の抵抗体２１及び第２の抵抗体２２の各抵抗値とにより、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が、第１のＥＳＤ保護回路８Ａによってクランプされて−５Ｖとなった場合に、第３のＥＳＤ保護回路６ＡのＯＮ抵抗値が１０Ωで、第１の抵抗体２１の抵抗値が１０Ωで、第２の抵抗体２２の抵抗値が１０Ωであれば、入力回路４の入力端子に加わる電圧は約−１．７Ｖとなる。ここで、ＮＭＩＳトランジスタ１１の寄生ダイオードのＯＮ抵抗値は非常に小さいため、抵抗分圧の計算から除外している。
【００８０】
このように、外部から入力ＰＡＤ３を通じて侵入する正電荷のサージ及び負電荷のサージに対して、入力回路４をより確実に保護することができる。
【００８１】
なお、第２の実施形態において、第３のＥＳＤ保護回路６Ａを構成する各ダイオードの直列接続の段数は、通常動作時のリーク電流が少なくなるように決定すればよい。例えば、入力ＰＡＤ３に入力される最大電圧が１．２Ｖであれば、第３のＥＳＤ保護回路６Ａを構成するダイオードの直列接続の段数は、各ダイオードのビルトイン電圧を考慮すると２段から３段が適当である。
【００８２】
また、第１のＥＳＤ保護回路８Ａを構成するＰＭＩＳトランジスタ１０及び第２のＥＳＤ保護回路９Ａを構成するＮＭＩＳトランジスタ１１に代えて、それぞれダイオード又はサイリスタを用いることができる。
【００８３】
また、第２の実施形態においては、サージからの被保護回路としてインバータを含む入力回路４を用いたが、入力回路４は必ずしもインバータを含む構成には限られない。さらには、被保護回路は入力回路に限られない。
【００８４】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例について図面を参照しながら説明する。
【００８５】
図４は本発明の第４の実施形態の第１変形例に係る半導体集積回路装置の回路構成を示している。図４において、図３に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８６】
図４に示すように、本変形例に係る第３のＥＳＤ保護回路６Ｂを構成する第１の電圧降下回路として、ダイオードに代えて、ツェナーダイオード２３を用いている。
【００８７】
このように、第３のＥＳＤ保護回路６Ｂにツェナーダイオード２３を用いて、該ツェナーダイオード２３の降伏電圧を適当な値に設定することにより、複数のダイオードを用いることなく、通常動作時にリーク電流が発生しないようにすることができる。
【００８８】
（第２の実施形態の第２変形例）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００８９】
図５は本発明の第３の実施形態に係る半導体集積回路装置の回路構成を示している。図５において、図３に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９０】
図５に示すように、本変形例に係る第３のＥＳＤ保護回路６Ｃは、入力回路４の電源入力端子と入力回路４のＧＮＤ入力端子との間に直列接続された第１のダイオード２４、第２のダイオード２５及び第３のダイオード２６と、アノードが入力ＰＡＤ３と接続され、カソードが第１のダイオード２４及び第２のダイオード２５の間の第１ノードと接続された第４のダイオード２７と、アノードが第２のダイオード及び第３のダイオード２６の間の第２ノードと接続され、カソードが入力ＰＡＤ３と接続された第５のダイオード２８から構成されている。
【００９１】
このように、第２変形例に係る半導体集積回路装置においても、第２の実施形態と同様に、第１の抵抗体２１、第２の抵抗体２２及び第３のＥＳＤ保護回路６Ｃを設けることにより、入力ＰＡＤ３に対してプラスサージ又はマイナスサージが印加された場合に、入力回路４に含まれるＰＭＩＳトランジスタ１２又はＮＭＩＳトランジスタ１３のゲートに加わる電圧を降下することができる。
【００９２】
ところで、第１の抵抗体２１、第２の抵抗体２２及び第３のＥＳＤ保護回路６Ｃは、容量（寄生容量）が比較的に大きい電源ライン１とＧＮＤライン２との間に接続されている。このため、プラスサージ又はマイナスサージが入力されても、電源ライン１又はＧＮＤライン２の電位は瞬時に変動しにくい。
【００９３】
そこで、第２変形例においては、第３のＥＳＤ保護回路６Ｃに、直列接続された３段のダイオード２４、２５及び２６に加え、入力パッド３と接続される第４のダイオード２７及び第５のダイオード２８を設けている。このため、サージの印加により入力パッド３の電位が大きく変動しても、入力パッド３と第３のＥＳＤ保護回路６Ｃとの間に、サージ電流の一部が流れるので、入力パッド３の電位の絶対値が小さくなって、入力回路４をより確実に保護することができる。
【００９４】
なお、本変形例に係る半導体集積回路装置の詳細な動作は第２の実施形態と同様である。その上、前述したように、第３のＥＳＤ保護回路６Ｃに設けた、アノードが入力ＰＡＤ３と接続された第４のダイオード２７と、カソードが入力ＰＡＤ３と接続された第５のダイオード２８とによって、電源ライン１とＧＮＤライン２との間の容量に関係なく、外部から入力ＰＡＤ３を通じて侵入する正電荷のサージ又は負電荷のサージから入力回路４を確実に保護することができる。
【００９５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００９６】
図６は本発明の第３の実施形態に係る半導体集積回路装置の回路構成を示している。図６において、図３に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９７】
図５に示すように、第３の実施形態に係る半導体集積回路装置は、第１のＥＳＤ保護回路８Ａ及び第２のＥＳＤ保護回路９Ａの他に、入力回路４の電源入力端子とＧＮＤライン２との間に接続された第１の電圧降下回路１５を含む第３のＥＳＤ保護回路６Ａと、電源ライン１と入力回路４のＧＮＤ入力端子との間に接続された第２の電圧降下回路１６を含む第４のＥＳＤ保護回路７Ａとを備えている。
【００９８】
第３のＥＳＤ保護回路６Ａを構成する第１の電圧降下回路電１５は、アノードが入力回路４の電源入力端子と接続され、カソードが電源ラインと直列接続された３段のダイオードにより構成されている。
【００９９】
第４のＥＳＤ保護回路７Ａを構成する第２の電圧降下回路電１６は、アノードが電源ライン１と接続され、カソードが入力回路４のＧＮＤ入力端子と直列接続された３段のダイオードにより構成されている。
【０１００】
第３の実施形態によると、ＧＮＤライン２を接地して入力ＰＡＤ３に正電荷のサージを印加した場合は、電源ライン１とＧＮＤライン２との間に、第４のＥＳＤ保護回路７Ａと第２の抵抗体２２とを設けているため、入力回路４のＧＮＤ入力端子の電圧が上昇して、入力ＰＡＤ３と入力回路４のＧＮＤ入力端子との間の電位差、すなわち入力回路４に含まれるＮＭＩＳトランジスタ１３のゲート絶縁膜に印加される電圧を、該ＮＭＩＳトランジスタ１３のゲート絶縁膜の耐圧値よりも低くすることができる。その結果、入力回路４に含まれるＮＭＩＳトランジスタ１３のゲート絶縁膜の破壊を防ぐことができる。
【０１０１】
逆に、電源ライン１を接地して入力ＰＡＤ３に負電荷のサージを印加した場合は、電源ライン１とＧＮＤライン２との間に、第１の抵抗体２１と第３のＥＳＤ保護回路６Ａとを設けているため、入力回路４の電源入力端子の電圧が降下して、入力ＰＡＤ３と入力回路４の電源入力端子との間の電位差、すなわち入力回路４に含まれるＰＭＩＳトランジスタ１２のゲート絶縁膜に加わる電圧を、該ＰＭＩＳトランジスタのゲート絶縁膜の耐圧値よりも低くすることができる。その結果、入力回路４に含まれるＰＭＩＳトランジスタ１２ゲート絶縁膜の破壊を防ぐことができる。
【０１０２】
このように、第３の実施形態に係る半導体集積回路装置は、入力ＰＡＤ３に静電荷のサージ又は負電荷のサージが印加された場合に、入力回路４に含まれる各ＭＩＳトランジスタ１２、１３のゲートに加わる電圧を制御する第１の抵抗体２１、第２の抵抗体２２、第３のＥＳＤ保護回路６Ａ及び第４のＥＳＤ保護回路７Ａを設けていることを特徴とする。
【０１０３】
以下、第３の実施形態に係る半導体集積回路装置の動作をより詳細に説明する。
【０１０４】
図６に示す半導体集積回路装置において、ＥＳＤ試験として、例えばＨ．Ｂ．Ｍ．ＥＳＤ試験を行なう場合に、ＧＮＤライン２を接地して入力ＰＡＤ３に正電荷のサージ（例えば、２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が上昇すると共に、第１のＥＳＤ保護回路８Ａを構成するＰＭＩＳトランジスタ１０の寄生ダイオードにより、電源ライン１の電位が上昇する。このとき、入力回路４の入力端子の電圧も上昇するものの、第４のＥＳＤ保護回路７Ａに含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖとし、ＰＭＩＳトランジスタ１０の寄生ダイオードのビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が２．８Ｖを超えて高くなると、第４のＥＳＤ保護回路７ＡがＯＮ状態となる。これにより、入力ＰＡＤ３から第１のＥＳＤ保護回路８Ａを構成するＰＭＩＳトランジスタ１０の寄生ダイオード、第４のＥＳＤ保護回路７Ａ及び第２の抵抗体２２を介してＧＮＤライン２へサージ電流が流れ出す。この流れ出したサージ電流によって、ＰＭＩＳトランジスタ１０及び第４のＥＳＤ保護回路７Ａの各ＯＮ抵抗値と、第１の抵抗体２２の抵抗値とにより、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が、第２のＥＳＤ保護回路９Ａによってクランプされて５Ｖとなった場合に、第４のＥＳＤ保護回路７ＡのＯＮ抵抗値が１０Ωで、第２の抵抗体２２の抵抗値が１０Ωであれば、入力回路４の入力端子に加わる電圧は、２．５Ｖとなる。ここでは、ＰＭＩＳトランジスタ１０の寄生ダイオードのＯＮ抵抗値は非常に小さいため、抵抗分圧の計算から除外している。
【０１０５】
同様に、Ｈ．Ｂ．Ｍ．ＥＳＤ試験時に、電源ライン１を接地して入力ＰＡＤ３に負電荷のサージ（例えば、−２０００Ｖ）を印加すると、入力ＰＡＤ３の電位が降下すると共に、第２のＥＳＤ保護回路９Ａを構成するＮＭＩＳトランジスタ１１の寄生ダイオードにより、ＧＮＤライン２の電位が降下する。このとき、入力回路４の入力端子の電圧も降下するものの、第３のＥＳＤ保護回路６Ａに含まれる直列３段のダイオードにおける各ビルトイン電圧を０．７Ｖ、ＮＭＩＳトランジスタ１１の寄生ダイオードのビルトイン電圧を０．７Ｖとすると、入力ＰＡＤ３の電位が−２．８Ｖを超えて低くなると、第３のＥＳＤ保護回路６ＡがＯＮ状態となる。これにより、電源ライン１から第１の抵抗体２１、第３のＥＳＤ保護回路６Ａ及び第２のＥＳＤ保護回路９Ａを構成するＮＭＩＳトランジスタ１１の寄生ダイオードを介して入力ＰＡＤ３へサージ電流が流れ出す。このサージ電流によって、第３のＥＳＤ保護回路６Ａ及びＮＭＩＳトランジスタ１１の寄生ダイオードの各ＯＮ抵抗値と、第１の抵抗体２１の抵抗値とにより、入力回路４の入力端子に加わる電圧は、入力ＰＡＤ３の電圧に対して分圧される。例えば、入力ＰＡＤ３の電圧が、第１のＥＳＤ保護回路８Ａによってクランプされて−５Ｖとなった場合に、第３のＥＳＤ保護回路６ＡのＯＮ抵抗値が１０Ωで、第１の抵抗体２１の抵抗値が１０Ωであれば、入力回路４の入力端子に加わる電圧は−２．５Ｖとなる。ここで、ＮＭＩＳトランジスタ１１の寄生ダイオードのＯＮ抵抗値は非常に小さいため、抵抗分圧の計算から除外している。
【０１０６】
このように、外部から入力ＰＡＤ３を通じて侵入する正電荷のサージ及び負電荷のサージに対して、入力回路４をより確実に保護することができる。
【０１０７】
なお、第３の実施形態において、第３のＥＳＤ保護回路６Ａ及び第４のＥＳＤ保護回路７Ａを構成する各ダイオードの直列接続の段数は、通常動作時のリーク電流が少なくなるように決定すればよい。例えば、入力ＰＡＤ３に入力される最大電圧が１．２Ｖであれば、第３のＥＳＤ保護回路６Ａ及び第４のＥＳＤ保護回路７Ａを構成するダイオードの直列接続の段数は、各ダイオードのビルトイン電圧を考慮するとそれぞれ２段から３段が適当である。
【０１０８】
また、第３の実施形態においても、第２の実施形態の第１変形例と同様に、第３のＥＳＤ保護回路６Ａ及び第４のＥＳＤ保護回路７Ａを構成するそれぞれ第１の電圧降下回路１５及び第２の電圧降下回路１６として、それぞれダイオードに代えて、ツェナーダイオードを用いてもよい。
【０１０９】
また、第１のＥＳＤ保護回路８Ａを構成するＰＭＩＳトランジスタ１０及び第２のＥＳＤ保護回路９Ａを構成するＮＭＩＳトランジスタ１１に代えて、それぞれダイオード又はサイリスタを用いることができる。
【０１１０】
また、第３の実施形態においては、サージからの被保護回路としてインバータを含む入力回路４を用いたが、入力回路４は必ずしもインバータを含む構成には限られない。さらには、被保護回路は入力回路に限られない。
【産業上の利用可能性】
【０１１１】
本発明に係る半導体集積回路装置は、半導体製造プロセスの設計ルールがより微細化されたとしても、サージ試験の規格を満たす静電放電保護回路を有する半導体集積回路装置を得ることができ、特に、入力側に静電放電保護回路を有する半導体集積回路装置等に有用である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１の実施形態に係る半導体集積回路装置を示す回路図である。
【図２】本発明の第１の実施形態の一変形例に係る半導体集積回路装置を示す回路図である。
【図３】本発明の第２の実施形態に係る半導体集積回路装置を示す回路図である。
【図４】本発明の第２の実施形態の第１変形例に係る半導体集積回路装置を示す回路図である。
【図５】本発明の第２の実施形態の第２変形例に係る半導体集積回路装置を示す回路図である。
【図６】本発明の第３の実施形態に係る半導体集積回路装置を示す回路図である。
【図７】従来のＥＳＤ保護回路を有する半導体集積回路装置を示す回路図である。
【符号の説明】
【０１１３】
１      電源ライン
２      ＧＮＤ（接地）ライン
３      入力ＰＡＤ（外部入力端子）
４      入力回路（被保護回路）
５      第１の抵抗体
６      第１の静電放電保護回路（ＥＳＤ保護回路）
６Ａ    第３の静電放電保護回路（ＥＳＤ保護回路）
６Ｂ    第３の静電放電保護回路（ＥＳＤ保護回路）
６Ｃ    第３の静電放電保護回路（ＥＳＤ保護回路）
７      第２の静電放電保護回路（ＥＳＤ保護回路）
７Ａ    第４の静電放電保護回路（ＥＳＤ保護回路）
８      第３の静電放電保護回路（ＥＳＤ保護回路）
８Ａ    第１の静電放電保護回路（ＥＳＤ保護回路）
９      第４の静電放電保護回路（ＥＳＤ保護回路）
９Ａ    第２の静電放電保護回路（ＥＳＤ保護回路）
１０    ＰＭＩＳトランジスタ
１１    ＮＭＩＳトランジスタ
１２    ＰＭＩＳトランジスタ
１３    ＮＭＩＳトランジスタ
１４    出力端子
１５    第１の電圧降下回路
１６    第２の電圧降下回路
１７    第３の抵抗体
１８    第４の抵抗体
１９    ダイオード
２０    ダイオード
２１    第１の抵抗体
２２    第２の抵抗体
２３    ツェナーダイオード
２４    第１のダイオード
２５    第２のダイオード
２６    第３のダイオード
２７    第４のダイオード
２８    第５のダイオード
【図１】
2007234718.tif 000003
【図２】
2007234718.tif 000004
【図３】
2007234718.tif 000005
【図４】
2007234718.tif 000006
【図５】
2007234718.tif 000007
【図６】
2007234718.tif 000008
【図７】
2007234718.tif 000009
【手続補正書】
【提出日】平成18年9月6日(2006.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源ラインと接地ラインとの間に接続された被保護回路と、
一端子が外部入力端子と接続され、他端子が前記被保護回路の入力端子と接続された第１の抵抗体と、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の入力端子と接続された第１の電圧降下回路を含む第１の静電放電保護回路と、
一端子が前記被保護回路の入力端子と接続され、他端子が前記接地ラインと接続された第２の電圧降下回路を含む第２の静電放電保護回路とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の静電放電保護回路は、前記第１の電圧降下回路として、
アノードが前記電源ラインと接続され、カソードが前記被保護回路の入力端子と接続され、直列接続された少なくとも１つの第１のダイオードを有していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２の静電放電保護回路は、前記第２の電圧降下回路として、
アノードが前記被保護回路の入力端子と接続され、カソードが前記接地ラインと接続され、直列接続された少なくとも１つの第２のダイオードを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
一端子が前記電源ラインと接続され、他端子が前記外部入力端子と接続された第３の静電放電保護回路と、
一端子が前記外部入力端子と接続され、他端子が前記接地ラインと接続された第４の静電放電保護回路とをさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第３の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記外部入力端子と接続され、ゲートが前記電源ラインと接続されたＰＭＩＳトランジスタを有していることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記第３の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記ＰＭＩＳトランジスタのゲートと接続された第２の抵抗体を有していることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記第４の静電放電保護回路は、
一端子が前記外部入力端子と接続され、他端子が前記接地ラインと接続され、ゲートが前記接地ラインと接続されたＮＭＩＳトランジスタを有していることを特徴とする請求項４〜６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第４の静電放電保護回路は、
一端子が前記接地ラインと接続され、他端子が前記ＮＭＩＳトランジスタのゲートと接続された第３の抵抗体を有していることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記第３の静電放電保護回路は、
カソードが前記電源ラインと接続され、アノードが前記外部入力端子と接続された第３のダイオード又は第１のサイリスタを有していることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１０】
前記第４の静電放電保護回路は、
カソードが前記外部入力端子と接続され、アノードが前記接地ラインと接続された第４のダイオード又は第２のサイリスタを有していることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１１】
外部入力端子と接続された被保護回路と、
一端子が電源ラインと接続され、他端子が前記外部入力端子と接続された第１の静電放電保護回路と、
一端子が前記外部入力端子と接続され、他端子が接地ラインと接続された第２の静電放電保護回路と、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の電源電圧入力端子と接続された第１の抵抗体と、
一端子が前記被保護回路の電源電圧入力端子と接続され、他端子が前記接地ラインと電気的に接続され、第１の電圧降下回路を含む第３の静電放電保護回路とを備えていることを特徴とする半導体集積回路装置。
【請求項１２】
一端子が前記被保護回路の接地電圧入力端子と接続され、他端子が前記接地ラインと接続された第２の抵抗体をさらに備えていることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
アノードが前記被保護回路の電源電圧入力端子と接続され、カソードが前記被保護回路の接地電圧入力端子と接続され、直列接続された少なくとも１つの第１のダイオードを有していることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記第１の電圧降下回路は、少なくとも２つの第１のダイオードを有し、
一端子が前記被保護回路の入力端子と接続され、他端子が前記少なくとも２つの第１のダイオード同士の接続ノードのうちの１つと接続された第２のダイオードを有していることを特徴とする請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
カソードが前記被保護回路の電源電圧入力端子と接続され、アノードが前記被保護回路の接地電圧入力端子と接続されたツェナーダイオードを有していることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１６】
前記第３の静電放電保護回路は、前記他端子が前記接地ラインと接続されており、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の接地電圧入力端子と接続され、第２の電圧降下回路を含む第４の静電放電保護回路をさらに備えていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１７】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
アノードが前記被保護回路の電源電圧入力端子と接続され、カソードが前記接地ラインと接続され、直列接続された少なくとも１つの第１のダイオードを有しており、
前記第４の静電放電保護回路は、前記第２の電圧降下回路として、
アノードが前記電源ラインと接続され、カソードが前記被保護回路の接地電圧入力端子と接続され、直列接続された少なくとも１つの第２のダイオードを有していることを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記第３の静電放電保護回路は、前記第１の電圧降下回路として、
カソードが前記被保護回路の電源電圧入力端子と接続され、アノードが前記接地ラインと接続された第１のツェナーダイオードを有しており、
前記第４の静電放電保護回路は、前記第２の電圧降下回路として、
カソードが前記電源ラインと接続され、アノードが前記被保護回路の接地電圧入力端子と接続された第２のツェナーダイオードを有していることを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１９】
前記第１の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記外部入力端子と接続され、ゲートが前記電源ラインと接続されたＰＭＩＳトランジスタを有していることを特徴とする請求項１２〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２０】
前記第１の静電放電保護回路は、
一端子が前記電源ラインと接続され、他端子が前記ＰＭＩＳトランジスタのゲートと接続された第３の抵抗体を有していることを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２１】
前記第２の静電放電保護回路は、
一端子が前記外部入力端子と接続され、他端子が前記接地ラインと接続され、ゲートが前記接地ラインと接続されたＮＭＩＳトランジスタを有していることを特徴とする請求項１２〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２２】
前記第２の静電放電保護回路は、
一端子が前記接地ラインと接続され、他端子が前記ＮＭＩＳトランジスタのゲートと接続された第４の抵抗体を有していることを特徴とする請求項２１に記載の半導体集積回路装置。
【請求項２３】
前記第１の静電放電保護回路は、
カソードが前記電源ラインと接続され、アノードが前記外部入力端子と接続された第３のダイオード又は第１のサイリスタを有していることを特徴とする請求項１２〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２４】
前記第２の静電放電保護回路は、
カソードが前記外部入力端子と接続され、アノードが前記接地ラインと接続された第４のダイオード又は第２のサイリスタを有していることを特徴とする請求項１２〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２５】
前記被保護回路は、
一端子が前記電源ラインと接続され、他端子が前記被保護回路の出力端子と接続され、ゲートが前記被保護回路の入力端子と接続されたＰＭＩＳトランジスタと、
一端子が前記被保護回路の出力端子と接続され、他端子が前記接地ラインと接続され、ゲートが前記被保護回路の入力端子と接続されたＮＭＩＳトランジスタとを有していることを特徴とする請求項１〜１０のいずれか１項に記載の半導体集積回路装置。
【請求項２６】
前記被保護回路は、
一端子が前記被保護回路の電源電圧入力端子と接続され、他端子が前記被保護回路の出力端子と接続され、ゲートが前記被保護回路の入力端子と接続されたＰＭＩＳトランジスタと、
一端子が前記被保護回路の出力端子と接続され、他端子が前記被保護回路の接地電圧入力端子と接続され、ゲートが前記被保護回路の入力端子と接続されたＮＭＩＳトランジスタとを有していることを特徴とする請求項１２〜２４のいずれか１項に記載の半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明に係る第２の半導体集積回路装置は、外部入力端子と接続された被保護回路と、一端子が電源ラインと接続され、他端子が外部入力端子と接続された第１の静電放電保護回路と、一端子が外部入力端子と接続され、他端子が接地ラインと接続された第２の静電放電保護回路と、一端子が電源ラインと接続され、他端子が被保護回路の電源電圧入力端子と接続された第１の抵抗体と、一端子が被保護回路の電源電圧入力端子と接続され、他端子が接地ラインと電気的に接続され、第１の電圧降下回路を含む第３の静電放電保護回路とを備えていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
第２の半導体集積回路装置によると、一端子が電源ラインと接続され、他端子が外部入力端子と接続された第１の静電放電保護回路と、一端子が外部入力端子と接続され、他端子が接地ラインと接続された第２の静電放電保護回路と、一端子が電源ラインと接続され、他端子が被保護回路の電源入力端子と接続された第１の抵抗体と、一端子が被保護回路の電源電圧入力端子と接続され、他端子が接地ラインと電気的に接続され、第１の電圧降下回路を含む第３の静電放電保護回路とを備えている。このため、接地ラインを接地して外部入力端子に正電荷のサージが印加された場合には、外部入力端子から第１の静電放電保護回路、第１の抵抗体及び第１の電圧降下回路を介して接地ラインにサージが流れると共に、被保護回路の入力端子の電圧は、第１の静電放電保護回路、第１の抵抗体及び第１の電圧降下回路によって分圧（抵抗分割）されるため、被保護回路の入力端子の電圧が低くなる。また、電源ラインを接地して外部入力端子に負電荷のサージが印加された場合には、電源ラインから第１の抵抗体、第１の電圧降下回路及び第２の静電放電保護回路を介して外部入力端子にサージが流れると共に、被保護回路の入力端子の電圧は、第１の抵抗体、第１の電圧降下回路及び第２の静電放電保護回路によって分圧（抵抗分割）されるため、被保護回路の入力端子の電圧が低くなる。これにより、正負のいずれのサージが印加された場合にも、被保護回路の入力端子の電圧が被保護回路の耐圧を超え難くすることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
第２の半導体集積回路装置において、第２の抵抗体を備えている場合に、第１の静電放電保護回路は、一端子が電源ラインと接続され、他端子が外部入力端子と接続され、ゲートが電源ラインと接続されたＰＭＩＳトランジスタを有していることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
第２の半導体集積回路装置において、第２の抵抗体を備えている場合に、第２の静電放電保護回路は、一端子が外部入力端子と接続され、他端子が接地ラインと接続され、ゲートが接地ラインと接続されたＮＭＩＳトランジスタを有していることが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
第２の半導体集積回路装置において、第２の抵抗体を備えている場合に、第１の静電放電保護回路は、カソードが電源ラインと接続され、アノードが外部入力端子と接続された第３のダイオード又は第１のサイリスタを有していることが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
第２の半導体集積回路装置において、第２の抵抗体を備えている場合に、第２の静電放電保護回路は、カソードが外部入力端子と接続され、アノードが接地ラインと接続された第４のダイオード又は第２のサイリスタを有していることが好ましい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
第１の半導体集積回路装置において、被保護回路は、一端子が電源ラインと接続され、他端子が被保護回路の出力端子と接続され、ゲートが被保護回路の入力端子と接続されたＰＭＩＳトランジスタと、一端子が被保護回路の出力端子と接続され、他端子が接地ラインと接続され、ゲートが被保護回路の入力端子と接続されたＮＭＩＳトランジスタとを有していることが好ましい。
また、第２の半導体集積回路装置において、第２の抵抗体を備えている場合に、被保護回路は、一端子が被保護回路の電源電圧入力端子と接続され、他端子が被保護回路の出力端子と接続され、ゲートが被保護回路の入力端子と接続されたＰＭＩＳトランジスタと、一端子が被保護回路の出力端子と接続され、他端子が被保護回路の接地電圧入力端子と接続され、ゲートが被保護回路の入力端子と接続されたＮＭＩＳトランジスタとを有していることが好ましい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
図６に示すように、第３の実施形態に係る半導体集積回路装置は、第１のＥＳＤ保護回路８Ａ及び第２のＥＳＤ保護回路９Ａの他に、入力回路４の電源入力端子とＧＮＤライン２との間に接続された第１の電圧降下回路１５を含む第３のＥＳＤ保護回路６Ａと、電源ライン１と入力回路４のＧＮＤ入力端子との間に接続された第２の電圧降下回路１６を含む第４のＥＳＤ保護回路７Ａとを備えている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
第３のＥＳＤ保護回路６Ａを構成する第１の電圧降下回路電１５は、アノードが入力回路４の電源入力端子と接続され、カソードがＧＮＤライン２と直列接続された３段のダイオードにより構成されている。