(57)【要約】【課題】ＳＯＩ基板上に形成されたトランジスタに発生する短チャネル効果を抑制し、更に高い駆動電流を得るためには、バックゲート電圧を掛けてトランジスタ特性を制御する方法が有効である。しかしながら、ＳＩＭＯＸ基板や張り合わせ基板を用いると、バックゲートの裏面に形成されるＢＯＸ層は厚くなる。そのためバックゲート電圧を印加してもトランジスタ特性を効率的に制御するのは困難であった。そこで、再現良くＢＯＸ層を薄層化できる技術を提供する。【解決手段】横方向のエッチングレートが異なる半導体層を積層し、エッチングレートの速い半導体層を極薄膜化し、半導体層の層厚を拡散種がエッチングの進行と共に発生する溝部に浸透していける1ｎｍ以上の厚みとする事で、極薄膜のＢＯＸ層を形成する。【選択図】図５
2007234926.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の能動面側を覆うように前記半導体基板とは異なる材質又は組成を有する第１半導体層を積層し、前記第１半導体層を覆うように、前記第１半導体層とは異なる材質又は組成を有する第２半導体層を積層する工程と、
前記能動面側から前記第２半導体層と前記第１半導体層を貫通して前記半導体基板を露出させた第１溝を形成する工程と、
前記半導体基板の能動面側に前記第１溝及び前記第２半導体層を覆うように第１絶縁層を形成し、続けて前記第１絶縁層をパターニングすることで前記第２半導体層を支持する支持体を形成する工程と、
前記第１溝と少なくとも接し、かつ前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択エッチングすることにより、前記第１半導体層を除去し空洞を形成する工程と、
前記空洞に第２絶縁層を形成する工程を、当該順に行う手順を含む半導体装置の製造方法であって、
反応性イオン、反応性分子又は反応性ラジカルを有するエッチング媒体が、前記第１半導体層の選択エッチングにより生じる空洞に浸透するよう前記第１半導体層の層厚を設定していることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１半導体層の層厚は前記エッチング媒体としてフッ酸、硝酸及び水を混合したエッチング液を用いた場合、浸透限界となる１ｎｍ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁層の層厚は、前記第２半導体層を電気的に制御しうる膜厚としてなる６ｎｍ未満であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記空洞の充填に前記半導体基板及び前記第２半導体層を酸化した酸化層を用いた場合には、前記第２絶縁層の層厚を２ｎｍ以上６ｎｍ未満としたことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記空洞の充填に堆積法を用いた場合には、前記第２絶縁層の層厚を１ｎｍ以上３ｎｍ未満としたことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記堆積法により形成された前記第２絶縁層は、ＳｉＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3の少なくとも何れか一つの物質を含む材質を用いてなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法を用いて得られる半導体装置であって、前記第２絶縁層表面に位置する前記第２半導体層にトランジスタを形成したことを特徴とする半導体装置。
【請求項８】
請求項５又は６に記載の半導体装置の製造方法を用いて得られる半導体装置であって、前記第２絶縁層表面に位置する前記第２半導体層にトランジスタを形成したことを特徴とする半導体装置。
【請求項９】
請求項７又は８に記載の半導体装置であって、前記第２絶縁層と前記半導体基板との間に、前記第２半導体層を電気的に制御するための導電層を有し、更に前記導電層と前記半導体基板との間に第３絶縁層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ユビキタス社会を支える半導体装置には、一層の高速化と低消費電力化の実現が求められている。両者は一般にトレードオフの関係にありその両立は難しいとされているが、例えばＳＯＩ（シリコン・オン・インシュレータ）トランジスタは高速化と低消費電力化を両立し得るデバイスとして期待されている。
【０００３】
ＳＯＩトランジスタの構造として高速化のための微細化に対応しつつ、低消費電力化を両立させるために、ＳＯＩトランジスタのチャネルに、ＳＯＩトランジスタのゲートと対向して基板側から絶縁層を介してバックゲートバイアスを掛けることで閾値を調整可能な構造が提案されている。この構造を用いることで、ＳＯＩトランジスタの微細化が進んだ場合でも、例えば待機中でのリーク電流を小さく抑えることが可能なトランジスタを提供することができる。
【０００４】
この構造では、ＳＯＩトランジスタのチャネル直下に位置する絶縁層の厚さを薄くすることが必要であり、例えばこの絶縁層の層厚はトランジスタのゲート絶縁層と同程度の層厚が要求される。
【０００５】
ＳＯＩトランジスタを形成するための基体としてのＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板等が用いられている。
【０００６】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成層し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間を空洞化する。そして、空洞内に露出しているＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成している。
【０００７】
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＳＩＭＯＸ基板を製造するには、Ｓｉ基板に高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のＳｉ基板を貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００９】
また、イオン注入法と張り合わせ法を組み合わせたＳＯＩ基板製造方法では、ＳＯＩ層及びＢＯＸ層の層厚の均一性を安定させた状態で薄層化することが困難である。そのためＳＯＩ層及びＢＯＸ層を薄層化してＳＯＩトランジスタを形成した場合ＳＯＩ層及びＢＯＸ層の層厚のばらつきに起因する閾値電圧のばらつきが大きくなる等の問題があった。特に、ＢＯＸ層の層厚のばらつきは、バックゲートバイアスによる閾値電圧の制御性に影響を与えるという問題があった。
【００１０】
一方、非特許文献１に開示された方法では、ＢＯＸ層を介してバックゲートバイアスを印加した状態でＳＯＩトランジスタを駆動するべくＢＯＸ層の薄層化を行う技術には言及されておらず、バックゲートバイアスを掛けて駆動するＳＯＩトランジスタを形成するための技術については開示されていない。
【００１１】
そこで本発明の目的は、ＢＯＸ層の層厚のばらつきを抑えて薄層化し、ＢＯＸ層を介してのバックゲートバイアスの印加によりＳＯＩトランジスタの特性を良好に制御することで高速化と低消費電力化を両立し得るＳＯＩトランジスタを含む構造を実現する半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
＜構成１＞上述した課題を解決するために、本発明の半導体装置の製造方法は、半導体基板の能動面側を覆うように前記半導体基板とは異なる材質又は組成を有する第１半導体層を積層し、前記第１半導体層を覆うように、前記第１半導体層とは異なる材質又は組成を有する第２半導体層を積層する工程と、前記能動面側から前記第２半導体層と前記第１半導体層を貫通して前記半導体基板を露出させた第１溝を形成する工程と、前記半導体基板の能動面側に前記第１溝及び前記第２半導体層を覆うように第１絶縁層を形成し、続けて前記第１絶縁層をパターニングすることで前記第２半導体層を支持する支持体を形成する工程と、前記第１溝と少なくとも接し、かつ前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択エッチングすることにより、前記第１半導体層を除去し空洞を形成する工程と、前記空洞に第２絶縁層を形成する工程を、当該順に行う手順を含む半導体装置の製造方法であって、反応性イオン、反応性分子又は反応性ラジカルを有するエッチング媒体が、前記第１半導体層の選択エッチングにより生じる空洞に浸透するよう前記第１半導体層の層厚を設定していることを特徴とする。
【００１３】
この製造方法によれば、第１半導体層をエッチングしていく場合に、第１半導体層がエッチングされることにより形成される第１半導体層の層厚に対応した厚みを有する空洞中にエッチング媒体が浸透する。このため、第１半導体層のエッチングが進行した場合でもエッチング媒体は第１半導体層の端面に供給される。従って、エッチング媒体により第１半導体層の端面はエッチングされ続けるため、第１半導体層を空洞化することができる。
【００１４】
＜構成２＞また、本発明の半導体装置の製造方法は、前記第１半導体層の層厚は前記エッチング媒体としてフッ酸、硝酸及び水を混合したエッチング液を用いた場合、浸透限界となる１ｎｍ以上であることを特徴とする。
【００１５】
この製造方法によれば、第１半導体層の層厚が１ｎｍ以上ある場合には、フッ酸、硝酸及び水を混合したエッチング液のイオン径は一番大きい硝酸イオンでも０．４ｎｍであるためエッチング媒体は容易に第１半導体層の端面に到達し、選択エッチングを進めることができる。
【００１６】
＜構成３＞また、本発明の半導体装置の製造方法は、前記第２絶縁層の層厚は、前記第２半導体層を電気的に制御しうる膜厚としてなる６ｎｍ未満であることを特徴とする。
【００１７】
この製造方法によれば、第２絶縁層の層厚を６ｎｍ未満に抑えることで、第２半導体層に形成される半導体素子の電気的特性を第２絶縁層を介して良好に制御することができる。
【００１８】
＜構成４＞また、本発明の半導体装置の製造方法は、前記空洞の充填に前記半導体基板及び前記第２半導体層を酸化した酸化層を用いた場合には、前記第２絶縁層の層厚を２ｎｍ以上６ｎｍ未満としたことを特徴とする。
【００１９】
この製造方法によれば、界面準位や内部欠陥を堆積法に比べて抑えることが可能な酸化法を用いた酸化層を第２絶縁層として形成する。そのため、第２半導体層に形成される半導体素子に生じる移動度の低下等を抑制しうる第２絶縁層を得ることができる。ここで、第１半導体層の層厚を１ｎｍとした場合には１ｎｍの空洞が形成される。１ｎｍの空洞を埋めるべく酸化を行うと第２絶縁層の層厚は２ｎｍとなる。従って、２ｎｍまでの層厚を有する第２絶縁層を形成することができる。
また、構成３で記述したように、第２絶縁層の層厚を６ｎｍ未満に抑えることで、第２半導体層に形成される半導体素子の電気的特性を第２絶縁層を介して良好に制御することができる。
【００２０】
＜構成５＞また、本発明の半導体装置の製造方法は前記空洞の充填に堆積法を用いた場合には、前記第２絶縁層の層厚を１ｎｍ以上３ｎｍ未満としたことを特徴とする。
【００２１】
この製造方法によれば、第１半導体層をエッチングすることで得られる空洞を広げる事無く第２絶縁層を形成することができる。そのため、第１半導体層の層厚を１ｎｍとした場合に形成される１ｎｍの空洞と同じ寸法を有する第２絶縁層を形成することができるため、層厚１ｎｍの第２絶縁層を形成することができる。
また、層厚を３ｎｍ未満に抑えることで、堆積法を用いて第２絶縁層を形成する場合に発生する内部欠陥に起因する電界量を抑えて、且つ第２半導体層に形成される半導体素子の電気的特性をより低い駆動電圧で制御することができる。
【００２２】
＜構成６＞また、本発明の半導体装置の製造方法は、前記堆積法により形成された前記第２絶縁層は、ＳｉＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3の少なくとも何れか一つの物質を含む材質を用いてなることを特徴とする。
【００２３】
この製造方法によれば、通常絶縁層に用いられるＳｉＯ2よりも高い誘電率を持つ上記した絶縁体が用いられるため、第２半導体層に形成される半導体素子の電気的特性をより低い駆動電圧で制御することができる。
【００２４】
＜構成７＞また、上記した半導体装置は構成４に記載の半導体装置の製造方法を用いて得られる半導体装置であって、前記第２絶縁層表面に位置する前記第２半導体層にトランジスタを形成したことを特徴とする。
【００２５】
この構成によれば、界面準位や内部欠陥を堆積法に比べて抑えることが可能な酸化法を用いた酸化層を第２絶縁層として用いているため、内部欠陥に起因する固定電荷によるバックゲート特性の変動が抑制されたトランジスタを提供することができる。
【００２６】
＜構成８＞また、上記した半導体装置は構成５又は６に記載の半導体装置の製造方法を用いて得られる半導体装置であって、前記第２絶縁層表面に位置する前記第２半導体層にトランジスタを形成したことを特徴とする。
【００２７】
この構成によれば、第２絶縁層の層厚が薄層化されているため、より低い駆動電圧でトランジスタのバックゲート特性を制御することができる。また、更に通常絶縁層に用いられるＳｉＯ2よりも高い誘電率を持つ上記した絶縁体を用いる場合には、更に低いバックゲート電圧でトランジスタの閾値電圧を制御することができるトランジスタを提供することができる。
【００２８】
＜構成９＞また、上記した半導体装置は構成７又は８に記載の半導体装置であって、前記第２絶縁層と前記半導体基板との間に、前記第２半導体層を電気的に制御するための導電層を有し、更に前記導電層と前記半導体基板との間に第３絶縁層を有することを特徴とする。
【００２９】
この構成によれば、トランジスタのバックゲート特性の制御は半導体基板と独立した導電層を用いてなされる。そのため半導体基板能動面側にトランジスタのバックゲート特性を制御するための電気的に独立した領域を形成する必要がなく、直接導電層に電位を与えることでトランジスタのバックゲート特性を制御することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図１（ａ）〜図９（ａ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す平面図、図１（ｂ）〜図９（ｂ）は、図１（ａ）〜図９（ａ）のＡ１−Ａ１´〜Ａ９−Ａ９´線でそれぞれ切断した断面図、図１（ｃ）〜図９（ｃ）は、図１（ａ）〜図９（ａ）のＢ１−Ｂ１´〜Ｂ９−Ｂ９´線でそれぞれ切断した断面図である。
【００３２】
図１において、半導体基板１１上にはエピタキシャル成長にて第１半導体層１２が形成され、第１半導体層１２上にはエピタキシャル成長にて第２半導体層１３が形成されている。なお、第１半導体層１２は、半導体基板１１および第２半導体層１３よりもエッチングレートが大きな材質を用いる。半導体基板１１、第１半導体層１２および第２半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ又はＺｎＳｅ等の中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１２としてＳｉＧｅ、第２半導体層１３としてＳｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１３との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１３との間の選択比を確保することができる。
【００３３】
また、第１半導体層１２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層又は多孔質半導体層を用いるようにしてもよい。また、第１半導体層１２に代えて単結晶半導体層をエピタキシャル成長にて成層可能なγ−酸化アルミニウム等の金属酸化層を用いるようにしてもよい。
【００３４】
そして、第２半導体層１３の熱酸化により第２半導体層１３の表面に下地酸化層１４を形成する。続けて、ＣＶＤ法等により、下地酸化層１４上の全面に酸化防止層１５を形成する。酸化防止層１５としては、例えば、ＳｉＮ層を用いることができる。酸化防止層１５は酸化防止層としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００３５】
ここで、第１半導体層１２の層厚の上限について説明する。第１半導体層１２は後述する図５に該当する工程で除去され、空洞部２０が形成される。そして後述する図６に該当する工程で空洞部２０を埋めるように絶縁層２１が形成される。そして後述する図９に該当する工程で第２半導体層１３をチャネルとして用いるトランジスタ２７が形成される。
【００３６】
後述する図９に示すトランジスタ２７は、半導体基板１１側から絶縁層２１を介してバイアスを与えることで閾値等、トランジスタ２７の電気的特性を制御することができる。後述する図６に該当する工程で形成される絶縁層２１が６ｎｍ以上の層厚となると、トランジスタ２７の動作を半導体基板１１側から制御することが困難となる。６ｎｍの層厚を有する絶縁層を、半導体基板１１と第２半導体層１３とを酸化して形成する場合には、第１半導体層１２の層厚に換算して３ｎｍ未満程度に構成されている必要がある。
従って、半導体基板１１及び第２半導体層１３を酸化して６ｎｍ未満の層厚を有する絶縁層２１を形成するには、第１半導体層１２の層厚は３ｎｍ未満であることが必要となる。
【００３７】
また、後述する図９に示されているように絶縁層２１を堆積法等を用いて形成する場合の絶縁層２１の層厚の上限は、ＳｉＯ2や、例えばＳｉＯ2よりも高誘電率を有する絶縁物であるＳｉＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3を用いた場合、６ｎｍ以上の厚さを有していてもトランジスタ２７を半導体基板１１側から制御することが可能である。しかしながら堆積法により形成される絶縁層２１は、層内に固定電荷等の欠陥が、半導体基板１１と第２半導体層１３とを酸化して形成した絶縁層２１に比べ多いため、厚い絶縁層２１を用いることで絶縁層２１中の電荷により電気的な動作点がずれてしまう。この動作点のずれを実用性がある範囲で抑えるためには、やはり３ｎｍ未満の層厚に抑えることが必要となる。
【００３８】
次に、第１半導体層１２の層厚の下限について説明する。図２１は、第１半導体層１２の構成物質としてＳｉＧｅを用い、横軸に第１半導体層１２の層厚、縦軸に横方向のエッチング侵入距離を取り、エッチング時間をパラメータとして測定したグラフである。エッチング方法はウェットエッチングを用い、フッ硝酸系のエッチング液を用いてエッチングしたものである。
フッ酸、硝酸及び水を混合したエッチング液のイオン径は一番大きい硝酸イオンでも０．４ｎｍであるため、第１半導体層１２の層厚が１ｎｍ以上ある場合には図２１に示すようにエッチング媒体は容易に第１半導体層の端面に到達し、選択エッチングを進めることができる。図２１のグラフより第１半導体層１２の最小層厚は、エッチング媒体としてフッ酸、硝酸及び水を混合したフッ硝酸をエッチング液を用いた場合１ｎｍとなる。
【００３９】
ここで、絶縁層２１を半導体基板１１及び第２半導体層１３を酸化して形成する場合には、酸化に伴い半導体基板１１や第２半導体層１３が酸化し絶縁層２１に変化するため、絶縁層２１の層厚の最小値は第１半導体層１２の最小層厚及び酸化に伴う加工限界で制限され、２ｎｍ以上の層厚が必要となる。
【００４０】
また、堆積法等を用いて絶縁層２１を形成する場合には、第１半導体層１２の最小層厚により制限され、１ｎｍ以上の層厚が必要となる。
【００４１】
以上、まとめると絶縁層２１の層厚は、半導体基板１１及び第２半導体層１３を酸化した酸化層を用いた場合には２ｎｍ以上６ｎｍ未満、堆積法を用いた場合には１ｎｍ以上３ｎｍ未満の範囲内の値をとることができる。
【００４２】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止層１５、下地酸化層１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、半導体基板１１の一部を露出させる溝１６を形成する。なお、半導体基板１１の一部を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝１６の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。続けて、熱酸化等の方法によって、第１半導体層１２および第２半導体層１３の側壁にキャップ層１７を形成する。キャップ層１７を形成することで、第１半導体層１２に含まれる成分が外方拡散し、周囲を汚染する事を抑制しつつ、第２半導体層１３の側壁に界面準位の少ない半導体／酸化層界面を形成することができる。
【００４３】
次に、図３に示すように、ＣＶＤ法等により溝１６を埋め基板全面を覆う支持体１８を成層する。支持体１８は、溝１６内における第１半導体層１２および第２半導体層１３の側壁にも成層され、第２半導体層１３を半導体基板１１上で支持することができる。基板全体を覆うように形成された支持体１８は、第２半導体層１３の撓み等を抑制して、平坦性を保ったまま第２半導体層１３を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の層厚にすることが好ましい。また、支持体１８の材質としては、ＳｉＯ2層等の絶縁体を用いることができる。支持体１８を設けることにより、第１半導体層１２が除去された場合においても、第２半導体層１３を半導体基板１１上で支持することが可能となる。
【００４４】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１８、酸化防止層１５、下地酸化層１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、第１半導体層１２の一部を露出させる矩形状の領域からなる溝１９を形成する。溝１９の両端は溝１６の側面と重なるよう配置されている。ここで、溝１９は、第２半導体層１３の素子分離領域の一部に対応させることができる。
【００４５】
なお、第１半導体層１２の一部を露出させる場合、第１半導体層１２の表面でエッチングを止めるようにしてもよいし、第１半導体層１２をオーバーエッチングして第１半導体層１２に凹部を形成するようにしてもよい。あるいは、溝１９内の第１半導体層１２を貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１２のエッチングを途中で止めることにより、溝１９内の半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１２をエッチング除去する際に、溝１９内の半導体基板１１がエッチング液又はエッチングガスに晒される時間を減らすことが可能となり、溝１９内の半導体基板１１のオーバーエッチングを抑制することができる。
【００４６】
次に、図５に示すように、矩形状の領域からなる溝１９を介してエッチングガス又はエッチング液を図４に示した第１半導体層１２に接触させてエッチング除去し、半導体基板１１と第２半導体層１３との間に空洞部２０を形成する。
第２半導体層１３は第１半導体層１２の空隙化により浮いた状態となるが、溝１６内に第２半導体層１３を支えるための支持体１８を設けてあるため、図４に示した第１半導体層１２が除去された場合においても、第２半導体層１３を半導体基板１１上で支持することが可能となる。そして溝１６とは別に溝１９を設けることにより、第２半導体層１３下の図４に示した第１半導体層１２にエッチングガス又はエッチング液を接触させることが可能となる。このため、第２半導体層１３の品質を損なうことなく、第２半導体層１３と半導体基板１１との間に空洞部２０を形成することが可能となる。
【００４７】
ここで、半導体基板１１および第２半導体層１３がＳｉ、図４に示した第１半導体層１２がＳｉＧｅの場合、図４に示した第１半導体層１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。
フッ硝酸をエッチング液として用いた場合にはイオン径は最大で０．４ｎｍ程度となる。図４に示した第１半導体層１２の層厚が１ｎｍ以上であれば第１半導体層１２を除去した後に形成される空洞部２０を介して、エッチング媒体は容易に図４に示した第１半導体層１２の端面に到達し、選択エッチングを進めることができる。
【００４８】
また、図１の工程で説明したように第１半導体層１２の層厚を３ｎｍ未満に抑えることで酸化法を用いて形成される絶縁層２１の層厚を６ｎｍ未満に抑えることができ、半導体基板１１に印加される電位により、後述する図９の工程で第２半導体層１３に形成されるトランジスタ２７の特性を制御することが可能となる。
【００４９】
また、図４に示した第１半導体層１２の層厚を３ｎｍ未満に抑えることで同時に、後述する図６の工程で形成されるＳｉＯ2や、ＳｉＯ2よりも誘電率が高い代表的な高誘電率素材であるＳｉＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3の少なくとも何れか一つの物質を含む材質をＣＶＤ法等を用いて形成した場合ＣＶＤ法起因の絶縁層２１中の内部欠陥電荷による電気的オフセット量を電気的に補正可能な量に抑えることができる。
【００５０】
また、図４に示した第１半導体層１２をエッチング除去する前に、陽極酸化等の方法により図４に示した第１半導体層１２を多孔質化するようにしてもよいし、図４に示した第１半導体層１２にイオン注入を行うことにより、図４に示した第１半導体層１２をアモルファス化するようにしても良い。これにより、図４に示した第１半導体層１２のエッチングレートを増大させることが可能となり、図４に示した第１半導体層１２のエッチング面積を拡大することができる。
【００５１】
次に、図６に示すように、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内に絶縁層２１を充填する。空洞部２０の厚みは上記したように１ｎｍ以上３ｎｍ未満に制御されているため、熱酸化により形成された絶縁層２１は２ｎｍ以上６ｎｍ未満の厚みを有することとなる。このため、後述する図９のトランジスタ２７のチャネルのポテンシャルを、裏面側から絶縁層２１を介して効率よく制御することができる。そのため後述する図９のトランジスタ２７の閾値を下げても裏面からのバイアス印加によりリーク電流を抑えることが可能となり、後述する図９のトランジスタ２７の低消費電力化を図ることができる。
【００５２】
また、第２半導体層１３上に酸化防止層１５を設けていることで、第２半導体層１３の表面が熱酸化されることを防止しつつ、第２半導体層１３の裏面側に絶縁層２１を形成することが可能となり、第２半導体層１３の層厚の減少を抑制することが可能となる。
【００５３】
以上、図６を参照して、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内を絶縁層２１で充填する方法について説明したが、例えばＣＶＤ法にて半導体基板１１と第２半導体層１３との間の空洞部２０内を絶縁層２１で充填させるようにしてもよい。
この場合には、絶縁層２１の厚さをエッチング工程限界となる１ｎｍ以上、そして層内固定電荷による電気的オフセットの調整限界となる３ｎｍ以内に抑える必要がある。この要件は、図５の工程で除去される第１半導体層１２の層厚を１ｎｍ以上３ｎｍ未満に抑えることで実現することができる。また、ＣＶＤ法等の堆積手段を用いる場合には、ＳｉＯ2よりも高い誘電率を有する絶縁体を絶縁層２１に用いることができ、基板バイアスをより効果的に与えられる構造を得ることができる。
【００５４】
絶縁層２１の材質としては、例えば、ＳｉＯ2の他、ＳｉＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3等の誘電体を用いるようにしてもよい。また、溝１６及び溝１９の配置位置を第２半導体層１３の素子分離領域に対応させることにより、第２半導体層１３の横方向および縦方向の素子分離を行うことが可能となる。
【００５５】
次に、図７に示すように、半導体基板１１の能動面側を平坦化するようＣＶＤ法等を用いて絶縁層２２を積層する。絶縁層２２の材質としては、酸化防止層１５と異なる材質を用いるのが好ましい。絶縁層２２と酸化防止層１５の材質を異ならせることで、後述する図８の工程でＣＭＰ法による平坦化を行う場合に、酸化防止層１５をストッパー層として半導体基板１１の能動面側を平坦化することができるため、ＣＭＰ法でのエッチング処理に若干のばらつきがあっても精度良く平坦化を行うことができる。
【００５６】
次に、図８に示すように、絶縁層２２をＣＭＰ法等を用いて平坦化する。ＣＭＰ法を用いる場合には、前述したように、酸化防止層１５をストッパー層として半導体基板１１の能動面側を平坦化することで平坦性を高く確保することができる。なお、ここでは平坦化の手法としてＣＭＰ法について説明したが、平坦化の手法はＣＭＰ法以外の方法、例えばＢＰＳＧ（ボロン−燐ガラス）の熱リフローや、等方性エッチング、異方性エッチングを組み合わせて平坦化を行っても良い。
平坦化処理を行った後、酸化防止層１５、下地酸化層１４を除去する。例えば酸化防止層１５にＳｉＮ層を用いた場合には熱燐酸を用いることで除去可能である。また、下地酸化層１４にＳｉＯ2層を用いた場合には、緩衝フッ酸等を用いて除去可能である。これらの処理により、図７の工程で残されていた下地酸化層１４および酸化防止層１５を除去し、第２半導体層１３の表面を露出させる。
【００５７】
次に、図９に示すように、第２半導体層１３の表面の熱酸化を行うことにより、第２半導体層１３の表面にゲート絶縁層２３を形成する。そして、ＣＶＤ法等により、ゲート絶縁層２３が形成された第２半導体層１３上に多結晶Ｓｉ層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶Ｓｉ層をパターニングすることにより、第２半導体層１３上にゲート電極２４を形成する。
次に、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を第２半導体層１３内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２８を第２半導体層１３に形成する。そして、ＣＶＤ法等により、ＬＤＤ層２８が形成された第２半導体層１３上に絶縁層を形成し、ＲＩＥ等の異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォールスペーサ２５を形成する。そして、ゲート電極２４およびサイドウォールスペーサ２５をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を第２半導体層１３内にイオン注入することにより、サイドウォールスペーサ２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを第２半導体層１３に形成する。この工程を実行することで、トランジスタ２７が形成される。
【００５８】
上記した第１の実施形態によれば、コスト増を抑制した上で、半導体基板１１の電位を制御することでトランジスタのオン電流を増大させることが可能となり、トランジスタ２７の高速化を図ることが可能となるとともに、待機時の消費電力を低減させることが可能となる。
【００５９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。本実施形態は、第４半導体層に形成されるトランジスタのバックゲートを電気的に制御するために半導体基板とトランジスタとの間に、導電層としての第２半導体層を形成する製造方法を示すものである。
【００６０】
本実施形態において、図１０（ａ）〜図２０（ａ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す平面図、図１０（ｂ）〜図２０（ｂ）は、図１０（ａ）〜図２０（ａ）のＡ１０−Ａ１０´〜Ａ２０−Ａ２０´線でそれぞれ切断した断面図、図１０（ｃ）〜図２０（ｃ）は、図１０（ａ）〜図２０（ａ）のＢ１０−Ｂ１０´〜Ｂ２０−Ｂ２０´線でそれぞれ切断した断面図である。
【００６１】
図１０に示すように、半導体基板３１上にはエピタキシャル成長にて第１半導体層３２が形成され、第１半導体層３２上にはエピタキシャル成長にて第２半導体層３３が形成されている。
第２半導体層３３上にはエピタキシャル成長にて第３半導体層３４が形成されている。第３半導体層３４上にはエピタキシャル成長にて第４半導体層３５が形成されている。
【００６２】
なお、第１半導体層３２及び第３半導体層３４は、半導体基板３１及び第２半導体層３３及び第４半導体層３５よりもエッチングレートが大きな材質を用いる。半導体基板３１、第１半導体層３２、第２半導体層３３、第３半導体層３４および第４半導体層３５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ又はＺｎＳｅ等の中から選択された組み合わせを用いることができる。特に、半導体基板３１がＳｉの場合、第１半導体層３２及び第３半導体層３４としてＳｉＧｅ、第２半導体層３３及び第４半導体層３５としてＳｉを用いることが好ましい。これにより、半導体基板３１と第１半導体層３２、第２半導体層３３、第３半導体層３４、及び第４半導体層３５との間の格子整合をとることを可能としつつ、第１半導体層３２及び第３半導体層３４のエッチングレートを大きく、第２半導体層３３及び第４半導体層３５のエッチングレートを小さくできるため、選択比を確保することができる。また、第１半導体層３２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層又は多孔質半導体層を用いるようにしてもよい。また、第１半導体層３２及び第３半導体層３４に代えて、単結晶半導体層をエピタキシャル成長にて成層可能なγ−酸化アルミニウム等の金属酸化層を用いるようにしてもよい。
【００６３】
そして、第４半導体層３５の熱酸化により第４半導体層３５の表面に下地酸化層３６を形成する。続けて、ＣＶＤ法等により、下地酸化層３６上の全面に酸化防止層３７を形成する。酸化防止層３７としては、例えば、ＳｉＮ層を用いることができる。酸化防止層３７は酸化防止層としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００６４】
ここで、第３半導体層３４の層厚は、第１の実施形態の図１の工程で説明した第１半導体層１２の層厚の上限及び下限と同様の機構により定められる。第２半導体層３３は、後述する図２０に示されるよう第４半導体層３５中に形成されるトランジスタ４７のバックゲート電位を制御するための導電層として形成されている。第３半導体層３４は第１の実施形態の工程１に記載された第１半導体層１２と同様の機能を有しているため第３半導体層３４の層厚は１ｎｍ以上３ｎｍ未満の範囲で選択される。
【００６５】
次に、図１１に示すようにパターニングを行い、半導体基板３１の一部を露出させる溝３８を形成する。なお、半導体基板３１の一部を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、第４半導体層３５の素子分離領域の一部に対応させることができる。
【００６６】
次に、図１２に示すように、第２半導体層３３と第４半導体層３５とを挟む位置にある第１半導体層３２と第３半導体層３４の露出部を選択的にエッチングし、溝状に加工する。このエッチングを行うことで、後述する図１３の工程で支持体４０を第２半導体層３３と第４半導体層３５を挟むように形成することができる。そのため、後述する図１５の工程のように図１２に示した第１半導体層３２と第３半導体層３４とを選択エッチングして除去した場合に、第２半導体層３３や第４半導体層３５が抜け落ちる、あるいは変形する現象を抑制することができる。第１半導体層３２と第３半導体層３４を選択的にエッチングした後、酸化を行い、キャップ層３９を形成する。キャップ層３９を形成することで、第１半導体層３２や第３半導体層３４に含まれる成分が外方拡散し、周囲を汚染する事を抑制しつつ、第２半導体層３３や第４半導体層３５の側壁に界面準位の少ない半導体／酸化層界面を形成することができる。
【００６７】
次に、図１３に示すように、ＣＶＤ法等により溝３８を埋め半導体基板３１の全面を覆う支持体４０を積層する。支持体４０は、溝３８内の側壁にも積層され、第２半導体層３３と第４半導体層３５とを支持することができる。基板全体を覆うように形成された支持体４０は、第２半導体層３３と第４半導体層３５との撓み等を抑制して、平坦性を保ったまま支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の層厚にすることが好ましい。また、支持体４０の材質としては、ＳｉＯ2層等の絶縁体を用いることができる。また、支持体４０を設けることにより、第１半導体層３２と第３半導体層３４が除去された場合においても、第２半導体層３３や第４半導体層３５を半導体基板３１上で支持することが可能となる。
【００６８】
次に、図１４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体４０、酸化防止層３７、下地酸化層３６、第４半導体層３５、第３半導体層３４、第２半導体層３３、第１半導体層３２をパターニングすることにより、第１半導体層３２の少なくとも一部を露出させる矩形状の領域からなる溝４１を形成する。溝４１の両端は溝３８の側面と重なるよう配置されている。ここで、溝４１は、第２半導体層３３の素子分離領域の一部に対応させることができる。
【００６９】
次に、図１５に示すように、矩形状の領域からなる溝４１を介してエッチングガス又はエッチング液を図１４に示した第１半導体層３２と第３半導体層３４に接触させて選択的にエッチング除去し、半導体基板３１と第２半導体層３３との間及び第２半導体層３３と第４半導体層３５の間に空洞部４２を形成する。
溝３８内に支持体４０を設けることにより、図１４に示した第１半導体層３２と第３半導体層３４が除去された場合においても、第２半導体層３３と第４半導体層３５を半導体基板３１上で支持することが可能となる。更に、支持体４０には第２半導体層３３と第４半導体層３５を矜持して保持できるよう溝が形成されているため、更に強固に第２半導体層３３と第４半導体層３５を支持することが可能となる。そして溝３８とは別に溝４１を設けることにより、図１４に示した第１半導体層３２と第３半導体層３４にエッチングガス又はエッチング液を接触させることが可能となる。
【００７０】
ここで、半導体基板３１、第２半導体層３３及び第４半導体層３５がＳｉ、図１４に示した第１半導体層３２と第３半導体層３４とがＳｉＧｅの場合、図１５の工程で用いた第１半導体層３２と第３半導体層３４のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。
フッ硝酸をエッチング液として用いた場合にはイオン径は最大で０．４ｎｍ程度となる。図１４に示した第３半導体層３４の層厚が１ｎｍ以上であれば第３半導体層３４を除去した後に形成される空洞部４２を介してエッチング媒体は容易に図１４に示した第３半導体層３４の端面に到達し、選択エッチングを進めることができる。
また、図１０の工程で説明したように第３半導体層３４の層厚を選択エッチングの加工限界１ｎｍとした場合、図１６に示したように酸化法を用いて形成される絶縁層４３の厚みは２ｎｍとなる。そして図１０の工程で説明したように第３半導体層３４の層厚を３ｎｍ未満に抑えることで図１６に示したように酸化法を用いて形成される絶縁層４３の層厚を６ｎｍ未満に抑えることができる。そのため、第２半導体層３３に印加する電位により、後述する図２０の工程で第４半導体層３５に形成されるトランジスタ４７の特性を制御することが可能となる。
また、図１４に示した第３半導体層３４の層厚を３ｎｍ未満に抑えることで同時に、後述する図１６の工程で形成されるＳｉＯ2や、ＳｉＯ2よりも誘電率が高い代表的な高誘電率素材であるＳｉＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3の少なくとも何れか一つの物質を含む材質をＣＶＤ法等を用いて形成した場合ＣＶＤ法起因の絶縁層４３中の内部欠陥電荷による電気的オフセット量を電気的に補正可能な量に抑えることができる。
なお、第２半導体層３３と半導体基板３１との間の距離は特に規定されないため、容易に加工できる層厚であれば良く、第１半導体層３２の層厚は特に限定する必要はない。
【００７１】
次に、図１６に示すように、半導体基板３１、第２半導体層３３及び第４半導体層３５の熱酸化を行うことにより、半導体基板３１と第２半導体層３３との間及び第２半導体層３３と第４半導体層３５との間の空洞部４２内に絶縁層４３を充填する。空洞部４２のうち第２半導体層３３及び第４半導体層３５との間は、上記したように１ｎｍ以上３ｎｍ未満に制御されているため、熱酸化により形成された絶縁層４３は２ｎｍ以上６ｎｍ未満の厚みを有することとなる。このため、絶縁層４３を介して後述する図２０のトランジスタ４７の裏面側からチャネルのポテンシャルを効率よく制御することができ、図２０のトランジスタ４７の閾値を低電圧で制御することが可能となり低消費電力化を図ることができる。
また、第４半導体層３５上に下地酸化層３６を介して酸化防止層３７を設けていることで、第４半導体層３５の表面が熱酸化されることを防止しつつ、第４半導体層３５と第２半導体層３３との間に絶縁層４３を形成することが可能となり、第４半導体層３５の層厚の減少を抑制することが可能となる。
【００７２】
以上、図１６の方法として、第２半導体層３３及び第４半導体層３５の熱酸化を行うことにより、第２半導体層３３及び第４半導体層３５との間の空洞部４２内を絶縁層４３で充填する方法について説明したが、例えばＣＶＤ法にて第２半導体層３３及び第４半導体層３５との間の空洞部４２内を絶縁層４３で充填させるようにしてもよい。
この場合には、絶縁層４３の厚さをエッチング加工限界となる１ｎｍ以上、そして層内固定電荷による電気的オフセットの調整限界となる３ｎｍ以内に抑える必要がある。この要件は、図１０の工程で成層される第３半導体層３４の層厚を１ｎｍ以上３ｎｍ未満に抑えることで実現することができる。また、ＣＶＤ法等の堆積手段を用いる場合には、ＳｉＯ2よりも高い誘電率を有する絶縁体を絶縁層４３に用いることができ、基板バイアスをより効果的に与えられる構造を得ることができる。
絶縁層４３の材質としては、例えば、ＳｉＯ2の他、ＳｉＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3等の誘電体を用いるようにしてもよい。
【００７３】
また、溝３８、溝４１の配置位置を第４半導体層３５の素子分離領域に対応させることにより、第４半導体層３５の横方向および縦方向の素子分離を行うことが可能となるとともに、溝３８内に支持体４０を埋め込むことにより、第４半導体層３５を半導体基板３１上で支持する支持体４０をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、後述する図１９で示すトランジスタ４７を形成することが可能となるとともに、チップサイズの増大を抑制することができ、トランジスタのコストダウンを図ることが可能となる。
【００７４】
次に、図１７に示すように、半導体基板３１の能動面側を平坦化するようＣＶＤ法等を用いて絶縁層４４を積層する。絶縁層４４の材質としては、酸化防止層３７と異なる材質を用いるのが好ましい。絶縁層４４と酸化防止層３７の材質を異ならせることで、後述する図１８の工程でＣＭＰ法による平坦化を行う場合に、酸化防止層３７をストッパー層として半導体基板３１の能動面側を平坦化することができるため、ＣＭＰ法でのエッチング処理に若干のばらつきがあっても精度良く平坦化を行うことができる。
【００７５】
次に、図１８に示すように、絶縁層４４等をＣＭＰ法等を用いて平坦化する。ＣＭＰ法を用いる場合には、前述したように、酸化防止層３７をストッパー層として半導体基板３１の能動面側を平坦化することで平坦性を高く確保することができる。なお、ここでは平坦化の手法としてＣＭＰ法について説明したが、平坦化の手法はＣＭＰ法以外の方法、例えばＢＰＳＧ（ボロン−燐ガラス）の熱リフローや、等方性エッチング、異方性エッチングを組み合わせて平坦化を行っても良い。
平坦化処理を行った後、酸化防止層３７、下地酸化層３６を除去する。例えば酸化防止層３７にＳｉＮ層を用いた場合には熱燐酸を用いることで除去可能である。また、下地酸化層３６にＳｉＯ2層を用いた場合には、緩衝フッ酸等を用いて除去可能である。これらの処理により、下地酸化層３６および酸化防止層３７を除去し、第４半導体層３５の表面を露出させる。
【００７６】
次に、図１９に示すように、第４半導体層３５の表面の熱酸化を行うことにより、第４半導体層３５の表面にゲート絶縁層５０を形成する。そして、ＣＶＤ法等により、ゲート絶縁層５０が形成された第４半導体層３５上に多結晶Ｓｉ層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶Ｓｉ層をパターニングすることにより、第４半導体層３５上にゲート電極５１を形成する。
【００７７】
次に、ゲート電極５１をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を第４半導体層３５内にイオン注入することにより、ゲート電極５１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５２を第４半導体層３５に形成する。そして、ＣＶＤ法等により、ＬＤＤ層５２が形成された第４半導体層３５上に絶縁層を形成し、ＲＩＥ等の異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５１の側壁にサイドウォールスペーサ４５を形成する。そして、ゲート電極５１およびサイドウォールスペーサ４５をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を第４半導体層３５内にイオン注入することにより、サイドウォールスペーサ４５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層４６ａおよびドレイン層４６ｂを第４半導体層３５に形成する。この工程を実行することで、トランジスタ４７が形成される。
【００７８】
次に、図２０に示すように、層間絶縁層となる絶縁層４９をＣＶＤ等の方法により形成し、コンタクトホールを空けた後、Ｗ−プラグ等の技を用いてコンタクト４８ａ〜４８ｄを形成する。この工程を実行することで、トランジスタ４７が形成される。
【００７９】
このようにトランジスタ４７を形成することで、半導体基板３１と独立した第２半導体層３３の電位を制御することで、動作時のトランジスタ４７のオン電流を増大させ、更に待機状態でのオフ電流を低減することが可能となり、トランジスタ４７の高速化を図ることが可能となるとともに、待機時の消費電力を低減させることが可能となる。
更に、ゲート電極５１と第２半導体層３３とを電気的に繋げることでダブルゲートトランジスタとして動作させることも可能であり、更なるオン電流の増加とオフ電流の低減を実現することが可能となる。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１６】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図１９】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図２０】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【図２１】本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図及び断面図。
【符号の説明】
【００８１】
１１…半導体基板、１２…第１半導体層、１３…第２半導体層、１４…下地酸化層、１５…酸化防止層、１６…溝、１７…キャップ層、１８…支持体、１９…溝、２０…空洞部、２１…絶縁層、２２…絶縁層、２３…ゲート絶縁層、２４…ゲート電極、２５…サイドウォールスペーサ、２６ａ…ソース層、２６ｂ…ドレイン層、２７…トランジスタ、２８…ＬＤＤ層、３１…半導体基板、３２…第１半導体層、３３…第２半導体層、３４…第３半導体層、３５…第４半導体層、３６…下地酸化層、３７…酸化防止層、３８…溝、３９…キャップ層、４０…支持体、４１…溝、４２…空洞部、４３…絶縁層、４４…絶縁層、４５…サイドウォールスペーサ、４６ａ…ソース層、４６ｂ…ドレイン層、４７…トランジスタ、４８ａ…コンタクト、４８ｂ…コンタクト、４８ｃ…コンタクト、４８ｄ…コンタクト、４９…絶縁層、５０…ゲート絶縁層、５１…ゲート電極、５２…ＬＤＤ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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