(57)【要約】【課題】  大面積を要する拡張電極に起因する寄生容量の一端を高比抵抗にすることで、エレクトリックコンデンサマイク駆動用に好適な半導体装置を得る。【解決手段】  半導体基板２１として、比抵抗が１００〜５０００ル・ｃｍのものを準備する。基板２１上にＰ型ウェル領域２２を形成し、その表面にゲート電極２８、ソース領域２６、及びドレイン領域２７を形成してアナログ型のＭＯＳＦＥＴ素子（入力トランジスタ）２９を形成する。各回路素子を電極配線３９で結線し、絶縁膜３８上には拡張電極４０を形成する。拡張電極４０は、入力トランジスタ２９のゲート電極２８に接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
空気振動を電気信号に変換する容量素子と、前記電気信号がゲートに印加されてアナログ動作を行うＭＯＳＦＥＴ素子と、を備え、
前記容量素子の一方電極は、絶縁膜を介して半導体基板上に形成され、
前記半導体基板の主表面には、比抵抗が１００〜５０００Ω・ｃｍとなる高抵抗領域が形成され、
前記容量素子は、前記高抵抗領域上にのみ形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板上に形成される前記容量素子を除く他の素子は、前記半導体基板の主表面に形成されるウェル領域上に形成され、
前記ウェル領域は、高抵抗領域を取り囲むように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上には、ボンディングパッドが複数形成されており、
前記一方電極は、前記ボンディングパッドより少なくとも１桁以上大きいことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトリックコンデンサマイクを駆動するために用いて好適な、半導体装置に関するものである。
【背景技術】
【０００２】
コンデンサマイクロホン（ＥＣＭ）は、音声などの空気振動を容量値の変化という電気信号に変換するための素子である。その出力信号は極めて微弱なものであり、これを増幅するための素子には、入力インピーダンスが高く、高ゲインが得られ、且つ低ノイズであるという特性が求められる。
【０００３】
斯かる要求に適切な素子として、例えば特開平７−２４０４２４号に記載されているような接合型ＦＥＴ素子（Ｊ−ＦＥＴ）や、アナログ型のＭＯＳＦＥＴ素子等があげられる。Ｊ−ＦＥＴ素子は、周辺の信号処理回路と共にＢＩＰ型ＩＣに集積化が可能であり（例えば、特開昭５８−１９７８８５号）、同じくＭＯＳＦＥＴ素子はＭＯＳ型集積回路に集積化が可能である。
【０００４】
図４に、代表的なＭＯＳＦＥＴ素子を示した。Ｐ型の半導体基板１の表面にＮ＋型のソース領域２とドレイン領域３、及びゲート電極４が形成されてＮチャネル型のＭＯＳＦＥＴ素子が形成される。５は素子分離用のＬＯＣＯＳ酸化膜である。ゲート電極４にコンデンサマイクの出力電位を印加して、ゲート電極４下部の基板１表面にチャネルを形成することにより、ソース・ドレイン間の電流を制御するものである。基板１にはバイアスとしてＶＳＳ電位（接地電位ＧＮＤ）が印加される。
【０００５】
１つの基板２１内には、入力トランジスタとしてのＭＯＳＦＥＴ素子の他に、Ｎチャネル型、Ｐチャネル型のＭＯＦＥＴ素子を形成し、コンデンサマイクの信号が入力されたトランジスタの出力信号を処理する為の集積回路網を構成することが可能である。
【特許文献１】特開平７−２４０４２４号
【特許文献２】特開昭５８−１９７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、斯かる素子をエレクトリックマイクコンデンサの信号増幅用途に用いるときは、半導体基板１上に電極パッドよりも遙かに大きな面積の拡張電極６を設けることを要求される場合がある。この拡張電極は大きさが１．０ｍｍ〜１．５ｍｍにも達する。
【０００７】
この様な場合、ＬＯＣＯＳ酸化膜５を挟んで拡張電極６と基板１とで形成される容量Ｃ１が寄生的に発生し、容量Ｃ１を介して拡張電極６が基板バイアスした接地電位ＧＮＤに接続される。この容量値は数十ｐＦにも達し、決して無視できないレベルの値となる。
【０００８】
図４に容量Ｃ１を含めた回路図を示した。エレクトリックコンデンサマイクＥＣＭの一端が入力ＭＯＳＦＥＴ素子７のゲート（入力端子）に接続され、ＭＯＳＦＥＴ素子のソースが接地され、ドレインが出力端子ＯＵＴに接続された構成となる。出力端子ＯＵＴは、同一基板上に形成されたＣＭＯＳトランジスタ等からなる集積回路網に接続される。そして、ＭＯＳＦＥＴ素子７のゲートと接地電位ＧＮＤとの間に、上記した容量Ｃ１が直列接続される。すると、エレクトリックコンデンサマイクＥＣＭから出力された信号が容量Ｃ１を介して接地電位ＧＮＤに流出し（図示電流ｉ）、ＭＯＳＦＥＴ素子７のゲートに印加される信号レベルが低下して、好ましい出力電圧が得られないという欠点があった。
【課題を解決するための手段】
【０００９】
本発明は前述の課題に鑑みて成され、空気振動を電気信号に変換する容量素子と、前記電気信号がゲートに印加されてアナログ動作を行うＭＯＳＦＥＴ素子と、を備え、前記容量素子の一方電極は、絶縁膜を介して半導体基板上に形成され、
前記半導体基板の主表面には、比抵抗が１００〜５０００Ω・ｃｍとなる高抵抗領域が形成され、前記容量素子は、前記高抵抗領域上にのみ形成されていることを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、拡張電極４０の下部の基板２１を、高比抵抗の状態にしたので、値の大きな容量Ｃ１から先をほぼ絶縁状態にすることができ、これによってエレクトリックコンデンサマイクから入力された信号が流出して信号レベルを低下させるという従来の不具合を解消出来る。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を詳細に説明する。
【００１２】
図１は本発明の半導体装置を示す断面図である。入力トランジスタとしてＮチャネル型のＭＯＳＦＥＴ素子を形成し、更にはＰチャネル型・Ｎチャネル型ＭＯＳＦＥＴ素子を形成して、ＣＭＯＳ集積回路を構成したものである。
【００１３】
図中、符号２１は単結晶シリコン半導体基板を示す。一般的なＭＯＳ型集積回路に用いられる基板の比抵抗が、Ｐ型基板の場合では１０〜１５Ω・ｃｍ程度、Ｎ型基板の場合では４〜８Ω・ｃｍ程度であるのに対して、本願の半導体基板２１は比抵抗が１００〜５０００Ω・ｃｍと極端に高いものを用いる。Ｐ型またはＮ型基板でもよく、更には１０００Ω・ｃｍ以上ともなれば導電型を定義することが難しいので、イントリシック（ｉ）層と称しても良い。更には全くのノンドープ基板を用いても良い。
【００１４】
半導体基板２１の表面にはＰ型のウェル領域２２、２３とＮ型のウェル領域２４とを形成してツインウェル型としている。更に基板２１表面に素子分離用のＬＯＣＯＳ酸化膜２５を形成し、ＬＯＣＯＳ酸化膜２５で囲まれたＰ型ウェル領域２２表面にＮ型のソース領域２６、ドレイン領域２７とゲート電極２８を形成し、入力トランジスタとしてのＮチャネル型ＭＯＳＦＥＴ素子２９を形成している。
【００１５】
基板２１の他の領域には、Ｐ型ウェル領域２３表面にＮ＋ソース領域３０とドレイン領域３１及びゲート電極３２を形成してＮチャネル型ＭＯＳ素子３３を形成し、Ｎ型ウェル領域２４表面にはＰ＋ソース領域３４とドレイン領域３５及びゲート電極３６を形成してＰチャネル型ＭＯＳ素子３７を形成している。
【００１６】
ＬＯＣＯＳ酸化膜２５と各ウェル領域２２、２３、２４の表面はシリコン酸化膜等の絶縁膜３８によって被覆され、該絶縁膜３８に形成したコンタクトホールを介してアルミ電極配線３９が各領域にコンタクトしている。各ゲート電極のポリシリコン層はＬＯＣＯＳ酸化膜２５の上を延在してポリシリコン配線層を形成し、絶縁膜３８に開口したコンタクトホールを介して電極配線３９に接続される。これらのポリシリコン配線と電極配線３９群は、各回路素子間を接続して集積回路網を形成する。前記電極配線３９は更に、絶縁膜３８の上に例えば直径が１．０〜１．５ｍｍの円形パターンからなる拡張電極４０を構成する。拡張電極４０が、エレクトリックコンデンサマイクに接続される。また、拡張電極４０は入力トランジスタ２９のゲート電極２８に電気的に接続される。ゲート電極２８に連続するポリシリコン配線が拡張電極４０自体又はその一部を構成しても良い。拡張電極４０の下部は、回路素子を配置しない。
【００１７】
Ｐ型のウェル領域２２、２３には、Ｐ＋型のコンタクト領域が設けられ（図示せず）、ウェル領域２２、２３に対してバックゲートバイアスとしてのＶＳＳ電位（接地電位ＧＮＤ）が与えられる。同じくＮ型のウェル領域２４にはＮ＋型のコンタクト領域が設けられてバックゲートバイアスとしてのＶＤＤ電位が与えられる。基板２１バイアスとしての接地電位を印加するかは任意である。印加する場合は、基板２１表面に形成したＰ＋コンタクト領域を介して印加する。
【００１８】
通常のＭＯＳＦＥＴ素子がデジタル動作を行うべく諸特性が決められるのに対して、入力トランジスタ２９はアナログ動作を行うべく諸特性が決められる。このとき、ゲート電位Ｖｇが零の状態でドレイン電流Ｉｄを流す様に、ゲート電極２８下部のウェル領域２２表面に、Ｎ−型のチャネル領域４１を形成してこの素子をエンハンスメント型あるいはエンハンスメント・デプレッション型（ＥＤ−ＭＯＳ）としている。
【００１９】
図２は、この半導体装置の全体像を示す平面図である。チップサイズが略２．５×３．０ｍｍ程度の半導体チップ５０のほぼ中央部分に、直径が１．０〜１．５ｍｍ程度の拡張電極４０が設けられており、拡張電極４０は入力トランジスタ２９のゲート電極２８にアルミ配線４２等で接続されている。半導体チップ５０の周辺部には、１辺が１００〜３００μｍの正方形からなる外部接続用のボンディングパッド５２が複数個配置されている。ＮチャネルＭＯＳＦＥＴ３３、ＰチャネルＭＯＳＦＥＴ３４、抵抗素子、容量素子などは、拡張電極４０を除いた領域に、拡張電極４０を取り囲むようにして配置されている。
【００２０】
図３は、基板２１を高比抵抗基板としたことによる、等価回路図を示したものである。基板２１を高比抵抗としたことによって、基板２１が持つ直列抵抗Ｒが極めて大になり、回路的には殆ど絶縁状態にしたと言っても過言ではない。信号が逃げる接地電位ＧＮＤは、Ｐ型ウェル領域２２、２３と、基板２１に対して与えられている。しかし、不可避的に発生する容量Ｃ１に対して基板２１の直列抵抗Ｒが接続され、接地電位に対しては殆ど絶縁状態になるので、寄生電流ｉの流出を阻止できる。同様に、Ｎ型ウェル領域２４に与えられた電源電位ＶＤＤに対しても、直列抵抗Ｒの働きによって寄生電流ｉの流出を防止できる。
【００２１】
従って、接地電位ＧＮＤ又は電源電位ＶＤＤへの経路をほぼ絶縁状態にすることによって、拡張電極４０から容量Ｃ１を介する寄生電流の発生を防止し、入力信号の振幅レベル低下を防止する事が出来る。
【００２２】
上記の実施例は、Ｎチャネル型ＭＯＳＦＥＴを例にしたが、Ｐチャネル型ＭＯＳＦＥＴで構成することも可能である。また、基板２１全体を高比抵抗状態にした例を示したが、拡張電極４０の下部だけを選択的に高比抵抗状態にしたものを使用しても同様の効果を得ることが出来る。
【図面の簡単な説明】
【００２３】
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の平面図である。
【図３】本発明を説明する為の回路図である。
【図４】従来例を説明するための断面図である。
【図５】従来例を説明するための回路図である。
【符号の説明】
【００２４】
２１              高比抵抗基板
２２、２３        Ｐ型ウェル領域
２４              Ｎ型ウェル領域
２８、３２、３６  ゲート電極
２９              入力トランジスタ
３８              絶縁膜
３９              電極配線
４０              拡張電極
Ｃ１              容量
Ｒ                抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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