(57)【要約】  【課題】トランジスタのゲート電極をフルシリサイド化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにする。  【解決手段】半導体装置は、半導体基板１００の第１の領域Ａに順次形成され、第１のゲート絶縁膜１０４Ａ及びフルシリサイド化された第１のゲート電極１１５Ａを有する第１のＮ型ＭＩＳトランジスタ５１と、半導体基板１００の第２の領域Ｂに順次形成され、第２のゲート絶縁膜１０４Ｂ及びフルシリサイド化された第２のゲート電極１１５Ｂを有する第２のＮ型ＭＩＳトランジスタ５２とを備えている。第２のゲート電極１１５Ｂのゲート長は、第１のゲート電極１１５Ａのゲート長よりも大きく、且つ、第２のゲート電極１１５Ｂにおけるゲート長方向の中央部の厚さは、第１のゲート電極１１５Ａの厚さよりも小さい。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の領域及び第２の領域に区画された半導体基板と、
前記半導体基板の前記第１の領域に順次形成され、第１のゲート絶縁膜及びフルシリサイド化された第１のゲート電極を有する第１のＭＩＳトランジスタと、
前記半導体基板の前記第２の領域に順次形成され、第２のゲート絶縁膜及びフルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタとを備え、
前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長よりも大きく、
前記第２のゲート電極におけるゲート長方向の中央部の厚さは、前記第１のゲート電極の厚さよりも小さいことを特徴とする半導体装置。
【請求項２】
前記第２のゲート電極の上面は平坦であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のゲート電極におけるゲート長方向の断面は凹状であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のゲート電極及び第２のゲート電極の両側面には、絶縁膜からなるサイドウォールがそれぞれ形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のＭＩＳトランジスタは、前記第１の領域における前記第１のゲート電極の両側方に形成された第１の不純物層を有し、
前記第２のＭＩＳトランジスタは、前記第２の領域における前記第２のゲート電極の両側方に形成された第２の不純物層を有していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは同一導電型のＭＩＳトランジスタであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、シリコン膜及び保護膜を順次形成する工程（ａ）と、
少なくとも前記保護膜及びシリコン膜をパターニングすることにより、前記第１の領域にそれぞれ前記保護膜及びシリコン膜である第１の保護膜及び第１のゲート用シリコン膜からなる第１のゲート電極形成膜を形成すると共に、前記第２の領域にそれぞれ前記保護膜及びシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が前記第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、
前記第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、
それぞれサイドウォールが形成された前記第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、前記半導体基板の前記第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の保護膜及び第２の保護膜を除去することにより、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれ露出する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第２のゲート用シリコン膜のゲート長方向の少なくとも中央部分の厚さを、前記第１のゲート用シリコン膜の厚さよりも小さくする工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した前記金属膜に熱処理を施すことにより、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（ｆ）において、前記第２のゲート用シリコン膜を全面的にエッチングすることにより、前記第２のゲート用シリコン膜の全体の厚さを前記第１のゲート用シリコン膜の厚さよりも小さくすることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｆ）において、前記第２のゲート用シリコン膜のゲート長方向の中央部分のみを選択的にエッチングすることにより、前記第２のゲート用シリコン膜の中央部分の厚さを前記第１のゲート用シリコン膜の厚さよりも小さくすることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜を形成する工程（ａ）と、
前記第１の領域の前記ゲート絶縁膜上に第１のシリコン膜を形成し、且つ、前記第２の領域の前記ゲート絶縁膜上に前記第１のシリコン膜の厚さよりも小さい厚さを有する第２のシリコン膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１のシリコン膜及び第２のシリコン膜の上に、表面が平坦化された保護膜を形成する工程（ｃ）と、
少なくとも前記保護膜、第１のシリコン膜及び第２のシリコン膜をパターニングすることにより、前記第１の領域にそれぞれ前記保護膜及び第１のシリコン膜である第１の保護膜及び第１のゲート用シリコン膜からなる第１のゲート電極形成膜を形成すると共に、前記第２の領域にそれぞれ前記保護膜及び第２のシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が前記第１のゲート電極形成膜のゲート長よりも大きい、第２のゲート電極形成膜を形成する工程（ｄ）と、
前記第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｅ）と、
それぞれサイドウォールが形成された前記第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、前記半導体基板の前記第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記第１の保護膜及び第２の保護膜を選択的に除去することにより、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜を露出する工程（ｇ）と、
前記工程（ｇ）の後に、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した前記金属膜に熱処理を施すことにより、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）は、前記半導体基板上の全面に、前記第１のシリコン膜を形成した後、前記第１のシリコン膜における前記第２の領域を選択的にエッチングすることにより前記第２のシリコン膜を形成する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）は、前記第１の領域の前記ゲート絶縁膜上に選択的にシリコン膜を形成した後、前記シリコン膜及び前記第２の領域の前記ゲート絶縁膜上に前記第２のシリコン膜を形成することにより、前記第１の領域の前記ゲート絶縁膜上に前記シリコン膜及び第２のシリコン膜からなる前記第１のシリコン膜を形成する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、第１のシリコン膜及び保護膜を順次形成する工程（ａ）と、
少なくとも前記保護膜及び第１のシリコン膜をパターニングすることにより、前記第１の領域にそれぞれ前記保護膜及び第１のシリコン膜である第１の保護膜及び下層シリコン膜からなる第１のゲート電極形成膜を形成すると共に、前記第２の領域にそれぞれ前記保護膜及び第１のシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が前記第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、
前記第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、
それぞれサイドウォールが形成された前記第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、前記半導体基板の前記第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の保護膜を選択的に除去することにより、前記下層シリコン膜を露出する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記下層シリコン膜の上に、上層シリコン膜を選択的に形成して、前記下層シリコン膜及び上層シリコン膜からなる第１のゲート用シリコン膜を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第２の保護膜を選択的に除去することにより、前記第２のゲート用シリコン膜を露出する工程（ｇ）と、
前記工程（ｇ）の後に、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した前記金属膜に熱処理を施すことにより、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、第１のシリコン膜及び保護膜を順次形成する工程（ａ）と、
少なくとも前記保護膜及び第１のシリコン膜をパターニングすることにより、前記第１の領域にそれぞれ前記保護膜及び第１のシリコン膜である第１の保護膜及び第１の下層シリコン膜からなる第１のゲート電極形成膜を形成すると共に、前記第２の領域にそれぞれ前記保護膜及び第１のシリコン膜である第１の保護膜及び第２の下層シリコン膜からなり、ゲート長が前記第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、
前記第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、
それぞれサイドウォールが形成された前記第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、前記半導体基板の前記第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の保護膜及び第２の保護膜の一部を除去することにより、前記第１の下層シリコン膜及び第２の下層シリコン膜の一部を露出する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第１の下層シリコン膜上の全面に第１の上層シリコン膜を選択的に形成して、前記第１の下層シリコン膜及び第１の上層シリコン膜からなる第１のゲート用シリコン膜を形成すると共に、前記第２の下層シリコン膜上の一部に第２の上層シリコン膜を選択的に形成して、前記第２の下層シリコン膜及び第２の上層シリコン膜からなる第２のゲート用シリコン膜を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した前記金属膜に熱処理を施すことにより、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ｅ）において、前記第２のゲート電極形成膜に含まれる前記保護膜をすべて除去することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｅ）において、前記第２のゲート電極形成膜に含まれる前記第２の保護膜におけるゲート長方向の両側部を選択的に除去し、
前記工程（ｆ）よりも後で且つ前記工程（ｇ）よりも前に、前記第２の保護膜の残部を除去する工程をさらに備えていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記不純物層を形成する工程と前記第１の保護膜を除去する工程との間に、前記第１の領域及び第２の領域の上に前記第１の保護膜及び第２の保護膜を覆うように層間絶縁膜を形成した後、形成した前記層間絶縁膜の上面を前記第１の保護膜及び第２の保護膜の各上面が露出するように平坦化する工程をさらに備え、
前記層間絶縁膜のエッチングレートは前記第１の保護膜及び第２の保護膜のエッチングレートよりも小さいことを特徴とする請求項７〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、シリコン膜及び保護膜を順次形成する工程（ａ）と、
少なくとも前記保護膜及びシリコン膜をパターニングすることにより、前記第１の領域にそれぞれ前記保護膜及びシリコン膜である第１の保護膜及び第１のゲート用シリコン膜からなる第１のゲート電極形成膜を形成すると共に、前記第２の領域にそれぞれ前記保護膜及びシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が前記第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、
前記第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、
それぞれサイドウォールが形成された前記第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、前記半導体基板の前記第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、
前記第１の領域及び第２の領域の上に前記第１の保護膜及び第２の保護膜を覆うように層間絶縁膜を形成した後、形成した前記第１の保護膜、第２の保護膜及び層間絶縁膜を研磨除去して前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜を露出すると共に、前記第２のゲート用シリコン膜の上面を断面凹状に形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜に対してエッチバックを行なう工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した前記金属膜に熱処理を施すことにより、前記第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１のゲート電極形成膜及び第２のゲート電極形成膜をパターニングする工程と前記サイドウォールを形成する工程との間に、前記第１のゲート電極形成膜及び第２のゲート電極形成膜をそれぞれマスクとして、前記半導体基板の前記第１の領域及び第２の領域にそれぞれエクステンション不純物層を形成する工程をさらに備えていることを特徴とする請求項７〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記不純物層を形成する工程と前記第１の保護膜を除去する工程との間に、前記不純物層の上部をシリサイド化する工程をさらに備えていることを特徴とする請求項７〜１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にフルシリサイド（Fully Silicided）化されたゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート電極にメタル材料を用いる研究が盛んに行なわれている。メタル材料の候補には、金属窒化物、異なる仕事関数を有する２種類の純金属からなるデュアルメタル及びシリコン全体を金属珪化物とするフルシリサイド（Fully Silicided：ＦＵＳＩ）があるが、現状のシリコンプロセス技術を踏襲できることから、ＦＵＳＩが有力な技術として注目されている。
【０００３】
ＦＵＳＩを用いたＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）の構造及び製造方法が下記の非特許文献１及び非特許文献２に記載されている。
【０００４】
図１６は従来のＦＵＳＩ化されたゲート電極構造を有する半導体装置の断面構成を示し、図１７（ａ）〜図１７（ｄ）は図１６に示す半導体装置の製造方法の工程順の断面構成を示している。
【０００５】
従来のＦＵＳＩ型の半導体装置を製造方法により説明すると、まず、図１７（ａ）に示すように、シリコンからなる半導体基板１の上部に、素子（トランジスタ）を電気的に分離する素子分離領域２を選択的に形成する。その後、イオン注入法により、半導体基板１の上部にＰ型ウェル３を形成する。続いて、半導体基板１の上にゲート絶縁膜４を形成した後、ゲート絶縁膜４の上にゲート電極を構成するポリシリコン膜５及び該ポリシリコン膜５を保護するシリコン酸化膜６を順次堆積する。その後、フォトリソグラフィ法及びドライエッチング法により、ゲート絶縁膜４、ポリシリコン膜５及びシリコン酸化膜６からなるゲート電極形成膜７をパターニングする。続いて、ゲート電極形成膜７をマスクとしたイオン注入を用いて、Ｐ型ウェル３に浅いソース・ドレイン拡散層８を形成する。
【０００６】
次に、図１７（ｂ）に示すように、半導体基板１の上に絶縁膜をゲート電極形成膜７を覆うように堆積し、堆積した絶縁膜に対してエッチバックを行なって、ゲート電極形成膜７の両側面上に絶縁性のサイドウォール９を形成する。続いて、ゲート電極形成膜７及びサイドウォール９をマスクとしたイオン注入法を用いて、Ｐ型ウェル３におけるゲート電極形成膜７の両側に深いソース・ドレイン拡散層１０を形成する。続いて、半導体基板１の上にニッケル膜（図示せず）を堆積した後、アニールを実施して、半導体基板１の深いソース・ドレイン拡散層１０を構成するシリコンと、該シリコンと接触するニッケル膜とを互いに反応させることにより、ソース・ドレイン拡散層１０の上部のシリコン領域をシリサイド化する。その後、未反応のニッケル膜を除去することにより、ソース・ドレイン拡散層１０の上部にニッケルシリサイド層１１が選択的に形成される。続いて、半導体基板１の上に酸化シリコンからなる層間絶縁膜１２を堆積する。その後、化学機械研磨（ＣＭＰ）法により、層間絶縁膜１２を平坦化しながら、サイドウォール９の上端まで研磨する。
【０００７】
次に、図１７（ｃ）に示すように、エッチング法により、シリコン酸化膜６をエッチングして、その下のポリシリコン膜５を露出する。続いて、例えばニッケル等の金属膜１３を層間絶縁膜１２、サイドウォール９及び該サイドウォール９から露出したポリシリコン膜５の上に堆積する。
【０００８】
次に、図１７（ｄ）に示すように、アニールを実施することにより、ゲート電極形成膜に含まれるポリシリコン膜５と、該ポリシリコン膜５と接触する金属膜１３とが互いに反応して、ニッケルシリサイドからなるＦＵＳＩ化されたゲート電極１４が形成される。これにより、図１６に示す従来の半導体装置が完成する。
【０００９】
このように、ゲート電極１４がＦＵＳＩ化される結果、ゲート電極１４を低抵抗化できるため、デバイスの高速化を図ることができる。
【非特許文献１】D.Aime et al., IEDM Tech. Digest, p.87(2004)
【非特許文献２】J.A.Kittl et al., Symp. of VLSI Technology, p.72(2005)
【特許文献１】特開２０００−２５２４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の半導体装置及びその製造方法は、ゲート電極１４にＦＵＳＩ電極を用いる際に、ゲート長又はゲート面積が大きい場合には、ゲート電極全体がＦＵＳＩ化されずに未反応のポリシリコンが残存するという問題がある。また、金属膜１３とゲート電極形成膜７を構成するポリシリコン膜５との反応が過剰に進行し、ゲート電極内で局所的に組成が異なるシリサイドが形成されるという問題をも生じる。
【００１１】
図１８（ａ）及び図１８（ｂ）に、ＦＵＳＩ化されたゲート電極１４に生じる問題を図示する。図１８（ａ）において、第１の領域Ａに含まれるトランジスタはゲート長（ゲート面積）が比較的に小さいトランジスタであり、例えばロジック回路又はＳＲＡＭ（static random access memory）回路等の内部回路を構成するトランジスタである。これに対し、第２の領域Ｂに含まれるトランジスタは第１の領域Ａのトランジスタと比べてゲート長（ゲート面積）が大きいトランジスタであり、例えば入出力回路を構成するトランジスタである。
【００１２】
図１８（ａ）に示すように、露出したポリシリコン膜５の上に金属膜１３を堆積する際に、第１の領域Ａにおけるポリシリコン膜５の膜厚ｔSiに対する金属膜の膜厚ｔMetalの比ｔMetal／ｔSiの値と比べて、第２の領域Ｂにおけるゲート電極中央部のポリシリコン膜５の膜厚ｔSiに対する金属膜の膜厚ｔMetalの比ｔMetal／ｔSiの値の方が小さくなる。これは、第１の領域Ａのゲート長の２倍の値が、金属膜１３の膜厚よりも小さく、また、第２の領域Ｂのゲート長の２倍の値が、金属膜１３の膜厚よりも大きい場合に顕著となる。
【００１３】
その結果、図１８（ｂ）に示すように、第１の領域Ａにおけるゲート電極１４ＡはＦＵＳＩ化されるものの、第２の領域Ｂにおけるゲート電極１４Ｂはゲート長又はゲート面積が大きいため、金属膜１３の供給がポリシリコン膜５の中央部で不十分となるので、図１８（ｂ）に示すようにポリシリコン膜５の中央下部に未反応領域５ａが生じ易くなる。このような未反応領域５ａがゲート電極１４Ｂに生じると、閾値電圧等の特性ばらつきが生じるため、所望のトランジスタ特性を得られなくなる。
【００１４】
さらに、第２の領域Ｂにおいて、金属膜１３はサイドウォール９の内壁上にも堆積することから、内壁上に堆積した金属膜１３は他の部分よりも膜厚が大きくなる。このため、ポリシリコン膜５のサイドウォール９と接する部分に金属が過剰に供給される結果、ゲート電極１４Ｂの中央部におけるシリサイド組成と異なる、すなわちメタルリッチな部分１６が生じる。このようなメタルリッチな部分１６がゲート電極１４Ｂに生じると、ゲート抵抗のバラツキが生じ、回路動作に悪影響を及ぼす。
【００１５】
前記従来の問題に鑑み、本発明は、トランジスタのゲート電極をフルシリサイド（ＦＵＳＩ）化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体装置を、例えば内部回路領域に形成されるゲート長（ゲート面積）が比較的に小さい第１のトランジスタと、例えば入出力回路領域に形成されるゲート長（ゲート面積）が比較的に大きい第２のトランジスタとにおいて、第２のトランジスタにおけるゲート電極中央部の厚さを第１のトランジスタのゲート電極の厚さよりも小さくする構成とする。
【００１７】
具体的に、本発明に係る半導体装置は、第１の領域及び第２の領域に区画された半導体基板と、半導体基板の第１の領域に順次形成され、第１のゲート絶縁膜及びフルシリサイド化された第１のゲート電極を有する第１のＭＩＳトランジスタと、半導体基板の第２の領域に順次形成され、第２のゲート絶縁膜及びフルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタとを備え、第２のゲート電極のゲート長は、第１のゲート電極のゲート長よりも大きく、第２のゲート電極におけるゲート長方向の中央部の厚さは、第１のゲート電極の厚さよりも小さいことを特徴とする。
【００１８】
本発明の半導体装置によると、ゲート長が第１のＭＩＳトランジスタよりも大きい第２のＭＩＳトランジスタは、その第２のゲート電極におけるゲート長方向の中央部の厚さが第１のＭＩＳトランジスタの第１のゲート電極の厚さよりも小さいため、フルシリサイド化される前のシリコン膜の膜厚に対する金属膜の膜厚の比の値を大きくすることができる。このため、第２のＭＩＳトランジスタにおいて、第２のゲート電極の中央部においても未反応なシリコン領域が残存することがなくなるので、均一なフルシリサイド化を実現できる。また、第２のゲート電極におけるゲート長方向の両側部が中央部よりも厚い断面凹状の場合には、シリサイド化する際に第２のゲート電極におけるゲート長方向の両側部にシリサイドの組成が局所的に異なる領域が生じることがない。
【００１９】
本発明の半導体装置において、第２のゲート電極の上面は平坦であることが好ましい。
【００２０】
また、本発明の半導体装置において、第２のゲート電極におけるゲート長方向の断面は凹状であることが好ましい。
【００２１】
本発明の半導体装置において、第１のゲート電極及び第２のゲート電極の両側面には、絶縁膜からなるサイドウォールがそれぞれ形成されていることが好ましい。
【００２２】
本発明の半導体装置において、第１のＭＩＳトランジスタは、第１の領域における第１のゲート電極の両側方に形成された第１の不純物層を有し、第２のＭＩＳトランジスタは、第２の領域における第２のゲート電極の両側方に形成された第２の不純物層を有していることが好ましい。
【００２３】
本発明の半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは同一導電型のＭＩＳトランジスタであることが好ましい。
【００２４】
本発明に係る第１の半導体装置の製造方法は、第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、シリコン膜及び保護膜を順次形成する工程（ａ）と、  少なくとも保護膜及びシリコン膜をパターニングすることにより、第１の領域にそれぞれ保護膜及びシリコン膜である第１の保護膜及び第１のゲート用シリコン膜からなる第１のゲート電極形成膜を形成すると共に、第２の領域にそれぞれ保護膜及びシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、それぞれサイドウォールが形成された第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、半導体基板の第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の保護膜及び第２の保護膜を除去することにより、第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれ露出する工程（ｅ）と、工程（ｅ）よりも後に、第２のゲート用シリコン膜のゲート長方向の少なくとも中央部分の厚さを、第１のゲート用シリコン膜の厚さよりも小さくする工程（ｆ）と、工程（ｆ）よりも後に、第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施すことにより、第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｇ）とを備えていることを特徴とする。
【００２５】
第１の半導体装置の製造方法によると、工程（ｂ）において、第１の領域に第１のゲート電極形成膜を形成すると共に、第２の領域にゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成し、その後、工程（ｆ）において、第２のゲート用シリコン膜のゲート長方向の少なくとも中央部分の厚さを第１のゲート用シリコン膜の厚さよりも小さくするため、第２のゲート電極形成膜においてフルシリサイド化される前のシリコン膜の膜厚に対する金属膜の膜厚の比の値を第１のゲート電極形成膜の場合と同程度にまで大きくすることができる。このため、第２のトランジスタにおいて、第２のゲート電極の中央部においても未反応なシリコン領域が残存することがなくなるので、均一なフルシリサイド化を実現できる。また、第２のゲート電極におけるゲート長方向の両側部をその中央部よりも厚くして断面凹状とする場合には、シリサイド化する際に第２のゲート電極におけるゲート長方向の両側部にシリサイドの組成が局所的に異なる領域が生じることがない。
【００２６】
第１の半導体装置の製造方法は、工程（ｆ）において、第２のゲート用シリコン膜を全面的にエッチングすることにより、第２のゲート用シリコン膜の全体の厚さを第１のゲート用シリコン膜の厚さよりも小さくすることが好ましい。
【００２７】
また、第１の半導体装置の製造方法は、工程（ｆ）において、第２のゲート用シリコン膜のゲート長方向の中央部分のみを選択的にエッチングすることにより、第２のゲート用シリコン膜の中央部分の厚さを第１のゲート用シリコン膜の厚さよりも小さくすることが好ましい。
【００２８】
本発明に係る第２の半導体装置の製造方法は、第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜を形成する工程（ａ）と、第１の領域のゲート絶縁膜上に第１のシリコン膜を形成し、且つ、第２の領域のゲート絶縁膜上に第１のシリコン膜の厚さよりも小さい厚さを有する第２のシリコン膜を形成する工程（ｂ）と、工程（ｂ）の後に、第１のシリコン膜及び第２のシリコン膜の上に、表面が平坦化された保護膜を形成する工程（ｃ）と、少なくとも保護膜、第１のシリコン膜及び第２のシリコン膜をパターニングすることにより、第１の領域にそれぞれ保護膜及び第１のシリコン膜である第１の保護膜及び第１のゲート用シリコン膜からなる第１のゲート電極形成膜を形成すると共に、第２の領域にそれぞれ保護膜及び第２のシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が第１のゲート電極形成膜のゲート長よりも大きい、第２のゲート電極形成膜を形成する工程（ｄ）と、第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｅ）と、それぞれサイドウォールが形成された第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、半導体基板の第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｆ）と、工程（ｆ）の後に、第１の保護膜及び第２の保護膜を選択的に除去することにより、第１のゲート用シリコン膜及び第２のゲート用シリコン膜を露出する工程（ｇ）と、工程（ｇ）の後に、第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施すことにより、第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｈ）とを備えていることを特徴とする。
【００２９】
第２の半導体装置の製造方法によると、工程（ｂ）において、第１の領域のゲート絶縁膜上に第１のシリコン膜を形成し、且つ、第２の領域のゲート絶縁膜上に第１のシリコン膜の厚さよりも小さい厚さを有する第２のシリコン膜を形成し、その後、工程（ｄ）において、第１の領域に第１のゲート電極形成膜を形成すると共に、第２の領域にゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成するため、第２のゲート電極形成膜においてフルシリサイド化される前のシリコン膜の膜厚に対する金属膜の膜厚の比の値を第１のゲート電極形成膜の場合と同程度にまで大きくすることができる。このため、第２のトランジスタにおいて、第２のゲート電極の中央部においても未反応なシリコン領域が残存することがなくなるので、均一なフルシリサイド化を実現できる。
【００３０】
第２の半導体装置の製造方法において、工程（ｂ）は、半導体基板上の全面に、第１のシリコン膜を形成した後、第１のシリコン膜における第２の領域を選択的にエッチングすることにより第２のシリコン膜を形成する工程であることが好ましい。
【００３１】
また、第２の半導体装置の製造方法において、工程（ｂ）は、第１の領域のゲート絶縁膜上に選択的にシリコン膜を形成した後、シリコン膜及び第２の領域のゲート絶縁膜上に第２のシリコン膜を形成することにより、第１の領域のゲート絶縁膜上にシリコン膜及び第２のシリコン膜からなる第１のシリコン膜を形成する工程であることが好ましい。
【００３２】
本発明に係る第３の半導体装置の製造方法は、第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、第１のシリコン膜及び保護膜を順次形成する工程（ａ）と、少なくとも保護膜及び第１のシリコン膜をパターニングすることにより、第１の領域にそれぞれ保護膜及び第１のシリコン膜である第１の保護膜及び下層シリコン膜からなる第１のゲート電極形成膜を形成すると共に、第２の領域にそれぞれ保護膜及び第１のシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、それぞれサイドウォールが形成された第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、半導体基板の第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の保護膜を選択的に除去することにより、下層シリコン膜を露出する工程（ｅ）と、工程（ｅ）よりも後に、下層シリコン膜の上に、上層シリコン膜を選択的に形成して、下層シリコン膜及び上層シリコン膜からなる第１のゲート用シリコン膜を形成する工程（ｆ）と、工程（ｆ）よりも後に、第２の保護膜を選択的に除去することにより、第２のゲート用シリコン膜を露出する工程（ｇ）と、工程（ｇ）の後に、第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施すことにより、第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｈ）とを備えていることを特徴とする。
【００３３】
第３の半導体装置の製造方法によると、工程（ｂ）において、第１の領域に第１のゲート電極形成膜を形成すると共に、第２の領域にゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成し、その後、工程（ｆ）において、下層シリコン膜の上に上層シリコン膜を選択的に形成して、下層シリコン膜及び上層シリコン膜からなる第１のゲート用シリコン膜を形成するため、第２のゲート電極形成膜においてフルシリサイド化される前のシリコン膜の膜厚に対する金属膜の膜厚の比の値を第１のゲート電極形成膜の場合と同程度にまで大きくすることができる。このため、第２のトランジスタにおいて、第２のゲート電極の中央部においても未反応なシリコン領域が残存することがなくなるので、均一なフルシリサイド化を実現できる。
【００３４】
本発明に係る第４の半導体装置の製造方法は、第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、第１のシリコン膜及び保護膜を順次形成する工程（ａ）と、  少なくとも保護膜及び第１のシリコン膜をパターニングすることにより、第１の領域にそれぞれ保護膜及び第１のシリコン膜である第１の保護膜及び第１の下層シリコン膜からなる第１のゲート電極形成膜を形成すると共に、第２の領域にそれぞれ保護膜及び第１のシリコン膜である第１の保護膜及び第２の下層シリコン膜からなり、ゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、それぞれサイドウォールが形成された第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、半導体基板の第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の保護膜及び第２の保護膜の一部を除去することにより、第１の下層シリコン膜及び第２の下層シリコン膜の一部を露出する工程（ｅ）と、工程（ｅ）よりも後に、第１の下層シリコン膜上の全面に第１の上層シリコン膜を選択的に形成して、第１の下層シリコン膜及び第１の上層シリコン膜からなる第１のゲート用シリコン膜を形成すると共に、第２の下層シリコン膜上の一部に第２の上層シリコン膜を選択的に形成して、第２の下層シリコン膜及び第２の上層シリコン膜からなる第２のゲート用シリコン膜を形成する工程（ｆ）と、工程（ｆ）よりも後に、第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施すことにより、第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｇ）とを備えていることを特徴とする。
【００３５】
第４の半導体装置の製造方法によると、工程（ｂ）において、第１の領域に第１のゲート電極形成膜を形成すると共に、第２の領域にゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成し、その後、工程（ｆ）において、第１の下層シリコン膜上の全面に第１の上層シリコン膜を選択的に形成して、第１の下層シリコン膜及び第１の上層シリコン膜からなる第１のゲート用シリコン膜を形成すると共に、第２の下層シリコン膜上の一部に第２の上層シリコン膜を選択的に形成して、第２の下層シリコン膜及び第２の上層シリコン膜からなる第２のゲート用シリコン膜を形成するため、第２のゲート電極形成膜においてフルシリサイド化される前のシリコン膜の膜厚に対する金属膜の膜厚の比の値を第１のゲート電極形成膜の場合と同程度にまで大きくすることができる。このため、第２のトランジスタにおいて、第２のゲート電極の中央部においても未反応なシリコン領域が残存することがなくなるので、均一なフルシリサイド化を実現できる。その上、エッチバックを行なう際に、第２のゲート電極形成膜の上に堆積した第２のシリコン膜がサイドウォールの内壁上に残存するため、第２のゲート電極形成膜におけるゲート長方向の両側部がその中央部よりも厚くなって断面凹状となる。その結果、シリサイド化する際に第２のゲート電極におけるゲート長方向の両側部にシリサイドの組成が局所的に異なる領域が生じることがない。
【００３６】
第４の半導体装置の製造方法は、工程（ｅ）において、第２のゲート電極形成膜に含まれる保護膜をすべて除去することが好ましい。
【００３７】
また、第４の半導体装置の製造方法は、工程（ｅ）において、第２のゲート電極形成膜に含まれる保護膜におけるゲート長方向の両側部を選択的に除去し、工程（ｆ）よりも後で且つ工程（ｇ）よりも前に、第２の保護膜の残部を除去する工程をさらに備えていることが好ましい。
【００３８】
本発明の第１〜第４の半導体装置の製造方法は、不純物層を形成する工程と第１の保護膜を除去する工程との間に、第１の領域及び第２の領域の上に第１の保護膜及び第２の保護膜を覆うように層間絶縁膜を形成した後、形成した層間絶縁膜の上面を第１の保護膜及び第２の保護膜の各上面が露出するように平坦化する工程をさらに備え、層間絶縁膜のエッチングレートは第１の保護膜及び第２の保護膜のエッチングレートよりも小さいことが好ましい。
【００３９】
本発明に係る第５の半導体装置の製造方法は、第１の領域及び第２の領域に区画された半導体基板の上に、ゲート絶縁膜、シリコン膜及び保護膜を順次形成する工程（ａ）と、  少なくとも保護膜及びシリコン膜をパターニングすることにより、第１の領域にそれぞれ保護膜及びシリコン膜である第１の保護膜及び第１のゲート用シリコン膜からなる第１のゲート電極形成膜を形成すると共に、第２の領域にそれぞれ保護膜及びシリコン膜である第２の保護膜及び第２のゲート用シリコン膜からなり、ゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成する工程（ｂ）と、第１のゲート電極形成膜及び第２のゲート電極形成膜の各側面上に絶縁膜からなるサイドウォールをそれぞれ形成する工程（ｃ）と、それぞれサイドウォールが形成された第１のゲート電極形成膜及び第２のゲート電極形成膜をマスクとして、半導体基板の第１の領域及び第２の領域にそれぞれ不純物層を形成する工程（ｄ）と、第１の領域及び第２の領域の上に第１の保護膜及び第２の保護膜を覆うように層間絶縁膜を形成した後、形成した第１の保護膜、第２の保護膜及び層間絶縁膜を研磨除去して第１のゲート用シリコン膜及び第２のゲート用シリコン膜を露出すると共に、第２のゲート用シリコン膜の上面を断面凹状に形成する工程（ｅ）と、工程（ｅ）よりも後に、第１のゲート用シリコン膜及び第２のゲート用シリコン膜に対してエッチバックを行なう工程（ｆ）と、工程（ｆ）よりも後に、第１のゲート用シリコン膜及び第２のゲート用シリコン膜の上に金属膜を形成した後、形成した金属膜に熱処理を施すことにより、第１のゲート用シリコン膜及び第２のゲート用シリコン膜をそれぞれフルシリサイド化する工程（ｇ）とを備えていることを特徴とする
第５の半導体装置の製造方法によると、工程（ｂ）において、第１の領域に第１のゲート電極形成膜を形成すると共に、第２の領域にゲート長が第１のゲート電極形成膜のゲート長よりも大きい第２のゲート電極形成膜を形成し、その後、工程（ｅ）において、第１の領域及び第２の領域の上に保護膜を覆うように層間絶縁膜を形成し、形成した保護膜及び層間絶縁膜を研磨除去して第１のゲート用シリコン膜及び第２のゲート用シリコン膜を露出すると共に、第２のゲート用シリコン膜の上面を断面凹状に形成するため、第２のゲート電極形成膜においてフルシリサイド化される前のシリコン膜の膜厚に対する金属膜の膜厚の比の値を第１のゲート電極形成膜の場合と同程度にまで大きくすることができる。このため、第２のトランジスタにおいて、第２のゲート電極の中央部においても未反応なシリコン領域が残存することがなくなるので、均一なフルシリサイド化を実現できる。その上、第２のゲート電極形成膜におけるゲート長方向の両側部がその中央部よりも厚くして断面凹状とするため、シリサイド化する際に第２のゲート電極におけるゲート長方向の両側部にシリサイドの組成が局所的に異なる領域が生じることがない。
【００４０】
本発明の第１〜第５の半導体装置の製造方法は、第１のゲート電極形成膜及び第２のゲート電極形成膜をパターニングする工程とサイドウォールを形成する工程との間に、第１のゲート電極形成膜及び第２のゲート電極形成膜をそれぞれマスクとして、半導体基板の第１の領域及び第２の領域にそれぞれエクステンション不純物層を形成する工程をさらに備えていることが好ましい。
【００４１】
本発明の第１〜第５の半導体装置の製造方法は、不純物層を形成する工程と第１の保護膜を除去する工程との間に、不純物層の上部をシリサイド化する工程をさらに備えていることが好ましい。
【発明の効果】
【００４２】
本発明に係る半導体装置及びその製造方法によると、トランジスタのゲート電極をフルシリサイド化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにすることができる。
【発明を実施するための最良の形態】
【００４３】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４４】
図１は本発明の第１の実施形態に係る半導体装置であるＭＩＳＦＥＴの断面構成を示している。図１に示すように、例えばシリコン（Ｓｉ）からなり、主面が第１の領域Ａ及び第２の領域Ｂに区画された半導体基板１００における第１の領域Ａには、ゲート長（ゲート面積）が比較的に小さいＭＩＳトランジスタ、例えばロジック回路又はＳＲＡＭ回路等の内部回路を構成する第１のＮ型ＭＩＳトランジスタ５１が形成され、その第２の領域Ｂには、第１のＮ型ＭＩＳトランジスタ５１と比べてゲート長（ゲート面積）が大きいＭＩＳトランジスタ、例えば入出力回路を構成する第２のＮ型ＭＩＳトランジスタ５２が形成されている。
【００４５】
半導体基板１００における第１の領域Ａには第１のＰ型ウェル１０２が形成され、第２の領域Ｂには第２のＰ型ウェル１０３が形成されており、これら第１のＰ型ウェル１０２と第２のＰ型ウェル１０３とは、例えばＳＴＩ（shallow trench isolation）からなる素子分離領域１０１により互いに分離されている。
【００４６】
第１のＮ型ＭＩＳトランジスタ５１は、第１のゲート絶縁膜１０４Ａと、該第１のゲート絶縁膜１０４Ａの上に形成されフルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａと、第１のゲート絶縁膜１０４Ａ及び第１のゲート電極１１５Ａの両側面上に形成された絶縁膜からなるサイドウォール１０９と、第１のＰ型ウェル１０２におけるサイドウォール１０９の下側に形成された浅いＮ型ソース・ドレイン拡散層（エクステンション領域）１０８と、その両側に形成された深いＮ型ソース・ドレイン拡散層１１０とから構成される。
【００４７】
第２のＮ型ＭＩＳトランジスタ５２は、第１のＮ型ＭＩＳトランジスタ５１と同様に、第２のゲート絶縁膜１０４Ｂと、該第２のゲート絶縁膜１０４Ｂの上に形成されＦＵＳＩ化された第２のゲート電極１１５Ｂと、第２のゲート絶縁膜１０４Ｂ及び第２のゲート電極１１５Ｂの両側面上に形成された絶縁膜からなるサイドウォール１０９と、第２のＰ型ウェル１０３におけるサイドウォール１０９の下側に形成された浅いＮ型ソース・ドレイン拡散層１０８と、その両側に形成された深いＮ型ソース・ドレイン拡散層１１０とから構成される。
【００４８】
第１のＮ型ＭＩＳトランジスタ５１及び第２のＮ型ＭＩＳトランジスタ５２の各深いＮ型ソース・ドレイン拡散層１１０の上部は、それぞれニッケルシリサイド層１１１が形成されて低抵抗化されている。
【００４９】
第１の実施形態の特徴として、第２のＮ型ＭＩＳトランジスタ５２における第２のゲート電極１１５Ｂの厚さは、第１のＮ型ＭＩＳトランジスタ５１における第１のゲート電極１１５Ａの厚さよりも小さい。これにより、第２のゲート電極１１５ＢにおいてＦＵＳＩ化される前のシリコン膜の膜厚に対する金属膜の膜厚の比の値を第１のゲート電極１１５Ａの場合と同程度にまで大きくすることができる。その結果、第２のＭＩＳ型トランジスタにおいて、第２のゲート電極１１５Ｂの中央部分においても未反応なシリコン領域が残存することがなくなるので、均一なＦＵＳＩ化を実現できる。
【００５０】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。図２（ａ）〜図２（ｅ）及び図３（ａ）〜図３（ｅ）は第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００５１】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１００の上に、例えばＳＴＩ法により素子分離領域１０１を選択的に形成する。その後、イオン注入法により、半導体基板１００における第１の領域Ａに第１のＰ型ウェル１０２を形成し、続いて、第２の領域Ｂに第２のＰ型ウェル１０３を形成する。なお、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３の形成順序は問われない。
【００５２】
次に、図２（ｂ）に示すように、半導体基板１００の主面上の素子分離領域１０１に囲まれた領域、すなわち素子形成領域（活性領域）の上に、例えばドライ酸化法、ウェット酸化法又はラジカル酸素を用いた酸化法により、例えば膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１０４を形成する。その後、例えばＣＶＤ（chemical vapor deposition）法により、半導体基板１００の上に素子分離領域１０１及びゲート絶縁膜１０４を含む全面にわたって、ゲート電極形成用の例えば膜厚が１６０ｎｍのポリシリコン膜１０５を堆積する。続いてＣＶＤ法により、ポリシリコン膜１０５の上に、例えば膜厚が１００ｎｍの酸化シリコンからなる保護膜形成膜１０６を形成する。
【００５３】
次に、図２（ｃ）に示すように、リソグラフィ法及びフルオロカーボンを主成分とするドライエッチング法により、保護膜形成膜１０６を第１の領域Ａ及び第２の領域Ｂにおいてゲートパターンにそれぞれパターニングすることにより、保護膜形成膜１０６から第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂを形成する。このとき、第２の領域Ｂにおける第２の保護膜１０６Ｂの幅（ゲート長）を第１の領域Ａにおける第１の保護膜１０６Ａの幅（ゲート長）よりも大きくする。続いて、パターニングされた第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれマスクとし、ポリシリコン膜１０５及びゲート絶縁膜形成膜１０４に対してドライエッチングを行なう。ここで、ポリシリコン膜１０５には、例えば塩素又は臭素を主成分とするエッチングガスを用いることができる。これにより、第１の領域Ａにおいては、パターニングされた第１の保護膜１０６Ａ及び第１のポリシリコン膜１０５Ａを含む第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂにおいては、パターニングされた第２の保護膜１０６Ｂ及び第２のポリシリコン膜１０５Ｂを含む第２のゲート電極形成膜１０７Ｂが形成される。また、このとき、ゲート絶縁膜形成膜１０４から、第１の領域Ａにおいては第１のゲート絶縁膜１０４Ａが形成され、第２の領域Ｂにおいては第２のゲート絶縁膜１０４Ｂが形成される。続いて、例えばｎ型ドーパントとしてリン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入法により、第１のゲート電極形成膜１０７Ａ及び第２のゲート電極形成膜１０７Ｂをそれぞれマスクとして、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３に浅いＮ型ソース・ドレイン拡散層１０８をそれぞれ形成する。
【００５４】
次に、図２（ｄ）に示すように、ＣＶＤ法により、半導体基板１００の上に各ゲート電極形成膜１０７Ａ、１０７Ｂを含む全面にわたって、膜厚が５０ｎｍのシリコン窒化膜を堆積し、その後、堆積したシリコン窒化膜に対して、例えばフルオロカーボンを主成分とするエッチングガスによる異方性エッチングを行なうことにより、各ゲート電極形成膜１０７Ａ、１０７Ｂの各両側面上に、シリコン窒化膜からなるサイドウォール１０９を形成する。続いて、それぞれサイドウォール１０９が形成されたゲート電極形成膜１０７Ａ、１０７Ｂをマスクとして、リン（Ｐ）又はヒ素（Ａｓ）を不純物とするイオン注入を行ない、注入された不純物を活性化する熱処理により、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３における各ゲート電極形成膜１０７Ａ、１０７Ｂのサイドウォール１０９の両側にそれぞれ深いＮ型ソース・ドレイン拡散層１１０を形成する。
【００５５】
次に、図２（ｅ）に示すように、深いＮ型ソース・ドレイン拡散層１１０の表面の自然酸化膜を除去した後、例えばスパッタリング法により、半導体基板１００上の全面に例えば膜厚が２０ｎｍのニッケル膜（図示せず）を堆積する。その後、半導体基板１００に対して、例えば窒素雰囲気で温度が３２０℃の第１の急速熱処理（ＲＴＡ：rapid thermal annealing）を行なって、半導体基板１００を構成するシリコンと該シリコンと接するニッケルとを互いに反応させることにより、深いＮ型ソース・ドレイン拡散層１１０の各上部をニッケルシリサイド化する。続いて、例えば塩酸と過酸化水素水とを混合したエッチング液に半導体基板１００を浸すことにより、少なくとも素子分離領域１０１、各保護膜１０６Ａ、１０６Ｂ及び各サイドウォール１０９の上に残存する未反応のニッケル膜を除去する。その後、半導体基板１００に対して第１のＲＴＡよりも高温の、例えば温度が５５０℃の第２のＲＴＡを行なう。これにより、深いＮ型ソース・ドレイン拡散層１１０の各上部に低抵抗のニッケルシリサイド層１１１が形成される。
【００５６】
次に、図３（ａ）に示すように、半導体基板１００の上に例えばシリコン酸化膜からなる層間絶縁膜１１２を各ゲート電極形成膜１０７Ａ、１０７Ｂを覆うように全面にわたって形成し、その後、ＣＭＰ法により、形成した層間絶縁膜１１２に対して各サイドウォール１０９及び各保護膜１０６Ａ、１０６Ｂを露出するまで平坦化する。
【００５７】
次に、図３（ｂ）に示すように、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂに対してエッチングを行なって、第１のポリシリコン１０５Ａ及び第２のポリシリコン膜１０５Ｂを露出する。なお、窒化シリコン及びポリシリコンに対して選択性を持たせるには、ウェットエッチング法の場合には、フッ酸を主成分とするエッチャントを用いれば良い。また、ドライエッチング法の場合には、例えば、流量が１５ｍｌ／ｍｉｎ（標準状態）のＣ5Ｆ8、流量が１８ｍｌ／ｍｉｎ（標準状態）のＯ2、及び流量が９５０ｍｌ／ｍｉｎ（標準状態）のＡｒを圧力が６．７Ｐａで供給し、ＲＦ出力（Ｔ／Ｂ）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いれば良い。
【００５８】
なお、ここでは、各保護膜１０６Ａ、１０６Ｂと層間絶縁膜１１２とは、共に酸化シリコンを用いているため、層間絶縁膜１１２の上部に対してもエッチングが進行する。従って、保護膜形成膜１０６を構成する酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）を添加することにより、層間絶縁膜１１２と比べてエッチレートを大きくすることができ、層間絶縁膜１１２に対して選択性を持たせることができるので好ましい。
【００５９】
次に、図３（ｃ）に示すように、第１の領域Ａ、すなわち第１のポリシリコン膜１０５Ａを覆うように、層間絶縁膜１１２及びサイドウォール１０９の上にレジストパターン１１３Ａを形成する。続いて、形成したレジストパターン１１３Ａをマスクとして、窒化シリコン及び酸化シリコンに対して選択性を持つエッチング条件で、第２の領域Ｂにおける第２のポリシリコン膜１０５Ｂに対してエッチングを行なって、第２のポリシリコン膜１１５Ｂの厚さを８０ｎｍにまで低減する。なお、ポリシリコンを窒化シリコン及び酸化シリコンに対して選択性を持たせるには、ウェットエッチング法では、フッ酸と硝酸とを主成分とするエッチャントを用いれば良く、ドライエッチング法では、塩素又は臭素を主成分とするエッチングガスを用いれば良い。
【００６０】
次に、図３（ｄ）に示すように、レジストパターン１１３Ａを除去した後、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１０５Ａ、１０５Ｂの上に全面にわたって、例えば膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して例えば温度が４００℃の窒素雰囲気で第３のＲＴＡを行なって、各ポリシリコン膜１０５Ａ、１０５Ｂと、該ポリシリコン膜１０５Ａ、１０５Ｂと接触する金属膜１１４とを互いに反応させることにより、各ポリシリコン膜１０５Ａ、１０５Ｂをそれぞれフルシリサイド化する。これにより、図３（ｅ）に示すように、（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【００６１】
以上説明したように、第１の実施形態によると、第２の領域Ｂに形成された第２のポリシリコン膜１０５Ｂを第１の領域Ａに形成された第１のポリシリコン膜１０５Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１０５Ｂの膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制できるので、所望のトランジスタ特性を得ることができる。
【００６２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００６３】
図４（ａ）〜図４（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。ここで、図４において、図２及び図３に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。第３の実施形態以降についても同様である。
【００６４】
第１の実施形態は、図３（ｃ）に示す工程において、第２のポリシリコン膜１０５Ｂに対してその全体の膜厚が均一に低減するようにエッチングしたが、第２の実施形態においては、第２のポリシリコン膜１０５Ｂのゲート長方向の中央部分にのみ選択的なエッチングを行なう構成とする。
【００６５】
まず、図４（ａ）は、第１の実施形態と同様にして、半導体基板１００の第１の領域Ａには、両側面上にサイドウォール１０９を有する第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂには、両側面上にサイドウォール１０９を有しゲート長が第１のゲート電極形成膜１０７Ａよりも大きい第２のゲート電極形成膜１０７ｂが形成された状態を示している。また、第１のＰ型ウェル１０２における第１のゲート電極形成膜１０７Ａの両側方及び第２のＰ型ウェル１０３における第２のゲート電極形成膜１０７Ｂの両側方には、それぞれ浅いＮ型ソース・ドレイン拡散層１０８及び深いＮ型ソース・ドレイン拡散層１１０が形成され、該深いＮ型ソース・ドレイン拡散層１１０の上部には、ニッケルシリサイド層１１１が形成されている。また、サイドウォール１０９を含め各ゲート電極形成膜１０７Ａ、１０７Ｂが、平坦化された層間絶縁膜１１２により埋め込まれた状態を示している。
【００６６】
次に、図４（ｂ）に示すように、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂに対してエッチングを行なって、第１のポリシリコン１０５Ａ及び第２のポリシリコン膜１０５Ｂを露出する。その後、第１のポリシリコン膜１０５Ａと第２のポリシリコン膜１０５Ｂにおけるゲート長方向の両側部を覆うように、層間絶縁膜１１２及びサイドウォール１０９上にレジストパターン１１３Ｂを形成する。このレジストパターン１１３Ｂは、第１のポリシリコン膜１０５Ａの上面全体を覆うと共に、第２のポリシリコン膜１０５Ｂの上面のうち両側部を覆い、該両側部を除く領域に開口パターンが形成される。
【００６７】
続いて、形成したレジストパターン１１３Ｂをマスクとして、窒化シリコン及び酸化シリコンに対して選択性を持つエッチング条件で、第２のポリシリコン膜１０５Ｂのゲート長方向の中央部に対してエッチングを行なって、第２のポリシリコン膜１１５Ｂの中央部の厚さを８０ｎｍにまで低減する。
【００６８】
次に、図４（ｃ）に示すように、レジストパターン１１３Ｂを除去した後、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１０５Ａ、１０５Ｂの上に全面にわたって、膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して温度が４００℃の窒素雰囲気でＲＴＡを行なって、各ポリシリコン膜１０５Ａ、１０５Ｂと、該ポリシリコン膜１０５Ａ、１０５Ｂと接触する金属膜１１４とを反応させることにより、各ポリシリコン膜１０５Ａ、１０５Ｂをそれぞれフルシリサイド化する。これにより、図４（ｄ）に示すように、フルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【００６９】
以上説明したように、第２の実施形態によると、第２の領域Ｂに形成された第２のポリシリコン膜１０５Ｂを第１の領域Ａに形成された第１のポリシリコン膜１０５Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１０５Ｂの膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制することができる。
【００７０】
その上、第２の実施形態においては、第２のポリシリコン膜１０５Ｂにおけるサイドウォール１０９と接する両側部をエッチングせずに残しているため、サイドウォール１０９の内壁部分で金属膜１１４の膜厚が大きくなったとしても、第２のポリシリコン膜１０５Ｂにおけるサイドウォール１０９と接する両側部の膜厚が不足することがない。このため、第２のゲート電極１１５ＢをＦＵＳＩ化する際に、サイドウォール１０９の近傍において金属膜１１４を構成するニッケル原子の供給が過剰となることがない。その結果、第２のゲート電極１１５Ｂの両側部にその中央部分とシリサイド組成が異なる、いわゆるメタルリッチなＦＵＳＩ電極が形成されることを防止することができる。従って、第２のゲート電極１１５Ｂにおけるシリサイド組成の不均一に起因するゲート抵抗のばらつきを抑止できるので、所望のトランジスタ特性を得ることができる。
【００７１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００７２】
図５（ａ）〜図５（ｅ）及び図６（ａ）〜図６（ｅ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００７３】
第３の実施形態は、第２の領域Ｂに含まれるポリシリコン膜を成膜後にすなわちパターニングする前にその膜厚を低減する構成とする。
【００７４】
まず、図５（ａ）に示すように、半導体基板１００の上に素子分離領域１０１を形成し、その後、イオン注入法により、半導体基板１００の第１の領域Ａに第１のＰ型ウェル１０２を形成し、続いて、第２の領域Ｂに第２のＰ型ウェル１０３を形成する。続いて、半導体基板１００の活性領域の上に、熱酸化法により、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１０４を形成する。その後、ＣＶＤ法により、半導体基板１００の上に素子分離領域１０１及びゲート絶縁膜１０４を含む全面にわたって、ゲート電極形成用の膜厚が１６０ｎｍのポリシリコン膜１０５を堆積する。
【００７５】
次に、図５（ｂ）に示すように、リソグラフィ法により、堆積したポリシリコン膜１０５の上に第１の領域Ａを覆うようにレジストパターン１１３Ｃを形成し、形成したレジストパターン１１３Ｃをマスクとして、ドライエッチング法又はウェットエッチング法により、ポリシリコン膜１０５に対して第２の領域Ｂに含まれる部分の厚さを８０ｎｍになるまでエッチングする。
【００７６】
次に、図５（ｃ）に示すように、レジストパターン１１３Ｃを除去した後、ＣＶＤ法により、ポリシリコン膜１０５の上に酸化シリコンからなる保護膜形成膜１０６を堆積する。その後、堆積した保護膜形成膜１０６をＣＭＰ法により研磨して平坦化する。このとき、保護膜形成膜１０６における第１の領域Ａに含まれる部分の膜厚は１００ｎｍであり、第２の領域Ｂに含まれる部分の膜厚は１８０ｎｍである。
【００７７】
次に、図５（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、保護膜形成膜１０６を第１の領域Ａ及び第２の領域Ｂにおいてゲート電極形状にそれぞれパターニングすることにより、保護膜形成膜１０６から第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれ形成する。このとき、第２の領域Ｂにおける第２の保護膜１０６Ｂの幅（ゲート長）を第１の領域Ａにおける第１の保護膜１０６Ａの幅（ゲート長）よりも大きくする。続いて、パターニングされた第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれマスクとし、ポリシリコン膜１０５及びゲート絶縁膜形成膜１０４に対してドライエッチングを行なう。これにより、第１の領域Ａにおいては、パターニングされた第１の保護膜１０６Ａ及び第１のポリシリコン膜１０５Ａを含む第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂにおいては、パターニングされた第２の保護膜１０６Ｂ及び第２のポリシリコン膜１０５Ｂを含む第２のゲート電極形成膜１０７Ｂが形成される。また、このとき、ゲート絶縁膜形成膜１０４から、第１の領域Ａにおいては第１のゲート絶縁膜１０４Ａが形成され、第２の領域Ｂにおいては第２のゲート絶縁膜１０４Ｂが形成される。続いて、ｎ型ドーパントとしてリン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入法により、第１のゲート電極形成膜１０７Ａ及び第２のゲート電極形成膜１０７Ｂをそれぞれマスクとして、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３に浅いＮ型ソース・ドレイン拡散層１０８をそれぞれ形成する。
【００７８】
次に、図５（ｅ）に示すように、ＣＶＤ法により、半導体基板１００の上に各ゲート電極形成膜１０７Ａ、１０７Ｂを含む全面にわたって、膜厚が５０ｎｍのシリコン窒化膜を堆積し、その後、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、各ゲート電極形成膜１０７Ａ、１０７Ｂの各両側面上に、シリコン窒化膜からなるサイドウォール１０９を形成する。続いて、それぞれサイドウォール１０９が形成されたゲート電極形成膜１０７Ａ、１０７Ｂをマスクとして、リン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入を行ない、注入された不純物を活性化する熱処理により、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３における各ゲート電極形成膜１０７Ａ、１０７Ｂのサイドウォール１０９の両側にそれぞれ深いＮ型ソース・ドレイン拡散層１１０を形成する。
【００７９】
次に、図６（ａ）に示すように、深いＮ型ソース・ドレイン拡散層１１０の表面の自然酸化膜を除去した後、スパッタリング法により、半導体基板１００上の全面に膜厚が２０ｎｍのニッケル膜を堆積する。その後、半導体基板１００に対して、窒素雰囲気で温度が３２０℃の第１のＲＴＡを行なって、半導体基板１００を構成するシリコンと該シリコンと接するニッケルとを互いに反応させることにより、深いＮ型ソース・ドレイン拡散層１１０の各上部をニッケルシリサイド化する。続いて、塩酸と過酸化水素水とを混合したエッチング液に半導体基板１００を浸すことにより、少なくとも素子分離領域１０１、各保護膜１０６Ａ、１０６Ｂ及び各サイドウォール１０９の上に残存する未反応のニッケル膜を除去する。その後、半導体基板１００に対して第１のＲＴＡよりも高温の温度が５５０℃の第２のＲＴＡを行なう。これにより、深いＮ型ソース・ドレイン拡散層１１０の各上部に低抵抗のニッケルシリサイド層１１１が形成される。
【００８０】
次に、図６（ｂ）に示すように、半導体基板１００の上にシリコン酸化膜からなる層間絶縁膜１１２を各ゲート電極形成膜１０７Ａ、１０７Ｂを覆うように全面にわたって形成し、その後、ＣＭＰ法により、形成した層間絶縁膜１１２に対して各サイドウォール１０９及び各保護膜１０６Ａ、１０６Ｂを露出するまで平坦化する。
【００８１】
次に、図６（ｃ）に示すように、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂに対してエッチングを行なって、第１のポリシリコン１０５Ａ及び第２のポリシリコン膜１０５Ｂを露出する。
【００８２】
次に、図６（ｄ）に示すように、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１０５Ａ、１０５Ｂの上に全面にわたって、膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して温度が４００℃の窒素雰囲気で第３のＲＴＡを行なって、各ポリシリコン膜１０５Ａ、１０５Ｂと、該ポリシリコン膜１０５Ａ、１０５Ｂと接触する金属膜１１４とを互いに反応させることにより、各ポリシリコン膜１０５Ａ、１０５Ｂをそれぞれフルシリサイド化する。これにより、図６（ｅ）に示すように、フルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【００８３】
以上説明したように、第３の実施形態によると、第２の領域Ｂに形成された第２のポリシリコン膜１０５Ｂを第１の領域Ａに形成された第１のポリシリコン膜１０５Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１０５Ｂの膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制できるので、所望のトランジスタ特性を得ることができる。
【００８４】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００８５】
図７（ａ）〜図７（ｅ）及び図８（ａ）〜図８（ｅ）は本発明の第４の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００８６】
第４の実施形態は、第１の領域Ａにのみポリシリコン膜を選択的に形成し、その後、第１の領域Ａ及び第２の領域Ｂの上に他のポリシリコン膜を成膜することにより、第２の領域Ｂにおけるポリシリコン膜の膜厚を第１の領域Ａにおけるポリシリコン膜よりも小さくする構成とする。
【００８７】
まず、図７（ａ）に示すように、半導体基板１００の上に素子分離領域１０１を形成し、その後、イオン注入法により、半導体基板１００の第１の領域Ａに第１のＰ型ウェル１０２を形成し、続いて、第２の領域Ｂに第２のＰ型ウェル１０３を形成する。続いて、半導体基板１００の活性領域の上に、熱酸化法により、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１０４を形成する。その後、ＣＶＤ法により、半導体基板１００の上に素子分離領域１０１及びゲート絶縁膜１０４を含む全面にわたって、第１のゲート電極形成用の膜厚が８０ｎｍのポリシリコン膜１０５を堆積する。続いて、リソグラフィ法により、堆積したポリシリコン膜１０５の上に第１の領域Ａを覆うようにレジストパターン１１３Ｄを形成する。
【００８８】
次に、図７（ｂ）に示すように、形成したレジストパターン１１３Ｄをマスクとして、ドライエッチング法又はウェットエッチング法により、ポリシリコン膜１０５の第２の領域Ｂに含まれる部分をエッチングして除去する。なお、ここで、ポリシリコン膜１０５の第２の領域Ｂに含まれる部分を除去せずに、１０ｎｍ程度の膜厚で残しておいてもよい。
【００８９】
次に、図７（ｃ）に示すように、レジストパターン１１３Ｄを除去した後、ＣＶＤ法により、半導体基板１００の上に、ポリシリコン膜１０５、素子分離領域１０１及びゲート絶縁膜１０４を含む全面にわたって、第１及び第２のゲート電極形成用の膜厚が８０ｎｍのポリシリコン膜１１６を堆積する。続いて、ＣＶＤ法により、ポリシリコン膜１１６の上に酸化シリコンからなる保護膜形成膜１０６を堆積する。その後、堆積した保護膜形成膜１０６をＣＭＰ法により研磨して平坦化する。このとき、保護膜形成膜１０６における第１の領域Ａに含まれる部分の膜厚は１００ｎｍであり、第２の領域Ｂに含まれる部分の膜厚は１８０ｎｍである。
【００９０】
次に、図７（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、保護膜形成膜１０６を第１の領域Ａ及び第２の領域Ｂにおいてゲート電極形状にそれぞれパターニングすることにより、保護膜形成膜１０６から第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれ形成する。このとき、第２の領域Ｂにおける第２の保護膜１０６Ｂの幅（ゲート長）を第１の領域Ａにおける第１の保護膜１０６Ａの幅（ゲート長）よりも大きくする。続いて、パターニングされた第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれマスクとし、ポリシリコン膜１０５、１１６及びゲート絶縁膜形成膜１０４に対してドライエッチングを行なう。これにより、第１の領域Ａにおいては、パターニングされた第１の保護膜１０６Ａ及び第１のポリシリコン膜１１６Ａを含む第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂにおいては、パターニングされた第２の保護膜１０６Ｂ及び第２のポリシリコン膜１１６Ｂを含む第２のゲート電極形成膜１０７Ｂが形成される。ここでは、第１のポリシリコン膜１１６Ａは、ポリシリコン膜１０５とポリシリコン膜１１６との積層膜からなり、第２のポリシリコン膜１１６Ｂは単層のポリシリコン膜１１６からなる。また、このとき、ゲート絶縁膜形成膜１０４から、第１の領域Ａにおいては第１のゲート絶縁膜１０４Ａが形成され、第２の領域Ａにおいては第２のゲート絶縁膜１０４Ｂが形成される。続いて、ｎ型ドーパントとしてリン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入法により、第１のゲート電極形成膜１０７Ａ及び第２のゲート電極形成膜１０７Ｂをそれぞれマスクとして、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３に浅いＮ型ソース・ドレイン拡散層１０８をそれぞれ形成する。
【００９１】
次に、図７（ｅ）に示すように、ＣＶＤ法により、半導体基板１００の上に各ゲート電極形成膜１０７Ａ、１０７Ｂを含む全面にわたって、膜厚が５０ｎｍのシリコン窒化膜を堆積し、その後、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、各ゲート電極形成膜１０７Ａ、１０７Ｂの各両側面上に、シリコン窒化膜からなるサイドウォール１０９を形成する。続いて、それぞれサイドウォール１０９が形成されたゲート電極形成膜１０７Ａ、１０７Ｂをマスクとして、リン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入を行ない、注入された不純物を活性化する熱処理により、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３における各ゲート電極形成膜１０７Ａ、１０７Ｂのサイドウォール１０９の両側にそれぞれ深いＮ型ソース・ドレイン拡散層１１０を形成する。
【００９２】
次に、図８（ａ）に示すように、深いＮ型ソース・ドレイン拡散層１１０の表面の自然酸化膜を除去した後、スパッタリング法により、半導体基板１００上の全面に膜厚が２０ｎｍのニッケル膜を堆積する。その後、半導体基板１００に対して、窒素雰囲気で温度が３２０℃の第１のＲＴＡを行なって、半導体基板１００を構成するシリコンと該シリコンと接するニッケルとを互いに反応させることにより、深いＮ型ソース・ドレイン拡散層１１０の各上部をニッケルシリサイド化する。続いて、塩酸と過酸化水素水とを混合したエッチング液に半導体基板１００を浸すことにより、少なくとも素子分離領域１０１、各保護膜１０６Ａ、１０６Ｂ及び各サイドウォール１０９の上に残存する未反応のニッケル膜を除去する。その後、半導体基板１００に対して第１のＲＴＡよりも高温の温度が５５０℃の第２のＲＴＡを行なう。これにより、深いＮ型ソース・ドレイン拡散層１１０の各上部に低抵抗のニッケルシリサイド層１１１が形成される。
【００９３】
次に、図８（ｂ）に示すように、半導体基板１００の上にシリコン酸化膜からなる層間絶縁膜１１２を各ゲート電極形成膜１０７Ａ、１０７Ｂを覆うように全面にわたって形成し、その後、ＣＭＰ法により、形成した層間絶縁膜１１２に対して各サイドウォール１０９及び各保護膜１０６Ａ、１０６Ｂを露出するまで平坦化する。
【００９４】
次に、図８（ｃ）に示すように、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂに対してエッチングを行なって、第１のポリシリコン膜１１６Ａ及び第２のポリシリコン膜１１６Ｂを露出する。
【００９５】
次に、図８（ｄ）に示すように、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１１６Ａ、１１６Ｂの上に全面にわたって、膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して温度が４００℃の窒素雰囲気で第３のＲＴＡを行なって、各ポリシリコン膜１１６Ａ、１１６Ｂと、該ポリシリコン膜１１６Ａ、１１６Ｂと接触する金属膜１１４とを互いに反応させることにより、各ポリシリコン膜１１６Ａ、１１６Ｂをそれぞれフルシリサイド化する。これにより、図８（ｅ）に示すように、フルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【００９６】
以上説明したように、第４の実施形態によると、第２の領域Ｂに形成された第２のポリシリコン膜１１６Ｂを第１の領域Ａに形成された第１のポリシリコン膜１１６Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１１６Ｂの膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制できるので、所望のトランジスタ特性を得ることができる。
【００９７】
なお、第４の実施形態においては、図７（ｃ）に示す工程において、ポリシリコン膜１１６の第２の領域Ｂに堆積される部分がエッチングではなく堆積により決定される。このため、第３の実施形態の図５（ｂ）で示したエッチングにより膜厚を決定する場合と比べて、ポリシリコン膜の膜厚の制御性が優れる。
【００９８】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００９９】
図９（ａ）〜図９（ｅ）及び図１０（ａ）〜図１０（ｅ）は本発明の第５の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１００】
第５の実施形態は、ポリシリコン膜をパターニングした後、第１の領域Ａに含まれる第１のポリシリコン膜の膜厚を第２の領域Ｂに含まれる第２のポリシリコン膜の膜厚よりも大きくする構成とする。
【０１０１】
まず、図９（ａ）に示すように、半導体基板１００の上に素子分離領域１０１を形成し、その後、イオン注入法により、半導体基板１００の第１の領域Ａに第１のＰ型ウェル１０２を形成し、続いて、第２の領域Ｂに第２のＰ型ウェル１０３を形成する。続いて、半導体基板１００の活性領域の上に、熱酸化法により、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１０４を形成する。その後、ＣＶＤ法により、半導体基板１００の上に素子分離領域１０１及びゲート絶縁膜１０４を含む全面にわたって、ゲート電極形成用の膜厚が８０ｎｍのポリシリコン膜１０５と、膜厚が１８０ｎｍの酸化シリコンからなる保護膜形成膜１０６とを順次堆積する。
【０１０２】
次に、図９（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、保護膜形成膜１０６を第１の領域Ａ及び第２の領域Ｂにおいてゲート電極形状にそれぞれパターニングすることにより、保護膜形成膜１０６から第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれ形成する。このとき、第２の領域Ｂにおける第２の保護膜１０６Ｂの幅（ゲート長）を第１の領域Ａにおける第１の保護膜１０６Ａの幅（ゲート長）よりも大きくする。続いて、パターニングされた第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれマスクとし、ポリシリコン膜１０５及びゲート絶縁膜形成膜１０４に対してドライエッチングを行なう。これにより、第１の領域Ａにおいては、パターニングされた第１の保護膜１０６Ａ及び第１のポリシリコン膜１０５Ａを含む第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂにおいては、パターニングされた第２の保護膜１０６Ｂ及び第２のポリシリコン膜１０５Ｂを含む第２のゲート電極形成膜１０７Ｂが形成される。また、このとき、ゲート絶縁膜形成膜１０４から、第１の領域Ａにおいては第１のゲート絶縁膜１０４Ａが形成され、第２の領域Ａにおいては第２のゲート絶縁膜１０４Ｂが形成される。続いて、ｎ型ドーパントとしてリン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入法により、第１のゲート電極形成膜１０７Ａ及び第２のゲート電極形成膜１０７Ｂをそれぞれマスクとして、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３に浅いＮ型ソース・ドレイン拡散層１０８をそれぞれ形成する。
【０１０３】
次に、図９（ｃ）に示すように、ＣＶＤ法により、半導体基板１００の上に各ゲート電極形成膜１０７Ａ、１０７Ｂを含む全面にわたって、膜厚が５０ｎｍのシリコン窒化膜を堆積し、その後、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、各ゲート電極形成膜１０７Ａ、１０７Ｂの各両側面上に、シリコン窒化膜からなるサイドウォール１０９を形成する。続いて、それぞれサイドウォール１０９が形成されたゲート電極形成膜１０７Ａ、１０７Ｂをマスクとして、リン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入を行ない、注入された不純物を活性化する熱処理により、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３における各ゲート電極形成膜１０７Ａ、１０７Ｂのサイドウォール１０９の両側にそれぞれ深いＮ型ソース・ドレイン拡散層１１０を形成する。
【０１０４】
次に、図９（ｄ）に示すように、深いＮ型ソース・ドレイン拡散層１１０の表面の自然酸化膜を除去した後、スパッタリング法により、半導体基板１００上の全面に膜厚が２０ｎｍのニッケル膜を堆積する。その後、半導体基板１００に対して、窒素雰囲気で温度が３２０℃の第１のＲＴＡを行なって、半導体基板１００を構成するシリコンと該シリコンと接するニッケルとを互いに反応させることにより、深いＮ型ソース・ドレイン拡散層１１０の各上部をニッケルシリサイド化する。続いて、塩酸と過酸化水素水とを混合したエッチング液に半導体基板１００を浸すことにより、少なくとも素子分離領域１０１、各保護膜１０６Ａ、１０６Ｂ及び各サイドウォール１０９の上に残存する未反応のニッケル膜を除去する。その後、半導体基板１００に対して第１のＲＴＡよりも高温の温度が５５０℃の第２のＲＴＡを行なう。これにより、深いＮ型ソース・ドレイン拡散層１１０の各上部に低抵抗のニッケルシリサイド層１１１が形成される。
【０１０５】
次に、図９（ｅ）に示すように、半導体基板１００の上にシリコン酸化膜からなる層間絶縁膜１１２を各ゲート電極形成膜１０７Ａ、１０７Ｂを覆うように全面にわたって形成し、その後、ＣＭＰ法により、形成した層間絶縁膜１１２に対して各サイドウォール１０９及び各保護膜１０６Ａ、１０６Ｂを露出するまで平坦化する。
【０１０６】
次に、図１０（ａ）に示すように、第２の領域Ｂを覆うように、層間絶縁膜１１２、第２の保護膜１０６Ｂ及びサイドウォール１０９の上に第１のレジストパターン１１３Ｅを形成する。続いて、形成した第１のレジストパターン１１３Ｅをマスクとして、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第１の領域Ａにおける第１の保護膜１０６Ａに対してエッチングを行なって第１の保護膜１０６Ａを除去することにより、第１のポリシリコン膜１０５Ａを露出する。
【０１０７】
次に、図１０（ｂ）に示すように、第１のレジストパターン１１３Ｅを除去した後、ＣＶＤ法により、露出した第１のポリシリコン膜１０５Ａを含め層間絶縁膜１１２、サイドウォール１０９及び第２の保護膜１０６Ｂの上に全面にわたって、膜厚が８０ｎｍのポリシリコン膜１１７を堆積する。このとき、第１の領域Ａにおいては、サイドウォール１０９の内壁面同士の間隔は、ポリシリコン膜１１７の膜厚の２倍よりも小さいため、第１のポリシリコン膜１０５Ａ上のサイドウォール１０９の間にはポリシリコン膜１１７が埋め込まれる。これにより、第１のポリシリコン膜１０５Ａ上のポリシリコン膜１１７の膜厚は、他の領域のポリシリコン膜１１７の膜厚よりも大きく形成される。その後、堆積したポリシリコン膜１１７に対してエッチバックを行なって、次の図１０（ｃ）に示すように、第１のポリシリコン膜１０５Ａ上のサイドウォール１０９の間に第１のポリシリコン膜１１７Ａを形成する。この第１のポリシリコン膜１１７Ａは、第１のポリシリコン膜１０５Ａとポリシリコン膜１１７との積層膜からなる。これにより、第１の領域Ａにおける第１のポリシリコン膜１１７Ａの膜厚は、第２の領域Ｂにおける第２のポリシリコン膜１０５Ｂの膜厚よりも大きくなる。
【０１０８】
次に、図１０（ｃ）に示すように、第１の領域Ａを覆うように、層間絶縁膜１１２、第１のポリシリコン膜１１７Ａ及びサイドウォール１０９の上に第２のレジストパターン１１３Ｆを形成する。続いて、形成した第２のレジストパターン１１３Ｆをマスクとして、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第２の領域Ｂにおける第２の保護膜１０６Ｂに対してエッチングを行なって、第２の保護膜１０６Ｂを除去することにより、第２のポリシリコン膜１０５Ｂを露出する。
【０１０９】
次に、図１０（ｄ）に示すように、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１１７Ａ、１０５Ｂの上に全面にわたって、膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して温度が４００℃の窒素雰囲気で第３のＲＴＡを行なって、各ポリシリコン膜１１７Ａ、１０５Ｂと、該ポリシリコン膜１１７Ａ、１０５Ｂと接触する金属膜１１４とを互いに反応させることにより、各ポリシリコン膜１１７Ａ、１０５Ｂをそれぞれフルシリサイド化する。これにより、図１０（ｅ）に示すように、フルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【０１１０】
以上説明したように、第５の実施形態によると、第２の領域Ｂに形成された第２のポリシリコン膜１０５Ｂを第１の領域Ａに形成された第１のポリシリコン膜１１７Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１０５Ｂの膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制できるので、所望のトランジスタ特性を得ることができる。
【０１１１】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【０１１２】
図１１（ａ）〜図１１（ｄ）及び図１２（ａ）〜図１２（ｅ）は本発明の第６の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１１３】
第６の実施形態は、ポリシリコン膜をパターニングした後、第１の領域Ａに含まれる第１のポリシリコン膜及び第２の領域Ｂに含まれる第２のポリシリコン膜の上に再度ポリシリコン膜を積層した後、エッチバックを行なう。これにより、第２の領域Ｂに含まれる第２のポリシリコン膜の膜厚を第１の領域Ａに含まれる第１のポリシリコン膜の膜厚よりも小さくすると共に、ゲート長方向の断面を凹状とする構成とする。
【０１１４】
まず、図１１（ａ）に示すように、半導体基板１００の上に素子分離領域１０１を形成し、その後、イオン注入法により、半導体基板１００の第１の領域Ａに第１のＰ型ウェル１０２を形成し、続いて、第２の領域Ｂに第２のＰ型ウェル１０３を形成する。続いて、半導体基板１００の活性領域の上に、熱酸化法により、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１０４を形成する。その後、ＣＶＤ法により、半導体基板１００の上に素子分離領域１０１及びゲート絶縁膜１０４を含む全面にわたって、ゲート電極形成用の膜厚が８０ｎｍのポリシリコン膜１０５と、膜厚が１８０ｎｍの酸化シリコンからなる保護膜形成膜１０６とを順次堆積する。
【０１１５】
次に、図１１（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、保護膜形成膜１０６を第１の領域Ａ及び第２の領域Ｂにおいてゲート電極形状にそれぞれパターニングすることにより、保護膜形成膜１０６から第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれ形成する。このとき、第２の領域Ｂにおける第２の保護膜１０６Ｂの幅（ゲート長）を第１の領域Ａにおける第１の保護膜１０６Ａの幅（ゲート長）よりも大きくする。続いて、パターニングされた第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれマスクとし、ポリシリコン膜１０５及びゲート絶縁膜形成膜１０４に対してドライエッチングを行なう。これにより、第１の領域Ａにおいては、パターニングされた第１の保護膜１０６Ａ及び第１のポリシリコン膜１０５Ａを含む第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂにおいては、パターニングされた第２の保護膜１０６Ｂ及び第２のポリシリコン膜１０５Ｂを含む第２のゲート電極形成膜１０７Ｂが形成される。また、このとき、ゲート絶縁膜形成膜１０４から、第１の領域Ａにおいては第１のゲート絶縁膜１０４Ａが形成され、第２の領域Ｂにおいては第２のゲート絶縁膜１０４Ｂが形成される。続いて、ｎ型ドーパントとしてリン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入法により、第１のゲート電極形成膜１０７Ａ及び第２のゲート電極形成膜１０７Ｂをそれぞれマスクとして、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３に浅いＮ型ソース・ドレイン拡散層１０８をそれぞれ形成する。
【０１１６】
次に、図１１（ｃ）に示すように、ＣＶＤ法により、半導体基板１００の上に各ゲート電極形成膜１０７Ａ、１０７Ｂを含む全面にわたって、膜厚が５０ｎｍのシリコン窒化膜を堆積し、その後、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、各ゲート電極形成膜１０７Ａ、１０７Ｂの各両側面上に、シリコン窒化膜からなるサイドウォール１０９を形成する。続いて、それぞれサイドウォール１０９が形成されたゲート電極形成膜１０７Ａ、１０７Ｂをマスクとして、リン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入を行ない、注入された不純物を活性化する熱処理により、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３における各ゲート電極形成膜１０７Ａ、１０７Ｂのサイドウォール１０９の両側にそれぞれ深いＮ型ソース・ドレイン拡散層１１０を形成する。
【０１１７】
次に、図１１（ｄ）に示すように、深いＮ型ソース・ドレイン拡散層１１０の表面の自然酸化膜を除去した後、スパッタリング法により、半導体基板１００上の全面に膜厚が２０ｎｍのニッケル膜を堆積する。その後、半導体基板１００に対して、窒素雰囲気で温度が３２０℃の第１のＲＴＡを行なって、半導体基板１００を構成するシリコンと該シリコンと接するニッケルとを互いに反応させることにより、深いＮ型ソース・ドレイン拡散層１１０の各上部をニッケルシリサイド化する。続いて、塩酸と過酸化水素水とを混合したエッチング液に半導体基板１００を浸すことにより、少なくとも素子分離領域１０１、各保護膜１０６Ａ、１０６Ｂ及び各サイドウォール１０９の上に残存する未反応のニッケル膜を除去する。その後、半導体基板１００に対して第１のＲＴＡよりも高温の温度が５５０℃の第２のＲＴＡを行なう。これにより、深いＮ型ソース・ドレイン拡散層１１０の各上部に低抵抗のニッケルシリサイド層１１１が形成される。
【０１１８】
次に、図１２（ａ）に示すように、半導体基板１００の上にシリコン酸化膜からなる層間絶縁膜１１２を各ゲート電極形成膜１０７Ａ、１０７Ｂを覆うように全面にわたって形成し、その後、ＣＭＰ法により、形成した層間絶縁膜１１２に対して各サイドウォール１０９及び各保護膜１０６Ａ、１０６Ｂを露出するまで平坦化する。
【０１１９】
次に、図１２（ｂ）に示すように、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂに対してエッチングを行なって各保護膜１０６Ａ、１０６Ｂを除去することにより、第１のポリシリコン膜１０５Ａ及び第２のポリシリコン膜１０５Ｂを露出する。
【０１２０】
次に、図１２（ｃ）に示すように、ＣＶＤ法により、露出した第１のポリシリコン膜１０５Ａ及び第２のポリシリコン膜１０５Ｂを含め層間絶縁膜１１２及びサイドウォール１０９の上に全面にわたって、膜厚が８０ｎｍのポリシリコン膜１１７を堆積する。続いて、堆積したポリシリコン膜１１７に対してエッチバックを行なう。このとき、第１の領域Ａにおいては、サイドウォール１０９の内壁面同士の間隔は、ポリシリコン膜１１７の膜厚の２倍よりも小さいため、第１のポリシリコン膜１０５Ａ上のサイドウォール１０９間にはポリシリコン膜１１７が埋め込まれる。このため、第１のポリシリコン膜１０５Ａ上のポリシリコン膜１１７の膜厚は、層間絶縁膜１１２やサイドウォール１０９上のポリシリコン膜１１７の膜厚よりも大きく形成される。また、第１のポリシリコン膜１０５Ｂ上のポリシリコン膜１１７の膜厚は、両側部上においてサイドウォール１０９の側面上に形成されたポリシリコン膜１１７によって厚く形成され、その中央部は層間絶縁膜１１２及びサイドウォール１０９上のポリシリコン膜１１７の膜厚と同等の厚さで形成される。その後、堆積したポリシリコン膜１１７に対してエッチバックを行なって、層間絶縁膜１１２及びサイドウォール１０９上の不要なポリシリコン膜１１７を除去する。これにより、第１の領域Ａにおける第１のゲート絶縁膜１０４Ａの上には、第１のポリシリコン膜１１７Ａが形成される。また、第２の領域Ｂにおける第２のゲート絶縁膜１０４Ｂ上には、第２のポリシリコン膜１１７Ｂが形成される。ここで、第１のポリシリコン膜１１７Ａは、第１のポリシリコン膜１０５Ａとポリシリコン膜１１７との積層膜により構成される。一方、第２のポリシリコン膜１１７Ｂは、ゲート長方向の両側部が第２のポリシリコン膜１０５Ｂとポリシリコン膜１１７との積層膜で構成され、中央部が第２のポリシリコン膜１０５Ｂのみで構成されている。従って、第１の領域Ａにおける第１のポリシリコン膜１１７Ａの膜厚は、第２の領域Ｂにおける第２のポリシリコン膜１１７Ｂの中央部の膜厚よりも大きくなる。その上、第２のポリシリコン膜１１７Ｂにおけるゲート長方向の両側部には、ポリシリコン膜１１７が残存するため、第２のポリシリコン膜１１７Ｂのゲート長方向の断面は凹状となる。なお、ポリシリコン膜１１７の膜厚が、第１のポリシリコン膜１０５Ａの幅（ゲート長）の２分の１よりも大きく、且つ、第２のポリシリコン膜１０５Ｂの幅（ゲート長）の２分の１よりも小さい場合に、本実施形態の効果が顕著となる。
【０１２１】
次に、図１２（ｄ）に示すように、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１１７Ａ、１１７Ｂの上に全面にわたって、膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して温度が４００℃の窒素雰囲気で第３のＲＴＡを行なって、各ポリシリコン膜１１７Ａ、１１７Ｂと、該ポリシリコン膜１１７Ａ、１１７Ｂと接触する金属膜１１４とを互いに反応させることにより、各ポリシリコン膜１１７Ａ、１１７Ｂをそれぞれフルシリサイド化する。これにより、図１２（ｅ）に示すように、フルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【０１２２】
以上説明したように、第６の実施形態によると、第２の領域Ｂに形成された第２のポリシリコン膜１１７Ｂのゲート長方向における中央部の膜厚を第１の領域Ａに形成された第１のポリシリコン膜１１７Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１１７Ｂの中央部の膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制することができる。
【０１２３】
その上、第６の実施形態においては、第２のポリシリコン膜１１７Ｂにおけるサイドウォール１０９と接する両側部に、ポリシリコン膜１１７をエッチバックした際の残存部が形成されるため、サイドウォール１０９の内壁部分で金属膜１１４の膜厚が大きくなったとしても、第２のポリシリコン膜１１７Ｂにおけるサイドウォール１０９と接する両側部の膜厚が実質的に不足することがない。このため、第２のゲート電極１１５ＢをＦＵＳＩ化する際に、サイドウォール１０９の近傍において金属膜１１４を構成するニッケル原子の供給が過剰となることがない。その結果、第２のゲート電極１１５Ｂの両側部がメタルリッチなＦＵＳＩ電極が形成されることを防止することができる。従って、第２のゲート電極１１５Ｂにおけるシリサイド組成の不均一に起因するゲート抵抗のばらつきを抑止できるので、所望のトランジスタ特性を得ることができる。
【０１２４】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【０１２５】
図１３（ａ）〜図１３（ｅ）及び図１４（ａ）〜図１４（ｅ）は本発明の第７の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１２６】
第７の実施形態は、ポリシリコン膜をパターニングした後、第１の領域Ａに含まれる第１のポリシリコン膜及び第２の領域Ｂに含まれる第２のポリシリコン膜の上に再度他のポリシリコン膜を堆積する。このとき、第２のポリシリコン膜を覆う第２の保護膜のゲート長方向（サイドウォール側）の両側部を選択的に除去する。これにより、第２の領域Ｂに含まれる第２のポリシリコン膜の膜厚を第１の領域Ａに含まれる第１のポリシリコン膜の膜厚よりも小さくすると共に、ゲート長方向の断面を凹状とする構成とする。
【０１２７】
まず、図１３（ａ）に示すように、半導体基板１００の上に素子分離領域１０１を形成し、その後、イオン注入法により、半導体基板１００の第１の領域Ａに第１のＰ型ウェル１０２を形成し、続いて、第２の領域Ｂに第２のＰ型ウェル１０３を形成する。続いて、半導体基板１００の活性領域の上に、熱酸化法により、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１０４を形成する。その後、ＣＶＤ法により、半導体基板１００の上に素子分離領域１０１及びゲート絶縁膜１０４を含む全面にわたって、ゲート電極形成用の膜厚が８０ｎｍのポリシリコン膜１０５と、膜厚が１８０ｎｍの酸化シリコンからなる保護膜形成膜１０６とを順次堆積する。
【０１２８】
次に、図１３（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、保護膜形成膜１０６を第１の領域Ａ及び第２の領域Ｂにおいてゲート電極形状にそれぞれパターニングすることにより、保護膜形成膜１０６から第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれ形成する。このとき、第２の領域Ｂにおける第２の保護膜１０６Ｂの幅（ゲート長）を第１の領域Ａにおける第１の保護膜１０６Ａの幅（ゲート長）よりも大きくする。続いて、パターニングされた第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂをそれぞれマスクとし、ポリシリコン膜１０５及びゲート絶縁膜形成膜１０４に対してドライエッチングを行なう。これにより、第１の領域Ａにおいては、パターニングされた第１の保護膜１０６Ａ及び第１のポリシリコン膜１０５Ａを含む第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂにおいては、パターニングされた第２の保護膜１０６Ｂ及び第２のポリシリコン膜１０５Ｂを含む第２のゲート電極形成膜１０７Ｂが形成される。また、このとき、ゲート絶縁膜形成膜１０４から、第１の領域Ａにおいては第１のゲート絶縁膜１０４Ａが形成され、第２の領域Ｂにおいては第２のゲート絶縁膜１０４Ｂが形成される。続いて、ｎ型ドーパントとしてリン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入法により、第１のゲート電極形成膜１０７Ａ及び第２のゲート電極形成膜１０７Ｂをそれぞれマスクとして、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３に浅いＮ型ソース・ドレイン拡散層１０８をそれぞれ形成する。
【０１２９】
次に、図１３（ｃ）に示すように、ＣＶＤ法により、半導体基板１００の上に各ゲート電極形成膜１０７Ａ、１０７Ｂを含む全面にわたって、膜厚が５０ｎｍのシリコン窒化膜を堆積し、その後、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、各ゲート電極形成膜１０７Ａ、１０７Ｂの各両側面上に、シリコン窒化膜からなるサイドウォール１０９を形成する。続いて、それぞれサイドウォール１０９が形成されたゲート電極形成膜１０７Ａ、１０７Ｂをマスクとして、リン（Ｐ）又はヒ素（Ａｓ）を用いたイオン注入を行ない、注入された不純物を活性化する熱処理により、第１のＰ型ウェル１０２及び第２のＰ型ウェル１０３における各ゲート電極形成膜１０７Ａ、１０７Ｂのサイドウォール１０９の両側にそれぞれ深いＮ型ソース・ドレイン拡散層１１０を形成する。
【０１３０】
次に、図１３（ｄ）に示すように、深いＮ型ソース・ドレイン拡散層１１０の表面の自然酸化膜を除去した後、スパッタリング法により、半導体基板１００上の全面に膜厚が２０ｎｍのニッケル膜を堆積する。その後、半導体基板１００に対して、窒素雰囲気で温度が３２０℃の第１のＲＴＡを行なって、半導体基板１００を構成するシリコンと該シリコンと接するニッケルとを互いに反応させることにより、深いＮ型ソース・ドレイン拡散層１１０の各上部をニッケルシリサイド化する。続いて、塩酸と過酸化水素水とを混合したエッチング液に半導体基板１００を浸すことにより、少なくとも素子分離領域１０１、各保護膜１０６Ａ、１０６Ｂ及び各サイドウォール１０９の上に残存する未反応のニッケル膜を除去する。その後、半導体基板１００に対して第１のＲＴＡよりも高温の温度が５５０℃の第２のＲＴＡを行なう。これにより、深いＮ型ソース・ドレイン拡散層１１０の各上部に低抵抗のニッケルシリサイド層１１１が形成される。
【０１３１】
次に、図１３（ｅ）に示すように、半導体基板１００の上にシリコン酸化膜からなる層間絶縁膜１１２を各ゲート電極形成膜１０７Ａ、１０７Ｂを覆うように全面にわたって形成し、その後、ＣＭＰ法により、形成した層間絶縁膜１１２に対して各サイドウォール１０９及び各保護膜１０６Ａ、１０６Ｂを露出するまで平坦化する。続いて、リソグラフィ法により、第２の保護膜１０６Ｂにおけるゲート長方向の中央部を覆い且つゲート長方向の両側部を露出する第１のレジストパターン１１３Ｇを形成する。
【０１３２】
次に、図１４（ａ）に示すように、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第１のレジストパターン１１３Ｇをマスクとして第１の保護膜１０６Ａ及び第２の保護膜１０６Ｂに対してドライエッチングを行なって各保護膜１０６Ａ、１０６Ｂを除去することにより、第１のポリシリコン膜１０５Ａ及び第２のポリシリコン膜１０５Ｂのサイドウォール１０９側の両側部を露出する。このとき、第２のポリシリコン膜１０５Ｂ上の中央部（両側部を除く領域）には、第２の保護膜１０６Ｂが残存する。その後、第１のレジストパターン１１３Ｇを除去する。
【０１３３】
次に、図１４（ｂ）に示すように、ＣＶＤ法により、露出した第１のポリシリコン膜１０５Ａ及び第２のポリシリコン膜１０５Ｂを含め層間絶縁膜１１２、第２の保護膜１０６Ｂ及びサイドウォール１０９の上に全面にわたって、膜厚が８０ｎｍのポリシリコン膜１１７を堆積する。続いて、堆積したポリシリコン膜１１７に対してエッチバックを行ない、層間絶縁膜１１２、第２の保護膜１０６Ｂ及びサイドウォール１０９上のポリシリコン膜１１７を除去する。これにより、第１の領域Ａの第１のゲート絶縁膜１０４Ａ上には、第１のポリシリコン膜１１７Ａが形成され、第２の領域Ｂの第２のゲート絶縁膜１０４Ｂ上には、第２のポリシリコン膜１１７Ｂが形成される。ここで、第１のポリシリコン膜１１７Ａは、次の図１４（ｃ）に示すように、第１のポリシリコン膜１０５Ａとポリシリコン膜１１７との積層膜により構成される。一方、第２のポリシリコン膜１１７Ｂは、ゲート長方向の両側部が第２のポリシリコン膜１０５Ｂとポリシリコン膜１１７との積層膜で構成され、その中央部が第２のポリシリコン膜１０５Ｂのみで構成される。
【０１３４】
次に、図１４（ｃ）に示すように、リソグラフィ法により、第２の保護膜１０６Ｂを露出する開口パターンを持つ第２のレジストパターン１１３Ｈを形成する。続いて、形成した第２のレジストパターン１１３Ｈをマスクとして、窒化シリコン及びポリシリコンに対して選択性を持つエッチング条件で、第２の保護膜１０６Ｂをエッチングして除去する。これにより、第１の領域Ａにおける第１のポリシリコン膜１１７Ａの膜厚は、第２の領域Ｂにおける第２のポリシリコン膜１１７Ｂの中央部の膜厚よりも大きくなる。その上、第２のポリシリコン膜１１７Ｂにおけるゲート長方向の両側部には、ポリシリコン膜１１７が残存するため、第２のポリシリコン膜１１７Ｂのゲート長方向の断面は凹状となる。
【０１３５】
次に、図１４（ｄ）に示すように、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１１７Ａ、１１７Ｂの上に全面にわたって、膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して温度が４００℃の窒素雰囲気で第３のＲＴＡを行なって、各ポリシリコン膜１１７Ａ、１１７Ｂと、該ポリシリコン膜１１７Ａ、１１７Ｂと接触する金属膜１１４とを互いに反応させることにより、各ポリシリコン膜１１７Ａ、１１７Ｂをそれぞれフルシリサイド化する。これにより、図１４（ｅ）に示すように、フルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【０１３６】
以上説明したように、第７の実施形態によると、第２の領域Ｂに形成された第２のポリシリコン膜１１７Ｂを第１の領域Ａに形成された第１のポリシリコン膜１１７Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１１７Ｂの中央部の膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制することができる。
【０１３７】
その上、第７の実施形態においては、第６の実施形態と同様に、第２のポリシリコン膜１１７Ｂにおけるサイドウォール１０９と接する両側部に、ポリシリコン膜１１７をエッチバックした際の残存部が形成されるため、サイドウォール１０９の内壁部分で金属膜１１４の膜厚が大きくなったとしても、第２のポリシリコン膜１１７Ｂにおけるサイドウォール１０９と接する両側部の膜厚が実質的に不足することがない。このため、第２のゲート電極１１５ＢをＦＵＳＩ化する際に、サイドウォール１０９の近傍において金属膜１１４を構成するニッケル原子の供給が過剰となることがない。その結果、第２のゲート電極１１５Ｂの両側部がメタルリッチなＦＵＳＩ電極が形成されることを防止することができる。従って、第２のゲート電極１１５Ｂにおけるシリサイド組成の不均一に起因するゲート抵抗のばらつきを抑止できるので、所望のトランジスタ特性を得ることができる。
【０１３８】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【０１３９】
図１５（ａ）〜図１５（ｄ）は本発明の第８の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１４０】
第８の実施形態は、第１の保護膜及び第２の保護膜を除去して第１のポリシリコン膜及び第２のポリシリコン膜を露出する方法として、各保護膜をエッチングにより除去する方法に代えて、ＣＭＰ法により層間絶縁膜及びサイドウォールと同時に除去する構成とする。
【０１４１】
まず、図１５（ａ）は、第１の実施形態と同様にして、半導体基板１００の第１の領域Ａには、両側面上にサイドウォール１０９を有する第１のゲート電極形成膜１０７Ａが形成され、第２の領域Ｂには、両側面上にサイドウォール１０９を有しゲート長が第１のゲート電極形成膜１０７Ａよりも大きい第２のゲート電極形成膜１０７ｂが形成された状態を示している。また、第１のＰ型ウェル１０２における第１のゲート電極形成膜１０７Ａの両側方及び第２のＰ型ウェル１０３における第２のゲート電極形成膜１０７Ｂの両側方には、それぞれ浅いＮ型ソース・ドレイン拡散層１０８及び深いＮ型ソース・ドレイン拡散層１１０が形成され、該深いＮ型ソース・ドレイン拡散層１１０の上部には、ニッケルシリサイド層１１１が形成されている。また、サイドウォール１０９を含め各ゲート電極形成膜１０７Ａ、１０７Ｂが、平坦化された層間絶縁膜１１２により埋め込まれた状態を示している。
【０１４２】
次に、図１５（ｂ）に示すように、ＣＭＰ法により、各ポリシリコン膜１０５Ａ、１０５Ｂを露出するまで、層間絶縁膜１１２、各保護膜１０６Ａ、１０６Ｂ及びサイドウォール１０９を研磨する。このとき、第２の領域Ｂにおいて第２のポリシリコン膜１０５Ｂに、ゲート長方向の中央部分が凹状となる、いわゆるディッシングが生じ易いＣＭＰ条件を用いる。これにより、第２のポリシリコン膜１０５Ｂは、そのゲート長方向の断面形状がサイドウォール１０９の近傍で高く中央部部分が低い凹状となる。
【０１４３】
次に、図１５（ｃ）に示すように、露出した第１のポリシリコン膜１０５Ａ及び第２のポリシリコン膜１０５Ｂに対して酸化シリコン及び窒化シリコンに対して選択性を持つエッチング条件でエッチバックを行なう。その後、スパッタリング法により、層間絶縁膜１１２、サイドウォール１０９及び各ポリシリコン膜１０５Ａ、１０５Ｂの上に全面にわたって、膜厚が５０ｎｍのニッケルからなる金属膜１１４を堆積する。その後、半導体基板１００に対して温度が４００℃の窒素雰囲気でＲＴＡを行なって、各ポリシリコン膜１０５Ａ、１０５Ｂと、該ポリシリコン膜１０５Ａ、１０５Ｂと接触する金属膜１１４とを反応させることにより、各ポリシリコン膜１０５Ａ、１０５Ｂをそれぞれフルシリサイド化する。これにより、図１５（ｄ）に示すように、フルシリサイド（ＦＵＳＩ）化された第１のゲート電極１１５Ａ及び第２のゲート電極１１５Ｂが第１の領域Ａ及び第２の領域Ｂにそれぞれ形成される。
【０１４４】
以上説明したように、第８の実施形態によると、ＣＭＰのディッシングによって、第２の領域Ｂに形成された第２のポリシリコン膜１０５Ｂを第１の領域Ａに形成された第１のポリシリコン膜１０５Ａの膜厚よりも小さくするため、第２の領域Ｂにおける第２のポリシリコン膜１０５Ｂの膜厚に対する金属膜１１４の膜厚との比の値が従来と比べて大きくなる。これにより、第２の領域Ｂにおける第２のゲート電極１１５Ｂのゲート長方向の少なくとも中央部において未反応なポリシリコン領域が残存することがなくなるため、ＦＵＳＩ化が均一に行なわれる。従って、未反応なポリシリコン領域の残存に起因する閾値電圧等の動作特性のばらつきを抑制することができる。
【０１４５】
その上、第８の実施形態においては、第２のポリシリコン膜１０５ＢにＣＭＰのディッシングによって、サイドウォール１０９と接する両側部が残存するため、サイドウォール１０９の内壁部分で金属膜１１４の膜厚が大きくなったとしても、第２のポリシリコン膜１０５Ｂにおけるサイドウォール１０９と接する両側部の膜厚が不足することがない。このため、第２のゲート電極１１５ＢをＦＵＳＩ化する際に、サイドウォール１０９の近傍において金属膜１１４を構成するニッケル原子の供給が過剰となることがない。その結果、第２のゲート電極１１５Ｂの両側部がメタルリッチなＦＵＳＩ電極が形成されることを防止することができる。従って、第２のゲート電極１１５Ｂにおけるシリサイド組成の不均一に起因するゲート抵抗のばらつきを抑止できるので、所望のトランジスタ特性を得ることができる。
【０１４６】
なお、第１〜第８の各実施形態において、各ゲート電極形成膜１０７Ａ、１０７Ｂを構成するシリコン材料としてポリシリコンを用いたが、これに代えて、アモルファスシリコン又はシリコンを含む他の半導体材料を用いてもよい。
【０１４７】
また、第１〜第８の各実施形態において、Ｎ型ＭＩＳＦＥＴを用いて説明したが、Ｐ型ＭＩＳＦＥＴを同様な方法で形成しても同様な効果を得ることができる。但し、この場合は、第１のＰ型ウェル及び第２Ｐ型ウェルの代わりに第１のＮ型ウェル及び第２のＮ型ウェルを形成し、浅いＮ型ソース・ドレイン拡散層及び深いＮ型ソース・ドレイン拡散層の代わりに浅いＰ型ソース・ドレイン拡散層及び深いＰ型ソース・ドレイン拡散層を形成すればよい。
【０１４８】
また、深いＮ型ソース・ドレイン拡散層１１０の上部にニッケルシリサイド層１１１を形成したが、シリサイド用の金属はニッケルに限られず、これに代えて、コバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。
【０１４９】
また、各ゲート電極１１５Ａ、１１５Ｂをシリサイド化する金属膜１１４にニッケルを用いたが、これに代えて、白金を用いてもよい。
【０１５０】
また、サイドウォール１０９には窒化シリコンを用いたが、酸化シリコンと窒化シリコンとの積層体を用いてもよい。
【０１５１】
また、各ゲート絶縁膜１０４Ａ、１０４Ｂには、酸化シリコンを用いたが、例えば、酸化ハフニウム、ハフニウムシリケート又は酸化ジルコニウム等の高誘電体膜、いわゆるｈｉｇｈ−ｋ膜を用いてもよい。
【産業上の利用可能性】
【０１５２】
本発明に係る半導体装置及びその製造方法は、ＭＩＳトランジスタのゲート電極をフルシリサイド化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにすることができ、フルシリサイド（ＦＵＳＩ）化されたゲート電極を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１５３】
【図１】本発明の第１の実施形態に係る半導体装置であるＭＯＳＦＥＴを示す構成断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｅ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｅ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図７】（ａ）〜（ｅ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図８】（ａ）〜（ｅ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図９】（ａ）〜（ｅ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｅ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１２】（ａ）〜（ｅ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１３】（ａ）〜（ｅ）は本発明の第７の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１４】（ａ）〜（ｅ）は本発明の第７の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１５】（ａ）〜（ｄ）は本発明の第８の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１６】従来のＦＵＳＩ化されたゲート電極構造を有する半導体装置を示す構成断面図である。
【図１７】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の構成断面図である。
【図１８】（ａ）及び（ｂ）は従来の半導体装置の製造方法であって、課題を説明する工程順の構成断面図である。
【符号の説明】
【０１５４】
Ａ        第１の領域
Ｂ        第２の領域
５１      第１のＮ型ＭＩＳトランジスタ
５２      第２のＮ型ＭＩＳトランジスタ
１００    半導体基板
１０１    素子分離領域
１０２    第１のＰ型ウェル
１０３    第２のＰ型ウェル
１０４    ゲート絶縁膜形成膜
１０４Ａ  第１のゲート絶縁膜
１０４Ｂ  第２のゲート絶縁膜
１０５    ポリシリコン膜
１０５Ａ  第１のポリシリコン膜
１０５Ｂ  第２のポリシリコン膜
１０６    保護膜形成膜
１０６Ａ  第１の保護膜
１０６Ｂ  第２の保護膜
１０７Ａ  第１のゲート電極形成膜
１０７Ｂ  第２のゲート電極形成膜
１０８    浅いＮ型ソース・ドレイン拡散層
１０９    サイドウォール
１１０    深いＮ型ソース・ドレイン拡散層
１１１    ニッケルシリサイド層
１１２    層間絶縁膜
１１３Ａ  レジストパターン
１１３Ｂ  レジストパターン
１１３Ｃ  レジストパターン
１１３Ｄ  レジストパターン
１１３Ｅ  第１のレジストパターン
１１３Ｆ  第２のレジストパターン
１１３Ｇ  第１のレジストパターン
１１３Ｈ  第２のレジストパターン
１１４    金属膜
１１５Ａ  第１のゲート電極
１１５Ｂ  第２のゲート電極
１１６    ポリシリコン膜
１１６Ａ  第１のポリシリコン膜
１１６Ｂ  第２のポリシリコン膜
１１７    ポリシリコン膜
１１７Ａ  第１のポリシリコン膜
１１７Ｂ  第２のポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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