(57)【要約】【課題】  新規な構成を有する固体撮像モジュールを提供する。【解決手段】  固体撮像モジュールは、演算増幅器を含む、固体撮像素子の基板電圧制御手段と、電圧パルスを発生させるパルス発生回路とを有し、前記演算増幅器の出力段は、ＰＭＯＳトランジスタ、ダイオード、及びＮＭＯＳトランジスタを含み、ＰＭＯＳトランジスタのドレインとダイオードのアノードとが接続され、ダイオードのカソードとＮＭＯＳトランジスタのドレインとが接続されており、ＰＭＯＳトランジスタ、ダイオード、及びＮＭＯＳトランジスタは、同一の半導体基板に形成されており、パルス発生回路は、ダイオードのカソードに電圧パルスを印加する。【選択図】  図２
2007081943.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器を含む、固体撮像素子の基板電圧制御手段と、
電圧パルスを発生させるパルス発生回路と
を有し、
前記演算増幅器の出力段は、ＰＭＯＳトランジスタ、ダイオード、及びＮＭＯＳトランジスタを含み、該ＰＭＯＳトランジスタのドレインと該ダイオードのアノードとが接続され、該ダイオードのカソードと該ＮＭＯＳトランジスタのドレインとが接続されており、該ＰＭＯＳトランジスタ、ダイオード、及びＮＭＯＳトランジスタは、同一の半導体基板に形成されており、
前記パルス発生回路は、前記ダイオードのカソードに電圧パルスを印加する固体撮像モジュール。
【請求項２】
前記ダイオードは、前記半導体基板の表面に形成されたｐ型領域と、該ｐ型領域中に互いに離れて形成された第１及び第２のｎ型領域とから構成されるラテラルバイポーラ構造を有し、ベース・コレクタ直結型ダイオードである請求項１に記載の固体撮像モジュール。
【請求項３】
前記第２のｎ型領域は、前記第１のｎ型領域を取り囲むように配置されている請求項１または２に記載の固体撮像モジュール。
【請求項４】
さらに、前記ダイオードのカソードに接続された前記ＮＭＯＳトランジスタのドレインに電圧パルスが印加されるタイミングに同期して、該ＮＭＯＳトランジスタのゲートに印加される電圧を上昇させる制御回路を有する請求項１〜３のいずれかに記載の固体撮像モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像モジュールに関し、特に、電荷結合素子型固体撮像素子の有する光電変換素子を電子シャッタによりリセットするための固体撮像モジュールに関する。
【背景技術】
【０００２】
固体撮像素子として、電荷結合素子（ＣＣＤ）エリアセンサが用いられている。ＣＣＤエリアセンサは、例えば、ｎ型の半導体基板にｐ型のウェル領域（ｐウェル）を形成し、ｐウェル中に光電変換素子（フォトダイオード）や電荷転送路を形成することにより作製される。光電変換素子が、入射光量に応じた量の電荷を蓄積する。
【０００３】
光電変換素子に蓄積される電荷量は、基板に印加するオーバーフロードレイン（ＯＦＤ）電圧により制御される。ＯＦＤ電圧が低いほど蓄積電荷量が多くなり、ＯＦＤ電圧が高いほど蓄積電荷量が少なくなる。ＯＦＤ電圧は、例えば１０Ｖ程度に設定される。
【０００４】
基板の電位を極端に高くすることにより（例えば３０〜４０Ｖとすることにより）、光電変換素子に蓄積された電荷すべてを基板に排出することができる（電子シャッタ）。露光の開始時に、電子シャッタにより光電変換素子がリセットされる。電子シャッタ動作時には、ＯＦＤ電圧に電圧パルスを重畳した高い電圧（これをシャッタ電圧と呼ぶこととする）が基板に印加される。重畳される電圧パルスの振幅は、例えば２０Ｖ程度に設定される。
【０００５】
図１２は、ＣＣＤエリアセンサにＯＦＤ電圧及びシャッタ電圧を印加する固体撮像モジュールの回路の例を示す。図１２に示す回路は、直流（ＤＣ）バイアス発生用の抵抗ブリーダＢと、ダイオードＤ１と、交流（ＡＣ）結合用の容量Ｃ１と、クロックドライバ回路ＣＤとを含んで構成される。抵抗ブリーダＢと基板ＮＳＵＢとの間に、抵抗ブリーダＢ側にアノードが配置され、基板ＮＳＵＢ側にカソードが配置されるように、ダイオードＤ１が挿入されている。
【０００６】
露光中は、クロックドライバＣＤの出力電圧が低レベルとなっており、抵抗ブリーダＢの有する抵抗Ｒ１及びＲ２で定まるＯＦＤ電圧が、基板ＮＳＵＢに印加される。
【０００７】
光電変換素子から電荷の読み出しが行われた後、次の露光が開始される直前に、クロックドライバＣＤの出力電圧が高レベルとなる。容量結合により、クロックドライバＣＤの出力電圧がＯＦＤ電圧に重畳されて、シャッタ電圧が生成される。
【０００８】
電子シャッタ動作時には、ダイオードＤ１に逆バイアス電圧が印加され、ダイオードＤ１がオフになり、抵抗ブリーダＢと基板ＮＳＵＢとが電気的に分離される仕組みになっている。
【０００９】
抵抗ブリーダから基板ＮＳＵＢに印加されるＯＦＤ電圧のレベルが、光電変換素子の飽和出力電荷量を定める。ＯＦＤ電圧レベルと飽和出力電荷量との関係は、製造工程におけるばらつきにより変化するので、ＣＣＤエリアセンサの製造において、抵抗ブリーダ及びヒューズをエリアセンサと同一チップに内蔵し、出荷検査時に、個体ごとに固有のＯＦＤ電圧となるよう調整する場合が多い。
【００１０】
図１２を参照して説明したような回路を用いる場合、ダイオードＤ１の電圧降下（Ｖｆ）を見込んでＤＣ電圧を設定する必要がある。しかし、ダイオードＤ１の電圧降下は個体ごとのばらつきがあり、さらに温度によっても変化する。これに起因して、ＯＦＤ電圧レベルの精度を高めることが難しい。ブリーダ抵抗の制度を高めても、出力電圧の精度は必ずしも高まらない。
【００１１】
【特許文献１】特開２００２−２６２１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
電子シャッタ動作時に、３０〜４０Ｖに達する高い電圧が用いられる。固体撮像モジュールを、ＭＯＳトランジスタを用いて構成したい場合がある。
【００１３】
本発明の一目的は、耐圧を特に高めたＭＯＳトランジスタを用いることなく作製が可能な固体撮像モジュールを提供することである。
【００１４】
本発明の他の目的は、新規な構成を有する固体撮像モジュールを提供することである。
【課題を解決するための手段】
【００１５】
本発明の第１の観点によれば、演算増幅器を含む、固体撮像素子の基板電圧制御手段と、電圧パルスを発生させるパルス発生回路とを有し、前記演算増幅器の出力段は、ＰＭＯＳトランジスタ、ダイオード、及びＮＭＯＳトランジスタを含み、該ＰＭＯＳトランジスタのドレインと該ダイオードのアノードとが接続され、該ダイオードのカソードと該ＮＭＯＳトランジスタのドレインとが接続されており、該ＰＭＯＳトランジスタ、ダイオード、及びＮＭＯＳトランジスタは、同一の半導体基板に形成されており、前記パルス発生回路は、前記ダイオードのカソードに電圧パルスを印加する固体撮像モジュールが提供される。
【００１６】
本発明の第２の観点によれば、第１の観点の固体撮像素子において、さらに、前記ダイオードのカソードに接続された前記ＮＭＯＳトランジスタのドレインに電圧パルスが印加されるタイミングに同期して、該ＮＭＯＳトランジスタのゲートに印加される電圧を上昇させる制御回路を有する固体撮像モジュールが提供される。
【発明の効果】
【００１７】
第１の観点の固体撮像モジュールでは、ダイオードのカソードが供給する出力に、電圧パルスを重畳させることにより、シャッタ電圧が得られる。シャッタ電圧に起因する順バイアス電流がＰＭＯＳトランジスタに流れることを、ダイオードが抑制する。ＰＭＯＳトランジスタ、ダイオード、ＮＭＯＳトランジスタを同一の半導体基板に形成することにより、例えばダイオードを外付けする場合に比べて、部品数が減らせる。
【００１８】
第２の観点の固体撮像モジュールでは、ＮＭＯＳトランジスタのゲートに印加される電圧を制御回路が上昇させることにより、ＮＭＯＳトランジスタにおけるゲート・ドレイン電圧差が耐圧を超えることを抑制できる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施例による固体撮像モジュールの説明に先立ち、先の提案による固体撮像モジュールについて説明する。図８は、先の提案による固体撮像モジュール１と、固体撮像モジュール１で駆動される固体撮像素子（電荷結合素子（ＣＣＤ）エリアセンサ）２とを含んで構成される固体撮像装置を示すブロック図である。
【００２０】
固体撮像モジュール１は、オーバーフロードレイン（ＯＦＤ）制御回路３１及びパルス発生回路３２を含んで構成される。ＯＦＤ制御回路３１及びパルス発生回路３２は、同一の半導体基板に形成される。
【００２１】
ＣＣＤエリアセンサ２からアナログ出力電圧ＯＦＤＩが、ＯＦＤ制御回路３１に入力される。ＯＦＤ制御回路３１は、ＯＦＤＩに基づいてＯＦＤ電圧ＯＦＤＯを生成し、ＯＦＤＯが、ＣＣＤエリアセンサ２に印加される。ＯＦＤＯは、例えば１０Ｖ程度である。
【００２２】
パルス発生回路３２が、電圧パルスＳＵＢＯを出力する。電圧パルスＳＵＢＯの振幅は、２０Ｖ以上である。パルス発生回路３２の出力とＯＦＤ制御回路３１の出力との間に容量１１が挿入されており、電圧パルスＳＵＢＯが、容量結合によりＯＦＤＯに重畳される。電圧パルスＳＵＢＯがＯＦＤＯに重畳されることにより、シャッタ電圧が生成される。シャッタ電圧は、例えば３０〜４０Ｖである。
【００２３】
パルス発生回路３２に、高い電源電圧（これをＶＨとする）と低い電源電圧（これをＶＬとする）とが供給されている。高電源電圧ＶＨは例えば１８Ｖであり、低電源電圧ＶＬは例えば−１０Ｖである。電圧をＶＬとＶＨとの間で振幅させることにより、電圧パルスＳＵＢＯが生成される。
【００２４】
制御クロックが、ＯＦＤ制御回路３１及びパルス発生回路３２に入力され、ＯＦＤ制御回路３１及びパルス発生回路３２の動作タイミングを制御する。
【００２５】
次に、図９を参照して、ＯＦＤ制御回路３１の構成について説明する。ＯＦＤ制御回路３１は、電圧増幅型の増幅回路３と、スイッチ回路４とを含む。増幅回路３は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを用いて構成されている。増幅回路３の非反転入力電圧がＯＦＤＩであり、出力電圧がＯＦＤＸである。出力電圧ＯＦＤＸが反転入力電圧として負帰還されることにより、ＯＦＤＸが、入力電圧ＯＦＤＩと等しくなるように制御される。
【００２６】
増幅回路３の出力段は、一般に、例えばインバータ回路で構成される。このインバータ回路の出力ＯＦＤＸを直接エリアセンサに対する出力ＯＦＤＯとすると、以下のような不具合が生じうる。
【００２７】
インバータ回路中のＰＭＯＳトランジスタについて考え、ＰＭＯＳトランジスタのドレインがｎ型のウェル領域（ｎウェル）中に形成されており、ｎウェルが高電源電圧ＶＨに接続されているとする。ＰＭＯＳトランジスタのドレインから出力が供給される。
【００２８】
電子シャッタ動作時には、ＰＭＯＳトランジスタのドレインに、高電源電圧ＶＨよりも高いシャッタ電圧が印加される。このため、ＰＭＯＳトランジスタのドレインからｎウェルに順方向電流が流れる。この順方向電流は、シャッタ電圧の低下を招く。
【００２９】
そこで、電子シャッタ動作時に増幅回路３と出力端子ＯＦＤＯとを電気的に遮断するために、スイッチ回路４が設けられている。スイッチ回路として、一般に、ダイオードや、ＣＭＯＳにより構成した回路等が用いられる。先の提案によるＯＦＤ制御回路３１では、ＣＭＯＳによりスイッチ回路４を構成する。
【００３０】
ＯＦＤＸが、スイッチ回路４に入力される。スイッチ回路４の出力電圧がＯＦＤＯである。電子シャッタ動作時に、ＯＦＤ電圧ＯＦＤＯに電圧パルスが重畳される。
【００３１】
次に、図１０を参照して、スイッチ回路４の構成について説明する。以下に説明するように、スイッチ信号ＯＥが高レベルのとき、スイッチ回路４はオンとなり、スイッチ信号ＯＥが低レベルのとき、スイッチ回路４はオフとなる。
【００３２】
スイッチ回路４は、１０Ｖ〜３０Ｖ（または４０Ｖ）程度の高電圧を扱うので、制御信号も高電圧とするため、レベルシフト回路５を用いる。レベルシフト回路５の入力がスイッチ信号ＯＥであり、出力がスイッチ信号ＯＥＨである。スイッチ信号ＯＥの高レベルは、例えば２．５〜５Ｖである。レベルシフト回路５は、高レベルのスイッチ信号ＯＥが入力されたとき、それを高電源電圧ＶＨに変換して出力する。また、低レベルのスイッチ信号ＯＥが入力されたとき、レベルシフト回路５は接地電位を出力する。
【００３３】
ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４が、インバータ回路を構成する。ＮＭＯＳトランジスタＭ４のソースが接地されており、ＰＭＯＳトランジスタＭ３のソースがＯＦＤＯに接続されている。このインバータ回路の入力がスイッチ信号ＯＥＨであり、相補形出力がスイッチ信号ＯＥＨＢである。
【００３４】
ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のソースとが接続され、ＰＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ２のドレインとが接続されて、アナログスイッチを構成している。ＰＭＯＳトランジスタＭ１のソースとバルクがＯＦＤＯに接続され、ＮＭＯＳトランジスタＭ２のバルクが接地されている。
【００３５】
ＰＭＯＳトランジスタＭ１のゲートにスイッチ信号ＯＥＨＢが印加され、ＮＭＯＳトランジスタＭ２のゲートにスイッチ信号ＯＥＨが印加される。ＰＭＯＳトランジスタＭ１のドレイン及びＮＭＯＳトランジスタＭ２のソースに、増幅回路３からの出力電圧ＯＦＤＸが印加される。ＰＭＯＳトランジスタＭ１のソース及びＮＭＯＳトランジスタＭ２のドレインと、ＰＭＯＳトランジスタＭ３のソースとが接続され、この接続点が出力電圧ＯＦＤＯを供給する。
【００３６】
スイッチ信号ＯＥが高レベルのとき、スイッチ信号ＯＥＨは高電源電圧ＶＨと等しく、トランジスタＭ３はオフとなり、トランジスタＭ４がオンとなり、スイッチ信号ＯＥＨＢは接地電位となる。
【００３７】
このとき、仮にＯＦＤＸ及びＯＦＤＯの電位が接地電位に近いレベルであれば、トランジスタＭ１については、ゲート・ソース間電圧ＶＧＳ１が小さくなり、オン抵抗は大きくなる。一方、トランジスタＭ２については、ゲート・ソース間電圧ＶＧＳ２は大きくなり、オン抵抗は小さくなる。このため、この電位レベルでは、トランジスタＭ１よりトランジスタＭ２の方が低インピーダンスであり、トランジスタＭ２がスイッチ動作に支配的となる。これにより、ＯＦＤＯがＯＦＤＸと等しい電位にされる。
【００３８】
ＯＦＤＸの電位が上昇すれば、出力ＯＦＤＯの電位も上昇し、ＶＧＳ２が小さくなり、またＭＯＳトランジスタ特有のバックバイアス効果により、トランジスタＭ２の閾値が上がってオン抵抗は大きくなり、ある電位以上ではオフとなる。一方、トランジスタＭ１では、ＶＧＳ１が大きくなり、オン抵抗が下がる。このため、トランジスタＭ１がスイッチ動作に支配的となる。これにより、ＯＦＤＯがＯＦＤＸと等しい電位にされる。
【００３９】
ＯＦＤ電圧を１０Ｖ程度とするとき、トランジスタＭ２よりトランジスタＭ１が低インピーダンスとなり、トランジスタＭ１がスイッチ動作上支配的となることにより、ＯＦＤＯがＯＦＤＸと等しい電位に制御される。
【００４０】
スイッチ信号ＯＥが低レベルのとき、スイッチ信号ＯＥＨは接地電位となり、ＮＭＯＳトランジスタＭ４はオフとなる。トランジスタＭ３については、ＯＦＤＯの電位がＰＭＯＳトランジスタの閾値ＶＴＰより高い電位であればゲート・ソース間電圧ＶＧＳ３が閾値より大きくなるのでオンとなり、ＯＥＨＢはＯＦＤＯと等しい電位となる。トランジスタＭ２はＶＧＳ２が０Ｖ以下となるのでオフとなり、トランジスタＭ１はＶＧＳ１が０Ｖとなるのでオフとなる。
【００４１】
また、ＯＦＤＯの電位がＶＴＰ以下であっても、ＯＥＨＢの電位は接地電位とＯＦＤＯ電位の中間電位となるため、ＶＧＳ１はＶＴＰより大きくなることは無くトランジスタＭ１はオフとなる。この状態にあるとき、入力ＯＦＤＸとＯＦＤＯがほぼ等しい、あるいは、ＯＦＤＯがＯＦＤＸより高い電圧であれば、両信号間は電気的に遮断される。
【００４２】
ただし、ＯＦＤＯの電位がＯＦＤＸより低くなる方向へ振れようとすると、ＰＭＯＳトランジスタを構成するドレインとバルク間の寄生ダイオードの順方向閾値を超えたとき、トランジスタＭ１においてＯＦＤＸからＯＦＤＯへ順方向電流が流れ始め、ある一定電圧以下に下がることが抑えられる状態が生じる。しかし、ＣＣＤの実使用上はＯＦＤＯの電位をＯＦＤＸより高電位にした状態でスイッチをオフとしているために、これは問題とならない。
【００４３】
電子シャッタ動作時に、スイッチ回路４はオフとなり、ＳＵＢＯの電位がＶＬからＶＨへ変位するため、ＯＦＤＯはＶＨを超えて高電位に振れる（ここで、ＳＵＢＯが重畳された電圧もＯＦＤＯと呼んでいる）。この時、トランジスタＭ３がオンであるので、ＯＥＨＢも上昇してＯＦＤＯと同電位となる。このためトランジスタＭ１について、ＶＧＳ１が０Ｖに保たれオンとなることがない。トランジスタＭ２についてもオフ状態が保たれる。よって、ＯＦＤＸをスイッチオフ前の電位に保ち、シャッタ電圧を規定値まで昇圧することができる。
【００４４】
なお、ＮＭＯＳトランジスタＭ２のバルクをＯＦＤＸに接続することもできる。この場合、ソースがＯＦＤＸ、ドレインがＯＦＤＯとなり、バックバイアス効果が無くなり閾値は一定に保たれる。また、トランジスタＭ１の場合と同様にＯＦＤＯがＯＦＤＸの電位よりも下がるとＯＦＤＸからＯＦＤＯへの順方向電流が流れることになる。なお、バルクの電位が任意にできるかどうかはプロセスの構成にも依存する。
【００４５】
ＭＯＳトランジスタＭ１〜Ｍ４及びレベルシフト回路５の出力は高電源電圧を使用できる高耐圧ＭＯＳトランジスタにより可能となる。スイッチ回路４に用いる高耐圧ＭＯＳトランジスタは、高電源電圧を元々使用しているパルス発生回路３２で使用される高耐圧ＭＯＳと同一プロセスで形成可能である。先の提案によるスイッチ回路４は、パルス発生回路３２と同一の半導体基板に形成することができる。
【００４６】
以上説明した先の提案による固体撮像モジュールのＯＦＤ制御回路は、作製の容易さが、半導体基板の導電型やＭＯＳトランジスタの耐圧に依存する。これについて以下具体的に、図１１（Ａ）及び図１１（Ｂ）を参照して説明する。
【００４７】
図１１（Ａ）及び図１１（Ｂ）は、図１０に示したスイッチ回路４のうち、ＭＯＳトランジスタＭ１、Ｍ２の部分を示す。ＭＯＳトランジスタＭ１はＰＭＯＳトランジスタであり、ＭＯＳトランジスタＭ２はＮＭＯＳトランジスタである。
【００４８】
まず、図１１（Ａ）を参照して、ｐ型基板にＭＯＳトランジスタＭ１、Ｍ２が形成される場合について説明する。上述の先の提案による固体撮像モジュールでは、基板としてｐ型基板が用いられ、ｐ型基板にＭＯＳトランジスタＭ１、Ｍ２が形成される。
【００４９】
ＰＭＯＳトランジスタＭ１は、ｐ型基板にｎ型領域であるウェル（ｎウェル）を形成し、ｎウェル中にｐ型領域であるソース及びドレインを形成することによって作製される。ＮＭＯＳトランジスタＭ２は、ｐ型基板にｎ型領域であるソース及びドレインを形成することによって作製される。ＰＭＯＳトランジスタＭ１のソースとｎウェルとが接続されており、ｐ型基板は接地されている。
【００５０】
電子シャッタ動作時に、ＰＭＯＳトランジスタＭ１のソースがシャッタ電圧となる。ここで、シャッタ電圧が３８Ｖであるとする。ＰＭＯＳトランジスタＭ１のソースとｎウェルとは接続されており等電位となる。これにより、電子シャッタ動作時に、ＰＭＯＳトランジスタＭ１のソースとｎウェルとの間に順バイアス電圧が印加されることが防止される。
ｐ型基板上のＰＭＯＳトランジスタは、ｎウェルにより他のＰＭＯＳトランジスタと素子分離されるので、ソースとｎウェルとを接続できる。
【００５１】
次に図１１（Ｂ）を参照して、ｎ型基板にＭＯＳトランジスタＭ１、Ｍ２が形成される場合について説明する。ＰＭＯＳトランジスタＭ１は、ｎ型基板にｐ型領域であるソース及びドレインを形成することによって作製される。ＮＭＯＳトランジスタＭ２は、ｎ型基板にｐ型領域であるウェル（ｐウェル）を形成し、ｐウェル中にｎ型領域であるソース及びドレインを形成することによって作製される。ＮＭＯＳトランジスタＭ２のｐウェルが接地されており、ｎ型基板に高電源電圧ＶＨ（例えば１５Ｖ）が印加されている。
【００５２】
電子シャッタ動作時に、ＰＭＯＳトランジスタＭ１のソースがシャッタ電圧となる。シャッタ電圧は高電源電圧ＶＨより高いので、電子シャッタ動作時に、ＰＭＯＳトランジスタＭ１のソースとｎ型基板との間に順バイアス電圧が印加されることになる。ｎ型基板上のＰＭＯＳトランジスタは、ウェルがないことにより、他のＰＭＯＳトランジスタとバックゲート（この場合は基板）を共用するので、素子分離できない。
【００５３】
ＮＭＯＳトランジスタＭ２がｐ型基板に形成されている場合及びｎ型基板のｐウェル中に形成されている場合の双方で、電子シャッタ動作時に、ＮＭＯＳトランジスタＭ２のドレインがシャッタ電圧となるので、ＮＭＯＳトランジスタＭ２のドレインとバックゲートとの間に３８Ｖの電圧が印加される。
【００５４】
以上説明したように、ＰＭＯＳトランジスタＭ１がｎ型基板に形成される場合、電子シャッタ動作時にＰＭＯＳトランジスタＭ１に順バイアス電圧が印加されやすい。また、シャッタ電圧が例えば３８Ｖであるとすると、ＮＭＯＳトランジスタＭ２の耐圧は３８Ｖ以上必要となる。ＮＭＯＳトランジスタＭ２の耐圧が例えば４０Ｖであれば問題ないが、耐圧が例えば３０Ｖである場合は素子が破壊される可能性がある。
【００５５】
ｎ型基板を用いる場合でも作製が容易な固体撮像モジュールが望まれる。また、ＭＯＳトランジスタの耐圧が低くても（例えば３０Ｖ以下であっても）作製が容易な固体撮像モジュールが望まれる。
【００５６】
次に、本発明の実施例による固体撮像モジュールについて説明する。実施例による固体撮像モジュールは、先の提案による固体撮像モジュールとＯＦＤ制御回路の構成が異なる。
【００５７】
図１は実施例による固体撮像モジュール１０１と、固体撮像モジュール１０１で駆動される固体撮像素子（ＣＣＤエリアセンサ）１０２とを含んで構成される固体撮像装置を示すブロック図である。
【００５８】
固体撮像モジュール１０１は、ＯＦＤ制御回路１３１及びパルス発生回路１３２を含んで構成される。ＯＦＤ制御回路１３１及びパルス発生回路１３２は、同一の半導体基板に形成することができる。ＯＦＤ制御回路１３１及びパルス発生回路１３２が形成される基板として、例えばｎ型基板が用いられる。
【００５９】
ＯＦＤ制御回路１３１は、ＯＦＤ増幅回路１３１ａとダイオード１３１ｂとを含む。ダイオード１３１ｂは、ＯＦＤ増幅回路１３１ａと同一の半導体基板に形成されている。
【００６０】
ＯＦＤ増幅回路１３１ａは、電流出力型の演算増幅器である。ＯＦＤ増幅回路１３１ａに、ＣＣＤエリアセンサ１０２からのアナログ出力信号ＯＦＤＩが入力され、ＯＦＤ増幅回路１３１ａから電圧ＯＦＤＸが出力される。ＯＦＤ増幅回路１３１ａの出力がダイオード１３１ｂのアノードに接続され、ダイオード１３１ｂのカソードからＯＦＤＯが出力される。ＯＦＤＯをＯＦＤ増幅回路１３１ａにフィードバックすることにより、ＯＦＤＯがＯＦＤＩと等しい電圧に制御される。ＯＦＤＯは、１０〜１２Ｖ程度（例えば１０Ｖ）である。
【００６１】
ＯＦＤ増幅回路１３１ａの出力ＯＦＤＸとして、ダイオード１３１ｂの閾値電圧分だけＯＦＤＯより高い電圧が出力される。ダイオード１３１ｂの閾値電圧が例えば０．７Ｖであるとき、ＯＦＤＯに０．７Ｖを加算した値がＯＦＤＸである。
【００６２】
パルス発生回路１３２が、電圧パルスＳＵＢＯを出力する。電圧パルスＳＵＢＯの振幅は、２０Ｖ以上である。パルス発生回路１３２の出力とＯＦＤ制御回路３１の出力との間に容量１１１が挿入されており、電圧パルスＳＵＢＯが、容量結合によりＯＦＤＯに重畳される。電圧パルスＳＵＢＯがＯＦＤＯに重畳されることにより、シャッタ電圧が生成される。シャッタ電圧は、例えば３０〜４０Ｖである。
【００６３】
パルス発生回路１３２に、高電源電圧ＶＨと低電源電圧ＶＬとが供給されている。高電源電圧ＶＨは例えば１８Ｖであり、低電源電圧ＶＬは例えば−１０Ｖである。電圧をＶＬとＶＨとの間で振幅させることにより、電圧パルスＳＵＢＯが生成される。電子シャッタ動作時、ダイオード１３１ｂにより、ＯＦＤＯとＯＦＤＸとが、フィードバック経路以外で電気的に遮断される。
【００６４】
次に図２を参照して、ＯＦＤ増幅回路１３１ａについてさらに説明する。ＯＦＤ増幅回路１３１ａは、複数のＭＯＳトランジスタＭ１０１〜Ｍ１１１を含んで構成される。
【００６５】
ＭＯＳトランジスタＭ１０３〜Ｍ１０７を含んで入力段の増幅器が構成される。ＮＭＯＳトランジスタＭ１０３とＭ１０４とを含んで差動対が構成される。演算増幅器の正入力に相当するのがＮＭＯＳトランジスタＭ１０４のゲートであり、負入力に相当するのがＮＭＯＳトランジスタＭ１０３のゲートである。ＮＭＯＳトランジスタＭ１０７が、差動対に電流を供給する電流源として機能する。ＮＭＯＳトランジスタＭ１０３及びＭ１０４のソースとＮＭＯＳトランジスタＭ１０７のドレインとが、相互に接続されている。
【００６６】
互いに直列に接続されたＰＭＯＳトランジスタＭ１０９及びＭ１１１と、ダイオード１３１ｂと、互いに直列に接続されたＮＭＯＳトランジスタＭ１０１及びＭ１０２とを含んで、出力段の増幅器が構成される。ＰＭＯＳトランジスタＭ１１１のドレインとＮＭＯＳトランジスタＭ１１１のドレインとが、ダイオード１３１ｂを介して接続されている。ＰＭＯＳトランジスタＭ１１１のドレインにダイオード１３１ｂのアノードが接続され、ＮＭＯＳトランジスタＭ１１１のドレインにダイオード１３１ｂのカソードが接続される。
【００６７】
ＰＭＯＳトランジスタＭ１１１のドレインの出力がＯＦＤＸであり、ダイオード１３１ｂの出力がＯＦＤＯである。ＯＦＤＯが、ＮＭＯＳトランジスタＭ１０１のドレインと、ＮＭＯＳトランジスタＭ１０３のゲートとに入力される。ＯＦＤＩが、ＮＭＯＳトランジスタＭ１０４のゲートに入力される。
【００６８】
ダイオード１３１ｂの出力ＯＦＤＯが、ＮＭＯＳトランジスタＭ１０３のゲートに入力されており、フィードバックがかかった状態である。このため、温度や電源電位が変動しても、ダイオード１３１ｂの出力ＯＦＤＯが、ＯＦＤ増幅回路１３１ａの正入力（基準電圧）ＯＦＤＩと等しい電圧となるように制御される。
【００６９】
フィードバック経路中にダイオード１３１ｂが配置されており、ダイオード１３１ｂの電圧降下の影響を織り込んで出力ＯＦＤＯが制御される。このため、ＯＦＤ電圧を精度良く制御できる。
【００７０】
スイッチ回路ＳＷ１が、ＮＭＯＳトランジスタ１０１及びＭ１０７のそれぞれのゲートに印加される電圧を切り替える。例えば中央演算装置（ＣＰＵ）を用いて構成される制御装置Ｃが、スイッチ回路ＳＷ１を制御する。制御装置Ｃはまた、パルス発生回路１３２を制御する。電源電圧生成回路Ｐが、通常の電源電圧（例えば３Ｖ）と接地電位とに基づいて、高電源電圧ＶＨと低電源電圧ＶＬとを生成する。
【００７１】
各ＭＯＳトランジスタの耐圧が３０Ｖであり、閾値電圧Ｖｔｈが２．５Ｖであり、飽和電圧が０．５Ｖであるとする。また、シャッタ電圧を３８Ｖとする。電子シャッタ動作時に、ＮＭＯＳトランジスタＭ１０１のドレイン及びＮＭＯＳトランジスタＭ１０３のゲートに、シャッタ電圧が印加される。シャッタ電圧３８Ｖは、ＮＭＯＳトランジスタＭ１０１及びＭ１０３の耐圧３０Ｖよりも高い。
【００７２】
なお、電子シャッタ動作時に、ダイオード１３１ｂがアノード側とカソード側とを電気的に分離するので、ＰＭＯＳトランジスタＭ１１１に、シャッタ電圧に起因する順バイアス電流が流れることを防止できる。
【００７３】
次に、図３（Ａ）を参照して、ＭＯＳトランジスタＭ１０１に耐圧よりも高い電圧が印加されないようにする方法について説明する。電子シャッタ動作時以外の状態を、通常動作時と呼ぶこととする。
【００７４】
ＭＯＳトランジスタＭ１０１及びＭ１０２の閾値電圧Ｖｔｈが２．５Ｖであり飽和電圧が０．５Ｖであるので、通常動作時に例えば、ＭＯＳトランジスタＭ１０１及びＭ１０２のゲート・ソース電圧差がそれぞれ３．０Ｖとなり、ドレイン・ソース電圧差がそれぞれ０．５Ｖとなる。つまり通常動作時に、例えば、ＭＯＳトランジスタＭ１０２のゲート電圧が３．０Ｖとなり、ＭＯＳトランジスタＭ１０２のドレイン電圧が０．５Ｖとなり、ＭＯＳトランジスタＭ１０１のゲート電圧が３．５Ｖとなり、ＭＯＳトランジスタＭ１０１のドレイン電圧が１．０Ｖとなる。
【００７５】
図３（Ａ）に示すように、電子シャッタ動作時に、ＭＯＳトランジスタＭ１０１のドレインにシャッタ電圧が印加される。シャッタ電圧が印加されるタイミングと同時に（またはそのタイミングより少し前に）、ＭＯＳトランジスタＭ１０１のゲート電圧を、高電源電圧ＶＨ（１８Ｖ）まで上昇させる。制御装置Ｃが、ゲート電圧の上昇をシャッタ電圧の印加と同期させる。
【００７６】
ＭＯＳトランジスタＭ１０１のゲート電圧を上昇させても、ＭＯＳトランジスタＭ１０１には電子シャッタ動作前と等しい電流が流れるので、ＭＯＳトランジスタＭ１０１のゲート・ソース電圧差は電子シャッタ動作前と同様の３．０Ｖに保たれる。このため、ＭＯＳトランジスタＭ１０１のソース電圧は、ゲート電圧１８Ｖとゲート・ソース電圧差３Ｖとの差である１５Ｖとなる。従って、ＭＯＳトランジスタＭ１０１のドレイン・ソース電圧差は、ドレイン電圧３８Ｖとソース電圧１５Ｖの差である２３Ｖとなる。これはＭＯＳトランジスタＭ１０１の耐圧３０Ｖ以下である。
【００７７】
仮に、ＭＯＳトランジスタＭ１０１のゲート電圧を電子シャッタ動作時に変化させず、３．５Ｖに保ったとする。この場合、ＭＯＳトランジスタＭ１０１のソース電圧が０．５Ｖに保たれるので、ＭＯＳトランジスタＭ１０１のドレイン・ソース電圧差は、ドレイン電圧３８Ｖとソース電圧０．５Ｖの差である３７．５Ｖとなる。これはＭＯＳトランジスタＭ１０１の耐圧３０Ｖを超えている。
【００７８】
このように、ＭＯＳトランジスタＭ１０１のドレインにシャッタ電圧が印加されるタイミングに同期して、ＭＯＳトランジスタＭ１０１のゲートに印加する電圧を上昇させることにより、そうしない場合に比べてドレイン・ソース電圧差を減少させることができるので、ドレイン・ソース電圧差を耐圧以下に抑えることが可能となる。
【００７９】
ＭＯＳトランジスタＭ１０１のゲート電圧を上昇させることにより、ＭＯＳトランジスタＭ１０１のソース電圧が上昇する。すなわち、ＭＯＳトランジスタＭ１０２のドレイン・ソース電圧差が拡大するが、ＭＯＳトランジスタＭ１０２のドレイン・ソース電圧差は、ＭＯＳトランジスタＭ１のゲート電圧（高電源電圧ＶＨ）で制限されるので、耐圧以下に留まる。
【００８０】
図３（Ａ）を参照して説明した例では、ＭＯＳトランジスタＭ１０１のドレインに印加され、ＭＯＳトランジスタの耐圧より高い電圧を、双方が耐圧以下であるＭＯＳトランジスタＭ１０１のドレイン・ソース電圧差とＭＯＳトランジスタＭ１０２のドレイン・ソース電圧差とに分圧することができる。
【００８１】
なお、ＭＯＳトランジスタ（ＮＭＯＳまたはＰＭＯＳトランジスタ）のドレインに、振幅の絶対値が耐圧を超える電圧パルスが印加されるとき、電圧パルスの印加に同期して、当該ＭＯＳトランジスタのゲートに印加される電圧の絶対値を上昇させることにより、ドレイン・ソース電圧差を耐圧以下に抑えることが可能となる。
【００８２】
次に、図３（Ｂ）を参照して、ＭＯＳトランジスタＭ１０３に耐圧よりも高い電圧が印加されないようにする方法について説明する。通常動作時にＭＯＳトランジスタＭ１０４に入力されるＯＦＤＩが１０Ｖであるとする。通常動作時に、ＭＯＳトランジスタＭ１０７のゲートに、ＭＯＳトランジスタＭ１０７をオンにするゲート電圧Ｖｂｉａｓ２が印加されており、ＭＯＳトランジスタＭ１０３及びＭ１０４に電流が供給されている。通常動作時に、ＭＯＳトランジスタＭ１０３のゲートにもＯＦＤＩと等しい１０Ｖが印加される。
【００８３】
ＭＯＳトランジスタＭ１０３及びＭ１０４の閾値電圧Ｖｔｈが２．５Ｖであり飽和電圧が０．５Ｖであるので、通常動作時に例えば、ＭＯＳトランジスタＭ１０３及びＭ１０４のゲート・ソース電圧差がそれぞれ３．０Ｖとなる。つまり通常動作時に、例えば、ＭＯＳトランジスタＭ１０３及びＭ１０４のソース電圧が７Ｖとなる。
【００８４】
図３（Ｂ）に示すように、電子シャッタ動作時に、ＭＯＳトランジスタＭ１０３のゲートにシャッタ電圧が印加される。シャッタ電圧が印加されるタイミングと同時に（またはそのタイミングより少し前に）、ＭＯＳトランジスタＭ１０７のゲートを接地する。制御装置Ｃが、ゲートの接地をシャッタ電圧の印加と同期させる。
【００８５】
ＭＯＳトランジスタＭ１０７のゲートを接地することにより、ＭＯＳトランジスタＭ１０７がオフになり、ＭＯＳトランジスタＭ１０３及びＭ１０４に電流が供給されなくなる。これにより、ＭＯＳトランジスタＭ１０３及びＭ１０４のゲート・ソース電圧差が閾値電圧Ｖｔｈ（２．５Ｖ）以下になる。このため、ＭＯＳトランジスタＭ１０３のソース電圧は３８Ｖと２．５Ｖの差である３５．５Ｖまで上昇すると考えられるが、高電源電圧ＶＨが１８Ｖであるので、ＭＯＳトランジスタＭ１０３のソース電圧は電源電圧１８Ｖに留まる。
【００８６】
ＭＯＳトランジスタＭ１０３のソース電圧が１８Ｖまで上昇したとき、ＭＯＳトランジスタＭ１０３のゲート・ソース電圧差は、ゲート電圧３８Ｖとソース電圧１８Ｖの差である２０Ｖとなる。これはＭＯＳトランジスタＭ１０３の耐圧３０Ｖ以下である。
【００８７】
仮に、ＭＯＳトランジスタＭ１０７のゲート電圧を電子シャッタ動作時に変化させなかったとする。この場合、ＭＯＳトランジスタＭ１０３のソース電圧が７Ｖに保たれるので、ＭＯＳトランジスタＭ１０３のゲート・ソース電圧差は、ゲート電圧３８Ｖとソース電圧７Ｖの差である３１Ｖとなる。これはＭＯＳトランジスタＭ１０３の耐圧３０Ｖを超えている。
【００８８】
このように、ＭＯＳトランジスタＭ１０３のゲートにシャッタ電圧が印加されるタイミングに同期して、ＭＯＳトランジスタＭ１０３のソース電圧を上昇させることにより、そうしない場合に比べてゲート・ソース電圧差を減少させることができるので、ゲート・ソース電圧差を耐圧以下に抑えることが可能となる。
【００８９】
次に図４を参照し、ＭＯＳトランジスタＭ１０１及びＭ１０７のゲート電圧を切り替えるためのスイッチ回路ＳＷ１の構成例について説明する。スイッチ回路ＳＷ１は、ＭＯＳトランジスタＭ１２１〜Ｍ１２６を含んで構成される。
【００９０】
スイッチ回路ＳＷ１に、スイッチ切り替え電圧Ｖｓｗが入力される。スイッチ切り替え電圧Ｖｓｗを、通常動作時は高レベルとし、電子シャッタ動作時は低レベルとする。Ｖｓｗの高レベルは高電源電圧ＶＨ（１８Ｖ）と等しく、Ｖｓｗの低レベルは接地電位（０Ｖ）と等しい。
【００９１】
スイッチ切り替え電圧Ｖｓｗが、ＰＭＯＳトランジスタＭ１２１及びＮＭＯＳトランジスタＭ１２２のゲートに印加される。ＰＭＯＳトランジスタＭ１２１のソースに、高電源電圧ＶＨが印加されている。ＮＭＯＳトランジスタＭ１２２のソースに、Ｖｂｉａｓ１が印加されている。Ｖｂｉａｓ１は、通常動作時にＭＯＳトランジスタＭ１０１のゲートに印加すべき電圧である。ＰＭＯＳトランジスタＭ１２１及びＮＭＯＳトランジスタＭ１２２のドレインが、ＭＯＳトランジスタＭ１０１のゲートに接続している。
【００９２】
スイッチ切り替え電圧Ｖｓｗが高レベルのとき（通常動作時）、ＰＭＯＳトランジスタＭ１２１はオフであり、ＮＭＯＳトランジスタＭ１２２はオンであるので、ＭＯＳトランジスタＭ１０１のゲートに、ＮＭＯＳトランジスタＭ１２２を介してＶｂｉａｓ１が印加される。
【００９３】
スイッチ切り替え電圧Ｖｓｗが低レベルのとき（電子シャッタ動作時）、ＰＭＯＳトランジスタＭ１２１はオンであり、ＮＭＯＳトランジスタＭ１２２はオフであるので、ＭＯＳトランジスタＭ１０１のゲートに、ＰＭＯＳトランジスタＭ１２１を介して高電源電圧ＶＨが印加される。
【００９４】
ＰＭＯＳトランジスタＭ１２５及びＮＭＯＳトランジスタＭ１２６が、スイッチ切り替え電圧Ｖｓｗを入力とするインバータ回路を構成する。このインバータ回路は、Ｖｓｗが高レベルのとき接地電位を出力し、Ｖｓｗが低レベルのとき高電源電圧ＶＨを出力する。インバータの出力が、ＰＭＯＳトランジスタＭ１２３及びＮＭＯＳトランジスタＭ１２４のゲートに印加される。
【００９５】
ＰＭＯＳトランジスタＭ１２３のソースに、Ｖｂｉａｓ２が印加されている。Ｖｂｉａｓ２は、通常動作時にＭＯＳトランジスタＭ１０７のゲートに印加すべき電圧である。ＮＭＯＳトランジスタＭ１２４のソースが接地電位にされている。ＰＭＯＳトランジスタＭ１２３及びＮＭＯＳトランジスタＭ１２４のドレインが、ＭＯＳトランジスタＭ１０７のゲートに接続している。
【００９６】
スイッチ切り替え電圧Ｖｓｗが高レベルのとき（通常動作時）、インバータ出力は低レベルとなる。よってＰＭＯＳトランジスタＭ１２３はオンとなり、ＮＭＯＳトランジスタＭ１２４はオフとなるので、ＭＯＳトランジスタＭ１０７のゲートに、ＰＭＯＳトランジスタＭ１２３を介してＶｂｉａｓ２が印加される。
【００９７】
スイッチ切り替え電圧Ｖｓｗが低レベルのとき（電子シャッタ動作時）、インバータ出力は高レベルとなる。よってＰＭＯＳトランジスタＭ１２３はオフとなり、ＮＭＯＳトランジスタＭ１２４はオンとなるので、ＭＯＳトランジスタＭ１０７のゲートに、ＮＭＯＳトランジスタＭ１２４を介して接地電位が印加される。
【００９８】
このように、スイッチ回路ＳＷ１を用いれば、ＭＯＳトランジスタＭ１０１及びＭ１０７のゲートに印加される電圧を切り替えることができる。
【００９９】
なお、実施例によるＯＦＤ制御回路では、ＰＭＯＳトランジスタのソースまたはドレインにシャッタ電圧が印加されないので、図１１を参照して説明したような、順バイアス電圧に伴う不具合が抑制される。従って、半導体基板の導電型の制約がない。
【０１００】
以上説明したように、実施例による固体撮像モジュールは、ｎ型基板を用いる場合でも作製が容易であり、また、ＭＯＳトランジスタの耐圧が特に高くなくても作製が容易である。
【０１０１】
次に、図５（Ａ）〜図５（Ｃ）を参照して、ダイオード１３１ｂの構成について説明する。図５（Ａ）は、半導体基板のダイオード１３１ｂが形成されている領域の平面図であり、図５（Ｂ）は、半導体基板のダイオード１３１ｂが形成されている領域の断面図であり、図５（Ｃ）は、ダイオード１３１ｂの等価回路図である。
【０１０２】
図５（Ａ）に示すように、ｎ型基板２０１の表面に高耐圧ｐウェル２０２が形成されている。高耐圧ｐウェル２０２の不純物濃度は、１×１０１６Ａｔｏｍｓ／ｃｍ３程度である。
【０１０３】
高耐圧ｐウェル２０２の内部に、８角形状の第１のｎ＋型領域２０３と、第１のｎ＋型領域を取り囲むリング状の第２のｎ＋型領域２０４とが形成されている。第１のｎ＋型領域２０３と第２のｎ＋型領域２０４とは、ｐウェル２０２により相互に分離されている。第１のｎ＋型領域２０３及び第２のｎ＋型領域２０４の不純物濃度は、１×１０２０Ａｔｏｍｓ／ｃｍ３以上である。第１のｎ＋型領域２０３と第２のｎ＋型領域２０４との間隔は、例えば１〜３μｍである。
【０１０４】
ｐウェル２０２内の、第１及び第２のｎ＋型領域から離れた領域に、ｐ＋型コンタクト領域２０５が形成されている。ｐ＋型コンタクト領域２０５の不純物濃度は、１×１０１９Ａｔｏｍｓ／ｃｍ３以上である。ｐ＋型コンタクト領域２０５は、ｐウェル２０２の一部とみなせる。
【０１０５】
図５（Ｂ）に示すように、高耐圧ｐウェル２０２の下に、埋め込みｐウェル２０６が形成されている。埋め込みｐウェル２０６の不純物濃度は、５×１０１６Ａｔｏｍｓ／ｃｍ３〜５×１０１７Ａｔｏｍｓ／ｃｍ３程度である。埋め込みｐウェル２０６の深さは例えば３μｍであり、埋め込みｐウェル２０６とｎ型基板２０１との接合の深さは例えば４〜６μｍである。
【０１０６】
第１のｎ＋型領域２０３、ｐウェル２０２、第２のｎ＋型領域２０４が、ラテラル型ＮＰＮバイポーラトランジスタＮＰＮ１を構成する。ラテラル型ＮＰＮバイポーラトランジスタＮＰＮ１のベース・コレクタ間を直結することにより、ダイオード１３１ｂが構成される。第１のｎ＋型領域２０３が、ダイオード１３１ｂのカソード端子Ｃａに接続される。第２のｎ＋型領域２０４及びｐ＋型コンタクト領域２０５の双方が、ダイオード１３１ｂのアノード端子に接続される。
【０１０７】
ｎ＋型領域２０３、ｐウェル２０２、ｎ型基板２０１が、寄生素子としてバーティカル型ＮＰＮバイポーラトランジスタＮＰＮ２を構成する。しかし、高エネルギイオン打ち込みでｐウェル２０２を形成する場合、ｐウェル２０２底部の不純物濃度がｐウェルの他の部分の不純物濃度よりも高いため、電子の輸送効率が低く、トランジスタＮＰＮ２の電流増幅率（ｈＦＥ）は、トランジスタＮＰＮ１のそれに比べて非常に小さく無視できる。
【０１０８】
なお、高エネルギイオン打ち込みを行うことなくｐウェル２０２を形成する場合、寄生トランジスタＮＰＮ２のｈＦＥが無視できない場合がある。しかしこの場合、図６に示すように、トランジスタＮＰＮ２は単なる電流源として動作し、出力電圧が多少オフセットした程度の影響しか持たず、特に問題は生じない。
【０１０９】
次に、図５（Ｃ）を参照して、電子シャッタ動作時にダイオード１３１ｂに印加される電圧について説明する。電子シャッタ動作時に、カソードにシャッタ電圧（３８Ｖ）が印加される。カソードとアノードとが電気的に分離されるので、電子シャッタ動作時のアノードの電圧は、ＯＦＤ電圧１０Ｖにダイオード１３１ｂの閾値電圧０．７Ｖを足した１０．７Ｖのままである。従って、アノード・カソード間の電圧差は２７．３Ｖとなる。これは、ダイオード１３１ｂの耐圧３０Ｖ以下である。
【０１１０】
次に、寄生トランジスタＮＰＮ２について考える。寄生トランジスタＮＰＮ２のコレクタ（ｎ型基板２０１）は、高電源電圧ＶＨ（１８Ｖ）に接続される。エミッタ（第１のｎ＋型領域２０３）にシャッタ電圧（３８Ｖ）が印加される。従って、コレクタ・エミッタ間の電圧差は２０Ｖとなる。これも素子の耐圧３０Ｖ以下である。
【０１１１】
次に、回路中におけるダイオード１３１ｂの配置が有する利点について説明する。一般に、ダイオードを用いるときには定常的な一定電流を流す必要がある。この電流を流さなければ、直流的に接続されていないことと等価になる。
【０１１２】
上述のＯＦＤ増幅回路１３１ａにおいて、ＭＯＳトランジスタＭ１１１とＭ１０１との間に、ダイオード１３１ｂが直列に挿入されている。ＯＦＤ増幅回路１３１ａでは、ＭＯＳトランジスタＭ１０９、Ｍ１１１、Ｍ１０１、Ｍ１０２にバイアス電流を流す。このため、ＭＯＳトランジスタＭ１０９、Ｍ１１１、Ｍ１０１、Ｍ１０２に流すためのバイアス電流を、ダイオード１３１ｂ用のバイアス電流としても利用することができる。ダイオード１３１ｂのためだけのバイアス電流を流す必要がない。
【０１１３】
図７は、参考例による固体撮像モジュールのＯＦＤ増幅回路の出力部分を示す。参考例の固体撮像モジュールは、ＭＯＳトランジスタＭ１１１とＭ１０１との間にダイオードが直列に挿入されていない回路構成の例を示す。
【０１１４】
参考例の回路では、ＭＯＳトランジスタＭ１１１のドレイン及びＭＯＳトランジスタＭ１０１のドレインに、ダイオードＤのアノードが接続されている。ダイオードＤのカソードが、容量結合用の容量１１１に接続されている。
【０１１５】
このような回路では、ダイオードＤのカソードとグランドとの間にバイアス用の抵抗素子Ｒが必要になる。実施例による回路では、このような抵抗素子が必要ない。
【０１１６】
また、参考例の回路では、ＭＯＳトランジスタＭ１０９とＭ１１１に、本来のバイアス電流に加えてダイオード用のバイアス電流も流れることになり、これに起因して、演算増幅器としての性能の劣化（電圧利得の低下）を招く可能性がある。電圧利得をＡとした場合、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係は、電圧利得Ａを用いて、
【０１１７】
【数１】
2007081943.tif 000003
【０１１８】
という式で表される。電圧利得Ａが低下すると、出力電圧ＯＦＤＯの精度の低下につながる。
【０１１９】
参考例の回路では、ダイオードＤのアノードとグランドとの間に位相補償用の容量Ｃが必要になる。電子シャッタ動作時に、シャッタ電圧が印加されるため、ダイオードＤに逆バイアスが印加される。このときダイオードＤの前後で回路が電気的に遮断される。このとき、容量Ｃが配置されていないと増幅回路の位相余裕が取れなくなり、回路が不安定になる（発振や波形のリンギングが生じる）。
【０１２０】
実施例の回路において、通常動作時には、容量結合用容量１１１が位相補償の役割も果たしている。電子シャッタ動作時は、ＭＯＳトランジスタＭ１０７が接地され、ＭＯＳトランジスタＭ１０３〜Ｍ１０７で構成される差動対が回路として動作しない。このため、電子シャッタ動作時は、実施例の回路が増幅回路としての利得を持たない。
【０１２１】
フィードバック系で発振が発生する条件は、利得が１以上で、位相が１８０°以上回転する場合である。増幅回路として利得を持たない以上、発振が起こり得ないので、実施例の回路では電子シャッタ動作時の位相補償が必要ない。従って、実施例の回路では、容量結合用容量１１１の他に位相補償用の容量を配置する必要がない。
【０１２２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【０１２３】
【図１】本発明の実施例による固体撮像モジュール、及び実施例の固体撮像モジュールで駆動される固体撮像素子の構成を示すブロック図である。
【図２】実施例によるＯＦＤ増幅回路を概略的に示す回路図である。
【図３】図３（Ａ）及び図３（Ｂ）は、実施例によるＯＦＤ増幅回路の駆動方法を説明するための回路図である。
【図４】実施例によるスイッチ回路を概略的に示す回路図である。
【図５】図５（Ａ）は、半導体基板のダイオード１３１ｂが形成されている領域の平面図であり、図５（Ｂ）は、半導体基板のダイオード１３１ｂが形成されている領域の断面図であり、図５（Ｃ）は、ダイオード１３１ｂの等価回路図である。
【図６】寄生バイポーラトランジスタが電流源として動作することを示す回路図である。
【図７】参考例による固体撮像モジュールの一部を概略的に示す回路図である。
【図８】先の提案による固体撮像モジュール、及び当該固体撮像モジュールで駆動される固体撮像素子の構成を示すブロック図である。
【図９】先の提案による固体撮像モジュールに含まれるＯＦＤ制御回路をＣＭＯＳで構成する場合のブロック図である。
【図１０】図９に示す先の提案のスイッチ回路をＣＭＯＳで構成した回路の一例である。
【図１１】図１１（Ａ）及び図１１（Ｂ）は、先の提案による固体撮像モジュールで生じうる課題を説明するための回路図である。
【図１２】従来の固体撮像モジュールを概略的に示す回路図である。
【符号の説明】
【０１２４】
１０１  固体撮像モジュール
１０２  ＣＣＤエリアセンサ
１３１  ＯＦＤ制御回路
１３１ａ  ＯＦＤ増幅回路
１３１ｂ  ダイオード
１３２  パルス発生回路
１１１  容量
Ｍ１０１〜Ｍ１１１  ＭＯＳトランジスタ
ＳＷ１  スイッチ回路
Ｃ  制御回路
２０１  ｎ型基板
２０２  ｐウェル
２０３  第１のｎ＋型領域
２０４  第２のｎ＋型領域
２０５  ｐ＋型コンタクト領域
Ｃａ  カソード端子
Ａｎ  アノード端子
【図１】
2007081943.tif 000004
【図２】
2007081943.tif 000005
【図３】
2007081943.tif 000006
【図４】
2007081943.tif 000007
【図５】
2007081943.tif 000008
【図６】
2007081943.tif 000009
【図７】
2007081943.tif 000010
【図８】
2007081943.tif 000011
【図９】
2007081943.tif 000012
【図１０】
2007081943.tif 000013
【図１１】
2007081943.tif 000014
【図１２】
2007081943.tif 000015