(57)【要約】【課題】駆動トランジスタのゲートの電位の変動を抑制する。【解決手段】デマルチプレクサ２５は、第１データ線１４ａと第２データ線１４ｂの一方を選択して、データ信号ＶDからデータ電位ＶDa,データ電位ＶDbを時分割で分離する。画素回路Ｐは発光素子を備える。発光素子には駆動トランジスタのゲート電位によって定まる駆動電流が供給される。第１データ線１４ａに接続される画素回路Ｐと、第２データ線１４ｂに接続される画素回路Ｐでは閾値電圧を補償する実質的な補償期間が相違するが、電圧生成回路２７は補償期間の長さに応じた第１保持電位ＶSTaと第２保持電位ＶSTbを生成するので、輝度ムラを抑制することができる。【選択図】図１
2007199347.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記複数のデータ線に各々対応して設けられた複
数の保持電位線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられ
た複数の画素回路とを備える表示装置であって、
前記複数のデータ線はＮ（Ｎは２以上の自然数）本を１組とする複数の組を含み、各デ
ータ線に供給すべきデータ電位を前記データ線の組ごとに時分割多重したデータ信号を生
成するデータ線駆動手段と、
前記データ線の組ごとに設けられ、各々が当該組に属するＮ本のデータ線を順次選択し
て前記データ信号を時分割で選択したデータ線に供給する複数の選択手段と、
前記データ線の組に属するＮ本の前記保持電圧線の各々に個別の保持電位を供給する保
持電位生成手段とを備え、
前記複数の画素回路の各々は、
駆動電流に応じた輝度で発光する発光素子と、
前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、
第１電極と前記駆動トランジスタのゲートに接続された第２電極とを有する容量素子と
、
前記駆動トランジスタのゲート・ソース間の電位差が閾値電圧となるゲートの電位を閾
値電位としたとき、第１期間において前記駆動トランジスタのゲートに前記閾値電位より
ゲート・ソース間の電位差が広がる初期化電位を与え、且つ、前記駆動トランジスタのド
レインとゲートとを電気的に接続し、前記第１期間の後の第２期間において前記データ線
と前記第１電極とを電気的に接続し、且つ、前記駆動トランジスタのドレインとゲートと
を電気的に接続し、前記第２期間の後の第３期間において前記保持電位線と前記第１電極
とを電気的に接続する制御手段とを備える、
ことを特徴とする表示装置。
【請求項２】
前記保持電位生成手段は、前記選択手段によって前記保持電位線と対になる前記データ
線が選択されてから前記第２期間が終了するまでの時間に応じて当該保持電位線に供給す
る前記保持電位を設定することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記制御手段は、
前記駆動トランジスタのゲートとドレインとの導通および非導通を切り替え、前記第２
期間においてオン状態となる第１スイッチング素子と、
前記データ線と前記第１電極との間に介挿されて前記第２期間においてオン状態となる
第２スイッチング素子と、
前記保持電位線と前記第１電極との間に介挿されて前記第３期間においてオン状態とな
る第３スイッチング素子とを備える、
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記制御手段は、さらに、前記保持電位線と前記駆動トランジスタのドレインとの間に
介挿されて、前記第１期間においてオン状態となり前記第２期間および前記第３期間にお
いてオフ状態となる第４スイッチング素子を備えることを特徴とする請求項３に記載の表
示装置。
【請求項５】
前記制御手段は、さらに、前記駆動トランジスタのドレインと前記発光素子との間に介
挿されて、前記第１期間および前記第３期間においてオン状態となり前記第２期間におい
てオフ状態となる第５スイッチング素子を備えることを特徴とする請求項３に記載の表示
装置。
【請求項６】
前記データ線の組は３本のデータ線から構成され、前記画素回路の発光素子は、３本の
データ線の各々に対応して赤色、緑色、または青色で発光することを特徴とする請求項２
乃至５のうちいずれか１項に記載の表示装置。
【請求項７】
前記保持電位生成手段は、前記選択手段によって前記保持電位線と対になる前記データ
線が選択されてから前記第２期間が終了するまでの時間および前記発光素子の発光色に応
じて当該保持電位線に供給する前記保持電位を設定することを特徴とする請求項６に記載
の表示装置。
【請求項８】
請求項１乃至７のうちいずれか１項に記載の表示装置を備えた電子機器。
【請求項９】
複数の走査線と、複数のデータ線と、前記複数のデータ線に各々対応して設けられた複
数の保持電位線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられ
た複数の画素回路とを備え、前記複数の画素回路の各々は、駆動電流に応じた輝度で発光
する発光素子と、前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動ト
ランジスタと、第１電極と前記駆動トランジスタのゲートに接続された第２電極とを有す
る容量素子とを備える表示装置の駆動方法であって、
前記複数のデータ線はＮ（Ｎは２以上の自然数）本を１組とする複数の組を含み、各デ
ータ線に供給すべきデータ電位を前記データ線の組ごとに時分割多重したデータ信号を生
成し、
前記データ線の組ごとに、当該組に属するＮ本のデータ線を順次選択して前記データ信
号を時分割で選択したデータ線に供給し、
前記データ線の組に属するＮ本の前記保持電圧線の各々に個別の保持電位を供給し、
前記複数の画素回路の各々において、
前記駆動トランジスタのゲート・ソース間の電位差が閾値電圧となるゲートの電位を閾
値電位としたとき、第１期間において前記駆動トランジスタのゲートに前記閾値電位より
ゲート・ソース間の電位差が広がる初期化電位を与え、且つ、前記駆動トランジスタのド
レインとゲートとを電気的に接続し、
前記第１期間に続く第２期間において前記データ線と前記第１電極とを電気的に接続し
、且つ、前記駆動トランジスタのドレインとゲートとを電気的に接続し、
前記第２期間に続く第３期間において前記保持電位線と前記第１電極とを電気的に接続
する、
ことを特徴とする表示装置の駆動方法。
【請求項１０】
前記保持電位線と対になる前記データ線が選択されてから前記第２期間が終了するまで
の時間に応じて当該保持電位線に供給する前記保持電位を設定することを特徴とする請求
項９に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ(ElectroLuminescent)材料からなる発光素子など各種の発光素子の
挙動を制御する技術に関する。
【背景技術】
【０００２】
この種の発光素子は電流の供給によって階調（典型的には輝度）が変化する。この電流
（以下「駆動電流」という）をトランジスタ（以下「駆動トランジスタ」という）によっ
て制御する構成が従来から提案されている。しかしながら、この構成においては、駆動ト
ランジスタの特性（特に閾値電圧）の個体差に起因して各発光素子の階調にバラツキが発
生するという問題がある。この階調のバラツキを抑制するために、例えば特許文献１には
、駆動トランジスタの閾値電圧の相違を補償する構成が開示されている。
【０００３】
図１５は、特許文献１に開示された画素回路Ｐ0の構成を示す回路図である。同図に示
されるように、駆動トランジスタＴdrのゲートとドレインとの間にはトランジスタＴr1が
介挿される。また、駆動トランジスタＴdrのゲートには容量素子Ｃ0の一方の電極Ｌ2が接
続される。保持容量Ｃ1は、駆動トランジスタＴdrのゲートとソースとの間に介挿された
容量である。一方、トランジスタＴr2は、有機発光ダイオード素子（以下「ＯＬＥＤ素子
」という）１１０に指定された輝度に応じた電位（以下「データ電位」という）ＶDが供
給されるデータ線１４と容量素子Ｃ0の他方の電極Ｌ1との間に介挿されて両者の導通およ
び非導通を切り替えるスイッチング素子である。
【０００４】
以上の構成において、第１に、信号Ｓ2によってトランジスタＴr1をオン状態に遷移さ
せるとともに、信号Ｓ1によってトランジスタＴr2をオン状態として容量素子Ｃ0の電極Ｌ
1とデータ線１４とを導通させる。こうして駆動トランジスタＴdrがダイオード接続され
ると、駆動トランジスタＴdrのゲートの電位は「ＶEL−Ｖth」に収束する（Ｖthは駆動ト
ランジスタＴdrの閾値電圧）。一方、データ線１４にはある基準電位Ｖｒｅｆを与えてお
く。第２に、トランジスタＴr1をオフ状態としたうえで、データ線１４の電位を基準電位
Ｖｒｅｆからデータ電位ＶDに変化させる。。この動作によって、駆動トランジスタＴdr
のゲートの電位は、電極Ｌ1における電位の変化分を容量素子Ｃ0と保持容量Ｃ1との容量
比に応じて分割したレベル（すなわち基準電位Ｖｒｅｆとデータ電位ＶDとの差分に応じ
たレベル）だけ変化する。第３に、トランジスタＴr2をオフ状態としたうえで、信号Ｓ3
によってトランジスタＴelをオン状態とする。この結果、閾値電圧Ｖthに依存しない駆動
電流Ｉelが駆動トランジスタＴdrおよびトランジスタＴelを経由してＯＬＥＤ素子１１０
に供給される。
【特許文献１】米国特許第６，２２９，５０６号公報（FIG.3）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術によれば、閾値電圧を保持する保持容量Ｃ1と、容量カップ
リングのための容量素子Ｃ0といった２つの容量が必要となる。画素回路を形成する基板
において、容量は大きな面積を占有する。このため、限られた基板面積の中で２つの容量
を形成することは困難であった。
特に、高精細で大画面の表示装置では、画素回路の面積を縮小する必要がある。さらに
、大画面の表示装置では、入力端子を削減するため、所定数のデータ線を単位としてデマ
ルチプレクサを設けることがある。デマルチプレクサを用いる場合には、閾値電圧を補償
する期間が、そこに接続されるデータ線ごとに相違する。このため、補償の程度がデータ
線ごとに異なり、輝度ムラが生じるといった問題がある。
本発明は、このような事情に鑑みてなされたものであり、データ線ごとの輝度ムラを抑
制するという課題の解決を目的としている。
【課題を解決するための手段】
【０００６】
この課題を解決するために、本発明に係る表示装置は、複数の走査線と、複数のデータ
線と、前記複数のデータ線に各々対応して設けられた複数の保持電位線と、前記複数の走
査線と前記複数のデータ線との交差に対応して設けられた複数の画素回路とを備えるもの
であって、前記複数のデータ線はＮ（Ｎは２以上の自然数）本を１組とする複数の組を含
み、各データ線に供給すべきデータ電位を前記データ線の組ごとに時分割多重したデータ
信号を生成するデータ線駆動手段と、前記データ線の組ごとに設けられ、各々が当該組に
属するＮ本のデータ線を順次選択して前記データ信号を時分割で選択したデータ線に供給
する複数の選択手段と、
前記データ線の組に属するＮ本の前記保持電圧線の各々に個別の保持電位を供給する保
持電位生成手段とを備え、前記複数の画素回路の各々は、駆動電流に応じた輝度で発光す
る発光素子と、前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トラ
ンジスタと、第１電極と前記駆動トランジスタのゲートに接続された第２電極とを有する
容量素子と、前記駆動トランジスタのゲート・ソース間の電位差が閾値電圧となるゲート
の電位を閾値電位としたとき、第１期間において前記駆動トランジスタのゲートに前記閾
値電位よりゲート・ソース間の電位差が広がる初期化電位を与え、且つ、前記駆動トラン
ジスタのドレインとゲートとを電気的に接続し、前記第１期間の後の第２期間において前
記データ線と前記第１電極とを電気的に接続し、且つ、前記駆動トランジスタのドレイン
とゲートとを電気的に接続し、前記第２期間の後の第３期間において前記保持電位線と前
記第１電極とを電気的に接続する制御手段とを備えることを特徴とする。
【０００７】
この発明において、第２期間（実施形態の書込・補償期間）では、駆動トランジスタが
ダイオード接続された状態となる。このとき駆動トランジスタのゲート電位はゲート・ソ
ース間の電圧が閾値電圧となる所定電位に漸近していく。しかし、容量素子の第１電極は
データ線に電気的に接続されているため、ゲート電位はデータ線の電位の変動に伴って変
化する。選択手段は、Ｎ本のデータ線を順次選択し、選択されたデータ線にデータ信号を
供給する。データ信号がデータ線に供給されるとデータ線の電位が変動する。これに伴っ
て駆動トランジスタのゲート電位が変動するから、データ線の電位がデータ電位に遷移し
た時点で、駆動トランジスタのゲート電位が変化し、再び、所定電位に漸近していく。デ
ータ線の電位がデータ電位に遷移する時点は、組を構成するＮ本のデータ線の選択順序に
よって定まる。このため、データ線の選択順序によって閾値電圧の補償の程度が相違する
。第３期間においては、第１電極の電位が、第２期間が終了した時点の電位から保持電位
まで変化する。すると、第２電極の電位、即ち、駆動トランジスタのゲート電位が、第１
電極の電位の変化分だけ変化する。ここで、保持電圧生成手段は、データ線の組に属する
Ｎ本の保持電圧線の各々に個別の保持電位を供給するから、保持電位を適宜設定すること
によって、閾値電圧の補償の程度を補正することができる。
【０００８】
より具体的には、前記保持電位生成手段は、前記選択手段によって前記保持電位線と対
になる前記データ線が選択されてから前記第２期間が終了するまでの時間に応じて当該保
持電位線に供給する前記保持電位を設定することが好ましい。第２期間が終了した時点に
おいて、駆動トランジスタのゲート電位が閾値電圧にどの程度近づくかは、データ線が選
択されてから第２期間が終了するまでの時間に応じて定まる。したがって、そのような時
間に応じて各保持電位を設定することによって、閾値電圧のバラツキを抑制しつつデータ
線ごとの輝度ムラを抑制することが可能となる。
【０００９】
ここで、画素回路の制御手段は、前記駆動トランジスタのゲートとドレインとの導通お
よび非導通を切り替え、前記第２期間においてオン状態となる第１スイッチング素子（実
施形態のトランジスタＴr1）と、前記データ線と前記第１電極との間に介挿されて前記第
２期間においてオン状態となる第２スイッチング素子（実施形態のトランジスタＴr2）と
、前記保持電位線と前記第１電極との間に介挿されて前記第３期間においてオン状態とな
る第３スイッチング素子（実施形態のトランジスタＴr3）とを備えることが好ましい。こ
の場合、第１スイッチング素子をオン状態にすることによって駆動トランジスタをダイオ
ード接続することができ、第２スイッチング素子と第３スイッチング素子を排他的にＯＮ
状態とすることで、容量素子の第１電極の接続先をデータ線と電位保持線とで切り替える
ことができる。
【００１０】
上述した表示装置において、前記制御手段は、さらに、前記保持電位線と前記駆動トラ
ンジスタのドレインとの間に介挿されて、前記第１期間においてオン状態となり前記第２
期間および前記第３期間においてオフ状態となる第４スイッチング素子（第１実施形態の
トランジスタＴr4）を備えることが好ましい。この場合は、第１期間において容量素子の
両端を短絡して、そこに蓄積されている電荷を放電させることができる。また、初期化電
位を保持電位と兼用することができるので、初期化電位を別途生成する必要がなくなる。
【００１１】
上述した表示装置において、前記制御手段は、さらに、前記駆動トランジスタのドレイ
ンと前記発光素子との間に介挿されて、前記第１期間および前記第３期間においてオン状
態となり前記第２期間においてオフ状態となる第５スイッチング素子（第２実施形態の発
光制御トランジスタＴel）を備えることが好ましい。この場合には、第１期間において発
光素子に駆動電流を流すことにより、駆動トランジスタのゲート電位を初期化電位まで低
下させることができるので、初期化電位を別途生成する必要がなくなる。
【００１２】
上述した表示装置において、前記データ線の組は３本のデータ線から構成され、前記画
素回路の発光素子は、３本のデータ線の各々に対応して赤色、緑色、または青色で発光す
るものであってもよい。ここで、前記保持電位生成手段は、前記選択手段によって前記保
持電位線と対になる前記データ線が選択されてから前記第２期間が終了するまでの時間お
よび前記発光素子の発光色に応じて当該保持電位線に供給する前記保持電位を設定するこ
とが好ましい。この場合には、データ線が選択されてから第２期間が終了するまでの時間
のみならず発光色を考慮して保持電位を設定するので、ホワイトバランスなどの色調整や
発光色の相違による発光効率の補正を同時に行うことができる。
【００１３】
本発明に係る表示装置は各種の電子機器に利用される。この種の電子機器としては、パ
ーソナルコンピュータや携帯電話機などがある。
【００１４】
また、本発明は、表示装置を駆動するための方法としても特定される。すなわち、この
駆動方法は、複数の走査線と、複数のデータ線と、前記複数のデータ線に各々対応して設
けられた複数の保持電位線と、前記複数の走査線と前記複数のデータ線との交差に対応し
て設けられた複数の画素回路とを備え、前記複数の画素回路の各々は、駆動電流に応じた
輝度で発光する発光素子と、前記発光素子に、ゲートの電位に応じた前記駆動電流を供給
する駆動トランジスタと、第１電極と前記駆動トランジスタのゲートに接続された第２電
極とを有する容量素子とを備える表示装置を前提とし、前記複数のデータ線はＮ（Ｎは２
以上の自然数）本を１組とする複数の組を含み、各データ線に供給すべきデータ電位を前
記データ線の組ごとに時分割多重したデータ信号を生成し、前記データ線の組ごとに、当
該組に属するＮ本のデータ線を順次選択して前記データ信号を時分割で選択したデータ線
に供給し、前記データ線の組に属するＮ本の前記保持電圧線の各々に個別の保持電位を供
給し、前記複数の画素回路の各々において、前記駆動トランジスタのゲート・ソース間の
電位差が閾値電圧となるゲートの電位を閾値電位としたとき、第１期間において前記駆動
トランジスタのゲートに前記閾値電位よりゲート・ソース間の電位差が広がる初期化電位
を与え、且つ、前記駆動トランジスタのドレインとゲートとを電気的に接続し、前記第１
期間に続く第２期間において前記データ線と前記第１電極とを電気的に接続し、且つ、前
記駆動トランジスタのドレインとゲートとを電気的に接続し、前記第２期間に続く第３期
間において前記保持電位線と前記第１電極とを電気的に接続する。この発明によれば、デ
ータ線の組に属するＮ本の保持電圧線の各々に個別の保持電位を供給するから、保持電位
を適宜設定することによって、閾値電圧の補償の程度を補正することができる。
【００１５】
さらに、上述した駆動方法において、前記保持電位線と対になる前記データ線が選択さ
れてから前記第２期間が終了するまでの時間に応じて当該保持電位線に供給する前記保持
電位を設定することが好ましい。第２期間が終了した時点において、駆動トランジスタの
ゲート電位が閾値電圧にどの程度近づくかは、データ線が選択されてから第２期間が終了
するまでの時間に応じて定まる。したがって、そのような時間に応じて各保持電位を設定
することによって、閾値電圧のバラツキを抑制しつつデータ線ごとの輝度ムラを抑制する
ことが可能となる。
【発明を実施するための最良の形態】
【００１６】
＜Ａ．第１実施形態＞
＜Ａ−１：表示装置の構成＞
図１は、本発明の実施形態に係る表示装置の構成を示すブロック図である。この表示装
置Ｄは、画像を表示するための手段として各種の電子機器に採用される装置であり、複数
の画素回路Ｐが面状に配列された画素アレイ部１０と、各画素回路Ｐを駆動する走査線駆
動回路２２、データ線駆動回路２４、複数のデマルチプレクサ２５、プリチャージ回路２
６、表示装置Ｄで利用される各電圧を生成する電圧生成回路２７、および制御回路２９を
有する。なお、図１においては走査線駆動回路２２とデータ線駆動回路２４と電圧生成回
路２７とが別個の回路として図示されているが、これらの回路の一部または全部が単一の
回路とされた構成も採用される。また、図１に図示されたひとつの走査線駆動回路２２（
あるいはデータ線駆動回路２４や電圧生成回路２７）が複数のＩＣチップに区分された態
様で表示装置Ｄに実装されてもよい。
【００１７】
図１に示されるように、画素アレイ部１０には、Ｘ方向に延在するｍ本の制御線１２と
、Ｘ方向と直交するＹ方向に延在する２ｎ本のデータ線１４が形成される（ｍおよびｎは
自然数）。２ｎ本のデータ線１４は、第１データ線１４ａと第２データ線１４ｂとを１組
とし、ｎ組から構成される。また、第１データ線１４ａに対をなしてＹ方向に延在する第
１保持電位線１７ａ、第２データ線１４ｂに対をなしてＹ方向に延在する第２保持電位線
１７ｂが形成される。以下の説明において第１保持電位線１７ａと第２保持電位線１７ｂ
を区別する必要がないときは、単に保持電位線１７と表記する。各画素回路Ｐは、データ
線１４と制御線１２との交差に対応する位置に配置される。したがって、これらの画素回
路Ｐは、縦ｍ行×横２ｎ列のマトリクス状に配列する。
【００１８】
走査線駆動回路２２は、複数の画素回路Ｐを水平走査期間ごとに行単位で選択するため
の回路である。一方、データ線駆動回路２４は、各水平走査期間で走査線駆動回路２２が
選択した１行分（２ｎ個）の画素回路Ｐの各々に対応するデータ信号ＶD[1]〜ＶD[n]を生
成してｎ個のデマルチプレクサ２５に出力する。ｋ番目のデータ電位ＶD[ｋ]には、左か
ら２ｋ-１番目のデータ線１４に供給すべきデータ電位ＶDa[ｋ]と左から２ｋ番目のデー
タ線１４に供給すべきデータ電位ＶDb[ｋ]とが時分割多重されている（ｋは１≦ｋ≦ｎを
満たす整数）。ここで、第ｉ行（ｉは１≦ｉ≦ｍを満たす整数）が選択される水平走査期
間において第２ｋ列目（ｋは１≦ｋ≦ｎを満たす整数）のデータ線１４（１４ｂ）に出力
されるデータ電位ＶDb[k]は、第ｉ行の第２ｋ列目に位置する画素回路Ｐに対して指定さ
れた階調に対応する電位となる。
【００１９】
電圧生成回路２７は、電源の高位側の電位（以下「電源電位」という）ＶELおよび低位
側の電位（以下「接地電位」という）Ｇndと、第１保持電位ＶSTaおよび第２保持電位ＶS
Tbを生成する。第１保持電位ＶSTaおよび第２保持電位ＶSTbは、後述するように実質的な
補償期間ＴhaおよびＴhbの長さに応じて設定される。第１保持電位ＶSTaは第１保持電位
線１７ａに供給され、第２保持電位ＶSTbは第２保持電位線１７ｂに供給される。
【００２０】
複数のデマルチプレクサ２５の各々は、２個のトランジスタＴａおよびＴｂを備える。
トランジスタＴａの一端は奇数番目の第１データ線１４ａに接続される一方、トランジス
タＴｂの一端は偶数番目の第２データ線１４ｂに接続される。そして、トランジスタＴａ
およびＴｂの他端にはデータ信号が供給される。デマルチプレクサ２５は第１選択信号Ｓ
ＥＬａと第２選択信号ＳＥＬｂとによって、いずれか一方のデータ線１４を選択する。こ
の例では、第１選択信号ＳＥＬａがアクティブのとき左側（奇数番目）の第１データ線１
４ａを選択する一方、第２選択信号ＳＥＬｂがアクティブのとき右側（偶数番目）の第２
データ線１４ｂを選択して、データ線駆動回路２４から出力されるデータ信号ＶD[1]〜Ｖ
D[n]を各選択したデータ線１４に供給する。例えば、ｋ番目のデータ信号ＶD[k]には、デ
ータ電位ＶDa[k]とＶDb[k]が時分割多重されており、デマルチプレクサ２５によってデー
タ信号ＶD[k]がデータ電位ＶDa[k]とデータ電位ＶDb[k]とに分離される。なお、非選択と
なるデータ線１４はフローティング状態となる。
【００２１】
プリチャージ回路２６は、２ｎ個のトランジスタで構成され、プリチャージ信号Ｓpre
がアクティブ（Ｈレベル）になると、プリチャージ電圧Ｖpreを各データ線１４に供給す
る。制御回路２９は、第１および第２選択信号ＳＥＬａおよびＳＥＬｂ、ならびにプリチ
ャージ信号Ｓpreの他、走査線駆動回路２２およびデータ線駆動回路２４を制御するため
の各種のタイミング信号を生成する。
【００２２】
次に、図２を参照して、各画素回路Ｐの構成を説明する。同図においては、第ｉ行の第
２ｋ列目に位置するひとつの画素回路Ｐのみが図示されているが、その他の画素回路Ｐも
同様の構成である。
同図に示されるように、画素回路Ｐは、電源電位ＶELが供給される電源線と接地電位Ｇ
ndが供給される接地線との間に介挿された発光素子１１を含む。発光素子１１は、これに
供給される駆動電流Ｉelに応じた輝度に発光する電流駆動型の素子であり、典型的には、
有機ＥＬ材料からなる発光層を陽極と陰極との間に介在させたＯＬＥＤ素子である。
【００２３】
図２に示されるように、図１において便宜的に１本の配線として図示された制御線１２
は、実際には４本の配線（走査線１２１・第１制御線１２３・第２制御線１２５・発光制
御線１２７）を含む。各配線には走査線駆動回路２２から所定の信号が供給される。例え
ば、第ｉ行目の走査線１２１には、同行の画素回路Ｐを選択するための走査信号ＧWRT[i]
が供給される。また、第１制御線１２３にはリセット信号ＧRES[i]が供給され、第２制御
線１２５には初期化信号ＧINT[i]が供給される。さらに、発光制御線１２７には、発光素
子１１が実際に発光する期間（後述する発光期間Ｔ４）を規定する発光制御信号ＧEL[i]
が供給される。なお、各信号の具体的な波形やこれに応じた画素回路Ｐの動作については
後述する。
【００２４】
図２に示されるように、電源線から発光素子１１の陽極に至る経路にはｐチャネル型の
駆動トランジスタＴdrとｎチャネル型の発光制御トランジスタＴelとが介挿される。駆動
トランジスタＴdrは、ゲートの電位Ｖgate_bに応じた駆動電流Ｉelを生成するための手段
であり、そのソースが電源線に接続されるとともにドレインが発光制御トランジスタＴel
のドレインに接続される。発光制御トランジスタＴelは、駆動電流Ｉelが実際に発光素子
１１に供給される期間を規定するための手段であり、そのソースが発光素子１１の陽極に
接続されるとともにゲートが発光制御線１２７に接続される。したがって、発光制御信号
ＧEL[i]がローレベルを維持する期間においては発光制御トランジスタＴelがオフ状態と
なって発光素子１１に対する駆動電流Ｉelの供給が遮断される一方、発光制御信号ＧEL[i
]がハイレベルに遷移すると発光制御トランジスタＴelがオン状態となって発光素子１１
に駆動電流Ｉelが供給される。なお、発光制御トランジスタＴelはＯＬＥＤ素子の陰極と
接地線との間に介挿されてもよい。
【００２５】
駆動トランジスタＴdrのゲートとドレインとの間にはｎチャネル型のトランジスタＴr1
が介挿される。このトランジスタＴr1のゲートは第２制御線１２５に接続される。したが
って、初期化信号ＧINT[i]がハイレベルに遷移するとトランジスタＴr1がオン状態となっ
て駆動トランジスタＴdrがダイオード接続され、初期化信号ＧINT[i]がローレベルに遷移
するとトランジスタＴr1がオフ状態となって駆動トランジスタＴdrのダイオード接続は解
除される。
【００２６】
図２に示される容量素子Ｃ0は、第１電極Ｌ1と第２電極Ｌ2との間の電圧を保持する容
量である。第２電極Ｌ2は駆動トランジスタＴdrのゲートに接続される。容量素子Ｃ0の第
１電極Ｌ1と第２データ線１４ｂとの間にはｎチャネル型のトランジスタＴr2が介挿され
、第１電極Ｌ1と第２保持電位線１７ｂとの間にはｐチャネル型（すなわちトランジスタ
Ｔr2とは逆導電型）のトランジスタＴr3が介挿される。トランジスタＴr2は第１電極Ｌ1
と第２データ線１４ｂとの導通および非導通を切り替えるスイッチング素子であり、トラ
ンジスタＴr3は第１電極Ｌ1と第２保持電位線１７ｂとの導通および非導通を切り替える
スイッチング素子である。トランジスタＴr2のゲートとトランジスタＴr3のゲートとは走
査線１２１に対して共通に接続される。したがって、トランジスタＴr2とトランジスタＴ
r3とは相補的に動作する。すなわち、走査信号ＧWRT[i]がハイレベルであればトランジス
タＴr2がオン状態となってトランジスタＴr3がオフ状態となり、走査信号ＧWRT[i]がロー
レベルであればトランジスタＴr2がオフ状態となってトランジスタＴr3がオン状態となる
。
【００２７】
図２に示されるｎチャネル型のトランジスタＴr4は、容量素子Ｃ0の第１電極Ｌ1と第２
電極Ｌ2との間に介挿されて両者の導通および非導通を切り替えるスイッチング素子であ
る。さらに詳述すると、トランジスタＴr4は、一端がトランジスタＴr3を介して第１電極
Ｌ1に接続されるとともに、他端がトランジスタＴr1を介して第２電極Ｌ2に接続される。
このトランジスタＴr4のゲートは第１制御線１２３に接続される。したがって、トランジ
スタＴr1とトランジスタＴr3とがオン状態を維持する期間において、リセット信号ＧRES[
i]がハイレベルに遷移するとトランジスタＴr4がオン状態となって第１電極Ｌ1と第２電
極Ｌ2とが短絡する。
【００２８】
次に、図３を参照して、走査線駆動回路２２が生成する各信号の具体的な波形を説明す
る。図３に示されるように、走査信号ＧWRT[1]ないしＧWRT[m]は、水平走査期間（１Ｈ）
ごとに順番にハイレベルとなる。走査信号ＧWRT[i]のハイレベルへの移行は第ｉ行の各画
素回路Ｐの選択を意味する。以下の説明では、データ電位ＶDa[k]が供給される第１デー
タ線１４ａの電位を「Ｄａ」、データ電位ＶDb[k]が供給される第２データ線１４ｂの電
位を「Ｄｂ」と表記する。なお、図３においては走査信号ＧWRT[i]の立ち下がりから所定
の時間が経過したタイミングで走査信号ＧWRT[i+1]が立ち上がる構成としているが、走査
信号ＧWRT[i]の立ち下がりとその次行の走査信号ＧWRT[i+1]の立ち上がりとを同時とした
構成であってもよい。
【００２９】
同図に示すようにデータ信号ＶD[k]は、１水平走査期間（１Ｈ）の前半にデータ電位Ｖ
Da[k]が割り当てられ、その後半にデータ電位ＶDb[k]が割り当てられる。走査信号ＧWRT[
i]がハイレベルとなった後、プリチャージ信号Ｓpreがハイレベルになる。すると、デー
タ線１４の電位ＤaおよびＤbはプリチャージ電位Ｖpreに漸近する。データ線１４は配線
が長いため、そこには大きな寄生容量が付随する。このため、データ線１４の電位を変化
させるには長時間を要する。この例では、データ線１４をプリチャージ電位Ｖpreに充電
するので、データ電位ＶDa[k]およびＶDb[k]の書き込みが容易となる。なお、データ電位
ＶDa[k]が供給される画素回路Ｐにおけるゲート電位Ｖgateを「Ｖgate_a」、データ電位
ＶDb[k]が供給される画素回路Ｐにおけるゲート電位Ｖgateを「Ｖgate_b」と表記する。
【００３０】
初期化信号ＧINT[i]がハイレベルとなり、この後、リセット信号ＧRES[i]がハイレベル
になる。リセット信号ＧRES[i]がハイレベルの期間をリセット期間Ｔ１（第１期間）と称
する。リセット期間Ｔ１では、駆動トランジスタＴdrのゲート電位Ｖgate_aを第１保持電
位ＶSTaにし、ゲート電位Ｖgate_bを第２保持電位ＶSTbにする。また、リセット信号ＧRE
S[i]が立ち下がってから初期化信号ＧINT[i]が立ち下がるまでの期間は、書込・補償期間
Ｔ２である。書込・補償期間Ｔ２においては、データ電位ＶDa[k]およびデータ電位ＶDb[
k]が容量素子Ｃ0に書き込まれる。走査信号ＧWRT[i]がローベルになった後、発光制御信
号ＧEL[i]がハイレベルになるまでの期間は、駆動トランジスタＴdrのゲート電位Ｖgate_
aおよびＶgate_bを表示すべき階調に応じた電位に設定する設定期間Ｔ３である。さらに
、発光制御信号ＧEL[i]がハイレベルの期間は発光期間Ｔ４であり、発光素子１１が発光
する。
【００３１】
＜Ａ−２：表示装置の動作＞
次に、図３ないし図７を参照しながら画素回路Ｐの具体的な動作を、リセット期間Ｔ１
、書込・補償期間Ｔ２、設定期間Ｔ３および発光期間Ｔ４について説明する。
＜Ａ−２−１：リセット期間＞
図４にリセット期間Ｔ１における画素回路Ｐの動作を示す。この例では、第２データ線
１４ｂ（偶数番目のデータ線１４に接続される画素回路Ｐ）を例示するが、第１データ線
１４ａ（奇数番目のデータ線１４に接続される画素回路Ｐ）も同様に動作する。リセット
期間Ｔ１においては、図３に示されるように、初期化信号ＧINT[i]およびリセット信号Ｇ
RES[i]がハイレベルを維持するとともに走査信号ＧWRT[i]および発光制御信号ＧEL[i]が
ローレベルを維持する。したがって、図４に示されるように、トランジスタＴr1とＴr3と
Ｔr4とはオン状態に遷移し、トランジスタＴr2と発光制御トランジスタＴelとはオフ状態
を維持する。この状態においては、容量素子Ｃ0の第１電極Ｌ1と第２電極Ｌ2とがトラン
ジスタＴr3、Ｔr4、およびＴr1を介して導通するから、リセット期間Ｔ１の開始直後の時
点で容量素子Ｃ0に蓄積されていた電荷は完全に除去される。
この容量素子Ｃ0の電荷のリセットによって、リセット期間Ｔ１の開始の時点における
容量素子Ｃ0の状態（容量素子Ｃ0に残存している電荷）に拘わらず、その後の書込・補償
期間Ｔ２では駆動トランジスタＴdrのゲート電位Ｖgate_bを高い精度で初期値に設定する
ことが可能となる。
【００３２】
また、このリセット期間Ｔ１において駆動トランジスタＴdrのゲートはトランジスタＴ
r1およびＴr4を介して第２保持電位線１７ｂに導通するから、このゲート電位Ｖgate_bは
電圧生成回路２７が生成した第２保持電位ＶSTbに略等しくなる。本実施形態における第
１保持電位ＶSTaおよび第２保持電位ＶSTbは、図５に示すように電源電位ＶELと駆動トラ
ンジスタＴdrの閾値電圧Ｖthの差分値（ＶEL−Ｖth）以下のレベルである。本実施形態に
おける駆動トランジスタＴdrはｐチャネル型であるから、ゲートに対する第１および第２
保持電位ＶSTaおよびＶSTbの供給によって駆動トランジスタＴdrはオン状態となる。つま
り、第１および第２保持電位ＶSTaおよびＶSTbは、駆動トランジスタＴdrのゲートに供給
されたときに駆動トランジスタＴdrをオン状態とする電位でもある。
【００３３】
＜Ａ−２−２：書込・補償期間＞
図６に書込・補償期間Ｔ２における画素回路Ｐの動作を示す。この例では、第２データ
線１４ｂに接続される画素回路Ｐを例示するが、第１データ線１４ａの画素回路Ｐにおい
て各トランジスタＴr1〜Ｔr4、Ｔdr、Ｔelは同様に動作する。書込・補償期間Ｔ２では、
リセット信号ＧRES[i]がローレベル、初期化信号ＧINIT[i]がハイレベル、走査信号ＧWRT
[i]がハイレベルとなるから、トランジスタＴr1およびＴr2がオン状態となる一方、トラ
ンジスタＴr3およびＴr4がオフ状態となる。
【００３４】
この状態においては、データ線１４の電位Ｄbが容量素子Ｃ0の第１電極Ｌ１に供給され
、駆動トランジスタＴdrのゲート電位Ｖgate_bがＶEL−Ｖthに漸近していく。ここで、図
３に示すように、第１選択信号ＳＥＬaがハイレベルとなる期間を第１書込期間Ｔwrta、
第２選択信号ＳＥＬbがハイレベルとなる期間を第２書込期間Ｔwrtbとする。
【００３５】
第１書込期間Ｔwrtaでは、デマルチプレクサ２５が第１データ線１４ａを選択する一方
、第２データ線１４ｂを選択しないので、第２データ線１４ｂはフローティング状態とな
っている。ただし、第２データ線１４ｂの寄生容量の大きさは容量素子Ｃ0の容量値と比
較して大きいので、第１電極Ｌ１の電位は略固定されている。このため、第１書込期間Ｔ
wrtaにおいても容量素子Ｃ0に対して充電が実行され、ゲート電位Ｖgate_bはＶEL−Ｖth
に漸近していく。そして、第２書込期間Ｔwrtbが開始されたとき、第２データ線１４ｂの
電位ＤbはＶDb[k]である。このとき、容量素子Ｃ0の電位差は保たれたまま、第１電極Ｌ
１の電位がＶDb[k]まで低下する。このため、ゲート電位Ｖgate_bは低下するが、再び、
ＶEL−Ｖthに漸近していく。つまり、第２書込期間Ｔwrtbの開始でゲート電位Ｖgate_bは
一旦リセットされ、ＶEL−Ｖthに漸近していく。この意味において、第２データ線１４ｂ
に接続される画素回路Ｐにおいて駆動トランジスタＴdrの閾値電圧Ｖthを補償する実質的
な補償期間は、Ｔhbとなる。
【００３６】
一方、第１データ線１４ａに接続された画素回路Ｐでは、第１書込期間Ｔwrtaにおいて
第１データ線１４ａにデータ電位ＶDa[k]が供給されるので、ゲート電位Ｖgate_aは第１
書込期間Ｔwrtaの開始からＶEL−Ｖthに漸近していく。そして、第１書込期間Ｔwrtaが終
了しても容量素子Ｃ0に対する充電が続行される。この場合、ゲート電位Ｖgate_bのよう
に第２データ線１４ｂの電位が変動しないので、ゲート電位Ｖgate_aがリセットされるこ
とはない。したがって、第１データ線１４ｂに接続される画素回路Ｐにおいて駆動トラン
ジスタＴdrの閾値電圧Ｖthを補償する実質的な補償期間は、Ｔhaとなる。
【００３７】
すなわち、第１データ線１４ａあるいは第２データ線１４ｂのいずれに接続される画素
回路Ｐにおいても、実質的な補償期間は、デマルチプレクサ２５によって保持電位線１７
と対になるデータ線１４が選択されてから書込・補償期間Ｔ２（第２期間）が終了するま
でとなる。
【００３８】
組となる第１データ線１４ａと第２データ線１４ｂにおいて、デマルチプレクサ２５に
よって、先に選択される第１データ線１４ａに接続される画素回路Ｐの補償期間Ｔhaは、
後に選択される第２データ線１４ｂに接続される画素回路Ｐの補償期間Ｔhbと比較して長
くなる。この結果、書込・補償期間Ｔ２の終了時点において、ゲート電位Ｖgate_aはＶpa
＝ＶEL−Ｖth−Ｖeaとなり、ゲート電位Ｖgate_bはＶpb＝ＶEL−Ｖth−Ｖebとなる。ここ
で、ＶeaとＶebは誤差電圧であり、Ｖeb＞Ｖea＞０となる。
【００３９】
図３に示すようにゲート電位Ｖgate_aの方がゲート電位Ｖgate_ｂよりもＶEL−Ｖthに
漸近する。つまり、実質的な補償期間が長い方が補償の精度が高くなる。仮に、書込・補
償期間Ｔ２の終了時点におけるゲート電位Ｖgate_aおよびゲート電位Ｖgate_bを黒レベル
の基準として発光素子１１を駆動すると、第２データ線１４ｂに接続される画素回路Ｐの
方が明るくなり、輝度ムラが発生する。そこで、本実施形態では、実質的な補償期間Ｔha
およびＴhbの長さに応じて第１保持電位ＶSTaと第２保持電位ＶSTbとを設定し、補償の程
度を補正している。
【００４０】
＜Ａ−２−３：設定期間＞
図７に設定期間Ｔ３における画素回路Ｐの動作を示す。この例では、第２データ線１４
ｂに接続される画素回路Ｐを例示するが、第１データ線１４ａに接続される画素回路Ｐも
同様に動作する。
設定期間Ｔ３においては、図３に示されるように、走査信号ＧWRT[i]がローレベルに遷
移し、初期化信号ＧINT[i]、リセット信号ＧRES[i]、および発光制御信号ＧEL[i]はロー
レベルを維持する。したがって、図７に示されるように、トランジスタＴr1、Ｔr2および
Ｔr4と発光制御トランジスタＴelとはオフ状態を維持する一方、トランジスタＴr3がオン
状態に遷移して第２保持電位線１７ｂと第１電極Ｌ1とが導通する。したがって、第１電
極Ｌ1の電位は、書込・補償期間Ｔ２で供給されていたデータ電位ＶDb[k]から第２保持電
位ＶSTbに変化する。
【００４１】
図７に示されるように、設定期間Ｔ３において、トランジスタＴr1はオフ状態にあり、
また、駆動トランジスタＴdrのゲートのインピーダンスは充分に高い。したがって、第１
電極Ｌ1が書込・補償期間Ｔ２における電位ＶDb[k]から第２保持電位ＶSTbまで変化量Δ
Ｖb（＝ＶDb[k]−ＶSTb）だけ変動すると、第２電極Ｌ2の電位（駆動トランジスタＴdrの
ゲートの電位Ｖgate_b）は容量カップリングによってその直前の電位Ｖpb（＝ＶEL−Ｖth
−Ｖeb）から変動する。このときの第２電極Ｌ2の電位の変動量は、容量素子Ｃ0とその他
の寄生容量（例えば駆動トランジスタＴdrのゲート容量やその他の配線に寄生する容量）
との容量比に応じて定まる。より具体的には、容量素子Ｃ0の容量値を「Ｃ」とし寄生容
量の容量値を「Ｃs」とすると、第２電極Ｌ2の電位の変化分は「ΔＶ・Ｃ／（Ｃ＋Ｃs）
」と表現される。したがって、設定期間Ｔ３において駆動トランジスタＴdrのゲートの電
位Ｖgate_bは以下の式(1)で表現されるレベルに安定する。
Ｖgate_b＝Ｖpb−α・ΔＶb＝ＶEL−Ｖth−Ｖeb−α・ΔＶb……(1)
ただし、α＝Ｃ／（Ｃ＋Ｃs）
同様に、第１データ線１４ａに接続される画素回路Ｐでは、設定期間Ｔ３において駆動
トランジスタＴdrのゲートの電位Ｖgate_aは以下の式(2)で表現されるレベルに安定する
。
Ｖgate_a＝Ｖpa−α・ΔＶa＝ＶEL−Ｖth−Ｖea−α・ΔＶa……(2)
ただし、ΔＶa＝ＶDa[k]−ＶSTa
【００４２】
＜Ａ−２−４：発光期間＞
図８に発光期間Ｔ４における画素回路Ｐの動作を示す。この例では、第２データ線１４
ｂに接続される画素回路Ｐを例示するが、第１データ線１４ａに接続される画素回路Ｐも
同様に動作する。
発光期間Ｔ４においては、図３に示されるように、初期化信号ＧINT[i]とリセット信号
ＧRES[i]とがローレベルを維持するから、トランジスタＴr1およびＴr4はオフ状態を維持
する。また、走査信号ＧWRT[i]は発光期間Ｔ４においてローレベルを維持するから、図７
に示されるように、トランジスタＴr2がオフ状態に遷移するとともにトランジスタＴr3が
オン状態に遷移する。したがって、容量素子Ｃ0の第１電極Ｌ1は、オン状態となったトラ
ンジスタＴr3を介して第２保持電位線１７ｂに接続される。この結果、発光期間Ｔ４にお
いて第１電極Ｌ1の電位は第２保持電位ＶSTbに固定され、これによって駆動トランジスタ
Ｔdrのゲートの電位Ｖgate_b（第２電極Ｌ2の電位）は略一定に維持される。つまり、本
実施形態における容量素子Ｃ0は、補償・書込期間Ｔ２において第２データ線１４ｂに接
続されていた第一電極Ｌ１が設定期間Ｔ３において保持電位線１７ｂにつなぎ変えられる
ことで駆動トランジスタＴdrのゲートを所期の電位（式(1)によって表現される電位）に
設定するカップリング容量として機能するとともに、第１電極Ｌ1が第２保持電位線１７
ｂに接続される発光期間Ｔ４においては駆動トランジスタＴdrのゲートを定電位に維持す
る保持容量として機能する。
【００４３】
また、発光期間Ｔ４においては発光制御信号ＧEL[i]がハイレベルを維持するから、図
８に示されるように、発光制御トランジスタＴelがオン状態となって駆動電流Ｉel_bの経
路が形成される。したがって、駆動トランジスタＴdrのゲートの電位Ｖgate_bに応じた駆
動電流Ｉelが電源線から駆動トランジスタＴdrおよび発光制御トランジスタＴelを経由し
て発光素子１１に供給される。この駆動電流Ｉel_bの供給によって発光素子１１はデータ
電位ＶDb[k]に応じた輝度に発光する。
【００４４】
いま、駆動トランジスタＴdrが飽和領域で動作する場合を想定すると、駆動電流Ｉel_b
は以下の式(3)によって表現される。ただし、「β」は駆動トランジスタＴdrの利得係数
であり、「Ｖgs」は駆動トランジスタＴdrのゲート−ソース間の電圧である。
Ｉel_b＝（β／２）（Ｖgs＋Ｖth）２
＝（β／２）（Ｖgate_b−ＶEL＋Ｖth）２……(3)
なお、通常、ｐチャネルトランジスタの閾値Ｖthは負の値で表現することが多いが、本明
細書では絶対値で定義している。従って、（３）式のＶthの項の符号が、通常と反転して
いることに注意する必要がある。
【００４５】
さらに、式(1)の代入によって式(3)は以下のように変形される。
Ｉel_b＝（β／２）｛（ＶEL−Ｖth−Ｖeb−α・ΔＶb）−ＶEL＋Ｖth｝２
＝（β／２）（Ｖeb＋α・ΔＶb）２
＝（β／２）｛Ｖeb＋α・（ＶDb[k]−ＶSTb）｝２……(4)
同様に、第１データ線１４ａに接続される画素回路Ｐの駆動電流Ｉel_aは以下に示す式
(5)で与えられる。
Ｉel_a＝（β／２）｛Ｖea＋α・（ＶDa[k]−ＶSTa）｝２……(5)
【００４６】
また、第１保持電位ＶSTaおよび第２保持電位ＶSTbは、以下に示す式によって与えられ
る。
ＶSTb＝Ｖeb／α＋Ｖref……(6)
ＶSTa＝Ｖea／α＋Ｖref……(7)
但し、Ｖrefは一定電位であって、零でも良い。誤差電圧Ｖebは補償期間Ｔhbの長さに
応じて定まり、誤差電圧Ｖeaは補償期間Ｔhaの長さに応じて定まる。したがって、第１保
持電位ＶSTaおよび第２保持電位ＶSTbは、補償期間Ｔhbおよび補償期間Ｔhaの長さに応じ
て定める。補償期間ＴhbおよびＴhaは、デマルチプレクサ２５によって保持電位線１７と
対になる第１データ線１４ｂまたは１４ａが選択されてから書込・補償期間Ｔ２が終了す
るまでの時間である。電圧生成回路２７はそのような時間に応じた第１保持電位ＶSTaお
よび第２保持電位ＶSTbを設定する。
【００４７】
次に、式(6)、(7)の代入によって式(4)、(5)は以下のように変形される。
Ｉel_b＝（β／２）｛α・（ＶDb[k]−Ｖref）｝２……(8)
Ｉel_a＝（β／２）｛α・（ＶDa[k]−Ｖref）｝２……(9)
このように、誤差電圧Ｖeaを相殺するように第１保持電位ＶSTaを設定し、且つ、誤差
電圧Ｖebを相殺するように第２保持電位ＶSTbを設定したので、発光素子１１に供給され
る駆動電流Ｉel_bまたはＩel_aは、データ電位ＶDb[k]またはデータ電位ＶDa[k]のみによ
って決定され、駆動トランジスタＴdrの閾値電圧Ｖthには依存しない。したがって、画素
回路Ｐごとの閾値電圧Ｖthのバラツキに起因した輝度のムラを抑制しつつ、補償期間Ｔha
およびＴhbの相違に基づく、データ線１４ごとの輝度ムラを同時に抑制することができる
。
【００４８】
図１５に示した画素回路Ｐ0においては、発光期間Ｔ４で容量素子Ｃ0の電極Ｌ1がフロ
ーティング状態となるためにその電位が変動し易い。従って、駆動トランジスタＴdrのゲ
ートの電位を維持するためには、容量素子Ｃ0とは別個の保持容量Ｃ1を設ける必要がある
。これに対し、本実施形態においては、容量素子Ｃ0の第１電極Ｌ1が発光期間Ｔ４におい
て第１保持電位ＶSTaまたは第２保持電位ＶSTbに維持されるから、容量素子Ｃ0が保持容
量の機能も果たし、駆動トランジスタＴdrのゲートの電位Ｖgate_aまたはＶgate_bは発光
期間Ｔ４の全体にわたって略一定に維持される。したがって、駆動電流Ｉelの変動を防止
して発光素子１１を高い精度で所期の輝度に発光させることができる。容量素子を2つ設
ける必要がない。また、図１５の構成においては、データ電位ＶＤの振幅を駆動トランジ
スタＴｄｒのゲートに伝達する過程で、Ｃ0とＣ1との比により分圧されてしまうため、Ｃ
0に大きな容量が要求される。一方、容量素子がひとつで良い本実施形態では、そのよう
な問題がない。以上のように画素回路Ｐに要求される容量が低減されるから、本実施形態
には画素回路Ｐの規模が縮小されるという利点がある。
【００４９】
＜Ｂ．第２実施形態＞
第２実施形態の表示装置Ｄは、画素回路Ｐおよび走査線駆動回路２２の構成を除いて、
図１に示す第１実施形態の表示装置Ｄと同様である。図９に第２実施形態の画素回路Ｐを
示す。この画素回路Ｐは、図２に示す第１実施形態の画素回路Ｐと比較して、トランジス
タＴr4を省略してある。このため、走査線駆動回路２２はリセット信号ＧRESの生成を省
略できる。
【００５０】
図１０に第２実施形態の表示装置Ｄのタイミングチャートを示す。この表示装置Ｄのリ
セット期間Ｔ１では、走査信号ＧWRT[i]、初期化信号ＧINT[i]、および発光制御信号ＧEL
[i]がハイレベルとなる。したがって、駆動トランジスタＴdrがダイオード接続された状
態で発光制御トランジスタＴelがオン状態となる。この結果、駆動トランジスタＴdrのゲ
ート電位Ｖgate_bの電位は充分低下する。
次に、補償・書込期間Ｔ２では、走査信号ＧWRT[i]および初期化信号ＧINT[i]がハイレ
ベルを維持したまま、発光制御信号ＧEL[i]がローレベルになる。すると、発光制御トラ
ンジスタＴelがオフ状態になり、第１実施形態と同様にゲート電位Ｖgate_bがＶEL−Ｖth
に漸近していく。
【００５１】
次に、設定期間Ｔ３において、走査信号ＧWRT[i]がローレベルになると、トランジスタ
Ｔr2がオフ状態になる一方、トランジスタＴr3がオン状態になり、第１電極Ｌ1がトラン
ジスタＴr3を介して第２保持電位線１７ｂに接続される。これにより、第１電極Ｌ1の電
位がデータ電位ＶDb[k]から第２保持電位ＶSTbに遷移する。すると、容量素子Ｃ0がカッ
プリング容量として作用し、ゲート電位Ｖgate_bがＶDb[k]−ＶSTbだけ押し下げられる。
次に、発光期間Ｔ４において、発光制御信号ＧEL[i]がハイレベルになると、発光制御
トランジスタＴelがオン状態となり、駆動トランジスタＴdrのゲート電位Ｖgate_bに応じ
た駆動電流Ｉel_bが発光素子１１に供給される。
この場合、駆動電流Ｉel_bは、上述した式(8)で与えられ、第１データ線１４ａに接続
される画素回路Ｐの駆動電流Ｉel_aは上述した式(9)で与えられる。したがって、第１実
施形態と同様に、画素回路Ｐごとの閾値電圧Ｖthのバラツキに起因した輝度のムラを抑制
しつつ、補償期間ＴhaおよびＴhbの相違に基づく、データ線１４ごとの輝度ムラを同時に
抑制することができる。
【００５２】
＜Ｃ．第３実施形態＞
上述した第１および第２実施形態では、データ信号ＶD[k]には２系統のデータ電位ＶDa
[k]およびＶDb[k]が時分割多重されていた。これに対して、第３実施形態の表示装置Ｄは
データ信号ＶD[k]にＲＧＢ各色の３系統のデータ電位ＶDa[k]、ＶDb[k]、およびＶDc[k]
を多重するものである。
図１１に第３実施形態の表示装置Ｄの構成を示す。この表示装置Ｄは、３ｎ本のデータ
線１４を有する。３ｎ本のデータ線１４は、３本の第１データ線１４ａ、第２データ線１
４ｂおよび第３データ線１４ｃの組をｎ組備える。１個のデマルチプレクサ２５には１組
のデータ線１４ａ〜１４ｃが接続される。各デマルチプレクサ２５は、制御回路２９から
供給される第１〜第３選択信号ＳＥＬａ〜ＳＥＬｃに基づいて、データ信号ＶD[k]を時分
割で分離してデータ電位ＶDa[k]、ＶDb[k]、およびＶDc[k]を出力する。
【００５３】
また、電圧生成回路２７は、第１データ線１４ａと対になる保持電位線１７に第１保持
電位ＶSTa、第２データ線１４ｂと対になる保持電位線１７に第２保持電位ＶSTb、第３デ
ータ線１４ｃと対になる保持電位線１７に第３保持電位ＶSTcを各々出力する。ここで、
書込・補償期間Ｔ２が終了した時点において、第３データ線１４ｃに接続される画素回路
Ｐの誤差電圧をＶecとする。
この場合、第１保持電位ＶSTa、第２保持電位ＶSTb、および第３保持電位ＶSTcは、以
下に示す式(10)〜(12)で与えられる。
ＶSTa＝Ｖea／α＋ＶR＋Ｖref……(10)
ＶSTb＝Ｖeb／α＋ＶG＋Ｖref……(11)
ＶSTc＝Ｖea／α＋ＶB＋Ｖref……(12)
ここで、ＶR、ＶG、およびＶBは、ＲＧＢ各色の調整用のパラメータである。ＶR、ＶG
、およびＶBを適宜設定することによって、色調整を行うことが可能となる。発光素子の
発光効率は発光色によって相違するのが通常である。したがって、補償期間と発光色に応
じて第１保持電位ＶSTa、第２保持電位ＶSTb、および第３保持電位ＶSTcを設定すること
によって、閾値電圧Ｖthのバラツキに起因する輝度ムラ、分割分離の順序（補償期間の長
さ）に起因するデータ線ごとの輝度ムラ、および発光効率に起因する輝度ムラを抑制する
ことができる。
【００５４】
なお、上述した実施形態では、データ線１４は２本または３本を１組とする複数の組か
らなり、データ線駆動回路２４は各データ線１４に供給すべきデータ電位をデータ線の組
ごとに時分割多重したデータ信号を生成したが、組を構成するデータ線の本数はＮ（Ｎは
２以上の自然数）本以上であればよい。この場合、デマルチプレクサ２５は、データ線の
組ごとに設けられ、組に属するＮ本のデータ線を順次選択してデータ信号を時分割で選択
したデータ線に供給すればよい。さらに、電圧生成回路２７は、データ線の組に属するＮ
本の保持電圧線の各々に個別の保持電位を供給すればよい。
また、画素回路Ｐを構成する各トランジスタの導電型は適宜に変更される。例えば、図
２における駆動トランジスタＴdrはｎチャネル型であってもよい。この場合においても、
保持電位線１７に供給される電位ＶSTは、駆動トランジスタＴdrのゲートに供給されたと
きにこの駆動トランジスタＴdrをオン状態とする電位に設定される。なお、駆動トランジ
スタＴdrがｎチャネル型である構成においてトランジスタＴelは駆動トランジスタＴdrの
ドレインと電源線（電位ＶEL）の間に介挿され、駆動トランジスタＴdrのソースはＯＬＥ
Ｄ素子の陽極に接続される。また、ＯＬＥＤ素子は発光素子１１の一例に過ぎない。例え
ば、ＯＬＥＤ素子に代えて、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子といっ
た様々な素子を本発明における発光素子として採用することができる。本発明における発
光素子は、電流の供給によって階調（典型的には輝度）が変化する素子であれば足り、そ
の具体的な構造の如何は不問である。
【００５５】
＜Ｄ．応用例＞
次に、本発明に係る表示装置Ｄを利用した電子機器について説明する。図１２は、以上
に説明した何れかの形態に係る表示装置Ｄを採用したモバイル型のパーソナルコンピュー
タの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置Ｄと本体部
２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２０
０２が設けられている。この表示装置Ｄは電気光学素子１１にＯＬＥＤ素子を使用してい
るので、視野角が広く見易い画面を表示できる。更に、本発明により均一な表示が得られ
るとともに、データ線に対してデータ線駆動回路の個数が減らされているため低コストで
ある。
【００５６】
図１３に、実施形態に係る表示装置Ｄを適用した携帯電話機の構成を示す。携帯電話機
３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示
装置Ｄを備える。スクロールボタン３００２を操作することによって、表示装置Ｄに表示
される画面がスクロールされる。
【００５７】
図１４に、実施形態に係る表示装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Dig
ital AssiSTants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１
および電源スイッチ４００２、ならびに表示装置Ｄを備える。電源スイッチ４００２を操
作すると、住所録やスケジュール帳といった各種の情報が表示装置Ｄに表示される。
【００５８】
なお、本発明に係る表示装置が適用される電子機器としては、図１２から図１３に示し
たもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置
、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、
テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネル
を備えた機器等などが挙げられる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態に係る表示装置の構成を示すブロック図である。
【図２】画素回路の構成を示す回路図である。
【図３】各信号の波形を示すタイミングチャートである。
【図４】リセット期間における画素回路の動作を説明するための回路図である。
【図５】電位の関係を示す説明図である。
【図６】書込・補償期間における画素回路の動作を説明するための回路図である。
【図７】設定期間における画素回路の動作を説明するための回路図である。
【図８】発光期間における画素回路の動作を説明するための回路図である。
【図９】本発明の第２実施形態に係る表示装置に用いられる画素回路の構成を示す回路図である。
【図１０】同実施形態の各信号の波形を示すタイミングチャートである。
【図１１】本発明の第３実施形態に係る表示装置の構成を示すブロック図である。
【図１２】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１３】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１４】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図１５】従来の画素回路の構成を示す回路図である。
【符号の説明】
【００６０】
Ｄ……表示装置、Ｐ……画素回路、１０……画素アレイ部、１１……電気光学素子、１２
……制御線、１２１……走査線、１２３……第１制御線、１２５……第２制御線、１２７
……発光制御線、１４……データ線、１７ａ，１７ｂ……第１保持電位線，第２保持電位
線、２２……走査線駆動回路、２４……データ線駆動回路、２７……電圧生成回路、Ｔdr
……駆動トランジスタ、Ｔel……発光制御トランジスタ、Ｔr1，Ｔr2，Ｔr3，Ｔr4……ト
ランジスタ、ＧWRT[i]……走査信号、ＧRES[i]……リセット信号、ＧINT[i]……初期化信
号、ＧEL[i]……発光制御信号、Ｔ１……リセット期間、Ｔ２……書込・補償期間、Ｔ３
……設定期間、Ｔ４……発光期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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