(57)【要約】  【課題】  ロウおよびカラムに編成された複数のメモリ・セルを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムのアクセス・サイクル・タイムを向上させる。  【解決手段】  本発明の例示的実施形態では、方法に、破壊読出モードをイネーブルするステップが含まれ、破壊読出モードは、アドレッシングされたＤＲＡＭメモリ・セル内に保管された情報のビットを破壊的に読み取るためのものである。情報の破壊的に読み取られたビットが、一時的に一時記憶デバイスに保管される。遅延ライト・バック・モードがイネーブルされ、この遅延ライト・バック・モードは、アドレッシングされたＤＲＡＭメモリ・セルに後で情報のビットを復元するためのものである。その後、遅延ライト・バック・モードの実行が、一時記憶デバイス内のスペースの可用性に応じてスケジューリングされる。【選択図】  図５
2007234225.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムの動作を制御する方法であって、前記ＤＲＡＭシステムが、ロウおよびカラムに編成された複数のメモリ・セルを有し、
破壊読出モードをイネーブルするステップであって、前記破壊読出モードが、アドレッシングされたＤＲＡＭメモリ・セル内に保管された情報のビットを破壊的に読み取るためのものである、ステップと、
情報の前記破壊的に読み取られたビットを、一時記憶デバイスに一時的に保管するステップと、
遅延ライト・バック・モードをイネーブルするステップであって、前記遅延ライト・バック・モードが、前記アドレッシングされたＤＲＡＭメモリ・セルに後で情報の前記ビットを復元するためのものである、ステップと、
前記遅延ライト・バック・モードの実行をスケジューリングするステップであって、前記スケジューリングが、前記一時記憶デバイス内のスペースの可用性に依存する、ステップと、を含む方法。
【請求項２】
複数のＤＲＡＭアレイを含む破壊読出ＤＲＡＭアーキテクチャでライト・バック動作をスケジューリングする方法であって、
動作コマンドを受け取るステップと、
前記動作コマンドが、
それによって参照されるアドレッシングされたＤＲＡＭアレイからのデータの読出をもたらす読取コマンドと、
それによって参照されるアドレッシングされたＤＲＡＭアレイへのデータの書込をもたらす書込コマンドと、のどちらであるかを判定するステップと、
前記動作コマンドのどちらを受け取ったかに無関係に、ライト・バック動作を実行しなければならないかどうかを判定するステップであって、前記ライト・バック動作が、ＳＲＡＭ内の特定のアドレスに一時的に保管されたデータを書き込むことを含むステップと、
読取コマンドに応答して、前記ＳＲＡＭ内の特定のアドレスを検査して、そこに含まれるデータ・ビットが既にあるかどうかを調べるステップであって、前記特定のアドレスが、データが読み出される前記アドレッシングされたＤＲＡＭアレイと同一のアドレスに対応するステップとを含み、
前記ＳＲＡＭ内の前記特定のアドレスに、データが含まれない場合に、ライト・バック動作が実行されず、
前記ＳＲＡＭ内の前記特定のアドレスに、データが含まれる場合に、どのＤＲＡＭアレイが、前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記データに対応するかが判定され、
前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記データに対応する前記ＤＲＡＭアレイが、データが読み出される前記ＤＲＡＭアレイと一致する場合に、ライト・バック動作が実行されず、
前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記データに対応する前記ＤＲＡＭアレイが、データが読み出される前記ＤＲＡＭアレイと一致しない場合に、ライト・バック動作が実行される、方法。
【請求項３】
複数のＤＲＡＭアレイを含む破壊読出ＤＲＡＭアーキテクチャでライト・バック動作をスケジューリングする方法であって、
動作コマンドを受け取るステップと、
前記動作コマンドが、
それによって参照されるアドレッシングされたＤＲＡＭアレイからのデータの読出をもたらす読取コマンドと、
それによって参照されるアドレッシングされたＤＲＡＭアレイへのデータの書込をもたらす書込コマンドと、のどちらであるかを判定するステップと、
前記動作コマンドのどちらを受け取ったかに無関係に、ライト・バック動作を実行しなければならないかどうかを判定するステップであって、前記ライト・バック動作が、ＳＲＡＭ内の特定のアドレスに一時的に保管されたデータを書き込むことを含むステップと、
書込コマンドに応答して、前記ＳＲＡＭ内の特定のアドレスを検査して、そこに含まれるデータ・ビットが既にあるかどうかを調べるステップであって、前記特定のアドレスが、データが書き込まれる前記アドレッシングされたＤＲＡＭアレイと同一のアドレスに対応する、ステップとを含み、
前記ＳＲＡＭ内の前記特定のアドレスに、まだデータが含まれない場合に、ライト・バック動作が実行されず、書込バッファに含まれるデータ・ビットが、前記ＳＲＡＭ内の前記特定のアドレスに保管される、方法。
【請求項４】
複数のＤＲＡＭアレイを含む破壊読出ＤＲＡＭアーキテクチャでライト・バック動作をスケジューリングする方法であって、
動作コマンドを受け取るステップと、
前記動作コマンドが、
それによって参照されるアドレッシングされたＤＲＡＭアレイからのデータの読出をもたらす読取コマンドと、
それによって参照されるアドレッシングされたＤＲＡＭアレイへのデータの書込をもたらす書込コマンドと、
ノー・オペレーション・コマンドと
のどれであるかを判定するステップと、
前記動作コマンドのどれを受け取ったかに無関係に、ライト・バック判定を実行するステップであって、前記ライト・バック判定が、前記複数のＤＲＡＭアレイの１つにライト・バックされる、ＳＲＡＭ内に一時的に保管されたデータがあるかどうかを判定する、ステップと、
前記複数のＤＲＡＭアレイの１つにライト・バックされる、前記ＳＲＡＭ内に一時的に保管されたデータがある場合に、ライト・バックのために前記ＳＲＡＭ内に保管された最も古いデータを選択するステップと
を含む方法。
【請求項５】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）構造であって、
複数のメモリ・セルと、
前記メモリ・セルに取外し可能に結合されたビット線であって、さらに、前記メモリ・セルに関して受け取られる動作コマンドの前に当初にプリチャージされる、ビット線と、
前記ビット線に取外し可能に結合された信号線であって、前記ビット線上で当初に生成される信号を受け取り、前記ビット線が、前記信号がその上で当初に生成された時にもはやプリチャージされない、信号線と、
前記信号線に取外し可能に結合されたデータ線とを含み、
前記信号線が、前記メモリ・セルから読み取られたデータ・ビットを、前記データ線へ、前記ビット線がもう一度プリチャージされるのと同時に、送出することができる、ＤＲＡＭ構造。
【請求項６】
前記データ・ビットが、前記メモリ・セルから破壊的に読み取られ、
前記データ・ビットが、さらに、一時記憶要素に一時的に保管され、
前記データ・ビットを、前記ビット線がもう一度プリチャージされた後に前記メモリ・セルにライト・バックすることができる、請求項５に記載のＤＲＡＭ構造。
【請求項７】
相補ビット線の対であって、等しい電圧までチャージされ、相補ビット線の前記対の１つが、前記メモリ・セルに取外し可能に結合される、相補ビット線の対をさらに含み、
前記メモリ・セルが、相補ビット線の前記対の前記１つに結合される時に、前記信号線に結合されたセンス増幅器が、相補ビット線の前記対の間の差動電圧を増幅する、請求項６に記載のＤＲＡＭ構造。
【請求項８】
前記一時記憶要素が、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を含む、請求項６に記載のＤＲＡＭ構造。 
【請求項９】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）構造であって、
ロウおよびカラムに編成された複数のメモリ・セルであって、メモリ・セルの各カラムが、対応するワード線に結合され、メモリ・セルの各ロウが、相補ビット線の対の１つのビット線に取外し可能に結合される、複数の個々のメモリ・セルと、
相補ビット線の前記対を等しい電圧値までプリチャージする等化器と、
ビット線の選択された対を信号線の対に取外し可能に結合するマルチプレクサと、
信号線の前記対を介して、ビット線の前記選択された対から一時記憶デバイスへデータを転送することができるデータ線と、
ビット線の前記選択された対上で生成される信号を増幅するセンス増幅器と
を含み、
ビット線の前記選択された対上で生成される前記信号が、ビット線の前記選択された対が信号線の前記対から結合解除された後に増幅される、ＤＲＡＭ構造。
【請求項１０】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）構造であって、
ロウおよびカラムに編成された複数のメモリ・セルであって、メモリ・セルの各カラムが、対応するワード線に結合され、メモリ・セルの各ロウが、相補ビット線の対の１つのビット線に取外し可能に結合される、複数の個々のメモリ・セルと、
相補ビット線の前記対を等しい電圧値までプリチャージする等化器と、
ビット線の選択された対を信号線の対に取外し可能に結合するマルチプレクサと、
信号線の前記対を介して、ビット線の前記選択された対から一時記憶デバイスへデータを転送することができるデータ線と、
ビット線の前記対に結合された書込ドライバの対であって、前記個々のメモリ・セルの１つまたは複数から読み取られたデータをそこにライト・バックできるようにする、書込ドライバの対と
を含む、ＤＲＡＭ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には集積回路メモリ・デバイスに関し、具体的には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のアクセス・サイクル・タイムに関する。
【背景技術】
【０００２】
サブミクロンＣＭＯＳ技術の発展が、マイクロプロセッサの速度の大幅な改善をもたらした。およそ３年ごとに４倍の割合で、マイクロプロセッサの速度は、現在、１Ｇｈｚを超えている。これらのマイクロプロセッサ技術の進歩と共に、より高度なソフトウェアおよびマルチメディア・アプリケーションが現れ、アプリケーションのためにより多くのメモリが必要になる。したがって、より高い密度および性能を有するより大容量のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の需要が高まっている。
【０００３】
ＤＲＡＭアーキテクチャは、より大きいメモリ容量を必要とするシステム要件によって駆り立てられて、長年にわたって進歩してきた。しかし、そのランダム・アクセス時間（ｔＲＡＣ）およびそのランダム・アクセス・サイクル・タイム（ｔＲＣ）によって表現されるＤＲＡＭの速度は、類似する形で改善されてはこなかった。その結果、ＣＰＵのクロック速度が経時的に安定して改善されるので、ＤＲＡＭとＣＰＵの間の速度のギャップが広がりつつある。
【０００４】
ＤＲＡＭアレイのランダム・アクセス・サイクル・タイム（ｔＲＣ）は、一般に、ランダム・アクセス動作のすべてを完了する時間を表すアレイ時定数によって決定される。そのような動作には、ワード線活動化、ビット線上の信号展開、ビット線センシング、信号ライト・バック、ワード線非活動化、およびビット線プリチャージが含まれる。これらの動作は、通常のＤＲＡＭアーキテクチャでは順次実行されるので、ＤＲＡＭの転送速度または帯域幅の増加が、問題になる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述および他の従来技術の短所および欠陥を改善し、ＤＲＡＭのアクセス・サイクル・タイムを向上させることを目的とする。
【課題を解決するための手段】
【０００６】
上述および他の従来技術の短所および欠陥は、ロウおよびカラムに編成された複数のメモリ・セルを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムの動作を制御する方法によって克服または軽減される。本発明の例示的実施形態では、この方法に、破壊読出モードをイネーブルするステップが含まれ、破壊読出モードは、アドレッシングされたＤＲＡＭメモリ・セルに保管された情報のビットを破壊的に読み出すためのものである。破壊的に読み出された情報のビットは、一時的に一時記憶デバイスに保管される。遅延ライト・バック・モードがイネーブルされ、この遅延ライト・バック・モードは、アドレッシングされたＤＲＡＭメモリ・セルに後で情報のビットを復元するためのものである。その後、遅延ライト・バック・モードの実行が、一時記憶デバイス内のスペースの可用性に応じてスケジューリングされる。
【０００７】
好ましい実施形態では、破壊読出モードのイネーブルに、プリチャージされた相補ビット線の対での差動信号の展開が含まれ、このビット線の一方が、アドレッシングされたＤＲＡＭメモリ・セルに結合される。差動信号が、ビット線の対からセンス線の対に転送され、センス線は、その直後にビット線から分離される。その後、ビット線の対がプリチャージされる。
【発明を実施するための最良の形態】
【０００８】
以下の説明では、添付図面では、類似する要素に複数の図で類似する符号を付す。まず図１および２を参照すると、ＣＭＯＳのクロスカップリングされたセンス増幅器（ＳＡ）を使用する従来のＤＲＡＭアレイ・アーキテクチャが示されている。ＤＲＡＭアレイ１００には、行列パターンに配置された複数のＤＲＡＭセル１０２が含まれる。各ＤＲＡＭセル１０２には、データ・ビット記憶要素として機能する、１つの電界効果トランジスタ（ＦＥＴ）１０４および１つのキャパシタ１０６が含まれる。従来のＤＲＡＭアレイ１００の動作は、下記の順次信号処理ステップの説明によって最もよく理解される。
（Ａ）ビット線上（ＢＬおよびＢＬバー）での信号展開
（Ｂ）ビット線（ＢＬ）センシング
（Ｃ）信号ライト・バック
（Ｄ）ビット線（ＢＬ）プリチャージ動作
【０００９】
（Ａ）ビット線（ＢＬおよびＢＬバー）での信号展開。ＦＥＴ１０４のゲートが、ワード線（ＷＬ）に結合される。ＷＬがロウである限り、キャパシタ１０６が、電荷としてデータ・ビットを保持する。キャパシタ１０６は、「データ０」ビットの場合に０Ｖ、「データ１」ビットの場合に所定の電圧（ＶDD）を保持する。ビット線対（ＢＬおよびＢＬバー）は、ビット線（ＢＬ）等化デバイス１２０によって（ΦEQ＝ハイの時に）１／２ＶDDレベルに既にプリチャージされている。プリチャージ動作は、ステップ（Ｄ）で説明する。ＷＬがハイになる時に、キャパシタ１０６が、ＦＥＴ１０４を介して対応するビット線（ＢＬ）に結合される。しかし、ワード線（ＷＬ）活動化の前に、ＢＬ等化デバイス１２０が、ターン・オフされる（ΦEQ＝ロウの時に）。したがって、キャパシタ１０６に蓄積された電荷を転送することによって、ビット線電圧を変更することが可能である。
【００１０】
（Ｂ）ビット線（ＢＬ）センシング。ＣＭＯＳのクロスカップリングされたセンス増幅器（ＳＡ）１３０が、クロック信号ΦNをロウに駆動し、クロック信号ΦPをハイに駆動することによって、ＢＬとＢＬバーの間の差動電圧を増幅する。ＣＭＯＳのクロスカップリングされたセンス増幅器の動作は、当技術分野で周知であり、以下でこれ以上詳細には説明しない。
【００１１】
（Ｃ）信号ライト・バック。ＢＬ信号が十分に増幅された後に、カラム選択線（ＣＳＬ）によって、カラム・スイッチ・デバイス１４０を活動化する。これによって、ＢＬ対が、ＶDDにプリチャージされたデータ線対（ＤＬおよびＤＬバー）に結合される。したがって、データ読取モード中に、差動電圧が、ＤＬ対で生成され、この差動電圧が、第２のセンス増幅器（図示せず）によってセンシングされる。書込モード動作中に、ＢＬ対を、ＤＬ対から駆動されるデータ・パターンに応じて「フリップ」することができる。ＢＬセンシング動作の前に書込モードをイネーブルしてはならないことを指摘する必要がある。というのは、書込モード（ＷＲＩＴＥ）でのＢＬスイングが、信号展開中の隣接するＢＬ（ＲＥＡＤ）にカップリング・ノイズを引き起こし、これによってセンシング信号が破壊されるからである。その後、ビット線電圧を、ＦＥＴ１０４を介してキャパシタ１０６に蓄積する。
【００１２】
（Ｄ）ビット線（ＢＬ）プリチャージ動作。最後に、ワード線（ＷＬ）を非活動化し、これによって、ＤＲＡＭセル１０２をビット線対から分離する。したがって、データ・ビットが、キャパシタ１０６内で維持される。その後、ＳＡ１３０が非活動化され、ＢＬ等化デバイス１２０がＢＬを等化し、その結果、ＢＬが、もう一度１／２ＶDDレベルでプリチャージされる。
【００１３】
図２のタイミング図に、通常の「１」ビット読取とその後の「０」ビット書込の動作の例が示されている。信号展開ステップ（Ａ）中に、ＷＬの電圧がロウからハイになる。当初は、ビット線対ＢＬおよびＢＬバーの両方が、前のプリチャージから１．５Ｖである（例示のみのために、ＶDD＝３Ｖであると仮定する）。ＷＬがハイになった後に、ＦＥＴ１０４のゲートが、ターン・オンされ、これによって、キャパシタ１０６（３Ｖ／「１」ビット電荷を蓄積されている）がＢＬに結合される。ＢＬの電圧が、１．５Ｖから上昇し始めるが、ＢＬバーの電圧は、１．５Ｖにとどまる。ＢＬおよびＢＬバーに接続されたＳＡ１３０が、ステップ（Ｂ）中にイネーブルされる時に、ＢＬとＢＬバーの間の差動電圧が、センシングされ、その後、増幅される。したがって、ＢＬが、３Ｖまで駆動されるが、ＢＬバーは、０Ｖに駆動される。これによって、ＤＲＡＭセル１０２へのデータのライトバックが可能になる。ＳＡ１３０がないと、ＤＲＡＭセル１０２のデータは、キャパシタ１０６がＢＬに結合される時に失われる。
【００１４】
この例では「０」ビット書込が要求されるので、ＢＬおよびＢＬバーの値が、ステップ（Ｃ）中に「フリップ」され、ＤＬバーをハイに保ちながらＤＬをロウに駆動することによって、ＢＬが０Ｖに駆動され、ＢＬバーが３Ｖに駆動される。したがって、キャパシタ１０６は、０Ｖにプルされ、ＷＬがまだハイなのでまだＢＬに結合されている。最後に、ステップ（Ｄ）で、ＷＬが非活動化され、「０」ビットがＤＲＡＭセル１０２に書き込まれ、ＢＬおよびＢＬバーが、もう一度１．５Ｖにプリチャージされる。
【００１５】
このように構成された既存のアーキテクチャであるＤＲＡＭアレイ１００では、上で述べた動作（Ａ）、（Ｂ）、（Ｃ）、および（Ｄ）のすべての順次実行に起因して、総ランダム・アクセス・サイクル・タイム（ｔＲＣ）を改善することが困難になる。したがって、本発明の１実施形態によれば、図３および４に、ＤＲＡＭアレイ２００と、「破壊読出」アーキテクチャを特徴とするその動作を示す関連するタイミング図が示されている。例示のみのために、以下で説明する類似する構成要素は、前に説明した構成要素と同一の符号を有する。
【００１６】
前に説明した要素のほかに、ＤＲＡＭアレイ２００には、さらに、ビット線（ＢＬ）とセンス線（ＳＬ）の間に接続されたスイッチング・デバイス１５０が含まれる。やはり、ＷＬがハイになる時に、キャパシタ１０６が、ＦＥＴ１０４を介して対応するビット線（ＢＬ）に結合される。ＷＬ活動化の前に、ＢＬ等化デバイス１２０が、ターン・オフされ（ΦEQ＝ロウ）、キャパシタ１０６から電荷を転送することによってＢＬ電圧を変更することが可能になる。その後、スイッチング・デバイス１５０が、一時的にターン・オンされて、ＢＬ対上で展開された信号をＳＬ対に転送する。その後、スイッチング・デバイス１５０が、ターン・オフされ、プリチャージ動作がＢＬに対して実行される前に、ＳＬが、ＢＬから結合解除される。これによって、センシング信号がＢＬおよびＳＬ上で展開された後に、即座に、同時に、ＷＬ、ＢＬ、およびＢＬバーをプリチャージできるようになる。
【００１７】
したがって、ＳＡ１３０は、「パイプライン」式にＳＬとＳＬバーの間の差動電圧を増幅する。図１から２に示された従来のアーキテクチャと異なって、ＳＡ１３０は、データ線（ＤＬ）へのデータ・ビットの転送だけに使用される。ＤＬからのＢＬの分離に起因して、ＤＲＡＭセル１０２のキャパシタ１０６の信号は、その信号が読み出された後に破壊される（したがって、破壊読出アーキテクチャを構成する）。その後、ＤＬに転送されたデータ・ビットが、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にコピーされる。書込モード中に、データ・ビットが、「ライト・スルー」として、対応するＤＲＡＭセルに直接に書き込まれる。代替案では、書き込まれるビットを、読み取り、読取モードに類似する将来の遅延ライト・バックのためにＳＲＡＭに保管することができる。読取ビットの一部を、入力データ・ビットによって上書きし、将来の遅延ライト・バックのためにＳＲＡＭに保管することができる。そのような動作によって、チップが、ビット・マスク・モードまたはバイト・マスク・モードをサポートできるようになる。
【００１８】
実施されるライトスルー動作および遅延書込動作に無関係に、ワード線（ＷＬ）によってアクセスされるデータ・ビットのすべてが、対応するＤＲＡＭセルに同時にライト・バックされる。書込モードは、信号展開の前に開始することができ、これによって、通常は書込モード中にこうむるｔＲＣペナルティが回避される。したがって、破壊読出アーキテクチャによって、システムが読取モードと書込モードのどちらであるかに無関係に、（Ｂ）ビット線センシングおよび（Ｃ）信号ライト・バックの動作ステップによって表される、総ｔＲＣの時間成分が除去される。その結果、図３から４に示されたアーキテクチャを使用する、ランダム・アクセス・サイクル・タイム（ｔＲＣ）の総合的な速度改善は、通常のＤＲＡＭアーキテクチャの２倍程度になる。
【００１９】
図３から４のタイミング図には、さらに、ステップ（Ｂ）および（Ｃ）の除去が示されている。ＷＬがイネーブルされ、ビット線信号差が展開された後に、ビット線が、即座にプリチャージされ、１．５Ｖに戻される。データ・ビットの再書込またはフリップに使用される増幅は、分離されたＳＬおよびＳＬバー信号線で行われ、このビットが、将来の使用のためにＳＲＡＭに保管される。したがって、読み取られた（セルから破壊される）データが、一時的にＳＲＡＭに保管され、必要な場合に後にセルに再書込されるので、サイクルは、ステップ（Ａ）および（Ｄ）の後で完了する。
【００２０】
図５を参照すると、本発明の実施形態によるアーキテクチャ３００が示されている。アーキテクチャ３００には、所与のチップ内の、複数のＤＲＡＭアレイ３０２（アレイ＜０＞からアレイ＜２５５＞によって個別に指定される）と、少なくとも１つのＳＲＡＭ３０４が含まれる。各ＤＲＡＭアレイ３０２のサイズを、異なるものとすることができるが、ＳＲＡＭ３０４のデータ・ビットの総数は、最大の個々のＤＲＡＭアレイ・サイズより大きくしなければならない。任意選択として、複数のＤＲＡＭアレイ３０２を、バンクとしてグループ化することができる。この場合に、ＳＲＡＭアレイの密度を、複数のＤＲＡＭアレイを含むＤＲＡＭバンク・サイズ以上にしなければならない。例示のみのために、以下の説明では、合計２５６個のＤＲＡＭアレイがあり、それぞれが３２Ｋ個のセルからなると仮定する。３２Ｋ個のセルは、それぞれが、２５６本のワード線（ＷＬ）および１２８本のビット線（ＢＬ）対によってアクセスされる。ＳＲＡＭ３０４のアレイは、各ＤＲＡＭアレイ３０２に類似する形（２５６本のＷＬおよび１２８本のＢＬ対によってアクセスされる３２Ｋ個のセルを有する）で編成される。
【００２１】
前に述べたように、ＤＲＡＭ読取コマンドによって、３２Ｋ個のＤＲＡＭアレイ３０２内でセンシングされたデータ・ビットのすべて（１２８ｂ）が、ＳＲＡＭ３０４に読み出される。スケジューラ３０６が、ＤＲＡＭアレイ３０２およびＳＲＡＭ３０４を制御し、記憶し、その結果、ＳＲＡＭ３０４に保管されたデータ・ビットが、遅延ライト・バックとして、対応するＤＲＡＭアレイ３０２に正しくライト・バックされるようにする。スケジューラ３０６は、ＣＰＵ（図示せず）などの制御側エンティティから、１６ビット・アドレス・ベクトル（ＡＤＤ＜０：１５＞によって指定される）と共にコマンド信号（ＣＭＤ）を受け取る。アドレス・ベクトルのビット８から１５（ＡＤＤ＜８：１５＞）は、選択されたアレイのデコードに使用され、２５６個のＤＲＡＭアレイ３０２の１つを表す。アドレス・ベクトルのビット０から７（ＡＤＤ＜０：７＞によって指定される）は、選択されたＤＲＡＭアレイ３０２内の個々のＷＬをデコードするのに使用される。コマンド信号（ＣＭＤ）は、読取モードまたは書込モードのいずれかに対応する信号である。
【００２２】
図５に示されたアーキテクチャ３００の１実施形態では、ＤＲＡＭおよびＳＲＡＭのアクセスをスケジューリングする直接マッピング・スケジューリング方法が企図されている。直接マッピング・スケジューリング方法では、ＳＲＡＭから対応するＤＲＡＭアレイへのライト・バック動作は、異なるＤＲＡＭアレイからＳＲＡＭにコピーされる新しいデータが同一のワード線から来る時に限ってイネーブルされる。たとえば、読取動作が、アレイ＜１＞のワード線０のデータについて実行されるが、ＳＲＡＭに、すでに他のアレイのいずれかからのワード線０についてデータが保管されている場合に、ＳＲＡＭにアレイ＜１＞のワード線０に含まれる新しいデータを保管する前に、前に保管されたワード線０のデータを、それが来た元のアレイにライト・バックしなければならない。
【００２３】
例示のみのために、スケジューラ３０６は、さらに、バイトまたはビットのマスキング機能なしで、１２８個のデータ入力およびデータ出力（ＤＲＡＭアレイ３０２から得られる最大個数のビットに対応する）をサポートする。スケジューラ３０６が、より少ないビット数（たとえば６４ビット）、バイト・マスクまたはビット・マスクをサポートする時には、異なるスケジューリング方法が使用される。データ入力ピン（ＤＩ）およびデータ出力ピン（ＤＯ）は、共用されないことが好ましいが、この実施形態がこの形に制限されないことを諒解されたい。
【００２４】
スケジューラ３０６には、さらに、タグ・メモリ３０８が含まれ、タグ・メモリ３０８には、ＤＲＡＭアレイ３０２およびＳＲＡＭ３０４に類似する２５６本のワード線（ＷＬ）が含まれる。個々のタグ・メモリ３０８のセルは、対応するＷＬを活動化するためにＡＤＤ＜０：７＞を介してアクセスされる。タグ・メモリ３０８のセルは、２５６個のＤＲＡＭアレイの１つを識別する８つのアレイ・アドレス・ビット（ＡＢ）を保管する対応するＷＬならびにＳＲＡＭの可用性を検査する有効ビット（ＶＢ）によって活動化される。具体的に言うと、タグ・メモリ内のＶＢが「１」である場合に、ＳＲＡＭ３０４に、ビットＡＢによって識別される、対応するＤＲＡＭアレイのデータ・ビットが含まれる。
【００２５】
好ましくは（１）タグ・アクセスおよびデータ入力と、（２）ＤＲＡＭアクセスと、（３）データ出力とを含む、３フェーズ・パイプライン・ステージ方式が、直接マッピング・スケジューリング方法に使用される。しかし、他のパイプライン方式が企図されている。
【００２６】
直接マッピング・スケジューリング方法を使用するＤＲＡＭのアーキテクチャ３００の動作は、下記の説明から理解される。まず、当初に、所定の読取コマンド（ＣＭＤ）によって読取モードが検出されると仮定する。読取モードが検出された後に、下記のパイプライン方式がイネーブルされる。
【００２７】
フェーズＩ：ＳＲＡＭ３０４が、その中にある、アドレス・ベクトルＡＤＤ＜０：７＞によって識別される特定のＷＬからのデータ・ビットの検査を即座に開始する。具体的に言うと、タグ・メモリ３０８内の対応するＷＬが、入力アドレス・ベクトル（ＡＤＤ＜０：７＞）にも従って、アクセスされる。有効ビット（ＶＢ）およびアドレス・ビットＡＢが、タグ・メモリ３０８から同時に読み出される。タグ・メモリ３０８が、将来のアクセスのためにビットＡＢ（ＡＢ＝ＡＤＤ＜８：１５＞をセットすることによって）およびＶＢ（ＶＢ＝１をセットすることによって）を更新する。スケジューラ３０６内に配置されたコントローラ３１０が、有効ビット（ＶＢ）の状態を検査する。
【００２８】
フェーズＩＩ：ＶＢ＝０の場合に、ＳＲＡＭ３０４に、データ・ビットが含まれない（読取ミス／ライト・バックなし）。これによって、ＤＲＡＭアレイ読取アクセス・モードがイネーブルされる。コントローラ３１０が、ＡＤＤ＜０：１５＞を介して対応するＤＲＡＭアレイ読取動作を活動化し、それに続いてＡＤＤ＜０：７＞を介してＳＲＡＭアレイ書込動作を活動化する。したがって、アドレッシングされたＤＲＡＭアレイ内の活動化されたＷＬに結合されたすべてのデータ・ビットが、この第２のパイプライン・フェーズ中にＳＲＡＭ３０４にコピーされる。データ・ビットは、読取バッファ３１２にもコピーされる。ＶＢ＝１の場合には、ＳＲＡＭ３０４に、前にアクセスされたＤＲＡＭアレイ３０２からのデータ・ビットが含まれる。コントローラ３１０は、アドレス・ビットＡＢがＡＤＤ＜８：１５＞のビットと同一であるか否かを検出する。この検出が、第１パイプライン・フェーズで行われることに留意されたい。アドレス・ビットが一致する場合（読取ヒット）、コントローラ３１０は、この第２パイプライン・フェーズでＤＲＡＭアレイ読取動作をイネーブルしない。第１パイプライン・ステージでＳＲＡＭ３０４から読み取られたデータ・ビットが、読取バッファ３１２にコピーされる。
【００２９】
しかし、アドレス・ビットが一致しない（読取ミス／ライト・バック）場合には、コントローラ３１０が、アドレス・ベクトルＡＤＤ＜０：１５＞を用いて識別される対応するＤＲＡＭアレイ３０２のＤＲＡＭ読取アクセス・モードをイネーブルする。対応するＤＲＡＭアレイ３０２からのデータ・ビットが、ＳＲＡＭ３０４および読取バッファ３１２にコピーされる。それと同時に、コントローラ３１０が、アドレス・ビットＡＢによって識別される対応するＤＲＡＭアレイ３０２へのＳＲＡＭ３０４からのＤＲＡＭライト・バックをイネーブルする。第１パイプライン・ステージでＳＲＡＭ３０４から読み取られたデータ・ビットが、アドレス・ビットＡＢおよびアドレス・ベクトルＡＤＤ＜０：７＞によって識別される対応するＤＲＡＭアレイ３０２にライト・バックされる。デュアル・ポートＳＲＡＭが、この同時読取書込動作に使用されることが好ましい。
【００３０】
フェーズＩＩＩ：データ・ビットが、読取バッファ３１２からデータ出力ピン（ＤＯ）に読み出される。
【００３１】
ここで、所定の書込コマンドによって書込モードが検出されると仮定する。書込モードが検出される時には、もう１つのパイプライン方式がイネーブルされる。
【００３２】
フェーズＩ：データ入力ピン（ＤＩ）の書込データ・ビットが、書込バッファ３１４に置かれる。それと同時に、タグ・メモリ３０８の対応するＷＬが、入力アドレス・ベクトル（ＡＤＤ＜０：７＞）に従ってアクセスされる。タグ・メモリ３０８が、将来のアクセスのために、アドレス・ビットＡＢ（ＡＢ＝ＡＤＤ＜７：１５＞をセットすることによって）およびＶＢ（ＶＢ＝１をセットすることによって）を更新する。あらかじめ、コントローラ３１０が、有効ビット（ＶＢ）の状態を検査する。
【００３３】
フェーズＩＩ：ＶＢ＝０の場合には、ＳＲＡＭ３０４に、データ・ビットが含まれない（書込ミス／ライト・バックなし）。したがって、コントローラ３１０は、ＳＲＡＭ３０４が、第１パイプライン・フェーズ中に書込バッファ３１４に置かれたデータ・ビットを保管できるようにする。ＶＢ＝１の場合には、ＳＲＡＭ３０４に、あるデータ・ビットが含まれる。コントローラ３１０は、ＡＢ内のビットが、ＡＤＤ＜７：１５＞のビットと同一であるか否かを検出する。読取モードと同様に、書込モード検出も、第１パイプライン・ステージで行われる。アドレス・ビットが一致する（書込ヒット）場合には、ＳＲＡＭ３０４の対応するデータ・ビットが上書きされる。
【００３４】
しかし、アドレス・ビットが一致しない（書込ミス／ライト・バック）場合には、前に保管されたデータ・ビットが、対応するＤＲＡＭアレイ３０２に転送される（以下では、遅延ライト・バックと称する）間に、書込バッファ３１４のデータ・ビットが、ＳＲＡＭ３０４に書き込まれる。ＳＲＡＭ３０４内に新しいデータを保管するために、タグ・メモリ３０８を更新しなければならない。代替案では、ＳＲＡＭ３０４に書き込まず、タグ・メモリ３０８を更新せずに、書込バッファ３１４のデータ・ビットを、ライト・スルーとしてＤＲＡＭコアに直接にライト・バックすることができる（以下ではライト・スルーと称する）。ライト・スルーの前に、ＳＲＡＭに、対応するＤＲＡＭコアの古いデータ・ビットが含まれる場合に、タグ・メモリ内のＶＢに０を上書きしなければならない。しかし、ＳＲＡＭに、このライト・スルーに関係しない別のＤＲＡＭコアのデータ・ビットが含まれる場合には、データ・ビットおよび有効ビットＶＢを、そのままに保たなければならない。
【００３５】
フェーズＩＩＩ：動作なし。
【００３６】
図６は、上で説明した直接マッピング・スケジューリング方法を使用するＤＲＡＭおよびＳＲＡＭのアレイ動作の例を示すデータ・フロー図である。例として、ＤＲＡＭアレイ３０２のうちの２つだけ（アレイ＜０＞およびアレイ＜１＞）を使用して、８つの順次クロック・サイクル中に受け取られる下記のコマンドを示す。
１  ＤＲＡＭアレイ０、ワード線０への書込（Ｗ  ０、０）
２  ＤＲＡＭアレイ１、ワード線０への書込（Ｗ  １、０）
３  ＤＲＡＭアレイ０、ワード線１への書込（Ｗ  ０、１）
４  ＤＲＡＭアレイ１、ワード線１への書込（Ｗ  １、１）
５  ＤＲＡＭアレイ０、ワード線０からの読取（Ｒ  ０、０）
６  ＤＲＡＭアレイ１、ワード線０からの読取（Ｒ  １、０）
７  ＤＲＡＭアレイ０、ワード線１からの読取（Ｒ  ０、１）
８  ＤＲＡＭアレイ１、ワード線１からの読取（Ｒ  １、１）
【００３７】
図示の例では、好ましい実施形態の「遅延ライト・バック」実施形態が、書込モードに使用される。
【００３８】
第１クロック・サイクル中に、ＤＲＡＭアレイ０のワード線０にデータを書き込むコマンドが受け取られる。入力ピンＤＩに送られる（Ｗ  ０、０）のデータは、当初は、細い実線の矢印によって示されるように、書込バッファ３１４に保管される。当初は、ＳＲＡＭ３０４に、前にデータ・ビットが含まれず、したがって、（Ｗ  ０、０）データを、次のパイプライン・フェーズ（クロック・サイクル）中にＳＲＡＭ３０４に保管することができると仮定する。第２クロック・サイクル中に、ＤＲＡＭアレイ１、ワード線０に関する書込コマンドが受け取られる。（Ｗ  ０、０）データが、書込バッファ３１４からシフトされ、ＳＲＡＭ３０４に書き込まれる。それと同時に、（Ｗ  １、０）データが、細い破線の矢印によって示されるように、書込バッファ３１４に保管される。
【００３９】
第３クロック・サイクル中に、ＤＲＡＭアレイ０、ワード線１に関する書込コマンドが受け取られる。やはり、（Ｗ  ０、１）データが、太い破線の矢印によって示されるように、書込バッファ３１４に移動される。しかし、ＳＲＡＭ３０４のワード線０に、既にデータが含まれる（（Ｗ  ０、０）から）ので、ＳＲＡＭは、即座に（Ｗ  ０、０）データを対応するＤＲＡＭアレイに書き込み、その結果、前に第２クロック・サイクル中に書込バッファ３１４に入力された（Ｗ  １、０）データを保管できるようにしなければならない。したがって、この第３クロック・サイクルの終りに、ＤＲＡＭアレイ０に、（Ｗ  ０、０）データが含まれ、ＳＲＡＭ３０４に、（Ｗ  １、０）データが含まれ、書込バッファ３１４に、（Ｗ  ０、１）データが含まれる。
【００４０】
第４クロック・サイクル中に、ＤＲＡＭアレイ１、ワード線１に関する書込コマンドが受け取られる。やはり、このデータは、太い実線の矢印によって示されるように、まず書込バッファ３１４に保管される。しかし、この時に、ＳＲＡＭ３０４のワード線１がクリアされているので、このクロック・サイクルでＤＲＡＭへの即座のライト・バックが行われないことに留意されたい。その代わりに、（Ｗ  １、０）データが、第３クロック・サイクル中に保管されるのと同様に、（Ｗ  ０、１）データが、ＳＲＡＭ３０４に保管される。
【００４１】
第５クロック・サイクルを参照すると、ＤＲＡＭアレイ０、ワード線０に関する読取コマンドが受け取られる（最初に第１クロック・サイクルで入力された（Ｗ  ０、０）データが、第３クロック・サイクル中にＤＲＡＭアレイ０に書き込まれたことを想起されたい）。上で説明したパイプライン方式に沿って説明を続けると、ＳＲＡＭ３０４内の（Ｗ  ０、１）データが、ＤＲＡＭアレイ０、ワード線１に書き込まれる。これは、ＳＲＡＭ３０４のワード線１が、書込バッファ３１４からの（Ｗ  １、１）データの保管に必要になるからである。
【００４２】
第６クロック・サイクル中に、ＤＲＡＭアレイ１、ワード線０に関する読取コマンドが受け取られる。ＳＲＡＭのワード線０が、前のクロック・サイクル中に要求された（Ｒ  ０、０）データの保管に必要なので、要求されたばかりの（Ｗ  １、０）データが、最終的にＤＲＡＭアレイ１、ワード線０に書き込まれる。その後、ＤＲＡＭアレイ０、ワード線０に含まれるデータが、そこから読み取られ、ＳＲＡＭ３０４と読取バッファ３１２の両方に保管される。やはり、破壊読出アーキテクチャに起因して、ＳＲＡＭに（Ｗ  ０、０）データも保管される。というのは、ある時点で、これをＤＲＡＭアレイ０、ワード線０に再ライト・バックしなければならないからである。
【００４３】
第７クロック・サイクルを参照すると、ＤＲＡＭアレイ０、ワード線１に関する読取コマンドが受け取られる。前の読取コマンドがＤＲＡＭアレイ１、ワード線０のデータに関するものであったことを想起すると、ＳＲＡＭワード線０が必要になる。したがって、（Ｗ  ０、０）データが、場所を空けるために即座にＤＲＡＭアレイ０、ワード線０に再ライト・バックされる。それと同時に、ＤＲＡＭアレイ１、ワード線０のデータが、そこからＳＲＡＭ３０４と読取バッファ３１２の両方に読み取られる。ＤＲＡＭアレイ０、ワード線０から読み取られたデータは、そこにライト・バックされたばかりであるが、前に読取バッファ３１２にも保管されており、データ出力ピンＤＯを介して送出される。
【００４４】
最後に、第８クロック・サイクル中に、ＤＲＡＭアレイ１、ワード線１に関する読取コマンドが受け取られる。ＳＲＡＭのワード線１が、前の（Ｒ  ０、１）コマンドからのデータを保持するのに必要なので、要求されたばかりの（Ｗ  １、１）データが、最終的にＤＲＡＭアレイ１、ワード線１に書き込まれる。その後、ＤＲＡＭアレイ０、ワード線１からの要求されたデータが、ＳＲＡＭ３０４および読取バッファ３１２に読み込まれ、それと同時に、読取バッファ３１２に前に保管されたデータが、データ出力ピンＤＯを介して出力される。
【００４５】
前述から、破壊読出でのライト・バック動作全体が、直接マップ・スケジューリングを使用して実現されることがわかる。さらに、ＳＲＡＭアレイ・サイズが、最大のＤＲＡＭアレイ・サイズ以上なので、同一のアレイが継続的にアクセスされる場合であっても、ＳＲＡＭオーバーフローが発生しない。やはり、データ入力ピン（ＤＩ）およびデータ出力ピン（ＤＯ）は、この例で共用されないことが好ましいが、他の構成が企図されている。
【００４６】
図７を参照すると、代替のスケジューリングの方法５００の実施形態が、流れ図によって示されている。方法５００は、判断ブロック５０２から開始され、読取コマンドが検出された、書込コマンドが検出された、またはコマンドが検出されなかったのいずれであるかが判定される。たとえば、読取コマンドが検出された場合には、方法５００は、判断ブロック５０４に進んで、ＳＲＡＭに「ヒット」または「ミス」のどちらがあるかを判定する。「ヒット」は、読み出されるデータが、すでにＳＲＡＭアドレスの１つに含まれることを意味し、「ミス」は、データがＳＲＡＭ内にないことを意味する。「ミス」の場合には、ブロック５０６で、読み出されるデータが、対応するＤＲＡＭアレイからアクセスされ、使用可能な最下位のＳＲＡＭアドレスにコピーされる。その後、ブロック５０８で、ＳＲＡＭからデータを読み取る。その一方で、「ヒット」の場合には、データが既にＳＲＡＭ内にあり、方法５００は、直接にブロック５０８に進む。
【００４７】
判断ブロック５０２で、書込コマンドが検出される場合には、方法５００は、判断ブロック５１２に進む。ここで、やはりＳＲＡＭの「ヒット」または「ミス」のどちらがあるかを判定する。「ミス」の後に（ライト・バック・ノード５１０に進むほかに）、方法は、ブロック５１４および５１６の両方に進む。ブロック５１４で、存在するすべてのデータ・ビットを、対応するＤＲＡＭから読み取る。それと同時に、ブロック５１６で、書き込まれる新しいデータを、書込バッファに送る。その後、ブロック５１８で、ＤＲＡＭからの読取データと書込バッファからの書込データをマージし、使用可能な最下位のＳＲＡＭアドレスに保管する。マージされたデータが、対応するＤＲＡＭ例に即座に書き込まれるのではなく、ＳＲＡＭに保管５１８されることに留意されたい。
【００４８】
読取コマンド、書込コマンド、またはコマンドなし（ＮＰ）のどれが検出されたかに無関係に、方法５００は、最終的に、ライト・バック・ノード５１０に進み、判断ブロック５２０で、ライト・バック判定を行う。判断ブロック５２０のライト・バック判定では、ＳＲＡＭにデータ（ライトバックのために使用可能なＤＲＡＭにライト・バックされる）があるかどうかを判定する。対応するＤＲＡＭにライト・バックすることができるデータがない場合には、この時点ではこれ以上の動作は行われない。その一方で、ライトバックに使用可能なデータ・ビットがある場合には、そこに保管された（読取動作または書込動作のいずれかから）最も古いデータが、ブロック５２２で、正しいＤＲＡＭアレイにライト・バックされる／書き込まれる。
【００４９】
図８から１０に、図７で説明した方法の実施形態の好ましいパイプライン図を示す。図８に示されているように、ＤＲＡＭアレイ読取アクセス動作は、４つのパイプライン・ステージすなわち、アドレス・ベクトルＡＤＤ＜０：１５＞に関するコマンド検出およびアドレス・デコーディング（ＣＯＭ−ＤＥＣ）６０２と、ＷＬ活動化および信号展開（ＷＬ−ＳＩＧＤＥＶ）６０４と、データ・ビットをセンシングし、ＳＲＡＭおよびデータ読取バッファに転送する、ＳＡ活動化およびＳＲＡＭデータ・コピー（ＳＡ−ＳＲＡＭ）６０６と、ＳＲＡＭからのＤＱ読取（ＳＲＡＭ−ＤＯ）６０８に分割される。一連のコマンド（番号０から４）が、各連続するクロック・パルス（垂直の破線によって示される）でパイプラインを通って進行するので、図示されている。
【００５０】
前に説明した直接マッピング方法の実施形態とは異なって、ＳＲＡＭ３０４では、前に保管されたデータ・ビットが含まれない最下位アドレスのデータ・セルにデータ・ビットが保管される。ＤＲＡＭアレイが、第３パイプライン・ステージでＢＬおよびＷＬのプリチャージ動作を開始することに留意されたい。第４パイプライン・ステージで、データ・ビットが、読取データ・バッファからデータ出力ピンに送られ、これによって、４（クロック・サイクル）の読取待ち時間がもたらされる。
【００５１】
図９では、ＤＲＡＭアレイ書込モードに、さらに、最初のコマンド検出から１の書込待ち時間を有する、データ入力ピン（ＤＩ）からのデータ入力パイプライン・ステージが含まれる。やはり、ＤＲＡＭアレイ書込モードの最初のパイプライン・ステージは、図８のＤＲＡＭアレイ読取アクセス・モードの場合と同様に、コマンド検出およびアドレス・デコーディング（ＣＯＭ−ＤＥＣ）６０２である。第２パイプライン・ステージは、やはりＤＲＡＭアレイ読取アクセス・モードに類似する、ＷＬ活動化および信号展開（ＷＬ−ＳＩＧＤＥＶ）６０４である。しかし、第２パイプライン・ステージに、１の書込待ち時間を有する、データ入力ピンから書き込みバッファへのデータ入力ステージ（ＤＩ）６１０が含まれる。任意選択として、データ・ビットを、第１パイプライン・ステージで書込バッファに取り出すことができ、０の書込待ち時間をサポートするためにディジタル的に遅延させることができる。第３パイプライン・ステージでは、データ・ビットが、センス増幅器からＳＲＡＭに転送（ＳＡ−ＳＲＡＭ）６１２されるが、一部のデータ・ビットを、データ書込バッファに取り出されたデータ・ビットによって上書き（ＤＩ−ＳＲＡＭ）６１４することができる。たとえば、６４本のデータ入力ピンを有するＤＲＡＭアレイが、１２８ビットを転送すると仮定すると、１２８ビットのうちの６４ビットが上書きされる。任意選択として、いくつかのビットの上書き機能（たとえば６４ビットのうちの８ビット）を、バイト・マスク・コマンドまたはビット・マスク・コマンドを使用することによって禁止することができる。これらのデータ・ビット処理は、ＳＲＡＭ書込モードの前にイネーブルされる。したがって、ＳＲＡＭには、データ入力もしくはバイト・マスク機能またはビット・マスク機能について処理済みのデータ・ビットが保管される。ＤＲＡＭアレイ読取アクセス・モードに類似して、ＳＲＡＭアレイでは、ライト・バックのために前に保管されたデータ・ビットを含まない最下位アドレスのデータ・セルにデータ・ビットが保管される。
【００５２】
図１０を参照すると、対応するＤＲＡＭアレイが、ＳＲＡＭに前に保管されたデータ・ビットをライト・バックするのに使用可能である時に、遅延ライトバック・パイプラインをイネーブルすることができる。第１パイプライン・ステージは、コマンド検出およびアドレス・デコーディング・ステージ（ＣＯＭ−ＤＥＣ）６０２であり、これは、やはり、他の２つのパイプラインに類似する。この第１パイプライン・ステージ中に、スケジューラが、対応するＤＲＡＭアレイが第２パイプライン・ステージに使用可能であるか否かを判定する。第２パイプライン・ステージで読み取られるＤＲＡＭデータについて、所与の時点で、多くとも１つのＤＲＡＭアレイだけが使用不能であることに留意されたい。コマンドが与えられない場合には、すべてのＤＲＡＭアレイが、ＤＲＡＭライト・バックに使用可能である。スケジューラは、まず、ライト・バックのために前に保管されたデータ・ビットを含む最下位アドレスのデータ・セル内のデータ・ビットを判定する。その後、スケジューラは、ＤＲＡＭアレイが第２パイプライン・ステージでのライト・バックに使用可能であるか否かを判定する。ＤＲＡＭアレイが使用可能でないと判定される場合には、スケジューラは、前にライト・バック動作のために保管されたデータ・ビットを含む次に下位のアドレスのデータ・セルを選択する。これらの検出およびスケジューリングは、第１パイプライン・ステージで行われる。実際のライト・バック動作（ＷＬ−Ｗｒｉｔｅ  Ｂａｃｋ）６１６は、このスケジューリングに従って、第２パイプライン・ステージでイネーブルされる。
【００５３】
図１１は、図８から１０に示されたパイプライン方式に関して、図７の方法の内部動作と外部動作を比較するタイミング図である。図１１では、「Ａｘｙｚ」指定の「ｘｙｚ」が、ＤＲＡＭアレイ（０または１）、コマンド（Ｒ＝読取、Ｗ＝書込、Ｂ＝ライト・バック）、およびアドレスを表す。たとえば、指定Ａ０Ｒ０は、読取モード・コマンドが、アレイ０のアドレス０について検出されたことを意味し、指定Ａ０Ｗ７は、書込モード・コマンドが、アレイ０のアドレス７について検出されたことを意味する。さらに、指定Ａ１Ｂ９は、ライト・バック・モードが、アレイ１のアドレス９について検出されたことを意味する。
【００５４】
ＤＲＡＭコマンドは、クロック（ＣＬＫ）と同期化されたアドレス・ストローブ（ＡＤＳ）および書込イネーブル（ＷＥ）と、アレイ状況によって検出される。具体的に言うと、ＡＤＳがハイの場合に、ノー・オペレーション・コマンド（ＮＰ）が検出される。ＡＤＳがロウの場合に、ＤＲＡＭは、パイプライン内に示されたアドレス（ＡＤＤ）を受け入れる。ＷＥがハイの場合に、読取モードがイネーブルされ、データ・ビットが、４の読取待ち時間でデータ出力ピン（ＤＯ）に出力される。ＷＥがロウの場合に、書込モードがイネーブルされ、データ・ビットが、１の書込待ち時間でデータ入力ピン（ＤＩ）から入力される。しかし、前のスケジューリング実施形態で述べたように、追加のデータ入力パイプライン・ステージを追加することによって、０の書込モード待ち時間を使用することができる。
【００５５】
対応するアレイでのライト・バック動作は、次の条件の１つが検出される時にスケジューリングされる：（１）ＮＰ、（２）ＳＲＡＭヒット、または（３）他のアレイの活動化。たとえば、クロック・サイクル−１に検出されるＡ０Ｒ０コマンドが、アレイ１のライト・バック動作（Ａ１Ｂ９）のトリガになる。クロック・サイクル１に検出されるＡ１Ｒ３コマンドが、アレイ０のライト・バック動作（Ａ０Ｂ０）のトリガになる。クロック・サイクル２に検出されるＮＰコマンドが、アレイ０のライト・バック動作（Ａ０Ｂ７）のトリガになる。その後、クロック・サイクル３に検出されるＡ０Ｒ５コマンドが、アレイ１のライト・バック動作（Ａ１Ｂ３）のトリガになる。
【００５６】
最後に、図１２に、図７から１１に示した方法を実施する例示的なＤＲＡＭセルの構造８００の概略を示す。構造８００には、セル８０２、ＢＬ等化器（ＥＱ）８０４、センス増幅器（ＳＡ）８０６、および書込ドライバ（ＷＤ）８０８が含まれる。ＮＭＯＳマルチプレクサ（ＭＵＸ）８１０も、破壊読出パイプライン動作のためにＢＬ対からＳＬ対への間の結合に使用される。読取モードまたは書込モードが検出された時に、ワード線（ＷＬ）がハイになる。これは、やはり、ＢＬ対上の信号の展開をもたらす。その後、ＷＬが非活動化され、等化器（ＥＱ）が、同時に、信号がＢＬ対上で展開されてビット線を再チャージした直後に、ターン・オンする。この信号展開フェーズでは、パルス信号ＲＥが、周期的にＭＵＸをターン・オンし、ＢＬ対をＳＬ対に結合する。ＢＬ対とＳＬ対の間の信号転送は、ＳＬ容量が非常に小さいので、高速である。パルス信号ＲＥがロウになる時に、ＳＡ８０６が、ＳＬセンシングを開始する。直接センシング方式が使用されることが好ましいが、他のセンシング方式が企図されている（センシング方式に関する追加情報は、参照によって本明細書に組み込まれる、ナガイ（Takeshi
Nagai）他著、「A 17 ns, 4Mb CMOS DRAM」、IEEE Journal of Solid-State Circuits, Vol.
26, No. 11, pp. 1538-1543、１９９１年１１月に記載されている）。
【００５７】
センシング結果は、好ましくはＤＲＡＭアレイ上に配置される、階層データ線（ＭＤＱ）８１２を介してＳＲＡＭに転送される（階層データ線に関する追加情報は、参照によって本明細書に組み込まれる、キリハタ（Toshiaki
Kirihata）他著「Fault-Tolerant Designs for 256Mb DRAM」、IEEE
Journal of Solid-State Circuits, Vol. 31, No. 4, pp. 558-566、１９９６年４月に記載されている）。信号ライト・バック動作のために、ＷＬがハイになる。同時に、信号ライト・バック（ＷＲＴＢＡＣＫ）がハイになり、ＭＤＱデータ・パターンに応じて、ＢＬおよびＢＬバーを強制的にハイおよびロウ（またはロウおよびハイ）にする。１ページ内のすべてのＢＬが、書込ドライバ８０８によって強制されてＢＬ−ＢＬバー結合効果に起因するデータ・ビット破壊が回避されるので、レイト・ライト・ペナルティはない。ＢＬスイングは、通常の書込のフルＢＬ電圧スイングの半分にされ、ライト・バック速度がさらに改善される。ＷＬが非活動化され、信号がセルにライト・バックされた直後に、等化器（ＥＱ）がターン・オンする。図１２の実施形態では、単一データ・レート同期ＤＱインターフェースが仮定されているが、本発明は、この構成に制限されない。プロトコルに、インターフェースに関するダブル・データ・レート・プロトコルも含めることができ、また、バースト読取および書込動作を含めることができる。
【００５８】
好ましい実施形態に関して本発明を説明してきたが、当業者は、本発明の範囲から逸脱せずに、さまざまな変更を行うことができ、同等物によってその要素を置換することができることを諒解するであろう。さらに、本発明の本質的な範囲から逸脱せずに、本発明の教示に対する多数の変更を、特定の情況または材料に適合させるために行うことができる。したがって、本発明が、本発明の実行のために企図された最良の態様として開示された特定の実施形態に制限されるのではなく、本発明に、請求項の範囲に含まれるすべての実施形態が含まれることが意図されている。
【図面の簡単な説明】
【００５９】
【図１】既存の単一のＤＲＡＭ構造の概略図である。
【図２】図１のＤＲＡＭ構造に関連する順次処理ステップを示すタイミング図である。
【図３】本発明の実施形態による、破壊読出／遅延書込機能を有する例示的ＤＲＡＭ構造の概略図である。
【図４】図３のＤＲＡＭ構造に関連するタイミング図である。
【図５】本発明の実施形態による、破壊読出／遅延書込機能を使用するＤＲＡＭ制御アーキテクチャのブロック図である。
【図６】図５のＤＲＡＭシステムの動作を制御する方法の１実施形態の例を示すデータ・フロー図である。
【図７】図６に示された方法の代替実施形態を示す流れ図である。
【図８】図７の実施形態のコマンド・パイプライン図である。
【図９】図７の実施形態のコマンド・パイプライン図である。
【図１０】図７の実施形態のコマンド・パイプライン図である。
【図１１】図７の方法の内部動作と外部動作を比較するタイミング図である。
【図１２】図７から１１に示された方法を実施する例示的ＤＲＡＭセル構造の概略図である。
【符号の説明】
【００６０】
３００  アーキテクチャ
３０２  ＤＲＡＭアレイ
３０４  ＳＲＡＭ
３０６  スケジューラ
３０８  タグ・メモリ
３１０  コントローラ
３１２  読取バッファ
３１４  書込バッファ
【図１】
2007234225.tif 000003
【図２】
2007234225.tif 000004
【図３】
2007234225.tif 000005
【図４】
2007234225.tif 000006
【図５】
2007234225.tif 000007
【図６】
2007234225.tif 000008
【図７】
2007234225.tif 000009
【図８】
2007234225.tif 000010
【図９】
2007234225.tif 000011
【図１０】
2007234225.tif 000012
【図１１】
2007234225.tif 000013
【図１２】
2007234225.tif 000014