(57)【要約】【課題】開放形ビットライン構造を有するマルチレベル動的メモリ装置を提供する。【解決手段】マルチレベル動的メモリ装置は、複数のワードライン、開放形の複数のビットライン、複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、各ワードラインと各ビットラインと接続され、少なくとも２ビット以上のデータを保存する複数のメモリセル、及び複数のセンスアンプ部であって、前記複数のセンスアンプ部の各センスアンプ部が、両側に位置した前記ビットライン間の電圧差を増幅する複数のセンスアンプ部を備える。【選択図】図１
2007164978.tif 000002
【特許請求の範囲】
【請求項１】
複数のワードラインと、
開放形の複数のビットラインと、
複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、前記複数のワードラインの各ワードラインと前記複数のビットラインの各ビットラインと接続され、少なくとも２ビット以上のデータを保存する複数のメモリセルと、
複数のセンスアンプ部であって、前記複数のセンスアンプ部の各センスアンプ部が、両側に位置した前記ビットライン間の電圧差を増幅する複数のセンスアンプ部と、を備えることを特徴とするマルチレベル動的メモリ装置。
【請求項２】
前記メモリセルの大きさは、８Ｆ２／ｂｉｔ未満（ただし、Ｆは、最小フィーチャーサイズである。）であることを特徴とする請求項１に記載のマルチレベル動的メモリ装置。
【請求項３】
複数のワードラインと、
開放形の第１及び第２ビットラインであって、前記第１ビットラインが、第１メインビットラインと第１サブビットラインとに分割され、前記第２ビットラインが、第２メインビットラインと第２サブビットラインとに分割された第１及び第２ビットラインと、
複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、前記複数のワードラインの各ワードラインと前記第１、第２メインビットラインの各々に接続された複数のメモリセルと、
前記第１メインビットラインと前記第２サブビットラインとの間に接続された第１センスアンプと、前記第２メインビットラインと前記第１サブビットラインとの間に接続された第２センスアンプと、
前記第１メインビットラインと前記第１サブビットラインとの間に接続された第１カップリングキャパシタと、前記第２メインビットラインと前記第２サブビットラインとの間に接続された第２カップリングキャパシタと、を備えることを特徴とするマルチレベル動的メモリ装置。
【請求項４】
前記メモリセルの大きさは、８Ｆ２／ｂｉｔ未満（ただし、Ｆは、最小フィーチャーサイズである。）であることを特徴とする請求項３に記載のマルチレベル動的メモリ装置。
【請求項５】
前記メモリセルのセルキャパシタのキャパシタンスは、前記第１、第２メインビットラインの各メインビットラインのキャパシタンスと実質的に同一であることを特徴とする請求項３に記載のマルチレベル動的メモリ装置。
【請求項６】
前記第１メインビットラインと前記第２メインビットラインとを選択的に接続する第１トランスファトランジスタと、前記第１サブビットラインと前記第２サブビットラインとを選択的に接続する第２トランスファトランジスタと、をさらに備えることを特徴とする請求項３に記載のマルチレベル動的メモリ装置。
【請求項７】
前記第１及び第２ビットライン上に各々位置して、前記複数のメモリセルと前記第１及び第２センスアンプを各々選択的に分離する第１及び第２アイソレーショントランジスタをさらに備えることを特徴とする請求項３に記載のマルチレベル動的メモリ装置。
【請求項８】
前記第１及び第２カップリングキャパシタと各々並列接続され、第１制御電圧信号によりキャパシタンスが調節される第１及び第２補正キャパシタを備えることを特徴とする請求項３に記載のマルチレベル動的メモリ装置。
【請求項９】
前記第１補正キャパシタは、ゲートが前記第１カップリングキャパシタの１つのノードに接続され、ソース及びドレインが前記第１制御電圧信号に接続されたＭＯＳ型キャパシタであり、前記第２補正キャパシタは、ゲートが前記第２カップリングキャパシタの１つのノードに接続され、ソース及びドレインが前記第１制御電圧信号に接続されたＭＯＳ型キャパシタであることを特徴とする請求項８に記載のマルチレベル動的メモリ装置。
【請求項１０】
前記第１及び第２カップリングキャパシタは、第２制御電圧信号によりキャパシタンスが調節されることを特徴とする請求項３に記載のマルチレベル動的メモリ装置。
【請求項１１】
前記第１及び第２カップリングキャパシタは、ＭＯＳ型キャパシタであり、前記第２制御電圧信号は、前記ＭＯＳ型キャパシタの基板と接続されたことを特徴とする請求項１０に記載のマルチレベル動的メモリ装置。
【請求項１２】
複数のワードラインと、
開放形の第１及び第２ビットラインであって、前記第１ビットラインが、第１メインビットラインと第１サブビットラインとに分割され、前記第２ビットラインが、第２メインビットラインと第２サブビットラインとに分割された第１及び第２ビットラインと、
複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、前記複数のワードラインの各ワードラインと前記第１、第２メインビットラインの各々に接続された複数のメモリセルと、
前記第１メインビットラインと前記第２サブビットラインとの間に接続された第１センスアンプと、前記第２メインビットラインと前記第１サブビットラインとの間に接続された第２センスアンプと、
前記第１メインビットラインと前記第１サブビットラインとの間に接続された第１カップリングキャパシタと、前記第２メインビットラインと前記第２サブビットラインとの間に接続された第２カップリングキャパシタと、
前記第１メインビットラインと前記第２メインビットラインとを選択的に接続する第１トランスファトランジスタと、前記第１サブビットラインと前記第２サブビットラインとを選択的に接続する第２トランスファトランジスタと、
前記第１及び第２ビットライン上に各々位置し、前記複数のメモリセルと前記第１及び第２センスアンプを各々選択的に分離する第１及び第２アイソレーショントランジスタと、を備えることを特徴とするマルチレベル動的メモリ装置。
【請求項１３】
請求項１２に記載のマルチレベル動的メモリ装置を提供し、
前記第１ビットラインに接続されたメモリセルのうち、選択されたメモリセルのデータを前記第１及び第２メインビットラインに電荷分配し、
前記第１センスアンプをイネーブルして、前記第１メインビットラインと前記第２サブビットラインとの間の電圧差を増幅し、
前記第２センスアンプをイネーブルして、前記第２メインビットラインと前記第１サブビットラインとの間の電圧差を増幅し、
前記第１及び第２メインビットラインが電荷分配して前記選択されたメモリセルにデータを回復することを含むことを特徴とするマルチレベル動的メモリ装置の駆動方法。
【請求項１４】
前記選択されたメモリセルのデータが前記第１及び第２メインビットラインに電荷分配される段階と、前記選択されたメモリセルにデータを回復する段階において、前記第１及び第２トランスファゲートは、ターンオンされることを特徴とする請求項１３に記載のマルチレベル動的メモリ装置の駆動方法。
【請求項１５】
前記第１及び第２センスアンプが電圧差を増幅する間に、前記第１及び第２アイソレーショントランジスタは、ターンオフされることを特徴とする請求項１３に記載のマルチレベル動的メモリ装置の駆動方法。
【請求項１６】
前記回復前に前記第１及び第２アイソレーショントランジスタは先にターンオンされることを含むことを特徴とする請求項１３に記載のマルチレベル動的メモリ装置の駆動方法。
【請求項１７】
前記メモリセルのセルキャパシタのキャパシタンスは、前記第１、第２メインビットラインの各メインビットラインのキャパシタンスと実質的に同一であることを特徴とする請求項１３に記載のマルチレベル動的メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル動的メモリ装置及びその駆動方法に関し、特に、集積度に優れたマルチレベル動的メモリ装置及びその駆動方法に関する。
【背景技術】
【０００２】
最近、制限されたウエハ内にさらに多くのビットを保存するための多様な方法が開発されてきた。まず、高性能の（ｓｏｐｈｉｓｔｉｃａｔｅｄ）リソグラフィ方法及び装置を開発し、これを利用することによって、制限されたウエハ内にさらに多くのメモリセルを製造しうる。他の方法としては、１つのメモリセルに１つ以上のビットを保存することによって、動的メモリ装置の単位面積当たりの集積度を高めうる。通常、これはマルチレベル（ｍｕｌｔｉ−ｌｅｖｅｌ）動的メモリ装置と呼ばれている。
【０００３】
従来のマルチレベル動的メモリ装置は、折り返し形ビットライン構造（ｆｏｌｄｅｄ  ｂｉｔｌｉｎｅ  ｓｔｒｕｃｔｕｒｅ）を基本として発展してきた。折り返し形ビットライン構造は、ビットラインと相補ビットラインとがいずれも同じメモリセルブロックに位置するので、ワードラインとのカップリングノイズがビットラインと相補ビットラインとで同量発生する。このような共通モードノイズ（ｃｏｍｍｏｎ  ｍｏｄｅ  ｎｏｉｓｅ）は、センスアンプの差動増幅動作によりいずれも除去されうる。
【０００４】
しかし、折り返し形ビットライン構造でのメモリセルの大きさは、８Ｆ２／ｂｉｔ以上改善されることが難しいという問題がある。ここで、Ｆは、最小フィーチャーサイズ（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）、すなわち、パターニングされうる最小デザインルール（ｍｉｎｉｍｕｍ  ｄｅｓｉｇｎ  ｒｕｌｅ）を意味する。したがって、マルチレベル動的メモリ装置の集積度を向上させるための新たな構造が要求される。
【特許文献１】米国特許第6,549,476号（FIG.7）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、集積度に優れたマルチレベル動的メモリ装置を提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、集積度に優れたマルチレベル動的メモリ装置の駆動方法を提供することである。
【０００７】
本発明の技術的課題は、上記の目的に限定されず、他の技術的課題は以下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の好適な一実施形態に係るマルチレベル動的メモリ装置は、複数のワードライン、開放形の複数のビットライン、複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、前記複数のワードラインの各ワードラインと前記複数のビットラインの各ビットラインに接続され、少なくとも２ビット以上のデータを保存する複数のメモリセル、及び複数のセンスアンプ部であって、前記複数のセンスアンプ部の各センスアンプ部が、両側に位置した前記ビットライン間の電圧差を増幅する複数のセンスアンプ部と、を備える。
【０００９】
前記技術的課題を達成するための本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置は、複数のワードラインと、開放形の第１及び第２ビットラインであって、前記第１ビットラインが、第１メインビットラインと第１サブビットラインとに分割され、前記第２ビットラインが、第２メインビットラインと第２サブビットラインとに分割された第１及び第２ビットラインと、複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、前記複数のワードラインの各ワードラインと前記第１、第２メインビットラインの各メインビットラインに接続された複数のメモリセルと、前記第１メインビットラインと前記第２サブビットラインとの間に接続された第１センスアンプと、前記第２メインビットラインと前記第１サブビットラインとの間に接続された第２センスアンプと、前記第１メインビットラインと前記第１サブビットラインとの間に接続された第１カップリングキャパシタと、前記第２メインビットラインと前記第２サブビットラインとの間に接続された第２カップリングキャパシタと、を備える。
【００１０】
前記技術的課題を達成するための本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の駆動方法は、マルチレベル動的メモリ装置を提供し、第１ビットラインに接続されたメモリセルのうち、選択されたメモリセルのデータが第１及び第２メインビットラインに電荷分配され、第１センスアンプがイネーブルされ、第１メインビットラインと第２サブビットラインとの電圧差を増幅し、第２センスアンプがイネーブルされて、第２メインビットラインと第１サブビットラインとの電圧差を増幅し、第１及び第２メインビットラインが電荷分配して選択されたメモリセルにデータを回復することを含む。
【発明の効果】
【００１１】
本発明によれば、メモリセルの大きさを８Ｆ２／ｂｉｔ未満に縮めることができ、集積度が高まる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施の形態を添付図面を参照して詳細に説明する。
【００１３】
なお、本発明は、以下に説明される実施の形態に限定されるものではなく、これらの実施の形態を改良や変形等した多様な形態に具現することができ、これらの形態も本発明に含まれるものとする。また、明細書全体にわたって同一の参照符号は同様の構成要素を示している。
【００１４】
図１は、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。以下では、説明の便宜上、選択されたメモリセル１１０が第１ビットラインＢＬ１と接続された場合を中心に説明する。
【００１５】
まず、図１を参照すれば、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置１は、開放形ビットライン構造を有する。
【００１６】
第１及び第２ビットラインＢＬ１、ＢＬ２は、センスアンプ部ＳＡＭ、ＳＡＳを中心に両側に位置する。また、第１ビットラインＢＬ１は、第１カップリングキャパシタＣＣ１を基準に第１メインビットラインＢＬ１Ｍと第１サブビットラインＢＬ１Ｓとに分割され、第２ビットラインＢＬ２は、第２カップリングキャパシタＣＣ２を基準に第２メインビットラインＢＬ２Ｍと第２サブビットラインＢＬ２Ｓとに分割される。ここで、第１及び第２ビットラインＢＬ１、ＢＬ２のキャパシタンスは、同一であり得る。具体的には、第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍのキャパシタンスが同一であり、第１及び第２サブビットラインＢＬ１Ｓ、ＢＬ２Ｓのキャパシタンスが同一であり得る。これを具現する方法としては、第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍ、第１及び第２サブビットラインＢＬ１Ｓ、ＢＬ２Ｓの長さを各々同一にすることが例として挙げられる。
【００１７】
ここで、メモリセル１１０は、各ワードラインＷＬ１ａ〜ＷＬｎａ、ＷＬ１ｂ〜ＷＬｎｂと各ビットラインＢＬ１、ＢＬ２（具体的には、各メインビットラインＢＬ１Ｍ、ＢＬ２Ｍ）と接続される。また、第１及び第２ビットラインＢＬ１、ＢＬ２の長さが同一であるため、第１及び第２ビットラインＢＬ１、ＢＬ２に接続されたメモリセル１１０は各々ｎ個ずつであり得る。このようなメモリセル１１０は、セルキャパシタＣＳと、アクセストランジスタＣＴを含む。また、セルキャパシタＣＳのキャパシタンスは、各メインビットラインＢＬ１Ｍ、ＢＬ２Ｍのキャパシタンスと実質的に同一であり得る。
【００１８】
センスアンプ部ＳＡＭ、ＳＡＳは、両側に位置した第１及び第２ビットラインＢＬ１、ＢＬ２の電圧差を増幅する役割を果たす。具体的には、第１センスアンプＳＡＭは、第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの間に接続され、第１センスアンプイネーブル信号ΦＭに応答して第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの電圧差を増幅する。第２センスアンプＳＡＳは、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの間に接続され、第２センスアンプイネーブル信号ΦＳに応答して第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの電圧差を増幅する。図示していないが、第１及び第２センスアンプＳＡＭ、ＳＡＳは、Ｐ型センスアンプとＮ型センスアンプとを備え得る。
【００１９】
一方、第１カップリングキャパシタＣＣ１は、第１メインビットラインＢＬ１Ｍと第１サブビットラインＢＬ１Ｓとの間に接続され、第２カップリングキャパシタＣＣ２は、第２メインビットラインＢＬ２Ｍと第２サブビットラインＢＬ２Ｓとの間に接続される。このような第１及び第２カップリングキャパシタＣＣ１、ＣＣ２は、第１センスアンプＳＡＭが第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの電圧を増幅するときに、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの間の電圧を逆方向に（ｉｎ  ａｎ  ｏｐｐｏｓｉｔｅ  ｄｉｒｅｃｔｉｏｎ）変化させる（図２及び図３のｔ４を参照）。このように変化された第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの間の電圧は、第２センスアンプＳＡＳのオフセット電圧を誘発させる役割を果たす。
【００２０】
また、第１トランスファトランジスタ１２１は、トランスファ信号ＴＧに応答して第１メインビットラインＢＬ１Ｍと第２メインビットラインＢＬ２Ｍとを選択的に接続し、第２トランスファトランジスタ１２２は、トランスファ信号ＴＧに応答して第１サブビットラインＢＬ１Ｓと第２サブビットラインＢＬ２Ｓとを選択的に接続する。
【００２１】
また、第１及び第２アイソレーショントランジスタ１３１、１３２は、第１及び第２ビットラインＢＬ１、ＢＬ２上に各々位置し、第１及び第２アイソレーション信号ｉｓｏＢ１、ｉｓｏＢ２に応答して複数のメモリセル１１０と第１及び第２センスアンプＳＡＭ、ＳＡＳを各々電気的に分離する。
【００２２】
等化器１４０は、第１及び第２ビットラインＢＬ１、ＢＬ２の間に接続されて等化信号（ＰＥＱ）に応答して、第１及び第２ビットラインＢＬ１、ＢＬ２を所定電圧レベル（例えば、１／２ＶＤＤ）のプリチャージ電圧ＶＢＬにプリチャージする。図１では、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの間に接続された場合を図示したが、これに限定されるものではない。
【００２３】
このように開放形ビットライン構造を有するマルチレベル動的メモリ装置１は、メモリセルの大きさを８Ｆ２／ｂｉｔ未満に、例えば、６Ｆ２／ｂｉｔまで向上させうるので、集積度が高まる。
【００２４】
以下、図１〜図３を参照して本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明する。
【００２５】
図２は、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明するためのタイミング図であって、読み取ろうとするメモリセル１１０がワードラインＷＬ１ａと第１メインビットラインＢＬ１Ｍと接続されており、そのメモリセル１１０には、２ビットデータ（１，０）が保存された場合を例として説明する。
【００２６】
時間ｔ０では、トランスファ信号ＴＧ、第１及び第２アイソレーション信号ｉｓｏＢ１、ｉｓｏＢ２がハイレベルであるために、第１メインビットラインＢＬ１Ｍと第２メインビットラインＢＬ２Ｍとが接続され、第１サブビットラインＢＬ１Ｓと第２サブビットラインＢＬ２Ｓとが接続される。また、等化信号ＰＥＱがハイレベルであるために、第１及び第２ビットラインＢＬ１、ＢＬ２は、１／２ＶＤＤにプリチャージされている。
【００２７】
時間ｔ１では、第２アイソレーション信号ｉｓｏＢ２がローレベルになるので、第２メインビットラインＢＬ２Ｍと接続されたメモリセルと第１及び第２センスアンプＳＡＭ、ＳＡＳとは互いに電気的に分離される。
【００２８】
時間ｔ２では、ワードラインＷＬ１ａがハイレベルになるので、メモリセル１１０のセルキャパシタＣＳ内に保存された電荷がターンオンされた第１及び第２トランスファトランジスタ１２１、１２２によって第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍに電荷分配され、第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍの電圧が各々ΔＶ１ほど増加する。
【００２９】
時間ｔ３では、第１アイソレーション信号ｉｓｏＢ１がローレベルになるので、第１メインビットラインＢＬ１Ｍと接続されたメモリセルと第１及び第２センスアンプＳＡＭ、ＳＡＳとは互いに電気的に分離される。また、トランスファ信号ＴＧがローレベルになるので、第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍが互いに電気的に分離され、第１及び第２サブビットラインＢＬ１Ｓ、ＢＬ２Ｓが互いに電気的に分離される。
【００３０】
時間ｔ４では、第１センスアンプイネーブル信号ΦＭがハイレベルになるので、第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの電圧差が増幅される。すなわち、第１メインビットラインＢＬ１Ｍの電圧がＶＤＤに増加し、第２サブビットラインＢＬ２Ｓの電圧はＶＳＳに減少する。
【００３１】
一方、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２があるので、第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの電圧差が増幅されるときに、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの間の電圧が逆方向に（ｉｎ  ａｎ  ｏｐｐｏｓｉｔｅ  ｄｉｒｅｃｔｉｏｎ）変化する。すなわち、第２メインビットラインＢＬ２Ｍの電圧がΔＶ２ほど減少した場合、第１サブビットラインＢＬＢＳの電圧はΔＶ２ほど増加する。
【００３２】
時間ｔ５で第２センスアンプイネーブル信号ΦＳがハイレベルになるので、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの電圧差が増幅される。すなわち、第２メインビットラインＢＬ２Ｍの電圧がＶＳＳに減少し、第２サブビットラインＢＬ２Ｓの電圧はＶＤＤに増加する。
【００３３】
時間ｔ６では、（回復動作に先行して）第１及び第２アイソレーション信号ｉｓｏＢ１、ｉｓｏＢ２がハイレベルになるので、複数のメモリセル１１０と第１及び第２センスアンプＳＡＭ、ＳＡＳとを電気的に接続させる。したがって、第１及び第２センスアンプＳＡＭ、ＳＡＳのセンシング結果が、複数のメモリセル１１０と接続された第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍに反映される。この際、トランスファ信号ＴＧは、ローレベルであるために、第１及び第２トランスファトランジスタ１２１、１２２は、ターンオフされており、第１ビットラインＢＬ１と第２ビットラインＢＬ２は、互いに絶縁されている。
【００３４】
時間ｔ７では、第１及び第２センスアンプイネーブル信号ΦＭ、ΦＳがローレベルになって、第１及び第２センスアンプＳＡＭ、ＳＡＳがディセーブルされる。
【００３５】
時間ｔ８では、トランスファ信号ＴＧがハイレベルになれば、第１ビットラインＢＬ１と第２ビットラインＢＬ２とが接続される。具体的には、ターンオンされた第１及び第２トランスファトランジスタ１２１、１２２によって第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍが接続されて電荷分配され、第１及び第２サブビットラインＢＬ１Ｓ、ＢＬ２Ｓが接続されて電荷分配される。すなわち、メモリセル１１０のセルキャパシタＣＳにビットを再保存する回復動作が進む。
【００３６】
具体的には、第１メインビットラインＢＬＭに接続されたメモリセル１１０に回復された電圧レベルを表現すれば、数式１のように表される。ここで、Ｖｒｓｔ１は、メモリセル１１０に回復される電圧レベルを、Ｃｔｏｔａｌは全体キャパシタンスを、Ｑｔｏｔａｌは全体電荷量を、ＣＢＬ１Ｍは第１メインビットラインＢＬ１Ｍのキャパシタンスを、ＣＢＬ２Ｍは第２メインビットラインＢＬ２Ｍのキャパシタンスを、ＣＳはセルキャパシタＣＳのキャパシタンスを意味する。第１メインビットラインＢＬ１Ｍのキャパシタンスと第２メインビットラインＢＬ２Ｍのキャパシタンスは、同一なので、ＣＢＬ１Ｍ＝ＣＢＬ２Ｍであり、各メインビットラインＢＬ１Ｍ、ＢＬ２ＭのキャパシタンスとセルキャパシタＣＳのキャパシタンスとが同一なので、ＣＢＬ１Ｍ＝ＣＢＬ２Ｍ＝ＣＳである。
【００３７】
【数１】
2007164978.tif 000003
…（数式１）
【００３８】
時間ｔ９では、ワードラインＷＬ１ａは、ローレベルになり、等化信号ＰＥＱがハイレベルになるので、第１及び第２ビットラインＢＬ１、ＢＬ２が１／２ＶＤＤにプリチャージされる。
【００３９】
図３は、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明するためのタイミング図であって、読み取ろうとするメモリセル１１０がワードラインＷＬ１ａと第１メインビットラインＢＬ１Ｍと接続されており、そのメモリセル１１０には、２ビットデータ（１，１）が保存された場合を例として説明する。図２と実質的に同じ構成要素に対しては、同じ参照符号を付し、その構成要素についての詳細な説明は省略する。
【００４０】
時間ｔ２では、ワードラインＷＬ１ａがハイレベルになるので、メモリセル１１０のセルキャパシタ内に保存された電荷が第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍに伝えられ、第１及び第２メインビットラインＢＬ１Ｍ、ＢＬ２Ｍの電圧が各々３ΔＶ１ほど増加する。ここで、３ΔＶ１は、選択されたメモリセル１１０に保存された（１，１）データが（１，０）データが保存された場合（図２の時間ｔ２）に比べて大きいということを示すための例示的な値であり、本発明はこれに限定されるものではない。
【００４１】
一方、時間ｔ４では、第１センスアンプイネーブル信号ΦＭがハイレベルになるので、第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの電圧差が増幅される。
【００４２】
ここで、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２があるので、第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの電圧差が増幅されるときに、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの間の電圧が逆方向に（ｉｎ  ａｎ  ｏｐｐｏｓｉｔｅ  ｄｉｒｅｃｔｉｏｎ）変化する。すなわち、第２メインビットラインＢＬ２Ｍの電圧がΔＶ２ほど減少した場合、第１サブビットラインＢＬＢＳの電圧はΔＶ２ほど増加する。ここで、図３のように３ΔＶ１が２ΔＶ２より小さいために、第２メインビットラインＢＬ２Ｍの電圧がΔＶ２ほど減少し、第１サブビットラインＢＬ１Ｓの電圧はΔＶ２ほど増加しても、第２メインビットラインＢＬ２Ｍの電圧レベルが第１サブビットラインＢＬ１Ｓの電圧レベルより大きいことが分かる。
【００４３】
時間ｔ５では、第２センスアンプイネーブル信号ΦＳがハイレベルになるので、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの電圧差が増幅される。
【００４４】
一方、時間ｔ８では、トランスファ信号ＴＧがハイレベルになれば、第１ビットラインＢＬ１と第２ビットラインＢＬ２は、ターンオンされた第１及び第２トランスファトランジスタ１２１、１２２によって接続され、メモリセル１１０のセルキャパシタＣＳにビットを再保存する回復動作が進む。
【００４５】
具体的には、第１メインビットラインＢＬ１Ｍに接続されたメモリセル１１０に回復された電圧レベルを表現すれば、数式２のように表される。ここで、Ｖｒｓｔ２は、メモリセル１１０に回復される電圧レベルを意味し、このようなＶｒｓｔ２は結局ＶＤＤになることが分かる。
【００４６】
【数２】
2007164978.tif 000004
…（数式２）
【００４７】
図２及び図３では、メモリセル１１０に保存された２ビットデータ（１，０）、（１，１）を読み取る場合のみを説明したが、同様の方式によって２ビットデータ（０，０）、（０，１）も同様にに読み取ることができる。
【００４８】
図４は、本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。図１と実質的に同じ構成要素については、同じ参照符号を使用し、その構成要素についての詳細な説明は省略する。
【００４９】
図４を参照すれば、本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置２は、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２と各々並列に接続され、第１制御電圧信号Ｖｓ＿ｃｔｒｌによりキャパシタンスが調節される第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２をさらに含む。
【００５０】
第１補正キャパシタＣｃａｌ１は、ゲートが第１カップリングキャパシタＣＣ１の１つのノードに接続され、ソース及びドレインが第１制御電圧信号Ｖｓ＿ｃｔｒｌに接続されたＭＯＳ型キャパシタであり、第２補正キャパシタＣｃａｌ２は、ゲートが第２カップリングキャパシタＣＣ２の１つのノードに接続され、ソース及びドレインが第１制御電圧信号Ｖｓ＿ｃｔｒｌに接続されたＭＯＳ型キャパシタである。
【００５１】
第１メインビットラインＢＬ１Ｍと接続されたメモリセル１１０に保存されたビットを読み取るときに、第１センスアンプＳＡＭが第１メインビットラインＢＬ１Ｍと第２サブビットラインＢＬ２Ｓとの電圧差を増幅すれば、第２メインビットラインＢＬ２Ｍと第１サブビットラインＢＬ１Ｓとの間の電圧が逆方向に（ｉｎ  ａｎ  ｏｐｐｏｓｉｔｅ  ｄｉｒｅｃｔｉｏｎ）変化する（図２及び図３のｔ４を参照）。このような逆方向への変化は、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスに依存するが、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスは、製造工程上の変化により一定していないことがある。ところが、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置２は、第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２を備え、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスが一定していなくても、逆方向に変化する値であるΔＶ２が一定になるように調節しうる。
【００５２】
具体的には、第１制御電圧信号Ｖｓ＿ｃｔｒｌを低く供給すれば、第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２の実効キャパシタンスが大きくなって、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２によって第１メインビットラインＢＬ１Ｍから第２メインビットラインＢＬ２Ｍに伝達される電荷を多く消費する。したがって、逆方向に変化する値であるΔＶ２が小さくなる。
【００５３】
また、第１制御電圧信号Ｖｓ＿ｃｔｒｌを高く供給すれば、第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２の実効キャパシタンスが小さくなり、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２によって第１メインビットラインＢＬ１Ｍから第２メインビットラインＢＬ２Ｍに伝えられる電荷を少なく消費する。したがって、逆方向に変化する値であるΔＶ２が増加する。
【００５４】
このような第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２に提供される第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルは多様な方式で調節されうる。例えば、第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルは、ウエハレベルまたはパッケージレベルでヒューズトリミング（ｆｕｓｅ  ｔｒｉｍｍｉｎｇ）方式により調節されうる。また、マルチレベル動的メモリ装置をセットするときに、モードレジスタセット（Ｍｏｄｅ  Ｒｅｓｉｓｔｅｒ  Ｓｅｔ：ＭＲＳ）信号を利用するか、マルチレベル動的メモリ装置の動作中に外部温度によって変化する所定の制御信号を利用して第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルを調節しうる。
【００５５】
図５は、本発明の好適なさらに他の実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。図１及び図４と実質的に同じ構成要素については、同じ図面参照を使用し、その構成要素についての詳細な説明は省略する。
【００５６】
図５を参照すれば、本発明の好適なさらに他の実施形態に係るマルチレベル動的メモリ装置３は、別途の第１及び第２補正キャパシタ（図４のＣｃａｌ１、Ｃｃａｌ２を参照）を備えず、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスは第２制御電圧信号Ｖｓｂ＿ｃｔｒｌにより調節される。
【００５７】
具体的には、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２は、ＭＯＳ型キャパシタであり、第２制御電圧信号Ｖｓｂ＿ｃｔｒｌはＭＯＳ型キャパシタの基板と接続される。数式３を参照すれば、基板に接続された基板電圧ＶｓｂはＭＯＳＦＥＴのスレショルド電圧（ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ：Ｖｔ）を効率よく変化させうるということが分かる。ここで、Ｖｔ０は、基板電圧Ｖｓｂが０である場合のスレショルド電圧であり、ψｆは物理的パラメータ（但し、２ψｆは通常０．６Ｖ）であり、γは工程パラメータである。これは、基板がＭＯＳＦＥＴのさらに他のゲートとしての役割を果たすことを意味するので、基板電圧Ｖｓｂによってスレショルド電圧（Ｖｔ）が変わることを基板効果（ｂｏｄｙ  ｅｆｆｅｃｔ）と称する。
【００５８】
【数３】
2007164978.tif 000005
…（数式３）
【００５９】
このような第２制御電圧信号Ｖｓｂ＿ｃｔｒｌの電圧レベルを調節する方式は多様な方式で調節され、例えば、ヒューズトリミング方式、モードレジスタセット信号を利用する方式、所定の制御信号を利用する方式などが使われうる。
【００６０】
以上、添付図面を参照して本発明の好適な実施の形態を説明したが、 当業者であれば本発明がその技術的思想や必須の特徴を変更することなく他の具体的な形態を実施することが可能であり、それらの形態も本発明に含まれうる。したがって、前述した実施の形態は例示的なものに過ぎず、限定的なものではない。
【産業上の利用可能性】
【００６１】
本発明は、マルチレベル動的メモリ装置及びその駆動方法に関連した技術分野に好適に適用されうる。
【図面の簡単な説明】
【００６２】
【図１】本発明の好適な一実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。
【図２】本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明するためのタイミング図である。
【図３】本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明するためのタイミング図である。
【図４】本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。
【図５】本発明の好適なさらに他の実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。
【符号の説明】
【００６３】
１、２、３    マルチレベル動的メモリ装置
１１０    メモリセル
１２１、１２２    トランスファトランジスタ
１３１、１３２    アイソレーショントランジスタ
１４０    等化器
【図１】
2007164978.tif 000006
【図２】
2007164978.tif 000007
【図３】
2007164978.tif 000008
【図４】
2007164978.tif 000009
【図５】
2007164978.tif 000010