(57)【要約】【課題】電源投入検出回路の出力が取り得る電圧範囲における温度による変動を軽減して、フューズ情報を正確にラッチできる電源電圧最小値と半導体記憶装置が動作する電源電圧最小値の両方に十分なマージンを確保すること。【解決手段】この半導体記憶装置は、外部電源（ＶＥＸＴ）にドレインおよびゲートが接続されるとともに、ソースをバックゲートに接続したｎチャネル型ＭＯＳＦＥＴ１と、ｎチャネル型ＭＯＳＦＥＴのソースおよびバックゲートに接続されたノードと、ノードの電位をもとに外部電源の投入を検出する検出部とを具備する。【選択図】図１
2007234206.tif 000002
【特許請求の範囲】
【請求項１】
外部電源にドレインおよびゲートが接続されるとともに、ソースをバックゲートに接続したｎチャネル型ＭＯＳＦＥＴと、
前記ｎチャネル型ＭＯＳＦＥＴのソースおよびバックゲートに接続されたノードと、
前記ノードの電位をもとに前記外部電源の印加を検出する検出部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記検出部が、相補的に接続されたｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記検出部の出力を受けて、前記外部電源の電圧が所定の値に達したことを検出して電源検出信号を出力する外部電圧検出部をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記外部電圧検出部は、前記フューズラッチ回路と実質的に同等な回路定数を有する擬似フューズラッチ回路であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
電源にドレインおよびゲートが接続されるとともに、ソースをバックゲートに接続した第１のｎチャネル型ＭＯＳＦＥＴと、
ゲートがそれぞれ前記第１のｎチャネル型ＭＯＳＦＥＴのソースおよびバックゲートに接続され、それぞれのドレインに前記電源の印加を検出した検出出力を出力する、相補的に接続された第２のｎチャネル型ＭＯＳＦＥＴおよび第１のｐチャネル型ＭＯＳＦＥＴと
を具備することを特徴とする電源検出器。
【請求項６】
前記検出出力を反転するインバータを更に備えたことを特徴とする請求項５記載の電源検出器。
【請求項７】
外部電源にドレインおよびゲートが接続されるとともに、ソースをバックゲートに接続した第１のｎチャネル型ＭＯＳＦＥＴと、ゲートがそれぞれ前記第１のｎチャネル型ＭＯＳＦＥＴのソースおよびバックゲートに接続され、それぞれのドレインに前記電源の印加を検出した検出出力を出力する、相補的に接続された第２のｎチャネル型ＭＯＳＦＥＴおよび第１のｐチャネル型ＭＯＳＦＥＴとを具備する電源検出器を備えた半導体装置。
【請求項８】
前記電源検出器の出力を受けて、前記外部電源の電圧が所定の値に達したことを検出して電源検出信号を出力する外部電圧検出部をさらに具備することを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電源の投入を検出する回路を有する半導体記憶装置、電源検出器、半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話等のモバイル機器が普及するにつれ、それらに使用される半導体記憶装置に対して、低電力、低電圧動作、広範囲温度保証が要求されてきている。そうした傾向の中で従来見られなかった様々な問題が顕在化してきている。それらの問題の一つとして、電源投入検出回路（パワーオン回路）の動作マージンがあげられる。電源投入検出回路は、外部から電源が投入されたことを検出して、半導体記憶装置の内部で使用する電圧を印加する（電位を立ち上げる）ためのトリガー信号を出力するものである。
【０００３】
モバイル機器等に使用される半導体記憶装置には、低電力のために比較的高い閾値（Ｖｔｈ）のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が採用され、また、低電圧動作のためのマージンや広い温度保証範囲（例えば、−４０〜１００℃保証）が求められる。これに伴って、電源系の電源投入検出回路にも十分なマージンが必要となる。
【０００４】
このような要請に対して、ダイオード接続のｐチャネル型ＭＯＳＦＥＴを用いた典型的な電源投入検出回路では、そのｐチャネル型ＭＯＳＦＥＴの閾値の温度特性による影響が大きく、フューズ情報を正確にラッチできる電源電圧最小値（フューズラッチ限界電圧）と半導体記憶装置が動作する電源電圧最小値の両方について十分なマージンを確保することが難しい。すなわち、典型的な電源投入検出回路では、低電力、低電圧動作、広範囲温度保証の要求が厳しくなるにつれ動作マージンが不足し、半導体記憶装置として十分なパフォーマンスを発揮することが困難になることが予想される。
【０００５】
電源投入検出回路に関する公知の技術としては、ゲートとドレインとを接続したダイオード接続のｎチャネルＭＯＳトランジスタを用いたものがある（例えば、特許文献１参照）。しかし、この文献のように、ｎチャネルＭＯＳトランジスタのゲートとドレインとを接続した構成を採用した場合、バックバイアス効果により閾値が上昇するため、低電源電圧／低温度時においてはパワーオン検出を適切に行うことが難しい。
【特許文献１】特開平９−１８１５８６号公報（図２、段落００１８）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる実情に鑑み、電源投入検出回路の出力が取り得る電圧範囲における温度による変動を軽減して、フューズ情報を正確にラッチできる電源電圧最小値と半導体記憶装置が動作する電源電圧最小値の両方に十分なマージンを確保することのできる半導体記憶装置、電源検出器、半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の半導体記憶装置、電源検出器、半導体装置は、外部電源にドレイン、ゲートが接続されたｎチャネル型ＭＯＳＦＥＴと、ｎチャネル型ＭＯＳＦＥＴのソースとバックゲートに接続されたノードと、ノードの電位をもとに外部電源の投入（印加）を検出する検出部とを具備するものである。
【発明の効果】
【０００８】
本発明の半導体記憶装置によれば、電源投入検出回路の出力が取り得る電圧範囲の温度による変動を軽減して、フューズ情報を正確にラッチできる電源電圧最小値と半導体記憶装置が動作する電源電圧最小値の両方に十分なマージンを確保することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を説明する。
【００１０】
図１は本発明の第１の実施形態である半導体記憶装置の電源投入検出回路の構成を示す図である。
同図に示されるように、この電源投入検出回路は、ｎチャネル型ＭＯＳＦＥＴ１、ｐチャネル型ＭＯＳＦＥＴ２、ｎチャネル型ＭＯＳＦＥＴ３、抵抗Ｒ１、３つのインバータ４，５，６で構成される。ｎチャネル型ＭＯＳＦＥＴ１のドレインは、外部電源（ＶＥＸＴ）の入力端子１５に接続されている。ｎチャネル型ＭＯＳＦＥＴ１のゲートは自身のドレインに接続されている。すなわち、ｎチャネル型ＭＯＳＦＥＴ１のドレイン、ゲートは、互いに接続されている。ｎチャネル型ＭＯＳＦＥＴ１のソース（ノードＡ）とバックゲートは互いに接続され、そのノードＡは抵抗Ｒ１を通じて接地されている。また、ｎチャネル型ＭＯＳＦＥＴ１のソースは、互いに相補的に接続されたｐチャネル型ＭＯＳＦＥＴ２およびｎチャネル型ＭＯＳＦＥＴ３のゲートにそれぞれ接続されている。相補的に接続されたｐチャネル型ＭＯＳＦＥＴ２およびｎチャネル型ＭＯＳＦＥＴ３の出力（ドレイン）は直列に接続された３つのインバータ４，５，６のうちの初段のインバータ４の入力端に接続されている。
【００１１】
この電源投入検出回路では、ノードＡの電位は、ＶＥＸＴ−Ｖｔｈｎ１（Ｖｔｈｎ１：ｎチャネル型ＭＯＳＦＥＴ１の閾値）のレベルであり、外部電源（ＶＥＸＴ）の電圧の上昇に従い上昇する。このノードＡの電位の上昇はｐチャネル型ＭＯＳＦＥＴ２とｎチャネル型ＭＯＳＦＥＴ３でモニターされる。これら２つのＭＯＳＦＥＴからなる回路の回路閾値（簡単にはｎチャネル型ＭＯＳＦＥＴ３の閾値）よりもノードＡの電位が高くなると、ｎチャネル型ＭＯＳＦＥＴ３がノードＢを放電して接地電源（ＶＳＳ）の電位（論理“Ｌ”）にする。これを受けたインバータ４がノードＣを充電して外部電源（ＶＥＸＴ）の電位（論理“Ｈ”）にし、次段のインバータ５がノードＤを放電して接地電源（ＶＳＳ）の電位（論理“Ｌ”）にする。さらに次段のインバータ６が、外部電源投入の検出信号であるＩＮＩＴＥ信号を出力するＩＮＩＴＥノードを充電して、外部電源（ＶＥＸＴ）の電位（論理“Ｈ”）にする。このＩＮＩＴＥ信号が出力されることにより上記のパワーオンシーケンスが開始される。
【００１２】
図２は図１の電源投入検出回路の出力をトリガーとする半導体記憶装置のパワーオンシーケンスを説明するためのブロック図である。
【００１３】
外部電源（ＶＥＸＴ）が印加されると、電源投入検出回路２１は、ある閾値を基準に外部電源が印加されたことを検出し、ＩＮＩＴＥ信号（論理“Ｈ”）を出力する。このＩＮＩＴＥ信号により外部電源（ＶＥＸＴ）が投入されたことが半導体記憶装置内部で検知され、内部電源回路のパワーオン動作が開始される。
【００１４】
ＶＩＮＴモニター回路２２はＩＮＩＴＥ信号を受けて、半導体記憶装置の内部電源（ＶＩＮＴ）および全ての内部電位の基準となる基準電位の立ち上がりをモニターする。ＶＩＮＴモニター回路２２は、内部電源（ＶＩＮＴ）および基準電位のレベルがそれぞれの設定レベルに達したことを検出すると、その検出信号をオプション・フューズラッチ回路２３と遅延回路２４に出力する。
【００１５】
オプション・フューズラッチ回路２３は検出信号を受けると、たとえばＤＣレベルなどをトリミングするためのフューズ情報のラッチを行う。このようにオプション・フューズラッチ回路２３にて、ＤＣレベルなどのＤＣ系のフューズ情報を早い段階で取得してＤＣレベルなどを決定することによって、パワーオン処理終了後の電位変動を抑制できる。なお、オプション・フューズラッチ回路２３がラッチする情報はＤＣ系のフューズ情報に限らず、他の情報であってもよい。
【００１６】
一方、遅延回路２４は、ＶＩＮＴモニター回路２２の出力を一定時間遅延してトリガー信号として昇圧電源回路２５へ出力する。昇圧電源回路２５はトリガー信号を入力すると、ワード線のドライブ系の電位（Ｖｐｐ）の生成を開始する。ワード線のドライブ系の電位（Ｖｐｐ）が所定のレベルまで達すると、次に降圧電源回路２６がセル基板系の電位（Ｖｂｂ）の生成動作を開始する。セル基板系の電源電位（Ｖｂｂ）が設定レベルまで到達したところで、Ｒ／Ｄフューズラッチ回路２７がリダンダンシのフューズ情報のラッチを行い、ラッチした情報をもとに内部ノードの初期化を行う。これにより半導体記憶装置のパワーアップ処理が終了する。
【００１７】
なお、ここではパワーオンシーケンスの説明を単純化するために内部電位としてワード線のドライブ系の電位Ｖｐｐとセル基板の電位Ｖｂｂのみを紹介しており、その他の内部電位については説明を省略する。
【００１８】
モバイル機器等に使用される半導体記憶装置には、低電力のために比較的高い閾値（Ｖｔｈ）をもつＭＯＳＦＥＴが採用され、また半導体記憶装置の動作を保証する電圧最小値（Ｖｃｃｍｉｎ）のマージンや広い温度保証範囲（例えば、−４０〜１００℃保証）が求められる。これに伴って電源系の電源投入検出回路にも十分なマージンが必要となってきている。次に、この理由を説明する。
【００１９】
（典型的な電源投入検出回路について）
半導体記憶装置への外部電源投入を検出する典型的な電源投入検出回路の構成を図９に示す。この典型的な電源投入検出回路では、ダイオード接続されたｐチャネル型ＭＯＳＦＥＴ３１が用いられている。すなわち、この典型的な電源投入検出回路では、ダイオード接続のｐチャネル型ＭＯＳＦＥＴ３１によってｐチャネル型ＭＯＳＦＥＴの閾値をモニターし、次段のｎチャネル型ＭＯＳＦＥＴ３３によりｎチャネル型ＭＯＳＦＥＴの閾値をモニターする。外部電源（ＶＥＸＴ）の電圧がｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴの閾値の和（Ｖｔｈｎ＋Ｖｔｈｐ）よりも高くなったところで、電源投入検出回路からＩＮＩＴＥ信号が出力される。さらに言い換えれば、この典型的な電源投入検出回路は、外部電源電圧が半導体記憶装置内の全ての素子が動作し得るレベルまで立ち上がったことを検知して上記のパワーオンシーケンスを開始する。
【００２０】
この典型的な電源投入検出回路が、外部電源電圧が比較的高く、温度保証範囲がそれほど広くない半導体記憶装置に利用される場合には問題がない。しかし、低電力での動作を保証するために高い閾値をもつＭＯＳＦＥＴが使用され、加えて半導体記憶装置の低電圧動作／広い温度保証範囲が要求される場合には問題が伴う。
【００２１】
図９の典型的な電源投入検出回路において、外部電源（ＶＥＸＴ）の印加時にノードＡの電位がＶＥＸＴ−Ｖｔｈｐ（Ｖｔｈｐ：ｐチャネル型ＭＯＳＦＥＴ３１の閾値）となって上昇するときの温度特性を図１０に示す。ＭＯＳＦＥＴの閾値は、ｎチャネル型およびｐチャネル型ともにマイナスの温度依存性をもつため、低温時ほど高く、高温時ほど低くなる。このためノードＡの電位の上昇は高温時ほど早い。この温度依存をもつノードＡを受けて次段以降の回路が動作するため、次段以降の回路も同様の温度依存性をもつ。つまり、図１１に示すように、高温時ほど外部電源（ＶＥＸＴ）の電圧が低いうちに電源投入検出回路が動作してＩＮＩＴＥ信号が出力される。
【００２２】
このようなＩＮＩＴＥ信号の出力電位のばらつきは、半導体記憶装置の動作を保証する電圧最小値（Ｖｃｃｍｉｎ）が低くなるほど、出力電位のばらつきを許容し得るマージンがなくなるために、深刻な問題となってくる。また、オプション・フューズラッチ回路２３によるフューズ情報のラッチ動作への影響も問題となってくる。
【００２３】
図１２は図２のオプション・フューズラッチ回路２３の構成を示す図である。初期状態では、制御信号１（ＶＩＮＴ系の信号）および制御信号２（ＶＩＮＴ系の信号）の論理レベルはともに“Ｌ”（ＶＳＳ）である。ノードＦはｐチャネル型ＭＯＳＦＥＴ４７およびｐチャネル型ＭＯＳＦＥＴ４９によりＶＩＮＴレベルにプリチャージされている。制御信号１の論理レベルが“Ｈ”（ＶＩＮＴ）となるとｐチャネル型ＭＯＳＦＥＴ４７はカットオフになる。続いて、制御信号２の論理レベルが“Ｈ”になることによってｎチャネル型ＭＯＳＦＥＴ４８がオンになる。ここで、もしフューズ素子Ｆｕが切れていれば、ノードＦの電荷をｎチャネル型ＭＯＳＦＥＴ４８を介して接地電源（ＶＳＳ）へ放電するパスが無いために、ノードＦは“Ｈ”の論理レベルを保持する。フューズ素子Ｆｕが切れていなければ、ノードＦの電荷はｎチャネル型ＭＯＳＦＥＴ４８を通じて接地電源（ＶＳＳ）へ放電されるためにノードＦの論理レベルは“Ｌ”となり、この結果、フューズ情報がラッチされる。
【００２４】
すなわち、このオプション・フューズラッチ回路２３において、フューズ情報をラッチする動作は、ｎチャネル型ＭＯＳＦＥＴ４８の放電作用とｐチャネル型ＭＯＳＦＥＴ４９の充電作用の強いほうによってラッチ情報が決まるようなレシオ動作となる。このため、制御信号２をはじめとして内部電源（ＶＩＮＴ）のレベルが低いうちは、フューズ素子Ｆｕが切れていなくてもノードＦの電荷がｎチャネル型ＭＯＳＦＥＴ４８を通して接地電源（ＶＳＳ）へ十分に放電されないため（ｐチャネル型ＭＯＳＦＥＴ４９による充電が優勢であるため）、ノードＦの論理レベルは“Ｈ”のままとなり、結果的にフューズ情報を正しくラッチできないことが発生する。
【００２５】
正常にフューズ情報をラッチするためには、ｎ／ｐチャネル型ＭＯＳＦＥＴの寸法レシオや内部電源（ＶＩＮＴ）のレベルなどに最適な条件が要求される。また、半導体記憶装置の低電圧動作マージンを大きくするためには、動作保証されている電圧最小値よりも低い電圧で電源系をパワーオンさせる必要がある。これらの関係を図１３に示す。同図において、ＩＮＩＴＥ信号の温度特性１は、フューズ情報を正確にラッチできる電源電圧最小値（フューズラッチ限界電圧）に対してマージンを持たせるためにＩＮＩＴＥ信号のとりうる範囲を高電圧側にシフトさせたものである。但し、この場合、低電圧動作マージンが不足する。また、ＩＮＩＴＥ信号の温度特性２は、低電圧動作マージンを向上させるためにＩＮＩＴＥ信号のとりうる範囲を低電圧側にシフトしたものである。この場合にはフューズラッチ限界電圧に対してマージンが不足する。このようにＩＮＩＴＥ信号のＰＶＴばらつきによる変動を考慮すると、理想的には、ＩＮＩＴＥ信号の温度特性３のようにフューズラッチ限界電圧と低電圧動作の両方にマージンがあることが望ましい。しかし、ｐチャネル型ＭＯＳＦＥＴのダイオード接続を用いた典型的な電源投入検出回路では、そのｐチャネル型ＭＯＳＦＥＴの閾値の温度特性による影響が大きく、フューズラッチ限界電圧と低電圧動作の両方に十分なマージンを確保することが難しい。すなわち、典型的な電源投入検出回路では、低電力、低電圧動作、広範囲温度保証の要求が厳しくなるにつれ動作マージンが不足し、半導体記憶装置として十分なパフォーマンスを発揮することが困難になることが予想される。
【００２６】
（本発明の電源投入検出回路）
図１に示した本発明の電源投入検出回路の図９に示した典型的な電源投入検出回路に対する主な相違点は、ダイオード接続されたｐチャネル型ＭＯＳＦＥＴ３１に代えて、ドレインとゲートを接続しソースとバックゲートを接続したｎチャネル型ＭＯＳＦＥＴ１を用いた点にある。一般的にｎチャネル型ＭＯＳＦＥＴの閾値の温度依存はｐチャネル型ＭＯＳＦＥＴのそれよりも小さい。したがって、図３に示すように、ＶＥＸＴ−Ｖｔｈｎ１（Ｖｔｈｎ１：ｎチャネル型ＭＯＳＦＥＴ１の閾値）のレベルで上昇するノードＡの電位の温度依存が軽減される。この結果、図４に示すように、電源投入検出回路から出力されるＩＮＩＴＥ信号の温度依存も軽減される。
【００２７】
このように、ドレインとゲートを接続しソースとバックゲートを接続したｎチャネル型ＭＯＳＦＥＴ１を利用することによって、図５に示すように、温度に対する電源投入検出回路のＩＮＩＴＥ信号のレベルの変動率を、ダイオード接続されたｐチャネル型ＭＯＳＦＥＴを用いた電源投入検出回路に比べて抑えることができるので、パワーオン電圧（電源投入検出回路よりＩＮＩＴＥ信号が出力されるときの電圧）をターゲット電圧に設定しやすくなる。つまり、図６に示すように、ＩＮＩＴＥ信号のＰＶＴばらつきによる変動が抑えられる分、フューズラッチ限界電圧に対するマージンと半導体記憶装置の低電圧動作マージンを大きくとることができる。
【００２８】
また、特開平９−１８１５８６号公報に開示された公知の電源投入検出回路のように、ｎチャネル型ＭＯＳＦＥＴのドレインとゲートのみを接続するだけでは、バックバイアス効果の影響によって低電源電圧／低温度時にはパワーオン検出を適切に行うことが難しい。これに対して本実施形態では、ソースとバックゲートを接続することでｎチャネル型ＭＯＳＦＥＴ自身の閾値を正確にモニターできるようにしたことで、上記の問題は解消される。
【００２９】
次に、本発明の第２の実施形態を説明する。
【００３０】
この第２の実施形態の特徴は、図７に示すように、フューズ情報をより正確にラッチするために、外部電源電圧がフューズ情報をラッチすることが可能な電圧まで上がったことをモニターするための外部電圧閾値検出部である擬似フューズラッチ回路を、電源投入検出回路２１ａに組み込んだ点にある。なお、電源投入検出回路２１ａは、ドレインとゲートを接続し、ソースとバックゲートを接続したｎチャネル型ＭＯＳＦＥＴを使用したものであっても、ダイオード接続されたｐチャネル型ＭＯＳＦＥＴを使用したものであってもよい。
【００３１】
図８は、ドレインとゲートを接続しソースとバックゲートを接続したｎチャネル型ＭＯＳＦＥＴ１と擬似フューズラッチ回路２８を用いた電源投入検出回路２１ａの構成を示す図である。同図に示すように、擬似フューズラッチ回路２８は図１２に示した典型的なオプション・フューズラッチ回路２３と実質的に同等な回路定数をもつ。すなわち、擬似フューズラッチ回路２８は、インバータ４の出力（ノードＣ）をゲートで受けるプリチャージ用のｐチャネル型ＭＯＳＦＥＴ７およびｎチャネル型ＭＯＳＦＥＴ１０と、インバータ６の出力（ノードＥ）をゲートで受けるフューズセット用のｎチャネル型ＭＯＳＦＥＴ８とを有する。
【００３２】
プリチャージ用のｐチャネル型ＭＯＳＦＥＴ７およびｎチャネル型ＭＯＳＦＥＴ１０の各ソースは内部電源（ＶＩＮＴ）と接続されている。ｐチャネル型ＭＯＳＦＥＴ７のドレインとｎチャネル型ＭＯＳＦＥＴ８のドレインはラッチノードＦと接続されている。ラッチノードＦはインバータ１２の入力端と接続されている。インバータ１２の出力端はｐチャネル型ＭＯＳＦＥＴ９およびｎチャネル型ＭＯＳＦＥＴ１１のそれぞれのゲートと接続されている。また、インバータ１２の出力端はインバータ１３の入力端に接続されている。インバータ１３の出力端はＶＩＮＴ電源からＶＥＸＴ電源への変換回路であるレベルシフタ１５の入力端に接続されている。レベルシフタ１５の出力端はインバータ１４の入力端に接続され、インバータ１４の出力端からＩＮＩＴＥ信号が出力される。
【００３３】
このような擬似フューズラッチ回路２８を電源投入検出回路２１ａに組み込んだことで、半導体記憶装置のパワーオン電圧を最小限（フューズラッチ可能な最小の外部電源値）まで小さくすることが可能となる。
【００３４】
次に、このドレインとゲートを接続しソースとバックゲートを接続したｎチャネル型ＭＯＳＦＥＴ１と外部電圧閾値検出部である擬似フューズラッチ回路２８を用いた電源投入検出回路２１ａの動作を説明する。
【００３５】
ノードＡのレベルは、ＶＥＸＴ−Ｖｔｈｎ１（Ｖｔｈｎ１：ｎチャネル型ＭＯＳＦＥＴ１の閾値）であり、外部電源（ＶＥＸＴ）の電圧の上昇に従い上昇する。この実施形態では、ドレインおよびゲートが接続されるとともにソースをバックゲートに接続したｎチャネル型ＭＯＳＦＥＴ１が用いられているため、この時のノードＡの温度に対する変化率はｐチャネル型ＭＯＳＦＥＴのダイオード接続を使用したものに比べ約１／２〜１／３となる。
【００３６】
ノードＡのレベルの上昇はｐチャネル型ＭＯＳＦＥＴ２とｎチャネル型ＭＯＳＦＥＴ３でモニターされる。この２つのＭＯＳＦＥＴからなる回路の回路閾値（簡単にはｎチャネル型ＭＯＳＦＥＴ３の閾値）よりもノードＡのレベルが上昇すると、ｐチャネル型ＭＯＳＦＥＴ２がカットオフし、ｎチャネル型ＭＯＳＦＥＴ３がノードＢを放電して接地電源（ＶＳＳ）のレベル（論理“Ｌ”）にする。これを受けたインバータ４がノードＣを充電して外部電源（ＶＥＸＴ）のレベル（論理“Ｈ”）にし、次段のインバータ５がノードＤを放電して接地電源（ＶＳＳ）のレベル（論理“Ｌ”）にする。さらに次段のインバータ６がノードＥを充電して外部電源（ＶＥＸＴ）のレベル（論理“Ｈ”）にする。
【００３７】
初期状態では、ノードＣおよびノードＥの論理レベルがともに“Ｌ”であるから、ラッチノードＦは、ｐチャネル型ＭＯＳＦＥＴ７およびｐチャネル型ＭＯＳＦＥＴ９によって内部電源（ＶＩＮＴ）の電位にプリチャージされている。ノードＣの論理レベルが“Ｈ”になるとｐチャネル型ＭＯＳＦＥＴ７はカットオフになる。続いて、ノードＥの論理レベルが“Ｈ”になることによって、ｎチャネル型ＭＯＳＦＥＴ８がオンになる。するとｎチャネル型ＭＯＳＦＥＴ８によるラッチノードＦの放電とｐチャネル型ＭＯＳＦＥＴ９によるラッチノードＦの充電（フューズラッチ動作）が同時に行われる。この時、ラッチノードＦの電位が高くなりｎチャネル型ＭＯＳＦＥＴ８の放電能力がｐチャネル型ＭＯＳＦＥＴ９の充電能力を上回るとラッチが反転し、ラッチノードＦが放電されて接地電源（ＶＳＳ）の論理レベル“Ｌ”となり、この結果、インバータ１２、１３、１４を介して電源投入検出回路２１ａよりＩＮＩＴＥ信号が出力される。
【００３８】
ここで、擬似フューズラッチ回路２８は、半導体記憶装置内にある実フューズラッチ回路（たとえばオプション・フューズラッチ回路２３、Ｒ／Ｄフューズラッチ回路２７など）と実質的に同等な回路定数を有する。したがって、この擬似フューズラッチ回路２８でフューズ情報のラッチが正常に行われれば、このままパワーオンシーケンスは進み、半導体記憶装置内にある実フューズ情報（たとえば製品フューズ情報、リダンダンシ情報）を正確に読み取ることが保証される。
【００３９】
また、擬似フューズラッチ回路２８の回路定数は、フューズ情報を正確にラッチできる電源電圧最小値のマージンをより大きく確保するように、実フューズラッチ回路のそれよりも厳しい値に設定してもよい。
【００４０】
以上のように、電源投入検出回路２１ａに擬似フューズラッチ回路２８を組み込むことにより、図６に示したＩＮＩＴＥ信号の出力範囲を半導体記憶装置の低電圧動作マージンをとるために広げても、擬似フューズラッチ回路２８のシーケンスが進まない限り電源系のパワーオンシーケンスが進まないことによって、後段のフューズラッチ回路（たとえばオプション・フューズラッチ回路２３、Ｒ／Ｄフューズラッチ回路２７など）でのフューズ情報のラッチエラーを防止できる。
【００４１】
なお、外部電圧閾値検出部である擬似フューズラッチ回路２８は、フューズラッチ回路を模擬したものに限らず、パワーオン電圧を決める他の回路を模擬したものであってもよい。
【００４２】
以上のように、本実施形態によれば、ドレインとゲートを接続し、ソースとバックゲートを接続したｎチャネル型ＭＯＳＦＥＴ１を用いることによりＩＮＩＴＥ信号の温度依存特性を減らし、擬似フューズラッチ回路２８を使用することによって半導体記憶装置の動作を保証する電圧最小値のマージンを最大にとることが可能となるため、低電力／低電圧動作／広範囲温度保証に対する動作マージンを確保できる。
【００４３】
なお、本発明の半導体記憶装置は、上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態である半導体記憶装置の電源投入検出回路の構成を示す図である。
【図２】図１の電源投入検出回路を用いた半導体記憶装置のパワーオンシーケンスを説明するためのブロック図である。
【図３】図１の電源投入検出回路のノードＡの温度依存特性を示す図である。
【図４】図１の電源投入検出回路の出力の温度依存特性を示す図である。
【図５】図１の電源投入検出回路と図９の電源投入検出回路の出力の温度依存特性の比較図である。
【図６】図１の電源投入検出回路の出力の設定範囲を示す図である。
【図７】本発明の第２の実施形態である電源投入検出回路を用いたパワーオンシーケンスを説明するためのブロック図である。
【図８】図７の電源投入検出回路の構成を示す図である。
【図９】本発明と比較される典型的な電源投入検出回路の構成を示す図である。
【図１０】図９の典型的な電源投入検出回路のノードＡの温度依存特性を示す図である。
【図１１】図９の典型的な電源投入検出回路の出力の温度依存特性を示す図である。
【図１２】図２のオプション・フューズラッチ回路の構成を示す図である。
【図１３】図９の典型的な電源投入検出回路の出力の設定範囲を示す図である。
【符号の説明】
【００４５】
１…ｎチャネル型ＭＯＳＦＥＴ、２…ｐチャネル型ＭＯＳＦＥＴ、３…ｎチャネル型
ＭＯＳＦＥＴ、４，５，６…インバータ、２１…電源投入検出回路、２２…ＶＩＮＴモニ
ター回路、２３…オプション・フューズラッチ回路、２５…昇圧電源回路、２６…降圧電
源回路、２７…Ｒ／Ｄフューズラッチ回路、２８…擬似フューズラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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