(57)【要約】【課題】従来の静電破壊保護方法では、ブレークダウンさせたダイオードを経由してサージ電流を放電していたため、過電流によるダイオードの破壊を防ぐ必要があった。【解決手段】本発明にかかる半導体装置の静電破壊保護方法は、第１、第２の端子を有する半導体装置において、半導体装置を第１、第２の端子間に印加されるサージ電流から保護する半導体装置の静電破壊保護方法であって、半導体装置は、第１の端子から第２の端子に向かって順方向電流を流すベース・エミッタ間に形成されるダイオードと、導通状態において第２の端子から第１の端子に向う方向で電流を流すＮＰＮトランジスタ２あるいはＰＮＰトランジスタ３とを有し、第１、第２の端子間の電位差がダイオードを降伏させる電位差となる前にＮＰＮトランジスタ２あるいはＰＮＰトランジスタ３のコレクタ端子とエミッタ端子とが導通状態となるものである。【選択図】図６
2007335440.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２の端子を有する半導体装置において、前記半導体装置を前記第１、第２の端子間に印加されるサージ電流から保護する半導体装置の静電破壊保護方法であって、
前記半導体装置は、
前記第１の端子から第２の端子に向かって順方向電流を流すダイオードと、
導通状態において前記第２の端子から前記第１の端子に向う方向で電流を流すバイポーラトランジスタとを有し、
前記第１、第２の端子間の電位差が前記ダイオードを降伏させる電位差となる前に前記バイポーラトランジスタのコレクタ端子とエミッタ端子とが導通状態となる静電破壊保護方法。
【請求項２】
前記バイポーラトランジスタのコレクタ端子とエミッタ端子とが導通状態となる動作開始電圧は、前記ダイオードの降伏電圧よりも低いことを特徴とする請求項１に記載の半導体装置の静電破壊保護方法。
【請求項３】
前記バイポーラトランジスタのコレクタ端子とエミッタ端子とが導通状態となる動作開始電圧は、前記半導体装置の内部回路を形成するトランジスタの破壊電圧よりも低いことを特徴とする請求項１又は２に記載の半導体装置の静電破壊保護方法。
【請求項４】
第１、第２の電源端子と入出力端子とを有する半導体装置において、前記第１、第２の電源端子と前記入出力端子との間に印加されるサージ電流から前記半導体装置を保護する静電破壊保護装置であって、
前記第１の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第２の電源端子にベース端子が接続される第１のバイポーラトランジスタと、
前記第２の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第１の電源端子にベース端子が接続される第２のバイポーラトランジスタとを有し、
前記第１、第２のバイポーラトランジスタは、前記第１、第２の電源端子と前記入出力端子との電位差が、他方のバイポーラトランジスタのエミッタ端子とベース端子と間に形成されるＰＮ接合部分の降伏電圧よりも低い状態でコレクタ端子とエミッタ端子とが導通状態となる静電破壊保護装置。
【請求項５】
前記第１、第２のバイポーラトランジスタのコレクタ端子とエミッタ端子とが導通状態となる動作開始電圧は、前記ＰＮ接合部分の降伏電圧よりも低いことを特徴とする請求項４に記載の静電破壊保護装置。
【請求項６】
前記第１、第２のバイポーラトランジスタは、ベース端子と当該ベース端子が接続される前記第１の電源端子又は前記第２の電源端子との間に抵抗成分を有していることを特徴とする請求項４又は５に記載の静電破壊保護装置。
【請求項７】
前記第１のバイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタであり、前記第２のバイポーラトランジスタは、ＰＮＰ型のバイポーラトランジスタであることを特徴とする請求項４乃至６のいずれか１項に記載の静電破壊保護装置。
【請求項８】
第１、第２の電源端子と入出力端子とを有する半導体装置において、前記第１、第２の電源端子と前記入出力端子との間に印加されるサージ電流から前記半導体装置を保護する静電破壊保護装置であって、
前記第１の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第２の電源端子にベース端子が接続される第１のバイポーラトランジスタと、
前記第２の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第１の電源端子にベース端子が接続される第２のバイポーラトランジスタとを有し、
前記第１、第２のバイポーラトランジスタのうち少なくとも一方のバイポーラトランジスタは、エミッタ端子が形成されるエミッタ領域の隣接する下部に、前記エミッタ領域と同じ導電型で形成され、前記エミッタ領域よりも不純物濃度の低い埋め込み領域を有する静電破壊保護装置。
【請求項９】
前記第１、第２のバイポーラトランジスタは、ベース端子と当該ベース端子が接続される前記第１の電源端子又は前記第２の電源端子との間に抵抗成分を有していることを特徴とする請求項８に記載の静電破壊保護装置。
【請求項１０】
前記抵抗成分は、当該第１、第２のバイポーラトランジスタが形成されるウェル領域の不純物濃度に基づいた抵抗値を有することを特徴とする請求項９に記載の静電破壊保護装置。
【請求項１１】
前記第１のバイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタであり、前記第２のバイポーラトランジスタは、ＰＮＰ型のバイポーラトランジスタであることを特徴とする請求項８乃至９のいずれか１項に記載の静電破壊保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の静電破壊保護方法及び静電破壊保護装置に関し、特に半導体装置の外部端子に印加される静電気によって発生するサージ電流を静電破壊保護素子によって放電する半導体装置の静電破壊保護方法及び静電破壊保護装置に関する。
【背景技術】
【０００２】
半導体装置の端子に静電気が印加されると、その静電気によって異常電流（以降、サージ電流と称す）が回路に流れる。このサージ電流が発生すると、例えば端子の電圧が上昇し、内部回路が破壊する問題がある。このような破壊を以降では静電破壊と称す。
【０００３】
そこで、サージ電流の放電経路を確保し、端子の電圧の上昇を防止するために、半導体装置では、一般的に静電破壊保護装置が搭載されている。静電破壊保護装置の一例に関する従来技術が特許文献１に開示されている。
【０００４】
従来例において開示される静電破壊保護装置１００の回路図を図２４に示す。図２４に示すように、従来の静電破壊保護装置１００は、ＮＰＮトランジスタ１０１、ＰＮＰトランジスタ１０２、ダイオード１０３〜１０５、入出力端子（Ｉ／Ｏ端子）、電源端子（ＶＤＤ端子）、接地端子（ＧＮＤ端子）を有している。Ｉ／Ｏ端子は、半導体装置の入出力端子であり、内部回路と接続されている。ＮＰＮトランジスタ１０１のコレクタは、ＶＤＤ端子に接続され、エミッタはＩ／Ｏ端子に接続され、ベースはＧＮＤ端子に接続されている。ＰＮＰトランジスタ１０２のコレクタは、ＧＮＤ端子に接続され、エミッタはＩ／Ｏ端子に接続され、ベースは、ＶＤＤ端子に接続されている。
【０００５】
ダイオード１０３のアノードはＧＮＤ端子に接続され、カソードはＶＤＤ端子に接続されている。ダイオード１０４のアノードはＩ／Ｏ端子に接続され、カソードはＶＤＤ端子に接続されている。ダイオード１０５のアノードはＧＮＤ端子に接続され、カソードはＩ／Ｏ端子に接続されている。
【０００６】
静電破壊保護装置１００が内部回路を保護する動作について説明する。静電気は、ＶＤＤ端子、あるいはＧＮＤ端子を基準電位として、Ｉ／Ｏ端子に印加される。また、印加される静電気には、正極性と負極性とがある。まず、ＶＤＤ端子を基準として、正極性の静電気が印加された場合（ＶＤＤ＋印加）、ダイオード１０４が順バイアスされることにより、またはダイオード１０５が降伏（以降、ブレークダウンと称す）し、ダイオード１０３が順バイアスされることにより、サージ電流はＶＤＤ端子へ流れる。一方、ＶＤＤ端子を基準として、負極性の静電気が印加された場合（ＶＤＤ−印加）、ダイオード１０４がブレークダウンするか、またはダイオード１０３がブレークダウンし、ダイオード１０５が順バイアスされるか、若しくはサージ立ち上がり時におけるダイオード１０３の寄生容量への充電電流によってＮＰＮトランジスタ１０１がターンオンすることにより、負のサージ電流がＶＤＤ端子へ流れる。
【０００７】
次に、ＧＮＤ端子を基準として、正極性の静電気が印加された場合（ＧＮＤ＋印加）、ダイオード１０５がブレークダウンするか、またはダイオード１０３がブレークダウンし、ダイオード１０４が順バイアスされるか、またはサージ立ち上がり時におけるダイオード１０３の寄生容量への充電電流によって、ＰＮＰトランジスタ１０２がターンオンすることにより、サージ電流はＧＮＤ端子へ流れる。一方、ＧＮＤ端子を基準として、負極性の静電気が印加された場合（ＧＮＤ−印加）、ダイオード１０５の順バイアス、あるいはダイオード１０３の順バイアスとダイオード１０４のブレークダウンにより、負のサージ電流がＧＮＤ端子へ流れる。
【０００８】
上記のような経路でサージ電流を放電することで、静電破壊保護装置１００は、内部回路を保護する。また、静電破壊保護装置１００は、素子の端子のうちＩ／Ｏ端子に接続される端子が形成される領域の周囲に溝形状の絶縁領域（トレンチ型酸化膜）を形成する。このトレンチ型酸化膜は、サージ電流が流れた場合に、Ｉ／Ｏ端子に接続される端子が形成される領域の端部で発生する電界の集中を分散する。これによって、静電保護回路を構成する素子の破壊耐圧を向上させ、サージ電流が印加された場合の素子の破壊を防止する。
【特許文献１】特開平０５−２６７５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の静電破壊保護装置１００では、サージ電流の放電経路としてブレークダウンしたダイオードを経由する経路を用いる。ダイオードがブレークダウンするブレークダウン電圧は、一般的に高い電圧である。従って、ブレークダウンしたダイオードを経由する放電経路で内部回路を保護する場合、端子電圧が内部回路の破壊耐圧を超えてしまい十分に内部回路を保護できない問題がある。
【００１０】
また、ブレークダウンしたダイオードは、順バイアスされたダイオードに比べ、流せる電流量が小さい。そのため、より多くのサージ電流を放電させる場合、ダイオードの面積が大きくなる問題がある。また、従来の静電破壊保護装置１００では、ダイオードの破壊耐圧を向上させるためにトレンチ型酸化膜を用いていため、このトレンチ型酸化膜を形成するための面積がさらに必要である。つまり、このトレンチ型酸化膜によっても静電破壊保護装置１００の面積が増大する。さらに、サージ電流の放電経路としてブレークダウンしたダイオードを使用した場合、ダイオードが劣化し、破壊に至る可能性がある。静電破壊保護回路には、サージ電流を放電して内部回路を保護し、かつ、回路を構成する素子が破壊しない事が求められる。回路を構成した素子が破壊した場合、例えば端子の電位がＶＤＤの電圧に固定する故障やリーク電流が増大する故障などが発生する。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置の静電破壊保護方法は、第１、第２の端子を有する半導体装置において、前記半導体装置を前記第１、第２の端子間に印加されるサージ電流から保護する半導体装置の静電破壊保護方法であって、前記半導体装置は、前記第１の端子から第２の端子に向かって順方向電流を流すダイオードと、導通状態において前記第２の端子から前記第１の端子に向う方向で電流を流すバイポーラトランジスタとを有し、前記第１、第２の端子間の電位差が前記ダイオードを降伏させる電位差となる前に前記バイポーラトランジスタのコレクタ端子とエミッタ端子とが導通状態となるものである。
【００１２】
本発明の静電破壊保護方法によれば、バイポーラトランジスタは、ダイオードが降伏する前に動作を開始し、サージ電流を放電する。これによって、バイポーラトランジスタの動作によってサージ電流を放電することが可能であり、サージ電流によってダイオードが降伏することはない。降伏させたダイオードを経由してサージ電流を放電する場合に、大きなサージ電流を放電すると、ダイオードの発熱によってダイオードが破壊される可能性がある。しかしながら、バイポーラトランジスタの動作によってサージ電流を放電した場合、降伏させたダイオードよりもオン抵抗が小さいために、大きなサージ電流が印加された場合であってもバイポーラトランジスタの発熱量は小さい。つまり、本発明の静電破壊保護方法によれば、より大きなサージ電流から半導体装置の内部回路を保護することが可能である。
【００１３】
また、バイポーラトランジスタはオン抵抗が小さいために、バイポーラトランジスタに降伏させたダイオードと同程度の保護能力を設定する場合、バイポーラトランジスタは、ダイオードよりも小さなレイアウト面積で良い。
【００１４】
一方、本発明にかかる静電破壊保護装置は、第１、第２の電源端子と入出力端子とを有する半導体装置において、前記第１、第２の電源端子と前記入出力端子との間に印加されるサージ電流から前記半導体装置を保護する静電破壊保護装置であって、前記第１の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第２の電源端子にベース端子が接続される第１のバイポーラトランジスタと、前記第２の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第１の電源端子にベース端子が接続される第２のバイポーラトランジスタとを有し、前記第１、第２のバイポーラトランジスタは、前記第１、第２の電源端子と前記入出力端子との電位差が、他方のバイポーラトランジスタのエミッタ端子とベース端子と間に形成されるＰＮ接合部分の降伏電圧よりも低い状態でコレクタ端子とエミッタ端子とが導通状態となるものである。
【００１５】
本発明の静電破壊保護装置によれば、サージ電流が端子間に印加された場合に、第１のバイポーラトランジスタ又は第２のバイポーラトランジスタを、他方のバイポーラトランジスタのＰＮ接合部分が降伏する前に動作をさせることが可能である。これによって、バイポーラトランジスタの動作によってサージ電流を放電することが可能であり、サージ電流によってＰＮ接合部分を降伏させることがない。降伏させたＰＮ接合部分を経由してサージ電流を放電する場合に、大きなサージ電流を放電すると、ＰＮ接合部分の発熱によってこのＰＮ接合部分が破壊される可能性がある。しかしながら、バイポーラトランジスタの動作によってサージ電流を放電した場合、降伏させたＰＮ接合部分よりもオン抵抗が小さいために、大きなサージ電流が印加された場合であってもバイポーラトランジスタの発熱量は小さい。つまり、本発明の静電破壊保護装置によれば、より大きなサージ電流から半導体装置の内部回路を保護することが可能である。
【００１６】
また、本発明にかかる静電破壊保護装置は、第１、第２の電源端子と入出力端子とを有する半導体装置において、前記第１、第２の電源端子と前記入出力端子との間に印加されるサージ電流から前記半導体装置を保護する静電破壊保護装置であって、前記第１の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第２の電源端子にベース端子が接続される第１のバイポーラトランジスタと、前記第２の電源端子にコレクタ端子が接続され、前記入出力端子にエミッタ端子が接続され、前記第１の電源端子にベース端子が接続される第２のバイポーラトランジスタとを有し、前記第１、第２のバイポーラトランジスタのうち少なくとも一方のバイポーラトランジスタは、エミッタ端子が形成されるエミッタ領域の下部であって、隣接する領域に、前記エミッタ領域と同じ導電型で形成され、前記エミッタ領域よりも不純物濃度の低い埋め込み領域を有するものである。
【００１７】
本発明にかかる静電破壊保護装置によれば、第１、第２のバイポーラトランジスタのエミッタ領域の下層であって、隣接する領域にエミッタ領域と同じ導電型で形成され、エミッタ領域よりも不純物濃度の低い埋め込み領域を有する。この埋め込みに領域によって、エミッタ端子とベース端子との間の電界強度を緩和させることができる。これによって、エミッタ端子とベース端子との間に形成されるＰＮ接合部分の降伏電圧を高くすることが可能である。このようにして、ＰＮ接合部分の降伏電圧を高くし、この降伏電圧がバイポーラトランジスタの動作開始電圧よりも高くなれば、バイポーラトランジスタを介して印加されるサージ電流を放電することが可能である。
【発明の効果】
【００１８】
本発明の半導体装置の静電破壊保護方法及び静電破壊保護装置によれば、より大きなサージ電流に対して内部回路を保護しながら、保護回路を構成する素子の信頼性を向上させ、レイアウト面積の増大を抑制することが可能である。
【発明を実施するための最良の形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる静電破壊保護装置１の回路図を図１に示す。図１に示すように、実施の形態１にかかる静電破壊保護装置１は、第１のバイポーラトランジスタ（例えば、ＮＰＮトランジスタ２）と第２のバイポーラトランジスタ（例えば、ＰＮＰトランジスタ３）とを有している。また、静電破壊保護装置１は、第１の電源端子（例えば、電源端子であって、以降ＶＤＤ端子と称す）、入出力端子（以降、Ｉ／Ｏ端子と称す）、第２の電源端子（例えば、接地端子であって、以降ＧＮＤ端子と称す）を有している。Ｉ／Ｏ端子は、半導体装置の内部回路と接続されている。内部回路は、例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いた回路である。
【００２０】
ＮＰＮトランジスタ２は、ＶＤＤ端子にコレクタ端子が接続され、入出力端子にエミッタ端子が接続され、ＧＮＤ端子にベース端子が接続される。また、ＰＮＰトランジスタ３は、ＧＮＤ端子にコレクタ端子が接続され、Ｉ／Ｏ端子にエミッタ端子が接続され、ＶＤＤ端子にベース端子が接続される。なお、ＮＰＮトランジスタ２のベース端子とＧＮＤ端子との間に接続される抵抗ＲＰＷは、ＮＰＮトランジスタ２が形成される領域のＰウェル領域の寄生抵抗である。また、ＰＮＰトランジスタ３のベースとＶＤＤ端子との間に接続される抵抗ＲＮＷは、ＰＮＰトランジスタ３が形成される領域のＮウェル領域の寄生抵抗である。
【００２１】
実施の形態１にかかる静電破壊保護装置１の動作について説明する。まず、半導体装置が通常の使用状態である場合について説明する。この場合、ＧＮＤ端子に接地電圧が供給され、ＶＤＤ端子には、電源電圧が供給され、例えば３．３Ｖ程度の電圧が印加されている。また、Ｉ／Ｏ端子は、データ信号の入出力が行われ、Ｉ／Ｏ端子の信号は、接地電圧と電源電圧との間の振幅を有する。ここで、Ｉ／Ｏ端子の電圧が接地電圧の場合、ＰＮＰトランジスタ３のエミッタ端子の電圧は接地電圧となり、ベース端子の電圧は電源電圧となるため、ＰＮＰトランジスタは動作しない。また、ＮＰＮトランジスタ２のエミッタ端子の電圧は、接地電圧となり、ベース端子の電圧は接地電圧となるため、ＮＰＮトランジスタ２は動作しない。
【００２２】
一方、Ｉ／Ｏ端子の電圧が電源電圧の場合、ＰＮＰトランジスタ３のエミッタ端子の電圧は電源電圧となり、ベース端子の電圧は電源電圧となるため、ＰＮＰトランジスタは動作しない。また、ＮＰＮトランジスタ２のエミッタ端子の電圧は、電源電圧となり、ベース端子の電圧は接地電圧となるため、ＮＰＮトランジスタ２は動作しない。つまり、半導体装置が通常の使用状態である場合には、静電破壊保護装置１は動作しないため、半導体装置の通常動作に何らの影響も及ぼさない。
【００２３】
次に、半導体装置に静電気が印加された場合の静電破壊保護装置１の動作について説明する。静電気は、第１の端子（例えば、ＶＤＤ端子又はＧＮＤ端子）を基準として第２の端子（例えば、Ｉ／Ｏ端子）に正極性あるいは負極性で印加される。例えば、ＧＮＤ端子に対して正極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＧＮＤ端子の電圧よりも高くなる（以降、この条件をＧＮＤ＋条件と称す）。ＧＮＤ端子に対して負極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＧＮＤ端子の電圧よりも低くなる（以降、この条件をＧＮＤ−条件と称す）。ＶＤＤ端子に対して正極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＶＤＤ端子の電圧よりも高くなる（以降、この条件をＶＤＤ＋条件と称す）。ＶＤＤ端子に対して負極性で静電気が印加されると、Ｉ／Ｏ端子の電圧は、ＶＤＤ端子の電圧よりも低くなる（以降、この条件をＶＤＤ−条件と称す）。
【００２４】
本実施の形態にかかる静電破壊保護装置１は、静電気によって発生するサージ電流をトランジスタのスナップバック動作、あるいはトランジスタのエミッタ端子とベース端子との間のＰＮ接合によって形成されるダイオード（以降、単にダイオードと称す）の順方向動作によって放電する。ダイオードの順方向動作とは、ダイオードのＮ型半導体領域（カソード）の電圧よりもＰ型半導体領域（アノード）の電圧が高くなる状態で、アノードからカソードに向う方向で電流を流す動作である。
【００２５】
また、スナップバック動作について説明する。トランジスタは、ベース端子がオープン状態において、エミッタ端子とコレクタ端子との電位差が大きくなると、エミッタ端子とベース端子との間に少数キャリアが発生する。これによって、トランジスタは、コレクタ端子とエミッタ端子とが導通状態となる。つまり、エミッタ端子とベース端子との間にトランジスタが動作する程度の少数キャリアが発生するエミッタ端子とコレクタ端子との電位差がトランジスタの動作開始電圧であり、この動作開始電圧を以降ではスナップバック電圧と称す。また、このスナップバック電圧に基づき動作する領域におけるトランジスタの動作がスナップバック動作である。
【００２６】
トランジスタがスナップバック動作を開始すると、エミッタ端子とコレクタ端子との電位差は、コレクタ端子とエミッタ端子間のブレークダウン電圧ＢＶｃｅｏまで低下する。その後、コレクタ端子とエミッタ端子との間に流れる電流とトランジスタの導通状態における抵抗（オン抵抗）とに応じて、コレクタ端子とエミッタ端子との間の電圧が上昇する。そして、コレクタ端子とエミッタ端子との間に流れる電流が増大し、トランジスタの温度がトランジスタの破壊温度まで上昇すると、トランジスタは破壊に至る。
【００２７】
一方、ダイオードにおいても、アノードの電圧よりもカソードの電圧が高くなる逆バイアス状態において、逆バイアスの電圧が大きくなるとブレークダウンが発生し、カソードからアノードに向かって電流が流れる（以降、この動作をブレークダウン動作と称す）。この状態において、ダイオードにブレークダウン状態で流すことができる電流値以上の電流が流れると、ダイオードには高い抵抗が発生する。この高い抵抗に大きな電流が流れることで、ダイオードが発熱し、ダイオードは破壊する。
【００２８】
スナップバック動作におけるトランジスタのオン抵抗は、ブレークダウン動作におけるダイオードの抵抗値よりも小さい。また、トランジスタとダイオードとで、破壊に至る温度はほぼ同じである。従って、破壊に至るまでに流すことができる電流量は、トランジスタの方が大きくなる。
【００２９】
ここで、Ｉ／Ｏ端子に印加される静電気の条件毎に静電破壊保護装置１の具体的な動作を説明する。まず、静電気がＧＮＤ＋条件で印加された場合について説明する。この条件におけるサージ電流は、ＰＮＰトランジスタ３が導通状態になることによって、Ｉ／Ｏ端子からＰＮＰトランジスタ３を介してＧＮＤ端子に流れる。本実施の形態においては、ＰＮＰトランジスタ３のスナップバック電圧をＮＰＮトランジスタ２のエミッタ端子とベース端子との間に形成されるダイオードの降伏電圧（以降、ブレークダウン電圧と称す）よりも低く設定している。図２に、ＧＮＤ＋条件におけるＮＰＮトランジスタ２、ＰＮＰトランジスタ３、内部回路のＮＭＯＳトランジスタの電流電圧特性を示す。なお、図２に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧の絶対値を示す。また、ＰＮＰトランジスタ３の電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ２のダイオードの電流電圧特性を曲線Ｂで示し、ＮＭＯＳトランジスタの電流電圧特性を曲線Ｃで示す。
【００３０】
図２に示すように、ＰＮＰトランジスタ３のスナップバック電圧は、ＮＭＯＳトランジスタの破壊電圧及びＮＰＮトランジスタ２のダイオードのブレークダウン電圧よりも低い電圧である。この特性より、Ｉ／Ｏ端子に静電気が印加された場合に発生するサージ電流は、ＰＮＰトランジスタ３のスナップバック動作によって放電され、Ｉ／Ｏ端子とＧＮＤ端子との間の電位差の上昇を抑制する。また、Ｉ／Ｏ端子とＧＮＤ端子との間の電位差の上昇が抑制されるため、ＮＰＮトランジスタ２のダイオードはブレークダウンすることはなく、このダイオードに電流はほとんど流れない。
【００３１】
静電気がＧＮＤ−条件で印加された場合について説明する。この条件におけるサージ電流は、ＮＰＮトランジスタ２のダイオードの順方向動作によって、ＧＮＤ端子からＮＰＮトランジスタ２を介してＩ／Ｏ端子に流れる。図３に、ＧＮＤ−条件におけるＮＰＮトランジスタ２、ＰＮＰトランジスタ３、内部回路のＮＭＯＳトランジスタの電流電圧特性を示す。なお、図３に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧の絶対値を示す。また、ＰＮＰトランジスタ３の電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ２のダイオードの電流電圧特性を曲線Ｂで示し、ＮＭＯＳトランジスタの電流電圧特性を曲線Ｃで示す。
【００３２】
図３に示すように、ＮＰＮトランジスタ２の電流電圧特性は、ダイオードの順方向動作に基づき急峻な傾きを有する。また、ＰＮＰトランジスタ３のスナップバック電圧は、ＮＭＯＳトランジスタの破壊電圧よりも高い電圧である。この特性より、Ｉ／Ｏ端子に静電気が印加された場合に発生するサージ電流は、ＮＰＮトランジスタ２のダイオードの順方向動作によって放電され、Ｉ／Ｏ端子とＧＮＤ端子との間の電位差の上昇を抑制する。また、Ｉ／Ｏ端子とＧＮＤ端子との間の電位差の上昇が抑制されるため、ＰＮＰトランジスタ３は、スナップバック動作することはなく、ＰＮＰトランジスタ３に電流はほとんど流れない。
【００３３】
静電気がＶＤＤ＋条件で印加された場合について説明する。この条件におけるサージ電流は、ＰＮＰトランジスタ３のダイオードの順方向動作によって、Ｉ／Ｏ端子からＮＰＮトランジスタ３を介してＶＤＤ端子に流れる。図４に、ＶＤＤ＋条件におけるＮＰＮトランジスタ２、ＰＮＰトランジスタ３、内部回路のＰＭＯＳトランジスタの電流電圧特性を示す。なお、図４に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧の絶対値を示す。また、ＰＮＰトランジスタ３のダイオードの電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ２の電流電圧特性を曲線Ｂで示し、ＰＭＯＳトランジスタの電流電圧特性を曲線Ｄで示す。
【００３４】
図４に示すように、ＰＮＰトランジスタ３の電流電圧特性は、ダイオードの順方向動作に基づき急峻な傾きを有する。また、ＮＰＮトランジスタ２のスナップバック電圧は、ＮＭＯＳトランジスタの破壊電圧よりも高い電圧である。この特性より、Ｉ／Ｏ端子に静電気が印加された場合に発生するサージ電流は、ＰＮＰトランジスタ３のダイオードの順方向動作によって放電され、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇を抑制する。また、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇が抑制されるため、ＮＰＮトランジスタ２は、スナップバック動作することはなく、ＮＰＮトランジスタ２に電流はほとんど流れない。
【００３５】
静電気がＶＤＤ−条件で印加された場合について説明する。この条件におけるサージ電流は、ＮＰＮトランジスタ２が導通状態になることによって、ＶＤＤ端子からＮＰＮトランジスタ２を介してＩ／Ｏ端子に流れる。本実施の形態においては、ＮＰＮトランジスタ２のスナップバック電圧をＰＮＰトランジスタのダイオードのブレークダウン電圧よりも低く設定している。図５に、ＶＤＤ−条件におけるＮＰＮトランジスタ２、ＰＮＰトランジスタ３、内部回路のＮＭＯＳトランジスタの電流電圧特性を示す。なお、図５に示すグラフでは、縦軸にＩ／Ｏ端子に印加される電流の絶対値を示し、横軸にＩ／Ｏ端子の端子電圧の絶対値を示す。また、ＰＮＰトランジスタ３のダイオードの電流電圧特性を曲線Ａで示し、ＮＰＮトランジスタ２の電流電圧特性を曲線Ｂで示し、ＰＭＯＳトランジスタの電流電圧特性を曲線Ｄで示す。
【００３６】
図５に示すように、ＮＰＮトランジスタ２のスナップバック電圧は、ＮＭＯＳトランジスタの破壊電圧及びＰＮＰトランジスタ２のダイオードのブレークダウン電圧よりも低い電圧である。この特性より、Ｉ／Ｏ端子に静電気が印加された場合に発生するサージ電流は、ＮＰＮトランジスタ２のスナップバック動作によって放電され、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇を抑制する。また、Ｉ／Ｏ端子とＶＤＤ端子との間の電位差の上昇が抑制されるため、ＰＮＰトランジスタ３のダイオードはブレークダウンすることはなく、このダイオードに電流はほとんど流れない。
【００３７】
上記説明より、本実施の形態の静電破壊保護装置１は、トランジスタのスナップバック電圧をトランジスタのエミッタ端子とベース端子との間のＰＮ接合によって形成されるダイオードのブレークダウン電圧よりも低く設定する。これによって、本実施の形態の静電破壊保護装置１は、ダイオードをブレークダウンさせることなく、サージ電流を放電する経路として、順方向動作するダイオードとスナップバック動作するトランジスタとを用いることが可能である。また、ブレークダウンしたダイオードがサージ電流の放電経路とならないことから、トランジスタを従来よりも小さく形成した場合であっても、十分なサージ電流の放電経路を形成することが可能である。
【００３８】
また、トランジスタのスナップバック動作では、ダイオードのブレークダウン動作に比べ、素子の温度上昇を抑制することが可能である。このことより、本実施の形態にかかる静電破壊保護装置１は、ダイオードのブレークダウン動作をサージ電流の放電経路として用いた場合に比べより多くのサージ電流を放電することが可能である。
【００３９】
ここで、トランジスタのスナップバック電圧をトランジスタのエミッタ端子とベース端子との間に形成されるダイオードのブレークダウン電圧よりも低く設定する場合におけるトランジスタの構造について説明する。図６に本実施の形態にかかる静電破壊保護装置１の断面構造を示す。
【００４０】
図６に示すように、基板領域５の上層にＮＰＮトランジスタ２が形成されるＰウェル領域２０と、ＰＮＰトランジスタ３が形成されるＮウェル領域１０を有している。Ｐウェル領域２０は、Ｐ型半導体で形成され、Ｎウェル領域１０は、Ｎ型半導体で形成される。
【００４１】
Ｐウェル領域２０の上層には選択的にベース領域２１、コレクタ領域２２、エミッタ領域２３が形成される。ベース領域２１は、Ｐ型半導体で形成され、Ｐウェル領域２０よりも不純物濃度が高く設定される。コレクタ領域２２は、Ｎ型半導体で形成され、Ｎウェル領域１０よりも不純物濃度が高く設定される。エミッタ領域２３は、Ｎ型半導体で形成され、Ｎウェル領域１０よりも不純物濃度が高く設定される。また、エミッタ領域２３の下部であって、エミッタ領域２３に接する領域には、Ｎ型半導体で形成され、エミッタ領域２３よりも不純物濃度の低い埋め込み領域（例えば、ＬＤＤＰ領域２４）が形成される。
【００４２】
Ｎウェル領域１０の上層には選択的にベース領域１１、コレクタ領域１２、エミッタ領域１３が形成される。ベース領域１１は、Ｎ型半導体で形成され、Ｎウェル領域１０よりも不純物濃度が高く設定される。コレクタ領域１２は、Ｐ型半導体で形成され、Ｐウェル領域２０よりも不純物濃度が高く設定される。エミッタ領域１３は、Ｐ型半導体で形成され、Ｐウェル領域２０よりも不純物濃度が高く設定される。また、エミッタ領域１３の下部であって、エミッタ領域１３に接する領域には、Ｐ型半導体で形成され、エミッタ領域１３よりも不純物濃度の低い埋め込み領域（例えば、ＬＤＤＢ領域１４）が形成される。なお、Ｎウェル領域１０及びＰウェル領域２０の上層であって、ベース領域、コレクタ領域、エミッタ領域が形成されていない部分には、絶縁領域６が形成される。
【００４３】
上記説明より、本実施の形態にかかる静電破壊保護装置１は、エミッタ領域の下部にエミッタ領域よりも不純物濃度の低い埋め込み領域（ＬＤＤＢ領域１４及びＬＤＤＰ領域２４）を形成することで、エミッタ端子に印加される電圧に基づきエミッタ領域とウェル領域との間の電界強度を緩和させることができる。これによって、エミッタ端子とベース端子との間のＰＮ接合によって形成されるダイオードのブレークダウン電圧をトランジスタのスナップバック電圧よりも高い電圧に設定する。ダイオードのブレークダウン電圧は、ＬＤＤＢ領域１４及びＬＤＤＰ領域２４の不純物濃度により調整することが可能である。
【００４４】
次に、この静電破壊保護装置１の製造方法について説明する。図７に静電破壊保護装置１を上面視した場合のレイアウトの一例を示す。図７に示すように、静電破壊保護装置１は、Ｎウェル領域１０とＰウェル領域２０を有している。Ｎウェル領域１０には、ＰＮＰトランジスタ３のベース領域１１、コレクタ領域１２、エミッタ領域１３が形成される。Ｐウェル領域２０には、ＮＰＮトランジスタ２のベース領域２１、コレクタ領域２２、エミッタ領域２３が形成される。また、ベース領域、コレクタ領域、エミッタ領域は、それぞれ上層に形成される金属配線との接続端子となるコンタクト４が形成される。
【００４５】
図７に示すレイアウトに対して、上層に１層目の金属配線を形成した場合のレイアウトを図８に示す。また、図８に示すレイアウトに対して、その上層に２層目の金属配線を形成した場合のレイアウトを図９に示す。図８、９に示すように、静電破壊保護装置１は２層の金属配線によってそれぞれの端子が接続される。例えば、ＮＰＮトランジスタ２のベース領域２１とＰＮＰトランジスタ３のコレクタ領域１２とは、１層目の金属配線３１によって接続される。図示しないが、金属配線３１はＧＮＤ端子に接続される。ＮＰＮトランジスタ２のエミッタ領域２３とＰＮＰトランジスタ３のエミッタ領域２３とは、１層目の金属配線３２によって接続される。図示しないが、金属配線３２はＩ／Ｏ端子に接続される。ＮＰＮトランジスタ２のコレクタ領域２２とＰＮＰトランジスタ３のベース領域１１とは、２層目の金属配線３３によって接続される。図示しないが、金属配線３２はＶＤＤ端子に接続される。
【００４６】
ここで、図９に示すＸ−Ｘ'断面に沿った断面図を用いて、静電破壊保護装置１の製造方法について詳細に説明する。第１の工程の終了時における静電破壊保護装置１の断面図を図１０に示す。第１の工程では、Ｐ型半導体で形成される基板領域の上層に選択的に溝を形成し、この溝に酸化膜等の絶縁体を埋め込む。これによって、絶縁領域６を形成する。
【００４７】
第２の工程の終了時における静電破壊保護装置１の断面図を図１１に示す。図１１に示すように、第２の工程では、Ｎウェル領域１０とＰウェル領域２０が形成される。Ｎウェル領域１０と、Ｐウェル領域２０とは、それぞれマスクを用いてレジストを選択的に塗布するパターニングによって形状が規定される。このパターニングに基づき、所定の領域に不純物を注入することでＮウェル領域１０とＰウェル領域２０が形成される。Ｎウェル領域１０を形成する場合は、例えばリンイオンを注入する。また、Ｐウェル領域２０を形成する場合は、例えばボロンイオンを注入する。
【００４８】
第３の工程の終了時における静電破壊保護装置１の断面図を図１２に示す。図１２に示すように、第３の工程では、ダイオードのブレークダウン電圧を向上させるための低濃度領域（ＬＤＤＢ領域１４、ＬＤＤＰ領域２４）を形成する。ＬＤＤＢ領域１４は、ＰＮＰトランジスタ３のエミッタ領域１３が形成される領域であって、エミッタ領域１３が形成される領域よりも深い領域に達する領域に形成される。ＬＤＤＢ領域１４は、例えばボロンイオンを注入することで形成される。ＬＤＤＰ領域２４は、ＰＮＰトランジスタ２のエミッタ領域２３が形成される領域であって、エミッタ領域２３が形成される領域よりも深い領域に達する領域に形成される。ＬＤＤＰ領域２４は、例えばリンイオンを注入することで形成される。ここで、ＬＤＤＢ領域１４及びＬＤＤＰ領域２４に注入される不純物濃度は、Ｎウェル領域１０及びＰウェル領域２０とほぼ同じ濃度である。
【００４９】
第４の工程の終了時における静電破壊保護装置１の断面図を図１３に示す。図１３に示すように、第４の工程では、ベース領域、コレクタ領域、エミッタ領域が形成される。ＮＰＮトランジスタ２のベース領域２１及びＰＮＰトランジスタ３のコレクタ領域１２、エミッタ領域１３は、ボロンイオンを注入することで形成される。このとき、注入される不純物の濃度は、Ｐウェル領域２０の不純物の濃度よりも高い。一方、ＮＰＮトランジスタ２のコレクタ領域２２、エミッタ領域２３及びＰＮＰトランジスタ３のベース領域１１は、ヒ素イオンを注入することで形成される。このとき、注入される不純物の濃度は、Ｎウェル領域１０の不純物の濃度よりも高い。第１の工程から第４の工程によって形成される領域を素子領域と称する。
【００５０】
第５の工程の終了時における静電破壊保護装置１の断面図を図１４に示す。図１４に示すように、第５の工程では、層間膜７とコンタクト４、１層目の金属配線３０、３１が形成される。層間膜７は、素子領域の表面を覆うように形成される。コンタクト４は、ベース領域、コレクタ領域、エミッタ領域の表面がそれぞれ露出するように層間膜７を貫通して形成される。コンタクト４は、層間膜７に形成された溝に金属材料を充填することで形成される。１層目の金属配線３１、３２は、静電破壊保護装置１の素子の接続に応じて配線され、層間膜７の表面に形成される。また、一部の１層目の金属配線３０は、２層目の金属配線とコンタクト４とを接続するために形成される。
【００５１】
第６の工程の終了時における静電破壊保護装置１の断面図を図１５に示す。図１５に示すように、第６の工程では、層間膜８、ビア９、２層目の金属配線３３が形成される。層間膜８は、１層目の金属配線と２層目の金属配線とを絶縁するように形成される。ビア９は、１層目の金属配線と２層目の金属配線とを接続する。ビア９は、層間膜８を貫通して、１層目の金属配線の表面が露出するように形成された溝に金属材料を埋め込むことで形成される。２層目の金属配線３３は、層間膜８の表面に形成される。
【００５２】
第１の工程から第６の工程を経ることで、本実施の形態にかかる静電破壊保護装置１を製造することが可能である。また、上記工程は、ＭＯＳトランジスタを形成する工程と同じ工程によって実現可能である。これによって、破壊耐圧の低いＭＯＳトランジスタを用いる回路においても、本実施の形態にかかる静電破壊保護装置１を用いて内部回路を保護することが可能である。なお、上記製造工程は、製造方法の一例であって、本実施の形態にかかる静電破壊保護装置１の製造方法はこれに限られたものではない。
【００５３】
本実施の形態にかかる静電破壊保護装置１を実現する他の方法による断面構造について説明する。まず、第１の変形例について説明する。第１の変形例にかかる静電破壊保護装置１の断面構造を図１６に示す。図１６に示すように、第１の変形例にかかる静電破壊保護装置は、ＬＤＤＢ領域１４及びＬＤＤＰ領域２４に代えて、Ｐウェル領域１４ａ及びＮウェル領域２４ａを有している。この場合においても、エミッタ領域とベース領域との間にエミッタ領域と同じ導電型であって、エミッタ領域よりも不純物濃度の低い領域が挿入されることになる。従って、ベース端子とエミッタ端子との間に形成されるダイオードのブレークダウン電圧を向上させることが可能である。なお、第１の変形例では、エミッタ領域１３の下部に形成されるＰウェル領域１４ａと基板領域５とを絶縁するために、ＰＮＰトランジスタ３が形成される領域の下層にディープＮウェル領域１５が形成される。
【００５４】
第２の変形例について説明する。第２の変形例にかかる静電破壊保護装置１は、ＰＮＰトランジスタ３のエミッタ領域１３とＮウェル領域１０との間のブレークダウン電圧が高い場合である。この場合の静電破壊保護装置１の断面構造を図１７に示す。図１７に示すように、第２の変形例にかかる静電破壊保護装置１は、エミッタ領域に隣接する低濃度領域としてＬＤＤＰ領域２４のみを有している。この第２の変形例においても、ＬＤＤＰ領域２４をＮウェル領域２４ａに置換しても良い。ＬＤＤＰ領域２４をＮウェル領域２４ａに置換した場合の静電破壊保護装置１の断面図を図１８に示す。
【００５５】
第３の変形例について説明する。第３の変形例にかかる静電破壊保護装置１は、ＮＰＮトランジスタ２のエミッタ領域２３とＰウェル領域２０との間のブレークダウン電圧が高い場合である。この場合の静電破壊保護装置１の断面構造を図１９に示す。図１９に示すように、第３の変形例にかかる静電破壊保護装置１は、エミッタ領域に隣接する低濃度領域としてＬＤＤＢ領域１４のみを有している。この第３の変形例においても、ＬＤＤＢ領域１４をＰウェル領域１４ａに置換しても良い。ＬＤＤＢ領域１４をＰウェル領域１４ａに置換した場合の静電破壊保護装置１の断面図を図２０に示す。なお、図２０に示すように、ディープＮウェル領域１５は、ＰＮＰトランジスタ３が形成される領域の下層のみならず、ＮＰＮトランジスタ２が形成される領域の下層に形成されていても良い。
【００５６】
実施の形態２
実施の形態２にかかる静電破壊保護装置１ａは、実施の形態１にかかる静電破壊保護装置１のウェル領域に形成される寄生抵抗（抵抗ＲＮＷ及び抵抗ＲＰＷ）の抵抗値を実質的に大きくしたものである。この寄生抵抗の抵抗値を大きくすると、エミッタ端子とベース端子との間に形成されるダイオードがブレークダウンした後に、Ｉ／Ｏ端子とＶＤＤ端子又はＧＮＤ端子との間の電位差をサージ電流の大きさに応じて拡大することが可能である。この電位差の拡大によって、トランジスタがスナップバック動作を開始する前にダイオードがブレークダウン動作を開始した場合であっても、ダイオードが破壊する前にトランジスタがスナップバック動作を開始することが可能である。
【００５７】
例えば、製造工程のばらつきによって、ダイオードのブレークダウン電圧が大きくばらつく場合には、このように抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を実質的に大きくしておくことが有効である。
【００５８】
抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を実質的に大きくした静電破壊保護装置１ａの断面図の一例を図２１に示す。図２１に示すように、この場合における静電破壊保護装置１ａは、実施の形態１にかかる静電破壊保護装置１よりも、エミッタ領域とベース領域とが離されて配置されている。これによって、エミッタ領域とベース領域との間に形成されるＮウェル領域１０の距離が長くなるため、抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値は大きくなる。
【００５９】
また、実施の形態２における第１の変形例についての断面図を図２２に示す。実施の形態２における第１の変形例にかかる静電破壊保護装置１ａは、各エミッタ領域とベース領域との距離は実施の形態１と同じである。実施の形態２における第１の変形例では、コレクタ領域とベース領域との間の領域に不純物濃度が低いウェル領域を有している。この不純物濃度が低いウェル領域は、周辺に形成されるウェル領域と同じ導電型の半導体によって形成される。不純物濃度が低いウェル領域の抵抗値は、周辺に形成されるウェル領域よりも抵抗値が高い。従って、この不純物濃度が低いウェル領域を配置することで、抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を高めることが可能である。
【００６０】
実施の形態２における第２の変形例についての断面図を図２３に示す。実施の形態２における第２の変形例にかかる静電破壊保護装置１ａは、実施の形態１にかかる静電破壊保護装置１と同じ構造を有している。しかし、ベース領域とベース領域が接続される端子との間に抵抗を有している。この抵抗は、例えばポリシリコンを用いた抵抗である。また、この抵抗は、ＮＰＮトランジスタ２及びＰＮＰトランジスタ３とは別に形成される。このように、トランジスタとは別に形成される抵抗を用いることで、半導体装置を製造後に配線を加工して、抵抗ＲＮＷ及び抵抗ＲＰＷの抵抗値を変更することが可能である。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、トランジスタの形状は、上記実施の形態に限られたものではなく適宜変更することが可能である。
【図面の簡単な説明】
【００６２】
【図１】実施の形態１にかかる静電破壊保護回路の回路図である。
【図２】実施の形態１にかかる静電破壊保護回路においてＧＮＤ＋条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。
【図３】実施の形態１にかかる静電破壊保護回路においてＧＮＤ−条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。
【図４】実施の形態１にかかる静電破壊保護回路においてＶＤＤ＋条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。
【図５】実施の形態１にかかる静電破壊保護回路においてＶＤＤ−条件で静電気を印加した場合の素子の電流電圧特性を示すグラフである。
【図６】実施の形態１にかかる静電破壊保護回路の断面図である。
【図７】実施の形態１にかかる静電破壊保護回路のレイアウトを示す図である。
【図８】図７に示す静電破壊保護回路の上層に１層目の金属配線を形成した場合のレイアウトを示す図である。
【図９】図７に示す静電破壊保護回路の上層に１層目と２層目の金属配線を形成した場合のレイアウトを示す図である。
【図１０】第１の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。
【図１１】第２の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。
【図１２】第３の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。
【図１３】第４の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。
【図１４】第５の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。
【図１５】第６の工程が終了したときの実施の形態１にかかる静電破壊保護回路の断面図である。
【図１６】実施の形態１の第１の変形例にかかる静電破壊保護回路の断面図である。
【図１７】実施の形態１の第２の変形例にかかる静電破壊保護回路の断面図である。
【図１８】実施の形態１の第２の変形例にかかる静電破壊保護回路の他の一例の断面図である。
【図１９】実施の形態１の第３の変形例にかかる静電破壊保護回路の断面図である。
【図２０】実施の形態１の第３の変形例にかかる静電破壊保護回路の他の一例の断面図である。
【図２１】実施の形態２にかかる静電破壊保護回路の断面図である。
【図２２】実施の形態２の第１の変形例にかかる静電破壊保護回路の断面図である。
【図２３】実施の形態２の第２の変形例にかかる静電破壊保護回路の断面図である。
【図２４】従来の静電破壊保護回路の回路図である。
【符号の説明】
【００６３】
１    静電破壊保護装置
２    ＮＰＮトランジスタ
３    ＰＮＰトランジスタ
４    コンタクト
５    基板領域
６    絶縁領域
７、８    層間膜
９    ビア
１０    Ｎウェル領域
１１    ＰＮＰトランジスタのベース領域
１２    ＰＮＰトランジスタのコレクタ領域
１３    ＰＮＰトランジスタのエミッタ領域
１４    ＬＤＤＢ領域
１４ａ    Ｐウェル領域
１５    ディープＮウェル領域
２０    Ｐウェル領域
２１    ＮＰＮトランジスタのベース領域
２２    ＮＰＮトランジスタのコレクタ領域
２３    ＮＰＮトランジスタのエミッタ領域
２４    ＬＤＤＰ領域
２４ａ    ウェル領域
３０〜３３    金属配線
ＲＮＷ    抵抗
ＲＰＷ    抵抗
【図１】
2007335440.tif 000003
【図２】
2007335440.tif 000004
【図３】
2007335440.tif 000005
【図４】
2007335440.tif 000006
【図５】
2007335440.tif 000007
【図６】
2007335440.tif 000008
【図７】
2007335440.tif 000009
【図８】
2007335440.tif 000010
【図９】
2007335440.tif 000011
【図１０】
2007335440.tif 000012
【図１１】
2007335440.tif 000013
【図１２】
2007335440.tif 000014
【図１３】
2007335440.tif 000015
【図１４】
2007335440.tif 000016
【図１５】
2007335440.tif 000017
【図１６】
2007335440.tif 000018
【図１７】
2007335440.tif 000019
【図１８】
2007335440.tif 000020
【図１９】
2007335440.tif 000021
【図２０】
2007335440.tif 000022
【図２１】
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【図２２】
2007335440.tif 000024
【図２３】
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【図２４】
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