(57)【要約】【課題】  半導体装置内の素子間及び同一素子内における電気的特性のばらつきを抑え、所望の電気的特性を得ることが可能なフォトマスクを作成するためのフォトマスク製造方法を提供する。【解決手段】  フォトリソシミュレーションの実行結果または試作結果を用い、設計パターンに対する転写パターンの光学的ばらつきを取得する光学的ばらつき評価工程と、転写パターンで形成される所定の素子の電気的特性を求める電気的特性評価工程と、素子の電気的特性から、電気的特性が所定の目標電気的特性範囲外となる転写パターンの補正対象領域を特定し、補正対象領域夫々の電気的特性が目標電気的特性範囲内となるように補正対象領域毎に補正量を求める補正量設定工程と、補正対象領域毎に、補正対象領域夫々に対応する補正量に基づいて、マスクパターンの補正を行う補正工程と、を実行する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
所定の設計パターンから作成されたマスクパターンに基づいて露光後の転写パターンを求めるフォトリソシミュレーションの実行結果または前記マスクパターンを用いて作成した試作結果を用い、前記設計パターンに対する前記転写パターンの光学的ばらつきを取得する光学的ばらつき評価工程と、
前記転写パターンで形成される所定の素子の電気的特性を評価するプロセス・デバイスシミュレーションに基づいて、前記素子の電気的特性を求める電気的特性評価工程と、
前記素子の電気的特性から、前記電気的特性が所定の目標電気的特性範囲外となる前記転写パターンの補正対象領域を特定し、前記補正対象領域夫々の電気的特性が前記目標電気的特性範囲内となるように前記補正対象領域毎に補正量を求める補正量設定工程と、
前記補正対象領域毎に、前記補正対象領域夫々に対応する前記補正量に基づいて、前記マスクパターンの補正を行う補正工程と、を実行することを特徴とするフォトマスク製造方法。
【請求項２】
前記電気的特性評価工程は、前記転写パターンを細分化した細分化領域毎に前記電気的特性を求め、
前記補正量設定工程は、前記電気的特性が前記目標電気的特性範囲外である前記細分化領域を前記補正対象領域として特定することを特徴とする請求項１に記載のフォトマスク製造方法。
【請求項３】
前記光学的ばらつき評価工程で用いる前記マスクパターンは、光近接効果補正実行後のマスクパターンであることを特徴とする請求項１または２に記載のフォトマスク製造方法。
【請求項４】
前記補正工程実行後、前記補正後のマスクパターンに対するマスク検証を実行することを特徴とする請求項３に記載のフォトマスク製造方法。
【請求項５】
前記マスク検証において、前記補正後のマスクパターンから得られる転写パターンが、使用するプロセスのスペックまたはマージンを満たさない場合に、前記補正後のマスクパターンを修正する修正工程を実行することを特徴とする請求項４に記載のフォトマスク製造方法。
【請求項６】
前記素子はトランジスタ素子であり、
前記電気的特性評価工程は、前記転写パターン内の前記トランジスタ素子のゲート領域を細分化した細分化領域毎に電気的特性を求めることを特徴とする請求項２〜５の何れか１項に記載のフォトマスク製造方法。
【請求項７】
前記電気的特性は、前記ゲート領域を細分化した前記細分化領域を含む前記トランジスタ素子の閾値電圧であることを特徴とする請求項６に記載のフォトマスク製造方法。
【請求項８】
前記各工程は、前記設計パターン内の所定領域に対して実行することを特徴とする請求項１〜７の何れか１項に記載のフォトマスク製造方法。
【請求項９】
請求項１〜８の何れか１項に記載のフォトマスク製造方法における前記各工程を実行する手段を備えてなるフォトマスク製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトマスクの製造方法に関し、特に、転写パターンの変形に対応するためのフォトマスク製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、設計寸法の縮小、加工パターンの微細化が進んでいる。従来、半導体装置（デバイス）の製造工程中の光露光工程では、設計パターンのデータを変換したマスク描画用データから作成したフォトマスクを用い、マスクパターンを転写してレジスト上に転写パターンを形成している。尚、ミクロの世界になると光近接効果の影響により転写パターンが変形し、更に、微細化により転写パターンの寸法が露光装置の解像度の限界に近づいているため、転写パターン形状にばらつきが発生する場合がある。転写パターン形状のばらつきは半導体装置の電気的特性のばらつきとなる。このため、例えば、同一の半導体装置内に形成される複数のトランジスタ素子（ＭＯＳＦＥＴ）間でゲート長にばらつきが発生し、電気的特性に与える影響が無視できない場合には、必要な電気特性を得ることができなくなる可能性があり、半導体装置の歩留りの低下につながる場合がある。
【０００３】
転写パターン形状のばらつきに対応するための技術として、光近接効果補正（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ、ＯＰＣ）と呼ばれる技術がある（例えば、特許文献１参照）。ＯＰＣでは、光近接効果によって生じるマスクパターンに対する転写パターンの寸法差を評価し、転写パターンと設計パターンとの寸法差が小さくなるようにマスクパターンを補正する。
【０００４】
ここで、図７は、従来技術に係るマスクパターンの作成手順を示している。図８は、従来技術における設計パターン及びマスクパターン及び転写パターンの比較を示しており、ここでは、所定のトランジスタ素子（ＭＯＳＦＥＴ）のゲート領域の設計パターン及びマスクパターン及び転写パターンを示している。具体的には、先ず、図８に示す設計パターンの設計データを入力し（ステップ＃１１０）、設計パターンに対しＯＰＣ処理を行なう（ステップ＃１５０）。続いて、設計パターンにＯＰＣ処理を行なった後のＯＰＣ処理後データをマスク描画用データに変換し（ステップ＃１３０）、該マスク描画用データを用いてフォトマスクを作成する（ステップ＃１４０）。
【０００５】
【特許文献１】特開平８−２８６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来技術に係るマスクパターンの作成手順では、図８に示すように、転写パターンが設計パターンに対して変形するため、半導体装置内の所定の素子内で転写パターン形状にばらつきが発生する場合がある。例えば、転写パターンの変形により、ＭＯＳＦＥＴのゲート電極となるゲート領域のパターン形状にばらつきが生じた場合、ＭＯＳＦＥＴ間でゲート長にばらつきが生じ、デバイスの電気特性のばらつきとなり、半導体装置の歩留りを低下させる虞がある。
【０００７】
また、例えば、スキャン露光等の露光方式で露光する場合、近年の露光領域の大面積化により、露光領域全面に対して露光量や焦点距離等の光学条件を一定にすることは困難であり、ウェハの中央部と外周部では露光量等に差が生じるという問題がある。このため、単に光学条件による補正を行う場合は、ウェハの中央部に位置する素子の転写パターンと外周部に位置する素子の転写パターンとの間で寸法の差が生じ、ウェハの中央部に位置する素子と外周部に位置する素子との間で電気的特性にばらつきが生じ、半導体装置として必要とする電気特性を得ることができなくなる虞がある。
【０００８】
本発明は上記の問題に鑑みてなされたものであり、その目的は、半導体装置内の素子間及び同一素子内における電気的特性のばらつきを抑え、所望の電気的特性を得ることが可能なフォトマスクを作成するためのフォトマスク製造方法を提供する点にある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係るフォトマスク製造方法は、所定の設計パターンから作成されたマスクパターンに基づいて露光後の転写パターンを求めるフォトリソシミュレーションの実行結果または前記マスクパターンを用いて作成した試作結果を用い、前記設計パターンに対する前記転写パターンの光学的ばらつきを取得する光学的ばらつき評価工程と、前記転写パターンで形成される所定の素子の電気的特性を評価するプロセス・デバイスシミュレーションに基づいて、前記素子の電気的特性を求める電気的特性評価工程と、前記素子の電気的特性から、前記電気的特性が所定の目標電気的特性範囲外となる前記転写パターンの補正対象領域を特定し、前記補正対象領域夫々の電気的特性が前記目標電気的特性範囲内となるように前記補正対象領域毎に補正量を求める補正量設定工程と、前記補正対象領域毎に、前記補正対象領域夫々に対応する前記補正量に基づいて、前記マスクパターンの補正を行う補正工程と、を実行することを第１の特徴とする。
【００１０】
上記特徴の本発明に係るフォトマスク製造方法は、前記電気的特性評価工程は、前記転写パターンを細分化した細分化領域毎に前記電気的特性を求め、前記補正量設定工程は、前記電気的特性が前記目標電気的特性範囲外である前記細分化領域を前記補正対象領域として特定することを第２の特徴とする。
【００１１】
上記何れかの特徴の本発明に係るフォトマスク製造方法は、前記光学的ばらつき評価工程で用いる前記マスクパターンは、光近接効果補正実行後のマスクパターンであることを第３の特徴とする。
【００１２】
上記特徴の本発明に係るフォトマスク製造方法は、前記補正工程実行後、前記補正後のマスクパターンに対するマスク検証を実行することを第４の特徴とする。
【００１３】
上記特徴の本発明に係るフォトマスク製造方法は、前記マスク検証において、前記補正後のマスクパターンから得られる転写パターンが、使用するプロセスのスペックまたはマージンを満たさない場合に、前記補正後のマスクパターンを修正する修正工程を実行することを第５の特徴とする。
【００１４】
上記第２〜第５の何れかの特徴の本発明に係るフォトマスク製造方法は、前記素子はトランジスタ素子であり、前記電気的特性評価工程は、前記転写パターン内の前記トランジスタ素子のゲート領域を細分化した細分化領域毎に電気的特性を求めることを第６の特徴とする。
【００１５】
上記特徴の本発明に係るフォトマスク製造方法は、前記電気的特性は、前記ゲート領域を細分化した前記細分化領域を含む前記トランジスタ素子の閾値電圧であることを第７の特徴とする。
【００１６】
上記何れかの特徴の本発明に係るフォトマスク製造方法は、前記各工程は、前記設計パターン内の所定領域に対して実行することを第８の特徴とする。
【００１７】
上記目的を達成するための本発明に係るフォトマスク製造装置は、上記何れかの特徴のフォトマスク製造方法における前記各工程を実行する手段を備えてなることを特徴とする。
【発明の効果】
【００１８】
上記特徴の本発明によれば、転写パターンで形成される所定の素子の電気的特性に基づき、各素子の電気的特性が所望の目標電気的特性範囲に収まるようにマスクパターンを補正するので、各素子の電気的特性のばらつきを抑えることができ、半導体装置の歩留りを向上させ、コスト削減を可能にすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係るフォトマスク製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２０】
〈第１実施形態〉
本発明方法の第１実施形態について図１〜図５を基に説明する。本発明方法は、所定の設計パターンから作成されたマスクパターンに基づいて露光後の転写パターンを求めるフォトリソシミュレーションの実行結果を用い、設計パターンに対する転写パターンの光学的ばらつきを取得する光学的ばらつき評価工程と、転写パターンで形成される所定の素子の電気的特性を評価するプロセス・デバイスシミュレーションに基づいて、素子の電気的特性を求める電気的特性評価工程と、素子の電気的特性から、電気的特性が所定の目標電気的特性範囲外となる転写パターンの補正対象領域を特定し、補正対象領域夫々の電気的特性が目標電気的特性範囲内となるように補正対象領域毎に補正量を求める補正量設定工程と、補正対象領域毎に、補正対象領域夫々に対応する補正量に基づいて、マスクパターンの補正を行う補正工程と、を実行する。尚、本実施形態では、所定の素子として、トランジスタ素子（ＭＯＳＦＥＴ）を想定し、電気的特性としてＭＯＳＦＥＴの閾値電圧を想定して説明する。
【００２１】
ここで、本実施形態では、光学的ばらつき評価工程、電気的特性評価工程、補正量設定工程及び補正工程をＥＰＣ（Ｅｌｅｃｔｒｉｃａｌ  Ｐａｔｔｅｒｎ  Ｃｏｒｒｅｃｔｉｏｎ）工程と呼ぶこととする。また、本実施形態では、本発明方法は、本発明方法の各工程をソフトウェア処理により実現させるためのプログラムをコンピュータのハードウェア上で実行することにより実現される。これにより、本発明方法における光学的ばらつき評価工程、電気的特性評価工程、補正量設定工程及び補正工程を実行するための各手段を備えてなるフォトマスク製造装置が提供される。
【００２２】
図１は、本発明方法の各工程を示すフロー図である。先ず、半導体装置の設計パターンを含む設計データを取得し（ステップ＃１０）、設計データに含まれる設計パターンに対しＥＰＣ処理を行なうＥＰＣ処理工程を実施する（ステップ＃２０）。尚、本実施形態では、設計パターンの全面についてＥＰＣ工程を実施する場合について説明する。
【００２３】
ＥＰＣ処理工程では、先ず、マスクパターンを用いてフォトリソシミュレーションを実行し、設計パターンに対する転写パターンの光学的ばらつきを取得する（ステップ＃２１、光学的ばらつき評価工程）。ここで、本実施形態では、光学的ばらつきとして、ＭＯＳＦＥＴのゲート電極のゲート長を求める。より詳細には、設計パターンからゲート電極となるゲート領域を全て抽出し、抽出したゲート領域をＭＯＳＦＥＴ毎に細分化して細分化領域を設定し、細分化領域毎にフォトリソシミュレーションの結果を用いてゲート長を求める。ここで、図２は、ゲート領域の細分化の一例を示しており、ＭＯＳ１、ＭＯＳ２、ＭＯＳ３・・・はゲート領域をＭＯＳＦＥＴ毎に細分化した細分化領域を示している。
【００２４】
引き続き、光学的ばらつき評価工程（ステップ＃２１）のフォトリソシミュレーションの実行結果を用いてプロセス・デバイスシミュレーションを実施し、転写パターンで形成される各ＭＯＳＦＥＴの閾値電圧Ｖｔｈを求める（ステップ＃２２、電気的特性評価工程）。より詳細には、光学的ばらつき評価工程（ステップ＃２１）で求めた各ＭＯＳＦＥＴのゲート長を用いてプロセス・デバイスシミュレーションを実行し、各ＭＯＳＦＥＴの閾値電圧Ｖｔｈを求め、閾値電圧Ｖｔｈの分布を確認する。ここで、図３は、閾値電圧ＶｔｈとＭＯＳＦＥＴの個数の関係の一例を示す分布図である。
【００２５】
引き続き、電気的特性評価工程（ステップ＃２２）で求めた各ＭＯＳＦＥＴの閾値電圧Ｖｔｈの分布を用い、目標電気的特性範囲を設定する（ステップ＃２３）。ここでは、図３に示すように、ＭＯＳＦＥＴの閾値電圧Ｖｔｈの分布に基づいて目標電気的特性範囲を設定し、目標電気的特性範囲外の閾値電圧ＶｔｈをもつＭＯＳＦＥＴを補正対象として設定する。
【００２６】
引き続き、ステップ＃２３で設定した補正対象に対応する転写パターンの補正対象領域を特定し、補正対象領域夫々の電気的特性が目標電気的特性範囲内となるように補正対象領域毎に補正量を求める（ステップ＃２４、補正量設定工程）。より詳細には、補正対象のＭＯＳＦＥＴのゲート領域を補正対象領域として特定し、補正対象領域毎に、各補正対象領域の電気特性と目標電気的特性の差を求め、その差の値の目標電気特性の値に対する割合を各補正対象領域のゲート長に対する補正量として設定する。
【００２７】
引き続き、補正対象領域毎に、補正対象領域夫々に対応する補正量に基づいて、マスクパターンの補正を行う（ステップ＃２５、補正工程）。より詳細には、補正対象領域毎に、補正量設定工程（ステップ＃２４）で求めた補正量に応じて、マスクパターンの補正対象領域のゲート長を補正する。ここで、図４は、補正前のマスクパターンにおける補正対象のＭＯＳＦＥＴのゲート領域を含む領域を示しており、図５は、補正後のマスクパターンにおける補正対象のＭＯＳＦＥＴのゲート領域を含む領域を示している。ＥＰＣ処理（ステップ＃２１〜ステップ＃２５）を実行することにより、必要な電気特性が得られるマスクパターンが作成される。
【００２８】
続いて、ＥＰＣ処理工程（ステップ＃２０）実施後のマスクパターンのＥＰＣ処理後データを変換してマスク描画用データを作成する（ステップ＃３０）。更に、このマスク描画用データを基にフォトマスクを作成する（ステップ＃４０）。
【００２９】
〈第２実施形態〉
次に、本発明方法の第２実施形態について図６を基に説明する。本実施形態では、ＥＰＣ処理工程の実行前に、ＯＰＣ処理工程を実行する場合について説明する。
【００３０】
図６は、本実施形態における本発明方法の各工程を示すフロー図である。先ず、半導体装置の設計パターンを含む設計データを取得し（ステップ＃１０）、設計パターンから作成されたマスクパターンに対してＯＰＣ処理を実行して（ステップ＃５０）、ＯＰＣ処理後データを作成する。
【００３１】
引き続き、ＯＰＣ処理後データに対し、ＥＰＣ処理を行なうＥＰＣ処理工程を実行する（ステップ＃２０）。ＥＰＣ処理工程の光学的ばらつき評価工程では、ＯＰＣ処理後データを用いてフォトリソシミュレーションを実行し、設計パターンに対する転写パターンの光学的ばらつきを取得する（ステップ＃２１、光学的ばらつき評価工程）。引き続き、電気的特性評価工程（ステップ＃２２）、補正量設定工程（ステップ＃２４）、及び、補正工程（ステップ＃２５）を実行する。尚、電気的特性評価工程（ステップ＃２２）、補正量設定工程（ステップ＃２４）、及び、補正工程（ステップ＃２５）は、上記第１実施形態と同様なので本実施形態ではその説明を割愛する。
【００３２】
引き続き、ＥＰＣ処理後のマスクパターンに対し、ＯＰＣ検証（マスク検証に相当）を実施する（ステップ＃５１）。更に、本実施形態では、ＯＰＣ検証の結果、ＥＰＣ処理後のマスクパターンから得られる転写パターンが、使用するプロセスのスペックまたはマージンを満たさない場合に、ＥＰＣ処理後のマスクパターンを修正する。
【００３３】
引き続き、ＯＰＣ検証においてＥＰＣ処理後のマスクパターンから得られる転写パターンが使用するプロセスのスペックまたはマージンを満たす場合のＥＰＣ処理後のマスクパターン、若しくは、ＯＰＣ検証による修正後のマスクパターンに対し変換処理を行い、マスク描画用データを作成する（ステップ＃３０）。そして、このマスク描画用データを基にフォトマスクを作成する（ステップ＃４０）。
【００３４】
〈別実施形態〉
〈１〉上記各実施形態では、光学的ばらつき評価工程において、フォトリソシミュレーションの実行結果を用いて設計パターンに対する転写パターンの光学的ばらつきを取得したが、設計パターンから作成されたマスクパターンを用いて作成した試作結果を用いて設計パターンに対する転写パターンの光学的ばらつきを取得するように構成するのも好ましい。
【００３５】
〈２〉上記各実施形態では、設計パターンの全面に対してＥＰＣ工程を実施したが、設計パターンの所定の一部の領域、例えば、高い処理速度が要求される領域についてのみＥＰＣ工程を実施するように構成しても良い。
【図面の簡単な説明】
【００３６】
【図１】本発明に係るフォトマスク製造方法の第１実施形態における各処理工程を示すフロー図
【図２】本発明に係るフォトマスク製造方法の第１実施形態における細分化領域の一例を示す概略ブロック図
【図３】ＭＯＳＦＥＴの電気的特性（閾値電圧）のばらつきを示す分布図
【図４】本発明に係るフォトマスク製造方法の第１実施形態におけるＥＰＣ処理前のマスクパターンを部分的に示す概略ブロック図
【図５】本発明に係るフォトマスク製造方法の第１実施形態におけるＥＰＣ処理後のマスクパターンを部分的に示す概略ブロック図
【図６】本発明に係るフォトマスク製造方法の第２実施形態における各処理工程を示すフロー図
【図７】従来技術に係るフォトマスク製造方法における各処理工程を示すフロー図
【図８】従来技術に係るフォトマスク製造方法における設計パターン、マスクパターン及び転写パターンの比較を示す概略ブロック図
【符号の説明】
【００３７】
ＭＯＳ１、ＭＯＳ２、ＭＯＳ３  細分化領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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