(57)【要約】【課題】本発明は、開発コストや開発期間の増大を抑えつつ、従来よりも高温下における書込特性の優れた半導体記憶装置を提供することを目的とする。【解決手段】本発明に係る半導体記憶装置は、アドレスデコーダ２を構成する電界効果トランジスタのうち、昇圧回路１の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されており、また、メモリセルアレイ１を構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットラインＢＬ間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルが複数配列されたメモリセルアレイと、入力された書込データに応じて前記メモリセルアレイのアドレス制御を行うアドレスデコーダと、電源電圧を昇圧して前記アドレスデコーダに供給する昇圧回路と、を有して成る半導体記憶装置であって、
前記アドレスデコーダを構成する電界効果トランジスタのうち、前記昇圧回路の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されており、また、
前記メモリセルアレイを構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットライン間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されていることを特徴とする半導体記憶装置。
【請求項２】
メモリセルが複数配列されたメモリセルアレイと、入力された書込データに応じて前記メモリセルアレイのアドレス制御を行うアドレスデコーダと、電源電圧を昇圧して前記アドレスデコーダに供給する昇圧回路と、を有して成る半導体記憶装置であって、
前記アドレスデコーダを構成する電界効果トランジスタのうち、前記昇圧回路の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されていることを特徴とする半導体記憶装置。
【請求項３】
メモリセルが複数配列されたメモリセルアレイを有して成る半導体記憶装置であって、
前記メモリセルアレイを構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットライン間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されていることを特徴とする半導体記憶装置。
【請求項４】
電源電圧と、これを内部の昇圧回路により昇圧した昇圧電源電圧と、を用いる半導体集積回路装置であって、前記昇圧電源電圧の印加端がソースまたはドレインに接続される電界効果トランジスタのチャネル長は、該半導体集積回路装置の最小のチャネル長よりも長いとともに、前記電界効果トランジスタのアクティブエリアとこれに隣接する他の電界効果トランジスタのアクティブエリアとの距離は、該半導体集積回路装置の中の最小距離よりも大きいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものであり、特に、その記憶内容を電気的に書き換えることが可能な半導体記憶装置（例えば、ＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］装置）の高温時における書込特性向上に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路装置の高温対策については、特許文献１〜３など、種々の開示・提案がなされている。
【０００３】
特許文献１には、入出力部に使用されるＭＯＳ型トランジスタのＮ型ドレイン領域において、不純物拡散濃度がＮ＋拡散層よりも低いＮ＋型ＬＤＤ打消拡散層をＰ型シリコン基板内に深く形成して、Ｎ＋型拡散層、Ｎ−型ＬＤＤ拡散層を取り囲むことにより、ソフトリークの発生を抑える技術が本願出願人によって開示・提案されている。
【０００４】
また、特許文献２には、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置において、データ信号が導通される画素スイッチング用ＴＦＴ及びサンプリング用ＴＦＴを高耐圧トランジスタとする一方、データ信号が導通されないデータ線駆動用ＴＦＴ及びプリジャージ用ＴＦＴを低耐圧トランジスタとすることにより、画像信号の安定性確保とセルフヒーティングの抑制とを両立する技術が開示・提案されている。
【０００５】
また、特許文献３には、ドレイン、ソース、及び、ゲートを備えた電界効果トランジスタにおいて、前記電界効果トランジスタのドレインオーミックストライプ電極の幅とソースオーミックストライプ電極の幅とを、前記電界効果トランジスタの動作層における、各電極ストライプの長手方向に関して、中央部に位置する部分の方を周辺部に位置する部分のそれよりも太くして間にゲート電極を挟んで対向する前記ドレインオーミックストライプ電極とソースオーミックストライプ電極との間の距離で与えられるチャンネル長を部分的に短く設定することによって、動作中の前記動作層の温度分布の不均一に基づく動作電流の不均一を補償する技術が開示・提案されている。
【０００６】
【特許文献１】特開平６−１３２４８９号公報
【特許文献２】特開２００３−２７０６６５号公報
【特許文献３】特公平８−３４２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、半導体集積回路装置の高温対策は、従来より、種々開示・提案されているが、これらの従来技術は、車載用ＩＣなど、高い信頼性が要求される半導体集積回路装置の高温対策としては、些か不十分であるとの懸念があった。
【０００８】
そのため、従来では、車載用ＩＣなどの動作温度範囲や動作電圧範囲を向上するに際して、その都度、新たなプロセスを立ち上げたり、半導体集積回路装置のレイアウトを全面的に見直したりしていた。
【０００９】
しかしながら、プロセスを新規に立ち上げた場合には、酸化膜などの信頼性に関するデータを取得し直す必要があるため、半導体集積回路装置の開発に多大なコストと時間を要することになり、コスト面や納期面でユーザの要求に応えることが難しかった。
【００１０】
本発明は、上記の問題点に鑑み、開発コストや開発期間の増大を抑えつつ、従来よりも特性の優れた半導体集積回路装置を提供することを目的とし、特に、従来よりも高温下における書込特性の優れた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係る半導体記憶装置は、メモリセルが複数配列されたメモリセルアレイと、入力された書込データに応じて前記メモリセルアレイのアドレス制御を行うアドレスデコーダと、電源電圧を昇圧して前記アドレスデコーダに供給する昇圧回路と、を有して成る半導体記憶装置であって、前記アドレスデコーダを構成する電界効果トランジスタのうち、前記昇圧回路の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されており、また、前記メモリセルアレイを構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットライン間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計された構成（第１の構成）としている。
【００１２】
なお、上記第１の構成のうち、アドレスデコーダに関する構成とメモリセルアレイに関する構成とを分離して、個別に適用することも可能である。
【００１３】
すなわち、本発明に係る半導体記憶装置は、メモリセルが複数配列されたメモリセルアレイと、入力された書込データに応じて前記メモリセルアレイのアドレス制御を行うアドレスデコーダと、電源電圧を昇圧して前記アドレスデコーダに供給する昇圧回路と、を有して成る半導体記憶装置であって、前記アドレスデコーダを構成する電界効果トランジスタのうち、前記昇圧回路の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計された構成（第２の構成）としてもよい。
【００１４】
若しくは、本発明に係る半導体記憶装置は、メモリセルが複数配列されたメモリセルアレイを有して成る半導体記憶装置であって、前記メモリセルアレイを構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットライン間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されている構成（第３の構成）としてもよい。
【００１５】
また、本発明に係る半導体集積回路装置は、電源電圧と、これを内部の昇圧回路により昇圧した昇圧電源電圧と、を用いる（とともに、１００℃以上の高温の環境温度で動作を行う）半導体集積回路装置であって、前記昇圧電源電圧の印加端がソースまたはドレインに（直接）接続される（とともに高温動作時のリーク電流が大きい）電界効果トランジスタのチャネル長は、該半導体集積回路装置の最小のチャネル長よりも長い（＝能力小）とともに、前記電界効果トランジスタのアクティブエリア（＝Ｓ／Ｄ）とこれに隣接する他の電界効果トランジスタのアクティブエリアとの距離（＝フィールドトランジスタのチャネル長）は、該半導体集積回路装置の中の最小距離よりも大きい構成（第４の構成）とされている。
【発明の効果】
【００１６】
本発明によれば、開発コストや開発期間の増大を抑えつつ、従来よりも特性の優れた半導体集積回路装置を提供することが可能となり、特に、従来よりも高温下における書込特性の優れた半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明に係るＥＥＰＲＯＭ装置の一実施形態（特にそのデータ書込手段周辺）を示すブロック図である。
【００１８】
本図に示すように、本実施形態のＥＥＰＲＯＭ装置は、メモリセル（本図では不図示）が複数配列されたメモリセルアレイ１と、入力された書込データＤＩＮに応じてメモリセルアレイ１のアドレス制御（ワードラインＷＬ、コントロールラインＣＬ、ソースラインＳＬ、並びに、ビットラインＢＬの各信号制御）を行うアドレスデコーダ２と、電源電圧Ｖｃｃを昇圧してアドレスデコーダ２に供給する昇圧回路３（チャージポンプ回路など）と、を有して成る。
【００１９】
図２は、メモリセルアレイ１の一例を示す回路図である。
【００２０】
本図に示すように、メモリセルアレイ１には、ｍ本のワードラインＷＬ１〜ＷＬｍ、コントロールラインＣＬ１〜ＣＬｍ、ソースラインＳＬ１〜ＳＬｍ、並びに、ｎ本のビットラインＢＬ１〜ＢＬｎが張り巡らされており、これらの制御ラインには、メモリトランジスタＭＴと選択用トランジスタＳＴから成る合計（ｍ×ｎ）個のメモリセルＣ１１〜Ｃｍｎが接続されている（ｍ、ｎは任意の整数）。
【００２１】
上記の接続関係について、より詳細に説明する。ワードラインＷＬ１には、メモリセルＣ１１〜Ｃ１ｎをそれぞれ構成する選択用トランジスタＳＴのゲートが接続されている。ワードラインＷＬ２〜ＷＬｍについても同様である。コントロールラインＣＬ１には、メモリセルＣ１１〜Ｃ１ｎをそれぞれ構成するメモリトランジスタＭＴのコントロールゲートが接続されている。コントロールラインＣＬ２〜ＣＬｍについても同様である。ソースラインＳＬ１には、メモリセルＣ１１〜Ｃ１ｎをそれぞれ構成するメモリトランジスタＭＴのソースが接続されている。ソースラインＳＬ２〜ＳＬｍについても同様である。ビットラインＢＬ１には、メモリセルＣ１１〜Ｃｍ１をそれぞれ構成する選択用トランジスタＳＴのドレインが接続されている。ビットラインＢＬ２〜ＢＬｎについても同様である。また、各メモリセルＣ１１〜Ｃｍｎにおいて、選択用トランジスタＳＴのソースとメモリトランジスタＭＴのドレインは、互いに接続されている。
【００２２】
図３は、各メモリセルＣｍｎの縦構造を示す垂直断面図である。
【００２３】
先述した通り、各メモリセルＣｍｎは、それぞれ、選択用トランジスタＳＴと、メモリトランジスタＭＴと、を有して成る。
【００２４】
メモリトランジスタＭＴは、そのドレインＤＭとソースＳＭに挟まれたシリコン基板内の伝導チャネルとコントロールゲートＣＧとの間に、フローティングゲート（周囲と絶縁されたゲート）ＦＧを有する構造とされており、コントロールゲートＣＧからみたメモリトランジスタＭＴのスレッショルド電圧がフローティングゲートＦＧに蓄積されている電荷量に応じて変化することを利用して、データの記憶が行われる。
【００２５】
なお、メモリトランジスタＭＴのフローティングゲートＦＧとドレインＤＭに挟まれた絶縁体は、その一部が薄くなっており、この部分を介するトンネル効果によって、フローティングゲートＦＧに対する電子の注入及び放出が行われる。
【００２６】
そして、メモリトランジスタＭＴのフローティングゲートＦＧに蓄積される電荷量を制御して、図４に示すように、メモリトランジスタＭＴのスレッショルド電圧を２つの状態に分布させ、この２つの分布にそれぞれ「０」と「１」を対応させることによって、１つのメモリセルに１ビットのデータが記憶される。なお、１つのメモリセルに２ビットのデータを記憶する場合には、メモリトランジスタＭＴのスレッショルド電圧を４つの状態に分布させ、各分布に「００」、「０１」、「１０」、「１１」を対応させればよい。
【００２７】
次に、上記構成から成るメモリセルＣｍｎに１ビットのデータを書き込む際の動作について、詳細に説明する。
【００２８】
まず、データの書込みに先立ち、所定のワードラインＷＬｍ及びコントロールラインＣＬｍには、高電圧（例えば１６［Ｖ］）が印加され、ソースラインＳＬｍ及びビットラインＢＬｎには、接地電圧（０［Ｖ］）が印加される。
【００２９】
これにより、所定のメモリセルＣｍｎにおいては、選択用トランジスタＳＴのゲートＧ及びメモリトランジスタＭＴのコントロールゲートＣＧに高電圧が印加されるとともに、選択用トランジスタＳＴのドレインＤＳ及びメモリトランジスタＭＴのソースに接地電圧が印加される形となる。従って、メモリトランジスタＭＴのフローティングゲートＦＧには電子が注入され、フローティングゲートＦＧは所定量の電子が蓄積された状態となる。このとき、メモリトランジスタＭＴのスレッショルド電圧は、図４のリファレンス電圧よりも高くなり、データ「１」が書き込まれることになる。このように、既存データを予め消去しておくことにより、メモリセルに対するデータの書換えが可能となる。
【００３０】
上記した消去動作が完了すると、データの書込み動作に移行される。このとき、所定のメモリセルＣｍｎにデータ「０」を書き込む場合には、ワードラインＷＬｍとビットラインＢＬｎに高電圧が印加されるとともに、コントロールラインＣＬｍに接地電圧が印加され、さらにソースラインＳＬｍがオープンとされる。
【００３１】
これにより、所定のメモリセルＣｍｎにおいては、選択用トランジスタＳＴのゲートＧとドレインＤＳに高電圧が印加され、メモリトランジスタＭＴのコントロールゲートＣＧに接地電圧が印加される一方、メモリトランジスタＭＴのソースがオープンされた形となる。従って、メモリトランジスタＭＴのフローティングゲートＦＧから電子が放出され、フローティングゲートＦＧは電子が欠乏した状態となる。このとき、メモリトランジスタＭＴのスレッショルド電圧は、図４のリファレンス電圧よりも低くなり、データ「０」が書き込まれることになる。
【００３２】
なお、１つのメモリセルに２ビットのデータを記憶する場合には、メモリトランジスタＭＴのスレッショルド電圧を４つの状態に分布させるべく、選択用トランジスタＳＴのゲートＧとドレインＤＳに対する高電圧の印加時間や印加電圧値を段階的に制御して、フローティングゲートＦＧの電子放出量を調整すればよい。
【００３３】
ところで、高温時におけるＥＥＰＲＯＭ装置の書込特性（書込能力）は、昇圧回路３の電流供給能力とメモリセルアレイ１やアドレスデコーダ２での電流リーク量との関係で決まる。すなわち、高温時におけるＥＥＰＲＯＭ装置の書込特性を向上させるためには、昇圧回路３の電流供給能力を高温時でも十分な程度にまで高めるべきであり、また、メモリセルアレイ１やアドレスデコーダ２での電流リーク量をできるだけ低減すべきである。特に、後者の電流リーク量は、装置温度が高温であるほど増大する。そのため、高温下におけるＥＥＰＲＯＭ装置の書込特性を維持・向上するには、メモリセルアレイ１やアドレスデコーダ２における電流リーク量を低減することが極めて重要となる。
【００３４】
ただし、上記した電流リーク量を低減するために、新たなプロセスを立ち上げたり、ＥＥＰＲＯＭ装置のレイアウトを全面的に見直したりすると、その開発に多大なコストと時間を要することになり、コスト面や納期面でユーザの要求に応えることが難しくなる。
【００３５】
そこで、本発明に係るＥＥＰＲＯＭ装置では、既存のプロセスを最大限に活用しつつ、高温下におけるデバイス特性の改善が必要な箇所についてのみ、そのレイアウトルールを変更している。このような構成であれば、酸化膜等の信頼性について実績のある既存のプロセスを用いながらも、色々な温度条件に耐え得るＥＥＰＲＯＭ装置を開発することができるので、その開発コストや開発期間の増大を抑えつつ、従来よりも高温下における書込特性を向上させることが可能となる。
【００３６】
なお、本実施形態のＥＥＰＲＯＭ装置では、高温下での書込特性を維持・向上するために、以下の２箇所について、デバイス特性の改善を行っている。
【００３７】
まず、第１の改善箇所として、本実施形態のＥＥＰＲＯＭ装置では、アドレスデコーダ２を構成する電界効果トランジスタのうち、少なくとも昇圧回路３の出力電圧が印加される最初の電界効果トランジスタは、以降の電界効果トランジスタよりも、そのチャネル長Ｌが長く設計されている。
【００３８】
図５は、第１の改善効果を説明するための図である。なお、本図の縦軸は、アドレスデコーダ２を構成する電界効果トランジスタのオフリーク電流（オフ時に流れる待機時漏れ電流）を示している。また、本図の横軸は、装置の温度を示している。
【００３９】
本図に示すように、本実施形態のＥＥＰＲＯＭ装置では、アドレスデコーダ２を構成する電界効果トランジスタのうち、昇圧回路３の出力電圧が印加される最初の高耐圧Ｎチャネル型電界効果トランジスタのチャネル長Ｌが他の回路部分で用いられている１．５［μｍ］よりも大きな１．８［μｍ］に変更されており、同じく、昇圧回路３の出力電圧が印加される最初の高耐圧Ｐチャネル型電界効果トランジスタのチャネル長Ｌが他の回路部分で用いられている１．８［μｍ］よりも大きな２．１［μｍ］に変更されている。言い換えれば、その余の電界効果トランジスタのほとんどは、そのチャネル長Ｌがプロセスの最小値に維持されている。
【００４０】
このようなレイアウトルールの部分的な緩和により、酸化膜等の信頼性を損なうことなく、高温時のオフリーク電流を約１／２に低減することが可能となる。
【００４１】
また、第２の改善箇所として、本実施形態のＥＥＰＲＯＭ装置は、メモリセルアレイ１を構成するメモリセルを各々分離するフィールド酸化膜（ＬＯＣＯＳ［LOCal Oxidation of Silicon］）のうち、互いに隣接するビットラインＢＬ間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されている。
【００４２】
なお、上記のフィールド反転トランジスタとは、隣り合う電界効果トランジスタのソース領域とドレイン領域、両電界効果トランジスタ間のフィールド酸化膜、並びに、その上を走る金属配線から成る寄生的な電界効果トランジスタをいう。
【００４３】
図６は、メモリセルアレイ１の平面図（ａ）及び垂直断面図（ｂ）である。本図において、符号ＷＬ、符号ＳＬ、符号ＢＬは、それぞれ、ワードライン、ソースライン、ビットラインを示しており、符号ＣＧ、符号ＦＧは、それぞれ、メモリトランジスタＭＴのコントロールゲート、フローティングゲートを示している。本図に示すように、各メモリセル毎にフローティングゲートＦＧがあり、ソースラインＳＬはバイトセレクトトランジスタというものに繋がっている。また、本図において、符号Ｓは各トランジスタのソース領域の位置を示しており、符号Ｄは各トランジスタのドレイン領域の位置を示している。
【００４４】
図７は、第２の改善効果を説明するための図である。なお、本図の縦軸は、フィールド反転トランジスタのサブスレッショルド電流（オフ時に流れる待機時漏れ電流：リーク電流）を示している。また、本図の横軸は、装置の温度を示している。
【００４５】
図７に示す通り、本実施形態のＥＥＰＲＯＭ装置では、メモリセルアレイ１を構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットラインＢＬ間に設けられたフィールド酸化膜（すなわち、隣接するビットラインＢＬにそれぞれ高電圧と低電圧が印加された場合に、フィールド反転トランジスタが形成されるフィールド酸化膜）の距離（図６の符号ｄ１に相当）が他の回路部分で用いられている１．０５［μｍ］よりも大きな１．６５［μｍ］に変更されている。言い換えれば、その余のフィールド酸化膜（通常のロジック回路部のフィールド酸化膜）の最小値は、その距離がプロセスの最小値に維持されている。
【００４６】
このようなレイアウトルールの部分的な緩和により、酸化膜等の信頼性を損なうことなく、そのサブスレッショルド電流を約１／５〜１／１００に低減することが可能となる。
【００４７】
上記２箇所におけるデバイス特性の改善により、ＥＥＰＲＯＭ装置全体としては、図８に示す通り、特に、全てのメモリセルＣ１１〜Ｃｍｎを一括して書き換える際の書込特性（特に高温時における書込特性）を顕著に向上することが可能となる。このように、高温時における一括書込能力の向上が顕著となる理由は、メモリセルアレイ１全部にアクセスする場合に上記のサブスレッショルド電流が最大となるためである。
【００４８】
なお、上記の実施形態では、アドレスデコーダ２に関する特性改善とメモリセルアレイ１に関する特性改善がいずれも適用されたＥＥＰＲＯＭ装置を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、一方の特性改善のみを個別に適用しても構わない。
【００４９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００５０】
すなわち、本発明に係る半導体記憶装置の骨子は、他より高電圧が印加される電界効果トランジスタについては、そのチャネル長をプロセスの最小値よりも大きな値に設計し、及び／または、メモリセルアレイにおいてフィールド反転トランジスタが形成されるフィールド酸化膜については、その距離をプロセスの最小値よりも大きな値に設計することにあり、本発明は、このような設計思想に基づく全ての半導体記憶装置をその技術的範囲に包含するものである。
【００５１】
また、本発明の適用対象は、ＥＥＰＲＯＭ装置に限定されるものではなく、他の半導体集積回路装置全般に適用することが可能である。
【００５２】
すなわち、本発明に係る半導体集積回路装置の骨子は、電源電圧と、これを内部の昇圧回路により昇圧した昇圧電源電圧と、を用いる半導体集積回路装置であって、前記昇圧電源電圧の印加端がソースまたはドレインに接続される電界効果トランジスタのチャネル長は、該半導体集積回路装置の最小のチャネル長よりも長いとともに、前記電界効果トランジスタのアクティブエリアとこれに隣接する他の電界効果トランジスタのアクティブエリアとの距離は、該半導体集積回路装置の中の最小距離よりも大きく設計することにあり、本発明は、このような設計思想に基づく全ての半導体集積回路装置をその技術的範囲に包含するものである。
【産業上の利用可能性】
【００５３】
本発明は、幅広い動作温度範囲が必要とされる車載用ＩＣなどの信頼性を高める上で有用な技術である。
【図面の簡単な説明】
【００５４】
【図１】は、本発明に係るＥＥＰＲＯＭ装置の一実施形態を示すブロック図である。
【図２】は、メモリセルアレイ１の一例を示す回路図である。
【図３】は、各メモリセルＣｍｎの縦構造を示す垂直断面図である。
【図４】は、メモリセルに１ビットのデータを記憶させるときのメモリトランジスタＭＴのスレッショルド電圧の分布状態を示す図である。
【図５】は、第１の改善効果を説明するための図である。
【図６】は、メモリセルアレイ１の平面図（ａ）及び垂直断面図（ｂ）である。
【図７】は、第２の改善効果を説明するための図である。
【図８】は、装置全体としての改善効果を説明するための図である。
【符号の説明】
【００５５】
１    メモリセルアレイ
２    アドレスデコーダ
３    昇圧回路
ＷＬ１〜ＷＬｍ    ワードライン
ＣＬ１〜ＣＬｍ    コントロールライン
ＳＬ１〜ＳＬｍ    ソースライン
ＢＬ１〜ＢＬｎ    ビットライン
Ｃ１１〜Ｃｍｎ    メモリセル
ＳＴ    選択用トランジスタ
ＤＳ    ドレイン
ＳＳ    ソース
Ｇ    ゲート
ＭＴ    メモリトランジスタ
ＤＭ    ドレイン
ＳＭ    ソース
ＣＧ    コントロールゲート
ＦＧ    フローティングゲート
【図１】
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【図２】
2007234776.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007234776.tif 000008
【図７】
2007234776.tif 000009
【図８】
2007234776.tif 000010