(57)【要約】【課題】ビットラインの電圧降下を補償できる半導体装置とその方法とを提供する。【解決手段】半導体装置は、少なくとも一つのモニタリングビットラインと少なくとも一つのビットラインとを備え、プリチャージ動作後に少なくとも一つのモニタリングビットラインの電圧レベルをモニタリングし、該モニタリング結果に基づいて所定の補償電流を少なくとも一つのモニタリングビットラインと少なくとも一つのビットラインとに供給する。したがって、ビットラインで発生するアンダープリチャージまたは漏れ電流による電圧降下を正確に補償できるので、不要な補償電流の供給を阻止する。したがって、半導体装置の読み取り動作が安定的になされる。【選択図】図２
2007335064.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、フローティングゲート、制御ゲート、及び基板を備える少なくとも一つの第１メモリセルが接続された第１モニタリングビットラインと、
ソース、ドレイン、フローティングゲート、制御ゲート、及び基板を備える少なくとも一つの第２メモリセルが接続された第１メインメモリビットラインと、
プリチャージ制御信号に応答して第２モニタリングビットラインと第２メインメモリビットラインとを所定の電圧でプリチャージするためのプリチャージ回路と、
前記第２モニタリングビットラインの電圧を感知し、前記第２モニタリングビットラインの電圧を感知した結果に基づいて所定の電流を前記第２モニタリングビットラインと前記第２メインメモリビットラインとに供給するための電圧感知回路と、
前記第１メインメモリビットラインに接続された前記少なくとも一つの第２メモリセルの状態に基づいて前記第２メインメモリビットラインに流れる電流をバッファリングするためのバッファと、
対応する少なくとも一つの制御信号に応答して、前記第１モニタリングビットラインと前記第２モニタリングビットラインとの接続、及び前記第１メインメモリビットラインと前記第２メインメモリビットラインとの接続を制御するためのスイッチング回路と、を含むことを特徴とする半導体装置。
【請求項２】
前記少なくとも一つの第１メモリセルの前記ドレインは、前記第１モニタリングビットラインに接続され、前記少なくとも一つの第１メモリセルの前記ソースは、フローティング状態であり、
前記少なくとも一つの第２メモリセルの前記ドレインは、前記第１メインメモリビットラインに接続され、前記少なくとも一つの第２メモリセルの前記ソースは、接地に接続され、
前記少なくとも一つの第１メモリセルの前記制御ゲートと前記少なくとも一つの第２メモリセルの前記制御ゲートのそれぞれは、対応するワードラインに接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記少なくとも一つの第１メモリセルの前記ドレインは、前記第１モニタリングビットラインに接続され、前記少なくとも一つの第１メモリセルの前記ソースと前記制御ゲートは、接地に接続され、
前記少なくとも一つの第２メモリセルの前記ドレインは、前記第１メインメモリビットラインに接続され、前記少なくとも一つの第２メモリセルの前記ソースは、接地に接続され、前記少なくとも一つの第２メモリセルの前記制御ゲートは、ワードラインに接続されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１メモリセルの状態は、プログラム状態であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記電圧感知回路は、前記第２モニタリングビットラインの電圧を感知し、前記第２モニタリングビットラインの前記電圧を感知した結果に基づいて前記第２モニタリングビットラインに流れる前記所定の電流を前記第２メインメモリビットラインにミラーリングするための電流ミラーであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
多数の第１フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのモニタリングビットラインと、
多数の第２フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのメインメモリビットラインと、
プリチャージ動作後、前記少なくとも一つのモニタリングビットラインの電圧をモニタリングし、該モニタリング結果に基づいて所定の補償電流を前記少なくとも一つのモニタリングビットラインと前記少なくとも一つのメインメモリビットラインとに供給するための補償電流供給回路と、を備えることを特徴とする半導体装置。
【請求項７】
少なくとも一つのモニタリングビットラインと、
多数のメインメモリビットラインと、
検出ノードと、
多数のメイン検出ノードと、
プリチャージ制御信号に応答して、前記検出ノードと前記多数のメイン検出ノードとのそれぞれに所定のプリチャージ電圧を供給するプリチャージ回路と、
多数の制御信号のうちから対応する少なくとも一つの制御信号に応答して前記検出ノードと前記少なくとも一つのモニタリングビットラインとを接続させるための少なくとも一つの第１トランジスタと、
多数の制御信号のうちから対応する少なくとも一つの制御信号に応答して前記多数のメインメモリビットラインのそれぞれと前記多数のメイン検出ノードのそれぞれとを接続させるための少なくとも一つの第２トランジスタと、
前記検出ノードの電圧に基づいて補償電流を前記検出ノードと前記多数のメイン検出ノードとのそれぞれに供給するための補償電流供給回路と、
それぞれが前記多数のメイン検出ノードのうちから対応するノードの電圧を感知してバッファリングするための多数のバッファと、を備え、
前記少なくとも一つのモニタリングビットラインには、多数の第１フローティングゲートトランジスタのそれぞれのドレインが接続され、前記多数のメインメモリビットラインのそれぞれには、多数の第２フローティングゲートトランジスタのそれぞれのドレインが接続されたことを特徴とする半導体装置。
【請求項８】
前記多数の第１フローティングゲートトランジスタのそれぞれのソースは、フローティング状態であり、
前記多数の第１フローティングゲートトランジスタのそれぞれの制御ゲートと前記多数の第２フローティングゲートトランジスタのそれぞれの制御ゲートは、多数のワードラインのうちから対応するワードラインに接続されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記多数の第１フローティングゲートトランジスタのそれぞれのゲートとソースは、接地に接続され、
前記多数の第２フローティングゲートトランジスタのそれぞれのゲートは、多数のワードラインのうちから対応するワードラインに接続され、前記多数の第２フローティングゲートトランジスタのそれぞれのソースは、前記接地に接続されたことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記多数の第１フローティングゲートトランジスタのそれぞれの状態は、プログラム状態であることを特徴とする請求項６または７に記載の半導体装置。
【請求項１１】
前記補償電流供給回路は、電流ミラーに形成され、
前記電流ミラーの多数の出力端子のそれぞれは、前記多数のメイン検出ノードのそれぞれと接続され、前記電流ミラーによってミラーリングされた補償電流は、前記多数のメイン検出ノードのそれぞれに供給されることを特徴とする請求項7に記載の半導体装置。
【請求項１２】
前記多数の第１フローティングゲートトランジスタと前記多数の第２フローティングゲートトランジスタは、メインメモリアレイ内に形成され、
前記多数の第１フローティングゲートトランジスタの個数と前記多数の第２フローティングゲートトランジスタの個数は、同一であることを特徴とする請求項６に記載の半導体装置。
【請求項１３】
多数の第１フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのモニタリングビットラインと多数の第２フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのメインメモリビットラインとを備える半導体装置で、プリチャージ動作後、前記少なくとも一つのメインメモリビットラインの電圧降下を補償する方法において、
前記少なくとも一つのモニタリングビットラインの電圧をモニタリングする段階と、
モニタリング結果に基づいて所定の補償電流を前記少なくとも一つのモニタリングビットラインと前記少なくとも一つのメインメモリビットラインとに供給する段階と、を備えることを特徴とするビットラインの電圧降下を補償する方法。
【請求項１４】
前記ビットラインの電圧降下を補償する方法は、
前記多数の第１フローティングゲートトランジスタのそれぞれをオフ状態に維持する段階をさらに備えることを特徴とする請求項１３に記載のビットラインの電圧降下を補償する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、より詳細には、ビットライン（ｂｉｔ  ｌｉｎｅ）のアンダープリチャージ（ｕｎｄｅｒ  ｐｒｅｃｈａｒｇｅ）やメモリセル（ｍｅｍｏｒｙ  ｃｅｌｌ）の漏れ電流によるビットラインの電圧降下を補償できる半導体装置とその方法とに関する。
【背景技術】
【０００２】
一般的に、フローティングゲートメモリ（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｍｅｍｏｒｙ）装置、例えば、フラッシュ（ｆｌａｓｈ）メモリ装置の感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）は、読み取り動作（ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）時に感知（ｓｅｎｓｉｎｇ）を所望するメモリセルが連結されたビットラインを所定のプリチャージ（ｐｒｅｃｈａｒｇｅ）電圧でプリチャージさせた後、選択されたメモリセルを流れる電流によってビットラインの電圧降下を感知してメモリセルのオン（ｏｎ）状態またはオフ（ｏｆｆ）状態を判断する。
【０００３】
特に、シングルエンドタイプ（Ｓｉｎｇｌｅ−ｅｎｄｅｄ  ｔｙｐｅ）の感知増幅器は、プリチャージ動作時に感知を所望するメモリセルが連結されたビットラインを所定のプリチャージ電圧でプリチャージさせた後、感知動作時にビットラインに接続された感知ノード（ｄｅｔｅｃｔｉｏｎ  ｎｏｄｅ）の電圧と所定の電圧とを比べて比較結果に基づいてメモリセルのオン状態またはオフ状態を判断する。
【０００４】
例えば、ビットラインが所定のプリチャージ電圧でプリチャージされて選択されたメモリセルが消去状態（ｅｒａｓｅ  ｓｔａｔｅ）またはオン状態である場合、ビットラインの電荷は、選択されたメモリセルを介して接地に放電されるので、ビットラインの電圧は降下する。したがって、ビットラインの電圧降下は、ビットラインの電圧を感知するための感知ノードの電圧降下をもたらす。したがって、感知ノードの電圧を感知して増幅する感知増幅器は、ビットラインに接続されたメモリセルをオン状態または消去状態と認識する。
【０００５】
しかし、ビットラインが所定のプリチャージ電圧でプリチャージされて選択されたメモリセルがプログラム状態（ｐｒｏｇｒａｍ  ｓｔａｔｅ）またはオフ状態である場合、ビットラインの電荷は、選択されたメモリセルを介して接地に放電されないので、ビットラインの電圧は、所定のプリチャージ電圧を維持する。したがって、感知ノードの電圧は、プリチャージ電圧を維持するので、感知増幅器は、メモリセルをオフ状態またはプログラム状態と認識する。
【０００６】
しかし、プリチャージ動作時にビットラインを所定のプリチャージ電圧までプリチャージさせるのに長時間がかかるので、ビットラインを所定のプリチャージ電圧以下の電圧でプリチャージする（これをアンダープリチャージと言う）。したがって、プリチャージ時間によって異なるが、ビットラインは、アンダープリチャージ状態を維持できる。
【０００７】
また、選択されたメモリセルがオフ状態であるとしても、メインメモリセルアレイ内のメモリセルの漏れ電流によってメモリセルが接続されたビットラインの電圧は降下されるので、感知増幅器は電圧降下が発生したビットラインに接続されたメモリセルの状態がオン状態と認識される場合がある。
したがって、ビットラインのアンダープリチャージまたは漏れ電流によるビットラインの電圧降下を補償するために、図１に示すように、所定の補償電流を感知ノードに強制的に供給する技術が利用された。
【０００８】
図１は、従来の補償電流供給回路を有する感知増幅器を備える半導体装置のブロック図を表わす。図１を参照すれば、従来の半導体装置１０は、メインメモリセルアレイ（ｍａｉｎ  ｍｅｍｏｒｙ  ａｒｒａｙ）１２と感知増幅器１４とを備える。
メインメモリセルアレイ１２は、多数のビットライン（２０，．．．，３０）、多数のワードライン（ＷＬ［０］，ＷＬ［１］，．．．，ＷＬ［ｎ］）、及び多数のビットライン（２０，．．．，３０）と多数のワードライン（ＷＬ［０］，ＷＬ［１］，．．．，ＷＬ［ｎ］）との間に接続された多数のフローティングゲートトランジスタ２１、２２、２ｎ、３１、３２、及び３ｎとを備える。ここで、ｎは、０または自然数である。多数のフローティングゲートトランジスタ２１、２２、２ｎ、３１、３２、及び３ｎのそれぞれは、所定のデータを保存するメモリセルの機能を行う。
【０００９】
感知増幅器１４は、ローアドレスデコーダ（ｒｏｗ  ａｄｄｒｅｓｓ  ｄｅｃｏｄｅｒ；図示せず）から出力された選択信号に基づいて選択されたメインメモリセルアレイ１２のワードライン、及びカラムアドレスデコーダ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｄｅｃｏｄｅｒ；図示せず）から出力された選択信号Ｙ＿ｐａｔｈに基づいて選択されたメインメモリセルアレイ１２のビットラインによって決定されるメモリセル、すなわち、フローティングゲートトランジスタのデータを感知して増幅する。感知増幅器１４は、プリチャージ回路１６、補償電流供給回路１８、及び多数の出力バッファ（２０−１，．．．，２０−２）とを備える。
【００１０】
プリチャージ回路１６は、ローレベル（“０”）を有するプリチャージ制御信号ｎＰＲＥに基づいて対応するメモリセル２１、２２、２ｎ、３１、３２、及び３ｎが接続されたビットライン２０と３０とのそれぞれを所定のプリチャージ電圧でプリチャージさせるための所定の電流Ｉ＿ｐｒｅを供給する。
補償電流供給回路１８は、ローレベル（“０”）を有する制御信号ｎＬｏａｄに基づいて感知ノード（Ｓ１，．．．，Ｓ２）のそれぞれに補償電流Ｉ＿ｌｏａｄを強制に供給する。多数の出力バッファ（２０−１，．．．，２０−２）のそれぞれは、感知ノード（Ｓ１，．．．，Ｓ２）のそれぞれの電圧をバッファリングし、該バッファリングされた信号を出力する。
【００１１】
しかし、補償電流供給回路１８は、感知ノード（Ｓ１，．．．，Ｓ２）のそれぞれがどれほどプリチャージされたか、または選択されたメモリセルや選択されていないメモリセルでどれほどの漏れ電流が発生したかが分からない状態で感知ノード（Ｓ１，．．．，Ｓ２）のそれぞれに補償電流Ｉ＿ｌｏａｄを強制に供給する。したがって、感知増幅器１４に不要な補償電流Ｉ＿ｌｏａｄが供給される場合がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が果たそうとする技術的な課題は、ビットラインで発生するアンダープリチャージまたはメモリセルの漏れ電流を正確に補償できる半導体装置とその方法とを提供することである。
【課題を解決するための手段】
【００１３】
前記技術的課題を果たすための半導体装置は、ソース、ドレイン、フローティングゲート、制御ゲート、及び基板を備える少なくとも一つの第１メモリセルが接続された第１モニタリングビットラインと、ソース、ドレイン、フローティングゲート、制御ゲート、及び基板を備える少なくとも一つの第２メモリセルが接続された第１メインメモリビットラインと、プリチャージ制御信号に応答して第２モニタリングビットラインと第２メインメモリビットラインとを所定の電圧でプリチャージするためのプリチャージ回路と、前記第２モニタリングビットラインの電圧を感知し、該感知結果に基づいて所定の電流を前記第２モニタリングビットラインと前記第２メインメモリビットラインとに供給するための電圧感知回路と、前記第１メインメモリビットラインに接続された前記少なくとも一つの第２メモリセルの状態に基づいて前記第２メインメモリビットラインに流れる電流をバッファリングするためのバッファと、多数の制御信号のうちから対応する少なくとも一つの制御信号に応答して前記第１モニタリングビットラインと前記第２モニタリングビットラインとの接続、及び前記第１メインメモリビットラインと前記第２メインメモリビットラインとの接続を制御するためのスイッチング回路と、を備える。
【００１４】
前記少なくとも一つの第１メモリセルの前記ドレインは、前記第１モニタリングビットラインに接続され、前記少なくとも一つの第１メモリセルの前記ソースは、フローティング状態であり、前記少なくとも一つの第２メモリセルの前記ドレインは、前記第１メインメモリビットラインに接続され、前記少なくとも一つの第２メモリセルの前記ソースは、接地に接続され、前記少なくとも一つの第１メモリセルの前記制御ゲートと前記少なくとも一つの第２メモリセルの前記制御ゲートのそれぞれは、対応するワードラインに接続される。
【００１５】
または、前記少なくとも一つの第１メモリセルの前記ドレインは、前記第１モニタリングビットラインに接続され、前記少なくとも一つの第１メモリセルの前記ソースと前記制御ゲートは、接地に接続され、前記少なくとも一つの第２メモリセルの前記ドレインは、前記第１メインメモリビットラインに接続され、前記少なくとも一つの第２メモリセルの前記ソースは、前記接地に接続され、前記少なくとも一つの第２メモリセルの前記制御ゲートは、ワードラインに接続される。前記第１メモリセルの状態は、プログラム状態である。
【００１６】
前記電圧感知回路は、前記第２モニタリングビットラインの電圧を感知し、該感知結果に基づいて前記第２モニタリングビットラインに流れる前記所定の電流を前記第２メインメモリビットラインにミラーリングするための電流ミラーである。
【００１７】
前記技術的課題を果たすための半導体装置は、多数の第１フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのモニタリングビットラインと、多数の第２フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのメインメモリビットラインと、プリチャージ動作後、前記少なくとも一つのモニタリングビットラインの電圧をモニタリングし、該モニタリング結果に基づいて所定の補償電流を前記少なくとも一つのモニタリングビットラインと前記少なくとも一つのメインメモリビットラインとに供給するための補償電流供給回路と、を備える。
【００１８】
前記技術的課題を果たすための半導体装置は、少なくとも一つのモニタリングビットラインと、多数のメインメモリビットラインと、検出ノードと、多数のメイン検出ノードと、プリチャージ制御信号に応答して前記検出ノードと前記多数のメイン検出ノードとのそれぞれに所定のプリチャージ電圧を供給するプリチャージ回路と、対応する少なくとも一つの制御信号に応答して前記検出ノードと前記少なくとも一つのモニタリングビットラインとを接続させるための少なくても一つの第１トランジスタと、対応する少なくとも一つの制御信号に応答して前記多数のメインメモリビットラインのそれぞれと前記多数のメイン検出ノードのそれぞれとを接続させるための少なくても一つの第２トランジスタと、前記検出ノードの電圧に基づいて補償電流を前記検出ノードと前記多数のメイン検出ノードとのそれぞれに供給するための補償電流供給回路と、それぞれが前記多数のメイン検出ノードのうちから対応するノードの電圧を感知してバッファリングするための多数のバッファと、を備え、前記少なくとも一つのモニタリングビットラインには、多数の第１フローティングゲートトランジスタのそれぞれのドレインが接続され、前記多数のビットラインのそれぞれには、多数の第２フローティングゲートトランジスタのそれぞれのドレインが接続される。
【００１９】
前記多数の第１フローティングゲートトランジスタのそれぞれのソースは、フローティング状態であり、前記多数の第１フローティングゲートトランジスタのそれぞれの制御ゲートと前記多数の第２フローティングゲートトランジスタのそれぞれの制御ゲートは、多数のワードラインのうちから対応するワードラインに接続される。
【００２０】
前記多数の第１フローティングゲートトランジスタのそれぞれのゲートとソースは、接地に接続され、前記多数の第２フローティングゲートトランジスタのそれぞれのゲートは、多数のワードラインのうちから対応するワードラインに接続され、前記多数の第２フローティングゲートトランジスタのそれぞれのソースは、前記接地に接続される。前記多数の第１フローティングゲートトランジスタのそれぞれの状態は、プログラム状態である。
【００２１】
前記補償電流供給回路は、電流ミラーに形成され、前記電流ミラーの多数の出力端子のそれぞれは、前記多数のメイン検出ノードのそれぞれと接続され、前記電流ミラーによってミラーリングされた補償電流は、前記多数のメイン検出ノードのそれぞれに供給される。
【００２２】
前記多数の第１フローティングゲートトランジスタと前記多数の第２フローティングゲートトランジスタは、メインメモリアレイ内に形成され、前記多数の第１フローティングゲートトランジスタの個数と前記多数の第２フローティングゲートトランジスタの個数は、同一である。
【００２３】
前記技術的課題を果たすための多数の第１フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのモニタリングビットラインと多数の第２フローティングゲートトランジスタのそれぞれのドレインが接続された少なくとも一つのメインメモリビットラインとを備える半導体装置で、プリチャージ動作後、前記少なくとも一つのメインメモリビットラインの電圧降下を補償する方法は、前記少なくとも一つのモニタリングビットラインの電圧をモニタリングする段階と、モニタリング結果に基づいて所定の補償電流を前記少なくとも一つのモニタリングビットラインと前記少なくとも一つのメインメモリビットラインとに供給する段階と、を備える。
前記ビットラインの電圧降下を補償する方法は、前記多数の第１フローティングゲートトランジスタのそれぞれをオフ状態に維持する段階をさらに備える。
【発明の効果】
【００２４】
本発明によるビットラインの電圧降下を補償できる感知増幅器を備える半導体装置とビットラインの電圧降下を補償できる方法は、プリチャージ動作時にビットラインで発生したアンダープリチャージを正確に補償できる。したがって、半導体装置の読み取り動作は、安定的に遂行される。
【００２５】
また、本発明によるビットラインの電圧降下を補償できる感知増幅器を備える半導体装置とビットラインの電圧降下を補償できる方法は、メモリセルで発生した漏れ電流を正確に補償できるので、不要な補償電流の供給を阻止する。
【発明を実施するための最良の形態】
【００２６】
以下、添付した図面を参照して、本発明を詳しく説明する。
図２は、本発明の実施形態による感知増幅器とメモリセルアレイとを備える半導体装置の機能ブロック図である。図２を参照すれば、半導体装置５０は、カラムデコーダ６０、データ出力回路７０、感知増幅器１００、カラムゲート回路（ｃｏｌｕｍｎ  ｇａｔｅ  ｃｉｒｃｕｉｔ）１６０、及びメインメモリセルアレイ３００または３００’とを備える。
【００２７】
メインメモリセルアレイ３００または３００’は、データを保存する。カラムデコーダ６０は、カラムアドレスを受信して多数の選択信号を発生させる。カラムゲート回路１６０は、カラムデコーダ６０から出力された多数の選択信号に応答してメインメモリセルアレイ３００または３００’の多数のビットラインのうち少なくとも何れか一つのビットラインを選択し、該選択された少なくとも一つのビットラインを感知増幅器１００に連結する。感知増幅器１００は、選択された少なくとも一つのビットラインに接続されたメモリセルからのデータを感知して増幅する。感知増幅器１００によって感知されたデータは、データ出力回路７０を介して出力される。
【００２８】
図３は、本発明の実施形態による補償電流供給回路を備える感知増幅器とメモリセルアレイとを備える半導体装置のブロック図を表わす。図２と図３を参照すれば、感知増幅器１００は、検出ノードＳ１１０、多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）、プリチャージ回路２３０、補償電流供給回路（ｃｏｍｐｅｍｓａｔｉｏｎ  ｃｕｒｒｅｎｔ  ｓｕｐｐｌｙ  ｃｉｒｃｕｉｔ）２４０、多数のバッファ（１５０−１，．．．，１５０−ｎ）とを備える。検出ノードＳ１１０は、モニタリングビットライン（ｍｏｎｉｔｏｒｉｎｇ  ｂｉｔ  ｌｉｎｅ）１１０に存在する。
【００２９】
感知増幅器１００は、バイアス制御信号Ｂｉａｓに応答してバイアス電流を供給するためのバイアス電流供給回路１７０をさらに備えることができ、バイアス電流供給回路１７０は、多数のＭＯＳトランジスタ（Ｐ１１０，Ｐ１２０−１，．．．，Ｐ１２０−ｎ）を備える。プリチャージ動作時、プリチャージ回路２３０は、プリチャージ制御信号ｎＰＲＥに応答して検出ノードＳ１１０と多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）とのそれぞれを所定のプリチャージ電圧（例えば、電源電圧Ｖｃｃ）にプリチャージするために所定の電流Ｉ＿ｐｒｅを供給する。
【００３０】
プリチャージ回路２３０は、多数のＰＭＯＳトランジスタ（Ｐ１１，Ｐ１２，．．．，Ｐ１ｎ）を備え、プリチャージ動作時にローレベルを有するプリチャージ制御信号ｎＰＲＥに応答して検出ノードＳ１１０と多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）とのそれぞれを所定のプリチャージ電圧までプリチャージする。検出ノードＳ１１０は、接続されたモニタリングビットライン１１０に接続され、前記多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）のそれぞれは多数のビットライン（１２０−１，．．．，１２０−ｎ）のそれぞれに接続される。
【００３１】
プリチャージ動作後、補償電流供給回路２４０は、検出ノードＳ１１０の電圧レベルに基づいて補償電流Ｉ＿ｒｅｆを検出ノードＳ１０１に供給すると同時にミラーリングされた補償電流Ｉ＿ｌｏａｄを多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）のそれぞれに供給する。
【００３２】
補償電流供給回路２４０は、多数のＰＭＯＳトランジスタ（Ｐ２１，Ｐ２２，．．．，Ｐ２ｎ）を備える電流ミラーとして実現可能である。したがって、補償電流供給回路２４０は、検出ノードＳ１０１に補償電流Ｉ＿ｒｅｆを供給して多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）のそれぞれにミラーリングされた補償電流Ｉ＿ｌｏａｄを供給できる。すなわち、補償電流供給回路２４０の多数の出力端子のそれぞれは、多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）にそれぞれ接続される。
【００３３】
多数のバッファ（１５０−１，．．．，１５０−ｎ）のそれぞれは、多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）のうちから対応する検出ノードの電圧を感知して増幅（または、バッファリング）する。すなわち、多数のバッファ（１５０−１，．．．，１５０−ｎ）のそれぞれは、多数のビットライン（１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）のそれぞれに接続された少なくとも一つのメモリセルの状態に基づいて多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）のそれぞれに流れる電流をバッファリングする。
【００３４】
カラムゲート回路１６０は、図２に図示されたカラムデコーダ６０から出力された多数の選択信号に応答して少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４のうち少なくとも何れか一つと多数のビットライン（１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）のうち少なくとも何れか一つのビットラインを感知増幅器１００に実現されたビットライン（１１０，１２０−１，．．．，１２０−ｎ）のうち少なくとも一つに連結する。前記カラムゲート回路１６０は、多数のＭＯＳトランジスタとして実現可能である。
【００３５】
ここで、カラムゲート回路１６０とバイアス電流供給回路１７０は、感知増幅器１００とメインメモリセルアレイ３００とを接続するためのスイッチング回路を構成する。したがって、スイッチング回路は、バイアス制御信号Ｂｉａｓとカラムデコーダ６０から出力された多数の選択信号とに基づいて感知増幅器１００の検出ノードＳ１１０と少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４とのうち少なくとも何れか一つを接続できる。
【００３６】
したがって、スイッチング回路は、バイアス制御信号Ｂｉａｓとカラムデコーダ６０から出力された多数の選択信号とに基づいて感知増幅器１００の多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）とメインメモリセルアレイ３００のビットライン（１０１−１，１０１−２，１０１−３，１０１−４，１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）とをそれぞれ接続できる。前記メインメモリセルアレイ３００は、少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４、多数のビットライン（１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）、及び多数のワードラインＷＬ０ないしＷＬｎとを備える。
【００３７】
多数の第１フローティングゲートトランジスタ（例えば、Ｍ１）のそれぞれのドレインは、対応するモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４に接続され、多数の第１フローティングゲートトランジスタのそれぞれの制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）は、多数のワードラインＷＬ０ないしＷＬｎのうちから対応するワードラインに接続され、多数の第１フローティングゲートトランジスタのそれぞれのソース（ｓｏｕｒｃｅ）は、フローティング（ｆｌｏａｔｉｎｇ）状態を維持する。
【００３８】
多数の第１フローティングゲートトランジスタのそれぞれは、ドレイン、ソース、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）、制御ゲート、及び基板（ｓｕｂｓｔｒａｔｅ）を備えるフラッシュメモリ（ｆｒｅｓｈ  ｍｅｍｏｒｙ）として実現可能である。多数の第１フローティングゲートトランジスタのそれぞれは、ＥＰＲＯＭまたはＥＥＰＲＯＭとして実現することもでき、メモリセルの機能を行う。
【００３９】
多数の第２フローティングゲートトランジスタ（例えば、Ｍ２とＭ３）のそれぞれのドレインは、対応するビットライン（１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）に接続され、多数の第２フローティングゲートトランジスタのそれぞれの制御ゲートは、多数のワードラインＷＬ０ないしＷＬｎのうちから対応するワードラインに接続され、多数の第２フローティングゲートトランジスタのそれぞれのソースは、接地に接続される。
【００４０】
多数の第１フローティングゲートトランジスタ（例えば、Ｍ１）のそれぞれの特性は、多数の第２フローティングゲートトランジスタ（例えば、Ｍ２とＭ３）のそれぞれの特性をモニタリングのために多数の第２フローティングゲートトランジスタ（例えば、Ｍ２とＭ３）のそれぞれの特性と同一なことが望ましい。
【００４１】
また、少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４の特性は、多数のビットライン（１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）のそれぞれの特性をモニタリングのために多数のビットライン（１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）のそれぞれの特性と同一なことが望ましい。
【００４２】
図４は、本発明の実施形態による補償電流供給回路を備える感知増幅器とメモリセルアレイとを備える半導体装置のブロック図を表わす。図３と図４を参照すれば、多数の第１フローティングゲートトランジスタＭ１１のそれぞれのドレインは、対応するモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４に接続され、多数の第１フローティングゲートトランジスタＭ１１のそれぞれの制御ゲートは、接地に接続され、多数の第１フローティングゲートトランジスタＭ１１のそれぞれのソースは、接地に接続される。
【００４３】
図３及び図４に図示されたように、モニタリングビットライン１０１−１に接続されたフラッシュメモリセルＭ１またはＭ１１のそれぞれは、オフ状態を維持する。すなわち、フラッシュメモリセルＭ１またはＭ１１のそれぞれがプログラムされているか、フラッシュメモリセルＭ１またはＭ１１のそれぞれのゲートが接地に接続されるか、あるいはフラッシュメモリセルＭ１またはＭ１１のそれぞれのソースがフローティング状態を維持する。したがって、少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４からフラッシュメモリセルＭ１またはＭ１１のそれぞれを介して接地には電流が流れない。
【００４４】
図５は、本発明の実施形態による補償電流供給回路を備える感知増幅器の動作タイミング図である。図２ないし図６を参照すれば、ｔ１時点でアドレスＡｄｄが入力されてバイアス制御信号Ｂｉａｓは、ハイレベルに遷移する。ｔ１時点でプリチャージ回路２３０は、ローレベルに活性化されるプリチャージ制御信号ｎＰＲＥに応答してｔ２時点まで検出ノードＳ１１０と多数のメイン検出ノードＳ１２０−１ないしＳ１２０−ｎとのそれぞれを所定のプリチャージ電圧でプリチャージさせるためのプリチャージ電流Ｉ＿ｐｒｅを供給する。
【００４５】
検出ノードＳ１１０、及び多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）のそれぞれの電圧ＶＳ１２０−１は、所定のプリチャージ電圧（例えば、電源電圧または前記電源電圧より低い電圧）レベルまで上昇する。したがって、検出ノードＳ１１０と接続されたモニタリングビットライン１１０、多数のメイン検出ノードＳ１２０−１ないしＳ１２０−ｎのそれぞれと接続されるビットライン１２０−１ないし１２０−ｎのそれぞれの電圧ＶＢＬは、所定のレベルＢ１まで上昇する。
【００４６】
例えば、バイアス制御信号Ｂｉａｓとカラムデコーダ６０から出力された多数の選択信号とに基づいて感知増幅器１００の対応するノード（Ｓ１１０，Ｓ１２０−１，．．．，Ｓ１２０−ｎ）とメインメモリセルアレイ３００の対応するビットライン（１０１−１，１０１−２，１０１−３，１０１−４，１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）とが互いに接続された場合、少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４の電圧ＶＢＬと多数のビットライン（１０１−１，１０１−２，１０１−３，１０１−４，１０３−１，１０３−２，１０３−３，１０３−４，．．．，１０ｎ−１，１０ｎ−２，１０ｎ−３，及び１０ｎ−４）のそれぞれの電圧ＶＢＬは、所定のレベルＢ１まで上昇する。
【００４７】
ｔ２でプリチャージ動作が終了されれば、すなわち、感知増幅動作時に多数のメイン検出ノード（Ｓ１２０−１，．．．，Ｓ１２０−ｎ）のそれぞれに接続された各バッファ１５０−１ないし１５０−ｎは、多数のメイン検出ノードＳ１２０−１ないしＳ１２０−ｎのそれぞれの電圧を感知してバッファリングする。
【００４８】
半導体装置５０のデータ出力回路７０は、多数のラッチ回路（図示せず）を備える。多数のラッチ回路（図示せず）のそれぞれは、バッファリング結果に基づいて多数の第２フローティングゲートトランジスタ（例えば、Ｍ２とＭ３）のそれぞれの状態がオン状態かまたはオフ状態かをラッチする。例えば、ｔ３時点で多数のラッチ回路のそれぞれは、多数のメイン検出ノードＳ１２０−１ないしＳ１２０−ｎのうちから選択された何れか一つの検出ノード（例えば、Ｓ１２０−１）の電圧ＶＳ１２０−１が所定の基準電圧（例えば、Ｖｃｃ／２）より低ければ（図５のＳ３）、選択されたメモリセルの状態をオン状態と認識してハイレベル（または、“１”）の信号をラッチする（図５のＤ３）。
【００４９】
しかし、ｔ３時点で多数のラッチ回路のそれぞれは、多数のメイン検出ノードＳ１２０−１ないしＳ１２０−ｎのうちから選択された何れか一つの検出ノード（例えば、Ｓ１２０−１）の電圧ＶＳ１２０−１が所定の基準電圧（例えば、Ｖｃｃ／２）より高ければ（図５のＳ１）、選択されたメモリセルの状態をオフ状態と認識してローレベル（または、“０”）を有する信号をラッチする（図５のＤ１）。
【００５０】
ｔ３時点でノード（例えば、Ｓ１２０−１）と接続されたビットライン１０３−１ないし１０ｎ−４のうち何れか一つのビットラインに接続された少なくとも一つのメモリセルがオン状態である場合、何れか一つのビットラインの電圧ＶＢＬは、図５のＢ３のように低くなり、何れか一つのビットラインに接続された少なくとも一つのメモリセルがオフ状態である場合、何れか一つのビットラインの電圧ＶＢＬは、図５のＢ１のように一定に維持される。
【００５１】
図６は、本発明の実施形態によるビットラインの電圧降下を補償する方法を表わすフローチャートである。図３ないし図５を参照すれば、プリチャージ動作時にプリチャージ回路２３０は、プリチャージ制御信号ｎＰＲＥに応答して検出ノードＳ１１０と多数のメイン検出ノードＳ１２０−１ないしＳ１２０−ｎとのそれぞれを所定のプリチャージ電圧でプリチャージするための電流Ｉ＿ｐｒｅを供給する（Ｓ１０１）。プリチャージ動作後、補償電流供給回路２４０は、検出ノードＳ１１０の電圧に基づいて検出ノードＳ１１０の電圧またはモニタリングビットラインの電圧をモニタリングする（Ｓ１０３）。
【００５２】
補償電流供給回路２４０は、モニタリング結果に基づいて検出ノードＳ１１０に補償電流Ｉ＿ｒｅｆを供給して多数のメイン検出ノードＳ１２０−１ないしＳ１２０−ｎのそれぞれにミラーリングされた補償電流Ｉ＿ｌｏａｄを供給する（Ｓ１０５）。したがって、補償電流供給回路２４０は、アンダープリチャージと漏れ電流とのうち少なくとも一つによるビットライン電圧降下を補償できる。
【００５３】
すなわち、多数の第１フローティングゲートトランジスタＭ１またはＭ１１のそれぞれのドレインが接続された少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４と多数の第２フローティングゲートトランジスタＭ２とＭ３のそれぞれのドレインが接続された少なくとも一つのビットライン１０３−１ないし１０ｎ−４とを備える半導体装置で、プリチャージ動作後に少なくとも一つのビットラインの電圧降下を補償する方法は、少なくとも一つのモニタリングビットライン１０３−１ないし１０ｎ−４の電圧をモニタリングする段階（Ｓ１０３）と、モニタリング結果に基づいて所定の補償電流Ｉ＿ｒｅｆとＩ＿ｌｏａｄとを少なくとも一つのモニタリングビットライン１０１−１、１０１−２、１０１−３、及び１０１−４と少なくとも一つのビットライン１０３−１ないし１０ｎ−４とに供給する段階（Ｓ１０５）と、を備える。
【００５４】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００５５】
ビットラインの電圧降下を補償できる半導体装置とその方法とに関連する技術分野に適用可能である。
【図面の簡単な説明】
【００５６】
【図１】従来の補償電流供給回路を有する感知増幅器を備える半導体装置のブロック図である。
【図２】本発明の実施形態による感知増幅器とメモリセルアレイとを備える半導体装置の機能ブロック図である。
【図３】本発明の実施形態による補償電流供給回路を備える感知増幅器とメモリセルアレイとを備える半導体装置のブロック図である。
【図４】本発明の実施形態による補償電流供給回路を備える感知増幅器とメモリセルアレイとを備える半導体装置のブロック図である。
【図５】本発明の実施形態による補償電流供給回路を備える感知増幅器の動作タイミング図である。
【図６】本発明の実施形態によるビットラインの電圧降下を補償する方法を表わすフローチャートである。
【符号の説明】
【００５７】
５０：半導体装置
６０：カラムデコーダ
７０：データ出力回路
１００：感知増幅器
１６０：カラムゲート回路
３００、３００’：メインメモリセルアレイ
【図１】
2007335064.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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