(57)【要約】【課題】高耐圧トランジスタと低電圧駆動トランジスタとが同一の半導体基板に形成された半導体装置において、素子パターンの微細化が進行した場合であっても耐圧低下を生じることなく安定して製造することができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上にゲート酸化膜３、４を介して導電膜５と絶縁膜６とが順次形成される。レジストパターン７をマスクとして絶縁膜６および導電膜５が順次エッチングされ、パターニングされた絶縁膜８および高耐圧トランジスタのゲート電極９の積層体が形成される。その積層体をマスクとして半導体基板１と逆導電型の不純物が注入される。【選択図】図２
2007335756.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の表面部に高耐圧トランジスタと低電圧駆動トランジスタとを備える半導体装置の製造方法において、
半導体層上の高耐圧トランジスタ形成領域に、第１のゲート絶縁膜を形成する工程と、
半導体層上の低電圧駆動トランジスタ形成領域に、前記第１のゲート絶縁膜と異なる膜厚を有する第２のゲート絶縁膜を形成する工程と、
前記第１および第２のゲート絶縁膜が形成された半導体層上の全面に導電膜を形成する工程と、
前記導電膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、高耐圧トランジスタのゲート電極形成領域および前記低電圧駆動トランジスタ形成領域を被覆する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをエッチングマスクとして前記第１の絶縁膜および前記導電膜のエッチングを行い、前記第１のゲート絶縁膜上に、前記導電膜のパターンからなる高耐圧トランジスタのゲート電極と当該ゲート電極を被覆する第１の絶縁膜のパターンとの積層体を形成する工程と、
前記積層体をマスクとして高耐圧トランジスタ形成領域の半導体層に第２導電型の第１の低濃度不純物領域を形成する工程と、
前記半導体層上の全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜および前記第１の絶縁膜に対して異方性エッチングを行い、前記高耐圧トランジスタのゲート電極の側面に前記第２の絶縁膜からなる第１のサイドウォールスペーサを形成するとともに、前記高耐圧トランジスタのゲート電極および低電圧駆動トランジスタ形成領域の前記導電膜を露出させる工程と、
露出した前記導電膜の低電圧駆動トランジスタのゲート電極形成領域、および前記高耐圧トランジスタ形成領域を被覆する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをエッチングマスクとして前記導電膜のエッチングを行い、前記第２のゲート絶縁膜上に、低電圧駆動トランジスタのゲート電極を形成する工程と、
前記低電圧駆動トランジスタのゲート電極をマスクとして低電圧駆動トランジスタ形成領域の半導体層に第２導電型の第２の低濃度不純物領域を形成する工程と、
半導体層上の全面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に対して異方性エッチングを行い、前記高耐圧トランジスタのゲート電極の側面および低電圧駆動トランジスタのゲート電極の側面に第２のサイドウォールスペーサを形成する工程と、
前記第１サイドウォールスペーサ、第２のサイドウォールスペーサ、高耐圧トランジスタのゲート電極、および低電圧駆動トランジスタのゲート電極をマスクとして、高耐圧トランジスタ形成領域の半導体層、および低電圧駆動トランジスタ形成領域の半導体層に第２導電型の高濃度不純物領域を形成する工程と、
を含むことを特徴とする、半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜が異なる材質からなる膜を含む多層膜である請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の低濃度不純物領域を形成した後、前記第２の絶縁膜を形成するまでの間に、前記第１の低濃度不純物領域を熱拡散させる工程をさらに有する請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１のサイドウォールスペーサを形成した後、前記第３の絶縁膜を形成するまでの間に、高耐圧トランジスタのゲート電極および第１のサイドウォールスペーサをマスクとして、高耐圧トランジスタ形成領域の半導体層に第２導電型の不純物領域を形成する工程をさらに有する請求項１記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体層の表面部に高耐圧トランジスタと低電圧駆動トランジスタとを備える半導体装置の製造方法において、
半導体層上の高耐圧トランジスタ形成領域に、第１のゲート絶縁膜を形成する工程と、
半導体層上の低電圧駆動トランジスタ形成領域に、前記第１のゲート絶縁膜と異なる膜厚を有する第２のゲート絶縁膜を形成する工程と、
前記第１および第２のゲート絶縁膜が形成された半導体層上の全面に導電膜を形成する工程と、
前記導電膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、高耐圧トランジスタのゲート電極形成領域および前記低電圧駆動トランジスタ形成領域を被覆する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをエッチングマスクとして前記第１の絶縁膜および前記導電膜のエッチングを行い、前記第１のゲート絶縁膜上に、前記導電膜のパターンからなる高耐圧トランジスタのゲート電極と当該ゲート電極を被覆する第１の絶縁膜のパターンとの積層体を形成する工程と、
前記積層体をマスクとして高耐圧トランジスタ形成領域の半導体層に第２導電型の第１の低濃度不純物領域を形成する工程と、
半導体層上の全面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に対して異方性エッチングを行い、前記高耐圧トランジスタのゲート電極の側面に前記第２の絶縁膜からなる第１のサイドウォールスペーサを形成するとともに、高耐圧トランジスタのゲート電極上の第１の絶縁膜および低電圧駆動トランジスタ形成領域の前記第１の絶縁膜を露出させる工程と、
高耐圧トランジスタのゲート電極および第１のサイドウォールスペーサをエッチングマスクとして第１の絶縁膜、第１のゲート絶縁膜、および半導体層のエッチングを行い、高耐圧トランジスタのゲート電極および第１のサイドウォールスペーサで被覆されていない半導体層に溝部を形成するとともに、高耐圧トランジスタのゲート電極および低電圧駆動トランジスタ形成領域の前記導電膜を露出させる工程と、
露出した前記導電膜の低電圧駆動トランジスタのゲート電極形成領域、および高耐圧トランジスタ形成領域を被覆する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをエッチングマスクとして前記導電膜のエッチングを行い、前記第２のゲート絶縁膜上に、低電圧駆動トランジスタのゲート電極を形成する工程と、
前記低電圧駆動トランジスタのゲート電極をマスクとして低電圧駆動トランジスタ形成領域の半導体層に第２導電型の第２の低濃度不純物領域を形成する工程と、
半導体層上の全面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に対して異方性エッチングを行い、前記高耐圧トランジスタのゲート電極の側面および低電圧駆動トランジスタのゲート電極の側面に第２のサイドウォールスペーサを形成する工程と、
前記第１サイドウォールスペーサ、第２のサイドウォールスペーサ、高耐圧トランジスタのゲート電極、および低電圧駆動トランジスタのゲート電極をマスクとして、高耐圧トランジスタ形成領域の半導体層、および低電圧駆動トランジスタ形成領域の半導体層に第２導電型の高濃度不純物領域を形成する工程と、
を含むことを特徴とする、半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜が異なる材質からなる膜を含む多層膜である請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１の低濃度不純物領域を形成した後、前記第２の絶縁膜を形成するまでの間に、前記第１の低濃度不純物領域を熱拡散させる工程をさらに有する請求項５記載の半導体装置の製造方法。
【請求項８】
前記溝部を形成した後、前記第３の絶縁膜を形成するまで間に、高耐圧トランジスタのゲート電極および第１のサイドウォールスペーサをマスクとして、高耐圧トランジスタ形成領域の半導体層に第２導電型の不純物領域を形成する工程をさらに有する請求項５記載の半導体装置の製造方法。
【請求項９】
前記溝部の底面が、各トランジスタを電気的に分離する素子分離絶縁膜の底面より浅い位置に形成される請求項５記載の半導体装置の製造方法。
【請求項１０】
半導体層の表面部に高耐圧トランジスタと低電圧駆動トランジスタとを備える半導体装置において、
前記高耐圧トランジスタが、
半導体層上に第１のゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成された第１のサイドウォールスペーサと、
前記第１のサイドウォールスペーサの側面に形成された第２のサイドウォールスペーサと、
前記ゲート電極の両側に位置する半導体層に形成された低濃度不純物領域と、
前記ゲート電極の両側に位置する半導体層に、前記第２のサイドウォールスペーサに対して自己整合的に形成された高濃度不純物領域と、
を備え、
前記低電圧駆動トランジスタが、
半導体層上に第２のゲート絶縁膜を介して形成されたゲート電極と、
前記低電圧駆動トランジスタのゲート電極の側面に形成されたサイドウォールスペーサと、
前記低電圧駆動トランジスタのゲート電極の両側に位置する半導体層に形成された低濃度不純物領域と、
前記低電圧駆動トランジスタのゲート電極の両側に位置する半導体層に、前記低電圧駆動トランジスタのサイドウォールスペーサに対して自己整合的に形成された高濃度不純物領域と、
を備えたことを特徴とする半導体装置。
【請求項１１】
前記高耐圧トランジスタの低濃度不純物領域が、
高耐圧トランジスタのゲート電極に対して自己整合的に形成された第１の不純物領域と、
前記第１のサイドウォールスペーサに対して自己整合的に形成された、前記第１の不純物領域よりも高濃度の第２の不純物領域と、
を備える請求項１０記載の半導体装置。
【請求項１２】
半導体層の表面部に高耐圧トランジスタと低電圧駆動トランジスタとを備える半導体装置において、
前記高耐圧トランジスタが、
半導体層上に第１のゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成された第１のサイドウォールスペーサと、
前記第１のサイドウォールスペーサの両側に位置する半導体層が掘り下げられた溝部と、
前記第１のサイドウォールスペーサの側面と溝部の側面とにわたって形成された第２のサイドウォールスペーサと、
前記ゲート電極の両側に位置する半導体層、前記溝部のゲート電極側の側部、および前記溝部の底部にわたって連続的に形成された低濃度不純物領域と、
前記溝部の底部に位置する半導体層に、第２のサイドウォールスペーサに対して自己整合的に形成された高濃度不純物領域と、
を備え、
前記低電圧駆動トランジスタが、
半導体層上に第２のゲート酸化膜を介して形成されたゲート電極と、
前記低電圧駆動トランジスタのゲート電極の側面に形成されたサイドウォールスペーサと、
前記低電圧駆動トランジスタのゲート電極の両側に位置する半導体層に形成された低濃度不純物領域と、
前記低電圧駆動トランジスタのゲート電極の両側に位置する半導体層に、前記低電圧駆動トランジスタのサイドウォールスペーサに対して自己整合的に形成された高濃度不純物領域と、
を備えたことを特徴とする半導体装置。
【請求項１３】
前記高耐圧トランジスタの低濃度不純物領域が、
前記高耐圧トランジスタのゲート電極に対して自己整合的に形成された第１の不純物領域と、
前記第１のサイドウォールスペーサに対して自己整合的に形成された、前記第１の不純物領域よりも高濃度の第２の不純物領域と、
を備える請求項１２記載の半導体装置。
【請求項１４】
前記溝部の底面が、各トランジスタを電気的に分離する素子分離絶縁膜の底面より浅い位置に形成される請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧トランジスタおよび低電圧駆動トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、十数Ｖから数十Ｖの電圧で駆動する高耐圧トランジスタを搭載した半導体装置が広く使用されている。この種の半導体装置として、例えば、液晶パネル駆動用ＬＳＩ（Large Scale Integrated Circuit）がある。液晶パネルの高画質化を実現するため、液晶パネル駆動用ＬＳＩは高出力電圧であることが要求されている。その電圧を出力する回路を構成するトランジスタとして、２０Ｖあるいはそれ以上の耐圧を有する高耐圧トランジスタが使用される。また、液晶パネル駆動用ＬＳＩは、出力回路とともに、当該出力回路の動作を制御するロジック回路を備えている。ロジック回路は低消費電力であることが必須である。このため、３．３Ｖあるいはそれ以下の電圧で駆動する低電圧駆動トランジスタがロジック回路に使用されている。
【０００３】
また、液晶パネル駆動用ＬＳＩは、４００程度の出力端子が長手方向に配置された長尺状の形状を有し、液晶パネルの縁に配置される。液晶パネルの縁は、最小限の面積であることが好ましく、液晶パネル駆動用ＬＳＩの短手方向の長さをより短縮することが求められている。同時に近年の液晶パネルの多画素化に伴い、液晶パネル駆動用ＬＳＩに対しては、更なる多出力化も求められている。一方、１チップとして形成可能な液晶パネル駆動用ＬＳＩの上限長さは、製造工程においてパターン形成を行う露光に使用されるステッパの露光可能範囲（例えば２０ｍｍ以下）により制限される。このため、液晶パネル駆動用ＬＳＩでは、上述の短手方向長さの縮小や多出力化を実現するため、高耐圧トランジスタのチップ上の占有面積をより小さくすることが必要になっている。
【０００４】
上述のような高耐圧トランジスタと低電圧駆動トランジスタとを同一の基板上に搭載した半導体装置の構造とその製造方法として、例えば特許文献１に記載されたものが知られている。以下、従来の半導体装置の製造方法について説明する。図６から図８は、従来の半導体装置の製造過程を示す工程断面図である。なお、図６から図８において、図中左方が高耐圧トランジスタ形成領域３１であり、図中右方が低電圧駆動トランジスタ形成領域３２である。
【０００５】
図６（ａ）に示すように、まず、表面部に素子分離酸化膜１０２が形成されたＰ型のシリコン基板１０１上に、高耐圧トランジスタのゲート酸化膜１０３が２０ｎｍ〜５０ｎｍの膜厚で形成される。次いで、膜厚が３００ｎｍ〜５００ｎｍ程度のポリシリコン膜１０５がゲート酸化膜１０３上に形成される。ポリシリコン膜１０５上には、図６（ｂ）に示すように、高耐圧トランジスタのゲート電極形成領域を被覆するレジストパターン１０７がリソグラフィ技術により形成される。そのレジストパターン１０７をマスクとして、ポリシリコン膜１０５のエッチングが行われ、図６（ｃ）に示すように、高耐圧トランジスタのゲート電極１０９が形成される。
【０００６】
次に、図６（ｄ）に示すように、低電圧駆動トランジスタ領域を被覆するレジストパターン１０６が形成された後、リンイオンをイオン注入することにより高耐圧トランジスタの低濃度不純物領域１１０が形成される。当該イオン注入は、シリコン基板１０１をイオン入射方向に垂直な面に対して所定のチルト角で配置した状態で、連続回転、あるいはマルチステップ回転させながら行われる（以下、斜入射注入という。）。注入条件は、加速エネルギーが７０ｋｅＶ〜１５０ｋｅＶであり、ドーズ量が１×１０12ｃｍ-2〜１×１０14ｃｍ-2である。
【０００７】
図６（ｅ）に示すように、レジストパターン１０６が除去された後、９５０℃以上の熱処理が行われる。当該処理により、図７（ａ）に示すように、低濃度不純物領域１１０がシリコン基板１０１内で拡散する。例えば１０５０℃、６０分の熱処理を行うと、低濃度不純物領域１１０は横方向にも拡散し、ゲート電極１０９の下に０．３μｍ〜０．４μｍ程度入り込む。
【０００８】
熱処理が完了すると、図７（ｂ）に示すように、高耐圧トランジスタ形成領域３１を被覆するレジストパターン１０８が形成された後、低電圧駆動トランジスタ形成領域３２に低電圧駆動トランジスタの閾値電圧Ｖｔを調整するためのチャネル注入が行われる。チャネル注入が完了すると、低電圧駆動トランジスタ形成領域３２に形成されているゲート酸化膜１０３が除去される（図７（ｃ））。
【０００９】
レジストパターン１０８が除去された後、熱酸化等により、図７（ｄ）に示すように、低電圧駆動トランジスタ形成領域３２にゲート酸化膜１０４が形成される。このとき、高耐圧トランジスタのゲート電極１０９の表面にも酸化膜が形成される。
【００１０】
ゲート酸化膜１０４の形成が完了すると、図７（ｅ）に示すように、シリコン基板１０１の全面に、膜厚が１５０ｎｍ〜３５０ｎｍ程度のポリシリコン膜１１７が形成される。また、ポリシリコン膜１１７上には、低電圧駆動トランジスタのゲート電極形成領域を被覆するレジストパターン１１３が形成される。そのレジストパターン１１３をマスクとしたエッチングが行われ、図８（ａ）に示すように、低電圧駆動トランジスタのゲート電極１１４が形成される。なお、レジストパターン１１３は当該エッチング処理後に除去される。
【００１１】
レジストパターン１１３が除去されると、高耐圧トランジスタ形成領域３１を被覆するレジストパターン１１５が形成される。そのレジストパターン１１５をマスクとして、低電圧駆動トランジスタ形成領域３２にリンイオンがイオン注入され、低濃度不純物領域１１６が形成される（図８（ｂ））。なお、当該イオン注入は、上述の高耐圧トランジスタに対するイオン注入と同様に、加速エネルギー７０ｋｅＶ〜１５０ｋｅＶ、注入ドーズ量１×１０12ｃｍ-2〜１×１０14ｃｍ-2の条件で、斜入射注入により行われる。
【００１２】
低電圧駆動トランジスタの低濃度拡散領域１１６の形成が完了すると、レジストパターン１１５が除去され、図８（ｃ）に示すように、シリコン基板１０１上に、酸化膜１１１が堆積される。酸化膜１１１は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした減圧ＣＶＤ（Chemical Vapor Deposition）法により形成される。この後、酸化膜１１１に対して異方性ドライエッチングが行われ、図８（ｄ）に示すように、それぞれ幅１００ｎｍ〜２００ｎｍのサイドウォールスペーサ１１２ａ、１１２ｂがゲート電極１０９およびゲート電極１１４の側面に形成される。そして、ゲート電極１０９、１１４およびサイドウォールスペーサ１１２ａ、１１２ｂをマスクとしてヒ素イオンがイオン注入され、ソース領域あるいはドレイン領域として機能する高濃度不純物領域１１９が形成される（図８（ｅ））。
【特許文献１】特開２００１−３０８１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
高耐圧トランジスタの耐圧を確保するため、高耐圧トランジスタの低濃度不純物領域はシリコン基板中の比較的深い位置に形成する必要がある。特許文献１に記載された技術では、比較的高温の熱処理により不純物領域を熱拡散させて高耐圧トランジスタの低濃度不純物領域１１６を形成している（図６（ｅ）、図７（ａ））。しかしながら、近年の微細な素子パターンを有する半導体装置では、微細な素子パターンの加工を可能にするため、素子を構成する各種材料膜が薄膜化されている。また当該半導体装置では、素子パターンの微細化に対応した浅い接合を実現するため、低温での熱処理が必須となっている。したがって、高温の熱処理により低濃度不純物領域を深くまで拡散させる特許文献１の技術を適用することは困難になっている。
【００１４】
一方、深い不純物領域を熱拡散によらず形成する手法として、高加速エネルギーでイオン注入を行う方法がある。しかしながら、素子パターンの微細化に対応して、高耐圧トランジスタのゲート電極１０９の膜厚が薄くなると、イオン注入の際に不純物イオンがマスクであるゲート電極１０９を突き抜けてしまう。このため、トランジスタの形成が不可能になる。このような不純物イオンの突き抜けは、ゲート電極１０９の膜厚を３００ｎｍ以上とすることで抑制できるが、ゲート電極１０９を微細なパターンに加工することが困難となり、高耐圧トランジスタの素子サイズを縮小することができない。加えて、上述の特許文献１に記載された技術では、ゲート電極１０９の膜厚を増大させると、低電圧駆動トランジスタのゲート電極１１４を形成する工程（図７（ｅ）、図８（ａ））において、ポリシリコン膜１１１が完全にエッチングされずゲート電極１０９の側面に残存しやすくなる。ゲート電極１０９の側面に残存したポリシリコン膜１１１は、完成した半導体装置の電気特性や長期信頼性を低下させるという問題を生じる。さらに、ポリシリコン膜１１１の残留を防止するために、オーバエッチングを行うという対応も考えられが、当該エッチングにより同時に形成されるゲート電極１１４の加工精度が低下するという問題が生じる。
【００１５】
また、上記従来の半導体装置の製造方法では、高耐圧トランジスタおよび低電圧駆動トランジスタのサイドウォールスペーサを同時に形成している。すなわち、ソース領域あるいはドレイン領域として機能する高濃度不純物領域とゲート電極との間隔が各トランジスタにおいてほぼ同一になっている。したがって、各トランジスタの電気的特性（電流駆動能力や耐圧等の特性）の設定や調整に自由度が少なく、高耐圧トランジスタおよび低電圧駆動トランジスタの電気的特性をそれぞれ最適化することは非常に困難であった。
【００１６】
さらに、上記従来の半導体装置の製造方法では、高耐圧トランジスタのゲート電極１０９と低電圧駆動トランジスタのゲート電極１１４とを、別々に堆積したポリシリコン膜１０５、１１１をそれぞれ加工することにより形成している。このため、製造工程が複雑化し製造コストを増大させていた。
【００１７】
本発明は、上記従来の事情に鑑みて提案されたものであって、素子パターンの微細化が進行した場合であっても安定して製造することができる、高耐圧トランジスタおよび低電圧駆動トランジスタを備えた半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上述の目的を達成するため、本発明は以下の技術的手段を採用している。まず、本発明は、第１導電型の半導体層の表面部に高耐圧トランジスタと低電圧駆動トランジスタとを備える半導体装置の製造方法を前提としている。そして、本発明に係る第１の半導体装置の製造方法は以下のようにして半導体装置を製造する。まず、半導体層上の高耐圧トランジスタ形成領域に第１のゲート絶縁膜が形成される。また、低電圧駆動トランジスタ形成領域に、第１のゲート絶縁膜と異な膜厚を有する第２のゲート絶縁膜が形成される。第１および第２のゲート絶縁膜が形成された半導体層上の全面には導電膜が形成され、その導電膜上に第１の絶縁膜が形成される。第１の絶縁膜上には、高耐圧トランジスタのゲート電極形成領域および低電圧駆動トランジスタ形成領域を被覆する第１のマスクパターンが形成される。その第１のマスクパターンをエッチングマスクとして第１の絶縁膜および導電膜のエッチングが行われる。これにより導電膜のパターンからなる高耐圧トランジスタのゲート電極と当該ゲート電極を被覆する第１の絶縁膜のパターンとの積層体が、第１のゲート絶縁膜上に形成される。続いて、その積層体をマスクとして高耐圧トランジスタ形成領域の半導体層に第２導電型の第１の低濃度不純物領域が形成される。半導体層上の全面に第２の絶縁膜が形成された後、第２の絶縁膜および第１の絶縁膜に対して異方性エッチングが行われ、高耐圧トランジスタのゲート電極および低電圧駆動トランジスタ形成領域の導電膜が露出される。このとき、高耐圧トランジスタのゲート電極の側面に第２の絶縁膜からなる第１のサイドウォールスペーサが形成される。次いで、露出した導電膜の低電圧駆動トランジスタのゲート電極形成領域、および高耐圧トランジスタ形成領域を被覆する第２のマスクパターンが形成される。その第２のマスクパターンをエッチングマスクとして導電膜のエッチングを行うことにより、第２のゲート絶縁膜上に、低電圧駆動トランジスタのゲート電極が形成される。さらに、その低電圧駆動トランジスタのゲート電極をマスクとして低電圧駆動トランジスタ形成領域の半導体層に第２導電型の第２の低濃度不純物領域が形成される。その後、半導体層上の全面に第３の絶縁膜が形成され、その第３の絶縁膜に対して異方性エッチングが行われる。これにより、高耐圧トランジスタのゲート電極の側面および低電圧駆動トランジスタのゲート電極の側面に第２のサイドウォールスペーサが形成される。そして、第１サイドウォールスペーサ、第２のサイドウォールスペーサ、高耐圧トランジスタのゲート電極、および低電圧駆動トランジスタのゲート電極をマスクとして、高耐圧トランジスタ形成領域の半導体層、および低電圧駆動トランジスタ形成領域の半導体層に第２導電型の高濃度不純物領域が形成される。
【００１９】
また、本発明に係る第２の半導体装置の製造方法は、以下のようにして半導体装置を製造する。すなわち、まず、半導体層上の高耐圧トランジスタ形成領域に、第１のゲート絶縁膜が形成される。また、半導体層上の低電圧駆動トランジスタ形成領域に、第１のゲート絶縁膜と異なる膜厚を有する第２のゲート絶縁膜が形成される。第１および第２のゲート絶縁膜が形成された半導体層上の全面には導電膜が形成され、その導電膜上に第１の絶縁膜が形成される。第１の絶縁膜上には、高耐圧トランジスタのゲート電極形成領域および前記低電圧駆動トランジスタ形成領域を被覆する第１のマスクパターンが形成される。その第１のマスクパターンをエッチングマスクとして第１の絶縁膜および導電膜のエッチングが行われる。これにより、第１のゲート絶縁膜上に、導電膜のパターンからなる高耐圧トランジスタのゲート電極と当該ゲート電極を被覆する第１の絶縁膜のパターンとの積層体が形成される。続いて、その積層体をマスクとして高耐圧トランジスタ形成領域の半導体層に第２導電型の第１の低濃度不純物領域が形成される。半導体層上の全面に第２の絶縁膜が形成された後、第２の絶縁膜に対して異方性エッチングが行われ、高耐圧トランジスタのゲート電極上の第１の絶縁膜および低電圧駆動トランジスタ形成領域の第１の絶縁膜が露出される。このとき、高耐圧トランジスタのゲート電極の側面に第２の絶縁膜からなる第１のサイドウォールスペーサが形成される。次いで、高耐圧トランジスタのゲート電極および第１のサイドウォールスペーサをエッチングマスクとして第１の絶縁膜、第１のゲート絶縁膜、および半導体層のエッチングを行うことにより、高耐圧トランジスタのゲート電極および低電圧駆動トランジスタ形成領域の前記導電膜が露出される。このとき、高耐圧トランジスタのゲート電極および第１のサイドウォールスペーサで被覆されていない半導体層に溝部が形成される。この後、露出した導電膜の低電圧駆動トランジスタのゲート電極形成領域、および高耐圧トランジスタ形成領域を被覆する第２のマスクパターンが形成される。その第２のマスクパターンをエッチングマスクとして導電膜のエッチングを行うことにより、第２のゲート絶縁膜上に、低電圧駆動トランジスタのゲート電極が形成される。さらに、その低電圧駆動トランジスタのゲート電極をマスクとして低電圧駆動トランジスタ形成領域の半導体層に第２導電型の第２の低濃度不純物領域が形成される。その後、半導体層上の全面に第３の絶縁膜が形成され、その第３の絶縁膜に対して異方性エッチングが行われる。これにより、高耐圧トランジスタのゲート電極の側面および低電圧駆動トランジスタのゲート電極の側面に第２のサイドウォールスペーサが形成される。そして、第１サイドウォールスペーサ、第２のサイドウォールスペーサ、高耐圧トランジスタのゲート電極、および低電圧駆動トランジスタのゲート電極をマスクとして、高耐圧トランジスタ形成領域の半導体層、および低電圧駆動トランジスタ形成領域の半導体層に第２導電型の高濃度不純物領域が形成される。
【００２０】
一方、他の観点では、本発明は上記目的を達成する半導体装置を提供することができる。まず、本発明に係る第１の半導体装置は、半導体層の表面部に高耐圧トランジスタと低電圧駆動トランジスタとを備える。そして、本発明に係る半導体装置は、高耐圧トランジスタが、半導体層上に第１のゲート絶縁膜を介して形成されたゲート電極を備える。そのゲート電極の側面には、第１のサイドウォールスペーサが形成されている。その第１のサイドウォールスペーサの側面には、第２のサイドウォールスペーサが形成されている。また、高耐圧トランジスタのゲート電極の両側に位置する半導体層には、低濃度不純物領域が形成されている。さらに、高耐圧トランジスタのゲート電極の両側に位置する半導体層には、第２のサイドウォールスペーサに対して自己整合的に高濃度不純物領域が形成されている。一方、低電圧駆動トランジスタは、半導体層上に第２のゲート絶縁膜を介して形成されたゲート電極を備える。そのゲート電極の側面にはサイドウォールスペーサが形成されている。また、低電圧駆動トランジスタのゲート電極の両側に位置する半導体層には低濃度不純物領域が形成されている。さらに、低電圧駆動トランジスタのゲート電極の両側に位置する半導体層には、低電圧駆動トランジスタのサイドウォールスペーサに対して自己整合的に高濃度不純物領域が形成されている。
【００２１】
また、本発明に係る第２の半導体装置は、以下の構成を有している。すなわち、高耐圧トランジスタが、半導体層上に第１のゲート絶縁膜を介して形成されたゲート電極を備える。そのゲート電極の側面には第１のサイドウォールスペーサが形成されている。また、第１のサイドウォールスペーサの両側に位置する半導体層が掘り下げられた溝部が形成されている。第１のサイドウォールスペーサの側面と溝部の側面とにわたって第２のサイドウォールスペーサが形成されている。さらに、高耐圧トランジスタのゲート電極の両側に位置する半導体層、前記溝部のゲート電極側の側部、および前記溝部の底部にわたって低濃度不純物領域が連続的に形成されている。加えて、溝部の底部に位置する半導体層には、第２のサイドウォールスペーサに対して自己整合的に高濃度不純物領域が形成されている。一方、低電圧駆動トランジスタは、半導体層上に第２のゲート酸化膜を介して形成されたゲート電極を備える。そのゲート電極の側面にはサイドウォールスペーサが形成されている。また、低電圧駆動トランジスタのゲート電極の両側に位置する半導体層には低濃度不純物領域が形成されている。さらに、低電圧駆動トランジスタのゲート電極の両側に位置する半導体層には、低電圧駆動トランジスタのサイドウォールスペーサに対して自己整合的に高濃度不純物領域が形成されている。
【発明の効果】
【００２２】
本発明によれば、高耐圧トランジスタの低濃度不純物領域を形成する際に、ゲート電極が有意な膜厚の絶縁膜に被覆されており、不純物イオン注入時の実質的なゲート電極の膜厚が従来に比べて大きくなる。このため、微細な半導体装置の製造プロセスにおいても、高加速での不純物イオン注入が可能となり、低温の熱処理下においても所望の深さの低濃度不純物領域を容易に形成することができる。
【００２３】
また、本発明では、高耐圧トランジスタのゲート電極と低電圧駆動トランジスタのゲート電極を同一の導電膜から形成している。この場合、高耐圧トランジスタ形成領域へのイオンの注入後の熱処理により、低電圧駆動トランジスタ形成領域において、導電膜からのリン等の不純物の外方拡散や、導電膜の表面に予期せぬ酸化膜が形成されることに起因する電気特性の劣化が懸念される。しかしながら、本発明によれば、導電膜上を被覆する絶縁膜が堆積されているため、電気特性劣化の要因を抑制することが可能となる。この抑制効果は、導電膜を被覆する絶縁膜をシリコン窒化膜とすることでより高い効果が得られる。加えて、各トランジスタをそれぞれ異なる導電膜を加工して形成する場合に比べて工程数が減少し、低コストで半導体装置を製造できるという効果も得ることができる。
【００２４】
さらに、本発明では、低電圧駆動トランジスタのゲート電極形成時には高耐圧トランジスタ形成領域には被エッチング膜が存在しない。したがって、従来の技術で大きな課題となっていた高耐圧トランジスタのゲート電極の側面に導電膜が残存する可能性がない。このため、加工精度を損ねることなく微細なゲート寸法を有する低電圧駆動トランジスタを容易に形成することが可能となる。
【００２５】
以上の結果、電気的特性を劣化させることなく高性能な高耐圧トランジスタおよび低電圧駆動トランジスタを有する半導体装置を微細な製造プロセスにおいて製造することが可能となる。
【００２６】
加えて、本発明によれば、高耐圧トランジスタのゲート電極は、その側面に第１のサイドウォールスペーサと第２のサイドウォールスペーサとが順に積層された２層構造のサイドウォールスペーサを備えている。また、低電圧駆動トランジスタのゲート電極は、高耐圧トランジスタの第２のサイドウォールスペーサと同時に形成される第３のサイドウォールスペーサを備えている。このため、従来に比べて高耐圧トランジスタと低電圧駆動トランジスタの設計自由度が増し、各トランジスタの電気特性の最適化を容易に行うこともできる。
【００２７】
また、高耐圧トランジスタが溝部を備える本発明の構成によれば、上述した効果に加えて、より大きな耐圧を実現できるという効果を得ることができる。また、所望の耐圧を実現するための高耐圧トランジスタの占有面積を縮小できるため、半導体装置の低コスト化や高機能化を実現できる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して本発明の実施形態について説明する。以下の実施形態では、Ｎチャネル型の高耐圧トランジスタとＮチャネル型の低電圧駆動トランジスタを備える半導体装置として本発明を具体化している。なお、Ｐチャネル型の場合は、素子内の不純物領域の導電型を逆とすることで、以下の説明が同様に適用できる。
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の構造をその製造方法とともに図面を参照しながら説明する。図１から図３は、本実施形態に係る半導体装置の製造過程を示す工程断面図である。図１から図３において、図中左側が高耐圧トランジスタ形成領域３１であり、図中右側が低電圧駆動トランジスタ形成領域３２である。
【００３０】
本実施形態では、まず、図１（ａ）に示すように、Ｐ型のシリコン基板からなる半導体基板１上に、ＳＴＩ（Shallow Trench Isolation）やフィールド酸化膜等からなる素子分離絶縁膜２が形成される。半導体基板１の表面部において、高耐圧トランジスタ形成領域３１と低電圧駆動トランジスタ形成領域３２とは素子分離絶縁膜２により電気的に分離されている。素子分離絶縁膜２が形成された半導体基板１の全面には、高耐圧トランジスタ用のゲート絶縁膜３（第１の絶縁膜）が熱酸化法等により形成される。次いで、図１（ｂ）に示すように、高耐圧トランジスタ形成領域３１を被覆するレジストパターン２１が形成される。そのレジストパターン２１をエッチングマスクとしたエッチングにより、低電圧駆動トランジスタ形成領域３２のゲート絶縁膜３が除去される。有機溶剤等によりレジストパターン２１が除去された後、図１（ｃ）に示すように、熱酸化法等により、低電圧駆動トランジスタ形成領域３２に、３ｎｍ〜１０ｎｍ程度の膜厚を有する低電圧駆動トランジスタ用のゲート絶縁膜４（第２の絶縁膜）が形成される。このとき、ゲート絶縁膜３の膜厚は、ゲート絶縁膜４の成長に伴って増大する。なお、ゲート絶縁膜３は、当該処理により、２０ｎｍ〜５０ｎｍ程度の膜厚になる膜厚で、図１（ａ）に示す工程で堆積される。以上のようにして、高耐圧トランジスタ形成領域３１には相対的に膜厚の厚いシリコン酸化膜からなるゲート絶縁膜３が形成され、低電圧駆動トランジスタ形成領域３２には相対的に膜厚の薄いシリコン酸化膜からなるゲート絶縁膜４が形成される。
【００３１】
ゲート絶縁膜３およびゲート絶縁膜４が形成された半導体基板１上には、図１（ｄ）に示すように、１５０ｎｍ〜３５０ｎｍ程度の膜厚を有する導電性ポリシリコン膜からなる導電膜５が減圧ＣＶＤ法等により形成される。その導電膜５上には、膜厚が１５０ｎｍ〜３５０ｎｍ程度のシリコン窒化膜６（第１の絶縁膜）が減圧ＣＶＤ法等により形成される。
【００３２】
次に、図１（ｅ）に示すように、シリコン窒化膜６上に、高耐圧トランジスタのゲート電極形成領域および低電圧駆動トランジスタ形成領域３２を被覆するレジストパターン７（第１のマスクパターン）が公知のリソグラフィ技術により形成される。そのレジストパターン７をエッチングマスクとしてシリコン窒化膜６および導電膜５のエッチングが行われる。当該エッチングにより、図２（ａ）に示すように、高耐圧トランジスタのゲート電極９およびそのゲート電極９を被覆するシリコン窒化膜パターン８からなる積層体が形成される。当該エッチング処理は、例えば、ＳＦ6（六フッ化硫黄）ガスまたはＣＦ4（四フッ化炭素）ガス等をプロセスガスとしたドライエッチングにより行うことができる。なお、図２（ａ）は、エッチング処理後にレジストパターン７がアッシング等により除去された状態を示している。
【００３３】
レジストパターン７が除去された後、図２（ｂ）に示すように、上記積層体をマスクとして、リンイオン等のＮ型の不純物がイオン注入法等により高耐圧トランジスタ形成領域３１に導入される。当該イオン注入は、半導体基板１をイオン入射方向に垂直な面に対して所定のチルト角で配置した状態で、連続回転、あるいはマルチステップ回転させながら行われる（以下、斜入射注入という。）。注入条件は、例えば、加速エネルギーが７０ｋｅＶ〜１５０ｋｅＶ程度であり、ドーズ量が１×１０12ｃｍ-2〜１×１０14ｃｍ-2程度である。これにより、ゲート電極９（積層体）の両側に位置する半導体基板１に第１の低濃度不純物領域１０（以下、高耐圧ＬＤＤ（Lightly Doped Drain）領域１０という。）が形成される。本実施形態では、ゲート電極９上にシリコン窒化膜パターン８が形成されている。このため、比較的高い加速エネルギーを用いたイオン注入であっても、不純物イオンがゲート電極９を貫通して半導体基板１に入射することが防止される。この後、９００℃以上の高温で高耐圧ＬＤＤ領域１０の拡散が行われる。なお、上述のように、本実施形態では、高加速エネルギーでのイオン注入が可能であるため、比較的低温（あるいは、高温で短時間）の熱処理により、実用上問題のない深さに高耐圧ＬＤＤ領域１０を形成することができる。
【００３４】
高耐圧ＬＤＤ領域１０の形成が完了すると、図２（ｃ）に示すように、半導体基板１の全面にシリコン酸化膜１１（第２の絶縁膜）がＴＥＯＳを原料とした減圧ＣＶＤ法により堆積される。そして、アルゴンガス等をプロセスガスとした異方性ドライエッチングにより、シリコン酸化膜１１、シリコン窒化膜６およびシリコン窒化膜パターン８のエッチングが行われる。当該エッチングにより、図２（ｄ）に示すように、ゲート電極９の側面に幅が１００ｎｍ〜２００ｎｍ程度のサイドウォールスペーサ１２（第１のサイドウォールスペーサ）が形成される。なお、エッチング完了時に、低電圧駆動トランジスタ形成領域３２では、導電膜５が露出している。また、高耐圧トランジスタ形成領域３１では、ゲート電極９およびゲート電極９の両側に位置する半導体基板１が露出している。
【００３５】
続いて、図２（ｅ）に示すように、低電圧駆動トランジスタのゲート形成領域および高耐圧トランジスタ形成領域３１を被覆するレジストパターン１３（第２のマスクパターン）が公知のリソグラフィ技術により形成される。そのレジストパターン１３をエッチングマスクとして導電膜５のエッチングが行われる。当該エッチングにより図３（ａ）に示すように、低電圧駆動トランジスタのゲート電極１４が形成される。例えば、当該エッチング処理は、ＳＦ6ガス、ＣＦ4ガス、またはＣｌ2（塩素）ガス等をプロセスガスとしたドライエッチングにより行うことができる。なお、図３（ａ）は、エッチング処理後にレジストパターン１３がアッシング等により除去された状態を示している。
【００３６】
このように、本実施形態では、ゲート電極１４を形成するエッチングにおいて、高耐圧トランジスタ形成領域３１に被エッチング膜である導電膜５が存在していない。このため、ゲート電極９の側面に導電膜５のエッチング残渣は生じることがない。したがって、導電膜５の残留を避けるためにオーバエッチング等を行う必要がなく、微細なゲート電極１４を精度よく加工することができる。また、本実施形態では、高耐圧トランジスタのゲート電極と低電圧駆動トランジスタのゲート電極とを同一の導電膜により形成している。従来、同一の導電膜によりゲート電極を形成した場合、上述のような高耐圧トランジスタの低濃度不純物領域１０に対して熱拡散処理を行うと、低電圧駆動トランジスタの電気特性が劣化する可能性があった。この電気特性の劣化は、低電圧駆動トランジスタ形成領域３２において、導電膜（ポリシリコン膜）に含まれるリンの外方拡散や、導電膜（ポリシリコン膜）の表面に予期せぬ酸化膜が形成されることに起因する。しかしながら、本実施形態では、ポリシリコン膜からなる導電膜５上にシリコン窒化膜６が堆積されているため、このような電気特性の劣化が抑制される。
【００３７】
レジストパターン１３が除去された後、図３（ｂ）に示すように、高耐圧トランジスタ形成領域３１を被覆するレジストパターン１５がリソグラフィ技術により形成される。そして、レジストパターン１５およびゲート電極１４をマスクとして、リンイオン等のＮ型の不純物がイオン注入法等により低電圧駆動トランジスタ形成領域３１に導入される。これにより、ゲート電極１４の両側に位置する半導体基板１に第２の低濃度不純物領域１６（以下、低電圧ＬＤＤ領域１６という。）が形成される。なお、当該イオン注入は、上述の高耐圧トランジスタに対するイオン注入と同様に斜入射注入により行われる。当該イオン注入は、例えば、加速エネルギー１０ｋｅＶ〜３０ｋｅＶ程度、注入ドーズ量１×１０13ｃｍ-2〜１×１０14ｃｍ-2程度の条件でイオン注入を行うことができる。
【００３８】
低電圧ＬＤＤ領域１６の形成が完了すると、図３（ｃ）に示すように、高耐圧トランジスタ形成領域３１上のレジストパターン１５が除去される。その後、半導体基板１の全面にＴＥＯＳを原料とした減圧ＣＶＤ法によりシリコン酸化膜１７（第３の絶縁膜）が堆積される。そして、アルゴンガス等をプロセスガスとした異方性ドライエッチングにより、シリコン酸化膜１７のエッチングが行われる。当該エッチングにより、図３（ｄ）に示すように、ゲート電極９のサイドウォールスペーサ１２の側面に幅が５０ｎｍ〜１００ｎｍ程度のサイドウォールスペーサ１８ａ（第２のサイドウォールスペーサ）が形成される。同時に、ゲート電極１４の側面には、幅が５０ｎｍ〜１００ｎｍ程度のサイドウォールスペーサ１８ｂ（第２のサイドウォールスペーサ）が形成される。
【００３９】
この状況下で、図３（ｅ）に示すように、ゲート電極９、１４およびサイドウォールスペーサ１２、１８ａ、１８ｂをマスクとして、ヒ素イオン等のＮ型の不純物が高耐圧トランジスタ形成領域３１と低耐圧駆動トランジスタ形成領域３２に導入される。当該イオン注入は、半導体基板１をチルト角０度で配置した状態で行っている。注入条件は、例えば、加速エネルギーが２０ｋｅＶ〜５０ｋｅＶ程度であり、ドーズ量が１×１０15ｃｍ-2以上である。これにより、ゲート電極９の両側に位置する半導体基板１にソース・ドレイン領域として機能する高濃度不純物領域１９（第３の不純物領域）がサイドウォールスペーサ１８ａに対して自己整合的に形成される。同様に、ゲート電極１４の両側に位置する半導体基板１にソース・ドレイン領域として機能する高濃度不純物領域１９がサイドウォールスペーサ１８ｂに対して自己整合的に形成される。
【００４０】
この後、当該高濃度不純物領域１９に、オーミックコンタクトを構成する金属からなるソース電極およびドレイン電極が形成され、高耐圧トランジスタおよび低電圧駆動トランジスタが完成する。なお、半導体基板上に層間絶縁膜や配線層等を形成する以降の工程は、公知の半導体装置の製造方法と同様であるため、ここでの説明は省略する。
【００４１】
以上説明したように、本実施形態における半導体装置の製造方法では、高耐圧ＬＤＤ領域１０を形成するイオン注入を行う際に、ゲート電極９上に有意な膜厚の絶縁膜（シリコン窒化膜８）が形成される。このため、当該イオン注入時の実質的なゲート電極の膜厚が３００ｎｍ〜７００ｎｍと大幅に厚くなる。したがって、比較的高加速エネルギーで不純物のイオン注入を行うことができ、比較的低温の熱処理によっても所望の拡散深さの低濃度不純物領域を容易に形成することができる。また、高耐圧トランジスタおよび低電圧駆動トランジスタのゲート電極を同一の導電膜から形成するにもかかわらず、電気特性を劣化させることがない。さらに、微細なゲート寸法を有する低電圧駆動トランジスタのゲート電極１４を精度よく形成することができる。したがって、微細な素子パターンを有する高耐圧トランジスタおよび低電圧駆動トランジスタを同一の半導体基板上に安定して製造することができる。
【００４２】
また、本実施形態の半導体装置では、高耐圧トランジスタと低電圧駆動トランジスタとに、それぞれ異なる幅を有するサイドウォールスペーサが形成される。すなわち、高耐圧トランジスタと低電圧駆動トランジスタとで、ゲート電極とソース・ドレイン領域（高濃度不純物領域）との間隔が異なっている。例えば、低電圧駆動トランジスタにおいては、サイドウォールスペーサ１８ｂの幅を独立して設定することで、電流駆動能力をはじめとする電気的特性の最適化を容易に行うことができる。このとき、高耐圧トランジスタでは、サイドウォールスペーサ１２の幅を大きくすることにより、高耐圧化を実現することができる。したがって、高耐圧トランジスタと低電圧駆動トランジスタとを、要求される電気的特性に応じて独立して最適化することができる。
【００４３】
加えて、高耐圧トランジスタと低電圧駆動トランジスタを同一の導電膜５を加工することにより形成するため、別々に堆積した導電膜を加工することによりゲート電極を形成する場合に比べて、低コストで半導体装置を製造することができる。
【００４４】
なお、上述の事例では、高耐圧ＬＤＤ領域１０の不純物濃度は５×１０17ｃｍ-3〜５×１０18ｃｍ-3程度、低電圧ＬＤＤ領域１６の不純物濃度は５×１０18ｃｍ-3〜５×１０19ｃｍ-3程度、高濃度不純物領域１９の不純物濃度は５×１０19ｃｍ-3〜５×１０20ｃｍ-3程度に設定されるのが適当である。
【００４５】
ところで、上記では、導電膜５上に堆積する第１の絶縁膜が単層のシリコン窒化膜６である事例について説明したが、第１の絶縁膜を多層膜としてもよい。例えば、導電膜５とシリコン窒化膜６との間に膜厚が１０ｎｍ〜２０ｎｍ程度のシリコン酸化膜を堆積することができる。この場合、シリコン酸化膜は、サイドウォールスペーサ１２を形成する工程（図２（ｄ））において、ストッパ膜として機能する。すなわち、当該エッチング工程における被エッチング膜であるシリコン窒化膜６とのエッチング選択比を確保できる絶縁膜を設けることにより、導電膜５の膜厚減少を最小限に留めることができる。
【００４６】
また、低電圧ＬＤＤ領域１６を形成するイオン注入工程（図３（ｂ））において、高耐圧トランジスタ形成領域３１にレジストパターン１５を形成することなくイオン注入を行ってもよい。この場合、高耐圧ＬＤＤ領域は、ゲート電極９に対して自己整合的に形成された第１の不純物領域と、サイドウォールスペーサ１２に対して自己整合的に形成された第２の不純物領域とにより構成される。ここで、第２の不純物領域の濃度は、第１の不純物領域の濃度よりも高濃度に形成することが好ましい。この場合、高耐圧ＬＤＤ領域の不純物濃度が段階的に変化する構造となるため、高耐圧トランジスタの動作時に高濃度不純物領域と高耐圧ＬＤＤ領域との間に生じる電界集中を緩和させることができる。したがって、工程数を増加させることなく、高耐圧トランジスタをより高耐圧化することができる。
【００４７】
（第２の実施形態）
続いて、本発明の第２の実施形態に係る半導体装置の構造をその製造過程とともに図面を参照しながら説明する。図４および図５は、本実施形態に係る半導体装置の製造過程を示す工程断面図である。図１から図３と同様に、図４および図５において、図中左側が高耐圧トランジスタ形成領域３１であり、図中右側が低電圧駆動トランジスタ形成領域３２である。
【００４８】
本実施形態では、第１の実施形態にて、図１（ａ）〜図１（ｅ）、図２（ａ）、（ｂ）を用いて説明した工程と同一の工程を経て、図４（ａ）に示すように、高耐圧トランジスタ形成領域３１に高耐圧ＬＤＤ領域１０（第１の低濃度不純物領域）が形成される。したがって、高耐圧トランジスタ領域３１には、ゲート絶縁膜３を介して高耐圧トランジスタのゲート電極９が形成されており、そのゲート電極９上にシリコン窒化膜パターン８が形成されている。また、低電圧駆動トランジスタ形成領域３２には、導電膜５およびシリコン窒化膜６がゲート絶縁膜４上に形成さている。
【００４９】
高耐圧ＬＤＤ領域１０が形成された後、図４（ｂ）に示すように、半導体基板１の全面にシリコン酸化膜１１（第２の絶縁膜）がＴＥＯＳを原料とした減圧ＣＶＤ法により堆積される。そして、アルゴンガス等をプロセスガスとした異方性ドライエッチングにより、シリコン酸化膜１１のエッチングが行われる。当該エッチングにより、図４（ｃ）に示すように、ゲート電極９とシリコン窒化膜パターン８との積層体の側面に幅が１００ｎｍ〜２００ｎｍ程度のサイドウォールスペーサ１２（第１のサイドウォールスペーサ）が形成される。なお、本実施形態では、異方性エッチング完了時に、低電圧駆動トランジスタ形成領域３２では、シリコン窒化膜６が露出している。また、高耐圧トランジスタ形成領域３１では、シリコン窒化膜パターン８およびゲート電極９の両側に位置する半導体基板１が露出している。
【００５０】
続いて、図４（ｄ）に示すように、ＳＦ6ガスまたはＣＦ4ガス等をプロセスガスとしたドライエッチングにより、シリコン窒化膜６およびシリコン窒化膜パターン８が除去される。当該エッチングにより、高耐圧トランジスタ領域３１に露出した半導体基板１（ゲート電極９およびサイドウォールスペーサ１２に被覆されていない領域）もエッチングされ、サイドウォールスペーサ１２の両側に位置する半導体基板に溝部２０が形成される。なお、溝部２０の深さは、高耐圧トランジスタと隣接する他の素子とが電気的分離された状態とするため、素子分離絶縁膜２の底面より浅い位置であることが好ましい。また、高耐圧ＬＤＤ領域１０が、溝部２０の形成により完全に除去されることのない深さに形成されていることはいうまでもない。
【００５１】
続いて、図４（ｅ）に示すように、低電圧駆動トランジスタのゲート形成領域および高耐圧トランジスタ形成領域３１を被覆するレジストパターン１３（第２のマスクパターン）が公知のリソグラフィ技術により形成される。そのレジストパターン１３をエッチングマスクとして、ＳＦ6ガス、ＣＦ4ガス、またはＣｌ2ガス等をプロセスガスとしたドライエッチングにより導電膜５のエッチングが行われる。当該エッチングにより図５（ａ）に示すように、低電圧駆動トランジスタのゲート電極１４が形成される。なお、図５（ａ）は、エッチング処理後にレジストパターン１３がアッシング等により除去された状態を示している。
【００５２】
レジストパターン１３が除去された後、図５（ｂ）に示すように、高耐圧トランジスタ形成領域３１を被覆するレジストパターン１５がリソグラフィ技術により形成される。そして、レジストパターン１５およびゲート電極１４をマスクとして、リンイオン等のＮ型の不純物がイオン注入法等により低電圧駆動トランジスタ形成領域３２に導入される。これにより、ゲート電極１４の両側に位置する半導体基板１に低電圧ＬＤＤ領域１６（第２の低濃度不純物領域）が形成される。なお、当該イオン注入は、第１の実施形態に例示した注入条件で行うことができる。
【００５３】
高耐圧トランジスタ形成領域３１上のレジストパターン１５が除去された後、半導体基板１の全面にＴＥＯＳを原料とした減圧ＣＶＤ法によりシリコン酸化膜１７（第３の絶縁膜）が堆積される（図５（ｃ））。そして、アルゴンガス等をプロセスガスとした異方性ドライエッチングにより、シリコン酸化膜１７のエッチングが行われる。当該エッチングにより、図５（ｄ）に示すように、ゲート電極９のサイドウォールスペーサ１２の側面および溝部２０の側面に幅が５０ｎｍ〜１００ｎｍ程度のサイドウォールスペーサ１８ａ（第２のサイドウォールスペーサ）が形成される。同時に、ゲート電極１４の側面には、幅が５０ｎｍ〜１００ｎｍ程度のサイドウォールスペーサ１８ｂ（第２のサイドウォールスペーサ）が形成される。また、当該エッチングにより、シリコン窒化膜６をエッチング除去した際（図４（ｄ））に形成された、ゲート電極９上面より上方に突出したサイドウォールスペーサ１２の突部もエッチング除去される。
【００５４】
この状況下で、図５（ｅ）に示すように、ゲート電極９、１４およびサイドウォールスペーサ１２、１８ａ、１８ｂをマスクとして、ヒ素イオン等のＮ型の不純物が高耐圧トランジスタ形成領域３１と低耐圧駆動トランジスタ形成領域３２に導入される。当該イオン注入は、第１の実施形態にて例示した注入条件により行うことができる。これにより、溝部２０の底面にソース・ドレイン領域として機能する高濃度不純物領域１９がサイドウォールスペーサ１８ａに対して自己整合的に形成される。同様に、ゲート電極１４の両側に位置する半導体基板１にソース・ドレイン領域として機能する高濃度不純物領域１９がサイドウォールスペーサ１８ｂに対して自己整合的に形成される。
【００５５】
この後、当該高濃度不純物領域１９に、オーミックコンタクトを構成する金属からなるソース電極およびドレイン電極が形成され、高耐圧トランジスタおよび低電圧駆動トランジスタが完成する。なお、半導体基板上に層間絶縁膜や配線層等を形成する以降の工程は、公知の半導体装置の製造方法と同様であるため、ここでの説明は省略する。
【００５６】
なお、本事例では、高耐圧ＬＤＤ領域１０の不純物濃度は５×１０17ｃｍ-3〜５×１０18ｃｍ-3程度、低電圧ＬＤＤ領域１６の不純物濃度は５×１０18ｃｍ-3〜５×１０19ｃｍ-3程度、高濃度不純物領域１９の不純物濃度は５×１０19ｃｍ-3〜５×１０20ｃｍ-3程度に設定されるのが適当である。
【００５７】
以上説明したように、本実施形態では、高耐圧トランジスタが、第１のサイドウォールスペーサ１２の両側において、半導体基板１が掘り下げられて形成された溝部２０を備えている。また、第１のサイドウォールスペーサ１２の側面と溝部２０の側面とにわたって第２のサイドウォールスペーサ１８ａが形成され、溝部２０の底面に、第２のサイドウォールスペーサ１８ａに対して自己整合的に高濃度不純物領域１９が形成されている。このため、第１の実施形態に比べて、高耐圧トランジスタの実質的なサイドウォールスペーサの幅が溝部２０の深さだけ大きくなるため、より高い耐圧を有する高耐圧トランジスタを形成することができる。また、第１の実施形態と同程度の耐圧を有する高耐圧トランジスタを形成する場合には、高耐圧トランジスタをより小さく形成することができる。したがって、従来と同等の機能を有する半導体装置をより低コストで製造することできる。また、従来と同等のチップサイズの半導体装置であれば、多出力化等の高機能化を図ることができる。なお、本実施形態が第１の実施形態にて説明した効果を有することは勿論である。
【００５８】
また、本実施形態においても、導電膜５上に形成される第１の絶縁膜を、エッチング選択比を確保できる異なる絶縁膜からなる多層膜とすることにより、溝部２０を形成するエッチング工程における導電膜５の膜厚減少を最小限に留めることができる。さらに、低電圧ＬＤＤ領域１６を形成工程において、レジストパターン１５を形成することなくイオン注入を行うことにより、工程数を増加させることなく、高耐圧トランジスタをより高耐圧化することができる。
【００５９】
なお、上述の実施形態は具体例を示したものであり、本発明の技術的範囲を限定するものではない。本発明は、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上記では、Ｐ型の半導体基板上に各トランジスタを形成したが、Ｎ型の半導体基板に形成されたＰ型のウエル上に各トランジスタを形成してもよい。また、高耐圧トランジスタ形成領域と低電圧駆動トランジスタ形成領域に異なる膜厚を有するゲート絶縁膜を上述の方法により形成することは必須ではなく、任意の方法により形成することができる。また、導電膜、および絶縁膜の材質は、上述の材質に限定されるものではなく、上述のプロセスを実現可能な任意の材質を使用することができる。加えて、上記実施形態で例示した、半導体装置の形成プロセスは、公知の等価なプロセスで置換可能であることは勿論である。
【産業上の利用可能性】
【００６０】
本発明は、本発明は液晶パネル駆動用ＬＳＩ等に代表される、高耐圧トランジスタを搭載した半導体装置およびその製造方法における、性能向上および製造コスト削減等に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態における半導体装置の製造方法を示す工程断面図
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す工程断面図
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す工程断面図
【図４】本発明の第２の実施形態における半導体装置の製造方法を示す工程断面図
【図５】本発明の第２の実施形態における半導体装置の製造方法を示す工程断面図
【図６】従来の半導体装置の製造方法を示す工程断面図
【図７】従来の半導体装置の製造方法を示す工程断面図
【図８】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
【００６２】
１  半導体基板
２  素子分離絶縁膜
３  高耐圧トランジスタのゲート絶縁膜（第１のゲート絶縁膜）
４  低電圧駆動トランジスタのゲート絶縁膜（第２のゲート絶縁膜）
５  導電膜
６  シリコン窒化膜（第１の絶縁膜）
７、１３、１５  レジストパターン
９  高耐圧トランジスタのゲート電極
１０  高耐圧ＬＤＤ領域（第１の低濃度不純物領域）
１１  シリコン酸化膜（第２の絶縁膜）
１２  サイドウォールスペーサ（第１のサイドウォールスペーサ）
１４  低電圧駆動トランジスタのゲート電極
１６  低電圧ＬＤＤ領域（第２の低濃度不純物領域）
１７  シリコン酸化膜（第３の絶縁膜）
１８ａ  サイドウォールスペーサ（第２のサイドウォールスペーサ）
１８ｂ  サイドウォールスペーサ
１９  ソース・ドレイン領域（高濃度不純物領域）
２０  溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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