(57)【要約】      （修正有）【課題】回路図とレイアウトの一致検証において、寄生成分を適切に取り扱う。【解決手段】半導体装置の設計方法は、電気素子を含む回路図を作成するステップと、電気素子の構造を表す実レイアウトパターンを含むレイアウトデータを作成するステップと、レイアウトパターンにより実現される電気素子の所定の電気特性値を、シミュレーション若しくは実測の少なくとも一方により求めるステップと、求められた電気特性値を表す擬似レイアウトパターンをレイアウトデータに追加するステップと、レイアウトデータが回路図を実現しているか否かを、ＬＶＳ（Ｌａｙｏｕｔ  ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）ツールで検証するステップとを有し、ＬＶＳツールが、擬似レイアウトパターンを用いて電気特性値を算出することを特徴とする。【選択図】図８Ｂ
2007316801.tif 000002
【特許請求の範囲】
【請求項１】
電気素子を有する半導体装置の製造に用いられるレイアウトデータであって、
前記電気素子の構造を表す実レイアウトパターンと、
前記電気素子の電気特性値の算出に用いられる擬似レイアウトパターンと、
を有することを特徴とするレイアウトデータ。
【請求項２】
前記擬似レイアウトパターンの面積が前記電気素子の電気特性値の算出に用いられることを特徴とする請求項１に記載のレイアウトデータ。
【請求項３】
前記擬似レイアウトパターンの面積自体が前記電気特性値を表すこと、を特徴とする請求項２に記載のレイアウトデータ。
【請求項４】
前記実レイアウトパターンの面積と前記擬似レイアウトパターンの面積との差が、前記電気特性値の算出に用いられることを特徴とする請求項２に記載のレイアウトデータ。
【請求項５】
前記擬似レイアウトパターンの外周長が前記電気素子の電気特性値の算出に用いられることを特徴とする請求項１に記載のレイアウトデータ。
【請求項６】
前記擬似レイアウトパターンの外周長自体が前記電気特性値を表すこと、を特徴とする請求項５に記載のレイアウトデータ。
【請求項７】
前記実レイアウトパターンの外周長と前記擬似レイアウトパターンの外周長との差が前記電気特性値の算出に用いられることを特徴とする請求項５に記載のレイアウトデータ。
【請求項８】
前記電気素子が前記半導体装置内に形成される配線の寄生効果により前記電気特性値を実現するものであること、を特徴とする請求項１ないし請求項７のいずれか一に記載のレイアウトデータ。
【請求項９】
前記電気素子が前記配線間の寄生容量を用いたキャパシタであること、を特徴とする請求項８に記載のレイアウトデータ。
【請求項１０】
前記電気素子が前記配線を用いたインダクタであることを特徴とする請求項８に記載のレイアウトデータ。
【請求項１１】
電気素子を含む回路図を作成するステップと、
前記電気素子の構造を表す実レイアウトパターンを含むレイアウトデータを作成するステップと、
前記レイアウトパターンにより実現される前記電気素子の所定の電気特性値を、シミュレーション若しくは実測の少なくとも一方により求めるステップと、
求められた前記電気特性値を表す擬似レイアウトパターンを前記レイアウトデータに追加するステップと、
前記レイアウトデータが前記回路図を実現しているか否かを、ＬＶＳ（Ｌａｙｏｕｔ  ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）ツールで検証するステップと、
を有し、
前記ＬＶＳツールが、前記擬似レイアウトパターンを用いて前記電気特性値を算出すること、
を特徴とする半導体装置の設計方法。
【請求項１２】
前記ＬＶＳツールが、前記実レイアウトパターンと前記擬似レイアウトパターンの両方を用いて前記電気特性値を算出することを特徴とする請求項１１に記載の半導体装置の設計方法。
【請求項１３】
前記ＬＶＳツールが、前記実レイアウトパターンの面積と前記擬似レイアウトパターンの面積の差を計算することにより、前記電気特性値を算出することを特徴とする請求項１２に記載の半導体装置の設計方法。
【請求項１４】
前記ＬＶＳツールが、前記実レイアウトパターンの外周長と前記擬似レイアウトパターンの外周長との差を計算することにより、前記電気特性値を算出することを特徴とする請求項１２に記載の半導体装置の設計方法。
【請求項１５】
前記電気素子が、前記半導体装置内に形成される配線の寄生効果により前記電気特性値を実現するものであること、を特徴とする請求項１１ないし請求項１４のいずれか一に記載の半導体装置の設計方法。
【請求項１６】
前記回路図を作成するステップにおいて、
素子として利用する寄生成分を分離するステップを有し、
前記実レイアウトパターンには前記素子として利用する寄生成分が登録されること、を特徴とする請求項１１ないし請求項１５のいずれか一に記載の半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩに例示される半導体装置の回路検証に関する。本発明は特に、半導体素子の回路検証における寄生成分の取り扱いに関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）に例示される半導体装置の設計において、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）が用いられている。ＣＡＤにおいては、複数のレイアウト層が定義される。設計者は、それらコンピュータ上に定義された複数のレイアウト層に所望の構造を配置することによって、設計された回路図を実現するためのレイアウトデータをコンピュータ上に生成する。一つのレイアウト層には、同一の物理層に形成される構造に関連するデータが含まれる。
【０００３】
生成されたレイアウトデータは、例えば電子ビーム描画装置によって読み込まれる。電子ビーム描画装置は、読み込んだレイアウトデータを用いて、リソグラフィで用いられるマスクパターンを有するレチクルを製造する。
【０００４】
半導体装置の設計において、回路図とレイアウトの一致検証及び設計された回路の動作検証が実行される。こうした検証は、寄生容量、寄生抵抗、寄生インダクタなどの寄生成分を含んで行われることが望まれる。
【０００５】
寄生成分は、次のように取り扱われる。設計者は、素子を構成する構造のレイアウトを作成するとき、その構造をコンピュータに一つの素子として認識させるための領域を示す認識層を指定し、レイアウトに登録する。この認識層は、素子が製造される際、シリコン上に形成されるパターンには反映されず無視される。即ち、専らＬＶＳツールに素子として認識させる領域を定義するためのデータである。ＬＶＳツールは、その認識層に登録された領域を素子として認識する。この認識層により、ＬＶＳツールは寄生素子を認識することができる。寄生素子の寄生値は、ＬＶＳルールに定義された計算式を用いて自動的に計算される。寄生値を計算するために、この寄生値の計算式には、実際にシリコン上に形成される構造において決まる値が代入される。
【０００６】
認識層により寄生素子を認識することにより、回路図とレイアウトの一致検証が自動的に行われる。図１を参照して、その一致検証について説明する。図１は、トランジスタ、寄生容量素子、寄生インダクタ素子及び寄生抵抗素子が直列に接続された回路を示す。図１（ａ）は回路図、図１（ｂ）はレイアウト図である。この回路図とレイアウト図の一致を確認するのがＬＶＳ検証である。
【０００７】
ＬＶＳ検証において検証されるべきものは、第一に、レイアウトにおける素子の各端子の接続が回路図と一致していることの確認である。第二に、レイアウトにおける素子の寄生値が回路図と一致していることの確認である。したがって、回路図に記載されている素子寄生値（図１（ａ）のｃ１，ｃ２，ｌ１，ｒ１）と、レイアウトからＬＶＳツールが自動で取得する素子寄生値（図１（ｂ）のｃ１´，ｃ２´，ｌ１´，ｒ１´）が一致していることが、検証をパスする条件の一つとなる。
【０００８】
特許文献１には、寄生素子を取り扱う集積回路設計装置が記載されている。図２は、特許文献１に記載されている集積回路設計装置の構成を示すブロック図である。設計部１０によって所望の回路図６１が作成される。この作成の際、寄生素子のシンボルが回路に付加される。シミュレーション部２１によって論理シミュレーションが行われる。寄生素子抽出部３０は、回路図６１に対応するレイアウト図６２から寄生素子を抽出する。ＬＶＳ部４０は、レイアウト図６２と回路図６１とを参照して、レイアウトパタンによって実現されている回路と元の回路図６１とのマッチングを行うことによってレイアウトの適切性を判定する。バックアノテーション部５０は、回路図６１に記載されている寄生素子の寄生値（実寄生値）を算出し、算出された寄生値を属性情報として回路図６１に追加する。シミュレーション部２１は、実寄生値がセットされた回路図６１を用いて実配線シミュレーションを行う。
【特許文献１】特開平１１‐１７５５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図３を参照して、一般的な寄生素子のレイアウト方法の例を説明する。特に、ＬＶＳ（Ｌａｙｏｕｔ  ｖｅｒｓｕｓ  ｓｃｈｅｍａｔｉｃｓ）検証部分について説明する。図３には、配線として用いられる導体が櫛型に配置され、櫛の間に発生する寄生容量が寄生素子として用いられる回路の例が示されている。この回路のレイアウトデータにおいて、コンピュータに素子を認識させるための認識層である寄生素子認識層が設定される。
【００１０】
図３に示された例において、櫛型寄生配線容量の容量値の寄生値は、単純には次の式で示される。
容量値（寄生値）＝（櫛歯の数−１）×櫛歯の長さ×単位容量
【００１１】
上記式によって計算された寄生成分の容量には、実際の容量に対して、以下に示す誤差が含まれる。第一に、寄生成分は、同一のメタル層の櫛同士の間だけではなく、上下のメタル層の間にも発生する。第二に、最外周の櫛同士の回り込みによる寄生成分が存在する。これらの寄生成分は、ＬＶＳルールには表現されない。なぜならＬＶＳにおいてはレイアウト層の長さや面積などの平面データのみが用いられ、回り込みによる寄生成分などの３次元的な電磁界成分を考慮に入れた計算は行われないためである。
【００１２】
こうした理由により、例えば図１（ｂ）に示されるレイアウトにおける寄生素子値（ｃ１´，ｃ２´，ｌ１´，ｒ１´）は誤差を含む。この誤差があるために、回路図に記載されている素子寄生値（図１（ａ）におけるｃ１，ｃ２，ｌ１，ｒ１）と一致しない。そのため、単純な一致照合では検証をパスさせることができないという問題が生じる。
【００１３】
この問題に対して従来、以下の二種類の解決方法が使用されている。
第一の方法：ＬＶＳ検証時に、回路図に対する容量値の許容誤差が設定される。レイアウトと回路図の誤差がその許容誤差の範囲内であれば検証が成功したと判定される。
第二の方法：二種類の回路図、すなわち回路検証用回路図とＬＶＳ用回路図が用意される。回路検証用回路図には、実際に使用される容量値が設定される。ＬＶＳ用回路図には、ＬＶＳで取得される容量値が設定される。ＬＶＳ検証はＬＶＳ用回路図を用いて行われる。
【００１４】
上記の第一の方法においては、誤差が許容されることにより、以下に例示するような別種の課題が生じる。図１（ａ）において、回路は２つのキャパシタＣ１，Ｃ２を含む。たとえばＬＶＳの許容誤差が１０パーセントに設定されると、この２つのキャパシタの容量値の差が１０パーセント以下であった場合に、キャパシタＣ１，Ｃ２の配置の順序が識別できない。図１（ａ）においてｃ１として回路に示されているキャパシタンスを１００ｐＦとし、図１（ｂ）のレイアウトにおけるｃ１´としてＬＶＳが計算するキャパシタンスが９０ｐＦであったとする。この場合、ＬＶＳ検証をパスさせるためには、１０％の誤差をＬＶＳ検証時に許容誤差として設定する必要がある。このときキャパシタＣ２の容量値が９０ｐＦ、ｃ２´としてレイアウトからＬＶＳが計算するキャパシタンスが９５ｐＦだったとする。ＬＶＳは、Ｃ１とＣ２が誤って入れ替わってレイアウトされていた場合、その誤りを検出することができない。
【００１５】
更に、回路中、全ての寄生素子において誤差が許容できるとは限らない。また、複数の寄生素子が使われる場合、回路中で許容される誤差に差がある場合がある。その場合には、許容される誤差の設定が異なる複数回ＬＶＳ検証が要求され、工程数が増加する。
【００１６】
上記の第二の方法は、２つの回路図が用意されるため、２つの回路図の管理をしなければならない。その結果、管理が煩雑になり、工数が増加する。また、ＬＶＳ検証用の回路には、ＬＶＳツールで抽出される容量値が外挿されている。これは、寄生値そのものの検証は行われていないことを意味する。
【００１７】
特許文献１に記載の技術においても、寄生素子抽出部３０で抽出された寄生素子をＬＶＳ部４０に入力する際に、ＬＶＳ用のツールでは、寄生素子の寄生値が正確に抽出されない。そのため、特許文献１においては、一旦、仮寄生値を回路に入力し、仮配線シミュレーションを行っている。すなわち、仮寄生値と、それを反映した回路図とレイアウト図を用いてＬＶＳ検証が行われた後に、バックアノテーション部５０ではじめて寄生素子と、素子として使用されない寄生成分の実寄生値が計算される。計算された実寄生値は、回路図６１の仮寄生値と自動的に置換され、その回路図６１を用いて実配線シミュレーションが行われる。この方法では、バックアノテーション部６１の処理を一度行った後で寄生素子の寄生値の妥当性の検証が行われるため、寄生値が不適切だった場合に回路修正のタイミングが遅くなる。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１９】
本発明によるレイアウトデータは、電気素子を有する半導体装置の製造に用いられるレイアウトデータであって、電気素子の構造を表す実レイアウトパターン（７２）と、電気素子の電気特性値の算出に用いられる擬似レイアウトパターン（７４、７６）と、を有することを特徴とする。
【００２０】
本発明による半導体装置の設計方法は、電気素子を含む回路図（１１）を作成するステップ（１０）と、電気素子の構造を表す実レイアウトパターンを含むレイアウトデータ（１５）を作成するステップ（１３）と、レイアウトパターンにより実現される電気素子の所定の電気特性値を、シミュレーション若しくは実測の少なくとも一方により求めるステップ（Ｓ２４）と、求められた電気特性値を表す擬似レイアウトパターンをレイアウトデータに追加するステップ（Ｓ２６）と、レイアウトデータが回路図を実現しているか否かを、ＬＶＳ（Ｌａｙｏｕｔ  ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）ツールで検証するステップ（Ｓ２７）と、を有し、ＬＶＳツールが、擬似レイアウトパターンを用いて電気特性値を算出すること、を特徴とする。
【発明の効果】
【００２１】
本発明によれば、寄生成分を含めた検証において、寄生素子と素子として使用されない部分とが分離して設定されることにより、寄生素子部分の寄生値について評価の早い段階において実寄生値を用いて評価することが可能である。その結果として、ＬＶＳ検証のフローが簡潔であり、誤差が抑制される。また、寄生素子の問題が早期に発見され、設計の後戻りが少なくなる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。図４は、集積回路設計の検証フローを示すブロック図である。この検証フローは、コンピュータによって実行される動作を示す。図４に描かれたブロックの内、設計部１０、素子定義部１２、レイアウトツール１３、ＬＶＳ１６、ＤＲＣ１６´、仮シミュレーション１７、寄生成分値算出部１８及び実シミュレーション２０は、それぞれ記憶装置に格納されるプログラムによって実現される。これらのプログラムはコンピュータによって実行されるべき工程を記述しており、演算制御装置はこれらのプログラムを読み取ってそれらの工程を実行する。回路図１１、回路図１４、レイアウト図１５及び実シミュレーション用回路図１９は記憶装置に格納されるデータであり、演算制御装置によってアクセスされ、読み出し及び書き込みされる。図４及び図５に描かれた各ブロックは、プログラム又はデータを構成するユニットをそれぞれ示すと共に、検証フローの動作のステップをそれぞれ示す。ブロック間を結合する矢印は、データの受け渡しを示す。
【００２３】
設計部１０は、コンピュータの入力装置を介して入力される情報に基づいて回路図を生成して回路図１１に登録する。回路図１１がレイアウトツール１３においてレイアウトされる前に、素子定義部１２は、設計者（オペレータ）が入力装置に対して行う入力操作に基づいて寄生素子として実寄生値を定義したい部分を定義する情報を生成し記憶装置に記録することにより、ＬＶＳ上で寄生素子の寄生値を正確に抽出できるようにする。
【００２４】
図５のフローチャートを参照して、素子定義部１２に含まれる構成部分と、構成部分間のデータの流れについて説明する。使用素子リストアップ部Ｓ２１は、設計者が入力装置に対して行う入力操作に応答して、設計者が回路中で使用したい寄生素子が登録されたリストを作成する。寄生素子セルレイアウト部Ｓ２２は、リストに登録された寄生素子を所定のアルゴリズムに基づいてそれぞれレイアウトする。
【００２５】
ＤＲＣ検証部Ｓ２３は、レイアウトがレイアウト基準を守ってレイアウトされているか否かを検証するＤＲＣ検証を行う。ＤＲＣ（Ｄｅｓｉｇｎ  Ｃｈｅｃｋ  Ｒｕｌｅｓ）検証とは、レイアウトされた構造に対して、予め設定され記憶装置に登録されたレイアウト基準が守られているか否かをチェックする検証のことである。レイアウト基準は、製造上問題が無い構造であるかをチェックするための基準や、素子認識層などの製造には用いられない層が正しくレイアウトされているかをチェックするための基準も含む。
【００２６】
実寄生値抽出部Ｓ２４は、ＤＲＣ検証をパスした寄生素子セルレイアウトを、３次元電磁界シミュレータなどの計算を実行する高精度なシミュレータに転送し、シミュレーションの結果を取得する。実寄生値抽出部Ｓ２４は、シミュレーションの結果として電磁界成分を含む精密な計算による寄生値を取得する。あるいは実寄生値抽出部Ｓ２４は、レイアウトされた寄生素子セルの実測データを他のコンピュータから読み込んで寄生値を取得する。セルレイアウト検証部Ｓ２５は、レイアウトが所望の寄生値を実現しているかを判定する。セルレイアウト検証部Ｓ２５は、所望の寄生値が実現されていないと判定した場合、そのことを示すデータを寄生素子セルレイアウト部Ｓ２２に受け渡し、寄生素子セルレイアウト部Ｓ２２を起動する。
【００２７】
本明細書においては、実際に素子が動作する際の寄生値とみなすことのできる値は実寄生値と呼ばれる。上述のように３次元電磁界シミュレータや実験データによって得られた寄生値は、その寄生素子が実際に動作する際の寄生値にきわめて近く、実寄生値とみなすことができる。本明細書においては、こうして得られた寄生値は実寄生値と呼ばれる。
【００２８】
セルレイアウト検証部Ｓ２５が、所望の寄生値が実現されていると判定すると、寄生値認識層追加部Ｓ２６は、その寄生素子セルが登録されている層に対応づけて、実寄生値を示す寄生値認識層を追加登録する。
【００２９】
寄生値認識層判定部Ｓ２７は、寄生値認識層が正しくレイアウトされたかを判定する。ここで行われる判定は、次のようなものである：寄生素子セル単体でＬＶＳ検証が行われ、ＬＶＳで認識される寄生値と、シミュレーションや実測によって得られた実寄生値とが一致するかを確認する。
【００３０】
図４のレイアウト図１５に含まれる寄生素子セルは、図５に示されるフローを通して設計されたセルである。つまり、ＬＶＳ部１６がレイアウト図１５に対してＬＶＳ検証を行う際に、ＬＶＳが認識する寄生素子セルの寄生値は、実寄生値と一致する。そのため、回路図１４中の寄生素子の寄生値は実寄生値とすることができる。その結果、ＬＶＳ用回路図と回路シミュレーション用回路図を分けることなく一つの回路図で誤差なく検証することができる。
【００３１】
更に、仮シミュレーション１７において回路図１４のシミュレーションが行われる際、寄生素子の寄生値を実寄生値を用いて検証することが可能であり、従来の手法よりも設計の早い段階で寄生素子の問題点を発見することができる。その後、実シミュレーション２０は、寄生成分値算出部１８において抽出された素子として使用されない配線間寄生容量を回路図１４に外挿したものを用いて行われる。
【００３２】
上記の構成により実行される動作について以下に説明する。図４を参照して、設計部１０は、設計者が入力装置に対して行う入力操作に基づいて、設計者の所望の動作を実現する回路図１１を作成する。素子定義部１２は、寄生素子部分の素子のレイアウトを行う。
【００３３】
図５を参照して、素子定義の動作について説明する。まず使用素子リストアップ部Ｓ２１の動作について説明する。使用素子リストアップ部Ｓ２１は、ディスプレイ上に回路図１１を表示する。図６Ａ（ａ）は、その一部を示す。図６Ａ（ａ）に示された回路中には、寄生抵抗が存在する。設計者は、その表示画面を見て、寄生成分と寄生素子とを分離して検証したい部分を判断し、入力装置を操作することによりその部分を指定する。使用素子リストアップ部Ｓ２１は、図６Ａ（ａ）における寄生抵抗を図６Ａ（ｂ）に示されるように寄生素子抵抗（設計者が素子として利用することを指定した寄生成分）と寄生成分抵抗とに分離した回路図を生成する。
【００３４】
使用素子リストアップ部Ｓ２１は、図６Ｂに示される寄生容量、図６Ｃに示される寄生インダクタを、寄生抵抗と同様に分離する。
【００３５】
寄生素子セルレイアウト部Ｓ２２は、設計者の入力操作に応答して、寄生素子セルの各々に対して寄生素子セルのレイアウト図を作成する。レイアウト図の作成は、計算機上のレイアウトツールを使用して行われる。作成されたレイアウト図は、電子データとして計算機上に保存される。この時点で、レイアウト図は、シリコン上に実現される構造と、素子として認識させる部分を示す寄生素子認識層とを含み、寄生値認識層を含まない。
【００３６】
図７Ａ、７Ｂは、櫛型寄生容量素子の場合について、この時点でのレイアウト図を示す。図７Ａは上面図、図７Ｂはセルレイアウト内のレイアウト層が分離して示された積層斜視図である。図７Ａおよび図７Ｂにおいて、実レイアウトデータである構造レイアウト層７２（層Ａ）は、半導体装置内に実際に製造される構造を示す。擬似レイアウトパターンである寄生素子認識層７４（層Ｂ）は、構造レイアウト層７２に位置的に対応して登録され、ＬＶＳに素子として認識される領域を示す。擬似レイアウトパターンは、実際に半導体装置内の構造として現れることはなく、設計や計算にのみ用いられる。こうした構造レイアウト層７２と寄生素子認識層７４とが位置的に対応づけられたデータ群がレイアウト図として記憶装置に登録される。寄生素子認識層７４の位置と形状は、それぞれ、構造レイアウト層７２の位置と形状を反映したものである。寄生素子認識層７４の位置と形状は、平面視したとき、構造レイアウト層７２を包含することを必要条件として設計される。本実施の形態の寄生素子認識層７４は、上記必要条件を満たし、かつ、４辺が構造レイアウト層７２に接する最小の長方形として設計されている。従って、構造レイアウト層７２の形状が変化したとき（例えば櫛の本数が増減した場合）には、寄生素子認識層７４の形状も変化する。
【００３７】
ＤＲＣ検証部Ｓ２３は、こうしたレイアウト図についてレイアウト検証を行う。ＤＲＣは専用のツールを用いて計算機上で自動的に行われる。ＤＲＣ検証のためには、レイアウト図と、レイアウト基準をプログラムの形にした検証ルールのテキストファイルが必要とされる。ＤＲＣ検証部Ｓ２３は、シリコン上に実際に製造される構造を示す層である層Ａがレイアウト基準を守っているかを検証すると共に、層Ｂが正しくレイアウトされているかも検証する。層Ｂは、ＬＶＳに素子として認識させる領域を定義する層であるため、層Ａとの関係が正しくなければならない。層Ａに改変が加えられる場合、層Ｂもその改変に伴って改変されることが望まれる。この層Ａの改変と層Ｂの改変との連係は、ＤＲＣ検証部Ｓ２３によりチェックされる。
【００３８】
実寄生値抽出部Ｓ２４は、ＤＲＣ検証をパスしたレイアウト図について、容量値の抽出を行う。通常はこの抽出はシミュレーションで行われる。このシミュレーションは、寄生素子レイアウト部Ｓ２２で作成したレイアウト図を計算機上の高精度なシミュレーションツールに入力し、計算処理をすることによって実現される。シミュレーションに代えて、寄生値の実測値を用いることもできる。実測値は、レイアウトされた寄生素子セルを実際に試作し、その試作品を測定して得られたデータから取得される。高精度なシミュレーションまたは実験データから取得された寄生値は精度が高く、実寄生値とみなすことができる。
【００３９】
セルレイアウト検証部Ｓ２５は、実寄生値抽出部Ｓ２４が取得した実寄生値と、リストアップ部２１がリストアップした寄生値とが一致するかを判定する。判定がＮＧ（不一致）である場合、寄生素子セルレイアウト部２２に処理が戻され、設計者の入力操作によりレイアウトの修正が行われる。判定がＯＫ（一致）になるまで、寄生素子セルレイアウト部Ｓ２２からセルレイアウト検証部Ｓ２５までの処理が繰り返される。
【００４０】
所望の寄生値を実現する寄生素子セルがレイアウトされたら、寄生値認識層追加部Ｓ２６は、そのレイアウトデータに対して実寄生値を示す寄生値認識層を加え、寄生値認識層を含んだレイアウトデータを作成する。
【００４１】
図８Ａ、８Ｂは、櫛型寄生容量を例として、この時点での寄生素子レイアウトを示す。図８Ａは上面図、図８Ｂは積層斜視図である。図７Ａ、７Ｂと比較して、擬似レイアウトパターンである寄生値認識層７６（層Ｃ）が追加されている。ＬＶＳツールは記憶装置に格納された以下の計算式によって容量値を計算する。
容量値（寄生値）＝（寄生値認識層の面積）×寄生値計算定数
記憶装置には、寄生素子レイアウトとして、構造レイアウト層７２と、寄生素子認識層７４と、寄生値認識層７６とが位置的に対応づけられて記憶され、更にこの寄生素子レイアウトに対応して、レイアウトに基づいて容量値を計算するための上記の計算式が対応づけて記憶される。
【００４２】
ＬＶＳ（寄生値認識層）検証部Ｓ２７は、寄生値認識層７６が正しく配置されたかを判定する。ここで行われる判定は、計算機上のＬＶＳツールによって自動的に行われる。ＬＶＳツールは、寄生素子セルの寄生値認識層を含んだレイアウト図と、その寄生素子セルのシンボルと実寄生値とを記述した回路図とを入力する。ＬＶＳ検証部Ｓ２７は、ＬＶＳツールによるレイアウトデータと実寄生値の一致判別を行い、正しく寄生値認識層がレイアウトされたかを自動判別する。
【００４３】
ＬＶＳ検証部Ｓ２７によるＬＶＳ検証をパスしたセルは、図４のレイアウトツール１３で使用される。このレイアウトツール１３で使用される寄生素子セルは、素子定義部１２の図５を参照して説明された動作を通して設計されたセルである。つまり、ＬＶＳ部１６がレイアウト図１５と回路図１４とを入力してＬＶＳ検証を行う際に、ＬＶＳがレイアウトから計算する寄生素子セルの寄生値は、実寄生値と一致する。そのため、回路図１４で使用する寄生素子の寄生値は、実寄生値を用いて定義することができる。その結果、既述の従来の第一の方法のように、ＬＶＳがレイアウトデータから計算する寄生値の実寄生値に対する誤差の許容範囲を設定する必要がなく、誤差を０としてＬＶＳ検証を行うことができる。また、従来の第二の方法のようにＬＶＳ用回路図と回路シミュレーション用回路図とを分ける必要がなく、一つの回路図で誤差なくＬＶＳ検証が実現される。
【００４４】
ＤＲＣ部１６´は、レイアウト図１５がレイアウト基準を守っているかの検証を行う。
【００４５】
仮シミュレーション１７は、回路図１４の動作検証を計算機によって行う。この際の回路検証においては、寄生素子を含めて、正確な素子パラメータを用いて検証が行われることが望ましい。回路図１４における寄生素子の寄生値は、図５のフローで取得された実寄生値である。そのため、正確な寄生素子の値を用いて検証が行われる。
【００４６】
実シミュレーション２０は、寄生成分値算出部１８において抽出された素子として使用されない寄生成分を回路図１４に外挿した実シミュレーション用回路図１９を用いて行われる。
【００４７】
寄生成分値算出部１８は、計算機上で寄生成分の計算ツールを用いて、素子として使用されない部分の寄生成分を計算する。寄生成分値算出部１８は、計算機上の自動処理により、計算された寄生成分を回路図１４に外挿し、実シミュレーション用回路図１９を作成する。
【００４８】
以上の構成により、ＬＶＳツールに単純な計算式で誤差の少ない寄生値を認識させることができる。この方法の骨子は、寄生値認識層にある。寄生値認識層は、ＬＶＳツールに容量値を計算させるために用意された層であり、実際にシリコン上に製造される構造とは無関係である。この意味で、構造レイアウト層７２が実レイアウトパターンと呼ばれるのに対して、寄生値認識層７６は擬似レイアウトパターンと呼ばれる。
【００４９】
ＬＶＳツール上で、容量値を計算する式として、この寄生値認識層の面積や周囲長及びコーナーの数に例示される図形データをパラメータとする式を用いることで、実際に製造される構造に依存しなくても単純な式で容量値が表現される。
【００５０】
図１に示される従来の第一の方法のＬＶＳ検証に対して、本実施の形態におけるＬＶＳ検証の概念が図１３に示されている。図１３においては、図１に示されたレイアウト図に加えて、寄生値認識層が一点鎖線に囲まれた領域として示されている。この寄生値認識層を使用することで、ＬＶＳで取得する寄生素子値（図２中にｃ１´´，ｃ２´´，ｌ１´´，ｒ１´´で示されている）が回路図に記載されている素子寄生値（図２中にｃ１，ｃ２，ｌ１，ｒ１で示されている）に一致する。
【００５１】
実寄生値抽出部Ｓ２４は、実際に製造される構造に関する実寄生値を取得する。寄生値認識層追加部Ｓ２６は、取得された実寄生値に適合するように寄生値認識層をレイアウト図に追加する。結果として得られた寄生素子セルのレイアウトにおいては、実際にシリコン上で製造された構造は実寄生値を実現し、ＬＶＳツールが取得する寄生値は実寄生値と一致している。
【００５２】
更に、仮シミュレーション１７の動作の前に図４の素子定義部１２で予め寄生素子の実寄生値が取得され、仮シミュレーション１７の時点で寄生素子の回路動作に対する寄生値の妥当性が検証される。このような処理フローによれば、後戻りが少ないため、不具合のチェックが短時間で行われる。
【００５３】
図８Ａ、８Ｂを参照して説明された寄生素子レイアウトは、寄生容量以外の寄生素子にも適用可能である。図１０Ａ、１０Ｂは、寄生容量に代えて寄生インダクタの場合の寄生素子レイアウトを示す。図１０Ａは上面図、図１０Ｂは積層斜視図である。寄生素子認識層７４に、寄生値認識層７６が追加されている。この場合、寄生インダクタンスは、予め記憶装置に格納された計算式に基づいて、寄生値認識層７６の面積に例示される幾何学的情報から算出される。この場合も、寄生容量の場合と同様に、ＬＶＳがレイアウトから計算する寄生素子の寄生値は、実寄生値と一致する。
【００５４】
同様に、図１１Ａ、１１Ｂは、図８Ａ、８Ｂにおける寄生容量に代えて寄生抵抗の場合の寄生素子レイアウトを示す。図１１Ａは上面図、図１１Ｂは積層斜視図である。寄生素子認識層７４に、寄生値認識層７６が追加されている。この場合も、寄生抵抗は、予め記憶装置に格納された計算式に基づいて、寄生値認識層７６の面積に例示される幾何学的情報から算出される。この場合も、寄生容量の場合と同様に、ＬＶＳがレイアウトから計算する寄生素子の寄生値は、実寄生値と一致する。
【００５５】
図９は、本実施の形態の変形例を説明するための図である。図８Ａにおける櫛型寄生容量の寄生素子レイアウトと対比して、容量値を算出するために予め記憶装置に記憶される式が異なっている。図９においては、次式が用いられる。
容量値（寄生値）＝（寄生素子認識層の面積−寄生値認識層の面積）×寄生値計算定数
【００５６】
上式においては、容量値（寄生値）を算出するために寄生素子認識層７４と寄生値認識層７６の両方が使用されている。この計算式は、ＬＶＳツールにおいて素子認識の定義に使用されるテキストファイルに記述される。このテキストファイルは、設計者自身が用意するのではなく、設計手法とそのマニュアル及び検証方法を提供する担当者によって予め記憶装置に登録される。
【００５７】
この変形例の効果について、図１２を参照して説明する。図１２（ａ）は、寄生素子認識層７４に寄生値認識層７６が加えられた寄生素子レイアウトを示す。図１２（ｂ）は、寄生素子レイアウトを加工する過程で、誤って寄生素子認識層７４の一部を含む領域である欠落部７８が消去された場合の寄生素子レイアウトを示す。本変形例においては、このような消去が行われた場合に、素子認識層の面積は変化し、寄生値認識層の面積は変化しない。従って、上記の式で算出される容量値が変化する。即ち、図４におけるレイアウト図１５から計算される寄生値が変化する。そのため、ＬＶＳ部１６での検証はパスせず、誤って消去された欠落部７８が存在するという不具合が自動的に検出される。
【００５８】
意図しない欠落部７８が生じたときに寄生素子認識層７４の面積が変化することは、ＤＲＣ部１６によって保証される。寄生素子レイアウトにおいて欠落部が発生した場合、その欠落部によって寄生素子認識層７４が変化しなかった場合には、本来連動して変化すべき実際の構造の層（図８Ｂの層Ａ）と素子認識層（図８Ｂの層Ｂ）が連動していないため、レイアウトルールが守られず、ＤＲＣ部１６によって寄生素子認識層７４のエラーが検出されるためである。
【００５９】
従って、ＤＲＣ部１６によって検出されないエラーは、図１２（ｂ）に示されたように、寄生素子認識層７４の一部を含む領域に欠落部７８が存在する場合である。即ち、実際の構造の層（図８Ｂの層Ａ）と素子認識層（図８Ｂの層Ｂ）とが同時に欠落した場合である。本変形例によれば、こうした場合にエラーを検出することが可能である。
【００６０】
上記の変形例によれば、寄生素子の寄生値算出と素子構造とが完全に独立してはいないことにより、意図しない素子構造の改変が起きたときに、その問題を検出することが出来る。
【００６１】
容量値、インダクタンス、抵抗値に例示される電気特性値を算出するために、レイアウトに登録された寄生素子認識層７４、寄生値認識層７６の面積に代えて、あるいは面積と共に、寄生素子認識層７４、寄生値認識層７６の外周長を使用する数式を用いることも可能である。例えば、寄生素子認識層（実レイアウトパターン）の外周長と寄生値認識層（擬似レイアウトパターン）の外周長との差を用いて電気特性値を算出する、あるいは外周長をそのまま電気特性値を示す数値として用いることが可能である。
【図面の簡単な説明】
【００６２】
【図１】図１は、ＬＶＳ検証を説明するための図である。
【図２】図２は、背景技術における検証フローを示す。
【図３】図３は、背景技術における寄生素子のレイアウトを示す。
【図４】図４は、本発明の実施の形態における集積回路設計の検証フローを示すブロック図である。
【図５】図５は、素子定義部の動作を説明するための図である。
【図６Ａ】図６Ａは、寄生素子抵抗と寄生成分抵抗が分離された回路図を示す。
【図６Ｂ】図６Ｂは、寄生素子容量と寄生成分容量が分離された回路図を示す。
【図６Ｃ】図６Ｃは、寄生素子インダクタと寄生成分インダクタが分離された回路図を示す。
【図７Ａ】図７Ａは、櫛型寄生配線容量のセルレイアウトの上面図を示す。
【図７Ｂ】図７Ｂは、櫛型寄生配線容量のセルレイアウトの積層斜視図を示す。
【図８Ａ】図８Ａは、寄生値認識層が追加されたセルレイアウトの上面図を示す。
【図８Ｂ】図８Ｂは、寄生値認識層が追加されたセルレイアウトの積層斜視図を示す。
【図９】図９は、寄生値認識層が追加されたセルレイアウトの上面図を示す。
【図１０Ａ】図１０Ａは、寄生値認識層が追加されたセルレイアウトの上面図を示す。
【図１０Ｂ】図１０Ｂは、寄生値認識層が追加されたセルレイアウトの積層斜視図を示す。
【図１１Ａ】図１１Ａは、寄生値認識層が追加されたセルレイアウトの上面図を示す。
【図１１Ｂ】図１１Ｂは、寄生値認識層が追加されたセルレイアウトの積層斜視図を示す。
【図１２】図１２は、誤って寄生素子の一部が改変された場合を示す。
【図１３】図１３は、ＬＶＳ検証を説明するための図である。
【符号の説明】
【００６３】
１０…設計部
１１…回路図
１２…素子定義部
１３…レイアウトツール
１４…回路図
１５…レイアウト図
１６…ＬＶＳ
１６´…ＤＲＣ
１７…仮シミュレーション
１８…寄生成分値算出部
１９…実シミュレーション用回路図
２０…実シミュレーション
２１…シミュレーション部
Ｓ２１…使用素子リストアップ部
Ｓ２２…寄生素子セルレイアウト部
Ｓ２３…ＤＲＣ検証部
Ｓ２４…実寄生値抽出部
Ｓ２５…セルレイアウト検証部
Ｓ２６…寄生値認識層追加部
Ｓ２７…ＬＶＳ（寄生値認識層検証部）
２２…寄生素子セルレイアウト部
２３…ＤＲＣ検証部
２４…実寄生値抽出部
２５…セルレイアウト検証部
２６…寄生値認識層追加部
２７…ＬＶＳ（寄生値認識層）検証部
３０…寄生素子抽出部
３１…シミュレーション部
４０…ＬＶＳ部
５０…バックアノテーション部
６１…回路図
６２…レイアウト図
６３…スケマティックネットリスト
６４…レイアウトネットリスト
６５…クロスリファレンスファイル
７０…櫛型容量認識層（寄生素子認識層）
７２…構造レイアウト層
７４…寄生素子認識層
７６…寄生値認識層
７６ｂ…インダクタンス認識層（寄生値認識層）
７６ｃ…抵抗値認識層（寄生値認識層）
７８…欠落部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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