(57)【要約】【課題】  チップ内光伝送およびチップ間光伝送における双方向光伝送を可能ならしめ、且つ、総配線距離および総配線間隔の低減ならびに総伝送容量の増大を図ることのできる光Ｉ／Ｏ部を作製する方法、およびこの光Ｉ／Ｏ部を備えた光集積回路を提供する。【解決手段】  エピタキシャル・リフトオフにより生成された光素子を、光集積回路内における光配線との間で光入出力を行う部位に転写する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
エピタキシャル・リフトオフにより生成された光素子を、光配線との間で光入出力を行う部位に転写することを特徴とする光Ｉ／Ｏ部作製方法。
【請求項２】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコアとキャッシュを結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項１記載の光Ｉ／Ｏ部作製方法。
【請求項３】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコア同士を結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項１記載の光Ｉ／Ｏ部作製方法。
【請求項４】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項１記載の光Ｉ／Ｏ部作製方法。
【請求項５】
複数のメモリチップで構成されるメモリにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項１記載の光Ｉ／Ｏ部作製方法。
【請求項６】
複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサからの電気信号を電気的に多重分離するディマルチプレクサにおける光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項１記載の光Ｉ／Ｏ部作製方法。
【請求項７】
複数のメモリチップで構成されるメモリからの複数の電気信号を電気的に多重化するマルチプレクサにおける光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする請求項１記載の光Ｉ／Ｏ部作製方法。
【請求項８】
光素子がＷＤＭ対応の光素子であることを特徴とする請求項１記載の光Ｉ／Ｏ部作製方法。
【請求項９】
回路内の光配線との間で光入出力を行う光Ｉ／Ｏ部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする光集積回路。
【請求項１０】
他の光集積回路を結ぶ光配線との間で光入出力を行う光Ｉ／Ｏ部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする光集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、Ｓｉ−ＬＳＩ等の光集積回路におけるチップ内光伝送およびチップ間光伝送に有用な光Ｉ／Ｏ部を作製する方法、およびその光Ｉ／Ｏ部を備えた光集積回路に関するものである。
【背景技術】
【０００２】
従来、Ｓｉフォトニクス等の呼称の基に、Ｓｉ−ＬＳＩ内の光配線や光Ｉ／Ｏ部等のチップ内光伝送に関する研究が活発化しており、ａ）ヘテロジニアス・エピタキシ技術、ｂ）Ｓｉ基板上のＳｉ導波路やＳｉＯＮ導波路等の光配線形成技術、ｃ）ＳＯＩ（Silicon
On Insulator）技術、ｄ）ＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術などが知られている。
【０００３】
特に、Ｓｉ−ＬＳＩ上に化合物半導体またはＧｅ等をヘテロエピタキシャル成長させることにより、光Ｉ／Ｏ部（＝光入出力部）を付与する手段がしばしば用いられている。また、ＣＭＯＳ／ＳＯＩ技術により、１．５５μｍ長波長帯等のラマンレーザ素子、０．８５μｍ短波長帯等のエバネッセント光入射型の受光素子、光変調器などの各種光素子を、チップ上に形成する技術も盛んに研究開発されている。
【０００４】
一方、ＣＰＵやメモリ間等のチップ間光配線については、ａ）ＥＬＯプロセス技術、ｂ）ヘテロジニアス集積技術、ｃ）ポリマやファイバによるボード上への導波路形成技術などが知られている。
【０００５】
特に、発光／受光素子の活性層、つまり薄膜の能動部分のみを基板から取り出すＥＬＯ（Epitaxial Lift Off：エピタキシャル・リフトオフ）プロセス技術により、ＥＬＯ発光／受光薄膜素子を、Ｓｉ−ＬＳＩや光導波路上に搭載する、または光導波路内に埋め込むといったヘテロジニアス集積技術が盛んに研究開発されている。この集積技術により、チップ間の光伝送を目的として、Ｓｉ−ＬＳＩや光導波路に光Ｉ／Ｏインタフェースを付与することが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のとおりの従来技術には、以下のような解決すべき点がある。
【０００７】
まず、チップ内光伝送のためのヘテロエピタキシャル成長技術に関しては、エピ層内の欠陥除去等において、基礎研究的取り組みがおこなわれている段階であり、ＣＭＯＳ／ＳＯＩ技術に関しても、基礎研究段階にあり、レーザ発振出力も極めて低く、また、レーザの発光側と受光側で波長が一致していない。すなわち、発光側は長波長、受光側は短波長であるため、長波長光の受光を行うことができず、両者を組み合わせても光の送受ができない状況にある。したがって、チップ内光伝送については、実用的な双方向光伝送の手段が存在していない。
【０００８】
また、ボード間光伝送等と比べて、チップ内のような狭い空間では、総配線距離や配線間隔をできるだけ抑え、且つ総伝送容量を大きくとることが望まれる。しかしながら、こういった要求を実現するための有効な実用的手段も、未だ実現されていない。
【０００９】
他方、チップ間光伝送については、上述のようにＳｉ−ＬＳＩ、光素子、導波路等にヘテロジニアス集積技術を用いることが知られているものの、チップ間光伝送のボトルネックであるメモリバンド幅の不足問題に、これらのヘテロジニアス集積実装技術を有効に活かす実用的な手段は存在していない。
【００１０】
そこで、以上のとおりの事情に鑑み、本願発明は、チップ内光伝送およびチップ間光伝送における双方向光伝送を可能ならしめ、且つ、総配線距離および配線間隔の短縮ならびに総伝送容量の増大を図ることのできる光Ｉ／Ｏ部を作製する方法、およびこの光Ｉ／Ｏ部を備えた光集積回路を提供することを課題としている。
【課題を解決するための手段】
【００１１】
本願発明の光Ｉ／Ｏ部作製方法は、上記の課題を解決するものとして、第１には、エピタキシャル・リフトオフにより生成された光素子を、光配線との間で光入出力を行う部位に転写することを特徴とする。
【００１２】
第２には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコアとキャッシュを結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【００１３】
第３には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサ内において、プロセッサコア同士を結ぶ光配線バスとの間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【００１４】
第４には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【００１５】
第５には、複数のメモリチップで構成されるメモリにおいて、他の半導体チップを結ぶ光配線との間で光入出力を行う部位に、前記光素子を転写することを特徴とする。
【００１６】
第６には、複数のプロセッサコアとキャッシュが集積されたマルチコアプロセッサからの電気信号を電気的に多重分離するディマルチプレクサにおける光入出力を行う部位に、前記光素子を転写することを特徴とする。
【００１７】
第７には、複数のメモリチップで構成されるメモリからの複数の電気信号を電気的に多重化するマルチプレクサにおける光入出力を行う部位に、前記光素子を転写することを特徴とする。
【００１８】
第８には、光素子がＷＤＭ対応の光素子であることを特徴とする。
【００１９】
また、本願発明の集積回路は、第９には、回路内の光配線との間で光入出力を行う光Ｉ／Ｏ部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする。
【００２０】
またさらに、本願発明の集積回路は、第１０には、他の光集積回路を結ぶ光配線との間で光入出力を行う光Ｉ／Ｏ部が、エピタキシャル・リフトオフにより生成された光素子で構成されていることを特徴とする。
【発明の効果】
【００２１】
上記第１〜第８の発明によれば、従来のヘテロエピタキシ成長技術やＣＭＯＳ／ＳＯＩ技術を用いることなく、ＥＬＯにより光素子を生成し、これを上記部位に転写することで、チップ内光伝送およびチップ間光伝送を担う光Ｉ／Ｏ部を作製できる。ＥＬＯによれば薄膜化した受発光素子を形成できるため、この光素子で構成される光Ｉ／Ｏ部によって、短波長光および長波長光いずれのチップ内送受およびチップ間送受も可能になるとともに、光Ｉ／Ｏ部および光配線を含む総配線距離や光Ｉ／Ｏ部と光配線との間隔の短縮を実現でき、さらに総伝送容量の増大をも図ることができるようになる。
【００２２】
そして、上記第９および第１０の発明によれば、ＥＬＯによる光素子を光Ｉ／Ｏ部として用いることで、同様に優れたチップ内光伝送およびチップ間光伝送が可能な光集積回路を実現することができる。
【発明を実施するための最良の形態】
【００２３】
［チップ内光伝送に関する実施形態］
図１は、チップ内光伝送に関する本願発明の一実施形態を示したものである。
【００２４】
本願発明では、この図１に例示したように、光集積回路１内における光伝送を目的として、ＥＬＯにより生成された光素子（以下「ＥＬＯ光素子」と呼ぶ）５を、基板に実装されているＣＰＵ２やキャッシュ３等を結ぶ光配線４との間で光入出力を行う部位に転写することで、その光配線４に対する光Ｉ／Ｏ部５０が形成されている。
【００２５】
さらに説明すると、図１の実施形態では、半導体チップ光集積回路１が、Ｓｉ基板６上に複数のプロセッサコア２とキャッシュ３を集積したマルチコアプロセッサ１０となっており、このマルチコアプロセッサ１０内にて、プロセッサコア２とキャッシュ３との間のグローバル・メモリバス、およびプロセッサコア２間のバスが、光導波路等の光配線４で構成されており、これら光配線４で接続されるプロセッサコア２の光Ｉ／Ｏ部５０およびキャッシュ３の光Ｉ／Ｏ部５０として、受発光機能を持つＥＬＯ光素子５がヘテロジニアス集積されている。
【００２６】
このＥＬＯ光素子５を実装したマルチコアプロセッサ１０では、光信号伝送に用いる光波長として、ＥＬＯ光素子５や光配線４の材料に従い、８５０ｎｍの短波長帯および１３００〜１５５０ｎｍの長波長帯のいずれも自由に選択可能である。たとえば、短波長帯では、発光素子としてＡｌＧａＡｓ系ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）、受光素子としてＳｉ、ＧａＡｓ、ＩｎＰ等を適用できる。長波長帯では、発光素子および受光素子ともにＩｎＧａＡｓ（Ｐ）系素子を適用できる。
【００２７】
このＥＬＯ光素子５としては、ＷＤＭ（Wavelength Division Multiplexing：波長分割多重）対応の多波長の受発光素子を用いてもよい。
【００２８】
また、光配線４としては、たとえば図２（ａ）（ｂ）に例示したように、ＳＯＩ構造の光導波路４０を適用できる。図２（ａ）（ｂ）では、各々、Ｓｉ基板６およびＳｉＯ２膜７上にＳｉＯＮでなるコアサイズ３×２μｍ（Δ３％程度、特にΔ３．３％）の光導波路４０（図２（ａ））、Ｓｉでなるコアサイズ０．５×０．２μｍ（Δ５〜６％程度、特にΔ５．８％）の光導波路４０（図２（ｂ））が、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等を用いて作製され、この光導波路４０の上方にＥＬＯ光素子５が実装されており、互いに光入出力が可能となっている。
【００２９】
ここで、ＥＬＯ光素子５の実装プロセスについて、図３を適宜参照しながら説明する。
【００３０】
まず、アライナ装置、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）装置、ＩＢＥ（Ion Beam Evaporation：イオンビーム蒸着）装置、ＥＢ（Electron Beam：電子ビーム）蒸着装置、抵抗加熱蒸着装置、イオンミリング装置、シンタ炉等の半導体プロセス装置を用いて、ウェハ状態の基板１１上にエッチストップ層１２を介して積層されたエピ層１３（図３（ａ））から光素子５１を形成し（図３（ｂ））、その上に電極５２を形成し（図３（ｃ））、そして保護用のワックス剤１４を付着させる（図３（ｄ））。
【００３１】
続いて、上記のとおりに素子化プロセス済みのウェハに対して、ＳｉＣｌ４、ＳＦ６等の反応ガスを用いたＲＩＥを施し、光素子５１を基板１１から分離する（図３（ｅ））。これによりＥＬＯ光素子５が形成される。
【００３２】
そして、このＥＬＯ光素子５を拡張シートリング類のダイアフラム１５へ転写し（図３（ｆ））、これを、電極１６が形成されている上記マルチコアプロセッサ１０のＳｉ基板６、つまりＳｉ−ＬＳＩ基板６上に、アライナ装置、ＦＣ（Flip Chip：フリップチップ）ボンダ装置、押圧プローブ装置等を用いて転写する（図３（ｇ））。
【００３３】
なお、ここまでの光素子５の転写プロセスそのものは公知であり、たとえば”IEEE Photon. Lett., 1991, 3(12), pp.1123-1126”に開示されている。本願発明では、光素子５を光配線４との間で光入出力を行う部位に光Ｉ／Ｏ部５０として転写することを主な特徴としているのであり、転写プロセスは公知のものを採用できる。
【００３４】
他方、オリジナルな転写プロセスとしては、ＥＬＯ光素子５とダイアフラム１５の間に、ＵＶ光照射時に接着強度が低下するような接着剤を塗布して、転写を行い（図３（ｆ））、その後ＵＶ光照射装置を用いてＵＶ光を照射することで、ＥＬＯ光素子５をダイアフラム１５より分離し、Ｓｉ基板６上に転写する（図３（ｇ））。
【００３５】
後は、ＦＣボンダ装置、フラッシュアロイ炉、プラズマクリーン装置等を用いて、Ｓｉ−ＬＳＩ基板６上のバンプ状の電極１６およびＥＬＯ光素子５の電極５２を互いに接着させる（図３（ｈ））。
【００３６】
これにより、ＥＬＯ光素子５の形成およびそのＳｉ−ＬＳＩ基板６への実装が行われて、上記マルチコアプロセッサ１０の光Ｉ／Ｏ部５０が形成されることとなる。
【００３７】
完成後は、ＳＥＭ（Scanning Electron Microscopy：走査電子顕微鏡）、ＴＥＭ（Transmission Electron Microscopy：透過電子顕微鏡）等を用いて形態的評価をすればよい。
【００３８】
ＥＬＯ光素子５がＷＤＭ対応のものである場合は、上記の工程と同様にして、複数の波長λ１〜λｎに対応した発光素子または受光素子をダイアフラム１５上に搭載し、波長λ１〜λｎ毎に順次転写を行うことにより、Ｓｉ−ＬＳＩ基板６にＷＤＭ対応のＥＬＯ光素子５をヘテロジニアス集積することができる。
【００３９】
光配線４を構成する光導波路４０としてポリマ材を使用する場合には、ポリマ材に薄片化したＥＬＯ光素子５を埋め込んだ後、このＥＬＯ光素子５付きの光導波路４０とＳｉ−ＬＳＩ基板６を対向させて実装するプロセス、あるいは、上記のように先にＥＬＯ光素子５をＳｉ−ＬＳＩ基板６上に転写した後、光導波路４０と対向させて実装するプロセスの両方を考慮できる。いずれのプロセスであっても、光配線４との間で光入出力する部位にＥＬＯ光素子５を転写した構成となることには変わりない。
【００４０】
前者の埋込み形態についてさらに説明すると、たとえば図４および図５に例示したように、光素子５を、光導波路４０を構成する支持基板４３（図４）やクラッド４２（図５）に埋め込んだりすることができる。
【００４１】
図４におけるＥＬＯ光素子５は、それに設けられた電極５２および支持基板４３に貫通形成したスルーホール電極４３１を介して、支持基板４３の底部に当接された電気基板９（またはＬＳＩ等の半導体素子）に電気的接続されている。図５におけるＥＬＯ光素子５は、電極５２のみがクラッド４２の外側に突出して、クラッド４２の底部に近接配置された電気基板９（またはLSI等の半導体素子）に電気的接続されている。
【００４２】
なお図４の形態では、支持基板４３がクラッド４２と同じポリマ材で形成されており、コア４１およびクラッド４２とともに光導波路２を一体構成している。無論、支持基板４３として、クラッド材とは異なるポリマ材を使用することも可能である。
【００４３】
ここで、図４の埋込み型の作製プロセスの一例について、図６（ａ）〜（ｅ）を適宜参酌しながら説明する。
【００４４】
まず、図６（ａ）に例示したように、光導波路４０上に、ＥＬＯにより薄片化した光素子５１およびそれに突出して設けられた電極５２を有するＥＬＯ光素子５を、透光性樹脂５３により直接貼り付ける。その接着は、裏面からのＵＶ光照射や加熱等により透光性樹脂５３を硬化させて行う。続いて、図６（ｂ）に例示したように、クラッド４２と同じポリマ材を用いて、支持基板４３を、ＥＬＯ光素子５を覆い且つクラッド４２を支持できる形態にスピンコート等によりコーティングする。次に、図６（ｃ）に例示したように、その支持基板４３にスルーホール電極４３１を形成する。そして、図６（ｄ）に例示したように、これを電気基板９（またはＬＳＩ等の半導体素子）上に搭載する。
【００４５】
以上によれば、図７にも例示したように、ウェハ状の大面積のＳｉ基板６上における任意の位置に、通常のフォトリソ工程により、１チップから、波長の異なる複数チップまでの搭載を自在に行うことができるため、スケーラブル且つ低コストな実装が可能となる。
【００４６】
また、ＷＤＭにも対応可能なことから、機能拡張性を有し、さらにＥＬＯ光素子５の厚みは通常１０μｍ以下であることから、ＥＬＯ光素子５の実装後の配線や諸パターン形成等のフォトリソプロセスが可能となる。
【００４７】
なお、図７における８は変調器であり、外部光源からの光（図中の矢印）を変調して光配線４に入力させる、あるいはオンチップ実装された発光素子からの光を変調して光配線４に入力させる。
【００４８】
［チップ間光伝送に関する実施形態１］
本願発明は、たとえば図８に例示したように、各半導体チップ間の光伝送のために、マルチコアプロセッサ１０や外部メモリ１００などにおいて、それらを結ぶ光配線４との間で光入出力を行う部位にＥＬＯ光素子５を転写実装させて、それぞれの光Ｉ／Ｏ部５０を形成することもできる。
【００４９】
この場合の各ＥＬＯ光素子５の実装プロセスについては、上述した図３の実装プロセスを適用でき、光半導体や導波路材料も上述と同じものを用いることができる。
【００５０】
もちろん、図１のチップ内光伝送の実施形態と図８のチップ間光伝送の実施形態を組み合わすことができることは言うまでもなく、マルチコアプロセッサ１０内でのＥＬＯ光素子５と光配線４による光伝送、ならびに、マルチコアプロセッサ１０および外部メモリ１００との間のＥＬＯ光素子５と光配線４による光伝送の両方を可能にした光集積回路を実現できる。
【００５１】
［チップ間光伝送に関する実施形態２］
ところで、ＣＰＵ（マルチコアプロセッサ１０）と外部メモリ１００間の光伝送については、外部メモリ１００へのアクセス速度増大を図るべく、たとえば図９に例示したように、１つの外部メモリ１００を複数個の個別のメモリチップ１１０（＃１〜＃ｎ）に分割した実施形態を採用できる。
【００５２】
この場合さらに説明すると、たとえば図９では、複数のメモリチップ１１０（＃１，＃２，＃３・・・＃ｎ）で構成された外部メモリ１００が一本の光配線４を介してマルチコアプロセッサ１０と光伝送可能に実装された光集積回路２００となっており、各メモリチップ１１０からマルチコアプロセッサ１０に送られるべき電気信号を電気的に多重分離（波長λ１，λ２，λ３・・・λｎ）するマルチプレクサＭＵＸ（Multiplexer）における光Ｉ／Ｏ部５０として、また、マルチコアプロセッサ１０から各メモリチップ１１０に送られるべき複数の電気信号を電気的に多重化（波長λ１，λ２，λ３・・・λｎ）するディマルチプレクサＤＥＭＵＸ（DeMultiplexer）における光Ｉ／Ｏ部５０として、受発光機能を持つＥＬＯ光素子５が上述した実装プロセスによってヘテロジニアス集積されている。
【００５３】
これにより、ＥＬＯ光素子５および光配線４によるマルチコアプロセッサ１０および外部メモリ１００間の高速光伝送が可能になるだけでなく、マルチコアプロセッサ１０の無駄なアイドリング時間を低減することが可能となり、計算処理時間を従来の１／３〜１／４に短縮することができる。
【００５４】
また、必要に応じて各光Ｉ／Ｏ部５０のＥＬＯ光素子５をＷＤＭ構成とすることにより、チャンネル当たりのバンド幅の増大を図ることができる。
【００５５】
［チップ間光伝送に関する実施形態３］
外部メモリ１００へのアクセス速度増大には、さらに、たとえば図１０に例示した実施形態も採用できる。
【００５６】
まず、外部メモリ１００を構成する各メモリチップ１１０を、複数段および複数列のツリー状に接続配置する（最上段・左端列＝＃１１ 〜 最下段・右端列＝＃ｍｎ）。
【００５７】
これら各メモリチップ１１０に、上述した図３の実装プロセスによってＷＤＭ対応のＥＬＯ光素子５をヘテロジニアス集積させて、光Ｉ／Ｏ部５０を設ける。
【００５８】
外部メモリ１００の各段に対応するマルチコアプロセッサ１０における各光Ｉ／Ｏ部５０も、同様にしてＷＤＭ対応のＥＬＯ光素子５で形成する。
【００５９】
そして、メモリチップ１１０毎に異なる光波長（複数個の波長群でもよい）を割り当てたＷＤＭ構成とする。図１０において、メモリチップ１１０の＃１１〜＃ｍｎに波長λ11〜λ1n，λ21〜λ2n・・・λm1〜λmnが割り当てられて、それぞれ担当する波長の受発光を各ＥＬＯ光素子５が行う。マルチコアプロセッサ１０のＥＬＯ光素子５は、それぞれ担当する各段の波長λ11-1n，λ21〜λ2n・・・λm1〜λmnの受発光を行う。
【００６０】
これにより、各メモリチップ１１０への並列同時読み出し、つまりマルチスレディングが可能となり、計算処理速度の大幅な向上を実現できる。
【図面の簡単な説明】
【００６１】
【図１】チップ内光伝送に関する本願発明の一実施形態を示した平面図である。
【図２】（ａ）（ｂ）は、各々、ＥＬＯ光素子の一実施形態を示した断面図である。
【図３】ＥＬＯ光素子の形成・実装プロセスについて説明するためのである図。
【図４】光導波路にＥＬＯ光素子を埋め込んだ一実施形態を示した断面図である。
【図５】光導波路にＥＬＯ光素子を埋め込んだ一実施形態を示した断面図である。
【図６】埋込み型の作製プロセスについて説明するための図である。
【図７】チップ内光伝送に関する本願発明について説明するための図である。
【図８】チップ間光伝送に関する本願発明の一実施形態を示した平面図である。
【図９】チップ間光伝送に関する本願発明の別の一実施形態を示した平面図である。
【図１０】チップ間光伝送に関する本願発明のさらに別の一実施形態を示した平面図である。
【符号の説明】
【００６２】
１  光集積回路
１０  マルチコアプロセッサ
２  プロセッサコア（ＣＰＵ）
３  キャッシュ
４  光配線
４０  光導波路
４１  コア
４２  クラッド
４３  支持基板
４３１  スルーホール電極
５  ＥＬＯ光素子
５０  光Ｉ／Ｏ部
５１  光素子
５２  電極
５３  透光性樹脂
６  Ｓｉ基板（Ｓｉ−ＬＳＩ基板）
７  ＳｉＯ２膜
８  変調器
９  電気基板（またはLSI等の半導体素子）
１１  基板
１２  エッチストップ層
１３  エピ層
１４  ワックス剤
１５  ダイアフラム
１６  電極
１００  外部メモリ
１１０  メモリチップ
２００  光集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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