(57)【要約】      （修正有）【課題】液晶表示装置の駆動回路の面積縮小し、消費電力を低減、画質劣化を防止する。【解決手段】液晶表示装置の駆動回路５は、正極Ｄ／Ａ変換器ＰＨ、ＰＬ、負極Ｄ／Ａ変換器ＮＨ、ＮＬ、正極セレクタ１１及び負極セレクタ２１を備え、第１の正極Ｄ／Ａ変換器ＰＬは、第１の正極性電圧範囲ＧＮＤ〜ＶＤＤ１で動作し、デジタル信号の下位ビット群Ｄ０〜Ｄ４をＤ／Ａ変換することにより第１の正極アナログ電圧信号Ｖ３２Ｐ〜Ｖ６３Ｐを出力する。第２の正極Ｄ／Ａ変換器ＰＨは、第２の正極性電圧範囲ＶＤＤ１〜ＶＤＤ２で動作し、デジタル信号の下位ビット群Ｄ０〜Ｄ４をＤ／Ａ変換することにより第２の正極アナログ電圧信号Ｖ０Ｐ〜Ｖ３１Ｐを出力する。正極セレクタ１１は、デジタル信号の最上位ビットＤ５に応じて、第１及び第２の正極アナログ電圧信号のいずれかを正極アナログ電圧信号として選択する。【選択図】図４
2007003563.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧に対して正極性を有する正極アナログ電圧信号と負極性を有する負極アナログ電圧信号を液晶表示装置のデータ線に出力する液晶表示装置の駆動回路であって、
前記基準電圧と前記基準電圧より高い第１の電圧とで規定される第１の電圧範囲で動作し、第１のデジタル信号の下位ビット群をＤ／Ａ変換することにより第１の正極アナログ電圧信号を出力する第１の正極Ｄ／Ａ変換器と、
前記第１の電圧と前記第１の電圧より高い第２の電圧とで規定される第２の電圧範囲で動作し、前記第１のデジタル信号の下位ビット群をＤ／Ａ変換することにより第２の正極アナログ電圧信号を出力する第２の正極Ｄ／Ａ変換器と、
前記第１のデジタル信号の最上位ビットに応じて、前記第１及び第２の正極アナログ電圧信号のいずれかを前記正極アナログ電圧信号として選択する正極セレクタと、
前記基準電圧と前記基準電圧より低い第３の電圧とで規定される第３の電圧範囲で動作し、第２のデジタル信号の下位ビット群をＤ／Ａ変換することにより第１の負極アナログ電圧信号を出力する第１の負極Ｄ／Ａ変換器と、
前記第３の電圧と前記第３の電圧より低い第４の電圧とで規定される第４の電圧範囲で動作し、前記第２のデジタル信号の下位ビット群をＤ／Ａ変換することにより第２の負極アナログ電圧信号を出力する第２の負極Ｄ／Ａ変換器と、
前記第２のデジタル信号の最上位ビットに応じて、前記第１及び第２の負極アナログ電圧信号のいずれかを前記負極アナログ電圧信号として選択する負極セレクタと
を備える
液晶表示装置の駆動回路。
【請求項２】
請求項１に記載の液晶表示装置の駆動回路であって、
前記第１の正極Ｄ／Ａ変換器は、基板上の第１の領域に形成され、
前記第２の正極Ｄ／Ａ変換器は、前記基板上の第２の領域に形成され、
前記第１の負極Ｄ／Ａ変換器は、前記基板上の第３の領域に形成され、
前記第２の負極Ｄ／Ａ変換器は、前記基板上の第４の領域に形成される
液晶表示装置の駆動回路。
【請求項３】
請求項１に記載の液晶表示装置の駆動回路であって、
前記正極セレクタは、前記基準電圧と前記第２の電圧とで規定される第５の電圧範囲で動作し、
前記負極セレクタは、前記基準電圧と前記第４の電圧とで規定される第６の電圧範囲で動作する
液晶表示装置の駆動回路。
【請求項４】
請求項３に記載の液晶表示装置の駆動回路であって、
前記第１の正極Ｄ／Ａ変換器は、基板上の第１の領域に形成され、
前記第２の正極Ｄ／Ａ変換器は、前記基板上の第２の領域に形成され、
前記第１の負極Ｄ／Ａ変換器は、前記基板上の第３の領域に形成され、
前記第２の負極Ｄ／Ａ変換器は、前記基板上の第４の領域に形成され、
前記正極セレクタは、前記基板上の第５の領域に形成され、
前記負極セレクタは、前記基板上の第６の領域に形成される
液晶表示装置の駆動回路。
【請求項５】
請求項４に記載の液晶表示装置の駆動回路であって、
前記第１から第６の領域のそれぞれには、ＭＯＳトランジスタが形成され、
前記第１から第４の領域における前記ＭＯＳトランジスタのゲート酸化膜の膜厚は、前記第５及び第６の領域における前記ＭＯＳトランジスタのゲート酸化膜の膜厚より小さい
液晶表示装置の駆動回路。
【請求項６】
請求項１に記載の液晶表示装置の駆動回路であって、
前記正極セレクタ及び前記負極セレクタは、前記第２の電圧以上の電圧と前記第４の電圧以下の電圧とで規定される第７の電圧範囲で動作する
液晶表示装置の駆動回路。
【請求項７】
請求項６に記載の液晶表示装置の駆動回路であって、
前記第１の正極Ｄ／Ａ変換器は、基板上の第１の領域に形成され、
前記第２の正極Ｄ／Ａ変換器は、前記基板上の第２の領域に形成され、
前記第１の負極Ｄ／Ａ変換器は、前記基板上の第３の領域に形成され、
前記第２の負極Ｄ／Ａ変換器は、前記基板上の第４の領域に形成され、
前記正極セレクタ及び負極セレクタは、前記基板上の第７の領域に形成される
液晶表示装置の駆動回路。
【請求項８】
請求項７に記載の液晶表示装置の駆動回路であって、
前記第１から第４及び第７の領域のそれぞれには、ＭＯＳトランジスタが形成され、
前記第１から第４の領域における前記ＭＯＳトランジスタのゲート酸化膜の膜厚は、前記第７の領域における前記ＭＯＳトランジスタのゲート酸化膜の膜厚より小さい
液晶表示装置の駆動回路。
【請求項９】
請求項１乃至８のいずれかに記載の液晶表示装置の駆動回路であって、
前記正極アナログ電圧信号及び前記負極アナログ電圧信号のそれぞれは、ボルテージフォロアを通して前記データ線に出力される
液晶表示装置の駆動回路。
【請求項１０】
請求項１乃至９のいずれかに記載の液晶表示装置の駆動回路であって、
前記正極アナログ電圧信号は、前記液晶表示装置の第１データ線に供給され、
前記負極アナログ電圧信号は、前記第１データ線に隣接する第２データ線に供給される
液晶表示装置の駆動回路。
【請求項１１】
請求項１乃至１０のいずれかに記載の液晶表示装置の駆動回路であって、
前記第２の電圧以上の電圧と前記第４の電圧以下の電圧とで規定される第７の電圧範囲で動作し、前記正極アナログ電圧信号及び前記負極アナログ電圧信号を受け取る極性選択回路を更に備え、
前記極性選択回路は、前記液晶表示装置の第１データ線と前記第１データ線に隣接する第２データ線の一方に前記正極アナログ電圧信号を出力し、前記第１データ線と前記第２データ線の他方に前記負極アナログ電圧信号を出力する
液晶表示装置の駆動回路。
【請求項１２】
請求項１１に記載の液晶表示装置の駆動回路であって、
前記極性選択回路は、第１極性信号に応答して、前記正極アナログ電圧信号を前記第１データ線に出力し、前記負極アナログ電圧信号を前記第２データ線に出力し、
前記極性選択回路は、第２極性信号に応答して、前記正極アナログ電圧信号を前記第２データ線に出力し、前記負極アナログ電圧信号を前記第１データ線に出力する
液晶表示装置の駆動回路。
【請求項１３】
請求項１２に記載の液晶表示装置の駆動回路であって、
前記第１極性信号と前記第２極性信号は、水平期間ごとに切り替わる
液晶表示装置の駆動回路。
【請求項１４】
請求項１１乃至１３のいずれかに記載の液晶表示装置の駆動回路であって、
前記第１の正極Ｄ／Ａ変換器は、基板上の第１の領域に形成され、
前記第２の正極Ｄ／Ａ変換器は、前記基板上の第２の領域に形成され、
前記第１の負極Ｄ／Ａ変換器は、前記基板上の第３の領域に形成され、
前記第２の負極Ｄ／Ａ変換器は、前記基板上の第４の領域に形成され、
前記極性選択回路は、前記基板上の第７の領域に形成される
液晶表示装置の駆動回路。
【請求項１５】
請求項１１乃至１３のいずれかに記載の液晶表示装置の駆動回路であって、
前記第１の正極Ｄ／Ａ変換器は、基板上の第１の領域に形成され、
前記第２の正極Ｄ／Ａ変換器は、前記基板上の第２の領域に形成され、
前記第１の負極Ｄ／Ａ変換器は、前記基板上の第３の領域に形成され、
前記第２の負極Ｄ／Ａ変換器は、前記基板上の第４の領域に形成され、
前記極性選択回路は、画素が形成される基板上の第７の領域に形成される
液晶表示装置の駆動回路。
【請求項１６】
請求項１４又は１５に記載の液晶表示装置の駆動回路であって、
前記第１から第４及び第７の領域のそれぞれには、ＭＯＳトランジスタが形成され、
前記第１から第４の領域における前記ＭＯＳトランジスタのゲート酸化膜の膜厚は、前記第７の領域における前記ＭＯＳトランジスタのゲート酸化膜の膜厚より小さい
液晶表示装置の駆動回路。
【請求項１７】
請求項１乃至１６のいずれかに記載の液晶表示装置の駆動回路であって、
前記正極セレクタの出力端子に接続され、前記正極セレクタの出力端子を所定の電圧にプリチャージする正極プリチャージスイッチと、
前記負極セレクタの出力端子に接続され、前記負極セレクタの出力端子を所定の電圧にプリチャージする負極プリチャージスイッチと
を更に備える
液晶表示装置の駆動回路。
【請求項１８】
請求項１７に記載の液晶表示装置の駆動回路であって、
前記正極プリチャージスイッチによるプリチャージは、前記第１のデジタル信号の前記最上位ビットの値が変化する前に行われ、
前記負極プリチャージスイッチによるプリチャージは、前記第２のデジタル信号の前記最上位ビットの値が変化する前に行われる
液晶表示装置の駆動回路。
【請求項１９】
請求項１７又は１８に記載の液晶表示装置の駆動回路であって、
前記正極プリチャージスイッチは、前記正極セレクタの出力端子を前記第１の電圧にプリチャージし、
前記負極プリチャージスイッチは、前記負極セレクタの出力端子を前記第３の電圧にプリチャージする
液晶表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動回路に関する。特に、本発明は、液晶表示装置をドット反転駆動方式で駆動するデータ線駆動回路に関する。
【背景技術】
【０００２】
公知の液晶表示装置において、データ線からＴＦＴ（Thin Film Transistor）を介して画素に印加される電圧（以下、画素電圧と参照される）の極性は、所定の期間ごとに反転する。つまり、画素は交流的に駆動される。ここで、極性とは、共通電極の電圧（ｃｏｍ電圧）を基準とした場合の画素電圧の正負を示す。このような駆動方法は、液晶材料の劣化を抑制するために適用されている。また、１フレームにおいて、隣り合う画素ごとに画素電圧の極性が反転するようにデータ線及び走査線を駆動する「ドット反転駆動方式」が知られている。ドット反転駆動方式によれば、フリッカが低減され、画質が向上する。
【０００３】
このような液晶表示装置を駆動するための駆動回路に関して、その面積はできるだけ小さい方が好ましい。液晶駆動回路の面積の低減を目的とする従来技術として、特許文献１に開示された技術が知られている。
【０００４】
特許文献１に記載されたデータ線駆動回路は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器の出力信号の電圧レベルを液晶表示装置駆動用のレベルまで増幅する増幅器とを備える。増幅器による増幅率αは１より大きい。具体的には、この増幅器において、参照電圧端子と反転入力端子との間に抵抗Ｒ１が設けられ、出力端子と反転入力端子との間に抵抗Ｒｆが設けられる。この場合、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係は、次の式で表される：
Ｖｏｕｔ＝Ｖｉｎ（１＋Ｒｆ／Ｒ１）
このように増幅率αが１より大きい増幅器が設けられた結果、Ｄ／Ａ変換器から増幅器へ送られる信号の電圧レベルを画素電圧の１／αに設定することが可能となる。従って、Ｄ／Ａ変換器を構成するトランジスタなどの素子の耐圧を低下させることができるので、Ｄ／Ａ変換器の面積を縮小することが可能となる。
【０００５】
【特許文献１】特開平１１−１８４４４４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者は、次の点に着目した。上述の特許文献１において、Ｄ／Ａ変換器及び増幅器は、データ線ごとに設けられる。しかしながら、抵抗Ｒ１と抵抗Ｒｆの製造ばらつきにより、各増幅器における増幅率α（＞１）はばらついてしまう。このことは、データ線に供給される画素電圧の精度の悪化を招き、縦線状の“むら”等の画質劣化の原因となる。特に、ドット反転駆動方式の場合、隣接するデータ線間で“むら”が発生し、増幅率αのばらつきによる悪影響が顕著に現れる。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明に係る液晶表示装置の駆動回路（５）は、最上位ビット（Ｄ５）と下位ビット群（Ｄ０〜Ｄ４）からなるデジタル信号（Ｄ０〜Ｄ５）を、そのデジタル信号（Ｄ０〜Ｄ５）に応じたアナログ電圧信号（Ｖ０Ｐ〜Ｖ６３Ｐ，Ｖ０Ｎ〜Ｖ６３Ｎ）に変換する。より詳細には、その駆動回路（５）は、基準電圧（ＧＮＤ）に対して正極性を有する「正極アナログ電圧信号（Ｖ０Ｐ〜Ｖ６３Ｐ）」と、基準電圧（ＧＮＤ）に対して負極性を有する「負極アナログ電圧信号（Ｖ０Ｎ〜Ｖ６３Ｎ）」を液晶表示装置（１）のデータ線（Ｙ）に出力する。本発明に係る液晶表示装置の駆動回路（５）は、第１の正極Ｄ／Ａ変換器（ＰＬ）、第２の正極Ｄ／Ａ変換器（ＰＨ）、及び正極セレクタ（１１）を備える。更に、その駆動回路（５）は、第１の負極Ｄ／Ａ変換器（ＮＨ）、第２の負極Ｄ／Ａ変換器（ＮＬ）、及び負極セレクタ（２１）を備える。
【０００９】
第１の正極Ｄ／Ａ変換器（ＰＬ）は、基準電圧（ＧＮＤ）とその基準電圧より高い第１の電圧（ＶＤＤ１）とで規定される第１の電圧範囲（ＧＮＤ〜ＶＤＤ１）で動作する。そして、第１の正極Ｄ／Ａ変換器（ＰＬ）は、入力される第１のデジタル信号の下位ビット群（Ｄ０〜Ｄ４）をＤ／Ａ変換することによって、第１の正極アナログ電圧信号（Ｖ３２Ｐ〜Ｖ６３Ｐ）を生成する。第１の正極Ｄ／Ａ変換器（ＰＬ）は、その第１の正極アナログ電圧信号（Ｖ３２Ｐ〜Ｖ６３Ｐ）を正極セレクタ（１１）に出力する。
【００１０】
また、第２の正極Ｄ／Ａ変換器（ＰＨ）は、第１の電圧（ＶＤＤ１）とその第１の電圧より高い第２の電圧（ＶＤＤ２）とで規定される第２の電圧範囲（ＶＤＤ１〜ＶＤＤ２）で動作する。そして、第２の正極Ｄ／Ａ変換器（ＰＨ）は、入力される第１のデジタル信号の下位ビット群（Ｄ０〜Ｄ４）をＤ／Ａ変換することによって、第２の正極アナログ電圧信号（Ｖ０Ｐ〜Ｖ３１Ｐ）を生成する。第２の正極Ｄ／Ａ変換器（ＰＨ）は、その第２の正極アナログ電圧信号（Ｖ０Ｐ〜Ｖ３１Ｐ）を正極セレクタ（１１）に出力する。
【００１１】
正極セレクタ（１１）は、基準電圧（ＧＮＤ）と第２の電圧（ＶＤＤ２）とで規定される第５の電圧範囲（ＧＮＤ〜ＶＤＤ２）で動作する。正極セレクタ（１１）は、第１のデジタル信号の最上位ビット（Ｄ５）に応じて、第１の正極アナログ電圧信号（Ｖ３２Ｐ〜Ｖ６３Ｐ）及び第２の正極アナログ電圧信号（Ｖ０Ｐ〜Ｖ３１Ｐ）のいずれかを正極アナログ電圧信号（Ｖ０Ｐ〜Ｖ６３Ｐ）として選択する。
【００１２】
一方、第１の負極Ｄ／Ａ変換器（ＮＨ）は、基準電圧（ＧＮＤ）とその基準電圧より低い第３の電圧（ＶＤＤ３）とで規定される第３の電圧範囲（ＶＤＤ３〜ＧＮＤ）で動作する。そして、第１の負極Ｄ／Ａ変換器（ＮＨ）は、入力される第２のデジタル信号の下位ビット群（Ｄ０〜Ｄ４）をＤ／Ａ変換することによって、第１の負極アナログ電圧信号（Ｖ３２Ｎ〜Ｖ６３Ｎ）を生成する。第１の負極Ｄ／Ａ変換器（ＮＨ）は、その第１の負極アナログ電圧信号（Ｖ３２Ｎ〜Ｖ６３Ｎ）を負極セレクタ（２１）出力する。
【００１３】
また、第２の負極Ｄ／Ａ変換器（ＮＬ）は、第３の電圧（ＶＤＤ３）とその第３の電圧より低い第４の電圧（ＶＤＤ４）とで規定される第４の電圧範囲（ＶＤＤ４〜ＶＤＤ３）で動作する。そして、第２の負極Ｄ／Ａ変換器（ＮＬ）は、入力される第２のデジタル信号の下位ビット群（Ｄ０〜Ｄ４）をＤ／Ａ変換することによって、第２の負極アナログ電圧信号（Ｖ０Ｎ〜Ｖ３１Ｎ）を生成する。第２の負極Ｄ／Ａ変換器（ＮＬ）は、その第２の負極アナログ電圧信号（Ｖ０Ｎ〜Ｖ３１Ｎ）を負極セレクタ（２１）に出力する。
【００１４】
負極セレクタ（２１）は、基準電圧（ＧＮＤ）と第４の電圧（ＶＤＤ４）とで規定される第６の電圧範囲（ＶＤＤ４〜ＧＮＤ）で動作する。負極セレクタ（２１）は、第２のデジタル信号の最上位ビット（Ｄ５）に応じて、第１の負極アナログ電圧信号（Ｖ３２Ｎ〜Ｖ６３Ｎ）及び第２の負極アナログ電圧信号（Ｖ０Ｎ〜Ｖ３１Ｎ）のいずれかを負極アナログ電圧信号（Ｖ０Ｎ〜Ｖ６３Ｎ）として選択する。
【００１５】
このように、第１及び第２の正極Ｄ／Ａ変換器（ＰＬ，ＰＨ）、第１及び第２の負極Ｄ／Ａ変換器（ＮＨ，ＮＬ）、正極セレクタ（１１）、並びに負極セレクタ（２１）は、それぞれ異なる電圧範囲で動作し、基板（７０）上の異なる領域（７１〜７６）に形成される。ここで、第５の電圧範囲（ＧＮＤ〜ＶＤＤ２）で動作する正極セレクタ（１１）や、第６の電圧範囲（ＶＤＤ４〜ＧＮＤ）で動作する負極セレクタ（２１）は、中電圧素子や高電圧素子で製造され得る。一方、より狭い電圧範囲で動作する正極Ｄ／Ａ変換器（ＰＬ，ＰＨ）や負極Ｄ／Ａ変換器（ＮＬ，ＮＨ）に関しては、中電圧素子より耐圧の低い低電圧素子で製造することが可能である。すなわち、本発明によれば、正極Ｄ／Ａ変換器（ＰＬ，ＰＨ）や負極Ｄ／Ａ変換器（ＮＬ，ＮＨ）を構成する素子の耐圧は従来に比べ低くて構わないので、その素子のゲート長Ｌやゲート幅Ｗを小さく設計することが可能となる。従って、正極Ｄ／Ａ変換器（ＰＬ，ＰＨ）や負極Ｄ／Ａ変換器（ＮＬ，ＮＨ）の回路面積を縮小することが可能となる。
【００１６】
以上に説明されたように、本発明によれば、増幅率αが１より大きい増幅器を使うこと無く、Ｄ／Ａ変換を担う回路（ＰＨ，ＰＬ，ＮＨ，ＮＬ）の面積を縮小することが可能である。上述の正極アナログ電圧信号（Ｖ０Ｐ〜Ｖ６３Ｐ）や負極アナログ電圧信号（Ｖ０Ｎ〜Ｖ６３Ｎ）は、ボルテージフォロア（１７，２７）を通してデータ線（Ｙ）に出力されればよい。増幅器の製造ばらつきによる増幅率αのばらつきが無くなるので、データ線（Ｙ）に供給される画素電圧の精度が向上する。このように、本発明によれば、液晶表示装置の駆動回路（５）の面積が低減されるだけでなく、“むら”等の画質劣化が防止される。特に、ドット反転駆動方式の場合、本発明に係る構成は有効である。更に、本発明によれば、Ｄ／Ａ変換器（ＰＨ，ＰＬ，ＮＨ，ＮＬ）の動作電圧が低減されるので、液晶表示装置の駆動回路（５）の消費電力も低減される。
【発明の効果】
【００１７】
本発明によれば、液晶表示装置の駆動回路の面積を縮小することが可能となる。また、その駆動回路の消費電力を低減することが可能となる。更に、液晶表示装置における画質劣化を防止することが可能となる。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明の実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されることを意味しない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
【００１９】
１．第１の実施の形態
（全体構成）
図１は、本発明に係る液晶表示装置１の構成を示すブロック図である。この液晶表示装置１は、画像が表示される表示パネル２を備えており、その表示パネル２は、マトリックス状に配置された複数の画素３を有している。また、複数の走査線Ｘ１〜Ｘｍと複数のデータ線Ｙ１〜Ｙｎが互いに交差するように形成されており、複数の交差点のそれぞれに複数の画素３が配置されている。各画素３は、ＴＦＴ(Thin Film Transistor)と、液晶と、コモン電極とを有する。ＴＦＴのゲート端子は走査線に接続され、ＴＦＴのソース端子あるいはドレイン端子はデータ線に接続される。液晶の一端は、ＴＦＴのソース端子あるいはドレイン端子に接続され、その他端は、一定のコモン電圧が印加されるコモン電極に接続される。
【００２０】
複数の走査線Ｘ１〜Ｘｍは、走査線駆動回路４に接続されている。制御回路６は、走査線駆動回路４を制御するための走査線駆動信号群を走査線駆動回路４に出力する。走査線駆動回路４は、その走査線駆動信号群に従って、複数の走査線Ｘ１〜Ｘｍを順番に駆動する。また、複数のデータ線Ｙ１〜Ｙｎは、データ線駆動回路５に接続されている。制御回路６は、データ線駆動回路５を制御するためのデータ線駆動信号群と、デジタルデータである画素データをデータ線駆動回路５に出力する。データ線駆動回路５は、データ線駆動信号群に従って、複数のデータ線Ｙ１〜Ｙｎを駆動する。具体的には、データ線駆動回路５は、複数のデータ線Ｙ１〜Ｙｎのそれぞれに、画素データに応じた画素電圧を出力する。これにより、選択された１本の走査線Ｘにつながる複数の画素３のそれぞれに、画素データに応じた画素電圧が印加される。複数の走査線Ｘ１〜Ｘｍが順番に駆動されることによって、画像が表示パネル２に表示される。
【００２１】
また、本実施の形態において、液晶表示装置１は、「ドット反転駆動方式」で駆動される。つまり、隣接する画素３に印加される画素電圧の極性は反対である。ここで、極性とは、コモン電極に印加されるコモン電圧を基準とした場合の画素電圧の正負を意味する。例えば、図１において、画素３ａに印加される画素電圧の極性は、画素３ｂや画素３ｃに印加される画素電圧の極性の反対である。そのため、データ線駆動回路５は、正極性及び負極性の画素電圧を生成し、データ線Ｙ１とデータ線Ｙ２に異なる極性の画素電圧を印加する。また、データ線駆動回路５は、各データ線Ｙに印加する画素電圧の極性を、水平期間毎に反転させる。更に、データ線駆動回路５は、各データ線Ｙに印加する画素電圧の極性を、フレーム毎に反転させる。このようなドット反転駆動方式により、フリッカなどが低減され、画質が向上する。
【００２２】
図２は、本発明に係るデータ線駆動回路５の構成を示すブロック図である。データ線駆動回路５は、Ｄ／Ａ変換回路１０、階調電圧生成回路４０、レベルシフト回路群５０、及びロジック回路６０を備えている。以下、各回路の概要を説明する。
【００２３】
まず、Ｄ／Ａ変換回路１０は、画素データを示すデジタル信号を、そのデジタル信号に応じたアナログ電圧信号（階調信号）に変換する回路である。Ｄ／Ａ変換回路１０の出力は、複数のデータ線Ｙ１〜Ｙｎに接続されている。本実施の形態においては、６ビットのデジタル信号「Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１」を用いて説明が行われる。このデジタル信号の最上位ビット（MSB: Most Significant Bit）はＤ５であり、最下位ビット（LSB: Least Significant Bit）はＤ０である。また、下位ビット群とは、最上位ビット以外のビットＤ０〜Ｄ４を意味する。
【００２４】
この６ビットのデジタル信号Ｄ０〜Ｄ５は、６４種類の階調を表現できる。例えば、デジタル信号「００００００」は第０階調を表し、デジタル信号「０１１１１１」は第３１階調を表し、デジタル信号「１０００００」は第３２階調を表し、デジタル信号「１１１１１１」は第６３階調を表す。ドット反転駆動方式の場合、１つの階調は、１つの正極性の画素電圧及び１つの負極性の画素電圧に対応付けられる。よって、以下の説明においては、画素電圧は「階調電圧」と参照され、正極性の階調電圧は「正極階調電圧」と参照され、負極性の階調電圧は「負極階調電圧」と参照される。６４種類の階調は、６４種類の正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐと、６４種類の負極性の階調電圧Ｖ０Ｎ〜Ｖ６３Ｎに対応付けられる。
【００２５】
各階調と階調電圧との対応関係の一例が、図３に示されている。正極性側においては、正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐが、順番に第０〜第６３階調に対応付けられている。また、負極性側においては、負極階調電圧Ｖ６３Ｎ〜Ｖ０Ｎが、順番に第０〜第６３階調に対応づけられている。ここで、正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐにおいて、Ｖ０Ｐに近づくほど電圧が高く、Ｖ６３Ｐに近づくほどグランド（システムグランド）ＧＮＤに近いとする。一方、負極階調電圧Ｖ０Ｎ〜Ｖ６３Ｎにおいて、Ｖ０Ｎに近づくほど電圧が低く、Ｖ６３Ｎに近づくほどグランドＧＮＤに近いとする。画素に印加された電圧はＴＦＴがオフする時にＴＦＴのフィードスルーによりオフセット電圧を発生させるため、コモン電圧としては、ｎ型ＴＦＴでは−２〜０Ｖ程度、ｐ型ＴＦＴでは０〜２Ｖ程度の電圧が供給される。
【００２６】
尚、図３に示されるように、正極階調電圧Ｖ６３Ｐ〜Ｖ３２Ｐを含む電圧範囲は、第１の電圧範囲（ＧＮＤ〜ＶＤＤ１）と参照される。第１の電圧範囲は、基準電圧（ＧＮＤ）と、基準電圧より高い第１の電圧ＶＤＤ１（例：２．７Ｖ）との間の範囲として規定される。正極階調電圧Ｖ３１Ｐ〜Ｖ０Ｐを含む電圧範囲は、第２の電圧範囲（ＶＤＤ１〜ＶＤＤ２）と参照される。第２の電圧範囲は、第１の電圧ＶＤＤ１と、その第１の電圧ＶＤＤ１より高い第２の電圧ＶＤＤ２（例：５Ｖ）との間の範囲として規定される。負極階調電圧Ｖ３２Ｎ〜Ｖ６３Ｎを含む電圧範囲は、第３の電圧範囲（ＶＤＤ３〜ＧＮＤ）と参照される。第３の電圧範囲は、基準電圧と、基準電圧より低い第３の電圧ＶＤＤ３（例：−２．８Ｖ）との間の範囲として規定される。負極階調電圧Ｖ０Ｎ〜Ｖ３１Ｎを含む電圧範囲は、第４の電圧範囲（ＶＤＤ４〜ＶＤＤ３）と参照される。第４の電圧範囲は、第３の電圧ＶＤＤ３と、その第３の電圧ＶＤＤ３より低い第４の電圧ＶＤＤ４（例：−５Ｖ）との間の範囲として規定される。第５の電圧範囲は、基準電圧と、上記第２の電圧ＶＤＤ２との間の範囲として規定される。第６の電圧範囲は、基準電圧と、上記第４の電圧ＶＤＤ４との間の範囲として規定される。全ての階調電圧を含む第７の電圧範囲は、上記第２の電圧以上の電圧と、上記第４の電圧以下の電圧との間の範囲として規定される。第２の電圧ＶＤＤ２や第４の電圧ＶＤＤ４は、ＤＣ−ＤＣコンバータなどの電源回路（記述されない）で生成すればよい。第１の電圧ＶＤＤ１や第３の電圧ＶＤＤ３は、後述の階調電圧生成回路４０において生成される。
【００２７】
次に、階調電圧生成回路４０は、上述の正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐと負極階調電圧Ｖ０Ｎ〜Ｖ６３ＮをＤ／Ａ変換回路１０に出力する回路である。具体的には、階調電圧生成回路４０は、各階調電圧を有する階調信号（アナログ電圧信号）を、Ｄ／Ａ変換回路１０に出力する。尚、本明細書において、符号Ｖ０Ｐ〜Ｖ６３Ｐ、Ｖ０Ｎ〜Ｖ６３Ｎの各々は、各階調電圧だけでなく、各階調電圧を有する階調信号を表す場合がある。つまり、正極階調信号（正極アナログ電圧信号）Ｖ０Ｐ〜Ｖ６３Ｐのそれぞれの電圧は、階調電圧Ｖ０Ｐ〜Ｖ６３Ｐであり、負極階調信号（負極アナログ電圧信号）Ｖ０Ｎ〜Ｖ６３Ｎのそれぞれの電圧は、階調電圧Ｖ０Ｎ〜Ｖ６３Ｎである。
【００２８】
次に、ロジック回路６０は、画素データを示すデジタル信号Ｄ０〜Ｄ５や、水平同期信号ＳＴＢ、ラッチ信号ＬＡＴ、及び極性信号ＰＯＬを制御回路６から受け取る回路である。ロジック回路６０は、これら水平同期信号ＳＴＢ、ラッチ信号ＬＡＴ、極性信号ＰＯＬなどに基づいて、画像の表示を制御するための制御信号を出力する。デジタル信号Ｄ０〜Ｄ５と上記制御信号は、レベルシフト回路群５０を通して、Ｄ／Ａ変換回路１０に送られる。レベルシフト回路群５０は、デジタル信号や制御信号の電圧レベルを、Ｄ／Ａ変換回路１０に適合するように変換するための複数のレベルシフト回路を有している。
【００２９】
以下、本発明に係るデータ線駆動回路５の構成及び動作を更に詳細に説明する。
【００３０】
（詳細な構成・動作）
図４は、本発明の第１の実施の形態に係るＤ／Ａ変換回路１０の構成を示す回路ブロック図である。図４においては、隣接する２本のデータ線Ｙ１，Ｙ２を駆動するための構成が示されている。Ｄ／Ａ変換回路１０の出力端子Ｔ１はデータ線Ｙ１に接続され、出力端子Ｔ２はデータ線Ｙ２に接続されている。そして、一方のデータ線には正極階調信号Ｖ０Ｐ〜Ｖ６３Ｐのいずれかが印加され、他方のデータ線には負極階調信号Ｖ０Ｎ〜Ｖ６３Ｎのいずれかが印加される。
【００３１】
図４に示されるように、本実施の形態に係るＤ／Ａ変換回路１０は、第１の正極Ｄ／Ａ変換器ＰＬ、第２の正極Ｄ／Ａ変換器ＰＨ、正極セレクタ１１、プリチャージスイッチ１４〜１６、及びボルテージフォロア１７を備えている。これらの回路は、正極階調信号Ｖ０Ｐ〜Ｖ６３Ｐを扱い、正極側のデジタル信号（以下、「第１のデジタル信号」と参照される）に応じた１つの正極階調信号を決定する。また、本実施の形態に係るＤ／Ａ変換回路１０は、第１の負極Ｄ／Ａ変換器ＮＨ、第２の負極Ｄ／Ａ変換器ＮＬ、負極セレクタ２１、プリチャージスイッチ２４〜２６、及びボルテージフォロア２７を備えている。これらの回路は、負極階調信号Ｖ０Ｎ〜Ｖ６３Ｎを扱い、負極側のデジタル信号（以下、「第２のデジタル信号」と参照される）に応じた１つの負極階調信号を決定する。更に、本実施の形態に係るＤ／Ａ変換回路１０は、極性選択回路３０を備えている。この極性選択回路３０は、上述の１つの正極階調信号をデータ線Ｙ１とＹ２の一方に出力し、１つの負極階調信号をデータ線Ｙ１とＹ２の他方に出力する。
【００３２】
まず、正極側の構成から説明が行われる。
【００３３】
第１の正極Ｄ／Ａ変換器ＰＬは、第１の電圧範囲ＧＮＤ〜ＶＤＤ１で動作するように構成される。よって、第１の正極Ｄ／Ａ変換器ＰＬには、第１の電圧範囲ＧＮＤ〜ＶＤＤ１に対応した正極階調信号Ｖ３２Ｐ〜Ｖ６３Ｐが供給される（図３参照）。その正極階調信号Ｖ３２Ｐ〜Ｖ６３Ｐは、階調電圧生成回路４０の正極階調電圧生成回路４１により供給される。そして、第１の正極Ｄ／Ａ変換器ＰＬは、正極階調信号Ｖ３２Ｐ〜Ｖ６３Ｐのうち、第１のデジタル信号の下位ビット群Ｄ０〜Ｄ４に応じた１つの正極階調信号（以下、「第１の正極階調信号」と参照される）を出力する。つまり、第１の正極Ｄ／Ａ変換器ＰＬは、入力される第１のデジタル信号の下位ビット群Ｄ０〜Ｄ４をＤ／Ａ変換することによって、第１の正極階調信号を生成する。例えば、下位ビット群Ｄ０〜Ｄ４が「０００００」である場合、階調信号Ｖ３２Ｐが第１の正極階調信号として選択される。第１の正極Ｄ／Ａ変換器ＰＬは、その第１の正極階調信号を正極セレクタ１１に出力する。
【００３４】
図５Ａ及び図５Ｂには、１つのＤ／Ａ変換器の回路構成が例示されている。簡単のため、２ビットのデジタル信号（Ｄ０，Ｄ１）の場合が説明される。図５Ａに示されたＤ／Ａ変換器は、インバータａ１，ａ２、ＡＮＤ回路ａ３〜ａ６、及びトランジスタ（スイッチ）ａ７〜ａ１０を有している。デジタル信号は、インバータａ１，ａ２やＡＮＤ回路ａ３〜ａ６などの論理回路でデコードされる。これにより４個のスイッチａ７〜ａ１０のうち１個のスイッチがオンされ、４種類の電圧Ｖ０〜Ｖ３のうちデジタル信号に応じた１つの電圧が出力される。図５Ｂに示されたＤ／Ａ変換器は、複数のトランジスタｂ１〜ｂ１６及びインバータｂ１７，ｂ１８を有している。但し、トランジスタｂ１，ｂ３，ｂ５，ｂ８，ｂ１０，ｂ１１，ｂ１４，及びｂ１６は、エンハンスメント型トランジスタであり、それ以外は常時オンのディプレッション型トランジスタである。各トランジスタのゲートには、デジタル信号（Ｄ０，Ｄ１）及びその反転信号のいずれかが入力される。これにより、４種類の電圧Ｖ０〜Ｖ３のうちデジタル信号に応じた１つの電圧が出力される。デジタル信号のビット数が異なる場合でも、同様の原理でＤ／Ａ変換器が実現される。
【００３５】
第２の正極Ｄ／Ａ変換器ＰＨは、第２の電圧範囲ＶＤＤ１〜ＶＤＤ２で動作するように構成される。よって、第２の正極Ｄ／Ａ変換器ＰＨには、第２の電圧範囲ＶＤＤ１〜ＶＤＤ２に対応した正極階調信号Ｖ０Ｐ〜Ｖ３１Ｐが供給される（図３参照）。その正極階調信号Ｖ０Ｐ〜Ｖ３１Ｐは、階調電圧生成回路４０の正極階調電圧生成回路４１により供給される。そして、第２の正極Ｄ／Ａ変換器ＰＨは、正極階調信号Ｖ０Ｐ〜Ｖ３１Ｐのうち、第１のデジタル信号の下位ビット群Ｄ０〜Ｄ４に応じた１つの正極階調信号（以下、「第２の正極階調信号」と参照される）を出力する。つまり、第２の正極Ｄ／Ａ変換器ＰＨは、入力される第１のデジタル信号の下位ビット群Ｄ０〜Ｄ４をＤ／Ａ変換することによって、第２の正極階調信号を生成する。例えば、下位ビット群Ｄ０〜Ｄ４が「１１１１１」である場合、階調信号Ｖ３１Ｐが第２の正極階調信号として選択される。第２の正極Ｄ／Ａ変換器ＰＨは、その第２の正極階調信号を正極セレクタ１１に出力する。第２の正極Ｄ／Ａ変換器ＰＨの回路構成は、図５Ａや図５Ｂで示された構成と同様である。
【００３６】
図６Ａ及び図６Ｂには、正極階調電圧生成回路４１の回路構成が例示されている。正極階調電圧生成回路４１は、単調増加性に優れている抵抗ストリング回路を含んでいる。例えば、図６Ａには、複数の抵抗Ｒ１〜Ｒ６４が直列に接続された抵抗ストリング回路が示されている。この抵抗ストリング回路に、ボルテージフォロア４３、４４、４５のそれぞれを通して、参照電圧Ｖｒｅｆ２、Ｖｒｅｆ３、及びＶｒｅｆ１が供給されている。また、それぞれの接続点から複数の正極階調電圧Ｖ０〜Ｖ６３が生成されている。参照電圧Ｖｒｅｆ３は、抵抗Ｒ３１と抵抗Ｒ３２との接続点に供給され、その接続点には容量４６が接続され、ＶＤＤ１電源として利用される。この場合、中間調である正極階調電圧Ｖ３１Ｐ及びＶ３２Ｐは、第１の電圧ＶＤＤ１近傍の電圧となる。また、図６Ｂには、複数の抵抗Ｒ１〜Ｒ６３が直列に接続された抵抗ストリング回路が示されている。この場合、中間調である正極階調電圧Ｖ３１Ｐが第１の電圧ＶＤＤ１となる。
【００３７】
次に、正極セレクタ１１は、第１の正極Ｄ／Ａ変換器ＰＬから第１の正極階調信号を受け取り、第２の正極Ｄ／Ａ変換器ＰＨから第２の正極階調信号を受け取る。従って、正極セレクタ１１は、第５の電圧範囲ＧＮＤ〜ＶＤＤ２で動作するように構成される。そして、正極セレクタ１１は、第１のデジタル信号の最上位ビットＤ５に応じて、第１の正極階調信号及び第２の正極階調信号のいずれかを１つの正極階調信号として選択する。
【００３８】
具体的には、正極セレクタ１１はスイッチ１２及び１３を有しており、スイッチ１２及び１３のＯＮ・ＯＦＦは、最上位ビットＤ５の状態を示す制御信号ＳＷＣＮＴ１により制御される。最上位ビットＤ５が「１」の場合、正極階調信号Ｖ３２Ｐ〜Ｖ６３Ｐが選択されるので、制御信号ＳＷＣＮＴ１は、スイッチ１２がＯＦＦし、スイッチ１３がＯＮするように正極セレクタ１１を制御する。この場合、正極セレクタ１１は、第１の正極Ｄ／Ａ変換器ＰＬからの第１の正極階調信号を選択する。一方、最上位ビットＤ５が「０」の場合、正極階調信号Ｖ０Ｐ〜Ｖ３１Ｐが選択されるので、制御信号ＳＷＣＮＴ１は、スイッチ１２がＯＮし、スイッチ１３がＯＦＦするように正極セレクタ１１を制御する。この場合、正極セレクタ１１は、第２の正極Ｄ／Ａ変換器ＰＬからの第２の正極階調信号を選択する。選択された１つの正極階調信号は、ノードＮ１に出力される。
【００３９】
ノードＮ１は、増幅率が１であるボルテージフォロア１７の入力に接続される。また、ボルテージフォロア１７の出力は、ノードＮ２に接続される。ノードＮ２は、極性選択回路３０に接続される。上述の１つの正極階調信号は、ボルテージフォロア１７を通して極性選択回路３０に供給される。尚、プリチャージスイッチ１４〜１６は、ノードＮ１やノードＮ２を所定の電圧にプリチャージするための構成である。プリチャージ動作に関しては後述される。ボルテージフォロア１７やプリチャージスイッチ１４〜１６は、正極セレクタ１１と同様に、第５の電圧範囲ＧＮＤ〜ＶＤＤ２で動作するように構成される。
【００４０】
次に、負極側の構成の説明が行われる。
【００４１】
第１の負極Ｄ／Ａ変換器ＮＨは、第３の電圧範囲ＶＤＤ３〜ＧＮＤで動作するように構成される。よって、第１の負極Ｄ／Ａ変換器ＮＨには、第３の電圧範囲ＶＤＤ３〜ＧＮＤに対応した負極階調信号Ｖ３２Ｎ〜Ｖ６３Ｎが供給される（図３参照）。その負極階調信号Ｖ３２Ｎ〜Ｖ６３Ｎは、階調電圧生成回路４０の負極階調電圧生成回路４２により供給される。そして、第１の負極Ｄ／Ａ変換器ＮＨは、負極階調信号Ｖ３２Ｎ〜Ｖ６３Ｎのうち、第２のデジタル信号の下位ビット群Ｄ０〜Ｄ４に応じた１つの負極階調信号（以下、「第１の負極階調信号」と参照される）を出力する。つまり、第１の負極Ｄ／Ａ変換器ＮＨは、入力される第２のデジタル信号の下位ビット群Ｄ０〜Ｄ４をＤ／Ａ変換することによって、第１の負極階調信号を生成する。例えば、下位ビット群Ｄ０〜Ｄ４が「０００００」である場合、階調信号Ｖ３２Ｎが第１の負極階調信号として選択される。第１の負極Ｄ／Ａ変換器ＮＨは、その第１の負極階調信号を負極セレクタ２１に出力する。
【００４２】
第２の負極Ｄ／Ａ変換器ＮＬは、第４の電圧範囲ＶＤＤ４〜ＶＤＤ３で動作するように構成される。よって、第２の負極Ｄ／Ａ変換器ＮＬには、第４の電圧範囲ＶＤＤ４〜ＶＤＤ３に対応した負極階調信号Ｖ０Ｎ〜Ｖ３１Ｎが供給される（図３参照）。その負極階調信号Ｖ０Ｎ〜Ｖ３１Ｎは、階調電圧生成回路４０の負極階調電圧生成回路４２により供給される。そして、第２の負極Ｄ／Ａ変換器ＮＬは、負極階調信号Ｖ０Ｎ〜Ｖ３１Ｎのうち、第２のデジタル信号の下位ビット群Ｄ０〜Ｄ４に応じた１つの負極階調信号（以下、「第２の負極階調信号」と参照される）を出力する。つまり、第２の負極Ｄ／Ａ変換器ＮＬは、入力される第２のデジタル信号の下位ビット群Ｄ０〜Ｄ４をＤ／Ａ変換することによって、第２の負極階調信号を生成する。例えば、下位ビット群Ｄ０〜Ｄ４が「１１１１１」である場合、階調信号Ｖ３１Ｎが第２の負極階調信号として選択される。第２の負極Ｄ／Ａ変換器ＮＬは、その第２の負極階調信号を負極セレクタ２１に出力する。
【００４３】
尚、第１の負極Ｄ／Ａ変換器ＮＨ及び第２の負極Ｄ／Ａ変換器ＮＬの回路構成は、図５Ａや図５Ｂで示された構成と同様である。また、負極階調電圧生成回路４２の回路構成は、図６Ａや図６Ｂで示された構成と同様である。抵抗Ｒ３１と抵抗Ｒ３２との接続点に容量４６が接続され、ＶＤＤ３電源として利用される。
【００４４】
負極セレクタ２１は、第１の負極Ｄ／Ａ変換器ＮＨから第１の負極階調信号を受け取り、第２の負極Ｄ／Ａ変換器ＮＬから第２の負極階調信号を受け取る。従って、負極セレクタ２１は、第６の電圧範囲ＶＤＤ４〜ＧＮＤで動作するように構成される。そして、負極セレクタ２１は、第２のデジタル信号の最上位ビットＤ５に応じて、第１の負極階調信号及び第２の負極階調信号のいずれかを１つの負極階調信号として選択する。
【００４５】
具体的には、負極セレクタ２１はスイッチ２２及び２３を有しており、スイッチ２２及び２３のＯＮ・ＯＦＦは、最上位ビットＤ５の状態を示す制御信号ＳＷＣＮＴ１により制御される。最上位ビットＤ５が「１」の場合、負極階調信号Ｖ３２Ｎ〜Ｖ６３Ｎが選択されるので、制御信号ＳＷＣＮＴ１は、スイッチ２２がＯＮし、スイッチ２３がＯＦＦするように負極セレクタ２１を制御する。この場合、負極セレクタ２１は、第１の負極Ｄ／Ａ変換器ＮＨからの第１の負極階調信号を選択する。一方、最上位ビットＤ５が「０」の場合、負極階調信号Ｖ０Ｎ〜Ｖ３１Ｎが選択されるので、制御信号ＳＷＣＮＴ１は、スイッチ２２がＯＦＦし、スイッチ２３がＯＮするように負極セレクタ２１を制御する。この場合、負極セレクタ２１は、第２の負極Ｄ／Ａ変換器ＮＨからの第２の負極階調信号を選択する。選択された１つの負極階調信号は、ノードＮ３に出力される。
【００４６】
ノードＮ３は、増幅率が１であるボルテージフォロア２７の入力に接続される。また、ボルテージフォロア２７の出力は、ノードＮ４に接続される。ノードＮ４は、極性選択回路３０に接続される。上述の１つの負極階調信号は、ボルテージフォロア２７を通して極性選択回路３０に供給される。尚、プリチャージスイッチ２４〜２６は、ノードＮ３やノードＮ４を所定の電圧にプリチャージするための構成である。プリチャージ動作に関しては後述される。ボルテージフォロア２７やプリチャージスイッチ２４〜２６は、負極セレクタ２１と同様に、第６の電圧範囲ＶＤＤ４〜ＧＮＤで動作するように構成される。
【００４７】
次に、極性選択回路３０の構成の説明が行われる。
【００４８】
極性選択回路３０は、正極セレクタ１１から１つの正極階調信号を受け取り、負極セレクタ２１から１つの負極階調信号を受け取る。従って、極性選択回路３０は、第７の電圧範囲ＶＤＤ４〜ＶＤＤ２で動作するように構成される。この極性選択回路３０は、１つの正極階調信号をデータ線Ｙ１とＹ２の一方に出力し、１つの負極階調信号をデータ線Ｙ１とＹ２の他方に出力する。
【００４９】
具体的には、極性選択回路３０は、スイッチ３１〜３４を有している。スイッチ３１は、ノードＮ２と出力端子Ｔ１の間に設けられ、スイッチ３３は、ノードＮ２と出力端子Ｔ２の間に設けられている。また、スイッチ３２は、ノードＮ４と出力端子Ｔ１の間に設けられ、スイッチ３４は、ノードＮ４と出力端子Ｔ２の間に設けられている。これらスイッチ３１〜３４のＯＮ・ＯＦＦは、極性信号ＰＯＬの状態を示す制御信号ＳＷＣＮＴ２により制御される。例えば、極性信号ＰＯＬが「１」の場合、制御信号ＳＷＣＮＴ２は、スイッチ３１、３４がＯＮし、スイッチ３２、３３がＯＦＦするように極性選択回路３０を制御する。この場合、極性選択回路３０は、正極階調信号をデータ線Ｙ１に出力し、負極階調信号をデータ線Ｙ２に出力する。一方、極性信号ＰＯＬが「０」の場合、制御信号ＳＷＣＮＴ２は、スイッチ３１、３４がＯＦＦし、スイッチ３２、３３がＯＮするように極性選択回路３０を制御する。この場合、極性選択回路３０は、正極階調信号をデータ線Ｙ２に出力し、負極階調信号をデータ線Ｙ１に出力する。
【００５０】
このように、隣接するデータ線Ｙ１及びＹ２には、極性の異なる階調信号が出力される。その結果、隣接する画素３（３ａ−３ｂ；３ｃ−３ｄ）に印加される画素電圧の極性は反対になる。従って、ドット反転駆動が実現される。また、極性信号ＰＯＬ（制御信号ＳＷＣＮＴ２）により、正極と負極を反転させることが可能である。ここで、極性信号ＰＯＬの値は、水平期間ごとに「０」と「１」の間で切り替わると好適である。これにより、データ線Ｙ１、Ｙ２に印加される階調電圧の極性が、水平期間ごとに反転する。その結果、隣接する画素３（３ａ−３ｃ；３ｂ−３ｄ）に印加される画素電圧の極性は反対になる。従って、ドット反転駆動（ライン反転駆動）が実現される。
【００５１】
以上に説明されたように、正極Ｄ／Ａ変換器ＰＬ，ＰＨ、負極Ｄ／Ａ変換器ＮＨ，ＮＬ、正極セレクタ１１、負極セレクタ２１、極性選択回路３０は、それぞれ異なる電圧範囲で動作する。ここで、第５の電圧範囲ＧＮＤ〜ＶＤＤ２で動作する正極セレクタ１１や、第６の電圧範囲ＶＤＤ４〜ＧＮＤで動作する負極セレクタ２１は、「中電圧素子」で製造され、第７の電圧範囲ＶＤＤ４〜ＶＤＤ２で動作する極性選択回路３０は、「高電圧素子」で製造される。
【００５２】
一方、より狭い電圧範囲で動作する正極Ｄ／Ａ変換器ＰＬ，ＰＨや負極Ｄ／Ａ変換器ＮＬ，ＮＨに関しては、中電圧素子より耐圧の低い「低電圧素子」で製造することが可能である。すなわち、本実施の形態によれば、正極Ｄ／Ａ変換器ＰＬ，ＰＨや負極Ｄ／Ａ変換器ＮＬ，ＮＨを構成する素子の耐圧は、従来に比べ低くて構わない。その結果、正極Ｄ／Ａ変換器ＰＬ，ＰＨや負極Ｄ／Ａ変換器ＮＬ，ＮＨを構成する素子のゲート長Ｌやゲート幅Ｗを小さく設計することが可能となる。従って、正極Ｄ／Ａ変換器（ＰＬ，ＰＨ）や負極Ｄ／Ａ変換器（ＮＬ，ＮＨ）の回路面積を縮小することが可能となる。
【００５３】
このように、本実施の形態によれば、増幅率αが１より大きい増幅器を使うこと無く、Ｄ／Ａ変換を担う回路の面積を縮小することが可能である。上述の正極階調信号や負極階調信号は、ボルテージフォロア１７，２７を通してデータ線Ｙに出力されればよい。増幅器の製造ばらつきによる増幅率αのばらつきが無くなるので、データ線Ｙに供給される画素電圧の精度が向上する。すなわち、データ線駆動回路５の面積が低減されるだけでなく、“むら”等の画質劣化が防止される。特に、ドット反転駆動方式の場合、本発明に係る構成は有効である。更に、Ｄ／Ａ変換器ＰＨ，ＰＬ，ＮＨ，ＮＬの動作電圧が低減されるので、データ線駆動回路５の消費電力も低減される。
【００５４】
尚、動作電圧の異なる各回路へのロジック回路６０からの信号の電圧レベルは、図２に示されたレベルシフト回路群５０によって、適宜変更されればよい。例えば、図７は、レベルシフト回路群５０の構成の一例を示している。レベルシフト回路群５０は、レベルシフト回路５１〜５７を含んでいる。レベルシフト回路５１は、下位ビット群Ｄ０〜Ｄ４の電圧レベルを、第２の正極Ｄ／Ａ変換器ＰＨの動作電圧（ＶＤＤ１〜ＶＤＤ２）に適合するように変更する。レベルシフト回路５２は、下位ビット群Ｄ０〜Ｄ４の電圧レベルを、第１の正極Ｄ／Ａ変換器ＰＬの動作電圧（ＧＮＤ〜ＶＤＤ１）に適合するように変更する。レベルシフト回路５３は、下位ビット群Ｄ０〜Ｄ４の電圧レベルを、第１の負極Ｄ／Ａ変換器ＮＨの動作電圧（ＶＤＤ３〜ＧＮＤ）に適合するように変更する。レベルシフト回路５４は、下位ビット群Ｄ０〜Ｄ４の電圧レベルを、第２の負極Ｄ／Ａ変換器ＮＬの動作電圧（ＶＤＤ４〜ＶＤＤ３）に適合するように変更する。
【００５５】
また、ロジック回路６０は、最上位ビットＤ５の状態に基づく制御信号ＳＷＣＮＴ１や、極性信号ＰＯＬの状態に基づく制御信号ＳＷＣＮＴ２を出力する。レベルシフト回路５５は、制御信号ＳＷＣＮＴ１、ＳＷＣＮＴ２の電圧レベルを、正極側のスイッチ群１２〜１６の動作電圧（ＧＮＤ〜ＶＤＤ２）に適合するように変更する。レベルシフト回路５６は、制御信号ＳＷＣＮＴ１、ＳＷＣＮＴ２の電圧レベルを、負極側のスイッチ群２２〜２６の動作電圧（ＶＤＤ４〜ＧＮＤ）に適合するように変更する。レベルシフト回路５７は、制御信号ＳＷＣＮＴ２の電圧レベルを、極性選択回路３０の動作電圧（ＶＤＤ４〜ＶＤＤ２）に適合するように変更する。
【００５６】
（プリチャージ動作）
まず、ノードＮ２及びノードＮ４に対するプリチャージ動作が説明される。図４を参照して、制御信号ＳＷＣＮＴ２に応じて、ノードＮ２やＮ４は、グランドＧＮＤにプリチャージされる。具体的には、プリチャージ動作時、制御信号ＳＷＣＮＴ２により、スイッチ１５がＯＦＦし、プリチャージスイッチ１６がＯＮする。また、プリチャージ動作時、制御信号ＳＷＣＮＴ２により、スイッチ２５がＯＦＦし、プリチャージスイッチ２６がＯＮする。プリチャージスイッチ１６や２６はグランド線に接続されており、それらスイッチがＯＮすることにより、ノードＮ２やノードＮ４がグランドＧＮＤにプリチャージされる。
【００５７】
ノードＮ２やノードＮ４に対するプリチャージの理由は、ボルテージフォロア１７や２７に動作電圧以外の電圧が印加されないようにするためである。例えば、ボルテージフォロア１７は、スイッチ１５を介してノードＮ２に接続されており、そのノードＮ２は、スイッチ３１，３３を介して出力端子Ｔ１，Ｔ２に接続されている。上述の通り、出力端子Ｔ１（データ線Ｙ１）や出力端子Ｔ２（データ線Ｙ２）に印加される階調電圧の極性は、制御信号ＳＷＣＮＴ２に応じて反転する。よって、素子寿命の低下を防ぐため、第５の動作電圧ＧＮＤ〜ＶＤＤ２で動作するボルテージフォロア１７に負極階調電圧Ｖ０Ｎ〜Ｖ６３Ｎが印加されることを防止する必要がある。そのために、スイッチ１５がＯＦＦされ、プリチャージスイッチ１６がＯＮされ、ノードＮ２がグランドＧＮＤにプリチャージされる。この観点において、プリチャージ動作は、極性選択回路３０内のスイッチ３１〜３４が切り替わる際に実行されることが好適である。つまり、プリチャージ動作は、極性信号ＰＯＬが変化する場合に行われ、極性信号ＰＯＬの状態に基づく制御信号ＳＷＣＮＴ２により制御されることが好適である。ノードＮ４に関しても同様である。
【００５８】
次に、ノードＮ１及びノードＮ３に対するプリチャージ動作が説明される。図４を参照して、制御信号ＳＷＣＮＴ１に応じて、ノードＮ１は、第１の電圧ＶＤＤ１にプリチャージされる。具体的には、プリチャージ動作時、制御信号ＳＷＮＣＴ１により、スイッチ１２及び１３がＯＦＦし、プリチャージスイッチ１４がＯＮする。プリチャージスイッチ１４は、ノードＮ１とＶＤＤ１電源（図６Ａ，図６Ｂ参照）に接続されており、プリチャージスイッチ１４がＯＮすることにより、ノードＮ１が第１の電圧ＶＤＤ１にプリチャージされる。また、制御信号ＳＷＣＮＴ１に応じて、ノードＮ３は、第３の電圧ＶＤＤ３にプリチャージされる。具体的には、プリチャージ動作時、制御信号ＳＷＮＣＴ１により、スイッチ２２及び２３がＯＦＦし、プリチャージスイッチ２４がＯＮする。プリチャージスイッチ２４は、ノードＮ３とＶＤＤ３電源（図６Ａ，図６Ｂ参照）に接続されており、プリチャージスイッチ２４がＯＮすることにより、ノードＮ３が第３の電圧ＶＤＤ３にプリチャージされる。
【００５９】
ノードＮ１やノードＮ３に対するプリチャージの理由は、Ｄ／Ａ変換器ＰＨ，ＰＬ，ＮＨ，ＮＬに動作電圧以外の電圧が印加されないようにするためである。例えば、第１の電圧範囲ＧＮＤ〜ＶＤＤ１で動作する第１の正極Ｄ／Ａ変換器ＰＬは、スイッチ１３を介してノードＮ１に接続されている。ここで、ノードＮ１には、第２の正極Ｄ／Ａ変換器ＰＨから出力される正極階調電圧Ｖ０Ｐ〜Ｖ３１Ｐも印加される。よって、素子寿命の低下を防ぐため、第１の正極Ｄ／Ａ変換器ＰＬに、第１の電圧範囲ＧＮＤ〜ＶＤＤ１以外の電圧が印加されることを防止する必要がある。そのために、スイッチ１２及び１３がＯＦＦされ、プリチャージスイッチ１４がＯＮされ、ノードＮ１が中間階調電圧である第１の電圧ＶＤＤ１にプリチャージされる。この観点において、プリチャージ動作は、正極セレクタ１１内のスイッチ１２、１３が切り替わる際に実行されることが好適である。つまり、プリチャージ動作は、第１のデジタル信号の最上位ビットＤ５が変化する前に行われ、最上位ビットＤ５の状態に基づく制御信号ＳＷＣＮＴ１により制御されることが好適である。ノードＮ３に関しても同様であり、ノードＮ３に対するプリチャージ動作は、第２のデジタル信号の最上位ビットＤ５が変化する前に行われる。
【００６０】
図８は、デジタル信号の最上位ビットＤ５の変化を検出して、ノードＮ１をプリチャージするための構成が示されている。尚、図８においては、正極側に関する回路だけが示されている。負極側に関する回路及び動作は、正極側と同様であり、その説明は適宜省略される。また、図８は、正極となる複数のデータ線Ｙ１〜Ｙ（ｎ−１）のそれぞれに対し、ラッチ回路やプリチャージ用回路が別々に設けられていることを示している。
【００６１】
図８に示されるように、ロジック回路６０は、第１ラッチ回路６１、第２ラッチ回路６２、及び変化検出回路６３を含んでいる。第１ラッチ回路６１や第２ラッチ回路６２は、６ビットのデジタル信号Ｄ０〜Ｄ５をラッチするための回路である。ここで、第１ラッチ回路６１は、クロック信号に同期したシフトレジスタレジスタ（図示されない）から出力されるサンプリング信号ＳＭＰに応じてラッチを行う。一方、第２ラッチ回路６２は、第１ラッチ回路６１でラッチされたデジタル信号Ｄ０〜Ｄ５を、ラッチ信号ＬＡＴに応答して一斉にラッチする。また、第２ラッチ回路６２は、１水平期間など所定の期間だけデジタル信号Ｄ０〜Ｄ５を保持する。
【００６２】
第２ラッチ回路６２に保持されるデジタル信号は、現在のデジタル信号である。一方、第１ラッチ回路６１に保持されるデジタル信号は、次のステップにおけるデジタル信号である。よって、第１ラッチ回路６１及び第２ラッチ回路６２に保持されたデジタル信号を比較することによって、最上位ビットＤ５の変化を検出することが可能である。変化検出回路６３は、その変化を検出するために設けられている。
【００６３】
変化検出回路６３は、制御信号Ｃ１により制御される。例えば制御信号Ｃ１が「１」の場合、変化検出回路６３は、第１ラッチ回路６１で保持される最上位ビットＤ５と、第２ラッチ回路６２で保持される最上位ビットＤ５との比較を行う。２つの最上位ビットＤ５が不一致の場合、すなわち、最上位ビットＤ５が変化する場合、変化検出回路６３は、プリチャージ用の制御信号ＳＷＣＮＴ１を出力する。プリチャージ用の制御信号ＳＷＣＮＴ１は、スイッチ１２及び１３をＯＦＦし、プリチャージスイッチ１４をＯＮするスイッチ制御信号である。そのプリチャージ用の制御信号ＳＷＣＮＴ１は、上述のレベルシフト回路５５を通して、スイッチ１２、１３及びプリチャージスイッチ１４に供給される。これにより、ノードＮ１が第１の電圧ＶＤＤ１にプリチャージされる。このプリチャージ動作により、素子寿命の劣化が抑制される。
【００６４】
また、２つの最上位ビットＤ５が一致する場合、すなわち、最上位ビットＤ５が変化しない場合、変化検出回路６３は、プリチャージ用の制御信号ＳＷＣＮＴ１を出力しない。この場合、スイッチ１２、１３、及びプリチャージスイッチ１４の状態は変化しない。つまり、最上位ビットＤ５が変化しない場合は、耐圧以上の電圧が正極Ｄ／Ａ変換器ＰＨ、ＰＬに印加される恐れはないので、プリチャージ動作は行われない。これにより、プリチャージによる無駄な充放電電力を削減することが可能となる。
【００６５】
また、制御信号Ｃ１が「０」の場合、変化検出回路６３は、通常の制御信号ＳＷＣＮＴ１を出力する。最上位ビットＤ５が「１」の場合、変化検出回路６３は、スイッチ１２をＯＦＦし、スイッチ１３をＯＮし、スイッチ１４をＯＦＦする制御信号ＳＷＣＮＴを出力する。この場合、第１の正極Ｄ／Ａ変換器ＰＬで選択された正極階調電圧（Ｖ３２Ｐ〜Ｖ６３Ｐ）が、ノードＮ１に出力される。一方、最上位ビットＤ５が「０」の場合、変化検出回路６３は、スイッチ１２をＯＮし、スイッチ１３をＯＦＦし、スイッチ１４をＯＦＦする制御信号ＳＷＣＮＴを出力する。この場合、第２の正極Ｄ／Ａ変換器ＰＨで選択された正極階調電圧（Ｖ０Ｐ〜Ｖ３１Ｐ）が、ノードＮ１に出力される。
【００６６】
上述の通り、ラッチ信号ＬＡＴが入力されると、第２ラッチ回路６２の内容は、次ステップのデジタル信号に更新されてしまう。よって、プリチャージ動作は、第２ラッチ回路６２が更新される直前に行われることが好適である。すなわち、変化検出回路６３を制御する制御信号Ｃ１は、ラッチ信号ＬＡＴが入力される前に「１」に設定されると好適である。例えば、制御信号Ｃ１は、ある水平期間の開始後、ラッチ信号ＬＡＴが入力されるまで「１」に設定される。ラッチ信号ＬＡＴが入力されると同時に、制御信号Ｃ１は「０」に設定される。
【００６７】
（動作例）
次に、本実施の形態に係るデータ線駆動回路５の動作の一例を、図９に示されたタイミングチャートを用いて説明する。図９には、水平同期信号ＳＴＢ、ラッチ信号ＬＡＴ、極性信号ＰＯＬ、第２ラッチ回路６２の内容、各スイッチの状態、各ノードの電圧、及びデータ線Ｙ１、Ｙ２に印可される階調電圧が示されている。
【００６８】
尚、ラッチ回路６２−１には正極用のデジタル信号（第１のデジタル信号）が格納されるとする。この正極用のデジタル信号Ｄ０〜Ｄ５の内容は、正極Ｄ／Ａ変換器ＰＨ，ＰＬに送られる、あるいは、正極側のスイッチ１２〜１４の制御に用いられる。また、ラッチ回路６２−２には負極用のデジタル信号（第２のデジタル信号）が格納されるとする。この負極用のデジタル信号Ｄ０〜Ｄ５の内容は、負極Ｄ／Ａ変換器ＮＨ，ＮＬに送られる、あるいは、負極側のスイッチ２２〜２４の制御に用いられる。ここで、データ線Ｙ１，Ｙ２に供給される階調電圧の極性は、水平期間ごとに反転する。従って、例えばデータ線Ｙ１に対応するデジタル信号は、ラッチ回路６２−１と６２−２に交互に入力されればよい。
【００６９】
まず、第１水平期間において、極性信号ＰＯＬは「１」である。この時、データ線Ｙ１には正極階調電圧が印加され、データ線Ｙ２には負極階調電圧が印加される。そのため、データ線Ｙ１に対応した第１のデジタル信号「１１１１１１」がラッチ回路６２−１に格納され、データ線Ｙ２に対応した第２のデジタル信号「００００００」がラッチ回路６２−２に格納されている。第１のデジタル信号の下位ビット群「１１１１１」に応じて、第１の正極Ｄ／Ａ変換器ＰＬは、正極階調電圧Ｖ６３Ｐを選択し、第２の正極Ｄ／Ａ変換器ＰＨは、正極階調電圧Ｖ３１Ｐを選択している。また、その最上位ビット「１」に応じて、スイッチ１２がＯＦＦし、スイッチ１３がＯＮしている。これにより、ノードＮ１及びノードＮ２には、正極階調電圧Ｖ６３Ｐが印加されている。
【００７０】
また、第２のデジタル信号の下位ビット群「０００００」に応じて、第１の負極Ｄ／Ａ変換器ＮＨは、負極階調電圧Ｖ３２Ｎを選択し、第２の負極Ｄ／Ａ変換器ＮＬは、負極階調電圧Ｖ０Ｎを選択している。また、その最上位ビット「０」に応じて、スイッチ２２がＯＦＦし、スイッチ２３がＯＮしている。これにより、ノードＮ３及びノードＮ４には、負極階調電圧Ｖ０Ｎが印加されている。また、極性信号ＰＯＬが「１」である場合、極性選択回路３０のスイッチ３１，３４がＯＮし、スイッチ３２，３３がＯＦＦする。その結果、第１のデジタル信号「１１１１１１」に応じた正極階調電圧Ｖ６３Ｐがデータ線Ｙ１に印加される。また、第２のデジタル信号「００００００」に応じた負極階調電圧Ｖ０Ｎがデータ線Ｙ２に印加される。
【００７１】
次に、時刻ｔ２０において、水平同期信号ＳＴＢが立ち上がり、第２水平期間が始まる。また、時刻ｔ２０において、水平同期信号ＳＴＢに同期して極性信号ＰＯＬが反転する。極性信号ＰＯＬが「０」の場合、データ線Ｙ１には負極階調電圧が印加され、データ線Ｙ２には正極階調電圧が印加される。そのため、後のラッチ信号ＬＡＴに応答して、データ線Ｙ１に対する第２のデジタル信号「１１１１１１」はラッチ回路６２−２にラッチされることになる。また、後のラッチ信号ＬＡＴに応答して、データ線Ｙ２に対する第１のデジタル信号「００００００」はラッチ回路６２−１に格納されることになる。
【００７２】
ラッチ信号ＬＡＴが入力される前に、まず上述のプリチャージ動作が実行される。そのため、時刻ｔ２０において、水平同期信号ＳＴＢに同期して制御信号Ｃ１が「１」に設定される。この時点では、第２のラッチ回路６２−１には、第１水平期間におけるデータ線Ｙ１に対するデジタル信号「１１１１１１」が格納されており、第１のラッチ回路６１−１には、第２水平期間におけるデータ線Ｙ２に対するデジタル信号「００００００」が格納されている。よって、変化検出回路６３−１は、最上位ビットＤ５の不一致を検出し、プリチャージ用の制御信号ＳＷＣＮＴ１を出力する。これにより、スイッチ１２及び１３がＯＦＦし、スイッチ１４がＯＮする。その結果、ノードＮ１が第１の電圧ＶＤＤ１にプリチャージされる。
【００７３】
また、第２のラッチ回路６２−２には、第１水平期間におけるデータ線Ｙ２に対するデジタル信号「００００００」が格納されており、第１のラッチ回路６１−２には、第２水平期間におけるデータ線Ｙ１に対するデジタル信号「１１１１１１」が格納されている。よって、変化検出回路６３−２は、最上位ビットＤ５の不一致を検出し、プリチャージ用の制御信号ＳＷＣＮＴ１を出力する。これにより、スイッチ２２及び２３がＯＦＦし、スイッチ２４がＯＮする。その結果、ノードＮ３が第３の電圧ＶＤＤ３にプリチャージされる。
【００７４】
更に、水平同期信号ＳＴＢが「１」になってから数クロックの間、つまり、極性信号ＰＯＬが反転してから数クロックの間、ノードＮ２及びＮ４に対するプリチャージも実行される。具体的には、スイッチ１５，２５がＯＦＦし、スイッチ１６，２６がＯＮする。これにより、ノードＮ２とノードＮ４が、グランドＧＮＤにプリチャージされる。更に、スイッチ３１及び３４がＯＮしているので、データ線Ｙ１，Ｙ２もグランドＧＮＤにプリチャージされる。
【００７５】
時刻ｔ２１において、水平同期信号ＳＴＢが「０」に変わり、ラッチ信号ＬＡＴが入力される。これにより、第１のラッチ回路６１にラッチされたデジタル信号が、第２のラッチ回路６２に一斉に転送されラッチされる。その結果、第２のラッチ回路６２−１には、データ線Ｙ２に対する第１のデジタル信号「００００００」が格納される。また、第２のラッチ回路６２−２には、データ線Ｙ１に対する第２のデジタル信号「１１１１１１」が格納される。また、時刻ｔ２１において、制御信号Ｃ１が「０」に戻る。これにより、スイッチ１４，２４がＯＦＦし、ノードＮ１及びノードＮ３に対するプリチャージは終了する。
【００７６】
第１のデジタル信号の下位ビット群「０００００」に応じて、第１の正極Ｄ／Ａ変換器ＰＬは、正極階調電圧Ｖ３２Ｐを選択し、第２の正極Ｄ／Ａ変換器ＰＨは、正極階調電圧Ｖ０Ｐを選択する。また、その最上位ビット「０」に応じて、スイッチ１２がＯＮし、スイッチ１３がＯＦＦする。これにより、ノードＮ１には、正極階調電圧Ｖ０Ｐが印加される。一方、第２のデジタル信号の下位ビット群「１１１１１」に応じて、第１の負極Ｄ／Ａ変換器ＮＨは、負極階調電圧Ｖ６３Ｎを選択し、第２の負極Ｄ／Ａ変換器ＮＬは、負極階調電圧Ｖ３１Ｎを選択する。また、その最上位ビット「１」に応じて、スイッチ２２がＯＮし、スイッチ２３がＯＦＦする。これにより、ノードＮ３には、負極階調電圧Ｖ６３Ｎが印加される。
【００７７】
更に数クロック経過した後、時刻ｔ２２において、制御信号ＳＷＣＮＴ２に応答して、スイッチ１５，２５がＯＮし、スイッチ１６，２６がＯＦＦする。これにより、ノードＮ２及びノードＮ４に対するプリチャージが終了する。また、時刻ｔ２２において、制御信号ＳＷＣＮＴ２に応答して、極性選択回路３０のスイッチ３１，３４がＯＦＦし、スイッチ３２，３３がＯＮする。その結果、第１のデジタル信号「００００００」に応じた正極階調電圧Ｖ０Ｐがデータ線Ｙ２に印加される。また、第２のデジタル信号「１１１１１１」に応じた負極階調電圧Ｖ６３Ｎがデータ線Ｙ１に印加される。
【００７８】
次に、時刻ｔ３０において、水平同期信号ＳＴＢが立ち上がり、第３水平期間が始まる。また、時刻ｔ３０において、水平同期信号ＳＴＢに同期して極性信号ＰＯＬが反転する。極性信号ＰＯＬが「１」の場合、データ線Ｙ１には正極階調電圧が印加され、データ線Ｙ２には負極階調電圧が印加される。
【００７９】
ラッチ信号ＬＡＴが入力される前に、まず上述のプリチャージ動作が実行される。そのため、時刻ｔ３０において、水平同期信号ＳＴＢに同期して制御信号Ｃ１が「１」に設定される。この時点では、第２のラッチ回路６２−１には、第２水平期間におけるデータ線Ｙ２に対するデジタル信号「００００００」が格納されており、第１のラッチ回路６１−１には、第３水平期間におけるデータ線Ｙ１に対するデジタル信号「００００００」が格納されている。最上位ビットＤ５が一致しているので、変化検出回路６３−１は、プリチャージ用の制御信号ＳＷＣＮＴ１を出力しない。よって、スイッチ１２がＯＮされ、スイッチ１３がＯＦＦされた状態が維持される。これにより、プリチャージによる無駄な充放電電力が低減される。
【００８０】
また、第２のラッチ回路６２−２には、第２水平期間におけるデータ線Ｙ１に対するデジタル信号「１１１１１１」が格納されており、第１のラッチ回路６１−２には、第３水平期間におけるデータ線Ｙ２に対するデジタル信号「００００００」が格納されている。よって、変化検出回路６３−２は、最上位ビットＤ５の不一致を検出し、プリチャージ用の制御信号ＳＷＣＮＴ１を出力する。これにより、スイッチ２２及び２３がＯＦＦし、スイッチ２４がＯＮする。その結果、ノードＮ３が第３の電圧ＶＤＤ３にプリチャージされる。
【００８１】
更に、水平同期信号ＳＴＢが「１」になってから数クロックの間、つまり、極性信号ＰＯＬが反転してから数クロックの間、ノードＮ２及びＮ４に対するプリチャージも実行される。具体的には、スイッチ１５，２５がＯＦＦし、スイッチ１６，２６がＯＮする。これにより、ノードＮ２とノードＮ４が、グランドＧＮＤにプリチャージされる。更に、スイッチ３２及び３３がＯＮしているので、データ線Ｙ１，Ｙ２もグランドＧＮＤにプリチャージされる。
【００８２】
時刻ｔ３１において、水平同期信号ＳＴＢが「０」に変わり、ラッチ信号ＬＡＴが入力される。これにより、第１のラッチ回路６１にラッチされたデジタル信号が、第２のラッチ回路６２に一斉に転送されラッチされる。その結果、第２のラッチ回路６２−１には、データ線Ｙ１に対する第１のデジタル信号「００００００」が格納される。また、第２のラッチ回路６２−２には、データ線Ｙ２に対する第２のデジタル信号「００００００」が格納される。また、時刻ｔ３１において、制御信号Ｃ１が「０」に戻る。これにより、スイッチ２４がＯＦＦし、ノードＮ３に対するプリチャージは終了する。
【００８３】
第１のデジタル信号の下位ビット群「０００００」に応じて、第１の正極Ｄ／Ａ変換器ＰＬは、正極階調電圧Ｖ３２Ｐを選択し、第２の正極Ｄ／Ａ変換器ＰＨは、正極階調電圧Ｖ０Ｐを選択する。また、その最上位ビット「０」に応じて、スイッチ１２がＯＮし、スイッチ１３がＯＦＦする。これにより、ノードＮ１には、正極階調電圧Ｖ０Ｐが印加される。一方、第２のデジタル信号の下位ビット群「０００００」に応じて、第１の負極Ｄ／Ａ変換器ＮＨは、負極階調電圧Ｖ３２Ｎを選択し、第２の負極Ｄ／Ａ変換器ＮＬは、負極階調電圧Ｖ０Ｎを選択する。また、その最上位ビット「０」に応じて、スイッチ２２がＯＦＦし、スイッチ２３がＯＮする。これにより、ノードＮ３には、負極階調電圧Ｖ０Ｎが印加される。
【００８４】
更に数クロック経過した後、時刻ｔ３２において、制御信号ＳＷＣＮＴ２に応答して、スイッチ１５，２５がＯＮし、スイッチ１６，２６がＯＦＦする。これにより、ノードＮ２及びノードＮ４に対するプリチャージが終了する。また、時刻ｔ３２において、制御信号ＳＷＣＮＴ２に応答して、極性選択回路３０のスイッチ３１，３４がＯＮし、スイッチ３２，３３がＯＦＦする。その結果、第１のデジタル信号「００００００」に応じた正極階調電圧Ｖ０Ｐがデータ線Ｙ１に印加される。また、第２のデジタル信号「００００００」に応じた負極階調電圧Ｖ０Ｎがデータ線Ｙ２に印加される。
【００８５】
（素子構造）
本実施の形態において、極性選択回路３０は、第７の電圧範囲ＶＤＤ４〜ＶＤＤ２で動作するように構成され、それは「高電圧素子」で製造される。また、正極セレクタ１１は、第５の電圧範囲ＧＮＤ〜ＶＤＤ２で動作するように構成され、負極セレクタ２１は、第６の電圧範囲ＶＤＤ４〜ＧＮＤで動作するように構成される。従って、正極セレクタ１１や負極セレクタ２１を、高電圧素子より耐圧（break down voltage）の低い「中電圧素子」で製造することが可能である。更に、正極Ｄ／Ａ変換器ＰＨ，ＰＬ、及び負極Ｄ／Ａ変換器ＮＨ，ＮＬに関しては、それらを中電圧素子より耐圧の低い「低電圧素子」で製造することが可能である。高電圧素子、中電圧素子、及び低電圧素子のそれぞれ耐圧は、例えば１２Ｖ、６Ｖ、３Ｖである。このような動作電圧の違いや耐圧の違いにより現れる特徴が以下に説明される。
【００８６】
図１０は、データ線駆動回路５のレイアウトを概略的に示す平面図である。各回路の動作電圧は様々であり、動作電圧が異なる回路は、基板上の異なる領域に配置される。例えば、第１の電圧範囲ＧＮＤ〜ＶＤＤ１で動作する第１の正極Ｄ／Ａ変換器ＰＬは、基板７０上の第１の連続領域７１に形成される。第２の電圧範囲ＶＤＤ１〜ＶＤＤ２で動作する第２の正極Ｄ／Ａ変換器ＰＨは、基板７０上の第２の連続領域７２に形成される。第３の電圧範囲ＶＤＤ３〜ＧＮＤで動作する第１の負極Ｄ／Ａ変換器ＮＨは、基板７０上の第３の連続領域７３に形成される。第４の電圧範囲ＶＤＤ４〜ＶＤＤ３で動作する第２の負極Ｄ／Ａ変換器ＮＬは、基板７０上の第４の連続領域７４に形成される。
【００８７】
それぞれの連続領域は、深いＮウェル層で分離されている。また、液晶表示装置１では、使用されるＤ／Ａ変換回路１０は、複数のデータ線Ｙ１〜Ｙｎに対応して複数設けられる。従って、第１の正極Ｄ／Ａ変換器ＰＬなども複数設けられる。例えば、それら複数の第１の正極Ｄ／Ａ変換器ＰＬは、上記第１の連続領域７１に連続的に配置されればよい。
【００８８】
同様に、第５の電圧範囲ＧＮＤ〜ＶＤＤ２で動作する正極セレクタ１１は、基板７０上の第５の連続領域７５に形成される。第６の電圧範囲ＶＤＤ４〜ＧＮＤで動作する負極セレクタ２１は、基板７０上の第６の連続領域７６に形成される。第７の電圧範囲ＶＤＤ４〜ＶＤＤ２で動作する極性選択回路３０は、基板７０上の第７の連続領域７７に形成される。
【００８９】
ロジック回路６０（図２参照）内の各回路は、低電圧素子で形成され、基板７０上の第８の連続領域７８に形成される。レベルシフト回路は、第２のラッチ回路６２と各Ｄ／Ａ変換器との間に設けられてもよいし、第１のラッチ回路６１の前段に設けられてもよい。レベルシフト回路が第１のラッチ回路６１の前段に設けられる場合、ロジック回路６０は、連続領域７８ａに形成され、レベルシフト回路は第９の連続領域７９に形成される。
【００９０】
ボルテージフォロア１７，２７は、中電圧素子で形成される。ボルテージフォロア１７，２７においては、製造ばらつきによりオフセット電圧にばらつきが生じる可能性がある。よって、ボルテージフォロア１７，２７を、画素が形成されるガラス基板より素子の相対精度が高いシリコン基板上に製造することが好ましい。一方、スイッチ３１〜３４で構成される極性選択回路３０は、シリコン基板上ではなく、画素が形成されているガラス基板上に形成されてもよい。
【００９１】
図１１Ａは、図１０における線Ａ−Ａ’に沿った断面構造を模式的に示している。また、図１１Ｂは、図１０における線Ｂ−Ｂ’に沿った断面構造を模式的に示している。Ｐ型基板７０中に、第４のＮウェル８４、第５のＮウェル８５、第６のＮウェル８６、及び第７のＮウェル８７が形成されている。これら第４〜第７のＮウェル８４〜８７は、上述の第４〜第７の連続領域７４〜７７のそれぞれに対応している。
【００９２】
第４のＮウェル８４にはＰウェルが形成されている。第４のＮウェル８４には第３の電圧ＶＤＤ３が印加され、Ｐウェルには第４の電圧ＶＤＤ４が印加されている。また、第４のＮウェル８４上にはＰチャネルＭＯＳトランジスタＱ３ｐが形成され、Ｐウェル上にはＮチャネルＭＯＳトランジスタＱ３ｎが形成されている。各ＭＯＳトランジスタのゲート電極は、ゲート酸化膜９４を介して基板７０上に形成されている。これらＭＯＳトランジスタＱ３ｐ、Ｑ３ｎにより、第４の電圧範囲ＶＤＤ４〜ＶＤＤ３で動作する第２の負極Ｄ／Ａ変換器ＮＬが構成されている。つまり、ＭＯＳトランジスタＱ３ｐ、Ｑ３ｎは、低電圧素子である。第１〜第３、及び第８の連続領域に形成される各回路も、ＭＯＳトランジスタＱ３ｐ、Ｑ３ｎで製造される。
【００９３】
第５のＮウェル８５にはＰウェルが形成されている。第５のＮウェル８５には第２の電圧ＶＤＤ２が印加され、ＰウェルにはグランドＧＮＤが印加されている。また、第５のＮウェル８５上にはＰチャネルＭＯＳトランジスタＱ２ｐが形成され、Ｐウェル上にはＮチャネルＭＯＳトランジスタＱ２ｎが形成されている。各ＭＯＳトランジスタのゲート電極は、ゲート酸化膜９５を介して基板７０上に形成されている。これらＭＯＳトランジスタＱ２ｐ、Ｑ２ｎにより、第５の電圧範囲ＧＮＤ〜ＶＤＤ２で動作する正極セレクタ１１が構成されている。つまり、ＭＯＳトランジスタＱ２ｐ、Ｑ２ｎは、中電圧素子である。
【００９４】
第６のＮウェル８６にはＰウェルが形成されている。第６のＮウェル８６にはグランドＧＮＤが印加され、Ｐウェルには第４の電圧ＶＤＤ４が印加されている。また、第６のＮウェル８６上にはＰチャネルＭＯＳトランジスタＱ２ｐが形成され、Ｐウェル上にはＮチャネルＭＯＳトランジスタＱ２ｎが形成されている。各ＭＯＳトランジスタのゲート電極は、ゲート酸化膜９６を介して基板７０上に形成されている。これらＭＯＳトランジスタＱ２ｐ、Ｑ２ｎにより、第６の電圧範囲ＶＤＤ４〜ＧＮＤで動作する負極セレクタ２１が構成されている。つまり、ＭＯＳトランジスタＱ２ｐ、Ｑ２ｎは、中電圧素子である。
【００９５】
第７のＮウェル８７には第２の電圧ＶＤＤ２が印加され、Ｐ型基板７０には第４の電圧ＶＤＤ４が印加されている。また、第７のＮウェル８７上にはＰチャネルＭＯＳトランジスタＱ１ｐが形成され、Ｐ型基板７０上にはＮチャネルＭＯＳトランジスタＱ１ｎが形成されている。各ＭＯＳトランジスタのゲート電極は、ゲート酸化膜９７を介して基板７０上に形成されている。これらＭＯＳトランジスタＱ１ｐ、Ｑ１ｎにより、第７の電圧範囲ＶＤＤ４〜ＶＤＤ２で動作する極性選択回路３０が構成されている。つまり、ＭＯＳトランジスタＱ１ｐ、Ｑ１ｎは、高電圧素子である。
【００９６】
このように、第１〜第４、及び第８の連続領域に形成される各回路は、低電圧素子であるＭＯＳトランジスタＱ３ｐ、Ｑ３ｎで製造される。第５及び第６の連続領域に形成される各回路は、中電圧素子であるＭＯＳトランジスタＱ２ｐ、Ｑ２ｎで製造される。第７の連続領域に形成される各回路は、高電圧素子であるＭＯＳトランジスタＱ１ｐ、Ｑ１ｎで製造される。ここで、ＭＯＳトランジスタＱ３ｐ、Ｑ３ｎの耐圧は、ＭＯＳトランジスタＱ２ｐ、Ｑ２ｎの耐圧より小さくてよい。また、ＭＯＳトランジスタＱ２ｐ、Ｑ２ｎの耐圧は、ＭＯＳトランジスタＱ３ｐ、Ｑ３ｎの耐圧より小さくてよい。
【００９７】
従って、ゲート酸化膜９４の膜厚Ｔｏｘは、ゲート酸化膜９５、９６の膜厚Ｔｏｘよりも小さい。ゲート酸化膜９５、９６の膜厚Ｔｏｘは、ゲート酸化膜９７の膜厚Ｔｏｘより小さい。最小のゲート長Ｌやゲート幅Ｗに関しても、ＭＯＳトランジスタＱ３ｐ、Ｑ３ｎの方が、ＭＯＳトランジスタＱ２ｐ、Ｑ２ｎより小さく、ＭＯＳトランジスタＱ２ｐ、Ｑ２ｎの方が、ＭＯＳトランジスタＱ１ｐ、Ｑ１ｎより小さい。このように、耐圧が小さいほど回路面積が縮小し、耐圧が大きいほど回路面積が増大する。
【００９８】
デジタル信号のビット数の増加に伴いＤ／Ａ変換回路１０の面積は大きくなるので、Ｄ／Ａ変換回路１０において高電圧素子をできるだけ使用しない回路にするのが好ましい。本発明によれば、正極Ｄ／Ａ変換器ＰＨ，ＰＬ及び負極Ｄ／Ａ変換器ＮＨ，ＮＬが低電圧素子で形成され、正極セレクタ１１及び負極セレクタ２１が中電圧素子で形成される。従って、Ｄ／Ａ変換回路１０の回路面積が低減され、データ線駆動回路５の回路面積も低減される。また、各回路の動作電圧が抑えられるので、データ線駆動回路５の消費電力を低減することが可能となる。
【００９９】
（効果）
以上に説明されたように、本実施の形態によれば、データ線駆動回路５の面積を縮小することが可能となる。ここで、面積を縮小するために、特許文献１に記載された手法を用いる必要はない。つまり、増幅率αが１より大きい増幅器を使うこと無く、Ｄ／Ａ変換を担う回路の面積を縮小することが可能である。上述の正極階調信号や負極階調信号は、ボルテージフォロア１７，２７を通してデータ線Ｙに出力されればよい。これにより、増幅器の製造ばらつきによる増幅率αのばらつきが無くなるので、データ線Ｙに供給される画素電圧の精度が向上する。すなわち、本実施の形態によれば、データ線駆動回路５の面積が低減されるだけでなく、“むら”等の画質劣化が防止される。特に、ドット反転駆動方式の場合、本発明に係る構成は有効である。更に、Ｄ／Ａ変換器ＰＨ，ＰＬ，ＮＨ，ＮＬの動作電圧が低減されるので、データ線駆動回路５の消費電力も低減される。
【０１００】
２．第２の実施の形態
図１２は、本発明の第２の実施の形態に係るＤ／Ａ変換回路１０’の構成を示す回路ブロック図である。図１２において、第１の実施の形態における構成と同様の構成には同一の符号が付され、その説明は適宜省略される。
【０１０１】
図１２に示されるように、ノードＮ１及びノードＮ３は、極性選択回路３０の入力に直接接続されている。また、極性選択回路３０の出力は、ボルテージフォロア１７を介して出力端子Ｔ１に接続され、ボルテージフォロア２７を介して出力端子Ｔ２に接続されている。極性選択回路３０は、スイッチ３１〜３４を有している。スイッチ３１は、ノードＮ１とボルテージフォロア１７との間に設けられている。スイッチ３２は、ノードＮ３とボルテージフォロア１７との間に設けられている。スイッチ３３は、ノードＮ１とボルテージフォロア２７との間に設けられている。スイッチ３４は、ノードＮ３とボルテージフォロア２７との間に設けられている。
【０１０２】
本実施の形態において、Ｄ／Ａ変換器ＰＨ，ＰＬ，ＮＨ，ＮＬは、低電圧素子で形成されるが、それ以外の回路は、第７の電圧範囲ＶＤＤ４〜ＶＤＤ２で動作する高電圧素子で形成される。例えば、正極セレクタ１１及び負極セレクタ２１は、第１の実施の形態においては中電圧素子で形成されていたが、本実施の形態においては高電圧素子で形成される。よって、正極セレクタ１１及び負極セレクタ２１は、基板７０上の第７の連続領域７７に形成される。
【０１０３】
本実施の形態によれば、第１の実施の形態と同様の効果が得られる。追加的な効果として、レベルシフト回路群５０の構成が、図７に示された場合と比較してより簡素になるという効果が得られる。それは、第５及び第６の電圧範囲に適合するように電圧変換を行うレベルシフト回路５５、５６が不要になるからである。用いられるレベルシフト回路の種類が減少するので、設計時の利便性が向上する。また、正極Ｄ／Ａ変換器ＰＨ，ＰＬが中電圧素子で製造され、第５の電圧範囲ＧＮＤ〜ＶＤＤ２で動作するように構成されてもよい。更に、負極Ｄ／Ａ変換器ＮＨ，ＮＬも中電圧素子で製造され、第６の電圧範囲ＶＤＤ４〜ＧＮＤで動作するように構成されてもよい。この場合、レベルシフト回路５５〜５７だけが用いられるので、設計時の利便性が更に向上する。
【０１０４】
尚、上述の第１及び第２の実施の形態において、集積が行われる基板は、シリコン以外の半導体基板や、ガラス基板、プラスチック基板などであってもよい。また、トランジスタは、ＭＯＳトランジスタに限らず、バイポーラトランジスタ、有機トランジスタなどであってもよい。また、基準電圧がシステムグランドＧＮＤである場合が例示されたが、基準電圧はシステムグランドＧＮＤと異なる電圧であってもよい。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施の形態に係る液晶表示装置の構成を概略的に示すブロック図である。
【図２】本発明の実施の形態に係るデータ線駆動回路の構成を示すブロック図である。
【図３】階調と階調電圧との対応関係を示すグラフ図である。
【図４】本発明の第１の実施の形態に係るＤ／Ａ変換回路の構成を示す回路ブロック図である。
【図５Ａ】Ｄ／Ａ変換器の構成の一例を示す回路図である。
【図５Ｂ】Ｄ／Ａ変換器の構成の他の例を示す回路図である。
【図６Ａ】階調電圧生成回路の構成の一例を示す回路ブロック図である。
【図６Ｂ】階調電圧生成回路の構成の他の例を示す回路ブロック図である。
【図７】本発明の第１の実施の形態に係るレベルシフト回路群の構成を示すブロック図である。
【図８】本発明の第１の実施の形態に係るプリチャージ動作に必要な構成を示す回路ブロック図である。
【図９】本発明の第１の実施の形態に係るデータ線駆動回路の動作を示すタイミングチャートである。
【図１０】本発明の第１の実施の形態に係るデータ線駆動回路のレイアウトを概略的に示す平面図である。
【図１１Ａ】図１０における線Ａ−Ａ’に沿った構造を模式的に示す断面図である。
【図１１Ｂ】図１０における線Ｂ−Ｂ’に沿った構造を模式的に示す断面図である。
【図１２】本発明の第２の実施の形態に係るＤ／Ａ変換回路の構成を示す回路ブロック図である。
【符号の説明】
【０１０６】
１    液晶表示装置
２    表示パネル
３    画素
４    走査線駆動回路
５    データ線駆動回路
６    制御回路
１０    Ｄ／Ａ変換回路
１１    正極セレクタ
１２、１３  スイッチ
１４    プリチャージスイッチ
１５    スイッチ
１６    プリチャージスイッチ
１７    ボルテージフォロア
２１    負極セレクタ
２２、２３  スイッチ
２４    プリチャージスイッチ
２５    スイッチ
２６    プリチャージスイッチ
２７    ボルテージフォロア
３０    極性選択回路
３１〜３４  スイッチ
４０    階調電圧生成回路
４１    正極階調電圧生成回路
４２    負極階調電圧生成回路
４３〜４５  ボルテージフォロア
４６    コンデンサ
５０    レベルシフト回路群
５１〜５７  レベルシフト回路
６０    ロジック回路
６１    第１ラッチ回路
６２    第２ラッチ回路
６３    変化検出回路
７０    基板
７１〜７９  分離領域
８４〜８７  Ｎウェル
９４〜９７  ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2007003563.tif 000008
【図６Ａ】
2007003563.tif 000009
【図６Ｂ】
2007003563.tif 000010
【図７】
2007003563.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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