(57)【要約】【課題】各チップの実動作タイミングでチップ間のスキャンテストを簡単に行うことができるスキャンテスト方法を提供すること。【解決手段】本発明に係るスキャンテスト方法は、第１のＬＳＩチップ１００上に形成された第１のスキャンチェーン回路ＳＣ１がクロック端子ＣＬＫから入力される第１のスキャンチェーン回路ＳＣ１の動作クロックに従って、データを第２のＬＳＩチップ２００へ送り出し、第２のＬＳＩチップ２００上に形成された第２のスキャンチェーン回路ＳＣ１が上記クロック端子ＣＬＫから入力される第２のスキャンチェーン回路ＳＣ２の動作クロックに従って、第１のスキャンチェーン回路ＳＣ１から送り出されるデータを受け取り、第２のスキャンチェーン回路ＳＣ２が受け取るデータを期待値と比較することにより、第１および第２のＬＳＩチップ１００、２００間のデータ送受の成否を判断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のチップ上に形成された第１のスキャンチェーン回路が、クロック源から入力される上記第１のスキャンチェーン回路の動作クロックに従って、データを第２のチップへ送り出し、
上記第２のチップ上に形成された第２のスキャンチェーン回路が、上記クロック源と共通のクロック源から入力される上記第２のスキャンチェーン回路の動作クロックに従って、上記第１のスキャンチェーン回路から送り出される上記データを受け取り、
上記第２のスキャンチェーン回路が受け取る上記データを期待値と比較することによって、上記第１および第２のチップ間のデータ送受の成否を判断することを特徴とするスキャンテスト方法。
【請求項２】
上記クロック源は、上記第１または第２のチップ内に設けられた請求項１に記載のスキャンテスト方法。
【請求項３】
上記クロック源は、上記第１および第２のチップ外に設けられた請求項１に記載のスキャンテスト方法。
【請求項４】
上記第１のスキャンチェーン回路の出力が、第１のクロックの入力時に、第１の論理値から第２の論理値へ切り換わり、第２のクロックの入力時に、第２の論理値から第１の論理値へ切り換わるように設定された請求項１に記載のスキャンテスト方法。
【請求項５】
第１および第２のチップと、
上記第１のチップ上に形成され、上記第２のチップへデータを送り出す第１のスキャンチェーン回路と、
上記第２のチップ上に形成され、上記第１のスキャンチェーン回路から送り出される上記データを受け取る第２のスキャンチェーン回路と、
上記第１および第２のスキャンチェーン回路に、上記第１および第２のスキャンチェーン回路の動作クロックを供給する共通のクロック源を備えたことを特徴とするスキャンテスト回路。
【請求項６】
上記クロック源は、上記第１または第２のチップ内に設けられた請求項５に記載のスキャンテスト回路。
【請求項７】
上記クロック源は、上記第１および第２のチップ外に設けられた請求項５に記載のスキャンテスト回路。
【請求項８】
上記第１のスキャンチェーン回路の出力が、第１のクロックの入力時に、第１の論理値から第２の論理値へ切り換わり、第２のクロックの入力時に、第２の論理値から第１の論理値へ切り換わるように設定された請求項５に記載のスキャンテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スキャンテスト方法およびスキャンテスト回路に関する。
【背景技術】
【０００２】
近年、システムＬＳＩ（Large Scale Integration）の高集積化に伴い、複数のＬＳＩチップを１つのパッケージに集積したマルチチップパッケージが増えてきている。また、このようなマルチチップパッケージを効率よく試験する方法が従来から提案されている。
特許文献１には、マルチチップパッケージ内の複数のチップ上の各走査チェーン（スキャンチェーン）を異なるパルスからなる任意のクロックでそれぞれ動作させて、複数のチップ間でデータの送受を行わせ、データ送受の成否を判断するスキャンテスト方法が提案されている。
【０００３】
すなわち、特許文献１には、第１のチップの第１の走査チェーンにクロックＡ、Ｂに従ってシフト設定し、第１のチップの第１の走査チェーンがクロックＢに従って、試験データを第２のチップの第２の走査チェーンへ送り出し、第２のチップの第２の走査チェーンがクロックＣに従って、第１の走査チェーンから送り出される試験データを受け取り、第２の走査チェーンがクロックＡ、Ｂに従って試験データをシフトアウトし、シフトアウトされた試験データを期待値と比較することによって、第１および第２のチップの間の試験データ送受の成否を判断する技術が記載されている。
【０００４】
また、従来、チップ間を接続する接続配線からテストモニター端子を引き出し、このテストモニター端子と各チップとの間のデータの入出力を確認することにより、データ送受の成否を判断する技術が提案されている。この従来のスキャンテスト方法について、図に基づいて具体的に説明する。
図５は従来のマルチチップパッケージの構成を模式的に示す平面図である。図３に示されるように、従来のマルチチップパッケージ１ａには第１および第２のＬＳＩチップ１００、２００が搭載されている。
【０００５】
図５に示されるように、第１のＬＳＩチップ１００上に形成されたスキャンチェーン回路ＳＣ１は、フリップフロップ（以下、Ｆ／Ｆとする）１１１、１１２、１１３、・・・およびセレクタ１２１、１２２、１２３、・・・などから構成され、第２のＬＳＩチップ２００上に形成されたスキャンチェーン回路ＳＣ２は、Ｆ／Ｆ２１１、２１２、２１３、・・・およびセレクタ２２１、２２２、２２３、・・・などから構成されている。なお、スキャンチェーン回路ＳＣ１、ＳＣ２には、スキャンイン端子ＳＩ１、ＳＩ２やスキャンモード端子ＳＣＭなども含まれる場合もある。
【０００６】
そして、第１のスキャンチェーン回路ＳＣ１と第２のスキャンチェーン回路ＳＣ２との間は、内部回路Ｒ１２１、Ｒ１２２、Ｒ１２３、・・・、Ｒ２１１、Ｒ２１２、Ｒ２１３、・・・、端子制御テスト回路１３０、２３０や接続配線Ｌ１、Ｌ２、Ｌ３、・・・により接続されている。また、第１および第２のＬＳＩチップ１００、２００の間を接続する各接続配線Ｌ１、Ｌ２、Ｌ３から引き出された配線上にはテストモニター端子ＴＭ１、ＴＭ２、ＴＭ３が設けられている。なお、図５では、便宜上、テストモニター端子は３つのみ示している。
従来、次のように、第１のＬＳＩチップ１００および第２のＬＳＩチップ２００に対して、それぞれ別々にスキャンテストを行っていた。
【０００７】
第１のＬＳＩチップ１００側をスキャンテストする際に、まず、第２のＬＳＩチップ２００の端子制御テスト回路２３０を作動させ、第２のＬＳＩチップ２００の出力をＨＩインピーダンス状態にする。この状態のまま、シフトモード中に、スキャンモード端子ＳＣＭからＨＩレベルのＳＣＡＮ  ＭＯＤＥ信号が入力され、スキャンイン端子ＳＩ１から入力される試験データがセレクタ１２１、１２２、１２３、・・・を介して各Ｆ／Ｆ１１１、１１２、１１３、・・・に順次入力される。次に、キャプチャモード中に、スキャンモード端子ＳＣＭからＬＯＷレベルのＳＣＡＮ  ＭＯＤＥ信号が入力され、第１のＬＳＩチップ１００の動作クロックに従って、各Ｆ／Ｆ１１１、１１２、１１３、・・・から各内部回路Ｒ１２１、Ｒ１２２、Ｒ１２３、・・・に試験データが送り込まれる。そして、テストモニター端子ＴＭ１、ＴＭ２、ＴＭ３から出力される試験データを期待値と比較する。
【０００８】
また、同様に、第２のＬＳＩチップ２００側をスキャンテストする際に、まず、第１のＬＳＩチップ１００の端子制御テスト回路１３０を作動させ、第１のＬＳＩチップ１００の出力をＨＩインピーダンス状態にする。この状態のまま、シフトモード中に、スキャンモード端子ＳＣＭからＨＩレベルのＳＣＡＮ  ＭＯＤＥ信号が入力され、テストモニター端子ＴＭ１、ＴＭ２、ＴＭ３、・・・から入力される試験データが内部回路Ｒ２１１、Ｒ２１２、Ｒ２１３、・・・およびセレクタ２２１、２２２、２２３、・・・を介して各Ｆ／Ｆ２１１、２１２、２１３、・・・に順次入力される。次に、キャプチャモード中に、スキャンモード端子ＳＣＭからＬＯＷレベルのＳＣＡＮ  ＭＯＤＥ信号が入力され、第２のＬＳＩチップ２００の動作クロックに従って、各Ｆ／Ｆ２１１、２１２、２１３、・・・から各内部回路Ｒ２２１、Ｒ２２２、Ｒ２２３、・・・に試験データが送り込まれる。そして、スキャンアウト端子ＳＯ２から出力される試験データを期待値と比較する。
【０００９】
このようにして、従来のスキャンテスト方法では、ＬＳＩチップ１００、２００間を接続する接続配線Ｌ１、Ｌ２、Ｌ３からテストモニター端子ＴＭ１、ＴＭ２、ＴＭ３を引き出し、このテストモニター端子ＴＭ１、ＴＭ２、ＴＭ３と各ＬＳＩチップ１００、２００との間の試験データの入出力を確認することにより、データ送受の成否を確認していた。
【特許文献１】特開平７−８４００２号公報（段落００２０〜００２６、段落００５５〜００５７、図１、図２、図７）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載のスキャンテスト方法では、チップ間のデータ送受をそれぞれ任意のクロックで行わせているため、各チップの実動作タイミングでスキャンテストを行えていなかった。また、図５を用いて説明した従来のスキャンテスト方法では、各チップをそれぞれの実動作タイミングでスキャンテストを行うことができるが、チップ間のデータ伝送試験を各チップの実動作タイミングで行えないという問題があった。このため、例えば、チップ間のデータ伝送が第２のスキャンチェーン回路ＳＣ２のセットアップおよびホールド期間を満足しているか等、チップ間のデータ伝送時に生じるクロックの遅延やデータの遅延まで考慮して、チップ間のデータ送受の成否を確認することができなかった。また、データの入出力をチップ毎に確認するために、チップ間にモニター端子や端子制御テスト回路を設ける必要があった。
【課題を解決するための手段】
【００１１】
本発明に係るスキャンテスト方法は、第１のチップ上に形成された第１のスキャンチェーン回路が、クロック源から入力される第１のスキャンチェーン回路の動作クロックに従って、データを第２のチップへ送り出し、第２のチップ上に形成された第２のスキャンチェーン回路が、上記クロック源と共通のクロック源から入力される第２のスキャンチェーン回路の動作クロックに従って、第１のスキャンチェーン回路から送り出されるデータを受け取り、第２のスキャンチェーン回路が受け取るデータを期待値と比較することによって、第１および第２のチップ間のデータ送受の成否を判断することを特徴とするものである。
このようなスキャンテスト方法を採用したことにより、各チップの実動作タイミングでチップ間のスキャンテストを簡単に行うことができ、また、それによりチップ間の実動作タイミングでのデータ送受信の確認が可能となる。
【発明の効果】
【００１２】
本発明により、各チップの実動作タイミングでチップ間のスキャンテストを簡単に行うことができ、また、それによりチップ間の実動作タイミングでのデータ送受信の確認が可能となる。
【発明を実施するための最良の形態】
【００１３】
発明の実施の形態．
本発明の実施の形態に係るスキャンテスト回路の構成について、図に基づいて説明する。図１は、本発明の実施の形態に係るスキャンテスト回路の構成を模式的に示す平面図である。本発明の実施の形態に係るスキャンテスト回路は、マルチチップパッケージ１内に形成されており、第１および第２のＬＳＩチップ１００、２００や、これらのＬＳＩチップ１００、２００上に形成された第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２や、クロック源としてのスキャンクロック端子ＣＬＫなどを備えている。
【００１４】
マルチチップパッケージは、例えば、ネットワークコントローラや通信プロトコルを有するインターフェイスＬＳＩに適用されている。これらネットワークコントローラや通信プロトコルを有するインターフェイスＬＳＩには、データリンク層用のＬＳＩと物理層用のＬＳＩをそれぞれ搭載する必要がある。ＬＳＩをより微細化なプロセスで形成する場合、デジタル回路と異なりアナログ回路は必ずしも容易にデジタル回路と同等の微細化プロセスにて形成できるとは限らない。このため、一般的には、ネットワークコントローラや通信プロトコルを有するインターフェイスＬＳＩでは、データリンク層用のＬＳＩと物理層用のＬＳＩをそれぞれ別々に作製して、別チップのまま、ＳｉＰ（System in Package）／ＭＣＰ（Multi Chip Package）にて１パッケージ化することがある。
【００１５】
図１に示されるように、マルチチップパッケージ１には第１および第２のＬＳＩチップ１００、２００が搭載されている。また、第１および第２のＬＳＩチップ１００、２００上には、スキャンチェーン回路ＳＣ１、ＳＣ２がそれぞれ形成されている。スキャンチェーン回路ＳＣ１は、Ｆ／Ｆ１１１、１１２、１１３、・・・およびセレクタ１２１、１２２、１２３、・・・などから構成されている。スキャンチェーン回路ＳＣ２は、Ｆ／Ｆ２１１、２１２、２１３、・・・およびセレクタ２２１、２２２、２２３、・・・などから構成されている。なお、スキャンチェーン回路ＳＣ１、ＳＣ２には、スキャンイン端子ＳＩ１、ＳＩ２やスキャンモード端子ＳＣＭなども含まれる場合もある。
【００１６】
図１に示されるように、第１のＬＳＩチップ１００上には、複数の内部回路Ｒ１１１、Ｒ１１２、Ｒ１１３、・・・、Ｒ１２１、Ｒ１２２、Ｒ１２３、・・・が設けられている。また、第２のＬＳＩチップ２００上には、複数の内部回路Ｒ２１１、Ｒ２１２、Ｒ２１３、・・・、Ｒ２２１、Ｒ２２２、Ｒ２２３、・・・が設けられている。なお、内部回路Ｒ１１１、Ｒ１１２、Ｒ１１３、・・・および内部回路Ｒ２２１、Ｒ２２２、Ｒ２２３、・・・には、更に不図示のスキャンチェーン回路を介して、別の内部回路が連続して接続されている。
【００１７】
図１に示されるように、スキャンチェーン回路ＳＣ１と第２のスキャンチェーン回路ＳＣ２との間は、内部回路Ｒ１２１、Ｒ１２２、Ｒ１２３、・・・、Ｒ２１１、Ｒ２１２、Ｒ２１３、・・・や接続配線Ｌ１、Ｌ２、Ｌ３、・・・により接続されている。また、第１のＬＳＩチップ１００の内部回路のうち、最終段の内部回路Ｒ１２１、Ｒ１２２、Ｒ１２３と接続配線Ｌ１、Ｌ２、Ｌ３との間には、パッドＴ１１、Ｔ１２、Ｔ１３が設けられている。また、第２のＬＳＩチップ２００の内部回路のうち、初段の内部回路Ｒ２１１、Ｒ２１２、Ｒ２１３と接続配線Ｌ１、Ｌ２、Ｌ３との間を接続する配線上には、パッドＴ２１、Ｔ２２、Ｔ２３が設けられている。
【００１８】
図１に示されるように、Ｆ／Ｆ１１１、１１２、１１３、・・・、２１１、２１２、２１３、・・・には、クロック入力端子Ｃ、データ入力端子Ｄおよびデータ出力端子Ｑが設けられている。
図１に示されるように、第１のＬＳＩチップ１００において、Ｆ／Ｆ１１１、１１２のデータ出力端子Ｑは、セレクタ１２２、１２３のデータ入力端子'１'および内部回路Ｒ１２１、Ｒ１２２にそれぞれ接続されている。Ｆ／Ｆ１１３のデータ出力端子Ｑは、スキャンテストデータが出力されるスキャンアウト端子ＳＯ１および内部回路Ｒ１２３に接続されている。なお、Ｆ／Ｆ１１３とスキャンアウト端子ＳＯ１との間を接続する配線上には、パッドＴ１４が設けられている。
【００１９】
図１に示されるように、第２のＬＳＩチップ２００において、Ｆ／Ｆ２１１、２１２のデータ出力端子Ｑは、セレクタ２２２、２２３のデータ入力端子'１'および内部回路Ｒ２２１、Ｒ２２２にそれぞれ接続されている。Ｆ／Ｆ２１３のデータ出力端子Ｑは、スキャンテストデータが出力されるスキャンアウト端子ＳＯ２および内部回路Ｒ２２３に接続されている。なお、Ｆ／Ｆ２１３とスキャンアウト端子ＳＯ２との間を接続する配線上には、パッドＴ２４が設けられている。
【００２０】
図１に示されるように、第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２双方のＦ／Ｆ１１１、１１２、１１３、・・・、２１１、２１２、２１３、・・・のクロック入力端子Ｃは、共通のスキャンクロック端子ＣＬＫにそれぞれ接続されている。スキャンクロック端子ＣＬＫは、第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２双方のＦ／Ｆ１１１、１１２、１１３、・・・、２１１、２１２、２１３、・・・に、共通のパルス列で構成されるクロック信号を供給するための共通のクロック源として設けられている。
【００２１】
第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２の実動作クロックに対応する共通のパルス列で構成されるクロックが、共通のクロック源としてのスキャンクロック端子ＣＬＫから入力されると、第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２はそれぞれの動作クロックに従って、データの送り込みや取り込みを行う。なお、Ｆ／Ｆ１１１、１１２、１１３、・・・、２１１、２１２、２１３、・・・のクロック入力端子Ｃとスキャンクロック端子ＣＬＫとの間を接続する配線上には、パッドＴ１７、Ｔ１８、Ｔ２７が設けられている。また、このとき、第１および第２のＬＳＩチップ１００、２００の間は接続配線Ｌ４により接続されている。
【００２２】
図１に示されるように、セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・は２つのデータ入力端子と、１つのデータ出力端子と、スキャンモード信号ＳＣＡＮ  ＭＯＤＥの入力端子とを有している。セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・のデータ入力端子は、端子'０'および端子'１'により構成されている。
【００２３】
図１に示されるように、各セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・のスキャンモード信号ＳＣＡＮ  ＭＯＤＥの入力端子は、スキャンモード端子ＳＣＭにそれぞれ接続されている。このスキャンモード端子ＳＣＭから各セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・にスキャンモード信号ＳＣＡＮ  ＭＯＤＥが入力される。なお、各セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・とスキャンモード端子ＳＣＭとの間を接続する配線上には、パッドＴ１５、Ｔ２５が設けられている。
【００２４】
ここで、スキャンモード信号ＳＣＡＮ  ＭＯＤＥとは、シフトモードおよびキャプチャモードを切り換える信号である。スキャンモード信号ＳＣＡＮ  ＭＯＤＥがＨＩＧＨレベル（以下、Ｈレベルと称する）のときはシフトモードに、ＬＯＷレベル（以下、Ｌレベルと称する）のときはキャプチャモードに、切り換えられる。シフトモードとは、所定のクロック信号に同期してスキャンチェーン回路ＳＣ１、ＳＣ２を構成する複数のＦ／Ｆにデータを順次直列に送るモードをいう。また、キャプチャモードとは、送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫに同期して、複数のＦ／Ｆから内部回路へデータを送り込み、取り込みクロック信号ＣＡＰＴＵＲＥ  ＣＬＫに同期して内部回路からデータを複数のＦ／Ｆに並列に取り込むモードをいう。
【００２５】
図１に示されるように、セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・のデータ入力端子'０'は、内部回路Ｒ１１１、Ｒ１１２、Ｒ１１３、・・・、Ｒ２１１、Ｒ２１２、Ｒ２１３、・・・に接続されている。セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・のデータ出力端子はＦ／Ｆ１１１、１１２、１１３、・・・、２１１、２１２、２１３、・・・のデータ入力端子Ｄにそれぞれ接続されている。セレクタ１２１、２２１のデータ入力端子'１'はスキャンテストのためのテストデータが入力されるスキャンイン端子ＳＩ１、ＳＩ２にそれぞれ接続されている。セレクタ１２１、２２１のデータ入力端子'１'とスキャンイン端子ＳＩ１、ＳＩ２との間を接続する配線上には、パッドＴ１６、Ｔ２６がそれぞれ設けられている。
【００２６】
次に、このようなスキャンテスト回路を用いたスキャンテスト方法について、図に基づいて説明する。
図２は、本発明の実施の形態に係るスキャンテスト回路の各信号のタイミングチャートを示す図である。
図２には、スキャンモード信号ＳＣＡＮ  ＭＯＤＥ、Ｆ／Ｆ１１３のＣＬＯＣＫ、Ｆ／Ｆ１１３のデータ出力、Ｆ／Ｆ２１３のＣＬＯＣＫ、Ｆ／Ｆ２１３の入力およびＦ／Ｆ２１３の出力のタイミングチャートが例示されている。
【００２７】
所定のパルスで構成されたクロックが、共通のクロック源であるスキャンクロック端子ＣＬＫから第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２の各Ｆ／Ｆに入力される。また、スキャンモード端子ＳＣＭからスキャンモード信号ＳＣＡＮ  ＭＯＤＥがスキャンチェーン回路ＳＣ１、ＳＣ２の各セレクタに入力される。
図２に示されたシフトモード時では、スキャンモード信号ＳＣＡＮ  ＭＯＤＥは各セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・でＨレベルに設定される。そして、図２に例示されるように、パルスＰ１１、・・・、Ｐ１ｎ（ｎは自然数であり、Ｆ／Ｆの搭載数によって定められる。）がＦ／Ｆ１１１、１１２、１１３、・・・に順次供給がされ、パルスＰ４１、・・・Ｐ４ｎがＦ／Ｆ２１１、２１２、２１３、・・・に順次供給される。
【００２８】
そして、図２に例示されるように、Ｆ／Ｆ１１３のＣＬＯＣＫのパルスＰ１１、・・・、Ｐ１ｎの各立ち上がりクロックエッジのタイミングに、セレクタ１２１、１２２、１２３、・・・を介してＦ／Ｆ１１１、１１２、１１３、・・・へテストデータが順次直列に出力される。パルスＰ１ｎの立ち上がりクロックエッジのタイミングで、スキャンチェーン回路ＳＣ１のＦ／Ｆへのテストデータの入力が完了する。
【００２９】
同様にして、Ｐ４１、・・・、Ｐ４ｎの各立ち上がりクロックエッジのタイミングに、セレクタ２２１、２２２、２２３、・・・を介してＦ／Ｆ２１１、２１２、２１３、・・・へテストデータが順次直列に出力される。パルスＰ４ｎの立ち上がりクロックエッジのタイミングで、スキャンチェーン回路ＳＣ２のＦ／Ｆへのテストデータの入力が完了する。
【００３０】
次に、図２に示されるように、スキャンモード信号ＳＣＭがＨレベルからＬレベルに切り換えられると、キャプチャモードとなる。キャプチャモード時では、スキャンモード信号ＳＣＭは各セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・でＬレベルに設定される。そして、図２に例示されるように、パルスＰ２１、Ｐ２２がＦ／Ｆ１１１、１１２、１１３、・・・に供給がされ、パルスＰ５１、Ｐ５２がＦ／Ｆ２１１、２１２、２１３、・・・に供給される。
【００３１】
このとき、テストデータが、第１のスキャンチェーン回路ＳＣ１の動作クロックに従って、第１のスキャンチェーン回路ＳＣ１の各Ｆ／Ｆ１１１、１１２、１１３、・・・から内部回路Ｒ１２１、Ｒ１２２、Ｒ１２３、・・・へ並列に送り込まれる。例えば、Ｆ／Ｆ１１３では、Ｆ／Ｆ１１３のクロックのパルスＰ２１の立ち上がりクロックエッジのタイミングを送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫとして、テストデータがＦ／Ｆ１１３から内部回路Ｒ１２３へ送り込まれる。
そして、テストデータが接続配線Ｌ１、Ｌ２、Ｌ３、・・・を介して、第１のＬＳＩチップ１００の内部回路Ｒ１２１、Ｒ１２２、Ｒ１２３、・・・から第２のＬＳＩチップ２００の内部回路Ｒ２１１、Ｒ２１２、Ｒ２１３、・・・に送り込まれる。
【００３２】
次に、第１のＬＳＩチップ１００から送り込まれたテストデータが、第２のスキャンチェーン回路ＳＣ２の動作クロックに従って、Ｆ／Ｆ２１１、２１２、２１３、・・・に並列に取り込まれる。例えば、Ｆ／Ｆ２１３では、Ｆ／Ｆ２１３のクロックのパルスＰ５２の立ち上がりクロックエッジのタイミングを、取り込みクロック信号ＣＡＰＴＵＲＥ  ＣＬＫとして、内部回路Ｒ２１３に取り込まれたデータが、セレクタ２２３を介して、Ｆ／Ｆ２１３に取り込まれる。
【００３３】
次に、スキャンモード信号ＳＣＡＮ  ＭＯＤＥがＬレベルからＨレベルに再度切り換えられると、シフトモードとなる。シフトモード時では、スキャンモード信号ＳＣＡＮ  ＭＯＤＥは各セレクタ１２１、１２２、１２３、・・・、２２１、２２２、２２３、・・・でＨレベルに設定される。そして、図２に例示されるように、パルスＰ３１、・・・、Ｐ３ｎがＦ／Ｆ１１１、１１２、１１３、・・・に順次供給がされ、パルスＰ６１、・・・Ｐ６ｎがＦ／Ｆ２１１、２１２、２１３、・・・に順次供給される。
【００３４】
そして、図２に例示されるように、Ｆ／Ｆ２１３のＣＬＯＣＫのパルスＰ６１、・・・、Ｐ６ｎの各立ち上がりクロックエッジのタイミングに、Ｆ／Ｆ２１１、２１２、２１３、・・・に取り込まれているテストデータが順次シフトされ、最終的にスキャンアウト端子ＳＯ２に出力される。
次に、スキャンアウト端子ＳＯ２に送り出されたテストデータと、本来得られるはずの期待値データとを比較して、第１および第２のＬＳＩチップ１００、２００上の各内部回路が正常に動作したか否かの判定を行う。
【００３５】
ここで、キャプチャモードにおいて、第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２の実動作クロックが、共通のクロック源としてのスキャンクロック端子ＣＬＫから入力されている。従って、図２に例示されるように、Ｆ／Ｆ１１３およびＦ／Ｆ２１３に入力されるクロックのパルス列は同じ波形をしている。また、図２に例示されるように、スキャンクロック端子ＣＬＫと第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２の各Ｆ／Ｆとの間の配線経路差などの原因により、Ｆ／Ｆ１１３およびＦ／Ｆ２１３に入力されるクロックの各パルスの到達時間に遅延Ｄ１が生じている。
【００３６】
また、図２に例示されるように、Ｆ／Ｆ１１３のデータ出力は、所定のクロックの入力時にＬレベルからＨレベルに切り換わり、所定のクロックから１クロック後のクロック入力時にＨレベルからＬレベルに切り換わるパルスとなっている。また、Ｆ／Ｆ２１３のデータ入力のパルスは、Ｆ／Ｆ１１３のデータ出力と同じパルスとなっている。また、図２に例示されるように、スキャンチェーン回路ＳＣ１およびＳＣ２の間の接続配線Ｌ１、Ｌ２、Ｌ３内をデータ伝送する時間などの影響により、Ｆ／Ｆ１１３のデータ出力とＦ／Ｆ２１３のデータ入力に遅延Ｄ２が生じている。
【００３７】
図２に示されるように、Ｆ／Ｆ１１３のデータ出力およびＦ／Ｆ２１３のデータ入力の各パルスＰ７、Ｐ８をＬレベル、Ｈレベル、Ｌレベルに切り換わるパルスとしたのは、Ｆ／Ｆ２１３の出力がＬレベルからＨレベルへ切り換わるのを確認することにより、各ＬＳＩチップ１００、２００間のデータ送受の成否を確認できるようにするためである。なお、Ｆ／Ｆ１１３のデータ出力およびＦ／Ｆ２１３のデータ入力の各パルスＰ７、Ｐ８を、Ｌレベル、Ｈレベル、Ｌレベルに順次切り換わるパルスとするために、スキャンイン端子ＳＩ１から入力されるデータや内部回路Ｒ１１１、Ｒ１１２、Ｒ１１３、・・・から入力されるデータに対しても、ＨまたはＬのレベル設定を行っている。
【００３８】
例えば、内部回路からの出力などを次のように設定すると、Ｆ／Ｆからのデータ出力がＬレベル、Ｈレベル、Ｌレベルに切り換わるパルスとなる。図３は、セレクタおよびＦ／Ｆで構成される模式的な回路図である。なお、便宜的に、各配線にＡ、Ｂ、ＣＬＫ、Ｄ、Ｅの符号を付している。また、図４は、図３で示されているセレクタおよびＦ／Ｆで構成される回路の各信号のタイミングチャートを示す図である。
【００３９】
図３に示されるように、セレクタ５０１の出力端子がＦ／Ｆ５０２のデータ入力端子Ｄに接続されている。また、Ｆ／Ｆ５０２のデータ出力端子Ｑが内部回路Ｒ５０３に接続されている。セレクタ５０１にはスキャンモード信号ＳＣＡＮ  ＭＯＤＥが入力され、Ｆ／Ｆ５０２のクロック入力端子Ｃには所定のクロックＣＬＫが入力される。
【００４０】
図４に示されるように、セレクタ５０１のデータ入力端子'１'への入力Ａは、常時Ｌレベルに設定されている。また、セレクタ５０１のデータ入力端子'０'への入力Ｂは、スキャンモード信号ＳＣＡＮ  ＭＯＤＥがＬレベルになった後、１回目のクロックＣＬＫの立ち上がりクロックエッジに同期してＨレベルからＬレベルへ切り換えられる。このようにセレクタ５０１への入力を制御することにより、セレクタ５０１の出力Ｄが、図４に示されるように、スキャンモード信号ＳＣＡＮ  ＭＯＤＥの立ち下りエッジに同期して、ＬレベルからＨレベルに切り換えられ、Ｂの立ち下りエッジに同期して、ＨレベルからＬレベルに切り換えられる。そして、セレクタ５０１の出力ＤがＦ／Ｆ５０２にセットされる。
【００４１】
Ｆ／Ｆ５０２のクロック入力端子Ｃには例えば図４に示されるクロックが入力され、スキャンモード信号ＳＣＡＮ  ＭＯＤＥがＬレベルのときの１回目のクロックＣＬＫの立ち上がりクロックエッジに同期して、Ｆ／Ｆ５０２の出力ＥのＨレベルがセットされ、２回目のクロックＣＬＫの立ち上がりクロックエッジに同期して、Ｆ／Ｆ５０２の出力ＥのＬレベルがセットされる。このようにして、Ｆ／Ｆ５０２の出力ＥをＬレベル、Ｈレベル、Ｌレベルに順次切り換わるパルスとすることができる。
【００４２】
本実施態様では、Ｆ／Ｆ１１３のデータ出力およびＦ／Ｆ２１３のデータ入力の各パルスを、Ｌレベル、Ｈレベル、Ｌレベルに順次切り換わるパルスとして説明するが、Ｆ／Ｆ１１３のデータ出力およびＦ／Ｆ２１３のデータ入力の各パルスを、Ｈレベル、Ｌレベル、Ｈレベルに順次切り換わるパルスに設定してもよい。
ここで、スキャンチェーン回路ＳＣ２のセットアップ期間Ｔｓおよびホールド期間Ｔｈは、図２において、パルスＰ５２の立ち上がりクロックエッジを基準に例示している。
【００４３】
図２に例示されるＦ／Ｆ２１３の入力のパルスＰ８が、スキャンチェーン回路ＳＣ２のセットアップ期間およびホールド期間を満足できる範囲内であれば、Ｆ／Ｆ２１３の出力がパルスＰ５２の立ち上がりクロックエッジのタイミングでＬレベルからＨレベルになる。具体的には、図２に例示されるＦ／Ｆ２１３の入力のパルスＰ８が、パルスＰ５２の立ち上がりクロックエッジを基準としたセットアップ期間Ｔｓおよびホールド期間Ｔｈの間でＨレベルであれば、Ｆ／Ｆ２１３の出力のパルスＰ９がパルスＰ５２の立ち上がりクロックエッジのタイミングでＬレベルからＨレベルになり、データの送受が成功したことが確認される。
【００４４】
一方、Ｆ／Ｆ２１３の入力のパルスＰ８が、第２のスキャンチェーン回路ＳＣ２のセットアップ期間およびホールド期間を満足できる範囲外であれば、Ｆ／Ｆ２１３の出力がパルスＰ５２の立ち上がりクロックエッジのタイミングで変化しない。具体的には、図２に例示されるＦ／Ｆ２１３の入力のパルスＰ８が、パルスＰ５２の立ち上がりクロックエッジを基準としたセットアップ期間Ｔｓおよびホールド期間Ｔｈの間でＨレベルでなければ、Ｆ／Ｆ２１３の出力がパルスＰ５２の立ち上がりクロックエッジのタイミングで変化せず、データの送受が失敗したことが確認される。
【００４５】
このようにして、共通のクロック源から第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２に第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２の動作クロックを供給するようにしたので、各チップの実動作タイミングでチップ間のスキャンテストを簡単に行うことができる。本発明により、特に、ＬＳＩチップ１００、２００間のデータ伝送がスキャンチェーン回路ＳＣ２のセットアップおよびホールド期間を満足しているか等、チップ間のデータ伝送時に生じるデータの遅延やクロックの遅延やこれらの遅延の位相差まで考慮して、チップ間のデータ送受の成否を確認することができ、また、それによりチップ間の実動作タイミングでのデータ送受信の確認が可能となる。
【００４６】
また、本発明により、チップ間にテストモニター端子や端子制御テスト回路を設けることなく、各チップの実動作タイミングでチップ間のスキャンテストを簡単に行うことができる。  また、共通のクロック源から第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２に第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２の動作クロックを供給するようにしたので、本願によるマルチパッケージ化された半導体集積回路装置は、出荷のために本願による実タイミング試験された状態と同一の状態で顧客の実機においても動作され得る。従って、顧客の実機上における完全動作を保証する信頼性を高めることができる。
【００４７】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
上記実施態様では、テストデータの入出力、送り込みおよび取り込みを、クロックの各パルスＰ１１、・・・、Ｐ１ｎ、Ｐ２１、Ｐ２２、Ｐ３１、・・・、Ｐ３ｎ、Ｐ４１、・・・、Ｐ４ｎ、Ｐ５１、Ｐ５２、Ｐ６１、・・・Ｐ６ｎの立ち上りクロックエッジのタイミングで行うと説明したが、これに限らず、クロックの各パルスＰ１１、・・・、Ｐ１ｎ、Ｐ２１、Ｐ２２、Ｐ３１、・・・、Ｐ３ｎ、Ｐ４１、・・・、Ｐ４ｎ、Ｐ５１、Ｐ５２、Ｐ６１、・・・Ｐ６ｎの立ち下りクロックエッジのタイミングで行うようにしてもよい。
【００４８】
また、上記実施態様では、共通のクロック源からシフトモードおよびキャプチャモードのクロックを第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２に供給する説明をしたが、少なくともキャプチャモードのクロックのみを共通のクロック源から第１および第２のスキャンチェーン回路ＳＣ１、ＳＣ２に供給するようにしてもよい。
また、上記実施態様では、スキャンクロック端子ＣＬＫを第１および第２のＬＳＩチップ１００、２００の外に設けているが、第１および第２のスキャンチェーンＳＣ１、ＳＣ２の実働クロックを供給する共通のクロック源を第１または第２のＬＳＩチップ１００、２００上に設けてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係るスキャンテスト回路の構成を模式的に示す平面図である。
【図２】本発明の実施の形態に係るスキャンテスト回路の各信号のタイミングチャートを示す図である。
【図３】セレクタおよびＦ／Ｆで構成される模式的な回路図である。
【図４】図３で示されているセレクタおよびＦ／Ｆで構成される回路の各信号のタイミングチャートを示す図である。
【図５】従来のマルチチップパッケージの構成を模式的に示す平面図である。
【符号の説明】
【００５０】
１、１ａ  マルチチップパッケージ
１１１、１１２、１１３、・・・  Ｆ／Ｆ
２１１、２１２、２１３、・・・  Ｆ／Ｆ
１２１、１２２、１２３、・・・  セレクタ
２２１、２２２、２２３、・・・  セレクタ
１３０、２３０  端子制御テスト回路
ＣＬＫ  スキャンクロック端子
Ｒ１１１、Ｒ１１２、Ｒ１１３、・・・  内部回路
Ｒ１２１、Ｒ１２２、Ｒ１２３、・・・  内部回路
Ｒ２１１、Ｒ２１２、Ｒ２１３、・・・  内部回路
Ｒ２２１、Ｒ２２２、Ｒ２２３、・・・  内部回路
ＳＣ１  第１のスキャンチェーン回路
ＳＣ２  第２のスキャンチェーン回路
ＳＣＭ  スキャンモード端子
ＳＩ１、ＳＩ２  スキャンイン端子
ＳＯ１、ＳＯ２  スキャンアウト端子
Ｔ１１〜Ｔ１８、Ｔ２１〜Ｔ２７  パッド
ＴＭ１〜ＴＭ３  テストモニター端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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