(57)【要約】【課題】しきい値電圧を低くすることが可能な半導体装置を提供する。【解決手段】この半導体装置は、シリコン基板１にチャネル領域３（１３）を挟むように形成された一対のソース／ドレイン領域４（１４）と、チャネル領域３（１３）上にゲート絶縁膜５を介して形成され、ゲート絶縁膜５との界面近傍に配置された金属含有層７を含むゲート電極６（１６）とを備えている。そして、金属含有層７は、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成されており、金属含有層７のドット間の平均距離は、金属含有層７のドットの直径以下に設定されている。【選択図】図１
2007234686.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の主表面にチャネル領域を挟むように形成された一対のソース／ドレイン領域と、
前記チャネル領域上にゲート絶縁膜を介して形成され、前記ゲート絶縁膜との界面近傍に配置された金属含有層を含むゲート電極とを備え、
前記金属含有層は、前記ゲート絶縁膜の表面を部分的に覆うようにドット状に形成されており、
前記金属含有層のドット間の平均距離は、前記金属含有層のドットの直径以下に設定されている、半導体装置。
【請求項２】
前記金属含有層のドット間の平均距離は、１．５ｎｍ以下である、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記金属含有層のドット間の領域を埋め込むように形成された半導体層を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記金属含有層のドット間の領域を埋め込むように形成された金属層または金属化合物層をさらに含み、
前記金属層または前記金属化合物層は、シリコンの伝導帯と価電子帯との中間のエネルギレベルよりも前記伝導帯側または前記価電子帯側に準位を形成するか、または、前記シリコンの伝導帯または価電子帯の近傍に対応する仕事関数を有する金属を含む、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲート電極を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、ゲート電極を備えた半導体装置として、ＭＯＳトランジスタが知られている（たとえば、特許文献１参照）。上記特許文献１には、シリコン基板（チャネル領域）上に、ゲート絶縁膜を介してポリシリコン層からなるゲート電極が形成されたＭＯＳトランジスタが開示されている。また、従来では、上記特許文献１の構成において、ゲート絶縁膜として、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を用いたＭＯＳトランジスタも知られている。
【０００３】
【特許文献１】特開２００４−１４６７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示されたＭＯＳトランジスタの構成において、たとえば、ＨｆＯ２膜などからなる高誘電率絶縁膜をゲート絶縁膜として用いる場合には、ゲート電極（ポリシリコン層）に含まれるシリコンとゲート絶縁膜とが界面反応等を起こし、ゲート電極のフェルミレベルがピニングされるという不都合が生じる。その結果、ゲート電極の仕事関数の調節が困難になるので、ＭＯＳトランジスタ（半導体装置）のしきい値電圧が低くなるように調節するのが困難になるという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、しきい値電圧を低くすることが可能な半導体装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の一の局面による半導体装置は、半導体領域の主表面にチャネル領域を挟むように形成された一対のソース／ドレイン領域と、チャネル領域上にゲート絶縁膜を介して形成され、ゲート絶縁膜との界面近傍に配置された金属含有層を含むゲート電極とを備えている。そして、金属含有層は、ゲート絶縁膜の表面を部分的に覆うようにドット状に形成されており、金属含有層のドット間の平均距離は、金属含有層のドットの直径以下に設定されている。
【０００７】
この一の局面による半導体装置では、上記のように、ゲート電極のゲート絶縁膜との界面近傍に、ゲート絶縁膜の表面を部分的に覆うようにドット状に形成された金属含有層を配置するとともに、その金属含有層のドット間の平均距離を、金属含有層のドットの直径以下に設定することによって、ゲート電極がシリコンを含む場合に、ゲート絶縁膜とゲート電極との界面近傍における金属密度が高くなるので、シリコンとゲート絶縁膜との接触面積を小さくすることができる。これにより、シリコンとゲート絶縁膜との界面反応等を抑制することができるので、ゲート電極のフェルミレベルがピニングされるのを抑制することができる。その結果、ゲート電極の仕事関数の調節が困難になるのを抑制することができるので、半導体装置（ＭＯＳトランジスタ）のしきい値電圧が低くなるように調節することができる。また、ゲート電極のゲート絶縁膜との界面近傍に配置された金属含有層を、ゲート絶縁膜の表面を部分的に覆うようにドット状に形成することによって、金属含有層がゲート絶縁膜の全面を覆うように形成される場合に比べて、金属含有層とゲート絶縁膜および半導体領域（チャネル領域）との間に働く応力を小さくすることができる。これにより、金属含有層とゲート絶縁膜および半導体領域（チャネル領域）との間に働く応力が大きくなることに起因して、チャネル領域における電子移動度が低下するのを抑制することができる。
【０００８】
上記一の局面による半導体装置において、好ましくは、金属含有層のドット間の平均距離は、１．５ｎｍ以下である。このように構成すれば、金属含有層がＴａＮを含む場合に、ゲート絶縁膜とゲート電極との界面近傍におけるＴａＮ密度が高くなることによりシリコンとゲート絶縁膜との接触面積を小さくすることができるので、容易に、ゲート電極のフェルミレベルがピニングされるのを抑制することができる。
【０００９】
上記一の局面による半導体装置において、ゲート電極は、金属含有層のドット間の領域を埋め込むように形成された半導体層を含んでいてもよい。このように構成すれば、ゲート電極のゲート絶縁膜との界面近傍に半導体層を配置する場合に、容易に、金属含有層により、半導体層とゲート絶縁膜との接触面積を小さくすることができる。
【００１０】
上記一の局面による半導体装置において、ゲート電極は、金属含有層のドット間の領域を埋め込むように形成された金属層または金属化合物層をさらに含み、金属層または金属化合物層は、シリコンの伝導帯と価電子帯との中間のエネルギレベルよりも伝導帯側または価電子帯側に準位を形成するか、または、シリコンの伝導帯または価電子帯の近傍に対応する仕事関数を有する金属を含んでいてもよい。このように構成すれば、たとえば、半導体装置としてのｎチャネルＭＯＳトランジスタに本発明を適用する場合には、ゲート電極のゲート絶縁膜との界面に配置されたドット状の金属含有層によりゲート電極のフェルミレベルがピニングされるのが抑制された状態で、シリコンの伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも伝導帯側に準位を形成するか、または、シリコンの伝導帯の近傍に対応する仕事関数を有する金属を含む金属層または金属化合物層を用いることによって、ゲート電極のフェルミレベルをシリコンの伝導帯側近傍に容易に調整することができる。これにより、ゲート電極の仕事関数を小さくする方向に調節することができるので、ｎチャネルＭＯＳトランジスタのしきい値電圧を小さくする方向に調節することができる。また、半導体装置としてのｐチャネルＭＯＳトランジスタに本発明を適用する場合には、ゲート電極のゲート絶縁膜との界面に配置されたドット状の金属含有層によりゲート電極のフェルミレベルがピニングされるのが抑制された状態で、シリコンのミッドギャップよりも価電子帯側に準位を形成するか、または、シリコンの価電子帯の近傍に対応する仕事関数を有する金属を含む金属層または金属化合物層を用いることによって、ゲート電極のフェルミレベルをシリコンの価電子帯側近傍に容易に調整することができる。これにより、ゲート電極の仕事関数を大きくする方向に調節することができるので、ｐチャネルＭＯＳトランジスタのしきい値電圧を小さくする方向に調節することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳ（半導体装置）の構造を示した断面図である。まず、図１を参照して、第１実施形態による半導体装置としてのＣＭＯＳの構造について説明する。
【００１３】
第１実施形態によるＣＭＯＳでは、図１に示すように、ｐ型のシリコン基板１の所定領域に、ＳｉＯ２膜からなる素子分離膜２が埋め込まれている。このシリコン基板１に埋め込まれた素子分離膜２は、ｎチャネルＭＯＳトランジスタ３０ａとｐチャネルＭＯＳトランジスタ３０ｂとを分離するために設けられている。なお、シリコン基板１は、本発明の「半導体領域」の一例である。
【００１４】
ｎチャネルＭＯＳトランジスタ３０ａの構造としては、シリコン基板１のｎチャネルＭＯＳトランジスタ３０ａの形成領域に、ｐ型のチャネル領域３を挟むように、一対のｎ型のソース／ドレイン領域４が形成されている。このソース／ドレイン領域４は、ｎ型高濃度不純物領域４ａと、ｎ型高濃度不純物領域４ａよりも低い不純物濃度を有するｎ型低濃度不純物領域４ｂとを含んでいる。
【００１５】
また、ｎチャネルＭＯＳトランジスタ３０ａの形成領域において、チャネル領域３上には、ゲート絶縁膜５を介して、ゲート電極６が形成されている。そして、チャネル領域３およびソース／ドレイン領域４と、ゲート絶縁膜５と、ゲート電極６とによって、ｎチャネルＭＯＳトランジスタ３０ａが構成されている。
【００１６】
ここで、第１実施形態では、ゲート絶縁膜５は、約６ｎｍ以下の厚みを有するＨｆＯ２膜により構成されている。このゲート絶縁膜５を構成するＨｆＯ２膜は、３．９よりも高い比誘電率を有する高誘電率（Ｈｉｇｈ−ｋ）絶縁膜である。
【００１７】
また、第１実施形態では、ゲート電極６は、ゲート電極６のゲート絶縁膜５との界面に配置されたＴａＮを含む金属含有層７と、金属含有層７上に順次配置されたｎ＋型のポリシリコン層８および９とを含んでいる。なお、ポリシリコン層８は、本発明の「半導体層」の一例である。
【００１８】
ｎチャネルＭＯＳトランジスタ３０ａのゲート電極６の金属含有層７は、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成されている。この金属含有層７の１つ分のドットの直径は、約２ｎｍ〜約３ｎｍになるように設定されている。また、金属含有層７の隣接するドット間の平均距離は、ドットの直径（約２ｎｍ〜約３ｎｍ）以下になるように設定されている。なお、図１には、同じ形状および大きさを有するドットが同じ間隔で配列されている状態を図示しているが、実際には、ドットの形状、大きさおよびドット間隔は全て同じではない。すなわち、上記したドットの直径などの値は、統計的なばらつきを許容する分布の中心付近を示している。また、ポリシリコン層８は、金属含有層７上に約１０ｎｍの厚みで形成されている。また、ポリシリコン層８は、金属含有層７の隣接するドット間の領域に埋め込まれた部分を有するとともに、その埋め込まれた部分がゲート絶縁膜５の表面に接触するように形成されている。また、ポリシリコン層９は、ポリシリコン層８上に約１００ｎｍの厚みで形成されている。
【００１９】
また、ｎチャネルＭＯＳトランジスタ３０ａの形成領域において、ソース／ドレイン領域４のｎ型低濃度不純物領域４ｂ上には、ゲート絶縁膜５およびゲート電極６の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜１０が形成されている。
【００２０】
また、ｐチャネルＭＯＳトランジスタ３０ｂの構造としては、シリコン基板１のｐチャネルトランジスタ３０ｂの形成領域に、ｎ型のウェル領域が形成されている。シリコン基板１のウェル領域には、ｎ型のチャネル領域１３を挟むように、一対のｐ型のソース／ドレイン領域１４が形成されている。このソース／ドレイン領域１４は、ｐ型高濃度不純物領域１４ａと、ｐ型高濃度不純物領域１４ａよりも低い不純物濃度を有するｐ型低濃度不純物領域１４ｂとを含んでいる。
【００２１】
また、ｐチャネルＭＯＳトランジスタ３０ｂの形成領域において、チャネル領域１３上には、ゲート絶縁膜５を介して、ゲート電極１６が形成されている。そして、チャネル領域１３およびソース／ドレイン領域１４と、ゲート絶縁膜５と、ゲート電極１６とによって、ｐチャネルＭＯＳトランジスタ３０ｂが構成されている。なお、ｐチャネルＭＯＳトランジスタ３０ｂのゲート絶縁膜５は、ｎチャネルＭＯＳトランジスタ３０ａのゲート絶縁膜５と同一の層からなる。
【００２２】
ここで、第１実施形態では、ゲート電極１６は、ゲート電極１６のゲート絶縁膜５との界面に配置されたＴａＮを含む金属含有層７と、金属含有層７上に順次配置されたＲｕシリサイド層１８およびｐ＋型のポリシリコン層１９とを含んでいる。なお、Ｒｕシリサイド層１８は、本発明の「金属化合物層」の一例である。
【００２３】
ｐチャネルＭＯＳトランジスタ３０ｂのゲート電極１６の金属含有層７は、ｎチャネルＭＯＳトランジスタ３０ａのゲート電極６の金属含有層７と同一の層からなる。すなわち、ｐチャネルＭＯＳトランジスタ３０ｂの金属含有層７は、ｎチャネルＭＯＳトランジスタ３０ａの金属含有層７と同様、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成されているとともに、隣接するドット間の平均距離がドットの直径（約２ｎｍ〜約３ｎｍ）以下になるように約１．５ｎｍに設定されている。また、Ｒｕシリサイド層１８は、金属含有層７上に約３０ｎｍの厚みで形成されている。また、Ｒｕシリサイド層１８は、金属含有層７の隣接するドット間の領域に埋め込まれた部分を有するとともに、その埋め込まれた部分がゲート絶縁膜５の表面に接触するように形成されている。このＲｕシリサイド層１８中のＲｕは、シリコンの伝導帯と価電子帯との中間のエネルギレベル（ミッドギャップ）よりも価電子帯側に仕事関数を持つ。また、ポリシリコン層１９は、Ｒｕシリサイド層１８上に約１００ｎｍの厚みで形成されている。
【００２４】
また、ｐチャネルＭＯＳトランジスタ３０ｂの形成領域において、ソース／ドレイン領域１４のｐ型低濃度不純物領域１４ｂ上には、ゲート絶縁膜５およびゲート電極１６の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜２０が形成されている。
【００２５】
第１実施形態では、上記のように、ｐチャネルＭＯＳトランジスタ３０ｂにおいて、ゲート電極１６のゲート絶縁膜５との界面近傍に、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成されたＴａＮを含む金属含有層７を配置するとともに、その金属含有層７のドット間の平均距離を約１．５ｎｍ（ドットの直径（約２ｎｍ〜約３ｎｍ）以下）に設定することによって、ゲート絶縁膜５とゲート電極１６との界面近傍におけるＴａＮ密度が高くなるので、シリコンとゲート絶縁膜５との接触面積を小さくすることができる。これにより、シリコンとゲート絶縁膜５とが界面反応等を起こすのを抑制することができるので、ゲート電極１６のフェルミレベルがピニングされるのを抑制することができる。その結果、ゲート電極１６の仕事関数の調節が困難になるのを抑制することができるので、ｐチャネルＭＯＳトランジスタ３０ｂのしきい値電圧が低くなるように調節することができる。なお、ｎチャネルＭＯＳトランジスタ３０ａにおいても、ゲート電極６のゲート絶縁膜５との界面近傍に、ｐチャネルＭＯＳトランジスタ３０ｂの金属含有層７と同一の層からなる金属含有層７を配置することによって、上記したｐチャネルＭＯＳトランジスタ３０ｂと同様、ゲート電極６のフェルミレベルがピニングされるのを抑制することができる。
【００２６】
また、第１実施形態では、上記のように、ゲート電極６（１６）のゲート絶縁膜５との界面近傍に配置された金属含有層７を、ゲート絶縁膜５の表面を部分的に覆うようにドット状に形成することによって、金属含有層７がゲート絶縁膜５の全面を覆うように形成される場合に比べて、金属含有層７とゲート絶縁膜５およびシリコン基板１との間に働く応力を小さくすることができる。これにより、金属含有層７とゲート絶縁膜５およびシリコン基板１との間に働く応力が大きくなることに起因して、チャネル領域３（１３）における電子移動度が低下するのを抑制することができる。
【００２７】
また、第１実施形態では、上記のように、金属含有層７を、ゲート電極６（１６）のゲート絶縁膜５との界面近傍に配置することによって、ポリシリコン層のみをゲート電極６（１６）のゲート絶縁膜５との界面近傍に配置する場合に比べて、ゲート電極６（１６）のゲート絶縁膜５との界面近傍の金属密度を大きくすることができるので、ゲート電極６（１６）の空乏化を抑制することができる。
【００２８】
また、第１実施形態では、上記のように、ｐチャネルＭＯＳトランジスタ３０ｂにおいて、ゲート電極１６のゲート絶縁膜５との界面に配置されたドット状の金属含有層７によりゲート電極１６のフェルミレベルがピニングされるのが抑制された状態で、金属含有層７のドット間の領域を埋め込むように、バルクとしてはシリコンの価電子帯近傍に対応する仕事関数を有するＲｕシリサイド層１８を形成することによって、ゲート電極１６のフェルミレベルをシリコンの価電子帯側の準位に容易に調整することができる。これにより、ゲート電極１６の仕事関数を大きくする方向に調節することができるので、ｐチャネルＭＯＳトランジスタ３０ｂのしきい値電圧を小さくする方向に調節することができる。また、ゲート電極１６のゲート絶縁膜５との界面に配置されたドット状の金属含有層７により、ゲート電極１６のフェルミレベルがピニングされるのが抑制されるので、少ない材料（Ｒｕシリサイド層１８の構成材料）で効率的に仕事関数を調節することができる。
【００２９】
図２〜図１０は、本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。次に、図１〜図１０を参照して、第１実施形態によるＣＭＯＳの製造プロセスについて説明する。
【００３０】
まず、図２に示すように、ｐ型のシリコン基板１のｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域に、ｎ型のウェル領域を形成する。この後、フォトリソグラフィ技術およびエッチング技術を用いて、シリコン基板１の素子分離膜２が埋め込まれる領域を除去する。そして、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、上記したシリコン基板１の除去された領域に、ＳｉＯ２膜からなる素子分離膜２を埋め込む。
【００３１】
次に、ＣＶＤ法を用いて、全面上に、約６ｎｍ以下の厚みを有するＨｆＯ２膜からなるゲート絶縁膜５を形成する。この後、ＣＶＤ法を用いて、ゲート絶縁膜５の表面を部分的に覆うように、ＴａＮを含む金属含有層７をドット状に形成する。この際、金属含有層７の１つ分のドットの直径が約２ｎｍ〜約３ｎｍになるように、かつ、隣接するドット間の平均距離が約１．５ｎｍ（ドットの直径以下）になるように、原料ガスの供給時間を設定する。
【００３２】
次に、図３に示すように、ＣＶＤ法を用いて、金属含有層７上に、約１０ｎｍの厚みを有するアモルファスシリコン層８ａを形成する。なお、アモルファスシリコン層８ａは、金属含有層７の隣接するドット間の領域に埋め込まれた部分を有し、かつ、その埋め込まれた部分がゲート絶縁膜５の表面に接触するように形成される。この後、スパッタリング法を用いて、アモルファスシリコン層８ａ上のｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域に、約２０ｎｍの厚みを有するＲｕ層１８ａを形成する。
【００３３】
次に、図４に示すように、ＣＶＤ法を用いて、全面を覆うように、約１００ｎｍの厚みを有するアモルファスシリコン層９ａを形成する。この際、ｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域において、上記したＣＶＤ工程の際に与えられる熱によって、Ｒｕ層１８ａ（図３参照）と、アモルファスシリコン層８ａ（図３参照）のＲｕ層１８ａ下に位置する部分とが反応する。これにより、ｐチャネルＭＯＳトランジスタ３０ｂの形成領域に、Ｒｕシリサイド層１８が形成される。この後、フォトリソグラフィ技術を用いて、アモルファスシリコン層９ａ上のｎチャネルＭＯＳトランジスタ３０ａのゲート電極６（図１参照）に対応する領域に、レジスト２１ａを形成するとともに、アモルファスシリコン層９ａ上のｐチャネルＭＯＳトランジスタ３０ｂのゲート電極１６（図１参照）に対応する領域に、レジスト２１ｂを形成する。
【００３４】
次に、図５に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて、ｎチャネルＭＯＳトランジスタ３０ａ（図１参照）の形成領域において、レジスト２１ａをマスクとして、アモルファスシリコン層９ａ、アモルファスシリコン層８ａ、金属含有層７およびゲート絶縁膜５をエッチングする。また、ｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域において、レジスト２１ｂをマスクとして、アモルファスシリコン層９ａ、Ｒｕシリサイド層１８、金属含有層７およびゲート絶縁膜５をエッチングする。この後、レジスト２１ａおよび２１ｂを除去する。
【００３５】
次に、図６に示すように、ＣＶＤ法を用いて、全面を覆うように、約１０ｎｍの厚みを有するＳｉＯ２膜２２を形成する。このＳｉＯ２膜２２は、後述するイオン注入工程において、ゲート絶縁膜５のエッジ部近傍のダメージを抑制する機能を有する。この後、ｎチャネルＭＯＳトランジスタ３０ａ（図１参照）の形成領域を覆うように、レジスト２３を形成する。そして、シリコン基板１の上面側からｐ型の不純物であるＢＦ２を低濃度でイオン注入する。これにより、シリコン基板１のｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域に、ｎ型のチャネル領域１３を挟むように、一対のｐ型低濃度不純物領域１４ｂが形成される。また、同時に、ｐチャネルＭＯＳトランジスタ３０ｂの形成領域に位置するアモルファスシリコン層９ａに、ｐ型の不純物（ＢＦ２）が導入される。この後、レジスト２３を除去する。
【００３６】
次に、図７に示すように、ｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域を覆うように、レジスト２４を形成する。そして、シリコン基板１の上面側からｎ型の不純物であるリン（Ｐ）を低濃度でイオン注入する。これにより、シリコン基板１のｎチャネルＭＯＳトランジスタ３０ａ（図１参照）の形成領域に、ｐ型のチャネル領域３を挟むように、一対のｎ型低濃度不純物領域４ｂが形成される。また、同時に、ｎチャネルＭＯＳトランジスタ３０ａの形成領域に位置するアモルファスシリコン層９ａおよび８ａに、ｎ型の不純物（Ｐ）が導入される。この後、レジスト２４を除去する。
【００３７】
次に、図８に示すように、ＣＶＤ法を用いて、全面を覆うようにＳｉＯ２膜（図示せず）を形成した後、エッチバックを行う。これにより、ｎチャネルＭＯＳトランジスタ３０ａ（図１参照）の形成領域において、アモルファスシリコン層９ａ、アモルファスシリコン層８ａ、金属含有層７およびゲート絶縁膜５の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜１０を形成する。また、ｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域において、アモルファスシリコン層９ａ、Ｒｕシリサイド層１８、金属含有層７およびゲート絶縁膜５の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜２０を形成する。
【００３８】
次に、図９に示すように、ｎチャネルＭＯＳトランジスタ３０ａ（図１参照）の形成領域を覆うように、レジスト２５を形成する。そして、シリコン基板１の上面側からｐ型の不純物であるＢＦ２を高濃度でイオン注入する。これにより、シリコン基板１のｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域に、ｎ型のチャネル領域１３を挟むように、ｐ型高濃度不純物領域１４ａとｎ型低濃度不純物領域１４ｂとをそれぞれ含む一対のソース／ドレイン領域１４が形成される。また、同時に、ｐチャネルＭＯＳトランジスタ３０ｂの形成領域に位置するアモルファスシリコン層９ａに、ｐ型の不純物（ＢＦ２）が導入される。この後、レジスト２５を除去する。
【００３９】
次に、図１０に示すように、ｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域を覆うように、レジスト２６を形成する。そして、シリコン基板１の上面側からｎ型の不純物であるリン（Ｐ）を高濃度でイオン注入する。これにより、シリコン基板１のｎチャネルＭＯＳトランジスタ３０ａ（図１参照）の形成領域に、ｐ型のチャネル領域３を挟むように、ｎ型高濃度不純物領域４ａとｎ型低濃度不純物領域４ｂとをそれぞれ含む一対のソース／ドレイン領域４が形成される。また、同時に、ｎチャネルＭＯＳトランジスタ３０ａの形成領域に位置するアモルファスシリコン層９ａおよび８ａに、ｎ型の不純物（Ｐ）が導入される。この後、レジスト２６を除去する。
【００４０】
次に、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による熱処理（約９５０℃、約２０秒間）を行うことによって、ｎチャネルＭＯＳトランジスタ３０ａ（図１参照）の形成領域に位置するソース／ドレイン領域４、アモルファスシリコン層８ａおよび９ａと、ｐチャネルＭＯＳトランジスタ３０ｂ（図１参照）の形成領域に位置するソース／ドレイン領域１４およびアモルファスシリコン層９ａとに導入された不純物を電気的に活性化させる。また、この熱処理により、アモルファスシリコン層８ａおよび９ａを結晶化させる。これにより、図１に示したように、ｎチャネルＭＯＳトランジスタ３０ａの形成領域において、ＴａＮを含む金属含有層７、ｎ＋型のポリシリコン層８および９を含むゲート電極６が形成される。また、ｐチャネルＭＯＳトランジスタ３０ｂの形成領域において、ＴａＮを含む金属含有層７、Ｒｕシリサイド層１８およびｐ＋型のポリシリコン層１９を含むゲート電極１６が形成される。このようにして、第１実施形態によるＣＭＯＳを構成するｎチャネルＭＯＳトランジスタ３０ａおよびｐチャネルＭＯＳトランジスタ３０ｂが形成される。
【００４１】
（第２実施形態）
図１１は、本発明の第２実施形態によるＣＭＯＳの構造を示した断面図である。図１１を参照して、この第２実施形態では、上記第１実施形態と異なり、ｎチャネルＭＯＳトランジスタのゲート電極において、金属含有層の隣接するドット間の領域に金属化合物層（Ｈｆシリサイド層４２）を埋め込む場合について説明する。
【００４２】
この第２実施形態のｎチャネルＭＯＳトランジスタ４０ａのゲート電極４１は、図１１に示すように、ゲート電極４１のゲート絶縁膜５との界面に配置されたＴａＮを含む金属含有層７と、金属含有層７上に順次配置されたＨｆシリサイド層４２およびｎ＋型のポリシリコン層４３とを含んでいる。なお、Ｈｆシリサイド層４２は、本発明の「金属化合物層」の一例である。具体的には、Ｈｆシリサイド層４２は、金属含有層７上に約２０ｎｍの厚みで形成されている。また、Ｈｆシリサイド層４２は、金属含有層７の隣接するドット間の領域に埋め込まれた部分を有するとともに、その埋め込まれた部分がゲート絶縁膜５の表面に接触するように形成されている。また、ポリシリコン層４３は、Ｈｆシリサイド層４２上に約１００ｎｍの厚みで形成されている。また、ｎチャネルＭＯＳトランジスタ４０ａの形成領域において、ソース／ドレイン領域４のｎ型低濃度不純物領域４ｂ上には、ゲート絶縁膜５およびゲート電極４１の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜４４が形成されている。
【００４３】
また、ｐチャネルＭＯＳトランジスタ４０ｂのゲート電極５１は、ゲート電極５１のゲート絶縁膜５との界面に配置されたＴａＮを含む金属含有層７と、金属含有層７上に順次配置されたＲｕシリサイド層１８、Ｈｆ層５２およびｐ＋型のポリシリコン層５３とを含んでいる。Ｈｆ層５２は、Ｒｕシリサイド層１８上に約１０ｎｍの厚みで形成されているとともに、ポリシリコン層５３は、Ｈｆ層５２上に約１００ｎｍの厚みで形成されている。また、ｐチャネルＭＯＳトランジスタ４０ｂの形成領域において、ソース／ドレイン領域１４のｐ型低濃度不純物領域１４ｂ上には、ゲート絶縁膜５およびゲート電極５１の側面を覆うように、ＳｉＯ２膜からなるサイドウォール膜５４が形成されている。
【００４４】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００４５】
第２実施形態では、上記のように、ｎチャネルＭＯＳトランジスタ４０ａにおいて、ゲート電極４１のゲート絶縁膜５との界面に配置されたドット状の金属含有層７によりゲート電極４１のフェルミレベルがピニングされるのが抑制された状態で、金属含有層７のドット間の領域を埋め込むようにＨｆシリサイド層４２を形成することによって、シリコンのミッドギャップよりも伝導帯側にバルクとしての仕事関数を持つＨｆを含むＨｆシリサイド層４２により、ゲート電極４１のフェルミレベルをシリコンの伝導帯側の準位に容易に調整することができる。これにより、ゲート電極４１の仕事関数を小さくする方向に調節することができるので、ｎチャネルＭＯＳトランジスタ４０ａのしきい値電圧を小さくする方向に調節することができる。また、ゲート電極４１のゲート絶縁膜５との界面に配置されたドット状の金属含有層７により、ゲート電極４１のフェルミレベルがピニングされるのが抑制されるので、少ない材料（Ｈｆシリサイド層４２の構成材料）で効率的に仕事関数を調節することができる。
【００４６】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４７】
図１２〜図１４は、本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。次に、図１１〜図１４を参照して、第２実施形態によるＣＭＯＳの製造プロセスについて説明する。
【００４８】
まず、図１２に示すように、図２および図３に示した第１実施形態の製造プロセスと同様の製造プロセスを用いて、Ｒｕ層１８ａまでを形成する。この後、スパッタリング法を用いて、全面上に、約１０ｎｍの厚みを有するＨｆ層５２を形成する。
【００４９】
次に、図１３に示すように、ＣＶＤ法を用いて、全面を覆うように、約１００ｎｍの厚みを有するアモルファスシリコン層４３ａを形成する。この際、ｐチャネルＭＯＳトランジスタ４０ｂ（図１１参照）の形成領域において、上記したＣＶＤ工程の際に与えられる熱によって、Ｒｕ層１８ａ（図１２参照）と、アモルファスシリコン層８ａ（図１２参照）のＲｕ層１８ａ下に位置する部分とが反応する。これにより、ｐチャネルＭＯＳトランジスタ４０ｂの形成領域に、Ｒｕシリサイド層１８が形成される。また、ｎチャネルＭＯＳトランジスタ４０ａ（図１１参照）の形成領域において、上記したＣＶＤ工程の際に与えられる熱によって、Ｈｆ層５２（図１２参照）と、アモルファスシリコン層８ａ（図１２参照）のＨｆ層５２下に位置する部分とが反応する。これにより、ｎチャネルＭＯＳトランジスタ４０ａの形成領域に、Ｈｆシリサイド層４２が形成される。この後、フォトリソグラフィ技術を用いて、アモルファスシリコン層４３ａ上のｎチャネルＭＯＳトランジスタ４０ａのゲート電極４１（図１１参照）に対応する領域に、レジスト６１ａを形成するとともに、アモルファスシリコン層４３ａ上のｐチャネルＭＯＳトランジスタ４０ｂのゲート電極５１（図１１参照）に対応する領域に、レジスト６１ｂを形成する。
【００５０】
次に、図１４に示すように、ＲＩＥ法を用いて、ｎチャネルＭＯＳトランジスタ４０ａ（図１１参照）の形成領域において、レジスト６１ａをマスクとして、アモルファスシリコン層４３ａ、Ｈｆシリサイド層４２、金属含有層７およびゲート絶縁膜５をエッチングする。また、ｐチャネルＭＯＳトランジスタ４０ｂ（図１１参照）の形成領域において、レジスト６１ｂをマスクとして、アモルファスシリコン層４３ａ、Ｈｆ層５２、Ｒｕシリサイド層１８、金属含有層７およびゲート絶縁膜５をエッチングする。この後、レジスト６１ａおよび６１ｂを除去する。
【００５１】
次に、図６〜図１０に示した第１実施形態の製造プロセスと同様の製造プロセスを用いて、ソース／ドレイン領域４および１４（図１１参照）を形成する。この後、ＲＴＡ法による熱処理を行うことによって、ソース／ドレイン領域４および１４と、アモルファスシリコン層４３ａ（図１４参照）とに導入された不純物を電気的に活性化させる。これにより、図１１に示したように、ｎチャネルＭＯＳトランジスタ４０ａの形成領域において、ＴａＮを含む金属含有層７、Ｈｆシリサイド層４２およびｎ＋型のポリシリコン層４３を含むゲート電極４１が形成される。また、ｐチャネルＭＯＳトランジスタ４０ｂの形成領域において、ＴａＮを含む金属含有層７、Ｒｕシリサイド層１８、Ｈｆ層５２およびｐ＋型のポリシリコン層５３を含むゲート電極５１が形成される。このようにして、第２実施形態によるＣＭＯＳを構成するｎチャネルＭＯＳトランジスタ４０ａおよびｐチャネルＭＯＳトランジスタ４０ｂが形成される。
【００５２】
次に、上記したゲート電極のフェルミレベルのピニングに関する効果を確認するために行った実験について説明する。なお、この確認実験では、上記した実施形態のＭＯＳトランジスタの構成において、ＴａＮ（仕事関数Φｍ＝４．６ｅＶ）を含む金属含有層のドット間の平均距離を変化させたときのフラットバンド電圧を測定した。
【００５３】
図１５は、金属含有層のドット間の平均距離とフラットバンド電圧との関係を示したグラフである。図１５を参照して、ドット間の平均距離が１．５ｎｍ以下になると、フラットバンド電圧が正（＋）側にシフトすることが判明した。なお、図１５において、金属含有層のドットの直径は、ドット間の平均距離にかかわらず２ｎｍ〜３ｎｍであった。すなわち、ＴａＮを含む金属含有層を用いた場合には、ドットの直径を２ｎｍ〜３ｎｍに設定し、かつ、ドット間の平均距離を１．５ｎｍ以下に設定することにより、ゲート電極のフェルミレベルがピニングされるのを抑制することができると考えられる。この結果から、ＴａＮを含む金属含有層のドット間の平均距離を約１．５ｎｍ（ドットの直径（約２ｎｍ〜約３ｎｍ）以下）に設定した第１および第２実施形態では、ゲート電極のフェルミレベルがピニングされるのを抑制することができることが確認できた。
【００５４】
次に、ゲート電極のゲート絶縁膜との界面に配置される金属含有層（メタルドット層）のドット間の平均距離の違いによるＣＶ（ゲート容量−ゲート電圧）特性の変化を調べるために行ったＣＶ測定（シミュレーション）の結果について説明する。
【００５５】
このＣＶ測定（シミュレーション）では、まず、ポリシリコン層とＳｉＯ２膜との界面にメタルドット層（仕事関数Φｍ＝４．６ｅＶ）が配置された２種類の構造体を作製した。すなわち、ゲート絶縁膜（ＳｉＯ２膜）上に、メタルドット層とポリシリコン層とが順次積層された構造を有するゲート電極を形成した。具体的には、一方の構造体に含まれるメタルドット層では、ドットの大きさを、３ｎｍ（縦）×５０ｎｍ（横）に設定するとともに、ドット間の平均距離を、ドットの横幅と同じ５０ｎｍに設定した。また、他方の構造体に含まれるメタルドット層では、ドットの大きさを、３ｎｍ（縦）×２ｎｍ（横）に設定するとともに、ドット間の平均距離を、ドットの横幅と同じ２ｎｍに設定した。また、一方および他方の構造体において、メタルドット層は、ＳｉＯ２膜に対する被覆率が同じ（被覆率：５０％）になるように形成した。また、一方および他方の構造体において、ポリシリコン層には、１×１０２０ｃｍ−３の濃度で不純物を導入した。また、一方および他方の構造体において、ＳｉＯ２膜の厚みは、１ｎｍに設定した。なお、参考例として、ゲート絶縁膜（ＳｉＯ２膜）上にメタルゲート電極が形成された構造体も作製した。
【００５６】
そして、ゲート電極にＡｌ電極を介してＤＣバイアス電圧（−２．５Ｖ〜＋１．５Ｖ）を印加しながら、１ＭＨｚの周波数で各構造体のＣＶ特性を測定した。なお、負のバイアス電圧を印加する場合には、ｐ型シリコン基板（不純物濃度：１×１０１７ｃｍ−３）上に上記した構造体を配置してＣＶ測定を行うとともに、正のバイアス電圧を印加する場合には、ｎ型のシリコン基板（不純物濃度：１×１０１７ｃｍ−３）上に上記した構造体を配置してＣＶ測定を行った。
【００５７】
図１６は、上記したＣＶ測定（シミュレーション）の結果を示したＣＶ特性図である。図１６を参照して、ドットの横幅が２ｎｍ（ドット間の平均距離：２ｎｍ）の場合には、ドットの横幅が５０ｎｍ（ドット間の平均距離：５０ｎｍ）の場合に比べて、フラットバンド電圧が正（＋）側にシフトするとともに、そのフラットバンド電圧がメタルゲートのフラットバンド電圧とほぼ同じ値になることが判明した。この結果から、メタルドット層のＳｉＯ２膜に対する被覆率が同じ（５０％）であったとしても、メタルドット層のドット間の平均距離が異なっていれば、フラットバンド電圧も異なると考えられる。したがって、ＭＯＳトランジスタのフラットバンド電圧の制御は、ゲート絶縁膜に対する金属含有層（メタルドット層）の被覆率に加えて、金属含有層（メタルドット層）のドットの大きさおよびドット間の平均距離も考慮する必要があるといえる。
【００５８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５９】
たとえば、上記第１および第２実施形態では、半導体装置としてのＣＭＯＳに本発明を適用したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタのみを含む半導体装置に本発明を適用してもよいし、ｐチャネルＭＯＳトランジスタのみを含む半導体装置に本発明を適用してもよい。また、ＣＭＯＳを構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのいずれか一方にのみ本発明を適用してもよい。
【００６０】
また、上記第１および第２実施形態では、ＴａＮを含む金属含有層を用いたが、本発明はこれに限らず、ＴａＮ以外の材料を含む金属含有層を用いてもよい。たとえば、ＴｉＳｉおよびＴａＳｉなどの金属シリサイドや、金属単体およびＴｉＮなどの金属窒化物などを含む金属含有層を用いてもよい。また、２種類以上の金属を含む金属含有層を用いてもよい。
【００６１】
また、上記第１および第２実施形態では、ＨｆＯ２膜からなるゲート絶縁膜を用いたが、本発明はこれに限らず、ＨｆＯ２膜以外の高誘電率絶縁膜からなるゲート絶縁膜を用いてもよい。ＨｆＯ２膜以外の高誘電率絶縁膜としては、たとえば、ＺｒＯ２膜、ＨｆＡｌＯ膜、ＳｉＮ膜、ＳｉＯＮ膜、ＨｆＳｉＯ膜およびＨｆＮＯ膜などがある。
【００６２】
また、上記第１および第２実施形態では、シリコン基板を用いたが、本発明はこれに限らず、シリコン基板以外の半導体基板を用いてもよい。たとえば、絶縁基板上にシリコン層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
【００６３】
また、上記第１および第２実施形態では、金属含有層のドット間の領域に、シリサイド層を埋め込んだが、本発明はこれに限らず、金属含有層のドット間の領域に、シリサイド層以外の金属化合物層を埋め込んでもよいし、金属層を埋め込んでもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態によるＣＭＯＳの構造を示した断面図である。
【図２】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図３】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１１】本発明の第２実施形態によるＣＭＯＳの構造を示した断面図である。
【図１２】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１３】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１４】本発明の第２実施形態によるＣＭＯＳの製造プロセスを説明するための断面図である。
【図１５】金属含有層のドット間の平均距離とフラットバンド電圧との関係を示したグラフである。
【図１６】ＣＶ測定（シミュレーション）の結果を示したＣＶ特性図である。
【符号の説明】
【００６５】
１  シリコン基板（半導体領域）
３、１３  チャネル領域
４、１４  ソース／ドレイン領域
５  ゲート絶縁膜
６、１６、４１、５１  ゲート電極
７  金属含有層
８  ポリシリコン層（半導体層）
１８  Ｒｕシリサイド層（金属化合物層）
４２  Ｈｆシリサイド層（金属化合物層）
【図１】
2007234686.tif 000003
【図２】
2007234686.tif 000004
【図３】
2007234686.tif 000005
【図４】
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【図５】
2007234686.tif 000007
【図６】
2007234686.tif 000008
【図７】
2007234686.tif 000009
【図８】
2007234686.tif 000010
【図９】
2007234686.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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