(57)【要約】【課題】小型化が可能で、かつ、半導体チップの積層数の増加とともに歩留まりが低下することのないスタック型半導体パッケージを得る。【解決手段】パッケージ基体１の半導体ユニット搭載部上に複数の半導体ユニット５Ａ、５Ｂが積層して搭載される。各半導体ユニット５Ａ、５Ｂは、半導体チップ７Ａ、７Ｂと、この半導体チップ７Ａ、７Ｂがフリップチップ接続された導体層８Ａ、８Ｂと、半導体チップ７Ａ、７Ｂおよび導体層８Ａ、８Ｂと半導体チップ７Ａ、７Ｂとのフリップチップ接続部９Ａ、９Ｂを封止する封止樹脂１０Ａ、１０Ｂとを有する。複数の半導体ユニット５Ａ、５Ｂの各導体層８Ａ、８Ｂとパッケージ基体１の接続パッド３とが電気的に接続され、複数の半導体ユニット５Ａ、５Ｂと、それらの各導体層８Ａ、８Ｂとパッケージ基体１の接続パッド３との電気的接続部が封止樹脂１３により封止される。【選択図】図１
2007335722.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）導電材に半導体チップをフリップチップ接続するとともに、前記半導体チップおよび前記導電材と前記半導体チップとのフリップチップ接続部を封止材により封止し、次いで、前記導電材をパターニングすることにより、上面に前記半導体チップに電気的に接続された導体層が形成された半導体ユニットを作製する工程と、
（ｂ）半導体ユニット搭載部と、前記半導体ユニット搭載部の周辺に配置された接続パッドと、前記接続パッドと電気的に接続された実装端子とを有するパッケージ基体の前記半導体ユニット搭載部上に、前記半導体ユニットを複数個、積層した状態で搭載する工程と、
（ｃ）前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとを電気的に接続する工程と、
（ｄ）前記複数の半導体ユニットと、前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとの電気的接続部を封止材により封止する工程と
を有することを特徴とする半導体パッケージの製造方法。
【請求項２】
前記導電材のパターニングは、エッチング法により行うことを特徴とする請求項１記載の半導体パッケージの製造方法。
【請求項３】
前記導電材のパターニングは、アディティブ法により行うことを特徴とする請求項１記載の半導体パッケージの製造方法。
【請求項４】
前記半導体ユニットの少なくとも１つは、下面に、前記封止材を貫通して設けられた導電柱を介して、前記上面に形成された導体層に電気的に接続された他の導体層を有していることを特徴とする請求項１乃至３のいずれか１項記載の半導体パッケージの製造方法。
【請求項５】
半導体ユニット搭載部と、前記半導体ユニット搭載部の周辺に配置された接続パッドと、前記接続パッドと電気的に接続された実装端子とを有するパッケージ基体と、
半導体チップと、この半導体チップがフリップチップ接続された導体層と、前記半導体チップおよび前記導体層と前記半導体チップとのフリップチップ接続部を封止する封止材とを有する半導体ユニットであって、前記半導体ユニット搭載部上に複数個が積層された状態で搭載された半導体ユニットと、
前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとを電気的に接続する接続部と、
前記複数の半導体ユニットと、前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとの電気的接続部を封止する封止材と
を具備することを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージの製造方法および半導体パッケージに関する。
【背景技術】
【０００２】
近年、半導体装置の小型化や高密度実装化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止したスタック型マルチチップパッケージ（Stacked Multi-Chip Package）が実用化されている（例えば、特許文献１参照。）。このようなスタック型マルチチップパッケージにおいて、複数の半導体チップは実装端子を有するインターポーザ上に順に積層される。複数の半導体チップは、それぞれインターポーザの接続端子とボンディングワイヤを介して電気的に接続するために、フェースアップ同士で積層される。
【０００３】
このようなスタック型マルチチップパッケージにおいては、高密度実装化のために積層する半導体チップの数を多くすればするほどピン数の増加に繋がり、その結果、チップサイズに極力近づけようとする小型化が困難になる。しかも、近年、半導体チップは高機能化のために信号線の数が格段に増加してきている。したがって、小型化、高密度実装化のために半導体チップを積層することによるメリットが薄らぎつつある。
【０００４】
また、従来のスタック型マルチチップパッケージにおいては、パッケージ作製後（樹脂封止後）にバーンイン（Burn-In）試験などのスクリーニングを実施している。このため、このようなスクリーニング用端子もすべて外部端子に出力しなければならず、このこともスタック型マルチチップパッケージの小型化を阻害する要因となっている。
【０００５】
さらに、このようにパッケージ作製後にスクリーニングを実施しているため、半導体パッケージを構成する半導体チップの１つに初期不良や不具合が発生しても、半導体パッケージ全体が不良となる。半導体パッケージの歩留りは、各半導体チップの歩留りの積層数のべき乗で低下する。例えば、１チップ当たりの歩留りが９８％の半導体チップを、積層した後にバーンイン試験を実施した場合、４層では積層後の歩留りが９２％以下、６層では積層後の歩留りが８８％にまで低下する。
【特許文献１】特開２００２−２３１８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、チップサイズに近いサイズにまで小型化が可能で、かつ、積層する半導体チップの数の増加とともに歩留まりが低下することのないスタック型の半導体パッケージを製造することができる方法、および、そのような方法で製造された半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（ａ）導電材に半導体チップをフリップチップ接続するとともに、前記半導体チップおよび前記導電材と前記半導体チップとのフリップチップ接続部を封止材により封止し、次いで、前記導電材をパターニングすることにより、上面に前記半導体チップに電気的に接続された導体層が形成された半導体ユニットを作製する工程と、（ｂ）半導体ユニット搭載部と、前記半導体ユニット搭載部の周辺に配置された接続パッドと、前記接続パッドと電気的に接続された実装端子とを有するパッケージ基体の前記半導体ユニット搭載部上に、前記半導体ユニットを複数個、積層した状態で搭載する工程と、（ｃ）前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとを電気的に接続する工程と、（ｄ）前記複数の半導体ユニットと、前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとの電気的接続部を封止材により封止する工程とを有することを特徴とする半導体パッケージの製造方法が提供される。
【０００８】
本発明の他の態様によれば、半導体ユニット搭載部と、前記半導体ユニット搭載部の周辺に配置された接続パッドと、前記接続パッドと電気的に接続された実装端子とを有するパッケージ基体と、半導体チップと、この半導体チップがフリップチップ接続された導体層と、前記半導体チップおよび前記導体層と前記半導体チップとのフリップチップ接続部を封止する封止材とを有する半導体ユニットであって、前記半導体ユニット搭載部上に複数個が積層された状態で搭載された半導体ユニットと、前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとを電気的に接続する接続部と、前記複数の半導体ユニットと、前記複数の半導体ユニットの各導体層と前記パッケージ基体の接続パッドとの電気的接続部を封止する封止材とを具備することを特徴とする半導体パッケージが提供される。
【発明の効果】
【０００９】
本発明の一態様による半導体パッケージの製造方法および他の態様による半導体パッケージによれば、チップサイズに近いサイズにまで小型化が可能で、かつ、半導体チップの数の増加とともに歩留まりが低下することのない半導体パッケージを得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について説明する。なお、以下では本発明の実施の形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
（第１の実施の形態）
【００１１】
まず、第１の実施の形態について説明する。図１は本実施の形態に係る半導体パッケージの構成を示す断面図である。
【００１２】
図１において、１は、実装端子としてはんだボール２が形成され、かつ、上面にこれらのはんだボール２に電気的に接続された接続パッド３を有する配線層４が形成されたパッケージ基体を示している。パッケージ基体１としては、例えば、ポリイミドフィルム、ガラスエポキシ基板などが挙げられる。また、接続パッド３は、例えば、銅、金などから構成される。このパッケージ基体１上には、２個の半導体ユニット、すなわち、第１の半導体ユニット５Ａおよび第２の半導体ユニット５Ｂが積層されて搭載されている。図１中、４１は、パッケージ基体１の下面に形成された配線層、４２は、配線層４および配線層４１を電気的に接続する接続ビア、４３はソルダーレジスト層である。
【００１３】
第１の半導体ユニット５Ａは、第１の半導体チップ７Ａと、この第１の半導体チップ７Ａの電極パッドに電気的に接続された第１の導体層８Ａと、第１の半導体チップ７Ａおよび第１の半導体チップ７Ａと第１の導体層８Ａとの電気的接続部９Ａを封止する第１の封止樹脂１０Ａとを有する。第１の半導体チップ７Ａは、第１の導体層８Ａにフリップチップ接続により電気的に接続されている。同様に、第２の半導体ユニット５Ｂは、第２の半導体チップ７Ｂと、この第２の半導体チップ７Ｂの電極パッドに電気的に接続された第２の導体層８Ｂと、第２の半導体チップ７Ｂおよび第２の半導体チップ７Ｂと第２の導体層８Ｂとの電気的接続部９Ｂを封止する第２の封止樹脂１０Ｂとを有する。また、第２の半導体チップ７Ｂは、第２の導体層８Ｂにフリップチップ接続により電気的に接続されている。第１および第２の半導体チップ７Ａ、７Ｂには、例えばＮＡＮＤ型フラッシュメモリのようなメモリチップが適用されるが、これに限られるものではない。また、第１および第２の半導体チップ７Ａ、７Ｂそれぞれの第１および第２の導体層８Ａ、８Ｂへのフリップチップ接続は、固相拡散接続および金属溶融接続のいずれであってもよい。
【００１４】
第１および第２の半導体ユニット５Ａ、５Ｂは、第１および第２の半導体チップ７Ａ、７Ｂがいずれもフェイスアップで、かつ、第２の導体層８Ｂのみならず第１の導体層８Ａの表面も露出するように積層されている。そして、これらの露出している第１および第２の導体層８Ａ、８Ｂと、パッケージ基体１の上面に形成された配線層４の接続パッド３との間が、それぞれボンディングワイヤ１１を介して電気的に接続されている。また、第２の半導体ユニット５Ｂの下面と第１の半導体ユニット５Ａの上面、および第１の半導体ユニット５Ａの下面とパッケージ基体１の上面とは接着剤層１２を介して接着されている。さらに、第１および第２の導体層８Ａ、８Ｂと、パッケージ基体１の上面に形成された接続パッド３との電気的接続部と、第１および第２の半導体ユニット５Ａ、５Ｂとは、封止樹脂１３のモールドにより一括して封止されている。なお、場合により、図２に示したように、第１の導体層８Ａと第２の導体層８Ｂとの間、第１の導体層８Ａとパッケージ基体１上の接続パッド３との間を、それぞれボンディングワイヤ１１を介して接続するようにしてもよい。
【００１５】
図３は、上記第１および第２の半導体ユニット５Ａ、５Ｂとして使用される半導体ユニット５の製造方法の一例を説明するための断面図である。この方法は、導体層８のパターン形成にエッチング法を使用するものである。
【００１６】
まず、半導体チップ７をシート状の導電材２０上にフェイスダウンで載置し、半導体チップ７の電極パッドと導電材２０とを接合する（図３（ａ））。導電材２０としては、例えば銅や鉄などの金属からなる厚さ２０〜１００μｍ程度の金属シートが使用される。これらの金属シートの表面には、Ｓｎめっき、Ｎｉ／Ａｕめっきなどが施されていてもよい。
【００１７】
次に、半導体チップ７、導電材２０、および、これらの電気的接続部９を封止樹脂１０の一括モールドにより封止する（図３（ｂ））。モールドする封止樹脂１０には、エポキシ系熱硬化樹脂などが使用される。半導体チップ７と導電材２０の電気的接続部９は、アンダーフィル樹脂により封止してもよい。アンダーフィル樹脂には、例えばＮＣＦ（Non Conductive Film）などが使用される。
【００１８】
さらに、エッチングにより導電材２０の厚さを、例えば５μｍ程度にまで薄くする（図３（ｃ））。このような薄肉化処理を行うことにより、導体層８のパターニング性を高めることができる。
【００１９】
続いて、薄肉化した導電材２０の下面にフォトリソグラフィ法によりパターニングされたエッチング用レジスト層２２を形成する。すなわち、導電材２０の下面全体にドライフィルムレジストのロールラミネートや液状レジストの塗付によってレジスト層を形成した後、このレジスト層に露光・現像を行いパターニングされたエッチング用レジスト層２２を形成する（図３（ｄ））。
【００２０】
この後、エッチング用レジスト層２２が形成されていない部分の導電材２０をエッチングにより除去し、さらに、エッチング用レジスト層２２を除去することにより、パターニングされた導体層８を有する半導体ユニット５が作製される（図３（ｅ））。
【００２１】
半導体ユニット５は、例えば次のような方法で製造することも可能である。すなわち、図４は、半導体ユニット５の製造方法の他の例を説明するための断面図である。この方法は、導体層８のパターン形成にアディティブ法を使用するものである。
【００２２】
まず、半導体チップ７を平滑な表面を有する支持プレート２３上にフェイスダウンで載置し、接着剤２４により仮固定する（図４（ａ））。半導体チップ７の電極パッドには予めバンプ２５を形成しておき、このパンプ２５の表面が支持プレート２３に接触するように仮固定する。支持プレート２３は、半導体チップ７を支持することができればその材質や厚さなどは特に限定されるものではない。一般には、厚さ１００〜１５０μｍ程度の鉄、アルミなどからなる平板が使用される。
【００２３】
次に、支持プレート２３に仮固定した半導体チップ７を、エポキシ系熱硬化樹脂などの封止樹脂１０のモールドにより封止する（図４（ｂ））。
【００２４】
封止樹脂１０により封止した半導体チップ７を、支持プレート２３から取り外し、その取り外した側の面、すなわち、半導体チップ７上面側の封止樹脂１０の表面全体に、フラッシュめっきなどによって薄い導電性シード層２６を形成する（図４（ｃ））。
【００２５】
この導電性シード層２６の表面にフォトリソグラフィ法によりパターニングされためっき用レジスト層２７を形成する。すなわち、導電性シード層２６の表面全体にドライフィルムレジストのロールラミネートや液状レジストの塗付によってレジスト層を形成した後、このレジスト層に露光・現像を行いパターニングされためっき用レジスト層２７を形成する。さらに、めっき用レジスト層２７が形成されていない部分の導電性シード層２６上に電解銅めっきにより銅めっき層２８を形成する（図４（ｄ））。
【００２６】
この後、めっき用レジスト層２７を除去し、さらに、フラッシュエッチングにより導電性シード層２６の不要部分を除去することにより、パターニングされた導体層８を有する半導体ユニット５が作製される（図４（ｅ））。
【００２７】
上記のような方法で製造された半導体ユニット５においては、導体層８と半導体チップ７の電極パッドとは、導体層８のパターニング前に接合されるため、接続信頼性の高いものとなる。
【００２８】
なお、図４に示した方法、すなわち、導体層８のパターン形成にアディティブ法を使用する方法は、導体層８のパターン側面がほぼ垂直になるため、微細なパターン形成が可能であるが、低コストで製造でき、また、工程管理が容易であるなどの観点からは、図３に示した方法、すなわち、導体層８のパターン形成にエッチング法を使用する方法が好ましい。
【００２９】
図１に示す第１の実施の形態の半導体パッケージは、例えば、上記のような方法で作製された第１の半導体ユニット５Ａおよび第２の半導体ユニット５Ｂを、実装端子としてはんだボール２が形成され、かつ、上面にこれらのはんだボール２に電気的に接続された接続パッド３を有する配線層４が形成されたパッケージ基体１上に、接着剤層１２を介して、第１および第２の半導体チップ５Ａ、５Ｂがいずれもフェイスアップで、かつ、第２の導体層８Ｂのみならず第１の導体層８Ａの表面も露出するように積層して搭載し、第１および第２の導体層８Ａ、８Ｂと、パッケージ基体１上面の接続パッド３との間を、ボンディングワイヤ１１により接続した後、これらを封止樹脂１３で一括して封止することにより製造される。
【００３０】
本実施の形態の半導体パッケージによれば、パッケージ作製前（樹脂封止前）、半導体ユニットの段階でバーンイン試験などのスクリーニングを実施することができる。このため、このようなスクリーニングのための外部端子の数を減らすことができ、パッケージの小型化を図ることができるとともに、半導体パッケージの歩留まりを向上させることができる。
【００３１】
すなわち、図７は、複数の半導体チップをそのまま積層して封止した従来構造のスタック型マルチチップパッケージを示している。このスタック型マルチチップパッケージでは、複数の半導体チップ７がフェイスアップで、第１の実施の形態における半導体パッケージと同様のパッケージ基体１上に積層され、それぞれの半導体チップ７の電極パッドとパッケージ基体１上の接続パッド３がボンディングワイヤ１１を介して電気的に接続されている。そして、複数の半導体チップ７およびボンディングワイヤ１１による電気的接続部は封止樹脂１３により一括して封止されている。
【００３２】
このようなスタック型マルチチップパッケージにおいては、パッケージ作製後（樹脂封止後）にバーンイン試験などのスクリーニングを実施することになるため、スクリーニング用端子もすべて外部端子に出力しなければならず、小型化が阻害される。また、半導体チップの積層数の増加にともない半導体パッケージの歩留まりが低下する。
【００３３】
これに対し、本実施の形態の半導体パッケージでは、半導体ユニットの段階でバーンイン試験を実施することができるため、スクリーニング用の外部端子の数を減らすことができ、半導体パッケージの小型化を図ることができるとともに、半導体チップの積層数の増加に伴う半導体パッケージとしての歩留まりの低下を抑制することができる。
【００３４】
また、前述したように、本実施の形態では、第１および第２の半導体チップ５Ａ、５Ｂの第１および第２の導体層８Ａ、８Ｂへのそれぞれの接合は、各導体層８Ａ、８Ｂのパターニング前に行われるため、接続信頼性の高いものとなる。
【００３５】
すなわち、図８は、従来の半導体パッケージの製造プロセスを示す断面図である。
図８において、まず、半導体チップ７の電極パッドに金などによりバンプ３１を形成する（図８（ａ））。次に、バンプ３１を形成した半導体チップ７を、実装端子３２および配線層３３が形成されたパッケージ基体３４上にフェイスダウンで載置する（図８（ｂ））。配線層３３およびパッケージ基体３４上には、予めアンダーフィル樹脂層３５を設けておく。この後、加熱加圧して半導体チップ７に設けたバンプ３１と配線層３３とを接合するとともにアンダーフィル樹脂層３５を硬化させる（図８（ｃ））。さらに、これらを封止樹脂３６により封止する（図８（ｄ））。
【００３６】
このような半導体パッケージにおいては、既にパターニングされた配線層３３に半導体チップ７上のバンプ３１を接合するため、高い接続信頼性を得るためには、精度の高い位置合わせ技術が要求される。
【００３７】
これに対し、本実施の形態の半導体パッケージにおいては、第１および第２の半導体チップ５Ａ、５Ｂの第１および第２の導体層８Ａ、８Ｂへのそれぞれの接合を、各導体層８Ａ、８Ｂのパターニング前に行うため、容易に優れた接続信頼性を得ることができる。
【００３８】
（第２の実施の形態）
次に、第２の実施の形態について説明する。図５は本実施の形態に係る半導体パッケージの構成を示す断面図である。なお、前述した第１の実施の形態と共通する部分については同一符号を付し、重複する説明を省略する。
【００３９】
図５に示すように、本実施の形態では、第１の半導体ユニット５Ａ上に、第１の半導体ユニット５Ａとほぼ同一サイズの第３の半導体ユニット５Ｃが積層されている。第３の半導体ユニット５Ｃは、第３の半導体チップ７Ｃと、この第３の半導体チップ７Ｃの電極パッドに電気的に接続された第３の導体層８Ｃと、これらの第３の半導体チップ７Ｃおよび第３の半導体チップ７Ｃと第３の導体層８Ｃとの電気的接続部９Ｃを封止する第３の封止樹脂１０Ｃに加えて、第３の封止樹脂１０Ｃの第３の導体層８Ｃが形成されている面と反対側の面、つまり第３の半導体チップ７Ｃの下面側の面に第４の導体層８Ｄが形成され、第３の導体層８Ｃと第４の導体層８Ｄは、第３の封止樹脂１０Ｃを貫通する導電柱１７を介して電気的に接続されている。そして、第３の半導体チップ７Ｃは、第３の導体層８Ｃにフリップチップ接続により電気的に接続されている。第３の半導体チップ７Ｃには、例えばＮＡＮＤ型フラッシュメモリのようなメモリチップが適用されるが、これに限られるものではない。また、第３の半導体チップ７Ｃの第３の導体層８Ｃへのフリップチップ接続は、固相拡散接続および金属溶融接続のいずれであってもよい。
【００４０】
第１および第３の半導体ユニット５Ａ、５Ｃは、第１の半導体ユニット５Ｃの第１の導体層８Ａと、第３の半導体ユニット５Ｃの第４の導体層８Ｄが対向するように積層されており、第１の導体層８Ａと第４の導体層８Ｄは、その一方（例えば、第１の導体層８Ａ）に設けたバンプ１６を他方の導体層（例えば、第４の導体層８Ｄ）に接合することにより電気的に接続されている。そして、第３の半導体ユニット５Ｃの第３の導体層８Ｃとパッケージ基体１の上面に形成された配線層４の接続パッド３とが、ボンディングワイヤ１１を介して電気的に接続されている。なお、第３の半導体ユニット５Ｃの第４の導体層８Ｄと第１の半導体ユニット５Ａの第１の導体層８Ａとは、はんだボールやはんだペーストなどの接続材を介して接続するようにしてもよい。
【００４１】
図６は、上記第３の半導体ユニット５Ｃとして使用される半導体ユニットの製造方法の一例を説明するための断面図である。
【００４２】
まず、半導体チップ７を図４で用いたものと同様の平滑な表面を有する支持プレート２３上にフェイスダウンで載置し、接着剤２４により仮固定する（図６（ａ））。半導体チップ７の電極パッド５には予めバンプ２５を形成しておき、このパンプ２５の表面が支持プレート２３に接触するように仮固定する。支持プレート２３には、導電柱１７を形成するための支柱２９が予め設けられている。
【００４３】
次に、支持プレート２３に仮固定した半導体チップ７を、エポキシ系熱硬化樹脂などの封止樹脂１０のモールドにより封止する（図６（ｂ））。
【００４４】
封止樹脂１０により封止した半導体チップ７を、支持プレート２３から取り外し、封止樹脂１０の半導体チップ７の上面側および下面側の両表面全体に、フラッシュめっきなどによって薄い導電性シード層２６を形成する（図６（ｃ））。
【００４５】
これらの各導電性シード層２６の表面にフォトリソグラフィ法によりパターニングされためっき用レジスト層２７を形成する。すなわち、各導電性シード層２６の表面全体にドライフィルムレジストのロールラミネートや液状レジストの塗付によってレジスト層を形成した後、このレジスト層に露光・現像を行いパターニングされためっき用レジスト層２７を形成する。さらに、めっき用レジスト層２７が形成されていない部分の導電性シード層２６上に電解銅めっきにより銅めっき層２８を形成する（図６（ｄ））。
【００４６】
この後、めっき用レジスト層２７を除去し、さらに、フラッシュエッチングにより導電性シード層２６の不要部分を除去することにより、パターニングされた導体層８（半導体ユニット５Ｃにおいて、第３および第４の導体層８Ｃ、８Ｄおよび導電柱１７）を有する半導体ユニット５が形成される（図６（ｅ）））。
【００４７】
図５に示す第２の実施の形態の半導体パッケージは、例えば、上記のような方法で製造された第３の半導体ユニット５Ｃを第１の半導体ユニット５Ａとともに、例えば、実装端子としてはんだボール２が形成され、かつ、上面にこれらのはんだボール２に電気的に接続された接続パッド３を有する配線層４が形成されたパッケージ基体１上に、接着剤層１２を介して、第３および第１の半導体チップがいずれもフェイスアップとなるように搭載し、対向する第１の導体層８Ａと第４の導体層８Ｄ、第３の導体層８Ｃとパッケージ基体１上面の接続パッド３との間を、それぞれバンプ１６およびボンディングワイヤ１１により電気的に接続した後、これらを封止樹脂１３で一括して封止することにより製造される。
【００４８】
第２の実施の形態の半導体パッケージによれば、第１の実施の形態の半導体パッケージと同様、パッケージ作製前（樹脂封止前）、半導体ユニットの段階でバーンイン試験などのスクリーニングを実施することができるため、このようなスクリーニングのための外部端子の数を減らすことができ、パッケージの小型化を図ることができるとともに、半導体パッケージの歩留まりを向上させることができる。また、第１および第３の半導体チップ５Ａ、５Ｃの第１および第３の導体層８Ａ、８Ｃへのそれぞれの接合は、各導体層８Ａ、８Ｃのパターニング前に行われるため、接続信頼性の高いものとすることができる。
【００４９】
さらに、第２の実施の形態の半導体パッケージによれば、第４の導体層８Ｄを形成した第３の半導体ユニット８Ｃを使用したことにより、同一もしくは同一に近いサイズの半導体ユニットを積層して搭載することができる。
【００５０】
なお、以上説明した第１および第２の実施の形態においては、いずれも２個の半導体ユニットが積層されているが、積層する半導体ユニットの数は特に限定されるものではない。また、図示は省略したが、第１の実施の形態において、第２の半導体ユニット８Ｂ上に、これとほぼ同一サイズの第２の実施の形態における第３の半導体ユニット８Ｃと同様に構成される第４の半導体ユニットを搭載したり、あるいは、第２の実施の形態において、第３の半導体ユニット８Ｃ上に、これより小サイズで第１の半導体ユニット８Ａなどと同様に構成される第５の半導体ユニットを搭載することも可能である。このように半導体ユニットの積層数や積層する半導体ユニットの種類は特に限定されるものではなく、用途に応じて適宜選択することができる。
【００５１】
さらに、第１の実施の形態および第２の実施の形態ではいずれも実装端子がエリアタイプとなっているが、周辺部にのみ設けられているペリフェラルタイプであってもよいことはいうまでもない。
【００５２】
本発明の実施の形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施の形態も本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態に係る半導体パッケージの構成を示す断面図である。
【図２】図１に示す半導体パッケージの変形例を示す断面図である。
【図３】第１の実施の形態に係る半導体パッケージの製造に使用する半導体ユニットの製造プロセスの一例を示す断面図である。
【図４】第１の実施の形態に係る半導体パッケージの製造に使用する半導体ユニットの製造プロセスの他の例を示す断面図である。
【図５】本発明の第２の実施の形態に係る半導体パッケージの構成を示す断面図である。
【図６】第２の実施の形態に係る半導体パッケージの製造に使用する半導体ユニットの製造プロセスの例を示す断面図である。
【図７】従来のスタック型マルチチップパッケージの構成を示す断面図である。
【図８】従来の半導体パッケージの製造プロセスを示す断面図である。
【符号の説明】
【００５４】
１…パッケージ基体、２…はんだボール、３…接続パッド、５…半導体ユニット、５Ａ…第１の半導体ユニット、５Ｂ…第２の半導体ユニット、５Ｃ…第３の半導体ユニット、８…導体層、８Ａ…第１の導体層、８Ｂ…第２の導体層、８Ｃ…第３の導体層、８Ｄ…第４の導体層、９…電気的接続部、９Ａ…第１の電気的接続部、９Ｂ…第２の電気的接続部、９Ｃ…第３の電気的接続部、１０，１３…封止樹脂、１０Ａ…第１の封止樹脂、１０Ｂ…第２の封止樹脂、１０Ｃ…第３の封止樹脂、１１…ボンディングワイヤ、１６，２５…バンプ、１７…導電柱、２０…導電材、２２…エッチング用レジスト層、２６…導電性シード層、２８…銅めっき層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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