(57)【要約】【課題】複数のメモリチップを積層した場合において、高速伝送時の波形の歪みをなくすこと。【解決手段】複数のメモリチップ１１、１２を積層した積層半導体装置１において、１サイクルにデータを２回入出力するための制御信号となる一対のデータストローブ信号（ＤＱＳ）およびデータストローブ反転信号（／ＤＱＳ）を２つのシングルエンド型のデータストローブ信号として使用する。ＤＱＳ信号に係るデータストローブ信号線Ｌ４は、第１メモリチップ１１のデータストローブ信号（ＤＱＳ）パッドと接続されている。／ＤＱＳ信号に係るデータストローブ反転信号線Ｌ５は、第２メモリチップ１２のデータストローブ反転信号（／ＤＱＳ）パッドと接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリチップを積層した積層半導体装置において、
１サイクルにデータを２回入出力するための制御信号となる一対のデータストローブ信号およびデータストローブ反転信号を２つのシングルエンド型のデータストローブ信号として使用し、
前記データストローブ信号に係るデータストローブ信号線は、前記メモリチップのうち第１メモリチップと接続され、
前記データストローブ反転信号に係るデータストローブ反転信号線は、前記第１メモリチップと対をなす第２メモリチップと接続されていることを特徴とする積層半導体装置。
【請求項２】
前記データストローブ信号線は、前記第１メモリチップのデータストローブ信号パッドと接続され、
前記データストローブ反転信号線は、前記第２メモリチップのデータストローブ反転信号パッドと接続されることを特徴とする請求項１記載の積層半導体装置。
【請求項３】
前記データストローブ反転信号線は、前記第１メモリチップのデータストローブ反転信号パッドと接続されておらず、
前記データストローブ信号線は、前記第２メモリチップのデータストローブ信号パッドと接続されていないことを特徴とする請求項２記載の積層半導体装置。
【請求項４】
前記第１メモリチップは、内蔵された拡張モードレジスタにて前記データストローブ反転信号の割り込み禁止状態に設定可能に構成され、
前記第２メモリチップは、内蔵された拡張モードレジスタにて前記データストローブ信号の割り込み禁止状態に設定可能に構成されることを特徴とする請求項１乃至３のいずれか一に記載の積層半導体装置。
【請求項５】
前記第１メモリチップ及び前記第２メモリチップは、前記データストローブ信号専用に設けたスイッチングパッドを有し、
前記第１メモリチップは、前記第１メモリチップの前記スイッチングパッドがオープン又は電源と接続されることで、前記データストローブ信号でデータ信号の入出力の制御を行い、
前記第２メモリチップは、前記第２メモリチップの前記スイッチングパッドが接地と接続されることで、前記データストローブ反転信号でデータ信号の入出力の制御を行うことを特徴とする請求項１乃至４のいずれか一に記載の積層半導体装置。
【請求項６】
前記データストローブ信号線は、前記第１メモリチップのデータストローブ信号パッドと接続され、
前記データストローブ反転信号線は、前記第２メモリチップのデータストローブ信号パッドと接続され、
前記第１メモリチップ及び前記第２メモリチップは、前記データストローブ信号専用に設けたスイッチングパッドを有し、
前記第１メモリチップは、前記第１メモリチップの前記スイッチングパッドがオープン又は電源と接続されることで、前記データストローブ信号でデータ信号の入出力の制御を行い、
前記第２メモリチップは、前記第２メモリチップの前記スイッチングパッドが接地と接続されることで、前記データストローブ信号パッドから入力された前記データストローブ反転信号を反転してデータストローブ信号に変換し、かつ、前記第２メモリチップの内部回路から出力されたデータストローブ信号を反転してデータストローブ反転信号に変換することを特徴とする請求項１記載の積層半導体装置。
【請求項７】
前記第１メモリチップ及び前記第２メモリチップのそれぞれのデータストローブ反転信号パッドは、前記データストローブ信号線及び前記データストローブ反転信号線と接続されていないことを特徴とする請求項６記載の積層半導体装置。
【請求項８】
複数のメモリチップを積層した積層半導体装置において、
１サイクルにデータを２回入出力するための制御信号となるデータストローブ信号は、前記メモリチップのうち第１メモリチップと、前記第１メモリチップと対をなす第２メモリチップに接続され、
前記第１メモリチップ及び前記第２メモリチップは、互いに読出しの際に前記データストローブ信号の同期をとる回路及び配線を有することを特徴とする積層半導体装置。
【請求項９】
前記第１メモリチップ及び前記第２メモリチップは、それぞれ、
クロック信号を生成するクロックドライバと、
前記クロック信号に基づいてデータ信号と前記データストローブ信号の出力制御を行うラッチ回路と、
前記クロックドライバと前記ラッチ回路の間の配線に配されたクロックスイッチと、
を備え、
前記第１メモリチップの前記クロックスイッチは、電源に接続されることで前記クロックドライバと前記ラッチ回路が導通し、
前記第２メモリチップの前記クロックスイッチは、設置に接続されることで前記クロックドライバと前記ラッチ回路が遮断し、
前記第１メモリチップの前記ラッチ回路と前記第２メモリチップの前記ラッチ回路が配線を介して接続されていることを特徴とする請求項８記載の積層半導体装置。
【請求項１０】
前記第１メモリチップ及び前記第２メモリチップは、それぞれ、
クロック信号を生成するクロックドライバと、
前記クロック信号に基づいてデータ信号と前記データストローブ信号の出力制御を行う第１ラッチ回路と、
前記第１メモリチップの前記第１ラッチ回路からのデータストローブ信号と、前記第２メモリチップの前記第１ラッチ回路からのデータストローブ信号のうち、入力タイミングの遅い方のデータストローブ信号を出力する同期回路と、
前記同期回路からのデータストローブ信号に基づいて前記第１ラッチ回路からのデータ信号の出力制御を行う第２ラッチ回路と、
を備えることを特徴とする請求項８記載の積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリチップを積層した積層半導体装置に関し、特に、ＤＤＲ  ＳＤＲＡＭ及びＤＤＲ２  ＳＤＲＡＭなどのメモリチップを有する積層半導体装置に関する。
【背景技術】
【０００２】
従来、複数のメモリチップを積層した積層半導体装置（例えば、メモリモジュール）においては、基本となる入力クロック信号（ＣＫ信号）の立ち上がりエッジで各制御信号をラッチし、ＣＫ信号に同期してデータの入出力を行うＳＤＲＡＭが広く使用されている。ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）は、ＣＫ信号の立ち上がりエッジだけを使用するのに対して、ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）は、データストローブ信号（ＤＱＳ信号）の立ち上がりと立ち下がりの両エッジを利用してデータの入出力を行うことで、同じＣＫ信号で２倍のデータ転送を実現する。ＤＱＳ信号は、１サイクルにデータを２回入出力するための制御信号である。
【０００３】
また、ＤＤＲ  ＳＤＲＡＭが２ビット・プリフェッチ（prefetch）に対して、その２倍の４ビット・プリフェッチであるＤＤＲ２  ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random Access Memory）が開発されている。ＤＤＲ  ＳＤＲＡＭでは、データの入出力時にメモリとメモリコントローラの間に発生するタイミングスキュー（timing skew；タイミングのゆがみ）を最小化にするために、データストローブ信号（ＤＱＳ信号）が採用されている。また、ＤＤＲ２  ＳＤＲＡＭでは、ディファレンシャルデータストローブ信号（ＤＱＳ信号）とディファレンシャルデータストローブ反転信号（／ＤＱＳ信号）を採用している。ＤＱＳ信号と／ＤＱＳ信号は、ＥＭＲＳ（Extended Mode Register Set；拡張モードレジスタ）で変更することができ、ＤＤＲ  ＳＤＲＡＭと同一のシングルエンド型のＤＱＳ信号として使用することも可能である。ＤＤＲ  ＳＤＲＡＭやＤＤＲ２  ＳＤＲＡＭにおいて、データ信号（ＤＱ信号）とＤＱＳ信号は、データ書込み時にはメモリコントローラからメモリに伝送し、データ読出し時にはメモリからメモリコントローラに伝送する。すなわち、ＤＱ信号とＤＱＳ信号はメモリとメモリコントローラの間を双方向に伝送する。また、一般にＤＱＳ信号は、×４ｂｉｔ構造を有するＳＤＲＡＭでは４ビットのデータ当たり１つずつ割当て、×８ｂｉｔ構造を有するＳＤＲＡＭでは８ビットのデータ当り１つずつ割当てる。
【０００４】
従来のＤＤＲ  ＳＤＲＡＭ及びＤＤＲ２  ＳＤＲＡＭでは、データ読出しの際の仕様として、ＣＫ信号とＤＱＳ信号との間にＪＥＤＥＣ標準仕様が存在する。すなわち、データ伝送速度４００Ｍｂｐｓの場合、図１６のＤＤＲ２  ＳＤＲＡＭの出力タイミングに示されたようにＣＫ信号とＤＱＳ信号とのスキュー（ＴＤＱＳＣＫ）は±５００［ｐｓ］まで許容される。言い換えると、ＣＫ信号からＤＱＳ信号が出力される時までの最小時間と最大時間との許容間隔が１０００［ｐｓ］である。ここで、ＴＤＱＳＣＫ（ｍｉｎ）は、ＣＫ信号のエッジを基準としてＤＱＳ信号がＤＤＲ２  ＳＤＲＡＭからメモリコントローラに最も早く出力した場合を示す。ＴＤＱＳＣＫ（ｍａｘ）はＣＫ信号のエッジを基準としてＤＱＳ信号がＤＤＲ２  ＳＤＲＡＭからメモリコントローラに最も遅く出力した場合を示す。
【０００５】
ところで、単位体積当たりの記憶容量の増大と高密度実装が可能な技術として、２つのメモリチップの裏面を重ね合わせて積層構造に組み立てたメモリモジュール（積層半導体装置）が開示されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】特開２００４−１５８８９２号公報（図５）
【特許文献２】特開２００２−１６９７２１号公報
【特許文献３】特開２００５−１５６３２８号公報
【特許文献４】特開平１１−２０２９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の積層半導体装置では、以下のような問題がある。前述の通り、一般にＤＱＳ信号は、×４ｂｉｔ構造を有するＳＤＲＡＭでは４ビットのデータ当たり１つずつ割当て、×８ｂｉｔ構造を有するＳＤＲＡＭでは８ビットのデータ当り１つずつ割当てる。また、従来の積層半導体装置の配線構成では、複数のメモリでＤＱＳ信号を共有するために分岐配線となっている。そのため、従来の積層半導体装置では、ＤＱＳ信号が分岐点での反射によって波形が劣化し、波形が歪むことよって高速化しにくくなる可能性がある。
【０００８】
例えば、図１７に示すようにＤＲＡＭチップ１０３を実装したパッケージ基板１０４上に、ボール端子１０５を介してＤＲＡＭチップ１０１を実装したパッケージ基板１０２を積層したメモリパッケージを有する積層半導体装置の場合、配線（配線経路１０６）が分岐することにより反射が起こり、高速伝送時の波形歪みが課題となる。また、このようなメモリパッケージにおいて、より高速化するためには、ＤＱＳ信号のスキューの低減も課題となる。
【０００９】
また、図１８に示すようにＤＲＡＭチップ２０１、２０３をパッケージ基板２０２の両面に実装したメモリパッケージを有する積層半導体装置では、パッド２０１ａとパッド２０３ａの間の配線経路２０６では分岐点からの配線長が短いため、反射による波形歪みは小さくなるが、更なる高速化には、ＤＱＳ信号のスキューの低減の課題が残る。
【００１０】
また、従来の積層半導体装置として、例えば、データ伝送速度４００ＭｂｐｓのＤＤＲ２  ＳＤＲＡＭを積層した場合、ＤＤＲ２  ＳＤＡＲＭのＣＫ信号とＤＱＳ信号とのスキュー（ＴＤＱＳＣＫ）が±５００［ｐｓ］であるため、２つのＤＤＲ２  ＳＤＲＡＭ間でのＤＱＳ信号のスキューは最大１０００［ｐｓ］となる。これにより、データ伝送速度が速まるほど、ＣＫ信号の所望のサイクルに有効なデータをメモリコントローラに入力しにくくなる可能性がある。
【００１１】
本発明の第１の課題は、複数のメモリチップを積層した場合において、高速伝送時の波形の歪みをなくすことである。つまり、データストローブ信号に係る配線を有するパッケージ基板の課題である。
【００１２】
本発明の第２の課題は、データ読出し時に複数のメモリチップ間のデータストローブ信号のスキューをなくし、メモリコントローラのセットアップとホールド時間のタイミングマージンを確保することである。つまり、データ読み出し時に、データストローブ信号を出力しているメモリチップの課題である。
【課題を解決するための手段】
【００１３】
本発明の第１の視点においては、複数のメモリチップを積層した積層半導体装置において、１サイクルにデータを２回入出力するための制御信号となる一対のデータストローブ信号およびデータストローブ反転信号を２つのシングルエンド型のデータストローブ信号として使用し、前記データストローブ信号に係るデータストローブ信号線は、前記メモリチップのうち第１メモリチップと接続され、前記データストローブ反転信号に係るデータストローブ反転信号線は、前記第１メモリチップと対をなす第２メモリチップと接続されていることを特徴とする。
【００１４】
本発明の第２の視点においては、複数のメモリチップを積層した積層半導体装置において、１サイクルにデータを２回入出力するための制御信号となるデータストローブ信号は、前記メモリチップのうち第１メモリチップと、前記第１メモリチップと対をなす第２メモリチップに接続され、前記第１メモリチップ及び前記第２メモリチップは、互いに読出しの際に前記データストローブ信号の同期をとる回路及び配線を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、複数のメモリチップを積層した積層半導体装置におけるデータ転送速度の高速化が可能となる。
【００１６】
本発明（請求項１−７）によれば、データストローブ信号の分岐をなくし伝送線路の負荷を下げることで、記憶容量の増大とデータ伝送速度の高速化が可能となる。
【００１７】
本発明（請求項８−１０）によれば、クロック信号とデータストローブ信号とのスキューに関係なくクロック信号の周波数を高めることで、記憶容量の増大とデータ伝送速度の高速化が可能となる。
【発明を実施するための最良の形態】
【００１８】
前述した通り、高速化の段階としては反射の問題を解決する必要があり、更なる高速化には反射に加えてスキューの問題も解決する必要がある。そのため、本発明の実施形態を全部で６つ挙げる。これらのうち、実施形態１〜４は、データストローブ信号（ＤＱＳ信号）の反射による波形歪みをなくす例を示す。さらに、実施形態５、６は、図１８に示した公知技術の積層構造に加え、本発明のタイミング同期方式を用いて、データストローブ信号のスキューをなくす実施形態を示す。
【００１９】
（実施形態１）
本発明の実施形態１に係る積層半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る積層半導体装置の構成を概略的に示したブロック図である。
【００２０】
図１を参照すると、この積層半導体装置１は、メモリチップ１１、１２となる×４ｂｉｔ構造を有する２つのＤＤＲ２  ＳＤＲＡＭチップを積層し、×８ｂｉｔ構造のＤＤＲ２  ＳＤＲＡＭを構成したものである。積層半導体装置１は、メモリコントローラ１０からのデータストローブ信号（ＤＱＳ信号）およびデータストローブ反転信号（／ＤＱＳ信号）に基づいて、各メモリチップ１１、１２のデータ信号（ＤＱ信号）の入出力を制御できるようにしたものである。積層半導体装置１では、８ビットのデータ当りＤＱＳ信号と／ＤＱＳ信号の１対割当てられている。積層半導体装置１は、／ＣＳ信号線Ｌ１、ＣＫ／ＣＫ信号線Ｌ２、ＣＡ信号線Ｌ３、ＤＱＳ信号線Ｌ４、／ＤＱＳ信号線Ｌ５、第１ＤＱ信号線Ｌ６、及び、第２ＤＱ信号線Ｌ７を介してメモリコントローラ１０と電気的に接続される。
【００２１】
メモリコントローラ１０は、プロセッサ（図示せず）からのリクエストを受けて各メモリチップ１１、１２に対するデータの読み出し又は書込みを制御する。第１メモリチップ１１は、下段のＤＤＲ２  ＳＤＲＡＭチップである。第２メモリチップ１２は、上段のＤＤＲ２  ＳＤＲＡＭチップである。
【００２２】
／ＣＳ信号線Ｌ１は、読出し又は書込みを行うメモリチップを選択するチップセレクト信号（／ＣＳ信号）の伝送路であり、メモリコントローラ１０の／ＣＳ信号パッドと、第１メモリチップ１１の／ＣＳ信号パッド、及び第２メモリチップ１２の／ＣＳ信号パッドとを電気的に接続する。すなわち、／ＣＳ信号線Ｌ１は、２つのメモリチップ１１、１２を１ランクとしてみなして配線されている。ＣＫ／ＣＫ信号線Ｌ２は、タイミングパルスとなるクロック信号（ＣＫ信号）及びクロック反転信号（／ＣＫ信号）の伝送路であり、メモリコントローラ１０のＣＫ／ＣＫ信号パッドと、第１メモリチップ１１のＣＫ／ＣＫ信号パッド、及び第２メモリチップ１２のＣＫ／ＣＫ信号パッドとを電気的に接続する。ＣＡ信号線Ｌ３は、読出し命令、書込み命令、読出し又は書込みに係るアドレスを含むコマンド／アドレス信号（ＣＡ信号）の伝送路であり、メモリコントローラ１０のＣＡ信号パッドと、第１メモリチップ１１のＣＡ信号パッド、及び第２メモリチップ１２のＣＡ信号パッドとを電気的に接続する。
【００２３】
ＤＱＳ信号線Ｌ４は、１サイクルにデータを２回入出力するための制御信号となるデータストローブ信号（ＤＱＳ信号）の伝送路であり、メモリコントローラ１０のＤＱＳ信号パッドと、第１メモリチップ１１のＤＱＳ信号パッドとを電気的に接続する。／ＤＱＳ信号線Ｌ５は、ＤＱＳ信号が反転したデータストローブ反転信号（／ＤＱＳ信号）の伝送路であり、メモリコントローラ１０の／ＤＱＳ信号パッドと、第２メモリチップ１２の／ＤＱＳ信号パッドとを電気的に接続する。第１ＤＱ信号線Ｌ６は、読出し又は書込みに係るデータのデータ信号（ＤＱ０〜３）の伝送路群であり、メモリコントローラ１０のＤＱ０〜３信号パッドと、対応する第１メモリチップ１１のＤＱ０〜３信号パッドとを電気的に接続する。第２ＤＱ信号線Ｌ７は、読出し又は書込みに係るデータのデータ信号（ＤＱ４〜７）の伝送路群であり、メモリコントローラ１０のＤＱ４〜７信号パッドと、対応する第２メモリチップ１２のＤＱ０〜３信号パッドとを電気的に接続する。
【００２４】
第１メモリチップ１１は、／ＤＱＳ信号線Ｌ５と接続されておらず、ＥＭＲＳ（Extended Mode Register Set；拡張モードレジスタ）で／ＤＱＳ信号の割り込み禁止状態（Ｄｉｓａｂｌｅ）に設定することが可能である。また、第２メモリチップ１２は、ＤＱＳ信号線Ｌ４と接続されておらず、ＥＭＲＳ（Extended Mode Register Set；拡張モードレジスタ）でＤＱＳ信号を割り込み禁止状態（Ｄｉｓａｂｌｅ）に設定することが可能である。
【００２５】
次に、本発明の実施形態１に係る積層半導体装置の動作について図面を用いて説明する。図２は、本発明の実施形態１に係る積層半導体装置の読出し時の／ＤＱＳ信号とＤＱ信号のタイミングを示すタイムチャート図である。図３は、本発明の実施形態１に係る積層半導体装置の書込み時の／ＤＱＳ信号とＤＱ信号のタイミングを示すタイムチャート図である。
【００２６】
読出し時の／ＤＱＳ信号とＤＱ信号のタイミングについて説明する。まず、データ信号（ＤＱ信号）が出力されていない状態では、データストローブ反転信号（／ＤＱＳ信号）はハイ・インピーダンス（Ｈｉ−Ｚ）である（図２（Ｔ１）参照）。コマンド／アドレス信号（ＣＡ信号）として読出し命令（ＲＤ）が入力された後、／ＤＱＳ信号はデータ出力の約１クロック前にハイ・レベルになる（図２（Ｔ２）参照）。その後、／ＤＱＳ信号はクロック信号（ＣＫ信号）と同周波数のトグルを開始する（図２（Ｔ３）参照）。／ＤＱＳ信号はバースト・リードが終了するまでトグルし続け、バースト・リードが終了すると再びハイ・インピーダンス（Ｈｉ−Ｚ）になる（図２（Ｔ４）参照）。
【００２７】
書込み時の／ＤＱＳ信号とＤＱ信号のタイミングについて説明する。まず、データ信号（ＤＱ信号）が入力されていない状態では、データストローブ反転信号（／ＤＱＳ信号）はハイ・インピーダンス（Ｈｉ−Ｚ）である（図３（Ｔ１）参照）。コマンド／アドレス信号（ＣＡ信号）として書込み命令（ＷＴ）が入力された後、／ＤＱＳ信号はデータ入力の約１／４クロック前にハイ・レベルになる（図３（Ｔ２）参照）。その後、／ＤＱＳ信号はクロック信号（ＣＫ信号）と同周波数のトグルを開始する（図３（Ｔ３）参照）。／ＤＱＳ信号はバースト・ライトが終了するまでトグルし続け、最後のバースト・データが転送されてから約１／２クロック後に再びハイ・インピーダンス（Ｈｉ−Ｚ）になる。（図３（Ｔ４）参照）
【００２８】
実施形態１によれば、×４ｂｉｔ構造を有する２つのＤＤＲ２  ＳＤＲＡＭチップを積層し、×８ｂｉｔ構造のＤＤＲ２  ＳＤＲＡＭを構成する積層半導体装置において、ＤＲＡＭチップが／ＤＱＳ信号でＤＱ信号の入出力を制御できる。また、ＤＱＳ信号線及び／ＤＱＳ信号線の分岐をなくし、ＤＱＳ信号線及び／ＤＱＳ信号線の反射による波形ひずみをなくすことで、高速伝送時の波形の歪みをなくすことができる。
【００２９】
（実施形態２）
本発明の実施形態２に係る積層半導体装置について図面を用いて説明する。図４は、本発明の実施形態２に係る積層半導体装置の構成を概略的に示したブロック図である。
【００３０】
実施形態２に係る積層半導体装置１は、実施形態１と同様に、メモリチップ１１、１２となる×４ｂｉｔ構造を有する２つのＤＤＲ２  ＳＤＲＡＭチップを積層し、×８ｂｉｔ構造のＤＤＲ２  ＳＤＲＡＭを構成したものである。積層半導体装置１は、メモリコントローラ１０からのデータストローブ信号（ＤＱＳ信号）およびデータストローブ反転信号（／ＤＱＳ信号）に基づいて各メモリチップ１１、１２のデータ信号（ＤＱ信号）の入出力を制御できるようにしたものである。実施形態２に係る積層半導体装置１では、各メモリチップ１１、１２において、ＤＱＳ信号専用に設けたスイッチングパッド（ＤＱＳＳＷパッド）の状態（オープン／ショート）によって、データ信号（ＤＱ信号）の入出力を制御するＤＱＳ信号を切り替えることができるようにした点が、実施形態１と異なる。
【００３１】
メモリチップ１１、１２は、ＤＱＳ信号専用に設けたＤＱＳＳＷパッドを有する。ＤＱＳＳＷパッドは、オープン／ショートによって、入出力を制御するデータストローブ信号（ＤＱＳ信号）の切り替えを行う。ＤＱＳＳＷパッドがオープンの場合、メモリチップ１１、１２は、従来と変わらず、ＤＱＳ信号でＤＱ信号の入出力の制御を行う。ただし、オープンだと論理が不定になる可能性があるため、ＶＤＤに接続するとよりよい。一方、スイッチングパッドＤＱＳＳＷがショートの場合（ＧＮＤと接続）、メモリチップ１１、１２は、／ＤＱＳ信号でＤＱ信号の入出力の制御を行う。なお、図４では、ＤＱＳ信号線Ｌ４がメモリコントローラ１０のＤＱＳ信号パッドと、第１メモリチップ１１のＤＱＳ信号パッドとを電気的に接続しているので、第１メモリチップ１１のスイッチングパッドＤＱＳＳＷはオープンとなっている。また、／ＤＱＳ信号線Ｌ５がメモリコントローラ１０の／ＤＱＳ信号パッドと、第２メモリチップ１２の／ＤＱＳ信号パッドとを電気的に接続しているので、第２メモリチップ１２のスイッチングパッドＤＱＳＳＷはショートとなっている。実施形態２のその他の構成及び動作は、実施形態１と同様である。
【００３２】
実施形態２によれば、×４ｂｉｔ構造を有する２つのＤＤＲ２  ＳＤＲＡＭチップを積層し、×８ｂｉｔ構造のＤＤＲ２  ＳＤＲＡＭを構成する積層半導体装置において、ＤＲＡＭチップが／ＤＱＳ信号でＤＱ信号の入出力を制御でき、かつ、ＤＱＳ信号専用に設けたスイッチングパッドＤＱＳＳＷの状態（オープン／ショート）によって、入出力を制御するデータストローブ信号を切り替えることができる。また、実施形態１と同様に、ＤＱＳ信号線及び／ＤＱＳ信号線の分岐をなくし、ＤＱＳ信号線及び／ＤＱＳ信号線の反射による波形ひずみをなくすことで、高速伝送時の波形の歪みをなくすことができる。
【００３３】
（実施形態３）
本発明の実施形態３に係る積層半導体装置について図面を用いて説明する。図５は、本発明の実施形態３に係る積層半導体装置の構成を概略的に示したブロック図である。図６は、本発明の実施形態３に係る積層半導体装置における第２メモリチップのＤＱＳ信号パッドに接続される回路を説明するためのブロック図である。
【００３４】
実施形態３に係る積層半導体装置１は、実施形態１と同様に、メモリチップ１１、１２となる×４ｂｉｔ構造を有する２つのＤＤＲ２  ＳＤＲＡＭチップを積層し、×８ｂｉｔ構造のＤＤＲ２  ＳＤＲＡＭを構成したものである。積層半導体装置１は、メモリコントローラ１０からのデータストローブ信号（ＤＱＳ信号）およびデータストローブ反転信号（／ＤＱＳ信号）に基づいて各メモリチップ１１、１２のデータ信号（ＤＱ信号）の入出力を制御できるようにしたものである。実施形態３に係る積層半導体装置１は、各メモリチップ１１、１２において、ＤＱＳ信号専用に設けたスイッチングパッドＤＱＳＳＷＮの状態（オープン／ショート）によって、データ信号（ＤＱ信号）の入出力を制御するＤＱＳ信号を切り替えることができるようにした点は実施形態２と共通するが、片方のメモリチップ（図４では第２メモリチップ１２）のＤＱＳ信号パッドに接続される内部の配線上に入出力を反転させる回路を有する点が実施形態２と異なる。
【００３５】
／ＤＱＳ信号線Ｌ５は、ＤＱＳ信号が反転したデータストローブ反転信号（／ＤＱＳ信号）の伝送路であり、メモリコントローラ１０の／ＤＱＳ信号パッドと、第２メモリチップ１２のＤＱＳ信号パッドとを電気的に接続する。
【００３６】
メモリチップ１１、１２は、ＤＱＳ信号専用に設けたスイッチングパッドＤＱＳＳＷＮを有する。スイッチングパッドＤＱＳＳＷＮは、オープン／ショートによって、入出力を制御するデータストローブ信号（ＤＱＳ信号）の切り替えを行う。スイッチングパッドＤＱＳＳＷＮがオープンの場合、メモリチップ１１、１２は従来と変わらず、データストローブ信号（ＤＱＳ信号）でデータ信号（ＤＱ信号）の入出力の制御を行う。ただし、オープンだと論理が不定になる可能性があるため、ＶＤＤに接続するとよりよい。一方、スイッチングパッドＤＱＳＳＷＮがショートの場合（ＧＮＤと接続）、図６に示したように、第２メモリチップ１２のＤＱＳ信号パッドに入力された／ＤＱＳ信号は、反転してＤＱＳ信号に変換され、変換されたＤＱＳ信号が第２メモリチップ１２の内部回路に入力されることになる。また、第２メモリチップ１２の内部回路から出力されたＤＱＳ信号は、反転して／ＤＱＳ信号に変換され、変換された／ＤＱＳ信号が第２メモリチップ１２のＤＱＳ信号パッド、／ＤＱＳ信号線Ｌ５を経てメモリコントローラ１０の／ＤＱＳ信号パッドに向けて出力されることになる。なお、実施形態３のその他の構成及び動作は、実施形態２と同様である。
【００３７】
実施形態３によれば、図６のように、従来のメモリチップにデータストローブ信号ＤＱＳの入出力を反転する回路を付け加えることで、ＤＱＳ信号パッドにデータストローブ反転信号（／ＤＱＳ信号）が入力された場合において、／ＤＱＳ信号を反転することにより、データ信号（ＤＱ信号）のラッチが可能となる。また、メモリチップがデータストローブ信号（ＤＱＳ信号）を出力する場合においても、データストローブ信号を反転することにより、メモリコントローラへデータストローブ反転信号（／ＤＱＳ信号）を出力することができる。また、実施形態１と同様に、ＤＱＳ信号線及び／ＤＱＳ信号線の分岐をなくし、ＤＱＳ信号線及び／ＤＱＳ信号線の反射による波形ひずみをなくすことで、高速伝送時の波形の歪みをなくすことができる。
【００３８】
（実施形態４）
本発明の実施形態４に係る積層半導体装置について図面を用いて説明する。図７は、本発明の実施形態４に係る積層半導体装置の外観構成を模式的に示した（Ａ）正面図、及び、（Ｂ）底面図である。図８は、本発明の実施形態４に係る積層半導体装置の構成を模式的に示した部分断面図である。
【００３９】
実施形態４に係る積層半導体装置１は、ＤＱＳ信号、／ＤＱＳ信号の反射による波形ひずみをなくす実施形態１〜３に係るメモリチップのいずれかをモジュール基板上に搭載したものである。
【００４０】
積層半導体装置１は、モジュール基板２０の片面（表面）にメモリパッケージ３０が実装されており、その反対面（裏面）にメモリパッケージ４０が実装されている。
【００４１】
モジュール基板２０は、絶縁層に配線が形成されたモジュール用の配線基板である。モジュール基板２０の表面及び裏面には、図７、図８の構成では、合計９×２個のメモリパッケージ３０、４０が並べて搭載されている。実際には、メモリモジュール基板２０上には、３６個のメモリチップ３１、３２、４１、４２が搭載されるが、メモリコントローラ（図示せず）側からは２倍のビット構成を有する１８個のメモリチップと等価である。例えば、×４ｂｉｔ構造を有する２つのメモリチップを積層し、×８ｂｉｔ構造のメモリパッケージを構成する場合、モジュール基板２０の両面に×８ｂｉｔ構造を有するメモリパッケージが１８個搭載していることと等価となる。また、データ幅が７２ビットで、メモリバンク０と１を有するメモリ装置が構成されたことになる。モジュール基板２０上には、ＥＥＰＲＯＭやキャパシタと各種抵抗素子等も搭載されている。
【００４２】
１つのメモリパッケージ３０は、２つのメモリチップ３１、３２が積層した構造となっている。メモリパッケージ３０は、配線基板となるパッケージ基板３３の片面（裏面）に第１メモリチップ３１が実装され、その反対面（表面）に第２メモリチップ３２が実装され、パッケージ基板３３がボール端子３４を介して配線基板となるパッケージ基板３５に電気的に接続され、パッケージ基板３５がボール端子３６を介してモジュール基板２０と電気的に接続されている。第１メモリチップ３１のパッド３１ａは、メモリコントローラ（図示せず）のＤＱＳ０パッドと電気的に接続されるＤＱＳ０信号線（Ｌ（ＤＱＳ０））と電気的に接続されている。第２メモリチップ３２のパッド３２ａは、メモリコントローラ（図示せず）の／ＤＱＳ０パッドと電気的に接続される／ＤＱＳ０信号線（Ｌ（／ＤＱＳ０））と電気的に接続されている。ＤＱＳ０信号線（Ｌ（ＤＱＳ０））は、対応するモジュール基板２０の配線、ボール端子３６、パッケージ基板３５の配線、ボール端子３４、パッケージ基板３３の配線よりなる。／ＤＱＳ０信号線（Ｌ（／ＤＱＳ０））は、対応するモジュール基板２０の配線、ボール端子３６、パッケージ基板３５の配線、ボール端子３４、パッケージ基板３３の配線よりなる。
【００４３】
１つのメモリパッケージ４０は、２つのメモリチップ４１、４２が積層した構造となっている。メモリパッケージ４０は、配線基板となるパッケージ基板４３の片面（裏面）に第１メモリチップ４１が実装され、その反対面（表面）に第２メモリチップ４２が実装され、パッケージ基板４３がボール端子４４を介して配線基板となるパッケージ基板４５に電気的に接続され、パッケージ基板４５がボール端子４６を介してモジュール基板２０と電気的に接続されている。第１メモリチップ４１のパッド４１ａは、メモリコントローラ（図示せず）のＤＱＳ１パッドと電気的に接続されるＤＱＳ１信号線（Ｌ（ＤＱＳ１））と電気的に接続されている。第２メモリチップ４２のパッド４２ａは、メモリコントローラ（図示せず）の／ＤＱＳ１パッドと電気的に接続される／ＤＱＳ１信号線（Ｌ（／ＤＱＳ１））と電気的に接続されている。ＤＱＳ１信号線（Ｌ（ＤＱＳ１））は、対応するモジュール基板２０の配線、ボール端子４６、パッケージ基板４５の配線、ボール端子４４、パッケージ基板４３の配線よりなる。／ＤＱＳ１信号線（Ｌ（／ＤＱＳ１））は、対応するモジュール基板２０の配線、ボール端子４６、パッケージ基板４５の配線、ボール端子４４、パッケージ基板４３の配線よりなる。
【００４４】
なお、図８では、データストローブ信号線（Ｌ（ＤＱＳ０）、Ｌ（ＤＱＳ１））およびデータストローブ反転信号線（Ｌ（／ＤＱＳ０）、Ｌ（／ＤＱＳ１））以外の他の配線、グランドプレーンや電源プレーンが省略されている。
【００４５】
実施形態４によれば、データストローブ信号線およびデータストローブ反転信号線の分岐をなくしたことで、高速伝送時の波形の歪みをなくすことができる。
【００４６】
（実施形態５）
本発明の実施形態５に係る積層半導体装置について図面を用いて説明する。図９は、本発明の実施形態５に係る積層半導体装置の構成を概略的に示したブロック図である。図１０は、本発明の実施形態５に係る積層半導体装置における第１メモリチップおよび第２メモリチップの同期に関する回路および配線を説明するためのブロック図である。
【００４７】
実施形態５に係る積層半導体装置１は、実施形態１と同様に、メモリチップ１１、１２となる×４ｂｉｔ構造を有する２つのＤＤＲ２  ＳＤＲＡＭチップを積層し、×８ｂｉｔ構造のＤＤＲ２  ＳＤＲＡＭを構成したものである。積層半導体装置１は、読出し時のデータストローブ信号（ＤＱＳ信号）のタイミングスキューを抑制するために、メモリチップ１１、１２に専用のＤＱＳＳＹＮパッドを設け、２つのメモリチップ１１、１２の内部でＤＱＳ信号の同期をとる回路を有する。積層半導体装置１は、／ＣＳ信号線Ｌ１、ＣＫ／ＣＫ信号線Ｌ２、ＣＡ信号線Ｌ３、ＤＱＳ信号線Ｌ４、／ＤＱＳ信号線Ｌ５、第１ＤＱ信号線Ｌ６、及び、第２ＤＱ信号線Ｌ７を介してメモリコントローラ１０と電気的に接続される。
【００４８】
メモリコントローラ１０は、プロセッサ（図示せず）からのリクエストを受けて各メモリチップ１１、１２に対するデータの読み出し又は書込みを制御する。第１メモリチップ１１は、下段のＤＤＲ２  ＳＤＲＡＭチップである。第２メモリチップ１２は、上段のＤＤＲ２  ＳＤＲＡＭチップである。
【００４９】
／ＣＳ信号線Ｌ１は、読出し又は書込みを行うメモリチップを選択するチップセレクト信号（／ＣＳ信号）の伝送路であり、メモリコントローラ１０の／ＣＳ信号パッドと、第１メモリチップ１１の／ＣＳ信号パッド、及び第２メモリチップ１２の／ＣＳ信号パッドとを電気的に接続する。すなわち、８ビットのデータ当りＤＱＳ信号が１対割当てられている場合において、／ＣＳ信号線Ｌ１は、２つのメモリチップ１１、１２を１ランクとしてみなして配線されている。ＣＫ／ＣＫ信号線Ｌ２は、タイミングパルスとなるクロック信号（ＣＫ信号）及びクロック反転信号（／ＣＫ信号）の伝送路であり、メモリコントローラ１０のＣＫ／ＣＫ信号パッドと、第１メモリチップ１１のＣＫ／ＣＫ信号パッド、及び第２メモリチップ１２のＣＫ／ＣＫ信号パッドとを電気的に接続する。ＣＡ信号線Ｌ３は、読出し命令、書込み命令、読出し又は書込みに係るアドレスを含むコマンド／アドレス信号（ＣＡ信号）の伝送路であり、メモリコントローラ１０のＣＡ信号パッドと、第１メモリチップ１１のＣＡ信号パッド、及び第２メモリチップ１２のＣＡ信号パッドとを電気的に接続する。
【００５０】
ＤＱＳ信号線Ｌ４は、１サイクルにデータを２回入出力するための制御信号となるデータストローブ信号（ＤＱＳ信号）の伝送路であり、メモリコントローラ１０のＤＱＳ信号パッドと、第１メモリチップ１１のＤＱＳ信号パッド、及び、第２メモリチップ１２のＤＱＳ信号パッドとを電気的に接続する。／ＤＱＳ信号線Ｌ５は、ＤＱＳ信号が反転したデータストローブ反転信号（／ＤＱＳ信号）の伝送路であり、メモリコントローラ１０の／ＤＱＳ信号パッドと、第１メモリチップ１１のＤＱＳ信号パッド、及び、第２メモリチップ１２の／ＤＱＳ信号パッドとを電気的に接続する。第１ＤＱ信号線Ｌ６は、読出し又は書込みに係るデータのデータ信号（ＤＱ０〜３）の伝送路群であり、メモリコントローラ１０のＤＱ０〜３信号パッドと、対応する第１メモリチップ１１のＤＱ０〜３信号パッドとを電気的に接続する。第２ＤＱ信号線Ｌ７は、読出し又は書込みに係るデータのデータ信号（ＤＱ４〜７）の伝送路群であり、メモリコントローラ１０のＤＱ４〜７信号パッドと、対応する第２メモリチップ１２のＤＱ０〜３信号パッドとを電気的に接続する。
【００５１】
前述した通り、積層した２つのメモリチップ１１、１２間には、読出し時にデータストローブ信号（ＤＱＳ信号）にタイミングスキューが発生する。そのため、このタイミングスキューを抑制するために、メモリチップ１１、１２に専用に設けたＣＫＤＳＷパッドとＤＱＳＳＹＮパッドを設け、２つのメモリチップ１１、１２の内部でＤＱＳ信号の同期を取る。
【００５２】
ＣＫＤＳＷパッドの接続状態（ＶＤＤ／ＧＮＤ）によって、どちらかの片方のクロックドライバ（ＤＬＬ）によってデータ信号（ＤＱ信号）とデータストローブ信号（ＤＱＳ信号）の出力制御を行う。また、同一のクロックドライバ（ＤＬＬ）によって、各メモリチップ１１、１２のＤＱ信号とＤＱＳ信号を制御するために、図１０に示すように、ＤＱＳＳＹＮパッド間が配線で接続されている。すなわち、ＣＫＤＳＷパッドにＶＤＤが接続されている第１メモリチップ１１は、クロックスイッチ（トランジスタ）がＯＮとなり、自身（第１メモリチップ１１）のクロックドライバ（ＤＬＬ）とラッチ回路１３が導通し、自身（第１メモリチップ１１）のクロックドライバ（ＤＬＬ）およびラッチ回路１３によってＤＱ信号とＤＱＳ信号の出力制御を行う。一方、ＣＫＤＳＷパッドにＧＮＤが接続されている第２メモリチップ１２は、クロックスイッチ（トランジスタ）がＯＦＦとなり、自身（第２メモリチップ１２）のクロックドライバ（ＤＬＬ）とラッチ回路１３が遮断され、他方（第１メモリチップ１１）のクロックドライバ（ＤＬＬ）およびラッチ回路１３によってＤＱ信号とＤＱＳ信号の出力制御を行う。
【００５３】
ここで、第１メモリチップ１１と第２メモリチップ１２は、図１８の積層構造のように、パッケージ基板に２つのメモリチップのパッド面が互いに向き合うように実装され、１つの配線経路に対して、２つのメモリチップに信号を入出力することができるようにすることが好ましい。この構造では、配線が分岐してしまうが、パッド間の極めて近い箇所で分岐を行えるため分岐点からの配線長が短い。そのため、反射による波形歪みが小さくなる。また、パッド面が互いに向き合うように実装することで、第１メモリチップ１１と第２メモリチップ１２のＤＱＳＳＹＮパッドを結線する配線を極めて短くすることが可能である。
【００５４】
なお、実施形態５は、実施形態４に組み合わせて構成することが可能であることは言うまでもない。
【００５５】
次に、本発明の実施形態５に係る積層半導体装置の動作について図面を用いて説明する。図１１は、本発明の実施形態５に係る積層半導体装置の読出し時のデータ出力タイミングを示すタイムチャート図である。
【００５６】
データを読出し時は、まず、メモリコントローラ１０がコマンド／アドレス信号（ＣＡ信号）として読出し命令（ＲＤ）を発生する。次に、メモリチップ１１、１２は、クロック信号（ＣＫ信号）に同期してメモリコントローラ１０から読出し命令（ＲＤ）を受信し、これによりデータストローブ信号（ＤＱＳ信号）と読出しデータ信号（ＤＱ信号）を生じる。図１１では、８つの読出しデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７が出力される場合、すなわち、ＢＬ（Ｂｒｕｓｔ  Ｌｅｎｇｔｈｓ）の値が「４」である場合が示されている。
【００５７】
実施形態５によれば、メモリチップ１１、１２間のデータストローブ信号の同期を取ることにより、メモリコントローラ１０がデータストローブ信号のスキューによってセットアップとホールドタイムのタイミングマージンを減少することなく、データ伝送速度が速まっても、有効データをデータストローブ信号の所望のサイクルで受信しやすくなる。すなわち、メモリチップ間のデータストローブ信号のスキューに関係なく、クロック信号の周波数が高められ、データ伝送速度の高速化を可能とする。
【００５８】
（実施形態６）
本発明の実施形態６に係る積層半導体装置について図面を用いて説明する。図１２は、本発明の実施形態６に係る積層半導体装置の構成を概略的に示したブロック図である。図１３は、本発明の実施形態６に係る積層半導体装置における第１メモリチップおよび第２メモリチップの同期に関する回路および配線を説明するためのブロック図である。図１４は、本発明の実施形態６に係る積層半導体装置における同期回路の構成を模式的に示した回路図である。
【００５９】
実施形態６に係る積層半導体装置１は、実施形態１と同様に、メモリチップ１１、１２となる×４ｂｉｔ構造を有する２つのＤＤＲ２  ＳＤＲＡＭチップを積層し、×８ｂｉｔ構造のＤＤＲ２  ＳＤＲＡＭを構成したものである。積層半導体装置１は、読出し時のデータストローブ信号（ＤＱＳ信号）のタイミングスキューを抑制するために、メモリチップ１１、１２の内部に出力タイミングが遅いデータストローブ信号（ＤＱＳ信号）に同期してデータ信号（ＤＱ信号）を出力する回路及び配線を有する。
【００６０】
前述した通り、２つのメモリチップ１１、１２間には、読出し時にデータストローブ信号にタイミングスキューが発生する。そのため、メモリチップ１１、１２の内部に、このタイミングスキューを抑制するために、出力タイミングが遅い方のデータストローブ信号（ＤＱＳ信号）に同期してデータ信号ＤＱを出力する回路及び配線を設ける。
【００６１】
メモリチップ１１、１２は、専用のＤＱＳＳＹＮＩパッドとＤＱＳＳＹＮＯパッドが設けられている。第１メモリチップ１１のＤＱＳＳＹＮＩパッドは、第２メモリチップ１２のＤＱＳＳＹＮＯパッドと結線されている。第２メモリチップ１２のＤＱＳＳＹＮＩパッドは、第１メモリチップ１１のＤＱＳＳＹＮＯパッドと結線されている。第１メモリチップ１１のＤＱＳＳＹＮＩパッドは、第２メモリチップ１２の同期回路１４で生じたデータストローブ信号（ＤＱＳ信号）を入力するためのパッドであり、入力されたＤＱＳ信号をチップ内部の同期回路１４に入力する。第１メモリチップ１１のＤＱＳＳＹＮＯパッドは、第１メモリチップ１１の同期回路１４で生じたデータストローブ信号（ＤＱＳ信号）を出力するためのパッドであり、ＤＱＳ信号を第２メモリチップ１２のＤＱＳＳＹＮＩパッドに向けて出力する。第２メモリチップ１２のＤＱＳＳＹＮＩパッドは、第１メモリチップ１１の同期回路１４で生じたデータストローブ信号（ＤＱＳ信号）を入力するためのパッドであり、入力されたＤＱＳ信号をチップ内部の同期回路１４に入力する。第２メモリチップ１２のＤＱＳＳＹＮＯパッドは、第２メモリチップ１２の同期回路１４で生じたデータストローブ信号（ＤＱＳ信号）を出力するためのパッドであり、ＤＱＳ信号を第１メモリチップ１１のＤＱＳＳＹＮＩパッドに向けて出力する。
【００６２】
第１メモリチップ１１のＤＱ０〜３信号は、自身のクロックドライバ（ＤＬＬ）に接続されたラッチ回路１３によって出力制御され、その後、同期回路１４に接続されたラッチ回路１５によって出力制御されて第１ＤＱ信号線Ｌ６に出力される。第１メモリチップ１１のＤＱＳ信号は、自身のクロックドライバ（ＤＬＬ）に接続されたラッチ回路１３によって出力制御されたＤＱＳ信号と、ＤＱＳＳＹＮＩパッドを通して入力されたＤＱＳ信号と、が入力された同期回路１４にて、入力タイミングの遅い方のＤＱＳ信号が選択されて、ＤＱＳ信号線Ｌ４に出力される。第２メモリチップ１２のＤＱ０〜３信号は、自身のクロックドライバ（ＤＬＬ）に接続されたラッチ回路１３によって出力制御され、その後、同期回路１４に接続されたラッチ回路１５によって出力制御されて第２ＤＱ信号線Ｌ７に出力される。第２メモリチップ１２のＤＱＳ信号は、自身のクロックドライバ（ＤＬＬ）に接続されたラッチ回路１３によって出力制御されたＤＱＳ信号と、ＤＱＳＳＹＮＩパッドを通して入力されたＤＱＳ信号と、が入力された同期回路１４にて、入力タイミングの遅い方のＤＱＳ信号が選択されて、ＤＱＳ信号線Ｌ４に出力される。
【００６３】
同期回路１４では、ＤＱＳＳＹＮＩパッドを通して入力されたＤＱＳ信号と、チップ自身で生じさせてラッチ回路１３を通して入力されたＤＱＳ信号のうち、入力タイミングの遅い方のＤＱＳ信号を出力する。同期回路１４の回路構成は、図１４のようになる。
【００６４】
ここで、第１メモリチップ１１と第２メモリチップ１２は、図１８の積層構造のように、パッケージ基板に２つのメモリチップのパッド面が互いに向き合うように実装され、１つの配線経路に対して、２つのメモリチップに信号を入出力することができるようにすることが好ましい。この構造では、配線が分岐してしまうが、パッド間の極めて近い箇所で分岐を行えるため分岐点からの配線長が短い。そのため、反射による波形歪みが小さくなる。また、パッド面が互いに向き合うように実装することで、第１メモリチップ１１と第２メモリチップ１２のＤＱＳＳＹＮパッドを結線する配線を極めて短くすることが可能である。
【００６５】
なお、実施形態６は、実施形態４に組み合わせて構成することが可能であることは言うまでもない。
【００６６】
次に、本発明の実施形態６に係る積層半導体装置の動作について図面を用いて説明する。図１５は、本発明の実施形態６に係る積層半導体装置の読出し時のデータ出力タイミングを示すタイムチャート図である。
【００６７】
データを読出し時は、まず、メモリコントローラ１０がコマンド／アドレス信号（ＣＡ信号）として読出し命令（ＲＤ）を発生する。次に、メモリチップ１１、１２は、クロック信号（ＣＫ信号）に同期してメモリコントローラ１０から読出し命令（ＲＤ）を受信し、これによりデータストローブ信号（ＤＱＳ信号）と読出しデータ信号（ＤＱ信号）を生じる。ＤＱ信号を出力する際、それぞれのメモリチップ１１、１２には、データストローブ信号のスキューがあるため、同期回路１４によって出力タイミングの遅い方のデータストローブ信号に合わせて、ＤＱ信号を出力する。図１５では、８つの読出しデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７が出力される場合、すなわち、ＢＬ（Ｂｒｕｓｔ  Ｌｅｎｇｔｈｓ）の値が「４」である場合が示されている。
【００６８】
実施形態６によれば、メモリチップ１１、１２間のデータストローブ信号の同期を取ることにより、メモリコントローラ１０がデータストローブ信号のスキューによってセットアップとホールドタイムのタイミングマージンを減少することなく、データ伝送速度が速まっても、有効データをデータストローブ信号の所望のサイクルで受信しやすくなる。すなわち、メモリチップ間のデータストローブ信号のスキューに関係なく、クロック信号の周波数が高められ、データ伝送速度の高速化を可能とする。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態１に係る積層半導体装置の構成を概略的に示したブロック図である。
【図２】本発明の実施形態１に係る積層半導体装置の読出し時の／ＤＱＳ信号とＤＱ信号のタイミングを示すタイムチャート図である。
【図３】本発明の実施形態１に係る積層半導体装置の書込み時の／ＤＱＳ信号とＤＱ信号のタイミングを示すタイムチャート図である。
【図４】本発明の実施形態２に係る積層半導体装置の構成を概略的に示したブロック図である。
【図５】本発明の実施形態３に係る積層半導体装置の構成を概略的に示したブロック図である。
【図６】本発明の実施形態３に係る積層半導体装置における第２メモリチップのＤＱＳ信号パッドに接続される回路を説明するためのブロック図である。
【図７】本発明の実施形態４に係る積層半導体装置の外観構成を模式的に示した（Ａ）正面図、及び、（Ｂ）底面図である。
【図８】本発明の実施形態４に係る積層半導体装置の構成を模式的に示した部分断面図である。
【図９】本発明の実施形態５に係る積層半導体装置の構成を概略的に示したブロック図である。
【図１０】本発明の実施形態５に係る積層半導体装置における第１メモリチップおよび第２メモリチップの同期に関する回路および配線を説明するためのブロック図である。
【図１１】本発明の実施形態５に係る積層半導体装置の読出し時のデータ出力タイミングを示すタイムチャート図である。
【図１２】本発明の実施形態６に係る積層半導体装置の構成を概略的に示したブロック図である。
【図１３】本発明の実施形態６に係る積層半導体装置における第１メモリチップおよび第２メモリチップの同期に関する回路および配線を説明するためのブロック図である。
【図１４】本発明の実施形態６に係る積層半導体装置における同期回路の構成を模式的に示した回路図である。
【図１５】本発明の実施形態６に係る積層半導体装置の読出し時のデータ出力タイミングを示すタイムチャート図である。
【図１６】ＤＤＲ２  ＳＤＲＡＭの伝送速度４００Ｍｂｐｓの出力タイミングを模式的に示したタイミングチャート図である。
【図１７】従来例に係る積層半導体装置の構成を模式的に示した部分断面図である。
【図１８】積層半導体装置の構成を模式的に示した部分断面図である。
【符号の説明】
【００７０】
１  積層半導体装置
１０  メモリコントローラ
１１  第１メモリチップ
１２  第２メモリチップ
１３  ラッチ回路
１４  同期回路
１５  ラッチ回路
２０  モジュール基板
３０、４０  メモリパッケージ
３１、４１  第１メモリチップ
３１ａ、４１ａ  パッド
３２、４２  第２メモリチップ
３２ａ、４２ａ  パッド
３３、４３  パッケージ基板
３４、４４  ボール端子
３５、４５  パッケージ基板
３６、４６  ボール端子
１０１、１０３、２０１、２０３  ＤＲＡＭチップ
１０１ａ、１０３ａ、２０１ａ、２０３ａ  パッド
１０２、１０４、２０２、２０４  パッケージ基板
１０５、２０５  ボール端子
１０６、２０６  配線経路
【図１】
2007335528.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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