(57)【要約】【課題】  レイアウト効率を向上させることで回路規模を縮小させると共に、電源投入直後の使い勝手を向上させるソースドライバ、電気光学装置及び電子機器を提供する。【解決手段】  ソースドライバ３０は、設定情報メモリの第１及び第２の設定情報を読み出すためのメモリアクセス回路と、第１の電源電圧範囲の第１の電源電圧が供給される第１の制御レジスタと、第２の電源電圧範囲の第２の電源電圧が供給される第２の制御レジスタと、第１の電源電圧が供給され階調データ及び第２の設定情報が格納される表示メモリと、表示メモリからの階調データに基づいてソース線を駆動する駆動部とを含む。第２の設定情報は、表示メモリに保存された後、第１の電源電圧が昇圧されて第２の電源電圧が得られたことを条件に第２の制御レジスタに保存される。駆動部は、第１の設定情報に対応した表示タイミングで、第２の設定情報に対応した駆動電圧をソース線に供給する。【選択図】      図４
2007240632.tif 000002
【特許請求の範囲】
【請求項１】
電気光学装置のソース線を駆動するためのソースドライバであって、
設定情報メモリに記憶された第１及び第２の設定情報を、該設定情報メモリから読み出すためのメモリアクセス回路と、
基準電位を基準とした第１の電源電圧範囲の第１の電源電圧が供給される第１の制御レジスタと、
前記第１の電源電圧範囲より広い前記基準電位を基準とした第２の電源電圧範囲の第２の電源電圧が供給される第２の制御レジスタと、
前記第１の電源電圧が供給され、階調データ及び前記第２の設定情報が格納される表示メモリと、
前記表示メモリから読み出された前記階調データに基づいて、前記ソース線を駆動する駆動部とを含み、
前記メモリアクセス回路によって読み出された第２の設定情報を、一旦前記表示メモリに保存した後、前記第１の電源電圧が昇圧されて前記第２の電源電圧が得られたことを条件に、前記表示メモリから前記第２の設定情報を読み出して前記第２の制御レジスタに保存し、
前記駆動部が、
前記第１の制御レジスタに設定された設定情報に対応した表示タイミングで、前記第２の制御レジスタに基づいて生成された駆動電圧を前記ソース線に供給することを特徴とするソースドライバ。
【請求項２】
請求項１において、
前記第１の電源電圧が昇圧されて前記第２の電源電圧が得られたことを条件に、前記表示メモリから前記第２の設定情報を読み出して前記第２の制御レジスタに転送するシリアル転送回路と、
前記シリアル転送回路によって転送される前記第２の設定情報の信号の電圧レベルを変換するレベルシフタとを含むことを特徴とするソースドライバ。
【請求項３】
請求項１又は２において、
前記表示メモリに前記第２の設定情報が保存される記憶領域が、
前記表示メモリに前記階調データが保存される記憶領域と共用されていることを特徴とするソースドライバ。
【請求項４】
請求項１又は２において、
前記表示メモリに前記第２の設定情報が保存される記憶領域が、
前記表示メモリに前記階調データが保存される記憶領域とは別に設けられていることを特徴とするソースドライバ。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の電源電圧の電圧レベルを昇圧した前記第２の電源電圧を生成する昇圧回路と、
前記昇圧回路によって昇圧される第２の電源電圧のレベルを監視する昇圧電圧監視回路とを含み、
前記昇圧電圧監視回路によって前記第２の電源電圧が所定の電圧レベルに達したことが検出されたとき、前記表示メモリから前記第２の設定情報の読み出しが開始されることを特徴とするソースドライバ。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第２の電源電圧範囲内の複数の基準電圧を発生する基準電圧発生回路と、
前記複数の基準電圧の中から、階調データに対応した基準電圧を選択する電圧選択回路とを含み、
前記駆動部が、
前記電圧選択回路によって選択された基準電圧を前記駆動電圧として前記ソース線を駆動することを特徴とするソースドライバ。
【請求項７】
請求項６において、
前記基準電圧発生回路が、
複数の基準電圧のうち少なくとも１つの基準電圧を前記第２の設定情報に基づいて変化させることを特徴とするソースドライバ。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記設定情報メモリは、
不揮発性メモリであることを特徴とするソースドライバ。
【請求項９】
請求項８において、
前記設定情報メモリが、
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）であることを特徴とするソースドライバ。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記設定情報メモリを含むことを特徴とするソースドライバ。
【請求項１１】
複数のゲート線と、
複数のソース線と、
各画素が前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線とに接続される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する請求項１乃至１０のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
【請求項１２】
請求項１乃至１０のいずれか記載のソースドライバを含むことを特徴とする電子機器。
【請求項１３】
請求項１１記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースドライバ、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
液晶システムを携帯電話等の電子機器に搭載することによって、電子機器の小型化が図られる。そして、液晶システムを構成する液晶パネルを駆動する駆動回路（ソースドライバ、ゲートドライバ）による駆動制御を細かく行うことで、より一層の低消費電力化を実現できる。
【０００３】
このような駆動回路の内部には、制御レジスタが設けられている。この制御レジスタに設定情報を設定することで、該設定情報に対応した駆動制御を可能にし、より細かい駆動制御を実現できる。例えば、表示の駆動タイミング、表示すべき領域の設定、駆動すべきデータ線の選択、供給される表示データのシフト方向の選択等を行うための制御レジスタがある。
【０００４】
例えば特許文献１には、駆動回路の外部に設けられたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に予め設定情報を記憶させ、電源投入時や初期化時に、ＥＥＰＲＯＭから設定情報を読み出して駆動回路の制御レジスタに設定する技術が開示されている。この場合、駆動回路は、設定情報に対応した制御信号を生成し、該制御信号に基づく駆動制御を行う。
【０００５】
このような構成を採用することで、駆動回路を汎用品として量産化できる一方、駆動回路を使用するユーザの環境に最適な制御を行わせることができる。
【特許文献１】特開２００５−３８３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、駆動回路は、ロジックブロック、表示メモリブロック、駆動ブロック等を有し、各ブロックには、素子数や実現すべき機能に応じて、それぞれ異なる電源電圧範囲の電源が供給される。例えばロジックブロックでは、集積度を高め、高速化を実現するゲートアレイに３ボルト系の電源電圧が供給される。また表示メモリブロックにも、集積度が高い３ボルト系の電源電圧が供給される。その一方、駆動ブロックには、液晶表示パネルのソース線等の駆動に必要な５ボルト系の電源電圧が供給される。
【０００７】
このように、駆動回路には、異なる種類の電源電圧が供給される複数ブロックを備えることが一般的である。そして、高い電源電圧は、駆動回路の内部又は外部に設けられた昇圧回路によって生成される。そのため、駆動回路の制御レジスタもまた、それぞれ電源電圧範囲が異なるものが用意される。
【０００８】
ここで、制御レジスタを、どちらかの電源系のレジスタに統一することが考えられる。例えば制御レジスタを、５ボルト系のレジスタとして統一すると、レジスタ数が多くなると、駆動回路の回路規模を増大させてしまう。一方、制御レジスタを、３ボルト系のレジスタとして統一する場合、３ボルト系のレジスタの設定情報を用いて５ボルト系の回路を制御するための制御信号の配線が困難となってレイアウト効率が低下すると共に、電圧レベルを変換するレベルシフタが多数必要になり、やはり回路規模を増大させてしまう。そこで、制御レジスタを異なる電源電圧範囲毎に用意することが望ましい。
【０００９】
ところが、５ボルト系の電源電圧に着目すると、電源投入直後から昇圧回路が３ボルト等の低電圧電源を用いて生成するものであるため、５ボルト系の回路等の使用開始時期が遅くなる。そのため、５ボルト系の制御レジスタに設定情報の書き込みに時間がかかってしまうという問題がある。これは、駆動回路を制御するユーザ側にとって、該駆動回路を内蔵する電子機器の電源投入直後の初期化動作時間が長くなり、使い勝手が悪くなってしまうことを意味する。
【００１０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、レイアウト効率を向上させることで回路規模を縮小させると共に、電源投入直後の使い勝手を向上させるソースドライバ、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
設定情報メモリに記憶された第１及び第２の設定情報を、該設定情報メモリから読み出すためのメモリアクセス回路と、
基準電位を基準とした第１の電源電圧範囲の第１の電源電圧が供給される第１の制御レジスタと、
前記第１の電源電圧範囲より広い前記基準電位を基準とした第２の電源電圧範囲の第２の電源電圧が供給される第２の制御レジスタと、
前記第１の電源電圧が供給され、階調データ及び前記第２の設定情報が格納される表示メモリと、
前記表示メモリから読み出された前記階調データに基づいて、前記ソース線を駆動する駆動部とを含み、
前記メモリアクセス回路によって読み出された第２の設定情報を、一旦前記表示メモリに保存した後、前記第１の電源電圧が昇圧されて前記第２の電源電圧が得られたことを条件に、前記表示メモリから前記第２の設定情報を読み出して前記第２の制御レジスタに保存し、
前記駆動部が、
前記第１の制御レジスタに設定された設定情報に対応した表示タイミングで、前記第２の制御レジスタに基づいて生成された駆動電圧を前記ソース線に供給するソースドライバに関係する。
【００１２】
本発明においては、第１の電源電圧が供給される第１の制御レジスタと第２の電源電圧が供給される第２の制御レジスタとを設けることで、電源電圧の種類毎に制御レジスタが設けられている。そのため、ソースドライバを制御するための制御レジスタを、より高い電源電圧が供給される制御レジスタとして設ける場合に比べて、回路規模を縮小できる。一方、ソースドライバを制御するための制御レジスタを、より低い電源電圧が供給される制御レジスタとして設ける場合に比べて、第２の電源電圧が供給される回路を制御するための制御信号の配線が困難となってレイアウト効率が低下し、電圧レベルを変換するレベルシフタが多数必要になって回路規模を増大させてしまう事態を回避できる。
【００１３】
更にソースドライバの表示メモリ内に第２の設定情報を一時的に保存しておくため、設定情報メモリからのデータ読み込み時間を短縮できる。そのため、ユーザにとって、電源投入直後等の初期化動作時間を短縮でき、使い勝手を向上できる。
【００１４】
本発明に係るソースドライバでは、
前記第１の電源電圧が昇圧されて前記第２の電源電圧が得られたことを条件に、前記表示メモリから前記第２の設定情報を読み出して前記第２の制御レジスタに転送するシリアル転送回路と、
前記シリアル転送回路によって転送される前記第２の設定情報の信号の電圧レベルを変換するレベルシフタとを含むことができる。
【００１５】
本発明によれば、第２の制御レジスタに第２の設定情報を設定するために、設定情報の各ビットの信号の電圧レベルを変換するための多数のレベルシフタが不要となり、レベルシフタの数を最小限に抑えることができる。
【００１６】
本発明に係るソースドライバでは、
前記表示メモリに前記第２の設定情報が保存される記憶領域が、
前記表示メモリに前記階調データが保存される記憶領域と共用されていてもよい。
【００１７】
本発明によれば、表示メモリの容量を増やすことなく、第２の制御レジスタに設定する設定情報を一時的に保存させることができる。
【００１８】
本発明に係るソースドライバでは、
前記表示メモリに前記第２の設定情報が保存される記憶領域が、
前記表示メモリに前記階調データが保存される記憶領域とは別に設けられていてもよい。
【００１９】
本発明によれば、表示メモリに階調データを保存させることがない電源投入直後のみならず、階調データに基づく表示期間中であっても、昇圧動作の再開後等の直ぐに第２の制御レジスタを使用できない場合でも、第２の設定情報を一時的に保存させることができる。その結果、設定情報の読み込み時間を短縮化できる。
【００２０】
本発明に係るソースドライバでは、
前記第１の電源電圧の電圧レベルを昇圧した前記第２の電源電圧を生成する昇圧回路と、
前記昇圧回路によって昇圧される第２の電源電圧のレベルを監視する昇圧電圧監視回路とを含み、
前記昇圧電圧監視回路によって前記第２の電源電圧が所定の電圧レベルに達したことが検出されたとき、前記表示メモリから前記第２の設定情報の読み出しが開始されてもよい。
【００２１】
本発明に係るソースドライバでは、
前記第２の電源電圧範囲内の複数の基準電圧を発生する基準電圧発生回路と、
前記複数の基準電圧の中から、階調データに対応した基準電圧を選択する電圧選択回路とを含み、
前記駆動部が、
前記電圧選択回路によって選択された基準電圧を前記駆動電圧として前記ソース線を駆動することができる。
【００２２】
本発明に係るソースドライバでは、
前記基準電圧発生回路が、
複数の基準電圧のうち少なくとも１つの基準電圧を前記第２の設定情報に基づいて変化させてもよい。
【００２３】
本発明に係るソースドライバでは、
前記設定情報メモリは、
不揮発性メモリであってもよい。
【００２４】
本発明に係るソースドライバでは、
前記設定情報メモリが、
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）であってもよい。
【００２５】
本発明に係るソースドライバでは、
前記設定情報メモリを含むことができる。
【００２６】
また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線とに接続される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。
【００２７】
本発明によれば、レイアウト効率を向上させることで回路規模を縮小させると共に、電源投入直後の使い勝手を向上させるソースドライバを含む電気光学装置を提供できるようになる。
【００２８】
また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。
【００２９】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００３０】
上記のいずれかの発明によれば、レイアウト効率を向上させることで回路規模を縮小させて低コスト化を実現すると共に、電源投入直後の使い勝手を向上させる電子機器を提供できるようになる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３２】
１．  電気光学装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。なお図１では、電気光学装置としてアクティブマトリクス型の液晶表示パネルが採用された液晶表示装置について説明するが、パッシブマトリクス型の液晶表示パネルが採用された液晶表示装置であってもよい。また本発明に係る電気光学装置として液晶表示パネルに限定されるものではない。
【００３３】
液晶表示装置１０は、液晶表示パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。液晶表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００３４】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学物質）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００３５】
このような液晶表示パネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。
【００３６】
液晶表示装置１０は、ソースドライバ（データドライバ）３０を含む。ソースドライバ３０は、階調データ（表示データ）に基づいて、液晶表示パネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。
【００３７】
液晶表示装置１０は、ゲートドライバ（走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、液晶表示パネル２０のゲート線ＧＬ１〜ＧＬＭを順次駆動（走査）する。
【００３８】
液晶表示装置１０は、電源回路１００を含む。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００３９】
更に電源回路１００は、対向電極電圧供給回路を含み、該対向電極電圧供給回路が対向電極電圧Ｖｃｏｍを生成する。即ち電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、液晶表示パネル２０の対向電極に出力する。
【００４０】
液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給等を行う。表示コントローラ３８又はホストは、広義には処理部ということができる。
【００４１】
液晶表示装置１０は、不揮発性メモリとしてデータを電気的に書き換えできるＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）２００（広義には設定情報メモリ）を含む。ＥＥＰＲＯＭ２００には、ソースドライバ３０を制御するための設定情報が格納される。ソースドライバ３０は、電源投入時、初期化時、或いは表示期間中にＥＥＰＲＯＭ２００から設定情報を取り込み、内蔵する制御レジスタに該設定情報を設定することで、設定情報に対応した制御信号に基づく駆動制御を行う。このようなソースドライバ３０は、ＥＥＰＲＯＭ２００を内蔵してもよい。
【００４２】
なお図１では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。
【００４３】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【００４４】
更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部を液晶表示パネル２０上に形成してもよい。例えば図２では、液晶表示パネル２０上に、ソースドライバ３０及びゲートドライバ３２が形成されている。このように液晶表示パネル２０は、複数のゲート線と、複数のソース線と、複数のゲート線の１つと複数のソース線の１つとにより特定される画素（画素電極）と、複数のゲート線を走査するゲートドライバと、複数のソース線を駆動するソースドライバとを含むように構成することができる。液晶表示パネル２０の画素形成領域８０に、複数の画素が形成されている。
【００４５】
２．  ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。
【００４６】
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
【００４７】
シフトレジスタ４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
【００４８】
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、液晶表示パネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００４９】
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【００５０】
３．  ソースドライバ
図４に、図１のソースドライバ３０の構成例のブロック図を示す。
【００５１】
ソースドライバ３０は、データラッチ１２０、ラインラッチ１２２、表示メモリ１３０、レベルシフタ１３２、基準電圧発生回路１３４、ＤＡＣ（Digital-to-Analog Converter）（広義には電圧選択回路）１３６、駆動部１３８を含む。
【００５２】
更に、ソースドライバ３０は、ＥＥＰＲＯＭデータ読み込み回路（メモリアクセス回路）１５０、制御レジスタ（第１の制御レジスタ）１５２、制御回路１６０を含む。制御回路１６０は、表示タイミング制御部１６２、表示メモリ制御部１６４を含む。
【００５３】
更にまたソースドライバ３０は、昇圧回路１７０、昇圧電圧監視回路１７２、ガンマ補正データレジスタ（第２の制御レジスタ）１７４、レベルシフタ１７６、シリアル転送回路１７８を含む。
【００５４】
ソースドライバ３０の各回路ブロックは、低電圧ブロック又は高電圧ブロックに含まれる。
【００５５】
図５に、本実施形態における低電圧ブロック及び高電圧ブロックに供給される電源電圧の説明図を示す。
【００５６】
低電圧ブロックには、ソースドライバ３０の接地電源電位ＶＳＳ（基準電位）を基準とした３ボルトの電圧範囲（第１の電源電圧範囲）の低電圧用電源電圧ＶＤＤＬが供給される。即ち、低電圧ブロックにはＬＶ（Low Voltage）系の電源電圧が供給され、低電圧ブロックの回路を構成するトランジスタは、低耐圧用製造プロセスで製造されるトランジスタ構造を有する。
【００５７】
高電圧ブロックには、ソースドライバ３０の接地電源電位ＶＳＳを基準とした５ボルトの電圧範囲（第２の電源電圧範囲）の高電圧用電源電圧ＶＤＤＨが供給される。即ち、高電圧ブロックにはＭＶ（Middle Voltage)系の電源電圧が供給され、高電圧ブロックの回路を構成するトランジスタは、中耐圧用（或いは高耐圧用）製造プロセスで製造されるトランジスタ構造を有する。
【００５８】
図４において、波線で囲んだ部分が高電圧ブロックである。高電圧ブロックは、レベルシフタ１３２、基準電圧発生回路１３４、ＤＡＣ１３６、駆動部１３８、昇圧回路１７０、昇圧電圧監視回路１７２、ガンマ補正データレジスタ１７４、レベルシフタ１７６を含む。一方、低電圧ブロックは、データラッチ１２０、ラインラッチ１２２、表示メモリ１３０、ＥＥＰＲＯＭデータ読み込み回路１５０、制御レジスタ１５２、制御回路１６０を含む。高電圧ブロックは、駆動部１３８で行われるソース線の駆動制御に必要な電圧がＭＶ系の電源電圧であるため、その制御に必要なブロックが集められている。
【００５９】
このように低電圧ブロックと高電圧ブロックの各ブロックに、制御レジスタを設けることで、低電圧ブロックと高電圧ブロックとを跨ぐ配線を大幅に減らし、レイアウト効率を高めることができ、その結果としてレイアウト面積を削減できる。
【００６０】
本実施形態では、昇圧回路１７０が、３ボルトの電源電圧を昇圧して５ボルトの電源電圧を生成する。そして、昇圧回路１７０によって昇圧された電圧が、高電圧ブロックの各部の高電位側の電源電圧として供給される。
【００６１】
図４に戻って、ソースドライバ３０の各部の動作について説明する。
【００６２】
ソースドライバ３０のデータラッチ１２０には、表示コントローラ３８からの階調データが取り込まれる。表示コントローラ３８は、１画素を構成するドット（或いは画素）単位の階調データを、シリアルにソースドライバ３０に供給し、データラッチ１２０に順次取り込まれていく。
【００６３】
ラインラッチ１２２は、データラッチ１２０に取り込まれた階調データを、水平同期信号Ｈｓｙｎｃに基づいてラッチする。
【００６４】
表示メモリ１３０は、各メモリセルが、階調データの各ビットのデータを保持する複数のメモリセルを有する。このような各メモリセルは、ビットライン及びワードラインによって特定され、メモリセルから読み出されたデータは表示ラインを介して出力される。この表示メモリ１３０は、少なくとも１垂直走査分の画素の階調データを保持する記憶容量を有し、この表示メモリ１３０の一部の記憶領域には、後述するようにソースドライバ３０の制御レジスタに設定する設定情報が一時的に保持されるようになっている。
【００６５】
レベルシフタ１３２は、表示メモリ１３０からの読み出しデータの各ビットの信号の電圧レベルを、ＬＶ系からＭＶ系に変換する。即ち、ビットの信号が３ボルトの場合、該信号の電圧レベルを５ボルトに変換する。
【００６６】
基準電圧発生回路１３４は、各基準電圧が、各階調データに対応した複数の基準電圧を発生させる。より具体的には、基準電圧発生回路１３４は、接地電源電位ＶＳＳを基準とした高電圧用電源電圧ＶＤＤＨを抵抗分割した複数種類の基準電圧を発生させ、ＤＡＣ１３６に供給する。
【００６７】
ＤＡＣ１３６は、各基準電圧が階調データに対応した複数の基準電圧の中から、ソース線ごとにレベルシフタ１３２からの階調データに対応する駆動電圧（階調電圧）を出力する。より具体的には、ＤＡＣ１３６は、レベルシフタ１３２からの１ドット分の階調データをデコードし、デコード結果に基づいて複数の基準電圧のいずれかを選択する。ＤＡＣ１３６において選択された基準電圧は、駆動電圧として駆動部１３８に出力される。
【００６８】
駆動部１３８は、各データ出力部が各ソース線に対応して設けられた複数のデータ出力部を有する。駆動部１３８の各データ出力部は、ＤＡＣ１３６からの駆動電圧に基づいて、ソース線を駆動する。
【００６９】
ＥＥＰＲＯＭデータ読み込み回路１５０は、初期化時にアクティブになる初期化信号ＲＳＴにより、ＥＥＰＲＯＭ２００からソースドライバ３０の設定情報の読み込み制御を行う。
【００７０】
図６に、ＥＥＰＲＯＭ２００の構成の概要を示す。
【００７１】
ＥＥＰＲＯＭ２００には、アドレス／データ分割バスと、クロックラインとが接続される。アドレス／データ分割バス及びクロックラインとは、ソースドライバ３０に接続される。
【００７２】
図７に、ＥＥＰＲＯＭデータ読み出し回路１５０の制御の一例のタイミング図を示す。
【００７３】
ＥＥＰＲＯＭデータ読み出し回路１５０は、アドレス／データ分割バスにアドレスデータＡＤＤを出力すると共に、クロックラインにクロック１パルスを出力することで、ＥＥＰＲＯＭ２００にアドレスデータＡＤＤを設定することができる。このアドレスデータＡＤＤは、ＥＥＰＲＯＭデータ読み出し回路１５０が読み出す設定情報が格納されるＥＥＰＲＯＭ２００のメモリ空間上のアドレスである。
【００７４】
ＥＥＰＲＯＭデータ読み出し回路１５０は、その後、クロックラインに順次クロックを供給する。ＥＥＰＲＯＭ２００では、取り込まれたアドレスデータＡＤＤをクロックに同期してインクリメントする。そして、アドレスデータＡＤＤに対応する記憶データ（設定情報）が、クロックラインのクロックに同期してアドレス／データ分割バスに出力される。
【００７５】
図８に、ＥＥＰＲＯＭ２００に記憶される設定情報の説明図を示す。
【００７６】
ＥＥＰＲＯＭ２００のメモリ空間上のアドレスデータＡＤＤ１で開始される領域には、例えば低電圧ブロックの制御レジスタに設定される設定情報（低電圧ブロック用設定情報、第１の設定情報）が記憶される。ＥＥＰＲＯＭ２００のメモリ空間上のアドレスデータＡＤＤ２で開始される領域には、例えば高電圧ブロックの制御レジスタに設定される設定情報（高電圧ブロック用設定情報、第２の設定情報）が記憶される。
【００７７】
ＥＥＰＲＯＭデータ読み出し回路１５０は、初期化信号ＲＳＴがアクティブになると、アドレスデータＡＤＤ１を指定して順次、低電圧ブロック用設定情報を読み出した後、アドレスデータＡＤＤ２を指定して順次、高電圧ブロック用設定情報を読み出すことができる。なお、低電圧ブロック用設定情報及び高電圧ブロック用設定情報は、同一の領域に記憶されていてもよいが、領域を分けた場合には、ソースドライバ３０内での設定情報の読み込み経路の設定を簡素化できる。
【００７８】
図４において、ＥＥＰＲＯＭデータ読み込み回路１５０によって読み込まれたソースドライバ３０の設定情報のうち、低電圧ブロックに設けられた制御レジスタの設定情報（第１の設定情報）をそのまま制御レジスタ１５２に設定する。また、ＥＥＰＲＯＭデータ読み込み回路１５０によって読み込まれたソースドライバ３０の設定情報のうち、高電圧ブロックに設けられた制御レジスタの設定情報（第２の設定情報）を、一旦、表示メモリ１３０の所定の領域に格納する。
【００７９】
制御回路１６０は、ソースドライバ３０の各部を制御する制御信号を生成する。特に表示タイミング制御部１６２は、制御レジスタ１５２に設定された設定情報（第１の設定情報）に基づいて、表示タイミングを生成すると共に、該表示タイミングに対応した制御信号を生成することができる。
【００８０】
図９に、制御レジスタ１５２に設定された設定情報に基づいて制御される表示タイミングの一例を示す。
【００８１】
本実施形態では、図９に示すように、制御レジスタ１５２に設定された設定情報に基づいて、１垂直走査期間を規定する垂直同期信号Ｖｓｙｎｃ、１水平走査期間を規定する水平同期信号Ｈｓｙｎｃが生成される。１垂直走査期間は、例えば垂直同期信号Ｖｓｙｎｃの立ち下がりエッジの期間で規定される。１水平走査期間は、例えば水平同期信号Ｈｓｙｎｃの立ち下がりエッジの期間で規定される。
【００８２】
即ち、設定情報に基づいて、１垂直走査期間ＴＶの長さが変更される。また設定情報に基づいて、１水平走査期間ＴＨの長さが変更される。表示タイミング制御部１６２は、こうして制御される表示タイミングに対応した制御信号（例えばラインラッチ１２２のラッチタイミング信号）を生成し、ソースドライバ３０の各部を制御することができる。
【００８３】
また、図４において、表示メモリ制御部１６４は、制御レジスタ１５２に設定された設定情報に基づいて、表示メモリ１３０の書き込み領域や読み出し領域を特定するためのワードライン及びビットラインを指定する制御を行う。例えば表示メモリ制御部１６４は、制御レジスタ１５２に設定された設定情報により特定される表示メモリ１３０の書き込み領域に対応したワードライン及びビットラインを指定する制御を行い、ＥＥＰＲＯＭデータ読み込み回路１５０からの設定情報（第２の設定情報）又はラインラッチ１２２からの階調データを書き込む制御を行う。或いは、表示メモリ制御部１６４は、制御レジスタ１５２に設定された設定情報により特定される表示メモリ１３０の読み出し領域に対応したワードライン及びビットラインを指定する制御を行い、表示メモリ１３０から設定情報（第２の設定情報）又は階調データを表示メモリ１３０内の表示ラインに読み出す制御を行う。
【００８４】
図１０（Ａ）、図１０（Ｂ）に、表示メモリ１３０に格納される設定情報の記憶領域の説明図を示す。
【００８５】
例えば、図１０（Ａ）に示すように、表示メモリ１３０に設定情報が保存される記憶領域が、表示メモリ１３０に階調データが保存される階調データ記憶領域ＧＡＲと共用させてもよい。こうすることで、表示メモリ１３０の容量を増やすことなく、高電圧ブロックの制御レジスタに設定する設定情報を一時的に保存させることができる。
【００８６】
或いは、図１０（Ｂ）に示すように、表示メモリ１３０に設定情報が保存される設定情報記憶領域ＳＡＲが、表示メモリ１３０に階調データが保存される階調データ記憶領域ＧＡＲとは別に設けられていてもよい。こうすることで、表示メモリ１３０に階調データを保存させることがない電源投入直後のみならず、階調データに基づく表示期間中であっても、昇圧動作の再開後、直ぐに高電圧ブロックの制御レジスタを使用できない場合でも、高電圧ブロックの制御レジスタに設定する設定情報を一時的に保存させることができる。
【００８７】
図４において、昇圧回路１７０は、初期化信号ＲＳＴにより、上述したように３ボルトの電源電圧を５ボルトの電源電圧に昇圧する昇圧動作を開始する。昇圧回路１７０によって昇圧された電圧が、レベルシフタ１３２、基準電圧発生回路１３４、ガンマ補正データレジスタ１７４、レベルシフタ１７６の高電位側の電源電圧として供給される。更に昇圧回路１７０によって昇圧された電圧は、昇圧電圧監視回路１７２にも供給される。
【００８８】
昇圧電圧監視回路１７２は、昇圧回路１７０によって昇圧された電圧が、所定の参照電圧Ｖｒｅｆに達したか否かを検出し、その検出結果信号をシリアル転送回路１７８に出力することができる。
【００８９】
図１１に、図４の昇圧回路１７０及び昇圧電圧監視回路１７２の構成例のブロック図を示す。
【００９０】
昇圧回路１７０は、昇圧クロック生成回路１９０、チャージポンプ回路１９２、レギュレータ１９４を含む。昇圧電圧監視回路１７２は、コンパレータ１９６を含む。
【００９１】
昇圧クロック生成回路１９０は、初期化信号ＲＳＴの立ち上がりエッジ又は立ち下がりエッジを検出すると、昇圧クロックを生成する。
【００９２】
チャージポンプ回路１９２は、昇圧クロックに同期したチャージポンプ動作によって、接地電源電位ＶＳＳを基準として低電圧用電源電圧ＶＤＤＬを昇圧する。レギュレータ１９４は、チャージポンプ回路１９２によって昇圧された電圧の電位を調整し、調整後の電圧を高電圧用電源電圧ＶＤＤＨとして出力する。このようなチャージポンプ動作を行うチャージポンプ回路１９２、レギュレータ１９４の構成は、公知であるため説明は省略する。
【００９３】
昇圧電圧監視回路１７２のコンパレータ１９６は、チャージポンプ回路１９２によって昇圧された電圧と、参照電圧Ｖｒｅｆとを比較する。そして、コンパレータ１９６は、チャージポンプ回路１９２によって昇圧された電圧が参照電圧Ｖｒｅｆを超えたとき、検出結果信号を変化させる。
【００９４】
図４に戻って説明を続ける。
【００９５】
図４において、シリアル転送回路１７８は、昇圧電圧監視回路１７２からの検出結果信号に基づいて、表示メモリ１３０から読み出された設定情報（第２の設定情報）を１ビット単位でレベルシフタ１７６に転送する制御を行う。即ち、低電圧用電源電圧ＶＤＤＬが昇圧されて高電圧用電源電圧ＶＤＤＨが得られたことを条件に、表示メモリ１３０から設定情報を読み出してガンマ補正データレジスタ１７４に転送する。
【００９６】
なおシリアル転送回路１７８は、表示メモリ１３０から読み出される設定情報のビット数より少ないビット数を単位に、レベルシフタ１７６に転送できればよい。
【００９７】
レベルシフタ１７６は、シリアル転送回路１７８によって転送される１ビット分の信号を、レベルシフタ１３２と同様に、その電圧レベルをＬＶ系からＭＶ系に変換する。即ち、ビットの信号が３ボルトの場合、該信号の電圧レベルを５ボルトに変換する。レベルシフタ１７６によって電圧レベルが変換された設定情報の各ビットは、順次、ガンマ補正データレジスタ１７４に設定される。
【００９８】
ガンマ補正データレジスタ１７４には、基準電圧発生回路１３４において生成される基準電圧のレベルを変更するためのデータが設定される。従って、シリアル転送回路１７８によって転送される設定情報に基づいて、基準電圧発生回路１３４が生成する基準電圧を変化させることができ、いわゆるガンマ補正を実現できる。
【００９９】
図１２に、ガンマ特性の説明図を示す。
【０１００】
図１２では、基準電圧発生回路１３４によって生成される複数の基準電圧を横軸に、基準電圧が画素に印加されたときの透過率を縦軸にとっている。従って、基準電圧の電圧レベルを変化させることで、画素の透過率を変更できるようになる。そのため、同じ階調データであっても、複数の基準電圧から選択される基準電圧の電圧レベルを変更することで、透過率の変化の仕方を変更できるようになる。
【０１０１】
従って、図４における駆動部１３８は、表示メモリ１３０から読み出された階調データに基づいて、ソース線を駆動することができるが、その駆動タイミングは制御レジスタ１５２に設定された設定情報（第１の設定情報）により規定され、その駆動電圧はガンマ補正データレジスタ１７４に設定された設定情報（第２の設定情報）に基づいて生成される。
【０１０２】
図１３に、図４の基準電圧発生回路、ＤＡＣ及び駆動部の構成例の回路図を示す。
【０１０３】
図１３では、ソース線ＳＬ１に接続される駆動部１３８の出力線ＯＬ−１の構成についてのみ示すが、他の出力線についても同様である。
【０１０４】
基準電圧発生回路１３４では、高電圧用電源電圧ＶＤＤＨと、接地電源電位ＶＳＳが供給される電源線との間に、抵抗回路が接続される。この抵抗回路は、複数の抵抗分割ノードを有し、各抵抗分割ノード間の抵抗値はガンマ補正データレジスタ１７４に設定されたガンマ補正データ（制御情報）に基づいて変更される。
【０１０５】
そして、基準電圧発生回路１３４は、接地電源電位ＶＳＳを基準とした高電圧用電源電圧ＶＤＤＨの電圧を抵抗回路により分割した複数の分割電圧を、基準電圧Ｖ０〜Ｖ６３として生成する。なお、極性反転駆動の場合、実際には極性が正の場合と負の場合とで電圧が対称とならないため、正極性用の基準電圧と、負極性用の基準電圧とが生成される。図１３では、その一方を示している。
【０１０６】
ＤＡＣ１３６−１は、ＲＯＭデコーダ回路により実現することができる。ＤＡＣ１３６−１は、ソース線ＳＬ１に対応した例えば６ビットの階調データに基づいて、基準電圧Ｖ０〜Ｖ６３のうちいずれか１つを選択して選択電圧Ｖｓｅｌとして駆動部１３８−１に出力する。
【０１０７】
ＤＡＣ１３６−１は、反転回路１３７−１を含む。反転回路１３７−１は、極性反転信号ＰＯＬに基づいて階調データの各ビットを反転する。そして、ＤＡＣ１３６−１には、６ビットの階調データＤＲ１０〜ＤＲ１５と、６ビットの反転階調データＸＤＲ１０〜ＸＤＲ１５とが入力される。反転階調データＸＤＲ１０〜ＸＤＲ１５は、階調データＤＲ１０〜ＤＲ１７をそれぞれビット反転したものである。そして、ＤＡＣ１３６−１において、基準電圧発生回路１３４により生成された多値の基準電圧Ｖ０〜Ｖ６３のうちのいずれか１つが階調データに基づいて選択される。
【０１０８】
例えば極性反転信号ＰＯＬがＨレベルのとき、６ビットの階調データＤＲ１０〜ＤＲ１５の「００００１０」（＝２）に対応して、基準電圧Ｖ２が選択される。また例えば極性反転信号ＰＯＬがＬレベルのとき、階調データＤＲ１０〜ＤＲ１５を反転した反転階調データＸＤＲ１０〜ＸＤＲ１５を用いて基準電圧を選択する。即ち、反転階調データＸＤＲ１０〜ＸＤＲ１５が「１１１１０１」（＝６１）となり、基準電圧Ｖ６１が選択される。
【０１０９】
このようにしてＤＡＣ１３６−１により選択された選択電圧Ｖｓｅｌは、駆動部１３８−１に供給される。
【０１１０】
駆動部１３８−１は、ボルテージフォロワ接続された演算増幅器ＤＲＶ−１を有する。この演算増幅器ＤＲＶ−１は、選択電圧Ｖｓｅｌに基づいて出力線ＯＬ−１を駆動する。また、電源回路１００は、上述したように、極性反転信号ＰＯＬに同期して対向電極の電圧を変化させる。こうして、液晶に印加される電圧の極性を反転させて駆動する。
【０１１１】
以上説明したように、ソースドライバ３０は、ＥＥＰＲＯＭ（不揮発性メモリ）２００に記憶された第１及び第２の設定情報を、該不揮発性メモリから読み出すためのＥＥＰＲＯＭデータ読み込み回路（不揮発性メモリアクセス回路）１５０と、低電圧用電源電圧ＶＤＤＬ（基準電位ＶＳＳを基準とした第１の電源電圧範囲の第１の電源電圧）が供給される制御レジスタ１５２（第１の制御レジスタ）と、高電圧用電源電圧ＶＤＤＨ（第１の電源電圧範囲より広い、基準電位を基準とした第２の電源電圧範囲の第２の電源電圧）が供給されるガンマ補正データレジスタ（第２の制御レジスタ）１７４と、低電圧用電源電圧ＶＤＤＬが供給され、階調データ及び第２の設定情報が格納される表示メモリ１３０と、表示メモリ１３０から読み出された階調データに基づいて、ソース線を駆動する駆動部１３８とを含むことができる。そして、ＥＥＰＲＯＭデータ読み込み回路１５０によって読み出された設定情報（第２の設定情報）を、一旦表示メモリ１３０に保存した後、低電圧用電源電圧ＶＤＤＬが昇圧されて高電圧用電源電圧ＶＤＤＨが得られたことを条件に、表示メモリ１３０から設定情報（第２の設定情報）を読み出してガンマ補正データレジスタ１７４に保存する。駆動部１３８は、制御レジスタ１５２に設定された設定情報に対応した表示タイミングで、ガンマ補正データレジスタ１７４に基づいて生成された駆動電圧をソース線に供給する。
【０１１２】
即ち、本実施形態では、ＥＥＰＲＯＭデータ読み出し回路１５０によって読み出された設定情報（第２の設定情報）が、一旦表示メモリ１３０に保存される。その後、昇圧回路１７０によって昇圧された電圧が、昇圧電圧監視回路１７２によって所与の参照電圧Ｖｒｅｆに達したことが検出されたことを条件に、表示メモリ１３０から設定情報（第２の設定情報）が読み出されて、ガンマ補正データレジスタ１７４に設定される。より具体的には、昇圧電圧監視回路１７２によって高電圧用電源電圧ＶＤＤＨが所定の電圧レベルに達したことが検出されたとき、表示メモリ１３０から設定情報の読み出しが開始される。
【０１１３】
従って、高電圧ブロックと低電圧ブロックとにそれぞれ制御レジスタを設けることで、高電圧ブロックにすべての制御レジスタを設ける場合に比べて回路規模を縮小できる。また、低電圧ブロックにすべての制御レジスタを設ける場合に比べて、高電圧ブロックの回路を制御するための制御信号の配線が困難となってレイアウト効率が低下し、電圧レベルを変換するレベルシフタが多数必要になって回路規模を増大させてしまう事態を回避できる。
【０１１４】
更に、高電圧ブロックの制御レジスタに設定情報を設定するために、設定情報の各ビットの信号の電圧レベルを変換するための多数のレベルシフタが必要となり、より一層の回路規模の増大を招く。この点、本実施形態によれば、シリアル転送させることで、レベルシフタの数を最小限に抑えることができる。
【０１１５】
また、高電圧ブロックの制御レジスタに対し、例えば電源投入後に昇圧動作が開始された後、昇圧電圧が生成されるのを待って設定情報を該制御レジスタに設定する場合に比べて、ソースドライバ３０に設定情報を読み込む時間を短縮できるようになる。
【０１１６】
図１４に、昇圧回路１７０の昇圧動作期間の説明図を示す。
【０１１７】
昇圧回路１７０は、初期化信号ＲＳＴにより昇圧動作を開始した後、目的とする５ボルトの電源を生成するまで期間Ｔ１を要する。従って、この期間Ｔ１の間は、高電圧ブロックの制御レジスタに設定情報を書き込むことができず、一般的に、この期間Ｔ１を待って、高電圧ブロックの制御レジスタに設定情報を設定する。
【０１１８】
これに対して、本実施形態では、一旦、ソースドライバ３０の低電圧ブロックである表示メモリ１３０内に設定情報を保存しておくため、ＥＥＰＲＯＭ２００からのデータ読み込み時間を短縮できる。例えば初期化信号ＲＳＴにより昇圧動作を開始した後、期間Ｔ１より短い期間Ｔ２で、ＥＥＰＲＯＭ２００から設定情報を読み込む。そして、昇圧された電圧が、参照電圧Ｖｒｅｆに達してから、高電圧ブロックの制御レジスタに設定情報を転送する。従って、ユーザにとって、電源投入直後の初期化動作時間を短縮でき、使い勝手を向上できる。
【０１１９】
また、ＥＥＰＲＯＭ２００からの設定情報をなるべく早く取り込んで高電圧ブロックの制御レジスタに設定情報を設定しようと、低電圧ブロックに待避用のレジスタを設ける場合に比べてソースドライバ３０の回路規模を縮小できる。このような待避用のレジスタは、初期化動作時のみ使用されるため、無駄な回路となってしまう。
【０１２０】
以上のように、本実施形態によれば、レイアウト効率を向上させることで回路規模を縮小させると共に、電源投入直後の使い勝手を向上させるソースドライバを提供できるようになる。
【０１２１】
４．  電子機器
図１５に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１５において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１２２】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
【０１２３】
携帯電話機９００は、液晶表示パネル２０を含む。液晶表示パネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。液晶表示パネル２０は、複数のソース線、複数のゲート線、複数の画素を含む。ソースドライバ３０は、電源投入直後、ＥＥＰＲＯＭ２００から設定情報を読み込み、該設定情報に基づいてソース線の駆動制御を行う。
【０１２４】
表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。
【０１２５】
電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また液晶表示パネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
【０１２６】
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２により液晶表示パネル２０に表示させる。
【０１２７】
ホスト９４０は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１２８】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、液晶表示パネル２０の表示処理を行う。
【０１２９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１３０】
本実施形態では、設定情報メモリとして不揮発性メモリであるＥＥＰＲＯＭを例に説明したが、ＥＥＰＲＯＭに限定されるものではない。また、設定情報メモリとして揮発性メモリを採用してもよい。
【０１３１】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１３２】
【図１】本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す図。
【図２】本実施形態におけるアクティブマトリックス型の液晶表示装置の他の構成の概要を示す図。
【図３】図１のゲートドライバの構成例を示すブロック図。
【図４】図１のソースドライバの構成例のブロック図。
【図５】本実施形態における低電圧ブロック及び高電圧ブロックに供給される電源電圧の説明図。
【図６】ＥＥＰＲＯＭの構成の概要を示す図。
【図７】ＥＥＰＲＯＭデータ読み出し回路の制御の一例のタイミング図。
【図８】ＥＥＰＲＯＭに記憶される設定情報の説明図。
【図９】制御レジスタに設定された設定情報に基づいて制御される表示タイミングの一例を示す図。
【図１０】図１０（Ａ）、図１０（Ｂ）は、表示メモリに格納される設定情報の記憶領域の説明図。
【図１１】図４の昇圧回路及び昇圧電圧監視回路の構成例のブロック図。
【図１２】ガンマ特性の説明図。
【図１３】図４の基準電圧発生回路、ＤＡＣ及び駆動部の構成例の回路図。
【図１４】昇圧回路の昇圧動作期間の説明図。
【図１５】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１３３】
１０  液晶表示装置、  ２０  液晶表示パネル、  ２２ｍｎ  ＴＦＴ、
２４ｍｎ  液晶容量、  ２６ｍｎ  画素電極、  ２８ｍｎ  対向電極、
３０  ソースドライバ、  ３２  ゲートドライバ、  ３８  表示コントローラ、
４０  シフトレジスタ、  ４２、１３２、１７６  レベルシフタ、
４４  出力バッファ、  １００  電源回路、  １２０  データラッチ、
１２２  ラインラッチ、  １３０  表示メモリ、  １３４  基準電圧発生回路、
１３６  ＤＡＣ、  １３８  駆動部、  １５０  ＥＥＰＲＯＭデータ読み込み回路、
１５２  制御レジスタ、  １６０  制御回路、  １６２  表示タイミング制御部、
１６４  表示メモリ制御部、  １７０  昇圧回路、  １７２  昇圧電圧監視回路、
１７４  ガンマ補正データレジスタ、  １７８  シリアル転送回路、
２００  ＥＥＰＲＯＭ、  ＳＬ１〜ＳＬＮ  ソース線、  ＧＬ１〜ＧＬＭ  ゲート線
【図１】
2007240632.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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