(57)【要約】      （修正有）【課題】  ドレイン電極の低抵抗化とフリップチップ実装が可能な半導体装置の製造方法を提供する。【解決手段】  トランジスタを構成する複数の電極の少なくとも１つと電気的に接続する少なくとも１つの第１電極１１ｂを半導体チップの表面側に備え、複数の電極の内の他の１つと電気的に接続する第２電極９を半導体チップの裏面側に備えてなる半導体装置であって、半導体チップの表面側から裏面側に貫通する貫通孔を有し、半導体チップ表面側に一部が露出し、貫通孔を介して第２電極９と電気的に接続する貫通電極１１ａを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
トランジスタを構成する複数の電極の少なくとも１つと電気的に接続する少なくとも１つの第１電極を半導体チップの表面側に備え、前記複数の電極の内の他の１つと電気的に接続する第２電極を前記半導体チップの裏面側に備えてなる半導体装置であって、
前記半導体チップの表面側から裏面側に貫通する貫通孔を有し、
前記半導体チップ表面側に一部が露出し、前記貫通孔を介して前記第２電極と電気的に接続する貫通電極を備えてなることを特徴とする半導体装置。
【請求項２】
前記トランジスタが、トレンチ型パワーＭＯＳＦＥＴであり、
前記第１電極の少なくとも１つが、前記トランジスタのソース電極と電気的に接続し、
前記貫通電極が前記第２電極を介して、前記トランジスタのドレイン電極と電気的に接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスタが、プレーナ型パワーＭＯＳＦＥＴであり、
前記第１電極の少なくとも１つが、前記トランジスタのソース電極と電気的に接続し、
前記貫通電極が前記第２電極を介して、前記トランジスタのドレイン電極と電気的に接続していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記貫通電極の前記半導体チップの表面側に露出した一部と前記第１電極が、前記半導体チップをパッケージングする際の外部接続用端子として使用されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置の製造方法であって、
前記トランジスタと前記第２電極の形成された半導体基板に対して、前記半導体基板の表面側から前記第２電極に到達する前記貫通孔を形成し、
前記貫通孔をメッキ処理により充填して前記貫通電極を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記メッキ処理を前記半導体基板の表面側全面に対して行い、前記メッキをエッチングによりパターニングして、前記貫通電極と前記第１電極のパターニングを同時に行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記メッキ処理の前に、少なくとも前記貫通孔の内壁部にシード金属膜を堆積することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを構成する複数の電極の少なくとも１つと電気的に接続する少なくとも１つの第１電極を半導体チップの表面側に備え、複数の電極の内の他の１つと電気的に接続する第２電極を半導体チップの裏面側に備えてなる半導体装置或いはその製造方法に関し、特に、パワーＭＯＳＦＥＴを備えた電力用半導体装置のフリップチップパッケージへの実装技術に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴは、各種電源回路をはじめ、自動車用途など、幅広く使われているパワーデバイスであり、年々、高速スイッチング、低オン抵抗化など性能向上が求められている。パワーＭＯＳＦＥＴには、大きくわけてトレンチ型（縦型）とプレーナ型（横型）の２種類があり、特に、トレンチ型のパワーＭＯＳＦＥＴは、高耐圧化・大電流化・低オン抵抗化に適した構造であり、スイッチング素子として最適な素子である。
【０００３】
近年、ますます高まるチップ配線密度の高密度化に対応するため、エレクトロニクス業界が推進する単一チップ上への機能集約の実現に最適なパッケージング技術としてフリップチップ方式によるパッケージングが注目されている。フリップチップ方式では、ワイヤーインダクタンスの大幅な減少や、ダイを小型化できることからコスト低減等が可能になる。しかしながら、フリップチップ方式によるパッケージでは、チップの表面側からのみ接続されるため、例えば、チップの表面側にソース電極、裏面側にドレイン電極を形成するトレンチ型のパワーＭＯＳＦＥＴやプレーナ型のパワーＭＯＳＦＥＴでは、裏面側のドレイン領域をパッドに接続することができず、フリップチップ方式によるパッケージングが不可能であった。
【０００４】
これに対し、裏面側にドレイン領域を有する半導体装置において、図４に示すような構成により、ドレイン領域を表面側から接続可能にすることで、フリップチップ方式によるパッケージングを可能にしたトレンチ型のパワーＭＯＳＦＥＴ構造が開示されている（例えば、非特許文献１参照）。この半導体装置は、ドレイン領域と同タイプの拡散層を表面側から裏面側のドレイン領域まで形成し、チップの裏面側にあたるドレイン領域を表面側から接続可能にすることで、フリップチップパッケージを可能にしている。
【０００５】
【非特許文献１】Ｆｌｉｐ Ｃｈｉｐ Ｐｏｗｅｒ ＭＯＳＦＥＴ : Ａ Ｎｅｗ Ｗａｆｅｒ Ｓｃａｌｅ Ｐａｃｋａｇｉｎｇ Ｔｅｃｈｎｉｑｕｅ ( ＩＳＰＳＤ , Ｊｕｎｅ ２００１ )
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記非特許文献１に記載の半導体装置の構造では、ドレイン領域と同タイプの拡散層を形成し基板を介して表面側から接続可能にしていることで、ドレイン領域の抵抗が大きくなり、パワーデバイスにおいて重要なパラメータであるオン抵抗の増大につながり、素子の特性を劣化させるという問題があった。
【０００７】
本発明は上記問題点に鑑みてなされたものであり、その目的は、チップの表面側から裏面側にかけて貫通電極を形成し、この貫通電極と裏面側に形成したドレイン領域に接続された金属層とを接続することで、ドレイン領域の抵抗の増加を最小限に抑え、プリップチップパッケージが可能な半導体装置を提供する点にある。また、本発明の目的は、プリップチップパッケージが可能な半導体装置の製造方法を提供する点にある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係る半導体装置は、トランジスタを構成する複数の電極の少なくとも１つと電気的に接続する少なくとも１つの第１電極を半導体チップの表面側に備え、前記複数の電極の内の他の１つと電気的に接続する第２電極を前記半導体チップの裏面側に備えてなる半導体装置であって、前記半導体チップの表面側から裏面側に貫通する貫通孔を有し、前記半導体チップ表面側に一部が露出し、前記貫通孔を介して前記第２電極と電気的に接続する貫通電極を備えてなることを第１の特徴とする。
【０００９】
上記特徴の本発明に係る半導体装置は、更に、前記トランジスタが、トレンチ型パワーＭＯＳＦＥＴであり、前記第１電極の少なくとも１つが、前記トランジスタのソース電極と電気的に接続し、前記貫通電極が前記第２電極を介して、前記トランジスタのドレイン電極と電気的に接続していることを特徴とする。
【００１０】
更に、上記第１の特徴の本発明に係る半導体装置は、前記トランジスタが、プレーナ型パワーＭＯＳＦＥＴであり、前記第１電極の少なくとも１つが、前記トランジスタのソース電極と電気的に接続し、前記貫通電極が前記第２電極を介して、前記トランジスタのドレイン電極と電気的に接続していることを特徴とする。
【００１１】
上記何れかの特徴の本発明に係る半導体装置は、前記貫通電極の前記半導体チップの表面側に露出した一部と前記第１電極が、前記半導体チップをパッケージングする際の外部接続用端子として使用されることを特徴とする。
【００１２】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記何れかの特徴の本発明に係る半導体装置の製造方法であって、前記トランジスタと前記第２電極の形成された半導体基板に対して、前記半導体基板の表面側から前記第２電極に到達する前記貫通孔を形成し、前記貫通孔をメッキ処理により充填して前記貫通電極を形成することを特徴とする。
【００１３】
上記特徴の本発明に係る半導体装置の製造方法は、更に、前記メッキ処理を前記半導体基板の表面側全面に対して行い、前記メッキをエッチングによりパターニングして、前記貫通電極と前記第１電極のパターニングを同時に行うことを特徴とする。
【００１４】
更に、上記何れかの特徴の本発明に係る半導体装置の製造方法は、前記メッキ処理の前に、少なくとも前記貫通孔の内壁部にシード金属膜を堆積することを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、半導体チップの表面側から裏面側に貫通する貫通孔を介して第２電極と電気的に接続する貫通電極を備える構成であるため、半導体チップの表面側にソース電極を形成し裏面側にドレイン電極を形成する半導体装置においてもフリップチップ方式のパッケージが可能となる。これによって、従来のパッケージ時と比してワイヤを大幅に短くし、配線のインダクタンスを減少させ、スイッチング特性など素子の性能を向上させることができ、更に、電源ノイズを大幅に低減することができる。また、フリップチップ方式のパッケージにより、ボンディングパッドに必要となる外周スペースが不要となる為、チップサイズの縮小が可能となり、コストの低減を図ることが出来る。
【００１６】
また、本発明に係る半導体装置の製造方法によれば、上記半導体装置の具体的な製造方法を得ることができる。これによって、半導体チップの表面側にソース電極を形成し裏面側にドレイン電極を形成する半導体装置であって、フリップチップ方式のパッケージが可能な半導体装置を得ることができ、上述の半導体装置の作用効果を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００１８】
〈第１実施形態〉
本発明装置及び本発明方法の第１実施形態について、図１及び図２を基に説明する。ここで、図１は、本実施形態における本発明装置の概略構成を示す概略ブロック図である。      
【００１９】
本実施形態で用いるトランジスタは、トレンチ型のパワーＭＯＳＦＥＴであり、シリコン基板１の表面側に設けられた第１電極１１ｂの少なくとも１つが、金属配線５を介してトランジスタのソース電極と電気的に接続している。また、貫通電極１１ａが、シリコン基板１の裏面側に設けられた第２電極（金属層９）を介してトランジスタのドレイン電極と電気的に接続している。更に、半導体チップの表面側から裏面側に貫通する貫通孔を介して第２電極（金属層９）と電気的に接続する貫通電極１１ａを備え、貫通電極１１ａの半導体チップの表面側に露出した一部と第１電極１１ｂが、半導体チップをパッケージングする際の外部接続用端子として使用される。尚、図示しないが、ゲート電極（ポリシリコン層６）は、シリコン基板１の表面側の第１電極１１ｂの他の１つと電気的に接続している。
【００２０】
次に、本実施形態の本発明方法について、図２を基に説明する。
先ず、従来プロセスにより、シリコン基板１上に、エピタキシャル層２、層間絶縁膜３、パッシベーション膜４、金属配線５、ポリシリコン層６、チャネル領域７及びドリフト領域８を形成してトレンチ型パワーＭＯＳＦＥＴを形成する。その後、シリコン基板１の裏面側にレジストを塗布し、トレンチ型パワーＭＯＳＦＥＴを形成した領域のシリコン基板１の裏面側が開口されるように、表面部のアライメントマークを基準として裏面部のアライメントが可能な両面アライナにより位置合わせし、パターンニングする。次に、図２（ａ）に示すように、ドライエッチング技術等によりシリコン基板１のエッチングを行い、シリコン基板１を１００μｍ程度まで薄膜化する。
【００２１】
続いて、図２（ｂ）に示すように、シリコン基板１の裏面側にスパッタリングにより金属層９を形成する。この際、金属層９の材料は特に限定はしないが、オン抵抗の増加を最小限に抑える為に、低抵抗の金属材料を用いるのが好ましい。
【００２２】
続いて、図２（ｃ）に示すように、シリコン基板１の裏面に形成した金属層９（トレンチ型パワーＭＯＳＦＥＴのドレイン領域）をシリコン基板１の表面側から接続可能にする為、シリコン基板１の表面側から金属層９に到達する貫通孔１０を形成する。具体的には、貫通孔１０の形成は、シリコン基板１の表面側にレジストを塗布し、従来のフォト技術を用いて直径２０μｍφ程度の貫通孔１０をパターンニングする。その後、ドライエッチングにより層間膜絶縁３、エピタキシャル層２及びシリコン基板１をエッチングし、シリコン基板１の裏面側にスパッタリングした金属層９まで貫通孔１０を到達させる。
【００２３】
次に、図２（ｄ）に示すように、たとえば、金（Ａｕ）、ニッケル（Ｎｉ）等のメッキ処理により、貫通孔１０にメッキ材料を充填して貫通電極１１ａを形成する。ここでは更に、メッキ処理の前に、少なくとも貫通孔１０の内壁部にシード金属膜を堆積する。具体的には、例えば、シード金属膜としてのＳｅｅｄメタル（Ａｕ／Ｔｉの２層構造の金属）をスパッタリングにより貫通孔１０の内壁部に堆積した後、メッキ処理をシリコン基板１の表面側全面に対して行いメッキ１１を形成し、貫通孔１０をメッキ１１で埋める。メッキ材料としては、例えば、金（Ａｕ）、ニッケル（Ｎｉ）等を使用する。次に、フリップチップパッケージを行う際にキャリアと接続されるメッキ１１部分以外が開口されるように、シリコン基板１の表面側にレジストを塗布してパターンニングし、メッキ１１及びシード金属膜を同時にエッチングする。これにより、シリコン基板１の裏面側に形成した金属層９をシリコン基板１の表面側から接続可能とする貫通電極１１ａが形成される。
【００２４】
〈第２実施形態〉
次に、本発明方法の第２実施形態について図３を基に説明する。本実施形態では、第１実施形態と同様に、トレンチ型パワーＭＯＳＦＥＴを例に説明する。
【００２５】
先ず、第１実施形態と同様に、従来プロセスによりトレンチ型パワーＭＯＳＦＥＴを形成する。その後、本実施形態では、図３（ａ）に示すように、裏面研磨によりシリコン基板１を１００μｍ程度まで薄膜化する。
【００２６】
続いて、図３（ｂ）に示すように、シリコン基板１の裏面側にスパッタリングにより金属層９を形成する。本実施形態では、第１実施形態と同様に、金属層９の材料は特に限定はしないが、オン抵抗の増加を最小限に抑える為に、低抵抗の金属材料を用いる。
【００２７】
続いて、図３（ｃ）に示すように、シリコン基板１の裏面に形成した金属層９（トレンチ型パワーＭＯＳＦＥＴのドレイン領域）をシリコン基板１の表面側から接続可能にする為、シリコン基板１の表面側から金属層９に到達する貫通孔１０を形成する。貫通孔１０の形成は、第１実施形態と同様に、シリコン基板１の表面側にレジストを塗布し、従来のフォト技術を用いて直径２０μｍφ程度の貫通孔１０をパターンニングする。その後、ドライエッチングにより層間絶縁膜３、エピタキシャル層２及びシリコン基板１をエッチングし、シリコン基板１の裏面側にスパッタリングした金属層９まで貫通孔１０を到達させる。
【００２８】
次に、図３（ｄ）に示すように、シード金属膜としてのＳｅｅｄメタル（Ａｕ／Ｔｉ）をスパッタリングにより貫通孔１０の内壁部に堆積した後、たとえば、金（Ａｕ）、ニッケル（Ｎｉ）等のメッキ処理により、貫通孔１０にメッキ材料を充填するとともに、シリコン基板１の表面側全面にメッキ材料を堆積する。メッキ材料は、第１実施形態と同様に、金（Ａｕ）、ニッケル（Ｎｉ）等を使用する。次に、フリップチップパッケージを行う際にキャリアと接続されるメッキ部分以外が開口されるように、シリコン基板１の表面側にレジストを塗布してパターンニングし、メッキ１１及びシード金属膜を同時にエッチングする。これにより、シリコン基板１の裏面側に形成した金属層９をシリコン基板１の表面側から接続可能とする貫通電極１１ａが形成される。
【００２９】
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００３０】
上記各実施形態では、トレンチ型パワーＭＯＳＦＥＴを例に説明したが、本発明装置及び本発明方法は、トランジスタが、プレーナ型パワーＭＯＳＦＥＴである半導体装置に適用するのも好適である。また、本発明装置及び本発明方法は、パワーＭＯＳＦＥＴに限らず、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に適用しても構わない。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る半導体装置の第１実施形態における概略構成を示す概略断面図
【図２】本発明に係る半導体装置の製造方法の第１実施形態における各工程を示す工程断面図
【図３】本発明に係る半導体装置の製造方法の第２実施形態における各工程を示す工程断面図
【図４】従来技術に係る半導体装置の概略構成を示す概略断面図
【符号の説明】
【００３２】
１    ：シリコン基板
２    ：エピタキシャル層
３    ：層間絶縁膜
４    ：パッシベーション膜
５    ：金属配線
６    ：ポリシリコン層（ゲート電極）
７    ：チャネル領域
８    ：ドリフト領域
９    ：金属層（第２電極）
１０  ：貫通孔
１１  ：メッキ
１１ａ：貫通電極
１１ｂ：第１電極 
【図１】
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【図２】
2007150176.tif 000004
【図３】
2007150176.tif 000005
【図４】
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