(57)【要約】    【課題】  高強誘電体薄膜をキャパシタ絶縁膜用い、漏れ電流が少なく、容量が大きく、かつ残留分極が高いコンデンサを有し、大規模集積回路（ＬＳＩ）のメモリを提供する。    【解決手段】  順次積層して形成された下部電極（１０２）、高強誘電体薄膜（１０３）および上部電極（１０４）を有するキャパシタを具備し、上記上部電極（１０４）には、電極を構成する金属または酸化物導電体の触媒活性度を抑制する不純物が添加されている。上部電極（１０４）形成後に行われる、水素熱処理による容量低下、絶縁不良および電極剥離などの障害発生が防止され、長期信頼性も向上する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基体上に、第１の電極を形成する工程と、前記第１の電極上にビスマス、ストロンチウム、バリウムの何れかを含有する強誘電体膜を形成する工程と、前記強誘電体膜上にイリジウムまたはルテニウム酸化物導電体を主成分とする第２の電極を形成する工程と、前記第２の電極上に鉛、ビスマス、ストロンチウム、バリウムの何れかの膜を形成する工程と、前記何れかの膜を形成する工程の後、酸素雰囲気中で熱処理することを特徴とする半導体装置の製造方法。
【請求項２】
下部電極と前記下部電極上に形成された酸化物高強誘電体薄膜と前記酸化物高強誘電体薄膜上に形成されたＰｔ上部電極からなるコンデンサ構造をもつ半導体装置にＰｔ多結晶金属粒表面は、前記Ｐｔの触媒活性度を抑制する効果を有する前記Ｐｔと他の元素との化合物に覆われていることを特徴とする半導体装置。
【請求項３】
前記化合物は、Pt3Pb、PtS、Pt5Se4、PtTe、Pt3Si、P2Pt5、PtAs2、BPt3、BiPt、BaPt5、Pt3Pbの何れかからなることを特徴とする第２項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、高強誘電体薄膜をキャパシタ絶縁膜用い、漏れ電流が少なく、容量が大きく、かつ残留分極が高いコンデンサを有し、大規模集積回路（ＬＳＩ）のメモリに好適な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ダイナミツク・ランダム・アクセス・メモリ（ＤＲＡＭ）をはじめとする半導体メモリにおいては、高集積化にともなうキャパシタ面積の増大および構造の複雑化が問題となっている。そのため、従来のシリコン酸化膜や、シリコン窒化膜を用いるキャパシタと比較して、極めて大きな比誘電率を持つ高強誘電体物質をキャパシタ絶縁膜に使用することが検討されるようになった。特に集積密度がギガビット単位である大規模なＤＲＡＭのような、小面積で大きな静電容量を必要とする半導体装置への応用が検討されている。また、高強誘電体物質は自発分極をもち、外部電場によってその方向を反転させることができるので、この特性を用いて不揮発性メモリを形成することも試みられている。従来の高強誘電体を用いたメモリについては、例えば特開昭６３−２０１９９８号に記載されている（特許文献１）。上記メモリに使用される高強誘電体薄膜としては、チタン酸ジルコン酸鉛；Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（以下ＰＺＴと記す）やチタン酸ストロンチウムバリウム；（Ｂａ，Ｓｒ）ＴｉＯ3（以下ＢＳＴと記す）などの複合金属酸化物高強誘電体が一般的である。
【０００３】
下部電極（蓄積電極）としては、これら高強誘電体膜の成膜時における５００℃以上の結晶化温度による劣化を抑止するため、通常、耐酸化性がすぐれた白金、イリジウムあるいはルテニウムなど貴金属が用いられる。一方、上部電極（プレート電極）は、通常は複合金属酸化物の成膜後に形成されるが、電気的対称性をよくするなどの理由から下部電極と同じ材料を用いるのが一般的であり、キャパシタ形成後に行われる熱処理工程での高強誘電体膜との反応を避けるため、やはり白金などの貴金属で形成されることが多い（例えば、米国特許第５、００５、１０２号明細書：特許文献２）。
【０００４】
【特許文献１】特開昭６３−２０１９９８号
【特許文献２】米国特許第５、００５、１０２号明細書
【非特許文献１】マテリアル・リサーチ・ソサエティ・シンポジウム会議録第３１０巻１９９３年１５１頁から１５６頁（Material Research Society Symposium Proceedings ｖｏｌ.３１０、ｐｐ．１５１−１５６（１９９３）
【非特許文献２】第８回集積高強誘電体国際シンポジウム発表番号１１ｃ（１９９６年）（８th International Symposiumon Integrated Ferroelectrics,１１ｃ（１９９６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記メモリの製造プロセスでは、層間絶縁膜形成など水素雰囲気中における処理工程があるため、白金など還元に対する触媒作用の強い電極材料が電極として使用されていると、酸化物高強誘電体材料が還元されて、リーク電流の増大やヒステリシス特性の消失など、著しい特性劣化を来す。そのため、従来は層間絶縁膜の特性をある程度犠牲にして、水素が発生しないようなプロセスが選択されてきた。しかし、カバレッジやエッチング耐性が良好な絶縁膜形成技術を使用することが好ましいことはいうまでもない。また、キャパシタ形成後の配線工程においても水素を使用する場合があり、プロセスの選択の自由度を大きくするためにも、高強誘電体膜を用いたキャパシタの水素熱処理耐性を向上させることが必要である。
【０００６】
すなわち、上記のように、高強誘電体膜を形成した後、配線層や絶縁膜を形成するために還元性雰囲気における処理が行われる。また、周辺回路と配線層の電気的接続を行なうために形成されるスルーホールは、一般に開口部のサイズに比較して深さが大きい、いわゆるアスペクト比の大きな形状となるため、タングステンなどをＣＶＤ法により形成するが、この際の雰囲気も還元性である。これら還元性雰囲気での処理を経ることで、キャパシタは重大なダメージを被ることが知られている。例えば、マテリアル・リサーチ・ソサエティ・シンポジウム会議録第３１０巻１９９３年１５１頁から１５６頁（Material Research Society Symposium Proceedings ｖｏｌ.３１０、ｐｐ．１５１−１５６（１９９３））によると、ＣＶＤによってＳｉＯ2膜を形成すると、高強誘電体であるＰＺＴは強誘電性を失うとともに、リーク電流が増大することが報告されている（非特許文献１）。さらに、メモリ製造工程では、金属配線層および、キャパシタよりも下の層に形成されるトランジスタの信頼性確保のために、最終的に水素熱処理（水素アニール）が施される。この水素アニールは、上記層間絶縁膜形成工程と同様に、キャパシタ特性に影響を与えることが知られている。例えば第８回集積高強誘電体国際シンポジウム発表番号１１ｃ（１９９６年）（８th International Symposiumon Integrated Ferroelectrics,１１ｃ（１９９６））によると、高強誘電体としてＳｒＢｉ2Ｔａ2Ｏ9（以下ＳＢＴ）を用いた場合、水素雰囲気での処理を行なうと、キャパシタが剥離したり、剥離しない場合でも、洩れ電流特性が大幅に劣化することが報告されている（非特許文献２）。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明になる高強誘電体キャパシタは、上部電極に酸化イリジウムまたは酸化ルテニウム導電膜を使用し、酸化せずに残留しているイリジウム、ルテニウム金属の触媒作用を軽減するため鉛、ビスマスまたはバリウムを添加した。高強誘電体キャパシタの上部電極としてどのような材料を使用すれば水素雰囲気での工程後も特性が劣化しないかを調べた。熱酸化膜の形成されたシリコン基板上に、下部電極として白金とチタンの２層膜を形成した。この電極の上に厚さ１００ｎｍのチタン酸ジルコン酸鉛薄膜をゾルゲル法で形成した。使用したゾルは、酢酸鉛、チタンイソプロポキシド、ジルコニウムイソプロポキシドをメトキシエタノール中で反応させたものである。結晶化時にペロブスカイト型構造になるように、１０％の酸化鉛を過剰に加えた。酸素雰囲気中で６５０℃、２分間のラピッド・サーマル・アニーリングを行い結晶化させた。このチタン酸ジルコン酸鉛薄膜上に、リフトオフ法で１００μｍ□の上部電極を形成し、水素雰囲気中、３００℃で熱処理を行って特性劣化の有無を調べた。形成した上部電極は、白金、酸化イリジウム、白金と酸化イリジウムの積層電極、金である。水素熱処理前後の自発分極値の比を第１表に示した。
【０００８】
第１表から明らかなように、上部電極が白金、白金と酸化イリジウムの積層膜、金、酸化イリジウムの順に劣化が小さくなっており、酸化イリジウム電極のみの場合には劣化が全く見られなかった。この結果から、上部電極として水素による還元作用の触媒効果を有する材料を使用すると劣化を来たし、白金とイリジウム酸化物積層膜のようにチタン酸ジルコン酸鉛薄膜には直接接していなくとも、劣化を助長する働きがあることがわかった。金を使用した場合には多少の劣化が見られるが、この劣化は窒素雰囲気中同一温度で熱処理した場合の劣化とほぼ等しいことから、水素による還元作用によるものではなく、単に熱による劣化であることがわかった。
【０００９】
【表１】
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【００１０】
すなわち、上部電極の材料によって水素熱処理での劣化の程度が大きく異なり、酸化物導電体である酸化イリジウムを上部電極として使用すれば、効果的に劣化を抑制することができる。
【００１１】
上記水素熱処理は３００℃で行ったが、さらに高い温度で水素熱処理を行うと、酸化イリジウムを上部電極としたキャパシタでもやや劣化が認められた。これは高温度の熱処理によって酸化イリジウム自身の還元が始まり、触媒作用を発現するためである。そこで、イリジウム酸化物電極を形成した後、さらに酸素雰囲気中で熱処理を行い、劣化防止に対する効果を調べた。水素熱処理前に行った酸素熱処理の効果を第１図に示した。第１図から明らかなように、５００℃以上の酸素熱処理を予め行うことにより、水素熱処理での劣化は効果的に抑制された。
【００１２】
この酸素熱処理の効果を明らかにするため、Ｘ線回折およびＸ線光電子分光法のよって電極部を測定した。酸素熱処理後および熱処理前における電極部のＸ線回折パターンを第２図に示した。第２図から明らかなように、酸素熱処理温度を高くするほど、酸化イリジウム膜の結晶性が向上している。また、Ｘ線光電子分光の結果、酸化イリジウム電極内部には鉛が拡散していることが明らかになった。第３図に鉛の拡散量の酸素熱処理温度依存性を示した。酸素熱処理温度が５００℃以上になると、鉛の拡散が急激に起こることが認められた。酸素熱処理の効果は、酸化イリジウムの酸化度の向上とともに、チタン酸ジルコン酸鉛の薄膜から拡散した鉛によって、水素熱処理時の酸化イリジウムの還元が抑制され、その結果、触媒作用の発現およびそれによるキャパシタ特性の劣化が防止されることがわかった。
【００１３】
そこで、酸化イリジウム電極中に鉛を添加してその効果を調べた。イリジウムメタルターゲットの上に所望量の鉛のペレットを置いて、反応性スパッタにより鉛が含有された酸化イリジウム膜を上部電極として形成した。第４図は酸化イリジウム膜中の鉛の添加量（イリジウムメタルに対する鉛のモル分率）と水素熱処理温度に対するキャパシタ特性の劣化の関係を示している。第４図からあきらかなように、鉛の添加量が極く僅かでも劣化抑制効果が向上した。鉛の添加量が１０％になるまで効果の向上が見られたが、その後は変化がなく、一方、電極部の抵抗が増大してしまうことがわかった。したがって鉛の添加量は１０モル％以下とすることが望ましい。
【００１４】
また、同様の効果は、酸化イリジウム膜を形成した後、その上に鉛膜を積層して熱処理を行っても得られた。この方法では最表部が鉛の酸化物となる場合があるが、この場合は表面をスパッタエッチして鉛の酸化物の除去を行えばよい。上記効果は高強誘電体薄膜としてチタン酸ジルコン酸鉛を、上部電極として酸化イリジウムを用いた場合に得られたものであるが、同様の効果は、高強誘電体薄膜としてビスマス層状高強誘電体を使用した場合にも得られた。酸化イリジウム中に添加する元素としては、鉛の他、ビスマスでもよい。さらに、高強誘電体膜としてチタン酸ストロンチウム・バリウム、上部電極として酸化ルテニウムを使用した場合にも適用できる。この材料は組成にによって室温ではヒステリシス特性を示さないためＤＲＡＭへ応用しやすい。水素雰囲気中での熱処理によるリーク電流の増大が問題であるが、水素による還元を軽減する元素を添加することによって、リーク電流の増大を抑制できる。この場合の添加元素としては、鉛の他バリウムでもよい。また、本発明によれば、キャパシタの上部電極（高強誘電体膜が形成された後に形成された電極）中に不純物を添加し、電極金属の水素分解作用を低下させる。添加元素としては、電極に用いる金属中での溶解度が小さいことが好ましい具体的には、上部電極金属として白金（Ｐｔ）を用いた場合、添加する不純物元素としてはイオウ（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、シリコン（Ｓｉ）、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）、ビスマス（Ｂｉ）が好適であった。
【００１５】
また、白金や金以外の上部電極の場合は、上記不純物元素の他、鉛（Ｐｂ）、バリウム（Ｂａ）を添加しても、同様の効果が得られる。例えば、上部電極として白金の代わりにパラジウム、ルテニウム、イリジウム、ニッケルを用いた場合も上記不純物の添加によリ同様の効果が得られた。第２表にこれらの元素の白金中の溶解度、及び白金との化合物のうち最も白金組成の大きい化合物を示した（出典：Binary Alloy Phase Diagrams、2nd Ed.、Thaddeus B．Massalski、Editor-in-chief、ASM International、１９９０）。
【００１６】
【表２】
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【００１７】
これらの添加元素の白金中での溶解度はいずれも１０％未満である。従って白金層を堆積する工程あるいは堆積後の熱工程で白金が結晶化して多結晶状となる際に、添加元素の大部分が第２表の右欄に示した化合物に近い状態となって白金多結晶粒の表面を覆う。このため白金表面での触媒活性度（catalytic activity）が低下する。この結果、水素を含む処理の際にも白金表面での水素の分解による活性な水素の発生が抑えられ、キャパシタ特性の劣化や電極剥離が抑えられる。また、白金内部での不純物濃度は小さ
いので、白金層全体としての電気的抵抗の増大による素子特性の劣化も少ない。上部電極として白金の代わりにパラジウム、ルテニウム、イリジウム、ニッケルを用いた場合も、上記不純物の添加により同様の効果が得られた。上記添加不純物のうち、イオウについては、白金およびパラジウムの触媒活性度を低下させることが知られている（例えば、H．P．Bonzel and R．Ku、The Journal of Chemical Physics Volume５８、Number１０、page４６１７−４６２４、（１９７３）、およびY．Matsumoto et．al.、Journal of Chemical Society Faraday I、Volume７６、page１１１６−１１２１（１９８０））。
【００１８】
本発明ではこの効果を積極的に用いることによって、高高強誘電体キャパシタの特性劣化を阻止することができた。次に、添加する元素の好ましい量について白金を例にとり説明する。通常、電極に用いられる白金薄膜は柱状の多結晶となる。そこで、この多結晶粒を半径ｒ高さｈの円柱と仮定する。また、円柱表面の白金原子の面密度は白金結晶の（１００）面の値に等しいと仮定し、２／a2とする。円柱内での白金原子の体積密度は４／a3である。ａは白金結晶の格子定数であり０.３９ｎｍである。以上の場合、円柱全体の白金原子数に対する円柱表面に露出する白金原子数の割合（ｓ）は（ｒ＋ｈ）ａ／ｒ／ｈで与えられる。円柱の高さは白金膜厚にほぼ等しいと考えられ、通常は１００ｎｍ程度である。また半径としては通常１０ｎｍ以上である。そこでｈ＝１００ｎｍ、ｒ＝１０ｎｍと仮定するとＳ-4原子％となる。従って、数原子％の元素を添加すれば、白金多結晶粒表面の白金原子を覆うのに十分である。添加元素の量を必要以上に増やすと、白金電極の電気抵抗が増大して好ましくない。また、過剰な添加元素が高強誘電体薄膜中に拡散して誘電体の特性劣化を起こしたり、絶縁保護膜中に拡散して絶縁特性を劣化させる。これらの問題は、添加元素の量を１０原子％以下とすることで回避できる。上部電極としてパラジウム、ルテニウム、イリジウム、ニッケルを用いた場合も同様である。
【００１９】
本発明では、上部電極を形成してキャパシタを形成した後に行われる、水素を含む処理による劣化を抑さえるのが目的であるので、キャパシタを構成する二つの電極、すなわち下部電極と上部電極のうち、上部電極に用いることが肝要である。下部電極への水素の侵入は、高強誘電体層と上部電極によって抑さえられるので、本発明を下部電極に用いることによる利益は上部電極に用いた場合より小さい。不純物を添加したことによる、電気抵抗や下層のポリシリコン等との接触抵抗の増大を生じさせないためには、下層電極には不純物を添加しない金属層を用いる方がかえって好ましい場合もある。
【００２０】
上記観点に基づいて公知例調査を行ったところ、特開平４-２０６８７１号公報が見い出された。なお、開平４-２０６８７１号公報には、基板上に順次積層して形成された、第１の電極、高強誘電体膜および第２の電極を少なくとも有する半導体装置において、前記第１および第２の電極のうち少なくとも一方の電極が、鉛、バリウム、ランタン、ストロンチウム、チタンおよびジルコニウムの、少なくとも１種類の元素を含有する白金電極または金電極で構成する技術が開示されている。この技術は、高強誘電体膜形成時に下部電極であるＰｔやＡｕに、高強誘電体の構成元素が拡散して高強誘電体が組成変化を起こし、誘電率の低下等をもたらすことを防止するため、あらかじめ下部電極に高強誘電体の構成元素を含ませておくものである。しかし、第２の電極にもこのような元素を含ませておいてもよい旨の記載があるが、上部電極としてｐｔを用いた場合に生ずる問題については全く記載されていない。
【００２１】
半導体デバイスを製造するためには、水素アニールは必須のプロセスであるが、水素アニールによってキャパシタ特性への影響が問題であった。したがって、この問題を解決することが半導体デバイス、特にギガビット以上の半導体メモリを得るためには不可欠である。水素を含む処理における劣化原因を検討した結果、劣化過程に電極である白金が関与していることを明らかになった。すなわち、電極材料であるＰｔとＰＺＴとの界面の状態と水素（Ｈ2）アニールにとる影響をＸＰＳ（X-ray photoemission spectrocopy）により検討した。試料にはオゾン雰囲気中の反応性蒸着（ozone jet evaporation;ＯＪＥ）で作製したＰＺＴ薄膜を用い、分析チャンバに接続したチャンバ内での極薄ｐｔの電子ビーム蒸着とアニールにより、界面のin-vacuoＸＰＳ分析を行った。その結果、３００℃アニールにより界面で金属Ｐｂが発生し、その量はＨ2（０．５Ｔｏｒｒ）アニールのほうが多くなること、さらにＨ2アニールではＰｔ／ＰＺＴ界面のｎ型ショットキ障壁高さが約０．６Ｖ低くなることがわかった（図２０：Ｐｔ／ＰＺＴ試料のＰｂ４ｆＸＰスペクトルのアニール（３００℃、２０ｍｉｎによる変化））。このことは、Ｐｔ表面でのＨ2の解離吸着で発生するＨラジカルがＰＺＴの表面に強く作用し、その結果、Ｏ空孔（oxygen vacancies）による界面準位が発生して、ショットキ障壁が低下したためと考えられる。
【００２２】
すなわち、白金（Ｐｔ）を電極として使用すると、Ｐｔの多結晶粒の表面で水素が分解されて、活性な水素がｐｔの触媒作用によって生成され、この活性水素が高高強誘電体を劣化させる。そのため、通常は高高強誘電体が還元されて劣化するは考えられないような低温（例えば３００℃）で、キャパシタ特性が劣化したり、電極の剥離が起こっていることがわかった。したがって、Ｐｔの触媒活性度をなくすことが、Ｈ2アニールによるＰｔ／ＰＺＴ界面の劣化および水素による高強誘電体膜のダメージを防ぐために必要である。
【発明の効果】
【００２３】
上記のように、白金を電極とした酸化物高強誘電体キャパシタでは、パッシベーション工程で原料から解離した水素が電極の触媒作用によって活性となり、高強誘電体を還元して特性劣化を来す。しかし本発明で使用するイリジウム酸化物導電層は触媒作用が弱く、水素を活性化して高強誘電体を還元するようなことはない。また、さらに添加された元素およびその酸化物が、電極自身の還元による触媒作用の発現を抑制する。また、白金などを上部電極として使用した場合も、イオウ（Ｓ）など適当な不純物を添加することによって好ましい結果を得ことができる。
【発明を実施するための最良の形態】
【００２４】
（実施例１）
上部電極として酸化イリジウム、誘電体膜としてチタン酸ジルコン酸鉛を用いてメモリセルを形成した例について説明する。
【００２５】
第５図から第１０図は、本実施例におけるメモリセルの製造工程図、第１２図はメモリセルの平面図である。本実施例では、特開平３−２５６３５６号に記載されているメモリセル構造を用い、蓄積容量部は平坦な構造とした。まず、第５図に示すように、スイッチ用トランジスタを従来のＭＯＳＦＥＴ形成工程によって形成した。第５図において、符号２１はｐ型半導体基板、２２は素子間分離絶縁膜、２３はゲート酸化膜、２４はゲート電極となるワード線、２５、２６はｎ型不純物（リン）拡散層、２７は層間絶縁膜をそれぞれ示す。表面全体に周知のＣＶＤ法を用いて厚さ５０ｎｍのＳｉＯ2膜２８と、厚さ６００ｎｍのＳｉ3Ｎ4膜２９をそれぞれ堆積させ、膜厚分のＳｉ3Ｎ4膜２９をエッチングしてワード線間に絶縁膜を埋め込んだ。ＳｉＯ2膜２８は、次の工程でビット線を加工する際の下地となり、基板表面が露出したり素子間分離絶縁膜が削られるのを防ぐ働きがある。
【００２６】
次に、第６図に示すように、ビット線が基板表面のｎ型拡散層と接触する部分２５および、蓄積電極が基板表面のｎ型拡散層と接触する部分２６を、周知のホトリソグラフィ法とドライエッチング法を用いて開口する。ＣＶＤ法を用いて厚さ６００ｎｍのｎ型の不純物を含む多結晶シリコンを堆積させた後、膜厚分のエッチングをすることにより、上記ドライエッチングによって形成された開口部を多結晶シリコン３１、３２を埋め込んだ。
【００２７】
次に、表面全体に周知のＣＶＤ法を用いて絶縁膜４１を堆積させ、ビット線を基板の拡散層２５と電気的に接続させるため、多結晶シリコン３１の上部の絶縁膜４１を、周知のホトリソグラフィ法とドライエッチング法を用いて開口した後、さら、第７に示したように、ビット線４２を形成する。ビット線４２の材料としては、金属のシリサイドと多結晶シリコンの積層膜を用いた。このビット線４２の上に、厚さ２００ｎｍのＳｉＯ2膜４３を堆積させる。ＳｉＯ2膜４３とビット線４２を周知のホトリソグラフィ法とドライエッチング法を用いて所定の形状に加工し、ビット線４２を所望のパターンとする。
【００２８】
次に、膜厚１５０ｎｍのＳｉ3Ｎ4膜をＣＶＤ法により堆積し、ドライエッチング法によりエッチングして、ビット線の側壁部にＳｉ3Ｎ4のサイドウオールスペーサ４４を形成し、ビット線を絶縁する。多結晶シリコン３２の上部の絶縁膜４１に周知のホトリソグラフィ法とドライエッチング法を用いて開口部を形成した。
【００２９】
次に、ＢＰＳＧなどのシリコン酸化膜系の絶縁膜５１を堆積させ、周知の方法を用いて表面を平坦化する。この絶縁膜５１は、基板表面を平坦化するのに十分な膜厚とする必要があり、本実施例では絶縁膜５１の膜厚を５００ｎｍとした。ＣＶＤ法により基板表面にＳｉＯ2を堆積し、エッチバック法により平坦化する方法を用いても良い。第８図に示したように、周知のホトリソグラフィ法とドライエッチング法を用いて絶縁膜５１の所定部分を開口してコンタクト孔を形成した後、埋め込み用のリンドープ非晶質シリコン膜５２をＣＶＤ法により厚さ２００ｎｍ堆積した後、ドライエッチング法により周知のエッチバックを行って、コンタクト孔を埋めた。
【００３０】
次に、図９に示すように拡散防止膜として厚さ１００ｎｍのＴｉＮ膜６１を形成する。さらに白金下地電極６２を形成する。ゾルゲル法により、厚さ約１００ｎｍのチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.5Ｔｉ0.5）Ｏ3）薄膜を形成した後、酸素雰囲気中で６５０℃、１２０秒の熱処理を行なって結晶化させた。このチタン酸ジルコン酸鉛薄膜上にプレート電極６４として鉛を含有する酸化イリジウムを被着した。鉛を含有する酸化イリジウム膜は、イリジウムターゲット上に鉛のペレットを所望の量置いて、酸素を含む雰囲気中でスパッタを行い、酸素と反応させて形成した。酸化イリジウムを主成分とする上部電極、チタン酸ジルコン酸鉛、白金及び窒化チタンからなる下部電極を順次パターンニングしてメモリセルのキャパシタを完成させる。このキャパシタ上にパッシベーション膜としてプラズマＴＥＯＳを形成した。その後第１０図に示すように上部電極へのコンタクトをとるためパッシベーション膜を開口し、タングステン膜により第一の配線を行う。この状態でキャパシタ部の誘電特性を評価し、パッシベーション膜を形成する前のキャパシタ特性、及び上部電極として白金を使用した場合のパッシベーション膜形成後の特性と比較した。このパッシベーション膜形成前のキャパシタは上部電極への触針により特性を評価するため大きいサイズのテストキャパシタを用いた。
【００３１】
ヒステリシス曲線を比較して第１１図に示した。白金上部電極を使用した場合にはヒステリシス特性を示さなくなるのに対し、酸化イリジウム上部電極を用いたキャパシタアレイはヒステリシス曲線を示し、その特性はテストキャパシタの特性、すなわちパッシベーション膜形成前の特性と同等である。この結果から、上部電極材料に水素還元触媒効果がない酸化物導電体材料を使用することで、還元雰囲気となるパッシベーション工程での劣化を抑制できることが確認された。さらにこのキャパシタを水素雰囲気中４００℃で熱処理し特性を評価したところ、やはリ劣化は見られなかった。したがって、水素熱処理に対しても劣化を防止できることが確認された。
【００３２】
また、水素熱処理を行う前に６００℃の酸素熱処理を行うと、キャパシタの特性及び水素に対する還元の抑制効果が向上するので、さらに好ましい。上部電極として形成した酸化イリジウムを主成分とする膜は、チタン酸ジルコン酸鉛などの酸化物高強誘電体との密着性が良好であり、キャパシタ形成後の熱処理で剥離するなどの恐れがない。また第１１図に示したように、上部電極と下部電極を異なる材料で形成したことによって非対称になるという問題もない。
（実施例２）
第２の実施例は、異なるメモリセル構造を有する例であり、第１３図を用いて説明する。キャパシタ下の層間絶縁膜７１上に酸化チタンの反応防止層を設け、所定部分をエッチして開口部を形成した後、プラグ７２として窒化チタンを埋め込む。白金膜を形成した後、窒化チタンをマスクとして白金膜の微細加工を行って下部電極７４を形成した。チタン酸ジルコン酸鉛膜７５を全面に形成し、さらに酸化イリジウムからなる上部電極７６を形成した。この酸化イリジウム膜をプレート線として分割して、パッシベーション膜を形成した後、開口部を設けてプレート線への配線を行った。このとき、プレート線へのコンタクトはキャパシタ部以外の所からとった。コンタクトの開口部はこの第１３図には示されていない。
【００３３】
このような構造にすることによって、酸化イリジウム膜の上に、水素還元触媒作用を有するメタルを配線材料として使用しても、酸化イリジウム直上には配線材料が積層されていないので、後工程での水素熱処理時にキャパシタが劣化する恐れはない。
（実施例３）
本発明の第３の実施例を第１４図を参照して説明する。
【００３４】
本実施例によるキャパシタにおいては、トランジスタを含む素子層または支持金属１０１上に、下部電極１０２と高強誘電体薄膜１０３が形成され、この高強誘電体薄膜１０３の上に、上部電極として鉛を添加した白金層１０４を形成した。白金層１０４に添加した鉛は白金層の粒界に析出して白金化合物を形成して、白金の結晶粒を覆う。これにより、水素を含む処理の際に、白金表面での水素の分解による活性な水素の発生が抑さえられ、高強誘電体キャパシタの配線形成工程等における劣化や剥離が防止され、長期信頼性の向上も認められた。
【００３５】
なお、上記トランジスタを含む素子層とは、ＭＯＳトランジスタを構成している一つのエレメントであり、例えばソース領域（ソース半導体層）またはドレイン領域（ドレイン半導体層）をいう。また、下部電極とは高強誘電体膜に先立って形成された電極をいい、上部電極はその高強誘電体膜が形成された後に、その誘電体膜の表面上に形成された電極をいう。
【００３６】
本実施例によって作成されたキャパシタの分極-電界特性を説明する。キャパシタの作成方法は以下の通りである。第１４図に示したように、トランジスタを含む素子層１０１の上に、下部電極として直流スパッタ法用いて厚さ１００ｎｍの白金膜１０２を形成した。次に、ＰＺＴを高周波スパッタ法で厚さ５０ｎｍ堆積した後、酸素中で６５０℃の熱処理を行ない、高強誘電体層１０３を形成した。
【００３７】
次に、電子ビーム蒸着によって白金を、抵抗加熱によって鉛を、同時に蒸着して、厚さ１００ｎｍの鉛添加白金層１０４を形成した。この際、鉛の添加量が８原子％となるように白金と鉛の蒸着速度を調節した。このようにして得られた構造を持つキャパシタの分極−電界特性を第１５図に示した。３５０℃で３０分の処理を行なった場合について、従来技術、すなわち白金中に不純物を添加しない場合と比較した。従来技術では、第１５図から明らかなように、分極電界特性のヒステリシス特性が消えているのに対して、本実実施例では、所定の特性が保持されていることが認められた。
【００３８】
また、４００℃で水素処理を行った場合では、従来技術によるキャパシタでは上部電極が剥離を起こしたのに対して、本実施例ではこのような剥離が生ずることはなく、絶縁耐圧と誘電特性の劣化もわずかであった。
（実施例４）
本発明の第４の実施例を、第１６図を用いて説明する。周知の方法を用いて形成されたトランジスタを含む能動素子層１０１の上に、下部電極として厚さ１００ｎｍの白金膜１０２を直流スパッタ法を用いて形成した。次に、５００℃に加熱した基板上に、ＢＳＴを高周波スパッタ法で厚さ５０ｎｍ堆積した後、酸素中で６５０℃の熱処理を行なって、高強誘電体層３０１を形成した。次に上部電極として厚さ１００ｎｍの鉛添加白金膜３０２を形成した。鉛添加量は８原子％とした。
【００３９】
第１６図に示した構造を持つキャパシタを水素処理（４００℃、３０分）し、交番電界を印加して容量の経時変化を調べ、第１７図に示す結果が得られた。第１７図から明らかなように、比較のために示した従来技術（白金中に不純物を添加しない場合）でも、初期の静電容量に変化はないが、交流電界による劣化が激しく、半導体記憶装置に必要とされる信頼性を確保することができなかった。一方、本発明によれば、交流電界による静電容量の劣化はわずかであり、信頼性を確保できることが確認された。上記説明では添加元素として鉛を用いた場合について行ったが、鉛の代わりにイオウを用いてもよい。イオウも鉛同様に白金中にほとんど溶解しないので、白金粒界に析出して白金化合物（ＰｔＳ）を作る。この場合も鉛を用いた場合と同様に、水素の分解を阻止する効果が非常に高かった。さらにｐｔＳは鉛の場合に比べて熱的に安定であり、素子作成の際の熱工程で効果が失われにくいという利点がある。
【００４０】
イオウと同じVI族元素であるセレン、テルルを用いてもほぼ同様の効果が得られた。また、鉛と同じIV族元素であるシリコンを添加元素として用いてもよい。特に、トランジスタを含む能動素子をシリコンを用いて作成した場合、添加元素がこれらの能動素子に拡散して特性の変動を引き起こす心配がない。ただし、白金中への溶解度は鉛やイオウに比べると大きくかつ酸化しやすいので、電極の電気抵抗が増大しやすい欠点がある。VI族元素であるリン、ヒ素、ビスマスの他、ボロン、バリウムを用いてもよい。特に、ビスマスやバリウムは、高強誘電体材料の主成分がビスマスやバリウムの場合、熱工程で元素が高強誘電体側へ拡散しても影響が少ないという利点がある。
【００４１】
上記説明は、上部電極材料としては白金を主成分とした場合について行ったが、ルテニウム、イリジウム、パラジウム、ニッケル、およびこれらの元素のいずれかを主成分として含む材料でも同様の効果が得られる。なお、高強誘電体材料の例としては、これまでＢＳＴおよびＰＺＴを示したが、バリウム、鉛、ストロンチウム、ビスマスから選ばれた元素を主成分とする他の酸化物高強誘電体材料、例えばチタン酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸鉛（ＰｂＴｉＯ3）、チタン酸ジルコニウム酸バリウム鉛（（Ｂａ、Ｐｂ）（Ｚｒ、Ｔｉ）Ｏ3）、ニオブ酸バリウム鉛（（Ｂａ、Ｐｂ）Ｎｂ2Ｏ6）、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9）、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）においても有効である。
（実施例５）
次に、本発明を半導体メモリ（半導体記憶装置）に適用した実施例を説明する。
【００４２】
第１８図は、高強誘電体としてＢＳＴを用いたＤＲＡＭの例である。ＤＲＡＭにおけるメモリセルの代表的な構成は、一つのスイッチ用のＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）と電荷を蓄積するための一つのキャパシタとが縦続接続されてなる。第１８図はそのメモリセルを左右対称に構成された２ビットを示す。
【００４３】
Ｓｉ基板１００１の主面領域にはＰウエルが選択的に形成され、このＰウエルの主面に周知の方法によってトランジスタ（ＭＩＳＦＥＴ）が形成されている。すなわち、Ｐウエルの表面に素子領域分離膜１００２が選択的に形成されている。この素子領域分離膜１００２によって区画されたＰウエル内には、ゲート酸化膜を介してワード線としてのポリシリコンゲート電極１００４が形成されている。このゲート電極１００４の側壁に設けられたスペーサ（図示せず）に対して自己整合されたソース・ドレインである半導体領域、すなわちＮ導電性の不純物拡散層１００３をＰウエル内に形成した。
【００４４】
上記ドレインである不純物拡散層１００３に接続するポリシリコン（プラグ）配線１００５を上記Ｐウエルの表面上に形成した。このポリシリコン配線１００５にビット線（ＢＬ）を形成し、さらに層間絶縁膜１００６をビット線が形成されたＰウエルの主面上に形成した。
【００４５】
次に、上記層間絶縁膜１００６に、上記ソースである純物拡散層の一部が露出するように、周知のフォトリソグラフィー法を用いて開口部を形成した。この開口部内に、トランジスタの不純物拡散層１００３とキャパシタを互いに電気的に接続するための導電性プラグ１００７を形成した。導電性プラグ１００７としては、ＣＶＤ法によって形成された窒化チタン／チタンシリサイド積層膜、または、窒化チタン／ポリシリコン積層膜などを用いることができる。
【００４６】
次に厚さ１００ｎｍの白金膜を直流スパッタ法を用いて形成した後、周知のフォトリソグラフィー法によって形成されたマスクパターンを用いて、上記白金膜をアルゴンスパッタ法で氏所定の形状に加工して、蓄積電極である白金下部電極１００８を形成した。
【００４７】
次に、ＢＳＴ膜１００９を形成した。この膜を製造する方法としては、バリウム、ストロンチウム、チタンのアルコレートまたは錯体を用いて酸素中で熱分解するＣＶＤ法が望ましい。バリウムジピバロイルメタネート（Ｂａ（ＤＰＭ）2）、ストロンチウムジピバロイルメタネート（Ｓｒ（ＤＰＭ）2）、チタンイソプロポキサイド（Ｔｉ（i-ＯＣ3Ｈ7）4）を用いたＣＶＤ法はさらに好ましい。
【００４８】
これら原料を保温容器に収納し、Ｂａ（ＤＰＭ）2、Ｓｒ（ＤＰＭ）2については、１５０℃〜２５０℃、Ｔｉ（i-ＯＣ3Ｈ7）4については３０℃〜６０℃に加熱して適当な蒸気圧を持たせ、アルゴンバブリングで反応炉に原料を輸送する。同時に反応炉に供給される酸素とともに、４００℃〜７００℃に加熱した基板上で原料を熱分解し、酸化させた。このＢＳＴ膜の膜厚は２０ｎｍとした。次に、プレート電極すなわち上部電極層１０１０として、鉛を添加した厚さ１００ｎｍの白金層を、ターゲットに用いたスパッタ法によって形成した。この場合、下部電極１００８間の溝のアスペクト比によっては、白金粒子に方向性を持たせるスパッタ法とエッチバック法が必要であった。なお、第１８図に示したように、本実施例による上部電極１０１０の構造は、各情報ビット毎に分割する必要はなく、複数ビットにわたってキャパシタを覆う構造にすることが可能である。このような構造にすることより、微細加工を、例えばＭＯＳトランジスタの制御ゲートのように、その世代における最小加工寸法にすることなく、緩い加工精度で行うことができた。
【００４９】
上記方法によってキャパシタを形成した後、テトラエトキシシラン（ＴＥＯＳ）を用いる周知のプラズマＣＶＤ法によって、厚さ２００ｎｍの層間絶縁膜１０１４を形成した。次に、周知のドライエッチングによって電気的接続孔１０１６を形成した後、周知の水素還元のブランケットタングステンＣＶＤ法により、電気的接続孔１０１６をタングステンで充填して接続プラグを形成した。この際、基板温度は４００℃、圧力は０．５Ｔｏｒｒ、原料ガスは６弗化タングステンと水素とし、約３０秒間タングステンの堆積を行なった。不純物が添加されていない白金を上部電極として用いた場合、このＣＶＤによって絶縁耐圧の劣化が起った。
【００５０】
タングステン接続プラグを形成した後、平坦化工程を経て、窒化チタンとアルミニウムの積層配線１０１７を形成し、さらに、層間絶縁膜１０１８を形成した。配線層を設ける場合にも、本実施例におけるキャパシタ形成後の配線工程を適用できる。また、配線工程後に４００℃、３０分の水素熱処理を行なった場合も、従来の電極では、キャパシタの耐圧劣化が著しかった。しかし本実施例によれば、上記ＣＶＤ工程や配線工程後の水素熱処理工程での耐圧劣化はなく、上部電極形成直後の特性を保持することができた。最終的なキャパシタの静電容量は、９０ｆＦ／μｍ2であり、１０-8Ａ／ｃｍ2で定義した絶縁性の臨界電圧は、１.２Ｖであった。
（実施例６）
第１９図は、高強誘電体としてＰＺＴを用いた不揮発動作モードを持つＤＲＡＭの例である。
【００５１】
本実施例において、層間絶縁膜１００６の形成工程までは、前記実施例６に示したＢＳＴ-ＤＲＡＭの場合と同様な方法により達成される。
【００５２】
次に、下部電極１１０２と導電性プラグ１００７の間の反応防止層１１０１として、厚さ５０ｎｍの窒化チタン膜を反応性スパッ法によって形成した。次に、下部電極１１０２となる厚さ１５０ｎｍの白金膜を直流スパッタ法によって形成した後、ＰＺＴ膜１１０３を形成した。ＰＺＴ膜の形成には、スパッタ法、ゾルゲル法、反応性蒸着法、ＣＶＤ法を用いることができる。ＶＤ法としては、鉛、ジルコニウム、チタンのアルコレートまたは錯体を用いて、酸素中で熱分解する方法により、好ましい結果が得られる。しかし、鉛ジピバロイルメタネート（Ｐｂ（ＤＰＭ）2）、ジルコニウムジピバロイルメタネート（Ｚｒ（ＤＰＭ）4）、チタンイソプロポキサイド（Ｔｉ（ｉ−ＯＣ3Ｈ7）4）を用いる方法を用いれば、さらに好ましい結果が得られる。これらの原料を保温容器に収納し、Ｐｂ（ＤＰＭ）2については１００℃〜１５０℃、Ｚｒ（ＤＰＭ）4については１５０℃〜２００℃、Ｔｉ（ｉ−ＯＣ3Ｈ7）4については３０℃〜６０℃に加熱して適当な蒸気圧を持たせ、アルゴンバブリングで反応炉に原料を輸送する。同時に反応炉に供給する酸素とともに、５００℃〜７００℃に加熱した基板上で原料を熱分解、酸化させた。このＰＺＴ膜の膜厚は４０ｎｍとした。
【００５３】
次に、上部電極層１１０４となる厚さ１００ｎｍの鉛添加白金膜を直流スパッタ法で形成し、さらに厚さ１００ｎｍのタングステン層１１０５を形成した後、周知のフォトリソグラフィー技術によリキャパシタ領域のパターンを形成し、さらにドライエッチングを行って、キャパシタを各ビット毎に分割した。つぎに、周知のテトラエトキシシラン（ＴＥＯＳ）のオゾン雰囲気熱分解によりキャパシタ保護膜１１０７を形成、エッチバックし、さらに周知なフォトリソグラフィー技術により、キャパシタに対する電気的接続孔を開口した。この上部に、電気的接続孔を埋め込みながらスパッタ法によりタングステン層１１０６を形成した。
【００５４】
以上の工程によって本実施例のキャパシタ部が完成した。キャパシタ形成後の配線工程はＢＳＴ-ＤＲＡＭと同様であるが、不純物を添加しない白金を用いた場合は、タングステン接続プラグ１０１６の形成時に上部電極１１０４とＰＺＴ膜１１０３の界面で剥離が多発し、実用にならなかったのに対して、本実施例では剥離が起きず、残留分極の劣化も防止された。最終的な残留分極は、電源電圧３Ｖ動作時で１０μＣ／ｃｍ2であり、非残留分極成分は、２０μＣ／ｃｍ2であった。
【００５５】
本発明は、例えばダイナミック・ランダム・アクセス・メモリ等、蓄積容量部
を有する各種半導体記憶装置に用いられる。
【図面の簡単な説明】
【００５６】
【図１】第１図は本発明の効果を示す図である。
【図２】第２図は本発明の効果を示す図である。
【図３】第３図は本発明の効果を示す図である。
【図４】第４図は本発明の効果を示す図である。
【図５】第５図は本発明の実施例１を示す工程図である。
【図６】第６図は本発明の実施例１を示す工程図である。
【図７】第７図は本発明の実施例１を示す工程図である。
【図８】第８図は本発明の実施例１を示す工程図である。
【図９】第９図は本発明の実施例１を示す工程図である。
【図１０】第１０図は本発明の実施例１を示す工程図である。
【図１１】第１１図は本発明の効果を示す図である。
【図１２】第１２図は本発明の実施例１を示す平面図である。
【図１３】第１３図は本発明の実施例２を示す断面図である。
【図１４】第１４図は本発明の実施例３を示す断面図である。
【図１５】第１５図は本発明の効果を示す図である。
【図１６】第１６図は本発明の実施例４を示す断面図である。
【図１７】第１７図は本発明の効果を示す図である。
【図１８】第１８図は本発明の実施例５を示す断面図である。
【図１９】第１９図は本発明の実施例６を示す断面図である。
【図２０】第２０図はＰｔ／ＰＺＴのＰｂ４ｆＸＰスペクトルのアニールによる変化を示す特性図である。
【符号の説明】
【００５７】
２１：半導体基板、２２：素子間分離絶縁膜、２３：ゲート酸化膜、２４：ゲート電極（ワード線）２５：ｎ型不純物、２６：ｎ型不純物、２７：層間絶縁物、２８：ＳｉＯ２膜、２９：Ｓｉ３Ｎ４膜、３１：多結晶シリコン、４１：絶縁膜、４２：ビット線、４３：ＳｉＯ２膜、４４：サイドウオールスペーサ、５１：絶縁膜、５２：埋め込み用非晶質シリコン膜、６１：ＴｉＮ膜、６４：プレート電極、７１：層間絶縁物、７２：プラグ、７４：下部電極、７５：チタン酸ジルコン酸鉛膜、７６：上部電極、１０１：支持金属、１０２：下部電極、１０３：高強誘電体薄膜、１０４：白金層、３０１：高強誘電体薄膜、３０２：鉛添加白金膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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