(57)【要約】【課題】回路素子を増やすことなく、しかも製造プロセスの変動の影響を受けにくい短絡電流を得ることができる過電流保護回路を備えた定電圧回路を得る。【解決手段】出力電流ｉｏが増加して、過電流保護回路４による過電流保護動作が行われると、抵抗Ｒ４の電圧降下が大きくなり、検出電圧Ｖ３は、第２分圧電圧Ｖ２に前記入力オフセット電圧Ｖｏｆｓを加えた電圧以上になる。この状態になると、ＮＭＯＳトランジスタＭ５はオンし、ＮＭＯＳトランジスタＭ６はオフする。ＮＭＯＳトランジスタＭ５がオンするとＮＭＯＳトランジスタＭ５のドレイン電圧は低下し、ＰＭＯＳトランジスタＭ７のゲート電圧を低下させるためＰＭＯＳトランジスタＭ７がオンし、出力トランジスタＭ１のゲート電圧を上昇させて、出力電流ｉｏを減少させるようにした。【選択図】図１
2007249523.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準電圧と、出力端子の電圧に比例した電圧との差を増幅する誤差増幅回路の出力信号に応じた電流を入力端子から前記出力端子に出力する出力トランジスタの出力電流が所定値以上になると、前記出力端子の電圧を減少させながら該出力トランジスタの出力電流を減少させるフの字特性を有した過電流保護回路を備え、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路において、
前記過電流保護回路は、
制御電極に入力された信号に応じて前記出力トランジスタの制御電極の電圧を制御する制御トランジスタと、
前記出力端子の電圧に比例した電圧と、前記出力トランジスタから出力された出力電流に比例した電流を変換した電圧に所定のオフセット電圧を加算した電圧とが同じ電圧になるように該制御トランジスタの動作制御を行う差動増幅回路と、
を備え、
前記差動増幅回路の差動対をなす第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、ゲートにドープする不純物の型及び／又は該不純物の濃度が異なり、各しきい値電圧が異なるように形成されることを特徴とする定電圧回路。
【請求項２】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、一方が高濃度ｎ型ゲートを有し、他方が高濃度ｐ型ゲートを有することを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、一方が高濃度ｎ型ゲートを有し、他方が低濃度ｎ型ゲートを有することを特徴とする請求項１記載の定電圧回路。
【請求項４】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、一方が高濃度ｎ型ゲートを有し、他方が不純物を含まないゲートを有することを特徴とする請求項１記載の定電圧回路。
【請求項５】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、同一半導体基板上に形成され及び／又はチャネルドープの不純物濃度が等しくなるように形成されることを特徴とする請求項２、３又は４記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路を有する定電圧回路に関し、特にフの字特性を備えた過電流保護回路を有する定電圧回路に関する。
【背景技術】
【０００２】
図５は、従来の定電圧回路の例を示した回路図であり、図６は、図５における出力電圧Ｖｏ−出力電流ｉｏ特性の例を示した図である。
図５において、出力電流ｉｏが小さく、過電流保護が作動していない場合は、抵抗Ｒ１０４の電圧降下は小さく、出力電流検出回路１１１の出力電圧Ｖ１０３は、ＮＭＯＳトランジスタＭ１０６のゲート電圧Ｖ１０２に、ＮＭＯＳトランジスタＭ１０８のゲート−ソース間電圧Ｖｇｓ１０８を加えた電圧より小さい。この状態ではＮＭＯＳトランジスタＭ１０５はオフしており、ＮＭＯＳトランジスタＭ１０５のドレインはハイレベルになり、ＰＭＯＳトランジスタＭ１０７はオフして出力トランジスタＭ１０１に対して影響を与えることはない。このため、定電圧回路１００の出力電圧Ｖｏは図６の区間Ａで示すように所定の定格電圧を出力している。
【０００３】
次に、出力電流ｉｏが増加して、過電流保護が作動する場合は、抵抗Ｒ１０４の電圧降下が大きくなり、出力電流検出回路１１１の出力電圧Ｖ１０３は、ＮＭＯＳトランジスタＭ１０６のゲート電圧Ｖ１０２に、ＮＭＯＳトランジスタＭ１０８のゲート−ソース間電圧Ｖｇｓ１０８を加えた電圧以上になる。この状態になると、ＮＭＯＳトランジスタＭ１０５はオンし、ＮＭＯＳトランジスタＭ１０６はオフする。ＮＭＯＳトランジスタＭ１０５がオンするとＮＭＯＳトランジスタＭ１０５のドレイン電圧は低下し、ＰＭＯＳトランジスタＭ１０７のゲート電圧を低下させるためＰＭＯＳトランジスタＭ１０７がオンし、出力トランジスタＭ１０１のゲート電圧を上昇させて、出力電流ｉｏを減少させる。
【０００４】
出力電流ｉｏが減少すると、出力電圧Ｖｏも低下する。ＮＭＯＳトランジスタＭ１０６のゲート電圧Ｖ１０２は出力電圧Ｖｏに比例して低下することから、より小さい出力電流ｉｏでも過電流保護が働くようになり、図６の区間Ｂで示すように出力電圧Ｖｏと出力電流ｉｏが共に減少する。
出力端子ＯＵＴが接地電圧になった場合、ＮＭＯＳトランジスタＭ１０６のゲート電圧は０Ｖになるが、ＮＭＯＳトランジスタＭ１０５のゲート電圧は、ＮＭＯＳトランジスタＭ１０８のゲート−ソース間電圧Ｖｇｓ１０８になるため、抵抗Ｒ１０４には、Ｖｇｓ１０８／（抵抗Ｒ１０４の抵抗値）の電流が流れる。このため、出力電流ｉｏは０にならず、図６に示すように短絡電流ｉｍｉｎが流れる。
出力電圧Ｖｏが０Ｖになる短絡時の出力電流ｉｏを図６の１点鎖線で示すように０アンペアにしてしまうと、該短絡状態が解除された場合に出力電圧Ｖｏが立ち上がらなくなることから、フの字特性の過電流保護回路では一般的に短絡電流ｉｍｉｎを流すようにしている。
【特許文献１】特開２００２−２３８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図５のような、ＮＭＯＳトランジスタＭ１０８を追加して、差動増幅回路１０３の入力端にオフセット電圧を発生させる方法は、ＮＭＯＳトランジスタＭ１０８を追加した分だけ回路面積が増加する。また、ＮＭＯＳトランジスタＭ１０８のしきい値電圧は製造プロセスにより変動することから、前記オフセット電圧のバラツキが大きいという問題があった。前記オフセット電圧が大きくばらつく場合は、短絡電流ｉｍｉｎを所定の電流値範囲に収めるために、抵抗Ｒ１０４の値をトリミングする等の調整が必要であった。
【０００６】
本発明は、回路素子を増やすことなく、しかも製造プロセスの変動の影響を受けにくい短絡電流を得ることができる過電流保護回路を備えた定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る定電圧回路は、所定の基準電圧と、出力端子の電圧に比例した電圧との差を増幅する誤差増幅回路の出力信号に応じた電流を入力端子から前記出力端子に出力する出力トランジスタの出力電流が所定値以上になると、前記出力端子の電圧を減少させながら該出力トランジスタの出力電流を減少させるフの字特性を有した過電流保護回路を備え、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路において、
前記過電流保護回路は、
制御電極に入力された信号に応じて前記出力トランジスタの制御電極の電圧を制御する制御トランジスタと、
前記出力端子の電圧に比例した電圧と、前記出力トランジスタから出力された出力電流に比例した電流を変換した電圧に所定のオフセット電圧を加算した電圧とが同じ電圧になるように該制御トランジスタの動作制御を行う差動増幅回路と、
を備え、
前記差動増幅回路の差動対をなす第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、ゲートにドープする不純物の型及び／又は該不純物の濃度が異なり、各しきい値電圧が異なるように形成されるものである。
【０００８】
具体的には、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、一方が高濃度ｎ型ゲートを有し、他方が高濃度ｐ型ゲートを有するようにした。
【０００９】
また、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、一方が高濃度ｎ型ゲートを有し、他方が低濃度ｎ型ゲートを有するようにしてもよい。
【００１０】
また、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、一方が高濃度ｎ型ゲートを有し、他方が不純物を含まないゲートを有するようにしてもよい。
【００１１】
また、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、同一半導体基板上に形成され及び／又はチャネルドープの不純物濃度が等しくなるように形成されるようにした。
【発明の効果】
【００１２】
本発明の定電圧回路によれば、過電流保護回路における差動増幅回路の入力トランジスタをチャネルドープが等しい同じ半導体基板上に形成すると共に、差動増幅回路の入力オフセット電圧を各入力端に使用するそれぞれのＭＯＳトランジスタのしきい値電圧の差とし、該電圧差を前記各ＭＯＳトランジスタにおけるゲート導電型の違いで作り出すようにした。このことから、製造プロセスの影響でＭＯＳトランジスタのしきい値電圧がばらついても、差動増幅回路の入力オフセット電圧の変動を抑えることができ、フの字特性をなす過電流保護動作時の短絡電流の設定精度を向上させることができる。
【００１３】
また、差動増幅回路の各入力端に使用するそれぞれのＭＯＳトランジスタのゲートを異なる導電型にすることで、該各ＭＯＳトランジスタが異なるしきい値電圧を有するようにしたことから、回路素子を増やすことなく差動増幅回路の入力にオフセット電圧を発生させることができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成して出力端子ＯＵＴから出力電圧Ｖｏとして負荷１０に出力する。
定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、誤差増幅回路３と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧検出用抵抗Ｒ１〜Ｒ３と、出力端子ＯＵＴから出力される出力電流ｉｏが所定値以上になると、出力電圧Ｖｏを低下させながら出力電流ｉｏを低下させるフの字特性を有する過電流保護回路４とを備えている。
【００１５】
過電流保護回路４は、出力電流ｉｏの検出を行う出力電流検出回路１１と、差動増幅回路１２と、ＰＭＯＳトランジスタＭ７とを備えている。出力電流検出回路１１は、ＰＭＯＳトランジスタＭ２と抵抗Ｒ４とで構成され、差動増幅回路１２は、ＰＭＯＳトランジスタＭ３，Ｍ４、ＮＭＯＳトランジスタＭ５，Ｍ６及び定電流源１５で構成されている。なお、ＰＭＯＳトランジスタＭ７は制御トランジスタをなし、ＮＭＯＳトランジスタＭ５は第１ＭＯＳトランジスタを、ＮＭＯＳトランジスタＭ６は第２トランジスタをそれぞれなす。
入力端子ＩＮと出力端子ＯＵＴとの間には出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１〜Ｒ３が直列に接続されている。抵抗Ｒ２とＲ３との接続部からは、出力電圧Ｖｏを分圧した第１分圧電圧Ｖ１が出力され、該第１分圧電圧Ｖ１は誤差増幅回路３の非反転入力端に入力されている。誤差増幅回路３の反転入力端には基準電圧Ｖｒｅｆが入力されており、誤差増幅回路３の出力端は、出力トランジスタＭ１のゲートに接続されている。
【００１６】
また、出力電流検出回路１１において、入力電圧Ｖｉｎと接地電圧との間には、ＰＭＯＳトランジスタＭ２と抵抗Ｒ４が直列に接続され、ＰＭＯＳトランジスタＭ２のゲートは誤差増幅回路３の出力端に接続されている。
差動増幅回路１２において、ＮＭＯＳトランジスタＭ５及びＭ６は、差動対をなしており、各ソースが接続され該接続部と接地電圧との間に定電流源１５が接続されている。また、ＰＭＯＳトランジスタＭ３及びＭ４は、カレントミラー回路を形成しており、差動対をなすＮＭＯＳトランジスタＭ５及びＭ６の負荷をなしている。ＰＭＯＳトランジスタＭ３及びＭ４の各ソースは入力電圧Ｖｉｎにそれぞれ接続され、ＰＭＯＳトランジスタＭ３及びＭ４の各ゲートは接続されてＰＭＯＳトランジスタＭ４のドレインに接続されている。
【００１７】
ＰＭＯＳトランジスタＭ３のドレインはＮＭＯＳトランジスタＭ５のドレインに接続されると共に、ＰＭＯＳトランジスタＭ４のドレインはＮＭＯＳトランジスタＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ５のドレインは、差動増幅回路１２の出力端をなし、ＰＭＯＳトランジスタＭ７のゲートに接続されている。ＮＭＯＳトランジスタＭ５のゲートは、差動増幅回路１２の非反転入力端をなし、ＰＭＯＳトランジスタＭ２と抵抗Ｒ４との接続部に接続されている。ＮＭＯＳトランジスタＭ６のゲートは、差動増幅回路１２の反転入力端をなし、抵抗Ｒ１と抵抗Ｒ２との接続部に接続され、出力電圧Ｖｏを分圧した第２分圧電圧Ｖ２が入力されている。また、入力電圧Ｖｉｎと出力トランジスタＭ１のゲートとの間にＰＭＯＳトランジスタＭ７が接続されている。
【００１８】
このような構成において、ＰＭＯＳトランジスタＭ２からは出力電流ｉｏに比例した電流が出力され、該比例電流は抵抗Ｒ４で電圧に変換され、検出電圧Ｖ３としてＮＭＯＳトランジスタＭ５のゲートに入力される。ＮＭＯＳトランジスタＭ５とＭ６はしきい値電圧が異なるように形成されており、該しきい値電圧の電圧差は、差動増幅回路１２の入力オフセット電圧Ｖｏｆｓになる。
出力電流ｉｏが小さく、過電流保護回路４による過電流保護動作が行われていない場合は、抵抗Ｒ４の電圧降下は小さく、出力電流検出回路１１から出力される検出電圧Ｖ３は、ＮＭＯＳトランジスタＭ６のゲート電圧である第２分圧電圧Ｖ２に前記入力オフセット電圧Ｖｏｆｓを加えた電圧よりも小さい。この状態ではＮＭＯＳトランジスタＭ５はオフしており、ＮＭＯＳトランジスタＭ５のドレインはハイレベルになり、ＰＭＯＳトランジスタＭ７はオフして出力トランジスタＭ１に対して影響を与えることはない。このため、定電圧回路１の出力電圧Ｖｏは所定の定格電圧を出力している。
【００１９】
次に、出力電流ｉｏが増加して、過電流保護回路４による過電流保護動作が行われると、抵抗Ｒ４の電圧降下が大きくなり、検出電圧Ｖ３は、第２分圧電圧Ｖ２に前記入力オフセット電圧Ｖｏｆｓを加えた電圧以上になる。この状態になると、ＮＭＯＳトランジスタＭ５はオンし、ＮＭＯＳトランジスタＭ６はオフする。ＮＭＯＳトランジスタＭ５がオンするとＮＭＯＳトランジスタＭ５のドレイン電圧は低下し、ＰＭＯＳトランジスタＭ７のゲート電圧を低下させるためＰＭＯＳトランジスタＭ７がオンし、出力トランジスタＭ１のゲート電圧を上昇させて、出力電流ｉｏを減少させる。
【００２０】
出力電流ｉｏが減少すると、出力電圧Ｖｏも低下する。第２分圧電圧Ｖ２、すなわちＮＭＯＳトランジスタＭ６のゲート電圧は出力電圧Ｖｏに比例して低下することから、より小さい出力電流ｉｏでも過電流保護回路４による過電流保護動作が行われるようになり、出力電圧Ｖｏと出力電流ｉｏが共に減少する。
出力端子ＯＵＴがショートして接地電圧になった場合、ＮＭＯＳトランジスタＭ６のゲート電圧は０Ｖになるが、ＮＭＯＳトランジスタＭ５のゲート電圧は、前記入力オフセット電圧Ｖｏｆｓになるため、抵抗Ｒ４には、Ｖｏｆｓ／（抵抗Ｒ４の抵抗値）の電流が流れる。このため、出力電流ｉｏは、０にならず短絡電流ｉｍｉｎになる。
【００２１】
ここで、ゲートに高濃度のｎ型不純物がドープされたしきい値電圧が負電圧であるディプレッション型のＮＭＯＳトランジスタと、ゲート絶縁膜を含むゲート絶縁膜より基板側の形状寸法と不純物濃度の分布で決定される素子構造が同一であり、ゲートに高濃度のｐ型不純物がドープされたＮＭＯＳトランジスタは、しきい値電圧が正電圧であるエンハンスメント型のＮＭＯＳトランジスタになる。
【００２２】
ＮＭＯＳトランジスタＭ５が、高濃度ｐ型ゲートを有するＭＯＳトランジスタをなし、ＮＭＯＳトランジスタＭ６が、高濃度ｎ型ゲートを有するＭＯＳトランジスタをなすようにそれぞれ形成した場合について説明する。
差動増幅回路１２の入力オフセット電圧は、両入力トランジスタのしきい値電圧の差であるから、ＮＭＯＳトランジスタＭ５のしきい値電圧をＶｔｈ５とし、ＮＭＯＳトランジスタＭ６のしきい値電圧をＶｔｈ６とすると、入力オフセット電圧Ｖｏｆｓは、Ｖｏｆｓ＝Ｖｔｈ５−Ｖｔｈ６になる。例えば、しきい値Ｖｔｈ５を０.６Ｖ、しきい値電圧Ｖｔｈ６を−０.４Ｖとすると、入力オフセット電圧Ｖｏｆｓは、０.６Ｖ−（−０.４Ｖ）＝１Ｖになる。
【００２３】
次に、ＮＭＯＳトランジスタＭ５が、低濃度ｐ型ゲートを有するＭＯＳトランジスタをなし、ＮＭＯＳトランジスタＭ６が、高濃度ｎ型ゲートを有するＭＯＳトランジスタをなすようにそれぞれ形成した場合について説明する。
ＮＭＯＳトランジスタＭ６に高濃度ｎ型ゲートを有するＭＯＳトランジスタを使用しているため、しきい値電圧Ｖｔｈ６は負電圧になる。ＮＭＯＳトランジスタＭ５は低濃度ｎ型ゲートを有するＭＯＳトランジスタであることから、しきい値電圧Ｖｔｈ５は低い負電圧になる。このため、ＮＭＯＳトランジスタＭ５とＭ６でしきい値電圧に差が生じ、入力オフセット電圧Ｖｏｆｓを生成することができる。
【００２４】
次に、ＮＭＯＳトランジスタＭ５が、不純物を含まないゲートを有するＭＯＳトランジスタをなし、ＮＭＯＳトランジスタＭ６が、高濃度ｎ型ゲートを有するＭＯＳトランジスタをなすようにそれぞれ形成した場合について説明する。
ＮＭＯＳトランジスタＭ６に高濃度ｎ型ゲートを有するＭＯＳトランジスタを使用しているため、しきい値電圧Ｖｔｈ６は負電圧になる。ＮＭＯＳトランジスタＭ５は不純物を含まないゲートを有するＭＯＳトランジスタであることから、しきい値電圧Ｖｔｈ５は０Ｖに近い正電圧になる。このため、ＮＭＯＳトランジスタＭ５とＭ６でしきい値電圧に差が生じ、入力オフセット電圧Ｖｏｆｓを生成することができる。
【００２５】
図２は、高濃度ｎ型ゲートを有するＮＭＯＳトランジスタの構造例を示した断面図である。
図２において、２０はｐ型半導体基板、２１はソース、２２はドレイン、２４は酸化膜であり、２５は基板の不純物濃度とは逆導電型の不純物が打ち込まれて形成されるチャネルである。
ｐ型半導体基板２０上のソース２１とドレイン２２の位置にｎ＋層を拡散し、それぞれソース電極Ｓとドレイン電極Ｄが形成されている。チャネル領域は酸化膜２４で覆い、その上に高濃度ｎ型ゲート２３を形成する。このゲートにゲート電極Ｇが形成されている。
高濃度ｎ型ゲート２３を形成したＭＯＳトランジスタではゲートにバイアス電圧を印加しない状態でも、チャネル２５が形成される。該チャネル２５は、ｎ型半導体として振舞うことから、ゲートＧの電圧が０Ｖでもドレイン電流が流れ、しきい値Ｖｔｈは負電圧になる。すなわち、ディプレッション型のＮＭＯＳトランジスになる。
【００２６】
次に、図３は、高濃度ｐ型ゲートを有するＮＭＯＳトランジスタの構造例を示した断面図である。なお、図３では、図２と同じもの又は同様のものは同じ符号で示している。
図３において、ゲート２３を高濃度ｐ型で形成したＭＯＳトランジスタでは、正の高いバイアス電圧を印加しないと、チャネル２５が形成されないため、しきい値電圧が高い正電圧のエンハンスメント型のＮＭＯＳトランジスになる。
【００２７】
図４は、不純物を含まないゲートを有するＮＭＯＳトランジスタの構造例を示した断面図である。なお、図４では、図２と同じもの又は同様のものは同じ符号で示している。
図４において、不純物を含まないゲート２３を形成したＭＯＳトランジスタでは、０Ｖバイアス電圧時に形成されるチャネル２５はわずかなため、しきい値電圧は０Ｖに近い正電圧になる。
【００２８】
ＭＯＳトランジスタのしきい値電圧は、拡散時のチャネルドープ量によってばらつきが生じる。しかし、エンハンスメント型のＮＭＯＳトランジスタとディプレッション型のＮＭＯＳトランジスタを同一半導体基板にチャネルドープ量を等しくして形成した場合は、両型の各ＭＯＳトランジスタのしきい値電圧が並行して変動するため、両型の各ＭＯＳトランジスタのしきい値電圧の電圧差は変わらない。例えば、エンハンスメント型のＮＭＯＳトランジスタのしきい値電圧が０.６Ｖから０.７Ｖに、ディプレッション型のＮＭＯＳトランジスのしきい値電圧が−０.４Ｖから−０.３Ｖに変化しても、その差はそれぞれ１Ｖである。すなわち、プロセス変動によって差動増幅回路１２の入力段をなすＭＯＳトランジスタのしきい値電圧が変動しても、差動増幅回路１２の入力オフセット電圧Ｖｏｆｓは変動しないため、安定した短絡電流ｉｍｉｎを確保することができる。
【００２９】
また、ゲートにドープする不純物濃度が高くなると、多少製造プロセスが変動しても、ＮＭＯＳトランジスタのしきい値電圧の変動は小さくなることから、より正確なオフセット電圧を得ることができる。更に、ドープする不純物の濃度を変えることで、ＮＭＯＳトランジスタのしきい値電圧を調整することができ、所望のオフセット電圧Ｖｏｆｓを生成することができる。このように、ゲート２３にドープする不純物濃度の違いによってＭＯＳトランジスタのしきい値電圧が変化することから、必要な短絡電流に合わせて、任意のオフセット電圧を生成することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
【図２】高濃度ｎ型ゲートを有するＮＭＯＳトランジスタの構造例を示した断面図である。
【図３】高濃度ｐ型ゲートを有するＮＭＯＳトランジスタの他の構造例を示した断面図である。
【図４】不純物を含まないゲートを有するＮＭＯＳトランジスタの他の構造例を示した断面図である。
【図５】従来の定電圧回路の例を示した回路図である。
【図６】図５における出力電圧Ｖｏ−出力電流ｉｏ特性の例を示した図である。
【符号の説明】
【００３１】
１  定電圧回路
２  基準電圧発生回路
３  誤差増幅回路
４  過電流保護回路
１０  負荷
１１  出力電流検出回路
１２  差動増幅回路
Ｍ１  出力トランジスタ
Ｍ７  ＰＭＯＳトランジスタ
Ｒ１〜Ｒ３  抵抗
【図１】
2007249523.tif 000003
【図２】
2007249523.tif 000004
【図３】
2007249523.tif 000005
【図４】
2007249523.tif 000006
【図５】
2007249523.tif 000007
【図６】
2007249523.tif 000008