(57)【要約】【課題】抵抗素子においてパターン加工ばらつきが完全に相殺し、さらに膜厚ばらつきによる抵抗値ばらつきも低減する。【解決手段】半導体基板１００上に形成された第１のシリコン酸化膜１０１上に、パターニングされた第１の多結晶シリコン１０２が形成され、表面を第２のシリコン酸化膜１０３により覆われている。第１の多結晶シリコン１０２に第２のシリコン酸化膜１０３を介して挟まれた領域に、自己整合的に第２の多結晶シリコン１０４が形成されている。隣接する第１の多結晶シリコン１０２と第２の多結晶シリコン１０４はそれぞれコンタクトホール１０５を介して並列接続となるように配線層１０６に接続されている。並列接続されている組をひとつの抵抗素子として用いることにより、パターン加工ばらつきが完全に相殺し、さらに膜厚ばらつきによる抵抗値ばらつきも低減できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の導電膜パターンおよび前記第１の導電膜パターンにより画定された第２の導電膜パターンが絶縁膜を介して形成され、前記第１の導電膜パターンと前記第２の導電膜パターンが並列接続されて抵抗素子を構成していることを特徴とする半導体装置。
【請求項２】
前記第１の導電膜パターンおよび前記第２の導電膜パターンが多結晶シリコンにより形成されている請求項１記載の半導体装置。
【請求項３】
前記第２の導電膜パターンが、前記第１の導電膜パターンで挟まれた領域に絶縁膜で絶縁され、埋め込まれて形成されている請求項１または２記載の半導体装置。
【請求項４】
前記絶縁膜が、前記第１の導電膜パターンの側壁にサイドウォール形状に形成されている請求項３記載の半導体装置。
【請求項５】
半導体基板上に、第１の導電膜を堆積する工程(ａ)と、前記第１の導電膜をパターニングして第１の導電膜パターンを形成する工程(ｂ)と、少なくとも前記第１の導電膜パターンの側壁部に絶縁膜を形成する工程(ｃ)と、前記絶縁膜を形成した前記半導体基板上に、第２の導電膜を堆積する工程(ｄ)と、前記第１の導電膜パターン上に堆積した前記第２の導電膜を選択的に除去し、前記第１の導電膜パターン間に第２の導電膜パターンを埋め込むように形成する工程(ｅ)と、前記第１の導電膜パターンと前記第２の導電膜パターンを配線層により並列に連結して抵抗素子を構成する工程(ｆ)とを含む半導体装置の製造方法。
【請求項６】
前記第１の導電膜および前記第２の導電膜がＣＶＤ法により形成した多結晶シリコンであることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程(ｅ)の後に前記第１の導電膜パターンおよび前記第２の導電膜パターンにイオン注入法により同時に不純物を導入することを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記工程(ｅ)において、前記第２の導電膜の除去をエッチバック法により行い、前記第１の導電膜パターンの膜厚に応じて前記第２の導電膜のエッチング時間を調整することを特徴とする請求項５，６または７記載の半導体装置の製造方法。
【請求項９】
前記工程(ｃ)において、前記絶縁膜の膜厚を前記第１の導電膜パターンの膜厚に応じて調整することを特徴とする請求項５，６または７記載の半導体装置の製造方法。
【請求項１０】
前記工程(ｃ)において前記絶縁膜を形成する際、ＣＶＤ法により前記第１の導電膜パターン上に堆積した絶縁膜をエッチバックし、前記第１の導電膜パターンの側壁に前記第１の導電膜パターンの膜厚に応じた幅のサイドウォール状に形成することを特徴する請求項５，６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を備えた半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置における抵抗素子は、半導体基板に形成された拡散層を抵抗体としたものや、半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンを抵抗体としたものが一般的である。図１１は多結晶シリコンパターンを抵抗体とした一般的な抵抗素子を示している。半導体基板上に形成した第１の絶縁膜４００上に多結晶シリコンからなる抵抗体４０１を形成し、コンタクトホール４０２を介して配線層４０３に接続されている。抵抗体となる多結晶シリコン４０１はＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法により多結晶シリコンを堆積させ、イオン注入等により不純物を導入した後、パターニングすることにより形成される。上記のような従来の抵抗素子では、パターン加工によるばらつきや、拡散層を抵抗体とした場合はその拡散層の深さ、多結晶シリコンパターンを抵抗体とした場合はその膜厚のばらつきから抵抗値のばらつきが生じる。
【０００３】
パターン加工のばらつきによる抵抗値のばらつきを抑えた抵抗素子として、ＭＯＳトランジスタのゲート電極とゲート電極をマスクとして自己整合的に形成されるソース/ドレインのそれぞれのシリサイド層を抵抗体として使用し、直列に連結させた構造が提案されている(例えば、特許文献１参照)。
【０００４】
図１２、１３はその断面図及び平面図を示している。半導体基板５００上にＬＯＣＯＳ(Loacal Oｘidation of Silicon)法により酸化膜５０１を形成する。ゲート酸化膜５０２を形成した後、多結晶シリコン５０３を堆積する。そして、リソグラフィー工程及びエッチング工程を経て、多結晶シリコン５０３をパターンニングする。次に、Ｔｉ、Ｃｏ、Ｗなどの金属を堆積し、熱処理を施すことにより、多結晶シリコン５０３の表面にシリサイド層５０４を形成し、半導体基板５００の露出部分には多結晶シリコン５０３をマスクとして自己整合的にシリサイド層５０５を形成する。層間膜を堆積し、多結晶シリコン５０３表面のシリサイド層５０４の両端部と、それに隣接した半導体基板上５００のシリサイド層５０５にそれぞれコンタクトホール５０６，５０７を形成し、多結晶シリコン５０３表面のシリサイド層５０４と半導体基板上５００のシリサイド層５０５とが直列につながるように配線層５０８に接続されている。
【０００５】
図１４は図１１に示す一般的な多結晶シリコンを用いた抵抗素子と図１３に示す抵抗素子のパターン加工ばらつきに対する抵抗値の理論計算結果を図示したものである。横軸はパターン加工ばらつき、縦軸は抵抗値を表す。計算では抵抗体となる膜のシート抵抗は５Ω/□、パターン寸法は幅Ｗ＝１μｍ、長さＬ＝１００μｍとし、抵抗体を１０本ずつ直列に連結した抵抗素子とした。図１１に示す一般的な多結晶シリコンを用いた抵抗素子の抵抗値はパターンの幅に反比例するためパターン加工ばらつきの変化に対して抵抗値の変化が大きい。図１３に示す抵抗素子の抵抗値は半導体基板５００上のシリサイド層パターン５０５の形成を、多結晶シリコンパターン５０３をマスクとして自己整合的にシリサイド化することにより実行しているので、多結晶シリコンパターン５０３でその幅が広くなるようにずれた場合、半導体基板５００上のシリサイド層パターン５０５では逆に狭くなるように作用する。これを計算式で表すとパターン加工ばらつきをｘμｍとすると抵抗値f(ｘ)は
f(ｘ)＝5×100/(1＋ｘ)×5＋5×100/(1−ｘ)×5＝5000/{(1＋ｘ)(1−ｘ)}
となる。このように多結晶シリコン５０３表面のシリサイド層５０４と半導体基板５００上のシリサイド層パターン５０５とでパターン加工ばらつきが逆方向に作用することにより、直列抵抗とした場合の抵抗値のばらつきを抑える構造になっている。
【特許文献１】特開２０００−１５０７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような従来の半導体装置では、上記の計算式からもわかるようにパターン加工ばらつきが完全に相殺される構造とはなっていない。また、計算式ではシート抵抗を一定と仮定しているが、多結晶シリコン５０３表面のサリサイド層５０４及び半導体基板５０５上のシリサイド層５０５の膜厚ばらつきや、それぞれのサリサイド層５０４、５０５の下部の領域が並列接続されている寄生抵抗となるためにより、シート抵抗値にばらつきが生じる。
【０００７】
さらに、サリサイド層を抵抗体として使用するためシート抵抗がたとえば５Ω/□と低いためパターンを大きくする必要がある。
【０００８】
したがって、本発明の目的は、上記の課題に鑑みて、本発明は抵抗素子においてパターン加工ばらつきが完全に相殺される半導体装置及びその製造方法を提供し、さらに、パターン加工ばらつきだけでなく、膜厚ばらつきによる抵抗値ばらつきも低減する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の請求項１記載の半導体装置は、半導体基板上に第１の導電膜パターンおよび第１の導電膜パターンにより画定された第２の導電膜パターンが絶縁膜を介して形成され、第１の導電膜パターンと第２の導電膜パターンが並列接続されて抵抗素子を構成している。
【００１０】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、第１の導電膜パターンおよび第２の導電膜パターンが多結晶シリコンにより形成されている。
【００１１】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、第２の導電膜パターンが、第１の導電膜パターンで挟まれた領域に絶縁膜で絶縁され、埋め込まれて形成されている。
【００１２】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、絶縁膜が、第１の導電膜パターンの側壁にサイドウォール形状に形成されている。
【００１３】
請求項５記載の半導体装置の製造方法は、半導体基板上に、第１の導電膜を堆積する工程(ａ)と、第１の導電膜をパターニングして第１の導電膜パターンを形成する工程(ｂ)と、少なくとも第１の導電膜パターンの側壁部に絶縁膜を形成する工程(ｃ)と、絶縁膜を形成した半導体基板上に、第２の導電膜を堆積する工程(ｄ)と、第１の導電膜パターン上に堆積した第２の導電膜を選択的に除去し、第１の導電膜パターン間に第２の導電膜パターンを埋め込むように形成する工程(ｅ)と、第１の導電膜パターンと第２の導電膜パターンを配線層により並列に連結して抵抗素子を構成する工程(ｆ)とを含む。
【００１４】
請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、第１の導電膜および第２の導電膜がＣＶＤ法により形成した多結晶シリコンである。
【００１５】
請求項７記載の半導体装置の製造方法は、請求項５または６記載の半導体装置の製造方法において、工程(ｅ)の後に第１の導電膜パターンおよび第２の導電膜パターンにイオン注入法により同時に不純物を導入する。
【００１６】
請求項８記載の半導体装置の製造方法は、請求項５，６または７記載の半導体装置の製造方法において、工程(ｅ)において、第２の導電膜の除去をエッチバック法により行い、第１の導電膜パターンの膜厚に応じて第２の導電膜のエッチング時間を調整する。
【００１７】
請求項９記載の半導体装置の製造方法は、請求項５，６または７記載の半導体装置の製造方法において、工程(ｃ)において、絶縁膜の膜厚を第１の導電膜パターンの膜厚に応じて調整する。
【００１８】
請求項１０記載の半導体装置の製造方法は、請求項５，６または７記載の半導体装置の製造方法において、工程(ｃ)において絶縁膜を形成する際、ＣＶＤ法により第１の導電膜パターン上に堆積した絶縁膜をエッチバックし、第１の導電膜パターンの側壁に第１の導電膜パターンの膜厚に応じた幅のサイドウォール状に形成する。
【発明の効果】
【００１９】
本発明の半導体装置によれば、第１の導電膜パターンと第１の導電膜パターンにより画定された第２の導電膜パターンが並列接続されて抵抗素子を構成しているので、抵抗素子においてパターン加工ばらつきが完全に相殺される。すなわち、抵抗素子の抵抗値ｆ(ｘ)は、例えば第１、第２の導電膜パターンのシート抵抗を同じａΩ/□とし、パターン寸法は幅Ｗ＝ｂμｍ、長さＬ＝ｃμｍ、隣接した第１、第２の導電膜パターンを１本ずつ連結した場合、パターン加工ばらつきにより第１の導電膜のパターン寸法の幅がＷ＝(ｂ−ｘ)μｍとなった場合、第２の導電膜のパターン寸法の幅はＷ＝(ｂ＋ｘ)μｍとなるため、
ｆ(ｘ)＝1/[1/{ａ×ｃ/(ｂ−ｘ)}＋1/{ａ×ｃ/(ｂ＋ｘ)}]＝ａ×ｃ/(２×ｂ)
とパターン加工ばらつきｘの影響を受けなくなり、パターン加工ばらつきを完全に相殺し抵抗値ばらつき低減することが出来る。
【００２０】
また、本発明において、請求項２記載の半導体装置では、第１の導電膜パターンおよび第２の導電膜パターンが多結晶シリコンにより形成されているので、シート抵抗を高くすることが出来、パターンを小さくすることができる。
【００２１】
また、本発明において、請求項３記載の半導体装置では、第２の導電膜パターンが、第１の導電膜パターンで挟まれた領域に絶縁膜で絶縁され、埋め込まれて形成されているので、第１及び第２の導電膜パターンの膜厚を同じにすることができ、第１及び第２導電膜パターンのシート抵抗が等しくなり、上記理論計算式のようにパターン加工ばらつきが抵抗値に影響しないようにすることが出来る。さらに、第１及び第２導電膜パターンはそれぞれが隣接する導電膜と絶縁膜により絶縁されているため寄生抵抗がなく、抵抗値のばらつきを低減することが出来る。
【００２２】
また、請求項４記載の半導体装置のように、絶縁膜が、第１の導電膜パターンの側壁にサイドウォール形状に形成されていることが好ましい。すなわち、第１の導電膜パターンの側壁に形成する絶縁膜のサイドウォールは第１の導電膜パターンの膜厚が厚い場合には幅が大きく、逆に第１の導電膜パターンの膜厚が薄い場合は幅が小さく形成されるため、第１の導電膜パターンで挟まれた領域の幅は第１の導電膜パターンの膜厚が厚い場合には狭く、第１の導電膜パターンが薄い場合には広くなる。そのため第１の導電膜パターンに挟まれた領域に埋め込まれて形成される第２の導電膜パターンの幅が第１の導電膜パターンの膜厚により調整されることになり第１の導電膜パターンが厚く、つまり抵抗値が低くなる場合には第２の導電膜パターンの幅は細く、つまり抵抗値が高くなり、第１の導電膜パターンが薄く、つまり抵抗値が高くなる場合には第２の導電膜パターンの幅は太く、つまり抵抗値が低くなることになる。それらの抵抗体が連結されることにより第１の導電膜パターンの膜厚ばらつきによる抵抗素子の抵抗値ばらつきを低減することが出来る。
【００２３】
本発明の半導体装置の製造方法によれば、第１の導電膜パターン上に堆積した第２の導電膜を選択的に除去し、第１の導電膜パターン間に第２の導電膜パターンを埋め込むように形成する工程(ｅ)と、第１の導電膜パターンと第２の導電膜パターンを配線層により並列に連結して抵抗素子を構成する工程(ｆ)とを含むので上記本発明の半導体装置を製造することができ、同様の効果が得られる。
【００２４】
また、本発明において、請求項６記載の半導体装置の製造方法では、第１の導電膜および第２の導電膜がＣＶＤ法により形成した多結晶シリコンであるので、請求項２と同様の効果が得られる。
【００２５】
また、本発明において、請求項７記載の半導体装置の製造方法では、工程(ｅ)の後に第１の導電膜パターンおよび第２の導電膜パターンにイオン注入法により同時に不純物を導入するので、第１の導電膜パターンと第２の導電膜パターンのシート抵抗の差がなく、上記理論計算式のようパターン加工ばらつきが抵抗値に影響しないようにすることが出来る。また、イオン注入により導入する不純物濃度を調整することにより所望のシート抵抗で形成することが出来る多結晶シリコンを抵抗体とすることでパターンを小さくすることが可能である。
【００２６】
また、本発明において、請求項８記載の半導体装置の製造方法では、工程(ｅ)において、第２の導電膜の除去をエッチバック法により行い、第１の導電膜パターンの膜厚に応じて第２の導電膜のエッチング時間を調整することにより、第２の導電膜の膜厚を第１の導電膜パターンの膜厚に応じて調整することができるため、第１の導電膜パターンの膜厚のばらつきによる抵抗値のばらつきを低減することが出来る。
【００２７】
また、本発明において、請求項９記載の半導体装置の製造方法では、少なくとも第１の導電膜パターンの側壁部に絶縁膜を形成する工程(ｃ)において、絶縁膜の膜厚を第１の導電膜パターンの膜厚に応じて調整することにより、第２の導電膜のパターン幅を第１の導電膜パターンの膜厚に応じて調整することができるため、第１の導電膜の膜厚のばらつきによる抵抗値のばらつきを低減することが出来る。
【００２８】
また、本発明において、請求項１０記載の半導体装置の製造方法では、工程(ｃ)において絶縁膜を形成する際、ＣＶＤ法により第１の導電膜パターン上に堆積した絶縁膜をエッチバックし、第１の導電膜パターンの側壁に第１の導電膜パターンの膜厚に応じた幅のサイドウォール状に形成するので、請求項４と同様の効果が得られる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明による第１の実施形態について、図１〜図４を参照しながら説明する。
【００３０】
図１は本実施形態における半導体装置の素子構造を示した平面図であり、図２はその断面図である。
【００３１】
半導体基板１００上に第１のシリコン酸化膜１０１が形成されており、第１のシリコン酸化膜１０１上にパターニングされた第１の多結晶シリコン１０２が形成されている。第１の多結晶シリコン１０２は帯状にパターニングされており、表面を第２のシリコン酸化膜１０３により覆われている。第１の多結晶シリコン１０２はそのパターン幅と等しい間隔をもって複数本配置されている。
【００３２】
第１の多結晶シリコン１０２に第２のシリコン酸化膜１０３を介して挟まれた領域に、第２の多結晶シリコン１０４が形成されている。第２の多結晶シリコン１０４は帯状にパターニングされた第１の多結晶シリコン１０２に挟まれた領域に形成されているため自己整合的に第１の多結晶シリコン１０２と同じ幅を持った帯状のパターンとなる。
【００３３】
隣接する第１の多結晶シリコン１０２と第２の多結晶シリコン１０４はそれぞれコンタクトホール１０５を介して並列接続となるように配線層１０６に接続されている。隣接する第１の多結晶シリコン１０２と第２の多結晶シリコン１０４が並列接続されている組をひとつの抵抗素子として用い、所望の抵抗値となるよう直列もしくは並列に接続する。
【００３４】
第１の多結晶シリコン１０２と第２の多結晶シリコン１０４は同一条件で形成し、パターン幅及び膜厚が同一になるように形成することにより、パターン加工ばらつきを完全に相殺した抵抗素子を得ることができる。抵抗値f(ｘ)はパターン加工ばらつきをｘμｍとし、たとえば第１の多結晶シリコン１０２及び第２の多結晶シリコン１０４のシート抵抗を５Ω/□、第１の多結晶シリコン１０２のパターン寸法及び第２の多結晶シリコン１０４を埋め込む領域の幅Ｗ＝１μｍ、長さＬ＝１００μｍとし、第１の多結晶シリコン１０２と第２の多結晶シリコン１０４が並列接続されている組を２０本直列に連結した場合、
f(ｘ)＝５×１００/(２×１)×２０＝５０００
となる。図１４に示すように、従来の半導体装置ではたとえばパターン加工ばらつきｘが０.１μｍあった場合、パターン加工ばらつきｘがない場合と比較して５０Ωのばらつきが発生するが、本発明の実施形態ではパターン加工ばらつきｘによらず５０００Ωで一定である。
【００３５】
また、第１の多結晶シリコン１０２と第２の多結晶シリコン１０４にイオン注入法により不純物を導入し、その際導入する不純物濃度を調整し、不純物濃度を低くすることにより高抵抗の抵抗素子が形成できパターンを小さくすることができる。
【００３６】
第１の多結晶シリコン１０２と第２の多結晶シリコン１０４はそれぞれ第１のシリコン酸化膜１０１及び第２のシリコン酸化膜１０３で絶縁されており、抵抗体として機能する際にはそれら以外に電気伝導に寄与して寄生抵抗となるものはない。
【００３７】
次に上記の半導体装置の製造方法について説明する。図３、図４は本実施形態における半導体装置の製造工程を示す断面図である。
【００３８】
まず、図３に示すように半導体基板１００上に、第１のシリコン酸化膜１０１を形成後、ＣＶＤ法により第１の多結晶シリコン１０２を堆積し、フォトリソグラフィ、ドライエッチ等を用いて帯状にパターニングする。その後、図４に示すように熱酸化等によりパターニングされた第１の多結晶シリコン１０２表面に第２のシリコン酸化膜１０３を形成する。
【００３９】
その後、第１の多結晶シリコン１０２と同じ条件で第２の多結晶シリコン１０４を堆積する。エッチバック法等を用いて第１の多結晶シリコン１０２上に堆積した第２の多結晶シリコンを選択的に除去し、図２のように第２の多結晶シリコン１０４が第１の多結晶シリコン１０２に挟まれた領域に埋め込むように形成する。
【００４０】
その後、フォトリソグラフィ、ドライエッチ等を用いて第２の多結晶シリコン１０４の抵抗体として寄与しない領域を選択的に除去する。その後、第１の多結晶シリコン１０２及び第２の多結晶シリコン１０４にイオン注入等により不純物を導入する。その後、シリコン酸化膜からなる層間膜を堆積し、第１の多結晶シリコン１０２及び第２の多結晶シリコン１０４上にそれぞれコンタクトホールを形成し、隣接する第１の多結晶シリコン１０２と第２の多結晶シリコン１０４が並列接続となるように配線層を形成する。
【００４１】
イオン注入等により第１の多結晶シリコン１０２及び第２の多結晶シリコン１０４に不純物を同時に導入するため、第１の多結晶シリコン１０２と第２の多結晶シリコン１０４のシート抵抗を等しくすることができ、パターン加工ばらつきを完全に相殺した抵抗素子を得ることができる。
【００４２】
第２の多結晶シリコン１０４を第１のエッチバック法等により選択的に除去する工程で、第２の多結晶シリコン１０４を堆積する以前に第１の多結晶シリコン１０２の膜厚を事前に測定しておき、第１の多結晶シリコン１０２の膜厚が厚いときにはエッチバック時間を長く、逆に第１の多結晶シリコン１０２の膜厚が薄いときにはエッチバック時間を短く調整することにより、第１の多結晶シリコン１０２の膜厚が厚くシート抵抗が低くなった場合は、第２の多結晶シリコン１０４の膜厚が薄く、シート抵抗が高くすることができ、逆に第１の多結晶シリコン１０２の膜厚が薄くシート抵抗が高くなった場合は第２の多結晶シリコン１０４の膜厚を厚く、シート抵抗を低くすることができ、それらを連結することにより、膜厚のばらつきによる抵抗値ばらつきを低減した抵抗素子を得ることができる。
【００４３】
上記のように本実施形態では、半導体基板上に第１の導電膜パターン（第１のシリコン酸化膜）１０１および第１の導電膜パターンにより画定された第２の導電膜パターン（第２の多結晶シリコン）１０４が絶縁膜１０３を介して形成され、第１の導電膜パターンと第２の導電膜パターンが並列接続されて抵抗素子を構成しているので、抵抗素子においてパターン加工ばらつきが完全に相殺される。なお、図１３の構成において、本実施形態のようにシリサイド層５０４とシリサイド層５０５を並列接続してもよい。
（第２の実施形態）
次に本発明による第２の実施形態について、図５〜図７を参照しながら説明する。
【００４４】
図５は本実施形態における半導体装置の素子構造を示した断面図である。平面図は図示しないが図１と同様である。
【００４５】
半導体基板２００上に第１のシリコン酸化膜２０１が形成されており、第１のシリコン酸化膜２０１上にパターニングされた第１の多結晶シリコン２０２が形成されている。第１の多結晶シリコン２０２は帯状にパターニングされており、表面を第２のシリコン酸化膜２０３により覆われている。第１の多結晶シリコン２０２はそのパターン幅と等しい間隔をもって複数本配置されている。
【００４６】
第１の多結晶シリコン２０２に第２のシリコン酸化膜２０３を介して挟まれた領域に、第２の多結晶シリコン２０４が形成されている。第２の多結晶シリコン２０４は帯状にパターニングされた第１の多結晶シリコン２０２に挟まれた領域に形成されているため自己整合的に帯状のパターンとなる。
【００４７】
第２のシリコン酸化膜２０３は第１の多結晶シリコン２０２の表面だけでなく、第１の多結晶シリコン２０２に挟まれた領域の第１のシリコン酸化膜２０１上にも形成されている。隣接する第１の多結晶シリコン２０２と第２の多結晶シリコン２０４は、それぞれコンタクトホールを介して並列接続となるように配線層に接続され、隣接する第１の多結晶シリコン２０２と第２の多結晶シリコン２０４が並列接続されている組をひとつの抵抗素子として用い、所望の抵抗値となるよう直列もしくは並列に接続する（図１参照）。
【００４８】
第２の多結晶シリコン２０４は第１の多結晶シリコン２０２のパターン加工寸法及び第２のシリコン酸化膜２０３の膜厚によりパターンの寸法が決まるため、第２のシリコン酸化膜２０３の膜厚により第２の多結晶シリコン２０４の抵抗値を調整することが出来る。
【００４９】
次に上記の半導体装置の製造方法について説明する。図６、図７は本実施形態における半導体装置の製造工程を示す断面図である。
【００５０】
まず、図６に示すように半導体基板２００上に、第１のシリコン酸化膜２０１を形成後、ＣＶＤ法により第１の多結晶シリコン２０２を堆積し、フォトリソグラフィ、ドライエッチ等を用いて帯状にパターニングする。その後、図７に示すようにＣＶＤ法等を用いてパターニングされた第１の多結晶シリコン２０２表面及び第１の多結晶シリコン２０２には挟まれた領域の第１のシリコン酸化膜２０１上に第２のシリコン酸化膜２０３を形成する。その後、第１の多結晶シリコン２０２と同じ条件で第２の多結晶シリコン２０４を堆積する。
【００５１】
エッチバック法等を用いて第１の多結晶シリコン２０２上に堆積した第２の多結晶シリコンを選択的に除去し、図５のように第２の多結晶シリコン２０４が第１の多結晶シリコン２０２に挟まれた領域に埋め込むように形成する。その後、フォトリソグラフィ、ドライエッチ等を用いて第２の多結晶シリコン２０３の抵抗体として寄与しない領域を選択的に除去する。その後、第１の多結晶シリコン２０２及び第２の多結晶シリコン２０４にイオン注入等により不純物を導入する。その後、シリコン酸化膜からなる層間膜を堆積し、第１の多結晶シリコン２０２及び第２の多結晶シリコン２０４上にそれぞれコンタクトホールを形成し、隣接する第１の多結晶シリコン２０２と第２の多結晶シリコン２０４が並列接続となるように配線層を形成する。
【００５２】
第２のシリコン酸化膜２０３を堆積する工程で、第２の多結晶シリコン２０４を堆積する以前に第１の多結晶シリコン２０２の膜厚を事前に測定しておき、第１の多結晶シリコン２０２の膜厚が厚いときには第２のシリコン酸化膜２０３の膜厚を厚く、逆に第１の多結晶シリコン２０２の膜厚が薄いときには第２のシリコン酸化膜２０３の膜厚を薄く調整することにより、第１の多結晶シリコン２０２の膜厚が厚く抵抗値が低くなった場合は、第２の多結晶シリコン２０４の埋め込まれる領域の幅が狭く、抵抗値が高くすることができ、逆に第１の多結晶シリコン２０２の膜厚が薄く抵抗値が高くなった場合は第２の多結晶シリコン２０４の埋め込まれる領域の幅が広く、抵抗値を低くすることができ、それらを連結することにより、膜厚のばらつきによる抵抗値ばらつきを低減した抵抗素子を得ることができる。
（第３の実施形態）
次に本発明による第３の実施形態について、図８〜図１０を参照しながら説明する。
【００５３】
図８は本実施形態における半導体装置の素子構造を示した断面図である。平面図は図示しないが図１と同様である。
【００５４】
半導体基板３００上に第１のシリコン酸化膜３０１が形成されており、第１のシリコン酸化膜３０１上にパターニングされた第１の多結晶シリコン３０２が形成されている。第１の多結晶シリコン３０２は帯状にパターニングされており、表面を第２のシリコン酸化膜３０３により覆われている。第１の多結晶シリコン３０２の側壁部の第２のシリコン酸化膜３０３はサイドウォール形状となっている。第１の多結晶シリコン３０２は間隔をもって複数本配置されている。
【００５５】
第１の多結晶シリコン３０２に第２のシリコン酸化膜３０３を介して挟まれた領域に、第２の多結晶シリコン３０４が形成されている。第２の多結晶シリコン３０４は帯状にパターニングされた第１の多結晶シリコン３０２に挟まれた領域に形成されているため自己整合的に帯状のパターンとなる。
【００５６】
隣接する第１の多結晶シリコン３０２と第２の多結晶シリコン３０４はそれぞれコンタクトホールを介して並列接続となるように配線層に接続され、隣接する第１の多結晶シリコン３０２と第２の多結晶シリコン３０４が並列接続されている組をひとつの抵抗素子として用い、所望の抵抗値となるよう直列もしくは並列に接続する（図１参照）。
【００５７】
第２の多結晶シリコン３０４は第１の多結晶シリコン３０２のパターン加工寸法及び第２のシリコン酸化膜３０３のサイドウォールの幅により断面積が決まるため、第２のシリコン酸化膜３０３のサイドウォールの幅により第２の多結晶シリコン３０４の抵抗値を調整することが出来る。
【００５８】
次に上記の半導体装置の製造方法について説明する。図９、図１０は本実施形態における半導体装置の製造工程を示す断面図である。
【００５９】
まず、図９に示すように半導体基板３００上に、第１のシリコン酸化膜３０１を形成後、ＣＶＤ法により第１の多結晶シリコン３０２を堆積し、フォトリソグラフィ、ドライエッチ等を用いて帯状にパターニングする。その後、ＣＶＤ法等を用いてパターニングされた第１の多結晶シリコン３０２表面及び第１の多結晶シリコン３０２には挟まれた領域の第１のシリコン酸化膜３０１上に第２のシリコン酸化膜３０３を形成し、ドライエッチング等を用いて第２のシリコン酸化膜３０３をエッチバックし図１０に示すように第１の多結晶シリコン３０２の側壁に第２のシリコン酸化膜３０３のサイドウォールを形成する。
【００６０】
その後、第１の多結晶シリコン３０２と同じ条件で第２の多結晶シリコン３０４を堆積する。エッチバック法等を用いて第１の多結晶シリコン３０２上に堆積した第２の多結晶シリコン３０４を選択的に除去し、図８のように第２の多結晶シリコン３０４が第１の多結晶シリコン３０２に挟まれた領域に埋め込むように形成する。その後、フォトリソグラフィ、ドライエッチ等を用いて第２の多結晶シリコン３０４の抵抗体として寄与しない領域を選択的に除去する。その後、第１の多結晶シリコン３０２及び第２の多結晶シリコン３０４にイオン注入等により不純物を導入する。その後、シリコン酸化膜からなる層間膜を堆積し、第１の多結晶シリコン３０２及び第２の多結晶シリコン３０４上にそれぞれコンタクトホールを形成し、隣接する第１の多結晶シリコン３０２と第２の多結晶シリコン３０４が並列接続となるように配線層を形成する。
【００６１】
第２のシリコン酸化膜３０３をエッチバックする工程で、エッチバックにより形成される第２のシリコン酸化膜３０３のサイドウォール幅は、第１の多結晶シリコン３０２の膜厚が厚いときには広く、逆に第１の多結晶シリコン３０２の膜厚が薄いときには狭く形成されることになる。そのため、第１の多結晶シリコン３０２の膜厚が厚く抵抗値が低くなった場合は、第２の多結晶シリコン３０４の埋め込まれる領域の幅が狭く、抵抗値が高くすることができ、逆に第１の多結晶シリコン３０２の膜厚が薄く抵抗値が高くなった場合は第２の多結晶シリコン３０４の埋め込まれる領域の幅が広く、抵抗値を低くすることができ、それらを連結することにより、膜厚のばらつきによる抵抗値ばらつきを低減した抵抗素子を得ることができる。
【産業上の利用可能性】
【００６２】
本発明にかかる半導体装置およびその製造方法は、シート抵抗値が高く、かつパターン加工ばらつき及び膜厚ばらつきによる製造ばらつきの影響が低減された抵抗素子を形成できるため、低消費電力でかつ高精度な信号処理を行う半導体装置等に有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態における半導体装置を示す平面図である。
【図２】本発明の第１の実施形態における半導体装置を示す断面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法の一部の工程を示す断面図である。
【図４】図３に続く工程を示す断面図である。
【図５】本発明の第２の実施形態における半導体装置を示す断面図である。
【図６】本発明の第２の実施形態における半導体装置の製造方法の一部の工程を示す断面図である。
【図７】図６に続く工程を示す断面図である。
【図８】本発明の第３の実施形態における半導体装置を示す断面図である。
【図９】本発明の第３の実施形態における半導体装置の製造方法の一部の工程を示す断面図である。
【図１０】図９に続く工程を示す断面図である。
【図１１】一般的な抵抗素子を示す平面図である。
【図１２】従来の半導体装置を示す断面図である。
【図１３】従来の半導体装置を示す平面図である。
【図１４】本発明と従来例において、パターン加工ばらつきに対する抵抗素子の抵抗値を示すグラフである。
【符号の説明】
【００６４】
１００，２００，３００  半導体基板
１０１，２０１，３０１  第１のシリコン酸化膜
１０２，２０２，３０２  第１の多結晶シリコン
１０３，２０３，３０３  第２のシリコン酸化膜
１０４，２０４，３０４  第２の多結晶シリコン
１０５  コンタクトホール
１０６  配線層
４００  第１の絶縁膜
４０１  多結晶シリコン
４０２  コンタクトホール
４０３  配線層
５００  半導体基板
５０１  酸化膜
５０２  ゲート酸化膜
５０３  多結晶シリコン
５０４  多結晶シリコン表面のシリサイド層
５０５  半導体基板上のシリサイド層
５０６，５０７  コンタクトホール
５０８  配線層
【図１】
2007335577.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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