(57)【要約】      （修正有）【課題】簡略化された工程の高耐圧ＭＯＳトランジスタを提供する。【解決手段】第一導電性の基板上に形成された半導体素子を提供する。前記素子はゲートと、第二導電性のドレイン領域と、第二導電性のソース領域と、第二導電性を持つ第一の低濃度ドープ領域とを含む。前記ゲートは前記第一導電性の基板上に形成される。前記第二導電性のドレイン領域と前記第二導電性のソース領域とは、前記導電性基板中、前記ゲートの両側に形成される。前記第二導電性を持つ第一の低濃度ドープ領域は前記第一導電性の基板中、前記ゲートと前記第二導電性のソース領域との間に形成される。【選択図】なし【特許請求の範囲】
【請求項１】
第一導電性の基板上に形成されるゲートと、
前記第一導電性の基板中の、前記ゲートの両側に形成された、第二導電性のドレイン領域と第二導電性のソース領域と、
前記ゲートと前記第二導電性のソース領域との間に形成された第二導電性を持つ第一の低濃度ドープ領域とを含む、半導体素子。
【請求項２】
前記第一導電性はＰ型であり前記第二導電性はＮ型である、または、前記第一導電性はＮ型であり前記第二導電性はＰ型である、請求項１に記載の半導体素子。
【請求項３】
前記ゲートと前記第一導電性の基板との間に形成された第一の誘電体層をさらに含み、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持ち、前記第一の厚みが前記第二の厚みよりも大きい、請求項２に記載の半導体素子。
【請求項４】
前記ゲートと前記第二導電性のドレイン領域との間に形成された第一導電性を持つ低濃度ドープ領域をさらに含む、請求項１に記載の半導体。
【請求項５】
前記ゲートと前記第一導電性の基板との間に形成された第一の誘電体層をさらに含み、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持ち、前記第一の厚みが前記第二の厚みよりも大きい、請求項４に記載の半導体素子。
【請求項６】
前記ゲートと前記第二導電性のドレイン領域との間に形成された第二導電性を持つ第二の低濃度ドープ領域をさらに含む、請求項４に記載の半導体。
【請求項７】
前記ゲートと前記第一導電性の基板との間に形成された第一の誘電体層をさらに含み、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持ち、前記第一の厚みが前記第二の厚みよりも大きい、請求項６に記載の半導体素子。
【請求項８】
前記第二導電性を持つ第一の低濃度ドープ領域は、前記第二導電性を持つ第二の低濃度ドープ領域とは異なるドーパント濃度を持つ、請求項６に記載の半導体素子。
【請求項９】
前記ゲートの側壁に形成された絶縁スペーサをさらに含む、請求項１に記載の半導体素子。
【請求項１０】
前記スペーサの素材は窒化シリコンあるいは酸化シリコンを含む、請求項９に記載の半導体素子。
【請求項１１】
第一導電性の基板を準備する工程と、
前記第一導電性の基板上にゲートを形成する工程と、
前記基板中の、前記ゲートの第一側に、第二導電性を持つ第一の低濃度ドープ領域を形成する工程と、
前記基板中の、前記ゲートの前記第一側に、第二導電性のソース領域を形成する工程と、前記ゲートの第二側に第二導電性のドレイン領域を形成する工程とを含み、
前記第二導電性を持つ第一の低濃度ドープ領域は、前記第一導電性の基板中の、前記第二導電性のソース領域と前記ゲートとの間に形成される、半導体素子の製造方法。
【請求項１２】
前記第一導電性はＰ型であり前記第二導電性はＮ型である、または、前記第一導電性はＮ型であり前記第二導電性はＰ型である、請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第一導電性の基板上に前記ゲートを形成する工程の前に、第一の誘電体層を前記第一導電性の基板上に形成する工程をさらに含む、請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記第一の誘電体層は前記第一側に第一の厚みを持ち、前記第二側に第二の厚みを持ち、前記第二の厚みが前記第一の厚みよりも大きい、請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程は、
前記第一導電性の基板の前記ゲートの前記第一側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成することと、
イオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成することと、
前記パターニングしたフォトレジスト層を除去することとを含む、請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記基板中の、前記ゲートの前記第二側に、第一導電性を持つ低濃度ドープ領域を形成する工程をさらに含み、前記第一導電性を持つ低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される、請求項１１に記載の半導体素子の製造方法。
【請求項１７】
前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の前記ゲートの前記第二側に形成する工程とは、
前記第一導電性の基板の前記ゲートの前記第一側を露光する、第一のパターニングされたフォトレジスト層を、前記基板上に形成することと、
第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成することと、
前記第一のパターニングされたフォトレジスト層を除去することと、
前記第一導電性の基板の前記ゲートの前記第二側を露光する、第二のパターニングされたフォトレジスト層を、前記基板上に形成することと、
第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成することと、
前記第二のパターニングされたフォトレジスト層を除去することとを含む、請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記基板中の、前記ゲートの前記第二側に、第二導電性を持つ第二の低濃度ドープ領域を形成する工程をさらに含み、
前記第二導電性を持つ第二の低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される、請求項１６に記載の半導体素子の製造方法。
【請求項１９】
前記第二導電性を持つ第一の低濃度ドープ領域と、前記第二導電性を持つ第二の低濃度ドープ領域とを、前記第一導電性の基板中の、前記ゲートの前記第一側と前記第二側とに形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の、前記ゲートの前記第二側に形成する工程とは、
第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域と前記第二導電性を持つ第二の低濃度ドープ領域とを形成することと、
前記第一導電性の基板の前記ゲートの前記第二側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成することと、
第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成することと、
前記パターニングされたフォトレジスト層を除去することとを含む、請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記ゲートの側壁に絶縁スペーサを形成する工程をさらに含む、請求項１１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関しており、より具体的には高圧応力の制限を上げる半導体素子とその製造方法に関している。
【背景技術】
【０００２】
金属酸化物半導体（ＭＯＳ）トランジスタ素子は様々な電子製品の中で最も重要で基本的な電子ユニットのうちのひとつである。ＭＯＳトランジスタ素子の発明から、人々は継続的に半導体の大きさを小さくすることを目指している、つまり、半導体素子は益々、計算能力を強化、加速するよう、特定の範囲に縮小されている。
【０００３】
集積回路の集積レベルが増すにつれて、半導体素子の規模もそれに対応して小さくなる。それにより、金属酸化物半導体素子（ＭＯＳ）トランジスタの規模が小さくなるにつれて、チャネル長もまた短くなる。しかし、ＭＯＳトランジスタのチャネルの寸法は無限に縮小することはできない。半導体素子のチャネル長がある程度短くなると、様々な問題が徐々に現れ、これは一般に「短チャネル効果」と呼ばれている。より詳しくは、チャネル長が短くなり、加えられる電圧が変わらないままだと、トランジスタの操作速度のみならずチャネル内の横電解が増加する。これにより、チャネル電子のエネルギーが、特にドレイン領域付近のチャネル電子において、増える。これら電子のエネルギーは半導体のバンドギャップよりも大きい。従って、ドレイン領域の価電子帯電子と衝突した後、チャネル電子が容易に価電子帯電子それゆえに伝導帯を励起して、その後、高温電子が形成される。高温電子は部分的にゲート酸化層に入り、損害を与えるので、素子の信頼性および寿命が減少する。特にＭＯＳトランジスタ素子の規模がさらにナノメータの規模に縮小されると、短チャネル効果とパンチスルー効果がさらに深刻になり、半導体素子のさらなる規模縮小が阻害される。従って、本産業の共通の目的は、小さな大きさで、高集積で、かつ高品質の半導体素子を製造することである。
【発明の開示】
【０００４】
本発明は、半導体素子およびその製造方法を提供する。半導体素子は、高圧応力の限界を上げ、高電圧下で操作する目的上、簡単な構造および高絶縁破壊電圧を持つ。
【０００５】
この発明は、ゲートと、第二導電性のドレイン領域と第二導電性のソース領域と、第二導電性を持つ第一の低濃度ドープ領域とを含む、半導体素子を提供する。ゲートは第一導電性の基板上に形成される。第二導電性のドレイン領域と第二導電性のソース領域は、前記第一導電性の基板中の、前記ゲートの両側に形成される。第二導電性を持つ第一の低濃度ドープ領域は、前記ゲートと前記第二導電性のソース領域との間に形成される。
【０００６】
本発明の一実施形態によると、前記第二導電性がＮ型である場合、前記第一導電性はＰ型である。逆に、前記第一導電性がＮ型である場合、前記第二導電性はＰ型である。
【０００７】
本発明の一実施形態によると、半導体素子は第一の誘電体層をさらに含む。第一の誘電体層は、前記ゲートと前記第一導電性の基板との間に形成され、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持つ。前記第一の厚みが前記第二の厚みよりも大きい。
【０００８】
本発明の一実施形態によると、半導体素子は、第一導電性を持つ低濃度ドープ領域をさらに含む。第一導電性を持つ低濃度ドープ領域は、前記ゲートと前記第二導電性のドレイン領域との間に形成される。
【０００９】
本発明の一実施形態によると、半導体素子は、第二導電性を持つ第二の低濃度ドープ領域をさらに含む。第二導電性を持つ第二の低濃度ドープ領域は、前記ゲートと前記第二導電性のドレイン領域との間に形成される。前記第二導電性を持つ第一の低濃度ドープ領域は、前記第二導電性を持つ第二の低濃度ドープ領域とは異なるドーパント濃度を持つ。
【００１０】
本発明の一実施形態によると、半導体素子は、絶縁スペーサをさらに含む。絶縁スペーサは前記ゲートの側壁に形成される。
【００１１】
本発明の一実施形態によると、絶縁スペーサの素材は、窒化シリコンあるいは酸化シリコンを含む。
【００１２】
ソース領域と同じ導電性を持つ低濃度ドープ領域がソース領域とゲートとの間に形成されるが、低濃度ドープ領域はドレイン領域とゲートとの間には形成されない。中和の基板をドレイン領域側に形成すること、あるいはドレイン領域とは反対の導電性の低濃度ドープ領域をドレイン領域側に形成することが、本発明の半導体素子の二つの他の選択肢である。
【００１３】
これにより、高絶縁破壊電圧が実現されることでＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子を高電圧下で操作することができる。
【００１４】
発明は、半導体素子の製造方法を提供する。製造方法を以下に記載する。第一に、第一導電性の基板を準備して、前記第一導電性の基板上にゲートを形成する。そして、前記基板中の、前記ゲートの第一側に、第二導電性を持つ第一の低濃度ドープ領域を形成する。その後、前記基板中の、前記ゲートの前記第一側に、第二導電性のソース領域を形成して、前記ゲートの第二側に第二導電性のドレイン領域を形成するが、前記第二導電性を持つ第一の低濃度ドープ領域は、前記第一導電性の基板中の、前記第二導電性のソース領域と前記ゲートとの間に形成される。
【００１５】
本発明の一実施形態によると、前記第二導電性がＮ型である場合、前記第一導電性はＰ型である。逆に、前記第二導電性がＰ型である場合、第一導電性はＮ型である。
【００１６】
本発明の一実施形態によると、方法は前記第一導電性の基板上に前記ゲートを形成する工程の前に、第一の誘電体層を前記第一導電性の基板上に形成する工程をさらに含む。
【００１７】
本発明の一実施形態によると、前記第一の誘電体層は第一側に第一の厚みを持ち、第二側に第二の厚みを持つ。前記第二の厚みが前記第一の厚みよりも大きい。
【００１８】
本発明の一実施形態によると、前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程は以下のように行われる。まず、前記第一導電性の基板の前記ゲートの前記第一側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成する。そしてイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成する。その後、前記パターニングしたフォトレジスト層を除去する。
【００１９】
本発明の一実施形態によると、方法は前記基板中の、前記ゲートの前記第二側に、第一導電性を持つ低濃度ドープ領域を形成する工程をさらに含む。前記第一導電性を持つ低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される。
【００２０】
本発明の一実施形態によると、前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の前記ゲートの前記第二側に形成する工程とは以下のように行われる。まず、前記第一導電性の基板の前記ゲートの前記第一側を露光する、第一のパターニングされたフォトレジスト層を、前記基板上に形成する。そして第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成する。前記第一のパターニングされたフォトレジスト層を除去した後、前記第一導電性の基板の前記ゲートの前記第二側を露光する、第二のパターニングされたフォトレジスト層を、前記基板上に形成する。そして第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成して、前記第二のパターニングされたフォトレジスト層を除去する。
【００２１】
本発明の一実施形態によると、方法は、前記基板中の、前記ゲートの前記第二側に、第二導電性を持つ第二の低濃度ドープ領域を形成する工程をさらに含む。前記第二導電性を持つ第二の低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される。
【００２２】
本発明の一実施形態によると、前記第二導電性を持つ第一の低濃度ドープ領域と、前記第二導電性を持つ第二の低濃度ドープ領域とを、前記第一導電性の基板中の、前記ゲートの前記第一側と前記第二側とに形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の、前記ゲートの前記第二側に形成する工程とは以下のように行われる。まず、第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域と前記第二導電性を持つ第二の低濃度ドープ領域とを形成する。そして前記第一導電性の基板の前記ゲートの前記第二側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成する。第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成した後に、前記パターニングされたフォトレジスト層を除去する。
【００２３】
本発明の一実施形態によると、方法は前記ゲートの側壁に絶縁スペーサを形成する工程をさらに含む。
【００２４】
本発明の半導体素子の製造方法は、従前の相補型金属酸化膜半導体（ＣＭＯＳ）の製造工程と統合できる、単純な製造工程を有すことで、素子製造時間を短縮する。本発明の様々な特定の実施形態を以下に開示し、本発明の構想の様々な可能性のある実装例を例示する。以下の記載は発明の一般原則を例示する目的のものであり、限定的意味合いで受け取られるべきではない。発明の範囲は付随の請求項を参照することにより決定されることが最善である。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の半導体素子の好適な実施形態を示す概略断面図である。
【００２６】
【図１Ｂ】本発明の半導体素子の好適な実施形態を示す概略断面図である。
【００２７】
【図１Ｃ】本発明の半導体素子の別の好適な実施形態を示す概略断面図である。
【００２８】
【図１Ｄ】本発明の半導体素子のまた別の好適な実施形態を示す概略断面図である。
【００２９】
【図２Ａ−２Ｅ】本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
【００３０】
【図３Ａ−３Ｂ】本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
【００３１】
【図４Ａ−４Ｃ】本発明の別の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
【００３２】
【図５Ａ−５Ｄ】本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
【発明を実施するための最良の形態】
【００３３】
図１Ａは、本発明の半導体素子の好適な実施形態を示す概略断面図である。
【００３４】
図１Ａを参照して下さい。本発明の半導体素子は、例えば、第一導電性の基板１００上に形成されている。第一導電性の基板１００は例えばシリコンの基板である。半導体素子は、例えば、ゲート誘電体層１０２、ゲート１０４、誘電体層１０６、絶縁スペーサ１０８、第二導電性のソース領域１１０、第二導電性のドレイン領域１１２、および第二導電性の低濃度ドープ領域１１４を含む。
【００３５】
ゲート１０４は、例えば、第一導電性の基板１００上に形成されている。ゲート１０４の素材は、例えば、ドープポリシリコンである。
【００３６】
ゲート誘電体層１０２は、例えば、ゲート１０４と第一導電性の基板１００との間に形成されている。ゲート誘電体層１０２の素材は、例えば、酸化シリコンである。
【００３７】
第二導電性のソース領域１１０と第二導電性のドレイン領域１１２は、例えば、第一導電性の基板１００中のゲート１０４の両側に形成されている。
【００３８】
絶縁スペーサ１０８は、例えば、ゲート１０４の側壁に形成されている。絶縁スペーサ１０８の素材は、例えば酸化シリコンあるいは窒化シリコンである。
【００３９】
第二導電性の低濃度ドープ領域１１４は、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のソース領域１１０との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。
【００４０】
上述の実施形態において、第一導電性がＰ型で、第二導電性がＮ型である場合、半導体素子はＮチャネル半導体素子である。反対に、第一導電性がＮ型であり、第二導電性がＰ型である場合には、半導体素子はＰチャネル半導体素子である。
【００４１】
本発明の半導体素子によると、第二導電性の低濃度ドープ領域は第二導電性のドレイン領域１１２の側に形成されていないので、ＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子は高電圧下で操作することができる。
【００４２】
図１Ｂは、本発明の半導体素子の別の好適な実施形態を示す概略断面図を示す。図１Ｂにおいて、図１Ａと同じ部材を示すものに対しては同じ参照番号を付している。ここでは、差異のみを記載する。
【００４３】
図１Ｂを参照して下さい。半導体素子は、第二導電性のドレイン領域１１２の側に形成された第一導電性の低濃度ドープ領域１１６を含む。第一導電性の低濃度ドープ領域１１６は、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のドレイン領域１１２との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。
【００４４】
図１Ｂの示す半導体素子によると、ソース／ドレイン領域と反対の導電性を持つ低濃度ドープ領域がドレイン領域の両側に形成されているので、ＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子は高電圧下で操作することができる。
【００４５】
図１Ｃは、本発明の半導体素子のまた別の好適な実施形態を示す概略断面図である。図１Ｃにおいて、図１Ａと同じ部材を示すものに対しては同じ参照番号を付している。ここでは、差異のみを記載する。
【００４６】
図１Ｃを参照して下さい。半導体素子は、第二導電性のドレイン領域１１２の側に形成された第一導電性の低濃度ドープ領域１１６と第二導電性の低濃度ドープ領域１１４ａとを含む。第一導電性の低濃度ドープ領域１１６は、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のドレイン領域１１２との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。第二導電性の低濃度ドープ領域１１４ａは、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のドレイン領域１１２との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。
【００４７】
図１Ｃの示す半導体素子によると、第二導電性の低濃度ドープ領域１１４ａと第一導電性の低濃度ドープ領域１１６はドレインの側に形成されており、反対の導電性を持つので、第二導電性のドレイン領域１１２とゲートとの間の基板１００は第一導電性を維持し、これによりＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子は高電圧下で操作することができる。
【００４８】
図１Ｄは、本発明の半導体素子のまた別の好適な実施形態を示す概略断面図である。図１Ｄにおいて、図１Ａと同じ部材を示すものに対しては同じ参照番号を付している。ここでは、差異のみを記載する。
【００４９】
図１Ｄを参照して下さい。ゲート１０４と第一導電性の基板１００との間に形成されたゲート誘電体層１０２ａは、第二導電性のドレイン領域１１２の付近と第二導電性のソース領域１１０の付近では厚みが異なる。例えば、ゲート誘電体層１０２ａは第二導電性のソース領域１１０付近では厚みｄ１を持ち、第二導電性のドレイン領域１１２付近では厚みｄ２を持つ。厚みｄ２は厚みｄ１よりも大きい。
【００５０】
図１Ｄが示す半導体素子によると、ゲート誘電体層１０２ａは第二導電性のドレイン領域１１２付近で比較的厚いので、高圧耐久性が達成される。その結果、高電圧をドレイン領域に加える間、ゲート誘電体層は損傷から逃れる。
【００５１】
図１Ｄが示す半導体素子に従い、ソース領域とゲートとの間に形成されたソース領域と同じ導電性を持つ低濃度ドープ領域と、ドレイン領域とゲートとの間に形成されたドレイン領域と異なる導電性を持つ低濃度ドープ領域とを例にとって説明する。他の選択肢は図１Ｂと図１Ｃとに記載されている通りである。ドレイン領域と反対の導電性を持つ低濃度ドープ領域がドレイン領域とゲートとの間に形成されている、あるいは、お互い異なる導電性を持つ二つの低濃度ドープ領域が、基板中の、ドレイン領域とゲートとの間に形成されて、ドレイン領域・ゲート間で基板を中和する。
【００５２】
ソース領域と同じ導電性を持つ低濃度ドープ領域がソース領域とゲートとの間に形成されているが、低濃度ドープ領域はドレイン領域とゲートとの間には形成されていない。中和の基板をドレイン領域側に形成すること、あるいはドレイン領域とは反対の導電性の低濃度ドープ領域をドレイン領域側に形成することが、本発明の半導体素子の二つの他の選択肢である。これにより、高絶縁破壊電圧が実現されることでＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子を高電圧下で操作することができる。
【００５３】
本発明の半導体素子の製造方法をこれから説明する。図２Ａから２Ｅは、本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
【００５４】
図２Ａを参照して下さい。先ず、第一導電性の基板２００が準備される。誘電体層２０２と導電性層２０４が基板２００上に順次形成される。第一導電性の基板２００は例えばシリコン基板である。誘電体層２０２の素材は、例えば、酸化シリコンである。誘電体層は、例えば、熱酸化により形成される。導電性層２０４の素材は、例えば、ドープポリシリコンである。導電性層２０４の形成方法は、非ドープのポリシリコン層を化学気相堆積法により形成してその後イオン注入処理を行うか、あるいは化学着堆積処理におけるインシトゥー注入処理を採用することを含む。
【００５５】
図２Ｂを参照して下さい。導電性層２０４と誘電体層２０２をパターニングして、ゲート２０４ａとゲート誘電体層２０２ａとを形成する。パターニングされた導電性層２０４と誘電体層２０２は、例えば、フォトリソグラフィー処理およびエッチング処理により形成される。そして、誘電体層２０６が基板２００上に形成される。誘電体層２０６の素材は、例えば、酸化シリコンである。誘電体層２０６は、例えば、熱酸化あるいは化学気相堆積法により形成される。
【００５６】
図２Ｃを参照して下さい。基板２００のゲート２０４ａの片側を露光する、パターニングされたフォトレジスト層２０８が基板２００上に形成される。パターニングされたフォトレジスト層２０８は、例えば、フォトリソグラフィー処理により形成される。パターニングされたフォトレジスト層２０８をマスクとして使用してドーパント注入処理２１０を行い、第二導電性の低濃度ドープ領域２１２を基板２００中に形成する。ドーパント注入処理２１０は、例えば、イオン注入処理により基板２００にドーパントを注入する。
【００５７】
図２Ｄを参照して下さい。パターニングされたフォトレジスト層２０８が除去された後、絶縁スペーサ２１４がゲート２０４の側壁に形成される。絶縁スペーサ２１４の素材は、例えば、酸化シリコン、窒化シリコン、あるいはＳｉＯＮである。絶縁スペーサ２１４は、例えば、最初に化学気相堆積法により絶縁素材層を形成して、異方性エッチング処理により絶縁素材層の一部を除去することで形成される。
【００５８】
図２Ｅを参照して下さい。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。ドーパント注入処理２１６は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
【００５９】
図３Ａから３Ｂは、本発明の好適な実施形態による半導体の製造工程を示す概略断面図である。図３Ａと３Ｂにおいて、図２Ａから２Ｅと同じ部材を示すものに対しては同じ参照番号を付している。同じ記載も省略する。
【００６０】
図３Ａを参照して下さい。図３Ａ記載の工程は図２Ｃに追従している。つまり、第二導電性の低濃度ドープ領域２１２が基板２００中に形成された後、パターニングされたフォトレジスト層２０８を除去する。その後、基板２００のゲート２０４ａの別の側（第二導電性の低濃度ドープ領域２１２とは反対の側）を露光する、別のパターニングされたフォトレジスト層２２０が基板２００上に形成される。パターニングされたフォトレジスト層２２０は、例えば、フォトリソグラフィー処理により形成される。パターニングされたフォトレジスト層２２０をマスクとして使用してドーパント注入処理２２２を行い、第一導電性の低濃度ドープ領域２２４を基板２００中に形成する。ドーパント注入処理２２２は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
【００６１】
図３Ｂを参照して下さい。パターニングされたフォトレジスト層２２０が除去され、絶縁スペーサ２１４がゲート２０４の側壁に形成される。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。
【００６２】
図４Ａから４Ｃは、本発明の別の好適な実施形態による半導体素子の製造工程を示す概略断面図である。図４Ａから４Ｃにおいて、図２Ａから２Ｅと同じ部材を示すものに対しては同じ参照番号を付している。同じ記載も省略する。
【００６３】
図４Ａを参照して下さい。図４Ａ記載の工程は図２Ｂに追従している。つまり、ゲート２０４ａの後、ゲート誘電体層２０２ａと、誘電体層２０６とが基板２００上に形成される。ゲート２０４ａをマスクとして使用してドーパント注入処理２２４を行い、第二導電性の低濃度ドープ領域２１２ａと２１２ｂとを、ゲート２０４ａの両側の、基板２００上に形成する。ドーパント注入処理２２４は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
【００６４】
図４Ｂを参照して下さい。基板２００のゲート２０４ａの片側を露光する、パターニングされたフォトレジスト層２２６が、基板２００上に形成される。パターニングされたフォトレジスト層２２６は、例えば、フォトリソグラフィー処理により形成される。ドーパント注入処理２２８は、パターニングされたフォトレジスト層２２６をマスクとして使用して、第一導電性の低濃度ドープ領域２３０を基板２００中に形成する。ドーパント注入処理２２８は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
【００６５】
図４Ｃを参照して下さい。パターニングされたフォトレジスト層２２６が除去され、絶縁スペーサ２１４がゲート２０４の側壁に形成される。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。
【００６６】
図５Ａから５Ｄは、本発明の好適な実施形態による半導体の製造工程を示す概略断面図である。図５Ａから５Ｅにおいて、図２Ａから２Ｅと同じ部材を示すものに対しては同じ参照番号を付している。同じ記載も省略する。
【００６７】
図５Ａを参照して下さい。先ず、第一導電性の基板２００が準備される。誘電体層２０２と導電性層２０４とが基板２００上に順次形成される。第一導電性の基板２００は例えばシリコン基板である。誘電体層２０２は、例えば、誘電体層２０１ａおよび２０１ｂを構成する。従って、誘電体層２０２は二種類の厚みを持つ。誘電体層２０２の素材は、例えば、酸化シリコンである。誘電体層２０２の製造方法は、例えば、先ず誘電体層を基板２００上に形成する。その後、誘電体層をパターニングして誘電体層２０１ａを形成し、その後、誘電体層２０１ｂを基板２００上に形成する。導電性層２０４の素材は、例えば、ドープポリシリコンである。導電性層２０４の形成方法は、非ドープのポリシリコン層を化学気相堆積法により形成してその後イオン注入処理を行うか、あるいは化学着堆積法におけるインシトゥ注入処理を採用することを含む。
【００６８】
図５Ｂを参照して下さい。導電性層２０４と誘電体層２０２をパターニングして、ゲート２０４ａとゲート誘電体層２０２ａを形成する。パターニングされた導電性層２０４と導電性層２０２は、例えば、フォトリソグラフィー処理およびエッチング処理により形成される。そして、誘電体層２０６が基板２００上に形成される。誘電体層２０６の素材は、例えば、酸化シリコンである。誘電体層２０６は、例えば、熱酸化あるいは化学気相堆積法により形成される。
【００６９】
図５Ｃを参照して下さい。基板２００のゲート２０４ａの片側を露光する、パターニングされたフォトレジスト層２０８が、基板２００上に形成される。パターニングされたフォトレジスト層２０８は、例えば、フォトリソグラフィー処理により形成される。パターニングされたフォトレジスト層２０８をマスクとして使用してドーパント注入処理２１０を行い、第二導電性の低濃度ドープ領域２１２を基板２００中に形成する。第二導電性の低濃度ドープ領域２１２は誘電体層２０２ａの厚みの薄い側に形成される。ドーパント注入処理２１０は、例えば、イオン注入処理により基板２００にドーパントを注入する。
【００７０】
図５Ｄを参照して下さい。パターニングされたフォトレジスト層２０８が除去された後、絶縁スペーサ２１４がゲート２０４の側壁に形成される。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。ドーパント注入処理２１６は、例えば、イオン注入処理により基板２００中にドーパントを注入する。図５Ａから５Ｄに示した半導体素子の製造方法で述べたように、図３Ａから３Ｂおよび図４Ａから４Ｃに開示されている製造方法も、低濃度ドープ領域の製造方法に適用することができる。
【００７１】
図５Ａから５Ｄに示されている半導体素子の製造方法に従い、ソース領域とゲートとの間に形成されたソース領域と同じ導電性を持つ低濃度ドープ領域と、ドレイン領域とゲートとの間に形成されたドレイン領域と異なる導電性を持つ低濃度ドープ領域とを例にとって説明する。他の選択肢は図３Ａから３Ｂ、および図４Ａから４Ｃに示されている通りである。ドレイン領域と反対の導電性を持つ低濃度ドープ領域がドレイン領域とゲートとの間に形成されている、あるいは、お互い異なる導電性を持つ二つの低濃度ドープ領域が、基板中の、ドレイン領域とゲートとの間に形成されて、ドレイン領域・ゲート間で基板を中和する。
【００７２】
上述のように、本発明の半導体素子の製造方法は、従前の相補型金属酸化膜半導体（ＣＭＯＳ）の製造工程と統合できる、単純な製造工程を有すことで、素子製造時間を短縮する。
【００７３】
まとめると、ソース領域と同じ導電性を持つ低濃度ドープ領域がソース領域とゲートとの間に形成されるが、低濃度ドープ領域はドレイン領域とゲートとの間には形成されない。中和の基板をドレイン領域側に形成すること、あるいはドレイン領域とは反対の導電性の低濃度ドープ領域をドレイン領域側に形成することが、本発明の半導体素子の二つの他の選択肢である。半導体素子がより小さなターンオン電流で操作されると、より良い素子性能を得ることができ、高圧応力の限界を上げることができるので、本発明の半導体素子を高電圧下で操作することができる。
【００７４】
さらには、本発明の半導体素子の製造方法は従前の相補型金属酸化膜半導体（ＣＭＯＳ）の製造工程と統合できるので、フォトリソグラフィー処理およびエッチング処理を行うことがなく、素子製造時間を短縮することができる。
【００７５】
上述の開示は、本発明の好適な実施形態の完全、十分な記載を提供している。当業者であれば、本発明の範囲あるいは精神を変更することなく別の構造および均等物を作成することができよう。従って、上述の開示および例示は、以下の請求項が定義する本発明の範囲を限定するよう解釈されるべきではない。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【外国語明細書】
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