(57)【要約】【課題】本発明は、チップ面積が増加させることなく、低電源電圧化することが可能なミキサ回路、局所発振信号発生回路、通信用半導体素子を提供する。【解決手段】本発明段は、所定信号の１／ｎ倍の周波数を持つＬＯ信号を、所定信号の１周期分ずつ位相を順次遅延させる直列接続されたｎ個の移相器（ｄ１〜ｄｎ）と、個々の移相器（ｄ１〜ｄｎ）からの出力信号に基づいて、高周波信号の周波数変換を行うｎ個のサブＭＩＸ回路（Ｓ１〜Ｓｎ）と、ｎ個のサブＭＩＸ回路（Ｓ１〜Ｓｎ）の出力を合成する演算器Ｓｕｍとを備える。【選択図】図１
2007150663.tif 000002
【特許請求の範囲】
【請求項１】
所定信号の１／ｎ倍の周波数を持つ局所発振信号を、前記所定信号の１周期分ずつ位相を順次遅延させる直列接続されたｎ個の移相器と、
個々の前記移相器からの出力信号に基づいて、高周波信号の周波数変換を行うｎ個の変換器と、
ｎ個の前記変換器の出力を合成する演算器とを備えるミキサ回路。
【請求項２】
基準クロック信号を所定の周波数に逓倍するＰＬＬ回路と、
前記ＰＬＬ回路の出力信号に対してデューティを設定したデューティ出力信号を生成するデューティコントロール回路と、
前記デューティ出力信号を直列接続された複数の遅延素子により遅延し、当該複数の前記遅延素子の出力に基づいて４相クロックの局所発振信号を生成するＤＬＬシンセサイザ回路とを備える局所発振信号発生回路。
【請求項３】
請求項２に記載の局所発振信号発生回路であって、
前記ＤＬＬシンセサイザ回路は、前記遅延素子のうち奇数段より出力される信号を合成した第１信号と、前記遅延素子のうち偶数段より出力される信号を合成した第２信号と、前記第１信号を分周して得られる第３信号と、前記第２信号を分周して得られる第４信号とに基づいて４相クロックの局所発振信号を生成することを特徴とする局所発振信号発生回路。
【請求項４】
請求項２又は請求項３に記載の局所発振信号発生回路であって、
前記デューティコントロール回路は、
閾値電圧が可変であり、当該前記閾値電圧と前記ＰＬＬ回路の出力信号との比較信号を生成する閾値電圧可変型コンパレータと、
前記閾値電圧可変型コンパレータの前記比較信号に基づいて出力電圧を生成するチャージポンプ回路とを備え、
前記デューティは前記チャージポンプ回路に流れ込む電流と前記チャージポンプ回路から流れ出す電流との比により設定され、
当該前記デューティとなるように、前記チャージポンプ回路の前記出力電圧に基づいて前記閾値電圧を可変させる電圧を生成する電圧制御電圧源をさらに備えることを特徴とする局所発振信号発生回路。
【請求項５】
請求項２又は請求項３に記載の局所発振信号発生回路であって、
前記デューティコントロール回路は、
第１閾値を生成する閾値電圧生成回路と、
前記閾値電圧生成回路で生成された前記第１閾値を入力制御電圧に基づいて第２閾値電圧に変換する可変電圧レベルシフト回路と、
前記第１閾値電圧と前記ＰＬＬ回路の出力信号とを比較し、第１比較信号を生成する第１コンパレータと、
前記第２閾値電圧と前記ＰＬＬ回路の出力信号とを比較し、第２比較信号を生成する第２コンパレータと、
前記第１比較信号及び前記第２比較信号の論理を検出し、前記第１比較信号及び前記第２比較信号が所定の論理となる場合にリセットが動作するフリップフロップ回路と、
前記フリップフロップ回路からの出力に基づき出力電圧を生成するチャージポンプ回路とを備え、
前記デューティは前記チャージポンプ回路に流れ込む電流と前記チャージポンプ回路から流れ出す電流との比により設定され、
当該前記デューティとなるように、前記チャージポンプ回路の前記出力電圧に基づいて前記入力制御電圧を生成する電圧制御電圧源をさらに備えることを特徴とする局所発振信号発生回路。
【請求項６】
請求項２又は請求項３に記載の局所発振信号発生回路であって、
前記デューティコントロール回路は、
前記ＰＬＬ回路の出力信号を入力制御電圧に基づいて所定量遅延させ、遅延信号を生成する電圧制御型ディレイ回路と、
前記ＰＬＬ回路の出力信号のエッジと前記遅延信号のエッジとを比較し、当該差分を抽出する検出回路と、
前記検出回路からの出力に基づき出力電圧を生成するチャージポンプ回路とを備え、
前記デューティは前記チャージポンプ回路に流れ込む電流と前記チャージポンプ回路から流れ出す電流との比により設定され、
当該前記デューティとなるように、前記チャージポンプ回路の前記出力電圧に基づいて前記入力制御電圧を生成する電圧制御電圧源をさらに備えることを特徴とする局所発振信号発生回路。
【請求項７】
基準クロック信号を所定の周波数に逓倍するＰＬＬ回路と、
前記ＰＬＬ回路の出力信号に対してデューティを設定するデューティコントロール回路とを備える局所発振信号発生回路であって、
前記デューティコントロール回路は、
前記ＰＬＬ回路の出力信号を入力制御電圧に基づいて所定量遅延させ、遅延信号を生成する直列接続された複数の電圧制御型ディレイ回路と、
前記ＰＬＬ回路の出力信号のエッジと前記遅延信号のエッジとを比較し、当該差分を抽出する検出回路と、
前記検出回路からの出力に基づき出力電圧を生成するチャージポンプ回路とを備え、
前記デューティは前記チャージポンプ回路に流れ込む電流と前記チャージポンプ回路から流れ出す電流との比により設定され、
当該前記デューティとなるように、前記チャージポンプ回路の前記出力電圧に基づいて前記入力制御電圧を生成する電圧制御電圧源をさらに備え、
複数の前記電圧制御型ディレイ回路の出力に基づいて４相クロックの局所発振信号を生成することを特徴とする局所発振信号発生回路。
【請求項８】
高周波信号を局所発振信号に基づいて周波数変換するミキサ回路と、
前記局所発振信号を生成する局所発振信号発生回路とを備える通信用半導体素子であって、
前記ミキサ回路は、請求項１に記載のミキサ回路であることを特徴とする通信用半導体素子。
【請求項９】
高周波信号を局所発振信号に基づいて周波数変換するミキサ回路と、
前記局所発振信号を生成する局所発振信号発生回路とを備える通信用半導体素子であって、
前記局所発振信号発生回路は、請求項２乃至請求項７のいずれか一つに記載の局所発振信号発生回路であることを特徴とする通信用半導体素子。
【請求項１０】
高周波信号を局所発振信号に基づいて周波数変換するミキサ回路と、
前記局所発振信号を生成する局所発振信号発生回路とを備える通信用半導体素子であって、
前記ミキサ回路は、請求項１に記載のミキサ回路であり、且つ前記局所発振信号発生回路は、請求項２乃至請求項７のいずれか一つに記載の局所発振信号発生回路であることを特徴とする通信用半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ミキサ回路、局所発振信号発生回路に係る発明であって、特に、通信用半導体素子に用いられるミキサ回路、局所発振信号発生回路に関するものである。
【背景技術】
【０００２】
各種通信方式は、それぞれ特徴的な受信機構成を持っている。例えば、無線通信用ＬＳＩの受信部だけを取り出すと、そのアーキテクチャに、ホモダイン受信方式（ダイレクトコンバージョン）やヘテロダイン受信方式（低ＩＦコンバージョン）と呼ばれる方式が採用されている。それぞれの受信部では、送信されてくる高周波信号（以下、ＲＦ信号ともいう）を局所発振信号（以下、ＬＯ信号ともいう）に基づいてミキサ回路（以下、ＭＩＸ回路ともいう）でより低い周波数に周波数変換して、ＡＤＣ（Analog-to-Digital Converter）及び変復調機を用いてＢＢ（BaseBand）信号に変換している。
【０００３】
また、送信されてくる信号には、受信を希望する信号（希望波）とそれ以外の信号（妨害波）とが混在している。そのため、受信部に関し、送信信号から妨害波の除去するためにFilter回等が開発されている。また、通信用半導体素子においては、携帯電話関係の通信方式（ＰＤＣ（Personal Digital Cellular），ＧＳＭ（Global System for Mobile Communications），ＰＨＳ（Personal Handyphone System），Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）等）、無線ＬＡＮ（IEEE８０２．１１ａ，ｂ，ｇ等）、近距離無線通信規格（Zig-bee，Bluetooth等）などの多様な通信システムを一つに集積する技術（コンボチップ）が開発されている。
【０００４】
コンボチップを形成する場合、それぞれの通信システムに対応したキャリア（搬送波）周波数に最適化したＬＮＡ（Low Noise Amplifier）、移相器、ＰＡ（Power Amplifier）及びＶＣＯ（Voltage Controlled Oscillator）が必要となる。また複数の通信システムを混在させる場合、非特許文献１に示すように、上記の要素回路を複数用いたり、流用することでマルチチップを構成するのが一般的である。
【０００５】
また、妨害波の除去及びシステムの雑音耐性向上のために、ＩＱ復調が多用されている。このＩＱ復調を達成するためには、受信アーキテクチャにおいて４相クロックのＬＯ信号が必要となる。この４相クロックのＬＯ信号を生成する方法として、移相器で一つの信号から４相クロックのＬＯ信号を生成する方法と、所望の周波数より高い信号を分周させて４相クロックのＬＯ信号を生成する方法とがある。
【０００６】
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS,Vol.39,No.12,December 2004 pp.2239-2249 "A Single-Chip Dual-Band Tri-Mode CMOS Transceiver for IEEE802.11a/b/g Wireless LAN"
【発明の開示】
【発明が解決しようとする課題】
【０００７】
背景技術で説明したコンポチップの通信用半導体素子を形成する場合、以下のような問題が発生していた。まず、複数の通信方式がそれぞれのキャリア周波数に適した要素回路を必要とするため、すべての要素回路を一つのチップに組み込むとチップ面積が増加する問題があった。
【０００８】
また、ＩＱ復調を利用するために、例えば、移相器で４相クロックのＬＯ信号を生成する必要があるが、移相器は、一般的にはパッシブ素子で作成されるため、チップ面積が増大する問題があった。さらに、一つのキャリア周波数に対して一つの移相器を構成することでしか実現できないため、コンボチップを構成する場合、必要な通信システム数だけ移相器を組み込む必要があった。
【０００９】
より高い周波数の信号から分周して４相クロックのＬＯ信号を生成する場合は、半導体のプロセスシュリンクが進み、より低電源電圧化になると、回路構成上、回路に必要な電圧より電源電圧の方が小さくなるため電流モードロジックを構成することが困難となる問題があった。
【００１０】
さらに、コンポチップの通信用半導体素子を形成する場合、プロセスシュリンクの恩恵を受け難く、プロセス毎に性能見積もりが必要となる問題があった。特に、パッシブ素子は、プロセススケーリングによって、ある程度のパラメータを見積もることはできるが、精度が荒く、チップ面積も大きくなるため、データ取りのための初期コストがトランジスタの場合に比べて大きくなる。
【００１１】
そこで、本発明は、チップ面積が増加させることなく、低電源電圧化することが可能なミキサ回路、局所発振信号発生回路、通信用半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る解決手段は、所定信号の１／ｎ倍の周波数を持つ局所発振信号を、所定信号の１周期分ずつ位相を順次遅延させる直列接続されたｎ個の移相器と、個々の移相器からの出力信号に基づいて、高周波信号の周波数変換を行うｎ個の変換器と、ｎ個の変換器の出力を合成する演算器とを備える。
【００１３】
本発明に係る別の解決手段は、基準クロック信号を所定の周波数に逓倍するＰＬＬ回路と、ＰＬＬ回路の出力信号に対して所定のデューティを設定したデューティ出力信号を生成するデューティコントロール回路と、デューティ出力信号を直列接続された複数の遅延素子により遅延し、当該複数の遅延素子の出力に基づいて４相クロックの局所発振信号を生成するＤＬＬシンセサイザ回路とを備える。
【発明の効果】
【００１４】
本発明に記載のミキサ回路は、ｎ個の移相器からの出力信号に基づいて、高周波信号の周波数変換を行うｎ個の変換器を備えているので、高速発振回路を用いる必要がなくなり、低消費電力化が可能となるとともに、チップ面積の増加を抑えることができる。
【００１５】
また、本発明に記載の局所発振信号発生回路は、直列接続された複数の遅延素子により遅延し、当該複数の遅延素子の出力に基づいて４相クロックの局所発振信号を生成するので、任意のシステムに適合する周波数の４相クロックの局所発振信号を生成することが可能となるとともに、パッシブ素子で作成される部分を低減できるため、チップ面積の増大を抑えることができ、低電源電圧化することが可能となる。
【発明を実施するための最良の形態】
【００１６】
（実施の形態１）
本実施の形態に係るミキサ回路（以下、ＭＩＸ回路ともいう）について説明する前に、前提となるＭＩＸ回路を図１７に示す。図１７に示すＭＩＸ回路１０１は、高周波信号（主に８００ＭＨｚ〜６ＧＨｚ）であるＲＦ信号を局所発振信号であるＬＯ信号に基づいて周波数変換を行い、復調処理可能な周波数信号のＭＩＸ＿ＯＵＴ信号を出力する回路である。図１７に示すＭＩＸ回路１０１に入出力される信号の波形を図１８に示す。
【００１７】
図１７に示すＭＩＸ回路１０１は、図１８から分かるようにＲＦ信号と同程度の周波数を持つＬＯ信号が必要である。そのため、図１７に示すＭＩＸ回路１０１には、高い周波数のＬＯ信号を生成可能な高速発振回路を組み合わせる必要があり、消費電力の低減が困難であった。
【００１８】
そこで、本実施の形態に係るＭＩＸ回路では、高周波数のＬＯ信号を用いることなく、動作可能な回路構成を実現している。具体的に、本実施の形態に係るＭＩＸ回路の回路図を、図１に示す。
【００１９】
図１に示すＭＩＸ回路１は、ＲＦ信号の周波数を変換する複数のサブＭＩＸ回路（変換器）（Ｓ１〜Ｓｎ）と、複数の移相器（ｄ１〜ｄｎ）と、それぞれのサブＭＩＸ回路からの出力を合成する演算器Ｓｕｍとを備えている。移相器ｄ１では入力されたＬＯ０信号を所定量遅延させてＬＯ１信号を生成し、サブＭＩＸ回路Ｓ１及び移相器ｄ２に出力する。同様に移相器ｄ２では入力されたＬＯ１信号を所定量遅延させてＬＯ２信号を生成し、サブＭＩＸ回路Ｓ２及び移相器ｄ３に出力する。さらに、移相器ｄｎでは入力されたＬＯｎ−１信号を所定量遅延させてＬＯｎ信号を生成し、サブＭＩＸ回路Ｓｎに出力する。
【００２０】
サブＭＩＸ回路Ｓ１では、入力されたＬＯ１信号に基づきＲＦ信号を変換し、ＭＩＸ＿ＯＵＴ１信号を出力する。同様に、サブＭＩＸ回路Ｓ２では、入力されたＬＯ２信号に基づきＲＦ信号を変換し、ＭＩＸ＿ＯＵＴ２信号を出力する。さらに、サブＭＩＸ回路Ｓｎでは、入力されたＬＯｎ信号に基づきＲＦ信号を変換し、ＭＩＸ＿ＯＵＴｎ信号を出力する。
【００２１】
演算器Ｓｕｍは、それぞれのサブＭＩＸ回路（Ｓ１〜Ｓｎ）から出力されたＭＩＸ＿ＯＵＴ１信号〜ＭＩＸ＿ＯＵＴｎ信号を合成してＭＩＸ＿ＯＵＴ信号を生成する。
【００２２】
次に、図２に示す波形に基づいて、図１に示すＭＩＸ回路１の動作を説明する。まず、ＬＯ信号（図１８に示すＬＯ信号と同じ）の周波数をｆｌｏとした場合に、ＬＯ０信号の周波数は周波数ｆｌｏを１／ｎ倍した周波数となる。図２ではｎ＝１６としているので、ＬＯ０信号の周波数はｆｌｏ／１６となる。
【００２３】
ＬＯ０信号は、移相器（ｄ１〜ｄｎ）により所定量（ＬＯ信号の１周期分）遅延され、図２に示すようなＬＯ１信号からＬＯｎ信号が生成される。つまり、ＬＯ１信号からＬＯｎ信号までを合成するとＬＯ信号になるように設定されている。そのため、ＬＯ１信号乃至ＬＯｎ信号が入力されるサブＭＩＸ回路（Ｓ１〜Ｓｎ）は、それぞれ図１８に示すＭＩＸ＿ＯＵＴ信号の一部を生成することになる。よって、演算器ＳｕｍでサブＭＩＸ回路（Ｓ１〜Ｓｎ）から出力されたＭＩＸ＿ＯＵＴ１信号乃至ＭＩＸ＿ＯＵＴｎ信号を合成することにより、図１８に示すＭＩＸ＿ＯＵＴ信号を生成することができる。
【００２４】
以上のように、本実施の形態に係るＭＩＸ回路１は、ｆｌｏ／ｎの周波数を持つＬＯｎ信号に基づいてＲＦ信号を処理する複数のサブＭＩＸ回路（Ｓ１〜Ｓｎ）を並列に設けることで、周波数がｆｌｏと高いＬＯ信号を利用しなくともＭＩＸ＿ＯＵＴ信号を得ることができる。つまり、本実施の形態に係るＭＩＸ回路１は、高い周波数のＬＯ信号を生成する高速発振回路を用いる必要がなくなる。
【００２５】
なお、本実施の形態に係るＭＩＸ回路１は、図３に示す通信用半導体素子２に組み込まれることで受信部の一部を構成する。また、図３に示す通信用半導体素子２には、ＭＩＸ回路１にＬＯ信号を供給する局所発振信号発生回路であるＬＯ信号発生回路３も設けられている。このＬＯ信号発生回路３は、本実施の形態に係るＭＩＸ回路１と組み合わされる場合、従来のように高い周波数ｆｌｏのＬＯ信号を生成する必要がなく、低い周波数ｆｌｏ／ｎのＬＯ０信号を生成することができる回路構成のみで良い。従って、ＬＯ信号発生回路３には、高速発振回路を用いる必要がなくなり、通信用半導体素子２の低消費電力化が可能となる。
【００２６】
（実施の形態２）
本実施の形態では、図３に示した通信用半導体素子２において、ＭＩＸ回路１にＬＯ信号を供給する局所発振信号発生回路（ＬＯ信号発生回路３）について述べる。
【００２７】
図４に、本実施の形態に係るＬＯ信号発生回路３のブロック図を示す。図４に示すＬＯ信号発生回路３は、ＰＬＬ回路４（Phase Locked Loops）、デューティコントロール回路５及びＤＬＬ（Delay Locked Loops）シンセサイザ回路６から構成されている。
【００２８】
まず、図４に示すＬＯ信号発生回路３では、所望の周波数を持つＣＬＫＲＥＦ信号（例えば、１６ＭＨｚ）がＰＬＬ回路４に入力される。ＰＬＬ回路４では、入力されたＣＬＫＲＥＦ信号の周波数を逓倍（ｆ（ＰＬＬＯＵＴ信号）＝Ｎ＊ｆ（ＣＬＫＲＥＦ信号），なお、Ｎは逓倍率を表している）し、ＰＬＬＯＵＴ信号（例えば、１２００ＭＨｚ）として出力する。デューティコントロール回路５は、入力されたＰＬＬＯＵＴ信号に対して所望の値のデューティを設定して、デューティ出力信号（ＤＵＴＹＯＵＴ信号）を生成する。例えば、ＤＵＴＹＯＵＴ信号は、１２００ＭＨｚ，デューティ（ｍ＝１／８）となる。
【００２９】
次に、ＤＵＴＹＯＵＴ信号は、ＤＬＬシンセサイザ回路６に入力される。ＤＬＬシンセサイザ回路６の動作について、図５に示すＤＬＬシンセサイザ回路６の回路図を用いて説明する。まず、図５に示すＤＬＬシンセサイザ回路６は、ＰＦＤ回路６１（Phase and Frequency Detector）と、ＣＰ回路６２（Charge Pump）と、Loop Filter回路６３と、遅延素子制御回路６４と、複数の遅延素子（Ｔ１〜Ｔｎ）と、複数のラッチ回路（Ｌ１〜Ｌ４）とを備えている。
【００３０】
ＤＬＬシンセサイザ回路６では、まずＤＵＴＹＯＵＴ信号をＰＦＤ回路６１、ＣＰ回路６２、Loop Filter回路６３及び遅延素子制御回路６４で処理して、ＤＵＴＹＯＵＴ信号の遅延量を調整するために各段の遅延素子（Ｔ１〜Ｔｎ）に遅延制御信号を出力する。１段目の遅延素子（Ｔ１）では、入力されたＤＵＴＹＯＵＴ信号を所定量遅延させてＣＬＫＯＵＴ１信号を出力する。同様に、２段目の遅延素子（Ｔ２）では、入力されたＣＬＫＯＵＴ１信号を所定量遅延させてＣＬＫＯＵＴ２信号を出力する。さらに、ｎ段目の遅延素子（Ｔｎ）では、入力されたＣＬＫＯＵＴｎ−１信号を所定量遅延させてＣＬＫＯＵＴｎ信号を出力する。
【００３１】
そして、各段の遅延素子（Ｔ１〜Ｔｎ）を奇数段、偶数段に分け、奇数段の遅延信号（ＣＬＫＯＵＴ１信号，ＣＬＫＯＵＴ３信号，ＣＬＫＯＵＴ５信号・・・）を合成して出力信号Ｓ１を生成し、偶数段の遅延信号（ＣＬＫＯＵＴ２信号，ＣＬＫＯＵＴ４信号，ＣＬＫＯＵＴ６信号・・・）を合成して出力信号Ｓ２を生成する。遅延素子の段数をＫ（＝１／ｍ）段とする場合、合成することによって得られる出力信号（Ｓ１，Ｓ２）の周波数ｆ（Ｓ１，Ｓ２）は、１／２ｍ＊ｆ（ＤＵＴＹＯＵＴ信号）で与えられる（ｍ＝１／８の場合、ＤＵＴＹＯＵＴ信号の４倍の周波数となる）。
【００３２】
さらに、出力信号（Ｓ１，Ｓ２）をラッチ回路Ｌ１，Ｌ３でそれぞれ分周し、出力信号（Ｓ３，Ｓ４）を得る。出力信号Ｓ３をラッチ回路Ｌ２において出力信号Ｓ１でラッチをかけ、出力信号Ｓ４をラッチ回路Ｌ４において出力信号Ｓ２でラッチをかけることで、ＬＯＯＵＴａ信号、ＬＯＯＵＴｂ信号、ＬＯＯＵＴｃ信号、ＬＯＯＵＴｄ信号の４相クロックのＬＯ信号が得られる。なお、ＬＯＯＵＴａ信号とＬＯＯＵＴｂ信号、ＬＯＯＵＴｃ信号とＬＯＯＵＴｄ信号は、それぞれ９０度位相がずれている４相出力である、また、ＬＯＯＵＴａ信号の周波数は、f（ＬＯＯＵＴａ信号）＝１／４ｍ＊ｆ（ＤＵＴＹＯＵＴ信号）＝Ｎ／４ｍｆ（ＣＬＫＲＥＦ信号）となる。具体的には、ｍ＝１／８、Ｎ＝７５、ｆ（ＣＬＫＲＥＦ信号）＝１６ＭＨｚとすると、f（ＬＯＯＵＴａ信号）＝２４００ＭＨｚとなる。
【００３３】
図６に、ＤＬＬシンセサイザ回路６の具体的な信号波形を示す。まず、図６に示す波形では、各段の遅延素子から出力される遅延信号であるＣＬＫＯＵＴ１信号〜ＣＬＫＯＵＴ２ｎ信号が記載されており、それぞれの信号は、当該信号の前段の信号に対して（例えば、ＣＬＫＯＵＴ２信号に対するＣＬＫＯＵＴ１信号）Ｈレベル期間分だけ遅延している。このＣＬＫＯＵＴ１信号〜ＣＬＫＯＵＴ２ｎ信号のうち、奇数のみを合成した信号が出力信号Ｓ１で、偶数のみを合成した信号が出力信号Ｓ２である。さらに、図６では、出力信号Ｓ１，Ｓ２に基づいて分周した出力信号Ｓ３，Ｓ４が図示されるとともに、出力信号Ｓ３，Ｓ４を出力信号Ｓ１，Ｓ２でそれぞれラッチをかけて得られるＬＯＯＵＴａ信号、ＬＯＯＵＴｂ信号、ＬＯＯＵＴｃ信号、ＬＯＯＵＴｄ信号が図示されている。
【００３４】
以上のように、本実施の形態に係るＬＯ信号発生回路３は、４相クロックのＬＯ信号を得るために高速な回路が不要であり、ディジタルライクな設計が主要となるため、パッシブ素子の比率が低くなる。また、本実施の形態に係るＬＯ信号発生回路３は、任意の係数ｍ，Ｎ及びＣＬＫＲＥＦ信号を設定することにより、任意のシステムに適合する周波数の４相クロックのＬＯ信号を生成することが可能となる。
【００３５】
なお、本実施の形態に係るＬＯ信号発生回路３は、実施の形態１で説明したＭＩＸ回路１のＬＯ信号発生回路３として適用することもできる。このような構成の通信用半導体素子２は、ＲＦ信号より高い周波数のＬＯ信号でも、低い周波数のＬＯ信号でも動作可能なイメージレジェクションミキサ回路に、ロジック信号でのみ４相クロック信号が生成可能な回路を単純に組み合わせても同様の効果を得ることができない。
【００３６】
（実施の形態３）
本実施の形態でも、図３に示した通信用半導体素子２において、ＭＩＸ回路１にＬＯ信号を供給する局所発振信号発生回路（ＬＯ信号発生回路３）について述べる。
【００３７】
図７に、本実施の形態に係るＬＯ信号発生回路３のブロック図を示す。図７に示すＬＯ信号発生回路３は、ＰＬＬ回路４、デューティコントロール回路５及びＤＬＬ回路７で構成されている。なお、図７では、ＬＯ信号発生回路３の出力先であるＭＩＸ回路１も図示されている。また、図７に示すＰＬＬ回路４は、ＣＬＫＲＥＦ信号が入力されるＰＦＤ回路４１と、ＰＦＤ回路４１の出力（位相の比較結果であるＵＰＸ信号，ＤＮ信号）が入力されるＣＰ回路４２と、ＣＰ回路４２の出力が入力されるLoop Filter回路４３、Loop Filter回路４３の出力（ＶＣＯ回路４４の制御信号であるＶＴ信号）が入力されるＶＣＯ回路４４と、デューティコントロール回路５から出力されるＣＬＫＯＵＴＢ信号を分周してＣＬＫ＿ＦＢ信号として出力する１／Ｎ回路４５とを備える。
【００３８】
さらに、図７に示すＬＯ信号発生回路３では、ＶＣＯ回路４４からＶＣＯＯＵＴＡ信号及びＶＣＯＯＵＴＢ信号をデューティコントロール回路５に出力している。デューティコントロール回路５では、所定の処理を行いＤＵＴＹＯＵＴ信号を生成し、ＤＬＬ回路７に出力する。ＤＬＬ回路７では、ＭＩＸ回路１に供給するＬＯ信号に生成する。
【００３９】
次に、図８に示すデューティコントロール回路５の回路図に基づいて、当該部分の動作を説明する。まず、デューティコントロール回路５に、差動信号（ＶＣＯＯＵＴＡ，ＶＣＯＯＵＴＢ）が入力される。そして、入力された差動信号（ＶＣＯＯＵＴＡ，ＶＣＯＯＵＴＢ）は、一部が所定の処理されＣＬＫＯＵＴＢ信号として出力され、残りは閾値電圧可変型コンパレータ５１に入力される。閾値電圧可変型コンパレータ５１には、図９に示す可変閾値電圧発生部が設けられており、差動信号（ＶＣＯＯＵＴＡ，ＶＣＯＯＵＴＢ）のそれぞれに対して、Ｖｔｈａ＝Ｖａ＋Ｖｂ、Ｖｔｈｘ＝Ｖａ−Ｖｂの閾値が設定される。なお、可変閾値電圧発生部に供給される電圧Ｖａ，Ｖｂは任意に設定される。
【００４０】
図１０に、デューティコントロール回路５に入出力される信号の波形を示す。図１０では、差動信号（ＶＣＯＯＵＴＡ，ＶＣＯＯＵＴＢ）に対して所定の処理を行ったＣＬＫＯＵＴＢ信号が図示されている。さらに、図１０では、差動信号（ＶＣＯＯＵＴＡ，ＶＣＯＯＵＴＢ）に対して、上記で設定した閾値Ｖｔｈａ，Ｖｔｈｘを設けた場合の波形も図示され、さらにコンパレート後の出力信号ＮＤＩＭＡ，／ＮＤＩＭＡも示されている。次に、閾値電圧可変型コンパレータ５１からの出力信号（ＮＤＩＭＡ，／ＮＤＩＭＡ）は、一部が所定の処理後ＤＵＴＹＯＵＴ信号としてＤＬＬ回路７に出力され、残りが所定のロジック回路に入力され図１０に示す片側信号のＣＰｉｎ信号に変換される。
【００４１】
ＣＰｉｎ信号のデューティは、図１０に示すようにＨレベル期間（Ｔｄ）を１周期（Ｔａ）で割った値である。そして、ＣＰｉｎ信号のデューティは、閾値Ｖｔｈａ，Ｖｔｈｘによって一意に決まる。具体的に説明すると、可変閾値電圧発生部に供給される電圧Ｖｂが増加すると、閾値Ｖｔｈａが増加し、ＮＤＩＭＡ信号のＨレベル期間（Ｔｄ）が短くなる。逆に、可変閾値電圧発生部に供給される電圧Ｖｂが減少すると、閾値Ｖｔｈａが減少し、ＮＤＩＭＡ信号のＨレベル期間（Ｔｄ）が長くなる。従って、ＣＰｉｎ信号のデューティが閾値Ｖｂによって一意に決まることが分かる。
【００４２】
上記のＣＰｉｎ信号がデューティコントロール回路５内のＣＰ回路５２に入力した場合、その出力電圧はＶｃｎｔｌ（ｔ）＝ｆ（ｌｐ）＊ＩＣＰＯＵＴと算出できる。ここで、ｆ（ｌｐ）とは、ループフィルタの伝達関数で、ＩＣＰＯＵＴは、Ｍｕ＊Ｉｒｅｆ＊Ｔｄ−Ｍｄ＊Ｉｒｅｆ＊（Ｔａ−Ｔｄ）である。また、係数Ｍｕ＊ＩｒｅｆはＣＰ回路５２に流れ込む電流であり、係数Ｍｄ＊ＩｒｅｆはＣＰ回路５２から流れ出す電流である。さらに、Ｖｃｎｔｌ（ｔ）は、Ｖｃｎｔｌ電圧の時間を変数とした場合の表現である。従って、ＩＣＰＯＵＴが０μＡとなれば、Ｖｃｎｔｌ（ｔ）＝０となるため時間的に不変となる。
【００４３】
ＣＰｉｎ信号のデューティは、係数Ｍｕ＊Ｉｒｅｆと係数Ｍｄ＊Ｉｒｅｆとの比で決定することができる。例えば、ＣＰｉｎ信号のデューティを５０％にしたい場合にはＭｕ＝Ｍｄに設定すると、ＩＣＰＯＵＴ＝０となるためにＴｄ＝Ｔａ−Ｔｄとなる。つまり、Ｔａ＝２＊ＴｄとなるのでＣＰｉｎ信号のデューティが５０％に設定されることになる。
【００４４】
本実施の形態に係るデューティコントロール回路５では、さらに電圧制御電圧源であるＶＣＶＳ回路（Voltage Controlled Voltage Source）５３が設けられており、ＣＰｉｎ信号のデューティが所望のデューティとならない場合に、当該ＶＣＶＳ回路５３が閾値電圧可変型コンパレータ５１内の可変閾値電圧発生部に供給される電圧（Ｖｂ）を調整する。具体的には、デューティが低い場合、出力電圧Ｖｃｎｔｌは低下する。出力電圧Ｖｃｎｔｌ＝ｋ＊Ｖｂ（ｋ＞０の係数）の関係が存在するとき、出力電圧Ｖｃｎｔｌの低下により電圧Ｖｂも減少する。そのため、閾値Ｖｔｈａが減少し、ＮＤＩＭＡ信号のＨレベル期間（Ｔｄ）が短くなるのでデューティはどんどん小さくなる。
【００４５】
従って、このままでは収束しないため、ＶＣＶＳ回路５３は、閾値電圧可変型コンパレータ５１のｋ係数が負の特性となるようにＶｄｕｃ電圧を印加する。つまり、出力信号Ｖｃｎｔｌ＝ｋ＊Ｖｂ（ｋ＜０の係数）の関係となり、電圧Ｖｂの減少により閾値Ｖｔｈａが増加し、ＮＤＩＭＡ信号のＨレベル期間（Ｔｄ）が長くなるのでデューティはどんどん大きくなる。ＶＣＶＳ回路５３は、ＣＰｉｎ信号のデューティがＣＰ回路５２の係数Ｍｕ，Ｍｄで設定した所望のデューティと異なる場合、所望のデューティになるようにＶｄｕｃ電圧を印加してＶｂ電圧を調整する。
【００４６】
なお、閾値電圧可変型コンパレータ５１−ＣＰ回路５２−ＶＣＶＳ回路５３のループが安定するように、ループフィルタの伝達関数ｆ（ｌｐ）及びＶＣＶＳ回路５３の係数、ＣＰ回路５２になられる電流を決定する必要がある。
【００４７】
以上のように、本実施の形態に係るデューティコントロール回路５は、上述の回路構成を備えているので、任意のデューティの出力信号を得ることができ、且つ安定して得られることができる効果がある。
【００４８】
なお、本実施の形態に係るデューティコントロール回路５は、実施の形態２で説明したＬＯ信号発生回路３に適用することができると共に、当該デューティコントロール回路５を適用したＬＯ信号発生回路３を実施の形態１で説明したＭＩＸ回路１のＬＯ信号発生回路３に適用することもできる。
【００４９】
（実施の形態４）
本実施の形態では、図３に示した通信用半導体素子２において、ＭＩＸ回路１にＬＯ信号を供給する局所発振信号発生回路（ＬＯ信号発生回路３）内のデューティコントロール回路５について述べる。
【００５０】
本実施の形態に係るデューティコントロール回路５を構成する一部の回路を図１１に示す。図１１に示す回路は、閾値電圧生成回路５４、可変電圧レベルシフト回路５５、コンパレータ５６，５７、リセット付きＤ−ＦＦ回路（ディレイ フリップフロップ回路）５８及び各種ロジック回路から構成されている。
【００５１】
図１１に示す回路は、ＶＣＯ回路４４から供給される入力信号Ｖｉｎを入力制御電圧Ｖｃによって変換してＮＤ＿ＯＵＴ信号を生成し、当該ＮＤ＿ＯＵＴ信号をＣＰ回路５２に出力する回路である。図１１に示す回路の動作概要について、図１２に示す信号波形に基づいて説明する。まず、入力信号Ｖｉｎは、二つのコンパレータ５６，５７に入力される。コンパレータ５６の参照電圧（閾値電圧）は、閾値電圧生成回路５４で生成された閾値電圧Ｖ（ＮＤＶＴＨ）となる。一方、コンパレータ５７の閾値電圧は、可変電圧レベルシフト回路５５において入力制御電圧Ｖｃに基づいて生成された閾値電圧Ｖ（ＮＤＶＴＬ）となる。なお、それぞれの閾値電圧は、Ｖ（ＮＤＶＴＬ）＝Ｖ（ＮＤＶＴＨ）−Ｖｃの関係となる。
【００５２】
入力信号Ｖｉｎを閾値電圧Ｖ（ＮＤＶＴＨ）に基づいてコンパレータするコンパレータ５６の出力は、図１２に示すようなＮＤ＿ＣＬＫＩＮ信号となる。一方、入力信号Ｖｉｎを閾値電圧Ｖ（ＮＤＶＴＬ）に基づいてコンパレータするコンパレータ５７の出力は、図１２に示すようなＮＤ＿ＣＬＫＩＮＤ信号となる。ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号は、リセット付きＤ−ＦＦ回路５８において、それぞれの信号の立ち上がりエッジが検出される。なお、本実施の形態では、図１１に示すようにＮＤ＿ＣＬＫＩＮ信号とＮＤ＿ＣＬＫＩＮＤ信号とのタイミングを取るためにTiming調整回路５９が設けられている。
【００５３】
次に、リセット付きＤ−ＦＦ回路５８は、ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号の立ち上がり（論理）を検出するとともに、出力を保持する回路である。しかし、リセット付きＤ−ＦＦ回路５８は、ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号が共に立ち上がる（所定の論理）とリセットがはたらく構成となっている。そのため、リセット付きＤ−ＦＦ回路５８は、ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号に基づき、図１２に示すようなＮＤ＿ＯＵＴ信号を出力することができる。なお、ＮＤ＿ＯＵＴ信号は、閾値電圧Ｖ（ＮＤＶＴＨ），Ｖ（ＮＤＶＴＬ）を変更することでＮＤ＿ＯＵＴ信号のデューティを変化させることができるため、入力制御電圧Ｖｃによりデューティを一意的に決定することができる。
【００５４】
ＮＤ＿ＯＵＴ信号は、図８に示すＣＰ回路５２に入力される。また、本実施の形態に係る回路は、図８に示すデューティコントロール回路５の一部を構成するため、当該ＣＰ回路５２の出力電圧に基づいて所望のデューティとなるようにＶＣＶＳ回路５３が入力制御電圧Ｖｃを調整することになる。
【００５５】
以上のように、本実施の形態に係るデューティコントロール回路５は、上述の回路構成を備えているので、任意のデューティの出力信号を得ることができ、且つ安定して得られることができる効果がある。
【００５６】
なお、本実施の形態に係るデューティコントロール回路５は、実施の形態２で説明したＬＯ信号発生回路３に適用することができると共に、当該デューティコントロール回路５を適用したＬＯ信号発生回路３を実施の形態１で説明したＭＩＸ回路１のＬＯ信号発生回路３に適用することもできる。
【００５７】
（実施の形態５）
本実施の形態では、図３に示した通信用半導体素子２において、ＭＩＸ回路１にＬＯ信号を供給する局所発振信号発生回路（ＬＯ信号発生回路３）内のデューティコントロール回路５について述べる。
【００５８】
図１３に、本実施の形態に係るデューティコントロール回路５の回路図を示す。図１３に示すデューティコントロール回路５は、低幅パルス列発生回路７１、ＶＣＶＳ回路５３及びＣＰ回路５２を備えている。そして、低幅パルス列発生回路７１は、ＶＣＯ回路４４から供給されたＮＤ＿ＣＬＫＩＮ信号を遅延させる電圧制御型デレイ素子７２と、ＮＤ＿ＣＬＫＩＮ信号と電圧制御型デレイ素子７２から出力されたＮＤ＿ＣＬＫＩＮＤ信号との立ち上がりエッジを比較して、その差分を抽出するリセット付きＤ−ＦＦ回路７３及び各種ロジックから構成されている。
【００５９】
次に、図１３に示すデューティコントロール回路５の動作について、図１４に示す信号波形に基づいて説明する。まず、ＶＣＯ回路４４から低幅パルス列発生回路７１に図１４に示すようなＮＤ＿ＣＬＫＩＮ信号が入力される。入力されたＮＤ＿ＣＬＫＩＮ信号のうち、一部が電圧制御型デレイ素子７２に入力する。電圧制御型デレイ素子７２では、ＶＣＶＳ回路５３から供給された入力制御電圧Ｖｃに基づいてＮＤ＿ＣＬＫＩＮ信号を所定量遅延させ図１４に示すようなＮＤ＿ＣＬＫＩＮＤ信号が生成される。ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号は、それぞれリセット付きＤ−ＦＦ回路７３に入力し、その立ち上がりの差分が検出される。なお、本実施の形態では、二つのリセット付きＤ−ＦＦ回路７３とＡＮＤゲート７４が、ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号の立ち上がりを検出する回路を構成している。また、リセット付きＤ−ＦＦ回路７３は、ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号の立ち上がりを検出し、その出力を保持するが、ＮＤ＿ＣＬＫＩＮ信号及びＮＤ＿ＣＬＫＩＮＤ信号が共に立ち上がるとリセットが動作する。
【００６０】
リセット付きＤ−ＦＦ回路７３からは、図１４に示すようなＮＤ＿ＯＵＴ信号が出力される。このＮＤ＿ＯＵＴ信号に基づいてＣＰ回路５２は、出力電圧Ｖｃｎｔｌを生成する。この出力電圧Ｖｃｎｔｌは、実施の形態３で説明したように、Ｖｃｎｔｌ（ｔ）＝ｆ（ｌｐ）＊｛Ｍｕ＊Ｉｒｅｆ＊Ｔｄ−Ｍｄ＊Ｉｒｅｆ＊（Ｔａ−Ｔｄ）｝で算出できる。なお、Ｔａは図１４に示すようにＮＤ＿ＣＬＫＩＮ信号の１周期を表し、Ｔｄは図１４に示すようにＮＤ＿ＯＵＴ信号のＨレベル期間を表す。
【００６１】
さらに、この出力電圧ＶｃｎｔｌがＶＣＶＳ回路５３に供給され、電圧制御型デレイ素子７２に供給する入力制御電圧Ｖｃを調整して所定のデューティになるように制御している。従って、デューティは、入力制御電圧Ｖｃによって一意に決定されるため、ＶＣＶＳ回路５３−低幅パルス列発生回路７１−ＣＰ回路５２のループを繰り返すことで任意のデューティを得ることができる。
【００６２】
以上のように、本実施の形態に係るデューティコントロール回路５は、上述の回路構成を備えているので、任意のデューティの出力信号を得ることができ、且つ安定して得られることができる効果がある。
【００６３】
なお、本実施の形態に係るデューティコントロール回路５は、実施の形態２で説明したＬＯ信号発生回路３に適用することができると共に、当該デューティコントロール回路５を適用したＬＯ信号発生回路３を実施の形態１で説明したＭＩＸ回路１のＬＯ信号発生回路３に適用することもできる。
【００６４】
（実施の形態６）
実施の形態５で示したデューティコントロール回路５は、ＰＬＬ回路４からの出力信号に対してデューティを設定し、ＤＵＴＹＯＵＴ信号を生成している。そして、このＤＵＴＹＯＵＴ信号がＤＬＬシンセサイザ回路６に入力され、４相クロックのＬＯ信号が生成される。しかし、実施の形態５で示したデューティコントロール回路５は、ＶＣＯ回路４４からのＮＤ＿ＣＬＫＩＮ信号が電圧制御型デレイ素子７２により遅延する回路構成を有しており、当該回路構成は図５に示すＤＬＬシンセサイザ回路６の遅延素子と同様、入力信号を遅延させる構成である。
【００６５】
そこで、本実施の形態に係るデューティコントロール回路５では、図１３に示す電圧制御型デレイ素子７２の部分を図１５に示すような電圧制御型デレイ素子７２が直列に複数接続される構成に置き換える。これにより、図１５に示す第１段目の電圧制御型デレイ素子７２は、ＣＬＫ１信号（ＮＤ＿ＣＬＫＩＮ信号）が入力されると、当該信号を所定量遅延させてＣＬＫ２信号を出力し、第ｎ段目の電圧制御型デレイ素子７２は、ＣＬＫｎ信号が入力されると、当該信号を所定量遅延させてＣＬＫｎ＋１信号を出力する。図１６に、電圧制御型デレイ素子７２の各段から出力される信号の波形を示す。
【００６６】
電圧制御型デレイ素子７２は、実施の形態５で説明したようにチャージポンプ回路の電流比によりデューティが調整されている。そのため、図１６に示す波形では、デューティを１／１６とした場合の各段の電圧制御型デレイ素子７２からの出力を示している。この波形は、図６に示す波形と同じであり、図１５に示す電圧制御型デレイ素子７２が、図５に示すＤＬＬシンセサイザ回路６の遅延素子と同様の機能を果たすことが分かる。
【００６７】
従って、本実施の形態に係るデューティコントロール回路５では、電圧制御型デレイ素子７２の部分を図１５に示すような電圧制御型デレイ素子７２が直列に複数接続される構成に置き換えることにより、ＤＬＬシンセサイザ回路６を不要にすることができる。つまり、本実施の形態に係るデューティコントロール回路５は、ＤＬＬシンセサイザ回路６の機能を取り込むことにより、ＬＯ信号発生回路３を簡素化することができる。
【００６８】
図１６に示すＣＬＫ１信号〜ＣＬＫ１６信号から、奇数段の出力だけ合成したＣＬＫ＿ＡＤ１信号（図６のＳ１信号に対応）と、偶数段の出力だけ合成したＣＬＫ＿ＡＤ２信号（図６のＳ２信号に対応）とが得られ、さらに、ＣＬＫ＿ＡＤ１信号を分周することでＣＬＫ＿ＡＤ３信号（図６のＳ３信号に対応）と、ＣＬＫ＿ＡＤ２信号を分周することでＣＬＫ＿ＡＤ４信号（図６のＳ４信号に対応）とが得られる。従って、ＣＬＫ＿ＡＤ１信号からＣＬＫ＿ＡＤ４信号に基づいて、実施の形態２と同様の処理を行うことで、４層クロックのＬＯ信号を得ることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１に係るミキサ回路の回路図である。
【図２】本発明の実施の形態１に係るミキサ回路に入力されるＬＯ信号の波形を示す図である。
【図３】本発明の実施の形態１に係る通信用半導体素子のブロック図である。
【図４】本発明の実施の形態２に係るＬＯ信号発生回路のブロック図である。
【図５】本発明の実施の形態２に係るＤＬＬシンセサイザ回路の回路図である。
【図６】本発明の実施の形態２に係るＤＬＬシンセサイザ回路の波形を示す図である。
【図７】本発明の実施の形態３に係るＬＯ信号発生回路のブロック図である。
【図８】本発明の実施の形態３に係るデューティコントロール回路の回路図である。
【図９】本発明の実施の形態３に係るデューティコントロール回路の可変閾値電圧発生部の回路図である。
【図１０】本発明の実施の形態３に係るデューティコントロール回路の波形を示す図である。
【図１１】本発明の実施の形態４に係るデューティコントロール回路の一部の回路図である。
【図１２】本発明の実施の形態４に係るデューティコントロール回路の波形を示す図である。
【図１３】本発明の実施の形態５に係るデューティコントロール回路の回路図である。
【図１４】本発明の実施の形態５に係るデューティコントロール回路の波形を示す図である。
【図１５】本発明の実施の形態６に係るデューティコントロール回路の複数段の電圧制御型デレイ素子７２を示す図である。
【図１６】本発明の実施の形態６に係るデューティコントロール回路の波形を示す図である。
【図１７】本発明の前提となるミキサ回路の回路図である。
【図１８】本発明の前提となるミキサ回路の波形を示す図である。
【符号の説明】
【００７０】
１，１０１  ＭＩＸ回路、２  通信用半導体素子、３  ＬＯ信号発生回路、４  ＰＬＬ回路、５  デューティコントロール回路、６  ＤＬＬシンセサイザ回路、７  ＤＬＬ回路、４１，６１  ＰＦＤ回路、４２，５２，６２  ＣＰ回路、４３，６３  Loop Filter回路、４４  ＶＣＯ回路、４５  １／Ｎ回路、５１  閾値電圧可変型コンパレータ、５３  ＶＣＶＳ回路、５４  閾値電圧生成回路、５５  可変電圧レベルシフト回路、５６，５７  コンパレータ、５８，７３  リセット付きＤ−ＦＦ回路、５９  Timing調整回路、６４  遅延素子制御回路、７１  低幅パルス列発生回路、７２  電圧制御型デレイ素子、７４  ＡＮＤゲート、ｄ１〜ｄｎ  移相器、Ｓ１〜Ｓｎ  サブＭＩＸ回路、Ｔ１〜Ｔｎ  遅延素子。
【図１】
2007150663.tif 000003
【図２】
2007150663.tif 000004
【図３】
2007150663.tif 000005
【図４】
2007150663.tif 000006
【図５】
2007150663.tif 000007
【図６】
2007150663.tif 000008
【図７】
2007150663.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007150663.tif 000015
【図１４】
2007150663.tif 000016
【図１５】
2007150663.tif 000017
【図１６】
2007150663.tif 000018
【図１７】
2007150663.tif 000019
【図１８】
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