(57)【要約】【課題】標準ＣＭＯＳプロセスで製造可能な不揮発性メモリを提供する。【解決手段】ＭＯＳ構造のトランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、前記トランジスタは、半導体基板の主表面に形成されたソース及びドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたフローティングゲートと、から構成され、前記キャパシタは、前記半導体基板の主表面に前記トランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、前記不純物領域上に絶縁膜を介して前記フローティングゲートと一体的に形成された第二電極と、から構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＭＯＳ構造のトランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、
前記トランジスタは、
半導体基板の主表面に形成されたソース及びドレインと、
前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたフローティングゲートと、
から構成され、
前記キャパシタは、
前記半導体基板の主表面に前記トランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、
前記不純物領域上に絶縁膜を介して前記フローティングゲートと一体的に形成された第二電極と、
から構成された不揮発性メモリ。
【請求項２】
請求項１に記載の不揮発性メモリにおいて、
前記トランジスタおよびキャパシタは、標準的なＣＭＯＳプロセスを用いて形成されたことを特徴とする不揮発性メモリ。
【請求項３】
請求項１または２の何れか１項に記載の不揮発性メモリにおいて、
前記メモリセルをマトリックス状に配列してなるメモリアレイと、
前記メモリアレイの各列に沿って形成され、前記トランジスタのドレインが接続された複数のビット線と、
前記メモリアレイの各列に沿って形成され、前記トランジスタのソースが接続された複数のソース線と、
前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、
を備え、
前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成されたことを特徴とする不揮発性メモリ。
【請求項４】
請求項３に記載の不揮発性メモリにおいて、
前記メモリセルは、
書き込み時に、前記コントロールゲート線に所定の第一の正電圧が印加され、前記ビット線に所定の第二の正電圧が印加され、前記ソース線に接地電圧が印加され、
消去時に、前記コントロールゲート線に接地電圧が印加され、前記ビット線に所定の第三の正電圧が印加され、前記ソース線がオープン状態とされ、
読み出し時に、前記コントロールゲート線に所定の第四の正電圧が印加され、前記ビット線に所定の第五の正電圧が印加され、前記ソース線に接地電圧が印加されることを特徴とする不揮発性メモリ。
【請求項５】
請求項３に記載の不揮発性メモリにおいて、
前記トランジスタのソースが、同一行内の隣り合うメモリセル間で一体的に形成されたことを特徴とする不揮発性メモリ。
【請求項６】
請求項３に記載の不揮発性メモリにおいて、
隣り合う行に属するメモリセル間で前記トランジスタのソース及びドレインが一体的に形成されたことを特徴とする不揮発性メモリ。
【請求項７】
請求項１ないし６の何れか１項に記載の不揮発性メモリにおいて、
前記第二電極は、その角部が素子分離用のフィールド酸化膜上に位置するように形成されたことを特徴とする不揮発性メモリ。
【請求項８】
前記キャパシタはＭＯＳキャパシタにより形成されたことを特徴とする請求項１ないし７の何れか１項に記載の不揮発性メモリ。
【請求項９】
請求項１ないし８の何れか１項に記載の不揮発性メモリを製造する方法であって、
前記半導体基板の所定の領域に前記キャパシタの第一電極となる前記不純物領域を形成する工程と、
素子分離用のフィールド酸化膜を形成する工程と、
前記トランジスタのゲート酸化膜及びキャパシタの絶縁層となる酸化膜を形成する工程と、
前記トランジスタのフローティングゲート及び前記キャパシタの第二電極を形成する工程と、
前記トランジスタのソース及びドレインを形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記不純物領域と前記ソースとドレインに通じるコンタクトホールを形成する工程と、
メタル配線を形成する工程と、
を含む不揮発性メモリの製造方法。
【請求項１０】
請求項９に記載の不揮発性メモリの製造方法において、
前記不純物領域の形成後に該不純物領域と同じ導電型の不純物をさらに注入することを特徴とする不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ及びその製造方法に関し、特に標準ＣＭＯＳプロセスで不揮発性メモリを実現するための技術に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても記憶されたデータが消えないため、多くの用途に用いられている。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてもＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂ロジック混載メモリ(Embedded Memory)に対する要請が高まっている。
【０００３】
しかしながら、一般的に不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造を有しており、製造工程はロジックＩＣの作製に用いられる標準ＣＭＯＳプロセス（１層ポリシリコンプロセス）より複雑で工程数も多い。そのため、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多くなり、歩留まりも低下し、製品の価格（コスト）が上昇するという問題が生じていた。
【０００４】
このような問題を解決する従来技術として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（特許文献１参照）。この１層ポリシリコンプロセスを用いたＥＥＰＲＯＭによれば、２層ポリシリコンプロセスを用いる場合よりも製造工程を削減できる。
【特許文献１】特開平１０−２８９９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術に係る１層ポリシリコンを用いたＥＥＰＲＯＭによれば、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下の半導体基板に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックＩＣの製造に用いられる標準ＣＭＯＳプロセスより複雑な製造工程が必要になるという問題がある。さらに、高濃度で埋め込まれた拡散層を酸化して作製された酸化膜は品質が低下するため、不良の発生する確率が高くなり、信頼性も低下するという問題がある。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで製造可能な不揮発性メモリを提供する事である。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を解決するためになされたもので、本発明に係る不揮発性メモリは、ＭＯＳ構造のトランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、前記トランジスタは、半導体基板の主表面に形成されたソース及びドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたフローティングゲートと、から構成され、前記キャパシタは、前記半導体基板の主表面に前記トランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、前記不純物領域上に絶縁膜を介して前記フローティングゲートと一体的に形成された第二電極と、から構成される。
【０００８】
上記不揮発性メモリにおいて、前記トランジスタおよびキャパシタは、標準的なＣＭＯＳプロセスを用いて形成されたことを特徴とする。
【０００９】
上記不揮発性メモリにおいて、前記メモリセルをマトリックス状に配列してなるメモリアレイと、前記メモリアレイの各列に沿って形成され、前記トランジスタのドレインが接続された複数のビット線と、前記メモリアレイの各列に沿って形成され、前記トランジスタのソースが接続された複数のソース線と、前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、を備え、前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成されたことを特徴とする。
【００１０】
上記不揮発性メモリにおいて、前記メモリセルは、書き込み時に、前記コントロールゲート線に所定の第一の正電圧が印加され、前記ビット線に所定の第二の正電圧が印加され、前記ソース線に接地電圧が印加され、消去時に、前記コントロールゲート線に接地電圧が印加され、前記ビット線に所定の第三の正電圧が印加され、前記ソース線がオープン状態とされ、読み出し時に、前記コントロールゲート線に所定の第四の正電圧が印加され、前記ビット線に所定の第五の正電圧が印加され、前記ソース線に接地電圧が印加されることを特徴とする。
【００１１】
上記不揮発性メモリにおいて、前記トランジスタのソースが、同一行内の隣り合うメモリセル間で一体的に形成されたことを特徴とする。
【００１２】
上記不揮発性メモリにおいて、隣り合う行に属するメモリセル間で前記トランジスタのソース及びドレインが一体的に形成されたことを特徴とする。
【００１３】
上記不揮発性メモリにおいて、前記第二電極は、その角部が素子分離用のフィールド酸化膜上に位置するように形成されたことを特徴とする。
【００１４】
上記不揮発性メモリにおいて、前記キャパシタはＭＯＳキャパシタにより形成されたことを特徴とする。
【００１５】
上記不揮発性メモリの製造方法は、前記半導体基板の所定の領域に前記キャパシタの第一電極となる前記不純物領域を形成する工程と、素子分離用のフィールド酸化膜を形成する工程と、前記トランジスタのゲート酸化膜及びキャパシタの絶縁層となる酸化膜を形成する工程と、前記トランジスタのフローティングゲート及び前記キャパシタの第二電極を形成する工程と、前記トランジスタのソース及びドレインを形成する工程と、層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記不純物領域と前記ソースとドレインに通じるコンタクトホールを形成する工程と、メタル配線を形成する工程と、を含む。
【００１６】
上記不揮発性メモリの製造方法において、前記不純物領域の形成後に該不純物領域と同じ導電型の不純物をさらに注入することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで不揮発性メモリを製造することが可能となる。従って、高い信頼性を備えたロジック混載メモリが容易且つ安価に実現出来る。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の一実施形態について説明する。
図１（ａ）は、本発明に係る不揮発性メモリのメモリセルであるＥＥＰＲＯＭセルの平面図である。図１（ｂ）は本ＥＥＰＲＯＭセルの等価回路図であり、図１（ｃ）は図１（ａ）のＡ−Ａ’に沿った断面図であり、図１（ｄ）は図１（ａ）のＢ−Ｂ’に沿った断面図である。
【００１９】
本ＥＥＰＲＯＭセルは、図１（ｂ）の等価回路図に示すように、電気回路上、トランジスタＴｒとキャパシタＣｐとから構成される。トランジスタＴｒは、ソースＳとドレインＤとゲートとを備え、キャパシタＣｐは、絶縁体（誘電体）を介して対向する一対の電極を備えて構成される。ここで、キャパシタＣｐの一方の電極はトランジスタＴｒのゲートに接続され、これらキャパシタＣｐの一方の電極とトランジスタＴｒのゲートは本ＥＥＰＲＯＭセルのフローティングゲートＦＧとして機能する。また、キャパシタＣｐの他方の電極は本ＥＥＰＲＯＭセルのコントロールゲートＣＧとして機能する。
【００２０】
図１（ａ）、（ｃ）、（ｄ）に、本ＥＥＰＲＯＭセルのデバイス構造を示す。
同図において、１は、ｐ型半導体基板０中に形成されたｎ型半導体領域であるｎ型ウェル (不純物領域、以下ｎ−ｗｅｌｌと称す)、２は、ｎ−ｗｅｌｌ１中に形成されたｎ＋拡散層、３は、上記フローティングゲートＦＧとなるポリシリコンゲート、４は、トランジスタＴｒのドレインＤとなるｎ+拡散層、５は、トランジスタＴｒのソースＳとなるｎ＋拡散層、６は、トランジスタＴｒのゲート部、７は、メタル配線８、９とｎ＋拡散層４、５とを接続するコンタクト、８は、ドレインＤに接続されるメタル配線、９は、ソースＳに接続されるメタル配線、１０は、キャパシタＣｐとなるキャパシタ部、１１は、上記コントロールゲートＣＧとなるメタル配線、１２は、ｎ＋拡散層２とメタル配線１１とを接続するコンタクト、１３は、素子分離用のフィールド酸化膜、１４は、トランジスタＴｒのゲート酸化膜やキャパシタＣｐの絶縁層となる薄い酸化膜（ゲート酸化膜）を表す。なお、ゲート部６は、ポリシリコンゲート３のうち、トランジスタＴｒのゲートとして機能する部分を指している。
【００２１】
ここで、ポリシリコンゲート３（ゲート部６）と、ｎ+拡散層４と、ｎ＋拡散層５と、コンタクト７と、メタル配線８と、メタル配線９と、薄い酸化膜１４とからｎ型ＭＯＳ構造のトランジスタＴｒが構成され、この構造はロジックＩＣのＭＯＳトランジスタ構造と同一である。
【００２２】
又、ポリシリコンゲート３を上部電極とし、薄い酸化膜１４を挟んでｎ−ｗｅｌｌ１を下部電極としてキャパシタＣｐが構成される。キャパシタＣｐの下部電極であるｎ−ｗｅｌｌ１中に形成されるｎ＋拡散層２と、コンタクト１２とを用いて、ｎ−ｗｅｌｌ１をメタル配線１１に接続して上記コントロールゲートＣＧとする。つまり、ｎ−ｗｅｌｌ１がトランジスタＴｒのコントロールゲートＣＧとなる。
なお、キャパシタＣｐの上部電極となるポリシリコンゲート３の直下には拡散層が存在しない。これは、周知のＭＯＳ構造トランジスタのゲート直下に拡散層が存在しない点と同一である。即ち、本実施形態では、キャパシタＣｐは所謂ＭＯＳキャパシタにより実現されている。
【００２３】
そして、トランジスタＴｒのポリシリコンゲート３を共通に用いてキャパシタＣｐの上部電極とトランジスタＴｒのゲート部６を構成しているため、ポリシリコンゲート３は周囲を絶縁体に囲まれており、電気的にどこにも接続されないフローティング状態となる。このポリシリコンゲート３がＥＥＰＲＯＭセルのフローティングゲートＦＧとして働き、この部分に電荷の蓄積を行う事によってデータの記録（保持）を行う事が出来る。
【００２４】
上述の通り、本ＥＥＰＲＯＭセルは１層ポリシリコンを用いた一般的な構造のＭＯＳトランジスタＴｒとキャパシタＣｐのみで実現でき、特殊なデバイス構造が必要ないため、ロジックＩＣの製造に用いられる標準的なＣＭＯＳプロセスで製造可能である。本ＥＥＰＲＯＭセルの製造工程の詳細については後述する。
【００２５】
次に、本ＥＥＰＲＯＭセルの動作を、表１を参照して説明する。表１は、書き込み動作時、消去動作時及び読み出し動作時の各端子の電圧関係である。
【００２６】
【表１】
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【００２７】
書き込み動作時には、例えばコントロールゲートＣＧ＝５Ｖ、ドレインＤ＝３Ｖ、ソースＳ＝０Ｖに設定する。この状態では、カップリング用のキャパシタＣｐによってフローティングゲートの電圧が約３Ｖ位になり、トランジスタＴｒがオンする。このとき、フローティングゲートＦＧ及びドレインＤの電圧が３Ｖなので、トランジスタＴｒは飽和領域での動作となり過剰電圧が印加されるため、ホットエレクトロンが発生しフローティングゲートＦＧに電子が注入される。この状態を書き込み状態とする。
【００２８】
一方、例えばコントロールゲートＣＧ＝５Ｖ、ドレインＤ＝０Ｖ、ソースＳ＝０Ｖに設定すれば、トランジスタＴｒには電流が流れないので、ホットエレクトロンは発生せず、電子はフローティングゲートに注入されない。すなわち、各セルのドレインＤの電圧を制御する事によって、任意のＥＥＰＲＯＭセルにのみ選択的に書き込みを行う事が出来る。
【００２９】
又、消去動作時には、例えばコントロールゲートＣＧ＝０Ｖ、ドレインＤ＝７Ｖ、ソースＳ＝ｏｐｅｎ（電気的にフローティング状態）の条件に設定する。この状態では、フロ−ティングゲートＦＧの電圧は、カップリング用のキャパシタＣｐによりほぼ０Ｖに固定されるため、フロ−ティングゲートＦＧとドレインＤとの電位差が７Ｖとなり、ファウラノルトハイム(Fauler-Northeim)のトンネル電流が流れ、フローティングゲートＦＧからドレインＤへ電子が放出されてデータが消去された事になる。
【００３０】
一方、このときにドレインＤ＝０Ｖであれば、フローティングゲートＦＧに蓄積された電子は放出されず、データの消去は行われない。すなわち、各セルのドレインＤの電圧を制御する事によって、任意のＥＥＰＲＯＭセルのみから選択的にデータの消去を行う事が出来る。
【００３１】
又、読み出し動作時には、例えばコントロールゲートＣＧ＝３Ｖ、ドレインＤ＝０．５Ｖ、ソースＳ＝０Ｖと設定する事によって、対象となるＥＥＰＲＯＭセルにデータが書き込まれていればドレイン電流（トランジスタＴｒのチャネル電流）が流れず、消去されていればドレイン電流が流れるので、このドレイン電流の有無により書き込み状態であるか消去状態であるかを判断できる。
なお、上述の例に限定されず、書き込み動作、消去動作、読み出し動作が行える条件であれば、各端子への印加電圧は上述の電圧のみに限定されるものではない。
【００３２】
ここで、図２を用いて上述の読み出し動作をさらに詳細に説明する。
図２は、本ＥＥＰＲＯＭセルに用いられているトランジスタＴｒのゲート電圧−ドレイン電流特性図（ドレイン電圧一定）である。グラフの横軸にはゲート電圧ＶＧを、縦軸にはドレイン電流Ｉを示す。そして、書き込み状態におけるゲート電圧−ドレイン電流特性と、消去状態におけるゲート電圧−ドレイン電流特性を同時に示す。
【００３３】
この２つの特性の内、書き込み状態を示す特性では見かけ上の閾値が大きくなるのでドレイン電流が流れ難くなり、又、消去状態を示す特性では見かけ上の閾値が小さくなるのでドレイン電流が流れやすくなる。例えばゲート電圧を３Ｖとすると、書き込み状態ではドレイン電流は流れず、消去状態ではドレイン電流が流れる。本ＥＥＰＲＯＭセルに用いられているトランジスタがこのようなトランジスタ特性を有する事から、上述の様にＥＥＰＲＯＭセルにデータが書き込まれているか消去されているかを判定可能である。
【００３４】
次に、本ＥＥＰＲＯＭセルを組み合わせてメモリアレイを構成した各種レイアウトの適用例を示す。
図３は、本発明のＥＥＰＲＯＭセル（メモリセル）をマトリックス状に並べて構成したメモリアレイの第一の適用例を示す構造図である。本来は複数のＥＥＰＲＯＭセルをマトリックス状に配置するが、説明を簡単にするために４ビット構成としている。
【００３５】
基本となるフローティングゲートは、３−１〜３−４で示される。本適用例では、すべてのＥＥＰＲＯＭセルを同一の向きで配置し、メタル配線からなるドレイン配線８−１（Ｄ１）、８−２（Ｄ２）（これらをビット線と称す）は、メモリアレイの各列に沿ってドレイン同士を接続し、ソース配線９−１（Ｓ１）、９−２（Ｓ２）（これらをソース線と称す）は、メモリアレイの各列に沿ってソース同士を接続する。また、コントロールゲート６−１（ＣＧ１）、６−２（ＣＧ２）（これらをコントロールゲート線と称す）は、メモリアレイの各行に沿ってコントロールゲート同士を接続する。
さらに、メモリアレイの同一行内の隣に配置されたＥＥＰＲＯＭセル同士は、キャパシタの下部電極を構成するｎ−ｗｅｌｌ１−１、１−２及びｎ＋拡散層２−１、２−２をそれぞれ一体的に形成してレイアウト面積の削減を図っている。
【００３６】
図４は、図３に示したメモリアレイの等価回路図である。
図３の構造図に示した左上のＥＥＰＲＯＭセルがＣｅｌｌ１、右上のＥＥＰＲＯＭセルがＣｅｌｌ２、左下のＥＥＰＲＯＭセルがＣｅｌｌ３、右下のＥＥＰＲＯＭセルがＣｅｌｌ４に相当する。又、前述の様に、Ｃｅｌｌ１とＣｅｌｌ２のコントロールゲートＣＧ１、Ｃｅｌｌ３とＣｅｌｌ４のコントロールゲートＣＧ２は、それぞれ接続されている。さらに、Ｃｅｌｌ１とＣｅｌｌ３のソースＳ１とドレインＤ１は、それぞれ接続されており、Ｃｅｌｌ２とＣｅｌｌ４のソースＳ２とドレインＤ２は、それぞれ接続されている。
【００３７】
次に、図３と図４に示したメモリアレイの動作を表２に示す。表２では、書き込み動作、消去動作、読み出し動作のそれぞれにおいて、ＣＧ１、ＣＧ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２の各ノードに所定の一組の電圧を印加した状態を示している。なお、各セルの斜線を引いてある部分が、該当するセルの３端子に印加される電圧である。
【００３８】
【表２】
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【００３９】
表２に示した例では、書き込み動作時には、ＣＧ１＝５Ｖ、Ｄ１＝３Ｖ、Ｓ１＝０Ｖ、ＣＧ２＝Ｄ２＝Ｓ２＝０Ｖとなる様に電圧を印加する事で、選択されたＣｅｌｌ１については前述の通り電子注入状態となって書き込みが行われるが、他のＣｅｌｌ２〜４は注入条件が満たされず、電子注入は起きない事を示している。例えば、Ｃｅｌｌ２に対しては、ＣＧ１＝５Ｖ、Ｓ２＝Ｄ２＝０Ｖが印加されるため、電子注入が起こらずに書き込みが行われない。
【００４０】
ここで、例えば、ＣＧ１＝５Ｖ、Ｄ１＝Ｓ１＝０Ｖ、ＣＧ２＝０Ｖ、Ｄ２＝３Ｖ、Ｓ２＝０Ｖと印加電圧を変化させると、Ｃｅｌｌ２のみが選択され、電子注入状態となって書き込みが行われる。この場合には、他のＣｅｌｌ１、３、４は注入条件が満たされず、電子注入は起きない。同様に、各電極に印加する電圧を制御する事によって、Ｃｅｌｌ３のみ、Ｃｅｌｌ４のみにも選択的に書き込みを行う事が出来る。
【００４１】
又、消去動作時は、表２に記載の様にＣＧ１＝０Ｖ、Ｄ１＝７Ｖ、Ｓ１＝ｏｐｅｎ、ＣＧ２＝５Ｖ、Ｄ２＝０Ｖ、Ｓ２＝ｏｐｅｎとした場合、Ｃｅｌｌ１については前述の通り電子放出状態になり消去されるが、他のＣｅｌｌ２〜４については消去条件が満たされず、消去されない。特に、Ｃｅｌｌ３については、ＣＧ２＝５Ｖ、Ｄ１＝７Ｖとなり、フローティングゲートＦＧが約３Ｖになるので、フローティングゲートとドレイン間の電位差が４Ｖとなり、消去までは至らない。
【００４２】
又、読み出し動作時は、表２に記載の様にＣＧ１＝３Ｖ、Ｄ１＝０．５Ｖ、Ｓ１＝０Ｖ、ＣＧ２＝０Ｖ、Ｄ２＝ｏｐｅｎ、Ｓ２＝０Ｖとした場合、Ｃｅｌｌ１のみが選択されて読み出される。
消去動作時と読み出し動作時においても、各電極に印加される電圧を制御する事によって、Ｃｅｌｌ１〜４の内の１つのセルに対して選択的に消去、読み出しを行う事が可能である。
なお、前述の通り、各電極に印加する電圧は例で述べた電圧のみに限定されるものではない。
【００４３】
次に、図５を参照して本発明に係るＥＥＰＲＯＭセルの第二の適用例について説明する。
図５は、本発明のＥＥＰＲＯＭセルを用いたメモリアレイの第二の適用例を示す構造図である。この例においても、説明を簡単にするために４ビット構成としている。
本適用例では、第一の適用例に示したメモリアレイにおいて、同一行内の隣り合うメモリセル間でトランジスタのソースを一体的に形成して共通化している。
換言すると、同一行内の隣り合うトランジスタ同士を左右に反転させてソース同士が向かい合う様に配置し、それにより両者の隣り合う２つのソース領域（ｎ＋拡散層）を一体的に形成して共通化し、そこに共通のメタル配線であるソース線９−１２を設けている。２つのソース領域とソース配線をそれぞれ共通化して１つにすることによって、第一の適用例に係るメモリアレイよりもコンパクトな配置が実現出来る。
【００４４】
本適用例においても、同一行内の隣に配置されたセル同士は、キャパシタの下部電極を構成するｎ−ｗｅｌｌ及びｎ＋拡散層をそれぞれ一体的に形成して面積を削減し、そこにそれぞれコントロールゲート６−１、６−２を接続している。
【００４５】
次に、図６を参照して本発明に係るＥＥＰＲＯＭセルの第三の適用例について説明する。
図６は、本発明のＥＥＰＲＯＭセルを用いたメモリアレイの第三の適用例を示す構造図である。この例においても、説明を簡単にするために４ビット構成としている。
本適用例では、第二の適用例に示したメモリアレイにおいて、隣り合う行に属するトランジスタのソースとドレインを一体的に形成して共通化している。
【００４６】
換言すると、トランジスタのソースとドレインを交互に入れ替えてトランジスタを行方向に一行に配置して、トランジスタに接続されているキャパシタを交互にトランジスタの配置された行に平行して上下に一行ずつ配置している。その結果、同一行内で隣り合うトランジスタのソース領域（ｎ＋拡散層）とドレイン領域（ｎ＋拡散層）をそれぞれ一体的に形成して共通化でき、それによりメタル配線であるビット線８−１、８−２、ソース線９−２をそれぞれ共通化して接続できる。
【００４７】
従って、第一の適用例、及び第二の適用例ではトランジスタを行方向に二行に配置する必要があったが、本適用例では同数のトランジスタを一行に配置でき、さらにコンパクトなメモリアレイが実現できる。
本適用例においても、同一行内の隣に配置されたセル同士は、キャパシタの下部電極を構成するｎ−ｗｅｌｌ及びｎ＋拡散層をそれぞれ一体的に形成して面積を削減し、そこにそれぞれコントロールゲート６−１、６−２を接続している。
【００４８】
次に、図７を参照して本発明に係るＥＥＰＲＯＭセルの変形例について説明する。
図７（ａ）は、酸化膜の信頼性を向上させたＥＥＰＲＯＭセルの構造図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ’における断面図である。
本ＥＥＰＲＯＭセルにおいて図１に示した構造と異なるのは、フローティングゲートを構成するポリシリコンゲート３の角部が、ｎ−ｗｅｌｌ１上に位置する様に形成されている点である。この部分は、図７（ｂ）において、丸で囲んだ領域７０である。
【００４９】
この領域７０では、ポリシリコンゲート３の４つの角部やエッジが薄い酸化膜１４の上に配置されておらず、厚い酸化膜である素子分離用のフィールド酸化膜１３の上に配置されているため、ポリシリコンゲート３の角部やエッジに電界が集中して薄い酸化膜１４が破壊される現象を防ぐ効果があり、酸化膜の信頼性を向上出来る。
【００５０】
次に、本発明に係る上述のＥＥＰＲＯＭセルの製造方法を説明する。
図８は、本発明に係るＥＥＰＲＯＭセルの製造工程図である。図中に示す構成要素において、図１と同一の要素に関しては同一の符号を付す。
まず、図８（ａ）に示すように、ｐ型のシリコン基板０上に図示しないマスクＰＥＰ（Photo Engraving Process）工程を経てレジストをパターンニングし、イオンインプランテーション等によってキャパシタの下部電極となるｎ−ｗｅｌｌ１領域を形成する。
【００５１】
次に、図８（ｂ）に示すように、素子分離用のフィールド酸化膜１３を形成し、次に、トランジスタＴｒのゲート部６やキャパシタ部１０となる薄い酸化膜１４を形成する。その後、トランジスタＴｒのゲート及びキャパシタＣｐの上部電極であってフローティングゲートＦＧとなるポリシリコンゲート３を形成する。
【００５２】
次に、図８（ｃ）に示すように、ｎ型の不純物（例えば砒素等）をイオンインプランテーション１５により注入し、その後熱を加えてｎ−ｗｅｌｌ１領域中にｎ＋拡散層２を形成する。このｎ＋拡散層２は、ｎ−ｗｅｌｌ１への接続領域となる。又、図示している断面図には現れないが、この工程により、トランジスタＴｒのソースＳとなるｎ＋拡散層５やドレインＤとなるｎ＋拡散層４も同時に形成される。
【００５３】
次に、図８（ｄ）に示すように、層間絶縁膜１６を形成し、図示しないマスクとレジストによりｎ＋拡散層２の上の層間絶縁膜１６に選択的にコンタクト１２を形成するためのホールが開けられる。図示している断面図には現れないが、この工程により、トランジスタＴｒのソースＳとなるｎ＋拡散層５及びドレインＤとなるｎ＋拡散層４の上の層間絶縁膜１６にも同時にコンタクト７を形成するためのホールが開けられる。
【００５４】
次に、図８（ｅ）に示すように、配線用のメタル配線１１（Ａｌ或いはＣｕ等）が、コンタクト１２を通してｎ＋拡散層２に接続され、必要な領域に形成される。図示している断面図には現れないが、この工程により、トランジスタＴｒのドレインＤに接続されるメタル配線８と、ソースＳに接続されるメタル配線９も同時に形成される。
このように、本発明に係るＥＥＰＲＯＭの製造には特殊な工程が必要なく、ロジックＩＣの製造に標準的に用いられる１層ポリシリコンのＣＭＯＳプロセスを用いて実現できる。
【００５５】
なお、本ＥＥＰＲＯＭセルは、ｎ−ｗｅｌｌ１及びｎ＋拡散層２で構成されるキャパシタＣｐの下部電極をコントロールゲートＣＧとして使用しており、通常の状態ではキャパシタ部１０の直下のｎ−ｗｅｌｌ１領域がAccumulation領域で動作をするが、ｎ−ｗｅｌｌ１の不純物濃度が薄い場合には、Depletion領域で動作することもある。
【００５６】
Depletion領域で動作する場合には、キャパシタＣｐの周波数応答特性が悪化するので、高速動作が必要な場合は、前述の図８（ｂ）の工程で、このｎ−ｗｅｌｌ１の領域に低濃度のｎ型不純物（例えばＡｓ等）をインプランテーションによって注入すれば、どの状況においても十分なAccumulation領域で動作を行なわせることが出来る。しかも、標準製造工程に対してインプランテーション工程を１工程追加するだけなので、歩留の悪化や工程増による価格高にはならない。
【００５７】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、ｎ型半導体基板を用いて本ＥＥＰＲＯＭを構成しても良い。また、ゲート材料としてタングステンシリサイド等の低抵抗の材料を用いても良い。
【産業上の利用可能性】
【００５８】
本発明は、不揮発性メモリに用いて好適である。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る不揮発性メモリのメモリセルであるＥＥＰＲＯＭセルの構造図である。
【図２】同上のＥＥＰＲＯＭセルに用いられているトランジスタＴｒのゲート電圧−ドレイン電流特性図（ドレイン電圧一定）である。
【図３】本発明のＥＥＰＲＯＭセルをマトリックス状に並べて構成したメモリアレイの第一の適用例を示す構造図である。
【図４】同上のメモリアレイの等価回路図である。
【図５】本発明のＥＥＰＲＯＭセルを用いたメモリアレイの第二の適用例を示す構造図である。
【図６】同上のＥＥＰＲＯＭセルを用いたメモリアレイの第三の適用例を示す構造図である。
【図７】酸化膜の信頼性を向上させたＥＥＰＲＯＭセルの構造図である。
【図８】本発明に係るＥＥＰＲＯＭセルの製造工程図である。
【符号の説明】
【００６０】
０  ｐ型半導体基板、１  ｎ型ウェル、２  ｎ＋拡散層、３  ポリシリコンゲート、４  ｎ+拡散層、５  ｎ＋拡散層、６  ゲート部、７  コンタクト、８  メタル配線、９  メタル配線、１０  キャパシタ部、１１  メタル配線、１２  コンタクト、１３  フィールド酸化膜、１４  薄い酸化膜、１５  イオンインプランテーション、１６  層間絶縁膜、Ｔｒ  トランジスタ、Ｄ  ドレイン、Ｓ  ソース、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、Ｃｐ  キャパシタ、３−１〜３−４  フローティングゲート、８−１、８−２  ドレイン配線、９−１〜９−３、９−１２  ソース配線、６−１、６−２  コントロールゲート、１−１、１−２  ｎ−ｗｅｌｌ、２−１、２−２  ｎ＋拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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