(57)【要約】【課題】システムの監視を容易に実現可能にする半導体集積回路装置を提供する。【解決手段】例えば、オーバーフローが生じた際にリセット信号を発生するカウンタＣＵＮＴと、ＣＵＮＴの一部のビットが予め設定した値と等しくなった際に警告信号を出力する警告信号生成部ＷＧ＿ＢＬＫ１と、警告信号を受けて各種割り込み処理を行う割り込み信号生成部ＩＮＴ＿ＢＬＫおよび割り込み処理部ＩＮＴ＿ＰＲＧを設ける。ＷＧ＿ＢＬＫ１は、設定によって、ＣＵＮＴ値がオーバーフローする値の例えば１／４、１／２または３／４に達した際に警告信号を発生し、この警告信号を受けて、ＩＮＴ＿ＢＬＫおよびＩＮＴ＿ＰＲＧが割り込み処理を行い、ＩＮＴ＿ＰＲＧ内の割り込み処理プログラムの中でＣＵＮＴの値を書き換える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１クロック信号に同期してカウント動作を行い、オーバーフローが発生した際に第１信号を出力するカウンタ回路と、
予め第１の値を設定可能であり、前記第１の値と前記カウンタ回路の値を比較し、その比較結果が一致した場合に第２信号を出力する第１回路と、
前記第２信号が割り込み要因として入力され、前記第２信号に対応した割り込み信号を出力する第２回路と、
前記割り込み信号が入力され、前記割り込み信号に応じた割り込み処理プログラムを動作させ、前記割り込み処理プログラムを用いて前記カウンタ回路の値を書き換える第３回路とを有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１の値は、前記カウンタ回路の一部のビットに対応した値であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１の値は、前記カウンタ回路の全てのビットに対応した値であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第２回路に対する前記第２信号の入力は、設定によって無効にすることが可能になっていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第３回路は、ＣＰＵとメモリによって構成され、
前記ＣＰＵの動作クロック信号と前記第１クロック信号は、異なっていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、ウォッチドッグタイマを含むマイクロコンピュータなどの半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、複数ビット内の途中の固定ビットから第１オーバーフロー信号を出力可能なウォッチドッグタイマと、第１オーバーフロー信号を受けてウォッチドッグタイマクリア信号を出力するプログラムとを備えた異常検出回路が示されている。この異常検出回路を用いると、例えば、過去においてウォッチドックタイマクリア命令をプログラム中に挿入する際に必要とされていた労力を軽減可能となる。
【特許文献１】特開２０００−３１１１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
例えば、マイクロコンピュータ等には、システムまたはプログラムの暴走を監視するため、ウォッチドッグタイマ（以降、ＷＤＴと略す場合有り）と呼ばれるものが搭載されている。図６は、本発明の前提として検討したウォッチドッグタイマを示すものであり、（ａ）はその構成例および使用例を示す概念図、（ｂ）はその動作例を示す説明図である。
【０００４】
図６（ａ）に示すように、一般的なＷＤＴは、例えば、カウンタＣＵＮＴをカウントソースクロックＣＬＫでカウントし、その最上位ビットがオーバーフローした際に、オーバーフロー検出部ＯＦがマイクロコンピュータ等の内部を強制的にリセットするというものである。そこで、通常、ユーザは、プログラム中にＣＵＮＴを書き換える命令を定期的に挿入したり（Ｓ６０１）、または、ＣＵＮＴの値をリードし、しきい値を超えたらＣＵＮＴを書き換えるようなプログラムを実装し（Ｓ６０２）、ＣＵＮＴがオーバーフローに達する前にその書き換えを実行することでシステムの暴走を監視する。しかしながら、このような方式では、例えば次のような問題が生じる恐れがある。
【０００５】
第１に、プログラムの実行速度は、マイクロコンピュータ等のハードウエアに依存するため、例えば、複数のマイクロコンピュータで共通に使用するプログラムを作成したい場合などで、ＣＵＮＴの書き換え命令を挿入する位置を定めるのが困難となる。すなわち、例えば、あるマイクロコンピュータを対象として、２ｍｓ毎にＣＵＮＴの書き換え命令が発生するようなプログラムを作成したとしても、この１／２の速度で動作するマイクロコンピュータで当該プログラムを実行させると、４ｍｓ毎に書き換え命令が発生することになる。仮にオーバーフローに達する時間が２ｍｓ〜４ｍｓの間だと、後者では意図しないリセットが発生してしまう。第２に、プログラム中にこのＣＵＮＴの書き換え命令を挿入し忘れるといった人為的なミスが発生し易い。特に、プログラムの実行時間を考慮して定期的に書き換え命令を挿入する場合には、入れ忘れ等のミスが発生し易く、また、実行時間の目算を誤るようなミスも発生し易い。
【０００６】
第３に、例えば、低速オンチップオシレータのような精度の低いクロックをカウントソースクロックＣＬＫに使用した場合、ＣＵＮＴの書き換えタイミングが安定しない。すなわち、通常、マイクロコンピュータ内のＣＰＵとＷＤＴは、それぞれ異なるソースクロックで動作させるが、ＷＤＴのソースクロックの精度が低い場合、仮にＣＰＵ（つまりプログラム）によって２ｍｓ毎にＷＤＴの書き換えを実行したつもりでも、ＷＤＴの視点では例えば２ｍｓ±１０％毎に書き換え命令が入力されるという事態が起こり得る。図６（ｂ）では、例えば、ＷＤＴの書き換え命令によってＷＤＴのカウンタＣＵＮＴの値を定期的にＨ’２０に書き換えているが、その書き換えが発生するタイミング（ＣＵＮＴの値）が不安定となっている。仮に、このばらつきによって書き換えタイミングが、Ｈ’ＦＦをオーバーした場合、意図しないリセットが発生してしまう。
【０００７】
このような問題を解決するため、例えば特許文献１の技術を用いることが考えられる。しかしながら、この技術では、固定したタイミングでしかＷＤＴの書き換え命令を発生できないため、例えばシステムの条件に応じてその監視タイミングを最適化するなどの柔軟性が得られない。
【０００８】
そこで、本発明の目的は、システムの監視を容易に実現可能にする半導体集積回路装置を提供することにある。また、本発明の他の目的は、システムの監視条件を柔軟に設定可能にする半導体集積回路装置を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体集積回路装置は、オーバーフローが発生した際に第１信号を出力するカウンタ回路と、カウンタ回路の値が予め設定した値と等しくなった際に第２信号を出力する第１回路と、この第２信号を割り込み要因として処理し、対応する割り込みプログラムを用いてカウンタ回路の値を更新する各種処理回路とを有するものとなっている。すなわち、通常のプログラム内でソフトウエア的にＷＤＴの値を更新するのではなく、ＷＤＴの更新が必要なタイミングで割り込み信号を生成するようなハードウエアを構築し、これに伴う割り込み処理の中でＷＤＴの値を更新する。
【００１１】
これによって、プログラムを作成する際のユーザの労力や人為的なミスが低減し、容易にシステムの監視が実現可能となる。また、ソフトウエア的にＷＤＴの値を更新する際には、各種タイミングのばらつきや人為的なミス等により意図しないオーバーフローが生じる恐れがあったが、これが防止可能となり、システムを監視する際の信頼性が向上する。更に、第１回路での設定値を変えることで、第２信号を発生させるタイミングを変更可能であるため、様々なシステム条件に柔軟に対応可能となる。なお、第１回路での設定値は、カウンタ回路の一部のビットを比較する為のものでもよいし、全てのビットを比較する為のものでもよい。前者を用いると、後者に比べて回路面積を小さくすることができる。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、システムの暴走等の監視を容易に実現可能となる。また、システムの監視条件を柔軟に設定可能となる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、その主要部の概要を示すものであり、（ａ）は、その構成例を示す概念図、（ｂ）は、（ａ）の動作例を示す説明図である。図１（ａ）に示す半導体集積回路装置は、カウンタＣＵＮＴと、オーバーフロー検出部ＯＦと、警告信号生成部（第１回路）ＷＧ＿ＢＬＫ１と、割り込み信号生成部（第２回路）ＩＮＴ＿ＢＬＫと、割り込み処理部（第３回路）ＩＮＴ＿ＰＲＧとを含んでいる。カウンタＣＵＮＴは、ここでは例えば８ビット（ｂ０〜ｂ７）のウォッチドッグタイマ（ＷＤＴ）となっており、カウントソースクロック（第１クロック信号）ＣＬＫに同期して順次カウント動作を行う。オーバーフロー検出部ＯＦは、ＣＵＮＴの最上位ビット（ｂ７）からのオーバーフローを検出して、リセット信号（第１信号）を発生する。
【００１６】
警告信号生成部ＷＧ＿ＢＬＫ１は、ハードウエアで構成され、ＣＵＮＴの一部のビットの値が予め設定した値となった場合に警告（ＷＡＲＮＩＮＧ）信号（第２信号）を生成する。ここでは、例えばＣＵＮＴの最上位ビット（ｂ７）とその下位ビット（ｂ６）を参照しており、（ｂ７，ｂ６）が、（０，１）、（１，０）または（１，１）の場合に、それぞれフラグ信号ＦＧ１４、ＦＧ１２またはＦＧ３４を出力するものとなっている。さらに、このＦＧ１４，ＦＧ１２，ＦＧ３４のいずれか１本を選択して、それを警告信号として出力可能となっており、このいずれを選択するかを予め設定可能となっている。これにより、ＷＧ＿ＢＬＫ１は、ＦＧ１４が設定された場合、ＣＵＮＴが最大値の１／４に達した場合に警告信号が発生することになる。同様に、ＦＧ１２、ＦＧ３４が設定された場合は、それぞれ、ＣＵＮＴが最大値の１／２、３／４に達した場合に警告信号が発生することになる。
【００１７】
割り込み信号生成部ＩＮＴ＿ＢＬＫは、所謂割り込みコントローラであり、ＷＧ＿ＢＬＫ１からの警告信号を割り込み要因として、優先順位の処理などを行い、割り込み信号を発生する。割り込み処理部ＩＮＴ＿ＰＲＧは、例えば、ＣＰＵと、プログラムが格納されたメモリ等であり、割り込み信号を受けて割り込み処理プログラムを実行し、割り込み処理プログラム内でＣＵＮＴの書き換えを実行する。
【００１８】
このような構成を用いると、例えば図１（ｂ）に示すような動作が行える。図１（ｂ）では、ＷＧ＿ＢＬＫ１に対して、予め前述したカウンタ値の設定（１／４、１／２または３／４）が行なわれており、ＣＵＮＴの値がこの設定値に達した際に警告信号が生成され、その後、割り込み処理プログラムの中でＣＵＮＴの値がＨ’００に書き換えられている。また、図示はしないが、例えばプラグラムの暴走やハードウエアの異常といったシステムの不具合により割り込み処理プログラムが実行されない場合は、ＣＵＮＴがオーバーフローするため、システムの異常を検出できる。なお、図１（ａ），（ｂ）では、カウンタ値の設定を１／４、１／２または３／４としたが、勿論これに限定されるものではなく、ＷＧ＿ＢＬＫ１によってＣＵＮＴ内の所望のビットを参照させることで適宜変更可能である。
【００１９】
以上、図１の半導体集積回路装置を用いることで、従来技術のようにユーザがプログラム内に定期的にＷＤＴの書き換え命令を挿入する必要がなくなり、割り込み処理プログラムのみ記載すればよいため、プログラム作成の労力や人為的なミスが低減し、容易にシステムの監視が実現可能となる。また、プログラムを格納するＲＯＭなどの使用効率も向上する。さらに、このシステムを監視する際の信頼性が向上する。すなわち、従来技術のように、ＣＰＵ（プログラム）のクロック周期ではなく、ＷＤＴ自身のクロック周期に基づいて、自身がオーバーフローする前に書き換えを行わせるような仕組みであるため、ＣＰＵとＷＤＴのクロック周波数の違いやその誤差の有無に関わらず、オーバーフローによる本来意図しないリセットは原理的に発生しない。すなわち、図１（ｂ）のようにＷＤＴの書き換えタイミングは常に安定しており、図６（ｂ）に示したように不安定にはならないため、本来意図しないリセットは発生しない。
【００２０】
また、割り込み（警告信号）を発生させるタイミングが選択可能であるため、様々なシステム条件に柔軟に対応可能となる。例えば、警告信号発生後の割り込み処理にある程度時間を要するようなシステムでは、その分余裕を持たせてカウンタの値を小さめに設定したり、または割り込み処理を高速に行えるようなシステムでは、カウンタの値を大きめに設定して割り込み処理の発生頻度を下げるようなことが可能となる。また、加えて、割り込み処理プログラムの中で書き換える値を、Ｈ’００ではない任意の値にすることによっても、割り込み処理の発生頻度を調整することができる。
【００２１】
図２は、本発明の実施の形態１による半導体集積回路装置において、その全体構成の一例を示すブロック図である。図２に示す半導体集積回路装置は、例えば、マイクロコンピュータやシステムＬＳＩ等であり、中央処理ユニットＣＰＵと、割り込みコントローラＩＮＴと、ウォッチドッグタイマＷＤＴと、ＷＤＴ用発振器ＷＤＴ＿ＯＳＣと、揮発性メモリＲＡＭと、不揮発性メモリＲＯＭと、その他の各種機能ユニットＰＥＲＩなどを備えている。ＣＰＵ、ＩＮＴ、ＷＤＴ、ＲＡＭ、ＲＯＭおよびＰＥＲＩは、それぞれアドレスバスＢＵＳ（ＡＤＤ）およびデータバスＢＵＳ（ＤＡＴ）で接続されており、相互に通信可能となっている。また、例えば、ＣＰＵ等は、図示はしないが、ＷＤＴ＿ＯＳＣの出力とは異なる内部クロックによって動作する。
【００２２】
このような半導体集積回路装置に対して、図１（ａ）の構成例を適用すると、図１（ａ）のＣＵＮＴ、ＯＦおよびＷＧ＿ＢＬＫ１が図２のＷＤＴに実装され、図１（ａ）のＩＮＴ＿ＢＬＫが図２のＩＮＴに実装され、図１（ａ）のＩＮＴ＿ＰＲＧが図２のＣＰＵおよびＲＡＭ／ＲＯＭに実装される。図３は、図２の半導体集積回路装置に図１の構成例を適用した場合の、ＷＤＴ周りのより詳細な構成例を示す回路ブロック図である。
【００２３】
図３の半導体集積回路装置は、前述したＷＤＴ用発振器ＷＤＴ＿ＯＳＣ、割り込みコントローラＩＮＴおよび中央処理ユニットＣＰＵと、プリスケーラＰＳＳと、カウントソースセレクタＣＫ＿ＳＥＬと、タイマカウンタＴＣＷＤと、比較回路ＣＭＰａと、各種レジスタによって構成される。この各種レジスタの中には、タイマモードレジスタＴＭＷＤ、タイマワーニングレジスタＴＷＷＤ、割り込み制御レジスタＷＤＴＩＣ、タイマコントロール／ステータスレジスタＴＣＳＲＷＤなどが含まれる。
【００２４】
カウントソースセレクタＣＫ＿ＳＥＬには、プリスケーラＰＳＳによって所望の周期に設定された内部クロックや、ＷＤＴ＿ＯＳＣからのカウントソースクロックなどが入力され、それらのいずれかのクロックを選択してタイマカウンタＴＣＷＤに供給する。この際のクロックの選択は、タイマモードレジスタＴＭＷＤの設定によって行う。タイマカウンタＴＣＷＤは、ＣＫ＿ＳＥＬからのクロック（例えばＷＤＴ＿ＯＳＣからのカウントソースクロック）に同期してカウント動作を行い、仮にオーバーフローした際には内部リセット信号を発生する。内部リセット信号が発生するとＣＰＵ等が強制的にリセットされる。
【００２５】
また、タイマカウンタＴＣＷＤの最上位ビット（ｂ７）およびその下位ビット（ｂ６）と、これらのビットに対応させてタイマワーニングレジスタＴＷＷＤで予め設定した値（第１の値）とが比較回路ＣＭＰａに入力され、比較される。比較回路ＣＭＰａは、複合ゲート等を含む各種論理回路で構成され、ＴＷＷＤに設定した値（ｂ７，ｂ６）と、ＴＣＷＤのカウント値（ｂ７，ｂ６）とが一致し、なおかつ割り込みイネーブル信号が活性化している場合に警告（ＷＡＲＮＩＮＧ）信号を発生する。この警告信号は、割り込みコントローラＩＮＴに入力される。
【００２６】
ＩＮＴは、この警告信号やその他の図示しない各種割り込み要求信号の優先順位をそれぞれ比較し、ＣＰＵに割り込み信号を出力すると共に最も優先順位が高い信号を通知する。この際の警告信号の割り込み優先順位は、割り込み制御レジスタＷＤＴＩＣによって設定する。なお、実使用上、警告信号は、高い優先順位に設定する方が望ましい。警告信号に該当する割り込み信号を受けたＣＰＵは、ＲＡＭまたはＲＯＭに格納されている割り込み処理プログラムを実行し、この割り込み処理プログラムの中で、タイマコントロール／ステータスレジスタＴＣＳＲＷＤを制御したり、タイマカウンタＴＣＷＤを所望の値に書き換える。ここでは、ＴＣＷＤは、ＴＣＳＲＷＤの制御によってライトイネーブル状態となり、この状態の際に書き換えが可能な仕様となっている。
【００２７】
以上、本実施の形態１の半導体集積回路装置を用いることで、図１で述べたように、ユーザの労力や人為的なミスが低減し、容易にシステムの監視が実現可能となる。また、意図しないリセットが発生しないため、システムを監視する際の信頼性が向上する。更に、割り込み（警告信号）を発生させるタイミングが選択可能であるため、様々なシステム条件に柔軟に対応可能となる。また、一般的なマイクロコンピュータ等に本実施の形態を適用する場合は、既存の回路に対して図３のような比較回路ＣＭＰａやタイマワーニングレジスタＴＷＷＤを追加すればよく、小さい面積オーバーヘッドで実現可能となる。特に、比較回路ＣＭＰａは、一部のビットを比較する構成となっているため、小さな回路規模で比較動作が可能である。
【００２８】
（実施の形態２）
図４は、本発明の実施の形態２による半導体集積回路装置において、その主要部の構成例を示す概念図である。図４の半導体集積回路装置は、図１の構成例と同様に、カウンタＣＵＮＴと、オーバーフロー検出部ＯＦと、警告信号生成部（第１回路）ＷＧ＿ＢＬＫ２と、割り込み信号生成部（第２回路）ＩＮＴ＿ＢＬＫと、割り込み処理部（第３回路）ＩＮＴ＿ＰＲＧとを含んでいる。ただし、図１とは警告信号生成部ＷＧ＿ＢＬＫ２内の構成が異なっている。それ以外の構成に関しては、図１と同様の機能であるため詳細な説明は省略する。
【００２９】
警告信号生成部ＷＧ＿ＢＬＫ２は、ハードウエアで構成され、図１のＷＧ＿ＢＬＫ１と異なりＣＵＮＴの全てのビットの値が予め設定した値と等しくなった場合に警告（ＷＡＲＮＩＮＧ）信号を生成する。具体的には、ＷＧ＿ＢＬＫ２は、予めＣＵＮＴの全てのビットに対応した任意の値（第１の値）を設定可能なタイマワーニングレジスタＴＷＷＤを備えており、このＴＷＷＤとＣＵＮＴの各ビットをそれぞれ比較し、全てのビットが一致した際に割り込み処理部ＩＮＴ＿ＢＬＫに対して警告信号（第２信号）を出力する。
【００３０】
警告信号が出力された後は、図１の構成例と同様に、ＩＮＴ＿ＢＬＫによって優先順位の処理やＩＮＴ＿ＰＲＧに向けた割り込み信号の発生が行われ、ＩＮＴ＿ＰＲＧ内の割り込み処理プログラムの中でＣＵＮＴの書き換えが行われる。このような構成を用いると、図１で述べたような効果に加えて、更に、割り込み（警告信号）を発生させるタイミングを任意に設定可能となるため、様々なシステム条件により柔軟に対応可能となる。
【００３１】
また、このような構成をマイクロコンピュータ等に適用する場合は、例えば図５のような回路を用いればよい。図５は、前述した図２の半導体集積回路装置に図４の構成例を適用した場合の、ＷＤＴ周りのより詳細な構成例を示す回路ブロック図である。図５の半導体集積回路装置は、図３の構成例と同様に、ＷＤＴ用発振器ＷＤＴ＿ＯＳＣ、割り込みコントローラＩＮＴ、中央処理ユニットＣＰＵ、プリスケーラＰＳＳ、カウントソースセレクタＣＫ＿ＳＥＬ、タイマカウンタＴＣＷＤ、比較回路ＣＭＰｂおよび各種レジスタによって構成される。また、各種レジスタも、図３の構成例と同様に、タイマモードレジスタＴＭＷＤ、タイマワーニングレジスタＴＷＷＤ、割り込み制御レジスタＷＤＴＩＣ、タイマコントロール／ステータスレジスタＴＣＳＲＷＤなどが含まれる。
【００３２】
ただし、図５の半導体集積回路装置は、図３とは比較回路ＣＭＰｂ内の構成が異なっている。それ以外の構成に関しては、図３と同様の機能であるため詳細な説明は省略する。図５の比較回路ＣＭＰｂは、例えば、ＴＣＷＤとＴＷＷＤの各ビット（ｂ０〜ｂ７）をそれぞれＥＸＯＲ演算し、その演算結果全てをＡＮＤ演算するような論理となっている。そして、このＡＮＤ演算結果は、割り込みイネーブル信号を有効状態（ここでは‘Ｈ’レベル）に設定することで、警告信号として出力される。なお、割り込みイネーブル信号を無効状態（ここでは‘Ｌ’レベル）に設定することで、警告信号を割り込み要因とせずに、一般的なＷＤＴとして使用することも可能である。
【００３３】
以上、本実施の形態２の半導体集積回路装置を用いることで、実施の形態１と同様に、ユーザの労力や人為的なミスが低減し、容易にシステムの監視が実現可能となる。また、意図しないリセットが発生しないため、システムを監視する際の信頼性が向上する。更に、割り込み（警告信号）を発生させるタイミングを任意に設定可能であるため、様々なシステム条件により柔軟に対応可能となる。
【００３４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３５】
本発明による半導体集積回路装置は、特に、ウォッチドッグタイマや割り込みコントローラ等が搭載されたマイクロコンピュータ等に適用して有効なものであり、これに限らず、ウォッチドッグタイマを含むあらゆるシステムに対して広く適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１による半導体集積回路装置において、その主要部の概要を示すものであり、（ａ）は、その構成例を示す概念図、（ｂ）は、（ａ）の動作例を示す説明図である。
【図２】本発明の実施の形態１による半導体集積回路装置において、その全体構成の一例を示すブロック図である。
【図３】図２の半導体集積回路装置に図１の構成例を適用した場合の、ＷＤＴ周りのより詳細な構成例を示す回路ブロック図である。
【図４】本発明の実施の形態２による半導体集積回路装置において、その主要部の構成例を示す概要を示す概念図である。
【図５】図２の半導体集積回路装置に図４の構成例を適用した場合の、ＷＤＴ周りのより詳細な構成例を示す回路ブロック図である。
【図６】本発明の前提として検討したウォッチドッグタイマを示すものであり、（ａ）はその構成例および使用例を示す概念図、（ｂ）はその動作例を示す説明図である。
【符号の説明】
【００３７】
ＣＵＮＴ  カウンタ
ＣＬＫ  カウントソースクロック
ＯＦ  オーバーフロー検出部
ＷＧ＿ＢＬＫ  警告信号生成部
ＩＮＴ＿ＢＬＫ  割り込み信号生成部
ＩＮＴ＿ＰＲＧ  割り込み処理部
ＣＰＵ  中央処理ユニット
ＩＮＴ  割り込みコントローラ
ＷＤＴ  ウォッチドッグタイマ
ＷＤＴ＿ＯＳＣ  ＷＤＴ用発振器
ＢＵＳ  バス
ＲＡＭ  揮発性メモリ
ＲＯＭ  不揮発性メモリ
ＰＥＲＩ  各種機能ユニット
ＰＳＳ  プリスケーラ
ＣＫ＿ＳＥＬ  カウントソースセレクタ
ＴＭＷＤ  タイマモードレジスタ
ＴＣＳＲＷＤ  タイマコントロール／ステータスレジスタ
ＴＣＷＤ  タイマカウンタ
ＴＷＷＤ  タイマワーニングレジスタ
ＷＤＴＩＣ  割り込み制御レジスタ
ＣＭＰ  比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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