(57)【要約】【課題】トリガー端子とクロック信号端子とを別個に設ける必要がないから、小形な歪検出装置を提供することを目的とするものである。【解決手段】上電圧値（１０Ｖ）、中間電圧値（５Ｖ）、下電圧値（０Ｖ）の３段階の電圧値の内、下電圧値に対する中間電圧値のＯＮ−ＯＦＦ切り替えに基づくデジタル信号をトリガー信号５３とし、中間電圧値に対するＯＮ−ＯＦＦ切り替えに基づくデジタル信号をクロック信号５４としているので、信号処理回路４７は制御ロジック４１にトリガー信号５３およびクロック信号５４を同一の信号線（第２の入出力信号線４９）を介して出力した構成とした。【選択図】図６
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【特許請求の範囲】
【請求項１】
検出対象の荷重に応じて出力信号を出力する素子部と、前記出力信号を補正するための補正データを保管するメモリと、前記メモリから前記補正データを読み出して前記出力信号を補正する制御ロジックと、前記補正データを出力する信号処理回路とを備え、前記信号処理回路は前記制御ロジックにトリガー信号およびクロック信号を同一の信号線を介して出力するとともに、前記トリガー信号および前記クロック信号に基づいて前記制御ロジックは前記メモリから前記補正データを読み出して前記出力信号を補正しており、上電圧値、中間電圧値、下電圧値の３段階の電圧値の内、下電圧値に対する中間電圧値のＯＮ−ＯＦＦ切り替えに基づくデジタル信号を前記トリガー信号とし、中間電圧値に対するＯＮ−ＯＦＦ切り替えに基づくデジタル信号を前記クロック信号とした歪検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種機器に用いる歪検出装置に関するものである。
【背景技術】
【０００２】
従来、この種の歪検出装置は、図７に示されるような構成を有していた。
【０００３】
図７は従来の歪検出装置における回路ブロック図、図８は同歪検出装置における制御ロジックと信号処理回路との接続状態図である。
【０００４】
図７、図８において、１は素子部で、この素子部１は４つの歪抵抗素子２によりブリッジ回路を構成している。３は不揮発性メモリで、この不揮発性メモリ３は補正データを記録している。４はＲＡＭで、このＲＡＭ４は素子部１からの出力信号を一時的に保管している。５は制御ロジックで、この制御ロジック５は前記不揮発性メモリ３に記憶した補正データをもとに、ＲＡＭ４に保管されているデータを補正する指令を出している。６は信号処理回路で、この信号処理回路６は前記制御ロジック５により、データの入出力端子７を介してデータの入出力を行っている。そして、従来の歪検出装置の動作においては、制御ロジック５を作動させるために、図８に示すように、信号処理回路６から制御ロジック５にトリガー信号８を入力するとともに、クロック信号９を別個に入力するものであった。
【０００５】
以上のように構成された従来の歪検出装置について、次にその動作を説明する。
【０００６】
従来の歪検出装置に荷重が付加されると、この荷重により４つの歪抵抗素子２に曲げモーメントが発生する。そして、この歪抵抗素子２に曲げモーメントが生じると歪抵抗素子２の抵抗値が変化するため、この抵抗値の変化を制御ロジック５の指令により、ＲＡＭ４に記憶させた後、予め不揮発性メモリ３に保存されている補正データにより補正して信号処理回路６に出力するものであった。
【０００７】
なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開２００１−１４７１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来の構成では、信号処理回路６から制御ロジック５にトリガー信号８とクロック信号９を各々別の信号線を介して入力していたので、信号処理回路６と制御ロジック５には、各々の信号線に対応する入出力端子や配線パターンを形成する必要があり、その入出力端子や配線パターンを配置する面積、体積の分だけ歪検出装置が大きくなるという問題点を有していた。
【０００９】
本発明は上記従来の問題点を解決するもので、小型化を図った歪検出装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は以下の構成を有する。
【００１１】
本発明の請求項１に記載の発明は、特に、信号処理回路は制御ロジックにトリガー信号およびクロック信号を同一の信号線を介して出力するとともに、前記トリガー信号および前記クロック信号に基づいて前記制御ロジックは前記メモリから前記補正データを読み出して前記出力信号を補正しており、上電圧値、中間電圧値、下電圧値の３段階の電圧値の内、下電圧値に対する中間電圧値のＯＮ−ＯＦＦ切り替えに基づくデジタル信号を前記トリガー信号とし、中間電圧値に対するＯＮ−ＯＦＦ切り替えに基づくデジタル信号を前記クロック信号とした構成である。
【発明の効果】
【００１２】
上記構成によれば、上電圧値、中間電圧値、下電圧値の３段階の電圧値の内、下電圧値に対する中間電圧値のＯＮ−ＯＦＦ切り替えに基づくデジタル信号をトリガー信号とし、中間電圧値に対するＯＮ−ＯＦＦ切り替えに基づくデジタル信号をクロック信号としているので、信号処理回路は制御ロジックにトリガー信号およびクロック信号を同一の信号線を介して出力することができ、複数の信号線に対応する入出力端子や配線パターンを形成する必要がなく、入出力端子や配線パターンを配置する面積、体積を低減し、小型化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態における歪検出装置について、図面を参照しながら説明する。
【００１４】
図１は本発明の一実施の形態における歪検出装置の分解斜視図、図２は同歪検出装置の側断面図、図３は同歪検出装置における絶縁基板の下面図、図４は同歪検出装置の回路ブロック図である。
【００１５】
図１〜図４において、１１は略正方形形状のニッケルを重量％で約０．１％含有するステンレスからなる絶縁基板で、この絶縁基板１１の下面には図３に示すように、銀からなる電源電極１２、一対の出力電極１３、ＧＮＤ電極１４、４つの圧縮側歪抵抗素子１５ａおよび引張側歪抵抗素子１５ｂを回路部１６により電気的に接続するように設けることによりブリッジ回路からなる素子部１７を構成している。さらに、前記絶縁基板１１には４つの頂点の外周端部に位置して上面から下面にわたって固定孔１８を設けるとともに、略中央に上面から下面にわたって検出孔１９を設けている。２０はニッケルを重量％で約４％含有するステンレス材料からなる押圧部材で、この押圧部材２０は、絶縁基板１１の検出孔１９の上面近傍を押圧する当接部２１を設けるとともに、下部の外側面にわたって雄ネジ２２を設けている。
【００１６】
また、押圧部材２０における長手方向の中央外側面に位置して廻り止め突部２３を設けるとともに、上面の外側面にわたって、取付用雄ネジ２４を設けている。２５は金属からなる第１の挟持部材で、この第１の挟持部材２５は、略中央に押圧部材挿通孔２６を設けている。
【００１７】
また、第１の挟持部材２５の４つの頂点には上面から下面にわたって固定孔２８を設けている。さらに、第１の挟持部材２５の上面には挿通孔２６の上側に位置して段差からなる６角形状の係止部３０を設けている。さらに、第１の挟持部材２５における押圧部材挿通孔２６を介して押圧部材２０における雄ネジ２２を絶縁基板１１における検出孔１９に挿通し、下方に突出した雄ネジ２２を、ナットからなる固定部材３１に螺合せしめて固定している。
【００１８】
３２は金属からなる第２の挟持部材で、この第２の挟持部材３２は略中央上面から下方に向かってストッパー穴３３を設けており、このストッパー穴３３に押圧部材２０における雄ネジ２２からなる下部を収納している。また、第２の挟持部材３２におけるストッパー穴３３の上面周囲に位置して４つの突部３４を設けている。そしてこの第２の挟持部材３２における４つの突部３４は、この突部３４の無い部分に対向する位置に絶縁基板１１における圧縮側歪抵抗素子１５ａおよび引張側歪抵抗素子１５ｂが配設されるように設けている。
【００１９】
さらに、第２の挟持部材３２の４つの頂点には上面から下面にわたって固定孔３５を設けるとともに、第２の挟持部材における上面の４つの固定孔３５の周囲に位置して同一平面状になるように挟持当接部３６を設けている。そして、第１の挟持部材２５における４つの固定孔２８、絶縁基板１１における４つの固定孔１８および第２の挟持部材３２における４つの固定孔３５の各々に４つのネジからなる固定部材３７を挿通させている。そして、この固定部材３７に４つのナット３８を螺合させることにより、第１の挟持部材２５における挟持当接部２９と、第２の挟持部材３２における挟持当接部３６とにより絶縁基板１１を挟持することにより、絶縁基板１１における検出孔１９の周囲を、第１の挟持部材２５および第２の挟持部材３２に対して上下方向に変位可能に構成している。
【００２０】
３９は回路基板で、図２、図３に示すように、この回路基板３９は下面にＩＣ４０を実装するとともに、このＩＣ４０を絶縁基板１１における電源電極１２、一対の出力電極１３およびＧＮＤ電極１４と電気的に接続している。そして、このＩＣ４０は、図４に示すように、制御ロジック４１と、この制御ロジック４１により制御されている、フラッシュメモリー、ＥＥＰＲＯＭ、ＰＲＯＭ等の不揮発性メモリ４２と、この不揮発性メモリ４２に記憶された補正データを一時的に保管するシフトレジスタ４３と、不揮発性メモリ４２の補正データと、シフトレジスタ４３に保管された補正データとを比較する比較素子４４と、この比較素子４４の比較結果により、制御ロジック４１の指令に基づいて、補正データを一時的に保管した後、アナログ回路部４５に出力するラッチ用レジスタ４６により構成されている。そして、また、ＩＣ４０における制御ロジック４１は外付けの信号処理回路４７と第１の入出力信号線４８および第２の入出力信号線４９により接続されている。
【００２１】
５０はケースで、このケース５０は外方へ突出するようにコネクタ部５１を設けるとともに、このコネクタ部５１の内側にコネクタ端子５２を設けている。コネクタ端子５２は、第１の入出力信号線４８および第２の入出力信号線４９の入出力端子を形成しており、このコネクタ端子５２を介して回路基板３９におけるＩＣ４０と電気的に接続させている。
【００２２】
次に、上記の歪検出装置の製造方法について説明する。
【００２３】
まず、ステンレス板（図示せず）の下面にガラスペースト（図示せず）を印刷した後、約８５０℃で約１０分間焼成し、絶縁基板１１を形成する。
【００２４】
次に、前記絶縁基板１１の下面に位置して銀のペースト（図示せず）を印刷し、約８５０℃で約１０分間焼成し、前記絶縁基板１１の下面に電源電極１２、一対の出力電極１３、ＧＮＤ電極１４および回路部１６を形成する。
【００２５】
次に、前記絶縁基板１１の下面の圧縮側歪抵抗素子１５ａおよび引張側歪抵抗素子１５ｂを設ける位置にメタルグレーズ系ペースト（図示せず）を印刷した後、約１３０℃で約１０分間乾燥する。
【００２６】
次に、前記絶縁基板１１を約８５０℃で約１０分間焼成し、絶縁基板１１に４つの圧縮側歪抵抗素子１５ａおよび４つの引張側歪抵抗素子１５ｂを形成する。
【００２７】
次に、前記絶縁基板１１の電源電極１２、一対の出力電極１３、ＧＮＤ電極１４、を除く絶縁基板１１の下面にガラスからなるペースト（図示せず）を印刷した後、約６４０℃で約１０分間焼成し、絶縁基板１１の下面に保護層１１ａを形成する。
【００２８】
次に、絶縁基板１１の上面に第１の挟持部材２５を当接させた後、第１の挟持部材２５の押圧部材挿通孔２６および絶縁基板１１における検出孔１９に上方から押圧部材２０における雄ネジ２２からなる下部を挿通させるとともに、第１の挟持部材２５における係止部３０に押圧部材２０における廻り止め突部２３を収納する。
【００２９】
次に、押圧部材２０における雄ネジ２２にナットからなる固定部材３１を下方から螺合させることにより、押圧部材２０における当接部２１を絶縁基板１１における検出孔１９の上面近傍に当接させる。
【００３０】
次に、第２の挟持部材３２におけるストッパー穴３３の内側に押圧部材２０における雄ネジおよびナットからなる固定部材３１を収納するとともに、絶縁基板１１における４つの固定孔１８の周辺の下面を第２の挟持部材３２における挟持当接部３６に当接させる。
【００３１】
次に、第２の挟持部材３２における４つの固定孔３５、絶縁基板１１における固定孔１８および第１の挟持部材２５における固定孔２８に、下方から４つのネジからなる固定部材３７を挿通させた後、ナット３８で螺合させることにより、第１の挟持部材２５における挟持当接部２９と第２の挟持部材３２における挟持当接部３６とにより、絶縁基板１１を挟持させる。
【００３２】
最後に、第２の挟持部材３２に予めＩＣ４０を実装した回路基板３９を固着した後、ケース５０に第１の挟持部材２５、絶縁基板１１、第２の挟持部材３２および回路基板３９を装着した後、ケース５０におけるコネクタ端子５２を回路基板３９にはんだ付けする。
【００３３】
次に、上記の歪検出装置の動作について説明する。
【００３４】
押圧部材２０に上方より押圧力が作用すると、この押圧力により絶縁基板１１の表面に歪が発生し、絶縁基板１１の下面に設けられた４つの圧縮側歪抵抗素子１５ａに圧縮応力が作用するとともに、４つの引張側歪抵抗素子１５ｂに引張応力が作用する。そして、この圧縮側歪抵抗素子１５ａおよび引張側歪抵抗素子１５ｂに歪が発生すると、この圧縮側歪抵抗素子１５ａおよび引張側歪抵抗素子１５ｂの抵抗値が変化するため、この抵抗値の変化を一対の出力電極１３からブリッジ回路としての出力をアナログ回路部４５に出力し、絶縁基板１１に加わる荷重を測定するものである。
【００３５】
ここで、歪検出装置の周囲の温度が変化する場合、素子部１７における圧縮側歪抵抗素子１５ａおよび引張側歪抵抗素子１５ｂの抵抗値が変化するため、歪検出装置からの出力信号が、図５に示すように、高温になるに従い、出力特性が急な勾配になる。そのため、温度変化による出力信号の差をなくすため、本発明の一実施の形態における歪検出装置においては、補正用データを不揮発性メモリ４２に記憶させておき、この補正データにより、歪検出装置の出力信号を補正している。
【００３６】
この補正データを不揮発性メモリ４２に入力するには、まず、図６に示すように、信号処理回路４７から第２の入出力信号線４９を介して、下電圧値（０Ｖ）に対する中間電圧値（５Ｖ）のＯＮ−ＯＦＦの切り替えに基づくデジタル信号であるトリガー信号５３を制御ロジック４１に入力し、制御ロジック４１を起動させる。次に、続けて、第２の入出力信号線４９を介して、中間電圧値（５Ｖ）に対する上電圧値（１０Ｖ）のＯＮ−ＯＦＦの切り替えに基づくデジタル信号であるクロック信号５４を制御ロジック４１に入力すると同時に、信号処理回路４７から制御ロジック４１に第１の入出力信号線４８を介して６ｂｉｔの書き込みコマンド５５を入力する。
【００３７】
次に、制御ロジック４１は、自らが書き込みコマンド５５を受けたことを伝える確認データ５６を信号処理回路４７に出力した後、信号処理回路４７から第１の入出力信号線４８を介して制御ロジック４１の指令により、６０ｂｉｔからなる補正データ５７を不揮発性メモリ４２に入力する。次に、同様の手順にて、続けて、補正データ５７を反転させたデータに相当する６０ｂｉｔからなる第２の補正データ（図示せず）を不揮発性メモリ４２に入力する。次に、不揮発性メモリ４２からシフトレジスタ４３および比較素子４４に同時に補正データ５７を入力した後、続けて第２の補正データ（図示せず）をシフトレジスタ４３および比較素子４４に入力する。そうすると、シフトレジスタ４３に保管された補正データ分だけ、比較素子４４に第１の補正データが到達する時間に遅れが生じ、結果として、６０ｂｉｔからなる第１の補正データ５７と第２の補正データ（図示せず）とを比較素子４４にて比較することになる。そして、比較素子４４により、第１の補正データと第２の補正データ（図示せず）を反転させたデータとが等しい場合には、制御ロジック４１からの指令により、シフトレジスタ４３のデータをラッチ用レジスタ４６に移動させて、信頼性の確立したデータとしてアナログ回路（図示せず）に送付して、歪検出装置の出力信号を補正するものである。
【００３８】
上記構成により、上電圧値（１０Ｖ）、中間電圧値（５Ｖ）、下電圧値（０Ｖ）の３段階の電圧値の内、下電圧値に対する中間電圧値のＯＮ−ＯＦＦ切り替えに基づくデジタル信号をトリガー信号とし、中間電圧値に対するＯＮ−ＯＦＦ切り替えに基づくデジタル信号をクロック信号としているので、信号処理回路４７は制御ロジック４１にトリガー信号およびクロック信号を同一の信号線（第２の入出力信号線４９）を介して出力することができ、複数の信号線に対応する入出力端子や配線パターンを形成する必要がなく、入出力端子や配線パターンを配置する面積、体積を低減し、小型化を図ることができる。
【産業上の利用可能性】
【００３９】
本発明にかかる歪検出装置は、小型化を図れ、各種機器に用いることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施の形態における歪検出装置の分解斜視図
【図２】同歪検出装置の側断面図
【図３】同歪検出装置における絶縁基板の下面図
【図４】同歪検出装置における回路ブロック図
【図５】同歪検出装置における温度変化に起因した特性波形図
【図６】同歪検出装置のトリガー信号およびクロック信号を示す説明図
【図７】従来の歪検出装置における回路ブロック図
【図８】同歪検出装置における制御ロジックと信号処理回路との接続状態図
【符号の説明】
【００４１】
１１  絶縁基板
１２  電源電極
１３  一対の出力電極
１４  ＧＮＤ電極
１５ａ  圧縮側歪抵抗素子
１５ｂ  引張側歪抵抗素子
１６  回路部
１７  素子部
１８  固定孔
１９  検出孔
２０  押圧部材
２１  当接部
２２  雄ネジ
２３  突部
２４  取付用雄ネジ
２５  第１の挟持部材
２６  押圧部材挿通孔
２８  固定孔
３０  係止部
３１  固定部材
３２  第２の挟持部材
３３  ストッパー穴
３４  突部
３５  固定孔
３６  挟持当接部
３７  固定部材
３８  ナット
３９  回路基板
４０  ＩＣ
４１  制御ロジック
４２  不揮発性メモリ
４３  シフトレジスタ
４４  比較素子
４５  アナログ回路部
４６  ラッチ用レジスタ
４７  信号処理回路
４８  第１の入出力信号線
４９  第２の入出力信号線
５０  ケース
５１  コネクタ部
５２  コネクタ端子
５３  トリガー信号
５４  クロック信号
５５  コマンド
５６  確認データ
５７  第１の補正データ
【図１】
2007240407.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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