(57)【要約】【課題】製造工程の短縮を図りつつ、配線層の寄生容量の低減を可能とした半導体装置の製造方法を提供する。【解決手段】ＳＢＳＩ法を用いてシリコン基板１にＳＯＩ構造を形成する方法であって、素子形成領域に形成された穴ｈ１と配線形成領域に形成された穴ｈ２とを埋め込むようにシリコン基板１上に支持体膜を形成する。次に、この支持体膜上に穴ｈ１の少なくとも一部とＳＯＩ形成領域１３とを連続して覆い、穴ｈ２の上方を露出するレジストパターンを形成する。そして、このレジストパターンをマスクに支持体膜、Ｓｉ層９及びＳｉＧｅ層を順次ドライエッチングする。これにより、支持体膜下にＳｉ層９の側面を露出する開口面が形成されると共に、配線形成領域の穴ｈ２が深く掘られる。配線形成領域において、後に形成される配線層とシリコン基板１との離隔距離を、深く掘られた穴ｈ２によって広げることができる。【選択図】図７
2007234794.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
ＳＯＩ形成領域を覆い、当該ＳＯＩ形成領域に隣接する所定領域と、配線形成領域とを露出する第１マスクパターンを前記第２半導体層上に形成する工程と、
前記第１マスクパターンをマスクに前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、前記所定領域の前記半導体基材を底面とする第１の穴と、前記配線形成領域の前記半導体基材を底面とする第２の穴とをそれぞれ形成する工程と、
前記第１マスクパターンを除去した後で、前記第１の穴と前記第２の穴とを埋め込み且つ前記第２半導体層を覆う支持体膜を前記半導体基材上に形成する工程と、
前記第１の穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆い、前記第２の穴の上方を露出する第２マスクパターンを前記支持体膜上に形成する工程と、
前記第２マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記第２マスクパターンをマスクに前記第２の穴の底面の前記半導体基材をエッチングして当該第２の穴を深く掘る工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に第１絶縁膜を形成する工程と、
前記第１絶縁膜を形成した後で前記半導体基材の上方全面に第２絶縁膜を形成することによって、深く掘られた前記第２の穴を埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成した後で前記半導体基材の上方全面を平坦化する工程と、
前記半導体基材の上方全面を平坦化した後で、前記配線形成領域の前記第２絶縁膜上に配線層を形成する工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１半導体層を形成する前に、ＬＯＣＯＳ法によって素子分離領域の前記半導体基材に素子分離層を形成する工程を含み、
前記第２マスクパターンをマスクに前記第２の穴の底面の前記半導体基材をエッチングして当該第２の穴を深く掘る工程では、前記第２の穴の前記半導体基材表面からの深さが、前記素子分離層の前記半導体基材表面からの深さよりも大きくなるようにそのエッチング条件を調整する、ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板は単結晶のシリコン（Ｓｉ）基板であり、前記第１半導体層は単結晶のシリコン（Ｓｉ）層であり、前記第２半導体層は単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
ＳＯＩ形成領域を覆い、当該ＳＯＩ形成領域に隣接する所定領域と、配線形成領域及び素子分離領域とを露出する第１マスクパターンを前記第２半導体層上に形成する工程と、
前記第１マスクパターンをマスクに前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、前記所定領域の前記半導体基材を底面とする第１の穴と、前記配線形成領域の前記半導体基材を底面とする第２の穴と、前記素子分離領域の前記半導体基材を底面とする第３の穴とをそれぞれ形成する工程と、
前記第１マスクパターンを除去した後で、前記第１の穴と前記第２の穴及び前記第３の穴を埋め込み且つ前記第２半導体層を覆う支持体膜を前記半導体基材上に形成する工程と、
前記第１の穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆い、前記第２の穴の上方と前記第３の穴の上方とを露出する第２マスクパターンを前記支持体膜上に形成する工程と、
前記第２マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記第２マスクパターンをマスクに前記第２の穴の底面の前記半導体基材と前記第３の穴の底面の前記半導体基材とをエッチングして、前記第２の穴と前記第３の穴とをそれぞれ深く掘る工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に第１絶縁膜を形成する工程と、
前記第１絶縁膜を形成した後で前記半導体基材の上方全面に第２絶縁膜を形成することによって、深く掘られた前記第２の穴と前記第３の穴とを埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２絶縁膜を形成した後で、ＣＭＰによって前記半導体基材の上方全面を平坦化する工程を含み、
前記第２絶縁膜はシリコン酸化膜であり、前記支持体は少なくともシリコン窒化膜を有する構造となっていることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、製造工程の短縮を図りつつ、配線層の寄生容量の低減を可能とした技術に関する。
【背景技術】
【０００２】
近年半導体分野において、シリコン・オン・インシュレータなど、絶縁膜基板上の半導体膜にデバイスを形成する技術の開発が盛んとなってきている。特に、ＳＯＩ基板に形成されるデバイス（即ち、ＳＯＩデバイス）は、低消費電力・高速で、尚且つ低電圧駆動を実現できる可能性を備えている。
ＳＯＩ基板の製造方法としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法や、２枚のシリコン基板をその間に酸化膜を介在させて貼り合わせる貼り合せ法等が知られているが、いずれもその方法は特殊なプロセスや特殊な装置を用いたものであり、通常のＣＭＯＳプロセスでは作ることができない。このため、最近では、ＳＯＩ基板の製造方法として、通常のＣＭＯＳプロセスのみでＳＯＩ構造を形成可能なＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄ）法が注目されてきている（例えば、非特許文献１参照。）。
【０００３】
一方、集積回路において、近年の微細化によりこれまで無視されてきた配線容量やＰＡＤ容量がゲート容量やソース・ドレイン容量に対し相対的に増加した為、回路性能に非常に大きな影響を与えるようになってきた。これは今後の微細化に対する課題である。このような問題点を抑制した従来技術として例えば特許文献１がある。特許文献１では、素子分離領域（配線形成領域）の基板上に形成される絶縁膜を、厚膜化することで配線容量を低減している。
【０００４】
特許文献１に開示された方法では、まず始めに、専用マスクを用いてＳＯＩ基板上にレジストパターンを形成し、このレジストパターンをマスクにＢＯＸ層（埋め込み酸化層）とその下のシリコン基板とをエッチングする。次に、このエッチングによって形成された開口部内をＣＶＤ等によって絶縁膜で埋め込む。そして、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）によってＳＯＩ基板表面を平坦化して、開口部以外の領域から絶縁膜を取り除く。このような方法により、配線形成領域の基板上に厚い絶縁膜を形成していた。
【特許文献１】特開２００４−２９６９０２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に開示された配線容量の低減技術を、非特許文献１に開示されたＳＯＩ基板の形成方法（即ち、ＳＢＳＩ法）に適用した場合、配線形成領域の絶縁膜を厚膜化することだけを目的に、レジストパターンの形成工程と、ＢＯＸ層及びシリコン基板のエッチング工程とを行うことになるので、製造工程が著しく増えてしまうという問題があった。
本発明は、このような解決すべき問題に着目してなされたものであって、製造工程の短縮を図りつつ、配線層の寄生容量の低減を可能とした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１、２〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、ＳＯＩ形成領域を覆い、当該ＳＯＩ形成領域に隣接する所定領域と、配線形成領域とを露出する第１マスクパターンを前記第２半導体層上に形成する工程と、前記第１マスクパターンをマスクに前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、前記所定領域の前記半導体基材を底面とする第１の穴と、前記配線形成領域の前記半導体基材を底面とする第２の穴とをそれぞれ形成する工程と、前記第１マスクパターンを除去した後で、前記第１の穴と前記第２の穴とを埋め込み且つ前記第２半導体層を覆う支持体膜を前記半導体基材上に形成する工程と、前記第１の穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆い、前記第２の穴の上方を露出する第２マスクパターンを前記支持体膜上に形成する工程と、前記第２マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記第２マスクパターンをマスクに前記第２の穴の底面の前記半導体基材をエッチングして当該第２の穴を深く掘る工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に第１絶縁膜を形成する工程と、前記第１絶縁膜を形成した後で前記半導体基材の上方全面に第２絶縁膜を形成することによって、深く掘られた前記第２の穴を埋め込む工程と、を含むことを特徴とするものである。
【０００７】
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板である。また、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、支持体膜、第１絶縁膜及び第２絶縁膜は例えばシリコン酸化膜（ＳｉＯ２）である。また、ＳＯＩ形成領域とは、上側から、第２半導体層／第１絶縁膜／半導体基材からなるＳＯＩ構造を形成する領域のことである。
【０００８】
発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第２絶縁膜を形成した後で前記半導体基材の上方全面を平坦化する工程と、前記半導体基材の上方全面を平坦化した後で、前記配線形成領域の前記第２絶縁膜上に配線層を形成する工程と、を含むことを特徴とするものである。
発明１、２の半導体装置の製造方法によれば、配線形成領域において配線層と半導体基材との離隔距離を広げることができるので、配線層の寄生容量を低減することができる。また、ＳＯＩ構造の形成に必要な第１、第２のマスクパターンを利用して、寄生容量の低減に必要な第２の穴を形成している。従って、第２の穴を形成するため専用のマスクパターンを形成する必要がない。それゆえ、製造工程の短縮を図りつつ、配線層の寄生容量を低減することが可能である。
【０００９】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記第１半導体層を形成する前に、ＬＯＣＯＳ法によって素子分離領域の前記半導体基材に素子分離層を形成する工程を含み、前記第２マスクパターンをマスクに前記第２の穴の底面の前記半導体基材をエッチングして当該第２の穴を深く掘る工程では、前記第２の穴の前記半導体基材表面からの深さが、前記素子分離層の前記半導体基材表面からの深さよりも大きくなるようにそのエッチング条件を調整する、ことを特徴とするものである。ここで、「エッチング条件」としては、例えばエッチング時間が挙げられる。
【００１０】
このような構成であれば、平坦化処理後に配線形成領域の第２絶縁膜を素子分離層よりも厚く残すことができるので、例えば素子分離層上に配線層を形成する場合と比べて、配線層の寄生容量の低減効果が大きい。
【００１１】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記半導体基板は単結晶のシリコン（Ｓｉ）基板であり、前記第１半導体層は単結晶のシリコン（Ｓｉ）層であり、前記第２半導体層は単結晶のシリコンゲルマニウム（ＳｉＧｅ）層であることを特徴とするものである。
このような構成であれば、第２マスクパターンをマスクに、素子形成領域の第２半導体層及び第１半導体層と、配線形成領域の半導体基材とを同時にエッチングすることができるので、処理時間の短縮が可能である。
【００１２】
〔発明５〕  発明５の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、ＳＯＩ形成領域を覆い、当該ＳＯＩ形成領域に隣接する所定領域と、配線形成領域及び素子分離領域とを露出する第１マスクパターンを前記第２半導体層上に形成する工程と、前記第１マスクパターンをマスクに前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、前記所定領域の前記半導体基材を底面とする第１の穴と、前記配線形成領域の前記半導体基材を底面とする第２の穴と、前記素子分離領域の前記半導体基材を底面とする第３の穴とをそれぞれ形成する工程と、前記第１マスクパターンを除去した後で、前記第１の穴と前記第２の穴及び前記第３の穴を埋め込み且つ前記第２半導体層を覆う支持体膜を前記半導体基材上に形成する工程と、前記第１の穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆い、前記第２の穴の上方と前記第３の穴の上方とを露出する第２マスクパターンを前記支持体膜上に形成する工程と、前記第２マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記第２マスクパターンをマスクに前記第２の穴の底面の前記半導体基材と前記第３の穴の底面の前記半導体基材とをエッチングして、前記第２の穴と前記第３の穴とをそれぞれ深く掘る工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に第１絶縁膜を形成する工程と、前記第１絶縁膜を形成した後で前記半導体基材の上方全面に第２絶縁膜を形成することによって、深く掘られた前記第２の穴と前記第３の穴とを埋め込む工程と、を含むことを特徴とするものである。
【００１３】
このような構成であれば、配線形成領域において配線層と半導体基材との離隔距離を広げることができるので、配線層の寄生容量を低減することができる。また、ＳＯＩ構造の形成に必要な第１、第２のマスクパターンを利用して、寄生容量の低減に必要な第２の穴を形成している。従って、第２の穴を形成するため専用のマスクパターンを形成する必要がない。これにより、製造工程の短縮を図りつつ、配線層の寄生容量を低減することが可能である。
また、ＳＢＳＩ法を利用して素子分離層を形成しているので、例えばＬＯＣＯＳ法を用いて素子分離層を形成する必要がない。従って、例えば発明３と比べて、製造工程のさらなる短縮が可能である。
【００１４】
〔発明６〕  発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記第２絶縁膜を形成した後で、ＣＭＰによって前記半導体基材の上方全面を平坦化する工程を含み、前記第２絶縁膜はシリコン酸化膜であり、前記支持体は少なくともシリコン窒化膜を有する構造となっていることを特徴とするものである。
このような構成であれば、シリコン窒化膜がＣＭＰによる研磨処理のストッパーとして機能するので、第２絶縁膜の平坦化処理が容易である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１〜図１４は、本発明の第１実施形態に係るＳＢＳＩ法を用いた半導体装置の製造方法を示す工程図である。詳しくは、図１（Ａ）〜図１３（Ａ）は半導体装置の製造方法を示す平面図である。また、図１（Ｂ）〜図１３（Ｂ）は、図１（Ａ）〜図１３（Ａ）に示す平面図をｘ１−ｘ１´〜ｘ１３−ｘ１３´線でそれぞれ切断したときの断面図である。
【００１６】
図１（Ａ）及び（Ｂ）において、まず始めに、バルクのシリコンウエーハであるシリコン基板１の表面に図示しないＳｉＯ２膜（以下、「ｐｒｅ−ｏｘ膜」という）を形成する。そして、その上に選択的にシリコン窒化膜（ＳｉＮ膜）３を形成する。次に、ＬＯＣＯＳ法、即ち、ＳｉＮ膜３をマスクに用いてシリコン基板１を選択的に酸化することによって、図２（Ａ）及び（Ｂ）に示すように、素子分離層５を形成する。この素子分離層５は、例えば素子形成領域と配線形成領域とを分離するものであり、シリコン酸化膜（ＳｉＯ２膜）からなる。この素子分離層５の厚さは、例えば２００〜１０００［ｎｍ］程度である。素子分離層５を形成した後は、図２（Ａ）及び（Ｂ）に示すように、シリコン基板１上からＳｉＮ膜を除去する。このＳｉＮ膜の除去は、例えば熱リン酸等を用いたウエットエッチングによって行う。
【００１７】
次に、図３（Ａ）及び（Ｂ）に示すように、素子形成領域のシリコン基板１表面と、配線形成領域のシリコン基板１表面と、素子分離層５の周縁部とを露出し、それ以外の部分を覆うレジストパターン７をシリコン基板１上に形成する。このレジストパターン７はフォトリソグラフィによって形成する。そして、このレジストパターン７をマスクに、図示しないｐｒｅ−ｏｘ膜をエッチングして除去する。このｐｒｅ−ｏｘ膜の除去は、例えば希フッ酸を用いたウエットエッチングによって行う。ｐｒｅ−ｏｘ膜を除去した後でレジストパターン７を除去する。
【００１８】
次に、図４（Ａ）及び（Ｂ）に示すように、シリコン基板１上にＳｉＧｅ層（図示せず）を形成し、その上にＳｉ層９を形成する。ＳｉＧｅ層及びＳｉ層９は、それぞれエピタキシャル成長によって形成する。ＳｉＧｅ層の膜厚は例えば１０〜２００［ｎｍ］程度であり、Ｓｉ層９の膜厚は例えば１０〜２００［ｎｍ］程度である。ここで、シリコン基板１表面には単結晶のＳｉＧｅ層と単結晶のＳｉ層９が形成されるが、ＳｉＯ２膜からなる素子分離層５上にはｐｏｌｙ−ＳｉＧｅ層（図示せず）と、ｐｏｌｙ−Ｓｉ層（以下、「エピポリシリコン膜」という。）１０とが形成される。
【００１９】
次に、フォトリソグラフィによって、例えば、穴形成領域１１と、配線形成領域とを露出し、それ以外の領域を覆うレジストパターン２１をシリコン基板１上に形成する。ここで、素子形成領域内には上記の穴形成領域１１とＳＯＩ形成領域１３とが含まれている。ＳＯＩ形成領域１３の平面視での形状（即ち、平面形状）は例えば矩形である。また、穴形成領域２ａ〜２ｃの平面形状も矩形である。穴形成領域１１は、ＳＯＩ形成領域１３の４辺のうちの向かい合う一対の辺にそれぞれ隣接している。
【００２０】
図４（Ａ）及び（Ｂ）に示すように、このレジストパターン２１をマスクに穴形成領域のＳｉ層９と配線形成領域のＳｉ層９とを同時にエッチングし、さらに、穴形成領域のＳｉＧｅ層と配線形成領域のＳｉＧｅ層とを同時にエッチングする。これにより、図５（Ａ）及び（Ｂ）に示すように、素子形成領域のシリコン基板１に支持体用の穴ｈ１を形成すると共に、配線形成領域のシリコン基板１に穴ｈ２を形成する。穴ｈ１、ｈ２の両方ともその底面はシリコン基板１表面である。穴ｈ１、ｈ２を形成した後、レジストパターン２１をシリコン基板１上から除去する。
【００２１】
次に、図５（Ａ）及び（Ｂ）に示すように、穴ｈ１、ｈ２が形成された後のシリコン基板１の上方全体に支持体膜２３を形成する。この支持体膜２３は例えばＳｉＯ２膜であり、ＣＶＤなどの方法により形成する。支持体膜２３の膜厚は、例えば４０００［Å］程度である。
次に、穴ｈ１のそれぞれの一部とＳＯＩ形成領域１３とを連続して覆うと共に、素子分離層５の周縁部以外の部分を覆い、穴ｈ２の上方を露出するレジストパターン２５を支持体膜２３上に形成する。そして、このレジストパターン２５をマスクに支持体膜２３をエッチングして、図６（Ａ）及び（Ｂ）に示すように支持体３１を形成する。
【００２２】
続いて、図７（Ａ）及び（Ｂ）に示すように、支持体３１下から露出しているＳｉ層９とＳｉＧｅ層とを順次ドライエッチングして除去する。支持体膜２３のエッチングには例えばＣＦ４を含むガスをエッチングガスとして使用し、Ｓｉ層９／ＳｉＧｅ層のエッチングには例えばＣｌ２とＯ２とを含むガスをエッチングガスとして使用する。これにより、ＳｉＧｅ層の側面の一部と、Ｓｉ層の側面の一部とを露出した開口面Ｈを支持体３１下に形成する。
【００２３】
また、このＳｉ層９／ＳｉＧｅ層のエッチング時には、配線形成領域の穴ｈ２の底面（即ち、シリコン基板１表面）は支持体３１下から露出しているので、Ｓｉ層９／ＳｉＧｅ層と同様に穴ｈ２の底面もエッチングされ、Ｓｉ層９／ＳｉＧｅ層のエッチングが終了したときには、図７（Ａ）及び（Ｂ）に示すように穴ｈ２は深く掘られている。ここでは、Ｓｉ層９／ＳｉＧｅ層のエッチング時間を調整して、穴ｈ２のシリコン基板１表面からの深さが素子分離層５のシリコン基板１表面からの深さよりも大きくなるようにする。
【００２４】
次に、レジストパターン２５をシリコン基板１上から除去する。そして、支持体３１に形成された開口面Ｈを介して、フッ硝酸等のエッチング液をＳｉＧｅ層及びＳｉ層９に接触させることにより、ＳｉＧｅ層だけをエッチングして除去する。これにより、図１４に示すように、シリコン基板１とＳｉ層９との間に空洞部３３を形成する。次に、シリコン基板１を熱酸化する。このとき、Ｏ２等の酸化種は、支持体３１下から露出したシリコン基板１の表面だけでなく、開口面を通って空洞部３３内にも到達する。従って、図８（Ａ）及び（Ｂ）に示すように、空洞部３３内にＳｉＯ２膜３５が形成される。この空洞部３３内に形成されるＳｉＯ２膜３５がＳＯＩ構造の一部であるＢＯＸ層となる。
【００２５】
次に、ＣＶＤなどの方法によりシリコン基板１の上方全面にＳｉＯ２膜を例えば５００〜１５００［ｎｍ］程度の厚さに形成して、穴ｈ１や穴ｈ２を埋め込む。そして、図９（Ａ）及び（Ｂ）に示すように、例えばＣＭＰによってＳｉＯ２膜３７を研削して、シリコン基板１の上方全面を平坦化する。この平坦化処理では、素子分離層５上のエピポリシリコン膜１０が研磨布（研磨パッド）に対するストッパーとして機能する。
【００２６】
次に、シリコン基板１に希フッ酸を用いたウエットエッチングを施して支持体３１を除去し、図１０（Ａ）及び（Ｂ）に示すように、Ｓｉ層９表面やエピポリシリコン膜１０表面を露出させる。これにより、Ｓｉ層９の上面が露出し、且つＳｉ層９の下方及び側方がＳｉＯ２膜３５や支持体３１で素子分離された構造（即ち、ＳＯＩ構造）が、ＳＯＩ形成領域のシリコン基板１上に完成する。
【００２７】
次に、図１１（Ａ）及び（Ｂ）に示すように、エピポリシリコン膜１０の上方を露出し、それ以外の部分を覆うレジストパターン４１をシリコン基板１上に形成する。そして、このレジストパターン４１をマスクにエピポリシリコン膜１０をドライエッチングして除去する。エピポリシリコン膜１０を除去した後、図１２（Ａ）及び（Ｂ）に示すようにレジストパターンを取り除く。
【００２８】
この後の工程は、通常のトランジスタ形成工程である。例えば、Ｓｉ層９の表面の熱酸化を行うことにより、Ｓｉ層９の表面にゲート絶縁膜（図示せず）を形成する。次に、図１３（Ａ）及び（Ｂ）に示すように、ゲート絶縁膜が形成されたＳｉ層９上にゲート電極４３を形成する（参照。）。また、このゲート電極４３等をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層９内にイオン注入することにより、ソース／ドレインを形成し、ＳＯＩ構造の電界効果型トランジスタ（即ち、ＳＯＩトランジスタ）が完成する。さらに、トランジスタの形成後、例えばシリコン基板１上に層間絶縁膜（図示せず）を形成し、配線形成領域の層間絶縁膜上に例えばアルミニウム（Ａｌ）等からなる配線層を形成する。
【００２９】
このように、本発明の第１実施形態に係る半導体装置の製造方法によれば、配線形成領域において配線層とシリコン基板１との離隔距離をＳｉＯ２膜３７によって広げることができるので、配線層の寄生容量を低減することができる。また、ＳＯＩ構造の形成に必要なレジストパターン２１、２５を利用して寄生容量の低減に必要な穴ｈ２を深く掘っている。従って、穴ｈ２を形成するため専用のレジストパターンを形成する必要がない。それゆえ、製造工程の短縮を図りつつ、配線層の寄生容量を低減することが可能である。
【００３０】
この第１実施形態では、シリコン基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層が本発明の「第１半導体層」に対応し、Ｓｉ層９が本発明の「第２半導体層」に対応している。また、穴形成領域１１が本発明の「所定領域」に対応し、レジストパターン２１が本発明の「第１マスクパターン」に対応し、レジストパターン２５が本発明の「第２マスクパターン」に対応している。さらに、支持体膜２３が本発明の「支持体膜」に対応し、支持体３１が本発明の「支持体」に対応している。また、穴ｈ１が本発明の「第１の穴」に対応し、穴ｈ２が本発明の「第２の穴」に対応している。さらに、ＳｉＯ２膜３５が本発明の「第１絶縁膜」に対応し、ＳｉＯ２膜３７が本発明の「第２絶縁膜」に対応している。
【００３１】
なお、この第１実施形態では、図５（Ａ）及び（Ｂ）に示すように、レジストパターン２５をマスクに、支持体膜２３とＳｉ層９及びＳｉＧｅ層を順次、連続的にエッチングする場合について説明したが、本発明はこれに限られることはない。例えば、レジストパターン２５をマスクに支持体膜２３だけをエッチングした後、レジストパターン２５を除去する。次に、レジストパターン２５の形状が転写された支持体膜２３（即ち、支持体３１）をマスクにＳｉ層９及びＳｉＧｅ層を順次エッチングしても良い。つまり、レジストパターン２５を除去した後で、支持体３１をマスクに配線形成領域のシリコン基板１をエッチングしても良い。
【００３２】
このような構成であっても、素子形成領域に開口面Ｈを形成すると共に、配線形成領域に穴ｈ２を形成することが可能である。この場合には、レジストパターン２５と支持体３１とが本発明の「第２のマスクパターン」に対応している。
【００３３】
（２）第２実施形態
図１５（Ａ）〜図１６（Ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す工程図である。図１５（Ａ）〜図１６（Ｃ）において、図１〜図１４と同様の構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００３４】
図１５（Ａ）に示すように、まず始めに、シリコン基板１上に単結晶のＳｉＧｅ層を形成し、その上に単結晶のＳｉ層９を形成する。次に、フォトリソグラフィによって、例えば、穴形成領域と、配線形成領域と、素子分離領域とを露出し、それ以外の領域を覆うレジストパターン２１´をシリコン基板１上に形成する。そして、このレジストパターン２１´をマスクに穴形成領域のＳｉ層９と、配線形成領域のＳｉ層９と、素子分離領域のＳｉ層９とを同時にエッチングする。さらに、このレジストパターン２１´をマスクに穴形成領域のＳｉＧｅ層と、配線形成領域のＳｉＧｅ層と、素子分離領域のＳｉＧｅ層とを同時にエッチングする。
【００３５】
これにより、図１５（Ａ）に示すように、素子形成領域に支持体３１用の穴ｈ１を形成すると共に、配線形成領域に穴ｈ２を形成し、さらに素子分離領域に穴ｈ３を形成する。穴ｈ１〜ｈ３のいずれもその底面はシリコン基板１である。穴ｈ１〜ｈ３を形成した後、レジストパターン２１´をシリコン基板１上から除去する。そして、図１５（Ｂ）に示すように、シリコン基板１の上方全体に支持体膜２３´を形成する。この支持体膜２３´は、例えば下層に薄いＳｉＯ２膜を有し、上層に厚いシリコン窒化膜（ＳｉＮ膜）を有する積層構造の絶縁膜とする。このような積層構造の膜は例えばＣＶＤなどの方法により形成する。支持体膜２３´の膜厚は、例えば４０００［Å］程度である。
【００３６】
次に、図１５（Ｃ）に示すように、穴ｈ１のそれぞれの一部とＳＯＩ形成領域とを連続して覆い、穴ｈ２と穴ｈ３の上方を露出するレジストパターン２５´を支持体膜２３´上に形成する。
次に、このレジストパターン２５´をマスクに支持体膜２３´をエッチングして、図１５（Ｃ）に示すように支持体３１´を形成する。続いて、支持体３１´下から露出しているＳｉ層９とＳｉＧｅ層とを順次ドライエッチングして除去する。Ｓｉ層９及びＳｉＧｅ層のエッチングに使用するエッチングガスは、例えば第１実施形態と同じである。これにより、ＳｉＧｅ層の側面の一部と、Ｓｉ層９の側面の一部とを露出した開口面を支持体３１´下に形成する。
【００３７】
また、このＳｉ層９／ＳｉＧｅ層のエッチング時には、配線形成領域の穴ｈ２の底面と、素子分離領域の穴ｈ３の底面は支持体３１´下から露出しているので、Ｓｉ層９／ＳｉＧｅ層と同様に穴ｈ２、ｈ３の底面もエッチングされる。従って、Ｓｉ層９／ＳｉＧｅ層のエッチングが終了したときには、図１５（Ｃ）に示すように穴ｈ２、ｈ３はそれぞれ深く掘られている。
【００３８】
ここでは、穴ｈ２、ｈ３のシリコン基板１表面からの深さが、第１実施形態で説明した（ＬＯＣＯＳ法によって形成される）素子分離層５のシリコン基板１表面からの深さよりも大きくなるように、Ｓｉ層９／ＳｉＧｅ層のエッチング時間を調整する。
次に、支持体３１´に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層及びＳｉ層９に接触させることにより、ＳｉＧｅ層だけをエッチングして除去する。これにより、図１４に示したように、シリコン基板１とＳｉ層９との間に空洞部３３を形成する。次に、シリコン基板１を熱酸化して、図１５（Ｄ）に示すように空洞部３３内にＳｉＯ２膜３５を形成する。
【００３９】
次に、図１６（Ａ）に示すように、ＣＶＤなどの方法によりシリコン基板１の上方全面にＳｉＯ２膜３７を形成して、穴ｈ１〜ｈ３を埋め込む。ここでは、例えばＳｉＯ２膜３７を５００〜１５００［ｎｍ］程度の厚さに形成する。そして、図１６（Ｂ）に示すように、例えばＣＭＰにより、シリコン基板１の上方全面を平坦化処理する。この平坦化処理では、支持体３１の上層であるＳｉＮ膜が研磨布（研磨パッド）に対するストッパーとして機能する。
【００４０】
次に、シリコン基板１に希フッ酸を用いたウエットエッチングを施してＳｉＯ２膜３７の表面をＳｉ層９の表面とほぼ同じ高さにする。続いて、シリコン基板１に熱リン酸を用いたウエットエッチングを施して支持体３１´の上層であるＳｉＮ膜を除去し、さらに、シリコン基板１に希フッ酸を用いたウエットエッチングを施して支持体３１´の下層であるＳｉＯ２膜を除去する。これにより、ＳＯＩ形成領域のシリコン基板１にＳＯＩ構造が完成する。
【００４１】
このように、本発明の第２実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、ＳＢＳＩ法を利用して寄生容量の低減に必要な穴ｈ２を形成しているので、製造工程の短縮を図りつつ、配線層の寄生容量を低減することが可能である。また、ＳＢＳＩ法を利用して素子分離層５´を形成しているので、例えばＬＯＣＯＳ法を用いる必要がない。従って、例えば第１実施形態と比べて、製造工程のさらなる短縮が可能である。
【００４２】
この第２実施形態では、レジストパターン２１´が本発明の「第１マスクパターン」に対応し、レジストパターン２５´が本発明の「第２マスクパターン」に対応している。また、支持体膜２３´が本発明の「支持体膜」に対応し、支持体３１´が本発明の「支持体」に対応し、穴ｈ３が本発明の「第３の穴」に対応している。それ以外の対応関係は、第１実施形態と同じである。
【図面の簡単な説明】
【００４３】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】第１実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】第１実施形態に係る半導体装置の製造方法を示す図（その１２）。
【図１３】第１実施形態に係る半導体装置の製造方法を示す図（その１３）。
【図１４】第１実施形態に係る半導体装置の製造方法を示す拡大図（その１４）。
【図１５】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１６】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【符号の説明】
【００４４】
１  シリコン基板、３  ＳｉＮ膜、５，５´  素子分離層、７，２１，２１´，２５，２５´，４１  レジストパターン、９  Ｓｉ層、１０  エピポリシリコン膜、１１  穴形成領域、１３  ＳＯＩ形成領域、２３  支持体膜、３１  支持体、３５，３７  ＳｉＯ２膜、４３  ゲート電極、ｈ１〜ｈ３  穴
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１】
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