(57)【要約】      （修正有）【課題】セルアレイ集積度及びビット線容量の削減に伴うセンスマージンの向上した強誘電体記憶装置の提供。【解決手段】強誘電体記憶装置はメインビット線ＭＢＬ１，ＭＢＬ１ｂと、サブビット線ＳＢＬ１，ＳＢＬ１ｂと、強誘電体キャパシタを含み、ワード線とＳＢＬ１，ＳＢＬ１ｂとの交差位置に設けられるメモリセルと、ＳＢＬ１とＭＢＬ１を接続するトランジスタＴＲ１と、サブビット線ＳＢＬ１を接地するトランジスタＤＴＲ１と、サブビット線ＳＢＬ１ｂとＭＢＬ１ｂを接続するトランジスタＴＲ１ｂと、ＳＢＬ１ｂを接地するトランジスタＤＴＲ１ｂと、ＴＲ１，ＤＴＲ１ｂの各ゲートに共通接続されるセレクト線ＢＬＳＥＬ１と、ＤＴＲ１，ＴＲ１ｂの各ゲートに共通接続されるセレクト線ＢＬＳＥＬ１ｂと、ＳＢＬ１のメモリセルが接続されるプレート線ＰＬ１と、ＳＢＬ１ｂのメモリセルが接続されるプレート線ＰＬ２とを含む。【選択図】図１
2007164913.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のメインビット線と、
第１及び第２のサブビット線と、
強誘電体キャパシタを含み、ワード線と前記第１及び第２のサブビット線との交差位置に設けられるメモリセルと、
前記第１のサブビット線と前記第１のメインビット線を接続する第１のトランジスタと、
前記第１のサブビット線を接地する第２のトランジスタと、
前記第２のサブビット線と前記第２のメインビット線を接続する第３のトランジスタと、
前記第２のサブビット線を接地する第４のトランジスタと、
前記第１及び第４のトランジスタの各ゲートに共通接続される第１のセレクト線と、
前記第２及び第３のトランジスタの各ゲートに共通接続される第２のセレクト線と、
前記第１のサブビット線のメモリセルが接続される第１のプレート線と、
前記第２のサブビット線のメモリセルが接続される第２のプレート線と、
を含む、強誘電体記憶装置。
【請求項２】
請求項１記載の強誘電体記憶装置において、
前記第１及び第２のメインビット線の一方においては、前記メモリセルに格納される読み出し信号がセンスアンプに供給され、他方においては、前記読み出し信号と比較するリファレンス信号が前記センスアンプに供給される、強誘電体記憶装置。
【請求項３】
請求項２記載の強誘電体記憶装置において、
前記リファレンス信号が格納される第１及び第２のリファレンスセルをさらに含み、
前記第１のリファレンスセルは、前記第１のメインビット線に対応し、かつトランスファゲートが前記第２のセレクト線に接続され、
前記第２のリファレンスセルは、前記第２のメインビット線に対応し、かつトランスファゲートが前記第１のセレクト線に接続される、強誘電体記憶装置。
【請求項４】
請求項３記載の強誘電体記憶装置において、
前記第１のリファレンスセルは、前記第２のプレート線に接続され、
前記第２のリファレンスセルは、前記第１のプレート線に接続される、強誘電体記憶装置。
【請求項５】
請求項３又は請求項４記載の強誘電体記憶装置において、
前記第１及び第２のリファレンスセルのそれぞれのキャパシタサイズは、前記メモリセルのキャパシタサイズとほぼ同一である、強誘電体記憶装置。
【請求項６】
請求項３から請求項５のいずれかに記載の強誘電体記憶装置において、
前記第１及び第２のリファレンスセルには、前記リファレンス信号として“０”データが格納されている、強誘電体記憶装置。
【請求項７】
請求項１から請求項６のいずれかに記載の強誘電体記憶装置において、
複数の前記第１及び第２のメインビット線は、いずれか一方同士が隣接するように配列される、強誘電体記憶装置。
【請求項８】
請求項７記載の強誘電体記憶装置において、
前記第１及び第２のプレート線は、前記ワード線と交差して設けられ、
前記第１のプレート線は、隣同士の前記第１のメインビット線で共有され、
前記第２のプレート線は、隣同士の前記第２のメインビット線で共有される、強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置に関する。
【背景技術】
【０００２】
メモリ容量の大容量化のためには、セルアレイにおけるビット線方向のセル数を増加することが要求される。一方、センスマージンの拡大と高速化のためには、ビット線容量を低減することが要求される。
【０００３】
ビット線容量を低減する手法として、例えば階層化ビット線方式が知られている。また、メモリ容量の大容量化のためには、１Ｔ１Ｃ（１ Transistor １ Capacitor）型の強誘電体記憶装置を適用することが重要であるが、その場合、セルアレイの構成としては、ノイズによるリファレンス信号とのマージン劣化が少なく、センスアンプの面積を小さくすることができる、折り返しビット線方式が考えられる（特許文献１参照）。
【０００４】
しかしながら、この従来の構成によれば、折り返しビット線方式を適用した場合、所定の情報が格納されたメモリセルとリファレンスセルとをワード線方向に交互にずらして配置し、それぞれ異なったワード線により制御しなくてはならず、セルアレイの集積度が高いとはいえず、ワード線ドライバも２倍必要となり回路構成が煩雑である。
【特許文献１】特開平９−７３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、セルアレイの集積度の向上及びビット線容量の削減に伴うセンスマージンの向上を図ることができる強誘電体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の一実施形態に係る強誘電体記憶装置は、
第１及び第２のメインビット線と、
第１及び第２のサブビット線と、
強誘電体キャパシタを含み、ワード線と前記第１及び第２のサブビット線との交差位置に設けられるメモリセルと、
前記第１のサブビット線と前記第１のメインビット線を接続する第１のトランジスタと、
前記第１のサブビット線を接地する第２のトランジスタと、
前記第２のサブビット線と前記第２のメインビット線を接続する第３のトランジスタと、
前記第２のサブビット線を接地する第４のトランジスタと、
前記第１及び第４のトランジスタの各ゲートに共通接続される第１のセレクト線と、
前記第２及び第３のトランジスタの各ゲートに共通接続される第２のセレクト線と、
前記第１のサブビット線のメモリセルが接続される第１のプレート線と、
前記第２のサブビット線のメモリセルが接続される第２のプレート線と、
を含む。
【０００７】
これによれば、第１のセレクト線に第１及び第４のトランジスタをオンする電位が供給される場合、第１のメインビット線には第１のサブビット線が接続され、第２のメインビット線は接地される。同様に、第２のセレクト線に第２及び第３のトランジスタをオンする電位が供給される場合、第１のメインビット線は接地され、第２のメインビット線には第２のサブビット線が接続される。これによると、例えば、一方のメインビット線を介してメモリセルの情報を読み出している間、接地される他方のメインビット線を介してリファレンス信号を供給することができる。すなわち、リファレンス信号を供給する配線がメモリセルの読み出し信号の供給を兼ねるので、回路構成の簡易化を図り、セルアレイの集積度の向上を図ることができる。また、上記構成によれば、いわゆる階層化ビット線方式によりメモリセルのジャンクション容量を低減することができる。したがって、センスマージンの向上及び高速化を図ることができる。
【０００８】
（２）この強誘電体記憶装置において、
前記第１及び第２のメインビット線の一方においては、前記メモリセルに格納される読み出し信号がセンスアンプに供給され、他方においては、前記読み出し信号と比較するリファレンス信号が前記センスアンプに供給されていてもよい。
【０００９】
（３）この強誘電体記憶装置において、
前記リファレンス信号が格納される第１及び第２のリファレンスセルをさらに含み、
前記第１のリファレンスセルは、前記第１のメインビット線に対応し、かつトランスファゲートが前記第２のセレクト線に接続され、
前記第２のリファレンスセルは、前記第２のメインビット線に対応し、かつトランスファゲートが前記第１のセレクト線に接続されていてもよい。
【００１０】
これによれば、第１のメインビット線からメモリセルの情報が読み出される場合、第２のメインビット線を介して第２のリファレンスセルのリファレンス信号を供給することができる。一方、第２のメインビット線からメモリセルの情報が読み出される場合には、第１のメインビット線を介して第１のリファレンスセルのリファレンス信号を供給することができる。
【００１１】
また、第１及び第２のリファレンスセルは、第１及び第２のセレクト線のいずれかにトランスファゲートが接続されるので、当該リファレンスセルの動作を制御する制御線を改めて形成する必要がなく、さらなる回路構成の簡易化を図ることができる。
【００１２】
（４）この強誘電体記憶装置において、
前記第１のリファレンスセルは、前記第２のプレート線に接続され、
前記第２のリファレンスセルは、前記第１のプレート線に接続されていてもよい。
【００１３】
（５）この強誘電体記憶装置において、
前記第１及び第２のリファレンスセルのそれぞれのキャパシタサイズは、前記メモリセルのキャパシタサイズとほぼ同一であってもよい。
【００１４】
これによれば、例えば、メモリセル及びリファレンスセルを含む複数のセルを同一プロセスにより形成することができるので、プロセスばらつきを抑えることができる。
【００１５】
また、読み出し信号が伝送されるメインビット線にはサブビット線が接続される一方、リファレンス信号が伝送されるメインビット線にはサブビット線が接続されないため、後者では当該サブビット線分だけ容量が削減される。そのため、メモリセル及びリファレンスセルの各キャパシタサイズを同一にしても、容易にリファレンス信号を読み出し信号とは異なる電圧にすることができる。
【００１６】
（６）この強誘電体記憶装置において、
前記第１及び第２のリファレンスセルには、前記リファレンス信号として“０”データが格納されていてもよい。
【００１７】
これによれば、例えば、いずれも“０”データが保持されているメモリセル及びリファレンスセルから、それぞれ情報を取り出す場合、メモリセルの読み出し信号が伝送されるメインビット線にはサブビット線が接続される一方、リファレンス信号が伝送されるメインビット線にはサブビット線が接続されないため、後者では当該サブビット線分だけ容量が削減される。そのため、リファレンスセルからはメモリセルの“０”データよりも高い電圧が取り出されるので、例えば“１”データ及び“０”データの中間の電圧を容易に得ることができる。
【００１８】
（７）この強誘電体記憶装置において、
複数の前記第１及び第２のメインビット線は、いずれか一方同士が隣接するように配列されていてもよい。
【００１９】
（８）この強誘電体記憶装置において、
前記第１及び第２のプレート線は、前記ワード線と交差して設けられ、
前記第１のプレート線は、隣同士の前記第１のメインビット線で共有され、
前記第２のプレート線は、隣同士の前記第２のメインビット線で共有されていてもよい。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
１．強誘電体記憶装置の構成
図１は、本発明の実施の形態に係る強誘電体記憶装置の一例を示す回路図である。
【００２２】
強誘電体記憶装置（半導体記憶装置）１００は、メモリセルアレイ１０を含む。メモリセルアレイ１０は、強誘電体キャパシタを含む複数のメモリセルＭＣ１−０ｂ〜ｎ−２，…を含む。メモリセルＭＣ１−１を例に挙げて説明すると、メモリセルＭＣ１−１は、強誘電体キャパシタＣｆｅと、トランスファゲートＴｇ（例えばＮ型ＭＯＳトランジスタ）とを含む。強誘電体キャパシタＣｆｅの一端は、トランスファゲートＴｇのソース／ドレインの一方に接続され、他端はプレート線ＰＬ１に接続されている。また、トランスファゲートＴｇのゲートにはワード線ＷＬ１が接続され、ソース／ドレインの一方にはサブビット線ＳＢＬ１が接続され、ソース／ドレインの他方には強誘電体キャパシタＣｆｅの一端が接続されている。なお、図１に示す例では、いわゆる１Ｔ１Ｃ（１ Transistor １ Capacitor）型のメモリセルが示されている。
【００２３】
強誘電体記憶装置１００においては、複数のワード線ＷＬ１〜ｎと、第１のメインビット線としてのメインビット線ＭＢＬｋ（ｋ＝０，１，２，…）と、第２のメインビット線としてのメインビット線ＭＢＬｋｂ（ｋ＝０，１，２，…）と、第１のサブビット線としてのサブビット線ＳＢＬｋ（ｋ＝０，１，２，…）と、第２のサブビット線としてのサブビット線ＳＢＬｋｂ（ｋ＝０，１，２，…）と、が設けられている。強誘電体記憶装置１００においては、一対のメインビット線ＭＢＬｋ，ＭＢＬｋｂが複数設けられ、一対のサブビット線ＳＢＬｋ，ＳＢＬｋｂも複数設けられている。なお、メインビット線及びサブビット線は互いに平行して配置され、それらはワード線と交差して配置されている。
【００２４】
複数の一対のメインビット線ＭＢＬｋ，ＭＢＬｋｂは、いずれか一方同士（すなわちメインビット線ＭＢＬｋ同士又はメインビット線ＭＢＬｋｂ同士）が隣接するように配列されている。図１に示す例では、メインビット線ＭＢＬ０ｂ，ＭＢＬ０，ＭＢＬ１，ＭＢＬ１ｂ，ＭＢＬ２ｂ，ＭＢＬ２，…が順番に配列されている。
【００２５】
一対のメインビット線ＭＢＬｋ，ＭＢＬｋｂには、同一のセンスアンプＳＡが接続されている。また、本実施の形態においては、いわゆる階層化ビット線方式が採用されており、一方のメインビット線ＭＢＬｋにはサブビット線ＳＢＬｋが対応し、他方のメインビット線ＭＢＬｋｂにはサブビット線ＳＢＬｋｂが対応する。また、複数の一対のサブビット線ＳＢＬｋ，ＳＢＬｋｂには、同一のワード線ＷＬ１〜ｎが交差している。
【００２６】
なお、各メインビット線には、図示するサブビット線以外の他のサブビット線が対応していてもよい。この場合、当該他のサブビット線には、図示しない他のワード線が交差しており、それらの交差位置に図示しない他のメモリセルが配置されている。
【００２７】
複数の一対のサブビット線ＳＢＬｋ，ＳＢＬｋｂと、複数のワード線ＷＬ１〜ｎとの交差位置には、それぞれメモリセルＭＣ１−０ｂ〜ｎ−２，…が設けられている。例えば、メモリセルアレイ１０の第１行目のメモリセルＭＣ１−０ｂ〜１−２で説明すると、サブビット線ＳＢＬ０ｂ〜２には、それぞれメモリセルＭＣ１−０ｂ〜１−２が接続され、各メモリセルのトランスファゲートＴｇのゲートにはワード線ＷＬ１が共通接続されている。
【００２８】
一方のサブビット線ＳＢＬｋには、メインビット線ＭＢＬｋに接続する第１のトランジスタとしてのトランジスタＴＲｋ（ｋ＝０，１，２，…）、及び接地する第２のトランジスタとしてのトランジスタＤＴＲｋ（ｋ＝０，１，２，…）が設けられている。各トランジスタＴＲｋ，ＤＴＲｋは、サブビット線ＳＢＬｋの両端に設けられ、サブビット線ＳＢＬｋはトランジスタＴＲｋを介してメインビット線ＭＢＬｋに接続されている。詳しくは、トランジスタＴＲｋは、ソース／ドレインの一方がサブビット線ＳＢＬｋに接続され、他方がメインビット線ＭＢＬｋに接続されている。また、トランジスタＤＴＲｋは、ソース／ドレインの一方がサブビット線ＳＢＬｋに接続され、他方が接地されている。
【００２９】
他方のサブビット線ＳＢＬｋｂには、メインビット線ＭＢＬｋｂに接続する第３のトランジスタとしてのトランジスタＴＲｋｂ（ｋ＝０，１，２，…）、及び接地する第４のトランジスタとしてのトランジスタＤＴＲｋｂ（ｋ＝０，１，２，…）が設けられている。各トランジスタＴＲｋｂ，ＤＴＲｋｂは、サブビット線ＳＢＬｋｂの両端に設けられ、サブビット線ＳＢＬｋｂはトランジスタＴＲｋｂを介してメインビット線ＭＢＬｋｂに接続されている。詳しくは、トランジスタＴＲｋｂは、ソース／ドレインの一方がサブビット線ＳＢＬｋｂに接続され、他方がメインビット線ＭＢＬｋｂに接続されている。また、トランジスタＤＴＲｋｂは、ソース／ドレインの一方がサブビット線ＳＢＬｋｂに接続され、他方が接地されている。
【００３０】
サブビット線ＳＢＬｋに接続されるトランジスタＴＲｋ（又はトランジスタＤＴＲｋ）は、メインビット線方向において、サブビット線ＳＢＬｋｂに接続されるトランジスタＴＲｋｂ（又はトランジスタＤＴＲｋｂ）とは反対側に配置されている。なお、トランジスタＴＲｋ，ＴＲｋｂは、各サブビット線をメインビット線に接続するためのスイッチング素子として機能し、トランジスタＤＴＲｋ，ＤＴＲｋｂは、各サブビット線をディスチャージするためのスイッチング素子として機能する。また、上記各トランジスタは、例えばＮ型ＭＯＳトランジスタから構成することができる。
【００３１】
サブビット線ＳＢＬｋ，ＳＢＬｋｂは、第１のセレクト線としてのセレクト線ＢＬＳＥＬ１と、第２のセレクト線としてのセレクト線ＢＬＳＥＬ１ｂとに供給される信号に基づいてその電気的接続が制御される。なお、セレクト線ＢＬＳＥＬ１，１ｂは、図示しないセレクト線駆動部により制御され、アクセスするメモリセルに対応したセレクト線ＢＬＳＥＬｋ，ＢＬＳＥＬｋｂ（ｋ＝０，１，２，・・・）のみをＨレベル、それ以外のセレクト線にはＬレベルの信号を供給する。
【００３２】
図１に示すように、一対のサブビット線ＳＢＬｋ，ＳＢＬｋｂにおいて、一対のトランジスタＴＲｋ，ＴＲｋｂ（又はトランジスタＤＴＲｋ，ＤＴＲｋｂ）の各ゲートは異なるセレクト線に接続されている。具体的には、セレクト線ＢＬＳＥＬ１には、サブビット線ＳＢＬｋのトランジスタＴＲｋ、及びサブビット線ＳＢＬｋｂのトランジスタＤＴＲｋｂの各ゲートが共通接続されている。また、セレクト線ＢＬＳＥＬ１ｂには、サブビット線ＳＢＬｋのトランジスタＤＴＲｋ、及びサブビット線ＳＢＬｋｂのトランジスタＴＲｋｂの各ゲートが共通接続されている。これにより、セレクト線ＢＬＳＥＬ１，１ｂの一方にＨレベル（例えば電源電位ＶＤＤ）が供給される場合、一対のサブビット線ＳＢＬｋ，ＳＢＬｋｂの一方を対応するメインビット線に接続し、他方を接地することができる。
【００３３】
図１に示す例では、強誘電体記憶装置１００においては、複数のプレート線ＰＬ０，１，２，３，…が複数のワード線ＷＬ１〜ｎと交差して（言い換えればサブビット線ＳＢＬｋ，ＳＢＬｋｂと平行して）設けられている。例えば、プレート線ＰＬ１は、サブビット線ＳＢＬ１に接続される複数のメモリセルＭＣ１−１〜ｎ−１の各強誘電体キャパシタに接続されている。また、複数のプレート線ＰＬ０，１，２，３，…は、プレート線駆動部ＰＬＤｒｖにより制御される。
【００３４】
図１に示すように、サブビット線ＳＢＬｋのメモリセルは、第１のプレート線（例えばサブビット線ＳＢＬ１のメモリセルであればプレート線ＰＬ１）に接続され、サブビット線ＳＢＬｋｂのメモリセルは、第２のプレート線（例えばサブビット線ＳＢＬ１ｂであればプレート線ＰＬ２）に接続されている。これにより、サブビット線ＳＢＬｋ，ＳＢＬｋｂの各メモリセルに、それぞれ異なるプレート電圧を供給することができる。
【００３５】
また、図１に示す例では、プレート線ＰＬ１は、隣同士のサブビット線ＳＢＬ０，ＳＢＬ１（すなわちメインビット線ＭＢＬ０，ＭＢＬ１）で共有され、プレート線ＰＬ２は、隣同士のサブビット線ＳＢＬ１ｂ，ＳＢＬ２ｂ（すなわちメインビット線ＭＢＬ１ｂ，ＭＢＬ２ｂ）で共有されている。そして、プレート線ＰＬ１は所定のプレート線駆動部ＰＬＤｒｖにより制御され、プレート線ＰＬ２は他のプレート線駆動部ＰＬＤｒｖにより制御されている。サブビット線ＳＢＬ０，１，２，…（又はサブビット線ＳＢＬ０ｂ，１ｂ，２ｂ）においてはセレクト線ＢＬＳＥＬ１，１ｂに基づいて制御される動作状態が同一であるので、プレート線駆動部ＰＬＤｒｖからの制御信号（すなわちプレート線）を共有させることができる。
【００３６】
図１に示す例では、２本のメインビット線ＭＢＬｋ（又はメインビット線ＭＢＬｋｂ）ごとに１つのプレート線駆動部ＰＬＤｒｖが設けられている。あるいは、２ｍ（ｍ＝２以上の整数）本のメインビット線ＭＢＬｋ（又はメインビット線ＭＢＬｋｂ）に対して１つのプレート線駆動部が設けられていてもよい。あるいは、１本のメインビット線ごとに１つのプレート線及び１つのプレート線駆動部が設けられていてもよい。
【００３７】
強誘電体記憶装置１００においては、第１のリファレンスセルとしてのリファレンスセルＲＣｋ（ｋ＝０，１，２，…）と、第２のリファレンスセルとしてのリファレンスセルＲＣｋｂ（ｋ＝０，１，２，…）とが設けられている。リファレンスセルＲＣｋ，ＲＣｋｂは、メモリセルから読み出される読み出し信号と比較するためのリファレンス信号を生成するセルであり、リファレンスセルＲＣｋ，ＲＣｋｂはそれぞれ同一構成を有する。リファレンスセルＲＣ１を例に挙げて説明すると、リファレンスセル１は、強誘電体キャパシタＣｆｅと、トランスファゲートＴｇ（例えばＮ型ＭＯＳトランジスタ）とを含む。強誘電体キャパシタの一端は、トランスファゲートＴｇのソース／ドレインの一方に接続され、他端はプレート線ＰＬ２に接続されている。また、トランスファゲートＴｇのゲートには第２のセレクト線ＢＬＳＥＬ１ｂが接続され、ソース／ドレインの一方にはメインビット線ＭＢＬ１が接続され、ソース／ドレインの他方には強誘電体キャパシタＣｆｅの一端が接続されている。なお、図１に示す例では、いわゆる１Ｔ１Ｃ（１ Transistor １ Capacitor）型のリファレンスセルが示されている。
【００３８】
一方のリファレンスセルＲＣｋは、メインビット線ＭＢＬｋに対応して設けられ、詳しくは強誘電体キャパシタの一端がトランスファゲートを介してメインビット線ＭＢＬｋに接続されている。他方のリファレンスセルＲＣｋｂは、メインビット線ＭＢＬｋｂに対応して設けられ、詳しくは強誘電体キャパシタの一端がトランスファゲートを介してメインビット線ＭＢＬｋｂに接続されている。
【００３９】
また、各リファレンスセルＲＣｋ，ＲＣｋｂは、それぞれ、強誘電体キャパシタの他端が異なるプレート線に接続されている。詳しくは、リファレンスセルＲＣｋは、サブビット線ＳＢＬｋｂ（すなわちメインビット線ＭＢＬｋｂ）に接続される第２のプレート線に接続され、リファレンスセルＲＣｋｂは、サブビット線ＳＢＬｋ（すなわちメインビット線ＭＢＬｋ）に接続される第１のプレート線に接続されている。
【００４０】
また、リファレンスセルＲＣｋのトランスファゲートは、第２のセレクト線としてのセレクト線ＢＬＳＥＬ１ｂに接続され、リファレンスセルＲＣｋｂのトランスファゲートは、第１のセレクト線としてのセレクト線ＢＬＳＥＬ１に接続されている。
【００４１】
リファレンスセルＲＣｋ，ＲＣｋｂは、上述したメモリセルＭＣ１−０ｂ〜ｎ−２，…とほぼ同一構成を有していてもよい。詳しくは、リファレンスセルＲＣｋ，ＲＣｋｂ及びメモリセルの各構成要素（キャパシタ、トランスファゲート）のサイズ、形状、材料等がほぼ同一であってもよい。例えば、メモリセルＲＣｋ，ＲＣｋｂ及びメモリセルは、それらのキャパシタサイズをほぼ同一にすることができる。これによれば、例えば、メモリセル及びリファレンスセルを含む複数のセルを同一プロセスにより形成することができるので、プロセスばらつきを抑えることができる。
【００４２】
２．強誘電体記憶装置の動作
次に、図１に示す強誘電体記憶装置の動作の一例について説明する。図２は、データ読み出し時における各制御線（ワード線、ビット線等）の信号の波形を説明する図である。以下に、一対のメインビット線ＭＢＬ１，ＭＢＬ１ｂを例に挙げて説明する。
【００４３】
まず、時刻ｔ１において、セレクト線ＢＬＳＥＬ１にＨレベルの電位（例えば電源電位ＶＤＤ）を供給し、時刻ｔ１において、セレクト線ＢＬＳＥＬ１ｂにＬレベルの電位（例えば０Ｖ）のままにする。
【００４４】
これにより、セレクト線ＢＬＳＥＬ１に接続されているトランジスタＴＲ１，ＤＴＲ１ｂがオンし、セレクト線ＢＬＳＥＬ１ｂに接続されているトランジスタＤＴＲ１，ＴＲ１ｂがオフする。この結果、一方のサブビット線ＳＢＬ１はメインビット線ＭＢＬ１に接続され、他方のサブビット線ＳＢＬ１ｂは接地される。言い換えれば、メインビット線ＭＢＬ１にはサブビット線ＳＢＬ１が接続されるが、メインビット線ＭＢＬ１ｂはサブビット線ＳＢＬ１ｂから電気的に切断された状態となる。
【００４５】
また、セレクト線ＢＬＳＥＬ１，１ｂの上記動作により、リファレンスセルＲＣ１，ＲＣ１ｂのうち、リファレンスセルＲＣ１ｂのトランスファゲートがオンする。これにより、リファレンスセルＲＣ１ｂの強誘電体キャパシタの一端とメインビット線ＭＢＬ１ｂが電気的に接続される。
【００４６】
次に、時刻ｔ２において、複数のワード線ＷＬ１〜ｎのいずれかを選択する。例えば、図２に示すようにワード線ＷＬ１を選択する。すなわち、ワード線ＷＬ１にＨレベルの電位を供給する。これにより、ワード線ＷＬ１に接続されている複数のメモリセルＭＣ１−０ｂ〜１−２，…の各トランスファゲートがオンする。この結果、一対のメインビット線ＭＢＬ１，ＭＢＬ１ｂで説明すると、メモリセルＭＣ１−１の強誘電体キャパシタがトランジスタＴＲ１を介してメインビット線ＭＢＬ１に接続され、メモリセルＭＣ１−１ｂの強誘電体キャパシタがトランジスタＤＴＲ１ｂを介して接地される。
【００４７】
その後、時刻ｔ３において、メモリセルＭＣ１−１に接続されるプレート線ＰＬ１にＨレベルの電位を供給する。これにより、メモリセルＭＣ１−１の強誘電体キャパシタから電荷が取り出され、あらかじめ記憶されているデータ“１”又は“０”に対応する読み出し信号がメインビット線ＭＢＬ１に現れる。また、プレート線ＰＬ１にＨレベルの電位を供給する一方で、プレート線ＰＬ２はＬレベルの電位の状態を保持する。これにより、メモリセルＭＣ１−２の強誘電体キャパシタの両端はいずれも同電位（例えば接地電位）となり電界が加えられないため、当該強誘電体キャパシタにあらかじめ記憶されているデータは破壊されることなく保持される。
【００４８】
また、プレート線ＰＬ１にＨレベルの電位が供給されることにより、リファレンスセルＲＣ１ｂの強誘電体キャパシタから電荷が取り出され、あらかじめ記憶されているデータ（例えば“０”データ）に対応するリファレンス信号がメインビット線ＭＢＬ１ｂに現れる。
【００４９】
ここで、リファレンスセルＲＣ１ｂはメインビット線ＭＢＬ１ｂにリファレンス信号を供給するが、上記動作においてはメインビット線ＭＢＬ１ｂにはサブビット線ＳＢＬ１ｂが接続されないため、メインビット線ＭＢＬ１ｂに加わるビット線容量ＣBL1bは、メインビット線ＭＢＬ１に加わるビット線容量ＣBL1に比べて少なくなっている。詳しくは、メインビット線ＭＢＬ１の容量をＣMBL1、メインビット線ＭＢＬ１ｂの容量をＣMBL1b、サブビット線ＳＢＬ１の容量をＣSBL1とすると、
ＣBL1＝ＣMBL1＋ＣSBL1
ＣBL1b＝ＣMBL1b
の関係が成立し、容量ＣMBL1，ＣMBL1bがほぼ同一であれば、
ＣBL1＞ＣBL1b
の関係が成立する。この結果、メインビット線ＭＢＬ１ｂに接続されるリファレンスセルＲＣ１ｂが、読み出されるメモリセルＭＣ１−１と同じ“０”データ（すなわち“０”データを示す同じ電荷量）が記憶されていた場合、メインビット線ＭＢＬ１ｂにおいては、サブビット線ＳＢＬ１分だけ容量が削減されているため、メインビット線ＭＢＬ１よりも高い電圧が取り出される。そのため、上述したように、メモリセル及びリファレンスセルの各キャパシタサイズが同一であっても、容易に、リファレンス信号を読み出し信号とは異なる電圧（例えばメモリセルの“１”データ及び“０”データの中間の電圧）にすることができる。
【００５０】
図２に示すように、最後に、時刻ｔ４において、センスアンプＳＡをオンさせ、例えばメインビット線ＭＢＬ１に現れた読み出し信号を示す電圧を増幅させ、リファレンス信号との比較を正確に行うことができる。
【００５１】
なお、以上の説明は、メインビット線ＭＢＬ１にメモリセルからの読み出し信号が供給され、メインビット線ＭＢＬ１ｂにリファレンスセルＲＣ１ｂからのリファレンス信号が供給される例を説明したが、本実施の形態がこれに限定されないことは明らかである。例えば、セレクト線ＢＬＳＥＬ１にＬレベルの電位を供給し、セレクト線ＢＬＳＥＬ１ｂにＨレベルの電位を供給することにより、メインビット線ＭＢＬ１にリファレンスセルＲＣ１からのリファレンス信号を供給し、メインビット線ＭＢＬ１ｂにメモリセルからの読み出し信号を供給することができる。また、一対のメインビット線ＭＢＬ１，ＭＢＬ１ｂは一例に過ぎず、メインビット線ＭＢＬｋ，ＭＢＬｋｂにおいて上述した説明が適用できることも明らかである。
【００５２】
本実施の形態によれば、セレクト線ＢＬＳＥＬ１にトランジスタＴＲｋ，ＤＴＲｋｂをオンする電位が供給される場合、メインビット線ＭＢＬｋにはサブビット線ＳＢＬｋが接続され、メインビット線ＭＢＬｋｂは接地される。同様に、セレクト線ＢＬＳＥＬ１ｂにトランジスタＤＴＲｋ，ＴＲｋｂをオンする電位が供給される場合、メインビット線ＭＢＬｋは接地され、メインビット線ＭＢＬｋｂにはサブビット線ＳＢＬｋｂが接続される。これによると、例えば、一方のメインビット線を介してメモリセルの情報を読み出している間、接地される他方のメインビット線を介してリファレンス信号を供給することができる。すなわち、リファレンス信号を供給する配線がメモリセルの読み出し信号の供給を兼ねるので、回路構成の簡易化を図り、セルアレイの集積度の向上を図ることができる。また、上記構成によれば、いわゆる階層化ビット線方式によりメモリセルのジャンクション容量を低減することができる。したがって、センスマージンの向上及び高速化を図ることができる。
【００５３】
より具体的には、本実施の形態によれば、メインビット線ＭＢＬｋからメモリセルの情報が読み出される場合、メインビット線ＭＢＬｋｂを介してリファレンスセルＲＣｋｂのリファレンス信号を供給することができる。一方、メインビット線ＭＢＬｋｂからメモリセルの情報が読み出される場合には、メインビット線ＭＢＬｋを介してリファレンスセルＲＣｋのリファレンス信号を供給することができる。
【００５４】
また、各リファレンスセルＲＣｋ，ＲＣｋｂは、セレクト線ＢＬＳＥＬ１，１ｂのいずれかにトランスファゲートが接続されるので、当該リファレンスセルの動作を制御する制御線を改めて形成する必要がなく、さらなる回路構成の簡易化を図ることができる。
【００５５】
図３は、本発明の実施の形態に係る強誘電体記憶装置の変形例を示す回路図である。図３に示す例では、上述したリファレンスセルが省略されており、それ以外の構成は図１に基づき説明した内容を適用することができる。本変形例においても上述した例と同様に、一方のメインビット線を介してメモリセルの情報を読み出している間、接地される他方のメインビット線を介してリファレンス信号を供給することができる。
【００５６】
また、他の変形例として、複数のプレート線が複数のワード線ＷＬ１〜ｎと平行して設けられていてもよい。図３を参照して一例を説明すると、各ワード線ＷＬ１〜ｎごとにそれぞれ２本のプレート線が設けられ、当該２本のプレート線のうち一方にはサブビット線ＳＢＬｋに対応するメモリセルが接続され、他方にはサブビット線ＳＢＬｋｂに対応するメモリセルが接続されていてもよい。この場合、当該２本のプレート線は、それぞれ異なるプレート線駆動部により制御される。
【００５７】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態に係る強誘電体記憶装置の回路構成を示す図。
【図２】本発明の実施の形態に係る強誘電体記憶装置の動作の一例を示す図。
【図３】本発明の実施の形態の変形例に係る強誘電体記憶装置の回路構成を示す図。
【符号の説明】
【００５９】
１００…強誘電体記憶装置  １０…メモリセル
【図１】
2007164913.tif 000003
【図２】
2007164913.tif 000004
【図３】
2007164913.tif 000005