(57)【要約】【課題】  遅延回路の電源依存、プロセス依存を検知し、遅延回路の遅延及び動作の加減速を制御可能とする装置の提供。【解決手段】  第１の信号を入力し所定の遅延時間遅延させて出力する第１の遅延回路１０１と、前記第１の信号を第１の遅延回路と共通に入力し複数の出力から異なる遅延時間の信号を出力する第２の遅延回路１０３と、前記第２の遅延回路の複数の出力に対応して設けられ、各々が、前記第１の遅延回路の出力と、前記第２の遅延回路の対応する出力とを入力して比較する複数の比較回路１０２と、を備え、複数の比較回路の複数の出力FL_B＜１：５＞に基づき、可変遅延回路にて制御信号の遅延を可変させ、制御対象回路の動作タイミング等を可変に制御する。【選択図】            図１
2007018648.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を共通に入力する第１及び第２の遅延回路を備え、
前記第１の遅延回路は、前記第１の信号を所定の遅延時間遅延させて出力し、
前記第２の遅延回路は、前記第１の信号を互いに異なる遅延時間遅延させた信号を複数の出力端からそれぞれ出力し、
前記第２の遅延回路の複数の出力端に対応して設けられ、各々が、前記第１の遅延回路からの出力と、前記第２の遅延回路の対応する出力とを入力して比較する複数の比較回路と、
第２の信号を入力し、前記複数の比較回路の出力に基づき、前記第２の信号の遅延時間を可変に制御する可変遅延回路と、
を備えている、ことを特徴とする半導体装置。
【請求項２】
前記比較回路が、ラッチ回路よりなる、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の遅延回路は、縦続形態に接続され、前記複数の出力端にそれぞれ出力が接続された複数の遅延回路を含む遅延回路列よりなり、前記遅延回路列の各遅延回路の遅延時間は、前記第１の遅延回路の遅延時間を分割したものである、ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の遅延回路で前記第１の信号を前記所定の遅延時間遅延させた際にワンショットパルス信号を生成する回路を備え、
前記ラッチ回路は、前記第１の遅延回路からの出力として前記ワンショットパルス信号を入力し、前記第２の遅延回路の出力を、前記ワンショットパルス信号に応答してラッチする、ことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１の遅延回路で前記第１の信号を前記所定の遅延時間遅延させた信号が、前記第２の信号として前記可変遅延回路に入力される、ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記可変遅延回路が、前記第２の信号を入力し、前記第２の信号を互いに異なる遅延時間遅延させた信号を複数の出力端から出力する第３の遅延回路と、
前記第３の遅延回路の複数の出力をそれぞれ入力し、前記複数の比較回路の複数の出力を切替信号としてそれぞれ受け、オン・オフ制御される複数のスイッチと、
を備え、
前記複数のスイッチのうちのオン状態のスイッチから出力される信号が、前記第２の信号を遅延させた信号として出力される、ことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２の遅延回路は、遅延時間の電源電圧依存性及び遅延時間の温度依存性の少なくとも１つの特性が、前記第１の遅延回路の特性と相違している、ことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第２の遅延回路は、電源電圧のプロセス依存性が前記第１の遅延回路と比べて相対的に小さい、ことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２の信号の立ち上がり又は立ち下がり遷移に応答して、前記可変遅延回路の遅延時間でパルス幅が確定されるワンショットパルスを生成するワンショットパルス生成回路を備えている、ことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記複数の比較回路の出力に関して相隣る２つの比較回路の出力同士の不一致を検出する回路を備え、
前記可変遅延回路は、前記不一致検出結果に基づき、前記第２の信号の遅延時間を可変に制御する、ことを特徴とする請求項１記載の半導体装置。
【請求項１１】
請求項９記載の半導体装置が半導体記憶装置よりなり、
前記第２の信号が、内部センス起動信号であり、
前記ワンショットパルス生成回路が、センス動作時のオーバドライブ期間を制御するオーバードライブ信号を出力する、ことを特徴とする半導体記憶装置。
【請求項１２】
請求項９記載の半導体装置が半導体記憶装置よりなり、
前記第２の信号がセンスイネーブル信号であり、
前記ワンショットパルス生成回路が、ワード線の選択からセンスアンプを活性化することが可能になる時間であるWL_SE期間を規定する信号を生成する、ことを特徴とする半導体記憶装置。
【請求項１３】
前記WL＿SE期間を規定する信号のエッジと、前記センスイネーブル信号よりも時間的に速く活性化される制御信号を遅延させた信号のエッジから、センス動作時のオーバドライブ期間を制御するオーバードライブ信号を生成する、ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記オーバドライブ信号によりオン・オフ制御され、オン時、外部電源をセンスアンプに接続するトランジスタを、外部電源とセンスアンプ間に複数並列に備えている、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１５】
前記センスアンプ活性期間中オンされ、外部電源電圧を降圧した内部電源をセンスアンプに接続するトランジスタを、内部電源とセンスアンプ間に複数並列に備えている、ことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
第１の信号を共通に入力する第１及び第２の遅延回路を備え、
前記第１の遅延回路は、前記第１の信号を所定の遅延時間遅延させて出力し、
前記第２の遅延回路は、前記第１の信号を互いに異なる遅延時間遅延させた複数の出力信号を出力し、
前記第２の遅延回路の複数の出力に対応して設けられ、各々が、前記第１の遅延回路からの出力と、前記第２の遅延回路の対応する出力とを入力して比較する複数の比較回路と、
を備え、
前記複数の比較回路での比較結果に基づき、センス電源回路、センスアンプドライバ回路、メモリアレイ回路のうちの少なくとも１つの回路において、その動作タイミング、動作期間、及び駆動能力の少なくとも１つを可変に制御する回路を備えている、ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、DRAM（ダイナミックランダムアクセスメモリ）等の半導体記憶装置において信号の遅延制御に適用して好適な回路構成に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展、DRAMの記憶容量の増大による、MOSトランジスタのゲート長の縮小に伴いゲート酸化膜が薄膜化され、動作電圧が低電圧化されている。センスアンプを低電圧下で高速化させる技術として、従来よりセンスアンプのオーバドライブ技術が用いられている。例えばセンスアンプがCMOSスタティック型ラッチ形態で構成されている場合、PchMOSトランジスタのソースにはセンスアンプ活性化のタイミングの最初に外部電源電圧VDDを与え、次いで外部電源電圧VDDを降圧したアレイ用内部電圧VDLを与えセンス動作させる。DRAMにおけるセンス動作時は、アレイ用内部電圧(VDL)が用いられるが、高速DRAM製品では、オーバードライブにより、センス動作の高速化が図られている。なお、オーバドライブについては、例えば特許文献１等の記載も参照される。
【０００３】
低電圧化、微細化・スケーリングによりセンスアンプ（CMOSスタティック型ラッチ形態）を構成するNchMOSトランジスタ及びPchMOSトランジスタの閾値Vtが下げ止まりであることや、量産性を考慮した閾値Vtのバラツキの増加等により、例えばCellHセンス時（メモリセルのHighデータのセンスアンプによるセンス動作時）に、センスアンプのNchMOSトランジスタはそのゲート・ソース間電圧Vgsの値が小さいところで使用することを余儀なくされている。
【０００４】
センスアンプのオーバードライブ方式において、特に、オーバードライブの主たる目的である、CellLセンス時（メモリセルのLowデータのセンス時）のセンスアンプのPchMOSトランジスタのドレイン・ソース間電圧Vds、及びゲート・ソース間電圧Vgsはより一層の加速が求められる。そして、CellL差電位（ビット線対間の差電位）は、セルの容量の改善で大きくなるうえ、低電圧化により、センス動作時のセンスアンプのNchMOSトランジスタのドレイン・ソース間電圧Vdsは、より一層小さくなる傾向にある。
【０００５】
しかしながら、センスアンプのNchMOSトランジスタのゲート・ソース間電圧Vgsは、一般に、参照電位（HVCC）であるため、一定である。
【０００６】
このため、CellLセンスは、CellHセンスよりも遅れる。さらに、センスアンプのNchMOSトランジスタが早期にオンしても、セルへの"L"電荷(Lowレベル設定用の電荷)の供給が必要なために、NchMOSトランジスタの駆動には限界があり、本質的に、PchMOSトランジスタの早期なONが求められている。
【０００７】
センスアンプにおいて、オーバドライブ期間の設定次第では、センスアンプに供給される電源電圧が高い場合には、過剰なオーバドライブを行ってしまうことになる。
【０００８】
逆に、センスアンプに供給される電源電圧が低い場合には、十分なオーバードライブが行われず、センスアンプのNchMOSトランジスタとPchMOSトランジスタのオンが遅れ、特性未達、センスアンプにおける誤センスの発生もあり得る。
【０００９】
さらに、無事にセンスが行われたとしても、高速センス特性ｔRCDのミニマムスペック時に、IO線へ供給できる電荷は、CellHセンス時に比べ、明らかに小さくなり、データアンプ起因のCellL不良（セルからLowレベルデータの読み出し不良）につながる。
【００１０】
したがって、オーバードライブ期間や、オーバードライブの強弱を適切に制御する手段を持つことが必要となる。
【００１１】
DRAMにおいては、WL-SE期間は既定とされている。WL-SE期間は、メモリセルを選択するワード線を選択してからデータがビット線に出力されセンスアンプを活性化することが可能になる時間である。このWL-SE期間を制御することが重要になる。例えば、周囲温度（ambient temperature）が高い使用状況により、WL-SE期間を生成する遅延回路の遅延時間が短くなった場合、メモリセルからのデータ出力を十分待つことなく、センスアンプを活性することになる。これは、メモリセルからのデータ効率（セル効率）が悪くなり、ホールド不良（セルの保持データのフェイル）が起きる問題の可能性が高くなること意味する。また、ホールド不良の発生を回避するために、WL-SE期間を十分長く確保すると、逆に、周囲温度が低い場合、DELAYが伸びすぎて、今度は、センスの活性化が遅れる。このために、データの読み出しスペックを満たすことができなくなる、という問題が生じる。
【００１２】
したがって、WL-SE期間を適切に制御する手段を持つことが必要になる。
【００１３】
なお、過剰なオーバドライブを防止するために、電源電圧（ＶＤＤ）を動作電源とするインバータを用い遅延回路に電源電圧に対する負の遅延依存を持たせる構成が知られている（特許文献１、２）。特許文献１では、遅延回路としてインバータを含み、基板電圧の電源電圧VDD依存を用いた内部電圧の遅延の負の依存を組み合わせている（インバータ2段時）。
【００１４】
表１は、電源VDDが高くなると遅延回路の遅延時間が小となる（電源VDDが低くなると遅延回路の遅延時間が大となる）順特性である。表２は、電源VDDが低くなると遅延回路の遅延時間が小となる（電源VDDが高くなると遅延回路の遅延時間が大となる）逆特性である。
【００１５】
【表１】
2007018648.tif 000003
【００１６】
【表２】
2007018648.tif 000004
【００１７】
一方、オーバードライブ期間は、製品の動作範囲で電源電圧VDDが低側で特性を満たすように調整する。また、高速センス特性が要求される場合、オーバドライブ期間を長くする傾向がある。しかしながら、電源電圧VDDの高い側でオーバドライブ期間が過剰にならないように調整すると、電源電圧VDD依存が小さく、製品の特性自体を制限乃至決定してしまうことになる。
【００１８】
さらに、プロセスバラツキを考慮した場合、遅延素子のプロセス依存性以上に、オーバードライブのプロセス依存性が大きくなり、高速センス特性がオーバードライブ期間によって制限されてしまう。
【００１９】
また、オーバードライブの期間、センス動作をレプリカすることで制御する例が知られている（特許文献３）。センスアンプが増幅するビット線の容量Cdのバラツキに注目し、Cdをレプリカすることで、容量Cdへの充放電状況を検出して、これにあわせて、センスアンプのオーバードライブ期間を制御している。しかしながら、特許文献３には、遅延時間はセンスアンプのCｄへの充電をレプリカする構成であり、電源電圧VDD依存の関係については、定量的に過剰なオーバドライブを防止する手段についてはいっさい言及されていない。なお、特許文献４には、１クロック周期を遅延回路で測定し、１クロック周期進行した信号をタップから取り出す遅延回路の構成が開示されている。
【００２０】
【特許文献１】特開平０９-１２０６７５号公報、
【特許文献２】特開平１０−２４２８１５号公報
【特許文献３】特開平０５−０６２４６７号公報
【特許文献４】特開２００４−０６４１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記したように、従来のオーバドライブ技術において、電源電圧VDDの高い側でオーバドライブ期間が過剰にならないように調整した場合、製品の特性を制約する、という課題を有している。
【００２２】
また、プロセスバラツキを考慮した場合、遅延素子のプロセス依存性以上にオーバードライブのプロセス依存が大きくなり、センス特性がオーバードライブ期間によって制限されてしまう、という課題を有している。
【００２３】
さらに、プロセス、動作環境に依存して、WL-SE期間を適切に制御することも課題である。
【００２４】
本発明は、上記課題に鑑みてなされたものであって、その主たる目的は、遅延回路の電源依存、プロセス依存を検知し、遅延時間、あるいは制御動作の加減速を可能とする装置を提供することにある。
【課題を解決するための手段】
【００２５】
本発明は、前記課題を解決するため概略以下の構成とされる。
【００２６】
本発明は、第１の信号を共通に入力する第１及び第２の遅延回路を備え、前記第１の遅延回路は、前記第１の信号を所定の遅延時間遅延させて出力し、前記第２の遅延回路は、前記第１の信号を互いに異なる遅延時間遅延させた信号を複数の出力端から出力し、前記第２の遅延回路の複数の出力端に対応して設けられ、各々が、前記第１の遅延回路の出力と、前記第２の遅延回路の対応する出力とを入力して比較する複数の比較回路と、第２の信号を入力し、前記複数の比較回路の複数の出力に基づき、前記第２の信号の遅延時間を可変に制御する可変遅延回路と、を備えている。
【００２７】
本発明において、前記比較回路をラッチ回路で構成してもよい。本発明において、前記第１の遅延回路で前記第１の信号を前記所定の遅延時間遅延させた際にワンショットパルス信号を生成する回路を備え、前記ラッチ回路は、前記第１の遅延回路からの出力として前記ワンショットパルス信号を入力し、前記第２の遅延回路の出力を、前記ワンショットパルス信号に応答してラッチする構成としてもよい。
【００２８】
本発明において、前記可変遅延回路が、前記第２の信号を入力し、前記第２の信号を互いに異なる遅延時間遅延させた信号を複数の出力端から出力する第３の遅延回路と、前記第３の遅延回路の複数の出力をそれぞれ入力し、前記複数の比較回路の複数の出力を切替信号としてそれぞれ受け、オン・オフ制御される複数のスイッチと、を備え、前記複数のスイッチのうちのオン状態のスイッチから出力される信号が、前記第２の信号を遅延させた信号として出力される構成としてもよい。
【００２９】
本発明において、前記第２の遅延回路は、前記第１の遅延回路と、遅延時間の電源電圧依存性、及び遅延時間の温度依存性の少なくとも１つで、特性が相違している。
【００３０】
本発明において、前記第２の信号の立ち上がり又は立ち下がり遷移に応答して、前記可変遅延回路の遅延時間でパルス幅が確定されるワンショットパルスを生成するワンショットパルス生成回路を備えた構成としてもよい。
【００３１】
本発明において、前記複数の比較回路の出力に関して相隣る２つの比較回路の出力同士の不一致を検出する回路を備え、前記可変遅延回路は、前記不一致検出結果に基づき、前記第２の信号の遅延時間を可変に制御する、構成としてもよい。
【００３２】
本発明において、前記第２の信号が、内部センス起動信号であり、前記ワンショットパルス生成回路が、センス動作時のオーバドライブ期間を制御するオーバードライブ信号を出力する構成としてもよい。
【００３３】
本発明において、前記第２の信号がセンスイネーブル信号であり、前記ワンショットパルス生成回路が、ワード線の選択からセンスアンプを活性化することが可能になる時間であるWL_SE期間を規定する信号を生成する、構成としてもよい。
【００３４】
本発明において、前記WL＿SE期間を規定する信号のエッジと、前記センスイネーブル信号よりも時間的に速く活性化される制御信号を遅延させた信号のエッジから、センス動作時のオーバドライブ期間を制御するオーバードライブ信号を生成する、構成としてもよい。
【００３５】
本発明において、前記オーバドライブ信号によりオン・オフ制御され、オン時、外部電源をセンスアンプに接続するトランジスタを、外部電源とセンスアンプ間に複数並列に備えた構成としてもよい。
【００３６】
本発明において、前記センスアンプ活性期間中オンされ、外部電源電圧を降圧した内部電源をセンスアンプに接続するトランジスタを、内部電源とセンスアンプ間に複数並列に備えた構成としてもよい。
【発明の効果】
【００３７】
本発明によれば、遅延回路の電源依存、プロセス依存を検知し、遅延回路の遅延および動作を加減速を制御可能としている。
【００３８】
本発明によれば、電源電圧依存を持たない遅延回路の遅延時間と、電源電圧依存を持つ遅延時間を比較し、比較結果に基づき、遅延回路やドライバを制御することにより動作環境依存性に対して、適正な制御を選択することを可能としている。かかる本発明によれば、DRAMのセンスタイミング、特に、オーバドライブタイミングやWL-SE期間のタイミング制御や、オーバードライブの強弱の制御等に適用して好適とされる。
【発明を実施するための最良の形態】
【００３９】
本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。本発明は、センス制御やオーバドライブ制御、WL-SE期間の制御決定の為、内部動作遅延の電源依存、プロセス依存を検知する手段と、その検知結果を用いた前記種々のセンス制御を加減速する制御回路、遅延伝播経路を備えている。
【００４０】
本発明は、電源電圧依存性を持つ第１の遅延回路と、電源電圧依存性を持たない第２の遅延回路に、入力信号を共通に供給し、第１の遅延回路の出力と、第２の遅延回路の出力を比較回路で比較する。比較回路の出力信号をもとに、目的の遅延素子やドライバを制御することにより、電源依存に対して適正な制御を選択することが可能になる。
【００４１】
また、本発明は、温度依存性を持つ第１の遅延回路と温度依存性を持たない第２の遅延回路に入力信号を共通に供給し、第１の遅延回路の出力と、第２の遅延回路の出力を比較回路で比較する。比較回路の出力信号をもとに、目的の遅延素子やドライバを制御することにより、電源依存に対して適正な制御を選択することが可能になる。
【００４２】
図１は、本発明の一実施形態の構成を示す図である。遅延回路１０１と、縦続接続された遅延回路１０３１〜１０３５を備えた遅延回路列１０３と、遅延回路１０１の出力と、遅延回路列１０３の各段の遅延回路１０３１〜１０３５の出力をそれぞれ入力して比較する複数の比較回路１０２１〜１０２５を備えている。遅延回路１０１と、遅延回路列１０３は、内部信号Aが共通に入力される。なお、図１では、遅延回路列１０３の遅延回路１０３１〜１０３５の段数が５段、比較回路１０２１〜１０２５の個数が５個とされているが、比較回路は、遅延回路列１０３の段数に対応して設けらており、遅延回路列１０３の段数は何段であってもよい。
【００４３】
遅延時間が外部電源依存を持たない複数の遅延回路１０３１〜１０３５を縦続接続した遅延回路列１０３において、個々の遅延回路の遅延時間は、Td_Bや、Td_B’といった具合に、異なる遅延時間であってもよいし、あるいは同一であってもよい。
【００４４】
一方、遅延回路１０１は、外部電源依存を持つものとする。これらの遅延回路には、共通に内部信号Aが入力される。
【００４５】
特に制限されないが、比較回路１０２１〜１０２５は、それぞれ、比較結果を負数の符号FL_B<1>〜<5>で出力する。
【００４６】
図２は、図１に示した回路構成を含む、本発明の一実施例の半導体記憶装置を模式的に示した図である。図１の比較回路１０２１〜１０２５からの出力FL＿B<1>〜FL＿B<5>は、図２の制御回路２０１に供給され、制御回路２０１は、５ビット信号FL＿B<1>〜FL＿B<5>（FL＿B<1:5>）に基づき、センス電源回路２０２、センスアンプドライバ２０３、アレイ回路（メモリアレイ回路）２０４を制御する。
【００４７】
図３は、図２のセンス電源回路２０２、センスアンプドライバ２０３、メモリアレイ回路２０４内に設けられ、信号FL＿B<1:5>に基づき、信号の遅延時間を可変に制御する遅延回路（可変遅延回路）の構成を示す図である。図３の可変遅延回路は、図１で検出された遅延を再現するものである。図３を参照すると、この回路は、内部信号Bを入力し、図２の制御回路２０１からの信号FL＿B<1>〜FL＿B<5>（図１の比較回路１０２の比較結果）に基づき、オン・オフ制御されるスイッチ３０２１〜３０２５を、遅延回路列３０３の各遅延回路３０３１〜３０３５の出力に対応させて備えている。スイッチ３０２１〜３０２５は、信号FL＿B<1>〜FL＿B<5>のうち対応する信号が”１”のとき、オンし、遅延回路列３０３の対応する遅延回路３０３１〜３０３５の出力を内部信号Cとして出力する。以下、実施例に即して説明する。
【実施例】
【００４８】
図４は、本発明の一実施例の構成を示す図であり、図１の遅延回路１０１、遅延回路１０３、比較回路１０２の構成の一例を示す図である。遅延回路１０１は、内部信号Aを入力し遅延時間Td_A遅延させて内部信号Bを出力する遅延素子１１１を備え、内部信号Bは、ワンショットパルス生成回路（遅延回路１１２、インバータ１１３、NAND114、インバータ１１５）に入力され、内部信号Bの立ち上がり遷移から遅延回路１１２の遅延時間に対応パルス幅のワンショットパルス（判定信号C）を生成する。比較回路１０２はラッチ回路で構成され、遅延回路１０１から出力されるワンショットパルス（判定信号C）をサンプリングクロックとして受け、遅延回路列１０３の出力をワンショットパルスに応答して、ラッチする。なお、図４の内部信号Bは、図３の遅延回路列３０３に内部信号Bとして入力する構成としてもよい。
【００４９】
遅延回路列１０３（電源電圧のプロセス依存性が小の電源で駆動される）は、内部信号Aを一定の遅延時間遅延させた一定遅延信号Dを、インバータ列よりなる遅延回路列で生成する。そして、一定遅延信号Dを、複数段の単位遅延回路で遅延させ、単位遅延回路の出力ノードB<1>〜B<8>を８個の比較回路（ラッチ）１０２でラッチし、８個の比較回路（ラッチ）１０２は、FL_B<1>〜FL_B<8>を出力する。なお、図４では、遅延回路列１０３において、単位遅延回路は、インバータ１段構成にて示されているが（例えばB<1>とB<2>間にインバータ1段）、正転論理で遅延させるためには、インバータ２段を単位遅延時間とする。一定遅延信号Dの遅延時間は、例えばB<1>〜B<8>の隣合うノード間の単位遅延時間（分解能）と比べて大きな値に設定される（例えば後述する例では、単位遅延時間を0.5nsとし遅延Dを７ｎｓ）。
【００５０】
図５及び図６は、図４に示した回路の動作を説明するタイミング図である。なお、図５及び図６では、図４の遅延回路列１０３の単位遅延回路をインバータ２段としている。内部信号Aの立ち上がりからTd_A遅れて内部信号Bが立ち上がり、この内部信号Bの立ち上がりエッジを検出して判定信号Cのワンショットパルスが出力される。比較回路（ラッチ）１０２は、このワンショットパルスの立ち上がりエッジで各ノードB<1>〜B<8>の論理値をラッチする。この結果、FL_B<1>はHIGH、FL_B<2:8>はLOWレベルとなる。
【００５１】
図６の場合、Td_Aが図５よりも長く、判定信号C（ワンショットパルス）の立ち上がりが図５よりも遅れ、FL_B<1:7>はHIGH、FL_B<8>はLOWレベルとなる。
【００５２】
本実施例の作用効果について説明する。
【００５３】
電源電圧・プロセス依存の小さな遅延時間Td_Aにより、電源電圧・プロセス依存のある遅延時間Td_Bを測定する。この電源電圧・プロセス依存のある遅延Td_Bは、あるコマンド（たとえばセンス開始のコマンド）から、ある内部動作信号までの遅延時間であってもよい。電源電圧・プロセス依存をもつ遅延パスの遅延時間を適宜に測定する。
【００５４】
遅延時間Td_Aは、均等又は不均等に分割されており、Td_Bとの比較により、Td_Bの遅延量に対する、複数の信号FL_B<1:8>が生成される。
【００５５】
ラッチ回路１０２の出力FL_B<1:8>は、そのまま出力されるか、図示されないエンコーダ（例えば、図２の制御回路２０１内に設けられる）でデータ変換されたのち、回路内をバス接続される。例えば図２のバス２０５にてセンス電源回路２０２、センスアンプドライバ２０３、アレイ回路２０４等へ転送される。センス電源回路２０２、センスアンプドライバ２０３、アレイ回路２０４等では、受け取ったFL_B<1:8>を不図示のデコーダでデコードすることで、所望の遅延時間を生成するように、図３の可変遅延回路の遅延パスを選択する。
【００５６】
例えば、センスアンプのオーバドライブ期間の場合、電源電圧VDDが高いときや、MOSトランジスタの閾値Vtが低いときは、遅延量を少なくなるように適宜に選択する。
【００５７】
同様に、FL_B<1:8>により、オーバドライブのドライブ能力を適宜に選択するようにしてもよい。この他にも、センス制御（例えばWL_SE期間の制御）に用いてもよい。
【００５８】
電源電圧・プロセス依存のない、もしくは少ない遅延回路と、ある遅延回路、たとえばあるコマンドのクリティカルパスを比較することで、例えばセンスが行われる環境をサンプリングし、サンプリング結果により適宜、オーバドライブ期間・能力（センス能力）を調整する。このように、２点の信号遅延を測定した情報を回路内で保持し、サンプリング結果を処理することで、所望の遅延を生成し、また、所望のセンス制御を行うことができる。
【００５９】
伝播時間Td_Aが、低速水準、典型（TYP）水準、高速水準に応じて、表３のような依存性があるものとする。各水準のプロセスVt水準と、動作電源電圧の関係は中央値に対して示してある。
【００６０】
【表３】
2007018648.tif 000005
【００６１】
図４において、遅延回路列１０３の一定遅延信号Dを低速水準、典型水準、高速水準とも、ほぼ7nsとする。外部電源依存をキャンセルするため内部電源を電源とした遅延回路は、論理ゲートのインバータ等で構成される。これにより、外部電源の変動に対する基準パスとする。また、プロセス依存や温度依存をキャンセルする構成の内部電源の適用や、遅延素子の適用により、プロセス変動や、温度変動に対する基準とする。
【００６２】
内部信号Bの伝播時間を、0.5nsステップで比較する比較回路（ラッチ回路）１０２を構成するため、信号Dに対して0.5nsの遅延(Td_B)ごとの節点（ノード）（B<1:8>）の出力を、ラッチ回路１０２は、判定信号Cにてラッチする。表４は、遅延回路列１０３の一定遅延信号Dの遅延を７nsとし、ノードB<1>〜B<8>の遅延を一覧で示したものである。なお、遅延回路列１０３における遅延は、必ずしも均等でなくてもよい(図４のTd_BとTd_B’)。
【００６３】
【表４】
2007018648.tif 000006
【００６４】
高速水準で、内部信号Aから内部信号Bの伝播時間Td_Aが7.5ns程度のときは、判定信号Cの立ち上がり時に、ノードB<1>（一定遅延時間D＝7ns）が“HIGH”になり、他ノードB<2:8>はLOWであり（図５参照）、隣り合う比較回路１０２の出力の不一致箇所を検出することで遅延量が検知できる。不一致検出回路に排他的論理和（EXOR）回路を用いた場合、EXOR（FL_B<1>、FL_B<2>=）1となる。この結果に相当する遅延を、信号FL_Bに応じて切替えることで、オーバードライブ期間を制御する。
【００６５】
図６に示す例では、低速水準で内部信号の遅延が大きく、FL_B<1>から、FL_B<7>までが、１と判定され、FL_B<8>は０と判定されている。EXOR（FL_B<7>、FL_B<8>）=1となる。
【００６６】
Td_Aの変動が大きく、7ns以下や11.5ns以上になり、判定範囲を超える場合、すなわち、FL_B<1>=0又はFL_B<8>=1の場合は、それぞれ、最短、又は最長判定を行う。
【００６７】
本発明の一実施例として、オーバードライブ信号ODVを制御する例を以下に説明する。本発明において、オーバードライブ期間は、従来手法よりさらに大きく外部電源VEXTに対して依存を大きく持たせるようにしている。図７において、横軸は外部電源電圧VEXT、縦軸はオーバードライブ期間である。図７に示すように、本発明の一実施例（図７の実線）によれば、外部電源電圧に対するオーバードライブ期間の変化率（傾き）は、従来手法（図７の破線）よりも大である。
【００６８】
図８は、DRAMにおいて、内部センス起動信号からオーバードライブ信号ODVを生成する回路の構成を示す図であり、遅延回路８０１、インバータ８０２、切替器（MUX）８０３１〜８０３８を備えている。第１のMUX８０３１は、図４のFL_B<1>を制御信号として入力し、第２のMUX８０３２は、図４のFL_B<1>とFL_B<２>の排他的論理和を制御信号として入力し、第３のMUX８０３３は、図４のFL_B<2>とFL_B<3>の排他的論理和を制御信号として入力し、第7のMUX８０３７は、図４のFL_B<6>とFL_B<7>の排他的論理和を制御信号として入力し、第８のMUX８０３８は、図４のFL_B<8>を制御信号として入力する。内部センス駆動信号と、第１乃至第８のMUX８０３１〜８０３８の出力のうち選択されたMUXの出力と、を入力とするNAND回路８０４と、NAND回路８０４の出力を入力とするインバータ８０５とは、内部センス駆動信号の立ち上がり遷移に同期してワンショットパルスを生成し、切替器（MUX）にて、該ワンショットパルスのパルス幅を規定する。すなわち、図４の遅延検出結果に対応した遅延をパルス幅に再現している。
【００６９】
図９は、図８の内部センス起動信号、信号A、オーバドライブ信号ODVの波形を示す図である。オーバドライブ期間を決める遅延パス（ワンショットパルスのパルス幅を決める遅延パス）を、FL_B<1:8>に応じてMUX８０３１〜８０３８で切替えることで、オーバドライブ期間を所望の長さに制御することができる。図８の構成では、図７に示す依存をもつように（外部電源依存性が大となるように）、遅延パスを切り替えるように設定している。
【００７０】
本発明の別の実施例として、WL-SE期間を決定する場合には、図８のMUXに入力するFL_B<1:8>を、外部電源電圧逆依存性を持つように入力することで、逆依存性を、遅延パスの段数を切替えるように制御する構成とされる。この場合、図８の内部センス起動信号を、センスイネーブル信号SEとする。図１０は、WL-SE期間を決定する場合のタイミング動作を説明するための図である。センスイネーブル信号SEに対して時間的に早い信号SE_PREから外部電源電圧VEXTに依存した遅延DELAY1のSE_CUT_PREをつくる。また、センスアンプイネーブル信号SEからWL-SE期間の遅延DELAY2を生成する。そして、WL-SE期間の立ち上がりエッジとSE_CUT_PREの立ち上がりエッジからオーバードライブ期間を制御するオーバードライブ信号ODVを生成している。このように、遅延DELAY1と遅延DELAY2の組み合わせにより、外部電源電圧VEXTに依存したパスと、外部電源電圧VEXTに逆依存したパスにより、さらに、外部電源電圧VEXTの依存をさらに大きくしたオーバードライブ期間を生成することができる。なお、図１０において、SE_PREはSEと同じ信号であってもよい。
【００７１】
外部電源電圧VEXTが高い場合には、WL-SE期間が長くなり、信号SE_PREの立ち上がりから信号SE_CUT_PREの立ち上がりまでの伝搬遅延時間は短くなる。
【００７２】
このため、外部電源電圧VEXTが高くなると、WL-SE期間の立ち上がりエッジとSE_CUT_PREの立ち上がりエッジで作成されるオーバドライブ期間はより短縮し、したがって、外部電源電圧依存がより大となる（図７参照）。
【００７３】
図１１（Ａ）は、図１１（Ｂ）に示したDRAM１０のセンスアンプ領域の構成を模式的に示す図である。図１１（Ｂ）に示す例では、DRAM１０は、メモリセル領域(アレイ)１１のビット線に接続するセンスアンプを含むセンスアンプ領域１２をメモリセル領域１１の両側に備えている。
【００７４】
図１１（Ａ）に示すように、センスアンプSAに対して、PchMOSトランジスタPM１、PM２を介して外部電源VEXTと内部アレイ電源VDL（VEXTを降圧して内部降圧電源）にそれぞれ接続し、オーバードライブ用と、通常のセンスアンプ活性化用として、制御される。グランド（GND）側の制御、一般的なセンスアンプの制御等については省略し、以下では、オーバードライブ制御について説明する。
【００７５】
本実施例においては、図１１（Ａ）のトランジスタPM1のゲートに入力されるオーバードライブ期間を示す信号ODVは、図８のインバータ８０５の出力信号が用いられる。
【００７６】
あるいは、図１２に示すように、外部電源VEXTとセンスアンプSA間に接続されたPchMOSトランジスタをPM１、PM３、PM４と複数備え、それぞれのゲートには、オーバードライブ期間（FL_B<1:2>＝１）、オーバードライブ期間（FL_B<1:5>＝１）、オーバードライブ期間（FL_B<1:7>＝１）の信号が入力される構成としてもよい。オーバードライブ期間の間、PchMOSトランジスタにより、外部電源電圧VEXTがセンスアンプに供給されるが、FL_B<1:8>を用いて、複数のPchMOSトランジスタのオン・オフを制御することで、オーバードライブ（駆動能力）の強弱そのものも調整する。かかる複数トランジスタの並列構成を、同様にして、内部アレイ電源VDLに接続するPチャネルトランジスタについて適用してもよい。内部アレイ電源VDLは、オーバードライブ期間中、電源回路そのものの出力が外部電源電圧VEXTを出力するが、その出力の強弱も調整する。判定結果のエンコード、デコードは、プロセス、アレイ構成に適応して任意とされる。
【００７７】
オーバードライブ期間、オーバードライブのドライブ能力を適宜選択し、例えば電源VDDが低く、プロセス、温度が、センスアンプでのセンス動作に不利な場合には、オーバードライブ期間、オーバードライブ能力を大きくし、逆の場合には、オーバードライブ期間を短くし、オーバードライブ能力を小さくするように制御する。
【００７８】
このように、本実施例によれば、例えば図４のラッチ回路１０２によるサンプリング結果FL_B<1:8>をデコードするデコーダの論理に応じて、任意の制御動作を容易に選択することができる。センスアンプによるセンス動作が行われる環境を、設計が容易な遅延素子を用いて検出し、検出結果に基づき、オーバドライブ期間・能力（センス能力）を調整可能としている。なお、本発明は、オーバドライブ期間・能力（センス能力）を調整する制御信号の生成のみに限定されるものでなく、電源電圧依存性等を考慮して遅延を生成する任意の回路に適用できることは勿論である。
【００７９】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形修正を含むことは勿論である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の構成を示す図である。
【図３】本発明の一実施形態の構成を示す図である。
【図４】本発明の一実施例の構成を示す図である。
【図５】本発明の一実施例の動作を示すタイミング図である。
【図６】本発明の一実施例の動作を示すタイミング図である。
【図７】本発明の一実施例のオーバードライブ期間の電源依存性を示す図である。
【図８】本発明の一実施例のオーバードライブ信号生成回路の構成を示す図である。
【図９】本発明の一実施例のオーバードライブ信号生成回路の動作を示すタイミング図である。
【図１０】本発明の一実施例においてオーバードライブ期間を設定する回路の構成を示す図である。
【図１１】本発明の一実施例のセンスドライバの構成を示す図である。
【図１２】本発明の別の実施例のセンスドライバの構成を示す図である。
【符号の説明】
【００８１】
１０  半導体記憶装置（DRAM）
１１  メモリセル領域
１２  センスアンプ領域
１０１  遅延回路
１０２、１０２１〜１０２５  比較回路（ラッチ回路）
１０３  遅延回路列
１０３１〜１０３５  遅延回路
１１１  内部回路（遅延素子）
１１２  遅延回路
１１３  インバータ
１１４  NAND
１１５  インバータ
１１６  電源（電源電圧プロセス依存性少ない）
２０１  制御回路
２０２  センス電源回路
２０３  センスアンプドライバ
２０４  アレイ回路
２０５  バス
３０２１〜３０２５  スイッチ
３０３  遅延回路列
３０３１〜３０３５  遅延回路
８０１  遅延回路
８０２  遅延回路（インバータ）
８０３１〜８０３８  切替器（MUX）
８０４  NAND回路
８０５  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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