(57)【要約】【課題】ＦＰＧＡを用いて半導体試験装置に適した細かい遅延分解能のタイミング調整回路を提供する。【解決手段】タイミング調整回路は、ディジタル信号の入力端子と、クロック信号端子と、複数のマルチプレクサと、該マルチプレクサの各々に接続された、マルチプレクサの選択制御回路であって、該選択制御回路の各々は、入力端子からの信号と演算制御信号との論理和演算を行う論理演算回路と、論理演算回路の出力信号をクロック信号でタイミング合わせするフリップフロップ回路とを備えた選択制御回路とを具備し、該複数のマルチプレクサの各々のうち、最も前段のマルチプレクサは、各選択制御回路からの信号により、接地電位か、電源電位を選択して出力するように構成され、残りのマルチプレクサは、各選択制御回路からの信号により、接地電位か、前段のマルチプレクサの出力を選択して出力するように構成される。【選択図】図３
2007240448.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号の入力端子と、
クロック信号端子と、
複数のマルチプレクサと、
前記複数のマルチプレクサの各々に接続された、マルチプレクサの選択制御回路であって、前記選択制御回路の各々は、前記入力端子からの信号と演算制御信号との論理和演算を行う論理演算回路と、前記論理演算回路の出力信号を前記クロック信号端子からのクロック信号でタイミング合わせするフリップフロップ回路とを備えた選択制御回路と
を有し、
前記複数のマルチプレクサの各々のうち、最も前段のマルチプレクサは、前記各選択制御回路からの信号により制御されて、接地電位か、電源電位を選択して出力するように構成され、残りのマルチプレクサは、前記各選択制御回路からの信号により制御されて、接地電位か、前段のマルチプレクサの出力を選択して出力するように構成されて、前記演算制御信号により、前記入力端子からのディジタル信号が、前記複数のマルチプレクサのうちの所定数のマルチプレクサを通過するよう制御されて、所定の信号遅延を行うタイミング調整回路。
【請求項２】
ディジタル信号の入力端子と、
クロック信号端子と、
複数のマルチプレクサと、
前記複数のマルチプレクサの各々に接続された、マルチプレクサの選択制御回路であって、前記選択制御回路の各々は、前記入力端子からの信号と演算制御信号とのＮＡＮＤ演算を行う論理演算回路と、前記論理演算回路の出力信号を前記クロック信号端子からのクロック信号でタイミング合わせするフリップフロップ回路とを備えた選択制御回路と
を有し、
前記複数のマルチプレクサの各々のうち、最も前段のマルチプレクサは、前記各選択制御回路からの信号により制御されて、電源電位か、接地電位を選択して出力するように構成され、残りのマルチプレクサは、前記各選択制御回路からの信号により制御されて、電源電位か、前段のマルチプレクサの出力を選択して出力するように構成されて、前記演算制御信号により、前記入力端子からのディジタル信号が、前記複数のマルチプレクサのうちの所定数のマルチプレクサを通過し、最後にインバータを通過するよう制御されて、所定の信号遅延を行うタイミング調整回路。
【請求項３】
前記タイミング調整回路はＦＰＧＡ内に構成されたことを特徴とする請求項１または２に記載のタイミング調整回路。
【請求項４】
前記マルチプレクサは、キャリーあるいはボロー伝達用であることを特徴とする請求項３に記載のタイミング調整回路。
【請求項５】
前記マルチプレクサは、前記ＦＰＧＡ内の高速動作素子であることを特徴とする請求項３に記載のタイミング調整回路。
【請求項６】
前記タイミング調整回路の出力信号にさらに、前記ＦＰＧＡ内の低速動作素子を用いて遅延を行う回路を含む請求項４または５に記載のタイミング調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号のタイミング調整回路に係り、特にＦＰＧＡで構成でき、半導体及びフラットパネルディスプレイのアレイ基板の試験装置におけるディジタル信号のタイミング調整に適した回路に関する。
【背景技術】
【０００２】
従来、半導体やフラットパネルディスプレイのアレイ基板の試験をする試験装置（以下、本明細書中では、単に、半導体試験装置と称する）では、ディジタル信号を発生する際に、チャンネル間のスキューを取り除くため、あるいは、チャンネル間に所望のタイミング差を設けるために、ディジタル信号を出力する信号線に遅延回路を設けてタイミング調整をしている。
【０００３】
例えば、特許文献１のように、遅延分解能の細かいファインディレイ手段と、遅延分解能の粗いコースディレイ手段とを設けたタイミング調整回路が知られている。
【０００４】
これらの遅延回路は、専用の遅延線や、専用のゲートアレーなどで作られていたため、コストが高いという問題点があった。
【０００５】
このため、最近では、遅延回路をＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で構成することが試みられている。例えば、特許文献２には、ＦＰＧＡ内で直列につないだ多段のインバータにより信号を遅延させ、各段のインバータ出力をマルチプレクサに入力して所望の遅延信号を選択する遅延回路を構成することが記載されている。
【０００６】
また、最近のＦＰＧＡとしては、例えば、非特許文献１に記載のようなものが知られている。
【０００７】
【特許文献１】特開平７−３０７６５０号公報
【特許文献２】米国特許第６，２０４，７１０号公報
【非特許文献１】XILINX、Virtex-II Platform FPGAs: Complete Data Sheet, Product Specification, DS031 (v.3.4), March 1, 2005、p21-27
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＦＰＧＡ中の遅延回路を、従来の方法によりインバータによる信号遅延を利用して構成すると、遅延分解能が数百ｐｓ程度と粗く、きめ細かいタイミング調整ができなかった。そのため、遅延回路をＦＰＧＡで実現したものを、半導体試験装置に使うことはできなかった。
【０００９】
そこで、本発明の目的は、ＦＰＧＡを用いて、半導体試験装置に適した、遅延分解能が数十ｐｓ程度の、細かい分解能のタイミング調整回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明によるタイミング調整回路は、ディジタル信号の入力端子と、クロック信号端子と、  複数のマルチプレクサと、複数のマルチプレクサの各々に接続された、マルチプレクサの選択制御回路であって、該選択制御回路の各々は、入力端子からの信号と演算制御信号との論理和演算を行う論理演算回路と、論理演算回路の出力信号をクロック信号端子からのクロック信号でタイミング合わせするフリップフロップ回路とを備えた選択制御回路とを具備し、該複数のマルチプレクサの各々のうち、最も前段のマルチプレクサは、各選択制御回路からの信号により制御されて、接地電位か、電源電位を選択して出力するように構成され、残りのマルチプレクサは、各選択制御回路からの信号により制御されて、接地電位か、前段のマルチプレクサの出力を選択して出力するように構成されて、演算制御信号により、入力端子からのディジタル信号が、複数のマルチプレクサのうちの所定数のマルチプレクサを通過するよう制御されて、所定の信号遅延を行うことを主な特徴とする。
【００１１】
本発明によるタイミング調整回路の別の実施態様は、ディジタル信号の入力端子と、クロック信号端子と、複数のマルチプレクサと、複数のマルチプレクサの各々に接続された、マルチプレクサの選択制御回路であって、該選択制御回路の各々は、入力端子からの信号と演算制御信号とのＮＡＮＤ演算を行う論理演算回路と、論理演算回路の出力信号をクロック信号端子からのクロック信号でタイミング合わせするフリップフロップ回路とを備えた選択制御回路とを具備し、該複数のマルチプレクサの各々のうち、最も前段のマルチプレクサは、各選択制御回路からの信号により制御されて、電源電位か、接地電位を選択して出力するように構成され、残りのマルチプレクサは、各選択制御回路からの信号により制御されて、電源電位か、前段のマルチプレクサの出力を選択して出力するように構成されて、演算制御信号により、入力端子からのディジタル信号が、複数のマルチプレクサのうちの所定数のマルチプレクサを通過し、最後にインバータを通過するよう制御されて、所定の信号遅延を行うことを特徴とする。
【００１２】
上述の２つの態様には、さらに、タイミング調整回路はＦＰＧＡ内に構成されたことを特徴とする態様や、マルチプレクサは、キャリーあるいはボロー伝達用であることを特徴とする態様や、マルチプレクサは、前記ＦＰＧＡ内の高速動作素子であることを特徴とする態様や、タイミング調整回路の出力信号にさらに、ＦＰＧＡ内の低速動作素子を用いて遅延を行う態様も含まれる。
【発明の効果】
【００１３】
本発明を用いることにより、遅延分解能が数十ｐｓと細かいタイミング調整回路をＦＰＧＡで提供することができ、これを半導体試験装置に用いることができる。
【００１４】
これにより、半導体試験装置におけるディジタル信号制御装置とタイミング調整回路をＦＰＧＡ中に構成することができるので、不具合対応や、遅延回路の増設・拡張を容易に行うことができる。
【発明を実施するための最良の形態】
【００１５】
もし、ＦＰＧＡ中に、半導体試験に適した遅延分解能を備えた遅延回路あるいはタイミング調整回路を構成することができれば、半導体試験装置において、このタイミング調整回路をディジタル信号の発信制御回路とともにＦＰＧＡ内に実装することができる。したがって、ディジタル信号の出力制御ブロックをＦＰＧＡだけで構成できる。そのため、半導体試験装置が低コストになるだけでなく、これらの回路に不具合があった場合の対応でも、新たに電子回路を搭載した基板を製造し直す必要はなく、ＦＰＧＡ内の回路を構成するデータを修正することで対応できる。さらに、遅延回路の増設や、遅延量の増加にも容易に対応することもできる。以上のように、ＦＰＧＡ中に、半導体試験に適したタイミング調整回路を実装することができると、半導体試験装置にとっては、多くのメリットがある。
【００１６】
本発明を実施するための最良の形態を、以下に図１ないし図５を使って説明する。なお、本明細書中の以下の説明では、正論理においてアクティブな状態となる電圧を「ハイ電位」または「１」と称し、正論理においてインアクティブな状態となる電圧を「ロー電位」または「０」と称して説明する。
【００１７】
図１に本発明を用いた半導体試験装置１００のディジタル信号出力部分の概略ブロック図を示す。ディジタル信号の出力を制御するディジタル出力コントローラ１１０はＦＰＧＡで構成される。ディジタル出力コントローラ１１０には、ディジタル出力のシーケンス制御を行うディジタルシーケンサ１１２と、そこからの出力に対してタイミング調整を行うタイミング調整回路１１４が備えられている。タイミング調整回路１１４では、ディジタルシーケンサ１１２からの各チャンネルの出力線に挿入された遅延回路（１１６、１１８、１２０）が構成されている。ディジタル出力コントローラ１１０から、タイミング調整されて出力された各ディジタル信号は、ピンドライバ（１２２、１２４、１２６）を通ることで、試験対象に適した電圧振幅を備えたディジタル信号として整形され、出力端子（Ｃｈ１、Ｃｈ２、ＣｈＮ）を介して半導体装置あるいは、フラットパネルディスプレイのアレイ基板である試験対象（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に与えられる。
【００１８】
次に図２を参照して、図１の遅延回路について遅延回路１１４を例に説明する。図２に示されるように、遅延回路１１６は入力端子ＩＮ２０６に入力された信号に所望の遅延を与えて、出力端子ＯＵＴ２１０から出力するよう機能する。この時、所望の遅延量を生成するのは２段階に分けて行っており、コースディレイ２０４で粗い分解能の遅延を生成する部分と、ファインディレイ２０２で細かい分解能の遅延を生成する部分に分かれている。本実施例では、入力端子２０６に与えられた入力信号に対して、まずファインディレイ２０２で、遅延量を設定する制御線あるいは制御バスＣＮＴ＿Ｆ２１２からの信号に従い細かい分解能の遅延を施し、次に信号線２０８を介してコースディレイ２０４で、遅延量を設定する制御線あるいは制御バスＣＮＴ＿Ｃ２１４からの信号にに従った粗い分解能の遅延を施し、出力端子ＯＵＴ２１０から信号を出力する。
【００１９】
次に、ファインディレイ２０２の詳細を図３を参照して説明する。ファインディレイ２０２内では、細かい遅延分解能を実現するために、ＦＰＧＡの回路ブロックの基本単位であるスライス中で提供されている、高速な伝達が可能なマルチプレクサＭＵＸ（３３０、３３２、３３４、３３６）ｎ個（ｎは２以上の整数）をカスケード接続して用いる。ここで使われるマルチプレクサには、スライス中で、キャリーやボローの伝達用に用意された高速なマルチプレクサを用いるのが好ましい。
【００２０】
各マルチプレクサＭＵＸは選択制御端子Ｃの入力に従い、それが「０」（ロー電位）であれば０側の入力端子に接続されている信号を出力し、選択制御端子Ｃへの入力が「１」（ハイ電位）であれば１側の入力端子の接続されている信号を出力するよう動作する。
【００２１】
ファインディレイ２０２の遅延分解能は、このマルチプレクサ１つに選択制御端子あるいは入力端子に信号が届いてから信号が出力されるまでの遅延量となり、入力端子ＩＮ３０２に与えられた信号を、出力端子ＯＵＴ２０６に出力するまでに、通過するマルチプレクサの数すなわち通過するマルチプレクサの段数で遅延量が決定される。言い換えると、入力端子ＩＮに与えられた信号が、出力端子ＯＵＴから数えて、何個までのマルチプレクサを通過するように選ぶか制御することで、信号の遅延量が制御される。
【００２２】
図３のファインディレイ２０２では、各マルチプレクサの０側の入力は、どれも接地されており、１側の入力には、出力端子３０６から数えてｎ番目のマルチプレクサ３３６以外は、前段のマルチプレクサの出力が接続されている。マルチプレクサ３３６の１側の入力は、Ｖｃｃ電源に接続されて「１」（ハイ電位）が与えられている。
【００２３】
各マルチプレクサの選択制御端子Ｃは、例えばマルチプレクサ３３２を例に説明すると、フリップフロップ３２２の出力に接続され、フリップフロップ３３２の入力はＯＲ回路３１２の出力に接続され、ＯＲ回路３１２の入力のうち１本は、入力端子ＩＮ３０２に接続され、他の１本は、ファインディレイ２０２の制御線ＣＮＴ＿Ｆ３０４からの該当制御線としてＳＦ２が接続されている。フリップフロップ３２２にはクロック端子ＣＬＫ３０８からクロック信号が端子Ｃｐに供給されている。このような構成により、入力端子３０２からの入力信号を制御線ＳＦ２によって論理和演算した信号は、フリップフロップ３２２により、クロックの立ち上がりエッジを基準としてタイミング調整を施され、マルチプレクサ３３２に選択制御信号として与えられる。なお、ここで、フリップフロップ（３２０、３２２、３２４、３２６）には、好ましくはＤフリップフロップが用いられる。
【００２４】
次に、ファインディレイ２０２の遅延動作について図３と図５を参照しながら説明する。予めキャリブレーションした結果から、チャンネル間のスキューを合わせるために必要とされる遅延量、あるいは、チャンネル間のタイミングの差として設定が必要な遅延量のうち、ファインディレイ２０２で実施されるべき遅延量を求め、それを基に出力端子ＯＵＴ３０６から数えて何個目あるいは何段目のマルチプレクサまでを使用するかを決定し、この数をｍとする。
【００２５】
次に、出力端子ＯＵＴ３０６から数えてｍ個目のマルチプレクサ３３４の選択制御端子ＣにつながるＯＲ回路３１４の入力に接続された制御線ＳＦｍに「０」（ロー電位）を設定する。ここで、マルチプレクサ３３４の選択制御端子Ｃは、フリップフロップ３２４を介してＯＲ回路３１４の出力に接続され、ＯＲ回路３１４の入力のうちの１本である制御線ＳＦｍは、制御線ＣＮＴ＿Ｆ３０４からＯＲ回路３１４への専用制御線であることに注意されたい。さらに、他のＯＲ回路への制御線ＣＮＴ＿Ｆ３０４からの各制御線の信号は「１」（ハイ電位）に設定する。
【００２６】
すると、マルチプレクサ３３４以外のマルチプレクサの選択制御端子Ｃには常に「１」（ハイ電位）が与えられ、したがって、マルチプレクサ３３４以外のマルチプレクサは、１側入力を常に選択する。結果として、マルチプレクサ３３４の１側入力には常に「１」（ハイ電位）が与えられる状態となっている。また、マルチプレクサ３３４の出力は、後段のｍ−１個のマルチプレクサをスルー（通過）して出力端子ＯＵＴ３０６に接続されている状態となっている。
【００２７】
マルチプレクサ３３４につながるＯＲ回路３１４につながる制御線ＳＦｍ（ｅ点）は常に「０」（ロー電位）なので、ＯＲ回路３１４の出力（ｆ点）は、入力端子ＩＮ３０２からの信号が例えば０１０１と振れると、それに合わせて０１０１と振れ、フリップフロップ３２４の出力（ｇ点）では、クロック信号に従ってタイミング合わせされた信号がマルチプレクサ３３４の選択制御端子Ｃに与えられる。そのため、マルチプレクサ３３４は、選択制御端子Ｃに与えられた信号０１０１に従い、０側入力（接地電位）と１側入力（Ｖｃｃ電位）を選択して出力する。結果として、マルチプレクサ３３４の出力信号は、出力端子３０６までの残りのｍ−１個のマルチプレクサを通過し、ｍ個分の遅延ｄを施されて出力端子ＯＵＴ３０６から出力される。
【００２８】
図５のタイミングチャートには、以上の過程が示されている。すなわち、入力端子ＩＮ３０２の波形の立ち上がりエッジｐ１がＯＲ回路３１４の出力ｆ点でｐ１からｗほど遅延したエッジｑ１として伝わり、さらにクロック波形のエッジｒ１に関係して、フリップフロップ３２４の出力ｇ点でのエッジｓ１としてタイミング調整され、それが最終的に出力端子ＯＵＴ３０６におけるエッジｔ１との時間差ｄとして遅延した信号が生成されることが示されている。このように、フリップフロップ３２４でのタイミング調整により、ＯＲ回路３１４による遅延ｗを含むフリップフロップ３２４入力までのこのチャンネル固有の遅延が取り除かれてマルチプレクサ３３４の選択制御端子Ｃに与えられるので、各チャンネルのファインディレイでのスキュー削減の効果があることに注意されたい。
【００２９】
以上のように制御することで、ファインディレイ２０２により所望の信号遅延を施すことができる。
【００３０】
次に、コースディレイ２０４について、図４を参照して説明する。コースディレイ２０４には、ｕ個（ｕは整数）のマルチプレクサがカスケード接続されている。マルチプレクサ４１０を例に説明すると、マルチプレクサの選択制御端子Ｃに「１」（ハイ電位）が入力された場合には、０側入力に接続されている入力信号をラッチを通して１側入力で受け取る。すなわち、「１」  （ハイ電位）が入力された場合には、ラッチを通過する時間、信号が遅延する。マルチプレクサの選択制御端子Ｃに「０」（ロー電位）が入力された場合には、０側入力に接続されている入力信号をそのまま出力する。ラッチ（４２０、４２２、４２４）は、トランスペアレントラッチが好ましい。コースディレイ２０４内のマルチプレクサ（４１０、４１２、４１４）およびラッチ（４２０、４２２、４２４）は、ＦＰＧＡ内の汎用ロジックの回路が好ましく、回路遅延量に高速性は要求されない。遅延量としては、通過したラッチの遅延時間と、通過したマルチプレクサの遅延時間の和が、総合の遅延時間となる。
【００３１】
コースディレイ２０４を制御する際は、所望の遅延量から、通過すべきラッチの数を決定し、そのラッチの数に見合った数の制御線にだけ、「１」（ハイ電位）を与え、残りの制御線には「０」（ロー電位）を与える。
【００３２】
次に、本発明におけるファインディレイの別の実施態様を図６を参照して説明する。図６のファインディレイ６００は、図３のファインディレイ２０２ではＯＲ回路を使用して構成していたものを、ＮＡＮＤ回路とＮＯＴ回路を用いて構成したものである。
【００３３】
図６のファインディレイ６００では、ｎ個（ｎは２以上の整数）のマルチプレクサがカスケード接続され、インバータ６４０を介して出力端子ＯＵＴ６０６につながっている。各マルチプレクサの０側の入力はＶｃｃ電源に接続され「１」（ハイ電位）が与えられており、１側の入力は、出力端子６０６から数えてｎ番目のマルチプレクサ６３６以外は、いずれも前段のマルチプレクサの出力が接続されている。マルチプレクサ６３６の１側の入力は接地されて、「０」（ロー電位）が与えられている。
【００３４】
各マルチプレクサの選択制御端子Ｃは、例えばマルチプレクサ６３２を例に説明すると、フリップフロップ６２２の出力に接続され、フリップフロップ６２２の入力はＮＡＮＤ回路６１２の出力に接続され、ＮＡＮＤ回路６１２の入力のうち１本は、入力端子ＩＮ６０２に接続され、他の１本は、ファインディレイ６００の制御線ＣＮＴ＿Ｆ６０４から該当する制御線としてＳＦ２’が接続されている。フリップフロップ６２２にはクロック端子ＣＬＫ６０８からクロック信号が端子Ｃｐに供給されている。このような構成により、入力端子６０２からの入力信号を制御線ＳＦ２’によってＮＡＮＤ演算した信号は、フリップフロップ６２２により、クロックの立ち上がりエッジを基準としたタイミング調整を施され、マルチプレクサ６３２に選択制御信号として与えられる。なお、ここで、フリップフロップ（６２０、６２２、６２４、６２６）には、好ましくはＤフリップフロップが用いられる。
【００３５】
次に、ファインディレイ６００の遅延動作について図６を参照しながら説明する。予め、ファインディレイ６００で実施されるべき遅延量を求め、それを基に出力端子ＯＵＴ６０６から数えて何個目あるいは何段目のマルチプレクサまでを使用するかを決定し、この数をｍとする。
【００３６】
次に、出力端子ＯＵＴ６０６から数えてｍ個目のマルチプレクサ６３４の選択制御端子Ｃに、つながるＮＡＮＤ回路６１４の入力に接続された制御線ＳＦｍ’に「１」（ハイ電位）を設定する。ここで、マルチプレクサ６３４の選択制御端子Ｃは、フリップフロップ６２４を介してＮＡＮＤ回路６１４の出力に接続され、ＮＡＮＤ回路６１４の入力のうちの１本である制御線ＳＦｍ’は、制御線ＣＮＴ＿Ｆ６０４からＮＡＮＤ回路６１４への専用制御線であることに注意されたい。さらに、他のＮＡＮＤ回路への制御線ＣＮＴ＿Ｆ６１４からの各制御線の信号は「０」（ロー電位）に設定する。
【００３７】
すると、マルチプレクサ６３４以外のマルチプレクサの選択制御端子Ｃには常に「１」（ハイ電位）が与えられ、したがって、マルチプレクサ６３４以外のマルチプレクサは、１側入力を常に選択し、結果として、マルチプレクサ６３４の１側入力には常に「０」（ロー電位）が与えられる状態となっている。また、マルチプレクサ６３４の出力は、後段のｍ−１個のマルチプレクサをスルー（通過）してインバータ６４０に接続されている状態となっている。
【００３８】
マルチプレクサ６３４につながるＮＡＮＤ回路６１４につながる制御線ＳＦｍ’は常に「１」（ハイ電位）なので、ＮＡＮＤ回路６１４の出力は、入力端子ＩＮ６０２からの信号が例えば０１０１と振れると、それとは逆に１０１０と振れ、フリップフロップ６２４の出力は、クロック信号に従ってタイミング合わせされた信号がマルチプレクサ６３４の選択制御端子Ｃに与えられる。そのため、マルチプレクサ６３４は、選択制御端子Ｃに与えられた信号１０１０に従い、０側入力（Ｖｃｃ電位）と１側入力（接地電位）を選択して出力する。結果として、マルチプレクサ６３４の出力信号は、出力端子６０６までの残りのｍ−１個のマルチプレクサを通過し、ｍ個分の遅延ｄを施された後、インバータ６４０で０１０１と反転されて、出力端子ＯＵＴ６０６から出力される。ファインディレイ２０２についての図５のタイミングチャートを参考にしても、以上の説明からファインディレイ６００の動作は理解されよう。
【００３９】
以上のように制御することで、ファインディレイ６００によりに所望の信号遅延を施すことができる。
【図面の簡単な説明】
【００４０】
【図１】本発明による試験装置のブロック図である。
【図２】図１の遅延回路１１６を説明するブロック図である。
【図３】図２のファインディレイ２０２を説明するブロック図である。
【図４】図２のコースディレイ２０４を説明するブロック図である。
【図５】図３のファインディレイ２０２の動作を示すタイミングチャートである。
【図６】本発明による別の実施態様によるファインディレイ６００を説明するブロック図である。
【符号の説明】
【００４１】
１００  試験装置
１１０  ディジタル出力コントローラ
１１２  ディジタルシーケンサ
１１４  タイミング調整回路
１１６、１１８、１２０  遅延回路
１２２、１２４、１２６  ピンドライバ
１３０  試験対象（ＤＵＴ）
２０６  ファインディレイ
２０４  コースディレイ
３０２、４０２  入力端子
３０４、４０４  制御端子
３０６、４０６  出力端子
３１０、３１２、３１４、３１６  ＯＲ回路
３２０、３２２、３２４、３２６  フリップフロップ
３３０、３３２、３３４、３３６  マルチプレクサ
４１０、４１２、４１４  マルチプレクサ
４２０、４２２、４２４  ラッチ
【図１】
2007240448.tif 000003
【図２】
2007240448.tif 000004
【図３】
2007240448.tif 000005
【図４】
2007240448.tif 000006
【図５】
2007240448.tif 000007
【図６】
2007240448.tif 000008