(57)【要約】【課題】ＭＯＳＦＥＴの駆動能力の向上と特性のばらつきの軽減を図る。【解決手段】本発明の例に関わる半導体装置は、半導体層１と、半導体層１の（１００）面上に形成され、チャネル長方向が＜１１０＞方向となるＭＯＳＦＥＴと、ＭＯＳＦＥＴを取り囲む素子分離領域とを備える。ＭＯＳＦＥＴのチャネル幅方向の素子分離領域は、半導体層１の一部であって素子が形成されないダミー層３と、ＭＯＳＦＥＴとダミー層３との間に最小加工寸法で形成される素子分離絶縁層２とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層の（１００）面上に形成され、チャネル長方向が＜１１０＞方向となるＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを取り囲む素子分離領域とを具備し、前記ＭＯＳＦＥＴのチャネル幅方向の素子分離領域は、前記半導体層の一部であって素子が形成されないダミー層と、前記ＭＯＳＦＥＴと前記ダミー層との間に最小加工寸法で形成される素子分離絶縁層とを有することを特徴とする半導体装置。
【請求項２】
半導体層と、前記半導体層の（１００）面上に形成され、チャネル幅方向に隣接し、チャネル長方向が＜１００＞方向となるＰ型の第１のＭＯＳＦＥＴ及びＮ型の第２のＭＯＳＦＥＴと、前記第１及び第２のＭＯＳＦＥＴ間に形成される素子分離領域とを具備し、前記素子分離領域は、前記半導体層の一部であって素子が形成されないダミー層と、前記第１のＭＯＳＦＥＴと前記ダミー層間に最小加工寸法より大きく形成される第１の素子分離絶縁層と、前記ダミー層と前記第２のＭＯＳＦＥＴ間に最小加工寸法で形成される第２の素子分離絶縁層とを有することを特徴とする半導体装置。
【請求項３】
半導体層と、前記半導体層の（１００）面上に形成され、チャネル幅方向に隣接し、チャネル長方向が＜１１０＞方向となる第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴと、前記第１及び第２のＭＯＳＦＥＴ間に形成される素子分離領域とを具備し、前記素子分離領域は、前記半導体層の一部であって素子が形成されないダミー層と、前記第１のＭＯＳＦＥＴと前記ダミー層間に最小加工寸法で形成される第１の素子分離絶縁層と、前記ダミー層と前記第２のＭＯＳＦＥＴ間に最小加工寸法で形成される第２の素子分離絶縁層とを有することを特徴とする半導体装置。
【請求項４】
前記第１及び第２のＭＯＳＦＥＴのゲート電極は、それぞれ前記チャネル幅方向に延び、一体化していることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記素子分離領域は、前記ゲート電極の直下に形成される前記第１及び第２の素子分離絶縁層をつなぐ第３の素子分離絶縁層を有することを特徴とする請求項２乃至３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＯＳＦＥＴに使用される。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴ）を用いた論理回路或いはアナログ回路をＳｉ基板上に形成するために、隣接するＭＯＳＦＥＴを電気的に分離する必要がある。その方法の一つとして、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が、現在用いられている。ＳＴＩは、ＭＯＳＦＥＴに対して構造上ストレス（以下、このストレスのことをＳＴＩ応力と呼ぶ）を加えることが知られている（例えば、特許文献１参照）。
【０００３】
一般に、ＳＴＩ応力は、Ｓｉ基板に対して圧縮応力を発生させ、ＳＴＩのサイズが大きくなるほど、その応力は大きくなる。このＳＴＩ応力の大きさと方向により、ＭＯＳＦＥＴは移動度変調、不純物拡散変調を生じ、その駆動能力は、ＳＴＩ応力の影響を受けることとなる（例えば、非特許文献１参照）。
【０００４】
例えば、チャネル長方向が＜１１０＞方向になるように、Ｓｉ（１００）面上に形成されたＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴのチャネル幅方向に応力を加える場合、Ｐ型及びＮ型ＭＯＳＦＥＴは、共に引っ張り応力により駆動能力が向上する。しかし、チャネル幅方向に圧縮応力を加える場合には、Ｐ型及びＮ型ＭＯＳＦＥＴの駆動能力は低下する。
【０００５】
また、チャネル長方向が＜１００＞方向になるように、Ｓｉ（１００）面上に形成されたＭＯＳＦＥＴにおいて、チャネル幅方向に応力を加える場合、Ｐ型ＭＯＳＦＥＴは圧縮応力により駆動能力が向上する。しかし、Ｎ型ＭＯＳＦＥＴは、引っ張り応力を加えることにより駆動能力は向上し、圧縮応力を加えると、駆動能力は低下してしまう。
【０００６】
以上のように、ＭＯＳＦＥＴの特性は、ＳＴＩ形状などのレイアウトに依存することとなり、同一のゲート長及びゲート幅の構造でも、その特性にばらつきが発生してしまう。
【０００７】
このようなレイアウト依存によるＭＯＳＦＥＴの特性変動は、微細化が進むにつれて無視できなくなっており、レイアウトパターン設計が困難になってきている。
【特許文献１】特開２００４−５５８２４号公報
【非特許文献１】“Ｐｒｏｃｅｓｓ―Ｓｔｒａｉｎｅｄ  Ｓｉ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  Ｆｅａｔｕｒｉｎｇ  ３Ｄ  Ｓｔｒａｉｎ  Ｅｎｇｉｎｅｅｒｉｎｇ”，Ｃ．Ｈ．Ｇｅ，ＩＥＤＭ，２００３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の例では、ＭＯＳＦＥＴの駆動能力を向上させ、また、周辺レイアウトによるＭＯＳＦＥＴの特性のばらつきを軽減する技術を提案する。
【課題を解決するための手段】
【０００９】
本発明の例に関わる半導体装置は、半導体層と、前記半導体層の（１００）面上に形成され、チャネル長方向が＜１１０＞方向となるＭＯＳＦＥＴと、前記ＭＯＳＦＥＴを取り囲む素子分離領域とを具備し、前記ＭＯＳＦＥＴのチャネル幅方向の素子分離領域は、前記半導体層の一部であって素子が形成されないダミー層と、前記ＭＯＳＦＥＴと前記ダミー層との間に最小加工寸法で形成される素子分離絶縁層とを有する。
【００１０】
本発明の例に関わる半導体装置は、半導体層と、前記半導体層の（１００）面上に形成され、チャネル幅方向に隣接し、チャネル長方向が＜１００＞方向となるＰ型の第１のＭＯＳＦＥＴ及びＮ型の第２のＭＯＳＦＥＴと、前記第１及び第２のＭＯＳＦＥＴ間に形成される素子分離領域とを具備し、前記素子分離領域は、前記半導体層の一部であって素子が形成されないダミー層と、前記第１のＭＯＳＦＥＴと前記ダミー層間に最小加工寸法より大きく形成される第１の素子分離絶縁層と、前記ダミー層と前記第２のＭＯＳＦＥＴ間に最小加工寸法で形成される第２の素子分離絶縁層とを有する。
【００１１】
本発明の例に関わる半導体装置は、半導体層と、前記半導体層の（１００）面上に形成され、チャネル幅方向に隣接し、チャネル長方向が＜１１０＞方向となる第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴと、前記第１及び第２のＭＯＳＦＥＴ間に形成される素子分離領域とを具備し、前記素子分離領域は、前記半導体層の一部であって素子が形成されないダミー層と、前記第１のＭＯＳＦＥＴと前記ダミー層間に最小加工寸法で形成される第１の素子分離絶縁層と、前記ダミー層と前記第２のＭＯＳＦＥＴ間に最小加工寸法で形成される第２の素子分離絶縁層とを有する。
【発明の効果】
【００１２】
本発明の例によれば、ＭＯＳＦＥＴの駆動能力を向上させ、また、周辺レイアウトによるＭＯＳＦＥＴの特性のばらつきを軽減できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の例における半導体装置は、特に、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴ）に適用される。
【００１５】
第１の例において、ＭＯＳＦＥＴは、半導体基板の（１００）面上に形成され、チャネル長方向が＜１１０＞方向に設定される。
【００１６】
ＭＯＳＦＥＴの活性化領域を取り囲むように素子分離領域が形成される。
チャネル幅方向に位置する素子分離領域は、ＳＴＩ幅が最小加工寸法で形成される素子分離絶縁層と、素子が形成されないダミー層とを有し、隣接するＭＯＳＦＥＴを電気的に分離する。素子分離絶縁層のＳＴＩ幅が最小加工寸法で形成されることにより、ＭＯＳＦＥＴのチャネル幅方向に加わるＳＴＩ応力（圧縮応力）は軽減される。それゆえ、ＭＯＳＦＥＴの駆動能力を向上させることができる。
【００１７】
また、ＳＴＩ応力（圧縮応力）は小さく、また、ダミー層により緩和される。それゆえ、特に、チャネル幅方向のＳＴＩ形状のレイアウト依存によるＭＯＳＦＥＴの駆動能力のばらつきを抑制することができる。
【００１８】
第２の例において、Ｐ型及びＮ型ＭＯＳＦＥＴは、チャネル幅方向に隣接し、半導体基板の（１００）面上に形成され、チャネル長方向が＜１００＞方向に設定される。Ｐ型及びＮ型ＭＯＳＦＥＴ間には素子分離領域が形成される。
【００１９】
素子分離領域は、素子が形成されないダミー層が半導体基板内に形成される。また、Ｐ型ＭＯＳＦＥＴとダミー層間には、最小加工寸法より大きく形成される第１の素子分離絶縁層を有し、ダミー層とＮ型ＭＯＳＦＥＴ間には最小加工寸法で形成される第２の素子分離絶縁層を有する。
【００２０】
上記の構造により、Ｐ型ＭＯＳＦＥＴは、第１の素子分離絶縁層によりチャネル幅方向にＳＴＩ応力（圧縮応力）が加わり、その駆動能力は向上する。一方、Ｎ型ＭＯＳＦＥＴは、第２の素子分離絶縁層が最小加工寸法で形成されるので、チャネル幅方向に加わるＳＴＩ応力（圧縮応力）は軽減され、駆動能力は向上する。それゆえ、Ｐ型及びＮ型ＭＯＳＦＥＴの双方の駆動能力を向上させることができる。
【００２１】
また、ＳＴＩ応力（圧縮応力）は、第１及び第２の素子分離絶縁層間のダミー層により緩和され、それぞれが隣接するＭＯＳＦＥＴ以外に、そのＳＴＩ応力（圧縮応力）の影響を及ぼさない。それゆえ、特に、チャネル幅方向のＳＴＩ形状のレイアウト依存によるＭＯＳＦＥＴの駆動能力のばらつきを抑制することができる。
【００２２】
ここで、最小加工寸法とは、半導体装置の各デザインルール世代の加工寸法において、もっとも小さい（細い）加工寸法のことである。
【００２３】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２４】
（１）第１の基本構造  
第１の基本構造においては、図１を用いて、Ｓｉ（１００）面上に形成され、チャネル長方向が＜１１０＞方向に設定されるＭＯＳＦＥＴについて説明する。図１（ａ）は、本実施の形態におけるＭＯＳＦＥＴの平面図を示し、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿うＭＯＳＦＥＴのチャネル幅方向の断面を示す。
【００２５】
半導体基板１の活性化領域に形成されるＭＯＳＦＥＴは、ソース／ドレイン領域となる拡散層６と、チャネル領域のゲート絶縁膜４上に形成されるゲート電極５とから構成される。ゲート電極５は、ＭＯＳＦＥＴのチャネル幅方向に延びている。
【００２６】
活性化領域のチャネル幅方向の両端に位置する素子分離領域は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層２と、素子が形成されないダミー層３から構成される。
【００２７】
素子分離絶縁層２は、そのＳＴＩ幅Ｗが最小加工寸法になるように形成されている。そのため、素子分離絶縁層のサイズに起因するＳＴＩ応力、特に、活性化領域のチャネル幅方向に加わる圧縮応力を軽減できる。
【００２８】
ＳＴＩ応力（圧縮応力）を軽減することにより、活性化領域は引っ張り方向に伸張することになる。つまり、ＳＴＩ構造のサイズが大きく、大きいＳＴＩ応力（圧縮応力）が活性化領域に加わっている状態を基準としたとき、ＳＴＩ幅を小さくし、ＳＴＩ応力（圧縮応力）を軽減するということは、活性化領域に引っ張り応力を加えるのと同様の効果が得られることになる。
【００２９】
ダミー層３は、ＳＴＩ構造のサイズが小さくなる分、素子分離絶縁層２のみで隣接するＭＯＳＦＥＴ間の電気的な分離を十分に行えなくなるのを防止するため、素子分離絶縁層２を介して、ＭＯＳＦＥＴのチャネル幅方向に形成される。このダミー層３は、素子は形成されず、隣接する２つのＭＯＳＦＥＴが半導体基板内で電気的に分離できるサイズ、例えば、ＭＯＳＦＥＴのサイズと同一のサイズで、半導体基板１内に形成される。
【００３０】
以上のように、Ｓｉ（１００）面に形成し、チャネル長方向を＜１１０＞方向に設定した上記の構造のＭＯＳＦＥＴにおいて、チャネル幅方向に対するＳＴＩ応力（圧縮応力）を軽減することができるので、駆動能力が向上する。
また、複数個の上記の構造のＭＯＳＦＥＴをチャネル幅方向に配置した場合に、素子分離絶縁層によるＳＴＩ応力は小さく、また、ダミー層３により隣接するＭＯＳＦＥＴの間隔が広く確保されているので、ＳＴＩ応力（圧縮応力）は緩和される。
【００３１】
それゆえ、特に、チャネル幅方向のＳＴＩ形状のレイアウト依存によるＭＯＳＦＥＴの駆動能力のばらつきを抑制することができる。
【００３２】
（２）  第２の基本構造  
第２の基本構造においては、図２を用いて、Ｓｉ（１００）面上に形成され、チャネル長方向が＜１００＞方向に設定されるＭＯＳＦＥＴについて説明する。図２（ａ）は、本実施の形態におけるＭＯＳＦＥＴの平面図を示し、図２（ｂ）は、図１（ａ）のＡ−Ａ線に沿うＭＯＳＦＥＴのチャネル幅方向の断面を示す。
【００３３】
半導体基板１の活性化領域には、Ｐ型及びＮ型ＭＯＳＦＥＴがそれぞれ形成される。
【００３４】
また、Ｐ型及びＮ型ＭＯＳＦＥＴのソース／ドレイン領域となる拡散層６Ａ，６Ｂが、半導体基板１内に形成され、そのチャネル領域にはゲート絶縁膜４Ａ，４Ｂが形成される。ゲート絶縁膜４Ａ，４Ｂ上には、チャネル幅方向に延びるゲート電極５が形成される。
【００３５】
尚、Ｐ型及びＮ型ＭＯＳＦＥＴは、１つのゲート電極５により接続される構造を示しているが、２つのＭＯＳＦＥＴは各自異なるゲート電極を有していても良い。
【００３６】
Ｐ型及びＮ型ＭＯＳＦＥＴ間のチャネル幅方向に位置する素子分離領域は、ＳＴＩ構造の素子分離絶縁層２，２Ａと素子の形成されないダミー層３から構成される。
【００３７】
上記のＳｉ面及びチャネル長方向の場合、ＭＯＳＦＥＴの駆動能力を向上させるチャネル幅方向の応力の向きは、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴで異なる。
【００３８】
Ｐ型ＭＯＳＦＥＴのチャネル幅方向に隣接する素子分離絶縁層２Ａは、最小加工寸法より大きいＳＴＩ幅Ｗ２で形成される。それゆえ、Ｐ型ＭＯＳＦＥＴのチャネル幅方向には、大きいＳＴＩ応力（圧縮応力）が加わり、Ｐ型ＭＯＳＦＥＴの駆動能力は向上する。
【００３９】
Ｎ型ＭＯＳＦＥＴのチャネル幅方向に隣接する素子分離絶縁層２は、そのＳＴＩ幅Ｗ１が、最小加工寸法で形成される。それゆえ、Ｎ型ＭＯＳＦＥＴのチャネル幅方向に加わるＳＴＩ応力（圧縮応力）は軽減され、Ｎ型ＭＯＳＦＥＴの駆動能力は向上する。
【００４０】
また、ダミー層３は、素子分離絶縁層２と素子分離絶縁層２Ａの間の半導体基板１内に形成される。
【００４１】
このダミー層３により、素子分離絶縁層２，２Ａによるチャネル幅方向のＳＴＩ応力（圧縮応力）は、それぞれが隣接する活性化領域にのみ加わる。つまり、Ｐ型及びＮ型ＭＯＳＦＥＴの間隔は、ダミー層３により広く確保されている。そのため、Ｐ型ＭＯＳＦＥＴに隣接する素子分離絶縁層２Ａによる大きいＳＴＩ応力（圧縮応力）は、ダミー層３により緩和される。
【００４２】
それゆえ、ダミー層３を介して素子分離絶縁層２Ａと隣接するＮ型ＭＯＳＦＥＴには、素子分離絶縁層２ＡによるＳＴＩ応力（圧縮応力）は加わらず、その駆動能力には影響を及ぼさない。同様に、Ｐ型ＭＯＳＦＥＴの駆動能力には、素子分離絶縁層２によるＳＴＩ応力（圧縮応力）の影響はない。
【００４３】
上記の構造を用いることで、Ｐ型ＭＯＳＦＥＴは、第１の素子分離絶縁層によりチャネル幅方向にＳＴＩ応力（圧縮応力）が加わり、その駆動能力が向上する。一方、Ｎ型ＭＯＳＦＥＴは、第２の素子分離絶縁層が最小加工寸法で形成されるので、チャネル幅方向に加わるＳＴＩ応力（圧縮応力）は軽減され、駆動能力は向上する。
【００４４】
それゆえ、Ｐ型及びＮ型ＭＯＳＦＥＴの双方の駆動能力を向上させることができる。
【００４５】
また、素子分離絶縁層２，２ＡによるＳＴＩ応力（圧縮応力）は、ダミー層３により隣接するＭＯＳＦＥＴ間の間隔が広く確保されているので、緩和される。そのため、そのＳＴＩ応力は、それぞれが隣接するＭＯＳＦＥＴ以外に及ばない。それゆえ、特に、チャネル幅方向のＳＴＩ形状のレイアウト依存によるＭＯＳＦＥＴの駆動能力のばらつきを抑制することができる。
【００４６】
（３）  第１の実施の形態  
第１の基本構造の実施の形態について、図３を用いて説明する。図３（ａ）は、Ｐ型及びＮ型ＭＯＳＦＥＴの平面図を示し、図３（ｂ）は、Ａ−Ａ線に沿う断面図を示す。図３（ｃ）は、Ｂ−Ｂ線に沿う断面図を示す。
【００４７】
本実施の形態において、隣接する２つのＭＯＳＦＥＴは、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴからなるレイアウトを用いて説明を行うが、このレイアウトに限定されず、隣接する２つのＭＯＳＦＥＴは、２つのＰ型ＭＯＳＦＥＴ、或いは、２つのＮ型ＭＯＳＦＥＴを配置したものでも良い。
【００４８】
Ｐ型及びＮ型ＭＯＳＦＥＴは、例えば、ｐ型Ｓｉ半導体基板１上に、チャネル幅方向に隣接するように形成され、２つのＭＯＳＦＥＴの間には素子分離領域が形成される。
【００４９】
尚、本実施の形態においては、ＭＯＳＦＥＴをＳｉ（１００）面の単結晶基板上に形成した場合について述べるが、例えば、Ｓｉ（１００）面の単結晶層を有するＳＯＩ基板に形成しても良い。
【００５０】
Ｐ型ＭＯＳＦＥＴは、活性化領域として半導体基板１内に形成されるｎ−Ｗｅｌｌ領域上に形成される。ｎ−Ｗｅｌｌ領域には、ｐ型拡散層６Ａが形成され、２つの拡散層間のチャネル領域上にゲート絶縁膜４Ａが形成される。
【００５１】
一方、Ｎ型ＭＯＳＦＥＴは、活性化領域として半導体基板１内に形成されるｐ−Ｗｅｌｌ領域上に形成される。ｐ−Ｗｅｌｌ領域には、ｎ型拡散層６Ｂが形成され、２つの拡散層間のチャネル領域上にゲート絶縁膜４Ｂが形成される。
【００５２】
また、Ｐ型及びＮ型ＭＯＳＦＥＴのゲート電極５は、チャネル幅方向に延び、２つのＭＯＳＦＥＴを電気的に接続するように、ゲート絶縁膜４Ａ，４Ｂ上に形成される。
【００５３】
尚、本実施の形態において、Ｐ型及びＮ型ＭＯＳＦＥＴは、１つのゲート電極５により接続される構造を示しているが、２つのＭＯＳＦＥＴは各自異なるゲート電極を有していても良い。
【００５４】
Ｐ型及びＮ型ＭＯＳＦＥＴ間に形成される素子分離領域は、ＳＴＩ構造の素子分離絶縁層２と素子の形成されないダミー層３から構成され、隣接する２つのＭＯＳＦＥＴ間を半導体基板１内で電気的に分離する。
【００５５】
素子分離絶縁層２は、ＳＴＩ構造を有し、Ｐ型及びＮ型ＭＯＳＦＥＴとダミー層３の間にそれぞれ形成される。そのＳＴＩ幅Ｗは、最小加工寸法で形成されている。
【００５６】
それゆえ、素子分離絶縁層２によって生じる、Ｐ型及びＮ型ＭＯＳＦＥＴのチャネル幅方向に加わるＳＴＩ応力（圧縮応力）を軽減でき、Ｓｉ（１００）面上に形成し、チャネル長方向を＜１１０＞方向に設定した場合においては、Ｐ型及びＮ型ＭＯＳＦＥＴ双方の駆動能力を向上させることができる。
【００５７】
また、ダミー層３は、素子分離絶縁層２を介して、隣接する２つの活性化領域間の半導体基板１内に形成される。ダミー層３は、素子が形成されず、２つの活性化領域が半導体基板１内で電気的に分離できるサイズ、例えば、隣接する活性化領域のどちらか一方と同一のサイズで形成される。
【００５８】
ダミー層３の断面構造は、図３（ｂ）に示すように、隣接する活性化領域の構造と同一の構造、又は、ダミー層内にｐ−Ｗｅｌｌ及びｎ−Ｗｅｌｌの境界を有する構造となる。つまり、その断面構造は、隣接する活性化領域を形成するプロセスに依存することとなる。例えば、ｎ−Ｗｅｌｌ内に、さらに、ｐ−Ｗｅｌｌを設けたトリプルＷｅｌｌ構造や、ダミー層内にＷｅｌｌなどの不純物拡散層を形成せず、半導体基板と同一の不純物濃度である構造、また、半導体基板と同一の不純物濃度領域、ｐ−Ｗｅｌｌ及びｎ−Ｗｅｌｌの３つの領域が存在する構造であっても良い。
【００５９】
以上のように、同一基板上に２つのＭＯＳＦＥＴを形成した場合においても、チャネル幅方向のＳＴＩ応力（圧縮応力）を軽減させ、双方のＭＯＳＦＥＴの駆動能力を向上させることができる。
【００６０】
また、上記の構造では、ＳＴＩ応力（圧縮応力）は小さく、さらに、ダミー層３により隣接するＭＯＳＦＥＴの間隔が広く確保されているので、ＳＴＩ応力（圧縮応力）は緩和される。それゆえ、周辺レイアウト、特に、チャネル幅方向のＳＴＩ応力に依存するＭＯＳＦＥＴの駆動能力のばらつきを抑制することができる。
【００６１】
（４）  第２の実施の形態  
第２の基本構造の実施の形態について、図４を用いて説明する。
【００６２】
図４（ａ）は、Ｐ型及びＮ型ＭＯＳＦＥＴの平面図を示し、図４（ｂ）は、そのＡ−Ａ線に沿う断面図を示す。また、図４（ｃ）は、Ｂ−Ｂ線に沿う断面図を示す。
【００６３】
活性化領域に形成されるＰ型及びＮ型ＭＯＳＦＥＴは、第１の実施の形態と同様の構造を有する。
【００６４】
Ｐ型及びＮ型ＭＯＳＦＥＴ間に形成される素子分離領域は、素子の形成されないダミー層３を有する。また、Ｐ型ＭＯＳＦＥＴとダミー層３間には、ＳＴＩ構造の素子分離絶縁層２Ａを有し、ダミー層３とＮ型ＭＯＳＦＥＴ間には、ＳＴＩ構造の素子分離絶縁層２を有する。
【００６５】
チャネル長方向を＜１００＞方向に設定したＰ型ＭＯＳＦＥＴの場合、チャネル幅方向に対して圧縮応力を加えることにより、駆動能力が向上する。
【００６６】
そのため、Ｐ型ＭＯＳＦＥＴに隣接する素子分離絶縁層２ＡのＳＴＩ幅Ｗ２は、Ｎ型ＭＯＳＦＥＴに隣接する素子分離絶縁層２の幅Ｗ１より広くなるように形成される。すると、素子分離絶縁層２ＡによりＰ型ＭＯＳＦＥＴに印加されるＳＴＩ応力（圧縮応力）は、Ｎ型ＭＯＳＦＥＴに加わるＳＴＩ応力（圧縮応力）より大きくでき、Ｐ型ＭＯＳＦＥＴの駆動能力を向上させることができる。
【００６７】
一方、チャネル長方向を＜１００＞方向に設定したＮ型ＭＯＳＦＥＴの場合、チャネル幅方向に対して圧縮応力を軽減することにより、駆動能力が向上する。
【００６８】
Ｎ型ＭＯＳＦＥＴのチャネル幅方向に隣接する素子分離絶縁層２は、そのＳＴＩ幅Ｗ１が、最小加工寸法で形成されている。それゆえ、素子分離絶縁層２によりチャネル幅方向に加わるＳＴＩ応力（圧縮応力）は小さく、Ｎ型ＭＯＳＦＥＴの駆動能力は向上する。
【００６９】
また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ間には、ダミー層３が形成されているので、隣接するＭＯＳＦＥＴの間隔が広く確保されている。そのため、素子分離絶縁層２，２Ａによる応力は、それぞれが隣接する活性化領域にのみ加わる。つまり、ＳＴＩ幅が大きい素子分離絶縁層２ＡからのＳＴＩ応力（圧縮応力）は、ダミー層３により緩和され、Ｎ型ＭＯＳＦＥＴに対して影響を及ぼすことはない。よって、素子分離絶縁層２ＡのＳＴＩ応力（圧縮応力）によりＮ型ＭＯＳＦＥＴの駆動能力は低下しない。
【００７０】
以上のように、同一基板上に形成される２つのＭＯＳＦＥＴにおいて、それぞれの駆動能力を向上させるＳＴＩ応力の向きが異なる場合においても、双方のＭＯＳＦＥＴの駆動能力を向上させることができる。
【００７１】
また、周辺レイアウト、特に、チャネル幅方向のＳＴＩ応力に依存するＭＯＳＦＥＴの駆動能力のばらつきを抑制することができる。
【００７２】
３．変形例  
第１及び第２の実施の形態で述べた構造において、ＭＯＳＦＥＴは、チャネル幅方向に加わるＳＴＩによる圧縮応力を軽減でき、駆動能力を向上させることができる。しかし、図３（ｂ）或いは図４（ｂ）に示すように、ダミー層３とゲート電極５が交差する場合、その交差部分には、ゲート絶縁膜４Ａ，４Ｂと同時に形成される薄い絶縁膜４Ｃが介在するのみである。
【００７３】
そのため、寄生容量がダミー層３とゲート電極５の交差部分に発生する。その結果、ＡＣ動作でＭＯＳＦＥＴを駆動させた際に、その寄生容量に起因する回路の遅延が発生する場合がある。
【００７４】
そこで、図５に示すように、素子分離絶縁層２Ｂが、ゲート電極５直下に形成されることより、ダミー層３とゲート電極５との間に発生する寄生容量を抑制することができる。
【００７５】
ゲート電極５直下の素子分離絶縁層２Ｂは、例えば、ゲート電極５のゲート幅寸法と同一の寸法で形成される。
【００７６】
また、図５（ｃ）に示すように、ゲート電極５の直下以外の領域では、最小加工寸法で形成される素子分離絶縁層２を有し、素子の形成されないダミー層３が半導体基板１内に形成されている。
【００７７】
この構造は、図６に示すように、チャネル長方向を＜１００＞方向に設定した場合にも適用することができる。この場合にも、ダミー層３とゲート電極５間に生じる寄生容量を抑制でき、上述と同様の効果が得られる。
【００７８】
以上のように、素子分離領域と交差するゲート電極５直下のダミー層３内に、素子分離絶縁層２Ｂを形成することにより、ゲート電極と半導体基板間の寄生容量を抑制し、かつ、駆動能力を向上させることができる。
【００７９】
４．適用例  
図７は、本発明の例を適用したＣＭＯＳインバータを示す。
【００８０】
ＣＭＯＳインバータを構成するＰ型及びＮ型ＭＯＳＦＥＴは、第２の実施の形態と同様のレイアウトとし、Ｓｉ（１００）面上に、チャネル長方向を＜１００＞方向になるように形成される。
【００８１】
それゆえ、Ｎ型ＭＯＳＦＥＴに隣接する素子分離絶縁層２のＳＴＩ幅は、最小加工寸法で形成され、Ｐ型ＭＯＳＦＥＴに隣接する素子分離絶縁層２ＡのＳＴＩ幅は、最小加工寸法より大きく形成される。
【００８２】
また、絶縁層が活性化領域及び素子分離領域の全面を覆い、絶縁層に形成されるコンタクトホールにコンタクト部Ａ，Ｂ，ＤＤ，ＳＳがそれぞれ形成される。
【００８３】
コンタクト部Ａは、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴのゲート電極に接続される。このコンタクト部Ａは、例えば、素子分離絶縁層２Ｂ上で、ゲート電極５に接続される。入力電圧Ｖｉｎは、金属配線７Ａ及びコンタクト部Ａを介して、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴに入力される。
【００８４】
コンタクト部ＤＤ，ＳＳは、Ｐ型及びＮ型ＭＯＳＦＥＴのソース領域に接続される。Ｐ型ＭＯＳＦＥＴには、金属配線７Ｂを介して電圧ＶＤＤが印加され、Ｎ型ＭＯＳＦＥＴには、ＧＮＤレベルに設定されるように、金属配線７Ｃを介して電圧ＶＳＳが印加される。
【００８５】
また、コンタクト部Ｂは、Ｐ型及びＮ型ＭＯＳＦＥＴのドレイン領域にそれぞれ形成され、金属配線７Ｄにより２つのドレイン領域を接続し、出力電圧Ｖｏｕｔを出力する。
【００８６】
以上のように、本発明の例による半導体装置を用いることにより、駆動能力の高いＣＭＯＳインバータを構成することができる。
【００８７】
５．その他  
本発明の例によれば、ＭＯＳＦＥＴの駆動能力を向上させ、また、周辺レイアウトによるＭＯＳＦＥＴの特性のばらつきを軽減できる。
【００８８】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明の例の第１の基本構造を示す平面図及び断面図。
【図２】本発明の例の第２の基本構造を示す平面図及び断面図。
【図３】第１の実施の形態における半導体装置の構造を示す平面図及び断面図。
【図４】第２の実施の形態のおける半導体装置の構造を示す平面図及び断面図。
【図５】変形例の構造を示す平面図及び断面図。
【図６】変形例の構造を示す平面図及び断面図。
【図７】本発明の適用例を示すレイアウト。
【符号の説明】
【００９０】
１：半導体基板、２，２Ａ，２Ｂ：素子分離絶縁層、３：ダミー層、４，４Ａ，４Ｂ：ゲート絶縁膜、５：ゲート電極、６，６Ａ，６Ｂ：拡散層、７Ａ，７Ｂ，７Ｃ，７Ｄ：金属配線、Ａ，Ｂ，Ｃ，ＤＤ，ＳＳ：コンタクト部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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