(57)【要約】【課題】いわゆる周辺回路内蔵型の電気光学装置のサイズ縮小化を図る。【解決手段】Ｘ制御回路１１２によって制御されるＸアドレスデコーダ１２０は、Ｘアドレスにより指定される列のＸ選択線を選択し、Ｙ制御回路１１６によって制御されるＹアドレスデコーダ１４０は、Ｙアドレスにより指定される行のＹ選択線を選択する。サンプル・ホールド回路１３０は、表示領域１００とＸアドレスデコーダ１２０との間に、Ｘ方向に沿って設けられるとともに、選択されたＸ選択線に対応するビット線に、データビット供給回路１１４により出力されたデータビットをサンプリングする。Ｘ制御回路、Ｙ制御回路およびデータビット供給回路の一群であるタイミング制御回路１１０を、サンプル・ホールド回路１３０に対し、Ｘアドレスデコーダ１２０を挟んで対向するように、かつ、Ｘ方向に沿って設ける。【選択図】図３
2007240969.tif 000002
【特許請求の範囲】
【請求項１】
複数のＸ選択線と、
前記複数のＸ選択線と交差するように設けられた複数のＹ選択線と、
前記Ｘ選択線と前記Ｙ選択線との交差に対応して設けられた画素回路と、
前記画素回路の配列領域に近接して前記Ｙ選択線の延在方向に沿って設けられ、前記複数のＸ選択線のいずれかを選択するＸアドレスデコーダと、
前記Ｘアドレスデコーダを制御するＸ制御回路と、
前記画素回路の配列領域に近接して前記Ｘ選択線の延在方向に沿って設けられ、前記複数のＹ選択線のいずれかを選択するＹアドレスデコーダと、
前記Ｙアドレスデコーダを制御するＹ制御回路と、
前記画素回路のオンまたはオフ状態を規定するデータビットを、前記ＸアドレスデコーダによるＸ選択線の選択と前記ＹアドレスデコーダによるＹ選択線の選択とに合わせて出力するデータビット供給回路と、
前記画素回路の配列領域と前記Ｘアドレスデコーダとの間に、前記Ｙ選択線の延在方向に沿って設けられるとともに、前記Ｘアドレスデコーダにより選択されたＸ選択線に対応するビット線に、前記データビット供給回路により出力されたデータビットをサンプリングするサンプリング回路と、
を有し、
前記画素回路は、
前記Ｘ選択線および前記Ｙ選択線が選択されたときに、前記ビット線に供給されたデータビットを保持するメモリ回路と、
前記メモリ回路に保持されたデータビットの論理レベルが一方である場合にオン信号を選択し、前記保持されたデータビットの論理レベルが他方である場合にオフ信号を選択する選択回路と、
を含み、前記選択回路によって選択されたオフ信号またはオン信号に応じて、オフまたはオン状態となり、
前記Ｘ制御回路、前記Ｙ制御回路および前記データビット供給回路の一群回路が、前記サンプリング回路とは前記Ｘアドレスデコーダを挟んで対向するように、かつ、前記Ｙ選択線の延在方向に沿って設けられる
ことを特徴とする電気光学装置。
【請求項２】
前記サンプリング回路と前記Ｘアドレスデコーダとの間に、前記Ｙ選択線の延在方向に沿って設けられる信号線を有し、
前記データビット供給回路は、前記Ｘアドレスデコーダが設けられる領域を通過する配線を介して、前記信号線にデータビットを供給し、
前記サンプリング回路は、前記信号線に供給されたデータビットを、選択されたＸ選択線に対応するビット線にサンプリングする
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記画素回路は、前記Ｘ選択線と前記Ｙ選択線との交差に対応してｍ（ｍは２以上の整数）個設けられ、
前記サンプリング回路は、前記Ｘアドレスデコーダにより選択されたＸ選択線と前記Ｙアドレスデコーダにより選択されたＹ選択線との交差に対応する画素回路のデータビットのｍビットを、ｍ本のビット線にサンプリングする
ことを特徴とする請求項１に記載の電気光学装置。
【請求項４】
請求項１乃至３のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎にメモリ回路を有する電気光学装置の小型化を図る技術に関する。
【背景技術】
【０００２】
携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置として用いる電気光学装置には、このような要求に適した液晶素子や有機ＥＬ素子などの電気光学素子が用いられる。ここで、この種の電気光学装置は、表示内容に関係なく、１フレーム毎に各画素の状態を書き換える（リフレッシュする）ので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されてしまう。
そこで、画素毎に１ビットを記憶するスタティック型のメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフさせる技術が提案された（特許文献１参照）。この技術では、静止画を表示するであれば、メモリ回路のリフレッシュが不要となるので、駆動回路等を動作させないで済み、その分、低消費電力化を図ることが可能となる。
【特許文献１】特開平８−２８６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、画素にメモリ回路を有する電気光学装置は、当該メモリ回路を形成と同時に周辺回路も形成した周辺回路内蔵型が一般的となる。周辺回路内蔵型とした場合に、表示領域に寄与しない、いわゆる額縁領域が増加するので、マザー基板（ガラス）の１枚当たりの取れ数が相対的に低下して、コストアップを招来する、という問題があった。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素毎にメモリ回路を有するとともに、周辺回路を内蔵する構成において、装置の小型化を図ることが容易な電気光学装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明は、複数のＸ選択線と、前記複数のＸ選択線と交差するように設けられた複数のＹ選択線と、前記Ｘ選択線と前記Ｙ選択線との交差に対応して設けられた画素回路と、前記画素回路の配列領域に近接して前記Ｙ選択線の延在方向に沿って設けられ、前記複数のＸ選択線のいずれかを選択するＸアドレスデコーダと、前記Ｘアドレスデコーダを制御するＸ制御回路と、前記画素回路の配列領域に近接して前記Ｘ選択線の延在方向に沿って設けられ、前記複数のＹ選択線のいずれかを選択するＹアドレスデコーダと、前記Ｙアドレスデコーダを制御するＹ制御回路と、前記画素回路のオンまたはオフ状態を規定するデータビットを、前記ＸアドレスデコーダによるＸ選択線の選択と前記ＹアドレスデコーダによるＹ選択線の選択とに合わせて出力するデータビット供給回路と、前記画素回路の配列領域と前記Ｘアドレスデコーダとの間に、前記Ｙ選択線の延在方向に沿って設けられるとともに、前記Ｘアドレスデコーダにより選択されたＸ選択線に対応するビット線に、前記データビット供給回路により出力されたデータビットをサンプリングするサンプリング回路と、を有し、前記画素回路は、前記Ｘ選択線および前記Ｙ選択線が選択されたときに、前記ビット線に供給されたデータビットを保持するメモリ回路と、前記メモリ回路に保持されたデータビットの論理レベルが一方である場合にオン信号を選択し、前記保持されたデータビットの論理レベルが他方である場合にオフ信号を選択する選択回路と、を含み、前記選択回路によって選択されたオフ信号またはオン信号に応じて、オフまたはオン状態となり、前記Ｘ制御回路、前記Ｙ制御回路および前記データビット供給回路の一群回路が、前記サンプリング回路とは前記Ｘアドレスデコーダを挟んで対向するように、かつ、前記Ｙ選択線の延在方向に沿って設けられることを特徴とする。本発明によれば、電気光学装置においてＹ選択線が延在する方向のサイズを縮小化することが可能となる。
【０００５】
本発明において、前記サンプリング回路と前記Ｘアドレスデコーダとの間に、前記Ｙ選択線の延在方向に沿って設けられる信号線を有し、前記データビット供給回路は、前記Ｘアドレスデコーダが設けられる領域を通過する配線を介して、前記信号線にデータビットを供給し、前記サンプリング回路は、前記信号線に供給されたデータビットを、選択されたＸ選択線に対応するビット線にサンプリングする構成としても良い。
また、本発明において、前記画素回路は、前記Ｘ選択線と前記Ｙ選択線との交差に対応してｍ（ｍは２以上の整数）個設けられ、前記サンプリング回路は、前記Ｘアドレスデコーダにより選択されたＸ選択線と前記Ｙアドレスデコーダにより選択されたＹ選択線との交差に対応する画素回路のデータビットのｍビットを、ｍ本のビット線にサンプリングする構成としても良い。
なお、本発明は、電気光学装置のみならず、当該電気光学装置を有する電子機器としても概念することが可能である。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施の形態について図面を参照して説明する。
本実施形態に係る電気光学装置は、各種トランジスタや画素電極が形成された素子基板と、コモン電極が形成された対向基板とが互いに電極形成面が対向するように、一定の間隙を保って貼付され、この間隙にＴＮ（twisted nematic）型の液晶が挟持された液晶表示装置である。
【０００７】
図１は、この電気光学装置１の電気的な構成を示すブロック図である。
この図に示されるように、電気光学装置１の表示領域１００では、３２０行のＹ選択線３１１が、それぞれ行（Ｘ）方向に延在する一方、２４０列のＸ選択線２１１が列（Ｙ）方向に延在するように設けられている。画素ブロック１０は、３２０行のＹ選択線３１１と２４０列のＸ選択線２１１との交差に対応して設けられる。このため、本実施形態において、画素ブロック１０は、縦３２０行×横２４０列で配列することになる。
なお便宜的に、表示領域１００において、左から数えて１、２、３、…、２４０列目のＸ選択線２１１に対応する画素ブロック１０について、特に列を特定しないで一般的に説明するときには、ｊ列目（ｊは１≦ｊ≦２４０を満たす整数）という表現を用いる場合がある。
１つの画素ブロック１０は、さらにＸ方向に沿って配列する４個の画素回路２０から構成される。このため、本実施形態において画素回路２０は、Ｙ選択線３１１とＸ選択線２１１との交差に対応して４個設けられる結果、縦３２０行×横９６０（＝２４０×４）列で、マトリクス状に配列することになる。
【０００８】
ここで、各画素ブロック１０は構成的には互いに同一であり、また、１つの画素ブロック１０における４つの画素回路２０の構成もまた互いに同一である。
そこで、画素ブロック１０については、１行目のＹ選択線３１１と１列目のＸ選択線２１１との交差に対応するもので代表させて説明し、さらに、その画素ブロック１０に含まれる最左端の画素回路２０について、図２を参照して説明する。
【０００９】
図２は、その構成を示す回路図である。
図１では図示省略したが、マトリクス状に配列する画素回路２０においては、図２に示されるように、ビット線２１５および相補ビット線２１６が列（Ｙ）方向に延在するように、画素回路２０の列毎に対応して設けられている。上述したように、画素回路２０は、本実施形態では横９６０列であるので、ビット線２１５および相補ビット線２１６についても９６０組設けられる。
便宜的に、表示領域１００において、左から数えて１、２、３、…、９６０列目のビット線２１５に供給されるデータビットを、Ｄ１、Ｄ２、Ｄ３、…、Ｄ９６０とそれぞれ表記し、１、２、３、…、９６０列目の相補ビット線２１６に供給される反転データビットを、／Ｄ１、／Ｄ２、／Ｄ３、…、／Ｄ９６０とそれぞれ表記する。
また、ｊ列目の画素ブロック１０については、（４ｊ−３）列目、（４ｊ−２）列目、（４ｊ−１）列目および（４ｊ）列目のビット線２１５および相補ビット線２１６の４組が対応することになる。
【００１０】
さて、図２に示されるように、画素回路２０は、スタティック型のメモリ回路３０、選択回路４０および液晶素子５０を有する。
このうち、メモリ回路３０は、スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）２２、２４、２６、２８と、ＮＯＴ（インバータ）回路３２、３４とを備える。
ＴＦＴ２２については、そのソースがビット線２１５に接続され、そのドレインがＴＦＴ２４のソースに接続され、そのゲートがＹ選択線３１１に接続されている。ＴＦＴ２４については、そのドレインがＮＯＴ回路３２の入力端に接続され、そのゲートがＸ選択線２１１に接続されている。ＮＯＴ回路３２の出力端は、ＮＯＴ回路３４の入力端に接続され、ＮＯＴ回路３４の出力端は、ＮＯＴ回路３２の入力端に帰還されている。
ここで、ＮＯＴ回路３２の入力端（ＮＯＴ回路３４の出力端）をメモリ回路３０の（正転）端子Ｑとし、ＮＯＴ回路３４の入力端（ＮＯＴ回路３２の出力端）をメモリ回路３０の（反転）端子／Ｑとする。
【００１１】
なお、メモリ回路３０は相補型であるので、ＴＦＴ２６については、そのソースが相補ビット線２１６に接続され、そのドレインがＴＦＴ２８のソースに接続され、そのゲートがＹ選択線３１１に接続されている。また、ＴＦＴ２８については、そのドレインがＮＯＴ回路３４の入力端に接続され、そのゲートがＸ選択線２１１に接続されている。
【００１２】
このようなメモリ回路３０は、Ｙ選択線３１１の論理レベルがＨレベルになり、かつ、Ｘ選択線２１１の論理レベルがＨレベルになったときに、ＴＦＴ２２、２４、２６および２８が同時にオンして、ビット線２１５に供給されたデータビットを端子Ｑにて保持する一方、相補ビット線２１６に供給された反転データビットを端子／Ｑにて、それぞれ保持する構成となっている。
【００１３】
選択回路４０は、トランスミッションゲート４２、４４を有する。ここで、トランスミッションゲート４２の入力端には信号Ｖonが供給される一方、トランスミッションゲート４４の入力端には、信号Ｖoffとは論理反転の関係にある信号Ｖoffが供給されて、トランスミッションゲート４２、４４の出力端は、画素毎に個別に形成された画素電極１１８に共通接続されている。また、トランスミッションゲート４２の正転制御ゲートおよびトランスミッションゲート４４の反転制御ゲートは、メモリ回路３０の端子Ｑに接続され、トランスミッションゲート４２の反転制御ゲートおよびトランスミッションゲート４４の正転制御ゲートは、メモリ回路３０の端子／Ｑに接続されている。ここで、信号Ｖon、Ｖoffは、それぞれ後述する液晶素子をオン、オフさせる信号であり、図示省略した上位制御回路から各画素回路２０にわたって共通に供給される。
【００１４】
トランスミッションゲート４２、４４は、正転制御ゲートがＨレベル（反転制御レベルがＬレベル）であるときに、入力端および出力端の間がオン（導通状態）となる。したがって、メモリ回路３０の端子Ｑにおける論理レベルがＨレベルである場合、トランスミッションゲート４２、４４はそれぞれオン、オフとなって、信号Ｖonが画素電極１１８に印加される一方、端子Ｑにおける論理レベルがＬレベルである場合、トランスミッションゲート４２、４４はそれぞれオフ、オンとなって、信号Ｖoffが画素電極１１８に印加される構成となっている。
【００１５】
電気光学素子の一例である液晶素子５０は、画素毎に個別の画素電極１１８と全画素にわたって共通のコモン電極１０８との間に、ＴＮ型の液晶１０５が挟持された構成となっている。
また、本実施形態において、コモン電極１０８には、図５に示されるように、１フレーム（１Ｆ：約１６．７ミリ秒）毎に論理反転する信号ＬＣcomが印加されている。信号ＬＣcomは、信号ＶonおよびＶoffと同様に、上位制御回路から各画素回路２０に対して共通に供給される。
なお、信号ＬＣcomの論理レベルは、信号Ｖonとは反転の関係にあり、信号Ｖoffとは、同一の関係にある。また、信号Ｖon、Ｖoff、ＬＣcomの論理レベルはＨレベルのときに電源電圧Ｖddをとり、Ｌレベルのときに接地電位Ｇndをとる。
【００１６】
液晶素子５０は、保持された電圧実効値に応じて、単位時間における透過光量が変化する。詳細には、液晶素子５０は、保持された電圧が低くなるにつれて、透過光量が小さくなるノーマリーブラックモードに設定されている。ただし、本実施形態では、液晶素子５０には、オンまたはオフに相当する電圧のいずれかのみが保持されるので、明るい状態（白色）または暗い状態（黒色）の２値的な表示のみが可能となっている。
【００１７】
説明を再び図１に戻す。タイミング制御回路１１０は、Ｘ制御回路１１２、データビット供給回路１１４およびＹ制御回路１１６の３機能を１ブロックにまとめたものである。このうち、Ｘ制御回路１１２は、図示省略した上位制御回路から、タイミング信号と同期して供給されるアドレスデータのうち、Ｘ方向を指定するものをＸアドレスＡdxとして出力するものであり、Ｙ制御回路１１６は、同じくタイミング信号と同期して供給されるアドレスデータのうち、Ｙ方向を指定するものをＹアドレスＡdyとして出力するものである。
また、データビット供給回路１１４は、上位制御回路から供給されるデータビットの４ビットと、その論理を反転したデータビットの４ビットを、ＸアドレスＡdx、ＹアドレスＡdyと同期するように、それぞれ８本の信号線６０に供給するものである。
【００１８】
Ｘアドレスデコーダ１２０は、ＸアドレスＡdxで指定された列のＸ選択線２１１に対して、当該列の選択を示すＨレベルの論理信号を、その他の列のＸ選択線にはＬレベルの論理信号を、それぞれ列選択信号として供給するものである。なお便宜的に、表示領域１００において、左から数えて１、２、３、…、２４０列目のＸ選択線２１１に供給される列選択信号を、Ｘ１、Ｘ２、Ｘ３、…、Ｘ２４０とそれぞれ表記している。
サンプル・ホールド回路（サンプリング回路）１３０は、信号線６０に供給された４ビットのデータビットを、Ｘアドレスデコーダ１２０によって選択されたＸ選択線２１１に対応する４列のビット線２１５にそれぞれサンプリングして供給するとともに、信号線６０に供給された４ビットの反転データビットを、選択されたＸ選択線２１１に対応する４列の相補ビット線２１６にそれぞれサンプリングして供給するものである。なお、このサンプル・ホールド回路１３０は、サンプリングしたデータビットを保持する機能を併せ持つ場合がある。
【００１９】
Ｙアドレスデコーダ１４０は、ＹアドレスＡdyで指定された行に対して、当該行の選択を示すＨレベルの論理信号を、その他の列のＹ選択線にはＬレベルの論理信号を、それぞれ行選択信号として出力するものである。
バッファ群１５０は、各行に対応して設けられたバッファ回路の集合体であり、行選択信号の駆動能力を高めて、Ｘ選択線２１１に供給する。なお便宜的に、表示領域１００において、上から数えて１、２、３、…、３２０行目のＹ選択線３１１に供給される行選択信号を、Ｙ１、Ｙ２、Ｙ３、…、Ｙ３２０とそれぞれ表記している。
【００２０】
本実施形態において、タイミング制御回路１１０や、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０、Ｙアドレスデコーダ１４０、バッファ群１５０は、画素ブロック１０における構成素子とともに、すべてポリシリコンプロセスによって素子基板に形成される。
【００２１】
そこで次に、素子基板における回路配置について説明する。図３は、素子基板における各部の回路配置を示す平面図である。
この図に示されるように、素子基板５は、Ｘ方向を長手とする長方形の形状をしており、その長手方向の一辺に複数の接続用の端子１０２がＸ方向に沿って設けられている。この一辺には、端子１０２に近い方向から順番にタイミング制御回路１１０、Ｘアドレスデコーダ１２０およびサンプル・ホールド回路１３０がそれそれＸ方向に沿って配置し、さらに、表示領域１００を挟んで検査回路１６０が同じくＸ方向に沿って配置する。一方、素子基板５において、短手方向の一辺には、外側から順番にＹアドレスデコーダ１４０およびバッファ群１５０がそれぞれＹ方向に沿って配置し、さらに、表示領域１００を挟んで検査回路１７０が同じくＹ方向に沿って配置する。
【００２２】
この配置を配線の観点から説明する。
まず、配線７２は、上位制御回路から端子１０２に供給されたデータビットや各種のタイミング信号をタイミング制御回路１１０まで伝達する。配線７４は、タイミング制御回路１１０によるＸアドレスＡdxやクロック信号等をＸアドレスデコーダ１２０に伝達する。配線７６は、タイミング制御回路１１０によりタイミングが調整されたデータビットを、Ｘアドレスデコーダ１２０が形成される領域をスルーして、Ｘアドレスデコーダ１２０およびサンプル・ホールド回路１３０の間においてＸ方向に延在する８本の信号線６０に接続される。詳細には、配線７６は、１つの画素ブロック１０を構成する４個の画素回路２０に対応するデータビットの４ビット、および、それらの反転データビットの４ビットに対応して８本であり、これら８本の配線７６の各々に信号線６０がそれぞれ一対一に対応して接続される。
【００２３】
ここで、信号線６０の８本は、図４に示されるように、各画素ブロック１０において左から数えて１、２、３、４番目の画素回路２０に対するビット線２１５および相補ビット線２１６に、それぞれ対応している。そして、８本の信号線６０に供給されたデータビットおよび反転データビットは、Ｈレベルとなった列選択信号によって、当該列選択信号に対応する画素ブロック１０のビット線２１５および相補ビット線２１６にサンプリングされる。
【００２４】
図４では、タイミング制御回路１１０、Ｘアドレスデコーダ１２０およびサンプル・ホールド回路１３０の部分的な領域のみを示しているので、配線７６は４本しか示されておらず、４本の信号線６０にのみ接続されているが、実際には、上述したように配線７６は８本であり、８本の信号線６０のすべてに個々に接続されている。
一方、図３において、配線７８は、端子１０２に供給された電源電圧等をＹアドレスデコーダ１４０に給電し、配線８０は、タイミング制御回路１１０によるＹアドレスＡdyやクロック信号等をＹアドレスデコーダ１４０に伝達する。
【００２５】
検査回路１６０、１７０は、対向基板と貼り合わせる前に、タイミング制御回路１１０、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０、Ｙアドレスデコーダ１４０、バッファ群１５０および表示領域１００における画素ブロック１０が、電気的に正常に機能するか否かを検査する回路である。このため、検査回路１６０は、Ｘ選択線２１１、ビット線、相補ビット線にそれぞれ接続される一方、検査回路１７０は、Ｙ選択線３１１の他端にそれぞれ接続されて、その検査用の出力信号が配線８２を介して端子１０２から出力される構成となっている。
また、電極１８２が、表示領域１００の外側であって素子基板５における対角の位置に２箇所設けられている。この電極１８２は、対向基板に形成されたコモン電極１０８に信号ＬＣcomを印加するためのものである。詳細には、素子基板５は、対向基板に対してシール材によって貼り合わせられるが、このときに、電極１８２に相当する領域に設けられた導通材を介して、電極１８２とコモン電極１０８との電気的な接続が図られる。この電極１８２は、端子１０２に配線８４を介して接続されているので、素子基板５に設けられた端子１０２を介して、コモン電極１０８に信号ＬＣcomを印加する構成となっている。
なお、図３においては、配線７２、７４、７６、７８、８０、８２の引廻しを簡略化して示しているに過ぎず、それらの線数を正しく表現してはいない。
【００２６】
次に、本実施形態に係る電気光学装置１の動作について説明する。
まず、電気光学装置１では、各画素回路２０のメモリ回路３０に、データビットが記憶された状態が前提となるので、このメモリ回路３０へのデータビットの記憶動作について説明する。
本実施形態では、メモリ回路３０に対するデータビットの記憶動作は、画素ブロック１０を単位として実行される。ここで例えばｉ行ｊ列の画素ブロック１０における８個の画素回路２０に対してデータビットを記憶させる場合、上位制御回路は、ｉ行目およびｊ列目を指定するアドレスを出力し、さらに、当該画素ブロック１０に属する画素回路２０、すなわち、ｉ行目であって（４ｊ−３）列目から（４ｊ）列目までの画素回路２０に記憶させるべきデータビットの４ビット分、および、それらの反転データビットの４ビット分、計８ビットを出力する。
【００２７】
アドレスの供給を受けたＸ制御回路１１２は、当該アドレスのうちのＸアドレスＡdxをＸアドレスデコーダ１２０に供給する一方、アドレスの供給を受けたＹ制御回路１１６は、当該アドレスのうちのＹアドレスＡdyをＹアドレスデコーダ１４０に供給する。また、データビット供給回路１１４は、供給されたデータビットおよび反転したデータビットの計８ビットを、ＸアドレスＡdx、ＹアドレスＡdyへの供給タイミングに一致させて、配線７６を介して信号線６０に供給する。
【００２８】
ＸアドレスＡdxによってＸアドレスデコーダ１２０は、列選択信号ＸｊをＨレベルとする。これにより、サンプル・ホールド回路１３０は、記憶させるべきデータビットの４ビットを、ｊ列目に対応する４本のビット線２１５にサンプリングする一方、それらの反転データビットの４ビットについても、ｊ列目に対応する４本の相補ビット線２１６にサンプリングする。
詳細には、サンプル・ホールド回路１３０は、ｉ行目であって（４ｊ−３）列目から（４ｊ）列目までの画素回路２０に記憶させるべきデータビットの４ビットを、それぞれ（４ｊ−３）列目から（４ｊ）列目までのビット線２１５に、Ｄ（４ｊ−３）、Ｄ（４ｊ−２）、Ｄ（４ｊ−１）、Ｄ４ｊとしてサンプリングし、反転データビットの４ビットを、それぞれ（４ｊ−３）列目から（４ｊ）列目までの相補ビット線２１６に、／Ｄ（４ｊ−３）、／Ｄ（４ｊ−２）、／Ｄ（４ｊ−１）、／Ｄ４ｊとしてサンプリングする。このため、それ以外のビット線２１５および相補ビット線２１６には、なんらデータビットが供給されないことになる。
【００２９】
一方、ｉ行目を指定するＹアドレスＡdyによって、Ｙアドレスデコーダ１４０は、行選択信号ＹｉだけをＨレベルとする。
ｉ行ｊ列の画素ブロック１０に属する４個の画素回路２０では、行選択信号ＹｉがＨレベルとなるのでＴＦＴ２２、２６がオン状態となり、さらに、列選択信号ＸｊがＨレベルとなるのでＴＦＴ２４、２８がオン状態となるのでビット線２１５に供給されたビットが端子Ｑに、相補ビット線２１６に供給されたビットが端子／Ｑに、それぞれ書き込まれる。
【００３０】
この状態において、行選択信号Ｙｉまたは列選択信号Ｘｊの一方、もしくは、双方がＬレベルになると、ｉ行ｊ列の画素ブロック１０に属する４個の画素回路２０では、それぞれＴＦＴ２２、２６または２４、２８がオフ、もしくは、いずれもがオフになる。このため、メモリ回路３０において、端子Ｑはビット線２１５から、端子／Ｑは相補ビット線２１６から、それぞれ電気的に切り離されるが、メモリ回路３０は、書き込んだビットを保持し続けることになる。
【００３１】
なお、列選択信号ＸｊがＨレベルであって、行選択信号ＹｉがＨレベルである場合、ｉ行ｊ列の画素ブロック１０以外の画素回路２０では、行選択信号または列選択信号のいずれかが、もしくは、行選択信号および列選択信号の双方が、Ｌレベルである。
したがって、これらの画素回路２０では、ＴＦＴ２２、２４（２６、２８）の一方または双方がオフになるので、メモリ回路３０の端子Ｑはビット線２１５から電気的に切り離され、同様に、端子／Ｑは相補ビット線２１６から電気的に切り離される。このため、ｉ行ｊ列の画素ブロック１０以外の画素回路２０におけるメモリ回路３０は、ビット線２１５、相補ビット線２１６の電圧変化の影響をなんら受けることはない。
すなわち、これらの画素回路２０のメモリ回路３０では、すでにデータビットが書き込まれていれば、ビット線２１５、相補ビット線２１６の電圧状態とは無関係に当該データビットを保持し続けることになる。
【００３２】
電源投入直後にあっては、このような書き込み動作が、すべての画素ブロック１０に対して実行され、これにより、すべての画素回路２０におけるメモリ回路３０において、ＨまたはＬレベルのいずれかのデータビットが保持される。
また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットおよびそれら反転データビットの計８ビット分が、アドレスとともに、上位制御回路から供給されて、当該アドレスで指定された画素ブロック１０における４個のメモリ回路３０に保持されたデータビットがそれぞれ書き換えられる。
【００３３】
次に、このように各画素回路２０においてそれぞれデータビットが保持された場合に、液晶素子５０がどうなるか、という観点で説明する。
まず、画素回路２０のメモリ回路３０において、端子ＱがＬレベルに保持された場合（すなわち、端子／ＱにＨレベルが保持された場合）、トランスミッションゲート４２、４４はそれぞれオフ、オンするので、当該画素の画素電極１１８には、コモン電極１０８と同一論理の関係にある信号Ｖoffが印加される。このため、図５に示されるように、液晶素子５０に印加される電圧ＶＬＣ、ここでは、コモン電極１０８の電位を基準とした場合の画素電極１１８の電位はゼロとなるので、ノーマリーブラックモードであれば、当該画素は、暗くなるオフ状態となる。
【００３４】
一方、画素回路２０のメモリ回路３０において、端子ＱがＨレベルに保持された場合（すなわち、端子／ＱにＬレベルが保持された場合）、トランスミッションゲート４２、４４はそれぞれオン、オフするので、当該画素の画素電極１１８には、コモン電極１０８と論理反転の関係にある信号Ｖonが印加される。このため、図５に示されるように、液晶素子５０に印加される電圧ＶＬＣは、＋Ｖddまたは−Ｖddとなるので、ノーマリーブラックモードであれば、当該画素は、明るくなるオン状態となる。
このようなオンまたはオフのいずれかの表示が、メモリ回路３０の保持状態に応じて、各画素回路２０において実行されて、所定の画像が表示されることとなる。
【００３５】
このように本実施形態によれば、Ｘ選択線２１１およびＹ選択線３１１の交差に対応する画素ブロック１０を単位としてメモリ回路３０におけるデータビットが書き換えられるとともに、各メモリ回路３０にて保持されたデータビットに応じて暗または明状態が規定される。
また、本実施形態では、アドレスで指定された画素ブロック１０以外では、メモリ回路３０の端子Ｑ、／Ｑは、それぞれビット線２１５、相補ビット線２１６から電気的に切り離されるので、メモリ回路３０の保持内容がビット線２１５、相補ビット線２１６におけるノイズの影響を受けてしまう、ということを防止することも可能となる。
【００３６】
さらに、本実施形態では、Ｘ制御回路１１２、データ供給回路１１４およびＹ制御回路１１６を、１つの機能ブロックであるタイミング制御回路１１０としてまとめているので、素子基板５におけるＸ方向のサイズを縮小化することが可能である。
この点について詳述すると、タイミング制御回路１１０を１つにまとめないで、３つに分離した状態を想定すると、データ供給回路１１４は、端子１０２から供給されたデータビット（反転データビット）をタイミング調整して、Ｘアドレスデコーダ１２０とサンプル・ホールド回路１３０の間に配置する信号線６０に供給する必要があるので、図７に示されるように、Ｘ方向において、Ｘ制御回路１１２が設けられる一端方向とは反対方向において、Ｘアドレスデコーダ１２０を避けて形成する必要がある。このため、３つに分離した状態では、素子基板５がＸ方向に大きくなる傾向にあるので、装置全体の小型化を阻害する要因となるだけでなく、コストアップの原因にもつながってしまう。
これに対し、本実施形態では、Ｘ制御回路１１２、データ供給回路１１４およびＹ制御回路１１６を、１つの機能ブロックであるタイミング制御回路１１０としてまとめるとともに、タイミング制御回路１１０（データビット供給回路１１４）からの配線７６を、Ｘアドレスデコーダ１２０を形成する領域をスルーさせて信号線６０に接続させ、さらに、タイミング制御回路１１０を、端子１０２とＸアドレスデコーダ１２０との間において、Ｘ方向に沿って延在する領域に形成しているので、素子基板５がＸ方向において無駄に拡張することがないので、その分だけ縮小化できる。このため、素子基板の縮小化に伴うコストアップをも抑えることが可能となる。
【００３７】
なお、実施形態にあっては、画素ブロック１０に含まれる画素回路２０の個数を４個としたが、これ以外の複数個数としても良いし、単数の１個としても良い。
また、実施形態にあっては、タイミング制御回路１１０や、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０、Ｙアドレスデコーダ１４０、バッファ群１５０は、画素ブロック１０における構成素子とともに、すべてポリシリコンプロセスによって素子基板に形成する構成としたが、これらをＩＣチップとして素子基板に実装する場合にも適用可能である。この場合、タイミング制御回路１１０、Ｘアドレスデコーダ１２０、サンプル・ホールド回路１３０、Ｙアドレスデコーダ１４０、バッファ群１５０に相当するＩＣチップが、図３において対応する符号が付された領域において実装されることになる。
実施形態にあっては、信号ＬＣcomを１フレームの周期でレベル反転したが、信号ＬＣcomをレベル反転する理由は、液晶素子５０を交流駆動するために過ぎない。このため例えば、信号ＬＣcomを２フレーム以上の周期でレベル反転する構成としても良い。
くわえて、本実施形態において、上位制御回路は、データビットとともに、その反転データビットを供給する構成としたが、データビットのみを供給する一方、そのデータビットを論理反転するＮＯＴ回路を別途設ける構成としても良い。
さらに、液晶素子５０はノーマリーブラックモードとしたが、電圧無印加状態において暗い状態となるノーマリーホワイトモードとしても良い。
また、実施形態では、説明の簡略化のためにオンオフの２値的な表示としたが、各画素回路２０は、例えばＸ方向に向かってＲＧＢＲＧＢ…の３原色に対応するようにして、それぞれの色についてオンオフさせる８色のカラー表示する構成としても良い。
【００３８】
くわえて、反射型や、透過型、両者の中間的な半透過半反射型であっても良いし、さらに、ＴＮ型のほか、ＳＴＮ型など、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。くわえて、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成や、いわゆるＩＰＳ（面内スイッチング方式、ＦＳＳを含む）方式としても良い。
さらに、電気光学素子としては、液晶素子のほかに、ＥＬ（エレクトロルミネッセンス）素子や、電気泳動素子、電子放出素子、デジタルミラー素子などや、プラズマディスプレイなどにも適用可能である。すなわち、本発明は、画素毎にメモリ回路を有し、当該メモリ回路はオンまたはオフを指示する２値的なデータビットを記憶するような電気光学装置のすべてに適用可能である。
【００３９】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置１を表示装置として有する電子機器について説明する。図６は、実施形態に係る電気光学装置１を用いた携帯電話１２００の構成を示す斜視図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１の表示領域１００を備えるものである。なお、電気光学装置１のうち、表示領域１００以外の構成要素については外観としては現れない。
【００４０】
なお、電気光学装置１が適用される電子機器としては、図６に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置における画素ブロック等の構成を示す図である。
【図３】同電気光学装置の回路配置を示す平面図である。
【図４】同電気光学装置の部分拡大図である。
【図５】同電気光学装置のメモリ回路に対する書込動作を示す図である。
【図６】実施形態に係る電気光学装置を適用した携帯電話の構成を示す図である。
【図７】比較例に係る電気光学装置の回路配置を示す平面図である。
【符号の説明】
【００４２】
１…電気光学装置、５…素子基板、１０…画素ブロック、２０…画素回路、３０…メモリ回路、４０…選択回路、５０…液晶素子、６０…信号線、７２、７４、７６、７８、８０、８２、８４…配線、１００…表示領域、１１０…タイミング制御回路、１０５…液晶、１０８…コモン電極、１１８…画素電極、１２０…Ｘアドレスデコーダ、１３０…サンプル・ホールド回路、１４０…Ｙアドレスデコーダ、１５０…バッファ群、２１１…Ｘ選択線、２１５…ビット線、２１６…相補ビット線、３１１…Ｙ選択線、１２００…携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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