(57)【要約】      （修正有）【課題】増幅器としての周波数特性を劣化させることなくインピーダンス整合回路の小型化を図り、もって小型で低コストの高周波電力増幅回路およびこれを内蔵した高周波電力増幅用電子部品（ＲＦパワーモジュール）を提供する。【解決手段】  複数の増幅素子（１１，１２）が従属接続されてなる多段構成の高周波電力増幅回路において、最終段の増幅素子とそれよりも前段の増幅素子の電源電圧端子を別個に設け、最終段の増幅素子には前段の増幅素子よりも高い電源電圧を印加可能にする。また、最終段の増幅素子のサイズを前段の増幅素子と同程度まで小さくして、前段の増幅素子とのインピーダンス差が小さくなるように構成した。【選択図】図５
2007150676.tif 000002
【特許請求の範囲】
【請求項１】
複数の増幅用素子がインピーダンス整合回路を介して従属接続されてなる多段構成の高周波電力増幅回路であって、
最終段の増幅用素子のサイズは前段の増幅素子のサイズよりも大きく３倍よりは小さく、後段の増幅用素子の動作電源電圧は前段の増幅用素子の動作電源電圧よりも高く設定されていることを特徴とする高周波電力増幅回路。
【請求項２】
複数の増幅用素子がインピーダンス整合回路を介して従属接続されてなる多段構成の高周波電力増幅回路であって、
各段の増幅用素子のサイズはほぼ同一であって、後段の増幅用素子の動作電源電圧は前段の増幅用素子の動作電源電圧よりも高く設定されていることを特徴とする高周波電力増幅回路。
【請求項３】
前記インピーダンス整合回路は、直列形態のインダクタンス素子と容量素子とからなることを特徴とする請求項１または２に記載の高周波電力増幅回路。
【請求項４】
前記インピーダンス整合回路を構成するインダクタンス素子と容量素子は、前記増幅用素子と共に同一の半導体チップ上に形成されていることを特徴とする請求項３に記載の高周波電力増幅回路。
【請求項５】
複数の増幅用素子がインピーダンス整合回路を介して従属接続されてなる多段構成の高周波電力増幅回路と、前記複数の増幅用素子の動作電源電圧を生成するＤＣ−ＤＣコンバータとを備え、絶縁基板上もしくは絶縁パッケージ内に実装されてなる高周波電力増幅用電子部品であって、
前記高周波電力増幅回路の最終段の増幅用素子のサイズは前段の増幅素子のサイズよりも大きく３倍よりは小さく、後段の増幅用素子の動作電源電圧は前段の増幅用素子の動作電源電圧よりも高く設定されていることを特徴とする高周波電力増幅用電子部品。
【請求項６】
複数の増幅用素子がインピーダンス整合回路を介して従属接続されてなる多段構成の高周波電力増幅回路と、前記複数の増幅用素子の動作電源電圧を生成するＤＣ−ＤＣコンバータとを備え、絶縁基板上もしくは絶縁パッケージ内に実装されてなる高周波電力増幅用電子部品であって、
前記高周波電力増幅回路の各段の増幅用素子のサイズはほぼ同一であって、後段の増幅用素子の動作電源電圧は前段の増幅用素子の動作電源電圧よりも高く設定されていることを特徴とする高周波電力増幅用電子部品。
【請求項７】
前記インピーダンス整合回路は、直列形態のインダクタンス素子と容量素子とからなることを特徴とする請求項５または６に記載の高周波電力増幅用電子部品。
【請求項８】
前記インピーダンス整合回路を構成するインダクタンス素子と容量素子は、前記増幅用素子と共に同一の半導体チップ上に形成されていることを特徴とする請求項７に記載の高周波電力増幅用電子部品。
【請求項９】
前記増幅回路の各増幅段は電界効果型トランジスタにより構成され、それぞれのゲート端子に増幅すべき交流信号が入力されると共に所定のバイアス電圧が印加される請求項５〜８のいずれかに記載の高周波電力増幅用電子部品。
【請求項１０】
前記高周波電力増幅回路の出力電力を検出する出力電力検出回路と、前記出力電力検出回路の検出出力と外部より供給される出力レベルを指示する制御信号との差を検出する誤差増幅回路と、該誤差増幅回路の出力に応じて前記バイアス電圧を生成し前記複数の増幅用素子の制御端子に与えるバイアス生成回路と、を備えていることを特徴とする請求項９に記載の高周波電力増幅用電子部品。
【請求項１１】
前記ＤＣ−ＤＣコンバータは、外部より供給される電源電圧を昇圧して最終段の増幅用素子の動作電源電圧を生成するとともに、前記昇圧された電圧を降圧して前段の増幅用素子の動作電源電圧を生成するように構成されてなる請求項５または６に記載の高周波電力増幅用電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波電力増幅回路さらにはこれを内蔵した高周波電力増幅用電子部品（ＲＦパワーモジュール）の小型化を図る技術に関し、例えば携帯電話機に用いられるＲＦパワーモジュールに適用して有効な技術に関する。
【背景技術】
【０００２】
携帯電話機等の無線通信装置（移動体通信装置）の送信出力部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）やヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）等のトランジスタを増幅素子とする高周波電力増幅回路（ＰＡ）を内蔵したＲＦパワーモジュールが組み込まれている。
【０００３】
携帯電話機の高周波電力増幅回路は、一般に複数の増幅段で構成され、各増幅段の間はインピーダンス整合回路や交流カット用の容量素子を介して接続される。例えば非特許文献１には、ＦＥＴからなる３段の増幅段を有し各増幅段間および入力端子と初段の増幅段との間、最終段の増幅段と出力端子との間にインピーダンス整合回路が設けられ、１段目と２段目の増幅段の間および２段目と３段目の増幅段の間にそれぞれ交流カットの容量素子が接続されているＲＦパワーモジュールが記されている。
【０００４】
このＲＦパワーモジュールにおいては、各増幅段に同一の電源電圧が印加され、最も出力電力の大きな３段目のＦＥＴに、ゲート幅が２段目のＦＥＴに比べて３倍以上大きいものが使用されている。また、インピーダンス整合回路を構成するインダクタや容量素子には、外付けの部品が用いられている。
【非特許文献１】電気学会  電子デバイス研究会発行  EDD-98-83  "ＧＳＭ用３．６Ｖ対応ＳｉＲＦパワーモジュール"
【特許文献１】国際公開ＷＯ２００２−０５６３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載されているＲＦパワーモジュールは、各増幅段の電源電圧が同一であるため、最終段のＦＥＴから例えばＧＳＭの通信に適した３４．５ｄＢｍのような大きな送信電力を引き出すには、最終段のＦＥＴのゲート幅を大きくする必要があった。一方、最終段をドライブする前段のＦＥＴのゲート幅は、基本的に最終段が必要とする入力パワーを供給出来るサイズ（ゲート幅）であればよく、一般的に最終段のＦＥＴに対して小さい。つまり、前段と終段のゲート幅は大きく異なり（通常３倍以上、一般には３．５倍程度）、インピーダンス差が大きい。そのため、電力を伝達するためには前段と最終段のＦＥＴの間にインピーダンス整合回路が必須となる。
【０００６】
このようなインピーダンス差が大きい箇所に設けられるインピーダンス整合回路は、インダクタンス素子と容量素子で構成するのが一般的（抵抗では損失大のため）であり、インダクタンス素子は、周波数によってインピーダンスが異なるために周波数依存特性を持っているとともに、インダクタンス素子には寄生抵抗、寄生容量等が存在し、損失が大きいという不具合がある。
【０００７】
また、非特許文献１に記載されているＲＦパワーモジュールでは、インピーダンス整合回路を構成する素子として外付けの素子が用いられているため、部品点数が多くなりＲＦパワーモジュールの小型化を阻害する要因となっている。また、素子の値がおおきいため、仮に、これらの素子を高周波電力増幅回路が形成される半導体チップ上にオンチップの素子として形成したとすると、チップサイズが増大してしまうという課題がある。
【０００８】
なお、複数の増幅段で構成された高周波電力増幅回路において、最終段のＦＥＴには前段のＦＥＴよりも高い電源電圧を印加するようにした技術が特許文献１に記載されている。しかしながら、特許文献１の発明において、最終段のＦＥＴに前段のＦＥＴよりも高い電源電圧を印加しているのは、前段のＦＥＴに最終段のＦＥＴよりも低い電源電圧を印加することで、前段のＦＥＴの耐圧を下げ、前段の利得を高めて増幅器全体の高利得化を図るためであり、それによりインピーダンス整合回路の小型化を図ることについては開示されていない。
【０００９】
この発明の目的は、増幅器としての周波数特性を劣化させることなくインピーダンス整合回路の小型化を図り、もって小型で低コストの高周波電力増幅回路およびこれを内蔵した高周波電力増幅用電子部品（ＲＦパワーモジュール）を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本発明者らは、本発明をなすに当たって、高周波電力増幅回路の電源電圧（Ｖｄｄ）と出力電力（Ｐｏｕｔ）および回路の付加効率（ＰＡＥ）について検討を行なった。なお、付加効率ＰＡＥは増幅素子にある直流電圧Ｖｄｃが与えられたときの出力電力Ｐｏｕｔと入力電力Ｐｉｎの差をその直流バイアス電圧Ｖｄｃで割った値すなわちＰＡＥ＝（Ｐｏｕｔ−Ｐｉｎ）／Ｖｄｃで表わされる値である。また、直流バイアス電圧Ｖｄｃは電源電圧Ｖｄｄとゲート電圧Ｖｇである。
【００１１】
図１には、従来の高周波電力増幅回路（図６）において、電源電圧Ｖｄｄを、３．０Ｖから５．０Ｖまで０．５Ｖ刻みで変化させたときの入出力電力特性を、入力電力Ｐｉｎを横軸にとって示したものである。なお、ゲート電圧Ｖｇは一定とした。図１より、電源電圧Ｖｄｄを高くするほど大きな出力電力が得られることが分かる。
【００１２】
一方、同じ高周波電力増幅回路（図６）において、同一サイズの増幅用ＦＥＴを用い、電源電圧Ｖｄｄを３．５Ｖ、４．０Ｖ、５．０Ｖと変化させたときの出力電力Ｐｏｕに対する付加効率ＰＡＥを、図２（Ａ）に示す。また、最終段の増幅用ＦＥＴのゲート幅Ｗｇを４９ｍｍと３９ｍｍと２８ｍｍとしたときの出力電力Ｐｏｕに対する付加効率ＰＡＥを、図２（Ｂ）に示す。
【００１３】
なお、電源電圧Ｖｄｄや素子のサイズ、増幅する信号の周波数が変わると最適なインピーダンスすなわち最も高い効率が得られるインピーダンスが変化する。図２（Ａ）においては、電源電圧Ｖｄｄを３．５Ｖのときに最も高い効率が得られるように、インピーダンス整合回路や負荷インピーダンスを調整し、同一条件で電源電圧Ｖｄｄを３．５Ｖ、４．０Ｖ、５．０Ｖと変化させたときの付加効率ＰＡＥを求めて図示した。図２（Ｂ）においては、それぞれの素子や電源電圧に応じてインピーダンス整合回路や負荷インピーダンスを調整したものについて付加効率ＰＡＥを求めて図示した。
【００１４】
図２（Ａ）より、素子サイズが同じであれば、インピーダンスを調整した３．５Ｖのときよりもインピーダンスを調整しなくても４．０Ｖ、５．０Ｖのときの方が付加効率ＰＡＥは僅かに高いことが分かる。図３には、図２（Ａ）の各特性のうち最も効率の高い点を取り出して、スケールを拡大して示した。図３より、素子サイズが同じであれば、電源電圧Ｖｄｄが高いほど付加効率ＰＡＥが高くなることが分かる。なお、４．０Ｖ、５．０Ｖについてもインピーダンスを調整すれば、電源電圧Ｖｄｄが高いほど付加効率ＰＡＥがより高くなる。また、図２（Ｂ）より、電源電圧Ｖｄｄが同じであれば素子サイズが小さいほど付加効率ＰＡＥが高いことが分かる。
【００１５】
本発明は、上記のような知見に基づいてなされたもので、本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、複数の増幅素子が従属接続されてなる多段構成の高周波電力増幅回路において、最終段の増幅素子とそれよりも前段の増幅素子の電源電圧端子を別個に設け、最終段の増幅素子には前段の増幅素子よりも高い電源電圧を印加可能にする。また、最終段の増幅素子のサイズを前段の増幅素子と同程度まで小さくして、前段の増幅素子とのインピーダンス差が小さくなるように構成したものである。
【００１６】
上記した手段によれば、最終段の増幅素子の電源電圧が高く素子サイズが小さいため、付加効率が高くなる。また、最終段の増幅素子と前段の増幅素子とのインピーダンス差が小さくなるため、インピーダンス整合が容易となり周波数依存性の低い小さなインダクタンス素子や容量素子でインピーダンス整合回路を構成したり、インピーダンス整合回路を構成する素子数を減らしたりできる。
【００１７】
そのため、インピーダンス整合回路を構成する素子がオンチップの素子の場合には、増幅器としての周波数特性を劣化させることなく、チップサイズを低減することができる。また、インピーダンス整合回路を構成する素子が外付け素子の場合には、高周波電力増幅回路およびこれを内蔵した高周波電力増幅用電子部品の部品点数を減らし、小型化および低コスト化を達成することができる。さらに、上記した手段によれば、インピーダンス整合回路を構成する素子のオンチップ化が容易となる。
【００１８】
また、望ましくは、高周波電力増幅回路を実装した絶縁基板上もしくは内部にＤＣ−ＤＣコンバータを搭載し、該ＤＣ−ＤＣコンバータにより昇圧された電圧を最終段の増幅素子の電源電圧端子に印加するように構成する。これにより、何ら特性を損なうことなく、使用電圧範囲が広い電池を使用する携帯用通信装置に適用することができ、一回の充電による最大通信可能時間および最大待ち受け時間の長い携帯用無線通信装置を実現することができる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、増幅器としての周波数特性を劣化させることなくインピーダンス整合回路の小型化を図り、もって小型で低コストの高周波電力増幅回路および高周波電力増幅用電子部品（ＲＦパワーモジュール）を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施例を図面に基づいて説明する。
図４には高周波の送信信号を増幅する本発明に係る高周波電力増幅回路のブロック構成が、また、図５にはこれを素子レベルで表わした回路図が示されている。なお、図４において、破線で囲まれた部分は、単結晶シリコンのような１つの半導体チップに半導体集積回路（ＩＣ）として形成され、その外側の回路は外付け素子で構成される。図４において、"Source"は図２や図３のデータを得る際に使用したソースインピーダンス、"Load"は負荷インピーダンスであり、実製品で実装される素子ではない。
【００２１】
この実施例の高周波電力増幅回路は、図４に示されているように、初段の増幅段１１と終段の増幅段１２との２段の増幅段で構成されており、増幅段１１と１２との間にはインピーダンス整合回路２２が接続されている。また、初段の増幅段１１の前段にはインピーダンス整合回路２１が接続され、終段の増幅段１２の後段にはインピーダンス整合回路２３が接続されている。
【００２２】
さらに、この実施例の高周波電力増幅回路においては、初段の増幅段１１と終段の増幅段１２にそれぞれ別個の動作電源電圧が印加可能にされ、初段の増幅段１１には例えば３．５Ｖのような電源電圧Ｖｄｄ１が、また後段の増幅段１２には例えば６Ｖのような電源電圧Ｖｄｄ２が印加される。
【００２３】
図５に示されているように、初段の増幅段１１と終段の増幅段１２はそれぞれＦＥＴ（電界効果型トランジスタ）Ｑ１，Ｑ２により構成され、そのドレイン端子にインダクタＬ１，Ｌ２を介して電源電圧Ｖｄｄ１とＶｄｄ２が印加される。また、各段の増幅用ＦＥＴ  Ｑ１，Ｑ２のゲート端子には図示しないバイアス回路で生成された例えば１．２Ｖのようなゲートバイアス電圧Ｖｇ１，Ｖｇ２がインダクタＬ３，Ｌ４を介して印加され、所定のドレイン電流（アイドル電流とも呼ばれる）が流されるようになっている。
【００２４】
インピーダンス整合回路２２は、インダクタＬ０と容量Ｃ０とを直列に接続しただけの簡単な回路（リアクタンス回路）で構成されている。インダクタＬ０と容量Ｃ０は、定数が小さくてよいためこの実施例ではオンチップの素子とされている。ただし、外付け素子を用いても良い。また、容量成分を有するインダクタンス素子もしくはインダクタンス成分を有する容量素子からなるリアクタンス素子を用いても良い。具体的には、Ｌ０は２ｎＨ、Ｃ０は１００ｐＦ程度の値とされる。また、インピーダンス整合回路２２を構成する容量Ｃ０は、前段の増幅用ＦＥＴ  Ｑ１により増幅された信号の直流成分をカットする働きもする。
【００２５】
特に制限されるものでないが、この実施例では、増幅用ＦＥＴ  Ｑ１，Ｑ２として、半導体チップ上で横方向に電極を拡散させた比較的高いソース・ドレイン間耐圧（約２０Ｖ）を有するＭＯＳＦＥＴであるＬＤＭＯＳ（Laterally Diffused MOSFET）が用いられている。増幅用ＦＥＴ  Ｑ１，Ｑ２のゲート幅は、Ｑ１もＱ２も１７ｍｍとされている。
【００２６】
図６には、比較のため、従来の高周波電力増幅回路の構成が示されている。図６に示されているように、従来の高周波電力増幅回路では、初段の増幅用ＦＥＴＱ１，Ｑ２のドレイン端子にはインダクタＬ１，Ｌ２を介して同一レベル（３．５Ｖ）の電源電圧Ｖｄｄ１とＶｄｄ２が印加されている。また、同一の電源電圧の下で後段のＦＥＴの出力電力を大きくするため、ゲート幅１７ｍｍの初段の増幅用ＦＥＴ  Ｑ１に対して、終段の増幅用ＦＥＴ  Ｑ２のゲート幅は約３．５倍の５６ｍｍとされている。
【００２７】
また、上記のように初段の増幅用ＦＥＴ  Ｑ１と終段の増幅用ＦＥＴ  Ｑ２のゲート幅が異なることに応じて、インピーダンス整合回路２２は、直列に接続されたインダクタＬ０および容量Ｃ０と、ＦＥＴ  Ｑ１とインダクタＬ０との接続ノードと接地点との間に接続された容量Ｃ１の３個の素子で構成されている。しかも、素子のサイズも図６の従来の高周波電力増幅回路のインピーダンス整合回路の方が大きい。具体的には、Ｌ０は２．５ｎＨ、Ｃ０は１００ｐＦ、Ｃ０は１．５ｐＦ程度の素子とされる。
【００２８】
図５と図６を比較すると、図５の方がインピーダンス整合回路２２を構成する素子数が少ないことが分かる。従って、これらの素子として外付けの素子を用いる場合には、本実施例を適用することで部品点数を減らすことができる。また、これらの素子としてオンチップの素子を用いる場合には、本実施例を適用することでチップサイズを小さくすることができる。
【００２９】
また、インピーダンス整合回路を構成する素子のインピーダンスも従来の高周波電力増幅回路よりも本実施例の回路の方が小さくなる。そのため、本実施例の回路の方が段間のインピーダンス整合回路２２の周波数依存性を低減することができる。その結果、出力電力Ｐｏｕｔおよび付加効率ＰＡＥの周波数依存性が低減される。
【００３０】
図７には、本実施例（図５）と図６の従来の高周波電力増幅回路において、入力電力Ｐｉｎを０ｄＢｍとし、入力周波数を８００ＭＨｚ，８５０ＭＨｚ，９００ＭＨｚ，９５０ＭＨｚ，１ＧＨｚと変化させたときの出力電力Ｐｏｕｔの値をシミュレーションによって求めた結果を示す。図８には、本実施例（図５）と図６の従来の高周波電力増幅回路において、入力周波数を上記と同様に変化させたときの付加効率ＰＡＥの値をシミュレーションによって求めた結果を示す。
【００３１】
図７および図８において、□印は本実施例（図５）の高周波電力増幅回路の出力電力Ｐｏｕｔの値をプロットしたもの、◆印は図６の従来の高周波電力増幅回路の出力電力Ｐｏｕｔをプロットしたものである。図７および図８より、本実施例の高周波電力増幅回路の方が、従来の高周波電力増幅回路よりも出力電力Ｐｏｕｔおよび付加効率ＰＡＥがフラットであり、周波数の変化に対する変化が少ないことが分かる。また、図８より平均の付加効率ＰＡＥも本実施例の高周波電力増幅回路の方が高いことが分かる。これは、本実施例の高周波電力増幅回路の方が、段間のインピーダンス整合回路における損失が少ないことが主な理由である。
【００３２】
以上、増幅用素子としてＬＤＭＯＳのような電界効果トランジスタを使用した場合について説明したが、本発明は増幅用素子がＨＢＴ（ヘテロ接合バイポーラ・トランジスタ）のような素子である場合にも適用することができ、それによって同様な効果を得ることができる。図９には、図５の高周波電力増幅回路において、増幅用素子Ｑ１，Ｑ２としてＨＢＴを使用し、終段の増幅段１２の電源電圧Ｖｄｄ２を３．５Ｖ，４．２Ｖ，５．０Ｖと変化させたときの最大効率を求めプロットしたものである。
【００３３】
図９において、■印はエミッタサイズが３２５０μｍ2のＨＢＴを使用したときの値、▲印はエミッタサイズが４８７５μｍ2のＨＢＴを使用したときの値、◇印はエミッタサイズが６５００μｍ2のＨＢＴを使用したときの値である。図９より、左上のグループＡほどすなわちエミッタサイズの小さなＨＢＴを使用したものほど付加効率ＰＡＥが良好となり、右上のグループＢほどすなわち電源電圧Ｖｄｄ２を高くするほど付加効率ＰＡＥが良好なることが分かる。
【００３４】
図１０は高周波の送信信号を増幅する前記実施例の高周波電力増幅回路と、その電源電圧Ｖｄｄ１，Ｖｄｄ２を発生するＤＣ−ＤＣコンバータ等を絶縁基板に実装してモジュールとして構成したものが示されている。
【００３５】
本明細書においては、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板に複数の半導体チップとディスクリート部品が実装されて上記プリント配線やボンディングワイヤで各部品が所定の役割を果たすように結合されることであたかも一つの電子部品として扱えるように構成されたものをモジュールと称する。以下、モジュール化されたこの実施例の高周波電力増幅器をＲＦパワーモジュールと称する。
【００３６】
図１０において、符号１００は２つの増幅段１１，１２を有する半導体集積回路化された前記実施例の高周波電力増幅回路、２００は二次電池のような電源から供給される電源電圧Ｖｄｄに基づいて増幅段１１，１２の電源電圧Ｖｄｄ１，Ｖｄｄ２を発生するＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ２００は、昇降圧用のコイルや該コイルに電流を流すパワートランジスタ、該トランジスタをＰＷＭ駆動するスイッチング制御回路（ＩＣ）などからなるスイッチングレギュレータにより構成されている。
【００３７】
入力電圧Ｖｄｄと出力電圧Ｖｄｄ１，Ｖｄｄ２の大小関係によっては、Ｖｄｄ２を発生するＤＣ−ＤＣコンバータとして昇圧型スイッチングレギュレータを用い、Ｖｄｄ１を発生するＤＣ−ＤＣコンバータ２００としてシリーズレギュレータを用いるようにしてもよい。
【００３８】
また、増幅段１１の電源電圧Ｖｄｄ１は、増幅段１２の電源電圧Ｖｄｄ２を生成するため一旦昇圧した電圧を降圧して生成するようにしても良い。このようなＤＣ−ＤＣコンバータを用いることにより、電源電圧Ｖｄｄが使用電圧範囲の広い蓄電池（二次電池）から供給されるものである場合にも、安定した電圧を増幅段１１，１２に供給することができ、電池の電圧に依存しない特性の優れたＲＦパワーモジュールを実現することができる。
【００３９】
また、この実施例のＲＦパワーモジュールは、高周波電力増幅回路１００の出力電力のレベルを検出する出力電力検出回路（検波回路）３１０と、該検出回路の検出出力に応じて高周波電力増幅回路のゲインを制御する出力電力制御回路３２０とを有する。高周波電力増幅回路１００の出力の高周波成分はカプラＣＰＬと容量Ｃｉとからなる出力抽出手段により抽出されて出力電力検出回路３１０に供給され、それを検波することによって出力電力が検出される。
【００４０】
出力電力制御回路３２０は、出力電力検出回路３１０からの検出電圧Ｖdetと図示しないベースバンド回路からの出力指示信号Ｖrampとを比較し、それらの電位差に応じた制御電圧Ｖapcを生成する誤差アンプ３２１と、制御電圧Ｖapcに応じて高周波電力増幅回路１００内の増幅用ＦＥＴ  Ｑ１，Ｑ２のゲートバイアス電圧Ｖｇ１，Ｖｇ２を生成するバイアス生成回路３２２とからなる。出力電力検出回路３１０と誤差アンプ３２１とバイアス生成回路３２２は、１つの半導体チップ上に半導体集積回路として構成することができる。
【００４１】
バイアス生成回路３２２は、誤差アンプ３２１からの制御電圧Ｖapcまたは外部からの定電圧Ｖcontを抵抗分割してゲートバイアス電圧Ｖｇ１，Ｖｇ２を生成する回路、あるいは制御電圧Ｖapcを電流に変換し、該電流をＱ１，Ｑ２とカレントミラー回路をなすトランジスタに流してゲートバイアス電圧Ｖｇ１，Ｖｇ２を与える回路として構成される。
【００４２】
上記出力抽出手段としてのカプラＣＰＬには、電力増幅回路の出力端子に接続される絶縁基板上のマイクロストリップラインからなる出力線と平行に配設した比較的短いマイクロストリップラインとの間に形成される容量を利用するマイクロカプラなどにより構成されている。
【００４３】
インダクタＬ１，Ｌ２，Ｌ３，Ｌ４は、半導体チップのパッド間に接続されたボンディングワイヤあるいはモジュール基板上に形成されたマイクロストリップラインなどにより形成することができる。インピーダンス整合回路２１，２３は、外付けの容量素子もしくは積層構造を有するようにされた絶縁基板の導電層間に形成される内挿容量と、絶縁基板の表面に形成されたマイクロストリップラインなどにより構成することができる。
【００４４】
さらに、この実施例のＲＦパワーモジュールは、誤差アンプ３２１で生成された制御電圧Ｖapcを外部へ出力する外部端子Ｐ１と、ＤＣ−ＤＣコンバータ２００が発生すべき電圧を指示する入力を与える外部端子Ｐ２とが設けられている。上記外部端子Ｐ１より出力された制御電圧Ｖapcを外部端子Ｐ２からＤＣ−ＤＣコンバータ２００へ帰還入力させると、ＤＣ−ＤＣコンバータ２００は制御電圧Ｖapcに応じて増幅段１１，１２の電源電圧Ｖｄｄ１，Ｖｄｄ２（Ｖｄｄ１＜Ｖｄｄ２）を発生することができるように構成されている。外部端子Ｐ２がオープンの状態のときＤＣ−ＤＣコンバータ２００が発生する電源電圧Ｖｄｄ１，Ｖｄｄ２は固定（例えば３．５Ｖ，６Ｖ）である。
【００４５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前記実施例では、高周波電力増幅回路の増幅用トランジスタＱ１，Ｑ２にＬＤＭＯＳまたはＨＢＴを使用したものを説明したが、通常のＭＯＳＦＥＴやバイポーラ・トランジスタ、ＧａＡｓＭＥＳＦＥＴ、ＨＥＭＴ（High Electron Mobility Transistor）等他のトランジスタを用いることも可能である。
【００４６】
また、前記実施例では、多段構成の高周波増幅回路として、２段構成の増幅回路が用いられているが、これに限定されるものでなく、３段構成あるいは４段以上の構成の増幅回路を用いても良い。３段以上の構成の増幅回路の場合、最終段の増幅段の電源電圧のみ高くして前段の増幅段の電源電圧は同一にする。あるいは、後段の増幅段ほど電源電圧が高くなるようにしてもよい。
【産業上の利用可能性】
【００４７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機に用いられるＲＦパワーモジュールに適用した場合について説明した。本発明はそれに限定されるものでなく、基地局の送信回路に用いられる高周波電力増幅回路や無線ＬＡＮを構成する高周波電力増幅回路などにも利用することができる。
【図面の簡単な説明】
【００４８】
【図１】図１は、従来の高周波電力増幅回路（図６）において、電源電圧Ｖｄｄを、３．０Ｖから５．０Ｖまで０．５Ｖ刻みで変化させたときの入出力電力特性を示す特性図である。
【図２】図２（Ａ）は、従来の高周波電力増幅回路（図６）において、同一サイズの増幅用ＦＥＴを用い、電源電圧Ｖｄｄを３．５Ｖ、４．０Ｖ、５．０Ｖと変化させたときの出力電力Ｐｏｕに対する付加効率ＰＡＥを示す特性図、図２（Ｂ）は最終段の増幅用ＦＥＴのゲート幅Ｗｇを４９ｍｍ、３９ｍｍ、２８ｍｍとしたときの出力電力Ｐｏｕに対する付加効率ＰＡＥを示す特性図である。
【図３】図３は、図２（Ａ）の各特性のうち最も効率の高い点を取り出して、スケールを拡大して示した特性図である。
【図４】図４は、本発明に係る高周波電力増幅回路の実施例を示すブロック構成図である。
【図５】図５は、本発明に係る高周波電力増幅回路のより具体的な実施例を示す回路構成図である。
【図６】図６は、従来の高周波電力増幅回路の構成例を示す回路図である。
【図７】図７は、本実施例（図５）と図６の従来の高周波電力増幅回路において、入力周波数を変化させたときの出力電力Ｐｏｕｔの値をシミュレーションによって求めた結果を示すグラフである。
【図８】図８は、本実施例（図５）と図６の従来の高周波電力増幅回路において、入力周波数を変化させたときの付加効率ＰＡＥの値をシミュレーションによって求めた結果を示すグラフである。
【図９】図９は、図５の高周波電力増幅回路において、増幅用素子としてＨＢＴを使用し、終段の増幅段の電源電圧Ｖｄｄ２を変化させたときの最大効率を求めプロットしたグラフである。
【図１０】図１０は、上記実施例の高周波電力増幅回路を利用した本発明に係る高周波電力増幅用電子部品（ＲＦパワーモジュール）の一実施例を示すブロック図である。
【符号の説明】
【００４９】
１１  初段増幅段
１２  終段増幅段
２１〜２３  インピーダンス整合回路
１００  高周波電力増幅回路
２００  ＤＣ−ＤＣコンバータ
３１０  出力電力検出回路
３２０  出力電力制御回路
３２１  誤差増幅回路
３２２  バイアス生成回路
【図１】
2007150676.tif 000003
【図２】
2007150676.tif 000004
【図３】
2007150676.tif 000005
【図４】
2007150676.tif 000006
【図５】
2007150676.tif 000007
【図６】
2007150676.tif 000008
【図７】
2007150676.tif 000009
【図８】
2007150676.tif 000010
【図９】
2007150676.tif 000011
【図１０】
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