(57)【要約】【課題】ウエル近接効果を考慮したゲートレベルのシミュレーション方法を提供する。【解決手段】  ウエル近接効果を表すためのパラメータとしてウエル境界とトランジスタの活性領域との実効的な距離Ｄｅｆｆ＿ｉを用いる。例えば、ゲートに入力される信号の立ち上がり時間Ｔｓｌｅｗと、出力側の負荷容量ＣｌｏａｄとＤｅｆｆ＿ｉとを用いて遅延ライブラリを作成する。ウエル境界とトランジスタの活性領域との実効的な距離Ｄｅｆｆ＿ｉを用いることで、非常に単純で高精度なモデリングが可能になり、ＬＳＩレベルでウエル近接効果を考慮に入れたゲートレベルのシミュレーションを実施することが可能になる。【選択図】図１
2007335562.tif 000002
【特許請求の範囲】
【請求項１】
ウエル境界が形成された基板と、前記基板における活性領域上にゲートが設けられたトランジスタとを有する半導体集積回路の設計方法であって、
前記ウエル境界と前記活性領域との距離をパラメータとしてゲートレベルシミュレーションを行うステップを備えている半導体集積回路の設計方法。
【請求項２】
前記ゲートレベルシミュレーションを行うステップは、前記ゲートに入力される信号の立ち上がり時間と、前記ゲートの出力側の負荷容量と、前記ウエル境界と前記活性領域との距離とを用いて遅延ライブラリを作成するステップを含んでいることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記ゲートレベルシミュレーションを行うステップでは、前記活性領域から見て少なくとも１つの方向に配置されたウエル境界について、前記ウエル境界と前記活性領域との距離を用いたモデリングを行うことを特徴とする請求項１または２に記載の半導体集積回路の設計方法。
【請求項４】
前記ウエル境界は前記活性領域から見て複数の方向に存在し、
前記ゲートレベルシミュレーションを行うステップは、前記活性領域から見て各々の方向に配置されたウエル境界について前記ウエル境界と前記活性領域との距離をパラメータとして各ウエル境界からの影響を算出するステップと、前記各ウエル境界からの影響の単純和を、前記複数のウエル境界から前記活性領域が受ける影響として近似するステップとを含んでいることを特徴とする請求項３に記載の半導体集積回路の設計方法。
【請求項５】
前記ウエル境界と前記活性領域との距離は、前記活性領域の中心を基準として求められることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体集積回路の設計方法。
【請求項６】
前記ゲートレベルシミュレーションを行うステップでは、前記トランジスタの飽和ドレイン電流値の変化率をパラメータとして用い、
前記トランジスタの飽和ドレイン電流値の変化率は、前記ウエル境界と前記活性領域との距離に相関することを特徴とする請求項１〜５のうちいずれか１つに記載の半導体集積回路の設計方法。
【請求項７】
前記ゲートレベルシミュレーションを行うステップでは、前記トランジスタのしきい値電圧の変化率をパラメータとして用い、
前記トランジスタのしきい値電圧の変化率は、前記ウエル境界と前記活性領域との距離に相関することを特徴とする請求項１〜６のうちいずれか１つに記載の半導体集積回路の設計方法。
【請求項８】
前記ゲートレベルシミュレーションを行う前に、前記半導体集積回路の接続情報から回路抽出装置を用いて前記ウエル境界と前記活性領域との距離を抽出してネットリストを作成するステップをさらに備え、
前記ネットリストを用いて前記ゲートレベルシミュレーションを行うことを特徴とする請求項１〜７のうちいずれか１つに記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数のＭＩＳトランジスタが集積されてなる半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年、例えば、ＭＩＳ型半導体集積回路などのＬＳＩ分野では、半導体素子パターンの微細化、高集積化、及び半導体素子の動作の高速化が進むにつれ、集積回路に要求される設計仕様が多様で複雑になってきている。ＬＳＩの高性能化、高集積化に伴い、高精度に遅延時間を計算する事が、ＬＳＩの性能を決定するために非常に重要になっている。
【０００３】
一般的にＬＳＩ（Large Scale Integration）は、セルと呼ばれる基本機能単位回路を多数組み合わせることにより構成されている。ＬＳＩの遅延時間は、セルを構成するＭＩＳトランジスタの駆動能力と、セル内トランジスタの寄生容量、寄生抵抗及びセル間を接続する配線の寄生容量、寄生抵抗の大きさにより決まる。ＬＳＩの回路設計を高精度に行うためには、ＣＡＤ（Computer Aided Design）ツールの役割が非常に大きい。セル内の遅延時間は、計算時間がかかるが高精度な回路シミュレーションで見積り、ＬＳＩ全体の遅延時間は、回路シミュレーションに比べると計算精度は落ちるが高速なゲートレベルシミュレーションで見積る。ＬＳＩ全体の遅延時間の計算を回路シミュレーションで行うと計算量が膨大となるため、ゲートレベルシミュレーションを用いて設計に要する期間の短縮を図っている。
【０００４】
ゲートレベルシミュレーションにおいては、遅延ライブラリとネットリストの２つを用いてＬＳＩのブロックレベル（セルが数千個〜数１０万個）の遅延を高速且つ高精度にシミュレーションする。ここで、遅延ライブラリは、設計されたセルを対象として、種々な種類の入力信号の波形の傾きと出力側の負荷容量との組み合わせに対する遅延情報を用いて予め回路シミュレーションすることにより得られる。また、ネットリストは、ＬＳＩのブロックレベルにおいて、セル間を接続する配線の寄生容量および寄生抵抗をマスクレイアウトから回路の抽出装置（Layout Parameter Extraction；以下ＬＰＥと記載する）により抽出される。
【０００５】
図９は、ゲートレベルシミュレーションにおける遅延ライブラリを説明するための図である。同図では、ゲート２００と、ゲート２００の出力部に接続された負荷容量Ｃｌｏａｄ２０３とが想定されている。ゲート２００は例えばインバータである。この場合、ゲートに入力される信号の立ち上がりの時間をＴｓｌｅｗとすると、遅延時間ＴｐｄはＴｓｌｅｗとＣｌｏａｄの関数になる。
【０００６】
ところで、微細化の進展により、モデルパラメータを抽出するために用いる理想的な単体のトランジスタと実際の設計で使用されるセルでのＣＭＯＳタイプのトランジスタとの間に大きな特性差が生じるといった新たな課題も生じている。その１つとしてウエル近接効果によるトランジスタ特性変動が挙げられる。
【０００７】
図１０（ａ）〜（ｄ）は、ウエル近接効果によるトランジスタの特性変動を説明するための図である。図１０（ａ）は、ウエル近接効果を説明するための断面図であり、（ｂ）は、ウエル近接効果を説明するための平面マスク図であり、（ｃ）は、ｎ型ウエル１０５におけるリン（Ｐ）の不純物濃度の変化分を示す図であり、（ｄ）は、ウエル近接効果により増加したＶｔｈの変化分を示す図である。なお、図１０（ｂ）において「ＯＤ」は活性領域を示し、「ＳＣＹ」は活性領域からウエル境界１０６までの距離を示し、「ＧＡ」は、ゲート電極を形成するためのマスクを示し、「Ｗ」はゲート幅を示している。
【０００８】
図１０（ａ）に示すように、ｐ型ウエル１０１が形成された半導体基板にｎ型ウエル１０５を形成する際には、ｐ型ウエル１０１上にレジストマスク１０２を形成した状態で高エネルギーでリン（Ｐ）などのｎ型不純物のイオン注入１０３を行う。このとき、レジストマスク１０２内でｎ型不純物イオンの一部が散乱され、ｎ型ウエル１０５に余分なｎ型不純物イオン１０４が注入される。この結果、ｎ型ウエル１０５上に形成されるトランジスタのしきい値Ｖｔｈが増加する。図１０（ｄ）に示すように、このＶｔｈの増加は、ウエル境界１０６からのトランジスタまでの距離が近い程大きくなるため、この現象がウエル近接効果によるトランジスタの特性変動となる。
【０００９】
ウエル近接効果についての代表的な文献としては、非特許文献１が挙げられる。
【非特許文献１】C. Hu, et al., BSIM4.5.0 model Enhancements, pp. 8, 2005
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、非特許文献１に記載された技術は回路シミュレーションについてのものであり、セルレベルでウエル近接効果を反映させることはできても、ブロックレベルでウエル近接効果を考慮に入れたゲートレベルシミュレーションを行うことはできなかった。これについてもう少し説明する。
【００１１】
図１１は、従来技術の課題を説明するための平面図である。同図において、ＯＤは活性領域を、ＧＡはゲート電極を形成するためのマスクを、ＰＷはｐ型ウエルを、ＮＷはｎ型ウエルを、点線で囲まれた第１のセル１５１、第２のセル１５２、第３のセル１５３、第４のセル１５４、および第５のセル１５５は各々異なったセルを、ＮＭＯＳ１は第４のセル１５４における１つのＮチャネル型ＭＯＳトランジスタをそれぞれ示している。図１１はＬＳＩのセルブロックの一部を示しており、図中の矢印はｎ型ウエルが図外の領域まで広がっていることを示している。
【００１２】
例えば、図１１において第４のセル１５４の内部のみを考慮する場合、ＮＭＯＳ１には１方向のウエル境界（ウエル境界１０６ａ）しか存在しないが、図１１全体、すなわちＬＳＩのブロックレベルでみた場合には、第１のセル１５１と第４のセル１５４の間、第２のセル１５２と第４のセル１５４の間にもウエル境界１０６ｂ、１０６ｃがそれぞれ存在することが分かる。この場合にはＮＭＯＳ１は３方向のウエル境界に囲まれているため、１方向の場合に比較して、散乱による不純物イオンの余分な注入量は多くなり、Ｖｔｈの増加量も大きくなる。しかしながら、従来のゲートレベルシミュレーションでは、ブロックレベルでウエル近接効果を考慮に入れるためのモデルやパラメータが存在しなかった。
【００１３】
本発明の目的は、少なくともブロックレベルでウエル近接効果を考慮したシミュレーションを可能にするゲートレベルシミュレーションを備えた半導体集積回路の設計方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体集積回路の設計方法は、ウエル境界が形成された基板と、前記基板における活性領域上にゲートが設けられたトランジスタとを有する半導体集積回路の設計方法であって、前記ウエル境界と前記活性領域との距離をパラメータとしてゲートレベルシミュレーションを行うステップを備えている。
【００１５】
この方法により、ウエル近接効果によるトランジスタの特性変動を高精度で見積もるゲートレベルシミュレーションを行うことが可能となる。その結果、ＬＳＩレベルやブロックレベルでのシミュレーションの誤差を小さくすることができるので、設計期間の短縮が実現されるとともに、開発コストの増大を防ぐこともできる。
【００１６】
なお、ウエル境界がトランジスタから見て複数の方向に存在する場合には、ゲートレベルシミュレーションを行うステップでは、トランジスタから見て各々の方向に配置されたウエル境界についてウエル境界と活性領域との距離をパラメータとして得られた各ウエル境界からの影響の単純和を、複数のウエル境界からトランジスタが受ける影響として近似することで、トランジスタが複数のウエル境界から受ける影響を容易に算出することが可能になる。
【発明の効果】
【００１７】
本発明の半導体集積回路の設計方法によれば、ウエル境界と活性領域との実効的な距離であるＤｅｆｆ＿ｉを半導体集積回路のレイアウトから抽出し、これを用いてゲートレベルシミュレーションを行う。この方法により、非常に高精度なモデリングが可能になり、ＬＳＩレベルでウエル近接効果を考慮したゲートレベルのシミュレーションを高精度に実施することが可能になる。
【発明を実施するための最良の形態】
【００１８】
（本発明の実施形態）
本発明の実施形態について、以下図面を参照して説明する。
【００１９】
図１は、ウエル近接効果を考慮したゲートレベルの遅延ライブラリを説明するための平面図であり、図２は、ゲートレベルの遅延ライブラリにおいてウエル近接効果を考慮するために設けたパラメータを説明するための平面図である。図１では、ゲート（論理ゲート）１と、ゲート１の出力部に接続された負荷容量（Ｃｌｏａｄ）３とが想定されている。ゲート１は例えばインバータであるが、実際には他の論理ゲートについての遅延ライブラリも作成も行う。図２では、図１１で示すセルブロックのうち第４のセル１５４と同じセル（セル４と称す）およびその周辺のウエル境界を示している。同図において、ＯＤは活性領域を、ＧＡはゲート電極を形成するためのマスクを、ＰＷはｐ型ウエルを、ＮＷはｎ型ウエルを示す。なお、活性領域ＯＤは、半導体基板上に設けられた素子分離領域に囲まれた半導体基板からなる領域である。
【００２０】
図２に示すセル４には、例えばＮチャネル型トランジスタであるＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４と、Ｐチャネル型トランジスタであるＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８とが設けられている。
【００２１】
この場合、ゲートに入力される信号の立ち上がり時間をＴｓｌｅｗとすると、遅延時間ＴｐｄはＴｓｌｅｗとＣｌｏａｄとＤｅｆｆ＿ｉの関数として表せる。ここで、Ｄｅｆｆ＿ｉは、ウエル境界とトランジスタとの実効的な距離を示すウエル近接効果のパラメータであり、トランジスタの個数分定義される。図２に示す例では、Ｄｅｆｆ＿ｉ（ｉ＝１〜８）は、Ｔｒ１〜Ｔｒ８のそれぞれにおける、ウエル境界とトランジスタとの実効的な距離Ｄｅｆｆ＿１、Ｄｅｆｆ＿２、…Ｄｅｆｆ＿８のうちのいずれかであることを示す。
【００２２】
本実施形態のシミュレーション方法の特徴は、ゲートレベルの遅延ライブラリを作成する際にウエル近接効果のパラメータとしてＤｅｆｆ＿ｉを用いることにある。また、ＳＰＩＣＥ等の回路シミュレーションにおけるしきい値（Ｖｔｈ）や飽和ドレイン電流（Ｉｄｓａｔ）などのトランジスタの電気的特性を算出する際にも、ウエル近接効果のパラメータとしてＤｅｆｆ＿ｉを用いることは可能である。得られた遅延ライブラリなどは、例えば記憶装置などに格納しておくことで、シミュレータやコンピュータでの利用が容易になる。そして、これらの遅延ライブラリやトランジスタの電気的特性を表す関数式を用いて遅延時間などのゲートレベルシミュレーションを行う。このゲートレベルシミュレーションは、Ｄｅｆｆ＿ｉを入力できる機能を備えたシミュレータによって行われる。
【００２３】
本実施形態の半導体集積回路の設計方法では、ＣＡＤツールなどに格納された回路接続情報から、レイアウトパラメータ抽出装置（ＬＰＥ）を用いてＤｅｆｆ＿ｉやトランジスタのゲート幅、ゲート長などのパラメータを抽出してネットリストを作成する。その後、上述のようにして得られた遅延ライブラリとこのネットリストとを用いてシミュレータによりゲートレベルシミュレーションが行われる。このように、ウエル近接効果を考慮に入れたパラメータを抽出し、これを用いることで、従来よりも高精度なゲートレベルシミュレーションを実行することが可能となる。
【００２４】
本実施形態の設計方法では、特に、１つの方向に配置されたウエル境界のみならず、前後左右の４方向に配置されたウエル境界がトランジスタ特性に与える影響を考慮に入れてパラメータの設定を行う。ここで、前後左右の４方向に配置されたウエル境界がトランジスタ特性に与える影響は、後で説明するように、各方向に配置されたウエル境界からトランジスタが受ける影響を単純和することで近似的に求められる。なお、ウエル境界とトランジスタとの実効的な距離Ｄｅｆｆ＿ｉとは、評価対象のトランジスタからみて前後左右の４方向に位置するウエル境界からの影響を考慮に入れた場合のウエル境界とトランジスタとの距離のことである。以下、Ｄｅｆｆ＿ｉをレイアウトからどう計算し、Ｄｅｆｆ＿ｉとトランジスタ特性とをどのように結びつけるかに関して具体的な説明を行う。
【００２５】
図３は、ウエル近接効果をゲートレベルシミュレーションに反映させるためのパラメータ抽出と、当該パラメータの検証とに関するフローを示す図である。また、図４（ａ）、（ｂ）は、ウエル近接効果の１方向モデルのパラメータ抽出に用いられるパターンを示すレイアウト図である。
【００２６】
図３に示すように、このパラメータ抽出と、当該パラメータの検証とは、大まかにいって３つのステップからなっている。まず、ステップ１においては、１つの方向に配置されたウエル境界からの影響を表すためのモデルパラメータを抽出する。次に、ステップ２においては、ステップ１で得られた結果を４方向モデルに拡張する。次に、４方向モデルの検証パターンを用いてステップ２で得られたモデルの検証を行う。以下、具体的に各々のステップを説明していく。
【００２７】
上述のステップ１においては、図４に示すようなウエル近接効果の1方向モデルパラメータ抽出パターンでパラメータ抽出を行う。図４（ａ）はいわゆる片チャネルのＮチャネル型ＭＯＳトランジスタであり、このＭＯＳトランジスタから見て上下左右に配置されるウエル境界のそれぞれは、当該ＭＯＳトランジスタからの距離が無限大と見なせる以上の距離を空けて配置されている。図４（ｂ）は、ＣＭＯＳ形状のＮチャネル型ＭＯＳトランジスタを示している。同図において、ＯＤは活性領域を、ＧＡはゲート電極を形成するためのマスクを、ＰＷはｐ型ウエルを、ＮＷはｎ型ウエルを示す。なお、活性領域ＯＤは、半導体基板上に設けられた素子分離領域に囲まれた半導体基板からなる領域である。また、ＳＣＹはトランジスタのゲート幅方向における上方に位置するウエル境界とトランジスタの活性領域ＯＤとの距離を示しており、Ｗはトランジスタのゲート幅を示している。図４（ａ）に示す片チャネルのトランジスタでは、いずれの方向に配置されたウエル境界からの影響もないものと見なせるので、図４（ｂ）に示すＣＭＯＳ形状のトランジスタと片チャネルのトランジスタとの特性差を測定することで、ウエル近接効果の影響を見積もることができる。
【００２８】
ウエル近接効果に伴う不純物濃度の変化によるトランジスタの閾値電圧の変化量ΔＶｔｈは不純物濃度の平方根に比例するが、ここで、ウエル近接効果による不純物濃度増加は、ウエル境界からの距離に反比例することが実験的に分かった。そこで、トランジスタとウエル境界との実効的な距離Ｄｅｆｆを
Deff=SCY+W/2  ・・・（１）
とすると、下式（２）のように記述できる。
【００２９】
ΔVth = Vth（Deff）- Vth（∞）= A1/√Deff + B1  ・・・（２）
ここで、ΔＶｔｈとしては図４（ａ）に示すようなＤｅｆｆが無限大とみなせる単体トランジスタを基準にしており、Ａ１、Ｂ１は定数である。
【００３０】
さらに、ウエル近接効果に伴う不純物濃度の変化によってトランジスタのドレイン電流の飽和電流値Ｉｄｓａｔは変化するが、この飽和電流値Ｉｄｓａｔの変化量ΔＩｄｓａｔは、閾値電圧の変化量ΔＶｔｈの２乗に比例するため、下式（３）のように記述できる。
【００３１】
ΔIdsat = [ Idsat（Deff） - Idsat（∞） ] / Idsat（∞） = A2/Deff + B2  ・・・（３）
ここで、ΔＩｄｓａｔはＤｅｆｆが無限大とみなせる単体トランジスタでのＩｄｓａｔを基準にした場合のドレイン電流の変化率であり、Ａ２、Ｂ２は定数である。
【００３２】
図５（ａ）、（ｂ）は、１方向のウエル近接効果モデリングを行った結果の一例を示すグラフである。図５（ａ）はΔＩｄｓａｔとＤｅｆｆとの関係、図５（ｂ）はΔＶｔｈとＤｅｆｆとの関係を示しており、□はＮチャネル型のＭＯＳトランジスタについての実測値、○はＰチャネル型のＭＯＳトランジスタについての実測値、実線はモデリング結果をそれぞれ示している。図５（ａ）に示すように、ウエル近接効果モデリングの結果、Ｐチャネル型ＭＯＳトランジスタについてはΔＩｄｓａｔの１／Ｄｅｆｆに対する依存性を、ΔＩｄｓａｔが７．５％〜−２．７％の範囲において最大モデリング誤差１．０％の精度でモデリングできていることが分かる。また、Ｎチャネル型ＭＯＳトランジスタについてはΔＩｄｓａｔの１／Ｄｅｆｆに対する依存性を、ΔＩｄｓａｔが−２．１％〜−０．３％の範囲において最大モデリング誤差０．５％の精度でモデリングできていることが分かる。一方、トランジスタのしきい値ΔＶｔｈの１／√Ｄｅｆｆに対する依存性についても図５（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタの両方で高い精度でモデリングできていることが分かる。
【００３３】
次に、ステップ２においては、トランジスタから見て４方向に配置されたウエル境界からの影響を考慮してモデル拡張を行う。図６は、ウエル近接効果の４方向へのモデル拡張を説明した図である。図６において、ＯＤは活性領域を、ＰＷはｐ型ウエルを、ＮＷはｎ型ウエルを、ＧＡはゲート電極を形成するためのマスクを、Ｌはトランジスタのゲート長を、Ｗはトランジスタのゲート幅をそれぞれ示す。なお、活性領域ＯＤは、半導体基板上に設けられた素子分離領域に囲まれた半導体基板からなる領域である。またＳＣＸ１〜ＳＣＸ４はウエル境界とトランジスタとのゲート長（Ｌ）方向の距離を示し、ＳＣＹ１、ＳＣＹ２はウエル境界とトランジスタの活性領域ＯＤとのゲート幅（Ｗ）方向の距離を示す。このとき、ウエル境界とトランジスタとの実効的な距離Ｄｅｆｆは、下式（４）のように記述できる。
【００３４】
1/Deff=Σ（1/Dxi+1/Dyi）  （i=1、２）  ・・・（４）
1/√Deff=Σ（1/√Dxi+1/√Dyi）  （i=1、２）  ・・・（５）
1/Dx1=1/[SCX1*(W1/W)+L/2]+1/[SCX2*(W2/W)+L/2]  ・・・（６）
1/Dx2=1/[SCX3*(W3/W)+L/2]+1/[SCX4*(W4/W)+L/2]  ・・・（７）
Dy1=SCY1+W/2  ・・・（８）
Dy2=SCY2+W/2  ・・・（９）
ここでＤｅｆｆ、√Ｄｅｆｆは、Ｘ方向（ゲート長方向）の実効的なウエル境界とトランジスタとの距離ＤｘとＹ方向（ゲート幅方向）の実効的なウエル境界とトランジスタとの距離Ｄｙの逆数の和の逆数で表現されると仮定している。またＤｘに関しては、異なる複数個の実効的なウエル境界とトランジスタとの距離が各々占める割合を反映して計算している。
【００３５】
次に、ステップ３においては、ウエル近接効果の４方向モデルを、モデル検証パターンを用いて検証する。すなわち、ΔＩｄｓａｔと１／Ｄｅｆｆとの関係、およびΔＶｔｈと１／√Ｄｅｆｆとの関係について、モデリング結果とデバイスの実測結果とを比較し、近接効果モデリングの精度を評価する。
【００３６】
図７は、４方向のウエル近接効果モデリングの検証パターンを示す図である。同図において、ＯＤは活性領域を、ＰＷはｐ型ウエルを、ＮＷはｎ型ウエルを、ＧＡはゲート電極を形成するためのマスクを、Ｌはトランジスタのゲート長を、Ｗはトランジスタのゲート幅をそれぞれ示す。なお、活性領域ＯＤは、半導体基板上に設けられた素子分離領域に囲まれた半導体基板からなる領域である。またＳＣＸ１、ＳＣＸ３はウエル境界とトランジスタの活性領域ＯＤとのゲート長（Ｌ）方向の距離を示し、ＳＣＹ１、ＳＣＹ２はウエル境界とトランジスタの活性領域ＯＤとのゲート幅（Ｗ）方向の距離を示す。なお、図７はＰチャネル型ＭＯＳトランジスタを評価するためのパターンで、Ｎチャネル型ＭＯＳトランジスタを評価する場合にはＮＷとＰＷが逆になる。
【００３７】
この場合のウエル境界とトランジスタとの実効的な距離Ｄｅｆｆは、式（４）〜式（９）をもとにして、下式（１０）、（１１）のように記述できる。
【００３８】
1/Deff = 1/Dx1 + 1/Dx3 + 1/Dy1 + 1/Dy2  ・・・（１０）
1/√Deff = 1/√Dx1 + 1/√Dx3 + 1/√Dy1 + 1/√Dy2  ・・・（１１）
Dx1=SCX1+L/2  ・・・（１２）
Dx3=SCX3+L/2  ・・・（１３）
Dy1=SCY1+W/2  ・・・（１４）
Dy2=SCY2+W/2  ・・・（１５）
図８（ａ）、（ｂ）は、４方向のウエル近接効果モデリングを行った結果の一例を示すグラフである。図８（ａ）は、図７（ａ）に示すようなトランジスタにおいて、ΔＩｄｓａｔとＤｅｆｆとfの関係を示しており、図８（ｂ）は、同じトランジスタにおいて、ΔＶｔｈと／√Ｄｅｆｆとの関係を示している。これらの図中において、□はＮチャネル型ＭＯＳトランジスタについての実測値、○はＰチャネル型ＭＯＳトランジスタについての実測値、実線はモデリング結果をそれぞれ示している。
【００３９】
図８（ａ）、（ｂ）から、ΔＩｄｓａｔ、ΔＶｔｈともに４方向のウエル近接効果モデリングの結果と実測値とはよく一致しており、１方向のウエル近接効果モデルと同程度の精度でウエル近接効果のモデリングができていることが確認できた。ここから、Ｘ方向（ゲート長方向）におけるウエル近接効果とＹ方向（ゲート幅方向）における近接効果とは同等の重みをもっていることが分かり、４方向のウエル近接効果モデリングを行う際には、各方向に配置されたウエル境界からの影響を単純和することで上下左右の４方向に配置されたウエル境界からの影響をほぼ近似することが可能であることが分かる。このように、トランジスタから見て複数の方向に配置されたウエル境界がある場合、これらのウエル境界からの影響を単純和すればこれらのウエル境界からトランジスタが受ける影響を近似することができる。
【００４０】
以上のように、本実施形態の方法によれば、ウエル近接効果のモデルパラメータとしてウエル境界とトランジスタとの実効的な距離（Ｄｅｆｆ）を導入することで、トランジスタ特性を高精度に見積もることが可能となる。この方法をゲートレベルシミュレーションに適用することにより、計算速度を殆ど落とすことなくブロックレベルあるいはＬＳＩレベルでのシミュレーションを高精度に行うことができる。このため、本実施形態の設計方法を用いれば、ＬＳＩレベルやブロックレベルでのシミュレーション誤差を小さくすることができ、設計期間の短縮を実現し、且つ設計変更による開発コストの増大を防ぐことが可能となる。
【００４１】
なお、上述の方法は、ゲートレベルシミュレーションだけでなく、ＳＰＩＣＥを用いた階層的なシミュレーションにも適用することができる。この際には、回路の接続情報をもとに、セルレベルでＬＰＥを用いたパラメータ抽出によってネットリストを作成し、その上位のブロックレベルのネットリストとしては、先に得られたセルレベルのネットリストをサブサーキットとして利用すればよい。
【００４２】
なお、式（１）では、トランジスタの活性領域（ＯＤ）のうちゲート幅方向の中央部を基準としてトランジスタとウエル境界との実効的な距離をとる例を示しているが、トランジスタの任意の部分からウエル境界までの距離を用いてもよい。また、４方向のウエル近接効果モデリングにおいても、Ｄｘ１、Ｄｘ３を設定する際に必ずしもトランジスタのゲート長方向の中心を基準とする必要はなく、Ｄｙ１、Ｄｙ２を設定する際に必ずしもトランジスタのゲート幅方向の中心を基準とする必要はない。
【産業上の利用可能性】
【００４３】
以上で説明した通り、本発明のシミュレーション方法は、半導体集積回路の設計に広く用いることができる。
【図面の簡単な説明】
【００４４】
【図１】ウエル近接効果を考慮したゲートレベルの遅延ライブラリを説明するための平面図である。
【図２】ゲートレベルの遅延ライブラリにおいてウエル近接効果を考慮するために設けたパラメータを説明するための平面図である。
【図３】ウエル近接効果をゲートレベルシミュレーションに反映させるためのパラメータ抽出と、当該パラメータの検証とに関するフローを示す図である。
【図４】（ａ）、（ｂ）は、ウエル近接効果の１方向モデルのパラメータ抽出に用いられるパターンを示すレイアウト図である。
【図５】（ａ）、（ｂ）は、１方向のウエル近接効果モデリングを行った結果の一例を示すグラフである。
【図６】ウエル近接効果の４方向へのモデル拡張を説明した図である。
【図７】４方向のウエル近接効果モデリングの検証パターンを示す図である。
【図８】（ａ）、（ｂ）は、４方向のウエル近接効果モデリングを行った結果の一例を示すグラフである。
【図９】ゲートレベルシミュレーションにおける遅延ライブラリを説明するための図である。
【図１０】（ａ）〜（ｄ）は、ウエル近接効果によるトランジスタの特性変動を説明するための図である。
【図１１】従来技術の課題を説明するための平面図である。
【符号の説明】
【００４５】
１      ゲート
３      負荷容量
ＯＤ    活性領域
ＰＷ    ｐ型ウエル
ＮＷ    ｎ型ウエル
ＧＡ    ゲート電極を形成するためのマスク
ＳＣＹ  ウエル境界とトランジスタとのゲート幅方向の距離
Ｌ      ゲート長
Ｗ      ゲート幅
Ｄｅｆｆ＿ｉ（ｉ＝１〜８）  ウエル境界とトランジスタ
ＳＣＸ１〜ＳＣＸ３  ウエル境界とトランジスタとのゲート長方向の距離
ＳＣＹ１〜ＳＣＹ２  ウエル境界とトランジスタとのゲート幅方向の距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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