(57)【要約】【課題】  シリコン基板の裏面部にアルミスパイクが発達しづらい半導体装置を提供すること。【解決手段】  はんだを介して回路基板と接合するために、シリコン基板３０の裏面から順に、第１導電層２８と、第２導電層２６と、第３導電層２４を有する裏面電極２０を備えている縦型のＩＧＢＴである。第１導電層２８は、アルミニウムとシリコンを含んでいる。第２導電層２６は、チタンを含んでいる。第３導電層２４は、ニッケルを含んでいる。第１導電層２８の厚みは、600nm以上であることを特徴としている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
はんだを介して回路基板と接合するために、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている縦型の半導体装置であり、
第１導電層は、アルミニウムとシリコンを含んでおり、
第２導電層は、チタンを含んでおり、
第３導電層は、ニッケルを含んでおり、
前記第１導電層の厚みは、600nm以上であることを特徴とする半導体装置。
【請求項２】
はんだを介して回路基板に接合されるときの熱処理温度が、400℃以下であることを特徴とする請求項１の半導体装置。
【請求項３】
はんだを介して回路基板と接合するために、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている縦型の半導体装置であり、
第１導電層は、アルミニウムとシリコンを含んでおり、
第２導電層は、チタンを含んでおり、
第３導電層は、ニッケルを含んでおり、
前記第１導電層のシリコンの質量濃度は、第１導電層の厚み方向に変化しており、極小値の領域からシリコン基板の裏面まで距離が50nm以上であることを特徴とする半導体装置。
【請求項４】
前記第１導電層の厚みは、600nm以上であることを特徴とする請求項３の半導体装置。
【請求項５】
はんだを介して回路基板に接合されるときの熱処理温度が、400℃以下であることを特徴とする請求項４の半導体装置。
【請求項６】
はんだを介して回路基板と接合するために、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている縦型の半導体装置であり、
第１導電層は、アルミニウムとシリコンを含んでおり、
第２導電層は、チタンを含んでおり、
第３導電層は、ニッケルを含んでおり、
前記第１導電層のうちシリコン基板から25nmの範囲のシリコンの質量濃度は、はんだを介して回路基板に接合されるときの熱処理の前後において、実質的に低下していないことを特徴とする半導体装置。
【請求項７】
前記第１導電層の厚みは、600nm以上であることを特徴とする請求項６の半導体装置。
【請求項８】
はんだを介して回路基板に接合されるときの熱処理温度が、400℃以下であることを特徴とする請求項７の半導体装置。
【請求項９】
前記第１導電層のシリコンの質量濃度は、第１導電層の厚み方向に変化しており、極小値の領域からシリコン基板の裏面まで距離が50nm以上であることを特徴とする請求項６〜８のいずれかの半導体装置。
【請求項１０】
はんだを介して回路基板と接合するために、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている縦型の半導体装置であり、
第１導電層は、アルミニウムとシリコンを含んでおり、
第２導電層は、チタンを含んでおり、
第３導電層は、ニッケルを含んでおり、
前記第１導電層は、スパッタ装置を用いた逆スパッタ法によってシリコン基板の裏面がエッチングされた後に、そのスパッタ装置を真空状態に維持したままスパッタ法によって形成されていることを特徴とする半導体装置。
【請求項１１】
はんだを介して回路基板に接合されるときの熱処理温度が、400℃以下であることを特徴とする請求項１０の半導体装置。
【請求項１２】
シリコン基板の裏面部にｐ型の不純物を含むコレクタ領域が形成されていることを特徴とする請求項１〜１１のいずれかの半導体装置。
【請求項１３】
はんだを介して回路基板と接合するために、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている縦型の半導体装置を製造する方法であり、
スパッタ装置を用いた逆スパッタ法によってシリコン基板の裏面をエッチングする第１工程と、
第１工程を実施した後に、そのスパッタ装置を真空状態に維持したまま、スパッタ法を利用して、シリコン基板の裏面からアルミニウムとシリコンを含む第１導電層を形成する第２工程と、
スパッタ法を利用して、その第１導電層上からチタンを含む第２導電層を形成する第３工程と、
スパッタ法を利用して、その第２導電層上からニッケルを含む第３導電層を形成する第４工程と、
所定の熱処理温度において、シリコン基板の裏面電極と回路基板を、はんだを介して接合する第５工程と、を備えている製造方法。
【請求項１４】
前記第５工程では、熱処理温度を400℃以下に設定することを特徴とする請求項１３の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、はんだを介して回路基板に接合するために、シリコン基板の裏面に複数の導電層を有する裏面電極を備えている縦型の半導体装置に関する。ここでいう縦型の半導体装置とは、一対の主電極が、シリコン基板の表面と裏面に分かれて形成されているものをいう。
【背景技術】
【０００２】
半導体装置は、複数の半導体領域が作り込まれているシリコン基板を備えている。その半導体領域は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ダイオード等の半導体装置の種類に応じて、各々の形状、位置関係及び不純物濃度等が作り分けられる。縦型の半導体装置はさらに、シリコン基板の裏面に裏面電極を備えている。その裏面電極は、はんだを介して回路基板に接合するために、複数の導電層を備えていることが多い。
【０００３】
特許文献１には、複数の導電層を有するコレクタ電極（裏面電極の一例）が開示されている。コレクタ電極は、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を備えている。第１導電層は、アルミニウムを含んでいる。第２導電層は、チタンを含んでいる。第３導電層は、ニッケルを含んでいる。第１導電層は、シリコン基板の裏面部に形成されているコレクタ領域とのコンタクト性を改善するために用いられる。第２導電層は、第１導電層と第３導電層の接着性を改善するとともに、第３導電層のニッケルが第１導電層に侵入することを防止するために用いられる。第３導電層は、はんだとの接着性を改善するために用いられる。
【０００４】
この種の半導体装置では、半導体装置と回路基板を接合するときに、はんだを溶融するための熱がコレクタ電極に加わる。はんだを溶融するときの熱処理温度は、先に形成されている表面構造（アルミニウムの表面電極やパッシベーション膜など）に影響を与えないように、約200〜450℃に設定されることが多い。この範囲の熱付加がコレクタ電極に加わったとしても、シリコン基板の裏面部のシリコンの一部が、第１導電層に拡散することが知られている。この拡散によって、シリコン基板の裏面部には、多量の窪み（以下、アルミスパイクという）が発生してしまう。
【０００５】
【特許文献１】特開平１０−１６３４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アルミスパイクの発生を抑えるために、第１導電層に予めシリコンを導入しておくことが考えられる。第１導電層に予めシリコンを導入することによって、アルミスパイクの発生を抑えることができる。本発明者らは、アルミスパイクの発生をさらに抑えるために、この種の裏面電極に関して詳細な検討を行った。その結果、本発明者らは、第１導電層と第２導電層の界面近傍に、シリコンが高濃度に分布していることを見出した。この局所的な分布は、第１導電層に含まれるシリコンが、第２導電層のチタンと結合するためであると推測される。第１導電層に含まれるシリコンの一部が、第２導電層との界面まで移動し、第２導電層のチタンと強固に結合していると考えられる。このため、第１導電層に含まれるシリコンの移動によって、第１導電層のうちシリコン基板と接する側のシリコン濃度が減少してしまう。シリコン基板の裏面にアルミスパイクが発生する現象は、第１導電層のうちシリコン基板と接する側のシリコン濃度が低いために、シリコン基板の裏面部のシリコンの一部が、第１導電層に移動することが一つの原因だと推測される。
本発明者らはまた、シリコン基板の裏面に形成されている自然酸化膜にも着目した。現状の製造工程によって得られるシリコン基板の裏面には、自然酸化膜が形成されている。この自然酸化膜の厚みは不均一であり、この不均一部が起点となって、アルミスパイクが発生していることも一つの原因だと推測される。
本発明者らは、上記の新たな知見に基づいて、本発明を創作することに成功したのである。本発明は、シリコン基板の裏面部にアルミスパイクが発達しづらい半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、アルミスパイクが発達しづらい複数の半導体装置を提供する。いずれの半導体装置も、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている。本発明の半導体装置はさらに、その第１導電層がアルミニウムとシリコンを含んでいる。この構成は、従来から知られていない特別な技術的特徴を有している。本発明は、このような特別な技術的特徴を有している半導体装置において、更なる対策を講じる。これにより、本発明は、シリコン基板の裏面部にアルミスパイクが発達しづらい半導体装置を提供することに成功したのである。
【０００８】
本発明は、はんだを介して回路基板と接合するために、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている縦型の半導体装置に具現化することができる。
本発明の第１の半導体装置は、第１導電層がアルミニウムとシリコンを含んでいる。第２導電層は、チタンを含んでいる。第３導電層は、ニッケルを含んでいる。本発明の第１の半導体装置では、第１導電層の厚みが600nm以上であることを特徴としている。
第１導電層の厚みが600nm以上に調整されていると、はんだを溶融するときの熱負荷が裏面電極に加わったときに、第１導電層のうち第２導電層と接する側のシリコンの一部が第１導電層と第２導電層の界面に移動したとしても、第１導電層のうちシリコン基板と接する側のシリコンは、ほとんど移動することがない。このため、第１導電層のうちシリコン基板と接する側のシリコン濃度は、熱負荷が裏面電極に加わった前後において濃く維持されている。第１の半導体装置では、シリコン基板の裏面部にアルミスパイクが発達する現象が抑制される。
【０００９】
第１導電層の厚みが600nm以上の場合、はんだを介して回路基板に接合されるときの熱処理温度が、400℃以下であることが好ましい。
熱処理温度が上記の温度範囲にあると、アルミスパイクが発生しないことが確認されている。
【００１０】
本発明の第２の半導体装置もまた、第１導電層がアルミニウムとシリコンを含んでいる。第２導電層は、チタンを含んでいる。第３導電層は、ニッケルを含んでいる。本発明の第２の半導体装置では、第１導電層のシリコンの質量濃度が、第１導電層の厚み方向に変化しており、極小値の領域からシリコン基板の裏面までの距離が50nm以上であることを特徴としている。
本発明の第２の半導体装置は、はんだを溶融するときの熱負荷が裏面電極に加わった後の状態を表している。熱負荷が裏面電極に加わった後では、第１導電層のシリコンの質量濃度が厚み方向に変化する。変化したシリコンの質量濃度が、上記の状態を有していると、アルミスパイクが発達する現象が抑えられていると評価できる。即ち、第２の半導体装置によると、極小値の領域からシリコン基板の裏面までの距離が50nm以上あるので、シリコン基板から第１導電層内に向けてシリコンが拡散してくる現象が抑えられたものと評価できる。第２の半導体装置では、シリコン基板の裏面部にアルミスパイクが発達する現象が抑制されている。
【００１１】
本発明の第３の半導体装置もまた、第１導電層がアルミニウムとシリコンを含んでいる。第２導電層は、チタンを含んでいる。第３導電層は、ニッケルを含んでいる。本発明の第３の半導体装置では、第１導電層のうちシリコン基板から25nmの範囲のシリコンの質量濃度が、はんだを介して回路基板に接合されるときの熱処理の前後において、実質的に低下していないことを特徴としている。
ここで、「実質的に低下していない」とは、変動率が25％以下のことをいう。
第１導電層のうち上記範囲のシリコンの質量濃度が低下しないでシリコンの質量濃度が高く維持されていると、シリコン基板から第１導電層にシリコンが移動する現象が抑えられる。したがって、第３の半導体装置では、シリコン基板の裏面部にアルミスパイクが発達する現象が抑制されている。
【００１２】
本発明の第４の半導体装置もまた、第１導電層がアルミニウムとシリコンを含んでいる。第２導電層は、チタンを含んでいる。第３導電層は、ニッケルを含んでいる。本発明の第４の半導体装置では、第１導電層が、スパッタ装置を用いた逆スパッタ法によってシリコン基板の裏面がエッチングされた後に、そのスパッタ装置を真空状態に維持したままスパッタ法によって形成されていることを特徴としている。
第４の半導体装置では、逆スパッタ法によってシリコン基板の裏面がエッチングされ、自然酸化膜が除去されている。シリコン基板の裏面が平滑に加工されている。さらに、そのスパッタ装置を真空状態に維持したまま、第１導電層をシリコン基板の裏面から形成している。したがって、シリコン基板では、その裏面から自然酸化膜が除去された後に、大気中に曝されることなく、その裏面から第１導電層が形成されている。このため、シリコン基板の裏面には、自然酸化膜が形成されていない。シリコン基板の裏面が平滑な状態であると、アルミスパイクの起点となる箇所の数が少なくなっているので、シリコン基板の裏面部にアルミスパイクが発達する現象が抑制される。
【００１３】
本発明の第１〜第４のいずれかの半導体装置において、シリコン基板の裏面部にｐ型の不純物を含むコレクタ領域が形成されていることが好ましい。
この場合の半導体装置は、ＩＧＢＴを構成している。ＩＧＢＴでは、コレクタ領域にアルミスパイクが形成されてしまうと、ＩＧＢＴの特性が著しく悪化する。したがって、本発明は、ＩＧＢＴの特性を安定化させるのに、極めて有用である。
【００１４】
本発明は、上記の第４の半導体装置を製造するのに好適な製造方法も提供する。本発明は、はんだを介して回路基板と接合するために、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を有する裏面電極を備えている縦型の半導体装置を製造する方法に関する。本発明の製造方法は、スパッタ装置を用いた逆スパッタ法によってシリコン基板の裏面をエッチングする第１工程を備えている。本発明の製造方法は、第１工程を実施した後に、そのスパッタ装置を真空状態に維持したまま、スパッタ法を利用して、シリコン基板の裏面からアルミニウムとシリコンを含む第１導電層を形成する第２工程を備えている。本発明の製造方法は、スパッタ法を利用して、その第１導電層上からチタンを含む第２導電層を形成する第３工程を備えている。本発明の製造方法はさらに、スパッタ法を利用して、その第２導電層上からニッケルを含む第３導電層を形成する第４工程を備えている。本発明の製造方法はさらに、所定の熱処理温度において、半導体基板の裏面電極と回路基板を、はんだを介して接合する第５工程を備えている。
本発明の製造方法では、第２工程を実施するのに先立って、シリコン基板の裏面をエッチングする第１工程を実施する。このため、シリコン基板の裏面がエッチングされ、自然酸化膜が除去されており、シリコン基板の裏面が平滑な状態になっている。第１工程と第２工程は、同一のスパッタ装置を利用するので、この工程間でシリコン基板が大気に曝されることがない。したがって、第２工程では、自然酸化膜が形成されていないシリコン基板の裏面から第１導電層を形成することができる。本発明の製造方法によって得られる半導体装置は、シリコン基板の裏面において、アルミスパイクの起点となる箇所の数が少なくなっており、アルミスパイクが発達する現象が抑制されている。
【００１５】
本発明の製造方法の第２工程では、第１導電層の厚みを600nm以上に形成することが好ましい。さらに、本発明の製造方法の第５工程では、熱処理温度を400℃以下に設定することが好ましい。
上記の製造方法によって得られる第１導電層は、従来の構造に比して、厚みが極めて大きい。このため、第５工程において熱処理が実施されたときに、第１導電層のうち第２導電層と接する側のシリコンの一部は、第１導電層と第２導電層の界面に移動するものの、第１導電層のうちシリコン基板と接する側のシリコンは、ほとんど移動することがない。このため、上記の製造方法によって得られる半導体装置では、第１導電層のうちシリコン基板と接する側のシリコン濃度は濃く維持され、シリコン基板の裏面部にアルミスパイクが発達する現象が抑制される。さらに、第５工程の熱処理温度を上記の範囲に設定することによって、上記の現象を確実に得ることができ、アルミスパイクを実質的に発生させないことができる。
【発明の効果】
【００１６】
本発明の半導体装置では、シリコン基板の裏面部にアルミスパイクが発達しづらい。本発明は、その種の半導体装置を製造する方法も提供する。
【発明を実施するための最良の形態】
【００１７】
本発明の特徴を列記する。
（第１形態）  本発明の半導体装置には、ＩＧＢＴ、ＭＯＳＦＥＴ、ダイオード等が含まれる。
【実施例】
【００１８】
図面を参照して以下に実施例を詳細に説明する。
（第１実施例）
図１に、半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、パンチスルー型（ＰＴ）のＩＧＢＴである。なお、図１において、繰返しの構造に関しては、図示の明瞭化のために符号を省略する。
【００１９】
半導体装置１０は、シリコン基板３０の裏面にコレクタ電極２０（裏面電極の一例）を備えている。コレクタ電極２０は、シリコン基板３０の裏面から順に、第１導電層２８と、第２導電層２６と、第３導電層２４を備えている。第２導電層２６は、第１導電層２８と第３導電層２４を隔てている。第３導電層２４は、金（Ａｕ）を含む被覆層２２で被覆されている。
【００２０】
第１導電層２８は、アルミニウムとシリコンを含んでいる。第１導電層２８の厚み２８ａは、600nm以上に調整されている。第２導電層２６は、チタンを含んでいる。第２導電層２６の厚みは、概ね200nmに調整されている。第３導電層２４は、ニッケルを含んでいる。第３導電層２２の厚みは、概ね700nmに調整されている。被覆層２２の厚みは、概ね100nmに調整されている。
第１導電層２８は、コレクタ領域３２とのコンタクト性を改善するために用いられる。第２導電層２６は、第１導電層２８と第３導電層２４の接着性を改善するとともに、第３導電層２４のニッケルが第１導電層２８に侵入することを防止するために用いられる。第３導電層２４は、はんだとの接着性を改善するために用いられる。被覆層２２は、はんだとの濡れ性を改善するために用いられる。
【００２１】
半導体装置１０は、シリコン基板３０に形成されている複数の半導体領域によって構成されている。シリコン基板３０の裏面部には、ｐ型の不純物（典型的にはボロン）を高濃度に含むコレクタ領域３２が形成されている。コレクタ領域３２は、シリコン基板３０の裏面からイオン注入を実施して形成される。コレクタ領域３２の不純物濃度及び厚み３２ａは、オン状態において供給される正孔量が少なくなるように調整されているのが好ましい。
【００２２】
コレクタ領域３２上には、ｎ型の不純物（典型的にはリン）を高濃度に含むバッファ領域３４が形成されている。バッファ領域３４は、シリコン基板３０の裏面からイオン注入を実施して形成される。バッファ領域３４は、半導体装置１０がオフしたときに、ボディ領域３８とドリフト領域３６のｐｎ界面から伸展してくる空乏層が伸びるのを停止させ、空乏層がコレクタ領域３２に達するのを防止する。
【００２３】
バッファ領域３４上には、ｎ型の不純物（典型的にはリン）を低濃度に含むドリフト領域３６が形成されている。ドリフト領域３６の厚みは、半導体装置１０に要求される耐圧に応じて調整される。
【００２４】
ドリフト領域３８上には、ｐ型の不純物（典型的にはボロン）を含むボディ領域３８が形成されている。ボディ領域３８は、シリコン基板３０の表面からイオン注入を実施して形成される。
【００２５】
ボディ領域３８の表面部には、ｎ型の不純物（典型的にはリン）を高濃度に含むエミッタ領域４２が選択的に形成されている。エミッタ領域４２は、シリコン基板３０の表面からイオン注入を実施して形成される。エミッタ領域４２は、ボディ領域３８によってドリフト領域３６から隔てられている。
【００２６】
半導体装置１０は、トレンチゲート電極４６を備えている。トレンチゲート電極４６は、ボディ領域３８の表面からドリフト領域３６にまで達している。トレンチゲート電極４６は、エミッタ領域４２とドリフト領域３６を隔てているボディ領域３８に、ゲート絶縁膜４４を介して対向している。トレンチゲート電極４６には、金属が用いられている。ゲート絶縁膜４４には、酸化シリコンが用いられている。
【００２７】
ボディ領域３８上には、アルミニウムを含むエミッタ電極５２が形成されている。エミッタ電極５２は、ボディ領域３８及びエミッタ領域４２に電気的に接続されている。エミッタ電極５２とトレンチゲート電極４６は、層間絶縁膜４８によって隔てられている。
【００２８】
半導体装置１０は、図２に示す手順で作製され、回路基板上に実装される。
まず、シリコン基板３０内に各種の半導体領域を作り込む工程を実施する。次に、エミッタ電極５２、層間絶縁膜４８、ポリイミドのパッシベーション膜等の表面構造をシリコン基板３０上に形成する工程を実施する。次に、シリコン基板３０の裏面に、コレクタ電極２０を形成する工程を実施する。次に、シリコン基板３０をダイシングし、複数の半導体装置１０に切り分ける。この後に、チップテストを実施し、半導体装置１０の良否を判定する。チップテストに合格した半導体装置１０は、はんだを介して回路基板に接合される（はんだリフロー）。はんだを溶融するときの熱処理温度は、約200〜450℃に設定される。この熱処理の条件は、アルミニウムのエミッタ電極５２や、ポリイミドのパッシベーション膜に熱負荷の影響を与えない程度に設定されている。最後に、実装後の半導体装置１０を組立評価し、正常に動作するかを検査する。
【００２９】
前記したように、はんだリフローの工程では、はんだを溶融するための熱処理が実施される。この熱負荷は、コレクタ電極２０に加わる。
図３に、熱処理前後において、第１導電層２８の厚み方向（深さ方向ともいえる）におけるシリコン質量濃度の変動を示す。破線が熱処理前のシリコン質量濃度分布であり、実線が熱処理後のシリコン質量濃度分布である。
ここで、図３の二点破線は、第１導電層２８の厚みが薄い比較例の熱処理後のシリコン質量濃度を示している。比較例では、破線１２１が第１導電層２８と第２導電層２６の界面を示す。比較例によると、熱処理後において、第１導電層２８に含まれるシリコンが第２導電層２６との界面１２１まで移動し、第２導電層２６との界面１２１で局所的に分布していることが分かる。このため、第１導電層２８に含まれるシリコンの移動によって、第１導電層２８のうちシリコン基板３０側のシリコン質量濃度が減少してしまう。第１導電層２８のシリコン質量濃度が減少すると、その減少分を補うために、シリコン基板３０の裏面部のシリコンの一部が、第１導電層２８に拡散する。この拡散が、アルミスパイクを発達させる。アルミスパイクの高さは、0.2〜0.8μｍにまで達することもある。特に、シリコン基板３０から25nmの範囲のシリコンの質量濃度が減少すると、シリコン基板３０の裏面部からのシリコンの拡散が生じ得る。なかでも、シリコン基板３０から25nmの範囲のシリコンの質量濃度が0.25[wt %]以下まで減少すると、シリコン基板３０の裏面部からのシリコンの拡散が活発化し、アルミスパイクの発達が顕著になってくる。
薄板構造のＩＧＢＴの場合、アルミスパイクの発生は大きな問題になる。スイッチング時の損失を低減するためには、コレクタ領域３２の厚み３２ａを１μｍよりも薄く調整することが望ましい。しかしながら、このような薄いコレクタ領域３２の場合、アルミスパイクがコレクタ領域３２を貫通してバッファ領域３４にまで達し、コレクタ電極２０とバッファ領域３４が短絡する。コレクタ電極２０とバッファ領域３４が短絡すると、半導体装置の耐圧は急激に悪化してしまう。このため、薄板構造のＩＧＢＴの場合、アルミスパイクの発生に対して対策を講じることは、極めて有用なことである。
【００３０】
本実施例の半導体装置１０では、第１導電層２８の厚みが大きく調整されている。この場合でも、熱負荷がコレクタ電極２０に加わると、第１導電層２８のうち第２導電層２６側のシリコンの一部は、第１導電層２８と第２導電層２６の界面２１に移動する。第１導電層２８のうち第２導電層２６側の領域の一部では、シリコン質量濃度が減少している。このシリコン質量濃度が極小値となる領域２８ｂでは、シリコン質量濃度が0.25[wt %]よりも小さくなっている。しかしながら、第１導電層２８のうちシリコン基板３０側のシリコン濃度は、ほとんど変化していないことが分かる。本実施例の半導体装置１０では、第１導電層２８のうちシリコン基板３０から25nmの範囲のシリコンの質量濃度は、熱処理前後においてほとんど変化していない。このため、本実施例の半導体装置１０では、第１導電層２８のうちシリコン基板３０側のシリコン濃度は、熱処理前後において濃く維持されている。別の評価をすると、シリコンの質量濃度が極小値の領域２８ｂからシリコン基板３０の裏面までの距離が50nm以上である。このため、第１導電層２８のうちシリコン基板３０側のシリコン濃度は、熱処理前後において濃く維持されている。これにより、シリコン基板３０の裏面部のシリコンが、第１導電層２８に拡散する現象は抑えられる。半導体装置１０では、シリコン基板３０の裏面部にアルミスパイクが発達する現象が抑制されている。
【００３１】
次に、第１導電層２８の厚みとはんだを溶融するときの熱処理の条件をパラメータにし、アルミスパイクの発生に関して検討した。図４〜図６に、シリコン基板３０の裏面の写真を示す。なお、図４〜図６の写真の縮尺は等しい。
図４に、熱処理温度を375℃、10分×2の条件にした場合の結果を示す。第１導電層２８の厚みが200nm、400nmでは、アルミスパイク２９が発生した。しかしながら、第１導電層２８の厚みが400nmの方が、アルミスパイク２９の個数が減少していることが確認された。第１導電層２８の厚みが600nm以上になると、アルミスパイクが発生していないことが確認された。
図５に、熱処理温度を400℃、10分×2の条件にした場合の結果を示す。第１導電層２８の厚みが200nm、400nm、600nm、800nmでは、アルミスパイク２９が発生した。しかしながら、第１導電層２８の厚みを大きくするほど、アルミスパイク２９の個数が減少していることが確認された。第１導電層２８の厚みが1000nm以上になると、アルミスパイク２９が発生していないことが確認された。
図６に、熱処理温度を425℃、10分×2の条件にした場合の結果を示す。検討した範囲の第１導電層２８の厚みでは、アルミスパイク２９を完全に除去することができなかった。しかしながら、第１導電層２８の厚みを大きくするほど、アルミスパイクの個数が減少していることが確認された。
これらの結果から、第１導電層２８の厚みを大きくすると、アルミスパイクの発生を抑える効果があることが確認された。
【００３２】
（第２実施例）
第２実施例の半導体装置は、図１に示す第１実施例の半導体装置１０と実質的に同一の構造を備えている。したがって、以下で説明する図面では、第１実施例と同一の符号を付し、その説明を省略する。ただし、第１導電層２８は、第１実施例と異なり、その厚みに関して特に制限がない。しかしながら、第１導電層２８の厚みが600nm以上に調整されていると、第１実施例の技術と本実施例の技術が組合さることによって、アルミスパイクの発達を抑制する効果を相乗的に得ることができるので好ましい。第２実施例の半導体装置は、その製造方法に特徴を有する。図７及び図８を参照にして、第２実施例の半導体装置の製造方法を説明する。
【００３３】
まず、図７に示すように、ｎ型の不純物を低濃度に含むシリコン基板３０を準備し、そのシリコン基板３０に各種の構造を作り込む。シリコン基板３０には、Ｒａｗウェハが用いられる。
具体的には、次の工程を備えている。まず、イオン注入技術を利用して、シリコン基板３０の表面部にボロンを導入し、ボディ領域３８を形成する。シリコン基板３０のうちボディ領域３８以外の領域は、ドリフト領域３６になる。次に、イオン注入技術を利用して、ボディ領域３８の表面部に、リンを選択的に導入し、エミッタ領域４２を形成する。次に、リソグラフィー技術及びエッチング技術を利用して、ボディ領域３８を貫通してドリフト領域３６まで達するトレンチを形成する。次に、ＣＶＤ(Chemical Vapor Deposition)法を利用して、シリコン基板３０の表面及びトレンチの内壁に酸化シリコン膜を被覆する。さらに、ＣＶＤ法を利用して、酸化シリコン膜上に金属膜を形成し、トレンチ内に金属膜を充填する。次に、リソグラフィー技術及びエッチング技術を利用して、トレンチ内に形成されている酸化シリコン膜と金属膜を残すように、シリコン基板３０の表面に形成されている酸化シリコン膜と金属膜を除去する。これにより、トレンチ内には、ゲート酸化膜４４とトレンチゲート電極４６が形成される。次に、シリコン基板３０上に、層間絶縁膜４８とエミッタ電極５２を形成する。これらの工程を経て、シリコン基板３０の表面部に各種の構造を作り込むことができる。
【００３４】
次に、シリコン基板３０の裏面から研磨し、シリコン基板３０の厚みを調整する。例えば、半導体装置１０の耐圧に1200Ｖを要求する場合は、シリコン基板３０の厚みを150μｍ程度に調整する。
次に、イオン注入技術を利用して、シリコン基板３０の裏面部に、バッファ領域３４とコレクタ領域３２を形成する。加速電圧に応じて、ボロンとリンの導入深さを調整する。その後に、アニール法を利用して、導入されたリン及びボロンを活性化させ、バッファ領域３４とコレクタ領域３２を形成する。バッファ領域３４は、概ね0.4μｍの厚みで形成される。コレクタ領域３２は、概ね0.3μｍの厚みで形成される。
これらの工程を経て、図７に示す状態の構造体が得られる。
【００３５】
次に、図７の構造体をスパッタ装置に搬入する。このとき、図７の構造体は、大気中に曝されるので、シリコン基板３０の裏面に自然酸化膜６２が形成されている。自然酸化膜６２の厚みは、不均一に形成されていることが多い。このため、自然酸化膜６２の表面には、粗い部分６２ａが多量に形成されている。
コレクタ電極２０は、シリコン基板３０の裏面からスパッタ法を利用して形成される。自然酸化膜６２を除去しないで、シリコン基板３０の裏面にコレクタ電極２０を形成すると、シリコン基板３０とコレクタ電極２０の間には、自然酸化膜６２が残存したままになる。この状態で、はんだのリフロー工程を実施すると、自然酸化膜６２の粗い部分６２ａが起点となって、シリコン基板３０の裏面部分にアルミスパッタが発生し易い。
そこで、図８に示すように、コレクタ電極２０を形成する前に、予め自然酸化膜６２を除去する。自然酸化膜６２は、スパッタ装置を用いた逆スパッタ法によって除去する。これにより、シリコン基板３０の裏面を平滑な状態にすることができる。さらに、同一のスパッタ装置を利用して、コレクタ電極２０を形成する。この間は、スパッタ装置を真空状態に維持する。これにより、逆スパッタによって自然酸化膜６２を除去してから、コレクタ電極２０を形成するまでの間に、構造体は、大気に曝されることがない。したがって、自然酸化膜６２が形成されていないシリコン基板３０の裏面から第１導電層２８を形成することができる。
【００３６】
コレクタ電極２０は、スパッタ法を利用して、シリコン基板３０の裏面に、第１導電層２８、第２導電層２６、第３導電層２４及び被覆膜２２を順に形成することによって得られる。
具体的には、まず、シリコンとアルミニウムの原子比が１：１の物質をターゲットに選択し、シリコン基板３０の温度を400℃以下に保ちながら、シリコン基板３０の裏面に第１導電層２８を600ｎｍ以上の厚みで形成する。次に、チタンをターゲットに選択し、シリコン基板３０の温度を400℃以下に保ちながら、第１導電層２８上に第２導電層を概ね200ｎｍの厚みで形成する。次に、ニッケルをターゲットに選択し、シリコン基板３０の温度を室温に保ちながら、第２導電層２６上に第３導電層２４を概ね700ｎｍの厚みで形成する。次に、金（Ａｕ）をターゲットに選択し、シリコン基板３０の温度を400℃以下に保ちながら、第３導電層２４上に被覆層２２を概ね100ｎｍの厚みで形成する。
これらの工程を経て、第２実施例の半導体装置を得ることができる。この製造方法によると、シリコン基板３０の裏面において、アルミスパイクの起点となる箇所の数が少なくなっており、アルミスパイクが発達する現象を抑制することができる。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、スパッタ法を利用して自然酸化膜を除去する技術は、コレクタ電極が積層電極でない場合にも有用である。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３８】
【図１】第１実施例の半導体装置の要部断面図を示す。
【図２】第１実施例の半導体装置を実装するまでの手順を示す。
【図３】第１導電層の厚み方向におけるシリコン濃度分布を示す。
【図４】熱処理温度が375℃、10分×2の場合において、第１導電層の厚みとシリコン基板の裏面の状態の関係を示す。
【図５】熱処理温度が400℃、10分×2の場合において、第１導電層の厚みとシリコン基板の裏面の状態の関係を示す。
【図６】熱処理温度が425℃、10分×2の場合において、第１導電層の厚みとシリコン基板の裏面の状態の関係を示す。
【図７】第２実施例の半導体装置の製造過程を示す（１）。
【図８】第２実施例の半導体装置の製造過程を示す（２）。
【符号の説明】
【００３９】
２０：コレクタ電極（裏面電極の一例）
２２：被覆膜
２４：第３導電層
２６：第２導電層
２８：第１導電層
３０：シリコン基板
３２：コレクタ領域
３４：バッファ領域
３６：ドリフト領域
３８：ボディ領域
４２：エミッタ領域
４４：ゲート絶縁膜
４６：トレンチゲート電極
４８：層間絶縁膜
５２：エミッタ電極
６２：自然酸化膜
【図１】
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【図２】
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【図３】
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【図７】
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【図８】
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【図４】
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【図５】
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【図６】
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