(57)【要約】【課題】ノイズやクロストークが生じることなく、チップ間の転送レートを向上させることが可能な半導体装置を提供すること。【解決手段】記憶装置チップ２０及びＡＳＩＣ３０における外部（互いのチップ）との接続を図るための接続パッド２１，３１毎に入出力回路（入力回路２７，３７、出力回路２６，３６）を配設し、これらをアレイ状（本実施形態では格子状）に配列している。即ち、入出力回路を含む単位セル領域２５，３５をアレイ状に配列して、Ｉ／Ｏアレイ（入出力領域２４、３４）を構成している。そして、記憶装置チップ２０及びＡＳＩＣ３０を配線チップ１０両面にＩ／Ｏアレイ（入出力領域２４、３４）同士を対向させて実装する。【選択図】図１
2007150208.tif 000002
【特許請求の範囲】
【請求項１】
チップ厚み方向に貫く複数の貫通電極を有する配線チップと、
主面にアレイ状に配列された第１接続パッド群を有し、さらに当該第１接続パッド群のパッド毎に当該パッドと電気的に接続した第１入出力回路を配設し、且つ当該パッドと共に前記第１入出力回路をアレイ状に配列した第１入出力領域を有する第１半導体チップと、
主面にアレイ状に配列された第２接続パッド群を有し、さらに当該第２接続パッド群のパッド毎に当該パッドと電気的に接続した第２入出力回路を配設し、且つ当該パッドと共に前記第２入出力回路をアレイ状に配列した第２入出力領域を有する第２半導体チップと、
を有し、
前記配線チップを介して前記第１入出力領域と前記第２入出力領域とが対向し、且つ前記複数の各貫通電極を介して前記第１接続パッド群の各パッドと前記第２接続パッド群の各パッドとが各々電気的に接続するように、第１半導体チップ及び第２半導体チップを前記配線チップの第１主面及び第２主面にそれぞれ実装したことを特徴とする半導体装置。
【請求項２】
第１半導体チップは所定ビットずつパラレルに信号を入出力する記憶手段を有する記憶装置チップであり、第２半導体チップは記憶装置チップと所定ビットずつパラレルに信号を入出力する特定用途用理論回路チップであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも２つ半導体チップを互いに電気的に接続した半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの大規模化、プロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納することで、ＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社の半導体チップとの混載や、光・機械等の異種の半導体チップとの混載等の多機能化を進める事も可能となる。
【０００３】
このような従来のＳＩＰの技術が、例えば、特許文献１又は特許文献２に開示されている。この従来のＳＩＰは、例えば、２つの異なる半導体チップを重ねてリードフレーム上にスタック配置している。すなわち、ＳＩＰは、半導体チップがリードフレームにマウントされ、半導体チップがチップにマウントされる。そして、このＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。また、ＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。
【０００４】
さらに、別の従来技術の例として、ＣＳＰ（チップ・サイズ・パッケージ）やフリップ・チップの様に、半導体チップ上に、追加配線を施した後に、はんだ、金又は銅のバンプを生成して基板と圧着して、高密度な半導体チップの実装を可能とする手法がある。
【０００５】
とろこで、これらのパッケージング手法における半導体チップ間の電気的な接続については、例えば、非特許文献に示すように、半導体チップの周囲に配列された接続パッド同士を、マイクロバンプを介して行うことが開示されている。
【０００６】
【特許文献１】特開２００４−１３４７１５号公報
【特許文献２】特開２００３−００７９６０号公報
【非特許文献３】２００４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＣＣ  ２００４／ＳＥＳＳＩＯＮ  ７／ＴＤ：ＳＣＡＬＩＮＦ  ＴＲＥＮＤＳ／７．５）「Ａ  １６０Ｇｂ／ｓ  Ｉｎｔｅｒｆａｃｅ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｍｕｌｔｉｃｈｉｐ  ＬＳＩ」  ｐ．１４０〜１４１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記非特許文献３も含め、上記パッケージングにおける半導体チップ間では、バス間の転送レートのさらなる向上が求められている。しかしながら、半導体チップ間の転送レート（バス間の転送レート）を上げようと、周波数を上昇させるとノイズが発生したり、接続配線のクロストークなどが生じてしまう。
【０００８】
従って、本発明の目的は、ノイズやクロストークが生じることなく、チップ間の転送レートを向上させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題は、以下の手段により解決される。
即ち、本発明の半導体装置は、
チップ厚み方向に貫く複数の貫通電極を有する配線チップと、
主面にアレイ状に配列された第１接続パッド群を有し、さらに当該第１接続パッド群のパッド毎に当該パッドと電気的に接続した第１入出力回路を配設し、且つ当該パッドと共に前記第１入出力回路をアレイ状に配列した第１入出力領域を有する第１半導体チップと、
主面にアレイ状に配列された第２接続パッド群を有し、さらに当該第２接続パッド群のパッド毎に当該パッドと電気的に接続した第２入出力回路を配設し、且つ当該パッドと共に前記第２入出力回路をアレイ状に配列した第２入出力領域を有する第２半導体チップと、
を有し、
前記配線チップを介して前記第１入出力領域と前記第２入出力領域とが対向し、且つ前記複数の各貫通電極を介して前記第１接続パッド群の各パッドと前記第２接続パッド群の各パッドとが各々電気的に接続するように、第１半導体チップ及び第２半導体チップを前記配線チップの第１主面及び第２主面にそれぞれ実装したことを特徴としている。
【００１０】
本発明の半導体装置では、外部との接続を図るための接続パッド毎に入出力回路を配設し、これらをアレイ状に配列した半導体チップを適用している。この半導体チップは、多ビットのＩ／Ｏアレイ（アレイ状に配列された単位セル領域（単位セル領域は入出力回路を含む）で構成される入出力領域）を実現でき、例えば、２５６〜４０９６ビットのビット幅を持つことができる。このため、周波数を上昇させる必要がなく、ノイズや接続配線のクロストークなどが発生することなく、バス間の転送レートを飛躍的に改善することができる。
【００１１】
そして、このようなＩ／Ｏアレイ（入出力領域）を有する２つの半導体チップを、互いのＩ／Ｏアレイ（入出力領域）を対向させつつ、貫通電極を介して電気的に接続して、配線チップの第１主面及び第２主面にそれぞれ実装している。このため、２つの半導体チップのＩ／Ｏアレイ（入出力領域）同士の距離が最短となると共に、配線としての貫通電極の長さ（配線チップの厚み方向長さ）も実質的にその距離と同一となり、最短接続が図れるためバス間の転送レートをさらに改善することができる。
【００１２】
ここで、「入出力回路」とは、信号の入力及び出力の双方の機能を有する回路のみならず、入力単独の機能を有する回路、出力単独の機能を有する回路をも含む。つまり、入所回路を配設する接続パッドは入力専用の接続パッドであり、出力回路を配設する接続パッドは出力専用の接続パッドであり、入力・出力を機能別に設け、接続パッド群全体で出入力を行わせる構成であってもよいことを意味する。
【００１３】
また、本発明の半導体装置において、第１半導体チップとしては、例えば所定ビットずつパラレルに信号を入出力する記憶手段を有する記憶装置チップを適用することがよい。また、第２半導体チップとしては例えば記憶装置チップと所定ビットずつパラレルに信号を入出力する特定用途用理論回路チップを適用することがよい。無論、特定用途用理論回路チップに限られず、通常の論理回路チップを適用してもよい。
【００１４】
また、本発明の半導体装置において、前記第１半導体チップの主面に、前記第１半導体チップの最外周に対して最も近くに位置するように第１電源用パッド群を設け、前記第２半導体チップの主面に、前記第２半導体チップの最外周に対して最も近くに位置するように第２電源用パッド群を設けることがよい。隣合うパッド（或いはバンプ）間がショートし易い、半導体チップの最外周に一番近くに位置するパッドとして、電源用パッドを配設することで、チップ間の接続不良を防止した半導体装置を得ることができる。
【発明の効果】
【００１５】
本発明によれば、ノイズやクロストークが生じることなく、チップ間の転送レートを向上させることが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の適用可能な実施形態を説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。
【００１７】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す概略断面図である。図２は、第１実施形態に係る配線チップを示す平面図である。図３は、第１実施形態に係る記憶装置チップを示す平面図である。図４は、第１実施形態に係るＡＳＩＣを示す平面図である。図５は、第１実施形態に係る半導体装置のチップ間の接続を説明するための概念図である。
【００１８】
本実施形態に係る半導体装置１００は、図１に示すように、積層チップ５０を半導体パッケージ基板６０に配置して構成している。
【００１９】
積層チップ５０は、配線チップ１０の第１主面１０Ａ及び第２主面１０Ｂにそれぞれ記憶装置チップ２０及びアプリケ−ション・スペシフィック・チップ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｃｈｉｐ：特定用途用理論回路チップ、以下、ＡＳＩＣと称する）３０がフィリップチップ実装して構成している。そして、記憶装置チップ２０及びＡＳＩＣ３０は、互いの入出力領域２４，３４（Ｉ／Ｏアレイ）を対向するように実装されている。また、記憶装置チップ２０と配線チップ１０との間はアンダーフィル樹脂４１により封止されている。同様に、ＡＳＩＣ３０と配線チップ１０との間にはアンダーフィル樹脂４１により封止されている。
【００２０】
そして、この積層チップ５０は、そのＡＳＩＣ３０が半導体パッケージ基板６０と当接するように、半導体パッケージ基板６０上に配置すると共に、半導体パッケージ基板６０上に設けられた外部から電源接続・接地するためのパッド６１とＡＳＩＣ３０の電源用パッド３２とをワイヤ４２を介して電気的に接続している。
【００２１】
配線チップ１０は、図１及び図２に示すように、シリコン基板で構成され、シリコン基板の厚み方向を貫いて設けられた貫通電極１４（例えばアルミや銅などからなる埋め込み電極）が設けられている。そして、シリコン基板の表裏面には、不図示の配線層が形成されており、当該配線層に形成される金属配線（例えばアルミ線や銅線など）を介して、貫通電極１４の一端と記憶装置チップ２０実装用の接続パッド１１Ａとが電気的に接続され、また、貫通電極１４の他端とＡＳＩＣ３０実装用の接続パッド１１Ｂとが電気的に接続され、接続パッド１１Ａ，１１Ｂがそれぞれ配線チップ１０の第１主面１０Ａ及び第２主面１０Ｂ上で群を成している。
【００２２】
配線チップ１０の接続パッド１１Ａ，１１Ｂは、図２に示すように、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに対応して、それぞれ格子状に配列されている。無論、配線チップ１０の接続パッド１１Ａ、１１Ｂは、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに応じて、千鳥配列でもよいし、それ以外の配列であってもよい。
【００２３】
これら配線チップ１０の接続パッド１１Ａ、１１Ｂの配線ピッチは、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ２０として２５６Ｍビットのマルチ・メディア・メモリ（２個）とＡＳＩＣ３０のバンド幅が最低２５６ビット×２＝５１２ビット必要とし、これを実装するためには接続パッド１１Ａ，１１Ｂの配列ピッチは２０μｍ必要となる。これに限られず、例えば、２０μｍ〜６０μｍの範囲で適宜設定することができる。
【００２４】
また、配線チップ１０の接続パッド１１Ａ，１１Ｂの数も、実装するチップに応じて、適宜設定される。例えば、本実施形態では、記憶装置チップ２０として２５６Ｍビットのマルチ・メディア・メモリを２個とＡＳＩＣ３０とを搭載するため、約２０００個設ける。これに限られず、実装する半導体チップに応じて例えば２０００個〜５０００個の範囲で適宜設定することができる。
【００２５】
また、配線チップ１０は、実装する記憶装置チップ２０及びＡＳＩＣ３０と同じシリコン基板を使用するので、熱や伸び縮み等に対する物理的な強度も高く、高信頼性を確保できる。
【００２６】
記憶装置チップ２０は、シリコン基板上に半導体プロセスにより形成されたものであり、本実施形態では、図示しないが、例えばその記憶容量が２５６Ｍビットのマルチ・メディア・メモリを２つ搭載している。
【００２７】
また、記憶装置チップ２０としては、これに限られず、汎用のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を使うこともできる。同様に、記憶装置チップ２０としては、汎用のスタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）、不揮発性記憶装置等も使うこともできる。
【００２８】
記憶装置チップ２０は、図１及び図３に示すように、接続パッド２１が主面の中央部に格子状に配列されている。接続パッド２１は配線チップ１０の接続パッド１１Ａ（パッド開口部）と向き合うように配置されている。
【００２９】
記憶装置チップ２０の接続パッド２１は、図３に示すように、配線チップ１０の接続パッド１１Ａと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド２１と電気的に接続された入出力回路を含む単位セル領域２５が配設されている。このため、単位セル領域２５も接続パッド２１と共に格子状に配列されている。単位セル領域２５及び接続パッド２１の配列は格子状限られず、アレイ状に配列されていれば特に制限はなく、例えば、千鳥状に配列していてもよい。この単位セル領域２５をアレイ状に配列することで、入出力領域２４（Ｉ／Ｏアレイ）を構成している。
【００３０】
記憶装置チップ２０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０の第１主面１０Ａ上にフィリップチップ実装されている。
【００３１】
ＡＳＩＣ３０は、シリコン基板上に半導体プロセスにより形成されたものであり、例えば、汎用のＣＰＵを含む論理回路が採用されている。本実施形態では、記憶装置チップ２０として、その記憶容量が２５６Ｍビットのマルチ・メディア・メモリを２つ搭載しているため、ＡＳＩＣ３０のバンド幅が５１２ビットである。無論、記憶装置チップ２０の記憶容量に応じてそれ以上であってもよい。
【００３２】
また、ＡＳＩＣ３０としては、これに限られず、例えば、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器を含むような汎用のアナログ回路を使うこともできる。
【００３３】
ＡＳＩＣ３０は、図１及び図４に示すように、接続パッド３１が主面の中央部に格子状に配列されている。また、ＡＳＩＣ３０には、接続パッド３１を囲むように、主面の縁部に沿って電源用パッド３２が２列で配設されている。接続パッド３１は配線チップ１０の接続パッド１１Ｂと向き合うように配置されている。なお、電源用パッド３２は、ＡＳＩＣ３０及び記憶装置チップ２０への電源接続・接地用の接続パッドである。
【００３４】
ＡＳＩＣ３０の接続パッド３１は、図４に示すように、配線チップ１０の接続パッド１１Ｂと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド３１と電気的に接続された入出力回路を含む単位セル領域３５が配設されている。このため、単位セル領域３５も接続パッド３１と共に格子状に配列されている。単位セル領域３５及び接続パッド３１の配列は格子状限られず、アレイ状に配列されていれば特に制限はなく、例えば、千鳥状に配列していてもよい。この単位セル領域をアレイ状に配列することで、入出力領域３４（Ｉ／Ｏアレイ）を構成している。
【００３５】
ＡＳＩＣ３０は、配線チップ１０とそのパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０の第２主面１０Ｂ上にフィリップチップ実装されている。
【００３６】
記憶装置チップ２０とＡＳＩＣ３０とは、各接続パッド及び配線チップ１０の貫通電極１４を介して電気的に接続されている。なお、ＡＳＩＣ３０は、記憶装置チップ２０として、２個の２５６Ｍビットのマルチ・メディア・メモリと電気的に接続されるので、５１２ビットずつパラレルで信号の入出力が行われる。
【００３７】
ここで、記憶装置チップ２０とＡＳＩＣ３０とは、図５に示すように電気的に接続が図られている。即ち、記憶装置チップ２０の単位セル領域２５に設けられた出力回路２６としてのインターフェイスバッファ回路（例えばインバータ回路）と、ＡＳＩＣ３０の単位セル領域３５に設けられた入力回路３７としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）と、電気的に接続するように記憶装置チップ２０の接続パッド２１及びＡＳＩＣ３０の接続パッド３１、そして配線チップ１０の貫通電極１４（接続パッド含む）を介して接続している。
【００３８】
一方、記憶装置チップ２０の単位セル領域２５に設けられた入力回路２７としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）と、ＡＳＩＣ３０の単位セル領域３５に設けられた出力回路３６としてのインターフェイスバッファ回路（例えばインバータ回路）と、電気的に接続するように記憶装置チップ２０の接続パッド２１及びＡＳＩＣ３０の接続パッド３１、そして配線チップ１０の貫通電極１４（接続パッド含む）を介して接続している。
【００３９】
記憶装置チップ２０の入出力回路（入力回路２７、出力回路２６）は、メモリセル領域２８へ電気的に接続されている。そして、ＡＳＩＣ３０の入出力回路（入力回路３７、出力回路３６）は、ロジック回路３８へ電気的に接続されている。
【００４０】
このようにして、記憶装置チップ２０には接続パッド２１とＡＳＩＣ３０の接続パッド３１とを接続することで、上記バス・ライン接続が図られる。
【００４１】
一方、各接続パッドを物理的、且つ電気的に接続するバンプ４０は、マイクロバンプが採用され、例えば、金バンプ、半田バンプなどで構成することができる。Ａｕを含んで構成される金バンプを適用すると、良好な接合が図れる。
【００４２】
バンプ４０は、半導体チップの接続パッド、配線チップの接続パッドのいずれか或いは両方に予め形成しておくが、配線チップの接続パッドに予め形成しておくと一括して実装する半導体チップ分を形成できる点で低コスト化が図れると共に、半導体チップとして追加配線やバンプを形成することなく既存のものが適用できる。各チップはバンプ４０を介して接続しているため、ボンディングワイヤーによる接続に比べ、例えば、インダクタンスが１０分の１程度になり内部の信号どうしでの高速なインターフェスが可能になる。
【００４３】
なお、図示しないが、各チップは接続パッド以外を保護するパッシベ−ション膜、チップ上に形成された絶縁皮膜などを備えている。また、上記半導体チップや配線チップの接続パッド（或いは単位セル領域）は、例えば、２０００個〜５０００個で、配列ピッチを、２０μ〜６０μｍとすることができる。
【００４４】
以上説明した本実施形態では、記憶装置チップ２０及びＡＳＩＣ３０における外部（互いのチップ）との接続を図るための接続パッド２１，３１毎に入出力回路（入力回路２７，３７、出力回路２６，３６）を配設し、これらをアレイ状（本実施形態では格子状）に配列している。即ち、この入出力回路を含む単位セル領域２５，３５をアレイ状に配列して、Ｉ／Ｏアレイ（入出力領域２４、３４を構成している。このため、チップに多ビットのＩ／Ｏアレイ（アレイ状に配列された単位セル領域で構成される入出力領域２４，３４）を実現でき、例えば、２５６〜４０９６ビットのビット幅を持つ記憶装置チップ２０及びＡＳＩＣ３０となっている。従って、周波数を上昇させる必要がなく、ノイズや接続配線のクロストークなどが発生することなく、バス間の転送レートを飛躍的に改善することができる。
【００４５】
そして、Ｉ／Ｏアレイ（入出力領域２４，３４）をそれぞれ有する記憶装置チップ２０及びＡＳＩＣ３０を、互いのＩ／Ｏアレイ（入出力領域２４，３４）を対向させつつ、貫通電極１４を介して電気的に接続して、配線チップ１０の第１主面１０Ａ及び第２主面１０Ｂにそれぞれ実装している。このため、記憶装置チップ２０及びＡＳＩＣ３０のＩ／Ｏアレイ（入出力領域２４，３４）同士の距離が最短となると共に、配線としての貫通電極１４の長さ（配線チップ１０の厚み方向長さ）も実質的にその距離と同一であり、最短接続が図れ、バス間の転送レートをさらに改善することができる。
【００４６】
即ち、本実施形態では、互いのチップ間の転送レートが高い半導体装置となる。また、半導体装置の周波数を、例えば、同一性能のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）シンクロナス・ダイナミック・ランダム・メモリ（ＤＤＲ−ＳＤＲＲＡＭ）の周波数の１／１０程度に削減し、且つマイクロバンプ及びシリコンインターポーザを使用することでＩ／Ｏアレイ端子に付随する付加を軽減しているため、消費電力が大幅に削減できる。
【００４７】
一方、通常の半導体チップ（半導体集積回路チップ）と基板（配線チップ）とをバンプを介して接続するフィリップチップ実装の場合には、接続後の熱変形や衝撃によりバンプに応力がかかることがよく知られている。このため、このバンプにおける応力集中を緩和させることと、半導体チップと基板との密着性を向上させるために、半導体チップと基板との間に例えばエポキシ系のアンダーフィル樹脂を充填させる方法が一般的である。
【００４８】
このため、記憶装置チップ２０及びＡＳＩＣ３０などの半導体チップのパッド形成面（各チップ間の間隙）には、アンダーフィル樹脂が充填されている。このアンダーフィル樹脂を充填する際、半導体チップの形状、配置位置関係に依っては半導体チップの最外集に対して最も近くに位置するパッド間（バンプを形成した場合バンプ間）にはアンダーフィル樹脂が流れ込み難く、アンダーフィル樹脂が充填されない空隙（ボイド）が形成されることがある。このようなアンダーフィル樹脂の空隙がある場合、実装時のリフロー等の熱処理で隣合うパッド（或いはバンプ）間がショートしてしまうということがある。
【００４９】
加えて、半導体チップの最外周のバンプは、ウエハから個片へのダイシング工程やマウント工程で機械的な衝撃の影響を受けやすいため、一部バンプが欠けるなどバンプ形成の歩留りが低く、ＳＩＰチップ全体としての歩留りに影響が大きいという問題もある。
【００５０】
そこで、本実施形態では、ＡＳＩＣ３０の主面縁部に沿って電源用パッド３２を配設、即ち、チップ主面最外周（縁部）に対し最も近くに位置するパッドを全て電源用パッド３２としている。電源用パッド３２は、信号の伝達に使用する接続パッドとは異なり、電源供給や接地を目的としているため、隣合うパッド（或いはバンプ）間がショートしていてもチップの機能に影響することがない。このため、当該パッド間にアンダーフィル樹脂が充填されなくとも、チップ間の接続不良を確実に防止することができる。また、バンプ形成歩留りも下がらず、ＳＩＰチップ全体として高い歩留りも実現できる。
【００５１】
（第２実施形態）
図６は、第２実施形態に係る半導体装置を示す概略断面図である。図７は、第２実施形態に係る配線チップを示す平面図であり、（Ａ）が第１主面を示す平面図であり、（Ｂ）が第２主面を示す平面図である。図８は、第２実施形態に係る記憶装置チップを示す平面図である。図９は、第２実施形態に係るＡＳＩＣを示す平面図である。
【００５２】
本実施形態に係る半導体装置１０１は、積層チップ５０をその記憶装置チップ２０が半導体パッケージ基板６０と当接するように、半導体パッケージ基板６０上に配置すると共に、半導体パッケージ基板６０上に設けられた外部から電源接続・接地するためのパッド６１と配線チップ１０の外部接続用パッド１２Ｂとをワイヤ４２を介して電気的に接続している。
【００５３】
配線チップ１０は、図７（Ａ）及び図７（Ｂ）に示すように、不図示の配線層に形成される金属配線（例えばアルミ線や銅線など）を介して、貫通電極１４の一端と記憶装置チップ２０実装用の接続パッド１１Ａとが電気的に接続され、また、貫通電極１４の他端とＡＳＩＣ３０実装用の接続パッド１１Ｂとが電気的に接続され、それぞれ配線チップ１０の第１主面１０Ａ及び第２主面１０Ｂ上で格子状に群を成している。
【００５４】
配線チップ１０の第２主面１０Ｂには、図７（Ｂ）に示すように、ＡＳＩＣ３０実装用の接続パッド１１Ｂの周囲を囲むように、ＡＳＩＣ３０の電源用パッド３２と電気的に接続される電源用パッド１２Ａが１列で配設されている。そして、さらに、電源用パッド１２Ａの周囲を囲むように配線チップ１０の第２主面１０Ｂの縁部に沿って、外部接続用パッド１２Ｂも２列で配設されている。電源用パッド１２Ａと外部接続用パッド１２Ｂとは、配線チップ１０の第２主面１０Ｂに設けられた不図示の配線層の金属配線（例えばアルミ線や銅線など）を介して、電気的に接続されている。
【００５５】
記憶装置チップ２０は、図６及び図８に示すように、接続パッド２１が主面の中央部に格子状に配列されている。接続パッド２１は配線チップ１０の接続パッド１１Ａ（パッド開口部）と向き合うように配置されている。
【００５６】
記憶装置チップ２０の接続パッド２１は、図８に示すように、配線チップ１０の接続パッド１１Ａと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド２１と電気的に接続された入出力回路を含む単位セル領域２５が配設されている。
【００５７】
記憶装置チップ２０は、配線チップ１０とそのパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０の第１主面１０Ａ上にフィリップチップ実装されている。
【００５８】
ＡＳＩＣ３０は、図６及び図９に示すように、接続パッド３１が主面の中央部に格子状に配列されている。また、ＡＳＩＣ３０には、接続パッド３１を囲むように、主面の縁部に沿って電源用パッド３２が１列で配設されている。接続パッド３１は配線チップ１０の接続パッド１１Ｂと向き合うように配置されている。そして、電源用パッド３２は配線チップ１０の電源用パッド１２Ａと向き合うように配置されている。なお、電源用パッド３２は、ＡＳＩＣ３０及び記憶装置チップ２０への電源接続・接地用の接続パッドである。
【００５９】
ＡＳＩＣ３０の接続パッド３１は、図９に示すように、配線チップ１０の接続パッド１１Ｂと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド３１と電気的に接続された入出力回路を含む単位セル領域３５が配設されている。
【００６０】
ＡＳＩＣ３０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０の第２主面１０Ｂ上にフィリップチップ実装されている。
【００６１】
これら以外の構成は、第１実施形態と同様であるので説明を省略する。
【００６２】
以上説明した本実施形態でも、記憶装置チップ２０及びＡＳＩＣ３０における外部（互いのチップ）との接続を図るための接続パッド２１，３１毎に入出力回路（入力回路２７，３７、出力回路２６，３６）を配設し、これらをアレイ状（本実施形態では格子状）に配列している。即ち、この入出力回路を含む単位セル領域２５，３５をアレイ状に配列して、Ｉ／Ｏアレイ（入出力領域２４、３４を構成している。このため、チップに多ビットのＩ／Ｏアレイ（アレイ状に配列された単位セル領域で構成される入出力領域２４，３４）を実現でき、例えば、２５６〜４０９６ビットのビット幅を持つ記憶装置チップ２０及びＡＳＩＣ３０となっている。従って、周波数を上昇させる必要がなく、ノイズや接続配線のクロストークなどが発生することなく、バス間の転送レートを飛躍的に改善することができる。
【００６３】
そして、Ｉ／Ｏアレイ（入出力領域２４，３４）をそれぞれ有する記憶装置チップ２０及びＡＳＩＣ３０を、互いのＩ／Ｏアレイ（入出力領域２４，３４）を対向させつつ、貫通電極１４を介して電気的に接続して、配線チップ１０の第１主面１０Ａ及び第２主面１０Ｂにそれぞれ実装している。このため、記憶装置チップ２０及びＡＳＩＣ３０のＩ／Ｏアレイ（入出力領域２４，３４）同士の距離が最短となると共に、配線としての貫通電極１４の長さ（配線チップ１０の厚み方向長さ）も実質的にその距離と同一であり、最短接続が図れ、バス間の転送レートをさらに改善することができる。
【００６４】
即ち、本実施形態では、互いのチップ間の転送レートが高い半導体装置となる。また、半導体装置の周波数を、例えば、同一性能のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）シンクロナス・ダイナミック・ランダム・メモリ（ＤＤＲ−ＳＤＲＲＡＭ）の周波数の１／１０程度に削減し、且つマイクロバンプ及びシリコンインターポーザを使用することでＩ／Ｏアレイ端子に付随する付加を軽減しているため、消費電力が大幅に削減できる。
【００６５】
なお、いずれの実施形態でも、複数の半導体チップを集積することが可能になるため、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化並びに少消費電力を志向するシステムの実装に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。
【図面の簡単な説明】
【００６６】
【図１】第１実施形態に係る半導体装置を示す概略断面図である。
【図２】第１実施形態に係る配線チップを示す平面図である。
【図３】第１実施形態に係る記憶装置チップを示す平面図である。
【図４】第１実施形態に係るＡＳＩＣを示す平面図である。
【図５】第１実施形態に係る半導体装置のチップ間の接続を説明するための概念図である。
【図６】第２実施形態に係る半導体装置を示す概略断面図である。
【図７】第２実施形態に係る配線チップを示す平面図であり、（Ａ）が第１主面を示す平面図であり、（Ｂ）が第２主面を示す平面図である。
【図８】第２実施形態に係る記憶装置チップを示す平面図である。
【図９】第２実施形態に係るＡＳＩＣを示す平面図である。
【符号の説明】
【００６７】
１０   配線チップ
１０Ａ 第１主面
１０Ｂ 第２主面
１１Ａ 接続パッド
１１Ｂ 接続パッド
１１Ａ，１１Ｂ       接続パッド
１２Ａ 電源用パッド
１２Ｂ 外部接続用パッド
１４   貫通電極
２０   記憶装置チップ
２１   接続パッド
２４   入出力領域
２５   単位セル領域
２６   出力回路
２７   入力回路
２８   メモリセル領域
３０   ＡＳＩＣ
３１   接続パッド
３２   電源用パッド
３４   入出力領域
３５   単位セル領域
３６   出力回路
３７   入力回路
３８   ロジック回路
４０   バンプ
４１   アンダーフィル樹脂
４２   ワイヤ
５０   積層チップ
６０   半導体パッケージ基板
６１   パッド
１００、１０１       半導体装置
【図１】
2007150208.tif 000003
【図２】
2007150208.tif 000004
【図３】
2007150208.tif 000005
【図４】
2007150208.tif 000006
【図５】
2007150208.tif 000007
【図６】
2007150208.tif 000008
【図７】
2007150208.tif 000009
【図８】
2007150208.tif 000010
【図９】
2007150208.tif 000011
【手続補正書】
【提出日】平成18年11月13日(2006.11.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チップ厚み方向に貫く複数の貫通電極を有する配線チップと、
主面にアレイ状に配列された第１接続パッド群を有し、さらに当該第１接続パッド群のパッド毎に当該パッドと電気的に接続した第１入出力回路を当該パッドの直下に配設し、且つ当該パッドと共に前記第１入出力回路をアレイ状に配列した第１入出力領域を有する第１半導体チップと、
主面にアレイ状に配列された第２接続パッド群を有し、さらに当該第２接続パッド群のパッド毎に当該パッドと電気的に接続した第２入出力回路を当該パッドの直下に配設し、且つ当該パッドと共に前記第２入出力回路をアレイ状に配列した第２入出力領域を有する第２半導体チップと、
を有し、
前記配線チップを介して前記第１入出力領域と前記第２入出力領域とが対向し、且つ前記複数の各貫通電極を介して前記第１接続パッド群の各パッドと前記第２接続パッド群の各パッドとが各々電気的に接続するように、第１半導体チップ及び第２半導体チップを前記配線チップの第１主面及び第２主面にそれぞれ実装したことを特徴とする半導体装置。
【請求項２】
第１半導体チップは所定ビットずつパラレルに信号を入出力する記憶手段を有する記憶装置チップであり、第２半導体チップは記憶装置チップと所定ビットずつパラレルに信号を入出力する特定用途用理論回路チップであることを特徴とする請求項１に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記課題は、以下の手段により解決される。
即ち、本発明の半導体装置は、
チップ厚み方向に貫く複数の貫通電極を有する配線チップと、
主面にアレイ状に配列された第１接続パッド群を有し、さらに当該第１接続パッド群のパッド毎に当該パッドと電気的に接続した第１入出力回路を当該パッドの直下に配設し、且つ当該パッドと共に前記第１入出力回路をアレイ状に配列した第１入出力領域を有する第１半導体チップと、
主面にアレイ状に配列された第２接続パッド群を有し、さらに当該第２接続パッド群のパッド毎に当該パッドと電気的に接続した第２入出力回路を当該パッドの直下に配設し、且つ当該パッドと共に前記第２入出力回路をアレイ状に配列した第２入出力領域を有する第２半導体チップと、
を有し、
前記配線チップを介して前記第１入出力領域と前記第２入出力領域とが対向し、且つ前記複数の各貫通電極を介して前記第１接続パッド群の各パッドと前記第２接続パッド群の各パッドとが各々電気的に接続するように、第１半導体チップ及び第２半導体チップを前記配線チップの第１主面及び第２主面にそれぞれ実装したことを特徴としている。