(57)【要約】【課題】スイッチ用トランジスタとパワーアンプ用トランジスタとを１チップに集積し、それぞれがそれぞれに要求される特性を有する構成とすることができるようにする。【解決手段】接合ゲート電界効果トランジスタ構成によるスイッチ用トラック２と、メタモルフィックヘテロ接合型バイポーラトランジスタ構成によるパワーアンプ用トランジスタ３とすることによってこれらトランジスタを同一基板１上に形成して低オン抵抗、高耐圧、低損失スイッチと高速動作、高電流利得を持つパワーアンプとの集積化モジュールとして実現できるようにする。【選択図】図１
2007335586.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上にスイッチ回路部とパワーアンプ回路部とが作り込まれた半導体集積回路装置であって、
上記スイッチ回路部のトランジスタが接合ゲート電界効果トランジスタ構成とされ、
上記パワーアンプ回路部のトランジスタがメタモルフィックヘテロ接合型バイポーラトランジスタ構成とされた
ことを特徴とする半導体集積回路装置。
【請求項２】
上記スイッチ回路部の接合ゲート電界効果トランジスタが、高電子移動度トランジスタにより構成された
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記スイッチ回路部の接合ゲート電界効果トランジスタが、少なくともＩｎＧａＡｓによるチャネル層と、ＡｌＧａＡｓによる電子供給層と、ＡｌＧａＡｓによるゲート形成層と、該ゲート形成層に形成され該ゲート形成層の導電型とは異なる導電型の不純物導入によるゲート電極コンタクト領域と、該ゲート電極コンタクト領域上に形成されたゲート電極とを有して成る
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
上記スイッチ回路部の接合ゲート電界効果トランジスタが、少なくともＩｎＧａＡｓによるチャネル層と、ＡｌＧａＡｓによる電子供給層と、ＡｌＧａＡｓによるゲート形成層と、該ゲート形成層に形成され該ゲート形成層の導電型とは異なる導電型の不純物導入によるゲート電極コンタクト領域と、該ゲート電極コンタクト領域上に形成されたゲート電極とを有して成り、
上記パワーアンプ回路部のメタモルフィックヘテロ接合型バイポーラトランジスタが、少なくともコレクタ層と、Ｉｎ組成が５３％よりも小さいＩｎＧａＡｓによるベース層と、ＩｎＧａＰによるエミッタ層とを有し、
上記ベース層は、該ベース層とそれぞれ格子整合するＩｎ組成を有する上記エミッタ層およびコレクタ層との間に狭持された構成を有し、
上記ベース層と上記コレクタ層との間、および上記ベース層と上記エミッタ層との間に、これらの層間の伝導帯不連続を減少ないしは解消するＡｓ濃度とＰの濃度との組成変調されたＩｎＧａＡｓＰからなるグレーディッド層を有する
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
上記パワーアンプ回路部のメタモルフィックヘテロ接合型バイポーラトランジスタの上記エミッタ層およびベース層間のＩｎＧａＡｓＰグレーディッド層からＩｎＧａＡｓベース層に到る深さに、上記スイッチ回路部の上記接合ゲート電界効果トランジスタの上記不純物導入によるゲート電極コンタクト領域と同構造のベース電極コンタクト領域を有し、該ベース電極コンタクト領域上にベース電極が形成されて成る
ことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
同一基板上にスイッチ回路部とパワーアンプ回路部とが作り込まれた半導体集積回路装置の製造方法であって、
上記基板上に、上記スイッチ回路部の接合ゲート電界効果トランジスタを構成する第１の積層半導体層のエピタキシャル成長と、その上に上記パワーアンプ回路部のメタモルフィックヘテロ接合型バイポーラトランジスタを構成する第２の積層半導体層のエピタキシャル成長とがなされるエピタキシャル成長工程と、
その後、上記メタモルフィックヘテロ接合型バイポーラトランジスタの形成部において、エミッタメサを形成するエッチング工程と、ベースメサを形成するエッチング工程と、上記スイッチ回路の接合ゲート電界効果トランジスタの形成部上の上記第２の積層半導体層をエッチングして、上記第１の積層半導体層による上記スイッチ回路部の接合ゲート電界効果トランジスタを形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
上記第１の積層半導体層は、少なくともＩｎＧａＡｓによるチャネル層と、ＡｌＧａＡｓによる電子供給層と、ＡｌＧａＡｓによるゲート形成層とを有し、
上記第２の積層半導体層は、少なくともコレクタ層と、５３％よりも小さいＩｎ組成を有するＩｎＧａＡｓによるベース層と、該ベース層は、該ベース層とそれぞれ格子整合するＩｎ組成を有するＩｎＧａＰによるエミッタ層と、上記ベース層と上記コレクタ層との間、および上記ベース層と上記エミッタ層との間に、これらの層間の伝導帯不連続を減少ないしは解消するＡｓ濃度とＰの濃度とにより組成変調されたＩｎＧａＡｓＰからなるグレーディッド層とを有する
ことを特徴とする請求項６に記載の半導体集積回路装置の製造方法。
【請求項８】
上記スイッチ回路の接合ゲート電界効果トランジスタのゲート形成層と、上記パワーアンプ回路のメタモルフィックヘテロ接合型バイポーラトランジスタのベース層とに、ゲート電極コンタクト領域とベース電極コンタクト領域とを同時に形成する上記ゲート形成層と上記ベース層の導電型とは異なる導電型の不純物導入する工程を有し、
上記ゲート電極コンタクト領域とベース電極コンタクト領域上にゲート電極とベース電極とを同一工程で形成する
ことを特徴とする請求項６または７に記載の半導体集積回路装置の製造方法。
【請求項９】
上記第１の積層半導体層のエピタキシャル成長と上記第２のエピタキシャル成長とを連続エピタキシャル成長によって行う
ことを特徴とする請求項６または７に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、特に同一チップにアンテナスイッチとパワーアンプとが作り込まれた半導体集積回路装置と半導体集積回路装置との製造方法に関する。
【背景技術】
【０００２】
従来、携帯通信機器向けのアンテナスイッチモジュールに用いられるトランジスタとしては、これに要求される低損失、低オン抵抗の接合ゲート電界効果トランジスタが用いられている。
この接合ゲート電界効果トランジスタは、電界効果トランジスタのチャネルと実効ゲート下面との距離を近く保ちつつ、チャネル層上の拡散ゲート形成層（キャップ層）の膜厚を厚くすることができることから、低損失、低オン抵抗、かつ高耐圧を得ることができる。
接合ゲート電界効果トランジスタの代表的な例としては、例えば特許文献１および２に記載のトランジスタなどが挙げられる。
【０００３】
一方、携帯通信機器向けパワーアンプモジュールに用いられるトランジスタとしては、高利得、高パワーハンドリング特性が得られるヘテロ接合型バイポーラトランジスタ（ＨＢＴ）や高電子移動度トランジスタ（ＰＨＥＭＴ）が用いられている。このパワーアンプ用ＨＢＴの代表的な例としては特許文献３および４に記載のトランジスタなどが挙げられる。
【０００４】
このように、通常これらアンテナスイッチとパワーアンプは、それぞれ異なるデバイスが用いられ、これらはそれぞれ異なるチップ上に作製されて実装されていた。
これに対して、アンテナスイッチとパワーアンプを１チップに集積したスイッチ／パワーアンプ集積モジュールを構成することができれば、全体のチップ寸法の縮小、コスト低減、更に部品点数削減による信頼性向上が期待される。
しかし、従来、このようなスイッチ／パワーアンプ集積モジュールにおいて、それぞれのトランジスタが、上述したそれぞれに要求される高い性能を発揮して形成するには、スイッチトランジスタとパワートランジスタとをそれぞれ別々に作りこむ必要があり、その実現は困難であった。
【０００５】
例えば、スイッチとパワーアンプを１つのチップ上に集積する試みとして、Si CMOS、GaAs FET、GaAs HEMT等でおこなわれている。
例えば、GaAs MESFETを用いたものが非特許文献１に提案されている。
また、ＧａＡｓ系スイッチとＣＭＯＳバッファーアンプによるものが非特許文献２に提案されている。
ＣＭＯＳを用いたものについては非特許文献３に記載されている。
GaAs PHEMTを用いたものついては非特許文献４に記載されている。
また、スイッチにSi BJT、アンプにSiGe HBTを用いたものが特許文献５の図１に開示されている。
また、Si CMOSスイッチとGaN FETの集積構造については特許文献６の図２に開示されている。
更に、ＩｎＧａＡｓ／ＩｎＰ系ＭＩＳＦＥＴとＨＢＴでダーリントンペア構成とするものについては、特許文献７の図３に、また、ＨＢＴスイッチとＨＥＭＴローノイズアンプについては、特許文献８の図４にそれぞれ開示されている。
【特許文献１】特願平１０−２５８９８９号公報
【特許文献２】特開平１１−１５０２６４号公報
【特許文献３】特開平７−１０６３４３号公報
【特許文献４】特開平１１−２８８９４６号公報
【特許文献５】特開２０００−３３２５４７号公報
【特許文献６】特開２００４−２８１４５４号公報
【特許文献７】米国特許第５１８７１１０号明細書
【特許文献８】米国特許第５５５４８６５号明細書
【非特許文献１】O'Sullivan, P.; St Onge, G.; Heaney, E.; McGrath, F.; Kermarrec, C.;GalliumArsenide Integrated Circuit (GaAs IC) Symposium, 1993. Technical Digest 1993., 15th Annual 10-13 Oct. 1993 Page(s):33 - 35
【非特許文献２】Urata, R.; Nathawad, L.Y.; Kai Ma; Takahashi, R.; Miller, D.A.B.; Wooley, B.A.; Harris, J.S.Jr.;Lasersand Electro-Optics Society, 2002. LEOS 2002. The 15th Annual Meeting of the IEEE Volume 2,  10-14 Nov. 2002 Page(s):809 - 810 vol.2
【非特許文献３】Point, R.; Zhenbiao Li; Foley, W.; Ingersoll, B.; Borelli, J.; Segarra, D.; Donoghue, D.; Liss, C.; Mendes, M.; Feigin, J.; Georgiadis, A.; Valery, M.; Dawe, E.; Losanno, D.; Quintal, R.; Nikitin, M.; Jabor, R.; Morin, M.; O, K.K.; Dawe, G.;RadioFrequency Integrated Circuits (RFIC) Symposium, 2003 IEEE 8-10 June 2003 Page(s):431 - 434
【非特許文献４】Morkner, H.; Ruby, R.; Frank, M.; Figueredo, D.;MicrowaveSymposium Digest, 1999 IEEE MTT-S International Volume 4,  13-19 June 1999 Page(s):1393 - 1396 vol.4
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、１つのチップ上に、スイッチトランジスタやパワーアンプトランジスタを集積する試みは多くなされている。
しかしなら、集積しやすいＳｉ系の材料を用いたもの、スイッチとパワーアンプを同一のデバイスで構成するもの、スイッチとパワーアンプに異なる素子を用いているもののいずれにおいても、スイッチとパワーアンプのそれぞれが最適化されたもので構成されているものではない。
【０００７】
本発明は、スイッチ用トランジスタとパワーアンプ用トランジスタとを１チップに集積し、それぞれがそれぞれに要求される特性を有する構成としたスイッチ／パワーアンプ集積モジュールによる半導体集積回路装置および半導体集積回路装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明は、同一基板上にスイッチ回路部とパワーアンプ回路部とが作り込まれた半導体集積回路装置であって、上記スイッチ回路部のトランジスタが接合ゲート電界効果トランジスタ構成とされ、上記パワーアンプ回路部のトランジスタがメタモルフィックヘテロ接合型バイポーラトランジスタ構成とされたことを特徴とする。
また、本発明による半導体集積回路装置は、上記スイッチ回路部の接合ゲート電界効果トランジスタが、高電子移動度トランジスタより構成される。
【０００９】
また、本発明による半導体集積回路装置は、上記スイッチ回路部の接合ゲート電界効果トランジスタが、少なくともＩｎＧａＡｓによるチャネル層と、ＡｌＧａＡｓによる電子供給層と、ＡｌＧａＡｓによるゲート形成層と、該ゲート形成層に形成され該ゲート形成層の導電型とは異なる導電型の不純物導入によるゲート電極コンタクト領域と、該ゲート電極コンタクト領域上に形成されたゲート電極とを有して成ることを特徴とする。
【００１０】
また、本発明による半導体集積回路装置は、上記スイッチ回路部の接合ゲート電界効果トランジスタが、少なくともＩｎＧａＡｓによるチャネル層と、ＡｌＧａＡｓによる電子供給層と、ＡｌＧａＡｓによるゲート形成層と、該ゲート形成層に形成され該ゲート形成層の導電型とは異なる導電型の不純物導入によるゲート電極コンタクト領域と、該ゲート電極コンタクト領域上に形成されたゲート電極とを有して成り、上記パワーアンプ回路部のメタモルフィックヘテロ接合型バイポーラトランジスタが、少なくともコレクタ層と、Ｉｎ組成が５３％よりも小さいＩｎＧａＡｓによるベース層と、ＩｎＧａＰによるエミッタ層とを有し、上記ベース層は、該ベース層とそれぞれ格子整合するＩｎ組成を有する上記エミッタ層およびコレクタ層との間に狭持された構成を有し、上記ベース層と上記コレクタ層との間、および上記ベース層と上記エミッタ層との間に、これらの層間の伝導帯不連続を減少ないしは解消するＡｓ濃度とＰの濃度との組成変調されたＩｎＧａＡｓＰからなるグレーディッド層を有することを特徴とする。
【００１１】
また、本発明による半導体集積回路装置は、上記パワーアンプ回路部のメタモルフィックヘテロ接合型バイポーラトランジスタの上記エミッタ層およびベース層間のＩｎＧａＡｓＰグレーディッド層からＩｎＧａＡｓベース層に到る深さに、上記スイッチ回路部の上記接合ゲート電界効果トランジスタの上記不純物導入によるゲート電極コンタクト領域と同構造のベース電極コンタクト領域を有し、該ベース電極コンタクト領域上にベース電極が形成されて成ることを特徴とする。
【００１２】
本発明による半導体集積回路装置の製造方法は、同一基板上にスイッチ回路部とパワーアンプ回路部とが作り込まれた半導体集積回路装置の製造方法であって、上記基板上に、上記スイッチ回路部の接合ゲート電界効果トランジスタを構成する第１の積層半導体層のエピタキシャル成長と、その上に上記パワーアンプ回路部のメタモルフィックヘテロ接合型バイポーラトランジスタを構成する第２の積層半導体層のエピタキシャル成長とがなされるエピタキシャル成長工程と、その後、上記メタモルフィックヘテロ接合型バイポーラトランジスタの形成部において、エミッタメサを形成するエッチング工程と、ベースメサを形成するエッチング工程と、上記スイッチ回路の接合ゲート電界効果トランジスタの形成部上の上記第２の積層半導体層をエッチングして、上記第１の積層半導体層による上記スイッチ回路部の接合ゲート電界効果トランジスタを形成する工程とを有することを特徴とする。
【００１３】
また、本発明による半導体集積回路装置の製造方法は、上記第１の積層半導体層は、少なくともＩｎＧａＡｓによるチャネル層と、ＡｌＧａＡｓによる電子供給層と、ＡｌＧａＡｓによるゲート形成層とを有し上記第２の積層半導体層は、少なくともコレクタ層と、５３％よりも小さいＩｎ組成を有するＩｎＧａＡｓによるベース層と、該ベース層は、該ベース層とそれぞれ格子整合するＩｎ組成を有するＩｎＧａＰによるエミッタ層と、上記ベース層と上記コレクタ層との間、および上記ベース層と上記エミッタ層との間に、これらの層間の伝導帯不連続を減少ないしは解消するＡｓ濃度とＰの濃度とにより組成変調されたＩｎＧａＡｓＰからなるグレーディッド層とを有することを特徴とする。
【００１４】
また、本発明による半導体集積回路装置の製造方法は、上記スイッチ回路の接合ゲート電界効果トランジスタのゲート形成層と、上記パワーアンプ回路のメタモルフィックヘテロ接合型バイポーラトランジスタのベース層とに、ゲート電極コンタクト領域とベース電極コンタクト領域とを同時に形成する上記ゲート形成層と上記ベース層の導電型とは異なる導電型の不純物導入する工程を有し、上記ゲート電極コンタクト領域とベース電極コンタクト領域上にゲート電極とベース電極とを同一工程で形成することを特徴とする。
【００１５】
また、本発明による半導体集積回路装置の製造方法は、上記第１の積層半導体層のエピタキシャル成長と上記第２のエピタキシャル成長とを連続エピタキシャル成長によって行うことを特徴とする。
【発明の効果】
【００１６】
本発明による半導体集積回路装置によれば、スイッチ回路部におけるトランジスタすなわちスイッチ用トランジスタを、接合ゲート電界効果トランジスタによって構成し、パワーアンプ回路部のトランジスタすなわちパワー用トランジスタを、ヘテロ接合型バイポーラトランジスタによって構成したことによって、同一基板上に、スイッチ用トランジスタとパワーアンプ用トランジスタとを集積したスイッチ／パワーアンプ集積モジュールを構成することができるものである。
【００１７】
そして、スイッチ用トランジスタとして、高電子移動度トランジスタ（ＨＥＭＴ）によって構成することによって、実効ゲート下面との距離を近く保ちつつ、チャネル層上のゲート形成層の膜厚を厚くすることができ、低オン抵抗、低損失、高耐圧化が得られ、スイッチ用トランジスタとして望まれる特性とすることができるものである。
そして、パワーアンプ用トランジスタをメタモルフィックヘテロ接合型バイポーラトランジスタ構成とすることによって後述するところから明らかになるように、スイッチ用トランジスタと同一基板例えばＧａＡｓ基板上において、高速動作を維持しつつ、電流利得の増大化が図られたパワーアンプ用トランジスタを作り込むことができるものである。
すなわち、スイッチ用トランジスタとパワー用トランジスタの双方において、それぞれ望まれる特性をそれぞれ有するスイッチ／パワーアンプ集積モジュールが構成される。
【００１８】
また、本発明製造方法によれば、スイッチ回路部におけるトランジスタすなわちスイッチ用トランジスタを、接合ゲート電界効果トランジスタによって構成し、パワーアンプ回路部のトランジスタすなわちパワー用トランジスタを、ヘテロ接合型バイポーラトランジスタによって構成することによって、これらトランジスタを同一基板にエピタキシャル成長によって形成することができ、製造方法の簡潔化と性能の高い目的とするスイッチ／パワーアンプ集積モジュールによる半導体集積回路装置を構成することができる。
【発明を実施するための最良の形態】
【００１９】
本発明による半導体集積回路装置および半導体集積回路装置の製造方法の実施形態例を説明するが、本発明は、この実施形態例に限定されるものではない。
図１は、本発明による携帯通信機器等の通信機器向けアンテナスイッチ／パワーアンプ集積モジュールを構成する半導体集積回路装置の一実施形態例の概略断面図である。
本発明による半導体集積回路装置においては、同一基板１上にスイッチ回路部とパワーアンプ回路部とが作り込まれた半導体集積回路装置であって、スイッチ回路部のスイッチ用トランジスタ２を接合ゲート電界効果トランジスタの例えば高電子移動度トランジスタ（Ｊ−ＦＥＴ）によって構成し、パワーアンプ回路部のパワーアンプ用トランジスタ３を例えばダブルヘテロ接合型のメタモルフィックヘテロ接合型バイポーラトランジスタ（Ｄ−ＨＢＴ）によって構成することによって、両トランジスタ２および３を同一基板１上に一体にエピタキシャル成長によって構成することができるようになされる。
【００２０】
本発明による半導体集積回路装置は、基板１上に、スイッチ用トランジスタ２を構成する各半導体層が成膜された第１の積層半導体層２０が形成され、この上にパワーアンプ用トランジスタを構成する第２の半導体層３０が成膜された構成とされる。
【００２１】
この例では、半絶縁性ＧａＡｓ基板１上に、第１のバッファ層４、障壁層５、電子供給層６、スペーサ層７、チャネル層８、ペーサ層９、電子供給層１０、ゲート形成層１１が順次エピタキシャル成長によって積層された第１の積層半導体層２０が形成される。
【００２２】
そして、この第１の積層半導体層２０のゲート形成層１１上に、第２のバッファ層１２、サブコレクタ層１３、コレクタ層１４、第１のグレーディッド層１５、ベース層１６、第２のグレーディッド層１７、エミッタ層１８、エミッタコンタクト層１９が順次エピタキシャル成長によって積層された第２の積層半導体層３０が形成される。
【００２３】
第１の積層半導体層２０の第１のバッファ層４は厚さ５００ｎｍ〜１０００ｎｍ、例えば６００ｎｍのアンドープＡｌｘＧａ１−ｘＡｓ（ｘ＝０〜０．３）より成る。
障壁層５は厚さ２００ｎｍのアンドープＡｌ０．２Ｇａ０．８Ａｓより成る。
電子供給層６および１０は、それぞれ、厚さ２  ｎｍ〜１０ｎｍ、例えば３ｎｍの  不純物濃度が３×１０１８ｃｍ３ＳｉドープのＡｌ０．２Ｇａ０．８Ａｓより成る。
スペーサ層７および９は厚さ３ｎｍのアンドープＡｌ０．２Ｇａ０．８Ａｓより成る。
チャネル層８は厚さ１０〜３０ｎｍ例えば１５ｎｍのアンドープＩｎｘＧａ１−ｘＡｓ（ｘ＝０．１〜０．３、例えばｘ＝０．２）より成る。
ゲート形成層１１は厚さ５０〜２００ｎｍ、例えば１３０ｎｍの不純物濃度が例えば５×１０１６ｃｍ３のＳｉドープＡｌ０．２Ｇａ０．８Ａｓより成る。
【００２４】
第２の積層半導体層３０の、第２のバッファ層１２は、例えば、ＩｎＰ，ＩｎＰ，ＩｎＧａＡｓ，ＩｎＡｌＡｓ、またはＩｎＧａＰ等を用い、ＧａＡｓ基板１側から第２の積層半導体層サブコレクタ層１３側に向けて組成変化させたグレーディング構造で構成され、ゲート形成層１１の材料組成および格子定数と、その上部に形成される各層の材料組成および格子定数とによって、適切な構成（組成変化）が設定される。
この第２のバッファ層１２によって、第１の積層半導体層２０のゲート形成層１１上に、第２の積層半導体層３０のサブコレクタ層１３との間の格子整合が図られる。すなわち、この第２のバッファ層１２を設けることにより、スイッチ用トランジスタ２を形成する半導体層上に、基板１とは異なる格子定数を有するパワーアンプ用トランジスタ３のメタモルフィックヘテロ接合型バイポーラトランジスタを構成する各半導体層に結晶欠陥の発生を抑えてエピタキシャル成長させることができるようになされる。
【００２５】
パワーアンプ用トランジスタ３のメタモルフィックヘテロ接合型バイポーラトランジスタを構成する各半導体層の、サブコレクタ層１３〜エミッタコンタクト層１９は、ベース層１６と等しい格子定数を有するように格子整合される。
【００２６】
このパワーアンプ用トランジスタ３のメタモルフィックヘテロ接合型バイポーラトランジスタは、本出願人の出願に係る特願２００５−１７６２４号出願で提案したダブルヘテロ接合バイポーラトランジスタ（Ｄ−ＨＢＴ）構成によることができる。
すなわち、このＤ−ＨＢＴは、ＩｎＧａＡｓによるベース層１６において、そのＩｎ組成が０％よりも大きく、５３％よりも小さい組成とされる。
このようなＩｎＧａＡｓからなるベース層１６のＩｎ組成は、このメタモルフィックヘテロ接合型バイポーラトランジスタに要求される高速動作性能と電流利得とによって決められる。すなわち、Ｉｎ組成を大きくすることでより高速化され、Ｉｎ組成を小さくすることでより電流利得が増大されるものであり、これらの関係はトレードオフとなっている。ここでは、高速動作性能と電流利得の両方を得たいため、ベース層１６のＩｎ組成は３０％〜４０％であることが好ましい。
この実施形態例においては、ベース層１６をＩｎ組成が４０％で、ＧａＡｓとＩｎＰとの間の格子定数を持つｐ型のＩｎＧａＡｓによって構成し、その膜厚は２０ｎｍ〜１００ｎｍ、例えば７５ｎｍとする。ｐ型不純物としては、例えばＣ（炭素）が用いられ、その濃度は５×１０１８ｃｍ−３〜４×１０１９ｃｍ−３、例えば２×１０１９ｃｍ−３とする。
【００２７】
サブコレクタ層１３は、ベース層１６と等しい格子定数を持つｎ型のＩｎＧａＡｓ層から成る。すなわち、このサブコレクタ層１３は、ベース層１６と同様の組成によるＩｎ組成４０％のＩｎＧａＡｓに、ｎ型不純物の例えばＳｉを５×１０１８ｃｍ−３〜２×１０１９ｃｍ−３、例えば１×１０１９ｃｍ−３にｎ型不純物をドーピングした構成とする。そして、その膜厚は、１００ｎｍ〜５００ｎｍ、例えば３００ｎｍとする。
【００２８】
コレクタ層１４も、ベース層１６と等しい格子定数を持つｎ型のＩｎＧａＰから成る。このコレクタ層１４におけるＩｎ組成は、４９％より大きく１００％未満とし、より好ましくはＩｎ組成が７７％〜８８％の間に設定される。ここでは、Ｉｎ組成４０％のＩｎＧａＡｓからなるベース層１６の格子定数に合わせて、Ｉｎ組成８７％のＩｎＧａＰをコレクタ層１４とし、その膜厚を２００ｎｍ〜６００ｎｍ、例えば４５０ｎｍに設定する。また、ｎ型不純物としては、例えばＳｉが用いられ、その不純物濃度は１×１０１５ｃｍ−３〜５×１０１６ｃｍ−３、例えば２×１０１６ｃｍ−３とする。
【００２９】
ベース層１６の上方に配置されるエミッタ層１８についても、ベース層１６と等しい格子定数を持つｎ型のＩｎＧａＰから構成する。このため、エミッタ層１８におけるＩｎ組成は、４９％より大きくかつ１００％未満、より好ましくはＩｎ組成が７７％〜８８％の間に設定される。また、ここでは、Ｉｎ組成４０％のＩｎＧａＡｓからなるベース層１６の格子定数に合わせて、Ｉｎ組成８７％のＩｎＧａＰをエミッタ層１８とし、その膜厚は２０ｎｍ〜１００ｎｍ、例えば６０ｎｍに設定する。そして、ｎ型不純物としては、例えばＳｉが用いられ、その不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３、例えば５×１０１７ｃｍ−３とする。
【００３０】
エミッタコンタクト層１９は、ベース層１６と等しいＩｎ組成と格子定数を持つｎ型のＩｎＧａＡｓから成り、その膜厚は１０ｎｍ〜１００ｎｍ、例えば７５ｎｍに設定されていることとする。そのｎ型不純物としては、例えばＳｉが用いられ、その濃度は５×１０１８ｃｍ−３〜３×１０１９ｃｍ−３、例えば１×１０１９ｃｍ−３とする。
【００３１】
そして、上述したコレクタ層とベース層との間に配置された第１のグレーディッド層１５は、ベース層１６と等しい格子定数に保たれたｎ型のＩｎＧａＡｓＰから成る。
この第１のグレーディッド層１５は、コレクタ層１４−ベース１６層間の伝導帯不連続を実質解消するように、Ａｓの濃度とＰの濃度とにより組成変調されている。
そして、ＩｎＧａＰからなるコレクタ層１４側に近いほどＡｓ組成が低く、ＩｎＧａＡｓベース層１６に近いほどＰ組成が低く構成される。
このようにして、コレクタ層１４との界面ではＩｎＧａＰからなるコレクタ層に連続した組成となり、ベース層１６との界面ではＩｎＧａＡｓから成るベース層１６に連続した組成となるように組成変調される。
例えば上述したように、コレクタ層１４がＩｎ組成８７％のＩｎＧａＰから成り、ベース層１６がＩｎ組成４０％のＩｎＧａＰから成る場合、第１のグレーディッド層１５においては、コレクタ層１４側からベース層１６側に向かって、Ｉｎ組成が８７％〜４０％に徐々に減少し、Ａｓが０％〜１００％に徐々に増加する構成となっている。
この第１グレーディッド層１５の膜厚は、２０ｎｍ〜１００ｎｍ、例えば４５ｎｍであることとする。
このｎ型不純物としては、例えばＳｉが用いられ、その濃度は１×１０１５ｃｍ−３から５×１０１６ｃｍ−３、例えば２×１０１６ｃｍ−３とする。
【００３２】
一方、ベース層１６とエミッタ層１８との間に配置される第２のグレーディッド層１７も、第１のグレーディッド層１５におけると同様に、ベース層１６と等しい格子定数に保たれたｎ型のＩｎＧａＡｓＰから成る。
この第２のグレーディッド層１７は、ベース層１６−エミッタ層１８間の伝導帯不連続を実質解消するように、Ａｓの濃度とＰの濃度とにより組成変調されている。
そして、この場合においては、ＩｎＧａＰエミッタ層１８に近いほどＡｓ組成が低く、ＩｎＧａＡｓベース層１６に近いほどＰ組成が低く構成され、エミッタ層１８との界面ではＩｎＧａＰエミッタ層に連続した組成となり、ベース層１６との界面ではＩｎＧａＡｓベース層１６に連続した組成となるように組成変調される。
例えば上述したように、エミッタ層１８がＩｎ組成８７％のＩｎＧａＰからなり、ベース層１６がＩｎ組成４０％のＩｎＧａＡｓから成る場合、第２のグレーディッド層１７においては、ベース層１６側からエミッタ層１８側に向かって、Ｉｎ組成が４０％〜８７％に徐々に増加し、Ａｓが１００％〜０％に徐々に減少する構成とされる。
このような第２のグレーディッド層１７の膜厚は、５ｎｍ〜５０ｎｍ、例えば１０ｎｍとする。
また、この第２のグレーディッド層１７のｎ型不純物としては、例えばＳｉが用いられ、その不純物濃度は１×１０１５ｃｍ−３から５×１０１６ｃｍ−３、例えば２×１０１６ｃｍ−３とする。
【００３３】
そして、スイッチ用トランジスタ２のゲート形成層１１には、これと異なる導電型のｐ型の不純物例えばＺｎがドープされたゲート電極コンタクト領域４１が形成され、この上にゲート電極４２が形成される。
また、ゲート電極を挟んでその両側にゲート形成層１１からチャネル層８に到る深さにソース電極４３およびドレイン電極４４が形成される。
【００３４】
そして、パワーアンプ用トランジスタ３のサブコレクタ１３の一部が第２のグレーディッド層１７からコレクタ層１４に渡ってベースメサ４５が形成され、これによって露呈されたサブコレクタ層１３にコレクタ電極４６がコンタクトされる。
また、エミッタコンタクト層１９およびエミッタ層１８にエミッタメサ４７が形成され、これによって露呈された第２のグレーディッド層１７からベース層１６に到る深さにベース電極コンタクト領域をベース層１６と同導電型のｐ型の不純物を選択的に導入してベース電極コンタクト領域４８を形成し、この上にベース電極４９をコンタクトする。
また、エミッタ電極コンタクト層１９上にエミッタ電極５０をコンタクトする。
【００３５】
この構成によるスイッチ用トランジスタ２とパワーアンプ用トランジスタ３との間の第１の積層半導体層２０には、これらを電気的に分離するアイソレーション領域５１が、例えばボロンのイオン注入によって形成される。
【００３６】
上述の本発明構成による半導体集積回路装置によれば、スイッチ用トランジスタ２を、接合ゲート電界効果トランジスタ（Ｊ−ＨＥＭＴ）としたことによって、実効ゲート下面、すなわち図１の構成においては、ゲートコンタクト領域４１の下面との距離を近くに保ちつつ、チャネル層１８上のゲート形成層１１の膜厚を厚くすることができ、低オン抵抗、低損失、高耐圧化が得られ、スイッチ用トランジスタとして望まれる特性とすることができるものである。
【００３７】
そして、このスイッチ用トランジスタ２と同一基板１に形成されるパワーアンプ用トランジスタ３を、そのベース層がＩｎ組成を５３％よりも小さいＩｎＧａＡｓベース層としたメタモルフィックヘテロ接合型バイポーラトランジスタによって構成したことによってすぐれた目的とする特性を有するスイッチ／パワーアンプ集積モジュールが構成される。
すなわち、上述したパワーアンプ用トランジスタにあっては、そのベース層のＩｎ組成５３％より小さくするものであるが、このようにＩｎＧａＡｓベース層にあって、Ｉｎ組成を減少させる場合、このＩｎ組成の減少に従い、そのＡｕｇｅｒ再結合係数はＧａＡｓにおけるＡｕｇｅｒ再結合係数に近づく。すなわち再結合係数が低下する。
従って、この構成によるメタモルフィックヘテロ接合型バイポーラトランジスタでは、従来のＩｎＰ基板が用いられるベース層のＩｎ組成が５３％とされるＩｎＰ系Ｄ−ＨＢＴに比して、ベース層での再結合確率を減少させることができることから、電流利得を増大させることができるものである。
また、同時に、ＧａＡｓ基板が用いられるＧａＡｓベース層によるＨＢＴと比較して、キャリア移動度を大きい値に維持することができる。
【００３８】
そして、このようなＩｎ組成のベース層を実現するために、このベース層１６を狭持するコレクタ層１４およびエミッタ層１８を、ＩｎＧａＰから構成しこれらの格子定数の一致を図るものである。
【００３９】
すなわち、上述本発明構成によれば、ＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴや、ＡｌＧａＡｓ／ＧａＡｓ系ＨＢＴ、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴとの比較において、高速動作を維持しつつも電流利得を増大させることが可能になる、パワーアンプの高性能化に最適なメタモルフィックヘテロ接合型バイポーラトランジスタが構成される。
【００４０】
次に、図１で説明した本発明による半導体集積回路装置の製造方法の一実施形態例を、図２〜図６の工程図を参照して説明する。
まず、図２に示すように、図１で説明した本発明による半導体集積回路装置を構成する第１の積層半導体層２０と第２の積層半導体層３０とを、半絶縁性ＧａＡｓ基板１上に、全面的に連続的にエピタキシャル成長するエピタキシャル成長工程がなされる。
すなわち、第１のバッファ層４、障壁層５、電子供給層６、スペーサ層７、チャネル層８、ペーサ層９、電子供給層１０、ゲート形成層１１を順次例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によってエピタキシャル成長して第１の積層半導体層２０を形成する。
【００４１】
続いて、連続的に、この第１の積層半導体層２０のゲート形成層１１上に、第２のバッファ層１２、サブコレクタ層１３、コレクタ層１４、第１のグレーディッド層１５、ベース層１６、第２のグレーディッド層１７、エミッタ層１８、エミッタコンタクト層１９を同様に例えばＭＯＣＶＤによってエピタキシャル成長して第２の積層半導体層３０を形成する。
これら各半導体層４〜１９のそれぞれの組成、不純物濃度、および膜厚等は、図１で説明した組成、不純物濃度、および膜厚等に選定することによって基板１上に格子整合された半導体層の積層による積層半導体基板６０が形成される。
【００４２】
そして、この積層半導体層基板６０の、最終的にパワーアンプ用トランジスタ３の形成部に、エミッタ電極５０を形成する。
このエミッタ電極５０の形成は、エミッタ電極コンタクト層１９上に、全面的にエミッタ電極５０を形成する電極材料層を形成し、全面的にフォトレジストを形成し、これをフォトリソグラフィによってパターン化し、パターンされたフォトレジストをマスクとして電極材料に対してイオンミリングして、所望の位置およびパターンにエミッタ電極５０を形成し、アロイする。
このミッタ電極材料層は、例えば、チタン、白金および金が順次積層されたＴｉ／Ｐｔ／Ａｕの３層構造で、それぞれ例えば厚さ５０ｎｍ／５０ｎｍ／２５０ｎｍの蒸着膜によって形成する。
【００４３】
次に、図３に概略断面図を示すように、例えばエミッタ電極５０を、マスクとして、ＩｎＧａＡｓＰエミッタ電極コンタクト層１９を燐酸系エッチング液によってパターンエッチングし、このエッチングによって露呈したＩｎＧａＡｓエミッタ層１８を塩酸系エッチング液によってエッチングしてエミッタメサ２７を形成する。
【００４４】
図４に概略断面図を示すように、図１で説明したスイッチ用トランジスタ（Ｊ−ＨＥＭＴ）２の形成部の第１の積層半導体層２０を残して、この上のメサエミッタ２７の形成後に残された第２の積層半導体層３０をエッチング除去する。
このエッチングは、図示しないが、全面的にフォトレジストを形成し、これをフォトリソグラフィによってパターン化し、パターンされたフォトレジストをマスクとして燐酸エッチング液と塩酸エッチング液によるエッチングを行うことができる。
【００４５】
そして、残された第１の積層半導体層２０の、パワーアンプ用トランジスタ（ＨＢＴ）３の形成部と、最終的に形成されるスイッチ用トランジスタ２とパワーアンプ用トランジスタとの間にこれらを分離するアイソレーション領域５１を形成する。このアイソレーション領域５１の形成は、図示しないが、例えばフォトレジスト層を全面的に形成し、フォトリソグラフィによってアイソレーションの形成部に開口を形成し、このフォトレジスト層をマスクとしてその開口を通じて、例えば酸素イオン注入を行って形成することができる。
【００４６】
次に、図５に示すように、第１の積層半導体層２０のゲート形成層１１のゲート形成部にゲート電極コンタクト領域４１を形成し、第２の積層半導体層３０のエミッタメサ２４の形成によって外部に露呈した第２のグレーディッド層１７に、ベース層１６に至る深さにベース電極コンタクト領域４８を形成する。
これらゲート電極コンタクト領域４１およびベース電極コンタクト領域４８は、亜鉛（Ｚｎ）の選択的拡散によって同時に形成することができる。これら領域４１および４８の形成は、図示しないが、例えばＳｉＮ等の絶縁膜を厚さ２００ｎｍ〜３００ｎｍ、例えば２５０ｎｍに全面的に堆積する。そして、この絶縁層にフォトリソグラフィによるパターンエッチングを行って各領域４１および４８の形成部に開口を形成する。そして、この絶縁層を拡散マスクとして、その開口を通じて上述した例えばＺｎの拡散を、濃度１×１０１８ｃｍ−３以上、望ましくは１×１０１９ｃｍ−３程度の濃度に行ってｐ型のゲート電極コンタクト領域４１およびベース電極コンタクト領域４８を形成する。
【００４７】
更に、各領域４１および４８を形成した絶縁層（図示せず）の開口を通じて、全面的に例えば、白金、チタン、白金および金がこの順に積層されたＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造の電極金属材層をそれぞれ厚さ５０ｎｍ／３０ｎｍ／５０ｎｍ／１２０ｎｍに蒸着した後、絶縁層を除去し、この絶縁層の除去と共に、この絶縁層上の電極金属剤層をリフトオフする。
このようにして、ゲート電極コンタクト領域４１上にゲート電極４２の形成がなされ、ベース電極コンタクト領域４８上にベース電極４９の形成がなされる。
【００４８】
次に、図６に示すように、パワーアンプ用トランジスタ３の形成部において、第２のグレーディッド層１７、ベース層１６、第１グレーディッド層１５およびコレクタ層１４を横切りサブコレクタ層１３の一部を露呈するようにベースメサ４５を形成するエッチングを行う。このベースメサ４５の形成においてもフォトリソグラフィによるフォトレジストのマスクを用いたパターニングによることができる。
【００４９】
そして、図１で示すように、ゲート形成層１１にソースおよびドレイン各電極４３および４４をゲート電極４２を挟んでその両側に形成すると共に、ベースメサ４５の形成によって外部に露呈したサブコレクタ層１３の表面にコレクタ電極４６を形成する。
これらソースおよびドレイン電極４３および４４とコレクタ電極４６の形成は、図示しないが、フォトリソグラフィによってフォトレジストをパターニングして、これらソースおよびドレイン電極４３および４４と、コレクタ電極４６の形成部に開口が形成されたフォトレジストマスクを形成する。そして、全面的に電極金属材層を蒸着する。その後、フォトレジトマスク層を除去し、このフォトレジストマスク層上に形成された電極金属材料をリフトオフすることによってパターン化し、アロイする。
ソース電極およびドレイン電極４３および４４は、チャネル層８に達する深さに形成するものである。
【００５０】
このように、ドレイン電極４３と、コレクタ電極とを同一工程で同時に形成する場合、実際には、これらアロイの深さはほぼ同一の深さになるが、ゲート層１１の厚さとサブコレクタ層１３の厚さとの関係を選定することによって、ソース電極４３およびドレイン電極４４に関してはチャネル層８に達する深さとし、コレクタ電極４６についてはコレクタ層１３に対するコンタクトに適した深さとすることができる。
【００５１】
このようにして、共通の基板上に、スイッチ用トランジスタ２とパワーアンプ用トランジスタ３とが形成された本発明によるスイッチ／パワーアンプ集積モジュールによる半導体集積回路装置が構成される。
そして、このようにして形成されて本発明による半導体集積回路装置は、前述したように、低オン抵抗、高耐圧、低損失スイッチと高速動作、高電流利得を持つパワーアンプとの集積化モジュールとして実現できる。したがって、このモジュールは特に移動体通信端末用電力増幅器モジュールの高機能化、高集積化、低コスト化に有用となる。
【００５２】
なお、本発明による半導体集積回路装置およびその製造方法は、上述した例に限られるものではなく、本発明の構成を逸脱することなく種々の変形変更が可能であり、例えばスイッチ用トランジスタを構成する接合ゲート電界効果トランジスタは、ＨＥＭＴに限られるものではなく、ショットキーゲートによるいわゆるＭＥＳ−ＦＥＴ構成とすることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明による半導体集積回路装置の一例の概略断面図である。
【図２】本発明による半導体集積回路装置の製造方法の一例の一製造工程の概略断面図である。
【図３】本発明による半導体集積回路装置の製造方法の一例の一製造工程の概略断面図である。
【図４】本発明による半導体集積回路装置の製造方法の一例の一製造工程の概略断面図である。
【図５】本発明による半導体集積回路装置の製造方法の一例の一製造工程の概略断面図である。
【図６】本発明による半導体集積回路装置の製造方法の一例の一製造工程の概略断面図である。
【符号の説明】
【００５４】
１……基板、２……スイッチ用トランジスタ、３……パワー用トランジスタ、４……第１のバッファ層、５……障壁層、６，１０……電子供給層、７，９……スペーサ層、８……チャネル層、１１……ゲート形成層、１２……第２のバッファ層、１３……サブコレクタ層、１４……コレクタ層、１５……第１のグレーディッド層、１６……ベース層、１７……第２のグレーディッド層、１８……エミッタ層、１９……エミッタコンタクト層、２０……第１の積層半導体層、３０……第２の積層半導体層、４１……ゲート電極コンタクト領域、４２……ゲート電極、４３……ソース電極、４４……ドレイン電極、４５……ベースメサ、４６……コレクタ電極、４７……エミッタメサ、４８……ベース電極、４９……ベース電極、５０……エミッタ電極、５１……アイソレーション領域、６０……積層半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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