(57)【要約】【課題】ＦＥＴの耐圧が低下しても電源電圧を保つ。【解決手段】抵抗５、ｎ型ＭＩＳＦＥＴ（単にＦＥＴと略す）１、２を電源ＶＤＤとグラウンドの間に直列に接続する。ＦＥＴ１のドレイン端子とＦＥＴ２のソース端子を接続し、ＦＥＴ１のソースおよび基板端子をグラウンドに接続し、ＦＥＴ２のドレインを抵抗５を介して電源ＶＤＤに接続する。ＦＥＴ２の基板端子を電源ＶＳＵＢに接続する。ＦＥＴ１とＦＥＴ２の接続点ＶＣから、カソード側を接続点ＶＣに接続したダイオード３を介して電源ＶＤＨに接続する。また、接続点ＶＣから、アノード側を接続点ＶＣに接続したダイオード４を介して電源ＶＤＬに接続する。ＦＥＴ１、２の耐圧をＶＬとし、電源電圧ＶＤＤ≦ＶＬ＋ＶＳＵＢとする。また、ＶＤＨ＝ＶＳＵＢ＋ΔＶ（ΔＶ＝０〜０．７Ｖ）、ＶＤＬ＝ＶＳＵＢ−ΔＶとする。【選択図】図１
2007335806.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の電源間に複数の同一導電型のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を縦続接続して備える半導体集積回路装置であって、
縦続接続される２つのＦＥＴの接続ノードにおける電圧を所定の範囲内に制限するように、該接続ノードに接続するリミッタ回路を備え、
前記複数の同一導電型のＦＥＴにおけるそれぞれの基板電位を異なるように構成することを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上に前記複数の同一導電型のＦＥＴのそれぞれに対応して、該ＦＥＴと同じ導電型のディープウェル領域を形成し、該ディープウェル領域内に該ＦＥＴと逆の導電型のウェル領域を形成し、該ウェル領域に前記基板電位を与えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記リミッタ回路は、
カソードを前記接続ノードに接続し、アノードに第１の電位が与えられる第１のダイオードと、
アノードを前記接続ノードに接続し、カソードに第２の電位が与えられる第２のダイオードと、
を備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記ＦＥＴは、ｎ型ＦＥＴであって、
前記リミッタ回路は、カソードを前記接続ノードに接続し、アノードに第１の電位が与えられるダイオードを備え、
前記接続ノードに対して高電位側に接続された前記ｎ型ＦＥＴのゲート電極は、一定電位に固定されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記ＦＥＴは、ｐ型ＦＥＴであって、
前記リミッタ回路は、アノードを前記接続ノードに接続し、カソードに第１の電位が与えられるダイオードを備え、
前記接続ノードに対して低電位側に接続された前記ｐ型ＦＥＴのゲート電極は、一定電位に固定されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記ＦＥＴがＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項１〜５のいずれか一に記載の半導体集積回路装置。
【請求項７】
前記ＦＥＴがＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項１〜５のいずれか一に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を縦続接続（縦積み）する構成の半導体集積回路装置に関する。
【背景技術】
【０００２】
シリコン集積回路では、トランジスタが微細化すると共に、信頼性の向上のために電源電圧が低下している。電源電圧が低下してもデジタル回路では寄生容量の減少などで遅延時間は減少する。また、電源ノイズの影響は増大するものの、デジタル回路は１と０の情報しか扱わないので、電源電圧の低下で特に回路設計が困難になることはない。一方、アナログ回路の場合は、微細化によって相互コンダクタンスｇｍが増加する長所がある。しかしながら、電源電圧が低下すると、トランジスタを適切なバイアス条件に保つことが出来なくなるために、回路設計は非常に困難になる。
【０００３】
半導体集積回路装置に使用されるトランジスタには、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などがある。ＭＩＳＦＥＴは、シリコン基板上に形成され、絶縁膜（Ｉｎｓｕｌａｔｏｒ）部には、酸化シリコン、窒化シリコン、酸化ハフニウムなどが使用される。この絶縁膜は、高い電圧がかかると絶縁破壊を起こすために、ＭＩＳＦＥＴは一般に耐圧が低い。さらに、トランジスタが微細化すると共に絶縁膜が薄くなるために、電源電圧をさらに低くする必要がある。ＭＥＳＦＥＴは、ガリウム砒素、窒化ガリウムなどの基板に形成される。ＭＥＳＦＥＴは絶縁膜を使用しないので、一般にＭＩＳＦＥＴよりも耐圧が高い。以下において特にＭＩＳＦＦＥＴを例に説明する。
【０００４】
アナログ回路では、図９に示すように電源とグラウンドの間に複数のＭＩＳＦＥＴを縦続接続（縦積み）するような回路が多用される。図９に示す回路において、３つのＭＩＳＦＥＴ４１、４２、４３と抵抗４４とを電源ＶＤＤとグラウンドの間に接続している。このとき、各ＭＩＳＦＥＴを飽和動作させるには、各ＭＩＳＦＥＴのソース−ドレイン間にオーバードライブ電圧（ゲート電圧ＶＧ−しきい値電圧ＶＴＨ）以上の電圧を印加する必要がある。アナログ回路では、ＭＩＳＦＥＴの特性のうち相互コンダクタンスｇｍが重要であって、ｇｍを十分大きくするにはＶＧ−ＶＴＨが大きくなければならず、必然的にソース−ドレイン間の電圧も高くする必要がある。このため、多くのＭＩＳＦＥＴを電源とグラウンドの間に接続するには、電源電圧はＭＩＳＦＥＴの個数分だけ高くする必要がある。
【０００５】
電源電圧を高くすることを防ぐために縦積みのＭＩＳＦＥＴの個数を減らすような回路構成が提案されている。図１０は一般的に良く知られる差動回路であって、ｎ型ＭＩＳＦＥＴ５１、５４とｐ型ＭＩＳＦＥＴ５２、５５と抵抗５３、５６とで差動対を構成し、差動対全体を流れる電流を一定とするための定電流源としてｎ型ＭＩＳＦＥＴ５７を接続する。これに対して、図１１に示すような擬似差動回路が非特許文献１に開示されている。この擬似差動回路では、図１０に示す差動回路から、電流源であるｎ型ＭＩＳＦＥＴ５７を除くことで縦積みの個数を減らしている。
【０００６】
また、ＬＣタンクを用いて、縦積みのＭＩＳＦＥＴの個数を減らした図１２に示すような回路が非特許文献２に開示されている。この回路では図１２のＰ点にインダクタ７３とキャパシタ７４から構成されるＬＣタンク回路を接続する。これによりＰ点は、ＤＣ的には電源ＶＤＤに接続されているが、ＬＣタンク回路の共振周波数では開放とみなされるので、高周波信号はＰ点を介して左の回路のｎ型ＭＩＳＦＥＴ７１から右の回路のｐ型ＭＩＳＦＥＴ７２とインダクタ７５に伝わる。
【０００７】
なお、関連する技術として、常時リーク電流の小さいＭＩＳＦＥＴを用いた論理回路が特許文献１に記載されている。
【０００８】
【非特許文献１】Ａｎｇｅｌｏ  Ｎａｇａｒｉ，  Ｇｅｒｍａｎｏ  Ｎｉｃｏｌｌｉｎｉ，”Ａ  ３Ｖ  １０ＭＨｚ  Ｐｓｅｕｄｏ−Ｄｉｆｆｅｒｅｎｔｉａｌ  ＳＣ  Ｂａｎｄｐａｓｓ  Ｆｉｌｔｅｒ  ｕｓｉｎｇ  ａ  Ｇａｉｎ−Ｅｎｈａｎｃｅｍｅｎｔ  Ｒｅｐｌｉｃａ  Ａｍｐｌｉｆｉｅｒ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ＴＰ３．２，ｐ５２−５３，１９９７
【非特許文献２】Ｍｉｔｓｕｒｕ  Ｈａｒａｄａ，  Ｔｓｕｎｅｏ  Ｔｓｕｋａｈａｒａ，  Ｊｕｎｚｏ  Ｙａｍａｄａ，”０．５−１Ｖ  ２ＧＨｚ  ＲＦ  Ｆｒｏｎｔ−ｅｎｄ  Ｃｉｒｃｕｉｔｓ  ｉｎ  ＣＭＯＳ／ＳＩＭＯＸ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ＷＰ２３．２，２０００
【特許文献１】特開平１１−３４６１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、非特許文献１に示す回路は、図１０におけるｎ型ＭＩＳＦＥＴ５７が除かれているために、完全な差動回路に比べて、ノイズに弱い。また、非特許文献２に示す回路は、ＬＣタンク回路を有し、余分なインダクタを必要とするので、チップ面積が増大するなどの虞がある。すなわち、ＦＥＴの微細化による電源電圧の低下に対して、縦積みのＦＥＴの数を減らす従来の方式は、ノイズ耐性やチップ面積などの性能を犠牲にしているといえる。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクトに係る半導体集積回路装置は、第１および第２の電源間に複数の同一導電型のＦＥＴを縦続接続して備える半導体集積回路装置であって、縦続接続される２つのＦＥＴの接続ノードにおける電圧を所定の範囲内に制限するように、該接続ノードに接続するリミッタ回路を備え、複数の同一導電型のＦＥＴにおけるそれぞれの基板電位を異なるように構成する。
【００１１】
第１の展開形態の半導体集積回路装置において、半導体基板上に複数の同一導電型のＦＥＴのそれぞれに対応して、該ＦＥＴと同じ導電型のディープウェル領域を形成し、該ディープウェル領域内に該ＦＥＴと逆の導電型のウェル領域を形成し、該ウェル領域に基板電位を与えることが好ましい。
【００１２】
第２の展開形態の半導体集積回路装置において、リミッタ回路は、カソードを接続ノードに接続し、アノードに第１の電位が与えられる第１のダイオードと、アノードを接続ノードに接続し、カソードに第２の電位が与えられる第２のダイオードと、を備えることが好ましい。
【００１３】
第３の展開形態の半導体集積回路装置において、ＦＥＴは、ｎ型ＦＥＴであって、リミッタ回路は、カソードを接続ノードに接続し、アノードに第１の電位が与えられるダイオードを備え、接続ノードに対して高電位側に接続されたｎ型ＦＥＴのゲート電極は、一定電位に固定されていることが好ましい。
【００１４】
第４の展開形態の半導体集積回路装置において、ＦＥＴは、ｐ型ＦＥＴであって、リミッタ回路は、アノードを接続ノードに接続し、カソードに第１の電位が与えられるダイオードを備え、接続ノードに対して低電位側に接続されたｐ型ＦＥＴのゲート電極は、一定電位に固定されていることが好ましい。
【００１５】
第５の展開形態の半導体集積回路装置において、ＦＥＴがＭＩＳＦＥＴあるいはＭＥＳＦＥＴであってもよい。
【発明の効果】
【００１６】
本発明によれば、半導体集積回路装置の電源電圧をＦＥＴの耐圧以上にすることができるために、ＦＥＴが微細化して耐圧が低下しても電源電圧を下げる必要がない。このために半導体集積回路装置におけるノイズ耐性やチップ面積などの性能を低下させることは無い。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態に係る半導体集積回路装置は、電源とグラウンドの間にソースまたはドレイン端子でお互いに接続された複数のＦＥＴを有し、複数のＦＥＴの基板電位はお互いに異なり、複数のＦＥＴの接続部にアノード側が接続されたダイオードとカソード側が接続されたダイオードを有し、２つのダイオードの他方の端子を一定電位に固定する。ここで、最も低電位のＦＥＴのソースと基板の電位を負電圧とし、ドレイン電位を０Ｖ近辺とするようにしてもよい。また、電源とグラウンドの間にソースまたはドレイン端子でお互いに接続された複数のｎ型ＦＥＴを有し、複数のｎ型ＦＥＴの基板電位はお互いに異なり、複数のｎ型ＦＥＴの接続部にカソード側が接続されたダイオードを有し、ダイオードのアノード端子は一定電位に固定し、接続部よりも高電位側に接続されたｎ型ＦＥＴのゲート電極は一定電位に固定されていてもよい。さらに、電源とグラウンドの間にソースまたはドレイン端子でお互いに接続された複数のｐ型ＦＥＴを有し、複数のｐ型ＦＥＴの基板電位はお互いに異なり、複数のｐ型ＦＥＴの接続部にアノード側が接続されたダイオードを有し、ダイオードのカソード端子は一定電位に固定し、接続部よりも低電位側に接続されたｐ型ＦＥＴのゲート電極は一定電位に固定されていてもよい。なお、ここでＦＥＴは、ＭＩＳＦＥＴあるいはＭＥＳＦＥＴである。
【００１８】
このような構成の半導体集積回路装置によれば、ノイズ耐性やチップ面積などの性能を低下させることが無い。そして、２つのＦＥＴの接続部における電位の可変範囲が制限されると共に、ＦＥＴの基板電位が所定の値に固定されるために、半導体集積回路装置の電源電圧をＦＥＴの耐圧以上に設定することができる。したがって、ＦＥＴが微細化して耐圧が低下しても電源電圧を下げる必要がない。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１９】
図１は、本発明の第１の実施例に係る半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、抵抗５、ｎ型ＭＩＳＦＥＴ１、２、ダイオード３、４を備える。抵抗５、ｎ型ＭＩＳＦＥＴ２、１を電源ＶＤＤとグラウンドの間に直列に接続する。ｎ型ＭＩＳＦＥＴ１のドレイン端子とｎ型ＭＩＳＦＥＴ２のソース端子を接続し、ｎ型ＭＩＳＦＥＴ１のソースをグラウンドに接続し、ｎ型ＭＩＳＦＥＴ２のドレインを抵抗５を介して電源ＶＤＤに接続する。また、ｎ型ＭＩＳＦＥＴ１の基板端子をグラウンドに接続し、ｎ型ＭＩＳＦＥＴ２の基板端子を電源ＶＳＵＢに接続する。さらに、ｎ型ＭＩＳＦＥＴ１とｎ型ＭＩＳＦＥＴ２の接続点ＶＣから、カソード側を接続点ＶＣに接続したダイオード３を介して電源ＶＤＨに接続する。また、接続点ＶＣから、アノード側を接続点ＶＣに接続したダイオード４を介して電源ＶＤＬに接続する。入力端子ＩＮ１は、ｎ型ＭＩＳＦＥＴ１のゲートに接続され、入力端子ＩＮ２は、ｎ型ＭＩＳＦＥＴ２のゲートに接続され、ｎ型ＭＩＳＦＥＴ２のドレインが出力端子ＯＵＴに接続される。
【００２０】
ここで、ｎ型ＭＩＳＦＥＴ１、２の耐圧をＶＬとし、電源電圧ＶＤＤ≦ＶＬ＋ＶＳＵＢとする。また、ＶＤＨ＝ＶＳＵＢ＋ΔＶ、ＶＤＬ＝ＶＳＵＢ−ΔＶとする。シリコンのｐ−ｎ接合であるダイオードは、約０．７Ｖの順方向電圧でオンとなるので、ΔＶを０〜０．７Ｖの範囲に設定する、すなわちＶＳＵＢ−０．７≦ＶＤＬ≦ＶＤＨ≦ＶＳＵＢ＋０．７とすることで、ＶＣの電圧はＶＳＵＢとほぼ等しい電圧に保たれる。ただし、ｎ型ＭＩＳＦＥＴ１のゲート端子ＩＮ１に高周波で小振幅の信号が入力された場合には、その信号に対応してＶＣも変動する。
【００２１】
図２は、半導体集積回路装置のレイアウトの一例を示す図である。メタル配線は概略の接続を太線で示してある。ｐ型基板１１上にディープｎウェル１２ａ、１２ｂ、１２ｃとｎウェル１４を形成する。ディープｎウェル１２ａの内部にはｐウェル１３ａを形成し、ｐウェル１３ａ内部にはｎ＋拡散層１５ａを形成する。ディープｎウェル１２ｂの内部にはｐウェル１３ｂを形成し、ｐウェル１３ｂ内部にはｎ＋拡散層１５ｂを形成する。ディープｎウェル１２ｃの内部にはｐウェル１３ｃを形成し、ｐウェル１３ｃ内部にはｎ＋拡散層１５ｃを形成する。また、ｎウェル１４内部にはｐ＋拡散層１６を形成する。さらに、ｎ＋拡散層１５ａ上に絶縁膜を挟んでゲート電極１７ａを形成して図１のｎ型ＭＩＳＦＥＴ１に相当するＦＥＴを構成する。ｎ＋拡散層１５ｂ上に絶縁膜を挟んでゲート電極１７ｂを形成して図１のｎ型ＭＩＳＦＥＴ２に相当するＦＥＴを構成する。また、ｎ＋拡散層１５ｃとｐウェル１３ｃで構成されるダイオードは、図１のダイオード３に相当し、ｐ＋拡散層１６とｎウェル１４で構成されるダイオードは、図１のダイオード４に相当する。さらに、ポリシリコン電極１８で図１の抵抗５を構成する。図２において、ディープｎウェル１２ａ、１２ｂ、１２ｃを電源電圧ＶＤＤに接続することにより、ｐ型基板１１とｐウェル１３ａ、１３ｂ、１３ｃに、別の電位を印加することが可能になり、ｐウェル１３ａはグラウンドに、ｐウェル１３ｂはＶＳＵＢに、ｐウェル１３ｃはＶＤＨに接続する。さらに、ｎウェル１４はＶＤＬに接続する。
【００２２】
図３は、入力端子ＩＮ１に入力した信号に対する各部の電圧の変化を回路シミュレーションにより計算した結果である。ここで、ＶＤＤ＝１．５Ｖ、ＶＳＵＢ＝０．５Ｖ、ΔＶ＝０．６Ｖ、ＶＬ＝１Ｖ、ＩＮ２＝ＶＤＤと設定し、入力端子ＩＮ１に１Ｖの振幅のサイン波を入力する。図３に示すように、ＶＣの電圧は、入力端子ＩＮ１に大振幅の電圧が入力されてもダイオード３、４によって、０．５Ｖ〜０．７５Ｖの間に制限されるために、ｎ型ＭＩＳＦＥＴ１および２に印加される電圧は１Ｖ以下となり、耐圧ＶＬ以内に保たれる。
【００２３】
以上のように本実施例の半導体集積回路装置は、ＭＩＳＦＥＴを縦積みしたときにＭＩＳＦＥＴごとに基板電圧を変化させると共に、ＭＩＳＦＥＴ間の接続部にダイオードを接続して接続部の電圧を一定以内に保つことで、回路にＭＩＳＦＥＴの耐圧ＶＬ以上の電圧を印加しても、ＭＩＳＦＥＴに印加される電圧は、耐圧ＶＬ以内に保たれる。
【００２４】
なお、以上の説明において、ｎ型ＭＩＳＦＥＴの場合について説明したが、電圧の極性を反転させることで、ｐ型ＭＩＳＦＥＴにも適用できる。また、ＭＩＳＦＥＴをＭＥＳＦＥＴに置き換えることも出来る。以下の実施例についても同様である。
【実施例２】
【００２５】
図４は、本発明の第２の実施例に係る半導体集積回路装置の回路図である。図４において、半導体集積回路装置は、ｐ型ＭＩＳＦＥＴ６、７、抵抗５、ダイオード３、４を備える。ｐ型ＭＩＳＦＥＴ７、６、抵抗５を電源ＶＤＤとグラウンドの間に直列に接続する。ｐ型ＭＩＳＦＥＴ７のドレイン端子とｐ型ＭＩＳＦＥＴ６のソース端子を接続し、ｐ型ＭＩＳＦＥＴ７のソースを電源ＶＤＤに接続し、ｐ型ＭＩＳＦＥＴ６のドレインを抵抗５を介してグラウンドに接続する。また、ｐ型ＭＩＳＦＥＴ７の基板端子を電源ＶＤＤに接続し、ｐ型ＭＩＳＦＥＴ６の基板端子を電源ＶＳＵＢに接続する。さらに、ｐ型ＭＩＳＦＥＴ６、７の接続点ＶＣから、カソード側を接続点ＶＣに接続したダイオード３を介して電源ＶＤＨに接続する。また、接続点ＶＣから、アノード側を接続点ＶＣに接続したダイオード４を介して電源ＶＤＬに接続する。入力端子ＩＮ１は、ｐ型ＭＩＳＦＥＴ６のゲートに接続され、入力端子ＩＮ２は、ｐ型ＭＩＳＦＥＴ７のゲートに接続され、ｐ型ＭＩＳＦＥＴ６のドレインが出力端子ＯＵＴに接続される。
【００２６】
ここで、ｐ型ＭＩＳＦＥＴ６、７の耐圧をＶＬとし、電源電圧ＶＤＤ≦ＶＬ＋ＶＳＵＢとする。このとき、ＶＳＵＢ−０．７≦ＶＤＬ≦ＶＤＨ≦ＶＳＵＢ＋０．７とすることで、実施例１と同様にＶＣの電圧はＶＳＵＢ近辺に保たれ、ｐ型ＭＩＳＦＥＴ６、７のそれぞれに耐圧以上の電圧が印加されることを防ぐことができる。
【実施例３】
【００２７】
図５は、本発明の第３の実施例に係る半導体集積回路装置の回路図である。図５において、図１と同じ符号は同一物を表し、その説明を省略する。図５に示す半導体集積回路装置は、ｎ型ＭＩＳＦＥＴ２の基板端子をグラウンドに接続し、ｎ型ＭＩＳＦＥＴ１のソース端子および基板端子をグラウンドよりも低い電位である電源ＶＳＳに接続する。ｎ型ＭＩＳＦＥＴ１と２の耐圧をＶＬとし、電源電圧ＶＤＤ≦ＶＬ、−ＶＳＳ≦ＶＬとする。また、−０．７≦ＶＤＬ≦ＶＤＨ≦＋０．７とする。これにより、ＶＣの電圧は０Ｖ近辺に保たれ、ｎ型ＭＩＳＦＥＴ１、２のそれぞれに耐圧以上の電圧が印加されることを防ぐことができる。
【実施例４】
【００２８】
図６は、本発明の第４の実施例に係る半導体集積回路装置の回路図である。図６において、ｎ個のｎ型ＭＩＳＦＥＴＭ１〜Ｍｎを電圧ノードＶＣ０とＶＣｎの間に直列に接続する。各ＭＩＳＦＥＴの接続点ＶＣ１〜ＶＣｎ−１は、アノード側を接続点ＶＣｋ（ｋは、１からｎ−１までの整数）に接続したダイオードＤＬｋを介して電源ＶＤＬｋに接続する。また、カソード側を接続点ＶＣｋに接続したダイオードＤＨｋを介して電源ＶＤＨｋに接続する。端子ＩＮ１〜ＩＮｎは、それぞれｎ型ＭＩＳＦＥＴＭ１〜Ｍｎのゲートに接続される。ここで、接続点ＶＣｋと接続点ＶＣｋ＋１の電位差がＭＩＳＦＥＴの耐圧以下になるように動作点を設定すると共に、ＶＣｋ−ΔＶ≦ＶＤＬｋ＜ＶＤＨｋ≦ＶＣｋ＋ΔＶ（ΔＶは０Ｖ以上、０．７Ｖ以下）の電圧を印加する。これにより、端子ＩＮ１〜ＩＮｎの入力電圧が変化しても、接続点ＶＣｋの電圧はＶＤＬｋとＶＤＨｋによって制限されるために、ｎ型ＭＩＳＦＥＴＭ１〜Ｍｎのそれぞれに耐圧以上の電圧が印加されることを防ぐことができる。
【実施例５】
【００２９】
図７は、本発明の第５の実施例に係る半導体集積回路装置の回路図である。図７において、図１と同じ符号は同一物を表し、その説明を省略する。図７に示す半導体集積回路装置は、図１におけるダイオード４が省略され、ｎ型ＭＩＳＦＥＴ２のゲート電圧を一定値ＶＤＤ２とする。ｎ型ＭＩＳＦＥＴ１、２の耐圧をＶＬとし、電源電圧ＶＤＤ≦ＶＬ＋ＶＳＵＢとする。このとき、ＶＳＵＢ−０．７≦ＶＤＨ≦ＶＳＵＢ＋０．７とし、さらにＶＤＤ２≧ＶＳＵＢ＋ＶＴＨ２（ＶＴＨ２はＭＩＳＦＥＴ２のしきい値電圧）とする。ＶＣの電圧が上昇して、ＶＤＤ２−ＶＴＨ２よりも高くなるとｎ型ＭＩＳＦＥＴ２はオフとなる。したがって、ＶＣの電圧の上限は、ＶＤＤ２−ＶＴＨ２で規定され、ＶＣの電圧が下降した場合にはダイオード３でＶＣの電圧は制限されるので、ＶＣの電圧はＶＳＵＢ近辺に保たれ、ｎ型ＭＩＳＦＥＴ１、２のそれぞれに耐圧以上の電圧が印加されることを防ぐことができる。
【実施例６】
【００３０】
図８は、本発明の第６の実施例に係る半導体集積回路装置の回路図である。図８に示す半導体集積回路装置は、ロウノイズアンプ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ：ＬＮＡ）回路に応用した例である。図８において、半導体集積回路装置は、インダクタ３６、３７、ｎ型ＭＩＳＦＥＴ３１、３２、ダイオード３３、３４を備える。インダクタ３７、ｎ型ＭＩＳＦＥＴ３２、３１を電源ＶＤＤとグラウンドの間に直列に接続する。ｎ型ＭＩＳＦＥＴ３１のドレイン端子とｎ型ＭＩＳＦＥＴ３２のソース端子を接続し、ｎ型ＭＩＳＦＥＴ３１のソースをグラウンドに接続し、ｎ型ＭＩＳＦＥＴ３２のドレインをインダクタ３７を介して電源ＶＤＤに接続する。また、ｎ型ＭＩＳＦＥＴ３１の基板端子をグラウンドに接続し、ｎ型ＭＩＳＦＥＴ３２の基板端子を電源ＶＳＵＢに接続する。入力端子ＩＮを、インダクタ３６を介してｎ型ＭＩＳＦＥＴ３１のゲートに接続する。また、ｎ型ＭＩＳＦＥＴ３２のゲートを電源ＶＤＤ２に接続する。さらに、ｎ型ＭＩＳＦＥＴ３１とｎ型ＭＩＳＦＥＴ３２の接続点ＶＣから、カソード側を接続点ＶＣに接続したダイオード３３を介して電源ＶＤＨに接続する。また、接続点ＶＣから、アノード側を接続点ＶＣに接続したダイオード３４を介して電源ＶＤＬに接続する。
【００３１】
このような構成の半導体集積回路装置において、ＤＣ的にはインダクタ３７は短絡とみなされるので、電源電圧はｎ型ＭＩＳＦＥＴ３１と３２に全て印加される。ここで、ｎ型ＭＩＳＦＥＴ３１、３２の耐圧をＶＬとし、電源電圧ＶＤＤ≦ＶＬ＋ＶＳＵＢとする。このとき、ＶＳＵＢ−０．７≦ＶＤＬ≦ＶＤＨ≦ＶＳＵＢ＋０．７とすることで、ＶＣの電圧はＶＳＵＢ近辺に保たれ、ｎ型ＭＩＳＦＥＴ３１、３２のそれぞれに耐圧以上の電圧が印加されることを防ぐことができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施例に係る半導体集積回路装置の回路図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置のレイアウトを示す図である。
【図３】本発明の第１の実施例に係る半導体集積回路装置の動作を説明する図である。
【図４】本発明の第２の実施例に係る半導体集積回路装置の回路図である。
【図５】本発明の第３の実施例に係る半導体集積回路装置の回路図である。
【図６】本発明の第４の実施例に係る半導体集積回路装置の回路図である。
【図７】本発明の第５の実施例に係る半導体集積回路装置の回路図である。
【図８】本発明の第６の実施例に係る半導体集積回路装置の回路図である。
【図９】従来の半導体集積回路装置の回路図である。
【図１０】従来の差動回路の回路図である。
【図１１】非特許文献１に記載の差動回路の回路図である。
【図１２】非特許文献２に記載のＬＣタンク回路の回路図である。
【符号の説明】
【００３３】
１、２、３１、３２、Ｍ１〜Ｍｎ  ｎ型ＭＩＳＦＥＴ
３、４、３３、３４、ＤＬ１〜ＤＬｎ−１、ＤＨ１〜ＤＨｎ−１  ダイオード
５  抵抗
６、７  ｐ型ＭＩＳＦＥＴ
１１  ｐ型基板
１２ａ、１２ｂ、１２ｃ  ディープｎウェル
１３ａ、１３ｂ、１３ｃ  ｐウェル
１４  ｎウェル
１５ａ、１５ｂ、１５ｃ  ｎ＋拡散層
１６  ｐ＋拡散層
１７ａ、１７ｂ  ゲート電極
１８  ポリシリコン電極
３６、３７  インダクタ
ＩＮ、ＩＮ１、ＩＮ２、ＯＵＴ  端子
ＶＣ  接続点
ＶＤＤ、ＶＤＤ２、ＶＳＳ、ＶＳＵＢ、ＶＤＨ、ＶＤＨｋ、ＶＤＬ、ＶＤＬｋ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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