(57)【要約】【課題】ＬＣＤ等のゲート線駆動用シフトレジスタに於ける非晶質シリコン薄膜トランジスタで生じる閾値電圧のシフト分に応じた高い電源電圧を生成できる回路を提供する。【解決手段】制御信号ＳＥＴがＬレベルにあるとき、ａ−ＳｉＴＦＴである第１トランジスタＱＭのゲートは電源電圧ＶＤＤＡでバイアスされる。ノードＮ５の電圧が電圧ＶＤＤＡを維持出来る周期で制御信号ＳＥＴがＨレベルに立ち上がり、第１トランジスタＱＭはダイオード接続され、ノードＮ２の電圧は第１トランジスタＱＭの閾値電圧Ｖｔｈになり、電源電圧ＶＤＤＡはＶｔｈ＋Ｖｃ（Ｖｃは定電圧）となる。即ち、ａ−ＳｉＴＦＴの閾値電圧Ｖｔｈが検知される。その後、第１トランジスタＱＭが電源電圧ＶＤＤＡでバイアスされ続けられる結果、閾値電圧Ｖｔｈが増大すると、制御信号ＳＥＴのＨレベルへの立ち上がりにより、電源電圧ＶＤＤＡは閾値電圧Ｖｔｈの当該増大分だけ増大する。【選択図】図７
2007018299.tif 000002
【特許請求の範囲】
【請求項１】
そのしきい値電圧が電源電圧に基づいたバイアス電圧の継続的な印加に伴いシフトし得ると共に非選択状態のときに出力を非選択レベルに設定する出力プルダウントランジスタを有する単位シフトレジスタに於ける前記電源電圧を発生させるための電圧発生回路であって、
前記出力プルダウントランジスタと同様にシフトし得るしきい値電圧を有する第１トランジスタを備えており、
所定の周期で前記第１トランジスタの前記しきい値電圧を検知して、検知した当該しきい値電圧に応じた出力電圧を前記電源電圧として出力ノードより出力すると共に、
前記所定の周期中、前記第１トランジスタの前記しきい値電圧の非検知時には、前記出力プルダウントランジスタの前記バイアス電圧に略等しい電圧を前記第１トランジスタのバイアスとして継続的に印加することを特徴とする、
電圧発生回路。
【請求項２】
請求項１記載の電圧発生回路であって、
前記しきい値電圧の前記非検知時に前記第１トランジスタに印加される前記バイアス電圧の値は、前記出力ノードより出力する前記出力電圧に略等しい電圧であることを特徴とする、
電圧発生回路。
【請求項３】
請求項１記載の電圧発生回路であって、
前記しきい値電圧の前記非検知時に前記第１トランジスタに印加される前記バイアス電圧の値は、前記出力ノードより出力する前記出力電圧よりも小さい電圧に略等しい電圧であることを特徴とする、
電圧発生回路。
【請求項４】
請求項１記載の電圧発生回路であって、
低電圧源と高電圧源との間に、前記しきい値電圧の検知時にはダイオード接続される前記第１トランジスタと、定電圧回路と、電流制限素子とが、この順序で直列に接続されており、
前記電流制限素子と前記定電圧回路との接続ノードのインピーダンス変換を行い、その出力信号を前記出力ノードに出力するインピーダンス変換回路を更に備えており、
前記第１トランジスタ、前記定電圧回路を構成するトランジスタ及び前記インピーダンス変換回路を構成するトランジスタの全ては、非晶質シリコン薄膜トランジスタであって、且つ、表示素子と同じ絶縁基板上に形成されていることを特徴とする、
電圧発生回路。
【請求項５】
請求項１記載の電圧発生回路であって、
前記出力プルダウントランジスタが、互いに並列接続され且つ当該単位シフトレジスタの前記非選択状態においてある周期で交互にバイアス有り状態とバイアス無し状態とに制御される２個のトランジスタによって構成される場合には、
前記第１トランジスタは、前記しきい値電圧の前記非検知の期間中、前記出力プルダウントランジスタの前記バイアス電圧に略等しい前記電圧がバイアスされる状態と、当該電圧がバイアスされない状態とを有することを特徴とする、
電圧発生回路。
【請求項６】
行列状に構成された表示素子を含む複数の画素と、
請求項１記載の前記電圧発生回路と、
請求項１記載の前記単位シフトレジスタを複数個有し、前記表示素子の行を選択する行選択回路とを備えることを特徴とする、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の駆動回路を成すシフトレジスタの電源電圧を発生させる電圧発生回路に関しており、特に非晶質シリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ；以下、特に断らない限り、単にトランジスタとも称す）で構成されたシフトレジスタの電源回路に関わる。
【背景技術】
【０００２】
シフトレジスタ及びその電源回路に関する従来技術としては、特許文献１に記載されたものがある。Ｎ型の非晶質シリコン薄膜トランジスタでは、ゲート・ソース間に正の電圧を継続的にバイアスすると、そのしきい値電圧（Ｖｔｈ）がシフト（増大）する。特許文献１においては、その図２に於けるトランジスタ１７と１９が継続的に正バイアスされてしきい値電圧Ｖｔｈのシフトが起こるので、その対策として、図４に示される回路が提案されている。
【０００３】
特許文献１の図４においては、トランジスタ１９９が非晶質シリコンの薄膜トランジスタであり、トランジスタ１９９以外のトランジスタは単結晶シリコンのトランジスタである。トランジスタ１９９は、特許文献１の図２に於ける両トランジスタ１７，１９のしきい値電圧Ｖｔｈのシフトを検知して、シフト分だけ電源電圧ＶＤＤをシフトさせる働きをすると、記載されている。ところが、特許文献１の図２におけるトランジスタ１７，１９のゲート・ソース間のバイアスは電圧ＶＤＤであるが、特許文献１の図４に於けるトランジスタ１９９はダイオード接続されており、そのゲート・ソース間電圧（Ｖ１９９）はほぼしきい値電圧Ｖｔｈとなる。
【０００４】
【特許文献１】特開平８−２６３０２７号公報（図２、図４）
【非特許文献１】Proceedings of The eleventh International Display Workshops(IDW'04)  Integrated Gate Driver Circuit Using a-Si TFT with Dual Pull-down Structure  Yong Ho Jang 他
【発明の開示】
【発明が解決しようとする課題】
【０００５】
即ち、特許文献１では、上記トランジスタ１９９のゲート・ソース間のバイアスが上記トランジスタ１７，１９のゲート・ソース間のバイアスＶＤＤよりも小さいので、トランジスタ１７，１９と同じしきい値電圧Ｖｔｈのシフトが起らず、その結果、しきい値電圧Ｖｔｈのシフトに応じた高い電圧ＶＤＤを生成することができず、シフトレジスタが誤動作するという問題点がある。
【０００６】
本発明は上記の問題点を解決するためになされたものであり、しきい値電圧Ｖｔｈのシフトに応じた高い電源電圧ＶＤＤＡを生成可能なシフトレジスタ用の電圧発生回路、及び、当該電圧発生回路を有する表示装置の提供を、その目的としている。
【課題を解決するための手段】
【０００７】
本発明の主題は、そのしきい値電圧が電源電圧に基づいたバイアス電圧の継続的な印加に伴いシフトし得ると共に非選択状態のときに出力を非選択レベルに設定する出力プルダウントランジスタを有する単位シフトレジスタに於ける前記電源電圧を発生させるための電圧発生回路であって、前記出力プルダウントランジスタと同様にシフトし得るしきい値電圧を有する第１トランジスタを備えており、所定の周期で前記第１トランジスタの前記しきい値電圧を検知して、検知した当該しきい値電圧に応じた出力電圧を前記電源電圧として出力ノードより出力すると共に、前記所定の周期中、前記第１トランジスタの前記しきい値電圧の非検知時には、前記出力プルダウントランジスタの前記バイアス電圧に略等しい電圧を前記第１トランジスタのバイアスとして継続的に印加することを特徴とする。
【０００８】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【０００９】
本発明の主題によれば、しきい値電圧シフトに応じた単位シフトレジスタの電源電圧を生成出来るので、しきい値電圧がシフトするトランジスタを持つ単位シフトレジスタの動作寿命を長くすることが出来ると言う効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の各形態を図面に基づき説明する。尚、図中における同一符号は、同一または相当部分を示すものとする。
【００１１】
（実施の形態１）
図１は、表示装置のゲート線駆動信号Ｇ１〜Ｇ４を生成するシフトレジスタの概略構成図であり、当該シフトレジスタは、本実施の形態に係る電圧発生回路の出力電圧ＶＤＤＡを、その電源電圧として用いる。図１のシフトレジスタは、単位シフトレジスタＳＲ１〜ＳＲ４を４段分縦続接続して成る回路である。図１は、互いに逆相の２相クロック信号（Ｃ１，Ｃ２）で駆動されるシフトレジスタの例を示す。勿論、３相以上のクロックでシフトレジスタを駆動することも可能である。
【００１２】
図２は、３相のクロック信号（Ｃ１、Ｃ２、Ｃ３）で駆動されるシフトレジスタの構成例を示す。図４は、図２のシフトレジスタに於ける動作波形を示すタイミングチャートであり、その動作は特許文献１のシフトレジスタと同様である。
【００１３】
図１において、各段の単位シフトレジスタＳＲ１〜ＳＲ４には、電源電圧ＶＤＤ，ＶＤＤＡと接地電圧ＶＳＳとが供給され、奇数段にはクロック信号Ｃ１が、偶数段にはクロック信号Ｃ２が各々入力される。
【００１４】
図３は、図１のシフトレジスタに於ける動作波形を示すタイミングチャートである。初段の単位シフトレジスタＳＲ１の出力信号Ｇ１が次段の単位シフトレジスタＳＲ２のＧｎ−１入力端に入力され、単位シフトレジスタＳＲ２の出力信号Ｇ２は、３段目の単位シフトレジスタＳＲ３のＧｎ−１入力端に入力されると同時に、単位シフトレジスタＳＲ１のＧｎ＋１入力端にも入力される。各単位シフトレジスタＳＲ１〜ＳＲ４の出力信号Ｇ１〜Ｇ４は、表示装置側の対応するゲート線の駆動信号である。初段の出力信号Ｇ１が出力される前に次段の出力信号Ｇ２は出力されないので、実際にはシフトレジスタの最終段まで動作する１回のダミー動作が行われる。初段の単位シフトレジスタＳＲ１のＧｎ−１入力端には、外部より開始信号ＩＮが入力される。
【００１５】
又、最終段での出力信号Ｇｎ＋１を得るために、Ｎ＋１段の単位シフトレジスタ（図示せず）がダミー段として設けられる。
【００１６】
図５は、Ｎ型のトランジスタ（ａ−ＳｉＴＦＴ）を用いた単位シフトレジスタの回路例を示す図である（特許文献１に用いられている回路がベース）。尚、図５を含め本願においては、説明の都合上、低電位側の電源電圧を基準電位（接地電圧）ＶＳＳとしているが、実使用においては、画素に書込まれる電圧データの電位が基準となり、図５における高電位側の電源電圧ＶＤＤには正電圧（例えば１７Ｖ）が、低電位側の電源電圧ＶＳＳには負電位（例えば−１２Ｖ）が各々用いられる。
【００１７】
図６は、図５の単位シフトレジスタに於ける動作波形を示すタイミングチャートである。 図６は、図５の回路が非選択状態（Ｇｎ＝Ｌ）から選択状態（Ｇｎ＝Ｈ）になり、再び非選択状態（Ｇｎ＝Ｌ）になることを示している。
【００１８】
非選択状態においては、出力ノードＮ３に接続された表示装置側のゲート線（図示せず）と絶縁膜（図示せず）を挟んで交叉するデータ線（図示せず）との間の寄生容量による容量結合ノイズ等を低減するために、出力ノードＮ３を、低インピーダンスでＬレベルに維持する必要がある。若しゲート線上に正側ノイズが生じた場合には、ゲート線は選択状態に近づき、当該ゲート線で選択する画素に誤ったデータが書込まれる場合がある。
【００１９】
加えて、非選択状態においては、ノードＮ９をもＬレベルに維持する必要性がある。非選択状態において、クロック信号ＣＬＫは繰り返し入力される。トランジスタＱ１のドレイン（Ｎ４）とゲート（Ｎ９）間にはゲート電極部とドレイン電極部の重なりによって生じる比較的大きな寄生容量（図示せず）が存在しており、クロック信号ＣＬＫのＬレベルからＨレベルへのレベル変化時に、この変化分が当該寄生容量を介してゲート（Ｎ９）に結合する。若しノードＮ９のインピーダンスが高いと、ノードＮ９のレベルが高くなりトランジスタＱ１がＯＮする場合がある。非選択状態においてトランジスタＱ１がＯＮすると、図５の回路は選択状態に近づき、出力信号（第ｎ行のゲート線の駆動信号）ＧｎのＬレベルが一定分上昇する。レベル上昇分が比較的小さくても、１フレーム間にこの動作が繰り返し行われることになるので、画素に書込まれたデータが徐々にデータ線にリークして、そのレベルが低下するという問題が起こる。従って、非選択状態においては、ノードＮ９をもＬレベルに維持しなければならない。
【００２０】
図５及び図６において、電源電圧ＶＤＤＡの値としては、両トランジスタＱ２，Ｑ４が所定のインピーダンスでＯＮする電圧であれば、任意の電圧で良い。
【００２１】
図５の回路に於いて、初期状態として、ノードＮ８は電源電圧ＶＤＤＡに、ノードＮ９は接地電圧ＶＳＳに設定される。
【００２２】
時刻ｔ０で前段の単位シフトレジスタのゲート線駆動信号Ｇｎ−１がＨ（ＶＤＤ）レベルになると、トランジスタＱ６がＯＮしてノードＮ８は接地電圧ＶＳＳになり、トランジスタＱ４がＯＦＦする。と同時に、ノードＮ９のレベルは、トランジスタＱ３がＯＮして、ＶＤＤ−Ｖｔｈになる。
【００２３】
時刻ｔ１で、ゲート線駆動信号Ｇｎ−１がＬレベル（ＶＳＳ）となり、トランジスタＱ６，Ｑ３はＯＦＦするが、ノードＮ８，Ｎ９のレベルは、それぞれのノードの寄生容量（図示せず）により保持される。
【００２４】
時刻ｔ２で、クロック信号ＣＬＫがＨレベル（ＶＤＤ）になると、トランジスタＱ１がＯＮしているので、ノードＮ３（Ｇｎ）のレベルが上昇する。トランジスタＱ１はＯＮしているので、ゲート（Ｎ９）とトランジスタのチャネル間の容量（図示せず）によりクロック信号ＣＬＫがノードＮ９に容量結合して、ノードＮ９のレベルはクロック信号ＣＬＫのレベル上昇と共に上昇する。ノードＮ９の寄生容量値に比べて、トランジスタＱ１のゲートとチャネル間の容量値が充分大きいので、ノードＮ９のレベルはクロック信号ＣＬＫのほぼ変化分（ＶＤＤ）だけ上昇する。この結果、ノードＮ９のレベルは、ＶＤＤ−Ｖｔｈ＋ＶＤＤ＝２・ＶＤＤ−Ｖｔｈとなる。この電圧はトランジスタＱ１を非飽和領域で動作させる条件を満たしているので、しきい値電圧降下は起こらず、ノードＮ３（Ｇｎ）のレベルは、クロック信号ＣＬＫのＨレベルと同じ電源電圧ＶＤＤとなる（選択状態）。
【００２５】
時刻ｔ３で、クロック信号ＣＬＫが基準電位ＶＳＳに降下すると、トランジスタＱ１はＯＮしているので、ノードＮ３はクロック信号ＣＬＫと同時に降下し、そのレベルは接地電圧ＶＳＳになる。ノードＮ９のレベルは、時刻ｔ２と同じくクロック信号ＣＬＫと結合して変化するが、時刻ｔ２の場合と逆の方向に変化し、ＶＤＤ−Ｖｔｈとなる。
【００２６】
時刻ｔ４で、次段の単位シフトレジスタのゲート線駆動信号Ｇｎ＋１がＨレベル（ＶＤＤ）になると、トランジスタＱ５がＯＮして、ノードＮ８が電源電圧ＶＤＤＡとなる。この結果、トランジスタＱ４がＯＮしてノードＮ９が接地電圧ＶＳＳになる。同時に、トランジスタ（出力プルダウントランジスタ）Ｑ２もＯＮして、ノードＮ３のレベルも低インピーダンスのＶＳＳレベルになる。
【００２７】
時刻ｔ４以降、ゲート線駆動信号Ｇｎの当該シフトレジスタは非選択状態になり、トランジスタＱ２，Ｑ４の各ゲートに正バイアス（ＶＤＤＡ）が継続的に加わる状態になり、既述した通り、しきい値電圧Ｖｔｈのシフトが起こる。
【００２８】
しきい値電圧Ｖｔｈのシフト量（ΔＶｔｈ）とゲートバイアスとの関係は、以下の式（１）で表される。
【００２９】
【数１】
2007018299.tif 000003
【００３０】
（１）式において、Ａは係数を、ＶＧＳはトランジスタのゲート・ソース間電圧を、Ｖｔｈはしきい値電圧を、各々表す。
【００３１】
（１）式より、しきい値電圧Ｖｔｈのシフトはゲートのバイアス電圧が大きい程起こりやすいことが理解される。従って、しきい値電圧Ｖｔｈのシフト量を少なくするには、バイアス電圧ＶＧＳを小さく設定すれば良い。
【００３２】
他方、前述の通り、トランジスタＱ２はノードＮ３に接続されたゲート線の非選択時にＯＮとなりゲート線のレベルをＬレベル（ＶＳＳ）にするが、そのＯＮ抵抗が高くなると、ゲート線と結合するノイズを低減できなくなり、画素トランジスタがＯＮする程度までゲート線のレベルが上昇して表示不具合が起こる。ゲート線の非選択時、トランジスタＱ２は非飽和領域で動作しており、そのＯＮ抵抗は以下の式で表される。トランジスタＱ２に流れる電流は、以下の式（２）で表される。
【００３３】
【数２】
2007018299.tif 000004
【００３４】
ここで、ＶＧＳはトランジスタＱ２のゲート・ソース間電圧、ＶＤＳはトランジスタＱ２のドレイン・ソース間電圧（ゲート線電圧）、βはトランジスタＱ２の電流増幅係数である。（２）式より、
【００３５】
【数３】
2007018299.tif 000005
【００３６】
トランジスタＱ２のＯＮ抵抗ＲONは
【００３７】
【数４】
2007018299.tif 000006
【００３８】
（３）式より、
【００３９】
【数５】
2007018299.tif 000007
【００４０】
ここで、Ｂ＝１／βである。
【００４１】
ドレイン・ソース間電圧ＶＤＳは、ゲート線に正極性ノイズが加わった場合、トランジスタＱ２の導通により制御されたゲート線の電圧に相当する。
【００４２】
通常、ＶＧＳ−Ｖｔｈ＞＞ＶＤＳなので、（４）式は以下の（５）式の様になる。
【００４３】
【数６】
2007018299.tif 000008
【００４４】
（５）式より、ＯＮ抵抗ＲONを一定にするためには、ＶＧＳ−Ｖｔｈを一定にすれば良いということになる。
【００４５】
（１）式及び（５）式より、ゲート・ソース間電圧ＶＧＳの初期値を小さくしておいて、しきい値電圧Ｖｔｈのシフト分だけゲート・ソース間電圧ＶＧＳを大きくしてＶＧＳ−Ｖｔｈを一定にすれば、トランジスタＱ２のＯＮ抵抗ＲONを長時間一定に出来るということになる。
【００４６】
本発明では、駆動初期のバイアスをトランジスタのＯＮに必要な最低限程度の値にしておいて、しきい値電圧Ｖｔｈのシフトが起り難い状態にしておく。この条件でのしきい値電圧Ｖｔｈのシフト量を検知して、しきい値電圧Ｖｔｈのシフト量に応じてバイアス量をその分だけ増大させる電圧発生回路を提供することを、その目的としている。
【００４７】
つまり、（１）式におけるＶＧＳ−Ｖｔｈの項を必要最小限の値にしておく。この値をバイアス電圧ＶＢとすると、しきい値電圧Ｖｔｈがシフトしてもバイアス電圧ＶＢの値が一定となるように制御し、（４）式の括弧内のＶＧＳ−Ｖｔｈ（＝ＶＢ）が一定となる様にして、トランジスタＱ２がＯＮしている時間を長くすることを、目的としている。
【００４８】
いま、初期のゲート・ソース間電圧ＶＧＳ、しきい値電圧Ｖｔｈ及びバイアス電圧ＶＢをそれぞれＶＧＳ０、Ｖｔｈ０、ＶＢ０とすると、
【００４９】
【数７】
2007018299.tif 000009
【００５０】
しきい値電圧の初期値Ｖｔｈ０がシフトして値Ｖｔｈになったとすると、その変化分ΔＶｔｈは、
【００５１】
【数８】
2007018299.tif 000010
【００５２】
この時のバイアス電圧をＶＢとすると、
【００５３】
【数９】
2007018299.tif 000011
【００５４】
つまり、バイアス電圧ＶＢが変化分ΔＶｔｈ分だけ小さくなる。
【００５５】
仮に、（８）式においてゲート・ソース間電圧ＶＧＳを変化分ΔＶｔｈ分だけ増加させると、
【００５６】
【数１０】
2007018299.tif 000012
【００５７】
つまり、バイアス電圧ＶＢは変化しないことになる。この結果、（５）式も変化しないので、トランジスタＱ２のＯＮ抵抗も変化しない。
【００５８】
図７は、本実施の形態に係るＶＤＤＡ電圧発生回路を示す。同回路の出力電圧ＶＤＤＡは、例えば図５に示すシフトレジスタのＱ２、Ｑ４のゲートをバイアスする電源電圧ＶＤＤＡとして用いられる。図７の回路は、しきい値電圧Ｖｔｈを検知して、当該しきい値電圧Ｖｔｈのシフト量に応じて出力電圧ＶＤＤＡを相当分シフトする電圧発生回路である。図７において、（第１）トランジスタＱＭは、しきい値電圧Ｖｔｈのシフトを検知するための非晶質シリコン薄膜トランジスタであり、上記シフトレジスタと同一の絶縁基板（例えばガラス）上に形成される。
【００５９】
トランジスタＱＭ以外の抵抗素子（Ｒ１，Ｒ２）、スイッチ素子（ＳＷ１，ＳＷ２，ＳＷ３）、定電圧回路（Ｖｃ）、オペアンプ（ＯＰＡ）、及び容量素子（Ｃｓ）は、例えば単結晶シリコン基板上に形成されたトランジスタあるいはいわゆるディスクリート素子等であり、上記薄膜トランジスタＱＭとは別に形成される。
【００６０】
図７において、第１スイッチＳＷ１は、トランジスタＱＭをダイオード接続するためにトランジスタＱＭのドレインとゲートとの間に設けられたスイッチ素子である。第２スイッチＳＷ２は、トランジスタＱＭがバイアスされている間にトランジスタＱＭのドレイン・ソース間に流れる電流を遮断するためのスイッチ素子である。当該電流を遮断できるのであれば、スイッチ素子ＳＷ２は、ノードＮ４と定電圧回路Ｖｃとの間、抵抗素子Ｒ２とノードＮ４との間、電源ノードＶＣＣとＲ２との間のいずれに接続されても良い。第３スイッチＳＷ３は、ノードＮ４に出力された電圧をオペアンプの非反転入力ノードＮ５に伝達して保持するためのスイッチ素子である。本例では、スイッチ素子ＳＷ１〜ＳＷ３は同一の制御信号ＳＥＴで制御されているが、以下で述べる動作が満足されるならば、各スイッチ素子ＳＷ１〜ＳＷ３の制御信号は異なったタイミングの信号であっても良い。
【００６１】
尚、抵抗素子Ｒ２の抵抗値が大きく、抵抗素子Ｒ２で消費される電力が小さい場合には、第２スイッチＳＷ２を設けなくても良い。
【００６２】
定電圧回路Ｖｃは、ノードＮ３の電圧よりもノードＮ４の電圧を一定レベル高くするための定電圧生成回路であり、その詳細は後述する。
【００６３】
オペアンプＯＰＡは、出力ノードと反転入力ノードとが接続された電圧フォロワモードで動作し、ノードＮ５の電圧と同じ電圧値の電圧ＶＤＤＡを低インピーダンスで出力ノードＮ６に出力する。オペアンプＯＰＡは、高インピーダンスの入力ノードＮ５と低インピーダンスの出力ノードＮ６との間でインピーダンス変換回路として働いており、この機能を実現できる回路（素子）があれば、オペアンプＯＰＡを用いなくても良い。例えば、後述する様に、ソースフォロワ回路をインピーダンス変換回路として用いても良い。
【００６４】
容量素子Ｃｈは、ノードＮ５に取り込まれた電圧レベルを所定期間保持するための容量素子である。ノードＮ５の寄生容量等によりその電圧レベルが保持される場合には、容量素子Ｃｈは必ずしも必要ではない。
【００６５】
容量素子Ｃｓは、ノードＮ６（ＶＤＤＡ）に負荷電流が流れた時、オペアンプＯＰＡの出力インピーダンスに起因する瞬時電圧降下を防止するための電圧安定化容量素子である。但し、負荷電流が小さい時には、容量素子Ｃｓは必ずしも必要ではない。
【００６６】
抵抗素子Ｒ１は、トランジスタＱＭのゲートに電圧ＶＤＤＡ電圧を伝達すると共に、トランジスタＱＭがダイオード接続された時にノードＮ２のレベルをしきい値電圧Ｖｔｈに設定する。このため、トランジスタＱＭのＯＮ抵抗に比べて、抵抗素子Ｒ１は充分大きな抵抗値に設定されている。
【００６７】
抵抗素子Ｒ２は、抵抗素子Ｒ１と同様、トランジスタＱＭがダイオード接続された時にノードＮ２のレベルをしきい値電圧Ｖｔｈに設定する。従って、トランジスタＱＭのＯＮ抵抗に比べて、抵抗素子Ｒ２は充分大きな抵抗値に設定されている。抵抗素子Ｒ２はノードＮ４に所定の電圧を生成する電流を流すことができれば良く、抵抗素子Ｒ２の代わりに、電流源を用いても良い。
【００６８】
図７の回路は、以下の様に動作する。図８を参照して、その動作を説明する。
【００６９】
制御信号ＳＥＴがＬレベルにある時、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３は全てＯＦＦ状態にある。この時、トランジスタＱＭのゲート（Ｎ１）電圧はＶＤＤＡ、ドレイン（Ｎ２）電圧は０Ｖ、ソース（接地）電圧は０Ｖであり、トランジスタＱＭは図５のシフトレジスタのトランジスタＱ２、Ｑ４と同じバイアス状態に設定され、トランジスタＱＭのしきい値電圧Ｖｔｈはシフトする状態にある。電圧ＶＤＤＡはノードＮ５に保持された電圧によって設定されるが、ノードＮ５の電圧はノードＮ５の保持容量Ｃｈに保持された電圧であるので、リーク電流により時間と共に失われそのレベルが低下し、その結果、電圧ＶＤＤＡのレベルも低下する。これを防止するために、制御信号ＳＥＴが一定周期ＴでＨレベルに立ち上がる。
【００７０】
制御信号ＳＥＴがＨレベルになり、スイッチ素子ＳＷ１、ＳＷ２がＯＮすると、トランジスタＱＭはダイオード接続され、抵抗素子Ｒ１，Ｒ２を介してトランジスタＱＭに所定周期で電流が流れるが、抵抗素子Ｒ１，Ｒ２の抵抗値はトランジスタＱＭのＯＮ抵抗に比べて充分高く設定されているので、ノードＮ２（＝Ｎ３）のレベルはトランジスタＱＭのしきい値電圧Ｖｔｈとなる。このレベルは、定電圧回路の電圧Ｖｃ分レベルアップされてノードＮ４に出力される。つまり、
【００７１】
【数１１】
2007018299.tif 000013
【００７２】
この時スイッチ素子ＳＷ３もＯＮしているので、ノードＮ５のレベルはＶｔｈ＋Ｖｃとなり、オペアンプＯＰＡの出力電圧ＶＤＤＡはＶｔｈ＋Ｖｃとなる。尚、図８では、トランジスタＱＭのしきい値電圧Ｖｔｈの初期値は電圧Ｖｔｈ１にあるものとして、この段階での出力電圧ＶＤＤＡはＶｔｈ１＋Ｖｃにあるものとして表されている。
【００７３】
制御信号ＳＥＴがＬレベルになると、ノードＮ５にはＶｔｈ＋Ｖｃのレベルの電圧が保持される。他方、スイッチ素子ＳＷ２がＯＦＦとなり、電源ノードＶＣＣからの電流が遮断されるので、ノードＮ４のレベルはＶＣＣまで上昇する。
【００７４】
以下、ノードＮ５のレベルが殆ど低下しない周期Ｔで制御信号ＳＥＴを繰り返しＨレベルにすることで、出力電圧ＶＤＤＡのレベルをＶｔｈ＋Ｖｃに保つことが出来る。
【００７５】
以下の動作を続けると、トランジスタＱＭのゲートバイアスによりしきい値電圧Ｖｔｈが上昇するが、制御信号ＳＥＴがＨレベルになる時、ノードＮ５には（１０）式で示される電圧が入力されるので、オペアンプＯＰＡの出力（Ｎ６）にはしきい値電圧Ｖｔｈのシフトを反映した電圧が出力される。この点に関して、図８では、しきい値電圧Ｖｔｈが初期値Ｖｔｈ１から値Ｖｔｈ２（＞Ｖｔｈ１）に上昇するものとして、当該しきい値電圧Ｖｔｈのシフトを反映した出力電圧Ｖｔｈ２＋ＶｃがノードＮ６に出力される状態が示されている。
【００７６】
この出力電圧ＶＤＤＡを図５の単位シフトレジスタの電源電圧として用いることにより、しきい値電圧Ｖｔｈがシフトしても、トランジスタＱ２，Ｑ４を一定バイアスＶＢでＯＮさせることができるので、単位シフトレジスタを長時間動作させることができる（シフトレジスタの動作の長寿命化）。
【００７７】
（実施の形態２）
図９は、本実施の形態に係る単位シフトレジスタ用電圧発生回路の構成例を示す回路図である。図９に示す本電圧発生回路は、図７の電圧発生回路に於ける抵抗素子Ｒ１の替わりに、第４のスイッチとして、スイッチ素子ＳＷ４を用いる点を、その特徴点とする。その他の点は、実施の形態１の場合と同様である。図９の本回路では、図７の抵抗素子Ｒ１に流れる電流を無くすことができるので、低消費電力化を図ることが可能である。
【００７８】
加えて、直接に出力電圧ＶＤＤＡをトランジスタＱＭのゲートに入力するので、時間遅れなく出力電圧ＶＤＤＡをトランジスタＱＭのゲートに入力することができるので、バイアス精度を高めることが出来る。
【００７９】
但し、図９の回路では、制御信号ＳＥＴと逆相の制御信号／ＳＥＴが必要となる。
【００８０】
図９の回路では、制御信号／ＳＥＴがＨレベルの期間、スイッチ素子ＳＷ４がＯＮし、トランジスタＱＭのゲートに出力電圧ＶＤＤＡが入力され、トランジスタＱＭは出力電圧ＶＤＤＡにバイアスされる（この時、制御信号ＳＥＴはＬレベルにある）。
【００８１】
制御信号／ＳＥＴがＬレベルになると、スイッチ素子ＳＷ４がＯＦＦ状態となり、トランジスタＱＭのゲートと出力電圧ＶＤＤＡとが分離される。この時、ほぼ同時に制御信号ＳＥＴがＨレベルとなり、以下、既述した実施の形態１と同じ動作が行われ、ノードＮ５に、その時のトランジスタＱＭのしきい値電圧Ｖｔｈに定電圧Ｖｃを加えた電圧Ｖｔｈ＋ＶｃがノードＮ５に書き込まれ、出力電圧ＶＤＤＡとしてノードＮ６に出力される。
【００８２】
再び制御信号／ＳＥＴがＨレベルになると、スイッチ素子ＳＷ４がＯＮして、上記ＶＤＤＡでトランジスタＱＭのゲートが再びバイアスされる（制御信号ＳＥＴはＬレベル）。
【００８３】
（実施の形態３）
本実施の形態は、既述した電圧発生回路に於ける定電圧回路の構成例に関する。即ち、図１０は、図７又は図９の定電圧回路の具体例を示す。
【００８４】
図１０の（ａ）は、ツェナーダイオードＤ１をノードＮ３とノードＮ４との間に接続して定電圧回路を構成した例であり、そのブレークダウン電圧が既述した定電圧Ｖｃとなる。
【００８５】
図１０の（ｂ）は、ノードＮ３とノードＮ４との間にｎ個（任意の数）のダイオードを直列接続して定電圧回路を構成した例であり、各ダイオードの順方向電圧降下（Ｖｆ）を利用している。Ｖｃ≒ｎ・Ｖｆとなる。
【００８６】
図１０の（ｃ）は、ノードＮ３とノードＮ４との間にダイオード接続されたｎ個（任意の数）の電界効果トランジスタを直列接続して定電圧回路を構成した例であり、各トランジスタのしきい値電圧をＶＴとすると、Ｖｃ≒ｎ・ＶＴとなる。
【００８７】
（実施の形態４）
図１１は、本実施の形態に係る単位シフトレジスタ用電圧発生回路の構成例を示す回路図である。
【００８８】
図１１の回路構成は、この発明に係る電圧発生回路が適用される表示装置のコストを低減するために、当該電圧発生回路の素子を表示装置側の表示素子と同じ絶縁基板（ガラス）上に形成する場合の例を示す。図１１においては、抵抗素子Ｒ１，Ｒ２，Ｒ３、出力電圧安定化容量Ｃｓ以外の回路部品は、全て上記絶縁基板上に、表示素子と同時に形成される。
【００８９】
図１１では、図７におけるスイッチ素子ＳＷ１〜ＳＷ３に対応するものとして、それぞれトランジスタ（ａ−ＳｉＴＦＴ）ＱＳ１，ＱＳ２，ＱＳ３が用いられ、図７の定電圧回路としては、ダイオード接続され且つノードＮ３とノードＮ４間で直列接続されたトランジスタ（ａ−ＳｉＴＦＴ）ＱＣ１，ＱＣ２が用いられ、インピーダンス変換回路としては、ソースフォロワ動作をするトランジスタ（ａ−ＳｉＴＦＴ）Ｑ０が用いられ、保持容量Ｃｈとしては、表示素子中の画素の保持容量と同一構造の容量が用いられている。
【００９０】
図１１の回路は以下の様に動作する。図１２の波形図を参照して、制御信号ＳＥＴ（周期Ｔ）がＬレベルの時、トランジスタＱＳ１，ＱＳ２，ＱＳ３はＯＦＦ状態にある。この時、トランジスタＱＭのゲート（Ｎ１）電圧はＶＤＤＡ、ドレイン（Ｎ２）電圧は０Ｖ、ソース（接地）電圧は０Ｖであり、トランジスタＱＭは図５のシフトレジスタのトランジスタＱ２，Ｑ４と同じバイアス状態に設定され、トランジスタＱＭのしきい値電圧（Ｖｔｈ１とする）がシフトする状態にある。出力電圧ＶＤＤＡの値はノードＮ５に保持された電圧によって設定されるが、ノードＮ５の電圧はノードＮ５の保持容量Ｃｈに保持された電圧であるので、リーク電流により時間と共に失われ、そのレベルが低下する。その結果、出力電圧ＶＤＤＡのレベルも低下する。これを防止するために、制御信号ＳＥＴが一定周期ＴでＨレベルとなる。
【００９１】
制御信号ＳＥＴがＨレベルとなり、トランジスタＱＳ１，ＱＳ２がＯＮすると、抵抗素子Ｒ１，Ｒ２を介してトランジスタＱＭに所定周期で電流が流れるが、抵抗素子Ｒ１，Ｒ２の抵抗値はトランジスタＱＭのＯＮ抵抗に比べて充分高く設定されているので、ノードＮ２（＝Ｎ３）のレベルはトランジスタＱＭのしきい値電圧Ｖｔｈ１となる。このレベルは、トランジスタＱＣ１，ＱＣ２で構成される定電圧回路の電圧Ｖｃ分だけレベルアップされてノードＮ４に出力される。定電圧回路のトランジスタＱＣ１，ＱＣ２のＯＮ抵抗値は抵抗素子Ｒ２の抵抗値に比べて十分低く設定されており、ドレイン・ソース間電圧がそれぞれトランジスタＱＣ１，ＱＣ２のしきい値電圧となる。つまり、ゲート（ドレイン）・ソース間電圧がしきい値電圧となる。
【００９２】
その結果、（１）式より、トランジスタＱＣ１，ＱＣ２のしきい値電圧シフトは起こらない。従って、トランジスタＱＣ１，ＱＣ２のしきい値電圧は初期値（Ｖｔｈ０）から変わらず、ノードＮ３とノードＮ４間の電圧は常に２・Ｖｔｈ０となる。この結果、ノードＮ４の電圧はＶｔｈ１＋２・Ｖｔｈ０となる。
【００９３】
トランジスタＱ０は、ソースフォロワ動作を行う。ソースフォロワ動作では、直流的な負荷電流が流れない場合、トランジスタＱ０のゲート・ソース間電圧はほぼしきい値電圧（Ｖｔｈ０）となるので、トランジスタＱ０に於ける、しきい値電圧（Ｖｔｈ０）のシフトは起こらない。抵抗素子Ｒ３はトランジスタＱ０のＯＮ抵抗値に比べて十分に高い抵抗値を有する抵抗素子であって、トランジスタＱ０のソース・ドレイン間のリーク電流によるノードＮ６の電圧上昇を防止するためのものである。なお、抵抗素子Ｒ３は、同じ電流値の定電流回路で構成されても良い。
【００９４】
図１１の回路では、抵抗素子Ｒ３の電流を除き、直流的な負荷電流は流れない。
【００９５】
制御信号ＳＥＴがＬレベルになると、ノードＮ５にはノードＮ４のレベルが保持される。
【００９６】
ノードＮ５の電圧はノードＮ４の電圧と等しくなるので、出力電圧ＶＤＤＡは以下の式で表される。
【００９７】
【数１２】
2007018299.tif 000014
【００９８】
以下の動作を続けると、トランジスタＱＭのゲートバイアスにより、トランジスタＱＭのしきい値電圧が上昇するが、制御信号ＳＥＴがＨレベルになる時、ノードＮ５には（１１）式で示される電圧が入力されるので、出力（Ｎ６）にはしきい値電圧のシフトを反映した電圧Ｖｔｈ２＋Ｖｔｈ０が出力される。
【００９９】
（実施の形態５）
しきい値電圧のシフトはゲートバイアスの印加と停止とを繰り返すことで緩和されることが、非特許文献１の論文で報告されている。
【０１００】
つまり、図５の出力プルダウントランジスタＱ２に代えて、図１３に示す様に出力プルダウントランジスタを２個（Ｑ２Ｌ、Ｑ２Ｒ）並列に設け、それらのトランジスタＱ２Ｌ、Ｑ２Ｒのゲート電圧を図１４に示す様に時間Ｔ１で交互にバイアス有り（ＶＤＤＡ）とバイアス無し（ＶＳＳ）の状態にすることにより（このときの図１３のゲート線は接地電圧ＶＳＳに維持されている）、出力プルダウントランジスタのしきい値電圧のシフトが緩和される（トランジスタＱ４についても同じ）。
【０１０１】
図１５は、上記の動作を行うシフトレジスタのブロック図を示す。同じタイミングの制御信号ＣＮＴがシフトレジスタに入力される。
【０１０２】
図１６は、トランジスタＱＭのゲートが上記の様にバイアスされる場合の、本実施の形態に係る電圧発生回路の構成例を示す図である。図１６では、図９におけるノードＮ１が出力電圧ＶＤＤＡでバイアスされる替わりに、制御信号ＣＮＴのレベルシフトを行い、スイッチ素子ＳＷ４の制御信号／ＳＥＴがＨレベルにある期間において、制御信号ＣＮＴのレベルがＨレベルの場合に出力電圧ＶＤＤＡをトランジスタＱＭのゲートに印加してトランジスタＱＭを正バイアスし、他方、制御信号ＣＮＴのレベルがＬレベルの場合には接地電圧ＶＳＳの信号をトランジスタＱＭのゲートに与えている。これにより、トランジスタＱＭのゲートが、図１３のトランジスタＱ２Ｌ、Ｑ２Ｒと同じバイアス状態になる。もし、制御信号ＣＮＴのＨレベルとＬレベルとがトランジスタＱ２Ｌ，Ｑ２Ｒのゲートバイアスと同じレベルであれば（図１４参照）、図１６においてレベルシフタは不要となり、制御信号ＣＮＴを、スイッチ素子ＳＷ４を介して、トランジスタＱＭのゲートに直接に入力する様にしても良い。トランジスタＱＭのしきい値電圧の検知方法及び出力電圧ＶＤＤＡの生成は実施の形態１で既述した通りであり、その動作説明を割愛する。
【０１０３】
（実施の形態６）
図１７は、他の単位シフトレジスタ（公知）の構成例を示す図である。図１７の単位シフトレジスタの動作については、後述する。
【０１０４】
図１７の単位シフトレジスタでは、出力プルダウン用トランジスタＱ２のゲート電圧（ノードＮ８の電圧）は、電圧ＶＤＤＡからトランジスタＱ５のしきい値電圧Ｖｔｈ０分だけ低下した電圧ＶＤＤＡ−Ｖｔｈ０となる。
【０１０５】
図１８は、図１７の単位シフトレジスタに対応した電圧発生回路の構成例を示す図である。図１８の回路が図７の回路と相違する点は、本電圧発生回路の出力（ノード６）と抵抗素子Ｒ１との間にダイオード接続されたトランジスタＱ８が接続されている点にある。ノードＮ１０と接地電圧ＶＳＳとの間に接続された高抵抗値の抵抗素子Ｒ４は、トランジスタＱ８のドレイン・ソース間のリーク電流によるノードＮ１０の電圧上昇を低下させるためのものである。抵抗素子Ｒ４はトランジスタＱ８のＯＮ抵抗に比べて十分に高い抵抗値を有するので、ノードＮ１０のレベルはほぼＶＤＤＡ−Ｖｔｈ０となる。
【０１０６】
この結果、トランジスタＱＭのゲートに、図１７のトランジスタＱ２のゲート電圧に略等しいＶＤＤＡ−Ｖｔｈ０の電圧が与えられることとなり、図１７の回路に図１８の回路を適用する場合には、実施の形態１と同様な動作を実現出来る。
【０１０７】
参考として、図１７の単位シフトレジスタの動作を簡潔に記載すれば、次の通りとなる。
【０１０８】
ある時刻ｔ0で信号Ｇｎ＋１のレベルが０ＶからＶＤＤになると、トランジスタＱ７がＯＮしてノードＮ９のレベルが下がる。すると、トランジスタＱ６がＯＦＦするため、ノードＮ８はＶＤＤＡ−Ｖｔｈ０のレベルになり、それによりトランジスタＱ４がＯＮしてノードＮ９はＶＳＳになる。その結果、トランジスタＱ１がＯＦＦ、トランジスタＱ２がＯＮの状態になるので出力端子Ｎ３はＶＳＳとなり、ゲート線は低インピーダンスの非活性状態（非選択状態）になる。
【０１０９】
次の時刻ｔ1で信号Ｇｎ＋１がＶＳＳに戻ると、トランジスタＱ７はＯＦＦになるが、トランジスタＱ４はＯＮ、トランジスタＱ６はＯＦＦのままなので、ノードＮ９はＶＳＳ、ノードＮ８はＶＤＤＡ−Ｖｔｈ０のレベルから変わらない。
【０１１０】
次の時刻ｔ2で、入力端子Ｎ５に信号Ｇｎ−１が入力され、当該入力端子Ｎ５のレベルがＶＤＤになると、トランジスタＱ３がＯＮとなりノードＮ９のレベルが上昇する。すると、トランジスタＱ６がＯＮしてノードＮ８はＶＳＳになり、それによりトランジスタＱ２，Ｑ４はＯＦＦするので、ノードＮ９はＶＤＤ−Ｖｔｈのレベルになる。
【０１１１】
次の時刻ｔ3で入力端子Ｎ５がＶＳＳに戻ると、トランジスタＱ３はＯＦＦになるが、トランジスタＱ４，Ｑ７もＯＦＦであるので、ノードＮ９はフローティングになる。ノードＮ９にリーク電流は殆ど生じず、ノードＮ９のレベルは確実にＶＤＤ−Ｖｔｈのまま保持される。
【０１１２】
次の時刻ｔ4で、端子Ｎ４のクロック信号ＣＬＫがＶＳＳからＶＤＤになると、トランジスタＱ１のゲート・チャネル間容量による容量結合により、当該ゲートのレベルはクロック信号ＣＬＫの上昇に伴って上昇し、ノードＮ９は２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧される。出力端子Ｎ３はクロック信号ＣＬＫの立ち上がりに追随してＶＤＤのレベルになり、それによりゲート線が活性化される。
【０１１３】
次の時刻ｔ5でクロック信号ＣＬＫがＶＳＳになると、ノードＮ９のリーク電流は殆ど生じていないため、このときまでノードＮ９のレベルは２×ＶＤＤ−Ｖｔｈに保たれており、出力端子Ｎ３のレベルはクロック信号ＣＬＫに追随して下降しＶＳＳになる。それ以降は上記の動作を繰り返す。
【０１１４】
（まとめ）
上記の各実施の形態の記載より、本発明に係る電圧発生回路は、そのしきい値電圧Ｖｔｈが電源電圧ＶＤＤＡに基づいたバイアス電圧の継続的な印加に伴いシフトし得ると共に非選択状態のときに単位シフトレジスタの出力Ｎ３を非選択レベルに設定する出力プルダウントランジスタＱ２を有する単位シフトレジスタに於ける上記電源電圧ＶＤＤＡを発生させるための回路である。そして、本発明に係る電圧発生回路は、出力プルダウントランジスタＱ２と同様にシフトし得るしきい値電圧Ｖｔｈを有する第１トランジスタＱＭを備えており、所定の周期Ｔ（即ち、周期Ｔ中、制御信号ＳＥＴがＨレベルにある期間）で第１トランジスタＱＭのしきい値電圧Ｖｔｈを検知して、検知した当該しきい値電圧Ｖｔｈに応じた出力電圧を上記電源電圧ＶＤＤＡとして出力ノードＮ６より出力する。しかも、本発明に係る電圧発生回路は、所定の周期Ｔ中、第１トランジスタＱＭのしきい値電圧Ｖｔｈの非検知時（即ち、制御信号ＳＥＴがＬレベルにある期間）には、出力プルダウントランジスタＱ２のバイアス電圧（ＶＤＤＡ又はＶＤＤＡ−Ｖｔｈ０）に略等しい電圧を第１トランジスタＱＭのバイアスとして継続的に印加する。ここで、「継続的に」とは、期間中に常にバイアスされている状態のみならず、期間中にバイアス有りの状態とバイアス無しの状態とが引き続く場合（例えば実施の形態５の場合）をも含む概念である。又、「電流制限素子」には、抵抗素子Ｒ２の他に、それに代わる定電流トランジスタも含まれる。
【０１１５】
（付記）
尚、既述した各実施の形態では電圧ＶＤＤＡが正の場合について説明したが、電圧ＶＤＤＡが負の場合でももちろん本発明を適用可能である。この場合、トランジスタの極性は逆になる。
【０１１６】
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【０１１７】
本発明に係る電圧発生回路は、液晶表示装置や有機ＥＬ表示装置等の表示装置に於けるゲート線駆動用のシフトレジスタの電源回路として利用可能である。
【図面の簡単な説明】
【０１１８】
【図１】シフトレジスタの概略図である。
【図２】シフトレジスタの概略図である。
【図３】図１のシフトレジスタの動作波形を示すタイミングチャートである。
【図４】図２のシフトレジスタの動作波形を示すタイミングチャートである。
【図５】単位シフトレジスタの回路構成例を示す図である。
【図６】図５の単位シフトレジスタの動作波形を示すタイミングチャートである。
【図７】本発明の実施の形態１に係る電圧発生回路の構成例を示す図である。
【図８】図７の電圧発生回路の動作波形を示すタイミングチャートである。
【図９】本発明の実施の形態２に係る電圧発生回路の構成例を示す図である。
【図１０】本発明の実施の形態３に係る、電圧発生回路に於ける定電圧回路の構成例を示す図である。
【図１１】本発明の実施の形態４に係る電圧発生回路の構成例を示す図である。
【図１２】図１１の電圧発生回路の動作波形を示すタイミングチャートである。
【図１３】本発明の実施の形態５に於ける、図５の出力プルダウントランジスタの変形例の構成を示す図である。
【図１４】本発明の実施の形態５に於ける、図１３の出力プルダウントランジスタのゲートに印加する電圧波形を示すタイミングチャートである。
【図１５】本発明の実施の形態５に於けるシフトレジスタの回路構成例を示すブロック図である。
【図１６】本発明の実施の形態５に係る電圧発生回路の構成例を示す図である。
【図１７】本発明の実施の形態６に於けるシフトレジスタの回路構成例を示す図である。
【図１８】本発明の実施の形態６に係る電圧発生回路の構成例を示す図である。
【符号の説明】
【０１１９】
ＱＭ  第１トランジスタ（非晶質シリコン薄膜トランジスタ）、ＳＥＴ  制御信号、ＳＷ１，ＳＷ２，ＳＷ３  スイッチ、Ｖｃ  定電圧、ＯＰＡ  オペアンプ、ＶＤＤＡ  電源電圧、Ｖｔｈ，Ｖｔｈ１，Ｖｔｈ２  閾値電圧、Ｑ１〜Ｑ７  トランジスタ（非晶質シリコン薄膜トランジスタ）、ＳＲ１〜ＳＲ４  単位シフトレジスタ。
【図１】
2007018299.tif 000015
【図２】
2007018299.tif 000016
【図３】
2007018299.tif 000017
【図４】
2007018299.tif 000018
【図５】
2007018299.tif 000019
【図６】
2007018299.tif 000020
【図７】
2007018299.tif 000021
【図８】
2007018299.tif 000022
【図９】
2007018299.tif 000023
【図１０】
2007018299.tif 000024
【図１１】
2007018299.tif 000025
【図１２】
2007018299.tif 000026
【図１３】
2007018299.tif 000027
【図１４】
2007018299.tif 000028
【図１５】
2007018299.tif 000029
【図１６】
2007018299.tif 000030
【図１７】
2007018299.tif 000031
【図１８】
2007018299.tif 000032