(57)【要約】【課題】複数の生成電圧の中からディジタルデータに対応した生成電圧の電圧降下を抑えて出力できる電圧生成回路、データドライバ及び表示装置を提供する。【解決手段】電圧生成回路は、第１導電型ＭＯＳトランジスタにより構成される第１導電型の第１のセレクタと、各第２のセレクタが第１導電型ＭＯＳトランジスタにより構成される２ａ個の第１導電型の第２のセレクタと、第２導電型ＭＯＳトランジスタにより構成される第２導電型の第１のセレクタと、各第２のセレクタが第２導電型ＭＯＳトランジスタにより構成される２ａ個の第２導電型の第２のセレクタとを含む。第１導電型の第１及び第２のセレクタの各ＭＯＳトランジスタのチャネル幅方向は平行で、第１導電型の第２のセレクタの各第２のセレクタを構成するＭＯＳトランジスタのうち第１導電型の第１のセレクタに接続されるＭＯＳトランジスタがそのチャネル幅方向に隣接して配置される。【選択図】      図１６
2007037191.tif 000002
【特許請求の範囲】
【請求項１】
複数の生成電圧の中から、（ａ＋ｂ＋ｃ）（ａ、ｂ、ｃは正の整数）ビットのディジタルデータに対応した生成電圧を出力するための電圧生成回路であって、
第１導電型ＭＯＳトランジスタにより構成され、ディジタルデータの上位ａビットのデータに基づいて、該ディジタルデータの下位（ｂ＋ｃ）ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第１導電型の第１のセレクタと、
各第２のセレクタが第１導電型ＭＯＳトランジスタにより構成され、各第２のセレクタが前記ディジタルデータの下位（ｂ＋ｃ）ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第１導電型の第１のセレクタに対して出力する２ａ個の第１導電型の第２のセレクタと、
第２導電型ＭＯＳトランジスタにより構成され、ディジタルデータの上位ａビットのデータに基づいて、該ディジタルデータの下位（ｂ＋ｃ）ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第２導電型の第１のセレクタと、
各第２のセレクタが第２導電型ＭＯＳトランジスタにより構成され、各第２のセレクタが前記ディジタルデータの下位（ｂ＋ｃ）ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第２導電型の第１のセレクタに対して出力する２ａ個の第２導電型の第２のセレクタとを含み、
前記第１導電型の第１及び第２のセレクタを構成する各ＭＯＳトランジスタのチャネル幅方向は平行であり、且つ前記第１導電型の第２のセレクタの各第２のセレクタを構成するＭＯＳトランジスタのうち前記第１導電型の第１のセレクタに接続されるＭＯＳトランジスタがそのチャネル幅方向に隣接して配置され、
前記第１導電型の第１のセレクタを構成する各第１導電型ＭＯＳトランジスタのオン抵抗は、前記第１導電型の第２のセレクタを構成する各第１導電型のＭＯＳトランジスタのオン抵抗より小さく、
前記第１導電型の第１のセレクタの出力と前記第２導電型の第１のセレクタの出力とが接続されたノードから、（ａ＋ｂ＋ｃ）ビットの前記ディジタルデータに対応した生成電圧を出力することを特徴とする電圧生成回路。
【請求項２】
請求項１において、
前記第１導電型の第１のセレクタが、
各第１導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ａビットのデータに対応したゲート信号が印加され、該各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第１導電型ＭＯＳトランジスタを有し、
前記第２導電型の第１のセレクタが、
各第２導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ａビットのデータに対応したゲート信号が印加され、該各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第２導電型ＭＯＳトランジスタを有し、
前記第１導電型の第２のセレクタが、
各第１導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ｂビットのデータに対応したゲート信号が印加され、該各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第１導電型ＭＯＳトランジスタを有し、
前記第１導電型の第２のセレクタを構成する各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、前記第１導電型の第１のセレクタを構成する第１導電型ＭＯＳトランジスタのソースのいずれかに電気的に接続され、
前記第２導電型の第２のセレクタが、
各第２導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ｂビットのデータに対応したゲート信号が印加され、該各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第２導電型ＭＯＳトランジスタを有し、
前記第２導電型の第２のセレクタを構成する各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、前記第２導電型の第１のセレクタを構成する第２の導電型ＭＯＳトランジスタのソースのいずれかに電気的に接続され、
前記第１導電型の第１のセレクタを構成する第１導電型ＭＯＳトランジスタのドレイン同士と、前記第２導電型の第１のセレクタを構成する第２導電型ＭＯＳトランジスタのドレイン同士とが電気的に接続されることを特徴とする電圧生成回路。
【請求項３】
請求項１又は２において、
前記第１導電型の第１のセレクタを構成する各第１導電型ＭＯＳトランジスタのチャネル幅は、前記第１導電型の第２のセレクタを構成する各第１導電型ＭＯＳトランジスタのチャネル幅より大きいことを特徴とする電圧生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記ディジタルデータが、階調データであり、
前記生成電圧が、階調電圧であることを特徴とする電圧生成回路。
【請求項５】
複数の走査線及び複数のデータ線を含む電気光学装置の前記複数のデータ線をディジタルデータに基づいて駆動するデータドライバであって、
請求項４記載の電圧生成回路と、
前記電圧生成回路によって出力された階調電圧に基づいてデータ線を駆動する駆動回路とを含むことを特徴とするデータドライバ。
【請求項６】
複数の走査線と、
複数のデータ線と、
各スイッチング素子が各走査線及び各データ線に接続される複数のスイッチング素子と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する請求項５記載のデータドライバとを含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧生成回路、データドライバ及び表示装置に関する。
【背景技術】
【０００２】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００５】
さて、アクティブマトリクス方式の液晶パネルでは、該液晶パネルのデータ線を駆動するデータドライバの中に、出力バッファとして機能する演算増幅回路（オペアンプ）を設けることが望ましい。演算増幅回路は高い駆動能力を有し、データ線に安定して電圧供給することができる。
【特許文献１】特開２００１−１８８６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、表示画像の高品質化のため多階調化が進むと、階調レベル数を増加させる必要が生ずる。この場合、所定の電圧の範囲内に、階調値に対応した階調電圧を発生させる必要がある。
【０００７】
しかしながら、演算増幅回路は、階調値に対応した階調電圧に基づいてデータ線を駆動する。このため、発生した階調電圧を低下させることなく演算増幅回路に供給することで、表示品位の低下を防止できる。
【０００８】
例えばデータドライバでは、ＤＡＣ（広義には電圧生成回路）が、複数の階調電圧の中から、階調値に対応した階調電圧を選択出力するようになっている。従って、ＤＡＣが出力する階調電圧が通る経路が低インピーダンスであることが望ましい。
【０００９】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、複数の生成電圧の中からディジタルデータに対応した生成電圧の電圧降下を抑えて出力できる電圧生成回路、データドライバ及び表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、複数の生成電圧の中から、（ａ＋ｂ＋ｃ）（ａ、ｂ、ｃは正の整数）ビットのディジタルデータに対応した生成電圧を出力するための電圧生成回路であって、第１導電型ＭＯＳトランジスタにより構成され、ディジタルデータの上位ａビットのデータに基づいて、該ディジタルデータの下位（ｂ＋ｃ）ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第１導電型の第１のセレクタと、各第２のセレクタが第１導電型ＭＯＳトランジスタにより構成され、各第２のセレクタが前記ディジタルデータの下位（ｂ＋ｃ）ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第１導電型の第１のセレクタに対して出力する２ａ個の第１導電型の第２のセレクタと、第２導電型ＭＯＳトランジスタにより構成され、ディジタルデータの上位ａビットのデータに基づいて、該ディジタルデータの下位（ｂ＋ｃ）ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第２導電型の第１のセレクタと、各第２のセレクタが第２導電型ＭＯＳトランジスタにより構成され、各第２のセレクタが前記ディジタルデータの下位（ｂ＋ｃ）ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第２導電型の第１のセレクタに対して出力する２ａ個の第２導電型の第２のセレクタとを含み、前記第１導電型の第１のセレクタの出力と前記第２導電型の第１のセレクタの出力とが接続されたノードから、（ａ＋ｂ＋ｃ）ビットの前記ディジタルデータに対応した生成電圧を出力する電圧生成回路に関係する。
【００１１】
本発明によれば、いわゆるＲＯＭによりデコーダを構成する場合に比べて、デコーダで選択された生成電圧が供給される経路が通るトランジスタ数を削減でき、選択された生成電圧の電圧降下を低減できる。
【００１２】
また本発明に係る電圧生成回路では、前記第１導電型の第１のセレクタが、各第１導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ａビットのデータに対応したゲート信号が印加され、該各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第１導電型ＭＯＳトランジスタを有し、前記第２導電型の第１のセレクタが、各第２導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ａビットのデータに対応したゲート信号が印加され、該各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第２導電型ＭＯＳトランジスタを有し、前記第１導電型の第２のセレクタが、各第１導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ｂビットのデータに対応したゲート信号が印加され、該各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第１導電型ＭＯＳトランジスタを有し、前記第１導電型の第２のセレクタを構成する各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、前記第１導電型の第１のセレクタを構成する第１導電型ＭＯＳトランジスタのソースのいずれかに電気的に接続され、前記第２導電型の第２のセレクタが、各第２導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ｂビットのデータに対応したゲート信号が印加され、該各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第２導電型ＭＯＳトランジスタを有し、前記第２導電型の第２のセレクタを構成する各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、前記第２導電型の第１のセレクタを構成する第２の導電型ＭＯＳトランジスタのソースのいずれかに電気的に接続され、前記第１導電型の第１のセレクタを構成する第１導電型ＭＯＳトランジスタのドレイン同士と、前記第２導電型の第１のセレクタを構成する第２導電型ＭＯＳトランジスタのドレイン同士とが電気的に接続されてもよい。
【００１３】
本発明においては、導電型ごとに、トランスミッションゲート（パスゲート）により構成されたセレクタを設けて、一方の導電型の第１のセレクタの出力を、他方の導電型の第２のセレクタの出力で補うようにしている。これにより、該生成電圧における各トランスミッションゲートの閾値電圧の降下分を補う上に、選択された生成電圧の供給経路が通るトランジスタ数を削減できる。
【００１４】
また本発明に係る電圧生成回路では、前記第１導電型の第１のセレクタを構成する各第１導電型ＭＯＳトランジスタのチャネル幅方向と交差する方向に、前記２ａ個の第１導電型の第２のセレクタを構成する各第１導電型ＭＯＳトランジスタが配置され、前記第１導電型の第１及び第２のセレクタを構成する各第１導電型のＭＯＳトランジスタのチャネル幅方向は平行であり、前記ｐの第１のセレクタを構成する各第１導電型ＭＯＳトランジスタのオン抵抗は、前記第１導電型の第２のセレクタを構成する各第１導電型のＭＯＳトランジスタのオン抵抗より小さくてもよい。
【００１５】
本発明においては、生成電圧の選択経路が、第１のセレクタを構成するＭＯＳトランジスタを必ず通る。従って、第１のセレクタを構成するＭＯＳトランジスタのオン抵抗を下げることで、有効に電圧降下を防止できるようになる。
【００１６】
また本発明に係る電圧生成回路では、前記第１導電型の第１のセレクタを構成する各第１導電型ＭＯＳトランジスタのチャネル幅は、前記第１導電型の第２のセレクタを構成する各第１導電型ＭＯＳトランジスタのチャネル幅より大きくてもよい。
【００１７】
本発明によれば、第１のセレクタの数が第２のセレクタの数より少ないため、レイアウト配置領域を無駄に大きくすることなく、第１のセレクタを構成するＭＯＳトランジスタのチャネル幅を、第２のセレクタを構成するＭＯＳトランジスタのチャネル幅より大きくできる。そのため、生成電圧の選択経路が必ず通る第１のセレクタを構成するＭＯＳトランジスタのオン抵抗を下げることができ、有効に電圧降下を防止できるようになる。
【００１８】
また本発明に係る電圧生成回路では、前記ディジタルデータが、階調データであり、前記生成電圧が、階調電圧であってもよい。
【００１９】
また本発明は、複数の走査線及び複数のデータ線を含む電気光学装置の前記複数のデータ線をディジタルデータに基づいて駆動するデータドライバであって、上記記載の電圧生成回路と、前記電圧生成回路によって出力された階調電圧に基づいてデータ線を駆動する駆動回路とを含むデータドライバに関係する。
【００２０】
本発明によれば、階調電圧の電圧降下を防止できるようになるので、表示品位の低下を防止できる。
【００２１】
また本発明は、複数の走査線と、複数のデータ線と、各スイッチング素子が各走査線及び各データ線に接続される複数のスイッチング素子と、前記複数の走査線を走査する走査ドライバと、前記複数のデータ線を駆動する上記記載のデータドライバとを含む表示装置に関係する。
【００２２】
本発明によれば、階調電圧の電圧降下に起因する表示品位の低下を防止できる表示装置を提供できる。
【００２３】
また、本発明は、
複数の生成電圧の中から、（ａ＋ｂ＋ｃ）（ａ、ｂ、ｃは正の整数）ビットのディジタルデータに対応した生成電圧を出力するための電圧生成回路であって、
第１導電型ＭＯＳトランジスタにより構成され、ディジタルデータの上位ａビットのデータに基づいて、該ディジタルデータの下位（ｂ＋ｃ）ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第１導電型の第１のセレクタと、
各第２のセレクタが第１導電型ＭＯＳトランジスタにより構成され、各第２のセレクタが前記ディジタルデータの下位（ｂ＋ｃ）ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第１導電型の第１のセレクタに対して出力する２ａ個の第１導電型の第２のセレクタと、
第２導電型ＭＯＳトランジスタにより構成され、ディジタルデータの上位ａビットのデータに基づいて、該ディジタルデータの下位（ｂ＋ｃ）ビットのデータに対応して選択された生成電圧のうちのいずれかを出力する第２導電型の第１のセレクタと、
各第２のセレクタが第２導電型ＭＯＳトランジスタにより構成され、各第２のセレクタが前記ディジタルデータの下位（ｂ＋ｃ）ビットのデータに基づいて、前記複数の生成電圧のいずれかの生成電圧を前記第２導電型の第１のセレクタに対して出力する２ａ個の第２導電型の第２のセレクタとを含み、
前記第１導電型の第１及び第２のセレクタを構成する各ＭＯＳトランジスタのチャネル幅方向は平行であり、且つ前記第１導電型の第２のセレクタの各第２のセレクタを構成するＭＯＳトランジスタのうち前記第１導電型の第１のセレクタに接続されるＭＯＳトランジスタがそのチャネル幅方向に隣接して配置され、
前記第１導電型の第１のセレクタを構成する各第１導電型ＭＯＳトランジスタのオン抵抗は、前記第１導電型の第２のセレクタを構成する各第１導電型のＭＯＳトランジスタのオン抵抗より小さく、
前記第１導電型の第１のセレクタの出力と前記第２導電型の第１のセレクタの出力とが接続されたノードから、（ａ＋ｂ＋ｃ）ビットの前記ディジタルデータに対応した生成電圧を出力する電圧生成回路に関係する。
【００２４】
また本発明に係る電圧生成回路では、
前記第１導電型の第１のセレクタが、
各第１導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ａビットのデータに対応したゲート信号が印加され、該各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第１導電型ＭＯＳトランジスタを有し、
前記第２導電型の第１のセレクタが、
各第２導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ａビットのデータに対応したゲート信号が印加され、該各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第２導電型ＭＯＳトランジスタを有し、
前記第１導電型の第２のセレクタが、
各第１導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ｂビットのデータに対応したゲート信号が印加され、該各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第１導電型ＭＯＳトランジスタを有し、
前記第１導電型の第２のセレクタを構成する各第１導電型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、前記第１導電型の第１のセレクタを構成する第１導電型ＭＯＳトランジスタのソースのいずれかに電気的に接続され、
前記第２導電型の第２のセレクタが、
各第２導電型ＭＯＳトランジスタのゲートにディジタルデータの前記ｂビットのデータに対応したゲート信号が印加され、該各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数の第２導電型ＭＯＳトランジスタを有し、
前記第２導電型の第２のセレクタを構成する各第２導電型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、前記第２導電型の第１のセレクタを構成する第２の導電型ＭＯＳトランジスタのソースのいずれかに電気的に接続され、
前記第１導電型の第１のセレクタを構成する第１導電型ＭＯＳトランジスタのドレイン同士と、前記第２導電型の第１のセレクタを構成する第２導電型ＭＯＳトランジスタのドレイン同士とが電気的に接続されてもよい。
【００２５】
また本発明に係る電圧生成回路では、
前記第１導電型の第１のセレクタを構成する各第１導電型ＭＯＳトランジスタのチャネル幅は、前記第１導電型の第２のセレクタを構成する各第１導電型ＭＯＳトランジスタのチャネル幅より大きくてもよい。
【００２６】
また本発明に係る電圧生成回路では、
前記ディジタルデータが、階調データであり、
前記生成電圧が、階調電圧であってもよい。
【００２７】
また本発明は、
複数の走査線及び複数のデータ線を含む電気光学装置の前記複数のデータ線をディジタルデータに基づいて駆動するデータドライバであって、
上記記載の電圧生成回路と、
前記電圧生成回路によって出力された階調電圧に基づいてデータ線を駆動する駆動回路とを含むデータドライバに関係する。
【００２８】
また本発明は、
複数の走査線と、
複数のデータ線と、
各スイッチング素子が各走査線及び各データ線に接続される複数のスイッチング素子と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する上記記載のデータドライバとを含む表示装置に関係する。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３０】
１．  表示装置
図１に、本実施形態の表示装置のブロック図の例を示す。
【００３１】
この表示装置５１０は、液晶装置である。表示装置５１０は、表示パネル５１２（狭義には液晶（Liquid Crystal Display：ＬＣＤ）パネル）、データドライバ（データ線駆動回路）５２０、走査ドライバ（走査線駆動回路）５３０、コントローラ５４０、電源回路５４２を含む。なお、表示装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３２】
ここで表示パネル５１２（広義には電気光学装置）は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線）と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【００３３】
より具体的には、表示パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、走査線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
【００３４】
ＴＦＴＫＬのゲート電極は走査線ＧＫに接続され、ＴＦＴＫＬのソース電極はデータ線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極（コモン電極）ＶＣＯＭとの間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。
【００３５】
なお、対向電極ＶＣＯＭに与えられるコモン電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。
【００３６】
データドライバ５２０は、階調データに基づいて表示パネル５１２のデータ線Ｓ１〜ＳＮを駆動する。一方、走査ドライバ５３０は、表示パネル５１２の走査線Ｇ１〜ＧＭを順次走査する。
【００３７】
コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す）等のホストにより設定された内容に従って、データドライバ５２０、走査ドライバ５３０及び電源回路５４２を制御する。
【００３８】
より具体的には、コントローラ５４０は、データドライバ５２０及び走査ドライバ５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭのコモン電圧の極性反転タイミングの制御を行う。
【００３９】
電源回路５４２は、外部から供給される基準電圧に基づいて、表示パネル５１２の駆動に必要な各種の電圧や、対向電極ＶＣＯＭのコモン電圧を生成する。
【００４０】
なお、図１では、表示装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を表示装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを表示装置５１０に含めるようにしてもよい。また、データドライバ５２０、走査ドライバ５３０、コントローラ５４０、電源回路５４２の一部又は全部を表示パネル５１２上に形成してもよい。
【００４１】
１．１  データ線駆動回路
図２に、図１のデータドライバ５２０の構成例を示す。
【００４２】
データドライバ５２０は、シフトレジスタ５２２、ラインラッチ５２４、５２６、基準電圧発生回路５２７、ＤＡＣ５２８（ディジタル・アナログ変換回路。広義には電圧生成回路）、出力バッファ５２９を含む。
【００４３】
シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００４４】
ラインラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）（広義には、ディジタルデータ）が入力される。ラインラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００４５】
ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、ラインラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。
【００４６】
基準電圧発生回路５２７は、各基準電圧（狭義には階調電圧。広義には生成電圧）が各階調データに対応した複数の基準電圧（階調電圧、生成電圧）を生成する。基準電圧発生回路５２７は、ガンマ補正抵抗を含み、ガンマ補正抵抗の両端の電圧を抵抗分割により分割した分割電圧を階調電圧（生成電圧）として出力する。従って、抵抗分割の抵抗比を変更することで、階調データに対応した階調電圧を調整でき、いわゆるガンマ補正を実現できる。
【００４７】
ＤＡＣ５２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、基準電圧発生回路５２７で生成された複数の階調電圧（生成電圧）の中から、ラインラッチ５２６からのデジタルの階調データ（ディジタルデータ）に基づいて、いずれか１つの階調電圧（生成電圧）を選択し、デジタルの階調データ（ディジタルデータ）に対応するアナログのデータ電圧として出力する。
【００４８】
出力バッファ５２９は、ＤＡＣ５２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、データ線ごとに設けられたボルテージフォロワ接続の演算増幅回路（オペアンプ）を含み、これらの各演算増幅回路が、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。
【００４９】
１．２  走査ドライバ
図３に、図１の走査ドライバ５３０の構成例を示す。
【００５０】
走査ドライバ５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。
【００５１】
シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。
【００５２】
レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、表示パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００５３】
出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
【００５４】
２．  データドライバの詳細な説明
本実施形態では、出力バッファ５２９においてデータ線ごとに設けられた演算増幅回路（オペアンプ）の出力電圧のばらつきに伴う表示品位の低下を、簡素な構成で解消できる。
【００５５】
図４に、本実施形態におけるデータドライバの要部の構成例を示す。但し、図２に示すデータドライバ５２０と同一部分には同一符号を付し、適宜説明を省略する。
【００５６】
図４では、表示パネル５１２のデータ線Ｓ１〜ＳＮのうちの２つのデータ線（第１及び第２のデータ線）の駆動部分を示している。また各データ線に対応した階調データが６ビットであるものとし、階調レベルが６４（＝２６）であるものとする。
【００５７】
基準電圧発生回路５２７は、ガンマ補正抵抗を含む。ガンマ補正抵抗は、システム電源電圧ＶＤＤ（第１の電源電圧）とシステム接地電源電圧ＶＳＳ（第２の電源電圧）の間の電圧を抵抗分割した分割電圧Ｖｉ（０≦ｉ≦６３、ｉは整数）を階調電圧Ｖｉとして抵抗分割ノードＲＤＮｉに出力する。
【００５８】
階調電圧信号線ＧＶＬｉには、階調電圧Ｖｉが供給される。より具体的には、抵抗分割ノードＲＤＮｉと階調電圧信号線ＧＶＬｉとの間には、階調電圧供給スイッチＤＶＳＷｉが設けられている。そして、階調電圧供給スイッチＤＶＳＷｉが導通状態のとき、階調電圧信号線ＧＶＬｉには、階調電圧Ｖｉが供給される。また階調電圧供給スイッチＤＶＳＷｉが遮断状態のとき、階調電圧信号線ＧＶＬｉと抵抗分割ノードＲＤＮｉとは電気的に切断される。
【００５９】
出力バッファ５２９には、第１のデータ線に対応して設けられた第１のオペアンプＯＰ１と、第２のデータ線に対応して設けられた第２のオペアンプＯＰ２とを含む。第１及び第２のオペアンプＯＰ１、ＯＰ２は、同じ構成を有している。そして、各オペアンプに対応する階調データが同じデータである場合に、第１及び第２のオペアンプＯＰ１、ＯＰ２の入力が、階調電圧信号線ＧＶＬｉと電気的に接続される。
【００６０】
このような第１のオペアンプＯＰ１の入力の接続は、第１のオペアンプＯＰ１に対応して設けられた第１のデコーダ（電圧生成回路）ＤＥＣ１によって行われる。第１のデコーダＤＥＣ１は、第１のオペアンプＯＰ１に対応した第１の階調データに基づいて、複数の階調電圧信号線の中から１つの階調電圧信号線と第１のオペアンプＯＰ１の入力とを電気的に接続する。
【００６１】
同様に、上述の第２のオペアンプＯＰ２の入力の接続は、第２のオペアンプＯＰ２に対応して設けられた第２のデコーダ（電圧生成回路）ＤＥＣ２によって行われる。第２のデコーダＤＥＣ２は、第２のオペアンプＯＰ２に対応した第２の階調データに基づいて、複数の階調電圧信号線の中から１つの階調電圧信号線と第２のオペアンプＯＰ２の入力とを電気的に接続する。
【００６２】
第１及び第２のデコーダＤＥＣ１、ＤＥＣ２は、同一の構成を有し、入力される階調データが同じデータであるとき、同じ階調電圧信号線を、第１及び第２のオペアンプＯＰ１、ＯＰ２の入力に接続する。
【００６３】
また出力バッファ５２９では、第１のバイパススイッチＢＰＳＷ１が、第１のオペアンプＯＰ１をバイパスして該第１のオペアンプＯＰ１の入力及び出力の間に設けられる。第２のバイパススイッチＢＰＳＷ２が、第２のオペアンプＯＰ２をバイパスして該第２のオペアンプＯＰ２の入力及び出力の間に設けられる。
【００６４】
なお基準電圧発生回路５２７は、ガンマ補正抵抗スイッチを含むことができる。該ガンマ補正抵抗スイッチは、一端にシステム電源電圧ＶＤＤ又はシステム接地電源電圧ＶＳＳが供給され、他端がガンマ補正抵抗の一端に接続される。ガンマ補正抵抗スイッチは、制御信号Ｃ１によって導通状態又は遮断状態に設定される。
【００６５】
階調電圧供給スイッチＤＶＳＷ０〜ＤＶＳＷ６３は、制御信号Ｃ２によって一斉に導通状態又は遮断状態に設定される。また、第１のバイパススイッチＢＰＳＷ１は、制御信号Ｃ３１によって導通状態又は遮断状態に設定される。第２のバイパススイッチＢＰＳＷ２は、制御信号Ｃ３２によって導通状態又は遮断状態に設定される。制御信号Ｃ３１、Ｃ３２は、同一の信号とすることができる。
【００６６】
図５に、第１のオペアンプＯＰ１の構成例の回路図を示す。図５では、第１のオペアンプＯＰ１の構成を示すが、第２のオペアンプＯＰ２の構成も同様である。
【００６７】
第１のオペアンプＯＰ１として、例えば図５に示すような構成のＡＢ級（プッシュプル方式）の演算増幅回路が用いることができる。このＡＢ級の演算増幅回路は、差動部６１０とレベルシフタ６２０と出力部６３０を含む。
【００６８】
差動部６１０は、差動信号（ＶＰ１、ＯＵＴ）の差分値を増幅する。レベルシフタ６２０は、差動部６１０の出力ノードＮＱ１の電圧をレベルシフトして、ノードＮ１に出力する。レベルシフタ６２０は、ｐ型トランジスタＰＴ５６に流れるドレイン電流（動作電流）を電流源として動作する。
【００６９】
出力部６３０は、ノードＮ１がそのゲート電極に接続されるｐ型駆動トランジスタＰＴ５５と、ノードＮＱ１がそのゲート電極に接続されるｎ型駆動トランジスタＮＴ５５と、位相補償用の容量素子ＣＣとを含む。
【００７０】
この演算増幅回路では、出力部６３０のノードＮＱ２が、差動部６１０のｐ型トランジスタＰＴ５３のゲート電極に接続され、ボルテージフォロワ接続が形成された状態となる。ボルテージフォロワ接続された演算増幅回路は、入力インピーダンスを大きくし、かつ出力インピーダンスを小さくできるので、安定した電圧供給が可能となる。
【００７１】
第１のオペアンプＯＰ１は、パワーセーブ信号ＰＳにより、ｐ型トランジスタＰＴ５１、ＰＴ５６のドレイン電流（動作電流）が制限又は停止されるようになっている。このとき、第１のオペアンプＯＰ１の出力は、ハイインピーダンス状態に設定される。
【００７２】
図６に、図４に示すデータドライバの動作例を説明するためのタイミング図を示す。
【００７３】
ここでは、第１及び第２の階調データが同じデータであるものとする。このとき水平同期信号ＬＰで規定される水平走査期間（広義には駆動期間）において、第１及び第２のオペアンプＯＰ１、ＯＰ２は、第１及び第２の階調データに対応した階調電圧に基づいて第１及び第２のデータ線を駆動する。
【００７４】
本実施形態では、水平走査期間内に第１の期間Ｔ１と第２の期間Ｔ２とが設定される（１Ｈ≧Ｔ１＋Ｔ２）。第２の期間Ｔ２は、第１の期間Ｔ１後の期間であって、当該水平走査期間内の期間であればよい。また水平走査期間を単に２つの期間に分割して、前半期間を第１の期間Ｔ１、後半期間を第２の期間Ｔ２とすることも可能である。
【００７５】
第１の期間Ｔ１では、制御信号Ｃ１によりガンマ補正抵抗スイッチが導通状態に設定される。また制御信号Ｃ２により階調電圧供給スイッチＤＶＳＷ０〜ＤＶＳＷ６３が導通状態に設定される。更に制御信号Ｃ３１、Ｃ３２により、第１及び第２のバイパススイッチＢＰＳＷ１、ＢＰＳＷ２が遮断状態にされる。更にまたパワーセーブ信号ＰＳにより、第１及び第２のオペアンプＯＰ１、ＯＰ２が動作状態に設定される。
【００７６】
この第１の期間Ｔ１では、第１及び第２のオペアンプＯＰ１、ＯＰ２の入力には同じ階調電圧（Ｖｉ）が供給される。このため、第１及び第２のオペアンプＯＰ１、ＯＰ２により、階調電圧Ｖｉに基づいて第１及び第２のデータ線が駆動される。この結果、第１及び第２のデータ線は、同じ電位となるはずである。ところが、第１及び第２のオペアンプＯＰ１、ＯＰ２を構成するトランジスタの閾値電圧のばらつき等に起因して、第１及び第２のオペアンプＯＰ１、ＯＰ２の出力電圧が異なり、例えば図６に示すように電位差ΔＶを有する。
【００７７】
続く第２の期間Ｔ２では、制御信号Ｃ１によりガンマ補正抵抗スイッチが遮断状態に設定される。また制御信号Ｃ２により階調電圧供給スイッチＤＶＳＷ０〜ＤＶＳＷ６３が遮断状態に設定される。更に制御信号Ｃ３１、Ｃ３２により、第１及び第２のバイパススイッチＢＰＳＷ１、ＢＰＳＷ２が導通状態にされる。更にまたパワーセーブ信号ＰＳにより、第１及び第２のオペアンプＯＰ１、ＯＰ２が停止状態に設定され、第１及び第２のオペアンプＯＰ１、ＯＰ２の出力がハイインピーダンス状態に設定される。
【００７８】
この第２の期間Ｔ２では、第１及び第２のオペアンプＯＰ１、ＯＰ２の入力に同じ階調電圧（Ｖｉ）が供給される。そのため、図７に示す経路Ｐ１により、階調電圧信号線ＧＶＬｉ、第１及び第２のバイパススイッチＢＰＳＷ１、ＢＰＳＷ２を介して第１及び第２のデータ線が電気的に接続される。この結果、図６に示すように、第１及び第２のデータ線の電位が等しくなる。
【００７９】
こうすることで、第１及び第２のオペアンプＯＰ１、ＯＰ２の出力電圧のばらつきがあった場合でも、簡素な構成で第１及び第２のデータ線の電位と等しくできる。各データ線に着目すれば、本来のデータ電圧ではないかもしれないが、表示品位の低下は画面全体で判断されるため、相対的なずれを解消できれば、表示品位の劣化を防止できる。
【００８０】
また、第２の期間において、第１及び第２のオペアンプＯＰ１、ＯＰ２の動作電流を制限又は停止するようにしたので、駆動期間内で第１及び第２のオペアンプＯＰ１、ＯＰ２が動作する期間を短くでき、消費電流も削減できる。
【００８１】
更に第２の期間Ｔ２では、ガンマ補正抵抗スイッチを遮断状態に設定するようにした。これにより、ガンマ補正抵抗が出力する階調電圧が無駄となる第２期間Ｔ２においてガンマ補正抵抗に流れる無駄な消費電流を削減できる。更に第２の期間Ｔ２において、階調電圧供給スイッチを一斉に遮断状態にしたので、当該期間において、複数の階調電圧信号線がガンマ補正抵抗を介して電気的に接続されることを防止でき、階調電圧Ｖｉが供給されて充電された電荷を、第１及び第２のデータ線で共有できるようになる。
【００８２】
なお本実施形態では、第１及び第２のオペアンプＯＰ１、ＯＰ２の動作電流を制限又は停止することで、第１及び第２のオペアンプＯＰ１、ＯＰ２の出力をハイインピーダンス状態に設定するようにしたが、これに限定されるものではない。各オペアンプの出力と各データ線との間にスイッチ素子を設けて、第２の期間Ｔ２において、例えば第１及び第２のオペアンプＯＰ１、ＯＰ２の出力と、第１及び第２のデータ線とを電気的に切断することも可能である。
【００８３】
３．  本実施形態のデータ電圧生成回路
本実施形態では、図７に示す経路Ｐ１により第１及び第２のデータ線を電気的に接続するため、第１及び第２のデコーダＤＥＣ１、ＤＥＣ２内の経路Ｐ１の低インピーダンス化が有効である。第１及び第２のデコーダＤＥＣ１、ＤＥＣ２内の経路Ｐ１のインピーダンスが高いと、第１及び第２のデコーダＤＥＣ１、ＤＥＣ２内で電圧降下が生じ、第２の期間Ｔ２における第１及び第２のデータ線の電位が、当該階調データに対応して供給されるべき本来のデータ電圧より大きくずれてしまうからである。
【００８４】
図８（Ａ）、（Ｂ）に、従来の第１及び第２のデコーダＤＥＣ１、ＤＥＣ２の構成例の説明図を示す。図８（Ａ）では、第１及び第２のデコーダＤＥＣ１が、いわゆるＲＯＭ（Read Only Memory）により構成される例を示している。この場合、階調電圧Ｖｉが供給される階調電圧信号線ＧＶＬｉと、階調データのうちの１ビットのデータ線Ｄａとの交差位置に、トランジスタＱａ−ｂが設けられる。
【００８５】
実際には、階調電圧信号線ＧＶＬｉと、階調データのうちの１ビットのデータ線Ｄａ＋１との交差位置にもトランジスタＱ（ａ＋１）−ｂが設けられる。そして、図８（Ｂ）に示すように、トランジスタＱ（ａ＋１）−ｂのチャネル領域にはイオン注入により、該チャネル領域が常に導通状態になるように形成される。従って、トランジスタＱａ−ｂは、いわゆるスイッチ素子として動作し、トランジスタＱ（ａ＋１）−ｂは常時オン状態のスイッチ素子となる。
【００８６】
これにより、いわゆるマスク交換のみでＲＯＭのデータを変更でき、レイアウト面積も削減できるという効果が得られる。
【００８７】
ここで、図８（Ａ）、（Ｂ）に示すように第１及び第２のデコーダＤＥＣ１、ＤＥＣ２の各デコーダを構成する場合を考える。第１及び第２の階調データが６ビットであるものとすると、各デコーダにおける階調電圧の選択経路が、（階調データの各ビットの正転分と反転分とを合わせて）計１２個のトランジスタを通過することになる。そのため、本実施形態のように、経路Ｐ１では、計２４個のトランジスタを通過することになり、各トランジスタのオン抵抗が無視できなくなる。
【００８８】
そこで以下に説明するように、第１及び第２のデコーダＤＥＣ１、ＤＥＣ２を構成することで、第１及び第２のデータ線が電気的に接続される場合に形成される経路が通過するトランジスタ数の削減を図ることができる。
【００８９】
図９に、本実施形態における第１のデコーダＤＥＣ１の構成例を示す。図９では、第１のデコーダＤＥＣ１の構成を示すが、第２のデコーダＤＥＣ２の構成も同様である。
【００９０】
第１のデコーダ（広義には電圧生成回路）ＤＥＣ１は、（ａ＋ｂ＋ｃ）（ａ、ｂ、ｃは正の整数）ビットの階調データ（ディジタルデータ）の上位ａビットのデータに基づいて、該階調データの下位（ｂ＋ｃ）ビットのデータに対応して選択された複数の階調電圧（生成電圧）のいずれかの階調電圧が供給される階調電圧信号線（生成電圧信号線）と第１及び第２のオペアンプの入力とを電気的に接続する。以下では、ａが２、ｂが２、ｃが２であるものとして説明する。
【００９１】
第１のデコーダＤＥＣ１は、ｐ型セレクタＳＥＬｐと、ｎ型セレクタＳＥＬｎとを含む。ｐ型セレクタＳＥＬｐは、ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタのみのトランスミッションゲートにより構成される。ｎ型セレクタＳＥＬｐは、ｎ型ＭＯＳトランジスタのみのトランスミッションゲートにより構成される。
【００９２】
ｐ型を第１導電型とするとｎ型を第２導電型ということができ、ｎ型を第１導電型とするとｐ型を第２導電型ということができる。以下でも同様である。
【００９３】
そして、ｐ型セレクタＳＥＬｐとｎ型セレクタＳＥＬｎとは、相補的な関係にあるということができる。即ち、ｎ型ＭＯＳトランジスタのみのトランスミッションゲートで生じるｎ型ＭＯＳトランジスタの閾値電圧分の電圧降下を、ｐ型ＭＯＳトランジスタのみのトランスミッションゲートの出力で補う。またｐ型ＭＯＳトランジスタのみのトランスミッションゲートで生じるｐ型ＭＯＳトランジスタの閾値電圧分の電圧降下を、ｎ型ＭＯＳトランジスタのみのトランスミッションゲートの出力で補う。
【００９４】
このようなｐ型セレクタＳＥＬｐは、ｐ型の第１のセレクタＳＥＬ１−１ｐを含む。ｎ型セレクタＳＥＬｎは、ｎ型の第１のセレクタＳＥＬ１−１ｎを含む。
【００９５】
ｐ型の第１のセレクタＳＥＬ１−１ｐは、各ｐ型ＭＯＳトランジスタのゲートに階調データのａビットのデータに対応したゲート信号が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。図９では、ａが２の場合を示し、各ｐ型ＭＯＳトランジスタのゲートに、ゲート信号ＸＳ９〜ＸＳ１２が供給されている。
【００９６】
ｎ型の第１のセレクタＳＥＬ１−１ｎは、各ｎ型ＭＯＳトランジスタのゲートに階調データのａビットのデータに対応したゲート信号が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。図９では、各ｎ型ＭＯＳトランジスタのゲートに、ゲート信号Ｓ９〜Ｓ１２が供給されている。
【００９７】
そしてｐ型の第１のセレクタＳＥＬ１−１ｐを構成するｐ型ＭＯＳトランジスタのドレイン同士の接続ノードと、ｎ型の第１のセレクタＳＥＬ１−１ｎを構成するｎ型ＭＯＳトランジスタのドレイン同士の接続ノードとが電気的に接続される。第１のデコーダＤＥＣ１では、各第１のセレクタＳＥＬ１−１ｐ、ＳＥＬ１−１ｎを構成する複数のＭＯＳトランジスタの各ＭＯＳトランジスタのソースに、階調データの（ｂ＋ｃ）ビットのデータに対応して選択される複数の階調電圧のいずれかの階調電圧が供給される。図９では、階調データの下位４ビットに対応して選択される複数の階調電圧Ｖ０〜Ｖ６３のうちの４つの階調電圧が、各第１のセレクタＳＥＬ１−１ｐ、ＳＥＬ１−１ｎに入力される。
【００９８】
本実施形態では、各ＭＯＳトランジスタのゲート信号（図９ではＳ９〜Ｓ１２、ＸＳ９〜ＸＳ１２）がプリデコーダによって生成される。
【００９９】
以上のような構成により、第１のデコーダＤＥＣ１は、各第１のセレクタＳＥＬ１−１ｐ、ＳＥＬ１−１ｎにより選択された階調電圧の電気的な経路が通過するトランジスタ数を削減する。
【０１００】
以下、図９に示す第１のデコーダＤＥＣ１の詳細な構成例について説明する。
【０１０１】
まず、プリデコーダについて説明する。
【０１０２】
図１０に、プリデコーダの構成例を示す。
【０１０３】
このプリデコーダは、第１及び第２のデコーダＤＥＣ１、ＤＥＣ２の各デコーダに設けられる。６ビットの階調データＤ５〜Ｄ０においては、上位ビット側がＤ５で、下位ビット側がＤ０である。階調データの１ビットをＤｘ（０≦ｘ≦５、ｘは整数）とするとＸＤｘは、該Ｄｘの反転データである。
【０１０４】
このプリデコーダは、ゲート信号Ｓ１〜Ｓ１２を生成する。ゲート信号Ｓ９〜Ｓ１２は、階調データの上位２（ａ＝２）ビットのデータに基づいて生成される。具体的には、ゲート信号Ｓ９〜Ｓ１２は、階調データの上位２ビットのデータＤ５、Ｄ４と、その反転データＸＤ５、ＸＤ４とに基づいて生成される。
【０１０５】
階調データＤ５、Ｄ４に対して、階調データＤ３〜Ｄ０を階調データの下位４ビットのデータということができる。本実施形態では、該下位４ビットを、更に中位２ビットと該中位２ビットに対する下位２ビットとに分割している。
【０１０６】
ゲート信号Ｓ５〜Ｓ８は、階調データの中位２（ｂ＝２）ビットのデータに基づいて生成される。具体的には、ゲート信号Ｓ５〜Ｓ８は、階調データの中位２ビットのデータＤ３、Ｄ２と、その反転データＸＤ３、ＸＤ２とに基づいて生成される。
【０１０７】
ゲート信号Ｓ１〜Ｓ４は、階調データの下位２（ｃ＝２）ビットのデータに基づいて生成される。具体的には、ゲート信号Ｓ１〜Ｓ４は、階調データの下位２ビットのデータＤ１、Ｄ０と、その反転データＸＤ１、ＸＤ０とに基づいて生成される。
【０１０８】
ゲート信号ＸＳ１〜ＸＳ１２は、ゲート信号Ｓ１〜Ｓ１２をそれぞれ反転させた信号であり、図１０に示すプリデコーダで生成するようにしてもよい。
【０１０９】
図１１に、ｐ型セレクタＳＥＬｐの構成例を示す。
【０１１０】
図１１に示すように、ｐ型の第１のセレクタＳＥＬ１−１ｐは、各ｐ型ＭＯＳトランジスタのゲートに階調データの上位２（＝ａ）ビットのデータに対応したゲート信号ＸＳ９〜ＸＳ１２が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。各ｐ型ＭＯＳトランジスタのドレイン同士の接続ノードの電圧が、階調電圧ＶＰとして第１のオペアンプＯＰ１の入力電圧となる。
【０１１１】
ｐ型セレクタＳＥＬｐは、更に４（＝２２）個のｐ型の第２のセレクタＳＥＬ４−１ｐ〜ＳＥＬ４−４ｐを含む。各第２のセレクタの構成は同一で、ｐ型の第１のセレクタＳＥＬ１−１ｐの構成と同一である。
【０１１２】
ｐ型の第２のセレクタＳＥＬ４−１ｐ〜ＳＥＬ４−４ｐのそれぞれは、各ｐ型ＭＯＳトランジスタのゲートに階調データの中位２（＝ｂ）ビットのデータに対応したゲート信号ＸＳ５〜ＸＳ８が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。そして、各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｐ型の第１のセレクタＳＥＬ１−１ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１１３】
ｐ型セレクタＳＥＬｐは、更に１６（＝２２＋２）個のｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−１６ｐを含む。各第３のセレクタの構成は同一で、ｐ型の第１のセレクタＳＥＬ１−１ｐの構成と同一である。
【０１１４】
ｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−１６ｐのそれぞれは、各ｐ型ＭＯＳトランジスタのゲートに階調データの下位２（＝ｃ）ビットのデータに対応したゲート信号ＸＳ１〜ＸＳ４が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。そして、各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｐ型の第２のセレクタＳＥＬ４−１ｐ〜ＳＥＬ４−４ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１１５】
より具体的には、ｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−４ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−１ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｐ型の第３のセレクタＳＥＬ１６−５ｐ〜ＳＥＬ１６−８ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−２ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｐ型の第３のセレクタＳＥＬ１６−９ｐ〜ＳＥＬ１６−１２ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−３ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｐ型の第３のセレクタＳＥＬ１６−１３ｐ〜ＳＥＬ１６−１６ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−４ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１１６】
またｐ型の第３のセレクタＳＥＬ１６−１ｐを構成する各ｐ型ＭＯＳトランジスタのソースに、階調電圧Ｖ０〜Ｖ３それぞれが供給される。ｐ型の第３のセレクタＳＥＬ１６−２ｐを構成する各ｐ型ＭＯＳトランジスタのソースに、階調電圧Ｖ４〜Ｖ７それぞれが供給される。他のｐ型の第３のセレクタを構成する各ｐ型ＭＯＳトランジスタのソースにも同様に、図１１に示す階調電圧が供給される。
【０１１７】
図１２に、図１１のｐ型セレクタＳＥＬｐにおいて形成される経路Ｐ１の一例の一部分の説明図を示す。
【０１１８】
上述のように各階調電圧は、基準電圧発生回路５２７の各抵抗分割ノードに発生する。そして、抵抗分割ノードから第１のオペアンプＯＰ１の入力までの経路は、階調データに基づいて生成されたゲート信号により決定される。
【０１１９】
例えば階調電圧Ｖ３が選択された場合、ゲート信号ＸＳ４、ＸＳ５、ＸＳ９を有するｐ型トランジスタを通過することとなり、該経路が通過するトランジスタ数は、ｐ型セレクタＳＥＬｐにおいて３つとなる。
【０１２０】
図１３に、ｎ型セレクタＳＥＬｎの構成例を示す。
【０１２１】
図１３に示すように、ｎ型の第１のセレクタＳＥＬ１−１ｎは、各ｎ型ＭＯＳトランジスタのゲートに階調データの上位２（＝ａ）ビットのデータに対応したゲート信号Ｓ９〜Ｓ１２が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。各ｎ型ＭＯＳトランジスタのドレイン同士の接続ノードの電圧が、階調電圧ＶＰとして第１のオペアンプＯＰ１の入力電圧となる。
【０１２２】
ｎ型セレクタＳＥＬｎは、更に４（＝２２）個のｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎを含む。各第２のセレクタの構成は同一で、ｎ型の第１のセレクタＳＥＬ１−１ｎの構成と同一である。
【０１２３】
ｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎのそれぞれは、各ｎ型ＭＯＳトランジスタのゲートに階調データの２（＝ｂ）ビットのデータに対応したゲート信号Ｓ５〜Ｓ８が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。そして、各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｎ型の第１のセレクタＳＥＬ１−１ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１２４】
ｎ型セレクタＳＥＬｎは、更に１６（＝２２＋２）個のｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−１６ｎを含む。各第３のセレクタの構成は同一で、ｎ型の第１のセレクタＳＥＬ１−１ｎの構成と同一である。
【０１２５】
ｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−１６ｎのそれぞれは、各ｎ型ＭＯＳトランジスタのゲートに階調データの下位２（＝ｃ）ビットのデータに対応したゲート信号Ｓ１〜Ｓ４が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。そして、各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１２６】
より具体的には、ｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−４ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−１ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｎ型の第３のセレクタＳＥＬ１６−５ｎ〜ＳＥＬ１６−８ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−２ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｎ型の第３のセレクタＳＥＬ１６−９ｎ〜ＳＥＬ１６−１２ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−３ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｎ型の第３のセレクタＳＥＬ１６−１３ｎ〜ＳＥＬ１６−１６ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−４ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１２７】
またｎ型の第３のセレクタＳＥＬ１６−１ｎを構成する各ｎ型ＭＯＳトランジスタのソースに、階調電圧Ｖ０〜Ｖ３それぞれが供給される。ｎ型の第３のセレクタＳＥＬ１６−２ｎを構成する各ｎ型ＭＯＳトランジスタのソースに、階調電圧Ｖ４〜Ｖ７それぞれが供給される。他のｎ型の第３のセレクタを構成する各ｎ型ＭＯＳトランジスタのソースにも同様に、図１３に示す階調電圧が供給される。
【０１２８】
図１４に、図１３のｎ型セレクタＳＥＬｎにおいて形成される経路Ｐ１の一例の一部分の説明図を示す。
【０１２９】
図１２で説明したように、例えば階調電圧Ｖ３が選択された場合、ゲート信号Ｓ４、Ｓ５、Ｓ９を有するｎ型トランジスタを通過することとなり、該経路が通過するトランジスタ数は、ｎ型セレクタＳＥＬｎにおいて３つとなる。
【０１３０】
図１５に、第１のデコーダＤＥＣ１における経路Ｐ１の説明図を示す。図１５では、図１２及び図１４に示したように、階調電圧Ｖ３が選択された場合の経路を示している。
【０１３１】
本実施形態では、図１０に示すプリデコーダにより生成されるゲート信号Ｓ１〜Ｓ１２がｎ型セレクタＳＥＬｎのｎ型ＭＯＳトランジスタに印加され、ゲート信号Ｓ１〜Ｓ１２をそれぞれ反転させたゲート信号ＸＳ１〜ＸＳ１２がｐ型セレクタＳＥＬｐのｐ型ＭＯＳトランジスタに印加される。そのため、ｎ型セレクタＳＥＬｎにおいて階調電圧Ｖ３が選択された場合、ｐ型セレクタＳＥＬｐにおいても階調電圧Ｖ３が選択される。従って、図１５のような経路が形成されることになる。
【０１３２】
以上のような第１のデコーダＤＥＣ１の構成を、電圧生成回路として各データ線に対応して設けることで、図７に示す経路Ｐ１が６つのトランジスタを通過するだけで済む。従って、図８（Ａ）、（Ｂ）で説明した場合に比べて、トランジスタのオン抵抗により支配されるインピーダンスを４分の１に低減できるようになり、第１及び第２のデコーダＤＥＣ１、ＤＥＣ２内での電圧降下を防止できる。
【０１３３】
また第１及び第２のデコーダＤＥＣ１、ＤＥＣ２の各デコーダの回路構成を上述のようにすることで、以下のようなレイアウト配置を実現でき、種々の効果を得ることができる。
【０１３４】
図１６に、ｎ型セレクタＳＥＬｎのレイアウト配置の模式的な平面図を示す。
【０１３５】
なお図１６では、ソース領域Ｓ、ドレイン領域Ｄ及びゲート電極と、各ＭＯＳトランジスタを電気的に接続する配線層のみを図示し、その他の図示を省略している。例えば、第３のセレクタを構成するＭＯＳトランジスタのゲート電極にゲート信号Ｓ１が供給され、そのソース領域に階調電圧Ｖ０が印加されているトランジスタのドレイン電極が、配線層を介して、ゲート電極にゲート信号Ｓ５が供給される第２のセレクタのＭＯＳトランジスタのソース領域に接続されている。
【０１３６】
ｎ型セレクタＳＥＬｎでは、第１のセレクタの数が、第２のセレクタの数より少ない。チャネル幅方向を図１６に示す方向とすると、チャネル長方向を、チャネル幅方向と交差する方向ということができる。そして、該チャネル幅方向と交差する方向に、２２（＝２ａ）個のｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎを構成する各ｎ型ＭＯＳトランジスタが配置される。このとき、ｎ型の第１及び第２のセレクタＳＥＬ１−１ｎ、ＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎを構成する各ＭＯＳトランジスタのチャネル幅方向が平行になるようにする。
【０１３７】
こうすることで、ｎ型の第１のセレクタＳＥＬ１−１ｎを構成する各ＭＯＳトランジスタのオン抵抗は、ｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎを構成する各ＭＯＳトランジスタのオン抵抗より小さくできる。これは、上述のように第１のセレクタの数が第２のセレクタの数より少ないため、レイアウト配置領域を無駄に大きくすることなく、第１のセレクタを構成するＭＯＳトランジスタのチャネル幅を、第２のセレクタを構成するＭＯＳトランジスタのチャネル幅より大きくできるからである。
【０１３８】
図１３及び図１４に示すように、階調電圧の選択経路が、第１のセレクタを構成するＭＯＳトランジスタを必ず通る。そのため、第１のセレクタを構成するＭＯＳトランジスタのオン抵抗を下げることで、有効に電圧降下を防止できるようになる。
【０１３９】
なお図１６では、第１及び第２のセレクタについて説明したが、第２及び第３のセレクタについても同様にレイアウト領域を確保し、同様の効果を得ることができる。即ち、第２のセレクタを構成するＭＯＳトランジスタのオン抵抗を下げることで、第３のセレクタを構成するＭＯＳトランジスタのオン抵抗を下げる場合に比べて有効に電圧降下を防止できるようになる。
【０１４０】
また、図１６では、ｎ型セレクタＳＥＬｎのレイアウト配置の模式図を示したが、ｐ型セレクタＳＥＬｐのレイアウト配置も同様に実現できる。
【０１４１】
図１７（Ａ）、（Ｂ）に、ｎ型セレクタＳＥＬｎ及びｐ型セレクタＳＥＬｐのレイアウト配置の一例を示す。
【０１４２】
図１７（Ａ）では、ｐ型セレクタＳＥＬｐと、ｎ型セレクタＳＥＬｎとが、チャネル長方向に隣接するように配置される。例えば、第１のオペアンプＯＰ１が、図１７（Ａ）に示すチャネル幅方向にある場合、各オペアンプの出力が接続される出力電極間の距離に余裕があるときに採用できる。
【０１４３】
図１７（Ｂ）では、ｐ型セレクタＳＥＬｐと、ｎ型セレクタＳＥＬｎとが、チャネル幅方向に隣接するように配置される。例えば、第１のオペアンプＯＰ１が、図１７（Ｂ）に示すチャネル幅方向にある場合、各オペアンプの出力が接続される出力電極間の距離に余裕がないときに有効となる。
【０１４４】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１４５】
以上述べた実施の形態では、階調データが６ビットであるものとして説明したが、これに限定されるものではない。階調データが２〜５ビット、或いは７ビット以上であっても同様である。
【０１４６】
また本実施形態では、上述した電圧生成回路を、データドライバのＤＡＣに適用する場合について説明したが、これに限定されるものではない。上述した電圧生成回路は、複数の生成電圧の中から、ディジタルデータに対応した生成電圧を選択するものに適用できる。
【０１４７】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１４８】
【図１】本実施形態の表示装置のブロック図の例。
【図２】図１のデータドライバの構成例を示す図。
【図３】図１の走査ドライバの構成例を示す図。
【図４】本実施形態におけるデータドライバの要部の構成例を示す図。
【図５】図４の第１のオペアンプの構成例の回路図。
【図６】図４のデータドライバの動作例を説明するためのタイミング図。
【図７】第１及び第２のオペアンプの入力の接続経路の説明図。
【図８】図８（Ａ）、（Ｂ）は、従来の第１及び第２のデコーダの構成例の説明図。
【図９】本実施形態における第１のデコーダの構成例を示す図。
【図１０】本実施形態におけるプリデコーダの構成例の回路図。
【図１１】図９のｐ型セレクタの構成例の回路図。
【図１２】図１１のｐ型セレクタで形成される経路の一例の一部分の説明図。
【図１３】図９のｎ型セレクタの構成例の回路図。
【図１４】図１３のｎ型セレクタで形成される経路の一例の一部分の説明図。
【図１５】本実施形態における第１のデコーダで形成される階調電圧の入力経路の説明図。
【図１６】ｎ型セレクタのレイアウト配置の模式的な平面図。
【図１７】図１７（Ａ）、（Ｂ）はｎ型セレクタ及びｐ型セレクタのレイアウト配置の一例を示す図。
【符号の説明】
【０１４９】
Ｄ５〜Ｄ０、ＸＤ５〜ＸＤ０  階調データ（ディジタルデータ）、
Ｓ１〜Ｓ１２、ＸＳ１〜ＸＳ１２  ゲート信号、
ＳＥＬｎ  ｎ型（第２導電型）セレクタ、ＳＥＬｐ  ｐ型（第１導電型）セレクタ、
ＳＥＬ１−１ｎ  ｎ型の第１のセレクタ、ＳＥＬ１−１ｐ  ｐ型の第１のセレクタ、
ＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎ  ｎ型（第２導電型）の第２のセレクタ、
ＳＥＬ４−１ｐ〜ＳＥＬ４−４ｐ  ｐ型（第１導電型）の第２のセレクタ、
ＳＥＬ１６−１ｎ〜ＳＥＬ１６−１６ｎ  ｎ型（第２導電型）の第３のセレクタ、
ＳＥＬ１６−１ｐ〜ＳＥＬ１６−１６ｐ  ｐ型（第１導電型）の第３のセレクタ、
Ｖ０〜Ｖ６３  階調電圧（生成電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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