(57)【要約】【課題】  周期性パターンに加えてランダムなパターンを有する種々の微細ホールパターンに対しても、側壁加工プロセスを有効に利用してリソグラフィの限界以下のパターンを形成する。【解決手段】  側壁加工プロセスを利用した半導体装置の製造方法であって、被加工膜１１上に、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースの第１の犠牲膜を形成し、次いで第１の犠牲膜の側面部に第２の犠牲膜１５を形成した後に、第１の犠牲膜を除去し、次いで、被加工膜１１上及び第２の犠牲膜１５上に被加工膜用レジストパターン１６を形成し、しかる後にレジストパターン１６及び第２の犠牲膜１５をマスクに被加工膜１１を選択的にエッチングしてホールパターンを形成する。【選択図】      図５
2007150166.tif 000002
【特許請求の範囲】
【請求項１】
被加工膜上に、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースの第１の犠牲膜を形成する工程と、
前記第１の犠牲膜の側面部に第２の犠牲膜を形成した後に、前記第１の犠牲膜を除去する工程と、
前記第１の犠牲膜の除去後に、前記被加工膜上及び前記第２の犠牲膜上に被加工膜用レジストパターンを形成する工程と、
前記レジストパターン及び第２の犠牲膜をマスクに前記被加工膜を選択的にエッチングしてホールパターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
被加工膜上に、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースの第１の犠牲膜を形成する工程と、
前記第１の犠牲膜の側面部に第２の犠牲膜を形成した後に、前記第１の犠牲膜を除去する工程と、
前記第１の犠牲膜の除去後に、前記被加工膜上及び前記第２の犠牲膜上に分離層を形成する工程と、
前記分離層上に、所望する犠牲膜パターンの２倍の周期を有し、前記第１の犠牲膜のパターンとは方向が異なり、且つライン部がスペース部に比して細いラインアンドスペースの第３の犠牲膜を形成する工程と、
前記第３の犠牲膜の側面部に第４の犠牲膜を形成した後に、前記第３の犠牲膜を除去する工程と、
前記第３の犠牲膜の除去後に、前記分離層上及び前記第４の犠牲膜上に被加工膜用レジストパターンを形成する工程と、
前記レジストパターン及び前記４の犠牲膜をマスクに前記分離層を選択的にエッチングし、続いて前記レジストパターン及び前記２，４の犠牲膜をマスクに前記被加工膜を選択的にエッチングしてホールパターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記ラインアンドスペースの第１の犠牲膜を形成する工程として、
前記被加工膜上に第１の犠牲膜を形成した後、第１の犠牲膜上に所望する犠牲膜パターンの２倍の周期を有するラインアンドスペースの犠牲膜用レジストパターンを形成し、次いで犠牲膜用レジストパターンをスリミング加工し、しかる後に犠牲膜用レジストパターンをマスクに前記第１の犠牲膜を選択的にエッチングすることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記被加工膜用レジストパターンに対し、レジストシュリンクプロセスを行うことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記被加工膜は非導電膜であり、前記ホールパターンは、ＮＡＮＤフラッシュメモリのセル部に設けられることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リソグラフィで決まる限界解像寸法以下の集積回路パターンを形成するための半導体装置の製造方法に係わり、特に犠牲膜パターンの側壁加工プロセスを利用した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．１μｍサイズの半導体が量産されている。このような微細化は、マスクプロセス技術，リソグラフィプロセス技術，及びエッチングプロセス技術等の微細パターン形成技術の飛躍的な進歩により実現されている。特に、飛躍的な発展を遂げているフラッシュメモリデバイスでは、大規模化の市場要求を達成するために、光リソグラフィの解像限界値を超えた寸法値が要求されている。このため、従来の光リソグラフィ技術による微細化ではもはや追従することができなくなっており、新規微細化プロセスの導入が必須となっている。
【０００３】
パターンのピッチを緩和する手法として、パターンを分割して多重露光する方法も提案はされている。しかし、周期性を有する部分については、その上下のレイヤー間との関係を考慮した場合、原則的には合わせずれが許容できないか、極めて厳しい合わせずれ精度が要求されるため、現実的には実現が困難である。
【０００４】
上記問題点を解決する新規プロセスの候補の一つとして、側壁加工プロセスと呼ばれている方法がある（例えば、特許文献１参照）。ゲート層のように設計パターン部が凸型形状になる場合で、側壁加工プロセスを説明する。これは、凸型パターンを形成したい位置と隣接する（最終的に凹型パターンになる）パターン部にレジストパターンを形成し、そのレジストパターンを加工することによって、凹部での所望寸法を有する犠牲膜パターンのみを除去し、残った側壁パターンをマスクとして下層導電膜材を加工することにより配線パターンを形成するプロセスである。
【０００５】
図２８には、側壁加工プロセスを用いたゲート形成方法を示している。図中の５０は半導体基板、５１はＳＴＩ（Shallow Trench Isolation）領域、５２はゲート絶縁膜、５３はゲート電極、５４はＳｉＮ膜、５５は犠牲膜、５６は側壁膜を示している。
【０００６】
はじめに、リソグラフィ工程により、犠牲膜５５をパターニングする。次いで、パターニングされた犠牲膜５５の側壁に側壁膜５６を成膜する。所望の膜厚だけ側壁材料が成膜されたら、犠牲膜パターンの側壁以外の部分に形成された側壁材料をＲＩＥする。その後、犠牲膜５５を剥離する。これによって、ハードマスク（ＳｉＮ膜５４）上に所望の側壁パターンを形成することができる。次いで、側壁パターンをマスクにハードマスク５４にパターンを転写し、ハードマスク５４をスリミングすることによって、最終的に所望のサイズのゲートパターンを形成している。側壁加工プロセスの特徴は、ゲート寸法は側壁材料の膜厚によってのみ決定されるため（リソグラフィの寸法によらない）、寸法制御性が高く、更に低ＬＷＲ（Line Wedge Raughness）も期待できるということである。
【０００７】
しかしながら、本プロセスは、微細でかつ１次元的な周期構造を有するラインアンドスペースのパターンを形成するためには非常に有効であるが、それ以外のパターン、特にランダムな微細ホールパターンの形成には適用できない。
【特許文献１】米国特許（ＵＳ６，４７５，８９１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように従来、側壁加工プロセスを用いてリソグラフィによる解像限界以下のパターンを形成する方法があるが、この種の方法はランダムな微細ホールパターン等の形成には適用できないという問題があった。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、周期性パターンに加えてランダムなパターンを有する種々の微細ホールパターンに対しても、側壁加工プロセスを有効に利用してリソグラフィの限界以下のパターンを形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち、本発明の一態様は、半導体装置の製造方法であって、被加工膜上に、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースの第１の犠牲膜を形成する工程と、前記第１の犠牲膜の側面部に第２の犠牲膜を形成した後に、前記第１の犠牲膜を除去する工程と、前記第１の犠牲膜の除去後に、前記被加工膜上及び前記第２の犠牲膜上に被加工膜用レジストパターンを形成する工程と、前記レジストパターン及び第２の犠牲膜をマスクに前記被加工膜を選択的にエッチングしてホールパターンを形成する工程と、を含むことを特徴とする。
【００１２】
また、本発明の別の一態様は、半導体装置の製造方法であって、被加工膜上に、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースの第１の犠牲膜を形成する工程と、前記第１の犠牲膜の側面部に第２の犠牲膜を形成した後に、前記第１の犠牲膜を除去する工程と、前記第１の犠牲膜の除去後に、前記被加工膜上及び前記第２の犠牲膜上に分離層を形成する工程と、前記分離層上に、所望する犠牲膜パターンの２倍の周期を有し、前記第１の犠牲膜のパターンとは方向が異なり、且つライン部がスペース部に比して細いラインアンドスペースの第３の犠牲膜を形成する工程と、前記第３の犠牲膜の側面部に第４の犠牲膜を形成した後に、前記第３の犠牲膜を除去する工程と、前記第３の犠牲膜の除去後に、前記分離層上及び前記第４の犠牲膜上に被加工膜用レジストパターンを形成する工程と、前記レジストパターン及び前記４の犠牲膜をマスクに前記分離層を選択的にエッチングし、続いて前記レジストパターン及び前記２，４の犠牲膜をマスクに前記被加工膜を選択的にエッチングしてホールパターンを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、従来の手法では実現が困難であった露光装置の解像限界以下の微細パターン、とりわけ微細且つランダム性の強いホールパターンを形成することができる。従って、デバイスパターンの更なる微細化、及びそれに伴うチップサイズの縮小が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
（第１の実施形態）
図１〜図８は、本発明の第１の実施形態に係わる半導体装置の製造工程を説明するためのもので、各々の図において（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面図、（ｃ）は（ａ）のＣ−Ｃ’断面図である。
【００１６】
本実施形態は、側壁加工プロセスを用いて、解像限界以下のホールパターンを形成する手法として、特にＮＡＮＤ型フラッシュメモリのビアのコンタクトレイヤーに適用した例である。図１〜図８には、解像限界以下のピッチのホールパターンを有するＮＡＮＤ型フラッシュメモリのセル部１、センスアンプ部２、及び周辺部３を示している。
【００１７】
形成すべきパターンとしては、大きく分類すると３種類のパターン種を形成する必要がある。即ち、セル部１においては、１次元方向には露光装置の解像限界以下（ハーフピッチＦ）の周期的なホールパターン、センスアンプ部２においては解像限界以下のサイズＦの孤立ホールパターンである。また、周辺部３においては、解像限界以下ではないが、２Ｆ程度の密から疎のスルーピッチで形成しなければならないホールパターンである。
【００１８】
図１から図８に従って、工程毎に上記ホールパターンの形成方法を説明する。
【００１９】
まず、図１に示すように、ビアコンタクトを形成するために被加工膜である酸化膜１１を形成した基板上に、酸化膜１１を加工するための犠牲膜（第１の犠牲膜）１２を形成する。ここで、犠牲膜１２はポリシリコン若しくはアモルファスシリコンである。そして、犠牲層１２上に、所望とするハーフピッチＦの２倍の２Ｆピッチのレジストパターン（犠牲膜用レジストパターン）１３を形成する。このときに、センスアンプ部２の孤立パターンの両脇に数本以上のダミー（図中の破線で示す）を隣接して設けることにより、センスアンプ部２の孤立パターンを密集パターンの一部として形成することが特徴である。
【００２０】
次いで、図２に示すように、レジストパターン１３をパターンサイズが約半分のＦになるまで、レジストスリミングを実施する。このスリミング工程としては、例えばドライエッチング、ＵＶ光を照射しながらオゾンでアッシング等のドライプロセスを行えばよい。
【００２１】
次いで、図３に示すように、レジストパターン１３をマスクに犠牲膜１２を選択的にエッチングし、犠牲膜１２のパターンの側壁部に所望の側壁膜厚Ｆが形成されるように側壁膜（第２の犠牲膜）１５を形成する。ここで、側壁膜１５はＳｉＮであり、犠牲膜１２とはエッチング選択比の十分取れる材料である。また、側壁膜１５の形成方法としては、全面に側壁材料を被着した後にエッチバックを施すことにより、犠牲膜１２の側壁部のみに側壁材料を残すようにすればよい。
【００２２】
次いで、図４に示すように、犠牲膜１２をエッチング除去する。図４（ｂ）（ｃ）のそれぞれ、Ｂ−Ｂ’断面、及びＣ−Ｃ’断面からも分かるように、以上の工程まで実施することで、側壁膜１５によって、所望とする解像限界以下のパターンサイズＦの基本部分を形成することが可能となる。
【００２３】
次に、所望とするホール部分を選択するために基板上にレジストを塗布した後に、図５に示すようにレジストパターン（被加工膜用レジストパターン）１６を形成する。即ち、セル部１には、ホールの長径サイズを所望のパターンにするためのスリットパターン１６ａを形成する。センスアンプ部２に関しては、短径方向が２Ｆ程度のサイズで長径方向を所望のサイズに形成した孤立穴パターン１６ｂを形成する。周辺部３には、密から疎までのランダム性の高いホールパターン１６ｃを形成する。これらのパターンは、使用する露光装置で十分マージンが確保できる寸法範囲であることが重要である。十分マージンが確保できない、解像限界以下、若しくは解像限界に近いパターンを形成する必要がある場合には、側壁パターンにて形成するパターンに分類するか、若しくは程度によっては、図６で示したように、図５で示したパターンに対して各種のレジストシュリンクプロセス（ホール縮小プロセス）を実施してもよい。
【００２４】
次に、図７に示すように、露光装置の解像限界以下のピッチ方向（Ｂ−Ｂ’及びＣ−Ｃ’方向）については側壁膜１５のパターンをマスク材として、その他の方向、及び周辺部のパターンについては、レジストパターン１６をマスク材として酸化膜１１を選択的にエッチングする。
【００２５】
上記手法により、図８に示したような、従来手法では形成が困難であった解像限界以下のピッチのホールパターン２１，２２，２３を形成することが可能である。
【００２６】
このように本実施形態によれば、側壁加工プロセスを有効に利用することにより、セル部１の解像限界以下のサイズＦの周期的なホールパターン２１、センスアンプ部２の解像限界以下のサイズＦの孤立ホールパターン２２、更には周辺部３の２Ｆ程度のホールパターン２３を形成することができる。即ち、周期性パターンに加えてランダムなパターンを有する種々の微細ホールパターンに対しても、側壁加工プロセスを有効に利用してリソグラフィの限界以下のパターンを形成することができる。従って、デバイスパターンの更なる微細化、及びそれに伴うチップサイズの縮小が可能となる。
【００２７】
（第２の実施形態）
図９〜図１４は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す平面図である。なお、図１〜図８と同一部分には同一符号を付して、その詳しい説明は省略する。
【００２８】
本実施形態は、第１の実施形態の変形例を示しており、周辺部分にも露光装置の解像限界以下のパターンがある場合について記載している。
【００２９】
図９は、前記図１（ａ）に対応するものであり、周辺部３の一部にセル部１と同様に２Ｆピッチのレジストパターン１３を形成している。図１０は、前記図２（ａ）に対応するものであり、レジストパターン１３をスリミングしている。
【００３０】
図１１は、前記図３（ａ）に対応するものであり、犠牲膜１２の側面に側壁膜１５を形成している。周辺部３にもレジストパターン１３を形成していることから、周辺部３にも側壁膜１５が形成されることなる。
【００３１】
図１２は、前記図５（ａ）に対応するものであり、レジストパターン１６を形成している。このレジストパターン１６の開口は、セル部１及びセンスアンプ部２に関しては第１の実施形態と同様であるが、周辺部３にはホールパターン１６ｃとスリットパターン１６ｄが形成されている。
【００３２】
図１３は、前記図７（ａ）に対応するものであり、レジストパターン１６及び側壁膜１５をマスクに酸化膜１１を選択エッチングしている。図１４は、前記図８（ａ）に対応するものであり、レジストパターン１６及び側壁膜１５を除去している。
【００３３】
このようにして、セル部１のホールパターン２１及びセンスアンプ部２の孤立ホールパターン２２に加え、周辺部３に密なホールパターン２４と粗なホールパターン２５を形成することができる。
【００３４】
なお、第１及び第２の実施形態では、予めセル部１及びセンスアンプ部２の孤立パターンを解像限界以下のパターンとして、酸化膜１１の一部を側壁パターンをメインにして形成し、それ以外の部分をリソグラフィ工程のみで形成するようにしている。しかしながら、パターンの切り分け方については、上記のみに限定されるものではなく、所望のパターンレイアウトに応じて種々変形し適用可能である。
【００３５】
また、上記実施形態中では詳細には述べられていないが、上記リソグラフィ工程中に用いられたマスクは、予め所望のパターンサイズに応じて、側壁加工をからめて形成するものと、リソグラフィ工程のみで形成する部分とに分けて設計されている。具体的な手法の一例としては、パターン寸法と露光装置の限界解像寸法ｆとを比較し、その寸法に応じて、側壁パターンをメインに形成するグループと、そうでないグループとにグループ分けを実施する。
【００３６】
そして、分けられたデータを元に、側壁パターンをメインに形成するものを導き出し、更にリソグラフィ後のパターンとそれを形成するためのマスクパターンを導出すること（具体的には、前記図１記載のレジストパターンを形成するための、密集パターン部であれば、周期端部へのダミーパターンの発生や孤立パターンであれば、両端にダミーパターンの発生を施す等の処理を施してマスクパターンデータを作成する等）、また、リソグラフィ−単独で形成するパターンについては、シュリンクプロセスを使用するかどうか等を考慮して作製されている。
【００３７】
（第３の実施形態）
図１５〜図２７は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す平面図である。なお、図１〜図８と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３８】
本実施形態は、解像限界以下のパターンを形成する手法として側壁加工プロセスを用い、特にランダムロジックのコンタクトレイヤーを作成する方法である。
【００３９】
図２７は、最終的に所望とする微細ホールパターンを示している。即ち、酸化膜１１に多数の微細ホールパターン３９が形成されている。図１５から図２７に従って、工程毎に上記ホールパターンの形成方法を説明する。
【００４０】
はじめに、縦方向に解像限界以下のパターンを形成するために、図１５に示すように、被加工膜である酸化膜１１を形成した基板上に酸化膜１１を加工するための犠牲膜１２を形成する。そして、犠牲膜１２上に、所望のハーフピッチＦの２倍の２Ｆピッチの縦方向レジストパターン１３を形成する。
【００４１】
次いで、図１６に示すように、レジストパターン１３をパターンサイズが約半分のＦになるまで、レジストスリミングをする。次いで、図１７に示すように、レジストパターン１３をマスクに犠牲膜１２を選択的にエッチングし、犠牲膜１２のパターン側壁部に所望の側壁膜厚Ｆが形成されるように側壁膜１５を形成する。その後、図１８に示すように、犠牲膜１２のパターンをエッチング除去する。
【００４２】
以上の工程まで実施することで縦方向について所望とする解像限界以下のＦのパターンを形成することが可能となる。
【００４３】
次に、図１９に示すように、縦方向の解像限界以下のパターンを形成するための側壁加工部と横方向の解像限界以下のパターンを形成するための側壁加工部を分離するための分離膜３１を基板上の全面に形成する。
【００４４】
次に、図２０から図２４までで示したように、横方向についても、上記縦方向と同様に所望とする解像限界以下のＦのパターンを形成する。即ち、図２０に示すように分離膜３１上に犠牲膜（第３の犠牲膜）３２を形成した後、図２１に示すようにレジストパターン（犠牲膜用レジストパターン）３３を形成し、続いて図２２に示すようにレジストパターン３３をスリミングする。次いで、図２３に示すようにレジストパターン３３をマスクに犠牲膜３２を選択エッチングした後、犠牲膜３２の側壁部に側壁膜（第４の犠牲膜）３５を形成し、更に図２４に示すように犠牲膜３２をエッチング除去する。
【００４５】
次いで、図２５に示すように、所望とするホール部分を選択するために基板上にレジストを塗布し、形成したいホール部分だけを選択的に２Ｆ程度のサイズ以上の抜きパターンを有するレジストパターン（被加工膜用レジストパターン）３６を形成する。
【００４６】
次いで、図２６に示すように、前記リソグラフィ工程で選択されたホールについては、縦方向の側壁パターン及び横方向の側壁パターンをマスクとして、分離膜３１と酸化膜１１のエッチングを行う。
【００４７】
この後に、縦横の側壁パターン及びレジストパターン３６を剥離することで、図２７に示したような、従来手法では形成が困難であった解像限界以下のピッチのホールパターン３９を形成することが可能となる。
【００４８】
このように本実施形態によれば、側壁加工プロセスを有効に利用することにより、縦方向及び横方向の両方に関して解像限界以下のサイズＦのホールパターン３９を形成することができる。従って、デバイスパターンの更なる微細化、及びそれに伴うチップサイズの縮小が可能となる。
【００４９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ラインアンドスペースの第１の犠牲膜を形成する工程として、レジストパターンの形成、レジストパターンのスリミング、レジストパターンをマスクとした選択エッチングを行ったが、必ずしもこれらの工程に限るものではない。第１の犠牲膜に対して、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースのパターンに形成できる方法であればよい。
【００５０】
また、本発明はＮＡＮＤ型フラッシュメモリに限るものではなく、システムＬＳＩ回路、その他各種の半導体装置のホールパターン形成に適用することが可能である。さらに、被加工膜や犠牲膜の材料など、仕様に応じて適宜変更可能である。但し、第１と第２の犠牲膜は十分なエッチング選択比の取れる材料で、同様に第３と第４の犠牲膜も十分なエッチング選択比の取れる材料とする必要がある。
【００５１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図２】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図３】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図４】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図５】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図６】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図７】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図８】第１の実施形態に係わる半導体製造工程を示す平面図と断面図。
【図９】第２の実施形態に係わる半導体製造工程を示す平面図。
【図１０】第２の実施形態に係わる半導体製造工程を示す平面図。
【図１１】第２の実施形態に係わる半導体製造工程を示す平面図。
【図１２】第２の実施形態に係わる半導体製造工程を示す平面図。
【図１３】第２の実施形態に係わる半導体製造工程を示す平面図。
【図１４】第２の実施形態に係わる半導体製造工程を示す平面図。
【図１５】第３の実施形態に係わる半導体製造工程を示す平面図。
【図１６】第３の実施形態に係わる半導体製造工程を示す平面図。
【図１７】第３の実施形態に係わる半導体製造工程を示す平面図。
【図１８】第３の実施形態に係わる半導体製造工程を示す平面図。
【図１９】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２０】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２１】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２２】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２３】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２４】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２５】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２６】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２７】第３の実施形態に係わる半導体製造工程を示す平面図。
【図２８】従来の側壁加工プロセスを説明するための断面図。
【符号の説明】
【００５３】
１…セル部
２…センスアンプ部
３…周辺部
１１…酸化膜（被加工膜）
１２…犠牲膜（第１の犠牲膜）
１３…レジストパターン（犠牲膜用レジストパターン）
１５…側壁膜（第２の犠牲膜）
１６…レジストパターン（被加工膜用レジストパターン）
１６ａ…セル部スリットパターン
１６ｂ…センスアンプ部孤立穴パターン
１６ｃ…周辺部ホールパターン
１６ｄ…周辺部スリットパターン
２１…周期的ホールパターン
２２…孤立ホールパターン
２３…周辺ホールパターン
３１…分離膜
３２…犠牲膜（第３の犠牲膜）
３３…レジストパターン（犠牲膜用レジストパターン）
３５…側壁膜（第４の犠牲膜）
３６…レジストパターン（被加工膜用レジストパターン）
３９…微細ホールパターン
【図１】
2007150166.tif 000003
【図２】
2007150166.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007150166.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2007150166.tif 000013
【図１２】
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【図１３】
2007150166.tif 000015
【図１４】
2007150166.tif 000016
【図１５】
2007150166.tif 000017
【図１６】
2007150166.tif 000018
【図１７】
2007150166.tif 000019
【図１８】
2007150166.tif 000020
【図１９】
2007150166.tif 000021
【図２０】
2007150166.tif 000022
【図２１】
2007150166.tif 000023
【図２２】
2007150166.tif 000024
【図２３】
2007150166.tif 000025
【図２４】
2007150166.tif 000026
【図２５】
2007150166.tif 000027
【図２６】
2007150166.tif 000028
【図２７】
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【図２８】
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