(57)【要約】【課題】  多値論理信号の多値論理を精確に識別することができる。【解決手段】  データ・クロック分離回路３０は、信号ＶＰ、ＶＭの閾値を正しく識別して、信号ＶＰ、ＶＭから受信シリアルデータおよび受信ワードクロックを分離して取り出す回路であり、オフセットを変化させることができる可変オフセット回路（オフセット電圧調整回路）３１、３２、３８、３９、差動増幅器３３、３４、加算器３５、ＬＰＦ３６、誤差増幅器３７、コンパレータ４０、４１、４２、セレクタ４３で構成されている。可変オフセット回路３１、３２、差動増幅器３３、３４、加算器３５、ＬＰＦ３６、誤差増幅器３７でネガティブフィードバックループ系が形成されており、誤差増幅器３７の誤差信号の出力に基づいて、可変オフセット回路３１、３２は、その誤差を打ち消すように動作する。【選択図】  図８
2007081807.tif 000002
【特許請求の範囲】
【請求項１】
複数の振幅値を有する多値論理信号を受信するデータ受信装置において、
前記多値論理信号から比較用電圧を生成する電圧生成部と、
前記多値論理信号と前記比較用電圧の差を所定の基準信号と比較する比較部と、
前記比較部の出力に基づいて、前記多値論理信号の最大の振幅となるように前記比較用電圧を制御する電圧制御部と、
前記比較用電圧に比例する閾値を生成する比例閾値生成部と、
前記閾値と、前記多値論理信号とを比較するコンパレータと、
を有することを特徴とするデータ受信装置。
【請求項２】
前記比較用電圧の大きさは、前記複数の振幅値のうちの最大の振幅値と等しいことを特徴とする請求項１記載のデータ受信装置。
【請求項３】
前記コンパレータは、前記振幅値の数に対応して設けられることを特徴とする請求項１記載のデータ受信装置。
【請求項４】
前記電圧生成部は、差動の多値論理信号を前記比較用電圧だけオフセットして増幅して出力する差動増幅回路を有し、
前記電圧制御部は、前記差動増幅回路のオフセットを制御するよう構成されていることを特徴とする請求項１記載のデータ受信装置。
【請求項５】
前記多値論理信号は、極性が正であるＰＯＳ信号および極性が負であるＮＥＧ信号を有し、
前記差動増幅回路は、前記ＰＯＳ信号および前記ＮＥＧ信号に対応してそれぞれオフセットを持つものが設けられていることを特徴とする請求項４記載のデータ受信装置。
【請求項６】
前記多値論理信号は、伝送すべきシリアルデータにおけるワードの区切りを、振幅の大小によって表すワードクロックを１ビット毎に加えた複数ビットの情報が、１シンボルで表わされる信号であり、
前記コンパレータは、前記多値論理信号から前記ワードクロックに対応する信号を出力することを特徴とする請求項１記載のデータ受信装置。
【請求項７】
前記多値論理信号の最大の振幅は、前記多値論理信号のワードクロックに対応する部位の振幅であることを特徴とする請求項６記載のデータ受信装置。
【請求項８】
複数ビットのデータを伝送するデータ伝送システムにおいて、
伝送すべき複数ビットのパラレルデータをシリアルデータに変換し、前記シリアルデータにおけるワードの区切りを示すワードクロックを１ビットの情報として加えた複数ビットの情報を１シンボルで表す多値論理信号を生成して送出するデータ送信装置と、
送出された前記多値論理信号を受信して、前記多値論理信号から比較用電圧を生成し、
前記多値論理信号と前記比較用電圧の差を所定の基準信号と比較し、前記比較部の出力に基づいて、前記多値論理信号の最大の振幅となるように前記比較用電圧を制御し、かつ、前記比較用電圧に比例する閾値と、前記多値論理信号とを比較することにより、前記多値論理信号から前記シリアルデータおよび前記ワードクロックを抽出し、抽出した前記ワードクロックに基づいて、前記パラレルデータを再生するデータ受信装置と、
を有することを特徴とするデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ受信装置およびデータ伝送システムに関し、特に、多ビットのデジタルデータを伝送するデータ受信装置およびデータ伝送システムに関する。
【背景技術】
【０００２】
デジタルデータの伝送において、多ビットのデジタル伝送が要求される用途は産業上非常に多い。しかし、その伝送に距離的あるいは実装面積・体積の制約から多極のケーブルやコネクタが使用できないことがしばしばあり、さまざまな多重化手法が用いられている。
【０００３】
例えば、データとワードクロックを多値論理信号にして多重化伝送する技術、特に、差動の多値論理信号を用いる伝送技術が知られている（例えば、特許文献１参照）。
このようなデータ伝送システムによれば、伝送すべきデータとワードクロックの値に基づいて、多値論理信号を生成し、受信回路にてデータとワードクロックとが分離・復調される。
【０００４】
ところで、近年、省電力化や低輻射化のために多値論理信号の振幅を小さくすることが求められている。多値論理信号の振幅が小さくなるにつれ、多値論理信号を識別する閾値電圧の精度に対する要求が高くなり、送受信回路の回路製造に強い制約を与える。
【０００５】
この問題を回避するひとつの方法として、ピークホールド回路によって多値論理信号列から最大の振幅を検出してそれを基にオフセットを生成する方法が知られている（例えば、特許文献２参照）。
【０００６】
しかしながら、ピークホールドには混入ノイズにより最大の振幅を大きめに誤認識した後の復帰応答が遅い等、精度の問題があった。
また振幅を固定したフレームスロットという信号からオフセットを生成する方法が知られている（例えば、特許文献３、４参照）。
【０００７】
しかしながら、これはフレームスロットを信号列の中から特定するフレーム同期の完了後にしか機能しないという問題があった。
【特許文献１】特開２００５−１４２８７２号公報
【特許文献２】特開２０００−３４９６０５号公報
【特許文献３】特開昭６１−１３３７４８号公報
【特許文献４】特開平１−２２０５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述した特許文献１においては、データとワードクロックとを識別する方法としてコンパレータが用いられている。
データを識別するコンパレータには絶対的なオフセット（閾値電圧）は必要なく、正負どちらの信号の電位が相対的に高いかを判断することにより多値の伝送信号からデータを識別する。この識別は送信回路が作る信号振幅に比べてコンパレータのオフセットが十分小さい場合、送信回路から出力される電流や、受信回路の終端抵抗の絶対値変動等にはあまり影響されずに常に安定に動作する。
【０００９】
他方、ワードクロックを復調するコンパレータは、多値論理信号それぞれの閾値電圧を精確に識別する必要がある。例えば、４値（３Ｉｏ、Ｉｏ、−Ｉｏ、−３Ｉｏ）信号を識別するためには、２つのコンパレータが用意され、１つのコンパレータは、３ＩｏレベルとＩｏレベルの中間すなわち２Ｉｏレベルを精確に識別するオフセットをもつ必要があり、もう１つのコンパレータは、−３Ｉｏレベルと−Ｉｏレベルの中間すなわち−２Ｉｏレベルを精確に識別するオフセットをもつ必要がある。これらのコンパレータのオフセットは、送信回路の出力電流や、受信回路の終端抵抗の関数として決まるものであり、受信回路とは別個の特性変動要因をもつ送信回路出力電流に比例する。従って、受信回路が何らかの形で送信回路の出力電流情報を入手しない限り、送受信回路の出力電流と終端抵抗とオフセットの絶対値を厳密に管理する必要が生じる。
【００１０】
本発明は上記の点に鑑みてされてされたものであり、多値論理信号の多値論理を精確に識別することができるデータ受信装置およびデータ伝送システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記問題を解決するために、複数の振幅値を有する多値論理信号を受信するデータ受信装置において、前記多値論理信号から比較用電圧を生成する電圧生成部と、前記多値論理信号と前記比較用電圧の差を所定の基準信号と比較する比較部と、前記比較部の出力に基づいて、前記多値論理信号の最大の振幅となるように前記比較用電圧を制御する電圧制御部と、前記比較用電圧に比例する閾値を生成する比例閾値生成部と、前記閾値と、前記多値論理信号とを比較するコンパレータと、を有することを特徴とするデータ受信装置が提供される。
【００１２】
このような構成によれば、電圧制御部が、多値論理信号の最大の振幅値となるように比較用電圧を制御することにより、コンパレータから、比較用電圧に比例する閾値と多値論理信号とが比較された値が出力される。
【００１３】
また、複数ビットのデータを伝送するデータ伝送システムにおいて、伝送すべき複数ビットのパラレルデータをシリアルデータに変換し、前記シリアルデータにおけるワードの区切りを示すワードクロックを１ビットの情報として加えた複数ビットの情報を１シンボルで表す多値論理信号を生成して送出するデータ送信装置と、送出された前記多値論理信号を受信して、前記多値論理信号から比較用電圧を生成し、前記多値論理信号と前記比較用電圧との差を所定の基準信号と比較し、前記比較部の出力に基づいて、前記多値論理信号の最大の振幅となるように前記比較用電圧を制御し、かつ、前記比較用電圧に比例する閾値と、前記多値論理信号とを比較することにより、前記多値論理信号から前記シリアルデータおよび前記ワードクロックを抽出し、抽出した前記ワードクロックに基づいて、前記パラレルデータを再生するデータ受信装置とを有することを特徴とするデータ伝送システムが提供される。
【００１４】
このような構成によれば、受信装置の電圧制御部が、多値論理信号の最大の振幅値となるように比較用電圧を制御することにより、コンパレータが、比較用電圧に比例する閾値と多値論理信号とを比較して、ワードクロックを抽出する。
【発明の効果】
【００１５】
本発明では、電圧制御部が、多値論理信号の最大の振幅値となるように比較用電圧を制御することにより、コンパレータから、比較用電圧に比例する閾値と多値論理信号とが比較された値が出力されるため、コンパレータは、多値論理信号の多値論理を精確に識別することができる。
【００１６】
特に、比較用電圧と閾値との比を、多値論理信号の最大の振幅値と、識別すべき２つの振幅値の中間値の比に設定した場合、コンパレータは、各振幅値に対応する精確な閾値を、容易に得ることができる。
【００１７】
また、電圧制御部が、多値論理信号の最大の振幅値となるように比較用電圧を制御することにより、常に最大のノイズマージンをもって多値論理の識別を行うことができるため、伝送の信頼性が向上する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明のデータ受信装置およびデータ伝送システムの実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態のデータ伝送システムの構成図である。
【００１９】
第１の実施の形態のデータ伝送システムは、伝送すべき複数ビットの送信パラレルデータを送信シリアルデータに変換し、送信シリアルデータにおけるワードの区切りを示す送信ワードクロックを１ビットの情報として加えた複数ビットの情報を１シンボルで表す４値（多値）論理信号を生成して差動伝送路２００に送出するデータ送信装置１００と、差動伝送路２００を介して４値論理信号を受信し、送信シリアルデータと同じ受信シリアルデータおよび送信ワードクロックと同じ受信ワードクロックを抽出し、抽出したワードクロックをもとに、送信パラレルデータと同じ受信パラレルデータを再生するデータ受信装置３００とからなる。
【００２０】
データ送信装置１００は、送信すべき複数ビットである１０×１ビット（Ｋ×Ｎビット）の送信パラレルデータを１（Ｎ）ビットの送信シリアルデータに変換するパラレル・シリアル変換回路１１０と、パラレル・シリアル変換回路１１０の動作に必要な送信ビットクロックを送信パラレルデータが同期していた送信データクロックを逓倍（周波数を１０（Ｋ）倍）して生成するとともに、送信データクロックをもとに送信シリアルデータにおけるワードの区切りを示す送信ワードクロックを生成する周波数１０逓倍回路（周波数逓倍回路）１３０を有する。さらに、１ビットの送信シリアルデータと、１ビット信号である送信ワードクロックを合わせた２ビット（（Ｎ＋１）ビット）の情報を１シンボルで表す多値論理信号を生成する４値論理信号発生回路（多値論理信号発生回路）１４０を有する。
【００２１】
ここで、１シンボルとは１つの値を保持する時間を意味する。例えば、Ｎ＝２ビットの送信シリアルデータに変換する場合、１シンボルで、Ｎ＋１＝３ビットの情報、すなわち２（Ｎ＋１）＝８値の情報が保持される。
【００２２】
差動伝送路２００は、多値差動信号を送出する差動伝送路である。多値差動信号を送出するため、差動伝送路２００に印加される外来ノイズへの耐性を強めることができる。
データ受信装置３００は、差動伝送路２００を介してデータ送信装置１００より送られる多値論理信号に対応する大きさの比較用信号を作成するカスコード回路３１０と、終端抵抗を差動伝送路２００の特性インピーダンスにあわせこむ終端抵抗調整回路３２０と、比較用信号を、後述する可変オフセット回路により生成された電圧値と比較して送信シリアルデータと送信ワードクロックに等しい受信シリアルデータと受信ワードクロックを抽出するデータ・クロック分離回路３３０と、受信ワードクロックの周波数を１０（Ｋ）倍して受信ビットクロックを生成する周波数逓倍回路３４０と、受信ビットクロックと受信データクロックに応じて、受信シリアルデータを受信パラレルデータに変換するシリアル・パラレル変換回路３６０と、受信シリアルデータを取り込む受信ビットクロックの位相を調整する位相調整回路３５０とを有する。
【００２３】
以下、簡単に図１のデータ伝送システムの動作を説明する。
データ送信装置１００において、１０×１ビットの送信パラレルデータがパラレル・シリアル変換回路１１０に入力されると、周波数１０逓倍回路１３０は、送信パラレルデータが同期していた送信データクロックの周波数を１０倍した送信ビットクロックを生成し、さらに、パラレル・シリアル変換回路１１０の出力のタイミングを決定するロード信号を生成する。また、送信データクロックと等価な送信ワードクロックを生成する。
【００２４】
パラレル・シリアル変換回路１１０は、送信ビットクロックとロード信号に応じて、１０×１ビットの送信パラレルデータを１ビットの送信シリアルデータに変換して４値論理信号発生回路１４０に送出する。
【００２５】
４値論理信号発生回路１４０は、入力される１ビットの送信シリアルデータと、１ビットの送信ワードクロックを合わせた全２ビットのデータを、１シンボルに４個のレベルをもつ多値論理信号に変換して差動伝送路２００に送出する。
【００２６】
データ受信装置３００において、データ送信装置１００から差動伝送路２００を介して多値論理信号を受信すると、カスコード回路３１０は、多値論理信号に対応する大きさの比較用信号を作成する。この際、終端抵抗調整回路３２０は、終端抵抗を差動伝送路２００の特性インピーダンスにあわせこむ。データ・クロック分離回路３３０は、比較用信号のレベルを複数の電圧値と比較することにより量子化して、送信シリアルデータと送信ビットクロックに等しい受信シリアルデータと受信ワードクロックを抽出する。
【００２７】
周波数逓倍回路３４０は、受信ワードクロックの周波数を１０倍した受信ビットクロックと、受信パラレルデータが同期する受信ワードクロックと等価な受信データクロックを生成する。
【００２８】
シリアル・パラレル変換回路３６０は、受信ビットクロックと受信データクロックに応じて、１ビットの受信シリアルデータを１０×１ビットの受信パラレルデータを生成し出力する。
【００２９】
図２は、データ送信装置のパラレル・シリアル変換回路の回路図である。
パラレル・シリアル変換回路１１０は、１０ビットの送信パラレルデータを、１ビットの送信シリアルデータに変換する回路である。
【００３０】
パラレル・シリアル変換回路１１０は、送信するパラレルデータＤ０〜Ｄ９を送信するシリアルデータＳ０に変換する回路であり、１０個のＤフリップフロップ（以下Ｄ−ＦＦと表記する）１１１、１１２、・・・、１２０と、９個のセレクタ１２１、１２２、・・・、１２９からなる。
【００３１】
Ｄ−ＦＦ１１１、１１２、・・・、１２０は、それぞれセレクタ１２１、１２２、・・・、１２９を介して１０段直列に接続されている。
データＤ０はＤ−ＦＦ１１１の入力端子、データＤ１はセレクタ１２１の一方の入力端子、データＤ２はセレクタ１２２の一方の入力端子に入力される。以降同様に、各データが対応するセレクタの一方の入力端子にそれぞれ入力され、データＤ９はセレクタ１２９の一方の入力端子に入力される。
【００３２】
Ｄ−ＦＦ１１１の出力端子は、セレクタ１２１の他方の入力端子と接続される。セレクタ１２１の出力端子はＤ−ＦＦ１１２の入力端子と接続される。またＤ−ＦＦ１１２の出力端子は、セレクタ１２２の他方の入力端子と接続される。以降同様に、各セレクタの出力端子は対応するＤ−ＦＦの入力端子にそれぞれ入力され、Ｄ−ＦＦ１１９の出力端子はセレクタ１２９の他方の入力端子と接続される。セレクタ１２９の出力端子はＤ−ＦＦ１２０の入力端子と接続される。Ｄ−ＦＦ１２０からは１ビットの送信シリアルデータＳ０が出力される。
【００３３】
データＤ０〜Ｄ９は、Ｄ−ＦＦ１１１〜１２０のクロック端子に入力される送信ビットクロックに応じてＤ−ＦＦ１１１〜１２０に取り込まれる。セレクタ１２１〜１２９に入力されるロード信号が、例えばＨ（Ｈｉｇｈ）レベルになったときに、送信ビットクロックに応じて前段のＦＦの出力が後段に順々に取り込まれ、Ｄ−ＦＦ１２０から１ビットの送信シリアルデータＳ０として出力される。
【００３４】
図３は、データ送信装置の周波数１０逓倍回路の回路図である。
周波数１０逓倍回路１３０は、位相比較器であるＰＦＤ（Phase Frequency Detector）１３１、ＬＰＦ（Low Pass FilterまたはLoop Filter）１３２、ＶＣＯ（Voltage Controlled Oscillator）１３３と、Ｄ−ＦＦ１３４、１３５、１３６、１３７、１３８、ＡＮＤ回路１３９を有する。
【００３５】
ＰＦＤ１３１には、Ｄ−ＦＦ１３８の出力となる送信ワードクロックと、送信データクロックが入力され、それぞれの信号の位相が比較され、その出力はＬＰＦ１３２を介してＶＣＯ１３３に入力される。ＶＣＯ１３３は、送信データクロックの１０倍の周波数となる送信ビットクロックを生成して、周波数１０逓倍回路１３０から出力される。また、生成された送信ビットクロックは、Ｄ−ＦＦ１３４、１３５、１３６、１３７、１３８のクロック信号として入力される。Ｄ−ＦＦ１３４、１３５、１３６、１３７、１３８を直列に接続した回路は、１／１０倍の分周回路として機能し、分周回路の出力、すなわちＤ−ＦＦ１３８の出力である送信ワードクロックは、前段のＤ−ＦＦ１３４〜１３７およびＰＦＤ１３１の一方の入力端子に入力される。このような位相同期ループ（ＰＬＬ：Phase Locked Loop）を構成することで、入力の送信データクロックと周波数や位相のずれのない送信ワードクロックが生成され、周波数１０逓倍回路１３０から出力される。
【００３６】
また、Ｄ−ＦＦ１３７の出力信号と、Ｄ−ＦＦ１３８の出力信号を反転させた信号が、ＡＮＤ回路１３９に入力され、ＡＮＤ回路１３９の出力は、ロード信号として周波数１０逓倍回路１３０から出力される。
【００３７】
図４は、４値論理信号発生回路の回路図である。
４値論理信号発生回路１４０は、１ビットの送信シリアルデータと、２ビットの送信ワードクロックを入力して４値信号を発生する回路である。
【００３８】
４値論理信号発生回路１４０において、送信シリアルデータＳ０は、インバータ１４１、１４２を介してｎチャネルＭＯＳＦＥＴ（以下ｎＭＯＳと呼ぶ）１４３のゲートに入力され、インバータ１４４を介してｎＭＯＳ１４５のゲートに入力される。ｎＭＯＳ１４３、１４５のソース端子は、電流源１４６に接続され、電流２Ｉｏが流れる。
【００３９】
また、送信シリアルデータはＥＸ−ＮＯＲ回路１４７の一方の入力端子に入力され、他方の入力端子には送信ワードクロックが入力される。ＥＸ−ＮＯＲ回路１４７の出力は、インバータ１４８、１４９を介してｎＭＯＳ１５０のゲートに入力され、インバータ１５１を介してｎＭＯＳ１５２のゲートに入力される。ｎＭＯＳ１５０、１５２のソース端子は、電流源１５３に接続され、電流Ｉｏが流れる。また、ｎＭＯＳ１５０のドレイン端子は、ｎＭＯＳ１４３のドレイン端子および４値差動信号のＮＥＧ信号を送出するＮＥＧ端子（図示せず）に接続される。ｎＭＯＳ１５２のドレイン端子は、ｎＭＯＳ１４５のドレイン端子および４値差動信号のＰＯＳ信号を送出するＰＯＳ端子（図示せず）と接続される。
【００４０】
このような回路構成によって、１シンボルに送信シリアルデータと、送信ワードクロックの２ビット（すなわち４値）の情報を、以下の図で示すような関係で対応をもつ多値論理信号が生成される。
【００４１】
図５は、４値論理と伝送データの対応を示す図である。
ここでは、図４で示したデータ送信装置の４値論理信号発生回路の入力信号と、出力信号の対応について説明する。受信側については後述する。
【００４２】
この図のように、４値論理信号発生回路１４０に入力される送信シリアルデータおよび送信ワードクロックの値によって、ＰＯＳ端子電流、ＮＥＧ端子電流はそれぞれ４つの値をもつ。例えば、送信シリアルデータ、送信ワードクロックがともに“１”である場合には、ＰＯＳ端子電流は０、ＮＥＧ端子電流は３Ｉｏとなり、送信シリアルデータが“１”、送信ワードクロックが“０”の場合には、ＰＯＳ端子電流はＩｏ、ＮＥＧ端子電流は２Ｉｏとなる。また、送信シリアルデータ、送信ワードクロックがともに“０”である場合には、ＰＯＳ端子電流は２Ｉｏ、ＮＥＧ端子電流はＩｏ、送信シリアルデータが“０”、送信ワードクロックが“１”の場合には、ＰＯＳ端子電流は３Ｉｏ、ＮＥＧ端子電流は０となる。
【００４３】
図６は、４値論理信号発生回路から発生される４値差動信号を示す図である。
この図では、４値差動信号をＰＯＳ信号−ＮＥＧ信号（電流値）で示している。ここで、送信ワードクロックがＨレベルのときはＰＯＳ信号−ＮＥＧ信号は大振幅となり、送信ワードクロックがＬレベルの時は小振幅となる。これにより、ＰＯＳ信号−ＮＥＧ信号が３Ｉｏのときは、送信シリアルデータが“０”、送信ワードクロックが“１”となり、ＰＯＳ信号−ＮＥＧ信号がＩｏのときは、送信シリアルデータ、送信ワードクロックともに“０”、ＰＯＳ信号−ＮＥＧ信号が−Ｉｏのときは、送信シリアルデータが“１”、送信ワードクロックが“０”となり、ＰＯＳ信号−ＮＥＧ信号が−３Ｉｏのときは、送信シリアルデータ、送信ワードクロックともに、“１”であることが示され、１シンボルで２ビット、４値の情報を保持していることになる。
【００４４】
このような信号が、データ送信装置１００から、差動伝送路２００を介してデータ受信装置３００に伝送される。
但し、このとき実際の電流は、データ受信装置３００からデータ送信装置１００に流れている。
【００４５】
なお、以下では、ワードクロックによってＰＯＳ信号−ＮＥＧ信号の振幅が大振幅になっている区間をタイムマークという。図６では、ワードクロック１周期中におけるタイムマークの比率（以下、「マーク率という」）は、５／１０であるが、１／１０〜９／１０の任意の比に設定可能であり、いずれの比に設定してもデータとワードクロックとを多重化して伝送することができる。
【００４６】
このマーク率は、伝送の際にはデータ送信装置１００と、データ受信装置３００との間の通信規約として予め１つの値（本実施の形態では５／１０）に設定される。
図７は、カスコード回路と終端抵抗調整回路とを示す回路図である。
【００４７】
カスコード回路３１０は、ｎＭＯＳ３１１、３１２、ｐＭＯＳ３１３、３１４、抵抗Ｒｔ１、Ｒｔ２で構成されている。
このカスコード回路３１０において、ｎＭＯＳ３１１のソース端子は電流源３１５に接続され、駆動電流Ｉｉｄｏｌが流れる。ｎＭＯＳ３１２のソース端子も電流源３１６に接続され、駆動電流Ｉｉｄｏｌが流れる。ｎＭＯＳ３１１のドレイン端子は、抵抗Ｒｔ１を介して、ｐＭＯＳ３１３のドレイン端子に接続される。ｎＭＯＳ３１２のドレイン端子は、抵抗Ｒｔ２を介して、ｐＭＯＳ３１４のドレイン端子に接続される。また、ｎＭＯＳ３１１のゲートはｐＭＯＳ３１４のドレイン端子、ｎＭＯＳ３１２のゲートはｐＭＯＳ３１３のドレイン端子と接続される。ｐＭＯＳ３１３、３１４のソース端子には電源が供給される。ｐＭＯＳ３１３、３１４のゲートには、終端抵抗調整回路３２０からの信号が入力される。
【００４８】
４値差動信号であるＰＯＳ信号は、ｎＭＯＳ３１１のソース端子に、ＮＥＧ信号はｎＭＯＳ３１２のソース端子にそれぞれ入力される。また、ＰＯＳ信号に対応するカスコード回路３１０の信号ＶＰは、ｎＭＯＳ３１１のドレイン端子から出力され、ＮＥＧ信号に対応するカスコード回路３１０の信号ＶＭは、ｎＭＯＳ３１２のドレイン端子から出力される。すなわち、カスコード回路３１０は、ＰＯＳ信号−ＮＥＧ信号（電流値）を比較用の信号（電圧）ＶＰ、ＶＭに変換する。ここで、信号ＶＰはＰＯＳ信号に対応し、信号ＶＭはＮＥＧ信号に対応する。
【００４９】
終端抵抗調整回路３２０は、カスコード回路３１０のフロントエンドのレプリカとなっており、カスコード回路３１０と同じ回路構成で、ｎＭＯＳ３２１、３２２、ｐＭＯＳ３２３、３２４が接続される。ｎＭＯＳ３２１のソース端子は電流源３２５に接続され、駆動電流Ｉｉｄｏｌが流れ、ｎＭＯＳ３２２のソース端子は電流源３２６に接続され、駆動電流Ｉｉｄｏｌ＋電流Ｉｏが流れる。このｎＭＯＳ３２１およびｎＭＯＳ３２２のソース出力は、差動増幅器３２７に入力される。差動増幅器３２７の出力は、基準電圧Ｖｏが入力された差動増幅器３２８の出力と、差動増幅器３２９にて比較され、その出力はｐＭＯＳ３２３、３２４および、カスコード回路３１０のｐＭＯＳ３１３、３１４に入力される。
【００５０】
このようなカスコード回路３１０と終端抵抗調整回路３２０によって、入力抵抗をフィードフバックにより比較的小さな伝送路特性インピーダンスにあわせることができ、さらに、比較的大きな負荷抵抗で伝送受信端の電圧振幅を増幅し、回路内部に大きな受信信号振幅を得ることができる。
【００５１】
取り出された信号ＶＰ、ＶＭは、データ・クロック分離回路３３０に出力される。
以下、データ・クロック分離回路３３０について説明するが、まず、データ・クロック分離回路３３０の原理を説明するためのデータ・クロック分離回路３０について説明し、その後、本実施の形態のデータ・クロック分離回路３３０について説明する。
【００５２】
図８は、第１の実施の形態のデータ・クロック分離回路の原理を示す原理図である。
データ・クロック分離回路３０は、信号ＶＰ、ＶＭの閾値を正しく識別して、信号ＶＰ、ＶＭから受信シリアルデータおよび受信ワードクロックを分離して取り出す回路であり、オフセットを変化させることができる可変オフセット回路（オフセット電圧調整回路）３１、３２、３８、３９、差動増幅器３３、３４、加算器３５、ＬＰＦ３６、誤差増幅器３７、コンパレータ４０、４１、４２、セレクタ４３で構成されている。
【００５３】
可変オフセット回路（電圧制御部）３１は、一端側が信号ＶＰが入力される入力端子ｉｎ１に接続され、他端側が差動増幅器（電圧生成部）３３の反転入力端子に接続されている。可変オフセット回路（電圧制御部）３２は、一端側が信号ＶＭが入力される入力端子ｉｎ２に接続され、他端側が差動増幅器３４の反転入力端子に接続されている。
【００５４】
差動増幅器３３の非反転入力端子は、入力端子ｉｎ２に接続され、差動増幅器（電圧生成部）３４の非反転入力端子は入力端子ｉｎ１に接続されている。
差動増幅器３３、３４の出力端子は、それぞれ加算器３５に接続されている。
【００５５】
加算器３５の出力端子は、ＬＰＦ３６を介して誤差増幅器３７の非反転入力端子に接続されている。
誤差増幅器３７の反転入力端子には、差動増幅器３３、３４の中点電位出力（電源電圧／２）に等しい基準電圧ＶＲＥＦが印加されている。誤差増幅器３７の出力端子は、可変オフセット回路３１、３２、３８、３９に接続されている。
【００５６】
可変オフセット回路３１、３２、差動増幅器３３、３４、加算器３５、ＬＰＦ３６、誤差増幅器３７でネガティブフィードバックループ系が形成されている。
可変オフセット回路（比例閾値生成部）３８は、一端側が入力端子ｉｎ２に接続され、他端側がコンパレータ４０の反転入力端子に接続されている。また、可変オフセット回路３８は、可変オフセット回路３１から出力されるオフセットの２／３倍のオフセットを出力するように調整されている。
【００５７】
可変オフセット回路（比例閾値生成部）３９は、一端側が入力端子ｉｎ１に接続され、他端側がコンパレータ４１の反転入力端子に接続されている。また、可変オフセット回路３９は、可変オフセット回路３２から出力されるオフセットの２／３倍のオフセットを出力するように調整されている。
【００５８】
コンパレータ４０の非反転入力端子は、入力端子ｉｎ１に接続され、コンパレータ４１の非反転入力端子は入力端子ｉｎ２に接続されている。
コンパレータ４０、４１の出力端子は、それぞれセレクタ４３に接続されている。
【００５９】
コンパレータ４２の反転出力端子は、入力端子ｉｎ２に接続され、非反転出力端子は、入力端子ｉｎ１に接続されている。
次に、データ・クロック分離回路３０の動作について説明する。
【００６０】
まず、信号ＶＰが入力端子ｉｎ１に入力され、信号ＶＭが入力端子ｉｎ２に入力されると、差動増幅器３３の非反転入力端子には信号ＶＰが入力され、反転入力端子には可変オフセット回路３１からのオフセットが入力される。また、差動増幅器３４の非反転入力端子には信号ＶＭが入力され、反転入力端子には可変オフセット回路３２からのオフセットが入力される。
【００６１】
加算器３５には差動増幅器３３、３４の出力が入力され、入力される値を加算してＬＰＦ３６に出力する。
ＬＰＦ３６は、入力される信号のノイズを除去して誤差増幅器３７に出力する。
【００６２】
誤差増幅器３７は、ＬＰＦ３６から出力された信号と基準電圧ＶＲＥＦにタイムマーク率を乗じた値とを比較して、その信号の誤差を増幅して可変オフセット回路３１、３２、３８、３９に出力する。
【００６３】
この誤差信号の出力に基づいて、可変オフセット回路３１、３２は、その誤差を打ち消すように動作する。具体的には、可変オフセット回路３１は、差動増幅器３３のオフセットが信号ＶＭの最大の振幅と等しくなるように動作し、可変オフセット回路３２は、差動増幅器３４のオフセットが信号ＶＰの最大の振幅と等しくなるように動作する。なお、この動作プロセスについては後に詳述する。
【００６４】
その結果、誤差増幅器３７から出力される電圧（誤差）は小さくなり、可変オフセット回路３８には、信号ＶＰの最大の振幅の２／３の電圧を識別するためのオフセット、すなわち、受信ワードクロックを再生するための正しい閾値電圧が入力され、可変オフセット回路３８には、信号ＶＭの最大の振幅の２／３の電圧を識別するためのオフセット、すなわち、受信ワードクロックを再生するための正しい閾値電圧が入力される。
【００６５】
コンパレータ４０は、信号ＶＰと可変オフセット回路３８から入力される電圧とを比較して、セレクタ４３に出力する。コンパレータ４１は、信号ＶＭと可変オフセット回路３９から入力される電圧とを比較して、セレクタ４３に出力する。
【００６６】
コンパレータ４２は、入力される信号ＶＰ、ＶＭから受信シリアルデータの再生を行う。
セレクタ４３は、コンパレータ４２からの出力信号に基づいて、コンパレータ４０、４１の出力信号のいずれかを選択し、受信ワードクロックの再生を行う。
【００６７】
次に、ネガティブフィードバックループ系による動作について説明する。
図９（ａ）〜図９（ｃ）は、差動信号に対する差動増幅器の動作を示す図である。
以下、差動増幅器３３、３４について説明するが、差動増幅器３３、３４の構成は等しいため、代表的に差動増幅器３４について説明する。
【００６８】
図９（ａ）〜図９（ｃ）に示すように、信号ＶＰが最大の振幅時の差動増幅器３４の出力は、差動増幅器３４のオフセットが大きいほど小さくなる。よって、オフセットが信号ＶＰの最大の振幅と等しいか否かは、差動増幅器３４の出力波形の大きさをみることにより判断することができる。
【００６９】
具体的には、差動増幅器３４の出力波形の大きさが、基準電圧ＶＲＥＦの大きさよりも大きいとき（図９（ａ））は、誤差増幅器３７の出力値が正になるため、可変オフセット回路３２は、オフセットが最大の振幅に対して小さすぎると判断し、出力する電圧を増加させる。また、差動増幅器３４の出力波形の大きさが、基準電圧ＶＲＥＦの大きさよりも小さいとき（図９（ｃ））は、誤差増幅器３７の出力値が負になるため、可変オフセット回路３２は、オフセットが最大の振幅に対して大きすぎると判断し、出力する電圧を減少させる。
【００７０】
すなわち、可変オフセット回路３２は、差動増幅器３４のオフセットを最大の振幅に収束させるよう動作する。
これにより、図９（ｂ）に示すように、オフセットが信号ＶＰの最大の振幅に等しくなる。このとき差動増幅器３４の出力信号は、中点電位出力がタイムマークのマーク率をもったパルスとして現れる。
【００７１】
また、出力波形の大きさが、予め定められたリファレンス電圧の大きさと等しいときは、オフセットの大きさと、入力された最大の振幅の大きさとが等しいことになるので、そのオフセットをコンパレータ４０に与えてやることにより、正しい閾値が得られる。
【００７２】
図１０は、オフセットの変化に対する出力和の変化を示す図である。
データ・クロック分離回路３０では、信号ＶＰ、ＶＭに対してそれぞれ対応する差動増幅器３３、３４の入力極性を反転して並列に設け、加算器３５が、その出力の和をとる構成としているため、信号ＶＰ、ＶＭの極性が正であれ負であれ絶対値で最大になっているとき、すなわち差動増幅器３３、３４は、タイムマーク受信中にはオフセットと信号振幅に応じた出力が得られることになる。
【００７３】
このようにして信号振幅に等しいオフセットが得られたならば、その定数倍のオフセットをもつコンパレータ４０、４１が多値論理信号に対する理想的な閾値をもった識別器となる。信号ＶＰ、ＶＭは、４値の情報を有する信号であるので、例えば、振幅が±Ｖであれば±２Ｖ／３が最大値と最小値を他の２つのレベルから識別する閾値になる。
【００７４】
誤差増幅器３７の出力を、可変オフセット回路３１、３２と一定の比を保つ可変オフセット回路３８、３９に入力することにより、コンパレータ４０、４１のオフセット値が制御される。よって、コンパレータ４０、４１は、ネガティブフィードバックループが収束安定すれば４値信号の理想的な識別器として動作する。
【００７５】
次に、データ・クロック分離回路３３０について説明する。
図１１は、第１の実施の形態のデータ・クロック分離回路を示す回路図である。
データ・クロック分離回路３３０は、差動増幅部１、２、誤差増幅部３、コンパレート部５、６、入力される信号ＶＰ、ＶＭから受信シリアルデータの再生を行うコンパレータ、セレクタを有する。
【００７６】
なお、図１１では、コンパレータおよびセレクタの機能・構成は、それぞれコンパレータ４２およびセレクタ４３の機能・構成と同一であるので、図示を省略している。
差動増幅部１は、ｎＭＯＳ（カレントミラー）１１と、差動増幅回路１２と、オペアンプ１３と、オペアンプ１３の出力端子と反転入力端子との間に接続された抵抗Ｒｆ１とを有している。
【００７７】
ｎＭＯＳ１１は、２×ＩＯＦＦ（オフセット電流）が流れる電流源を構成している。
ｎＭＯＳ１１および差動増幅回路１２は、信号ＶＰ、ＶＭの電圧差を電流差に変換する電圧電流変換回路（トランスコンダクタンス回路）を構成している。
【００７８】
差動増幅回路１２は、ｐＭＯＳ１４、１５、ｎ型トランジスタ（以下単にトランジスタという）１６、１７、抵抗Ｒｍ１およびそれぞれ電流（定電流）Ｉｏを出力する２つの電流源で構成されている。ｐＭＯＳ１４のソースは、電源に接続され、ドレインはトランジスタ１６のコレクタに接続されている。また、ｐＭＯＳ１５のソースは、電源に接続され、ドレインはトランジスタ１７のコレクタに接続されている。ｐＭＯＳ１４およびｐＭＯＳ１５のゲートはそれぞれｐＭＯＳ１４のドレインに接続されている。
【００７９】
トランジスタ１６のベースは信号ＶＰを入力する入力端子ｉｎ１１に接続され、トランジスタ１７のベースは信号ＶＭを入力する入力端子ｉｎ１２に接続されている。
また、トランジスタ１６のエミッタと、トランジスタ１７のエミッタとは、それぞれ別個の定電流源に接続されている。
【００８０】
トランジスタ１６のエミッタおよびトランジスタ１７のエミッタは、抵抗Ｒｍ１を介して互いに接続されている。
ｎＭＯＳ１１は、ドレインがトランジスタ１７のエミッタに接続され、電流源と並列に設けられている。
【００８１】
ｐＭＯＳ１５のドレインとトランジスタ１７のコレクタとの間から出力される差動増幅回路１２の出力電流Ｉ１は、オペアンプ１３の反転入力端子に入力される。
オペアンプ１３の出力端子と反転入力端子との間に抵抗Ｒｆ１が接続されており、オペアンプ１３と抵抗Ｒｆ１とは、電流Ｉ１を電圧Ｖ１に変換して出力する電流電圧変換回路（トランスインピーダンス回路）を構成している。またオペアンプ１３の非反転入力端子には、電圧ＶＣが入力されている。
【００８２】
差動増幅部２は、ｎＭＯＳ（カレントミラー）２１と、ｐＭＯＳ２４、２５、トランジスタ２６、２７、抵抗Ｒｍ２および電流源で構成される差動増幅回路２２と、オペアンプ２３と、抵抗Ｒｆ２とを有している。
【００８３】
ｎＭＯＳ２１は、２×ＩＯＦＦ（オフセット電流）が流れる電流源を構成している。
ｎＭＯＳ２１および差動増幅回路２２は、信号ＶＰ、ＶＭの電圧差を電流差に変換する電圧電流変換回路（トランスコンダクタンス回路）を構成している。
【００８４】
差動増幅回路２２は、ｐＭＯＳ２４、２５、トランジスタ２６、２７、抵抗値が抵抗Ｒｍ１と等しい抵抗Ｒｍ２およびそれぞれ電流Ｉｏを出力する２つの電流源で構成されている。ｐＭＯＳ２４のソースは、電源に接続され、ドレインはトランジスタ２６のコレクタに接続されている。また、ｐＭＯＳ２５のソースは、電源に接続され、ドレインはトランジスタ２７のコレクタに接続されている。ｐＭＯＳ２４およびｐＭＯＳ２５のゲートはそれぞれｐＭＯＳ２４のドレインに接続されている。トランジスタ２６のベースは信号ＶＭを入力する入力端子ｉｎ１２に接続され、トランジスタ２７のベースは信号ＶＰを入力する入力端子ｉｎ１１に接続されている。
【００８５】
また、トランジスタ２６のエミッタと、トランジスタ２７のエミッタとは、それぞれ別個の定電流源に接続されている。
トランジスタ２６のエミッタおよびトランジスタ２７のエミッタは、抵抗Ｒｍ２を介して互いに接続されている。
【００８６】
ｎＭＯＳ２１は、ドレインがトランジスタ２７のエミッタに接続され、定電流源と並列に設けられている。
ｐＭＯＳ２５のドレインとトランジスタ２７のコレクタとの間から出力される差動増幅回路２２の出力電流Ｉ２は、オペアンプ２３の反転入力端子に入力される。
【００８７】
オペアンプ２３の出力端子と反転入力端子との間に抵抗値が抵抗Ｒｆ１と等しい抵抗Ｒｆ２が接続されており、オペアンプ２３と抵抗Ｒｆ２とは、電流Ｉ２を電圧Ｖ２に変換して出力する電流電圧変換回路（トランスインピーダンス回路）を構成している。またオペアンプ２３の非反転入力端子には、電圧ＶＣが入力されている。
【００８８】
誤差増幅部３は、抵抗Ｒ３、Ｒ４、オペアンプ２４、抵抗Ｒｆ３、コンデンサＣ１を有している。
オペアンプ１３から出力される電圧Ｖ１は抵抗Ｒ３を介してオペアンプ２４の反転入力端子に接続されている。一方、オペアンプ２３から出力される電圧Ｖ２は抵抗Ｒ４を介してオペアンプ２４の反転入力端子に接続されている。すなわち、抵抗Ｒ３と抵抗Ｒ４との接続点とオペアンプ２４の反転入力端子とは、互いに接続されている。
【００８９】
また、オペアンプ２４の出力端子と反転入力端子との間には、抵抗Ｒｆ３およびコンデンサＣ１がそれぞれ並列に接続されている。
オペアンプ２４の出力端子は、ｎＭＯＳ１１、２１のゲートに接続されている。
【００９０】
コンパレート部５は、ｎＭＯＳ５１とコンパレータ（差動増幅回路）５２と、インバータｉｎｖ１とを有している。
ｎＭＯＳ５１は、４／３×ＩＯＦＦの電流が流れる電流源を構成している。
【００９１】
ｎＭＯＳ５１および後述するｎＭＯＳ６１は、ｎＭＯＳ１１、２１に対して所定の比を有するカレントミラー出力２＊ＩＯＦＦ・ｋが流れる電流源を構成している。係数ｋは差動信号の分割数により変化する。本実施の形態では、４値差動信号を用いているため、４分割（１、１／３、−１／３、−１）する必要があり、ｋ＝２／３に設定されている。
【００９２】
コンパレータ５２は、ｐＭＯＳ５４、５５、トランジスタ５６、５７、抵抗Ｒｍ５およびそれぞれ電流Ｉｏを出力する２つの定電流源で構成されている。
なお、コンパレータ５２は、差動増幅回路１２とその構成および各素子の定数が同一であるため詳細な説明を省略する。
【００９３】
ｐＭＯＳ５１は、定電流源と並列にトランジスタ５７のエミッタに接続されている。
コンパレータ５２は、トランジスタ５６から信号ＶＰを入力し、トランジスタ５７から信号ＶＭを入力する。
【００９４】
そして、コンパレータ５２は、信号ＶＰと信号ＶＭとの電位差がＲｍ５×ＩＯＦＦ×２／３よりも大きいときにＨｉを出力し、小さいときにＬｏを出力する。
インバータｉｎｖ１は、コンパレータ５２から出力される電流の極性を反転させた電圧を（ＨｉまたはＬｏ信号）をセレクタに出力する。
【００９５】
コンパレート部６は、ｎＭＯＳ６１とコンパレータ（差動増幅回路）６２と、インバータｉｎｖ２とを有している。
コンパレータ６２は、ｐＭＯＳ６４、６５、トランジスタ６６、６７、抵抗Ｒｍ６およびそれぞれ電流Ｉｏを出力する２つの定電流源で構成されている。
【００９６】
なお、コンパレート部６は、コンパレート部５とその構成および各素子の定数が同一であるため詳細な説明を省略する。
コンパレータ６２は、トランジスタ６７から信号ＶＰを入力し、トランジスタ６６からＶＭを入力する。
【００９７】
そして、コンパレータ６２は、信号ＶＰと信号ＶＭとの電位差がＲｍ６×ＩＯＦＦ×２／３よりも大きいときにＨｉを出力し、小さいときにＬｏを出力する。
なお、データ・クロック分離回路３３０のｎＭＯＳ１１がデータ・クロック分離回路３０の可変オフセット回路３１に相当する。以下同様に、差動増幅回路１２が差動増幅器３３に相当し、ｎＭＯＳ１１が可変オフセット回路３１に相当し、差動増幅回路２２が差動増幅器３４に相当し、抵抗Ｒ３と抵抗Ｒ４とオペアンプ２４の反転入力端子との接続点が加算器３５に相当し、オペアンプ２４と抵抗Ｒｆ３とコンデンサＣ１とがＬＰＦ３６兼誤差増幅器３７に相当し、ｎＭＯＳ５１が可変オフセット回路３１に相当し、コンパレータ５２がコンパレータ４０に相当し、ｎＭＯＳ６１が可変オフセット回路３９に相当し、コンパレータ６２がコンパレータ４１に相当する。
【００９８】
次に、データ・クロック分離回路３３０の動作について説明する。
ｎＭＯＳ１１および差動増幅回路１２のトランスコンダクタンスは、略Ｒｍ１であるため、オフセット電圧はＲｍ１・ＩＯＦＦであり、出力電流Ｉ１は、式（１）で表される。
Ｉ１＝（ＶＰ−ＶＭ−Ｒｍ１・ＩＯＦＦ）／Ｒｍ１・・・（１）
また、オペアンプ１３の出力電圧Ｖ１は、式（２）で表される。
Ｖ１＝（ＶＰ−ＶＭ−Ｒｍ１・ＩＯＦＦ）・Ｒｆ１／Ｒｍ１＋ＶＣ・・・（２）
但し、式（２）は線形領域においてのみ成立し、図９で示したように、過大な入力（ＶＰ−ＶＭ−Ｒｍ１・ＩＯＦＦ）に対しての出力は飽和する。
【００９９】
出力電流Ｉ２、出力電圧Ｖ２も同様にして導くことができる。
差動増幅部１、２からの出力電圧Ｖ１、Ｖ２は、オペアンプ１３により加算され、基準電圧ＶＲＥＦと比較されて誤差検出がなされると共に、ＬＰＦがかかる。その結果、オペアンプ２４から出力される電圧Ｖ３は、ｎＭＯＳ１１、２１のゲートに供給され、（カレントミラー回路を制御し）、ネガティブフィードバックループが構成される。このループによりデータ・クロック分離回路３３０は、電圧Ｖ３の大きさを小さくするように動作し、オフセット電圧Ｒｍ１・ＩＯＦＦおよびＲｍ２・ＩＯＦＦは、いずれも信号ＶＰおよびＶＭの振幅最大値近傍に収束する。
【０１００】
コンパレート部５、６のｎＭＯＳ５１、ｎＭＯＳ６１は、それぞれ４／３×ＩＯＦＦの電流が流れる電流源を構成しているため、コンパレート部５のオフセット電圧は、信号ＶＰおよびＶＭの振幅最大値の２／３倍の値（以下、閾値信号という）になる。これにより前述したように、コンパレート部５は、信号ＶＰおよびＶＭを入力し、閾値信号２／３以上の信号が入力されたときにＨｉを出力し、閾値信号２／３未満の信号が入力されたときにＬｏを出力する。また、コンパレート部６は、信号ＶＰおよびＶＭを入力し、閾値信号−２／３以下の信号が入力されたときにＨｉを出力し、閾値信号−２／３より大きい信号が入力されたときにＬｏを出力する。
【０１０１】
次に、周波数逓倍回路３４０および位相調整回路３５０について説明する。
図１２は、周波数逓倍回路と位相調整回路の回路図である。
周波数逓倍回路３４０は、ＰＦＤ３４１、チャージポンプ回路３４２、ＬＰＦ３４３、ＶＣＯ３４４と、１／１０分周回路として機能するＦＦ３４５、３４６、・・・、３４９とを有する。位相調整回路３５０は、チャージポンプ回路３４２とＬＰＦ３４３の間に接続される。
【０１０２】
ここでチャージポンプ回路３４２は、ＰＦＤ３４１からＵＰ信号が入力されるとスイッチＳＷ１をオンし、チャージポンプ電流ＩｃｐによりＬＰＦ３４３のコンデンサを充電する。また、ＰＦＤ３４１からＤＯＷＮ信号が入力されるとスイッチＳＷ２をオンし、ＬＰＦ３４３のコンデンサを放電し、チャージポンプ電流Ｉｃｐを流す。
【０１０３】
位相調整回路３５０はオフセット電流Ｉｃｐ・α／１０を生成して、これをチャージポンプ電流Ｉｃｐに加算することで、受信ビットクロックを受信ワードクロックに対して固定の時間ずれをもってロックさせる機能を有している。シリアル・パラレル変換回路３６０において、受信シリアルデータを受信パラレルデータに変換するための受信ビットクロックは、通常であると、受信シリアルデータのエッジと揃ってしまい、変換が不正確になる恐れがある。位相調整回路３５０は、時間ずれを発生させ、受信ビットクロックのエッジを受信シリアルデータのアイパターンが最も安定して開口しているノイズマージン最大点に設定することを可能にする。
【０１０４】
この調整には受信ワードクロック周期と時間ずれの比がチャージポンプ電流とオフセット電流の比に等しくなるという性質を用いて行う。受信ワードクロック周期はシンボルレートの定数倍であり、シリアルデータの１ビット時間に等しいから、チャージポンプ電流とオフセット電流の比の適切な設定は受信シリアルデータの最もノイズマージンの大きな時刻に正確かつ安定にあわせることを可能にする。さらに、特許第３３９５８１８号公報で開示されているようにこのオフセット電流をパルス上に印加してより高い精度で位相を調整することもできる。
【０１０５】
図１３は、データ受信装置のシリアル・パラレル変換回路の回路図である。
ここで示すシリアル・パラレル変換回路３６０は、１ビットの受信シリアルデータから、送信パラレルデータと等しい１０ビットの受信パラレルデータを再生する回路である。
【０１０６】
シリアル・パラレル変換回路３６０は、受信シリアルデータＳ０をパラレルデータＤ０〜Ｄ９（受信パラレルデータ）に変換する回路であり、シフトレジスタを構成する１０個のＤ−ＦＦ３６１、３６２、３６３、・・・、３７０と、パラレルレジスタを構成する１０個のＤ−ＦＦ３７１、３７２、３７３、・・・、３８０とを有する。
【０１０７】
シフトレジスタを構成するＤ−ＦＦ３６１〜３７０は直列に接続され、初段のＤ−ＦＦ３６１には受信シリアルデータＳ０が入力される。また、Ｄ−ＦＦ３６１〜３７０のクロック端子には受信ビットクロックがシフトトリガーとして供給される。
【０１０８】
パラレルレジスタを構成するＤ−ＦＦ３７１〜３８０の入力端子には、それぞれＤ−ＦＦ３６１〜３７０の出力が入力され、クロック端子には受信データクロックが入力されトリガーがかけられている。このトリガーによりシフトレジスタを流れてゆく受信シリアルデータを正しいタイミングサンプリングすることで、送信パラレルデータと同じ受信パラレルデータを再生できる。なぜなら、ワードクロックはデータ送信装置において、パラレル・シリアル変換のタイミングを決めているので、連続して送信される４値シンボルの中でワードクロックを意味するＭＳＢがＬ（Ｌｏｗ）レベルからＨレベルに立ち上がっているものがシリアル・パラレル変換回路３６０でワードの先頭になるように規則付けることができるからである。
【０１０９】
このような構成により、受信ビットクロックに応じて、受信シリアルデータＳ０を取り込み、受信データクロックに応じて、データＤ０〜Ｄ９をパラレルに出力する。
このように、本実施の形態のデータ伝送システムによれば、データ・クロック分離回路３３０を設けたことにより、４値差動信号の識別に用いるオフセットは、実際に受信している信号の最大値に比例した値になるように（自動的に）設定されるため、データ送信装置１００側とデータ受信装置３００側の個体差や、動作温度や動作電圧の変化等による変動に関係なく、常に最大のノイズマージンをもって識別が可能となり伝送の信頼性が向上する。
【０１１０】
また、伝送信号の振幅が比較的小さい場合においても安定して多値論理信号を識別することができるため、信号の小振幅化による送信器の省電力化を図ることができ、また、差動伝送路２００からの不要な輻射を抑制することができる。
【０１１１】
また、４値信号の最大の振幅値を求めるために、例えばピークホールドを用いた識別用オフセットを生成する回路を別途備えた場合等に比べて突発的なノイズ重畳による最大値検出精度の低下がなく、常に安定したオフセットを生成することができる。これにより、信頼度の高い４値識別が可能になる。
【０１１２】
また、この場合、データ送信装置１００とデータ受信装置３００の回路製造が著しく容易になるので生産性の高いデータ送信装置１００およびデータ受信装置３００を製造することができる。
【０１１３】
さらに、一般的なフレームスロットの振幅を検出する方法の際に必要となるフレーム同期が確立していなくても、安定して４値信号を識別することができるため、フレーム同期のためのプリアンブル信号処理系が不要になるか、またはフレーム同期と独立して４値信号を識別することができる。これにより、多様な通信手順の実現が可能になる。
【０１１４】
また、クロック情報としてのワードクロックをデータとともに、伝送路に畳み込むに当たって、多値論理信号を用いているので、受信装置におけるクロックの抽出と再生がコンパレータと周波数逓倍回路で構成できる。これは一般的なクロック重畳方式である伝送信号の遷移時刻にクロック位相を伝達させる方式において必要なクロックリカバリＰＬＬに比べて安定に動作し、クロックと違う周波数を抽出してしまうハーモニックロックなる現象を生じない。
【０１１５】
また、多値論理信号を用いてデータと重畳されたクロック情報は、データがシリアル変換されたときのワード先頭の位置を示すワードクロックであることから、データの伝送を一時的に中断してワード先頭を示すための特殊な信号を伝送するといった複雑な処理が必要ない。これは送受信装置の構成を簡略化するとともに、ノイズ等で受信装置のシリアル・パラレル変換回路の動作が乱れてしまった場合に次の特殊信号の伝送を待つことなく常時伝送されているワードクロックによって速やかに正常動作に復帰できるという利点をもつ。
【０１１６】
なお、本実施の形態では、４値論理信号からワードクロックを分離するために、コンパレート部５、６を設けたが、コンパレート部は、受信する多値論理信号の閾値のレベル数に応じて複数（最低２つ）設けられる。
【０１１７】
例えば、最大の振幅が−３Ｖｏ〜３Ｖｏの７値論理信号であれば、−２．５Ｖｏ、−１．５Ｖｏ、−０．５Ｖｏ、０．５Ｖｏ、１．５Ｖｏ、２．５Ｖｏを閾値として有する６つのコンパレータが設けられる。
【０１１８】
次に、データ伝送システムの第２の実施の形態について説明する。
図１４は、第２の実施の形態のデータ伝送システムの構成図である。
以下、第２の実施の形態のデータ伝送システムについて、前述した第１の実施の形態のデータ伝送システムとの相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１１９】
第２の実施の形態のデータ伝送システムは、データ・クロック分離回路の構成が異なり、それ以外は第１の実施の形態と同様である。
図１５は、第２の実施の形態のデータ・クロック分離回路を示す回路図である。
【０１２０】
データ受信装置３００ａにおいて、データ・クロック分離回路３３０ａは、ｎＭＯＳ１１ａ、１２ａ、１３ａ、１４ａ、１５ａ、１６ａ、１７ａ、１８ａ、２２ａと、ｐＭＯＳ１９ａ、２０ａ、２１ａと、抵抗値がそれぞれＲＸ（Ω）である抵抗Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、Ｒ４ａ、Ｒ５ａ、Ｒ６ａと、コンデンサＣと、コンパレータ２３ａ、２４ａと、信号ＶＰ、ＶＭから受信シリアルデータの再生を行うコンパレータ、セレクタを有する。
【０１２１】
なお、図１５では、コンパレータおよびセレクタの機能・構成は、それぞれ図８に示すコンパレータ４２およびセレクタ４３の機能・構成と同一であるので、図示を省略している。
【０１２２】
ｎＭＯＳ１１ａはソースフォロワを構成し、信号ＶＰがゲートに入力されると、そのゲート電圧に比例した電圧を抵抗Ｒ１ａに供給する。また、ｎＭＯＳ１２ａもソースフォロワを構成し、信号ＶＮがゲートに入力されると、そのゲート電圧に比例した電圧を抵抗Ｒ４ａに供給する。
【０１２３】
抵抗Ｒ１ａ、Ｒ２ａ、Ｒ３ａは、この順番で直列に接続されている。抵抗Ｒ３ａの抵抗Ｒ２ａと反対側は、ｎＭＯＳ１３ａのドレインに接続されている。また、抵抗Ｒ４ａ、Ｒ５ａ、Ｒ６ａも、この順番で直列に接続されている。抵抗Ｒ６ａの抵抗Ｒ５ａと反対側は、ｎＭＯＳ１４ａのドレインに接続されている。
【０１２４】
ｎＭＯＳ１３ａのゲートおよびｎＭＯＳ１４ａのゲートは互いに接続されている。これにより、ｎＭＯＳ１３ａのゲートおよびｎＭＯＳ１４ａのゲートがＯＮしているとき、ｎＭＯＳ１３ａおよびｎＭＯＳ１４ａのドレインには等しい電流ＩＯＦＦａが流れる。
【０１２５】
ｎＭＯＳ１５ａおよびｎＭＯＳ１６ａは、差動増幅器を構成しており、それらのゲートから入力される電圧の差分に比例する電流をｎＭＯＳ１６ａのドレインから出力する。
ｎＭＯＳ１５ａのゲートは、ｎＭＯＳ１１ａのソースと抵抗Ｒ１ａとの間に接続されている。ｎＭＯＳ１６ａのゲートは、抵抗Ｒ６ａとｎＭＯＳ１４ａのドレインとの間に接続されている。
【０１２６】
また、ｎＭＯＳ１５ａのソースおよびｎＭＯＳ１６ａのソースは定電流Ｉ１が流れる電流源に接続されている。
ｎＭＯＳ１７ａおよびｎＭＯＳ１８ａも、差動増幅器を構成しており、それらのゲートから入力される電圧の差分に比例する電流をｎＭＯＳ１８ａのドレインから出力する。
【０１２７】
ｎＭＯＳ１７ａのゲートは、抵抗Ｒ３ａとｎＭＯＳ１３ａのドレインとの間に接続されている。ｎＭＯＳ１８ａのゲートは、ｎＭＯＳ１２ａのソースと抵抗Ｒ４ａとの間に接続されている。
【０１２８】
また、ｎＭＯＳ１７ａのソースおよびｎＭＯＳ１８ａのソースは定電流Ｉ１が流れる電流源に接続されている。
ｎＭＯＳ１６ａのドレインとｎＭＯＳ１７ａのドレインとは互いに接続されており、ｎＭＯＳ１６ａのドレイン電流とｎＭＯＳ１７ａのドレイン電流は、ノードＸで加算される。すなわちノードＸが、加算部を構成する。
【０１２９】
ｐＭＯＳ１９ａおよびｐＭＯＳ２０ａはカレントミラー回路として動作し、ｐＭＯＳ２０ａのドレインには、定電流Ｉ１／４が流れる。この定電流Ｉ１／４が、第１の実施の形態の基準電圧ＶＲＥＦに相当するものであり、コンパレータ２３ａ、２４ａの基準電圧を決定するための基準電流として作用する。
【０１３０】
ノードＸとｐＭＯＳ２０ａのドレインとは、ノードＹにて互いに接続されており、ノードＸの電流とｐＭＯＳ２０ａのドレイン電流とは、ノードＹで加算される。
コンデンサＣは、第１の実施の形態の電流電圧変換回路兼ＬＰＦに相当する。
【０１３１】
ノードＹの電流がＩ／４以上のときコンデンサＣは充電され、ノードＹの電流がＩ／４未満のときコンデンサＣは放電される。
ｐＭＯＳ２１ａは、ソースが電源ＶＤＤに接続され、ゲートがノードＹに接続され、ドレインがｎＭＯＳ２２ａのドレインに接続されている。
【０１３２】
ｎＭＯＳ２２ａは、ソースがＧＮＤに接続され、ドレインおよびゲートが互いに接続されている。また、ｎＭＯＳ２２ａのゲートはｎＭＯＳ１３ａ、１４ａのゲートに接続されている。これにより、ｎＭＯＳ２２ａのドレイン電流と、ｎＭＯＳ１３ａ、１４ａのドレイン電流が比例するカレントミラー回路になる。
【０１３３】
コンパレータ２３ａの非反転入力端子は、ｎＭＯＳ１２ａのソースと抵抗Ｒ４ａとの間に接続されており、反転入力端子は、抵抗Ｒ２ａと抵抗Ｒ３ａとの間に接続されている。
コンパレータ２４ａの非反転入力端子は、ｎＭＯＳ１１ａのソースと抵抗Ｒ１ａとの間に接続されており、反転入力端子は、抵抗Ｒ５ａと抵抗Ｒ６ａとの間に接続されている。
【０１３４】
次に、データ・クロック分離回路３３０ａの動作について説明する。
信号ＶＰ、ＶＭが入力されると、ｎＭＯＳ１５ａのゲートには信号ＶＰのソースフォロア出力が印加され、ｎＭＯＳ１６ａのゲートには信号ＶＭのソースフォロア出力を３Ｒｘ・ＩＯＦＦなる固定電位だけ下げた信号が印加される。この固定電位が信号ＶＰ、ＶＭが入力されたときのｎＭＯＳ１５ａ、ｎＭＯＳ１６ａのオフセットに相当する。ｎＭＯＳ１８ａのゲートには信号ＶＭのソースフォロア出力が印加され、ｎＭＯＳ１７ａのゲートには信号ＶＰのソースフォロア出力を３Ｒｘ・ＩＯＦＦなる固定電位だけ下げた信号が印加される。この固定電位が信号ＶＰ、ＶＭが入力されたときのｎＭＯＳ１７ａとｎＭＯＳ１８ａとのオフセットに相当する。
【０１３５】
このオフセットが信号ＶＰの最大の振幅に等しい場合、ｎＭＯＳ１７ａおよびｎＭＯＳ１８ａの各ゲートに印加される電圧が等しくなり、ｎＭＯＳ１７ａおよびｎＭＯＳ１８ａのドレインは、それぞれ定電流の中点である電流Ｉ１／２を引き込む。一方、オフセットが信号ＶＭの最大の振幅に等しい場合、ｎＭＯＳ１５ａおよびｎＭＯＳ１６ａの各ゲートに印加される電圧が等しくなり、ｎＭＯＳ１５ａおよびｎＭＯＳ１６ａのドレインは、それぞれ定電流の中点である電流Ｉ１／２を引き込む。
【０１３６】
よって、これらの出力を加算すると入力差動電圧の絶対値が最大になったとき、すなわちタイムマーク受信中には電流Ｉ１／２を引くことになる。したがってノードＸでの出力電流の時間平均値はＩ１／２に１／２（マーク率）をかけた値になる。従って、出力電流の時間平均値はＩ１／４になる。
【０１３７】
なお、ｐＭＯＳ２０ａのドレインに流れる定電流は、この時間平均値に等しくなるように設定されたものである。
ここで、オフセットが入力差動電圧の絶対値に及ばない場合、ノードＸでの出力電流の時間平均値は図９（ａ）に示すようにＩ１／４より大きくなり、オフセットが入力差動電圧の絶対値を超えている場合、図９（ｃ）に示すようにノードＸでの時間平均値はＩ１／４より小さくなる。
【０１３８】
ノードＹでは、このノードＸからの出力電流と、ｐＭＯＳ２０ａのドレイン電流とが
比較される。
ノードＸからの出力電流がＩ１／４より大きいとき、コンデンサＣが充電されると共にｐＭＯＳ２１ａのゲートに入力される負の電圧が小さくなるため、ｐＭＯＳ２１ａのドレイン電圧は減少する。その結果、ｎＭＯＳ１３ａ、１４ａのゲート電圧が減少し、ｎＭＯＳ１３ａ、１４ａのドレイン電流が減少し、ノードＸの出力電流は小さくなる。
【０１３９】
一方、ノードＸからの出力電流がＩ１／４より小さいとき、コンデンサＣが放電されると共にｐＭＯＳ２１ａのゲートに入力される負の電圧が大きくなるため、ｐＭＯＳ２１ａのドレイン電圧は増加する。その結果、ｎＭＯＳ１３ａ、１４ａのゲート電圧が増加し、ｎＭＯＳ１３ａ、１４ａのドレイン電流が増加し、ノードＸの出力電流は大きくなる。
【０１４０】
このように、オフセット３Ｒｘ・ＩＯＦＦはネガティブフィードバックにより入力差動電圧の大振幅（最大絶対値）に収束するように制御される。
ところで、オフセット３Ｒｘ・ＩＯＦＦが４値差動電圧の最大絶対値に等しくなるため、抵抗Ｒ２ａとＲ３ａとの間の電圧値および抵抗Ｒ５ａとＲ６ａとの間の電圧値は、それぞれＲｘ・ＩＯＦＦ、すなわち最大絶対値に対して１／３となる。コンパレータ２３ａ、２４ａの非反転入力端子には、この電圧値が印加されるため、コンパレータ２３ａ、２４ａは、精確に入力差動電圧の最大絶対値の１／３の閾値で４値差動信号を識別することができる。
【０１４１】
この第２の実施の形態のデータ伝送システムによれば、第１の実施の形態のデータ伝送システムと同様の効果が得られる。
そして、第２の実施の形態のデータ伝送システムによれば、データ・クロック分離回路の構成を簡易なものとすることができるため、システム全体の簡素化、小型化を図ることができる。
【０１４２】
以上、本発明のデータ受信装置およびデータ伝送システムを、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【０１４３】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、前述した各実施の形態では、多値論理信号として４値論理信号を用いたが、本発明はこれに限らず、任意の値の論理信号に適用することができる。
【０１４４】
また、上記ではデータ受信装置３００、３００ａにおいて、コンパレート部は、多値論理信号から受信ビットクロックおよび受信ワードクロックを抽出する複数のコンパレータにより構成されている場合について説明したが、ＡＤコンバータを用いてもよい。
【産業上の利用可能性】
【０１４５】
例えば、コンピュータの高精細カラー液晶モニタ等へのデジタル伝送の際に適用できる。
【図面の簡単な説明】
【０１４６】
【図１】第１の実施の形態のデータ伝送システムの構成図である。
【図２】データ送信装置のパラレル・シリアル変換回路の回路図である。
【図３】データ送信装置の周波数１０逓倍回路の回路図である。
【図４】４値論理信号発生回路の回路図である。
【図５】４値論理と伝送データの対応を示す図である。
【図６】４値論理信号発生回路から発生される４値差動信号を示す図である。
【図７】カスコード回路と終端抵抗調整回路とを示す回路図である。
【図８】第１の実施の形態のデータ・クロック分離回路の原理を示す原理図である。
【図９】（ａ）〜（ｃ）は、差動信号に対する差動増幅器の動作を示す図である。
【図１０】オフセットの変化に対する出力和の変化を示す図である。
【図１１】第１の実施の形態のデータ・クロック分離回路を示す回路図である。
【図１２】周波数逓倍回路と位相調整回路の回路図である。
【図１３】データ受信装置のシリアル・パラレル変換回路の回路図である。
【図１４】第２の実施の形態のデータ伝送システムの構成図である。
【図１５】第２の実施の形態のデータ・クロック分離回路を示す回路図である。
【符号の説明】
【０１４７】
１２、２２……差動増幅回路，３１、３２、３８、３９……可変オフセット回路（オフセット電圧調整回路），３３、３４……差動増幅器，３７……誤差増幅器，４０、４１……コンパレータ，１００……データ送信装置，１１０……パラレル・シリアル変換回路，１３０……周波数１０逓倍回路，１４０……４値論理信号発生回路，２００……差動伝送路，３００、３００ａ……データ受信装置，３３０、３３０ａ……データ・クロック分離回路，３４０……周波数逓倍回路，３６０……シリアル・パラレル変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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