(57)【要約】【課題】本発明は、半導体装置及びその試験方法に関し、半導体装置が同期型であるか非同期型であるかに関わらず、半導体装置内の回路を大規模化及び集積度の低下を招くことなく、簡単、且つ、確実にテストモードエントリを行うことを可能とすることを目的とする。【解決手段】試験を行うためのテストモードを有する半導体装置において、複数回入力される第１のダミーコマンド信号と、前記第１のダミーコマンド信号とは異なる第２のダミーコマンド信号及び第３のダミーコマンド信号とに基づいて第１の信号を生成し、前記第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を生成する第１の回路を備えるように構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
試験を行うためのテストモードを有する半導体装置において、
複数回入力される第１のダミーコマンド信号と、前記第１のダミーコマンド信号とは異なる第２のダミーコマンド信号及び第３のダミーコマンド信号とに基づいて第１の信号を生成し、
前記第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を生成する第１の回路を備えたこと
を特徴とする半導体装置。
【請求項２】
前記第１のダミーコマンド信号、前記第２のダミーコマンド信号及び前記第３のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする、請求項１に記載の半導体装置。
【請求項３】
試験を行うためのテストモードを有する半導体装置において、
複数回入力される第１のダミーコマンド信号と、前記第１のダミーコマンド信号とは異なる第２のダミーコマンド信号とに基づいて第１の信号を生成し、
前記第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を生成する第１の回路を備え、
前記第１のダミーコマンド信号及び前記第２のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする半導体装置。
【請求項４】
前記第１の回路は、ダミーコマンド信号を順次格納する複数のレジスタを有すること
を特徴とする、請求項１、２又は３に記載の半導体装置。
【請求項５】
前記第１の信号とアドレス信号とに基づいて、テストモードへのエントリを判断する第２の回路を有すること
を特徴とする、請求項１、２、３又は４に記載の半導体装置。
【請求項６】
前記半導体装置は、同期型又は非同期型のメモリであること
を特徴とする、請求項１、２、３、４又は５に記載の半導体装置。
【請求項７】
半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
複数回入力される第１のダミーコマンド信号と、前記第１のダミーコマンド信号とは異なる第２のダミーコマンド信号及び第３のダミーコマンド信号とに基づいて第１の信号を出力するステップと、
前記第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力する第１のステップとを含むこと
を特徴とする半導体装置の試験方法。
【請求項８】
前記第１のダミーコマンド信号、前記第２のダミーコマンド信号、及び前記第３のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする、請求項７に記載の半導体装置の試験方法。
【請求項９】
半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
複数回入力される第１のダミーコマンド信号と、前記第１のダミーコマンド信号とは異なる第２のダミーコマンド信号とに基づいて第１の信号を出力するステップと、
前記第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップとを含み、
前記第１のダミーコマンド信号及び前記第２のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする半導体装置の試験方法。
【請求項１０】
前記第１の信号とアドレス信号とに基づいて、テストモードへのエントリを判断するステップを含むこと
を特徴とする、請求項７、８又は９に記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその試験方法に関し、特にテストモードを有する半導体装置及びそのような半導体装置の試験方法に関する。
【０００２】
一般に、半導体記憶装置等の半導体装置を出荷する際に半導体装置の機能や性能を保証する場合、ユーザが半導体装置の異常をチェックする場合等には、半導体装置にコマンドを入力して、動作モードをテストモードに移行させて各種試験を行う。半導体装置を通常モードからテストモードに移行させることを、テストモードエントリと言う。
【背景技術】
【０００３】
従来の同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）では、テストモードエントリは、外部クロックに同期させてコマンドを入力することで行われるため、タイミング制御は容易に行える。しかし、コマンドが、ＳＤＲＡＭに印加されるチップセレクト信号やアドレスストローブ信号等の所定の組み合わせにより決定される場合、偶発的に所定の組み合わせが発生してしまうと、誤ってテストモードエントリを行ってしまう。そこで、テストモードへ移行させるための専用のコマンドを用いることもできるが、この場合には、ＳＤＲＡＭに専用のコマンド入力ピンを設ける必要が生じ、回路規模が大きくなってしまい、ＳＤＲＡＭの集積度を向上することが難しくなってしまう。
【０００４】
これに対し、非同期型ＤＲＡＭでは、外部クロックを使用しないため、ＳＤＲＡＭで用いるようなテストモードエントリ方式を採用することはできない。このため、従来の非同期型ＤＲＡＭでは、通常よりも高いスーパーハイ電圧を印加することで、テストモードエントリを行うものがある。しかし、このテストモードエントリ方式では、スーパーハイ電圧を検出するための回路を非同期型ＤＲＡＭ内に設ける必要があり、回路規模が大きくなってしまい、非同期型ＤＲＡＭの集積度を向上することが難しくなってしまう。又、スーパーハイ電圧を用いると、非同期型ＤＲＡＭに印加する電圧の種類が増えてしまい、スーパーハイ電圧の解除の待機等の処理が必要となり、試験工程が複雑化してしまう。
【特許文献１】特開平６−２６７２９７号公報
【特許文献２】特開平１０−２４７３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の半導体装置では、半導体装置が同期型であるか非同期型であるかに関わらず、半導体装置内の回路を大規模化したり集積度を犠牲にすることなく、簡単、且つ、確実にテストモードエントリを行うことができないという問題があった。
【０００６】
そこで、本発明は、半導体装置が同期型であるか非同期型であるかに関わらず、半導体装置内の回路を大規模化及び集積度の低下を招くことなく、簡単、且つ、確実にテストモードエントリを行うことのできる半導体装置及びその試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題は、試験を行うためのテストモードを有する半導体装置において、複数回入力されるダミーコマンド信号に基づいて、第１の信号を生成し、アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を生成する回路とを備えたことを特徴とする半導体装置によって達成される。
【０００８】
前記ダミーコマンド信号は、複数のコマンド信号の所定の組み合わせにより構成されても良い。
【０００９】
前記回路は、ダミーコマンドを順次格納する複数のレジスタを有する構成としても良い。
【００１０】
上記の課題は、半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、複数回入力されるダミーコマンド信号に基づいて、第１の信号を出力するステップと、アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップとを含むことを特徴とする半導体装置の試験方法によっても達成できる。
【００１１】
半導体装置の試験方法で用いる前記ダミーコマンド信号は、複数のコマンド信号の所定の組み合わせにより構成されても良い。
【発明の効果】
【００１２】
本発明によれば、半導体装置が同期型であるか非同期型であるかに関わらず、半導体装置内の回路を大規模化及び集積度の低下を招くことなく、簡単、且つ、確実にテストモードエントリを行うことのできる半導体装置及びその試験方法を実現することができる。
【発明を実施するための最良の形態】
【００１３】
本発明になる半導体装置及びその試験方法の各実施例を、以下に図面と共に説明する。
【実施例】
【００１４】
図１は、本発明になる半導体装置の第１実施例を示すブロック図である。半導体装置の第１実施例は、本発明になる半導体装置の試験方法の第１実施例を採用する。本実施例では、本発明が非同期型ＤＲＡＭに適用されているが、ＳＤＲＡＭ等の半導体記憶装置にも本発明を同様に可能であることは、言うまでもない。
【００１５】
非同期型ＤＲＡＭ１は、大略図１に示す如く接続されたアドレスパッド群２、コマンドパッド群３、ＸＹデコーダ４、メモリセルアレイ５、アンプ６、テストモード判定回路７、論理回路８、制御回路９、出力回路１０、出力パッド群１１及び電源パッド群１３からなる。尚、説明の便宜上、同図では、特にＤＲＡＭ１のテストモードに関係する回路部のみを示す。
【００１６】
アドレスパッド群２は、アドレス信号が入力される複数のアドレスパッドからなる。ＸＹデコーダ４は、アドレスパッド群２からのアドレス信号をデコードして、メモリセルアレイ５のＸアドレス及びＹアドレスを指定する。メモリセルアレイ５に対するデータの書き込み及びデータの読み出しは、周知の方法で行えるため、本明細書ではその説明は省略する。アンプ６は、メモリセルアレイ５の指定されたＸＹアドレスから読み出されたデータを増幅して、制御回路へ出力する。
【００１７】
コマンドパッド群３は、ライトコマンドやリードコマンドを含む各種コマンド信号が入力される複数のコマンドパッドからなる。コマンドパッド群３からのコマンド信号は、テストモード判定回路７及び論理回路８に供給される。テストモード判定回路７は、アドレス信号及びコマンド信号に基づいて、ＤＲＡＭ１の動作モードが通常モードであるか、テストモードであるかを判定し、テストモードであるとテスト信号を生成して制御回路９に供給する。他方、論理回路８は、コマンド信号に基づいて各種論理演算を行い、タイミングの判定等を行った結果を示す出力イネーブル信号を制御回路９に供給する。
【００１８】
テストモード判定回路７からのテスト信号は、制御回路９にアンプ６からのデータの出力をディセーブルする。これに対し、論理回路８からの出力イネーブル信号は、制御回路９にアンプ６からのデータの出力をイネーブルする。通常モードでは、テスト信号がローレベルであり、リード動作に伴う出力イネーブル信号のレベルに応じて、制御回路９が出力インピーダンスをハイインピーダンス又はローインピーダンスに制御する。他方、テストモードでは、テスト信号がハイレベルとなり、制御回路９は出力イネーブル信号のレベルに関わらず出力インピーダンスをハイインピーダンスに保証するので、出力電流は流れない。
【００１９】
出力回路１０は、出力トランジスタからなり、制御回路９を介して得られるアンプ６からのデータを出力パッド群１１に出力する。出力パッド群１１は、複数の出力パッドからなる。電源パッド群１３は、ＤＲＡＭ１内の各部に供給される電源電圧が印加される複数の電源パッドからなる。
【００２０】
図２は、テストモード判定回路７の一実施例を示すブロック図である。同図に示す回路部分は、図１中、破線で囲んだ回路部分に対応する。
【００２１】
テストモード判定回路７は、図２に示す如く接続された回路２１〜２５，２６-１〜２６-２５（２６-１〜２６-３のみを図示する）からなる。回路２１は、アドレスパッド群２からのアドレス信号ａ０５ｂｚ，ａ０６ｂｚと、後述する回路２５からの信号ｔｍｅｎｔｚに基づいて、プリチャージ信号ｐｒｅｚ、リセット信号ｐｐａｌｐｚ及びエントリ信号ｔｅｓｐｚを出力し、信号ｔｅｓｐｚ/ｐｐａｌｐｚでテストモードへのエントリ/エクジット（ｅｎｔｒｙ/ｅｘｉｔ）を制御する。プリチャージ信号ｐｒｅｚは、テストモード以外のモードでＤＲＡＭ１内で使用される信号であり、本実施例の動作とは直接関係がない。回路２２は、電源パッド群１３の所定の電源パッドに電圧が印加されるとＤＲＡＭ１内で生成される信号ｓｔｔｚと、回路２１からのリセット信号ｐｐａｌｐｚ及びエントリ信号ｔｅｓｐｚに基づいて、セット信号ｓｔｍｐｘ及びリセット信号ｐａｌｐｚを出力し、後述する回路２６-１〜２６-２５内のフリップフロップをセット又はリセットする。回路２３は、アドレスパッド群２からのアドレス信号ｂａ００ｂｚ，ａ０１ｂｚ，ａ０２ｂｚ，ａ０３ｂｚ，ａ０４ｂｚを増幅して相補信号＊１を出力すると共に、回路２２からのセット信号ｓｔｍｐｘ及びリセット信号ｐａｌｐｚをセット信号ｓｔｍｐｚ及びリセット信号ｐａｌｐｘとして出力する。ここで、相補信号＊１は、ａ００ｃｚ〜ａ０４ｃｚ，ａ００ｃｘ〜ａ０４ｃｘである。
【００２２】
各回路２６-１〜２６-２５は、回路２３からの相補信号＊１、セット信号ｓｔｍｐｚ及びリセット信号ｐａｌｐｘを供給され、各回路２６-１〜２６-２５内のフリップフロップは、信号ｓｔｍｐｚ/ｐａｌｐｘに応じてデータをセット又はリセットを行い、対応するテストモードへのｅｎｔｒｙ/ｅｘｉｔを行う。従って、回路２６-１，２６-２，２６-３，...  ，２６-２５からは、対応するテスト信号ｔｅｓ０１ｚ，ｔｅｓ０２ｚ，ｔｅｓ０３ｚ，...  ，ｔｅｓ２５ｚが出力される。
【００２３】
他方、回路２４は、誤ってテストモードエントリすることを防止するために設けられており、コマンドパッド群３からのコマンド信号ｕｂｂ０ｚ，１ｂｂ０ｚ，ｗｅｂｚが入力される。回路２４は、これらのコマンド信号ｕｂｂ０ｚ，１ｂｂ０ｚ，ｗｅｂｚに基づき、信号ｗｅｂｄｚ，ｕｂｌｂｏｒｚを出力する。回路２５は、コマンドパッド群３からのコマンド信号ｃｌｂ５ｚ，ｏｅｂ０ｚ、回路２４からの信号ｗｅｂｄｚ，ｕｂｌｂｏｒｚ、回路２３からの信号ｐａｌｐｚ及び信号ｓｔｔｚに基づいて、信号ｔｍｅｎｔｚを生成して前記回路２１に供給する。
【００２４】
本実施例では、テストモードエントリのためにコマンドパッド群３に入力されるコマンド信号ｕｂｂ０ｚ，１ｂｂ０ｚ，ｗｅｂｚ，ｃｌｂ５ｚ，ｏｅｂ０ｚは、ライトコマンド自体やリードコマンド自体ではなく、例えばチップイネーブル信号ＣＥ，アウトプットイネーブル信号ＯＥ，ライトイネーブル信号ＷＥ，アッパーバイト信号ＵＢ，ローワバイト信号ＬＢ等のコマンド信号である。これらのコマンド信号の所定の組み合わせを、ダミーコマンド信号として複数回入力することで、ＤＲＡＭ１の動作モードをテストモードに移行させることができる。
【００２５】
図３〜図８は、夫々テストモード判定回路７の一部をより詳細に示す回路図である。具体的には、図３は回路２１、図４は回路２２、図５は回路２３、図６は回路２４、図７は回路２５、図８は回路２６-１を示す。図３〜図８中、ｖｉｉは電源電圧、ｖｓｓは接地電圧を示す。
【００２６】
図３に示す回路２１は、同図に示す如く接続されたインバータ３０〜３８、ナンドゲート３９〜４１及びノアゲート４２〜４４からなる。インバータ３０には、回路２５からの信号ｔｍｅｎｔｚが入力される。又、インバータ３１及びナンドゲート４１には、アドレスパッド群２からのアドレス信号ａ０５ｂｚが入力され、インバータ３２及びナンドゲート３９，４１には、アドレスパッド群２からのアドレス信号ａ０６ｂｚが入力される。インバータ３６，３７，３８からは、夫々信号ｐｒｅｚ，ｐｐａｌｐｚ，ｔｅｓｐｚが出力される。
【００２７】
図４に示す回路２２は、同図に示す如く接続されたインバータ５１〜５５及びノアゲート５６，５７からなる。信号ｓｔｔｚは、電源パッド群１３の所定の電源パッドに電圧が印加されるとＤＲＡＭ１内で生成される信号であり、ノアゲート５６，５７に入力される。又、回路２１からの信号ｐｐａｌｐｚ，ｔｅｓｐｚは、夫々ノアゲート５６及びインバータ５１に入力される。インバータ５４，５５からは、夫々信号ｐａｌｐｚ，ｓｔｍｐｘが出力される。
【００２８】
図５に示す回路２３は、同図に示す如く接続されたインバータ６１〜８６からなる。インバータ６１，８４には、夫々回路２２からの信号ｓｔｍｐｘ，ｐａｌｐｚが入力される。又、インバータ６４，６８，７２，７６，８０には、夫々アドレスパッド群２からのアドレス信号ｂａ００ｂｚ，ａ０１ｂｚ，ａ０２ｂｚ，ａ０３ｂｚ，ａ０４ｂｚが入力される。インバータ６３，８６からは、夫々信号ｓｔｍｐｚ，ｐａｌｐｘが出力され、インバータ６７，６６，７１，７０，７５，７４，７９，７８，８３，８２からは信号＊１、即ち、相補信号ａ００ｃｚ，ａ００ｃｘ，ａ０１ｃｚ，ａ０１ｃｘ，ａ０２ｃｚ，ａ０２ｃｘ，ａ０３ｃｚ，ａ０３ｃｘ，ａ０４ｃｚ，ａ０４ｃｘが出力される。
【００２９】
図６に示す回路２４は、同図に示す如く接続されたインバータ９１〜１０８、ナンドゲート１１１，１１２、ノアゲート１１３、遅延素子（ＭＯＳ容量）１２１〜１３０，１４１〜１５０及びスイッチＳＷ１〜ＳＷ２８からなる。ナンドゲート１１１には、コマンドパッド群３からのコマンド信号ｕｂｂ０ｚ，ｌｂｂ０ｚが入力され、インバータ１００には、コマンドパッド群３からのコマンド信号ｗｅｂｚが入力される。インバータ９９，１０８からは、夫々信号ｕｂｌｂｏｒｚ，ｗｅｂｄｚが出力される。
【００３０】
図７に示す回路２５は、同図に示す如く接続されたインバータ１５１〜１９１、ナンドゲート１９４，１９５、ノアゲート２００〜２０５、遅延素子（ＭＯＳ容量）２１１〜２３２、トランジスタペア２４１〜２４８及びスイッチＳＷ３１〜ＳＷ５０からなる。回路２４からの信号ｗｅｂｄｚ，ｕｂｌｂｏｒｚは、夫々インバータ１５１及びノアゲート２００に入力される。又、コマンドパッド群３からのコマンド信号ｃｌｂ５ｚ，ｏｅｂ０ｚは、共にナンドゲート１９４に入力される。本実施例では、インバータ１９０の出力信号、ＤＲＡＭ１内で生成された信号ｓｔｔｚ及び回路２２からの信号ｐａｌｐｚが、ノアゲート２０１に入力される。信号ｔｍｅｎｔｚは、インバータ１８５から出力される。尚、図７中、破線で囲まれた部分は、夫々レジスタに対応する。
【００３１】
図８に示す回路２６-１は、同図に示す如く接続されたナンドゲート２５１〜２５４、ノアゲート２５５及びインバータ２５６，２５７からなる。ナンドゲート２５３，２５４は、上記フリップフロップを構成している。回路２３からの信号ｓｔｍｐｚ，ａ００ｃｘ，ａ０１ｃｘは、ナンドゲート２５１に入力され、回路２３からの信号ａ０２ｃｘ，ａ０３ｃｘ，ａ０４ｃｘは、ナンドゲート２５２に入力される。又、回路２３からの信号ｐａｌｐｘは、ナンドゲート２５４に入力される。テスト信号ｔｅｓ０１ｚは、インバータ２５７から出力される。尚、他の回路２６-２〜２６-２５も、対応するテスト信号ｔｅｓ０２ｚ〜ｔｅｓ２５ｚを出力するように、回路２６-１と同様に構成できるので、その図示及び説明は省略する。
【００３２】
図９は、本実施例の動作を説明するタイミングチャートである。同図中、（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は、夫々コマンドパッド群３に入力されるコマンド信号ｃｌｂ５ｚ，ｏｅｂ０ｚ，ｗｅｂｚ，ｕｂｂ０ｚ，ｌｂｂ０ｚを示し、（ｆ），（ｇ）は、夫々アドレスパッド群２に入力されるアドレス信号ａ０５ｂｚ，ａ０６ｂｚを示す。又、同図（ｈ）は回路２５から出力される信号ｔｍｅｎｔｚを示し、（ｉ）は回路２６-１から出力されるテスト信号ｔｅｓ０１ｚを示す。
【００３３】
図９に示すように、テストモードエントリを行う場合には、ダミーコマンド信号としてコマンド信号ｃｌｂ５ｚがローレベル、コマンド信号ｏｅｂ０ｚがハイレベル、コマンド信号ｕｂｂ０ｚがハイレベル及びコマンド信号ｌｂｂ０ｚがハイレベルの状態で、ローレベルのコマンド信号ｗｅｂｚを複数回入力する。又、ダミーコマンド信号の入力時に、アドレス信号ａ０５ｂｚ，ａ０６ｂｚを夫々ハイレベルに設定することで、信号ｔｍｅｎｔｚをトリガとするエントリ命令を発行する。これにより、テスト信号ｔｅｓ０１ｚ〜ｔｅｓ２５ｚのうち、この場合はテスト信号ｔｅｓ０１ｚがハイレベルとなり、指定されたテストモードへのエントリを指示する。又、ダミーコマンド信号の入力時に、アドレス信号ａ０５ｂｚ，ａ０６ｂｚを夫々ローレベルに設定することで、信号ｔｍｅｎｔｚをトリガとするエクジット命令を発行する。この結果、テスト信号ｔｅｓ０１ｚ〜ｔｅｓ２５ｚのうち、この場合はハイレベルであったテスト信号ｔｅｓ０１ｚがローレベルとなり、指定されたテストモードからのエクジットを指示する。
【００３４】
図１０は、本実施例の動作を説明するタイミングチャートであり、図９に示されていない信号を示す。同図中、（ａ）はコマンドパッド群３に入力されるコマンド信号ｃｌｂ５ｚ，ｏｅｂ０ｚ、回路２４から出力される信号ｗｅｂｄｚ，ｕｂｌｂｏｒｚ及び信号ｓｔｔｚを示し、Ｈはハイレベル、Ｌはローレベルを示す。同図（ｂ）は回路２５から出力される信号ｔｍｅｎｔｚを示し、（ｃ）はアドレスパッド群２に入力されるアドレス信号ａ０５ｂｚ，ａ０６ｂｚを示す。又、同図（ｄ）は回路２１から出力される信号ｔｅｓｐｚ及び信号ｐｐａｌｐｚを示し、（ｅ）は回路２２から出力される信号ｓｔｍｐｘ及び信号ｐａｌｐｚを示し、（ｆ）は回路２３から出力される信号ｓｔｍｐｚ及び信号ｐａｌｐｘを示す。更に、同図（ｇ）は回路２６-１から出力されるテスト信号ｔｅｓ０１ｚを示す。
【００３５】
図１０（ｂ）に示すように、ローレベルのコマンド信号ｗｅｂｄｚを４回繰り返し入力することでハイレベルの信号ｔｍｅｎｔｚが生成される。同図（ｂ），（ｄ）に示すように、ハイレベルの信号ｔｍｅｎｔｚをトリガとしてハイレベルの信号ｔｅｓｐｚが生成されてエントリ命令が発行され、同図（ｄ），（ｅ）に示すように、ハイレベルの信号ｔｅｓｐｚをトリガとしてフリップフロップをセットさせるためのローレベルの信号ｓｔｍｐｘが生成され、同図（ｅ），（ｆ）に示すように、信号ｓｔｍｐｘを反転増幅してハイレベルの信号ｓｔｍｐｚが生成される。この信号ｓｔｍｐｚは、指定されたテストモードに対応する回路２６-１内のフリップフロップに、回路２３からの相補信号＊１をセットさせる。又、同図（ｆ），（ｇ）に示すように、回路２６-１からセットされたデータが出力されると、テスト信号ｔｅｓ０１ｚがハイレベルとなって、指定されたテストモードへエントリする。
【００３６】
他方、同図（ｂ），（ｃ），（ｄ）に示すように、アドレス信号ａ０５ｂｚ，ａ０６ｂｚが共にローレベルの時に、ハイレベルの信号ｔｍｅｎｔｚをトリガとしてハイレベルの信号ｐｐａｌｐｚが生成されてエクジット命令が発行され、同図（ｄ），（ｅ）に示すように、ハイレベルの信号ｐｐａｌｐｚをトリガとしてフリップフロップをリセットさせるためのハイレベルの信号ｐａｌｐｚが生成され、同図（ｅ），（ｆ）に示すように、信号ｐａｌｐｚを反転増幅してローレベルの信号ｐａｌｐｘが生成される。この信号ｐａｌｐｘは、指定されたテストモードに対応する回路２６-１内のフリップフロップをリセットさせる。又、同図（ｆ），（ｇ）に示すように、回路２６-１内のフリップフロップがリセットされると、テスト信号ｔｅｓ０１ｚがローレベルとなって、指定されたテストモードからエクジットする。
【００３７】
次に、本発明になる半導体装置の第２実施例を説明する。図１１は、半導体装置の第２実施例の要部を示すブロック図である。半導体装置の第２実施例は、本発明になる半導体装置の試験方法の第２実施例を採用する。本実施例では、半導体装置の基本構成は上記第１実施例の場合と同じであるため、その図示及び説明は省略する。
【００３８】
図１１は、本実施例におけるテストモード判定回路７の要部の構成の一実施例を示す。テストモード判定回路７は、同図に示す如く接続されたレジスタ５０１〜５０４、遅延回路５０５及びノア回路５０６を含む。ダミーコマンドは、直列接続されたレジスタ５０１〜５０４のうち、第１段のレジスタ５０１に複数回入力される。最終段のレジスタ５０４からは、テスト信号ｔｍｅｎｔｚが出力される。このテスト信号ｔｍｅｎｔｚは、遅延回路５０５に供給されリセット信号ｒｅｓｅｔとされてノア回路５０６に入力される。ノア回路５０６には、上記の如き信号ｐａｌｐｚや信号ｓｔｔｚ等も入力される。ノア回路５０６の出力信号は、レジスタ５０１〜５０４のリセット端子Ｒに入力され、これらのレジスタ５０１〜５０４をリセットする。これにより、遅延回路５０５は、テスト信号ｔｍｅｎｔｚに基いて、レジスタ５０１〜５０４をリセットさせている時間のタイミング制御を行う。又、信号ｐａｌｐｚや信号ｓｔｔｚ等に基づいて、レジスタ５０１〜５０４をリセットすることもできる。
【００３９】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは、言うまでもない。
【図面の簡単な説明】
【００４０】
【図１】本発明になる半導体装置の第１実施例を示すブロック図である。
【図２】テストモード判定回路の一実施例を示すブロック図である。
【図３】テストモード判定回路の一部をより詳細に示す回路図である。
【図４】テストモード判定回路の一部をより詳細に示す回路図である。
【図５】テストモード判定回路の一部をより詳細に示す回路図である。
【図６】テストモード判定回路の一部をより詳細に示す回路図である。
【図７】テストモード判定回路の一部をより詳細に示す回路図である。
【図８】テストモード判定回路の一部をより詳細に示す回路図である。
【図９】実施例の動作を説明するタイミングチャートである。
【図１０】実施例の動作を説明するタイミングチャートである。
【図１１】本発明になる半導体装置の第２実施例の要部を示すブロック図である。
【符号の説明】
【００４１】
１      ＤＲＡＭ
２      アドレスパッド群
３      コマンドパッド群
７      テストモード判定回路
８      論理回路
９      制御回路
１３    電源パッド群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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