(57)【要約】【課題】素子分離領域に起因するストレスの増大を抑制しつつ、寄生容量を低減する。【解決手段】半導体基板１の一部を露出させる溝６よりも深さの深い溝８を形成した後、第１半導体層２をエッチング除去することで、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成し、溝８と直交するようにゲート電極２２を配置する。【選択図】図８
2007150018.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたトランジスタと、
比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なる部分を有し、前記トランジスタを周囲から素子分離する素子分離領域とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたトランジスタと、
比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なる部分を有し、前記トランジスタを周囲から素子分離する素子分離領域とを備えることを特徴とする半導体装置。
【請求項３】
前記素子分離領域のうちの前記トランジスタのゲート電極に垂直な部分の厚さまたは深さが、前記トランジスタのゲート電極に平行な部分よりも大きいことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記素子分離領域のうちの前記トランジスタのゲート電極に垂直な部分の比誘電率が、前記トランジスタのゲート電極に平行な部分よりも小さいことを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成されたＳＲＡＭセルと、
前記ＳＲＡＭセルを素子分離する素子分離領域とを備え、
前記ＳＲＡＭセルに接続されたビットライン下の素子分離領域の、少なくとも一部領域に於いて、厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きいか、或いは前記ビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さいことを特徴とする半導体装置。
【請求項６】
半導体基板上に形成されたＳＲＡＭセルと、
前記ＳＲＡＭセルを周囲から素子分離する素子分離領域とを備え、
前記ＳＲＡＭセルに接続されたビットライン下の素子分離領域の、少なくとも一部領域に於いて、厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きいか、或いは前記ビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さいことを特徴とする半導体装置。
【請求項７】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させるとともに、前記第１溝と深さの異なる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体と比誘電率の異なる絶縁体を前記第２溝に埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項７または８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００２】
ＳＯＩトランジスタの微細化に伴ってＳＯＩ層およびＢＯＸ層ともに薄膜化し、素子分離溝も浅くなる。また、ＳＯＩ構造では、ＳＯＩ層下の電位を安定化するために、ＳＯＩ層下の半導体基板にウェルを設けることが行われている。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＳＯＩトランジスタの微細化に伴って素子分離溝を浅くすると、ゲート配線層と半導体基板との間の寄生容量が増大し、ＳＯＩトランジスタの高速化の妨げになったり、消費電力の増大を招いたりするという問題があった。一方、素子分離溝を一律に深くすると、ＳＯＩ層やＢＯＸ層にかかるストレスが増大し、ＳＯＩトランジスタの特性のバラツキが大きくなるという問題があった。
【０００４】
そこで、本発明の目的は、素子分離領域に起因するストレスの増大を抑制しつつ、寄生容量を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたトランジスタと、比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なる部分を有し、前記トランジスタを周囲から素子分離する素子分離領域とを備えることを特徴とする。
【０００６】
これにより、半導体層下に埋め込まれた埋め込み絶縁層にて半導体基板と半導体層とを絶縁することが可能となるとともに、素子分離領域の深さや比誘電率を局所的に変化させることができる。このため、素子分離領域に起因するストレスの増大を抑制しつつ、寄生容量を低減することが可能となるとともに、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となる。この結果、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタが微細化された場合においても、ＳＯＩトランジスタの特性のバラツキを抑制しつつ、ＳＯＩトランジスタの低消費電力化および高速化を図ることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたトランジスタと、比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なる部分を有し、前記トランジスタを周囲から素子分離する素子分離領域とを備えることを特徴とする。
これにより、素子分離領域に起因するストレスの増大を抑制しつつ、寄生容量を低減することが可能となり、電界効果型トランジスタが微細化された場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタの低消費電力化および高速化を図ることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記素子分離領域のうちの前記トランジスタのゲート電極に垂直な部分の厚さまたは深さが、前記トランジスタのゲート電極に平行な部分よりも大きいことを特徴とする。
これにより、素子分離領域の厚さまたは深さが大きい部分にゲート電極がかかるようにすることができ、ゲート電極の寄生容量を低減することが可能となるとともに、ゲート電極の寄生容量への寄与が小さい部分では、素子分離領域の厚さまたは深さを小さくすることができ、トランジスタにかかるストレスを抑制することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記素子分離領域のうちの前記トランジスタのゲート電極に垂直な部分の比誘電率が、前記トランジスタのゲート電極に平行な部分よりも小さいことを特徴とする。
これにより、比誘電率が小さい部分にゲート電極がかかるようにすることができ、ゲート電極の寄生容量を低減することが可能となるとともに、ゲート電極の寄生容量への寄与が小さい部分では、素子分離領域の比誘電率を大きくすることができ、ＳＯＩ層やＢＯＸ層を強固な材料で支持することが可能となる。このため、トランジスタが微細化された場合においても、プロセスインテグレーションや熱的／機械的ストレスに対してＳＯＩ層やＢＯＸ層にミクロ的な変形が発生することを抑制することができ、トランジスタの特性のバラツキを抑制しつつ、トランジスタの低消費電力化および高速化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルを素子分離する素子分離領域とを備え、前記ＳＲＡＭセルに接続されたビットライン下の素子分離領域の、少なくとも一部領域に於いて、厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きいか、或いは前記ビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さいことを特徴とする。
【００１１】
これにより、埋め込み絶縁層上に配置された半導体層にＳＲＡＭセルを形成することが可能となるとともに、素子分離領域に起因するストレスの増大を抑制しつつ、ビットラインの寄生容量を低減することが可能なり、ＳＲＡＭセルの低消費電力化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルを周囲から素子分離する素子分離領域とを備え、前記ＳＲＡＭセルに接続されたビットライン下の素子分離領域の、少なくとも一部領域に於いて、厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きいか、或いは前記ビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さいことを特徴とする。
【００１２】
これにより、ＳＲＡＭセルを半導体基板に形成した場合においても、素子分離領域に起因するストレスの増大を抑制しつつ、ビットラインの寄生容量を低減することが可能なり、ＳＲＡＭセルの低消費電力化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させるとともに、前記第１溝と深さの異なる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１３】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間のエッチングレートの違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。さらに、第１溝と第２溝との深さを互いに異ならせることにより、第１溝と第２溝とを素子分離領域として用いた場合においても、素子分離領域に起因するストレスの増大を抑制しつつ、寄生容量を低減することが可能となる。
【００１４】
このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタが微細化された場合においても、ＳＯＩトランジスタの特性のバラツキを抑制しつつ、ＳＯＩトランジスタの低消費電力化および高速化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体と比誘電率の異なる絶縁体を前記第２溝に埋め込む工程とを備えることを特徴とする。
【００１６】
これにより、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、第１溝と第２溝とを素子分離領域として用いた場合においても、素子分離領域の比誘電率を互いに異ならせることが可能となり、ＳＯＩトランジスタの特性のバラツキを抑制しつつ、ＳＯＩトランジスタの低消費電力化および高速化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層半よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００１９】
図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２０】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に下地酸化膜４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００２１】
次に、図３に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝６内に埋め込まれた支持体７を成膜する。なお、支持体７は、溝６内における第１半導体層２および第２半導体層３の側壁にも成膜され、第２半導体層３を半導体基板１上で支持することができる。なお、支持体７の材質としては、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
【００２２】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、下地酸化膜４、第２半導体層３、第１半導体層２および半導体基板１をパターニングすることにより、第１半導体層２の一部を露出させるとともに、溝６よりも深さの深い溝８を形成する。なお、溝８の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。ここで、溝６よりも溝８の深さを深くすることにより、溝８と交差するようにゲート電極２２を配置することで、ゲート電極２２の寄生容量を低減することが可能となるとともに、ゲート電極２２の寄生容量への寄与が小さい部分では、溝６の深さを浅くすることができ、第２半導体層３に形成されるトランジスタにかかるストレスを抑制することができる。
【００２３】
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００２４】
なお、半導体基板１、第２半導体層３および支持体７がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１、第２半導体層３および支持体７のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００２５】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。また、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００２６】
次に、図６に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成する。その際、第２半導体層３の側壁も酸化され、第２半導体層３の側壁に酸化膜１１が形成される。なお、半導体基板１および第２半導体層３の熱酸化にて埋め込み絶縁層１０を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。
【００２７】
また、空洞部９に埋め込み絶縁層１０を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１０をリフローさせることが可能となり、埋め込み絶縁層１０のストレスを緩和させることが可能となるとともに、第２半導体層３との境界における界面準位を減らすことができる。また、埋め込み絶縁層１０は空洞部９を全て埋めるように形成しても良いし、空洞部９が一部残るように形成しても良い。
【００２８】
また、図６の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁層１０を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部９を埋め込み絶縁層１０で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９をシリコン酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される埋め込み絶縁層１０の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００２９】
なお、埋め込み絶縁層１０の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３０】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に埋め込み絶縁層１０を形成することが可能となり、第２半導体層３の膜減りを抑制することが可能となる。
また、溝６、８の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝６内に支持体７を埋め込むことにより、第２半導体層３を半導体基板１上で支持する支持体７をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００３１】
次に、図７に示すように、ＣＶＤなどの方法により溝８内に埋め込み絶縁体１３を埋め込んだ後、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁体１３、支持体７を薄膜化するとともに、酸化防止膜５をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜４および酸化防止膜５を除去することにより、第２半導体層３の表面を露出させる。なお、埋め込み絶縁体１３としては、例えば、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
【００３２】
また、埋め込み絶縁体１３の比誘電率は支持体７の比誘電率よりも小さくすることが好ましい。ここで、埋め込み絶縁体１３の比誘電率を支持体７の比誘電率よりも小さくすることにより、ゲート電極２２が溝８と交差するように配置することで、ゲート電極２２の寄生容量を低減することが可能となるとともに、ゲート電極２２の寄生容量への寄与が小さい部分では、素子分離領域の比誘電率を大きくすることができ、ＳＯＩ層やＢＯＸ層を強固な材料で支持することが可能となる。このため、トランジスタが微細化された場合においても、プロセスインテグレーションや熱的／機械的ストレスに対してＳＯＩ層やＢＯＸ層にミクロ的な変形が発生することを抑制することができ、トランジスタの特性のバラツキを抑制しつつ、トランジスタの低消費電力化および高速化を図ることができる。
【００３３】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ALD、MOCVDあるいはＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上にゲート電極層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いてゲート電極層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。なお、ゲート電極２２は溝８と直交するように配置することが好ましい。
【００３４】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース２５ａおよびドレイン層２５ｂを第２半導体層３に形成する。
【００３５】
これにより、第２半導体層３下に埋め込まれた埋め込み絶縁層１０にて半導体基板１と第２半導体層３とを絶縁することが可能となるとともに、溝６、８の深さや素子分離領域の比誘電率を局所的に変化させることができる。このため、素子分離領域に起因するストレスの増大を抑制しつつ、寄生容量を低減することが可能となるとともに、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となる。この結果、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタが微細化された場合においても、ＳＯＩトランジスタの特性のバラツキを抑制しつつ、ＳＯＩトランジスタの低消費電力化および高速化を図ることができる。
【００３６】
なお、上述した実施形態では、ＳＯＩトランジスタを第２半導体層３に形成する方法について説明したが、ＣＭＯＳインバータやＳＲＡＭセルなど、種々の回路を第２半導体層３に形成するようにしてもよい。ここで、ＳＲＡＭセルを第２半導体層３に形成する場合、ＳＲＡＭセルに接続されたビットライン下の素子分離領域の厚さまたは深さがそれ以外の素子分離領域の厚さまたは深さよりも大きくすることが好ましい。或いは、ＳＲＡＭセルに接続されたビットライン下の素子分離領域の比誘電率がそれ以外の素子分離領域の比誘電率よりも小さくすることが好ましい。
【００３７】
また、上述した実施形態では、ＳＯＩトランジスタを第２半導体層３に形成する方法を例にとって説明したが、電界効果型トランジスタを半導体基板に形成する方法に適用するようにしてもよい。すなわち、半導体基板に形成されたトランジスタと、前記トランジスタを周囲から素子分離する、２つ以上の異なる深さ、あるいは、異なる誘電率を有する素子分離絶縁膜領域と、からなる半導体装置にも適用できる。
【００３８】
また、上述した実施形態では、埋め込み絶縁層１０を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、埋め込み絶縁層１０を形成するようにしてもよい。この場合、埋め込み絶縁層１０の形成時に第２半導体層３の表面に形成された酸化膜は、エッチングまたは研磨により除去するようにしてもよい。
【００３９】
また、上述した実施形態では、埋め込み絶縁体１３が埋め込まれた溝８の深さを支持体７が埋め込まれた溝６の深さよりも深くする方法について説明したが、支持体７が埋め込まれた溝６の深さを埋め込み絶縁体１３が埋め込まれた溝８の深さよりも深くするようにしてもよい。この場合、ゲート電極２２は溝６と交差するように配置するとともに、支持体７の比誘電率は埋め込み絶縁体１３の比誘電率よりも小さくすることが好ましい。
【００４０】
また、上述した実施形態では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法にて素子分離を行う方法について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法にて素子分離を行うようにしてもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４２】
１  半導体基板、２  第１半導体層、３  第２半導体層、４  下地酸化膜、５  酸化防止膜、６、８  素子分離用溝、７  支持体、９  空洞部、１０  埋め込み酸化膜、１１  酸化膜、１３  埋め込み絶縁体、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４ａ、２４ｂ  サイドウォールスペーサ、２５ａ  ソース層、２５ｂ  ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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