(57)【要約】【課題】相変化メモリ及びその動作方法を提供する。【解決手段】スイッチング素子、そのスイッチング素子に連結されたストレージノードを備える相変化メモリにおいて、ストレージノードは、下部電極５２と、相変化層６１と、下部電極と相変化層との間に形成されたフラーレン層６０と、上部電極６２と、を備える。【選択図】図１
2007081363.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子、前記スイッチング素子に連結されたストレージノードを備える相変化メモリにおいて、
前記ストレージノードは、
第１電極と、
相変化層と、
前記第１電極と前記相変化層との間に形成された発熱高効率化手段と、
第２電極と、を備えることを特徴とする相変化メモリ。
【請求項２】
前記発熱高効率化手段は、カーボンナノチューブ層、ナノパーチクル層及びナノドット層のうちいずれか一つであることを特徴とする請求項１に記載の相変化メモリ。
【請求項３】
前記発熱高効率化手段は、順次に積層された少なくとも二層を備えることを特徴とする請求項２に記載の相変化メモリ。
【請求項４】
前記ナノパーチクル層はフラーレン層であることを特徴とする請求項２に記載の相変化メモリ。
【請求項５】
前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成されたことを特徴とする請求項２に記載の相変化メモリ。
【請求項６】
前記フラーレン層は、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ７８層、Ｃ８４層のうちいずれか一つであることを特徴とする請求項４に記載の相変化メモリ。
【請求項７】
前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層であることを特徴とする請求項４に記載の相変化メモリ。
【請求項８】
前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系列であることを特徴とする請求項７に記載の相変化メモリ。
【請求項９】
前記発熱高効率化手段は、前記相変化層の底面全体に拡張されたことを特徴とする請求項１に記載の相変化メモリ。
【請求項１０】
前記ストレージノードは、上部面に前記発熱高効率化手段が備わる、前記第１電極上に形成された第１電極コンタクト層をさらに備えることを特徴とする請求項１に記載の相変化メモリ。
【請求項１１】
前記発熱高効率化手段は、前記第１電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは、絶縁膜で覆われたことを特徴とする請求項１０に記載の相変化メモリ。
【請求項１２】
前記ストレージノードを構成する前記発熱高効率化手段は、前記第１電極コンタクト層の上部から所定深さほど内部に存在して相変化層と接触することを特徴とする請求項１０に記載の相変化メモリ。
【請求項１３】
前記ストレージノードは複数の層を備え、前記複数の層のそれぞれは前記発熱高効率化手段及び相変化層を備えることを特徴とする請求項１に記載の相変化メモリ。
【請求項１４】
前記複数の層の最上層は、前記発熱高効率化手段であることを特徴とする請求項１３に記載の相変化メモリ。
【請求項１５】
スイッチング素子、前記スイッチング素子に連結されたストレージノードを備え、前記ストレージノードは、第１電極、相変化層、前記第１電極と前記相変化層との間に形成された発熱高効率化手段、及び第２電極を備える相変化メモリの動作方法において、
前記スイッチング素子をオン状態に維持するステップと、
前記ストレージノードに所定の電流を印加するステップと、
を含むことを特徴とする相変化メモリの動作方法。
【請求項１６】
前記所定の電流は、リセット電流、セット電流及び読み出し電流のうちいずれか一つであることを特徴とする請求項１５に記載の相変化メモリの動作方法。
【請求項１７】
前記リセット電流を印加した後、前記ストレージノードに前記リセット電流の印加時間より長時間にセット電流を印加することを特徴とする請求項１６に記載の相変化メモリの動作方法。
【請求項１８】
前記所定の電流が前記読み出し電流である時、前記方法は、前記読み出し電流を印加して前記ストレージノードの抵抗を測定するステップと、測定された抵抗を基準抵抗と比較するステップと、をさらに含むことを特徴とする請求項１６に記載の相変化メモリの動作方法。
【請求項１９】
前記発熱高効率化手段は、カーボンナノチューブ層、ナノパーチクル層及びナノドット層のうちいずれか一つであることを特徴とする請求項１５に記載の相変化メモリの動作方法。
【請求項２０】
前記発熱高効率化手段は、順次に積層された少なくとも二層を含むことを特徴とする請求項１９に記載の相変化メモリの動作方法。
【請求項２１】
前記ナノパーチクル層はフラーレン層であることを特徴とする請求項１９に記載の相変化メモリの動作方法。
【請求項２２】
前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成されたことを特徴とする請求項１９に記載の相変化メモリの動作方法。
【請求項２３】
前記フラーレン層は、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ７８層、Ｃ８４層のうちいずれか一つであることを特徴とする請求項２１に記載の相変化メモリの動作方法。
【請求項２４】
前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層であることを特徴とする請求項２１に記載の相変化メモリの動作方法。
【請求項２５】
前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系列であることを特徴とする請求項２４に記載の相変化メモリの動作方法。
【請求項２６】
前記発熱高効率化手段は、前記相変化層の底面全体に拡張されたことを特徴とする請求項１５に記載の相変化メモリの動作方法。
【請求項２７】
前記ストレージノードは前記第１電極上に形成され、上部面に前記発熱高効率化手段が備わる第１電極コンタクト層をさらに備えることを特徴とする請求項１５に記載の相変化メモリの動作方法。
【請求項２８】
前記発熱高効率化手段は、前記第１電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは絶縁膜で覆われたことを特徴とする請求項２７に記載の相変化メモリの動作方法。
【請求項２９】
前記発熱高効率化手段は、前記第１電極コンタクト層の上部から所定深さほど内部に存在し、相変化層と接触することを特徴とする請求項２７に記載の相変化メモリの動作方法。
【請求項３０】
前記ストレージノードは複数の層を備え、前記複数の層それぞれは前記発熱高効率化手段と相変化層とを備えることを特徴とする請求項１５に記載の相変化メモリの動作方法。
【請求項３１】
前記複数の層の最上層は、前記発熱高効率化手段であることを特徴とする請求項３０に記載の相変化メモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及び動作方法に係り、より詳細には、相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ：ＰＲＡＭ）及びその動作方法に関する。
【背景技術】
【０００２】
ＰＲＡＭでデータが記録される相変化層は、加熱される温度及び冷却される速度によって結晶相または非晶質相となる。前記相変化層が結晶相である時には、ＰＲＡＭの抵抗は低いが、非晶質である時には、ＰＲＡＭの抵抗は高くなる。ＰＲＡＭはこのような抵抗特性を利用してデータを記録及び再生する不揮発性メモリ素子である。
【０００３】
現在のＰＲＡＭで問題となっているのは、相変化層を非晶質化させるのに必要なリセット電流Ｉｒｅｓｅｔが大きいということである。
【０００４】
一つのセルが一つの相変化層を備えるストレージノード及び一つのトランジスタから形成された既存のＰＲＡＭの集積度を高めるためには、ストレージノード及びトランジスタそれぞれのサイズを縮める必要がある。
【０００５】
ところが、トランジスタのサイズを縮める場合、トランジスタが受容できる最大電流も小さくなるために、リセット電流がトランジスタの最大電流よりも大きくなる場合には相変化によるデータ保存が不可能になってしまう。したがって、ＰＲＡＭのリセット電流を低減しない限りＰＲＡＭの集積度を高めることは困難となってしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、前述した従来の問題点を改善するためのものであり、リセット電流を低減できる発熱高効率化手段を備えるＰＲＡＭを提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、このようなＰＲＡＭの動作方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するために、本発明は、スイッチング素子、前記スイッチング素子に連結されたストレージノードを備えるＰＲＡＭにおいて、前記ストレージノードは、第１電極と、相変化層と、前記第１電極と前記相変化層との間に形成された発熱高効率化手段と、第２電極と、を備えることを特徴とするＰＲＡＭを提供する。
【０００９】
かかるＰＲＡＭで、前記発熱高効率化手段は、カーボンナノチューブ（ＣａｒｂｏｎＮａｎｏＴｕｂｅ：ＣＮＴ）層、ナノパーチクル層及びナノドット層のうちいずれか一つである。
【００１０】
前記発熱高効率化手段は、順次に積層された少なくとも二層を備える。
【００１１】
前記ナノパーチクル層はフラーレン層である。
【００１２】
前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成される。
【００１３】
前記フラーレン層は、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ７８層、Ｃ８４層のうちいずれか一つである。また、前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層である。このとき、前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系列である。
【００１４】
前記発熱高効率化手段は、前記相変化層の底面全体に拡張される。
【００１５】
前記ストレージノードは、上部面に前記発熱高効率化手段が備わる、前記第１電極上に形成された第１電極コンタクト層をさらに備える。
【００１６】
前記発熱高効率化手段は、前記第１電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは絶縁膜で覆われる。
【００１７】
前記ストレージノードを構成する前記発熱高効率化手段は、前記第１電極コンタクト層の上部から所定深さほど内部に存在して相変化層と接触する。
【００１８】
前記ストレージノードは複数の層を備え、前記複数の層のそれぞれは、前記発熱高効率化手段及び相変化層を備える。このとき、前記複数の層の最上層は、前記発熱高効率化手段である。
【００１９】
前記技術的課題を達成するために、本発明は、スイッチング素子、前記スイッチング素子に連結されたストレージノードを備え、前記ストレージノードは、第１電極、相変化層、前記第１電極と前記相変化層との間に形成された発熱高効率化手段、及び第２電極を備えるＰＲＡＭの動作方法において、前記スイッチング素子をオン状態に維持するステップと、前記ストレージノードに所定の電流を印加するステップと、を含むことを特徴とするＰＲＡＭの動作方法を提供する。
【００２０】
この動作方法において、前記所定の電流は、リセット電流、セット電流及び読み出し電流のうちいずれか一つである。
【００２１】
前記リセット電流を印加した後、前記ストレージノードに前記リセット電流の印加時間より長時間にセット電流を印加できる。
【００２２】
前記所定の電流が前記読み出し電流である時、前記方法は、前記読み出し電流を印加して前記ストレージノードの抵抗を測定し、測定された抵抗を基準抵抗と比較する。
【００２３】
前記発熱高効率化手段は、ＣＮＴ層、ナノパーチクル層及びナノドット層のうちいずれか一つである。
【００２４】
また、前記発熱高効率化手段は、順次に積層された少なくとも二層を含む。
【００２５】
前記ナノパーチクル層はフラーレン層である。また、前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成される。また、前記フラーレン層は、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ７８層、Ｃ８４層のうちいずれか一つである。
【００２６】
前記フラーレン層は、その内部に金属原子を含む金属エンドヘドラル層である。このとき、前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系列である。
【００２７】
前記発熱高効率化手段は、前記相変化層の底面全体に拡張される。
【００２８】
前記ストレージノードは前記第１電極上に形成され、上部面に前記発熱高効率化手段が備わる第１電極コンタクト層をさらに備える。
【００２９】
前記発熱高効率化手段は、前記第１電極コンタクト層の上部面の一部領域に存在し、前記上部面の残りは絶縁膜で覆われる。
【００３０】
前記発熱高効率化手段は、前記第１電極コンタクト層の上部から所定深さほど内部に存在し、相変化層と接触する。
【００３１】
前記ストレージノードは複数の層を備え、前記複数の層それぞれは、前記発熱高効率化手段と相変化層とを備える。このとき、前記複数の層の最上層は、前記発熱高効率化手段である。
【発明の効果】
【００３２】
本発明に係るＰＲＡＭにおいて、相変化層を通過する電流は、発熱高効率化手段を通過するために、発熱高効率化手段の高い比抵抗及び低い熱伝導度によって、従来よりも小さな電流で相変化層の前記発熱高効率化手段層に接した部分の温度を相変化層の融点以上にすることができ、前記発熱高効率化手段層に接した相変化層は非晶質化する。したがって、本発明のＰＲＡＭで、リセット電流は従来よりも低減することができる。このようにリセット電流が低減すれば、トランジスタのサイズを、低減したリセット電流に合わせて縮めることができるため、ＰＲＡＭの集積度も高めることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態による発熱高効率化手段を含むＰＲＡＭ及びその動作方法を、添付した図面を参照して詳細に説明する。なお、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。
【００３４】
図１は、本発明の第１実施形態によるＰＲＡＭ（以下、第１ＰＲＡＭ）の断面図である。
【００３５】
図１を参照すれば、第１ＰＲＡＭの基板４０に導電性不純物、例えば、ｎ型不純物がドーピングされた第１不純物領域Ｓ１及び第２不純物領域Ｄ１が所定の間隔で存在する。基板４０は、例えば、ｐ型シリコン基板でありうる。第１不純物領域Ｓ１及び第２不純物領域Ｄ１は多様な形態を持つことができる。第１不純物領域Ｓ１及び第２不純物領域Ｄ１のうちいずれか一つ、例えば、第１不純物領域Ｓ１はソース領域であり、他の領域はドレイン領域でありうる。第１不純物領域Ｓ１と第２不純物領域Ｄ１との間の基板４０上にゲート酸化膜４２が存在し、ゲート酸化膜４２上にゲート４４が形成されている。基板４０と第１不純物領域Ｓ１及び第２不純物領域Ｄ１とゲート４４とはスイッチング素子である電界効果トランジスタを構成する。このような電界効果トランジスタはＰＮ接合ダイオードに代替できる。
【００３６】
引続き、基板４０上に前記トランジスタを覆う第１層間絶縁層４６が形成されている。第１層間絶縁層４６に第１不純物領域Ｓ１が露出されるコンタクトホール４８が形成されている。コンタクトホール４８は、第１不純物領域Ｓ１の代わりに、第２不純物領域Ｄ１が露出される位置に形成されてもよい。コンタクトホール４８は、導電性プラグ５０で満たされている。第１層間絶縁層４６上に導電性プラグ５０の露出された上部面を覆う下部電極５２が存在する。下部電極５２はパッド層の役割も兼ねる。第１層間絶縁層４６上に下部電極５２を覆う第２層間絶縁層５４が存在し、第２層間絶縁層５４には、第１電極である下部電極５２の上部面が露出されるコンタクトホール５６が形成されている。第２層間絶縁層５４は第１層間絶縁層４６と同じ絶縁層でありうる。コンタクトホール５６は、第１電極コンタクト層である下部電極コンタクト層５８で満たされている。第２層間絶縁層５４上に下部電極コンタクト層５８の上部面を覆う発熱高効率化手段として機能するフラーレン層６０が存在する。フラーレン層６０上に、相変化層６１と第２電極である上部電極６２とが順次に積層されている。相変化層６１は、例えば、ＧＳＴ層でありうる。
【００３７】
本発明の実施形態で、前記相変化層６１は、カルコゲニドを含み得る。例えば、前記相変化物質は、Ｇｅ−
Ｓｂ−Ｔｅ、Ａｓ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｓｎ−Ｉｎ−Ｓｂ−ＴｅまたはＡｓ−Ｇｅ−Ｓｂ−Ｔｅのようなカルコゲニド合金を含み得る。さらに他の例として、前記相変化層６１は、Ｔａ−Ｓｂ−Ｔｅ、Ｎｂ−Ｓｂ−ＴｅまたはＶ−Ｓｂ−Ｔｅのような５Ａ族元素−Ｓｂ−Ｔｅを含むか、またはＴａ−Ｓｂ−Ｓｅ、Ｎｂ−Ｓｂ−ＳｅまたはＶ−Ｓｂ−Ｓｅのような５Ａ族元素−Ｓｂ−Ｓｅを含み得る。さらに他の例として、前記相変化層６１は、Ｗ−Ｓｂ−Ｔｅ、Ｍｏ−Ｓｂ−Ｔｅ、またはＣｒ−Ｓｂ−Ｔｅのような６Ａ族元素−Ｓｂ−Ｔｅを含むか、またはＷ−Ｓｂ−Ｓｅ、Ｍｏ−Ｓｂ−ＳｅまたはＣｒ−Ｓｂ−Ｓｅのような６Ａ族元素−Ｓｂ−Ｔｅを含み得る。
【００３８】
以上では、優先的に、前記相変化層６１が三元系の相変化カルコゲニド合金から形成されることが記述されたが、前記相変化層６１は、二元系の相変化カルコゲニド合金または四元系の相変化カルコゲニド合金から形成されてもよい。例として、前記ニ元系の相変化カルコゲニド合金は、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｅ、Ｓｂ２−Ｔｅ３またはＧｅ−Ｔｅ合金のうち、何れか一つまたはそれ以上を含み得る。また、前記四元系の相変化カルコゲニド合金は、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、（Ｇｅ−Ｓｎ）−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−（Ｓｅ−Ｔｅ）またはＴｅ８１−Ｇｅ１５−Ｓｂ２−Ｓ２合金のうち、何れか一つまたはそれ以上を含み得る。
【００３９】
以上のように記述された本発明の実施形態で、前記相変化層６１は、複数の抵抗状態を有する転移金属酸化物から形成されてもよい。例えば、前記相変化層６１は、ＮｉＯ、ＴｉＯ２、ＨｆＯ、Ｎｂ２Ｏ５、ＺｎＯ、ＷＯ３及びＣｏＯ、またはＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）、またはＰＣＭＯ（ＰｒｘＣａ１−ｘＭｎＯ３）からなる群から選択された少なくとも何れか一つの物質から形成されてもよい。下部電極５２と下部電極コンタクト層５８、フラーレン層６０、相変化層６１及び上部電極６２は、ビットデータが保存されるストレージノードを構成する。下部電極５２がフラーレン層６０と直接接触する場合、前記ストレージノードのうち下部電極コンタクト層５８は除外できる。また、ストレージノードは発熱高効率化手段及び相変化層を備えた複数の層から構成することもでき、その複数の層の最上層は発熱高効率化手段であることもできる。
【００４０】
図２は、図１の下部電極コンタクト層５８、フラーレン層６０及び相変化層６１の一部を含む部分６０ｐを拡大して示す。
【００４１】
図２を参照すれば、フラーレン層６０は単一層であって、複数のフラーレン６０ｆを備える。電流がフラーレン層を通過する時の抵抗は、フラーレン層のない場合と比較して大きい。小さな領域に存在する高い抵抗領域はその領域でのジュール熱の増大を意味するが、相変化層６１と下部電極コンタクト層５８との間で発生するジュール熱はフラーレン層６０が存在していない時よりも増大する。また、フラーレン層６０の熱伝導度は相対的に非常に低いので、発生した熱の損失を最小化できる。したがって、電流Ｉがリセット電流Ｉｒｅｓｅｔである場合、従来よりもリセット電流を低減しても下部電極コンタクト層５８と相変化層６１との間で従来のようなジュール熱が発生する。このようにして相変化層６１のフラーレン層６０に接した部分は、相変化温度、すなわち、融点以上になって非晶質状態となる。
【００４２】
前述したように、フラーレン層６０は発熱量を増大させ、熱の損失を減らす手段、例えば、発熱高効率化手段として作用することが分かる。前記発熱高効率化手段は、ＣＮＴ層、ナノパーチクル層及びナノドット層から形成された群のうち選択されたいずれか一つでありうる。前記ナノパーチクル層は、例えば、フラーレン層６０でありうる。フラーレン６０ｆは、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８４のうちいずれか一つでありうる。フラーレン層６０はまた、内部に金属原子を含むメタルエンドヘドラル層でありうる。この時、前記金属原子は、Ｌａ、Ｅｒ、Ｇｄ、Ｈｏ、Ｎｄを含むランタン系列でありうる。そして、前記ナノパーチクル層または前記ナノドット層は、シリコン化合物、炭素化合物、酸化物及び窒素化合物のうちいずれか一つで構成できる。発熱高効率化手段は、相変化層６１の底面全体に拡張されている。  次いで、図３は、本発明の第２実施形態によるＰＲＡＭ（以下、第２ＰＲＡＭ）の断面図である。
【００４３】
図３を参照すれば、前記第２ＰＲＡＭは、第２層間絶縁層５４上に下部電極コンタクト層５８の露出された上部面を覆うフラーレン層７０を備える。フラーレン層７０は、順次に積層された第１フラーレン層７０ａ及び第２フラーレン層７０ｂを備える。第１フラーレン層７０ａは前記第１ＰＲＡＭのフラーレン層６０でありうる。第２フラーレン層７０ｂは第１フラーレン層７０ａと同一であることが望ましいが、異なってもよい。例えば、第１フラーレン層７０ａがＣ６０層である時、第２フラーレン層７０ｂは、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ７８層、Ｃ８４層のうちいずれか一つでありうる。
【００４４】
前記第２ＰＲＡＭで、フラーレン層７０は３層以上のフラーレン層を備えることができるが、例えば、第１フラーレン層７０ａ及び第２フラーレン層７０ｂを含めて総２０層のフラーレン層を備えることができる。フラーレン層７０がこのように順次に積層された複数のフラーレン層を備える場合、フラーレン層７０を通過する電流の抵抗は、単層である前記第１ＰＲＡＭのフラーレン層６０より高くなる。したがって、前記第１及び第２ＰＲＡＭに同じ電流が印加される時、前記第１ＰＲＡＭのフラーレン層６０の発熱量より前記第２ＰＲＡＭのフラーレン層７０の発熱量が大きくなる。したがって、前記第２ＰＲＡＭのリセット電流は前記第１ＰＲＡＭのリセット電流よりも小さくなる。
【００４５】
これに関する本発明者の実験によれば、単層のフラーレン層６０を備える前記第１ＰＲＡＭの場合、リセット電流は〜０．４ｍＡ程度であるが、一方、複層のフラーレン層７０を備える前記第２ＰＲＡＭの場合、リセット電流は〜０．２６ｍＡ程度であった。
【００４６】
フラーレン層７０が複層であることを除いて、前記第２ＰＲＡＭの他の部分は前記第１ＰＲＡＭと同一でありうる。
【００４７】
図４は、本発明の第３実施形態によるＰＲＡＭ（以下、第３ＰＲＡＭ）の断面図である。
【００４８】
図４を参照すれば、前記第３ＰＲＡＭで下部電極コンタクト層５８は、第２層間絶縁層５４の上部面より所定厚さほど低く満たされている。このようにしてビアホ―ル５６の上層部は前記所定厚さほど空くようになるが、ビアホ―ル５６のかかる空洞はフラーレン層８０で満たされている。相変化層６１は、第２層間絶縁層５４上にフラーレン層８０の上部面を覆うように形成されている。フラーレン層８０は、前記第１ＰＲＡＭのフラーレン層６０と同一でありうる。前記第３ＰＲＡＭの他の部分は、前記第１ＰＲＡＭと同一でありうる。
【００４９】
次いで、図５は、本発明の第４実施形態によるＰＲＡＭ（以下、第４ＰＲＡＭ）の断面図である。
【００５０】
図５を参照すれば、前記第４ＰＲＡＭにおいて第２層間絶縁層５４上に絶縁層８５が存在する。絶縁層８５は、例えば、二酸化ケイ素（ＳｉＯ２）膜でありうる。絶縁層８５は、下部電極コンタクト層５８の上部面の一部を覆う。すなわち、絶縁層８５は、下部電極コンタクト層５８の露出面を制限する。絶縁層８５で覆われていない下部電極コンタクト層５８の上部面の残りの部分はフラーレン層９０で覆われている。フラーレン層９０は発熱高効率化手段であって、例えば、Ｃ６０層、Ｃ７０層、Ｃ７６層、Ｃ７８層、Ｃ８４層のうちいずれか一つでありうる。絶縁層８５上にフラーレン層９０を覆う相変化層６１が形成されている。前記第４ＰＲＡＭの他の部分は前記第１ＰＲＡＭと同一でありうる。
【００５１】
次に、前述した本発明の実施形態によるＰＲＡＭの抵抗−電流特性及び再現性について説明する。
【００５２】
図６は、ＰＲＡＭの相変化層６１が結晶状態にある時と非晶質状態にある時、それぞれの場合について印加電流の変化による抵抗の変化を示す。
【００５３】
図６で、第１グラフＧ１と第３グラフＧ３とは、前記本発明のＰＲＡＭの相変化層６１が初期に結晶状態である時、抵抗−電流特性を示す。そして、第２グラフＧ２は、前記本発明のＰＲＡＭの相変化層６１が初期に非晶質状態である時、抵抗−電流特性を表す。
【００５４】
第１グラフＧ１及び第３グラフＧ３を参照すれば、本発明のＰＲＡＭの相変化層６１が初期に結晶状態である時は、ＰＲＡＭの抵抗は印加電流、すなわち、電流が０．３ｍＡになるまで低い値を維持して大きい変化がない。しかし、電流が０．５ｍＡになるまではＰＲＡＭの抵抗は大きく増大する。これは、例えば、０．４ｍＡ程度の電流パルスを印加した時には、結晶状態から非晶質状態に変化する相変化が起きるということを示す。したがって、リセット電流は０．４ｍＡであるといえる。
【００５５】
次いで、第２グラフＧ２を参照すれば、初期に非晶質状態であるので、抵抗が高いＰＲＡＭは電流パルスが印加されつつ抵抗が順次低くなることが分かる。０．３ｍＡの電流パルスが印加されれば、初期に非晶質状態である相変化層６１は完全に結晶状態になって、抵抗は相変化層６１が初期の結晶状態である時と同じくなる。印加電流を０．３ｍＡ以上に増大させ続ければ、非晶質状態から結晶状態に変わった相変化層６１は再び非晶質状態になって抵抗が高くなる。
【００５６】
図７は、本発明のＰＲＡＭに同じパターンでリセット電流とセット電流とを反復印加する時、ＰＲＡＭの抵抗変化パターンを示す。
【００５７】
図７で、第１グラフＧ１１はＰＲＡＭに印加する電流を表し、第２グラフＧ２２はこのような電流の印加後に測定したＰＲＡＭの抵抗を表す。
【００５８】
図７の第１グラフＧ１１及び第２グラフＧ２２を参照すれば、電流は所定の印加パターン（以下、電流印加パターン）によって反復的に印加され、これに対して現れるＰＲＡＭの抵抗も反復されるパターン（以下、抵抗パターン）を持つということが分かる。そして、抵抗パターンは相等しいことが分かり、また抵抗パターン周期と電流印加パターン周期とは一致することが分かる。また、抵抗パターンを見れば、抵抗の最小値だけでなく、最大値も同じ値を持つため、抵抗パターン間の偏差は大きくないということが分かる。このような結果は、すなわち、本発明のＰＲＡＭについて同一条件下で何回も最大及び最小抵抗値を測定した時、最大及び最小抵抗値は許容誤差範囲内で一定であり、最大抵抗と最小抵抗との差も許容誤差範囲内で一定であるということを意味するものであって、本発明のＰＲＡＭが再現性に優れていることを証明するものである。
【００５９】
次いで、前述した本発明の第１ＰＲＡＭの動作方法について説明する。このような説明は、前記第２ＰＲＡＭないし第４ＰＲＡＭにも同一に適用できる。
【００６０】
本動作方法と関連してトランジスタは常にオン状態であるので、図８では、便宜上スイッチング素子の図示は省略した。
【００６１】
＜書き込み＞
図８の（ａ）に示すように、全体が結晶状態である相変化層６１にリセット電流Ｉｒｅｓｅｔ以上の電流を所定の時間印加する。例えば、図６の実施形態の場合には、リセット電流が約０．４ｍＡである。フラーレン層６０の存在によって相変化層６１の直下で発熱効率が従来よりもはるかに高くなる。これにより、フラーレン層６０で多くの熱が発生し、このような熱により相変化層６１のフラーレン層６０に接した部分は瞬間的に相変化温度以上になる。この結果、図８の（ｂ）に示すように、相変化層６１に非晶質領域１００が形成される。相変化層６１に非晶質領域１００が形成されると相変化層６１の電気的抵抗は高くなる。
【００６２】
このように相変化層６１に非晶質領域１００が形成された時に本発明のＰＲＡＭにビットデータ１が記録されたと見なす。そして、相変化層６１の前記非晶質領域１００が結晶領域である時、本発明のＰＲＡＭにビットデータ０が記録されたと見なす。
【００６３】
図８の（ｂ）に示すように、相変化層６１に非晶質領域１００が存在する状態で相変化層６１にリセット電流Ｉｒｓより小さな強度のセット電流Ｉｓｅｔを印加する。この時、セット電流Ｉｓは、リセット電流Ｉｒｓより長時間印加する。
【００６４】
セット電流Ｉｓが印加されると相変化層６１の非晶質領域１００は結晶状態になって、図８の（ｃ）に示すように相変化層６１は全体が結晶状態となる。図８の（ｃ）と（ａ）とで相変化層６１の状態は同一である。したがって、図８の（ｂ）に示す相変化層６１にセット電流Ｉｓを印加する過程は、相変化層６１に記録されたビットデータ１を消去する過程あるいは相変化層６１にビットデータ０を記録する過程と見なしてもよい。
【００６５】
＜読み出し＞
相変化層６１の相が変わらない程度の電流を、相変化層６１を含むストレージノードの両端に印加して抵抗を測定する。このように測定した抵抗を基準抵抗と比較して、相変化層６１に記録されたビットデータが１であるかまたは０であるのかを判読する。
【００６６】
したがって、相変化層６１に印加される読み出し電流は、前記リセット電流Ｉｒｓとセット電流Ｉｓより低いことが望ましい。
【００６７】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、相変化層６１と上部電極６２との間に下部電極コンタクト層５６と同じ形態で上部電極コンタクト層を備えることができる。そして、このような場合に前記上部電極コンタクト層と相変化層６１との間にも発熱高効率化手段、例えば、フラーレン層６０を備えることができる。この時は、フラーレン層６０を、下部電極コンタクト層５８と相変化層６１との間、または上部電極６２と前記上部電極コンタクト層との間に選択的に備えることができる。また、このような形態でフラーレン層６０を備えると共に、相変化層６１自体に変化を与えることもでき、下部電極コンタクト層５８自体に変化を与えることもできる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められなければならない。
【産業上の利用可能性】
【００６８】
本発明は、不揮発性メモリ素子が使われるあらゆる電子製品に適用できる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態によるＰＲＡＭの断面図である。
【図２】図１の下部電極コンタクト層、フラーレン層及び相変化層の一部領域を拡大した断面図である。
【図３】本発明の第２実施形態によるＰＲＡＭの断面図である。
【図４】本発明の第３実施形態によるＰＲＡＭの断面図である。
【図５】本発明の第４実施形態によるＰＲＡＭの断面図である。
【図６】本発明の実施形態によるＰＲＡＭの抵抗−電流特性を示すグラフである。
【図７】本発明の実施形態によるＰＲＡＭの抵抗−電流特性の再現性を示すグラフである。
【図８】本発明の実施形態によるＰＲＡＭの動作方法を示す断面図である。
【符号の説明】
【００７０】
４０    基板、
４２    ゲート酸化膜、
４４    ゲート、
４６    第１層間絶縁層、
４８    コンタクトホール、
５０    導電性プラグ、
５２    下部電極、
５４    第２層間絶縁層、
５６    コンタクトホール、
５８    下部電極コンタクト層、
６０    フラーレン層、
６１    相変化層、
６２    上部電極、
Ｓ１    第１不純物領域、
Ｄ１    第２不純物領域。
【図１】
2007081363.tif 000003
【図２】
2007081363.tif 000004
【図３】
2007081363.tif 000005
【図４】
2007081363.tif 000006
【図５】
2007081363.tif 000007
【図６】
2007081363.tif 000008
【図７】
2007081363.tif 000009
【図８】
2007081363.tif 000010