(57)【要約】【課題】半導体層に含まれる成分に起因する汚染を抑制しつつ、異なる成分を含む半導体層を半導体基板上に形成する。【解決手段】半導体ウェハＷ１の表面に選択エピタキシャル成長にて半導体層１１および保護膜１２を形成した後、半導体ウェハＷ１の外周部の保護膜１２を露出させるレジストパターン１３を形成し、レジストパターン１３をマスクとして保護膜１２をエッチングすることにより、半導体ウェハＷ１の外周部の保護膜１２を除去し、レジストパターン１３および保護膜１２をマスクとして半導体層１１をエッチングすることにより、半導体ウェハＷ１の外周部の半導体層１１を除去する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ウェハの表面に選択エピタキシャル成長にて半導体層を形成する工程と、
前記半導体ウェハの外周部に形成された半導体層を選択的に除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体ウェハの外周部に形成された半導体層を選択的に除去する前に、前記半導体層上に保護膜を形成する工程をさらに備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体ウェハの外周部に形成された半導体層を選択的に除去してから、前記半導体ウェハをスクラバー洗浄する工程をさらに備えることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体ウェハの全面にエピタキシャル成長にて半導体層を形成する工程と、
前記半導体ウェハの外周部および裏面に形成された半導体層を選択的に除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体ウェハの全面にエピタキシャル成長にて半導体層を形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、
前記半導体ウェハの表面の外周部に形成された半導体層および絶縁膜を選択的に除去することにより、前記半導体ウェハの表面の外周部を露出させる工程と、
前記半導体ウェハの表面の外周部の露出面上に配置され、前記半導体ウェハの表面の半導体層の側壁を覆うサイドウォールを形成する工程と、
前記絶縁膜および前記サイドウォールをマスクとして前記半導体層のエッチングを行うことにより、前記半導体ウェハの端部および裏面に形成された半導体層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記絶縁膜および前記サイドウォールをマスクとして前記半導体層のエッチングを行う前に、前記半導体層に不純物を拡散する工程をさらに備えることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体ウェハはＳｉ基板、前記半導体層はＳｉの単層構造、ＳｉＧｅの単層構造またはＳｉＧｅ／Ｓｉの積層構造であることを特徴とする請求項１から６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、Ｓｉ基板上に形成されたＳｉＧｅの汚染を防止する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜した時に、Ｓｉ／ＳｉＧｅがウェハの外周部や裏面に付着すると、その後の半導体製造プロセスにおいてＳｉ／ＳｉＧｅがウェハから剥がれ落ち、パーティクルの発生原因になったり、Ｇｅ汚染を招いたりするという問題があった。特に、ゲート絶縁膜やゲート電極を形成する時にパーティクルやＧｅ汚染が発生すると、製造歩留まりの低下を招くだけでなく、初期に正常に動作したＬＳＩの信頼性を劣化させるという問題があった。
【０００４】
そこで、本発明の目的は、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制しつつ、半導体層を半導体基板上に形成することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの表面に選択エピタキシャル成長にて半導体層を形成する工程と、前記半導体ウェハの外周部に形成された半導体層を選択的に除去する工程とを備えることを特徴とする。
これにより、半導体ウェハの表面に半導体層が形成された場合においても、半導体ウェハの外周部に形成された半導体層を除去してから、その後の半導体製造プロセスを実行することができる。このため、半導体層が形成された半導体ウェハの半導体製造プロセスにおいて、半導体層が半導体ウェハから剥がれ落ちることを防止することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することが可能となることから、製造歩留まりを向上させることが可能となるとともに、半導体ウェハに作製されたＬＳＩの信頼性を向上させることができる。
【０００６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体ウェハの外周部に形成された半導体層を選択的に除去する前に、前記半導体層上に保護膜を形成する工程をさらに備えることを特徴とする。
これにより、半導体ウェハの外周部に形成された半導体層を選択的に除去する時に、半導体層に及ぶダメージを抑制することができ、半導体層の品質の劣化を抑制しつつ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することができる。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体ウェハの外周部に形成された半導体層を選択的に除去してから、前記半導体ウェハをスクラバー洗浄する工程をさらに備えることを特徴とする。
これにより、半導体ウェハの外周部に形成された半導体層を選択的に除去した後に、半導体ウェハに付着したパーティクルを除去してから、その後の半導体製造プロセスを実行することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することができる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの全面にエピタキシャル成長にて半導体層を形成する工程と、前記半導体ウェハの外周部および裏面に形成された半導体層を選択的に除去する工程とを備えることを特徴とする。
これにより、半導体ウェハの全面に半導体層が形成された場合においても、半導体ウェハの外周部および裏面に形成された半導体層を除去してから、その後の半導体製造プロセスを実行することができる。このため、半導体層が形成された半導体ウェハの半導体製造プロセスにおいて、半導体層が半導体ウェハから剥がれ落ちることを防止することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することが可能となることから、バッチ処理にて半導体ウェハ上に半導体層を形成することを可能としつつ、製造歩留まりを向上させることが可能となるとともに、半導体ウェハに作製されたＬＳＩの信頼性を向上させることができる。
【０００９】
また、半導体ウエーハ表面に半導体層を選択的エピタキシャル成長する場合でも、前記エピタキシャル成長工程に於いて、ウエーハ表面の外周端部やウエーハ裏面の少なくとも一部領域に、該半導体層が形成される場合にも適用できる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの全面にエピタキシャル成長にて半導体層を形成する工程と、前記半導体層上に絶縁膜を形成する工程と、前記半導体ウェハの表面の外周部に形成された半導体層および絶縁膜を選択的に除去することにより、前記半導体ウェハの表面の外周部を露出させる工程と、前記半導体ウェハの表面の外周部の露出面上に配置され、前記半導体ウェハの表面の半導体層の側壁を覆うサイドウォールを形成する工程と、前記絶縁膜および前記サイドウォールをマスクとして前記半導体層のエッチングを行うことにより、前記半導体ウェハの端部および裏面に形成された半導体層を除去する工程とを備えることを特徴とする。
【００１０】
これにより、半導体ウェハの全面に半導体層が形成された場合においても、半導体ウェハの有効チップ領域に形成された半導体層がエッチングされることを防止しつつ、半導体ウェハの外周部および裏面に形成された半導体層を除去することができる。このため、バッチ処理にて半導体ウェハ上に半導体層を形成することを可能としつつ、その後の半導体製造プロセスにおいて、半導体層が半導体ウェハから剥がれ落ちることを防止することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜および前記サイドウォールをマスクとして前記半導体層のエッチングを行う前に、前記半導体層に不純物を拡散する工程をさらに備えることを特徴とする。
これにより、半導体層のエッチングレートを速めることが可能となり、半導体ウェハの全面に半導体層が形成された場合においても、半導体ウェハの有効チップ領域に形成された半導体層がエッチングされることを防止しつつ、半導体ウェハの外周部および裏面に形成された半導体層を効率よく除去することができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体ウェハはＳｉ基板、前記半導体層はＳｉの単層構造、ＳｉＧｅの単層構造またはＳｉＧｅ／Ｓｉの積層構造であることを特徴とする。
これにより、Ｓｉ基板上に結晶品質のよい単結晶Ｓｉ層または単結晶ＳｉＧｅ層を形成することが可能となり、Ｓｉ基板上に形成されるＬＳＩの特性を向上させることが可能となる。また、ＳｉＧｅ／Ｓｉの積層構造をＳｉ基板上に形成することにより、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することがで、ＳＯＩ基板を用いることなく、Ｓｉ基板上にＳＯＩ構造を形成することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係るウェハの構成を示す平面図、図１（ｂ）〜図１（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体ウェハＷ１には、１個分の半導体チップを切り出すことが可能な有効チップ領域Ｒ１および１個分の半導体チップを切り出すことが不可能な外周領域Ｒ２が設けられている。
【００１４】
そして、図１（ｂ）において、半導体ウェハＷ１の表面に選択エピタキシャル成長にて半導体層１１を形成した後、熱酸化、スパッタまたはＣＶＤなどの方法にて半導体層１１上に保護膜１２を形成する。なお、半導体ウェハＷ１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、第１半導体層１１としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの単層構造あるいは異なる半導体の積層構造を用いることができる。ここで、半導体ウェハＷ１としてＳｉ基板、半導体層１１としてＳｉＧｅ／Ｓｉの積層構造を用いることにより、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することができ、ＳＯＩ基板を用いることなく、Ｓｉ基板上にＳＯＩ構造を形成することができる。また、保護膜１２としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。また、半導体ウェハＷ１としてＳｉ基板、半導体層１１としてＳｉＧｅあるいはＳｉの層を、選択的にMOSFETのソース・ドレイン領域にエピタキシャル成長することにより、エレベーテド・ソース・ドレイン構造を形成できる。
【００１５】
次に、図１（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、半導体ウェハＷ１の外周部の保護膜１２を露出させるレジストパターン１３を形成する。なお、レジストパターン１３は、図１（ａ）の有効チップ領域Ｒ１を覆うとともに、外周領域Ｒ２を露出させるようなパターンとすることができる。
次に、図１（ｄ）に示すように、レジストパターン１３をマスクとして保護膜１２をエッチングすることにより、半導体ウェハＷ１の外周部の保護膜１２を除去する。そして、レジストパターン１３および保護膜１２をマスクとして半導体層１１をエッチングすることにより、半導体ウェハＷ１の外周部の半導体層１１を除去した後、レジストパターン１３を除去する。なお、半導体層１１をエッチングする方法としては、ドライエッチングまたはウェットエッチングのいずれでもよい。例えば、半導体層１１としてＳｉＧｅを除去する場合、塩素系ガスあるいは酸素とフッ素の混合ガスをエッチングガスとしたドライエッチングを用いてもよいし、フッ硝酸、フッ硝酸過水、フッ酢酸過水あるいはアンモニア過水をエッチング液としたウェットエッチングを用いてもよい。
【００１６】
これにより、半導体ウェハＷ１の表面に半導体層１１が形成された場合においても、半導体ウェハＷ１の外周部に形成された半導体層１１を除去してから、その後の半導体製造プロセスを実行することができる。このため、半導体層１１が形成された半導体ウェハＷ１の半導体製造プロセスにおいて、半導体層１１が半導体ウェハＷ１から剥がれ落ちることを防止することができ、パーティクルの発生や半導体層１１に含まれる成分に起因する汚染を抑制することが可能となることから、製造歩留まりを向上させることが可能となるとともに、半導体ウェハＷ１に作製されたＬＳＩの信頼性を向上させることができる。
【００１７】
なお、半導体ウェハＷ１の外周部に形成された半導体層１１を選択的に除去してから、半導体ウェハＷ１をスクラバー洗浄するようにしてもよい。これにより、半導体ウェハＷ１の外周部に形成された半導体層１１を選択的に除去した後に、半導体ウェハＷ１に付着したパーティクルを除去してから、その後の半導体製造プロセスを実行することができ、パーティクルの発生や半導体層１１に含まれる成分に起因する汚染を抑制することができる。
【００１８】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体ウェハＷ２の全面にエピタキシャル成長にて半導体層２１を形成する。半導体ウエーハW2表面に半導体層２１を選択的エピタキシャル成長する場合でも、前記エピタキシャル成長工程に於いて、ウエーハ表面の外周端部やウエーハ裏面の少なくとも一部領域に、該半導体層２１が形成される場合にも本製造方法が適用できる。なお、半導体ウェハＷ２としてＳｉ基板、半導体層２１としてＳｉＧｅ／Ｓｉの積層構造を用いることにより、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することがで、ＳＯＩ基板を用いることなく、Ｓｉ基板上にＳＯＩ構造を形成することができる。
【００１９】
次に、図２（ｂ）に示すように、熱酸化、スパッタまたはＣＶＤなどの方法にて半導体層２１上に絶縁膜２２を形成する。なお、絶縁膜２２としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。そして、フォトリソグラフィー技術を用いることにより、半導体ウェハＷ２の有効チップ領域を覆うレジストパターン２３を形成する。そして、レジストパターン２３をマスクとして絶縁膜２２をエッチングすることにより、半導体ウェハＷ２の外周領域の絶縁膜２２を除去し、半導体ウェハＷ２の有効チップ領域が絶縁膜２２にて覆われるようにする。
【００２０】
次に、図２（ｃ）に示すように、レジストパターン２３および絶縁膜２２をマスクとして半導体層２１の異方性エッチングを行うことにより、半導体ウェハＷ２の外周領域の半導体層２１を除去する。
次に、図２（ｄ）に示すように、レジストパターン２３を除去した後、ＣＶＤなどの方法にて半導体ウェハＷ２上の表面全体に絶縁膜を堆積する。そして、半導体ウェハＷ２上に堆積された絶縁膜の異方性エッチングを行うことにより、半導体ウェハＷ２の表面の外周領域の露出面上に配置され、半導体ウェハＷ２の表面の半導体層２１の側壁を覆うサイドウォール２４を形成する。
【００２１】
次に、図２（ｅ）に示すように、絶縁膜２２およびサイドウォール２４をマスクとして半導体層２１のエッチングを行うことにより、半導体ウェハＷ２の端部および裏面に形成された半導体層２１を除去する。ここで、半導体ウェハＷ２の側壁にサイドウォール２４を形成することにより、有効チップ領域に形成された半導体層２１が側方からエッチングされることを防止することができる。
【００２２】
なお、半導体層２１をエッチングする方法としては、ドライエッチングまたはウェットエッチングのいずれでもよい。例えば、半導体層２１としてＳｉＧｅを除去する場合、塩素系ガスあるいは酸素とフッ素の混合ガスをエッチングガスとしたドライエッチングを用いるようにしてもよいし、フッ硝酸、フッ硝酸過水、フッ酢酸過水あるいはアンモニア過水をエッチング液としたウェットエッチングを用いるようにしてもよい。
【００２３】
次に、図２（ｆ）に示すように、半導体層２１を覆う絶縁膜２２およびサイドウォール２４を除去する。
これにより、半導体ウェハＷ２の全面に半導体層２１が形成された場合においても、半導体ウェハＷ２の有効チップ領域に形成された半導体層２１がエッチングされることを防止しつつ、半導体ウェハＷ２の外周領域および裏面に形成された半導体層２１を除去することができる。このため、例えば、バッチ処理にて半導体ウェハＷ２上に半導体層２１を形成することを可能としつつ、その後の半導体製造プロセスにおいて、半導体層２１が半導体ウェハＷ２から剥がれ落ちることを防止することができ、パーティクルの発生や半導体層２１に含まれる成分に起因する汚染を抑制することが可能となる。
【００２４】
なお、絶縁膜２２およびサイドウォール２４をマスクとして半導体層２１のエッチングを行う前に、半導体層２１にＢまたはＰなどの不純物を拡散するようにしてもよい。これにより、半導体層２１のエッチングレートを速めることが可能となり、半導体ウェハＷ２の全面に半導体層２１が形成された場合においても、半導体ウェハＷ２の有効チップ領域に形成された半導体層２１がエッチングされることを防止しつつ、半導体ウェハＷ２の外周領域および裏面に形成された半導体層２１を効率よく除去することができる。また、半導体ウェハＷ２の外周部に形成された半導体層２１を選択的に除去してから、半導体ウェハＷ２をスクラバー洗浄するようにしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００２６】
Ｗ１、Ｗ２  半導体ウェハ、Ｒ１  有効チップ領域、Ｒ２  外周領域、１１、２１  半導体層、１２  絶縁膜２２  絶縁膜、１３、２３  レジストパターン、２４  サイドウォール
【図１】
2007150017.tif 000003
【図２】
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