(57)【要約】【課題】  大面積を低コストで形成することが要求される表示部と、高移動度が求められる駆動回路部の双方について、各々の要求を満たすことが可能な表示素子用アレイ基板を提供する。【解決手段】  透明絶縁基板（ガラス基板１）上に表示部と駆動回路部を有する表示素子用アレイ基板である。表示部の薄膜トランジスタは、非単結晶シリコン層（多結晶シリコン層３）を活性層とする非単結晶薄膜トランジスタＴｒＡであり、駆動回路部の薄膜トランジスタは、ガラス基板１に貼り付けられた単結晶シリコン層４を活性層とする単結晶薄膜トランジスタＴｒＢである。表示部の薄膜トランジスタＴｒＡと駆動回路部の薄膜トランジスタＴｒＢは、同一プロセスにより形成されている。【選択図】  図１
2007079431.tif 000002
【特許請求の範囲】
【請求項１】
透明絶縁基板上に表示部と駆動回路部を有する表示素子用アレイ基板であって、
前記表示部の薄膜トランジスタは、非単結晶シリコン層を活性層とする非単結晶薄膜トランジスタであり、
前記駆動回路部の薄膜トランジスタは、前記透明絶縁基板に貼り付けられた単結晶シリコン層を活性層とする単結晶薄膜トランジスタであることを特徴とする表示素子用アレイ基板。
【請求項２】
前記単結晶シリコン層の厚さが２μｍ以下であることを特徴とする請求項１記載の表示素子用アレイ基板。
【請求項３】
前記表示部の薄膜トランジスタと駆動回路部の薄膜トランジスタは、同一プロセスにより形成されていることを特徴とする請求項１または２記載の表示素子用アレイ基板。
【請求項４】
透明絶縁基板上に非単結晶シリコン層を成膜しパターニングした後、単結晶シリコン基板表面に形成した単結晶シリコン層を透明絶縁基板上に貼り付け、
これら非単結晶シリコン層及び単結晶シリコン層を用いて、表示部の非単結晶薄膜トランジスタ及び駆動回路部の単結晶薄膜トランジスタを形成することを特徴とする表示素子用アレイ基板の作製方法。
【請求項５】
隣接する表示部間の領域には同一の単結晶シリコンブロックを用いて順次単結晶シリコン層を貼り合わせることを特徴とする請求項４記載の表示素子用アレイ基板の作製方法。
【請求項６】
単結晶シリコン基板に水素注入することにより剥離容易層を形成し、この剥離容易層において透明絶縁基板に貼り付けられた単結晶シリコン層を単結晶シリコン基板から分離することを特徴とする請求項４記載の表示素子用アレイ基板の作製方法。
【請求項７】
単結晶シリコン層を単結晶シリコン基板上に多孔質シリコン層を介してエピタキシャル成長させることにより形成し、前記多孔質シリコン層を剥離容易層として透明絶縁基板に貼り付けられた単結晶シリコン層を単結晶シリコン基板から分離することを特徴とする請求項４記載の表示素子用アレイ基板の作製方法。
【請求項８】
前記非単結晶薄膜トランジスタの形成工程と前記単結晶薄膜トランジスタの形成工程は、少なくとも工程の一部を互いに共有することを特徴とする請求項４から７のいずれか１項記載の表示素子用アレイ基板の作製方法。
【請求項９】
アレイ基板と対向基板を備えた表示素子であって、
前記アレイ基板は、表示部と駆動回路部を有し、
前記表示部の薄膜トランジスタは、非単結晶シリコンを活性層とする非単結晶薄膜トランジスタであり、
前記駆動回路部の薄膜トランジスタは、前記透明絶縁基板に貼り付けられた単結晶シリコンを活性層とする単結晶薄膜トランジスタであることを特徴とする表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリックス型液晶表示素子等の表示素子に用いられ、表示部の画素トランジスタや駆動回路部の駆動回路トランジスタとして薄膜トランジスタを搭載した表示素子用アレイ基板及びその製造方法に関するものであり、特に、表示部の薄膜トランジスタと駆動回路部の薄膜トランジスタの活性層が異なる新規な表示素子用アレイ基板及びその製造方法に関する。さらには、前記表示素子用アレイ基板を用いた表示素子に関する。
【背景技術】
【０００２】
液晶表示素子や有機ＥＬ素子等においては、各画素に対応して薄膜トランジスタアレイを配列形成することにより画像表示を行う表示部を構成するとともに、その周辺に駆動回路部を一体に形成することが行われており、したがって、ガラス基板等の透明絶縁基板上に画素トランジスタや駆動回路トランジスタとして機能する薄膜トランジスタを作り込んだアレイ基板が用いられている。液晶表示素子では、前記アレイ基板と対向基板の間に液晶層を挟み込み、画素電極の電位を前記画素トランジスタによって制御し、液晶層の分子配向を制御することで画像表示が行われる。
【０００３】
前述のアレイ基板の作製に際しては、先ず、表示部において、１画素の液晶を駆動するのに１つの薄膜トランジスタが必要であり、広範な領域に薄膜トランジスタの活性層を形成する必要がある。そこで、これに対応するため、多結晶シリコン（ポリシリコン）層を活性層に使用した多結晶薄膜トランジスタをガラス基板上に形成する技術が開発されている。そして、近年のプロセス技術の進歩により、低いプロセス温度でガラス基板上に高性能な多結晶薄膜トランジスタを形成することが可能になっている。
【０００４】
一方、前記のように多結晶シリコン層を用いて表示部の薄膜トランジスタを形成したアレイ基板には、前記の通りドライバー回路や電源回路等、駆動回路を構成する薄膜トランジスタを併せて基板上に形成することが行われている。例えば外付け集積回路（ＩＣ）として設置していた駆動回路も前記アレイ基板上に作り込むようになっているが、この場合、駆動回路等の周辺回路には、動作周波数の増大や低電圧での動作が求められ、これら回路を構成する薄膜トランジスタにおいては、移動度の向上が求められる。
【０００５】
近年、このような要求に応えることを目的に、多結晶シリコンの粒径を拡大するための開発が進められている。多結晶シリコンの粒径を拡大することができれば、これを利用して形成される薄膜トランジスタの移動度が向上するものと考えられる。
【０００６】
しかしながら、これらの開発においては、ある程度の粒径の拡大に成功しているものの、粒界を完全に無くすまでには至っていない。したがって、例えば粒界を拡大した多結晶シリコンを利用して薄膜トランジスタを形成し、高移動度を得ようとした場合、拡大された結晶粒の粒内に形成された薄膜トランジスタと、粒界に形成された薄膜トランジスタとでは、特性差が非常に大きくなるという問題が生ずる。このような特性差は、高速ないし低電圧駆動の回路形成において、大きな障害となる。
【０００７】
また、前記粒径の拡大をアレイ基板全体で行うと、コストを著しく上昇させるという問題もある。表示部に関する限り、薄膜トランジスタの移動度は数ｃｍ２／Ｖｓ程度で十分であり、移動度向上に関してはほとんど要求されていない。そうであるにも関わらず、前記駆動回路部等、周辺回路をアレイ基板上に作り込む場合、これら回路を構成する薄膜トランジスタの移動度を向上しなければならず、結局は基板全体において粒径の拡大を図る必要が生ずる。駆動回路に比べ表示部の面積は広大であり、したがって表示部の形成に関してはコストの削減が要求されるが、前記のように基板全体において粒径の拡大を図ろうとすると、無駄が多くコストの削減は難しい。
【０００８】
このような状況から、チップオングラス法による駆動回路のガラス基板への実装を併用することも行われている（例えば、特許文献１等を参照）。特許文献１記載の発明では、薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置において、駆動回路の一部を基板周辺部に内蔵するとともに、駆動ドライバをチップオングラス法により基板の一辺に実装することが開示されている。特許文献１記載の発明では、前記構成を採用することにより、表示部の薄膜トランジスタ、内蔵回路の薄膜トランジスタ、ドライバのトランジスタの駆動電圧等を最適化している。
【特許文献１】特開２００２−１３９７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、駆動ドライバを別途作製し、これをアレイ基板に貼り付ける前記チップオングラス法では、駆動ドライバのトランジスタの性能を向上することは可能であるが、駆動ドライバのトランジスタと表示部の薄膜トランジスタとを別工程で形成する必要があり、工数の大幅な増加に繋がり、コストを削減することは難しい。また、前記特許文献１には、表示部の薄膜トランジスタをアモルファスシリコンで形成し、内蔵した駆動回路の薄膜トランジスタを多結晶シリコン（ポリシリコン）で形成することも開示されているが、前記の課題は何ら解決されていない。レーザアニール等により多結晶化したポリシリコンにおいても、移動度を向上するためには粒界の拡大が必要となるが、粒界の拡大に伴う特性差の問題も全く考慮されていない。
【００１０】
本発明は、このような従来の実情に鑑みて提案されたものであり、大面積を低コストで形成することが要求される表示部と、高移動度が求められる駆動回路部の双方について、各々の要求を満たすことが可能な表示素子用アレイ基板及びその製造方法、さらには表示素子を提供することを目的とする。すなわち、本発明は、表示部の薄膜トランジスタにおいては安価なプロセスで作製することができ、駆動回路部の薄膜トランジスタにおいては高移動度を実現できるとともに特性差の問題も解消することが可能な表示素子用アレイ基板及びその製造方法、さらには表示素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前述の目的を達成するために、本発明に係る表示素子用アレイ基板は、透明絶縁基板上に表示部と駆動回路部を有する表示素子用アレイ基板であって、前記表示部の薄膜トランジスタは、非単結晶シリコン層を活性層とする非単結晶薄膜トランジスタであり、前記駆動回路部の薄膜トランジスタは、前記透明絶縁基板に貼り付けられた単結晶シリコン層を活性層とする単結晶薄膜トランジスタであることを特徴とする。
【００１２】
また、本発明の表示素子用アレイ基板の作製方法は、透明絶縁基板上に非単結晶シリコン層を成膜しパターニングした後、単結晶シリコン基板表面に形成した単結晶シリコン層を透明絶縁基板上に貼り付け、これら非単結晶シリコン層及び単結晶シリコン層を用いて、表示部の非単結晶薄膜トランジスタ及び駆動回路部の単結晶薄膜トランジスタを形成することを特徴とする。
【００１３】
さらに、本発明の表示素子は、アレイ基板と対向基板を備えた表示素子であって、前記アレイ基板は、表示部と駆動回路部を有し、前記表示部の薄膜トランジスタは、非単結晶シリコンを活性層とする非単結晶薄膜トランジスタであり、前記駆動回路部の薄膜トランジスタは、前記透明絶縁基板に貼り付けられた単結晶シリコンを活性層とする単結晶薄膜トランジスタであることを特徴とする。
【００１４】
本発明においては、前記の通り、駆動回路部の薄膜トランジスタの活性層として透明絶縁基板に貼り付けられた単結晶シリコン層を用いている。単結晶シリコン層では、前記多結晶シリコンにおける粒界の問題がなく、これを利用した薄膜トランジスタにおいては、高移動度が実現される。また、単結晶シリコン層においては、多結晶シリコン層における粒界の内外での特性差が生ずることもない。
【００１５】
一方、表示部の薄膜トランジスタは、透明絶縁基板上に成膜された非単結晶シリコン層（例えば多結晶シリコン層）を用いて形成されている。表示部の薄膜トランジスタにおいては、移動度向上は要求されておらず、活性層は前記多結晶シリコン層で十分である。そして、表示部の薄膜トランジスタの活性層を前記多結晶シリコン層とすることで、表示部に関しては従来構成とすることができ、コスト上昇が抑えられる。
【００１６】
さらに、前記駆動回路部の薄膜トランジスタと表示部の薄膜トランジスタは、透明絶縁基板上に貼り付けられた単結晶シリコン層、及び透明絶縁基板上に成膜された多結晶シリコン層を利用して形成されるが、形成プロセスを共有し、例えば同一プロセスで形成することができ、形成のための工数が大幅に削減される。例えば、駆動回路部のトランジスタが形成されたベアチップを表示部の薄膜トランジスタが形成されたアレイ基板に貼り付ける場合、駆動回路部のトランジスタと表示部の薄膜トランジスタは、別個の工程で形成する必要がある。これに対して、本発明の場合、予め透明絶縁基板に単結晶シリコン層と多結晶シリコン層を形成しておけば、駆動回路部の薄膜トランジスタと表示部の薄膜トランジスタが一括形成される。
【発明の効果】
【００１７】
本発明によれば、大面積を低コストで形成することが要求される表示部と、高移動度が求められる駆動回路部の双方について、各々の要求を満たすことが可能である。例えば表示部においては、従来通り多結晶シリコン層を利用して薄膜トランジスタを形成することができ、粒界の拡大も必要ないので、安価なプロセスで作製することができる。一方、駆動回路部においては、単結晶シリコン層を利用して薄膜トランジスタを形成しているので、高移動度を実現できるとともに特性差の問題を解消することが可能であり、高速回路、低電圧駆動回路の形成が可能である。さらに、本発明においては、透明絶縁基板上に多結晶シリコン層を成膜形成するとともに、単結晶シリコン層を貼り付け形成しておき、これらを利用して前記各薄膜トランジスタを形成するようにしているので、工数も大幅に削減することが可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した表示素子用アレイ基板及びその作製方法、さらには前記アレイ基板を用いた表示素子について、図面を参照して詳細に説明する。
【００１９】
本実施形態の表示素子用アレイ基板は、図１に示すように、透明絶縁基板であるガラス基板１上にアンダーコート層２を介して多結晶シリコン層（ポリシリコン層）３及び単結晶シリコン層４を形成し、これら多結晶シリコン層３及び単結晶シリコン層４を表示部の薄膜トランジスタＴｒＡ及び駆動回路部の薄膜トランジスタＴｒＢの活性層として利用してなるものである。
【００２０】
ガラス基板１上には、前記の通りアンダーコート層２が形成されるが、これはガラス基板１の表面の傷や穴等を塞いで平坦化すること、ガラス基板１に含まれる不純物の多結晶シリコン層３への拡散を防止すること等を目的に形成されている。このアンダーコート層２は、例えばシリコン酸化膜やシリコン窒化膜等を成膜することにより形成されるが、例えば、熱処理により流動化する流動化樹脂からなる平坦化層と、不純物の拡散を防止する被覆層とからなる積層構造とすることも可能である。あるいは、前記ガラス基板１が平坦化に優れ、含まれる不純物も少ない場合には、前記アンダーコート層２を省略することも可能である。
【００２１】
前記アンダーコート層２上に形成される多結晶シリコン層３は、例えばプラズマＣＶＤ法により成膜された非晶質シリコン（ａ−Ｓｉ）をアニールした後、レーザ照射等によって多結晶化することにより形成されるものである。この多結晶シリコン層３は、エッチングにより島状に素子分離され、表示部において各画素に対応してマトリクス状に配列されている。
【００２２】
一方、前記単結晶シリコン層４は、別途形成された単結晶シリコン層を前記ガラス基板１（アンダーコート層２）上に貼り付けることにより形成されるものである。形成方法については後に詳述する。この単結晶シリコン層４は、やはりエッチング等により島状に素子分離され、駆動回路部に配列形成されている。この単結晶シリコン層４の厚さは、２μｍ以下であり、通常は１００ｎｍ程度に設定されるが、薄膜トランジスタＴｒＡと薄膜トランジスタＴｒＢとを同一プロセスで形成することを考慮すると、前記多結晶シリコン層３の厚さ（高さ）とほぼ一致するように設定することが好ましい。
【００２３】
本実施形態の場合、前記多結晶シリコン層３は、表示部の画素トランジスタとして機能する薄膜トランジスタＡに対応するものであり、したがって、多結晶シリコン層３には、不純物注入によりソース領域３Ａ及びドレイン領域３Ｂが形成されている。同様に、前記単結晶シリコン層４は、駆動回路部の駆動トランジスタとして機能する薄膜トランジスタに対応するものであり、この単結晶シリコン層４にも不純物注入によりソース領域４Ａ及びドレイン領域４Ｂが形成されている。
【００２４】
前記多結晶シリコン層３及び単結晶シリコン層４の上には、ゲート絶縁膜５が形成されるとともに、ゲート絶縁膜５を介してゲート電極６や層間絶縁膜７、ソースドレイン電極８が形成され、これによりトランジスタ構造が構成されるとともに、さらにパッシベーション膜９が形成されている。
【００２５】
以上のような構成を有する本実施形態の表示素子用アレイ基板においては、前記の通り、多結晶シリコン層３を活性層とする薄膜トランジスタＴｒＡ（非単結晶薄膜トランジスタ）と、単結晶シリコン層４を活性層とする薄膜トランジスタＴｒＢ（単結晶薄膜トランジスタ）とが形成されているが、これらの薄膜トランジスタＴｒＡ，ＴｒＢは、工程を共有して例えば一括形成することができる。以下、前記表示素子用アレイ基板の作製プロセスについて説明する。
【００２６】
図２は、図１に示す表示素子用アレイ基板の作製プロセスの一例を工程順に従って示す図面である。アレイ基板の作製においては、先ず、図２（ａ）に示すように、ガラス基板１１上に多結晶シリコン層１２を形成する。多結晶シリコン層１２は、表示部の薄膜トランジスタを形成するためのもので、例えばＣＶＤ等の手法によりアモルファスシリコン膜をガラス基板１１の全面に形成し、これをレーザアニール等の手法によって多結晶化することにより形成する。なお、必要に応じて、多結晶シリコン層１２の形成の前に、ガラス基板１１上にアンダーコート層を形成してもよい。
【００２７】
前記多結晶シリコン層１２は、表示部の薄膜トランジスタＴｒＡに対応するものであり、したがって、図２（ｂ）に示すように、ガラス基板１１上の全面に形成した多結晶シリコン層１２を表示部の画素トランジスタの配列に応じてエッチングし、島状に分離する。
【００２８】
次いで、図２（ｃ）に示すように、ガラス基板１１の駆動回路部に単結晶シリコン層１３を貼り合わせる。この単結晶シリコン層１３は、駆動回路部の駆動トランジスタとなる薄膜トランジスタＴｒＢ形成のためにガラス基板１１上に形成されるものであり、前記の通り、別途作製した単結晶シリコンの薄層をガラス基板１１上に貼り合わせることで形成する。貼り合わせる単結晶シリコン層１３は、後述のパターニング露光時に、フォーカス合わせを行うため、厚さは２μｍ以下とすることが好ましい。
【００２９】
前記単結晶シリコン層１３のガラス基板１１への貼り合わせ方法としては、いくつかの方法を挙げることができ、例えば水素注入を利用してシリコンウエハに剥離容易層を形成し厚さの薄い単結晶シリコン層を分離する方法や、陽極酸化によりシリコンウエハの表面に形成される多孔質シリコン層を剥離容易層とし、この上に単結晶シリコン層を形成する方法等を挙げることができる。
【００３０】
図３は、前記水素注入を利用してシリコンウエハに剥離容易層を形成し、厚さの薄い単結晶シリコン層を分離する方法における手順を示すものであり、この方法では、先ず、図３（ａ）に示すように、シリコンウエハから所定の幅で切り出した矩形の単結晶シリコンブロック２１に水素を注入する。注入された水素は、注入条件等に応じて所定の深さに局在して水素注入層２２が形成され、単結晶シリコンブロック２１の表面側に前記水素注入層２２を介して厚さの薄い単結晶シリコン薄層２３が形成された形になる。
【００３１】
この水素注入層２２は、水素注入されていない単結晶シリコンに比べて機械的な強度が弱く、この水素注入層２２に何らかの物理的な刺激を与えることで前記単結晶シリコン薄層２３を単結晶シリコンブロック２１から剥離することが可能となる。また、前記水素注入層２２の形成位置（水素注入深さ）は、注入条件等により任意に設定することができ、したがって、これにより前記単結晶シリコン薄層２３の厚さを任意に設定することが可能である。
【００３２】
前記水素注入の後、図３（ｂ）に示すように、単結晶シリコン薄層２３を下に向け、すなわち単結晶シリコン薄層２３をガラス基板１１と対向させ、単結晶シリコンブロック２１をガラス基板１１上に貼り合わせる。貼り合わせは、例えば単結晶シリコン薄層２３の表面にＢＰＳＧ膜等を形成しておき、これを加熱することにより実現する。また、本例の場合、ガラス基板１１上に複数の表示部Ｈが形成されるとともに、これら表示部間の領域が駆動回路部形成領域とされており、ここに前記単結晶シリコンブロック２１を貼り合わせている。
【００３３】
単結晶シリコンブロック２１を貼り合わせ後、例えば単結晶シリコンブロック２１を引き剥がす等、物理的な力を加える。これにより、単結晶シリコンブロック２１は前記水素注入層２２で分離され、図３（ｃ）に示すように、単結晶シリコン薄層２３は、単結晶シリコンブロック２１から剥離される。剥離された単結晶シリコン薄層２３は、前記貼り付け状態が維持され、ガラス基板１１の駆動回路部形成領域に貼り付けられた形となる。
【００３４】
以上の工程を繰り返し行うことにより、図３（ｄ）に示すように、ガラス基板１１の複数の表示部Ｈ間の駆動回路部形成領域に前記単結晶シリコン薄層２３を貼り合わせ、この単結晶シリコン薄層２３を前記単結晶シリコン層１３とする。前記のように、１枚のガラス基板１１に複数の表示部Ｈを形成するとともに、同一の単結晶シリコンブロック２１を用いて隣接する表示部間の領域に順次単結晶シリコン薄層２３を貼り合わせ、その後、各表示部Ｈに対応して素子分割を行えば、単結晶シリコン薄層２３の貼り合わせ工程を簡略化することが可能である。また、剥離した単結晶シリコンブロック２１は、再利用可能であるため、単結晶シリコン薄層２３の貼り付けに要するコストも軽微である。
【００３５】
一方、図４は、陽極酸化によりシリコンウエハの表面に形成される多孔質シリコン層を剥離容易層とし、この上に単結晶シリコン層を形成する方法を示すものである。この方法の場合には、先ず、図４（ａ）に示すように、単結晶シリコンウエハ３１を用意し、図４（ｂ）に示すように、その表面に多孔質シリコン層３２を形成する。例えば、単結晶シリコンウエハ３１をフッ酸溶液中に入れ、単結晶シリコンウエハ３１を陽極とし、フッ酸溶液中に陰極を配して電圧を印加すると、単結晶シリコンウエハ３１の表面い多孔質シリコン層３２が形成される。この多孔質シリコン層３２は、第１の多孔質シリコン層３２ａと第２の多孔質シリコン層３２ｂとから構成され、これらの界面で物理的に分離することが可能になる。
【００３６】
次いで、図４（ｃ）に示すように、前記多孔質シリコン層３２上に単結晶シリコン層３３をエピタキシャル成長させ、図４（ｄ）に示すように、さらにその表面を酸化して酸化シリコン層３４を形成する。なお、前記酸化シリコン層３４は、必要に応じて形成すればよく、省略することも可能である。
【００３７】
前記単結晶シリコン層３３のエピタキシャル成長、及び表面酸化による酸化シリコン層３４の形成の後、図４（ｅ）に示すように、前記酸化シリコン層３４上に重ねる形でガラス基板１１を貼り合わせる。貼り合わせは、前記図３に示す例と同様、例えば酸化シリコン層３４（酸化シリコン層３４が無い場合には単結晶シリコン層３３）の表面にＢＰＳＧ膜等を形成しておき、これを加熱することにより実現する。
【００３８】
前記貼り付けの後、ガラス基板１１を単結晶シリコンウエハ３１から引き剥がす。すると、図４（ｆ）に示すように、前記第１の多結晶シリコン層３２ａと第２の多結晶シリコン層３２ｂの界面で分離し、単結晶シリコン層３３はガラス基板１１側に転写される。転写後の単結晶シリコン層３３の表面には、第１の多孔質シリコン層３２ａが残存することになるが、この第１の多孔質シリコン層３２ａは、多孔質であるが故に速やかにエッチング除去される。図４（ｇ）は第１の多孔質シリコン層３２ａをエッチング除去した状態を示すもので、この後、水素アニール処理することによりガラス基板１１上に良質な単結晶シリコン層３３（単結晶シリコン層１３に相当）が形成されることになる。
【００３９】
前述のいずれかの方法によりガラス基板１１上に単結晶シリコン層１３を形成し、図２（ｄ）に示すように、この単結晶シリコン層１３を各駆動トランジスタに対応してエッチングによりパターニングする。
【００４０】
これ以降、図２（ｅ）に示すゲート絶縁膜１４の形成、図２（ｆ）に示すゲート電極１５の形成（さらには、ソースドレイン領域への不純物注入及び活性化）、図２（ｇ）に示す層間絶縁膜１６の形成、図２（ｈ）に示すソースドレイン電極１７の形成を行う。これらの工程は、多結晶シリコン層１２及び単結晶シリコン層１３の両者において同時に行い、したがって非単結晶薄膜トランジスタＴｒＡと単結晶薄膜トランジスタＴｒＢは、工程を共有して（本例の場合、同一のプロセスで）一括形成する。
【００４１】
以上により作製された表示素子用アレイ基板においては、駆動回路部のトランジスタが単結晶シリコン層１３を利用した単結晶薄膜トランジスタＴｒＢであるので、高移動度が実現され、しかも特性差が問題になることもない。また、表示部の画素トランジスタは多結晶シリコン層１２を利用して形成されており、さらには表示部の薄膜トランジスタＴｒＡと駆動回路部の薄膜トランジスタＴｒＢとは、活性層の形成プロセスを除き、同一プロセスで形成されているので、コスト上昇を抑えることが可能である。
【００４２】
前述のアレイ基板は、例えば液晶表示素子のアレイ基板に適用して好適である。以下、液晶表示素子の構成について説明する。図５は、液晶表示素子を構成する液晶表示パネルの一例を概略的に示すものであり、図６は図５に示す液晶表示素子の概略的な回路構造を示す。
【００４３】
この液晶表示素子は、液晶表示パネル４１及びこの液晶表示パネル４１を制御する外部制御回路４２を備える。液晶表示パネル４１は、液晶層ＬＱが一対の表示パネル基板、すなわちアレイ基板ＡＲ及び対向基板ＣＴ間に保持される構造を有し、このアレイ基板ＡＲとして前述の構造のアレイ基板が用いられている。また、外部制御回路４２は液晶表示パネル４１から独立した回路基板上に配置され、フレキシブル基板４３により液晶表示パネル４１の内部回路と接続されている。
【００４４】
アレイ基板ＡＲは、マトリクス状に配置されるｍ×ｎ個の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成されるｍ本の走査線Ｙ（Ｙ１〜Ｙｍ）、それぞれの画素電極ＰＥの列に沿って形成されるｎ本の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎ及び走査線Ｙ１〜Ｙｍの交差位置近傍にそれぞれ配置され例えば薄膜トランジスタからなるｍ×ｎ個の画素スイッチ４４、走査線Ｙ１〜Ｙｍに平行に配置され各々対応行の画素電極ＰＥに容量結合した補助容量線ＣＳ、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路４５、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路４６、および外部制御回路４２及びアレイ基板ＡＲ間の接続に用いられる複数の外部接続パッドＯＬＢを含む。
【００４５】
ここで、アレイ基板ＡＲにおいて、表示部の薄膜トランジスタ（画素スイッチ４４として機能する薄膜トランジスタ）は、多結晶シリコン層を活性層として形成されており、前記走査線駆動回路４５や信号線駆動回路４６の駆動トランジスタである薄膜トランジスタは、貼り付けられた単結晶シリコン層を活性層として形成されている。
【００４６】
対向基板ＣＴは、ｍ×ｎ個の画素電極ＰＥに対向して配置されコモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥを含む。このコモン電位Ｖｃｏｍは例えば補助容量線ＣＳにも印加される。
【００４７】
外部制御回路４２は、モバイル機器の処理回路から供給されるデジタル映像信号及び同期信号を受取り、画素表示信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ及び水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは走査線駆動回路４５に供給され、水平走査制御信号ＸＣＴは表示信号Ｖｐｉｘと共に信号線駆動回路４６に供給される。走査線駆動回路４５は走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。信号線駆動回路４６に接続される各走査線Ｙは、走査信号により駆動される１水平走査期間（１Ｈ）において入力されるデジタル映像信号を直並列変換し、さらにデジタル・アナログ変換した表示信号Ｖｐｉｘをアナログ形式で信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
【００４８】
この液晶表示素子では、液晶層ＬＱがｍ×ｎ個の画素電極ＰＥにそれぞれ対応してｍ×ｎ個の表示画素ＰＸに区画され、各表示画素ＰＸが２本の隣接走査線Ｙと２本の隣接信号線Ｘとの間にほぼ規定される。表示画面はこれらｍ×ｎ個の表示画素ＰＸにより構成される。各画素スイッチ４４は対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの表示信号Ｖｐｉｘをサンプリングして対応画素電極ＰＥに印加し、この画素電極ＰＥの電位と対向電極ＣＥの電位との電位差に基づいて対応表示画素ＰＸの光透過率を制御する。
【００４９】
以上の構成を有する液晶表示素子においては、前記アレイ基板ＡＲとして図１乃至図４で説明した表示素子用アレイ基板を用いているので、走査線駆動回路４５や信号線駆動回路４６の駆動トランジスタにおいて、高移動度が達成されて高性能化されるとともに、アレイ基板ＡＲ全体のコストが削減される。
【図面の簡単な説明】
【００５０】
【図１】本発明を適用した表示素子用アレイ基板の一例を示す要部概略断面図である。
【図２】図１に示す表示素子用アレイ基板の作製プロセスを工程順に示す要部概略断面図であり、（ａ）は多結晶シリコン層形成工程、（ｂ）は多結晶シリコン層パターニング工程、（ｃ）は単結晶シリコン層貼り合わせ工程、（ｄ）は単結晶シリコン層パターニング工程、（ｅ）はゲート絶縁膜形成工程、（ｆ）はゲート電極形成工程、（ｇ）は層間絶縁膜形成工程、（ｈ）はソースドレイン電極形成工程を示す。
【図３】単結晶シリコン層の貼り合わせ方法の一例を模式的に示す概略斜視図であり、（ａ）は単結晶シリコンブロックへの水素注入工程、（ｂ）はガラス基板への貼り合わせ工程、（ｃ）は単結晶シリコンブロックの分離工程、（ｄ）は各駆動回路部形成領域への単結晶シリコン薄層形成工程を示す。
【図４】単結晶シリコン層の貼り合わせ方法の他の例を示す概略断面図であり、（ａ）は単結晶シリコンウエハ、（ｂ）は多孔質シリコン層形成工程、（ｃ）は単結晶シリコン層のエピタキシャル成長工程、（ｄ）は酸化シリコン層形成工程、（ｅ）はガラス基板貼り合わせ工程、（ｆ）は単結晶シリコンウエハの分離工程、（ｇ）は多孔質シリコン層を除去した状態を示す。
【図５】液晶表示パネルの一例を示す概略斜視図である。
【図６】液晶表示素子の回路構成の一例を示す図である。
【符号の説明】
【００５１】
１  ガラス基板（透明絶縁基板）、２  アンダーコート層、３  多結晶シリコン層、４  単結晶シリコン層、５  ゲート絶縁膜、６  ゲート電極、７  層間絶縁膜、８  ソースドレイン電極、１１  ガラス基板、１２  多結晶シリコン層、１３  単結晶シリコン層、１４  ゲート絶縁膜、１５  ゲート電極、１６  層間絶縁膜、１７  ソースドレイン電極、２１  単結晶シリコンブロック、２２  水素注入層、２３  単結晶シリコン薄層、３１  単結晶シリコンウエハ、３２  多孔質シリコン層、３２ａ  第１の多孔質シリコン層、３２ｂ  第２の多孔質シリコン層、３３  単結晶シリコン層、３４  酸化シリコン層、４１  液晶表示パネル、４２  外部制御回路、４３  フレキシブル基板、４４  画素スイッチ、４５  走査線駆動回路、４６  信号線駆動回路、ＴｒＡ  非単結晶薄膜トランジスタ、ＴｒＢ  単結晶薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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