(57)【要約】【課題】ＳＯＩ形成領域でのディッシング量を少なくできるようにした半導体装置及びその製造方法を提供する。【解決手段】ＳＢＳＩ法よって製造される半導体装置であって、素子分離層１３を「素子形成領域１０を囲み、囲んだ範囲内でＳＯＩ形成領域１ａとＳＯＩ形成領域１ｃとの間を仕切ると共に、ＳＯＩ形成領域１ｂとＳＯＩ形成領域１ｄとの間を仕切る」平面形状に形成している。このような構成であれば、ＣＭＰ処理のストッパーとして機能するエピポリシリコン膜２４の平面形状も素子分離層１３とほぼ同一の形状となる。従って、ＳｉＯ２膜４３をＣＭＰ処理する際にエピポリシリコン膜２４をＳＯＩ形成領域１ａ〜１ｄに近づけて密に配置しておくことが可能である。【選択図】図３
2007234847.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材に選択的に絶縁層が形成され、
前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層が形成され、
前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層が前記第１半導体層上に形成されると共に、前記第２半導体層と同じ組成の多結晶層が前記絶縁層上に形成され、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴が形成され、
前記半導体基材の上方全面に支持体膜が形成されて前記穴が埋め込まれ、
前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンが前記支持体膜上に形成され、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層が順次ドライエッチングされて、前記支持体膜下に前記第１半導体層の側面を露出する開口面が形成され、
前記開口面を介して前記第１半導体層がウエットエッチングされることにより、前記第２半導体層と前記半導体基材との間に空洞部が形成され、
前記空洞部内に第１絶縁膜が形成され、
前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜が形成され、
前記他結晶層が露出するまで前記第２絶縁膜がＣＭＰ処理される、ことによって製造された半導体装置であって、
前記絶縁層は、複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で一の前記ＳＯＩ形成領域と他の前記ＳＯＩ形成領域との間を仕切る平面形状を有することを特徴とする半導体装置。
【請求項２】
半導体基材に選択的に絶縁層が形成され、
前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層が形成され、
前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層が前記第１半導体層上に形成されると共に、前記第２半導体層と同じ組成の多結晶層が前記絶縁層上に形成され、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴が形成され、
前記半導体基材の上方全面に支持体膜が形成されて前記穴が埋め込まれ、
前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンが前記支持体膜上に形成され、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層が順次ドライエッチングされて、前記支持体膜下に前記第１半導体層の側面を露出する開口面が形成され、
前記開口面を介して前記第１半導体層がウエットエッチングされることにより、前記第２半導体層と前記半導体基材との間に空洞部が形成され、
前記空洞部内に第１絶縁膜が形成され、
前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜が形成され、
前記他結晶層が露出するまで前記第２絶縁膜がＣＭＰ処理される、ことによって製造された半導体装置であって、
前記絶縁層は、１つ又は複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で前記ＳＯＩ形成領域の側に部分的に突出した平面形状を有することを特徴とする半導体装置。
【請求項３】
半導体基材に選択的に絶縁層が形成され、
前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層が形成され、
前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層が前記第１半導体層上に形成されると共に、前記第２半導体層と同じ組成の多結晶層が前記絶縁層上に形成され、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴が形成され、
前記半導体基材の上方全面に支持体膜が形成されて前記穴が埋め込まれ、
前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンが前記支持体膜上に形成され、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層が順次ドライエッチングされて、前記支持体膜下に前記第１半導体層の側面を露出する開口面が形成され、
前記開口面を介して前記第１半導体層がウエットエッチングされることにより、前記第２半導体層と前記半導体基材との間に空洞部が形成され、
前記空洞部内に第１絶縁膜が形成され、
前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜が形成され、
前記他結晶層が露出するまで前記第２絶縁膜がＣＭＰ処理される、ことによって製造された半導体装置であって、
前記絶縁層は、複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で一の前記ＳＯＩ形成領域と他の前記ＳＯＩ形成領域との間を仕切ると共に、一の前記ＳＯＩ形成領域又は他のＳＯＩ形成領域の少なくとも一方の側に部分的に突出した平面形状を有することを特徴とする半導体装置。
【請求項４】
半導体基材に選択的に絶縁層を形成する工程と、
前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層を前記第１半導体層上に形成すると共に、前記第２半導体層と同じ組成の多結晶層を前記絶縁層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、
前記半導体基材の上方全面に支持体膜を形成して前記穴を埋め込む工程と、
前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングして、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に第１絶縁膜を形成する工程と、
前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜を形成する工程と、
前記他結晶層が露出するまで前記第２絶縁膜をＣＭＰ処理する工程と、を含み、
前記絶縁層を形成する工程では、
複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で一の前記ＳＯＩ形成領域と他の前記ＳＯＩ形成領域との間を仕切る平面形状となるように当該絶縁層を形成することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基材に選択的に絶縁層を形成する工程と、
前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層を前記第１半導体層上に形成すると共に、前記第２半導体層と同じ組成の多結晶層を前記絶縁層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、
前記半導体基材の上方全面に支持体膜を形成して前記穴を埋め込む工程と、
前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングして、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に第１絶縁膜を形成する工程と、
前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜を形成する工程と、
前記他結晶層が露出するまで前記第２絶縁膜をＣＭＰ処理する工程と、を含み、
前記絶縁層を形成する工程では、
１つ又は複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で前記ＳＯＩ形成領域側に部分的に突出した平面形状となるように当該絶縁層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＢＳＩ法を用いて形成される半導体装置においてＳＯＩ形成領域でのディッシング量を少なくできるようにした技術に関する。
【背景技術】
【０００２】
近年半導体分野において、シリコン・オン・インシュレータなど、絶縁膜基板上の半導体膜にデバイスを形成する技術の開発が盛んとなってきている。特に、ＳＯＩ基板に形成されるデバイス（即ち、ＳＯＩデバイス）は、低消費電力・高速で、尚且つ低電圧駆動を実現できる可能性を備えている。
【０００３】
ＳＯＩ基板の製造方法としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法や、２枚のシリコン基板をその間に酸化膜を介在させて貼り合わせる貼り合せ法等が知られているが、いずれもその方法は特殊なプロセスや特殊な装置を用いたものであり、通常のＣＭＯＳプロセスでは作ることができない。このため、最近では、ＳＯＩ基板の製造方法として、通常のＣＭＯＳプロセスのみでＳＯＩ構造を形成可能なＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄ）法が注目されてきている（例えば、非特許文献１参照。）。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、非特許文献１に開示されたＳＢＳＩ法では、Ｓｉ基板上にＳＯＩ構造を形成した後でＳｉ基板上に厚い絶縁膜を形成し、その後、この厚い絶縁膜をＣＭＰ処理していた。このＣＭＰ処理では、エピタキシャル成長法によってＳｉ基板上に単結晶のＳｉを形成する際に、図８に示すように、素子分離層９３上に副産物的に形成されたｐｏｌｙ−Ｓｉ層（以下、「エピポリシリコン膜」という。）９２が研磨布（研磨パッド）に対するストッパーとして機能する。
【０００５】
しかしながら、従来の技術では、エピポリシリコン膜９２の配置や形状は集積回路における素子間分離のレイアウト上の都合によって決定されており、エピポリシリコン膜９２の配置や形状をそのストッパーとしての機能を考慮して決定するようにはなっていなかった。そのため、例えば、エピポリシリコン膜９２の面積が少なすぎたり、図８に示すように、ＳＯＩ形成領域９１を介したエピポリシリコン膜９２の配置間隔Ｌが長すぎたりするような場合には、厚い絶縁膜をＣＭＰ処理する際に「ディッシング」と呼ばれる現象が発生し、ＳＯＩ形成領域９１のＳｉ層が削られてしまうおそれがあった。
【０００６】
本発明は、このような解決すべき問題に着目してなされたものであって、ＳＯＩ形成領域でのディッシング量を少なくできるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、半導体基材に選択的に絶縁層が形成され、前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層が形成され、前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の
第２半導体層が前記第１半導体層上に形成されると共に、前記第２半導体層と同じ組成の多結晶層が前記絶縁層上に形成され、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴が形成され、前記半導体基材の上方全面に支持体膜が形成されて前記穴が埋め込まれ、前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンが前記支持体膜上に形成され、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層が順次ドライエッチングされて、前記支持体膜下に前記第１半導体層の側面を露出する開口面が形成され、前記開口面を介して前記第１半導体層がウエットエッチングされることにより、前記第２半導体層と前記半導体基材との間に空洞部が形成され、前記空洞部内に第１絶縁膜が形成され、前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜が形成され、前記他結晶層が露出するまで前記第２絶縁膜がＣＭＰ処理される、ことによって製造された半導体装置であって、前記絶縁層は、複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で一の前記ＳＯＩ形成領域と他の前記ＳＯＩ形成領域との間を仕切る平面形状を有することを特徴とするものである。
【０００８】
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板である。また、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「支持体膜」、「第１絶縁膜」及び「第２絶縁膜」は例えばシリコン酸化膜（ＳｉＯ２）である。また、「ＳＯＩ形成領域」とは、上側から、第２半導体層／第１絶縁膜／半導体基材からなるＳＯＩ構造を形成する領域のことである。「ＣＭＰ処理」とは、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）装置を用いた平坦化処理のことである。
【０００９】
このような構成であれば、第２絶縁膜がＣＭＰ処理される際に、ＣＭＰ処理のストッパーとして機能する多結晶層をＳＯＩ形成領域に近づけて密に配置しておくことが可能である。従って、ＳＯＩ形成領域でのディッシング量を少なくすることができ、ＳＯＩ形成領域の第２半導体層の意図しない膜減りを防止することができる。
【００１０】
〔発明２〕  発明２の半導体装置は、半導体基材に選択的に絶縁層が形成され、前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層が形成され、前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層が前記第１半導体層上に形成されると共に、前記第２半導体層と同じ組成の多結晶層が前記絶縁層上に形成され、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴が形成され、前記半導体基材の上方全面に支持体膜が形成されて前記穴が埋め込まれ、前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンが前記支持体膜上に形成され、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層が順次ドライエッチングされて、前記支持体膜下に前記第１半導体層の側面を露出する開口面が形成され、前記開口面を介して前記第１半導体層がウエットエッチングされることにより、前記第２半導体層と前記半導体基材との間に空洞部が形成され、前記空洞部内に第１絶縁膜が形成され、前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜が形成され、前記他結晶層が露出するまで前記第２絶縁膜がＣＭＰ処理される、ことによって製造された半導体装置であって、前記絶縁層は、１つ又は複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で前記ＳＯＩ形成領域の側に部分的に突出した平面形状を有することを特徴とするものである。
【００１１】
このような構成であれば、第２絶縁膜がＣＭＰ処理される際に、ＣＭＰ処理のストッパーとして機能する多結晶層をＳＯＩ形成領域に近づけて密に配置しておくことが可能である。従って、ＳＯＩ形成領域でのディッシング量を少なくすることができ、ＳＯＩ形成領
域の第２半導体層の意図しない膜減りを防止することができる。
【００１２】
〔発明３〕  発明３の半導体装置は、半導体基材に選択的に絶縁層が形成され、前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層が形成され、前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層が前記第１半導体層上に形成されると共に、前記第２半導体層と同じ組成の多結晶層が前記絶縁層上に形成され、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴が形成され、前記半導体基材の上方全面に支持体膜が形成されて前記穴が埋め込まれ、前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンが前記支持体膜上に形成され、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層が順次ドライエッチングされて、前記支持体膜下に前記第１半導体層の側面を露出する開口面が形成され、前記開口面を介して前記第１半導体層がウエットエッチングされることにより、前記第２半導体層と前記半導体基材との間に空洞部が形成され、前記空洞部内に第１絶縁膜が形成され、前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜が形成され、前記他結晶層が露出するまで前記第２絶縁膜がＣＭＰ処理される、ことによって製造された半導体装置であって、前記絶縁層は、複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で一の前記ＳＯＩ形成領域と他の前記ＳＯＩ形成領域との間を仕切ると共に、一の前記ＳＯＩ形成領域又は他のＳＯＩ形成領域の少なくとも一方の側に部分的に突出した平面形状を有することを特徴とするものである。
【００１３】
このような構成であれば、発明１、２と比べて、ＣＭＰ処理のストッパーとして機能する多結晶層をＳＯＩ形成領域により近づけて密に配置しておくことが可能である。従って、ＳＯＩ形成領域でのディッシング量をより少なくすることができ、ＳＯＩ形成領域の第２半導体層の膜減り防止の効果をさらに高めることができる。
【００１４】
〔発明４〕  発明４の半導体装置の製造方法は、半導体基材に選択的に絶縁層を形成する工程と、前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層を前記第１半導体層上に形成すると共に、前記第２半導体層と同じ組成の多結晶層を前記絶縁層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記半導体基材の上方全面に支持体膜を形成して前記穴を埋め込む工程と、前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングして、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に第１絶縁膜を形成する工程と、前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜を形成する工程と、前記他結晶層が露出するまで前記第２絶縁膜をＣＭＰ処理する工程と、を含み、前記絶縁層を形成する工程では、複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で一の前記ＳＯＩ形成領域と他の前記ＳＯＩ形成領域との間を仕切る平面形状となるように当該絶縁層を形成することを特徴とするものである。
【００１５】
このような構成であれば、第２絶縁膜をＣＭＰ処理する際に、ＣＭＰ処理のストッパーとして機能する多結晶層をＳＯＩ形成領域に近づけて密に配置しておくことが可能である。従って、ＳＯＩ形成領域でのディッシング量を少なくすることができ、ＳＯＩ形成領域の第２半導体層の意図しない膜減りを防止することができる。
【００１６】
〔発明５〕  発明５の半導体装置の製造方法は、半導体基材に選択的に絶縁層を形成する工程と、前記絶縁層下から露出している前記半導体基材上に単結晶の第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな単結晶の第２半導体層を前記第１半導体層上に形成すると共に、前記第２半導体層と同じ組成の多結晶層を前記絶縁層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる穴を形成する工程と、前記半導体基材の上方全面に支持体膜を形成して前記穴を埋め込む工程と、前記穴の少なくとも一部と前記ＳＯＩ形成領域とを連続して覆うと共に、前記多結晶層上を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングして、前記支持体膜下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に第１絶縁膜を形成する工程と、前記第１絶縁膜が形成された前記半導体基材の上方全面に第２絶縁膜を形成する工程と、前記他結晶層が露出するまで前記第２絶縁膜をＣＭＰ処理する工程と、を含み、前記絶縁層を形成する工程では、１つ又は複数の前記ＳＯＩ形成領域を囲み、囲んだ範囲内で前記ＳＯＩ形成領域側に部分的に突出した平面形状となるように当該絶縁層を形成することを特徴とするものである。
【００１７】
このような構成であれば、第２絶縁膜をＣＭＰ処理する際に、ＣＭＰ処理のストッパーとして機能する多結晶層をＳＯＩ形成領域に近づけて密に配置しておくことが可能である。従って、ＳＯＩ形成領域でのディッシング量を少なくすることができ、ＳＯＩ形成領域の第２半導体層の意図しない膜減りを防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。詳しくは、図１（Ａ）はシリコン基板１１に素子分離層１３を形成した後の半導体装置を示す平面図であり、図１（Ｂ）は図１（Ａ）の平面図をＡ１−Ａ´１線で切断したときの断面図である。図２（Ａ）〜（Ｃ）は図１（Ｂ）以降の工程を示す断面図である。図３（Ａ）はシリコン基板１１の上方全面をＣＭＰ処理した後の半導体装置を示す平面図であり、図３（Ｂ）は図３（Ａ）の平面図をＡ２−Ａ´２線で切断したときの断面図である。
【００１９】
ここでは、ＳＢＳＩ法を用いて半導体装置を製造する。即ち、図１（Ａ）及び（Ｂ）に示すように、まず始めに、バルクのシリコンウエーハであるシリコン基板１１に素子形成領域１０を外側から囲む素子分離層１３を形成する。この素子分離層１３はシリコン酸化膜（ＳｉＯ２膜）であり、その形成はシリコン基板１１表面に形成された薄いＳｉＯ２膜（図示せず）上に選択的にシリコン窒化膜（図示せず）を形成し、このシリコン窒化膜を用いてシリコン基板１１を選択的に酸化すること（即ち、ＬＯＣＯＳ法）によって行う。
【００２０】
ここで、素子形成領域１０には、ＳＯＩ構造を形成する領域（以下、「ＳＯＩ形成領域」という。）１ａ〜１ｄと、支持体を保持するための穴を形成する領域（以下、「穴形成領域」という。）２ａ〜２ｃとが含まれている。図１（Ａ）に示すように、１つの素子形成領域１０内には例えば４つのＳＯＩ形成領域１ａ〜１ｄが含まれており、各々のＳＯＩ形成領域１ａ〜１ｄの平面視での形状（即ち、平面形状）は例えば矩形である。また、穴形成領域２ａ〜２ｃの平面形状も矩形である。ＳＯＩ形成領域１ａ〜１ｄは、それぞれの４辺のうちの向かい合う一対の辺が穴形成領域２ａ〜２ｃの何れか一つに隣接している。
【００２１】
図１（Ａ）及び（Ｂ）に示すように、ここでは素子分離層１３を所定形状に形成する。
所定形状とは、例えば、素子形成領域１０を外側から囲み、囲んだ範囲内でＳＯＩ形成領域１ａとＳＯＩ形成領域１ｃとの間を仕切ると共に、ＳＯＩ形成領域１ｂとＳＯＩ形成領域１ｄとの間を仕切る平面形状のことである。つまり、ここでは素子分離層１３を素子形成領域１０の外側に配置するだけでなく、ＳＯＩ形成領域１ａとＳＯＩ形成領域１ｃとの間に素子分離層１３を配置すると共に、ＳＯＩ形成領域１ｂとＳＯＩ形成領域１ｄとの間にも素子分離層１３を配置する。ここで形成する素子分離層１３の厚さは例えば１００〜１０００［ｎｍ］程度である。
【００２２】
ＬＯＣＯＳ法によって素子分離層１３を形成した後は、シリコン基板１１上から図示しないシリコン窒化膜と薄いＳｉＯ２膜とを除去する。ＳｉＮ膜の除去は例えば熱リン酸等を用いたウエットエッチングによって行い、薄いＳｉＯ２膜の除去は例えば希フッ酸を用いたウエットエッチングによって行う。
【００２３】
次に、図２（Ａ）に示すように、シリコン基板１１上にＳｉＧｅ層２１を形成し、その上にＳｉ層２３を形成する。ＳｉＧｅ層２１及びＳｉ層２３は、それぞれエピタキシャル成長によって形成する。ＳｉＧｅ層２１の膜厚は例えば１０〜２００［ｎｍ］程度であり、Ｓｉ層２３の膜厚は例えば１０〜２００［ｎｍ］程度である。ここで、シリコン基板１１表面には単結晶のＳｉＧｅ層２１と単結晶のＳｉ層２３が形成されるが、ＳｉＯ２膜からなる素子分離層１３上にはｐｏｌｙ−ＳｉＧｅ層と、ｐｏｌｙ−Ｓｉ層２４とが形成される。
【００２４】
つまり、ｐｏｌｙ−Ｓｉ層（即ち、エピポリシリコン膜）２４は、素子分離層１３と同様に、４つのＳＯＩ形成領域１ａ〜１ｄを囲み、囲んだ範囲内でＳＯＩ形成領域１ａとＳＯＩ形成領域１ｃとの間を仕切ると共に、ＳＯＩ形成領域１ｂとＳＯＩ形成領域１ｄとの間を仕切る平面形状に形成される。
【００２５】
次に、フォトリソグラフィによって、例えば穴形成領域２を露出し、それ以外の領域を覆うレジストパターン（図示せず）をシリコン基板１１の上方に形成する。そして、このレジストパターンをマスクにＳｉ層２３とＳｉＧｅ層２１とをドライエッチングして、穴形成領域２のシリコン基板１１表面を露出させる。これにより、支持体用の穴（図示せず）が完成する。
【００２６】
次に、シリコン基板１１の上方全体に支持体膜を形成して、図示しない支持体用の穴を埋め込む。この支持体膜は例えばＳｉＯ２膜であり、ＣＶＤなどの方法により形成する。支持体膜の膜厚は、例えば４０００［Å］程度である。次に、穴の一部とＳＯＩ形成領域１ａ〜１ｄ（図１（Ａ）参照）とを連続して覆うと共に素子分離層１３上を覆い、それ以外の領域を露出するレジストパターン（図示せず）を支持体膜上に形成する。そして、このレジストパターンをマスクに支持体膜をエッチングして、図２（Ｂ）に示すように支持体３１を形成する。
【００２７】
次に、支持体３１下から露出しているＳｉ層２３とＳｉＧｅ層２１とを順次ドライエッチングして除去する。支持体３１膜のエッチングには例えばＣＦ４を含むガスをエッチングガスとして使用し、Ｓｉ層２３／ＳｉＧｅ層２１のエッチングには例えばＣｌ２とＯ２とを含むガスをエッチングガスとして使用する。これにより、ＳｉＧｅ層２１の側面の一部と、Ｓｉ層２３の側面の一部とを露出した開口面（図示せず）を支持体３１下に形成する。
【００２８】
次に、支持体３１に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層２１及びＳｉ層２３に接触させることにより、ＳｉＧｅ層２１だけをエッチングして除去する。これにより、図２（Ｃ）に示すように、シリコン基板１１とＳｉ層２３との間に
空洞部３３を形成する。次に、シリコン基板１１を熱酸化する。このとき、Ｏ２等の酸化種は、支持体３１下から露出したシリコン基板１１の表面だけでなく、開口面を通って空洞部３３内にも到達する。従って、図３（Ｂ）に示すように、空洞部３３内にＳｉＯ２膜４１が形成される。このＳｉＯ２膜４１がＳＯＩ構造の一部であるＢＯＸ層である。
【００２９】
次に、ＣＶＤなどの方法によりシリコン基板１１の上方全面にＳｉＯ２膜４３を形成して、素子形成領域１０に残されている穴等を埋め込む。ここでは、例えばＳｉＯ２膜４３を５００〜１５００［ｎｍ］程度の厚さに形成する。そして、シリコン基板１１の上方全面をエピポリシリコン膜２４が露出するまでＣＭＰ処理する。図３（Ａ）及び（Ｂ）に示すように、この平坦化処理では、素子分離層１３上のエピポリシリコン膜２４が研磨布（研磨パッド）に対するストッパーとして機能する。
その後、シリコン基板１１に希フッ酸を用いたウエットエッチングを施して支持体３１を除去し、Ｓｉ層２３表面を露出させる。これにより、Ｓｉ層２３の上面が露出し、且つＳｉ層２３の下方及び側方がＳｉＯ２膜４３や支持体３１で素子分離された構造（即ち、ＳＯＩ構造）がシリコン基板１１上に完成する。
【００３０】
このように、本発明の第１実施形態によれば、素子分離層１３を、素子形成領域１０を囲み、囲んだ範囲内でＳＯＩ形成領域１ａとＳＯＩ形成領域１ｃとの間を仕切ると共に、ＳＯＩ形成領域１ｂとＳＯＩ形成領域１ｄとの間を仕切る平面形状に形成している。このような構成であれば、ＳｉＯ２膜４３をＣＭＰ処理する際に、ＣＭＰ処理のストッパーとして機能するエピポリシリコン膜２４をＳＯＩ形成領域１ａ〜１ｄに近づけて密に配置しておくことが可能である。
【００３１】
そして、ＳＯＩ形成領域１ａ〜１ｄの何れか１つを介したエピポリシリコン膜２４の配置間隔Ｌ１（図３（Ａ）参照。）を、従来例の配置間隔Ｌ（図６参照。）よりも小さくすることができる。従って、ＳＯＩ形成領域１ａ〜１ｄでのディッシング量を少なくすることができ、ＳＯＩ形成領域１ａ〜１ｄでのＳｉ層２３の意図しない膜減りを防止することができる。
【００３２】
この第１実施形態では、シリコン基板１１が本発明の「半導体基材」に対応し、素子分離層１３が本発明の「絶縁層」に対応している。また、ＳｉＧｅ層２１が本発明の「第１半導体層」に対応し、Ｓｉ層２３が本発明の「第２半導体層」に対応し、エピポリシリコン膜２４が本発明の「他結晶層」に対応している。さらに、ＳｉＯ２膜４１が本発明の「第１絶縁膜」に対応し、ＳｉＯ２膜４３が本発明の「第２絶縁膜」に対応している。
【００３３】
（２）第２実施形態
図４及び図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図である。詳しくは、図４はシリコン基板に素子分離層１３´を形成した後の半導体装置を示す平面図であり、図５はシリコン基板の上方全面をＣＭＰ処理した後の半導体装置を示す平面図である。図４及び図５において、図１（Ａ）及び図３（Ａ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００３４】
この第２実施形態では、第１実施形態と同様にＬＯＣＯＳ法によってシリコン基板に素子分離層１３´を形成するが、その平面形状は図４に示すように「素子形成領域１０を外側から囲み、囲んだ範囲内でＳＯＩ形成領域１ａとＳＯＩ形成領域１ｃとの間を仕切ると共にＳＯＩ形成領域１ｂとＳＯＩ形成領域１ｄとの間を仕切り、さらに、ＳＯＩ形成領域１ａ〜１ｄの側にそれぞれ部分的に突出した突出部１３ａ〜１３ｄを有する」形状となっている。つまり、素子分離層１３´の平面形状は、第１実施形態で説明した素子分離層１３に突出部１３ａ〜１３ｄを追加したものとなっている。そして、このような素子分離層１３´をシリコン基板に形成した後は、第１実施形態と同様に、ＳＢＳＩ法によってＳＯ
Ｉ形成領域１ａ〜１ｄのシリコン基板にＳＯＩ構造を形成する。
【００３５】
このような構成であれば、素子分離層１３´上に形成されるエピポリシリコン膜２４´の平面形状も、図５に示すように「素子形成領域１０を外側から囲み、囲んだ範囲内でＳＯＩ形成領域１ａとＳＯＩ形成領域１ｃとの間を仕切ると共にＳＯＩ形成領域１ｂとＳＯＩ形成領域１ｄとの間を仕切り、さらに、ＳＯＩ形成領域１ａ〜１ｄの側にそれぞれ部分的に突出した突出部２４ａ〜２４ｄを有する」形状となる。
【００３６】
従って、ＳｉＯ２膜４３（図３（Ｂ）参照。）をＣＭＰ処理する際に、ＣＭＰ処理のストッパーとして機能するエピポリシリコン膜２４´をＳＯＩ形成領域１ａ〜１ｄにより近づけて密に配置しておくことが可能であり、ＳＯＩ形成領域１ａ〜１ｄの何れか１つを介したを介したエピポリシリコン膜２４´の配置間隔Ｌ２を、第１実施形態の配置間隔Ｌ１（図３（Ａ）参照。）よりも小さくすることができる。従って、ＳＯＩ形成領域１ａ〜１ｄでのディッシング量を少なくすることができ、ＳＯＩ形成領域１ａ〜１ｄでのＳｉ層２３の意図しない膜減りを防止することができる。
【００３７】
この第２実施形態では、素子分離層１３´が本発明の「絶縁層」に対応し、エピポリシリコン膜２４´が本発明の「他結晶層」に対応している。それ以外の対応関係は第１実施形態と同じである。
【００３８】
（３）第３実施形態
図６及び図７は、本発明の第３実施形態に係る半導体装置の製造方法を示す図である。詳しくは、図６はシリコン基板に素子分離層１３´´を形成した後の半導体装置を示す平面図であり、図７はシリコン基板の上方全面をＣＭＰ処理した後の半導体装置を示す平面図である。図６及び図７において、図１（Ａ）及び図３（Ａ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００３９】
この第３実施形態では、第１実施形態と同様にＬＯＣＯＳ法によってシリコン基板に素子分離層１３´´を形成するが、その平面形状は図６に示すように「１つのＳＯＩ形成領域１と、その４辺のうちの向かい合う一対の辺にそれぞれ隣接する穴形成領域２ａ，２ｂとだけを囲み、囲んだ範囲内で平面視で上下からＳＯＩ形成領域１の側に部分的に突出した突出部１３ａ、１３ｂを有する」形状となっている。つまり、素子分離層１３´´の平面形状は、第１実施形態で説明した素子分離層１３に突出部１３ａ，１３ｂを追加し、さらに、ＳＯＩ形成領域１を孤立させたものとなっている。そして、このような素子分離層１３´´を形成した後は、第１実施形態と同様に、ＳＢＳＩ法によってＳＯＩ形成領域１にＳＯＩ構造を形成する。
【００４０】
このような構成であれば、素子分離層１３´´上に形成されるエピポリシリコン膜２４´´の平面形状も、図７に示すように「１つのＳＯＩ形成領域１と、穴形成領域２ａ，２ｂとだけを囲み、囲んだ範囲内で平面視で上下からＳＯＩ形成領域１の側に部分的に突出した突出部１３ａ、１３ｂを有する」形状となる。従って、ＳＯＩ形成領域１を介したエピポリシリコン膜２４´´の配置間隔Ｌ３を、第１実施形態の配置間隔Ｌ１（図３（Ａ）参照。）よりも小さくすることができる。従って、ＳＯＩ形成領域１でのディッシング量を少なくすることができ、ＳＯＩ形成領域１でのＳｉ層２３の意図しない膜減りを防止することができる。
【００４１】
この第３実施形態では、素子分離層１３´´が本発明の「絶縁層」に対応し、エピポリシリコン膜２４´´が本発明の「他結晶層」に対応している。それ以外の対応関係は第１実施形態と同じである。
【図面の簡単な説明】
【００４２】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図５】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【図６】第３実施形態に係る半導体装置の製造方法を示す図（その１）。
【図７】第３実施形態に係る半導体装置の製造方法を示す図（その２）。
【図８】従来例を示す図。
【符号の説明】
【００４３】
１，１ａ〜１ｄ  ＳＯＩ形成領域、２ａ〜２ｃ  穴形成領域、１０  素子形成領域、１１  シリコン基板、１３，１３´，１３´´  素子分離層、１３ａ〜１３ｄ  突出部、２１  ＳｉＧｅ層、２３  Ｓｉ層、２４，２４´、２４´´  エピポリシリコン膜、２４ａ〜２４ｄ  突出部、３１  支持体、４１，４３  ＳｉＯ２膜
【図２】
2007234847.tif 000003
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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