(57)【要約】【課題】フルシリサイドゲートを有し、かつ、適正な閾値電圧を有する半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１０１と、半導体基板上に設けられ、Ｈｆ、ＳｉおよびＯを含むゲート絶縁膜、あるいは、半導体基板上に設けられ、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜１０８、１０９と、ゲート絶縁膜上に設けられたｎ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極１２８と、ｎ型ＦＥＴのゲート電極の底部に設けられたアルミニウム層１２７と、ゲート絶縁膜上に設けられたｐ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極１２９とを備えている。【選択図】図１５
2007335834.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、Ｈｆ、ＳｉおよびＯを含むゲート絶縁膜、あるいは、前記半導体基板上に設けられ、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたｎ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極と、
前記ｎ型ＦＥＴのゲート電極の底部に設けられたアルミニウム層と、
前記ゲート絶縁膜上に設けられたｐ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極とを備えた半導体装置。
【請求項２】
前記ｎ型ＦＥＴのゲート電極および前記ｐ型ＦＥＴのゲート電極はＮｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２またはＮｉ２Ｓｉからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型ＦＥＴのチャネル部は窒素を含有し、
前記ｐ型ＦＥＴのチャネル部はフッ素を含有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｎ型ＦＥＴおよび前記ｐ型ＦＥＴのそれぞれのソースおよびドレイン上に設けられ、プラチナを含有するソース・シリサイド層およびドレイン・シリサイド層をさらに備えたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
Ｈｆ、Ｓｉ、Ｏを含むゲート絶縁膜、あるいは、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜を半導体基板上に形成し、
前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、
前記ゲート電極材料をゲート電極パターンに加工することによってゲート電極を形成し、
前記ゲート電極上に前記ニッケル膜を堆積し、
前記ゲート電極を前記ニッケル膜でシリサイド化させることによって、前記ゲート電極の組成をＮｉＸＳｉＹ（Ｘ＞Ｙ）とし、
ｎ型ＦＥＴの形成領域内にある前記ゲート電極上にアルミニウムを堆積し、
熱処理により前記アルミニウムを前記ｎ型ＦＥＴの形成領域のゲート電極の底部に偏析させることによって、該ｎ型ＦＥＴのゲート電極の底部にアルミニウム層を形成することを具備した半導体装置の製造方法。
【請求項６】
前記アルミニウムは、前記ゲート電極の厚みの５％〜４０％の厚みに堆積されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ｎ型ＦＥＴのゲート電極および前記ｐ型ＦＥＴのゲート電極はＮｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２またはＮｉ２Ｓｉで形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極の形成以前に、
前記ｎ型ＦＥＴのチャネル部に窒素を導入し、
前記ｐ型ＦＥＴのチャネル部にフッ素を導入することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記ｎ型ＦＥＴおよび前記ｐ型ＦＥＴのそれぞれのソースおよびドレイン上に、プラチナを含有するソース・シリサイド層およびドレイン・シリサイド層を形成することをさらに具備することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
Ｈｆ、Ｓｉ、Ｏを含むゲート絶縁膜、あるいは、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜を半導体基板上に形成し、
前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、
前記ゲート電極材料をゲート電極パターンに加工することによってゲート電極を形成し、
前記ゲート電極上に前記ニッケル膜を堆積し、
前記ゲート電極を前記ニッケル膜でシリサイド化させることによって、前記ゲート電極の組成をＮｉＸＳｉＹ（Ｘ＞Ｙ）とし、
ｎ型ＦＥＴの形成領域にある前記ゲート電極にアルミニウムを注入し、
熱処理により前記アルミニウムを前記ｎ型ＦＥＴの形成領域のゲート電極の底部に偏析させることによって、該ｎ型ＦＥＴのゲート電極の底部にアルミニウム層を形成することを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness）の低減化（例えば、１．３ｎｍ以下）およびリーク電流の抑制のために、高誘電率材料をゲート絶縁膜に採用する提案がなされている。高誘電率材料は、例えば、比誘電率がシリコン酸化膜よりも高い金属酸化膜、比誘電率がシリコン酸化膜よりも高い金属珪酸化膜(金属シリケート膜)、あるいは、これらの窒化膜である。
【０００３】
高誘電率材料をゲート絶縁膜に用いると、ＦＥＴ（Field-Effect Transistor）の閾値電圧がシフトしてしまう。ｎ型ＭＩＳＦＥＴ（Metal-Insulator Semiconductor FET）においては、ゲート電極にリンまたは砒素を注入することによって、その閾値電圧を比較的適正な値に調節することができる。これに対し、ｐ型ＭＩＳＦＥＴにおいては、ゲート電極にホウ素またはフッ化ホウ素を注入しても、その閾値電圧が負側に大きくシフトしているため、適正値に調節することは困難である。さらに、高誘電率材料をゲート絶縁膜に用いたｐ型ＭＩＳＦＥＴは、反転側の容量が低下する。閾値電圧が大きく負側にシフトし、かつ、反転容量が小さいｐ型ＭＩＳＦＥＴは、所望のドレイン電流を確保することができなくなるという問題が生じる。
【０００４】
反転容量の低下に対処するために、ゲート電極の材料として、金属を採用する技術が考えられている。ここで、金属は、金属単体または合金だけでなく、これらの窒化物または珪化物等をも含む。特に、ニッケルシリサイドを用いたフルシリサイドゲート電極は、ゲート絶縁膜形成工程において温度条件に制約がないため、良好なゲート絶縁膜を形成することが可能である。さらに、このようなフルシリサイドゲート電極は空乏化されないため、大きな反転容量を得ることができる。
【０００５】
しかしながら、ニッケルシリサイドを用いたフルシリサイドゲート電極を備えたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの閾値電圧はともに適正値からシフトしてしまうという問題が生じる。
【非特許文献１】Y. H. Kim et al. “Systematic Study of Workfunction Engineering and Scavenging Effect Using HiSi Alloy FUSI Metal Gate with Advanced Gate Stacks”IEDM2005 27.6
【発明の開示】
【発明が解決しようとする課題】
【０００６】
フルシリサイドゲートを有し、かつ、適正な閾値電圧を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に設けられ、Ｈｆ、ＳｉおよびＯを含むゲート絶縁膜、あるいは、前記半導体基板上に設けられ、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜と、前記ゲート絶縁膜上に設けられたｎ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極と、前記ｎ型ＦＥＴのゲート電極の底部に設けられたアルミニウム層と、前記ゲート絶縁膜上に設けられたｐ型ＦＥＴのゲート電極であって、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極とを備えている。
【０００８】
本発明に係る実施形態に従った半導体装置の製造方法は、Ｈｆ、Ｓｉ、Ｏを含むゲート絶縁膜、あるいは、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜を半導体基板上に形成し、前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、前記ゲート電極材料をゲート電極パターンに加工することによってゲート電極を形成し、前記ゲート電極上に前記ニッケル膜を堆積し、前記ゲート電極を前記ニッケル膜でシリサイド化させることによって、前記ゲート電極の組成をＮｉＸＳｉＹ（Ｘ＞Ｙ）とし、ｎ型ＦＥＴの形成領域内にある前記ゲート電極上にアルミニウムを堆積し、熱処理により前記アルミニウムを前記ｎ型ＦＥＴの形成領域のゲート電極の底部に偏析させることによって、該ｎ型ＦＥＴのゲート電極の底部にアルミニウム層を形成することを具備する。
【０００９】
本発明に係る他の実施形態に従った半導体装置の製造方法は、Ｈｆ、Ｓｉ、Ｏを含むゲート絶縁膜、あるいは、Ｚｒ、ＳｉおよびＯを含むゲート絶縁膜を半導体基板上に形成し、前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、前記ゲート電極材料をゲート電極パターンに加工することによってゲート電極を形成し、前記ゲート電極上に前記ニッケル膜を堆積し、前記ゲート電極を前記ニッケル膜でシリサイド化させることによって、前記ゲート電極の組成をＮｉＸＳｉＹ（Ｘ＞Ｙ）とし、ｎ型ＦＥＴの形成領域にある前記ゲート電極にアルミニウムを注入し、熱処理により前記アルミニウムを前記ｎ型ＦＥＴの形成領域のゲート電極の底部に偏析させることによって、該ｎ型ＦＥＴのゲート電極の底部にアルミニウム層を形成することを具備する。
【発明の効果】
【００１０】
本発明による半導体装置およびその製造方法は、フルシリサイドゲートを有し、かつ、適正な閾値電圧を有する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１から図２２は、第１の実施形態による半導体装置の製造方法を示す断面図である。第１の実施形態に従って製造された半導体装置は、Ｎｉ２Ｓｉによって構成されたゲート電極を有する。
【００１３】
まず、図１に示すように、シリコン基板１０１にトレンチを形成し、そのトレンチにシリコン酸化膜を埋め込むことによって、ＳＴＩ（Shallow Trench Isolation）１０２を形成する。シリコン基板１０１の表面に犠牲酸化膜１０３を形成する。
【００１４】
次に、図２に示すようにｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト１０４で被覆する。ｎ型ウェルを形成するために、ｐ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐）をイオン注入する。なお、燐の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。トランジスタの閾値電圧の微調整のために、ボロンイオンまたはインジウムイオン等を注入する場合がある。続いて、図３に示すように、ｐ型ＭＩＳＦＥＴ形成領域の表面にフッ素イオンを注入する。
【００１５】
次に、図４に示すように、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジスト１０５で被覆する。ｐ型ウェルを形成するために、ｎ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。なお、ホウ素の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。トランジスタの閾値電圧の微調整のために、砒素イオンまたは燐イオン等を注入する場合がある。続いて、図５に示すように、ｎ型ＭＩＳＦＥＴ形成領域の表面に窒素イオンを注入する。これらの不純物を熱拡散させることによって、図６に示すように、ｎ型ウェル１０６、ｐ型ウェル１０７、フッ素含有層２０１および窒素含有層２０３を形成する。フッ素含有層２０１および窒素含有層２０３は、それぞれｐ型ウェル１０７およびｎ型ウェル１０６の表面部分に形成されている。フッ素含有層２０１はフラットバンド電位を正側にシフトさせ、窒素含有層２０３はフラットバンド電位を負側にシフトさせるという機能を有する。尚、閾値電圧を低くする必要が無い場合には、フッ素含有層２０１および窒素含有層２０３は設ける必要が無い。
【００１６】
ＮＨ４Ｆ水溶液を用いて犠牲酸化膜１０３を除去する。０．５〜５％の希フッ酸で表面洗浄をした直後に、酸素雰囲気中において約０．５ｎｍ〜０．８ｎｍのシリコン酸化膜１０８を形成する。さらにテトラキスジエチルアミノハフニウム、ジエチルシランおよび酸素を用いて、約２．０ｎｍの膜厚のハフニウム珪酸化膜（ＨｆＳｉＯ膜）をシリコン基板１０１上に形成する。
【００１７】
次に、窒素プラズマ雰囲気中あるいはＮＨ３雰囲気中で処理を行ってＨｆＳｉＯ膜中に窒素を添加した後、熱処理を行ってＨｆＳｉＯ膜をハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜１０９に改質する。これにより、図７に示す構造が得られる。このＨｆＳｉＯＮ膜１０９およびシリコン酸化膜１０８がゲート絶縁膜として機能する。
【００１８】
次に、図８に示すように、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート電極材料としてポリシリコン膜１１０をＨｆＳｉＯＮ膜１０９上に堆積する。
【００１９】
次に、マスク材料として、シリコン酸化膜またはシリコン窒化膜（以下、マスク材料という）１１５をポリシリコン膜１１０上に堆積する。続いて、フォトリソグラフィ技術を用いて、マスク材料１１５をゲート電極パターンにパターニングする。
【００２０】
次に、図９に示すように、マスク材料１１５をハードマスクとして用いて、ポリシリコン膜１１０をゲート電極パターンに加工する。このとき得られたｎ型ＭＩＳＦＥＴのゲート電極を１１０ａとし、ｐ型ＭＩＳＦＥＴのゲート電極を１１０ｂとする。
【００２１】
さらに、図１０に示すように、マスク材料１１５およびゲート電極１１０ａ、１１０ｂをマスクとして用いてＨｆＳｉＯＮ膜１０９を希フッ酸等で除去する。このとき、マスク材料１１５が全部エッチングされないようにフッ酸濃度およびエッチング時間を選択する。即ち、エッチング液およびエッチング時間は、高誘電率絶縁膜（本実施形態ではＨｆＳｉＯＮ膜１０９）の膜種および膜厚に基づいて適宜決定される。例えば、フッ酸濃度は１％以下とし、エッチング時間は３００秒以下とすることが好ましい。尚、シリコン酸化膜１０８は約０．５ｎｍ〜０．８ｎｍと非常に薄いため、通常、ＨｆＳｉＯＮ膜１０９のエッチングによって除去されてしまう。しかし、シリコン酸化膜１０８はシリコン基板１０１の表面上に残っていても問題はない。尚、高誘電率絶縁膜とは、シリコン酸化膜の誘電率よりも高い誘電率を有する材料である。
【００２２】
次に、ゲート電極材料１１０ａ、１１０ｂの側面およびシリコン基板１０１の表面をわずかに酸化する。このとき、約０．２％の酸素を含む雰囲気中において約１０００℃で約５秒間、酸化処理を行った。これにより形成された酸化膜の膜厚は約２ｎｍであった。その後、図１１に示すように、ＣＶＤ法およびＲＩＥ法を用いてシリコン酸化膜またはシリコン窒化膜からなるオフセットスペーサ１１６を形成する。さらに、ＣＶＤ法およびＲＩＥ法を用いてそれぞれシリコン酸化膜およびシリコン窒化膜からなるサイドウォールスペーサ１２１、１２２を形成する。
【００２３】
次に、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【００２４】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図１１に示すように、ｐ型のソース・ドレイン拡散層１１７およびｎ型のソース・ドレイン拡散層１１８が形成される。
【００２５】
次に、サイドウォール１２１、１２２の除去後、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【００２６】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図１１に示すように、ｐ型のエクステンション領域１１９およびｎ型のエクステンション領域１２０が形成される。続いて、短チャネル効果抑制のために、ハロー注入を行ってもよい。
【００２７】
次に、ＣＶＤ法およびＲＩＥ法を用いて、サイドウォール１２１および１２２をゲート電極材料１１０ａおよび１１０ｂの側面に再度形成する。本実施形態では、サイドウォールとしてシリコン酸化膜およびシリコン窒化膜の二層膜を用いた。しかし、シリコン酸化膜およびシリコン窒化膜を積層した三層膜を、サイドウォールとして用いてもよい。さらに、シリコン窒化膜のみの単層膜をサイドウォールとして用いてもよい。サイドウォールの構造はデバイスに合わせて形成すればよい。
【００２８】
本実施形態では、上記のように、エクステンション拡散層のイオン注入はソース・ドレイン拡散層のイオン注入後に実行されている。しかし、エクステンション拡散層は、ソース・ドレイン拡散層の形成前に形成してもよい。この場合、サイドウォール１２１および１２２を一旦除去する必要が無くなる。
【００２９】
次に、図１２に示すように、ソース・ドレイン拡散層１１７および１１８の表面に自己整合的にソース・シリサイド膜／ドレイン・シリサイド膜１２３（以下、ＳＤシリサイド層という）を形成する。ＳＤシリサイド膜１２３の材料は、例えば、ＮｉＰｔＳｉｘ、ＮｉＳｉｘ、ＰｔＳｉ(ｐ型ＭＩＳＦＥＴ領域に用いる)、ＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)、ＮｉＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)等のいずれかでよい。
【００３０】
次に、図１３に示すように、ＣＶＤ法を用いて、シリコン窒化膜１２４を堆積し、さらに、その上にシリコン酸化膜１２５を堆積する。シリコン窒化膜１２４はエッチストッパとして作用する。続いて、ＣＭＰ法、ドライエッチング法またはウェットエッチング法を用いて、シリコン酸化膜１２５を平坦化する。このとき、シリコン酸化膜１２５、シリコン窒化膜１２４およびハードマスク１１５を研磨することによって、ゲート電極１１０ａおよび１１０ｂの上面を露出させる。
【００３１】
次に、図１４に示すように、シリコン酸化膜１２５を除去する。続いて、図１５に示すように、ニッケル膜１２６を堆積する。ニッケル膜１２６の膜厚は、ゲート電極１１０ａおよび１１０ｂの厚みの１．１倍から１．４倍の範囲とする。続いて、ニッケル膜１２６とゲート電極１１０ａ、１１０ｂとを４００℃〜５００℃の温度で反応させることによって、ゲート電極１１０ａ、１１０ｂをフルシリサイド化させる。このシリサイド化工程における熱処理時間は、ニッケル膜１２６の膜厚が５０ｎｍ〜１６０ｎｍであるとし、温度条件が４００℃〜５００℃であるとすると、３０秒〜３００秒である。より詳細には、ゲート電極１１０ａおよび１１０ｂの膜厚が約５０ｎｍである場合、ゲート電極１１０ａおよび１１０ｂをフルシリサイド化させるために必要なニッケル膜１２６の膜厚は５５ｎｍから７０ｎｍである。このようなゲート電極１１０ａ、１１０ｂおよびニッケル膜１２６を、約４００℃の条件のもと約６０秒間熱処理する。これによって、図１６に示すように、ゲート電極１１０ａおよび１１０ｂは、Ｎｉ２Ｓｉという組成を有するニッケルシリサイドになる。以下、ゲート電極１１０ａおよび１１０ｂをそれぞれ２２８および２２９とする。なお、Ｎｉ２Ｓｉを形成する前にシリコン酸化膜１２５を除去したが、Ｎｉ２Ｓｉを形成した後にシリコン酸化膜１２５を除去してもよい。
【００３２】
ここで、ｎ型ＦＥＴ領域のゲート電極２２８およびｐ型ＦＥＴ領域のゲート電極２２９は、ともにＮｉ２Ｓｉという組成を有するシリサイドからなる。ｐ型ＦＥＴ領域のゲート電極２２９は、ソース・ドレイン形成時の不純物イオン注入により、わずかにホウ素を含有している。
【００３３】
未反応のニッケルを除去した後、図１７に示すように、シリコン窒化膜１５０およびシリコン酸化膜１５１をｎ型ＭＩＳＦＥＴ領域およびｐ型ＭＩＳＦＥＴ領域上に堆積する。続いて、図１８に示すように、ｐ型ＭＩＳＦＥＴ領域をフォトレジスト２０７で被覆する。フォトレジスト２０７をマスクとして用いて、ｎ型ＭＩＳＦＥＴ領域上のシリコン酸化膜１５１を希フッ酸などでウェットエッチングするか、あるいは、フッ素系ガスでドライエッチングする。さらに、フォトレジスト２０７をアッシングで除去した後、残存するシリコン酸化膜１５１をマスクとして用いて、シリコン窒化膜１５０をＲＩＥで除去する。これにより、図１９に示す構造が得られる。シリコン窒化膜１５０およびシリコン酸化膜１５１から成る積層膜は、次のアルミニウム偏析工程におけるマスクとして用いられる。尚、フォトレジスト１５２をウェット処理で除去する場合には、シリコン窒化膜１５０およびシリコン酸化膜１５１から成る積層膜に代えて、単層膜をマスクとして用いてもよい。
【００３４】
図２０に示すように、続いて、アルミニウム膜１５５をｎ型ＭＩＳＦＥＴ領域およびｐ型ＭＩＳＦＥＴ領域上に堆積する。ｐ型ＭＩＳＦＥＴ領域はシリコン窒化膜１５０およびシリコン酸化膜１５１で被覆されているので、アルミニウム膜１５５はゲート電極２２９の上面に接触しない。一方、ゲート電極２２８の上面はアルミニウムの堆積時に露出されているので、アルミニウム膜１５５はゲート電極２２８の上面に接触する。アルミニウム膜１５５の膜厚は、第１の実施形態で説明した膜厚、即ち、ゲート電極（シリサイド）２２８の厚みＴａの５％〜４０％でよい。
【００３５】
次に、図２０に示す構造を、３５０℃〜５５０℃の温度で熱処理する。この熱処理によって、アルミニウムが、ゲート電極２２８の底面および側面に偏析する。その結果、図２１に示すように、アルミニウム層１２７がゲート電極２２８の底部および側部に形成される。
【００３６】
シリコン窒化膜１５１やシリコン窒化膜１２４上に残存するアルミニウム膜１５５を、ウェットエッチングまたはドライエッチングで除去する。
【００３７】
その後、公知の方法を用いて、図２２に示すようにＳｉＮライナー層２０５、層間絶縁膜１３０を堆積し、層間絶縁膜１３０にコンタクトを形成し、さらに、配線１３１等を形成する。
【００３８】
ゲート電極のシリサイド形成工程およびゲート電極のアルミニウム偏析工程は、第２の実施形態のように、図１３に示すシリコン酸化膜１２５を除去することなく、実行してもよい。その後、シリコン酸化膜１２５を残存させたまま、層間絶縁膜１３０を堆積し、層間絶縁膜１３０にコンタクトを形成し、さらに、配線１３１等を形成する。
【００３９】
後工程において、フォーミングガスを用いてアニールすることにより、第１の実施形態による半導体装置が完成する。
【００４０】
本実施形態による半導体装置は、シリコン基板１０１と、ゲート絶縁膜１０８と、ｎ型ＭＩＳＦＥＴのゲート電極１２８と、アルミニウム層１２７と、ｐ型ＭＩＳＦＥＴのゲート電極１２９とを備えている。ゲート絶縁膜１０８は、シリコン基板１０１上に設けられ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮからなる。ｎ型ＭＩＳＦＥＴのゲート電極１２８は、ゲート絶縁膜１０８上に設けられ、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドＮｉｘＳｉｙ（ｘ＞ｙ）からなる。アルミニウム層１２７は、ゲート電極１２８の底部および側部に設けられている。即ち、アルミニウム層１２７は、ゲート電極１２８の底面とゲート絶縁膜１０８の上面との間に設けられている。ｐ型ＭＩＳＦＥＴのゲート電極１２９は、ゲート絶縁膜１０８上に設けられ、シリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドＮｉｘＳｉｙ（ｘ＞ｙ）からなる。
【００４１】
第１の実施形態において、ゲート電極２２８、２２９は、Ｎｉ２Ｓｉから成る。さらに、窒素含有層２０３がｎ型ＭＩＳＦＥＴのチャネル部に設けられ、フッ素含有層２０１がｐ型ＭＩＳＦＥＴのチャネル部に設けられている。第１の実施形態による半導体装置の効果は図２３を参照して説明される。
【００４２】
図２３は、第１の実施形態によるｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれのゲート電極の仕事関数を示すグラフである。
【００４３】
第１の実施形態のように、ゲート電極がＮｉ２Ｓｉの組成を有するニッケルシリサイドからなる場合、そのゲート電極の仕事関数は、約４．７ｅＶである。約４．７ｅＶという仕事関数は、不純物がＮｉ２Ｓｉに注入されていない場合の仕事関数である。
【００４４】
ｐ型ＦＥＴのゲート電極は、ゲート絶縁膜１０８、１０９の下のチャネル領域にフッ素含有層２０１が設けられている。フッ素含有層により、フラットバンド電位が正側にシフトするため、ｐ型ＭＩＳのゲート電極の見かけ上の仕事関数は、５．０２ｅＶ以上となり、領域Ｒｐの範囲内に入る。
【００４５】
ｎ型ＭＩＳのゲート電極の底部はアルミニウム層１２７である。アルミニウム層１２７の上にアルミニウムを含有したＮｉ２Ｓｉの組成を有するニッケルシリサイドが設けられている。このような構成のゲート電極の仕事関数は、４．２０ｅＶとなる。さらに、フラットバンド電位を負側にシフトさせる機能を有する窒素含有層２０３がチャネル領域に設けられているため、ゲート電極の仕事関数は充分に領域Ｒｎの範囲内に入る。
【００４６】
このように、第１の実施形態では、ＮｉＳｉよりも仕事関数が高いが、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２よりも仕事関数の低いＮｉ２Ｓｉをゲート電極として採用する。この場合、ｐ型ＦＥＴのチャネル領域にフッ素含有層２０１を設けることによって、ゲート電極の見かけ上の仕事関数を領域Ｒｐの範囲内へシフトさせることができる。また、ｎ型ＭＩＳのゲート電極として、アルミニウムを含有するＮｉ２Ｓｉとアルミニウム層１２７との二層構造を採用する。これにより、Ｎｉ２Ｓｉの仕事関数は、４．２０ｅＶへ低下させることができ、さらにチャネル領域に窒素含有層２０３を設けることによって４．２ｅＶ以下の仕事関数相当のフラットバンド電位を得ることができる。その結果、ｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれの閾値電圧を適正な値にすることができる。
【００４７】
フッ素を含有するチャネルをｐ型ＦＥＴに形成し、窒素を含有するチャネルをｎ型ＦＥＴに形成した。フラットバンド電位のシフト量は、注入するイオンのドーズ量が多いほど大きくなるという相関関係を有する。特に、フッ素を含有するチャネルを用いた場合におけるニッケルリッチシリサイドの見かけ上の仕事関数のシフト量はホウ素をニッケルリッチシリサイドに注入した場合におけるシフト量より数倍大きい。
【００４８】
フラットバンド電位のシフト量は、閾値電圧を調整するために使用されるイオン注入とフッ素や窒素のイオン注入とによって影響を受ける。例えば、フラットバンド電位全体のシフト量は、閾値電圧を調節するためのカウンターイオン注入によるシフト量とフッ素や窒素の注入によるシフト量との和になる。
【００４９】
ｐ型ＦＥＴにおいて、フッ素濃度はチャネルとゲート絶縁膜との界面にピークがあり、ｐ型ＦＥＴの移動度は高くなる。これにより、さらに、信頼性が向上するという利点がある。
【００５０】
ｎ型ＦＥＴにおいて、窒素はゲート絶縁膜下部に拡散する。通常のｎ型ＦＥＴの使用において、ゲート電界は、約０．６ＭＶ／ｃｍ２以上の高電界となる。このような、高いゲート電界で使用される場合には、窒素がゲート絶縁膜下部に拡散しても、移動度を高めることができる。その結果、ｐ型ＦＥＴおよびｎ型ＦＥＴともに高電界側の移動度の劣化がなく、高い移動度が保たれるため、高いドレイン電流を得ることができる。
【００５１】
第１の実施形態において、ゲート電極はＮｉ２Ｓｉで構成されていた。しかし、Ｎｉ２Ｓｉに代えて、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２をゲート電極として採用してもよい。Ｎｉ３ＳｉおよびＮｉ３１Ｓｉ１２は、Ｎｉ２Ｓｉよりも仕事関数が高い。従って、仕事関数の観点においては、ゲート電極は、Ｎｉ２ＳｉよりもＮｉ３ＳｉおよびＮｉ３１Ｓｉ１２で構成されたほうが好ましい。
【００５２】
しかし、Ｎｉ２ＳｉはＮｉ３ＳｉおよびＮｉ３１Ｓｉ１２よりもニッケル含有量が少ない。このため、ゲート電極のシリサイド工程において未反応のニッケルを除去する際に、Ｎｉ２Ｓｉはエッチングされにくい。さらに、Ｎｉ２ＳｉはＮｉ３ＳｉおよびＮｉ３１Ｓｉ１２よりも比抵抗が低い。このため、Ｎｉ２Ｓｉからなるゲート電極は、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２からなるゲート電極よりも低抵抗になる。さらに、Ｎｉ２Ｓｉは、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２よりも体積膨張が小さい。よって、Ｎｉ２Ｓｉからなるゲート電極は変形しにくい。このように、製造の容易性を考慮すると、ゲート電極は、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２よりもＮｉ２Ｓｉのほうが好ましいと言うことができる。
【００５３】
通常、仕事関数の変調はゲート電極の組成の変更や不純物濃度の変更によってフラットバンド電位をシフトさせることを意味する。しかし、第１の実施形態では、チャネル領域の不純物濃度の変更によってフラットバンド電位をシフトさせている。本明細書では、このようなチャネル領域の変更によるフラットバンド電位のシフトも“仕事関数の変調”に含めている。このような仕事関数の変調を“見かけ上の仕事関数の変調”ともいう。
【００５４】
第１の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを採用した。しかし、ＨｆＳｉＯＮに代えて、ＨｆＳｉＯをゲート絶縁膜として採用してもよい。また、ＨｆをＺｒに代えて、ＺｒＳｉＯまたはＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。さらに、ＨｆおよびＺｒの両方を含んだＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。これらのゲート絶縁膜は、さらに、Ｔｉ、ＬａまたはＴａを含んでいてもよい。
【００５５】
なお、ＨｆＳｉＯＮは、ＨｆＳｉＯに比較して、耐熱性において優れている。しかし、製造工程における熱処理の時間を短時間にすることによってＨｆＳｉＯをゲート絶縁膜として採用することは可能である。
【００５６】
（第２の実施形態）
図２４から図４２は、本発明に係る第２の実施形態に従った半導体装置の製造方法を示す断面図である。まず、図２４に示すように、シリコン基板１０１にトレンチを形成し、そのトレンチにシリコン酸化膜を埋め込むことによって、ＳＴＩ１０２を形成する。シリコン基板１０１の表面に犠牲酸化膜１０３を形成する。
【００５７】
次に、図２５に示すようにｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト１０４で被覆する。ｎ型ウェルを形成するために、ｐ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐）をイオン注入する。なお、燐の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。トランジスタの閾値電圧の微調整のために、ボロンイオンまたはインジウムイオン等を注入する場合がある。第１の実施形態のように、フォトレジスト１０４をマスクとして用いて、フッ素イオンをｐ型ＭＩＳＦＥＴ形成領域に注入してもよい。
【００５８】
フォトレジスト１０４の除去後、図２６に示すように、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジスト１１４で被覆する。続いて、ｐ型ウェルを形成するために、ｎ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。なお、ホウ素の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。トランジスタの閾値電圧の微調整のために、砒素イオンまたは燐イオン等を注入する場合がある。第１の実施形態のように、フォトレジスト１１４をマスクとして用いて、窒素イオンをｎ型ＭＩＳＦＥＴ形成領域に注入してもよい。
【００５９】
フォトレジスト１１４の除去後、これらの不純物を熱拡散させることによって、図２７に示すように、ｎ型ウェル１０６、ｐ型ウェル１０７を形成する。尚、第２の実施形態において、第１の実施形態のように、フッ素含有層２０１および窒素含有層２０３がそれぞれｐ型ウェル１０７およびｎ型ウェル１０６の表面部分に形成されていてもよい。フッ素含有層２０１はフラットバンド電位を正側にシフトさせ、窒素含有層２０３はフラットバンド電位を負側にシフトさせるという機能を有する。尚、閾値電圧を低くする必要が無い場合には、フッ素含有層２０１および窒素含有層２０３は設ける必要が無い。
【００６０】
ＮＨ４Ｆ水溶液を用いて犠牲酸化膜１０３を除去する。０．５〜５％の希フッ酸で表面洗浄をした直後に、酸素雰囲気中において約０．５ｎｍ〜０．８ｎｍのシリコン酸化膜１０８を形成する。さらにテトラキスジエチルアミノハフニウム、ジエチルシランおよび酸素を用いて、約２．０ｎｍの膜厚のハフニウム珪酸化膜（ＨｆＳｉＯ膜）をシリコン基板１０１上に形成する。
【００６１】
次に、窒素プラズマ雰囲気中あるいはＮＨ３雰囲気中で処理を行ってＨｆＳｉＯ膜中に窒素を添加した後、熱処理を行ってＨｆＳｉＯ膜をハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜１０９に改質する。これにより、図２８に示す構造が得られる。このＨｆＳｉＯＮ膜１０９およびシリコン酸化膜１０８がゲート絶縁膜として機能する。
【００６２】
次に、図２９に示すように、ＣＶＤ法を用いて、ゲート電極材料としてポリシリコン膜１１０をＨｆＳｉＯＮ膜１０９上に堆積する。
【００６３】
次に、マスク材料として、シリコン酸化膜またはシリコン窒化膜あるいはこれらの積層膜（以下、マスク材料という）１１５をポリシリコン膜１１０上に堆積する。続いて、フォトリソグラフィ技術を用いて、マスク材料１１５をゲート電極パターンにパターニングする。
【００６４】
次に、図３０に示すように、マスク材料１１５をハードマスクとして用いて、ポリシリコン膜１１０をゲート電極パターンに加工する。このとき得られたｎ型ＭＩＳＦＥＴのゲート電極を１１０ａとし、ｐ型ＭＩＳＦＥＴのゲート電極を１１０ｂとする。
【００６５】
さらに、図３１に示すように、マスク材料１１５およびゲート電極１１０ａ、１１０ｂをマスクとして用いて、ＨｆＳｉＯＮ膜１０９を希フッ酸等で除去する。このとき、マスク材料１１５が全部エッチングされないようにフッ酸濃度およびエッチング時間を選択する。即ち、エッチング液およびエッチング時間は、高誘電率絶縁膜（第２の実施形態ではＨｆＳｉＯＮ膜１０９）の膜種および膜厚に基づいて適宜決定される。例えば、フッ酸濃度は１％以下とし、エッチング時間は３００秒以下とすることが好ましい。尚、シリコン酸化膜１０８は約０．５ｎｍ〜０．８ｎｍと非常に薄いため、通常、ＨｆＳｉＯＮ膜１０９のエッチングによって除去されてしまう。しかし、シリコン酸化膜１０８はシリコン基板１０１の表面上に残っていても問題はない。尚、高誘電率絶縁膜とは、シリコン酸化膜の誘電率よりも高い誘電率を有する材料である。
【００６６】
次に、ゲート電極材料１１０ａ、１１０ｂの側面およびシリコン基板１０１の表面をわずかに酸化する。このとき、約０．２％の酸素を含む雰囲気中において約１０００℃で約５秒間、酸化処理を行った。これにより形成された酸化膜の膜厚は約２ｎｍであった。その後、図３２に示すように、ＣＶＤ法およびＲＩＥ法を用いてシリコン酸化膜またはシリコン窒化膜からなるオフセットスペーサ１１６を形成する。
【００６７】
次に、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【００６８】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図３２に示すように、ｐ型のエクステンション領域１１９およびｎ型のエクステンション領域１２０が形成される。続いて、短チャネル効果抑制のために、ハロー注入を行ってもよい。
【００６９】
さらに、ＣＶＤ法およびＲＩＥ法を用いてそれぞれシリコン酸化膜およびシリコン窒化膜からなるサイドウォールスペーサ１２１、１２２を形成する。
【００７０】
次に、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【００７１】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図３２に示すように、ｐ型のソース・ドレイン拡散層１１７およびｎ型のソース・ドレイン拡散層１１８が形成される。
【００７２】
第２の実施形態では、サイドウォールとしてシリコン酸化膜およびシリコン窒化膜の二層膜を用いた。しかし、シリコン酸化膜およびシリコン窒化膜を積層した三層膜を、サイドウォールとして用いてもよい。さらに、シリコン窒化膜のみの単層膜をサイドウォールとして用いてもよい。サイドウォールの構造はデバイスに合わせて形成すればよい。
【００７３】
第２の実施形態では、上記のように、エクステンション拡散層のイオン注入はソース・ドレイン拡散層のイオン注入前に実行されている。しかし、エクステンション拡散層は、ソース・ドレイン拡散層の形成後に形成されてもよい。この場合、サイドウォール１２１および１２２を一旦除去する必要がある。
【００７４】
次に、図３３に示すように、ソース・ドレイン拡散層１１７および１１８の表面に自己整合的にソース・シリサイド膜／ドレイン・シリサイド膜１２３（以下、ＳＤシリサイド層という）を形成する。ＳＤシリサイド膜１２３の材料は、例えば、ＮｉＰｔＳｉｘ、ＮｉＳｉｘ、ＰｔＳｉ(ｐ型ＭＩＳＦＥＴ領域に用いる)、ＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)、ＮｉＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)等のいずれかでよい。
【００７５】
次に、図３４に示すように、ＣＶＤ法を用いて、シリコン窒化膜１２４を堆積し、さらに、その上にシリコン酸化膜１２５を堆積する。シリコン窒化膜１２４はエッチストッパとして作用する。続いて、ＣＭＰ(Chemical Mechanical Polishing)法、ドライエッチング法またはウェットエッチング法を用いて、シリコン酸化膜１２５を平坦化する。このとき、シリコン酸化膜１２５、シリコン窒化膜１２４およびハードマスク１１５を研磨することによって、ゲート電極１１０ａおよび１１０ｂの上面を露出させる。
【００７６】
次に、図３５に示すように、ニッケル膜１２６を堆積する。ニッケル膜１２６の膜厚は、ゲート電極１１０ａおよび１１０ｂの厚みの１．６５倍以上である。続いて、ニッケル膜１２６とゲート電極１１０ａ、１１０ｂとを４００℃〜５００℃の温度で反応させることによって、ゲート電極１１０ａ、１１０ｂをフルシリサイド化させる。このシリサイド化工程における熱処理時間は、ニッケル膜１２６の膜厚が５０ｎｍ〜１６０ｎｍであるとし、温度条件が４００℃〜５００℃であるとすると、３０秒〜３００秒である。より詳細には、ゲート電極１１０ａおよび１１０ｂの膜厚が約５０ｎｍである場合、ゲート電極１１０ａおよび１１０ｂをＮｉ３Ｓｉの組成でフルシリサイド化させるために必要なニッケル膜１２６の膜厚は８２．５ｎｍ以上である。このようなゲート電極１１０ａ、１１０ｂおよびニッケル膜１２６を、約４００℃の条件のもと約２６０秒間の熱処理することによって、ゲート電極１１０ａおよび１１０ｂは、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２という組成を有するニッケルシリサイドになる。これにより、図３６に示す構造が得られる。
【００７７】
次に、図３７に示すように、シリコン窒化膜１５０およびシリコン酸化膜１５１をｎ型ＭＩＳＦＥＴ領域およびｐ型ＭＩＳＦＥＴ領域上に堆積する。ｐ型ＭＩＳＦＥＴ領域を被覆するようにフォトレジスト１５２を形成する。フォトレジスト１５２をマスクとして用いてシリコン酸化膜１５１を希フッ酸などでウェットエッチングするかフッ素系ガスでドライエッチングする。さらに、フォトレジスト１５２をアッシングで除去した後、残存するシリコン酸化膜１５１をマスクとして用いて、シリコン窒化膜１５０をＲＩＥで除去する。これにより、図３８に示す構造が得られる。シリコン窒化膜１５０およびシリコン酸化膜１５１から成る積層膜は、次のアルミニウム偏析工程におけるマスクとして用いられる。尚、フォトレジスト１５２をウェット処理で除去する場合には、シリコン窒化膜１５０およびシリコン酸化膜１５１から成る積層膜に代えて、単層膜をマスクとして用いてもよい。
【００７８】
図３９に示すように、続いて、アルミニウム膜１５５をｎ型ＭＩＳＦＥＴ領域およびｐ型ＭＩＳＦＥＴ領域上に堆積する。ｐ型ＭＩＳＦＥＴ領域はシリコン窒化膜１５０およびシリコン酸化膜１５１で被覆されているので、アルミニウム膜１５５はゲート電極１２９の上面に接触しない。一方、ゲート電極１２８の上面は露出されているので、アルミニウム膜１５５はゲート電極１２８の上面に接触している。
【００７９】
アルミニウム膜１５５の膜厚は、ゲート電極（シリサイド）１２８の厚みＴａの５％〜４０％である。例えば、ゲート電極１２８の厚みＴａが１００ｎｍとすると、アルミニウム膜１５５の膜厚は、５ｎｍ〜４０ｎｍである。アルミニウム膜１５５の膜厚は、Ｔａの４０％より厚くても構わない。しかし、後述する熱処理後に、シリコン窒化膜１５１や層間絶縁膜１２５上に残存するアルミニウム膜１５５を除去しなければならない。このアルミニウム膜１５５の除去工程に長時間を必要としてしまう。アルミニウム膜１５５の膜厚がＴａの５％より薄いと、ゲート電極１２８の底部にアルミニウム層が偏析しない。以上を考慮すると、アルミニウム膜１５５の膜厚は、ゲート電極（シリサイド）１２８の厚みＴａの５％〜４０％が好ましいことが判明した。
【００８０】
次に、図３９に示す構造を、３５０℃〜５５０℃の温度で熱処理する。この熱処理によって、アルミニウムが、ゲート電極１２８の底面および側面に偏析する。その結果、図４０に示すように、アルミニウム層１２７がゲート電極１２８の底部および側部に形成される。このとき熱処理温度が高すぎると、ソース・ドレイン層１１７、１１８上のサリサイド膜１２３がアグロメレーション（凝集）を起こしてしまう。この熱処理温度が低すぎると、ゲート電極１２８の底部にアルミニウム層が偏析しない。以上を考慮すると、この熱処理温度は、３５０℃〜５５０℃が好ましいことが判明した。
【００８１】
シリコン窒化膜１５１や層間絶縁膜１２５上に残存するアルミニウム膜１５５を、ウェットエッチングまたはドライエッチングで除去する。これにより図４１の示す構造が得られる。
【００８２】
シリコン酸化膜１２５の除去後、公知の方法を用いて、図４２に示すようにＳｉＮライナー層１３２および層間絶縁膜１３０を堆積し、層間絶縁膜１３０にコンタクトを形成し、さらに、配線１３１等を形成する。
【００８３】
シリコン酸化膜１２５を除去することなく、層間絶縁膜１３０を堆積し、層間絶縁膜１３０にコンタクトを形成し、さらに、配線１３１等を形成してもよい。さらに、ゲート電極のシリサイド形成工程およびゲート電極のアルミニウム偏析工程は、第２の実施形態のように、シリコン酸化膜１２５の除去後に実行してもよい。
【００８４】
後工程において、フォーミングガスを用いてアニールすることにより、第２の実施形態による半導体装置が完成する。
【００８５】
第２の実施形態では、ゲート電極１２８および１２９は、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２からなる。
【００８６】
図４３を参照して第２の実施形態による半導体装置の効果を説明する。
【００８７】
図４３は、第２の実施形態によるｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれのゲート電極の仕事関数を示すグラフである。第２の実施形態では、ゲート絶縁膜としてＨｆＳｉＯ膜を採用している。一般に、ｐ型ＭＩＳの場合、ゲート電極の仕事関数は、５．０２ｅＶ以上（図４３の領域Ｒｐ）であることが好ましい。ｎ型ＭＩＳの場合、ゲート電極の仕事関数は、４．２０ｅＶ以下（図４３の領域Ｒｎ）であることが好ましい。これにより、ｎ型ＭＩＳおよびｐ型ＭＩＳのそれぞれの閾値電圧を適切な値に設定することができる。
【００８８】
ゲート電極がＮｉＳｉの組成を有するニッケルシリサイドからなる場合、そのゲート電極の仕事関数は、約４．５ｅＶである。約４．５ｅＶという仕事関数は、不純物がＮｉＳｉに注入されていない場合の仕事関数である。従来、この仕事関数を領域Ｒｐまたは領域Ｒｎへ近づけるために、ＮｉＳｉに不純物をイオン注入していた。例えば、ｎ型ＭＩＳのゲート電極には、燐または砒素をイオン注入し、ｐ型ＭＩＳのゲート電極には、ホウ素またはフッ化ホウ素をイオン注入していた。この従来の方法によれば、ｎ型ＭＩＳのゲート電極の仕事関数は、約４．４ｅＶまで低下し、ｐ型ＭＩＳのゲート電極の仕事関数は約４．７ｅＶまで上昇するが、ともに好ましい仕事関数を得ることはできない。
【００８９】
これに対し、第２の実施形態のように、ゲート電極がＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２の組成を有するニッケルシリサイドからなる場合、そのゲート電極の仕事関数は、それぞれ約４．８ｅＶまたは約４．８５ｅＶである。約４．８ｅＶまたは約４．８５ｅＶという仕事関数は、不純物がＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２に注入されていない場合の仕事関数である。Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２という組成を有するゲートのチャネル部に、フッ素をイオン注入すると、ｐ型ＭＩＳのゲート電極の見かけ上の仕事関数は、５．０２ｅＶ以上となり、領域Ｒｐの範囲内に入る。
【００９０】
ｎ型ＭＩＳのゲート電極の底部はアルミニウム層１２７である。アルミニウム層１２７の上にアルミニウムを含有したＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２の組成を有するニッケルシリサイドが設けられている。このような構成のゲート電極の仕事関数は、アルミニウム層のみで決定され、アルミニウム層上のニッケルシリサイドの組成に依存せず、４．２０ｅＶとなる。このため、チャネル部の不純物濃度の調整によって容易にゲート電極の仕事関数を領域Ｒｎの範囲内に入れることができる。
【００９１】
このように、第２の実施形態では、ＮｉＳｉよりも仕事関数の高いＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２をゲート電極として採用する。これにより、チャネル部へフッ素をイオン注入することで、ｐ型ＭＩＳのゲート電極の見かけ上の仕事関数を領域Ｒｐの範囲内へシフトさせることができる。また、第２の実施形態では、ｎ型ＭＩＳのゲート電極として、アルミニウムを含有するＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２とアルミニウム層１２７との二層構造を採用する。これにより、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２のそれぞれの見かけ上の仕事関数（４．８０ｅＶまたは４．８５ｅＶ）を、４．２０ｅＶへ低下させることができる。その結果、ｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれの閾値電圧を適正な値にすることができる。
【００９２】
第２の実施形態では、堆積されたアルミニウム膜１５５を用いて、ゲート電極１１０ａの底部にアルミニウム層１２７を形成している。よって、層間絶縁膜として用いられるシリコン酸化膜１２５にアルミニウムが拡散しない。従って、半導体装置全体の信頼性を低下させない。
【００９３】
第２の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを採用した。しかし、ＨｆＳｉＯＮに代えて、ＨｆＳｉＯをゲート絶縁膜として採用してもよい。また、ＨｆをＺｒに代えて、ＺｒＳｉＯまたはＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。さらに、ＨｆおよびＺｒの両方を含んだＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。これらのゲート絶縁膜は、さらに、ＴｉやＬａやＴａなどの金属を含んでいてもよい。
【００９４】
なお、ＨｆＳｉＯＮは、ＨｆＳｉＯに比較して、耐熱性において優れている。しかし、製造工程における熱処理の時間を短時間にすることによってＨｆＳｉＯをゲート絶縁膜として採用することは可能である。
【００９５】
（第３の実施形態）
第３の実施形態において、ＳＤシリサイド層１２３は、プラチナを含んだＮｉＳｉ（ニッケルモノシリサイド）からなる。プラチナを含んだＮｉＳｉは、例えば、次のように形成される。まず、図１１で示した構造体の上に、プラチナ（Ｐｔ）を５％以上含んだＮｉＰｔを成膜する。続いて、３５０℃以上の温度でアニールを行う。これにより、ソース・ドレイン層１１７、１１８上のＮｉＰｔが、シリコンと反応しシリサイド化される。側壁膜１２２上のＮｉＰｔ、ＳＴＩ１０２上のＮｉＰｔおよびハードマスク１１５上のＮｉＰｔはシリサイド化されない。次に、硝酸および塩酸の混合液（いわゆる王水）により、側壁膜１２２、ＳＴＩ１０２およびハードマスク１１５上にある未反応のＮｉＰｔを除去する。さらに、再度、５００℃以下のアニールを行うことによって、プラチナを含んだＮｉＳｉからなるＳＤシリサイド層１２３が生成される。その後、図１２以降の図面を参照して説明した工程を経て半導体装置が完成する。
【００９６】
ＳＤシリサイド層１２３が、Ｐｔを含まない通常のシリサイド（ＮｉＳｉ等）である場合、５００℃以上の熱工程によって、ＳＤシリサイド層１２３がアグロメレーション（凝集）することがある。これはジャンクションリークなどの不良を引き起こす。
【００９７】
これに対し、第３の実施形態によれば、ＳＤシリサイド層１２３がＰｔを含有しているため、アグロメレーションを起こさない。従って、第３の実施形態による半導体装置はジャンクションリークなどの不良が起きない。上述のように、第３の実施形態を第１の実施形態に適用することによって、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。この場合には、フッ素含有層および窒素含有層が第３の実施形態におけるｐ型ウェルおよびｎ型ウェルの表面部分にそれぞれ形成される。
【００９８】
第３の実施形態は、第２の実施形態にも適用することができる。この場合には、フッ素含有層および窒素含有層が設けられないが、第３の実施形態は、第２の実施形態の効果を得ることができる。
【００９９】
上記実施形態において、ＳＤシリサイド層１２３およびゲート電極のシリサイド層１２８（または２２８）、１２９は、２ステップのアニールで形成されてもよい。
【０１００】
不純物は、ゲート電極の加工前または加工後のいずれにおいて注入してもよい。ゲート電極の材料としてポリシリコンを用いたが、ゲート電極の材料はアモルファスシリコンであってもよい。
【０１０１】
半導体基板は通常のシリコン基板だけでなく、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。また、半導体基板の面方位は特に限定しない。上記実施形態は、平面型トランジスタにだけでなく、Ｆｉｎ型ＦＥＴにも適用できる。
【０１０２】
上記実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを採用した。しかし、ＨｆＳｉＯＮに代えて、ＨｆＳｉＯをゲート絶縁膜として採用してもよい。また、ＨｆをＺｒに代えて、ＺｒＳｉＯまたはＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。さらに、ＨｆおよびＺｒの両方を含んだＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。これらのゲート絶縁膜は、さらに、Ｔｉ、ＬａまたはＴａを含んでいてもよい。
【０１０３】
なお、ＨｆＳｉＯＮは、ＨｆＳｉＯに比較して、耐熱性において優れている。しかし、製造工程における熱処理の時間を短時間にすることによってＨｆＳｉＯをゲート絶縁膜として採用することは可能である。
【０１０４】
（第４の実施形態）
図４４から図５８は、本発明に係る第４の実施形態に従った半導体装置の製造方法を示す断面図である。まず、図４４に示すように、シリコン基板１０１にトレンチを形成し、そのトレンチにシリコン酸化膜を埋め込むことによって、ＳＴＩ１０２を形成する。シリコン基板１０１の表面に犠牲酸化膜１０３を形成する。
【０１０５】
次に、図４４に示すようにｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト１０４で被覆する。ｎ型ウェルを形成するために、ｐ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐）をイオン注入する。なお、燐の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。図示はしないが、同様に、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｐ型ウェルを形成するために、ｎ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。続いて、これらの不純物を熱拡散させることによって、図４６に示すように、ｎ型ウェル１０６およびｐ型ウェル１０７を形成する。
【０１０６】
ＮＨ４Ｆ水溶液を用いて犠牲酸化膜１０３を除去する。０．５〜５％の希フッ酸で表面洗浄をした直後に、酸素雰囲気中において約０．５ｎｍ〜０．８ｎｍのシリコン酸化膜１０８を形成する。さらにテトラキスジエチルアミノハフニウム、ジエチルシランおよび酸素を用いて、約２．０ｎｍの膜厚のハフニウム珪酸化膜（ＨｆＳｉＯ膜）をシリコン基板１０１上に形成する。
【０１０７】
次に、窒素プラズマ雰囲気中あるいはＮＨ３雰囲気中で処理を行ってＨｆＳｉＯ膜中に窒素を添加した後、熱処理を行ってＨｆＳｉＯ膜をハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜１０９に改質する。これにより、図４７に示す構造が得られる。このＨｆＳｉＯＮ膜１０９およびシリコン酸化膜１０８がゲート絶縁膜として機能する。
【０１０８】
次に、図４８に示すように、ＣＶＤ法を用いて、ゲート電極材料としてポリシリコン膜１１０をＨｆＳｉＯＮ膜１０９上に堆積する。
【０１０９】
次に、マスク材料として、シリコン酸化膜またはシリコン窒化膜あるいはこれらの積層膜（以下、マスク材料という）１１５をポリシリコン膜１１０上に堆積する。続いて、フォトリソグラフィ技術を用いて、マスク材料１１５をゲート電極パターンにパターニングする。
【０１１０】
次に、図４９に示すように、マスク材料１１５をハードマスクとして用いて、ポリシリコン膜１１０をゲート電極パターンに加工する。このとき得られたｎ型ＭＩＳＦＥＴのゲート電極を１１０ａとし、ｐ型ＭＩＳＦＥＴのゲート電極を１１０ｂとする。
【０１１１】
さらに、図５０に示すように、マスク材料１１５およびゲート電極１１０ａ、１１０ｂをマスクとして用いて、ＨｆＳｉＯＮ膜１０９を希フッ酸等で除去する。このとき、マスク材料１１５が全部エッチングされないようにフッ酸濃度およびエッチング時間を選択する。即ち、エッチング液およびエッチング時間は、高誘電率絶縁膜（本実施形態ではＨｆＳｉＯＮ膜１０９）の膜種および膜厚に基づいて適宜決定される。例えば、フッ酸濃度は１％以下とし、エッチング時間は３００秒以下とすることが好ましい。尚、シリコン酸化膜１０８は約０．５ｎｍ〜０．８ｎｍと非常に薄いため、通常、ＨｆＳｉＯＮ膜１０９のエッチングによって除去されてしまう。しかし、シリコン酸化膜１０８はシリコン基板１０１の表面上に残っていても問題はない。尚、高誘電率絶縁膜とは、シリコン酸化膜の誘電率よりも高い誘電率を有する材料である。
【０１１２】
次に、ゲート電極材料１１０ａ、１１０ｂの側面およびシリコン基板１０１の表面をわずかに酸化する。このとき、約０．２％の酸素を含む雰囲気中において約１０００℃で約５秒間、酸化処理を行った。これにより形成された酸化膜の膜厚は約２ｎｍであった。その後、図５１に示すように、ＣＶＤ法およびＲＩＥ法を用いてシリコン酸化膜またはシリコン窒化膜からなるオフセットスペーサ１１６を形成する。さらに、ＣＶＤ法およびＲＩＥ法を用いてそれぞれシリコン酸化膜およびシリコン窒化膜からなるサイドウォールスペーサ１２１、１２２を形成する。
【０１１３】
次に、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【０１１４】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図５１に示すように、ｐ型のソース・ドレイン拡散層１１７およびｎ型のソース・ドレイン拡散層１１８が形成される。
【０１１５】
次に、サイドウォール１２１、１２２の除去後、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【０１１６】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図５１に示すように、ｐ型のエクステンション領域１１９およびｎ型のエクステンション領域１２０が形成される。続いて、短チャネル効果抑制のために、ハロー注入を行ってもよい。
【０１１７】
次に、図５１に示すように、ＣＶＤ法およびＲＩＥ法を用いて、サイドウォール１２１および１２２をゲート電極材料１１０ａおよび１１０ｂの側面に再度形成する。本実施形態では、サイドウォールとしてシリコン酸化膜およびシリコン窒化膜の二層膜を用いた。しかし、シリコン酸化膜およびシリコン窒化膜を積層した三層膜を、サイドウォールとして用いてもよい。さらに、シリコン窒化膜のみの単層膜をサイドウォールとして用いてもよい。サイドウォールの構造はデバイスに合わせて形成すればよい。
【０１１８】
本実施形態では、上記のように、エクステンション拡散層のイオン注入はソース・ドレイン拡散層のイオン注入後に実行されている。しかし、エクステンション拡散層は、ソース・ドレイン拡散層の形成前に形成してもよい。この場合、サイドウォール１２１および１２２を一旦除去する必要が無くなる。
【０１１９】
次に、図５２に示すように、ソース・ドレイン拡散層１１７および１１８の表面に自己整合的にソース・シリサイド膜／ドレイン・シリサイド膜１２３（以下、ＳＤシリサイド層という）を形成する。ＳＤシリサイド膜１２３の材料は、例えば、ＮｉＰｔＳｉｘ、ＮｉＳｉｘ、ＰｔＳｉ(ｐ型ＭＩＳＦＥＴ領域に用いる)、ＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)、ＮｉＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)等のいずれかでよい。
【０１２０】
次に、図５３に示すように、ＣＶＤ法を用いて、シリコン窒化膜１２４を堆積し、さらに、その上にシリコン酸化膜１２５を堆積する。シリコン窒化膜１２４はエッチストッパとして作用する。続いて、ＣＭＰ(Chemical Mechanical Polishing)法、ドライエッチング法またはウェットエッチング法を用いて、シリコン酸化膜１２５を平坦化する。このとき、シリコン酸化膜１２５、シリコン窒化膜１２４およびハードマスク１１５を研磨することによって、ゲート電極１１０ａおよび１１０ｂの上面を露出させる。
【０１２１】
次に、図５４に示すように、ニッケル膜１２６を堆積する。ニッケル膜１２６の膜厚は、ゲート電極１１０ａおよび１１０ｂの厚みの１．１倍から１．４倍の範囲である。続いて、ニッケル膜１２６とゲート電極１１０ａ、１１０ｂとを４００℃〜５００℃の温度で反応させることによって、ゲート電極１１０ａ、１１０ｂをフルシリサイド化させる。このシリサイド化工程における熱処理時間は、ニッケル膜１２６の膜厚が５０ｎｍ〜１６０ｎｍであるとし、温度条件が４００℃〜５００℃であるとすると、３０秒〜３００秒である。より詳細には、ゲート電極１１０ａおよび１１０ｂの膜厚が約５０ｎｍである場合、ゲート電極１１０ａおよび１１０ｂをフルシリサイド化させるために必要なニッケル膜１２６の膜厚は５５ｎｍから７０ｎｍの範囲である。このようなゲート電極１１０ａ、１１０ｂおよびニッケル膜１２６を、約４００℃の条件のもと約２６０秒間の熱処理することによって、ゲート電極１１０ａおよび１１０ｂは、Ｎｉ２Ｓｉという組成を有するニッケルシリサイドになる。これにより、図５５に示す構造が得られる。
【０１２２】
次に、図５６に示すように、ｐ型ＭＩＳＦＥＴ領域をフォトレジスト１１３で被覆する。フォトレジスト１１３をマスクとして用いて、アルミニウムをイオン注入する。これにより、アルミニウムイオンは、ｐ型ＭＩＳＦＥＴ領域のゲート電極２２９に注入されることなく、ｎ型ＭＩＳＦＥＴのゲート電極２２８に注入される。
【０１２３】
次に、図５６に示す構造を、３５０℃〜５５０℃の温度で熱処理する。この熱処理によって、アルミニウムが、ゲート電極２２８の底面に偏析する。その結果、図５７に示すように、アルミニウム層１２７がゲート電極２２８の底部に形成される。
【０１２４】
シリコン酸化膜１２５の除去後、公知の方法を用いて、図５８に示すようにＳｉＮライナー層１３２および層間絶縁膜１３０を堆積し、層間絶縁膜１３０にコンタクトを形成し、さらに、配線１３１等を形成する。尚、シリコン酸化膜１２５を除去することなく、層間絶縁膜１３０を堆積し、層間絶縁膜１３０にコンタクトを形成し、さらに、配線１３１等を形成してもよい。
【０１２５】
後工程において、フォーミングガスを用いてアニールすることにより、本実施形態による半導体装置が完成する。第４の実施形態による半導体装置の構成は、第１の実施形態による半導体装置の構成と同様である。従って、第４の実施形態による半導体装置は、図２３と同じ仕事関数を有する。その結果、第４の実施形態は、第１の実施形態と同様の効果を有する。
【０１２６】
第４の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを採用した。しかし、ＨｆＳｉＯＮに代えて、ＨｆＳｉＯをゲート絶縁膜として採用してもよい。また、ＨｆをＺｒに代えて、ＺｒＳｉＯまたはＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。さらに、ＨｆおよびＺｒの両方を含んだＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。これらのゲート絶縁膜は、さらに、Ｔｉ、ＬａまたはＴａを含んでいてもよい。
【０１２７】
なお、ＨｆＳｉＯＮは、ＨｆＳｉＯに比較して、耐熱性において優れている。しかし、製造工程における熱処理の時間を短時間にすることによってＨｆＳｉＯをゲート絶縁膜として採用することは可能である。
【０１２８】
（第５の実施形態）
図５９から図６３は、第５の実施形態による半導体装置の製造方法を示す断面図である。第５の実施形態に従って製造された半導体装置は、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２によって構成されたゲート電極を有する。
【０１２９】
第２の実施形態における図２４〜図３６を実行する。次に、未反応のニッケルを除去する。これにより、図５９に示す構造が得られる。尚、シリコン窒化膜１２５は、図５９のように設けられていなくてもよい。
【０１３０】
その後、図６０に示すように、シリコン窒化膜２０５を堆積する。続いて、図６１に示すように、ｐ型ＭＩＳＦＥＴ領域をフォトレジスト２０７で被覆する。フォトレジスト２０７をマスクとして用いて、ｎ型ＭＩＳＦＥＴ領域にアルミニウムをイオン注入する。
【０１３１】
さらに、熱処理を行うことによって、図６２に示すように、アルミニウム層１２７が、ｎ型ＦＥＴ領域のゲート電極１２８の下部（ゲート電極１２８の底面とＨｆＳｉＯＮ膜１０９の上面との間）に偏析する。さらに、このアルミニウム層１２７上のシリサイド層１２８は、アルミニウムを含有したＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２の組成を有するニッケルシリサイドになる。
【０１３２】
その後、公知の方法を用いて、図６３に示すように層間絶縁膜１３０を堆積し、層間絶縁膜１３０にコンタクトを形成し、さらに、配線１３１等を形成する。
【０１３３】
後工程において、フォーミングガスを用いてアニールすることにより、第５の実施形態による半導体装置が完成する。第５の実施形態による半導体装置の構成は、第２の実施形態による半導体装置の構成と同様である。従って、第５の実施形態による半導体装置は、図４３と同じ仕事関数を有する。その結果、第５の実施形態は、第２の実施形態と同様の効果を有する。
【０１３４】
第５の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを採用した。しかし、ＨｆＳｉＯＮに代えて、ＨｆＳｉＯをゲート絶縁膜として採用してもよい。また、ＨｆをＺｒに代えて、ＺｒＳｉＯまたはＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。さらに、ＨｆおよびＺｒの両方を含んだＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。これらのゲート絶縁膜は、さらに、Ｔｉを含んでいてもよい。
【０１３５】
なお、ＨｆＳｉＯＮは、ＨｆＳｉＯに比較して、耐熱性において優れている。しかし、製造工程における熱処理の時間を短時間にすることによってＨｆＳｉＯをゲート絶縁膜として採用することは可能である。
【０１３６】
第４および第５の実施形態において、ＳＤシリサイド層１２３は、第３の実施形態と同様に、プラチナを含んだＮｉＳｉ（ニッケルモノシリサイド）で形成されていてもよい。これにより、ＳＤシリサイド層１２３がＰｔを含有しているため、アグロメレーションを起こさない。従って、第４および第５の実施形態による半導体装置はジャンクションリークなどの不良が起きない。
【図面の簡単な説明】
【０１３７】
【図１】第１の実施形態に従った半導体装置の製造方法を示す断面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に続く、半導体装置の製造方法を示す断面図。
【図６】図５に続く、半導体装置の製造方法を示す断面図。
【図７】図６に続く、半導体装置の製造方法を示す断面図。
【図８】図７に続く、半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す断面図。
【図１０】図９に続く、半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法を示す断面図。
【図１２】図１１に続く、半導体装置の製造方法を示す断面図。
【図１３】図１２に続く、半導体装置の製造方法を示す断面図。
【図１４】図１３に続く、半導体装置の製造方法を示す断面図。
【図１５】図１４に続く、半導体装置の製造方法を示す断面図。
【図１６】図１５に続く、半導体装置の製造方法を示す断面図。
【図１７】図１６に続く、半導体装置の製造方法を示す断面図。
【図１８】図１７に続く、半導体装置の製造方法を示す断面図。
【図１９】図１８に続く、半導体装置の製造方法を示す断面図。
【図２０】図１９に続く、半導体装置の製造方法を示す断面図。
【図２１】図２０に続く、半導体装置の製造方法を示す断面図。
【図２２】図２１に続く、半導体装置の製造方法を示す断面図。
【図２３】第１の実施形態によるｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれのゲート電極の仕事関数を示すグラフ。
【図２４】第２の実施形態に従った半導体装置の製造方法を示す断面図。
【図２５】図２４に続く、半導体装置の製造方法を示す断面図。
【図２６】図２５に続く、半導体装置の製造方法を示す断面図。
【図２７】図２６に続く、半導体装置の製造方法を示す断面図。
【図２８】図２７に続く、半導体装置の製造方法を示す断面図。
【図２９】図２８に続く、半導体装置の製造方法を示す断面図。
【図３０】図２９に続く、半導体装置の製造方法を示す断面図。
【図３１】図３０に続く、半導体装置の製造方法を示す断面図。
【図３２】図３１に続く、半導体装置の製造方法を示す断面図。
【図３３】図３２に続く、半導体装置の製造方法を示す断面図。
【図３４】図３３に続く、半導体装置の製造方法を示す断面図。
【図３５】図３４に続く、半導体装置の製造方法を示す断面図。
【図３６】図３５に続く、半導体装置の製造方法を示す断面図。
【図３７】図３６に続く、半導体装置の製造方法を示す断面図。
【図３８】図３７に続く、半導体装置の製造方法を示す断面図。
【図３９】図３８に続く、半導体装置の製造方法を示す断面図。
【図４０】図３９に続く、半導体装置の製造方法を示す断面図。
【図４１】図４０に続く、半導体装置の製造方法を示す断面図。
【図４２】図４１に続く、半導体装置の製造方法を示す断面図。
【図４３】第２の実施形態によるｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれのゲート電極の仕事関数を示すグラフ。
【図４４】第３の実施形態に従った半導体装置の製造方法を示す断面図。
【図４５】図４４に続く、半導体装置の製造方法を示す断面図。
【図４６】図４５に続く、半導体装置の製造方法を示す断面図。
【図４７】図４６に続く、半導体装置の製造方法を示す断面図。
【図４８】図４７に続く、半導体装置の製造方法を示す断面図。
【図４９】図４８に続く、半導体装置の製造方法を示す断面図。
【図５０】図４９に続く、半導体装置の製造方法を示す断面図。
【図５１】図５０に続く、半導体装置の製造方法を示す断面図。
【図５２】図５１に続く、半導体装置の製造方法を示す断面図。
【図５３】図５２に続く、半導体装置の製造方法を示す断面図。
【図５４】図５３に続く、半導体装置の製造方法を示す断面図。
【図５５】図５４に続く、半導体装置の製造方法を示す断面図。
【図５６】図５５に続く、半導体装置の製造方法を示す断面図。
【図５７】図５６に続く、半導体装置の製造方法を示す断面図。
【図５８】図５７に続く、半導体装置の製造方法を示す断面図。
【図５９】第４の実施形態に従った半導体装置の製造方法を示す断面図。
【図６０】図５９に続く、半導体装置の製造方法を示す断面図。
【図６１】図６０に続く、半導体装置の製造方法を示す断面図。
【図６２】図６１に続く、半導体装置の製造方法を示す断面図。
【図６３】図６２に続く、半導体装置の製造方法を示す断面図。
【符号の説明】
【０１３８】
１０１…シリコン基板
１０８…シリコン酸化膜
１０９…ＨｆＳｉＯＮ膜
１２７…アルミニウム層
１２８、１２９、２２８，２２９…Ｎｉ３Ｓｉ、Ｎｉ３１Ｓｉ１２またはＮｉ２Ｓｉ
１２３…ソース・シリサイド層、ドレイン・シリサイド層
【図１】
2007335834.tif 000003
【図２】
2007335834.tif 000004
【図３】
2007335834.tif 000005
【図４】
2007335834.tif 000006
【図５】
2007335834.tif 000007
【図６】
2007335834.tif 000008
【図７】
2007335834.tif 000009
【図８】
2007335834.tif 000010
【図９】
2007335834.tif 000011
【図１０】
2007335834.tif 000012
【図１１】
2007335834.tif 000013
【図１２】
2007335834.tif 000014
【図１３】
2007335834.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2007335834.tif 000019
【図１８】
2007335834.tif 000020
【図１９】
2007335834.tif 000021
【図２０】
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【図２１】
2007335834.tif 000023
【図２２】
2007335834.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2007335834.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
2007335834.tif 000058
【図５７】
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【図５８】
2007335834.tif 000060
【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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