(57)【要約】【課題】低速度域から高速度域に渡る全速度域において高精度な速度分解能での速度計測が可能な同期計数方法、同期計数プログラム並びに同期計数装置を提供する。【解決手段】速度計数部と計数演算部とから構成される同期計数装置を用いて、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出する変動時間検出工程と、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する速度値算出工程とからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
速度計数部と計数演算部とから構成される同期計数装置を用いて、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出する変動時間検出工程と、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する速度値算出工程とからなる同期計数方法。
【請求項２】
変動時間検出工程は、計測したパルス数をカウントする工程と、パルス数変動時間を算出する工程と、パルス数を総和する工程と、パルス数の変動を検出する工程とからなることを特徴とする請求項１記載の同期計数方法。
【請求項３】
速度値算出工程は、パルス数の変動があった場合に総和したパルス数をパルス数変動時間で除する工程であることを特徴とする請求項２記載の同期計数方法。
【請求項４】
変動時間検出工程において予め速度推定値を算出するとともに変動時間が検出されない場合に速度推定値を出力することを特徴とする請求項１記載の同期計数方法。
【請求項５】
速度計数部と計数演算部とから構成される同期計数装置を用いて、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出する変動時間検出工程と、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する速度値算出工程とからなる同期計数プログラム。
【請求項６】
変動時間検出工程は、計測したパルス数をカウントする工程と、パルス数変動時間を算出する工程と、パルス数を総和する工程と、パルス数の変動を検出する工程とからなることを特徴とする請求項５記載の同期計数プログラム。
【請求項７】
速度値算出工程は、パルス数の変動があった場合に総和したパルス数をパルス数変動時間で除する工程とから成ることを特徴とする請求項６記載の同期計数プログラム。
【請求項８】
変動時間検出工程において予め速度推定値を算出するとともに変動時間が検出されない場合に速度推定値を出力することを特徴とする請求項５記載の同期計数プログラム。
【請求項９】
速度計数部と計数演算部とから構成される同期計数装置において、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出し、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する同期計数装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期計数方法、同期計数プログラム並びに同期計数装置に関し、特に適用可能速度域の高低に関わりなく高い速度分解能で計測可能な同期計数方法、同期計数プログラム並びに同期計数装置に関するものである。
【背景技術】
【０００２】
電動機等の回転速度を計測する際には、回転軸にＰ個のスリットが設けられた回転盤と光エンコーダを組み合わせて回転盤が１回転するとｎ×Ｐパルスを発生するパルス発生器が用いられる。ここでは、例としてｎ＝１の場合について検討する。なお、ｎ＝２以上についても同様に取り扱うことができる。このパルス発生器より発生するパルスから電動機等の回転速度を計測する手法としてこれまでに３つの手法が提案されている。
【０００３】
第一の手法が計数法である。計数法は一定のサンプリング周期間Ｔｓに発生するパルス数ｍｅを数え、そのパルス数ｍｅをサンプリング周期Ｔｓで除することによって速度値ωを算出する手法である。
【０００４】
第二の手法は計時法である。計時法は、２つの連続する光学エンコーダパルス間の時間間隔Ｔｅを計測し、パルス間の距離あるいは角度Ｒｐ（２π／Ｐ）を、計測したパルス間の時間間隔Ｔｅで除することによって速度値ωを算出する手法である。
【０００５】
第三の手法はＭ／Ｔ法である。Ｍ／Ｔ法は、上記の計数法と計時法を組み合わせて低速度域では計時法と、高速度域では計数法と同様の方法によって速度値を算出する方法である。例えば、特許文献１において速度によって手法を変える計測法について開示されている。
【０００６】
【特許文献１】特開昭５９−１００８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
第一の手法である計数法は全速度域で速度値を算出することができる長所を有するものの速度分解能はサンプリング周期に反比例するためサンプリング周期が短くなると速度分解能が低下するという課題を有している。
【０００８】
一方、第二の手法である計時法はパルスが低速域で計数法と比較して高精度な速度値を算出可能であるという長所を有するのに対して、計測できるパルスの速度域が限定されるという課題を有している。これは高速度域ではパルス間時間が短くなるためパルス間時間の計測がカウンタ等の分解能以下となり速度値の算出が事実上困難となるためである。
【０００９】
両者の課題を解決するのが第三の手法であるＭ／Ｔ法であり、低速度域で計時法同様に高精度な速度値が算出可能であると共に、高速度域でも速度値が算出可能であるという長所を有している。しかしながら、高速域での速度分解能が低速度域での速度分解能と比較して著しく低いという課題を有している。
【００１０】
そこで、本発明の目的は低速度域から高速度域に渡る全速度域において高精度な速度分解能での速度計測が可能な同期計数方法、同期計数プログラム並びに同期計数装置の提供にある。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために本発明に係る同期計数方法は、速度計数部と計数演算部とから構成される同期計数装置を用いて、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出する変動時間検出工程と、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する速度値算出工程とからなる。
【００１２】
また、変動時間検出工程は、計測したパルス数をカウントする工程と、パルス数変動時間を算出する工程と、パルス数を総和する工程と、パルス数の変動を検出する工程とから構成されても良い。
【００１３】
さらに、速度値算出工程は、パルス数の変動があった場合に総和したパルス数をパルス数変動時間で除する工程とから構成されても良い。
【００１４】
続いて、変動時間検出工程において予め速度推定値を算出するとともに変動時間が検出されない場合に速度推定値を出力されてもよい。
【００１５】
一方、前記の目的を達成すために本発明に係る同期計数プログラムは、速度計数部と計数演算部とから構成される同期計数装置を用いて、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出する変動時間検出工程と、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する速度値算出工程とからなる。
【００１６】
また、前記の目的を達成すために本発明に係る同期計数装置は、速度計数部と計数演算部とから構成される同期計数装置において、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出し、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する。
【発明の効果】
【００１７】
前記の速度計数部と計数演算部とから構成される同期計数装置を用いて、速度計数部で所定のサンプリング周期内に計測したパルス数の変動時間を検出する変動時間検出工程と、計数演算部が検出した総パルス数とパルス数変動時間とから速度値を算出する速度値算出工程とからなる同期計数方法を採用することによって、低速度域から高速度域に渡る全速度域において高精度な速度分解能での速度計測が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施の形態について複数の実施例を用いて説明する。
【実施例１】
【００１９】
図１は本発明を使用した同期計数装置の第一の実施例である。モータ２の回転軸４に取り付けられたスリット６を有する回転盤８を挟み込むように光エンコーダ１０が設けられる。光エンコーダ１０はカウンタ１２と電気的に接続され、このカウンタ１２の出力は計数演算部１４に接続される。
【００２０】
光エンコーダ１０は、その内部に回転盤８を挟み込むようにレーザ１６と検出器１８が配置される。検出器１８はレーザ１６からのレーザ光のうち回転盤８のスリット６を通過したもののみを検出する。
【００２１】
計数演算部１４は、ＣＰＵ２０にクロック発生回路２２とＲＡＭ２４とＲＯＭ２６がそれぞれ接続されて構成される。ＣＰＵ２０はＲＯＭ２６に格納されるＬＩＮＵＸ（登録商標）やＷＩＮＤＯＷＳ（登録商標）などのＯＳによって起動してＲＡＭ２４に格納される同期計数プログラムに基づいて作動する。ここで、クロック発生回路２２は同期計数に用いられる測定用クロックとして作動する。なお、ＣＰＵ２０を駆動するクロックについては図示していない。
【００２２】
図２に本発明に係る同期計数装置における光エンコーダ１０の出力に対応して一サンプリング内に生じたパルス数を示すパルス表示波形とサンプリングクロックによるサンプリングパルスの動作波形図を示し、図３に本発明に係る同期計数プログラムの第一の実施例におけるフローチャートを示す。
【００２３】
図２は、上段が回転盤８の回転によって生じた出力に対応して一サンプリング内に生じたパルス数を示す波形であり、周期がＴａで示される。
【００２４】
下段はクロック発生回路２２で生成されたクロックから分周して生成された波形検出用のサンプリングクロックの波形である。サンプリングクロックの周期はＴｓである。
【００２５】
図３は、すなわち、パルス表示波形のパルス数変動を検出し、それに同期して速度計測を行う方法である。つまり、同期計数法は、パルス数変動に同期して２つのパルス数変動間の平均速度を求める手法である。より詳細には以下に速度計数の手順を示す。
【００２６】
まず、第一の工程ではそれぞれのサンプル点においてその周期間に発生したパルス数ｍｅ（ｉ）を数える。具体的には同期計数プログラムが、カウンタ１２の計測するパルス表示波形のパルス数をｍｅ（ｉ）としてＲＡＭ２４に格納する（ＳＡ２）。
【００２７】
第二の工程として、同期計数プログラムはパルス表示波形のパルス数変動間時間Ｔａにサンプリングクロックの周期Ｔｓを加えてＲＡＭ２４に格納する（ＳＡ４）。
【００２８】
第三の工程として、同期計数プログラムはパルス表示波形の総パルス数ｍｓにｍｅ（ｉ）を加えてＲＡＭ２４に格納する（ＳＡ６）。
【００２９】
第四の工程として、同期計数プログラムは今回のサンプリングクロックのパルス数ｍｅ（ｉ）と前回のサンプリングクロックのパルス数ｍｅ（ｉ−１）との差ｍ（ｉ）−ｍｅ（ｉ−１）であるパルス数変動を演算する（ＳＡ８）。
【００３０】
第五の工程として、同期計数プログラムはパルス数変動｛ｍｅ（ｉ）−ｍｅ（ｉ−１）｝が０であるか否かを判定する（ＳＡ１０）。｛ｍｅ（ｉ）−ｍｅ（ｉ−１）｝が０である場合は速度値ωを更新しない。
【００３１】
一方で｛ｍｅ（ｉ）−ｍｅ（ｉ−１）｝が０でない場合は、パルス数ｍｅ（ｉ）が変化しており、速度計測を行い速度値を更新する。具体的には第六の工程として同期計数プログラムは総パルス数ｍｓをパルス数変動時間Ｔａで除する（ＳＡ１２）。
【００３２】
さらに詳細には図２に示すように２つのパルス表示波形におけるパルス変動間の時間であるＴａは、サンプリングパルスの周期であるサンプリング周期Ｔｓと、サンプリングパルスのパルス数変動間のサンプリング数であるｍｓａとを用いて、Ｔａ＝ｍｓａ・Ｔｓと計測される。また計測誤差はＴｓ以下となる。これらの関係より計測速度ωは以下の式で示される。
【００３３】
【数１】
2007303844.tif 000003
【００３４】
すなわち、第七の工程として、同期計数プログラムにより式（１）で算出されて計測速度ωが更新されてＲＡＭ２４に格納される（ＳＡ１４）。（１）式は平均化をパルス数の変動に同期して行っていることが特徴である。
【００３５】
最後に、総パルス数ｍｓとパルス数変動間時間Ｔａがリセット、すなわちｍｓ＝０、Ｔａ＝０とされる（ＳＡ１６）。
【００３６】
速度分解能Ｑｖおよび計測時間Ｔｍは次式で表される。
【００３７】
【数２】
2007303844.tif 000004
【００３８】
【数３】
2007303844.tif 000005
【００３９】
速度分解能Ｑｖは計時法と等しい速度分解能が得られる。また、適用可能な速度域は低速度域に限定されず、全速度域において適用可能である。従って、本発明に係る同期計数法によって、計時法の高い速度分解能を全速度域へ拡張することが可能となる。
【実施例２】
【００４０】
図４は本発明を使用した同期計数装置の第二の実施例である。モータ２の回転軸４に取り付けられたスリット６を有する回転盤８を挟み込むように光エンコーダ１０が設けられる。光エンコーダ１０はカウンタ１２と電気的に接続され、このカウンタ１２の出力は計数演算部３０に接続される。
【００４１】
光エンコーダ１０は、その内部に回転盤８を挟み込むようにレーザ１６と検出器１８が配置される。検出器１８はレーザ１６からのレーザ光のうち回転盤８のスリット６を通過したもののみを検出する。
【００４２】
計数演算部３０は、ＤＳＰ（デジタルシグナルプロセッサ）３２にクロック発生回路２２とＲＡＭ２４とＲＯＭ２６がそれぞれ接続されて構成される。ＤＳＰ３２はＲＯＭ２６に格納されるＯＳによって起動してＲＡＭ２４に格納される同期計数プログラムに基づいて作動する。ここで、クロック発生回路２２はＤＳＰ３２を駆動するクロックであるとともに分周されて同期計数に用いられる測定用クロックとしても作動する。第二の実施例では計数演算部３０は、ＣＰＵ２０に対して計数演算部３０のＤＳＰ３２が対応する点で異なる。より演算に特化したＤＳＰ３２を用いることでより高精度な演算が可能となる。
【００４３】
なお、動作についてはＣＰＵ２０に代わりＤＳＰ３２であることを除き略同様に作動する。
【実施例３】
【００４４】
図５は本発明を使用した同期計数装置の第三の実施例である。モータ２の回転軸４に直接ポテンショメータ３４が接続される。ポテンショメータ３４は、Ａ／Ｄコンバータ３６に接続され、このＡ／Ｄコンバータ３６の出力は計数演算部１４に接続される。
【００４５】
ポテンショメータ３４は、回転軸４と共に回転してその回転角度をアナログ値としてＡ／Ｄコンバータ３６に出力する。Ａ／Ｄコンバータ３６は、回転角度に応じた電圧値をデジタルデータとして出力する。
【００４６】
計数演算部１４は、ＣＰＵ２０にクロック発生回路２２とＲＡＭ２４とＲＯＭ２６がそれぞれ接続されて構成される。ＣＰＵ２０はＲＯＭ２６に格納される起動ソフトによって起動してＲＡＭ２４に格納される同期計数プログラムに基づいて作動する。ここで、クロック発生回路２２はＣＰＵ２０を駆動するクロックであるとともに分周されて同期計数に用いられる測定用クロックとしても作動する。第三の実施例について光エンコーダに変わってポテンショメータ３４が回転軸４と接続されることでアナログ信号として回転数を検出可能である。その際にＡ／Ｄコンバータがアナログ値からデジタル値へと量子化を行う。ここでのＡ／Ｄコンバータによる量子化は光エンコーダでの量子化と同様の効果を有する。ただし、前者はＡ／Ｄコンバータの分解能によって誤差の最大値が決まるのに対し、後者はスリットの間隔によって誤差の最大値が決まる。したがって量子化された値に対して実施例１と同様の処理を施すことで速度が計算される。
【実施例４】
【００４７】
図６に本発明に係る同期計数プログラムの第四の実施例におけるフローチャートを示す。本発明に係る同期計数プログラムの第四の実施例と第一の実施例との違いは、速度推定法による推定を行っていることであり、さらにはパルス数変動が検出された場合には、同期計数法によって計測された速度計測値または速度推定値を、一方、パルス数変動が検出されない場合には、速度推定法による速度推定値を出力していることである。この推定値の計算、および出力に関しては、同期計数法とは異なる所定のアルゴリズムで行われている。速度推定法によって計算されたものを“速度推定値”、同期計数法によって計測されたものを“速度値”あるいは“速度計測値”とする。
【００４８】
図６を用いて詳細にその工程について説明する。
【００４９】
まず、第一の工程では、速度推定法を用いて速度を推定する（ＳＢ２）。例えば、光エンコーダ情報の得られないポイントでの速度を推定する瞬時速度オブザーバ法等によって推定する。
【００５０】
第二の工程としては、それぞれのサンプル点においてその周期間に発生したパルス数ｍｅ（ｉ）を数える。具体的には同期計数プログラムが、カウンタ１２の計測するパルス表示波形のパルス数をｍｅ（ｉ）としてＲＡＭ２４に格納する（ＳＢ４）。
【００５１】
第三の工程として、同期計数プログラムはパルス表示波形のパルス数変動間時間Ｔａにサンプリングクロックの周期Ｔｓを加えてＲＡＭ２４に格納する（ＳＢ６）。
【００５２】
第四の工程として、同期計数プログラムはパルス表示波形の総パルス数ｍｓにｍｅ（ｉ）を加えてＲＡＭ２４に格納する（ＳＢ８）。
【００５３】
第五の工程として、同期計数プログラムは今回のサンプリングクロックのパルス数ｍｅ（ｉ）と前回のサンプリングクロックのパルス数ｍｅ（ｉ−１）との差ｍ（ｉ）−ｍｅ（ｉ−１）であるパルス数変動を演算する（ＳＢ１０）。
【００５４】
第六の工程として、同期計数プログラムはパルス数変動｛ｍｅ（ｉ）−ｍｅ（ｉ−１）｝が０であるか否かを判定する（ＳＢ１２）。
【００５５】
第七の工程として、｛ｍｅ（ｉ）−ｍｅ（ｉ−１）｝が０である場合はＳＢ２で推定した速度推定値を出力する（ＳＢ１４）。出力方法としては計数演算部１４に設けられる図示されていないディスプレイやプリンタ等若しくは制御コントローラへの計測値の出力がなされる。
【００５６】
一方で｛ｍｅ（ｉ）−ｍｅ（ｉ−１）｝が０でない場合は、パルス数ｍｅ（ｉ）が変化しており、速度計測を行い速度値を更新する。具体的には第八の工程として同期計数プログラムは総パルス数ｍｓをパルス数変動時間Ｔａで除する（ＳＢ１６）。
【００５７】
さらに詳細には図２に示すように２つのパルス表示波形におけるパルス変動間の時間であるＴａは、サンプリングパルスの周期であるサンプリング周期Ｔｓと、サンプリングパルスのパルス数変動間のサンプリング数であるｍｓａとを用いて、Ｔａ＝ｍｓａ・Ｔｓと計測される。また計測誤差はＴｓ以下となる。これらの関係より計測速度ωは（１）式で示された通りである。
【００５８】
すなわち、第九の工程として、同期計数プログラムにより式（１）で算出されて計測速度ωが更新されてＲＡＭ２４に格納される（ＳＢ１８）。（１）式は平均化をパルス数の変動に同期して行っていることが特徴である。
【００５９】
続いて第十の工程として、速度推定値または速度計算値をディスプレイまたはプリンタ等若しくは制御コントローラへの計測値の出力がなされる（ＳＢ２０）。
【００６０】
最後に、総パルス数ｍｓとパルス数変動間時間Ｔａがリセット、すなわちｍｓ＝０、Ｔａ＝０とされる（ＳＢ２２）。
【００６１】
以上のように動作することで光エンコーダによるパルス数変動がない場合にも速度を推定して作動させることが可能である。
【００６２】
また、実施例１，２，４において、スリット６を有する回転盤８を挟み込むように光エンコーダ１０が設けられる光エンコーダについて説明したが、この型の光エンコーダに限定されるものではなく他の型の光エンコーダでも実現可能である。
【００６３】
なお、以上の実施例では光エンコーダを用いたが、例えば回転盤に磁性体を塗布してその磁性体を検知することで回転数を検出する磁気エンコーダを上記実施例に適用してもよい。
【００６４】
さらに、上記実施例１，３，４では演算器としてＣＰＵを用い、実施例２ではＤＳＰを用いているが、これらのＣＰＵとＤＳＰがＡＳＩＣ内のコアマクロである場合や、ＦＰＧＡの機能マクロである場合も当然に含まれる。
【産業上の利用可能性】
【００６５】
本発明に係る同期計数方法、同期計数プログラム並びに同期計数装置を活用することで速度測定ができるだけでなく、速度測定結果を電動機にフィードバックすることで速度制御装置として利用できることはいうまでも無い。その際には、鉄道や自動車、工作機械等の加工機械等の用途にも適用できる。
【図面の簡単な説明】
【００６６】
【図１】本発明を使用した同期計数装置の第一の実施例のブロックダイヤグラムである。
【図２】本発明に係る同期計数装置における光エンコーダの出力に対応して一サンプリング内に生じたパルス数を示すパルス表示波形とサンプリングクロックによるサンプリングパルスの動作波形図である。
【図３】本発明に係る同期計数プログラムの第一の実施例におけるフローチャートである。
【図４】本発明を使用した同期計数装置の第二の実施例のブロックダイヤグラムである。
【図５】本発明を使用した同期計数装置の第三の実施例のブロックダイヤグラムである。
【図６】本発明に係る同期計数プログラムの第四の実施例におけるフローチャートである。
【符号の説明】
【００６７】
２  モータ
４  回転軸
６  スリット
８  回転盤
１０  光エンコーダ
１２  カウンタ
１４  計数演算部
１６  レーザ
１８  検出器
２０  ＣＰＵ
２２  クロック発生回路
２４  ＲＡＭ
２６  ＲＯＭ
３０  計数演算部
３２  ＤＳＰ（デジタルシグナルプロセッサ）
３４  ポテンショメータ
３６  Ａ／Ｄコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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