(57)【要約】【課題】ＣＭＰ法をプロセス中に含む半導体装置の製造方法および半導体装置において、より広いパターン形成がなされる領域におけるディッシングの発生を防止すること。【解決手段】半導体基板上に、互いに材料が異なりかつ上下に隣り合う上側の第１の膜と下側の第２の膜とを最も上側に含む少なくとも２層以上の積層膜を形成し、積層膜上の第１の領域と第２の領域とにおけるパターンの細かさが第１の領域でより細かくなるように積層膜をパターニングし、パターニングで除去された部位を埋めるように、第１、第２の膜の材料とは異なる第３の材料からなる埋め込み部位を形成し、積層膜上の第２の領域の少なくとも一部内を除いて第１の膜をエッチング除去し、第１の膜のエッチング除去された部位を埋めるようにかつ埋め込み部位の少なくとも一部上を覆うように第４の材料の層を形成し、埋め込み部位をストッパーとして第４の材料の層にＣＭＰ法を適用する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、互いに材料が異なりかつ上下に隣り合う上層側の第１の膜と下層側の第２の膜とを最も上側に含む少なくとも２層以上の積層膜を形成する第１の工程と、
前記積層膜上の第１の領域と該第１の領域とは異なる第２の領域とにおけるパターンの細かさが前記第１の領域でより細かくなるように、前記積層膜をパターニングする第２の工程と、
前記積層膜のパターニングで除去された部位を埋めるように、前記第１、第２の膜の材料とは異なる第３の材料からなる埋め込み部位を形成する第３の工程と、
前記積層膜上の前記第２の領域の少なくとも一部内を除いて、該積層膜の前記第１の膜をエッチング除去する第４の工程と、
前記第１の膜のエッチング除去された部位を埋めるようにかつ前記埋め込み部位の少なくとも一部上を覆うように、前記第３の材料とは異なる第４の材料の層を形成する第５の工程と、
前記埋め込み部位をストッパーとして前記第４の材料の層にＣＭＰ法を適用する第６の工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程が、前記積層膜のパターニングで残された部位であって前記第２の領域に存在する部位上を少なくとも覆うように、前記第１の膜の材料とは異なる第５の材料からなる膜を形成する第１のサブ工程と、該第５の材料からなる膜を実質的にマスクとして機能させて前記積層膜の前記第１の膜をエッチング除去する第２のサブ工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第５の材料からなる膜が、シリコン酸化膜をリソグラフィー法によってパターニングして得られた膜であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第４の工程が、前記第５の材料からなる膜として感光性膜を現像して得られた膜を用い、かつ、前記第２のサブ工程のあとに該第５の材料からなる膜を除去する第３のサブ工程をさらに有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上の第１の領域と該第１の領域とは異なる第２の領域とにおけるパターンの細かさが前記第１の領域でより細かくなるようにかつ縦方向には前記半導体基板に達して形成された酸化シリコンからなる部位と、
前記第１の領域における前記酸化シリコンからなる部位のパターン同士間に位置する多結晶シリコン層と、
前記第２の領域における前記酸化シリコンからなる部位のパターンと平面的に相補的に位置しかつ縦方向には前記多結晶シリコン層と同じ高さを含んで位置する、多結晶シリコンとは異なる材料の層と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＰ（chemical mechanical polishing）法をプロセス中に含む半導体装置の製造方法および半導体装置に係り、特に、より微細なパターン化を行うプロセスが含まれる半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
微細化が進む半導体装置において、表面を平坦化する技術としてＣＭＰ法が広く用いられている。ＣＭＰ法では、一般に、研磨対象となる膜（ポリッシング膜）と研磨の進行の阻む膜（ストッパー膜）とを有する構造に対して研磨を行い、ストッパー膜が露出したところで研磨が終了される。
【０００３】
このようなＣＭＰ法を適用することを要する半導体装置の製造方法として、下記特許文献１、２記載のものがある。特許文献１は、「不揮発性半導体記憶装置の製造方法」を開示しており、下記当該箇所にその記述がある。また、特許文献２は、「半導体装置の製造方法」を開示しており、下記当該箇所にその記述がある。これらの例において、ポリッシング膜は多結晶シリコン膜または金属材料であり、ストッパー膜はある種の絶縁膜である。
【０００４】
これらの開示内容では、より広いパターン形成がなされる領域（例えばマーク部）に埋め込まれるべき多結晶シリコン膜または金属材料がＣＭＰ法で形成されるときに、いわゆるディッシングが生じその後のプロセスに影響が生じる場合があることについて記載はない。ここでディッシングとは、ポリッシング膜がストッパー膜のパターン間で幅広パターンとなっている場合に、ＣＭＰ時の研磨クロスの弾性変形により当該箇所が凹状にポリッシングされることをいう。
【特許文献１】特開２００１−７７３３３号公報（段落００３９、図８Ａ〜図８Ｃ）
【特許文献２】特開２００４−１９３２６８号公報（段落００４２、図４（ｂ））
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＣＭＰ法をプロセス中に含む半導体装置の製造方法および半導体装置において、より広いパターン形成がなされる領域におけるディッシングの発生を防止することが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、互いに材料が異なりかつ上下に隣り合う上層側の第１の膜と下層側の第２の膜とを最も上側に含む少なくとも２層以上の積層膜を形成する第１の工程と、前記積層膜上の第１の領域と該第１の領域とは異なる第２の領域とにおけるパターンの細かさが前記第１の領域でより細かくなるように、前記積層膜をパターニングする第２の工程と、前記積層膜のパターニングで除去された部位を埋めるように、前記第１、第２の膜の材料とは異なる第３の材料からなる埋め込み部位を形成する第３の工程と、前記積層膜上の前記第２の領域の少なくとも一部内を除いて、該積層膜の前記第１の膜をエッチング除去する第４の工程と、前記第１の膜のエッチング除去された部位を埋めるようにかつ前記埋め込み部位の少なくとも一部上を覆うように、前記第３の材料とは異なる第４の材料の層を形成する第５の工程と、前記埋め込み部位をストッパーとして前記第４の材料の層にＣＭＰ法を適用する第６の工程とを具備する。
【０００７】
また、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上の第１の領域と該第１の領域とは異なる第２の領域とにおけるパターンの細かさが前記第１の領域でより細かくなるようにかつ縦方向には前記半導体基板に達して形成された酸化シリコンからなる部位と、前記第１の領域における前記酸化シリコンからなる部位のパターン同士間に位置する多結晶シリコン層と、前記第２の領域における前記酸化シリコンからなる部位のパターンと平面的に相補的に位置しかつ縦方向には前記多結晶シリコン層と同じ高さを含んで位置する、多結晶シリコンとは異なる材料の層とを具備する。
【発明の効果】
【０００８】
本発明によれば、ＣＭＰ法をプロセス中に含む半導体装置の製造方法および半導体装置において、より広いパターン形成がなされる領域におけるディッシングの発生を防止できる。
【発明を実施するための最良の形態】
【０００９】
本発明の一態様に係る半導体装置の製造方法では、パターンの細かさが第１の領域でより細かく第２の領域でより粗くなるように積層膜（上層の第１の膜と下層の第２の膜とを含む）をパターン形成し、パターン形成で抜けた部位には埋め込み部位を形成する。次に第２の領域の少なくとも一部内を除いて第１の膜をエッチング除去し、このエッチング除去で抜けた部位を埋めるようにかつそれ以上積み上げて第４の材料の層を形成する。そして、この第４の材料の層に、上記埋め込み部位をストッパーとするＣＭＰ法を適用する。
【００１０】
この結果、第４の材料の層がより細かいパターン化領域（第１の領域）で適切にポリッシングされる一方、第２の領域に残る第１の膜はポリッシングされない。したがって、原理的に第２の領域にはディッシングが発生しない部位ができる。ディッシングの発生していない第２の領域の第１の膜のパターンは、その後のプロセスにおいて、例えば健全な合わせマークとして活用することができる。
【００１１】
本発明の実施態様として、前記第４の工程が、前記積層膜のパターニングで残された部位であって前記第２の領域に存在する部位上を少なくとも覆うように、前記第１の膜の材料とは異なる第５の材料からなる膜を形成する第１のサブ工程と、該第５の材料からなる膜を実質的にマスクとして機能させて前記積層膜の前記第１の膜をエッチング除去する第２のサブ工程とを有する、とすることができる。これは、積層膜上の第２の領域内を除いて該積層膜の第１の膜をエッチング除去するための工程例である。
【００１２】
ここで、前記第５の材料からなる膜が、シリコン酸化膜をリソグラフィー法によってパターニングして得られた膜である、とすることができる。この場合、例えば、前記シリコン酸化膜は減圧ＣＶＤ法により形成することができる。また、前記第４の工程が、前記第５の材料からなる膜として感光性膜を現像して得られた膜を用い、かつ、前記第２のサブ工程のあとに該第５の材料からなる膜を除去する第３のサブ工程をさらに有する、としてもよい。これは感光性膜を現像して得られた膜をレジスト膜として第１の膜をエッチングするものである。この場合には第４の材料の層がＣＭＰ法適用のあとで残渣とならない利点がある。
【００１３】
また、実施態様として、前記第１の膜が窒化シリコンからなり、前記第２の膜が多結晶シリコンからなり、前記埋め込み部位が酸化シリコンからなり、前記第４の工程が、ホットリン酸またはフッ酸グリセロールを用いたウェットエッチングプロセスを用いてなされる、とすることができる。ホットリン酸またはフッ酸グリセロールは、窒化シリコンをエッチングできるエッチャントの例である。このエッチャントでは多結晶シリコン、酸化シリコンはエッチングされない。なおここで、例えば、前記第２の膜が減圧ＣＶＤ法により形成され、前記埋め込み部位がＣＶＤ法により形成される、とすることができる。
【００１４】
また、実施形態として、前記第１の膜が窒化シリコンからなり、前記第２の膜および前記第４の材料の層が多結晶シリコンからなり、前記埋め込み部位が酸化シリコンからなり、前記第５の工程が、前記第２の膜に連続するように該第２の膜上に選択的に前記多結晶シリコンの層を成長させてなされる、とすることができる。
【００１５】
このように第２の膜と第４の材料の層とがともに多結晶シリコンである場合には、第２の膜に連続するように該第２の膜上に選択的に第４の材料の層である多結晶シリコンの層を容易に成長させる（選択多結晶成長）ことができる。これによれば、第４の工程で第２の領域（パターンの粗い領域）の少なくとも一部では第２の膜を露出させていないことから、そこでの多結晶シリコンの層の成長が阻まれる。この多結晶シリコンの層には、第６の工程でＣＭＰ法が適用されるが、このとき第２の領域で多結晶シリコンの層の残渣が発生しない利点がある。このような残渣がなければ第２の領域内を例えば合わせマークとして活用する場合になお好ましい。なおここで、例えば、前記第２の膜が減圧ＣＶＤ法により形成され、前記埋め込み部位がＣＶＤ法により形成され、前記第４の材料の層が減圧ＣＶＤ法により形成される、とすることができる。
【００１６】
本発明の一態様に係る半導体装置では、半導体基板に達して形成された酸化シリコンの部位がパターンとして第１の領域でより細かく第２の領域でより粗くなるように形成され、第１の領域における酸化シリコンの部位のパターン同士間に挟まれて多結晶シリコン層が位置し、第２の領域には酸化シリコンの部位のパターンと平面的に相補的に多結晶シリコンとは異なる材料の層が位置する。第１の領域の多結晶シリコン層が例えばＣＭＰ法でポリッシングされ得られている場合、第２の領域における多結晶シリコンとは異なる材料の層はポリッシング膜ではないので、この層にディッシングは発生しない。したがって、より広いパターン形成がなされる領域におけるディッシングの発生を防止できる。ディッシングの発生していない第２の領域の膜のパターンは、その後のプロセスにおいて、例えば健全な合わせマークとして活用することができる。
【００１７】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１、図２、図３は、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図である。図１、図２、図３の順に工程が進行し、また、各図においては（ａ）（ｂ）（ｃ）の順に工程が進行する。これらの図において同一または同一相当の部位には同一符号を付してある。この実施形態では、半導体装置の例としてフラッシュメモリ素子を取り挙げて説明する。同様の構造を有する半導体装置では同様の考えを適用できる。
【００１８】
まず、図１（ａ）に示すように、例えばシリコンの半導体基板１１上にシリコン酸化膜１２、多結晶シリコン膜１３、シリコン窒化膜１４を順次形成して、これらからなる積層膜を半導体基板１１上に全面形成する。シリコン酸化膜１２は厚さ例えば１５ｎｍで熱酸化により形成する。多結晶シリコン膜１３は厚さ例えば１００ｎｍで減圧ＣＶＤ法により形成する。シリコン窒化膜１４は厚さ例えば２００ｎｍで減圧ＣＶＤ法により形成する。
【００１９】
次に、図２（ｂ）に示すように、ライン／スペース部１を含む第１の領域と、マーク部２を含む第２の領域とにおいて、上記積層膜を貫通し半導体基板１１にも除去部分が生じる深さ（合計で例えば５００ｎｍの深さ）でパターニングを行う。パターニングのためには、例えば周知のリソグラフィ技術を用いてパターン化されたレジスト膜（不図示）をシリコン窒化膜１４上に形成し、このレジスト膜をマスクに例えばＲＩＥ（reactive ion etching）法を半導体基板１１に向けて適用する。これにより図示するように異方性の除去部位を形成できる。ＲＩＥ法適用のあとレジスト膜は除去する。
【００２０】
ライン／スペース部１の１ライン分または１スペース分は例えば１００ｎｍ以下（数十ｎｍ）とすることができ、マーク部２の図示の幅は例えば５０μｍないし１００μｍの寸法とすることができる。ライン／スペース部１は、メモリのセルが形成される部位であり、マーク部２は、この半導体装置を製造する途上においてマスクの位置合わせ（アライメント）のために用いられる位置認識用のマークである。マーク部２のこのような機能からその寸法はライン／スペース部１のそれに比べて相当に（例えば１０００倍のオーダーで）大きい。図示では模式的な表示である。
【００２１】
次に、図１（ｃ）に示すように、上記パターニングで除去された部位を埋めるように埋め込み部位１５を形成する。この埋め込み部位１５は、フラッシュメモリ素子のＳＴＩ（shallow trench isolation）酸化膜、すなわち素子分離膜として機能する。埋め込み部位１５を形成するより具体的な手順は、例えば以下である。
【００２２】
まず、上記パターニングで除去された部位を埋めかつそれ以上に積み上がってシリコン窒化膜１４上を覆うように、埋め込み部位１５の素材となる酸化シリコンの膜を全面的に例えば減圧ＣＶＤ法またはプラズマＣＶＤ法を用いて堆積する（シリコン窒化膜１４上厚さは例えば６００ｎｍ）。次に、シリコン窒化膜１４をストッパー膜とするＣＭＰ法を堆積された酸化シリコンの膜に適用しこれをポリッシングする。これにより、図示するような酸化シリコンの埋め込み部位１５を有する構造が得られる。
【００２３】
シリコン窒化膜１４は、上記酸化シリコンの膜にＣＭＰ法を適用するときのストッパー膜として機能させるため設けた膜であり、その限りにおいて上記のＣＭＰ法適用のあと除去すべき膜である。本実施形態では、シリコン窒化膜１４を意図的に一部（マーク部２において）残す。その理由は後述する。
【００２４】
次に、図２（ａ）に示すように、少なくともマーク部２を覆うようにシリコン酸化膜１６を形成する。具体的には例えば次の手順である。まず、減圧ＣＶＤ法を用いてシリコン酸化膜（例えばＴＥＯＳ（tetraethylorthosilicate）を原料とする膜）を例えば２０ｎｍないし３０ｎｍの厚さで全面に堆積する。次に、堆積されたシリコン酸化膜上にパターン化されたレジスト膜（不図示）を周知のリソグラフィ技術を用いて形成し、このパターン化されたレジスト膜をマスクに堆積されたシリコン酸化膜をエッチングする。
【００２５】
このとき下側に存在する埋め込み部位１５の材料が、堆積されたシリコン酸化膜と同じ酸化シリコンであることから、エッチング時間を所定に制限するなどの条件を適用する。エッチングのあとレジスト膜は除去する。これにより図示するような特定のパターンにされたシリコン酸化膜１６が形成できる。シリコン酸化膜１６のマーク部２からの大きさのはみ出しは例えば数μｍとすることができる。シリコン酸化膜１６形成の工程でマスク合わせの精度はあまり要らない。
【００２６】
次に、図２（ｂ）に示すように、ライン／スペース部１にあるシリコン窒化膜１７を除去する。具体的には、例えばホットリン酸またはフッ酸グリセロールをエッチャントとするウェットエッチングプロセスを用いることができる。このウエットエッチングではシリコン酸化膜１６がマスクとなってその下側のシリコン窒化膜１４が残留する。
【００２７】
次に、図２（ｃ）に示すように、シリコン窒化膜１４の除去された部位を埋めるようにかつ全面的に多結晶シリコン膜１７を例えば減圧ＣＶＤ法により堆積する（厚さは例えば３５０ｎｍ）。シリコン窒化膜１４の除去された部位では多結晶シリコン膜１３が露出しておりこれに接触するように同じ材料である多結晶シリコン膜１７が堆積する。
【００２８】
次に、埋め込み部位１５をストッパー膜とするＣＭＰ法を堆積された多結晶シリコン膜１７に適用し、図３に示すように多結晶シリコン膜１７を埋め込み部位１５の上面の高さまでポリッシング除去する。このＣＭＰ法の適用では、シリコン酸化膜１６が埋め込み部位１５の材料と同じであるため図示するように残留する。ライン／スペース部１に残留した多結晶シリコンの部位は、多結晶シリコン膜１３とともにフラッシュメモリ素子としての浮遊ゲート電極の一部（浮遊ゲート電極１７ａ）となる。
【００２９】
ここでのＣＭＰ法は具体的には、例えば、ＣＭＰ装置（荏原製作所製ＥＰＯ−２２２）を用い、研磨クロスには多孔質ポリウレタン製の研磨クロス（ロデール社製ＩＣ１０００／Ｓｕｂａ４００）を、スリラーにはコロイダルシリカ、ピペラジンの水系分散体と、コロイダルシリカ、トリエタノールアミン、ヒドロキシエチルセルロースの水系分散体とを研磨テーブル上で混合したものを、それぞれ使って行うことができる。
【００３０】
図３に示す構造においては、マーク部２においてシリコン窒化膜１４が膜質均一に残留しかつこのシリコン窒化膜１４がその周りの埋め込み部位１５およびシリコン酸化膜１６と材料が異なることから光学的な性質が異なり、例えばＣＣＤカメラで容易に視認性よく捉えることができる。したがって、この残留したシリコン窒化膜１４はマスク合わせを行う場合の基準となるマーク部としての機能を健全に発揮できる。この実施形態では、フラッシュメモリ素子の形成のため図３に示す状態からさらに種々の工程がなされるが、その場合にマーク部２がマスク合わせのため何ら不具合なく活用される。
【００３１】
図４は、図３に示す断面の構造と比較参照するための構造例を示す断面図である。まず、図４（ａ）について説明する。図４（ａ）に示す構造は、上記説明した実施形態における図２（ａ）に示した工程（マーク部２にあるシリコン窒化膜１４上にシリコン酸化膜１６を形成する工程）を行わずに図２（ｂ）以下の工程を行って得た図３に示す状態に対応する構造である。
【００３２】
この場合には、マーク部２には図示するようにディッシングの生じた多結晶シリコンパターン１７ｂが形成される。これは、マーク部２においてシリコン窒化膜１４に代わって多結晶シリコン１７のパターンが埋め込み部位１５間で幅広に形成され、この幅広の多結晶シリコン１７にＣＭＰ法が適用されるからである。ここでのＣＭＰ法においては微細なライン／スペース部１において多結晶シリコン膜１７を平坦化させて埋め込み部位１５のパターン間に浮遊ゲート電極１７ａを形成する必要があり、この条件のもとでの幅広パターンへのＣＭＰ法の適用では研磨クロスが弾性変形しディッシングを発生させる。実際に生じるディッシングの深さは例えば１５０ｎｍないし２００ｎｍである。
【００３３】
ディッシングの生じた多結晶シリコンパターン１７ｂでも、その周り埋め込み部位１５と材料が異なり光学的な性質も異なるので合わせマークとして機能させることが一応できる。しかしながら、例えばＣＣＤカメラでその位置を捉えようとすると、ディッシングによる凹状の表面形状のため干渉縞が生じその位置の明確性が妨害される。したがって、この場合には合わせマークとしての機能は減退したものとなりその後の工程のマスク合わせ精度に大きく影響する。上記実施形態はこのような不具合を解消している。
【００３４】
次に図４（ｂ）であるが、これは図３における状態で起こり得るひとつの注意すべき点である。すなわち、全面形成された多結晶シリコン膜１７（図２（ｃ）参照）にＣＭＰ法を適用した場合、多結晶シリコン膜１７の形成膜厚ばらつきなどのプロセス的な揺らぎが影響して多結晶シリコン膜の残渣１７ｃが図示するようにシリコン酸化膜１６上およびその付近に発生することがあり得る。このような残渣１７ｃの発生は、この部分のシリコン窒化膜１４のマーク部２としての機能を減退させる可能性がある。この点を修正するには例えば下記の各実施形態のようにすればよい。
【００３５】
図５は、本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図である。図５においてすでに登場した部位には同一符号を付しその説明は加えることがない限り省略する。図５に示す各工程（ａ）（ｂ）（ｃ）は、上記実施形態における図２（ａ）（ｂ）（ｃ）、および図３に示した工程に代えてこの実施形態で適用する工程であり、図１に示した工程については同じである。
【００３６】
図５（ａ）に示すように、この実施形態では、マーク部２のシリコン窒化膜１４上を少なくとも覆うようにパターン化されたレジスト膜（現像後の感光性膜）４１を形成する。このパターン化にはフォトマスクを用いた周知のフォトリソグラフィ技術を用いることができる。そして、レジスト膜４１をマスクにライン／スペース部１にあるシリコン窒化膜１７を除去する。具体的には、例えばホットリン酸またはフッ酸グリセロールをエッチャントとするウェットエッチングプロセスを用いることができる。このウエットエッチングによっても、シリコン酸化膜１６をマスクとする場合と同様に、その下側のシリコン窒化膜１４を残存させることができる。ウエットエッチングのあとレジスト膜４１は除去する。
【００３７】
次に、図５（ｂ）に示すように、シリコン窒化膜１４の除去された部位を埋めるようにかつ全面的に多結晶シリコン膜１７を例えば減圧ＣＶＤ法により堆積する。シリコン窒化膜１４の除去された部位では多結晶シリコン膜１３が露出しておりこれに接触するように同じ材料である多結晶シリコン膜１７が堆積する。
【００３８】
次に、埋め込み部位１５をストッパー膜とするＣＭＰ法を堆積された多結晶シリコン膜１７に適用し、図５（ｃ）に示すように多結晶シリコン膜１７を埋め込み部位１５の上面の高さまでポリッシング除去する。これにより、ライン／スペース部１に残留した多結晶シリコンの部位は、多結晶シリコン膜１３とともにフラッシュメモリ素子としての浮遊ゲート電極の一部（浮遊ゲート電極１７ａ）となる。ここでのＣＭＰ法では、埋め込み部位１５をストッパー膜とすると同時に、シリコン窒化膜１４に対してもポリッシングがなされない条件を設定する。
【００３９】
以上のようにすれば、マーク部２付近に多結晶シリコン膜１７の残渣を発生させることがなく、マーク部２に意図的に残されたシリコン窒化膜１４を位置合わせマークとしてさらに好ましく利用することができる。
【００４０】
次に、本発明のさらに別の実施形態に係る半導体装置の製造方法を図６を参照して説明する。図６は、本発明のさらに別の実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図である。図６においてすでに登場した部位には同一符号を付しその説明は加えることがない限り省略する。図６に示す各工程（ａ）（ｂ）は、図１ないし図３で説明した実施形態における図２（ｃ）および図３に示した工程にそれぞれ代えてこの実施形態で適用する工程であり、図２（ｂ）までに示した工程については同じである。
【００４１】
図６（ａ）に示すように、この実施形態では、シリコン窒化膜１４が除去された部位を埋めるように多結晶シリコン膜１７Ａを形成する際に、選択多結晶成長を用いる。すなわち、シリコン窒化膜１４が除去された部位に露出した多結晶シリコン膜１３に連続するようにこの膜上に選択的に同じ材料である多結晶シリコン膜１７Ａを結晶成長させる。したがって、図示するようにマーク部２の領域に及ばずに多結晶シリコン膜１７Ａを形成することが可能である。
【００４２】
次に、埋め込み部位１５をストッパー膜とするＣＭＰ法を形成された多結晶シリコン膜１７Ａに適用し、図６（ｂ）に示すように多結晶シリコン膜１７Ａを埋め込み部位１５の上面の高さまでポリッシング除去する。このＣＭＰ法の適用では、シリコン酸化膜１６が埋め込み部位１５の材料と同じであるため図示するように残留する。また、ライン／スペース部１に残留した多結晶シリコンの部位は、多結晶シリコン膜１３ともにフラッシュメモリ素子としての浮遊ゲート電極の一部（浮遊ゲート電極１７Ａａ）となる。
【００４３】
以上のようにしても、多結晶シリコン膜１７ＡへのＣＭＰ法適用におけるプロセス的な揺らぎに影響を受けることなくマーク部２付近の多結晶シリコン膜１７Ａの残渣発生を防止できる。よってマーク部２に残留したシリコン窒化膜１４を位置合わせマークとしてさらに好ましく利用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図。
【図２】図１の続図であって、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図。
【図３】図２の続図であって、本発明の一実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図。
【図４】図３に示す断面の構造と比較参照するための構造例を示す断面図。
【図５】本発明の別の実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図。
【図６】本発明のさらに別の実施形態に係る半導体装置の製造方法を模式的な断面で示す工程図。
【符号の説明】
【００４５】
１…ライン／スペース部（第１の領域内）、２…マーク部（第２の領域内）、１１…半導体基板、１２…シリコン酸化膜、１３…多結晶シリコン膜、１４…シリコン窒化膜、１５…埋め込み部位（ＳＴＩ酸化膜）、１６…シリコン酸化膜、１７…多結晶シリコン膜、１７ａ…浮遊ゲート電極（一部）、１７ｂ…ディッシングの生じた多結晶シリコンパターン、１７ｃ…多結晶シリコン膜の残渣、１７Ａ…多結晶シリコン膜（選択成長）、１７Ａａ…浮遊ゲート電極（一部）、４１…レジスト膜（現像後の感光性膜）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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