(57)【要約】【課題】リペアデータを圧縮してヒューズに記憶させる方式において、別のヒューズボックスを設けたり、或いは転送経路を複雑にすることなく、追加のリペアを実行すること。【解決手段】冗長回路と不良メモリセルの置換情報とを対応させた第１リペアデータがデータ圧縮され、冗長回路順に配列された第１リペアデータと、第１リペアデータには含まれない不良アドレスを置換するための冗長アドレスとを対応させた第２リペアデータとが複数のヒューズに設定される。そして、第１リペアデータを取り出して解凍することによってリペアデータとして転送するともに、第２リペアデータに含まれる冗長アドレスに関しては、第２リペアデータに含まれる不良アドレスを用いる。【選択図】図１
2007234155.tif 000002
【特許請求の範囲】
【請求項１】
複数の冗長回路を有し、不良メモリセルを前記冗長回路を用いて冗長置換する半導体記憶装置において、
前記冗長回路単位毎に前記不良メモリセルの置換情報を圧縮した第１リペアデータを設定すると共に、前記第１リペアデータに含まれない前記不良メモリセルの置換情報とこの不良メモリセルを冗長置換する前記冗長回路のアドレスの情報とを有する第２リペアデータを設定する複数のヒューズと、
前記複数のヒューズに設定された前記第１リペアデータ及び前記第２リペアデータを出力する出力回路と、
前記出力回路を制御して前記第１リペアデータを取得し、この第１リペアデータを解凍して前記冗長回路のアドレス順にリペアデータとして転送する転送回路と、を備え、
前記転送回路は、
前記出力回路を制御して前記第２リペアデータを取得し、この第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータを、前記第１リペアデータから前記第２リペアデータへ置き換えて出力する選択回路を有することを特徴とする半導体記憶装置。
【請求項２】
前記転送回路は、
前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、
前記出力回路から順次第１リペアデータを取得すると共に、前記出力回路から第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応すると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記出力回路は、前記第１リペアデータ及び前記第２リペアデータをそれぞれ格納するための複数の送信レジスタを有し、
前記複数の送信レジスタのうち、前記第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を備えたことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記転送回路は、
前記出力回路から取り出した第１リペアデータに前記置換情報として前記不良メモリセルのアドレスの情報が含まれているか否かを判定する判定回路を有し、
前記判定回路で第１リペアデータに前記不良メモリセルのアドレスの情報が含まれていると判定すると、前記選択回路における前記第２リペアデータへの置き換えを禁止することを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記転送回路は、
前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、
前記出力回路から全ての前記第１リペアデータを順次取得してメモリセル領域へ出力した後、前記メモリセル領域から前記第１リペアデータを順次取得すると共に、前記出力回路から前記第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、複数の冗長回路を有し、不良メモリセルを冗長回路を用いて冗長置換する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体記憶装置では、記憶容量の大容量化に伴って１つのチップ内に配置されるメモリセルの数が増加している。一方で、微細なメモリセルから発生する信号は非常に微弱となっている。そのため、製造工程のばらつきに伴うメモリセル欠陥の発生確率が高まっている。
【０００３】
そこで、スペアのメモリセル（以下、「冗長回路」と呼ぶ。）を幾つか用意しており、不良のメモリセル（以下、「不良メモリセル」と呼ぶ。）が見つかれば、これを冗長回路で置換し、不良チップの救済を図っている。
【０００４】
ところで、メモリセルの良／不良の判断は、工場出荷段階において、外部のメモリテスタを用いて行われている。メモリテスタにより不良メモリセルを検出すると、その不良メモリセルのアドレスをヒューズに記憶させる。なお、ヒューズへの記憶はレーザ等で切断することによって行う。
【０００５】
不良メモリセルアレイを冗長回路で置換する際には、救済回路がヒューズセットの状態を読み取って不良メモリセルのアドレスを取得しておき、メモリのアクセス時に入力アドレスと不良メモリセルのアドレスとが一致すると予備デコーダを選択して、障害が発生しているワード線及びビット線を置き換え、このときに正規デコーダが不活性化されるような回路構成の半導体記憶装置が用いられている（例えば特許文献１参照。）。
【０００６】
特許文献１の図３に記載の半導体記憶装置では、アドレスのラッチ回路とメモリセルアレイのデコーダとの間に救済回路が設けられており、その救済回路の内部に実装面積の大きなヒューズセットを含むＣＭＯＳ型アドレス比較回路が設けられている。
【０００７】
そのため、救済回路を備えた半導体記憶装置を小型化すべく、数百本以上に及ぶヒューズ及びその周辺回路からなるヒューズボックスをメモリセルアレイとは別の領域にまとめて実装し、トリミングしたヒューズの情報を不良メモリセルのアドレスを含むリペアデータとしてメモリセルアレイのデコーダに通信を用いて転送するものが用いられるようになってきた。
【０００８】
このヒューズボックス内にはヒューズデータをラッチするラッチ回路とは別にデータ格納領域があり、シフトレジスタで構成されている。また、ヒューズデータを保持するために設けられる救済回路内のレジスタもシフトレジスタで構成されており、この構造により、ヒューズボックスから救済回路内の所望のレジスタにヒューズデータをシリアル転送する構成を実現している。
【０００９】
図９に、従来のヒューズボックス部200のブロック図を示す。図９に示すヒューズボックス部200は、ｎ個のヒューズF(0)〜F(n-1)と、ｎ個のラッチ回路201(0)〜201(n-1)と、シフトレジスタであるｎ個の送信レジスタ202(0)〜202(n-1)と、選択回路203(1)〜203(n-1)とを備えており、シリアル転送クロックCLK204に基づいてシフト制御を行うことによりシリアル送信を行う。
【００１０】
このヒューズボックス部200において、初期値設定信号205が入力されると、ｎ個のラッチ回路201(0)〜201(n-1)は、それぞれｎ個のヒューズF(0)〜F(n-1)の状態（切断状態か、導通状態か）をそれぞれ取得してヒューズデータとして一時的に記憶する。このようにラッチ回路201(0)〜201(n-1)に一時記憶されたヒューズデータは、それぞれ選択回路203(1)〜203(n-1)を介して、送信レジスタ202(0)〜202(n-1)に取り込まれる。
【００１１】
ヒューズデータが送信レジスタ202(0)〜202(n-1)に取り込まれた後、選択回路203(1)〜203(n-1)は、選択信号Sel(1)〜Sel(n-1)に基づいて、ラッチ回路201(0)〜201(n-2)からのヒューズデータを選択して出力するのに代え、送信レジスタ202(1)〜202(n-1)からシフトされるヒューズデータを選択する。そして、送信レジスタ202(0)〜202(n-1)は、シリアル転送クロックCLK204に基づいて、図９の左方向にヒューズデータを順次シフトすることによって、全ヒューズデータをメモリセル領域へ出力する。
【００１２】
ところで、上述のように半導体記憶装置では、記憶容量の大容量化に伴って１つのチップ内に配置されるメモリセルの数が増加してきており、ヒューズボックスにおけるヒューズ、ラッチ回路、送信レジスタなどの数もそれに伴い増加している。そのため、ヒューズボックスが占有する面積の増加を招いてしまう。
【００１３】
そこで、図１０に示すように、ヒューズボックス部200におけるデータ格納領域（Ａ）に、リペアデータを含むリペアデータを領域（Ａ）より小さい圧縮データ（Ｂ）として格納しておく技術が提案されている。すなわち、従来であればリペアデータをそのままビット毎に各ヒューズに記憶させていたのを、リペアデータを所定の圧縮アルゴリズムによって圧縮してヒューズに記憶させる。そして、ヒューズに記憶された圧縮データ（Ｂ）をラッチ回路を介して送信レジスタに取り込んだ後、単一方向よりシフトさせ、解凍回路210へ入力する。解凍回路210では、所定の解凍アルゴリズムによって圧縮前のリペアデータに解凍したデータ（Ｄ）を生成する。その後、このデータ（Ｄ）をメモリセル領域内の所望のレジスタへ転送する仕組みである。
【特許文献１】特開平１１−１６２１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、ＤＲＡＭなどの半導体記憶装置においては、そのテストコストを削減させるために、不良メモリセルの検査を複数回行う場合がある。たとえば、安価な低速メモリテスタによって低速動作でも可能な試験を行なって、不良メモリセルをリペアする。すなわち、リペアデータをヒューズに設定して記憶する。さらに、高価な高速メモリテスタによって高速動作でないと出来ない試験を行って不良メモリセルが見つかった場合には、その不良メモリセルに対して追加でリペアすることによって、選別にかかるテストコストの削減に繋がる。
【００１５】
もっとも、高速メモリテスタが十分に確保されているのであれば、敢えて低速メモリテスタでの試験を行なう必要はない。しかし、高速メモリテスタが十分に確保できない状況下でも、低速メモリテスタがあれば、低速動作でも選別可能な項目については、高速メモリテスタを使用しなくても、並行して実施することができ、それによって、選別にかかるテスト時間を抑えることができ、又コスト削減に繋げることができるのである。
【００１６】
ところが、上述のようにリペアデータを圧縮してヒューズに設定する方式では、一度リペアを行なうと、その後の試験で新たに不良が見つかったとしてもリペアデータを追加することは困難である。すなわち、リペアデータは、冗長アドレス順にヒューズに設定されるため、追加のリペアを実行するためには、別のヒューズボックスが必要となり、面積増加を招く。さらに転送経路も複雑になってしまう。
【課題を解決するための手段】
【００１７】
本発明の解決しようとする課題は以上の如くであり、かかる課題を解決するために以下の手段を講じた。
【００１８】
請求項１に記載の発明は、複数の冗長回路を有し、不良メモリセルを前記冗長回路を用いて冗長置換する半導体記憶装置において、前記冗長回路単位毎に前記不良メモリセルの置換情報を圧縮した第１リペアデータを設定すると共に、前記第１リペアデータに含まれない前記不良メモリセルのアドレスの情報とこの不良メモリセルを冗長置換する前記冗長回路のアドレスの情報とを有する第２リペアデータを設定する複数のヒューズと、前記複数のヒューズに設定された前記第１リペアデータ及び前記第２リペアデータを出力する出力回路と、前記出力回路を制御して前記第１リペアデータを取得し、この第１リペアデータを解凍して前記冗長回路のアドレス順にリペアデータとして転送する転送回路と、を備え、前記転送回路は、前記出力回路を制御して前記第２リペアデータを取得し、この第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータを、前記第１リペアデータから前記第２リペアデータへ置き換えて出力する選択回路を有することを特徴とする。
【００１９】
また、請求項２に記載の発明は、請求項１に記載の発明であって、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から順次第１リペアデータを取得すると共に、前記出力回路から第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする。
【００２０】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記出力回路は、前記第１リペアデータ及び前記第２リペアデータをそれぞれ格納するための複数の送信レジスタを有し、前記複数の送信レジスタのうち、前記第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を備えたことを特徴とする。
【００２１】
また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の発明であって、前記転送回路は、前記出力回路から取り出した第１リペアデータに前記置換情報として前記不良メモリセルのアドレスの情報が含まれているか否かを判定する判定回路を有し、前記判定回路で第１リペアデータに前記不良メモリセルのアドレスの情報が含まれていると判定すると、前記選択回路における前記第２リペアデータへの置き換えを禁止することを特徴とする。
【００２２】
また、請求項５に記載の発明は、請求項１に記載の発明において、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から全ての前記第１リペアデータを順次取得してメモリセル領域へ出力した後、前記メモリセル領域から前記第１リペアデータを順次取得すると共に、前記出力回路から前記第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする。
【発明の効果】
【００２３】
請求項１に記載の発明によれば、複数の冗長回路を有し、不良メモリセルを前記冗長回路を用いて冗長置換する半導体記憶装置において、前記冗長回路単位毎に前記不良メモリセルの置換情報を圧縮した第１リペアデータを設定すると共に、前記第１リペアデータに含まれない前記不良メモリセルのアドレスの情報とこの不良メモリセルを冗長置換する前記冗長回路のアドレスの情報とを有する第２リペアデータを設定する複数のヒューズと、前記複数のヒューズに設定された前記第１リペアデータ及び前記第２リペアデータを出力する出力回路と、前記出力回路を制御して前記第１リペアデータを取得し、この第１リペアデータを解凍して前記冗長回路のアドレス順にリペアデータとして転送する転送回路と、を備え、前記転送回路は、前記出力回路を制御して前記第２リペアデータを取得し、この第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータを、前記第１リペアデータから前記第２リペアデータへ置き換えて出力する選択回路を有するので、圧縮した圧縮した第１リペアデータをヒューズデータとしてヒューズに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定することができる。
【００２４】
また、請求項２に記載の発明によれば、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から順次第１リペアデータを取得すると共に、前記出力回路から第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送するので、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。
【００２５】
また、請求項３に記載の発明によれば、前記出力回路は、前記第１リペアデータ及び前記第２リペアデータをそれぞれ格納するための複数の送信レジスタを有し、前記複数の送信レジスタのうち、前記第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を備えたので、第１リペアデータの出力に用いる送信レジスタ以外の送信レジスタを第２リペアデータの出力用に用いることができる。しかも、第１リペアデータと第２リペアデータとを異なる方向にシフトさせているため、第１リペアデータと第２リペアデータとを並行して送信用レジスタから取り出すことができ、出力回路から第１リペアデータと第２リペアデータとを取り出す処理速度を上げることができる。
【００２６】
また、請求項４に記載の発明によれば、前記転送回路は、前記出力回路から取り出した第１リペアデータに前記置換情報として前記不良メモリセルのアドレスの情報が含まれているか否かを判定する判定回路を有し、前記判定回路で第１リペアデータに前記不良メモリセルのアドレスの情報が含まれていると判定すると、前記選択回路における前記第２リペアデータへの置き換えを禁止するので、誤った第２リペアデータがヒューズに設定された場合であっても、第２リペアデータを選択することがない。その結果、第1リペアデータに設定された不良メモリセルに該当するアドレス（以下、「不良アドレス」と呼ぶ。）の情報が第２リペアデータに書き換えられてしまうことがなく、しかも、正しいリペアデータを再度第２リペアデータとしてヒューズに設定して動作させることができる。
【００２７】
また、請求項５に記載の発明によれば、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から全ての前記第１リペアデータを順次取得してメモリセル領域へ出力した後、前記メモリセル領域から前記第１リペアデータを順次取得すると共に、前記出力回路から前記第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送するので、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを、第１リペアデータが格納された送信レジスタと第２リペアデータが格納された送信レジスタとでそのシフト方向を反対にする上記出力制御回路を使用せずに、格納された送信レジスタのシフト方向のみの制御で置換するため、リペアデータを容易に転送することができる。
【発明を実施するための最良の形態】
【００２８】
本実施形態における半導体記憶装置は、複数の冗長回路を有し、不良メモリセルを冗長回路を用いて冗長置換する半導体記憶装置である。
【００２９】
そして、メモリテスタの第１回目の試験（たとえば、低速試験）によって最初に見つけだされた不良セルメモリを置換するためリペアデータを圧縮して生成した第１リペアデータをヒューズデータとしてヒューズに設定している。
【００３０】
さらに、上記の如くリペアデータを圧縮した第１リペアデータをヒューズデータとしてヒューズボックスに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定している。
【００３１】
ここで、第１リペアデータは、不良メモリセルの置換情報を有するデータであり、冗長回路単位ごとの冗長置換データである。すなわち、不良メモリセルの置換情報とは、不良メモリセルを置換するかしないかを冗長回路毎に決めるための情報であり、不良メモリセルを置換する場合には、不良アドレスがその情報となる。
【００３２】
また、第２リペアデータは、第１リペアデータに基づいて冗長置換されない不良セルメモリの情報、すなわち第１リペアデータに含まれない新たに発見された不良アドレスの情報と、この不良メモリセルを冗長置換する冗長回路のアドレス（以下、「冗長アドレス」と呼ぶ。）の情報とから構成される。
【００３３】
ここで、リペアデータを圧縮して第１リペアデータを生成する方法としては、不良メモリセルを置換しない冗長回路に対してはその旨の情報（たとえば、「０」の１ビットデータで表現される）に変換し、不良メモリセルを置換する冗長回路に対してはその旨（たとえば、「１」の１ビットデータで表現される）と置き換える不良アドレスとに変換することによって行うことができる。
【００３４】
このように半導体記憶装置には、冗長回路毎に不良メモリセルの置換情報を圧縮した第１リペアデータと、第１リペアデータに含まれない不良アドレスの情報とこの不良メモリセルを冗長置換する冗長アドレスの情報とを有する第２リペアデータとがヒューズボックスに設けられた複数のヒューズに設定される。
【００３５】
したがって、複数のヒューズには、メモリテスタの第１回目の試験（たとえば、低速試験）によって見つけだされた不良セルメモリを置換するためのリペアデータを圧縮して生成した第１リペアデータをヒューズデータとしてヒューズに設定された後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定される。
【００３６】
また、ヒューズボックスには、複数のヒューズに設定された、圧縮された第１リペアデータ及び第２リペアデータを出力する出力回路と、出力回路を制御して第１リペアデータを取得し、この第１リペアデータを解凍して冗長アドレス順にリペアデータとして転送する転送回路とを備えている。
【００３７】
さらに、転送回路は、出力回路を制御して第２リペアデータを取得し、この第２リペアデータに含まれる冗長アドレスに対応するリペアデータを、第１リペアデータから第２リペアデータへ置き換えて出力する選択回路を有している。
【００３８】
その結果、メモリテスタで発見した不良メモリセルを冗長置換するためのリペアデータを圧縮してヒューズデータとしてヒューズに設定した後であっても、その後さらにメモリテスタによって見つけだされた不良セルメモリを置換するためのリペアデータをヒューズに設定することができる。
【００３９】
また、データ圧縮された第１リペアデータは、冗長アドレス順に配列されており、出力回路から冗長アドレス順に出力されるように構成している。したがって、転送回路は、冗長アドレス順に第１リペアデータを出力するか第２リペアデータのうち少なくとも不良メモリセルの置換情報を出力するかをいずれか選択することができる。その結果、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。
【００４０】
また、転送回路は、出力回路から取り出した第１リペアデータに置換情報として不良アドレスの情報が含まれているか否かを判定する判定回路を有しており、この判定回路で第１リペアデータに不良アドレスの情報が含まれていると判定すると、選択回路における第２リペアデータへの置き換えを禁止する。
【００４１】
したがって、誤った第２リペアデータがヒューズに設定された場合であっても、第２リペアデータを選択することがない。その結果、第1リペアデータに設定された不良アドレスの情報が第２リペアデータに書き換えられてしまうことがなく、しかも、正しいリペアデータを再度第２リペアデータとしてヒューズに設定して動作させることができる。
【００４２】
また、転送回路は、転送すべきリペアデータに対応する冗長アドレスを判定するアドレス判定回路を備えている。
【００４３】
そして、出力回路から順次第１リペアデータを取得すると共に、出力回路から第２リペアデータを取得して一時的に格納し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定するまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送する。一方、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定すると、選択回路によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送する。
【００４４】
その結果、第２リペアデータに対応する冗長回路と関係ない第１リペアデータは、解凍してリペアデータとして転送し、第２リペアデータに対応する冗長回路と関係する第１リペアデータは転送せずに、この第１リペアデータに代えて第２リペアデータを転送することができる。
【００４５】
したがって、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。
【００４６】
また、ヒューズに設定された第１リペアデータと第２リペアデータとを同時に取り出すように構成することにより、転送回路の設計を容易にすることができる。
【００４７】
たとえば、複数の送信レジスタのうち、第１リペアデータが格納された送信レジスタのシフト方向と、第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を設ける如くである。
【００４８】
このように出力制御回路を設けることによって、第１リペアデータの出力に用いる送信レジスタ以外の送信レジスタを第２リペアデータの出力用に用いることができる。しかも、第１リペアデータと第２リペアデータとを異なる方向にシフトさせているため、第１リペアデータと第２リペアデータとを並行して送信用レジスタから取り出すことができ、出力回路から第１リペアデータと第２リペアデータとを取り出す処理速度を上げることができる。
【００４９】
また、ヒューズに設定された第１リペアデータをまず最初に取り出して解凍してメモリセル領域に記憶させ、その後メモリセル領域に記憶された第１リペアデータを順次取り出すと共にヒューズに設定された第２リペアデータを取り出して、メモリセル領域から取り出した第１リペアデータのうち、第２リペアデータに含まれる冗長アドレスに対応する第１リペアデータに代えて、第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送するように構成することもでき、この構成によっても選択部の設計を容易にすることができ、しかも、第１リペアデータが格納された送信レジスタと第２リペアデータが格納された送信レジスタとでそのシフト方向を反対にする上記出力制御回路を使用せずに単方向シフトのみの制御で所望のリペアデータの転送が可能となる。
【００５０】
すなわち、出力回路から全ての第１リペアデータを順次取得してメモリセル領域へ出力した後、メモリセル領域から第１リペアデータを順次取得すると共に、出力回路から第２リペアデータを取得して一時的に格納し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定するまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定すると、選択回路によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送する。
【００５１】
このように構成することによって、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。
【００５２】
（第１実施形態）
次に、本発明の第１実施形態における半導体記憶装置Ａについて図面を参照してさらに具体的に説明する。図１は第１実施形態における半導体記憶装置のヒューズボックスの全体的な構成を示す図、図２は第１リペアデータの圧縮方法の説明図、図３は第２リペアデータの構成を示す図である。
【００５３】
図１に示すように、半導体記憶装置Ａは、リペアデータを格納するヒューズボックス部10を備えている。
【００５４】
このヒューズボックス部10は、メモリテスタの第１回目の試験（たとえば、低速試験）によって最初に見つけだされた不良セルメモリを置換するための置換情報を圧縮して生成した第１リペアデータをヒューズデータとして後述のヒューズF1に格納している。この第１リペアデータは、冗長回路が不良メモリセルを冗長置換すべきか否かの情報であり、不良メモリセルを冗長置換すべき場合には不良アドレスの情報を有するデータであり、冗長回路毎に複数のヒューズに設定される。
【００５５】
さらに、上記の如く第１リペアデータをヒューズデータとしてヒューズボックス部10のヒューズF1に格納した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズF1に格納している。この第２リペアデータは、第１リペアデータに含まれない不良アドレスの情報とこの不良アドレスのメモリセルを冗長置換するための冗長アドレスの情報とを有する。
【００５６】
このように、ヒューズボックス部10には、第１リペアデータ及び第２リペアデータの情報が設定される。
【００５７】
ここで、第１リペアデータの生成方法について、図２（ａ）（ｂ）を用いて説明する。なお、図２（ａ）では、３２個の冗長回路における第１リペアデータの例を示しており、これらの第１リペアデータは、冗長アドレス順（簡易的に、アドレスを001〜032で表す）に配列され、ヒューズボックスに格納されている。
【００５８】
第１リペアデータは、冗長回路毎の不良メモリセルの置換情報を有しており、冗長回路毎に設けられるものである。不良メモリセルの置換情報とは、不良メモリセルを置換するかしないかを冗長回路毎に決めるための情報であり、不良メモリセルを置換する場合には、不良アドレスなどの情報となる。
【００５９】
図２（ｂ）に示すように、第１リペアデータの生成は、使用ヒューズセットに関しては、冗長回路が置き換える不良アドレス（ｍ−１ビット）の先頭に使用の識別子（ここでは、「１」とする。）を加えたｍビットのデータに変換することによって行い、不使用ヒューズセットに関しては、不使用の識別子（ここでは、「０」とする。）のみの１ビットデータに変換することによって行う。
【００６０】
ここで、ヒューズセットとは、不良メモリセルの置換情報を設定する一以上のヒューズを表し、置換すべき不良メモリセルがある冗長回路に関しては、ｍビットのヒューズが使用され、置換すべき不良メモリセルがない冗長回路に関しては、１ビットのヒューズが使用される。また、故障等により使用できない冗長回路に関しても、１ビットのヒューズが使用される。すなわち、使用ヒューズセットとしてはｍビットのヒューズが、不使用ヒューズセット及び使用不可ヒューズセットとしては１ビットのヒューズが使用される。
【００６１】
このように、第１リペアデータが生成されてヒューズボックス部10に設定されるため、第１リペアデータを格納するためのヒューズF1の数を可及的に減少させることができる。
【００６２】
たとえば、図２（ａ）における冗長回路001〜008では、不良メモリセルを置換する冗長回路が４個で、不良メモリセルを置換しない冗長回路が４個であるため、（４ｍ＋４）個のヒューズを使用することになり、圧縮しないときの８（ｍ−１）に比べて、第１リペアデータを格納するためのヒューズF1の数を可及的に減少させることができる。
【００６３】
このように、リペアデータの格納領域（Ａ）の全部ではなく、一部を第１リペアデータの格納領域（Ｂ）として使用する。そして、リペアデータの格納領域（Ａ）のうち第１リペアデータの格納領域（Ｂ）以外の格納領域を、第２リペアデータの格納領域（Ｃ）として利用するようにしている。
【００６４】
第２リペアデータの構成は、図３に示すように、冗長回路が置換する不良メモリセルのアドレスの情報と、この不良メモリセルを置換する冗長アドレスの情報とから構成される。
【００６５】
また、半導体記憶装置Ａは、図１に示すように、ヒューズボックス部10から出力した第１リペアデータ及び第２リペアデータに基づいてＤＲＡＭ70のメモリセル領域へ転送するリペアデータを生成して転送する転送回路20を有している。この転送回路20は、ヒューズボックス部10から出力される第１リペアデータを入力して解凍する解凍部30と、同じくヒューズボックス部10から転送される第２リペアデータを入力して一時格納するレジスタ部40と、解凍部30から出力されるデータと第２リペアデータとのいずれを出力するのかを選択してリペアデータとしてＤＲＡＭ70のメモリセル領域へ出力する選択部50とを備えている。
【００６６】
解凍部30は、ヒューズボックス部10から冗長アドレス順に出力される第１リペアデータを入力し、この第１リペアデータを圧縮前のリペアデータに解凍する。そして、解凍したリペアデータを冗長アドレス順に出力する。
【００６７】
レジスタ部40は、ヒューズボックス部10から出力される第２リペアデータを入力して一時的に格納する機能を有している。そして、選択部50の出力要求信号に基づいて第２リペアデータを出力する。
【００６８】
選択部50は、解凍部30で解凍した第１リペアデータを入力すると共に、レジスタ部40に出力要求信号に出力して第２リペアデータを入力する。また、選択部50は、レジスタ部40から取得した第２リペアデータに含まれる冗長アドレスが選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するか否かを判定するアドレス判定回路52を設けている。
【００６９】
そして、選択部50は、次のように動作する。すなわち、選択部50は、出力要求信号をレジスタ部40に出力し、このレジスタ部40から出力される１つの第２リペアデータを一時的に格納する。また、選択部50は、解凍部30から、最初の冗長アドレスに対応する第１リペアデータから順に入力する。
【００７０】
その後、選択部50は、レジスタ部40から取得した第２リペアデータに含まれる冗長アドレスが、選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路52が判定するまで、解凍部30から出力される第１リペアデータをＤＲＡＭ70のメモリセル領域へ出力する。レジスタ部40から取得した第２リペアデータに含まれる不良アドレスが、選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路52が判定したとき、第１リペアデータに代えて、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとしてＤＲＡＭ70のメモリセル領域へ出力する。
【００７１】
選択部50は、第２リペアデータに基づいたリペアデータをＤＲＡＭ70のメモリセル領域へ出力すると、レジスタ部40に出力要求信号を出力し、このレジスタ部40から出力される次の第２リペアデータを格納する。選択部50は、以降、解凍部30から転送される第１リペアデータがなくなるまで、同様の手順で動作する。
【００７２】
このように、本実施形態における半導体記憶装置Ａにおいては、転送回路20は、ヒューズボックス部10から順次第１リペアデータを取得すると共に、ヒューズボックス部10から第２リペアデータを取得して一時的に格納し、ＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスのリペアデータとなるまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスのリペアデータであるとき、選択部50によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送するようにしている。
【００７３】
したがって、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置Ａにおける不良セルメモリを置換するためリペアデータをヒューズF1から取り出して容易に転送することができる。
【００７４】
ここで、ヒューズボックス部10の構成について、図４を参照して具体的に説明する。図４は半導体記憶装置Ａのヒューズボックス部10の構成を示す図である。
【００７５】
図４に示すように、ヒューズボックス部10は、ｎ個のヒューズF1(0)〜F1(n-1)と、ｎ個のラッチ回路11(0)〜11(n-1)と、シフトレジスタであるｎ個の送信レジスタ12(0)〜12(n-1)と、ｎ個の選択回路13(1)〜13(n-1)とを備えており、クロック信号CLK15に基づいて送信レジスタ12(0)〜12(n-1)のシフト制御を行うことによりシリアル送信を行う。
【００７６】
ここで、ヒューズF1(0)〜F1(n-1)には、第１リペアデータ及び第２リペアデータが複数設定されている。第１リペアデータは、その対応する冗長アドレス順にヒューズF1(0)から順に設定される。たとえば、図２に示すような第１リペアデータを設定する場合には、最初の冗長アドレス001に対応する第１リペアデータとして、F1(0)〜F1(m-1)が使用され、次の冗長アドレス002に対応する第１リペアデータとしてF1(m)が使用され、さらに次の冗長アドレス003に対応する第１リペアデータとしてF1(m+1)が使用される。
【００７７】
このヒューズボックス部10において、初期値設定信号16が入力されると、ｎ個のラッチ回路11(0)〜11(n-1)は、それぞれｎ個のヒューズF1(0)〜F1(n-1)の状態（切断状態か、導通状態か）をそれぞれ取得してヒューズデータとして一時的に格納する。このようにラッチ回路11(0)〜11(n-1)に一時格納されたヒューズデータは、それぞれ選択回路13(1)〜13(n-1)を介して、送信レジスタ12(0)〜12(n-1)に取り込まれる。
【００７８】
ヒューズデータが送信レジスタに12(0)〜12(n-1)に取り込まれた後、選択回路13(1)〜13(n-1)は、出力制御回路61から出力される選択信号Sel1(0)〜Sel1(n-1)に基づいて、ラッチ回路11(0)〜11(n-1)からのヒューズデータを選択して出力するのに代え、後段の送信レジスタ12(1)〜12(n-1)からシフトされるヒューズデータ、或いは前段の送信レジスタ12(0)〜12(n-2)からシフトされるヒューズデータのいずれかを選択回路13(1)〜13(n-1)ごとに制御する。
【００７９】
この出力制御回路61による制御は、送信レジスタ12(0)〜12(n-1)のうち、第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向するように、選択信号Sel1(0)〜Sel1(n-1)を選択回路13(1)〜13(n-1)へ出力することによって行われる。
【００８０】
なお、クロック信号CLK15に基づいて、第１リペアデータは送信レジスタ12(0)から順次Ｄ１outとして出力され、一方で、第２リペアデータは送信レジスタ12(n-1)から順次Ｄ２outとして出力される。
【００８１】
このようにヒューズボックス部10を構成することにより、ヒューズに設定された第１リペアデータと第２リペアデータとを同時に取り出すことができ、選択部50の設計を容易にすることができる。なお、選択信号Sel1(0)〜Sel1(n-1)、初期値設定信号16及びクロック信号CLK15は、後述の出力制御回路61を有する制御部60から出力される。また、選択信号Sel1(0)〜Sel1(n-1)には、ラッチ回路11(0)〜11(n-2)からのヒューズデータ、後段の送信レジスタ12(1)〜12(n-1)からシフトされるヒューズデータ、前段の送信レジスタ12(0)〜12(n-2)からシフトされるヒューズデータ、更にaビット前段の送信レジスタ12(0)〜12(n-a-1)からシフトされるヒューズデータのいずれかを選択するための複数の選択信号から構成される。
【００８２】
次に、図５を用いて、本発明の第１実施形態における半導体記憶装置Ａのヒューズボックス１をさらに具体的に説明する。図５は本発明の第１実施形態における半導体記憶装置のヒューズボックスの具体的構成を示す図である。なお。この図５において、ヒューズボックス部10は、図４に構成と同様であるため、図５では簡易的に表している。また、転送回路20における解凍部30は、図１における解凍部30と異なる位置に配置している。
【００８３】
図５に示すように、転送回路20は、プリアンブルBit判別回路31を有している。このプリアンブルBit判別回路31は、制御部60による制御によって出力回路14から出力される第１リペアデータの先頭ビット（プリアンブルbit）に基づいて、第１リペアデータに置換情報として不良アドレスの情報が含まれているか否かを判定する判定回路である。
【００８４】
すなわち、プリアンブルBit判別回路31は、ヒューズボックス部10から出力される第１リペアデータ毎に、第１リペアデータの先頭ビットが「０」（ここでは、Ｌｏｗレベルの信号とする。）であるか「１」（ここでは、Ｈｉｇｈレベルの信号とする。）であるかを判定する。先頭ビットが「０」である場合には、判定した第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定し、一方、先頭ビットが「１」である場合には、判定した第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定する。
【００８５】
そして、プリアンブルBit判別回路31は、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定すると、その旨の判定信号（ここでは、Ｌｏｗレベルの信号とする。）を出力し、第１リペアデータに置換情報として不良アドレスの情報が含まれてないと判定すると、その旨の判定信号（ここでは、Ｈｉｇｈレベルの信号とする。）を出力する。
【００８６】
また、制御部60は、出力制御回路61とクロックカウンタ62とを有しており、ヒューズボックス部10を動作させるためのクロック信号CLK15などのクロック信号をクロックカウンタ62で生成すると共に、クロックカウンタ62から出力されるクロック信号に基づいて動作し、出力回路14を制御する出力制御回路61を備えている。
【００８７】
そして、出力制御回路61は、クロック信号に基づいて、出力回路14から第１リペアデータと第２リペアデータを出力させるように、クロック信号CLK15、初期値設定信号16及び選択信号Sel1(0)〜Sel1(n-1)を出力回路14に出力する。プリアンブルBit判別回路31からＨｉｇｈレベルの信号が出力されると、出力制御回路61は、クロック信号CLK15の出力を停止し、出力回路14からの第１リペアデータの出力を停止する。なお、図５のように出力回路14と選択部50とを接続するのではなく、プリアンブルBit判別回路31が入力した出力回路14からの第１リペアデータをそのプリアンブルbitを取り除いて選択部50へ出力するようにしてもよい。
【００８８】
このように、出力回路14から取り出した第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定すると、出力回路14からの出力を停止させ、第１リペアデータに置換情報として不良メモリセルのアドレスの情報が含まれていると判定すると、第１リペアデータの不良アドレスをそのまま選択部50へ入力するようにしている。
【００８９】
レジスタ部40は、ＦＩＦＯ（First In First Out）形式のレジスタであり、出力回路14から出力される第２リペアデータを一時的に格納する複数のレジスタから構成される。そして、後述のデータ選択回路53から出力要求信号を受信すると、内部のレジスタから出力回路14から出力された第２リペアデータのうち、レジスタ部40に入力された一番古い（すなわち、冗長アドレスが一番若い数値）第２リペアデータを選択部50へ出力する。
【００９０】
第２リペアデータのうち、第２リペアデータに含まれる冗長アドレスの情報がレジスタ部40から後述の比較回路51へ出力されて、後述のアドレス判定回路52から出力される冗長アドレスの情報と比較される。また、第２リペアデータに含まれる不良アドレスは後述のデータ選択回路53に入力され、このデータ選択回路53によって第１リペアデータに含まれる不良アドレスの情報と第２リペアデータに含まれる不良アドレスの情報とのいずれか一方が選択されて出力される。
【００９１】
選択部50は、比較回路51と、アドレス判定回路52と、データ選択回路53と、ラッチ回路54と、インバータ回路55と、論理和回路56と、論理積回路57とを有している。
【００９２】
アドレス判定回路52は、比較回路51と共に上述のアドレス判定回路として、選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスを判定する機能を有している。より具体的にはアドレス判定回路52は、クロックカウンタ62から出力されるクロック信号CLK15に基づいて、出力回路14から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。たとえば、図２に示すように第１リペアデータがヒューズに設定され、冗長アドレス001に対応する第１リペアデータから順に出力するように出力制御回路61が出力回路を制御した場合、アドレス判定回路52は、冗長アドレス001から順に数値を所定クロック数毎にインクリメントすることによって出力回路14から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。
【００９３】
アドレス判定回路52によって判定された冗長アドレスは、順次比較回路51へ入力される。比較回路51では、アドレス判定回路52から出力される冗長アドレスの情報と、レジスタ部40から出力される第２リペアデータに含まれる冗長アドレスの情報とを比較する。この比較の結果、アドレス判定回路52からの冗長アドレス情報とレジスタ部40からの冗長アドレスの情報とが一致すると判定すると、比較回路51は、データ選択回路53及びラッチ回路54へ冗長アドレスが一致したことを示す信号（ここでは、Ｈｉｇｈレベルの信号とする。）を出力する。なお、冗長アドレスが一致しない場合には、その旨の信号（ここでは、Ｌｏｗレベルの信号とする。）が比較回路51から出力される。
【００９４】
比較回路51から冗長アドレスが一致したことを示す信号が出力されると、この情報がラッチ回路54によってラッチされる。ここでは、比較回路51からＨｉｇｈレベルの信号が出力されることにしているため、このＨｉｇｈレベルの信号がラッチ回路54によってラッチされる。ラッチ回路54の出力は、出力制御回路61に接続されており、出力制御回路61にラッチ回路54からＨｉｇｈレベルの信号が出力されると、出力回路14を制御して第１リペアデータを出力回路14から出力させるのを停止させる。このようにして出力回路14から次の第１リペアデータが出力されるのを防止する。
【００９５】
また、ラッチ回路54の出力は、論理和回路56に接続されており、論理和回路56にラッチ回路54からＨｉｇｈレベルの信号が出力されると、論理和回路56からＨｉｇｈレベルの信号が出力される。また、論理和回路56の出力は論理積回路57の一方の入力に接続されている。したがって、論理積回路57の一方の入力へはＨｉｇｈレベルの信号が出力される。このように論理積回路57の一方の入力にＨｉｇｈレベルの信号が入力されると、論理積回路57の出力は、論理積回路57の他方の入力と同一の信号が出力されることになる。すなわち、比較回路51から冗長アドレスが一致したことを示す信号が出力されると、データ選択回路53から出力されるリペアデータがＤＲＡＭ70のメモリ領域へ転送されることになる。
【００９６】
データ選択回路53は、冗長アドレス毎にその対応するリペアデータとして、出力回路14から出力される解凍された第１リペアデータに含まれる不良アドレスの情報と出力回路14からレジスタ部40を経由して出力される第２リペアデータに含まれる不良アドレスの情報とのいずれかを選択して出力する機能を有している。
【００９７】
このデータ選択回路53は、比較回路51から冗長アドレスが一致していないことを示す信号が出力されると、解凍された第１リペアデータに含まれる不良アドレスの情報を選択して論理積回路57の入力へ出力する。一方、比較回路51から冗長アドレスが一致していることを示す信号が出力されると、第２リペアデータに含まれる不良アドレスの情報を選択して論理積回路57の入力へ出力する。
【００９８】
また、プリアンブルBit判別回路31の出力は、インバータ回路55にも接続されている。したがって、ラッチ回路54からの出力がＬｏｗレベルの信号であるとき、すなわち比較回路51から冗長アドレスが一致していないことを示す信号を出力しているときに、さらに、プリアンブルBit判別回路31が第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定する（このとき、プリアンブルBit判別回路31からＨｉｇｈレベルの信号が出力される。）と、論理和回路56の出力はＬｏｗの信号を出力し、論理積回路57はＬｏｗレベルの信号を出力することになる。したがって、このとき転送回路20から出力されるリペアデータは、置換情報として不良アドレスは含まれない。このように、図５における転送回路20の構成においては、プリアンブルBit判別回路31、インバータ回路55、比較回路51、ラッチ回路54、論理和回路56、論理積回路57とから解凍部30が構成されることになる。
【００９９】
ところで、プリアンブルBit判別回路31の出力信号をデータ選択回路53に入力し、データ選択回路53において第１リペアデータの置換情報として不良アドレスの情報が含まれている旨の信号がプリアンブルBit判別回路31から入力されたときに、データ選択回路53における第２リペアデータへの置き換えを禁止するようにしてもよい。すなわち、データ選択回路53において、第１リペアデータの置換情報として不良アドレスの情報が含まれているときには、第２リペアデータを出力しないようにするのである。このように構成することにより、誤った第２リペアデータがヒューズに設定された場合であっても、第２リペアデータを選択することがない。その結果、第1リペアデータに設定された不良アドレスの情報が第２リペアデータに書き換えられてしまうことがなく、しかも、正しいリペアデータを再度第２リペアデータとしてヒューズに設定して動作させることができる。
【０１００】
以上のように、本実施形態における転送回路20は、出力回路14から順次第１リペアデータを取得すると共に、出力回路14から第２リペアデータを取得してレジスタ部40に一時的に格納し、転送すべきリペアデータがレジスタ部40に格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータがあると比較回路51が判定するまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータがあると比較回路51が判定すると、データ選択回路53によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送するようにしている。そのため、第１リペアデータをヒューズデータとしてヒューズに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定することができる。
【０１０１】
（第２実施形態）
次に、本発明の第２実施形態における半導体記憶装置Ａ’について、図面を参照して具体的に説明する。図６は本発明の実施形態における他の半導体記憶装置Ａ’の全体的な構成を示す図である。
【０１０２】
半導体記憶装置Ａ’のヒューズボックス１’には、リペアデータを格納するヒューズボックス部80を備えている。
【０１０３】
このヒューズボックス部80は、ヒューズボックス部10と同様に、メモリテスタの第１回目の試験（たとえば、低速試験）によって最初に見つけだされた不良セルメモリを置換するためのリペアデータを圧縮した第１リペアデータをヒューズデータとして後述のヒューズF2に格納している。なお、第１リペアデータ及び第２リペアデータの構成並びにヒューズF2におけるリペアデータの格納領域については、半導体記憶装置Ａの場合と同様であるためここでは説明を省略する。
【０１０４】
さらに、上記の如く圧縮した第１リペアデータをヒューズデータとしてヒューズボックス部80のヒューズF2に設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズF2に設定している。
【０１０５】
このように、ヒューズボックス部80には、第１リペアデータ及び第２リペアデータの情報が設定される。
【０１０６】
また、半導体記憶装置Ａ’は、図６に示すように、ヒューズボックス部80から出力される第１リペアデータを入力して後述の解凍部120又はレジスタ部140へ出力する第１選択部110と、第１選択部110から出力される第１リペアデータを解凍する解凍部120と、同じく第１選択部110から出力される第２リペアデータを入力して一時格納するレジスタ部140と、レジスタ部140から出力される第２リペアデータを出力するかＤＲＡＭ170のメモリセル領域から出力される解凍後の第１リペアデータを出力するかのいずれかを選択して出力する第３選択部150と、第３選択部150から出力されるリペアデータを出力するか、解凍部120から出力される解凍された第１リペアデータを出力するかをいずれか選択して出力する第２選択部130とを有している。
【０１０７】
第１選択部110は、まずヒューズボックス部80の出力回路84から冗長アドレス順に出力される第１リペアデータをすべて解凍部120へ出力する。解凍部120は、第１リペアデータを解凍したリペアデータを生成し、このリペアデータが冗長アドレス順に第２選択部130へ出力される。第２選択部130は、解凍部120からの第１リペアデータを順次ＤＲＡＭ170のメモリセル領域へ出力する。このように出力された第１リペアデータはメモリセル領域に記憶される。
【０１０８】
次に、ヒューズボックス部80から第２リペアデータが第１選択部110へ出力される。第１選択部110は、この第２リペアデータをレジスタ部140へ順次転送する。レジスタ部140は、このように転送された第２リペアデータを一時格納する。
【０１０９】
第３選択部は、出力要求信号を出力し、第２リペアデータを一つ取り込む。さらに、第３選択部150は、レジスタ部140から取得した第２リペアデータに含まれる冗長アドレスが第３選択部150からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するか否かを判定するアドレス判定回路152を設けている。
【０１１０】
そして、第３選択部150は、次のように動作する。すなわち、第３選択部150は、出力要求信号をレジスタ部140に出力し、このレジスタ部140から出力される第２リペアデータを１つ格納する。また、最初の冗長アドレスに関する第１リペアデータがＤＲＡＭ170のメモリセル領域から第３選択部150へ出力される。
【０１１１】
その後、第３選択部150は、レジスタ部140から取得した第２リペアデータに含まれる冗長アドレスが、第３選択部150からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路152が判定するまで、ＤＲＡＭ170のメモリセル領域から出力される第１リペアデータを第２選択部130へ出力する。一方、レジスタ部140から取得した第２リペアデータに含まれる冗長アドレスが、第３選択部150からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路152が判定したとき、第１リペアデータに代えて、格納した第２リペアデータのうち少なくとも不良アドレスをリペアデータとして第２選択部130へ出力する。そして、第２選択部130は、このように出力されたリペアデータをＤＲＡＭ170のメモリセル領域に格納する。
【０１１２】
第３選択部150は、第２リペアデータを第２選択部130へ出力すると、レジスタ部140に出力要求信号をレジスタ部140に出力し、このレジスタ部140から出力される次の第２リペアデータを格納する。第３選択部150は、以降、ＤＲＡＭ170のメモリセル領域から転送される第１リペアデータがなくなるまで、同様の手順で動作する。
【０１１３】
ここで、ヒューズボックス部80の構成について、図７を参照して具体的に説明する。図７は半導体記憶装置Ａのヒューズボックス部の構成を示す図である。
【０１１４】
図７に示すように、ヒューズボックス部80は、ｎ個のヒューズF2(0)〜F2(n-1)と、ｎ個のラッチ回路81(0)〜81(n-1)と、シフトレジスタであるｎ個の送信レジスタ82(0)〜82(n-1)と、ｎ−１個の選択回路83(1)〜83(n-1)とを備えており、クロック信号CLK85に基づいてシフト制御を行うことによりシリアル送信を行う。
【０１１５】
ここで、ヒューズF2(0)〜F2(n-1)には、第１リペアデータ及び第２リペアデータが複数設定されている。第１リペアデータは、その対応する冗長アドレス順にヒューズF2(0)から順に設定される。たとえば、図２に示すような第１リペアデータを設定する場合には、最初の冗長アドレス001に対応する第１リペアデータとして、F2(0)〜F2(m-1)が使用され、次の冗長アドレス002に対応する第１リペアデータとしてF2(m)が使用され、さらに次の冗長アドレス003に対応する第１リペアデータとしてF2(m+1)が使用される。
【０１１６】
このヒューズボックス部80において、初期値設定信号86が入力されると、ｎ個のラッチ回路81(0)〜81(n-1)は、それぞれｎ個のヒューズF2(0)〜F2(n-1)の状態（切断状態か、導通状態か）をそれぞれ取得してヒューズデータとして一時的に格納する。このようにラッチ回路81(0)〜81(n-1)に一時格納されたヒューズデータは、それぞれ選択回路83(1)〜83(n-1)を介して、送信レジスタ82(0)〜82(n-1)に取り込まれる。
【０１１７】
ヒューズデータが送信レジスタに82(0)〜82(n-1)に取り込まれた後、選択回路83(1)〜83(n-1)は、後述の出力制御回路161から出力される選択信号Sel2(1)〜Sel2(n-1)に基づいて、ラッチ回路81(0)〜81(n-2)からのヒューズデータを選択して出力するのに代え、後段の送信レジスタ82(1)〜82(n-1)からシフトされるヒューズデータを選択して出力する。
【０１１８】
なお、ヒューズデータの出力は、第１リペアデータの出力と、第２リペアデータの出力との２段階で出力が行われる。すなわち、クロック信号CLK85に基づいて、第１リペアデータを順次送信レジスタ82(0)から出力した後、クロック信号CLK85に基づいて、第２リペアデータが順次送信レジスタ82(0)から出力する。
【０１１９】
このようにヒューズボックス部80を構成することにより、ヒューズF2に設定された第１リペアデータと第２リペアデータとを取り出すことができ、第３選択部150の設計を容易にすることができる。更に、第１リペアデータが格納された送信レジスタと第２リペアデータが格納された送信レジスタとでそのシフト方向を反対にする出力制御回路61は使用せず、図８の出力制御回路161を使用して、単方向シフトのみの制御で所望のリペアデータの転送が可能となる。なお、選択信号Sel2(1)〜Sel2(n-1)、初期値設定信号86及びクロック信号CLK85は、出力制御回路161を有する制御部160から出力される。また、選択信号Sel2(1)〜Sel2(n-1)には、ラッチ回路81(0)〜81(n-2)からのヒューズデータ、後段の送信レジスタ82(1)〜82(n-1)からシフトされるヒューズデータのいずれかを選択するための複数の選択信号から構成される。
【０１２０】
次に、図８を用いて、本発明の第２実施形態における半導体記憶装置のヒューズボックス１’をさらに具体的に説明する。図８は本発明の第２実施形態における半導体記憶装置のヒューズボックス部80の具体的構成を示す図である。なお。この図８において、ヒューズボックス部80は、図７に構成と同様であるため、図８では簡易的に表している。
【０１２１】
図８に示すように、転送回路100は、解凍部120として、プリアンブルBit判別回路121と、連続性カウンタ122と、解凍回路123とを有している。プリアンブルBit判別回路121は、ヒューズボックス部80から出力される第１リペアデータの先頭ビット（プリアンブルbit）に基づいて、第１リペアデータに置換情報として不良アドレスの情報が含まれているか否かを判定する判定回路である。
【０１２２】
すなわち、プリアンブルBit判別回路121は、ヒューズボックス部80から出力される第１リペアデータ毎に、第１リペアデータの先頭ビットが「０」（ここでは、Ｌｏｗレベルの信号とする。）であるか「１」（ここでは、Ｈｉｇｈレベルの信号とする。）であるかを判定する。先頭ビットが「０」である場合には、第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定し、一方、先頭ビットが「１」である場合には、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定する。
【０１２３】
そして、プリアンブルBit判別回路121は、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定すると、Ｌｏｗレベルの判定信号を出力し、第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定すると、Ｈｉｇｈレベルの信号を出力する。この判定信号は、連続性カウンタ122へ出力される。また、プリアンブルBit判別回路121は、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定すると、不良アドレスの情報を解凍回路123へ出力する。
【０１２４】
連続性カウンタ122は、プリアンブルBit判別回路121から判定信号が出力されている間、「０」を示すＬｏｗレベルの信号をｍ−１ビット分解凍回路123へ出力する。
【０１２５】
また、解凍回路123は、プリアンブルBit判別回路121から不良アドレスの情報が送信された場合には、不良アドレスを第２選択部130へ出力し、連続性カウンタ122からＬｏｗレベルの信号が送信された場合、連続性カウンタ122から送信された信号を第２選択部130へ出力する。
【０１２６】
また、制御部160は、出力制御回路161とクロックカウンタ162とを有しており、ヒューズボックス部80を動作させるためのクロック信号CLK85などのクロック信号をクロックカウンタ162で生成すると共に、クロックカウンタ162で生成されたクロック信号に基づいて動作し、出力回路84を制御する出力制御回路161とを備えている。
【０１２７】
そして、出力制御回路161は、クロックカウンタ162からのクロック信号に基づいて、出力回路84から第１リペアデータと第２リペアデータを出力させるように、クロック信号CLK85、初期値設定信号86及び選択信号Sel2(1)〜Sel2(n-1)を出力回路84に出力する。
【０１２８】
レジスタ部140は、ＦＩＦＯ（First In First Out）形式のレジスタであり、出力回路84から出力される第２リペアデータを一時的に格納する複数のレジスタから構成される。そして、後述のデータ選択回路153から出力要求信号を受信すると、内部のレジスタから出力回路84から出力された第２リペアデータのうち、レジスタ部140に入力された一番古い第２リペアデータを第３選択部150へ出力する。
【０１２９】
第２リペアデータのうち、第２リペアデータに含まれる冗長アドレスの情報がレジスタ部140から後述の比較回路151へ出力されて、後述のアドレス判定回路152から出力される冗長アドレスと比較される。また、第２リペアデータに含まれる不良アドレスの情報は後述のデータ選択回路153に入力され、このデータ選択回路153によって第１リペアデータに含まれる不良アドレスの情報と第２リペアデータに含まれる不良アドレスの情報とのいずれか一方が選択されて出力される。
【０１３０】
第３選択部150は、比較回路151と、アドレス判定回路152と、データ選択回路153とを有している。
【０１３１】
アドレス判定回路152は、比較回路151と共に上述のアドレス判定回路として、第２選択部130からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスを判定する機能を有している。より具体的にはアドレス判定回路152は、クロックカウンタ162から出力されるクロック信号CLK85に基づいて、出力回路84から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。たとえば、図２に示すように第１リペアデータがヒューズに設定され、冗長アドレス001に対応する第１リペアデータから順に出力回路から出力するように出力制御回路161が制御した場合、アドレス判定回路152は、冗長アドレス001から順に数値を所定クロック数毎にインクリメントすることによって出力回路84から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。
【０１３２】
アドレス判定回路152によって判定された冗長アドレスの情報は、順次比較回路151へ入力される。比較回路151では、アドレス判定回路152から出力される冗長アドレスの情報と、レジスタ部140から出力される第２リペアデータに含まれる冗長アドレスの情報とを比較する。この比較の結果、アドレス判定回路152からの冗長アドレス情報とレジスタ部140からの冗長アドレスの情報とが一致すると判定すると、比較回路151は、データ選択回路153へ冗長アドレスが一致したことを示す信号（ここでは、Ｈｉｇｈレベルの信号とする。）を出力する。なお、冗長アドレスが一致しない場合には、その旨の信号（ここでは、Ｌｏｗレベルの信号とする。）が比較回路151から出力される。
【０１３３】
データ選択回路153は、ＤＲＡＭ170のメモリセル領域から出力される解凍された第１リペアデータに含まれる不良アドレスの情報と出力回路84からレジスタ部140を経由して出力される第２リペアデータに含まれる不良アドレスの情報とのいずれかを選択して冗長アドレス毎に出力する機能を有している。
【０１３４】
このデータ選択回路153は、比較回路151から冗長アドレスが一致していないことを示す信号が出力されると、解凍された第１リペアデータに含まれる不良アドレスの情報を選択して第２選択部130へ出力する。一方、比較回路151から冗長アドレスが一致していることを示す信号が出力されると、第２リペアデータに含まれる不良アドレスの情報を選択して第２選択部130へ出力する。
【０１３５】
以上のように、本実施形態における転送回路100は、出力回路84から全ての第１リペアデータを順次取得し、解凍部120によって解凍し第２選択部130を介してメモリセル領域へ出力する。その後、メモリセル領域から第１選択部110を介して第１リペアデータを順次取得すると共に、出力回路84から第２リペアデータを取得して一時的に格納し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長回路のアドレスに対応するリペアデータであると比較回路151が判定するまで、冗長回路のアドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長回路のアドレスに対応するリペアデータであると比較回路151が判定すると、選択回路であるデータ選択回路153及び第２選択部130によって、格納した第２リペアデータのうち少なくとも不良メモリセルのアドレスの情報をリペアデータとして転送するようにしている。そのため、第１リペアデータをヒューズデータとしてヒューズに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定することができる。
【０１３６】
なお、本実施形態においては、第１リペアデータの構成として図２（ｂ）に示すような構成としたが、リペアデータの圧縮方法としてはこれに限られず、ハフマン符号化、算術符号化、ユニバーサル符号化などを用いるようにしてもよい。
【０１３７】
また、本実施形態においては、冗長アドレス順として、小さいアドレス番号の順番を例にとって説明したがこれに限られるものではなく、大きいアドレス番号の順番としてもよい。すなわち、予め決められたアドレス番号の順番、すなわち所定のアドレス順であればよい。
【図面の簡単な説明】
【０１３８】
【図１】第１実施形態における半導体記憶装置のヒューズボックスの全体的な構成を示す図である。
【図２】第１リペアデータの圧縮方法の説明図である。
【図３】第２リペアデータの構成を示す図である。
【図４】図１おけるヒューズボックス部の構成を示す図である。
【図５】図１おける転送回路の構成を示す図である。
【図６】第２実施形態における半導体記憶装置のヒューズボックスの全体的な構成を示す図である。
【図７】図６おけるヒューズボックス部の構成を示す図である。
【図８】図６おける転送回路の構成を示す図である。
【図９】従来の半導体記憶装置のヒューズボックスの構成を示す図である。
【図１０】従来の半導体記憶装置のヒューズデータボックスの全体的な構成を示す図である。
【符号の説明】
【０１３９】
Ａ，Ａ’  半導体記憶装置
１，１’  ヒューズボックス
１０，８０  ヒューズボックス部
１４，８４  出力回路
２０，１００  転送回路
３０，１２０  解凍部
４０，１４０  レジスタ部
５０  選択部
１１０  第１選択部
１３０  第２選択部
１５０  第３選択部
６０，１６０  制御部
７０，１７０  ＤＲＡＭのメモリ領域
【図１】
2007234155.tif 000003
【図２】
2007234155.tif 000004
【図３】
2007234155.tif 000005
【図４】
2007234155.tif 000006
【図５】
2007234155.tif 000007
【図６】
2007234155.tif 000008
【図７】
2007234155.tif 000009
【図８】
2007234155.tif 000010
【図９】
2007234155.tif 000011
【図１０】
2007234155.tif 000012