(57)【要約】【課題】リーク電流が少なく酸化膜耐圧が高い半導体装置を高い歩留で形成することができる半導体基板、そのような半導体基板の製造方法、暗電流や白キズ個数が少ない固体撮像素子及びその製造方法を提供する。【解決手段】シリコン基板１０１と、シリコン基板１０１上に配されたゲッタリング層１０２と、ゲッタリング層１０２上に配された、素子形成領域を有する素子形成層１０３とを備え、ゲッタリング層１０２は、シリコン、ゲルマニウム及び炭素を主成分とする混晶１０２ａと混晶１０２ａ中に点在する炭化シリコン微結晶１０２ｂとからなり、混晶１０２ａ及び素子形成層１０３は、シリコン基板１０１に格子整合している。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に配されたゲッタリング層と、
前記ゲッタリング層上に配された、素子形成領域を有する素子形成層とを備え、
前記ゲッタリング層は、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在する炭化シリコン微結晶とからなり、当該混晶、及び素子形成層は、シリコン基板に格子整合していること
を特徴とする半導体基板。
【請求項２】
前記混晶は、ゲルマニウムの組成N1と炭素の組成N2との比N1/N2が6.4以上11.1以下となるようにゲルマニウム及び炭素を含有していること
を特徴とする請求項１に記載の半導体基板。
【請求項３】
前記素子形成層は、シリコン結晶からなること
を特徴とする請求項１に記載の半導体基板。
【請求項４】
シリコン基板と素子形成層との間に、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在している炭化シリコン微結晶とからなるゲッタリング層を有する半導体基板の製造方法であって、
シリコン基板上に、シリコン、ゲルマニウム及び炭素を主成分とする混晶をエピタキシャル成長させる成長工程と、
エピタキシャル成長された混晶中に炭化シリコン微結晶を析出させる析出工程と、
前記混晶上に素子形成層をエピタキシャル成長させる工程を含み、
前記成長工程において成長された混晶中のゲルマニウム及び炭素の組成比は、前記析出工程により炭化シリコン微結晶が析出された後の混晶がシリコン基板に格子整合するように調整されていること
を特徴とする半導体基板の製造方法。
【請求項５】
前記成長工程において成長された混晶は、ゲルマニウムの組成N1と炭素の組成N2との比N1/N2が4.7以上8.2以下となるようにゲルマニウム及び炭素を含有していること
を特徴とする請求項４に記載の半導体基板の製造方法。
【請求項６】
前記析出工程は、
前記混晶上に素子形成層をエピタキシャル成長させる工程における熱処理の一部であること
を特徴とする請求項４に記載の半導体基板の製造方法。
【請求項７】
シリコン基板と、
前記シリコン基板上に配されたゲッタリング層と、
前記ゲッタリング層上に配された、光検出部を有するシリコン結晶層とを備え、
前記ゲッタリング層は、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在する炭化シリコン微結晶とからなり、当該混晶、及び前記シリコン結晶層は、シリコン基板に格子整合していること
を特徴とする固体撮像素子。
【請求項８】
シリコン基板とシリコン結晶層との間に、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在している炭化シリコン微結晶とからなるゲッタリング層を有する固体撮像素子の製造方法であって、
シリコン基板上に、シリコン、ゲルマニウム及び炭素を主成分とする混晶をエピタキシャル成長させる成長工程と、エピタキシャル成長された混晶中に炭化シリコン微結晶を析出させる析出工程と、前記混晶上にシリコン結晶層をエピタキシャル成長させる工程とを含み、
前記成長工程において成長された混晶中のゲルマニウム及び炭素の組成比は、前記析出工程により炭化シリコン微結晶が析出された後の混晶がシリコン基板に格子整合するように調整されていること
を特徴とする固体撮像素子の製造方法。
【請求項９】
前記成長工程において成長された混晶は、ゲルマニウムの組成N1と炭素の組成N2との比N1/N2が4.7以上8.2以下となるようにゲルマニウム及び炭素を含有していること
を特徴とする請求項８に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体基板の製造方法、固体撮像素子及び固体撮像素子の製造方法に関し、特に、ゲッタリング技術に関する。
【背景技術】
【０００２】
固体撮像素子の製造過程では、素子形成領域となる半導体基板の表面付近に金属不純物（Fe、Cu、Ni等）が導入されてしまうことがある。金属不純物は白キズの発生や暗電流の増加の原因となるため、素子形成領域から極力除去することが望ましい。そこで、一般に固体撮像素子は、ゲッタリング技術が適用された半導体基板を用いて製造される。
例えば、特許文献１は、シリコン基板に炭素をイオン注入し、このシリコン基板上にエピタキシャル層を成長させてなる半導体基板を開示している。特許文献１の記載によれば、シリコン基板に炭素をイオン注入することで、シリコン基板の内部に多数のBMD(Bulk Micro Defect)と呼ばれる酸素析出欠陥を生成させ、BMDに起因する歪み応力場を基板内部に発生させている。さらに、シリコン基板中に炭素を存在させることで、原子半径の相違に起因する歪み応力場も基板内部に発生させている。金属不純物は、歪み応力場の作用により基板内部のBMDあるいは炭素に捕獲される。したがって、固体撮像素子の製造過程で金属不純物がエピタキシャル層表面に導入されたとしても、金属不純物は、シリコン基板内部のBMDあるいは炭素に捕獲され、その結果、素子形成領域となるエピタキシャル層表面付近から除去される。
【特許文献１】特開平６−３３８５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、発明者らが特許文献１に記載された半導体基板を調べたところ、以下のような問題があることが判明した。
特許文献１に記載された半導体基板は、シリコン基板に炭素がイオン注入されているため、その製造過程においてシリコン基板表層の結晶性が乱れたりシリコン基板表面にパーティクルや金属不純物が付着したりすることがある。シリコン基板表面にパーティクルや金属不純物が付着すれば、シリコン基板とエピタキシャル層との間に転位が発生しやすくなり、エピタキシャル層の結晶性が劣化する。その結果、半導体装置のリーク電流が多く、酸化膜耐圧が低くなる。また、固体撮像素子の暗電流や白キズ個数が増加する。
【０００４】
そこで、本発明は、上記問題に鑑み。リーク電流が少なく酸化膜耐圧が高い半導体装置を高い歩留で形成することができる半導体基板、そのような半導体基板の製造方法、暗電流や白キズ個数が少ない固体撮像素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る半導体基板は、シリコン基板と、前記シリコン基板上に配されたゲッタリング層と、前記ゲッタリング層上に配された、素子形成領域を有する素子形成層とを備え、前記ゲッタリング層は、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在する炭化シリコン微結晶とからなり、当該混晶、及び素子形成層は、シリコン基板に格子整合している。
【０００６】
本発明に係る半導体基板の製造方法は、シリコン基板と素子形成層との間に、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在している炭化シリコン微結晶とからなるゲッタリング層を有する半導体基板の製造方法であって、シリコン基板上に、シリコン、ゲルマニウム及び炭素を主成分とする混晶をエピタキシャル成長させる成長工程と、エピタキシャル成長された混晶中に炭化シリコン微結晶を析出させる析出工程と、前記混晶上に素子形成層をエピタキシャル成長させる工程とを含み、前記成長工程において成長された混晶中のゲルマニウム及び炭素の組成比は、前記析出工程により炭化シリコン微結晶が析出された後の混晶がシリコン基板に格子整合するように調整されている。
【０００７】
本発明に係る固体撮像素子は、シリコン基板と、前記シリコン基板上に配されたゲッタリング層と、前記ゲッタリング層上に配された、光検出部を有するシリコン結晶層とを備え、前記ゲッタリング層は、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在する炭化シリコン微結晶とからなり、当該混晶、及び、シリコン結晶層は、シリコン基板に格子整合している。
【０００８】
本発明に係る固体撮像素子の製造方法は、シリコン基板とシリコン結晶層との間に、シリコン、ゲルマニウム及び炭素を主成分とする混晶と当該混晶中に点在している炭化シリコン微結晶とからなるゲッタリング層を有する固体撮像素子の製造方法であって、シリコン基板上に、シリコン、ゲルマニウム及び炭素を主成分とする混晶をエピタキシャル成長させる成長工程と、エピタキシャル成長された混晶中に炭化シリコン微結晶を析出させる析出工程と、前記混晶上にシリコン結晶層をエピタキシャル成長させる工程とを含み、前記成長工程において成長された混晶中のゲルマニウム及び炭素の組成比は、前記析出工程により炭化シリコン微結晶が析出された後の混晶がシリコン基板に格子整合するように調整されている。
【発明の効果】
【０００９】
発明者らは、上記構成の半導体基板及び固体撮像素子は、リーク電流、酸化膜耐圧、暗電流、白キズ個数の点で従来よりも優れていることを実験により確認した。これは、シリコン基板、シリコン、ゲルマニウム及び炭素を主成分とする混晶、及び素子形成層が格子整合しているため、これらの間に転位が発生せず、結晶性が優れた半導体基板が得られているからであると推察される。
【００１０】
なお、本明細書では「格子整合する」とは、第１の結晶の格子定数とこれに隣接する第２の結晶の格子定数との差が第１の結晶の格子定数の±1%の範囲内にあることをいうものとする。
また、上記構成の半導体基板の製造方法及び固体撮像素子の製造方法によれば、上記構成の半導体基板及び固体撮像素子を製造することができる。したがって、従来よりもリーク電流、酸化膜耐圧、暗電流、白キズ個数の点で優れた半導体基板及び固体撮像素子を提供することができる。
【００１１】
また、半導体基板において、前記混晶は、ゲルマニウムの組成N1と炭素の組成N2との比N1/N2が6.4以上11.1以下となるようにゲルマニウム及び炭素を含有していることとしてもよい。
上記数値範囲であれば、シリコン、ゲルマニウム及び炭素を主成分とする混晶がシリコン基板に格子整合することとなる。
【００１２】
また、半導体基板において、前記素子形成層は、シリコン結晶からなることとしてもよい。
上記構成によれば、素子形成層の結晶歪みを極力低減した半導体基板を提供することができる。
また、半導体基板の製造方法において、前記成長工程において成長された混晶は、ゲルマニウムの組成N1と炭素の組成N2との比N1/N2が4.7以上8.2以下となるようにゲルマニウム及び炭素を含有していることとしてもよい。
【００１３】
上記数値範囲であれば、炭化シリコン微結晶が析出された後の混晶がシリコン基板に格子整合することとなる。
また、半導体基板の製造方法において、前記析出工程は、前記混晶上に素子形成層をエピタキシャル成長させる工程における熱処理の一部としてもよい。
上記構成によれば、炭化シリコン微結晶を析出させるための専用の熱処理工程が不要であり、製造コストを削減することができる。
【発明を実施するための最良の形態】
【００１４】
本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
（実施の形態１）
＜構成＞
図１は、実施の形態１に係る半導体基板の断面を模式的に示す図である。
半導体基板は、シリコン基板１０１、ゲッタリング層１０２、素子形成層１０３からなる。シリコン基板１０１は、例えば、CZ(Czochralski)法により引き上げられたシリコン単結晶をスライスしてなるものである。ゲッタリング層１０２は、シリコン、ゲルマニウム及び炭素を主成分とする混晶１０２ａと混晶１０２ａ中に点在する炭化シリコン微結晶１０２ｂとからなる。素子形成層１０３は、シリコン結晶からなり素子形成領域を有している。
【００１５】
ゲッタリング層１０２では、混晶１０２ａと炭化シリコン微結晶１０２ｂとで格子定数がそれぞれ異なるため、炭化シリコン微結晶１０２ｂの存在により混晶１０２ａ中に歪み応力場が発生する。この歪み応力場が金属不純物を捕獲するゲッタリング機能を果たす。また、混晶１０２ａはシリコン結晶に格子整合している。したがって、シリコン基板１０１とゲッタリング層１０２との界面、及びゲッタリング層１０２と素子形成層１０３との界面に転位が発生しにくく、半導体装置のリーク電流が少なく、酸化膜耐圧を高くすることができる。なお、本明細書では「格子整合する」とは、第１の結晶の格子定数とこれに隣接する第２の結晶の格子定数との差が第１の結晶の格子定数の±1%の範囲内にあることと定義している。したがって、この定義と、シリコン、ゲルマニウム及び炭素のそれぞれの原子半径とから、混晶１０２ａをシリコン結晶に格子整合させるためには混晶１０２ａ中のゲルマニウムの組成N1と炭素の組成N2との比N1/N2を6.4以上11.1以下とすればよいことが算出される。なお数値範囲は、シリコンがゼロの極限、すなわちゲルマニウム及び炭素からなる混晶（GeC混晶）で算出した結果である。したがって、例えば、Si対GeCが１対１の場合には、N1/N2を6.4以上11.1以下とすれば、混晶１０２ａの格子定数とシリコン結晶の格子定数との差がシリコン結晶の格子定数の±0.5%となる。
【００１６】
図２は、実施の形態１に係る固体撮像素子の断面を模式的に示す図である。
図２に示した固体撮像素子は、図１に示した半導体基板から製造されている。
固体撮像素子は、シリコン基板１０１、ゲッタリング層１０２、素子形成層１０３、ゲート絶縁膜１０９、ゲート電極１１０、反射防止膜１１７、遮光膜１１９、層間絶縁膜１１８、表面保護膜１２０を備える。図２は、固体撮像素子の１画素のみを示している。
【００１７】
シリコン基板１０１及びゲッタリング層１０２は、図１を用いて説明したとおりである。
素子形成層１０３は、ｐ型ウェル領域１０４、ｎ型領域１０５、１０７、ｐ型領域１０８、１１３、１１５、１１６を有する。ｎ型領域１０５はｐ型ウェル領域１０４、ｐ型領域１１３、１１５、１１６に囲繞されている。そのためn型領域１０５にポテンシャル井戸が形成される。ポテンシャル井戸が形成された領域が光検出部となる。ｎ型領域１０７は、ｐ型領域１０８、１１３、１１５に囲繞されている。そのためn型領域１０７にポテンシャル井戸が形成される。ポテンシャル井戸が形成された領域が垂直転送部となる。
【００１８】
ゲート絶縁膜１０９、ゲート電極１１０、反射防止膜１１７、遮光膜１１９、層間絶縁膜１１８、表面保護膜１２０は、固体撮像素子の一般的な構成要素であり、しかも本発明の本質部分ではないため、説明を省略する。
＜製造方法＞
図３は、実施の形態１に係る半導体基板の製造過程を示す図である。
【００１９】
最初に、シリコン基板１０１を準備し、洗浄、乾燥させる（図３（ａ））。シリコン基板１０１は、例えば、CZ(Czochralski)法により引き上げられたシリコン単結晶をスライスしてなるものである。
次に、シリコン基板１０１上に、シリコン、ゲルマニウム及び炭素を主成分とする混晶１０２ｃをエピタキシャル成長させる（図３（ｂ））。エピタキシャル成長は成長温度を490℃としたUHV-CVD法により実施することとする。
【００２０】
次に、混晶１０２ｃが成長されたシリコン基板１０１を、混晶１０２ｃ中に炭化シリコン微結晶が析出する温度で熱アニールする。この結果、混晶１０２ａ中に炭化シリコン微結晶１０２ｂが点在するゲッタリング層１０２が得られる（図３（ｃ））。熱アニールの温度は、後述するように950℃以上とする。
次に、ゲッタリング層１０２上に、シリコン結晶をエピタキシャル成長させる。この結果、シリコン結晶からなる素子形成層１０３が得られる（図３（ｄ））。エピタキシャル成長は成長温度を950℃乃至1150℃とした常圧CVD法により実施することとする。
【００２１】
上記製造過程では、シリコン、ゲルマニウム及び炭素を主成分とする混晶１０２ｃ中に炭化シリコン微結晶を析出させている。したがって、炭化シリコン微結晶を析出させる前の混晶１０２ｃと、炭化シリコン微結晶を析出させた後の混晶１０２ａとでは、シリコン、ゲルマニウム及び炭素の組成比が異なる。実施の形態１に係る半導体基板を製造するには、混晶１０２ａをシリコン結晶と格子整合させる必要があるため、混晶１０２ａ中のゲルマニウムの組成N1と炭素の組成N2との比N1/N2を6.4以上11.1以下としなければならない。そのため、炭化シリコン微結晶の析出による炭素の消費を考慮して、混晶１０２ｃ中のゲルマニウムの組成N1と炭素の組成N2との比N1/N2を4.7以上8.2以下としている。
【００２２】
また、上記製造工程では、ゲッタリング層１０２をエピタキシャル成長及び熱アニールにより形成しているので、ゲッタリング層１０２の結晶性を高めることができる。その結果、素子形成層１０３の結晶性も高めることができる。さらに、エピタキシャル成長であれば、イオン注入に比べて金属汚染の程度も低減することができる。
次に、上記半導体基板から固体撮像素子を製造する工程について説明する。
【００２３】
素子形成層１０３に、イオン注入によりp型ウェル領域１０４及びn型領域１０５を形成する。次に、素子形成層１０３の表面に、熱酸化によりゲート絶縁膜１０９を形成する。この後、イオン注入により、p型領域１１３、１１５、n型領域１０７、p型領域１０８を形成する。さらに、ゲート絶縁膜１０９上にゲート電極１１０を形成してからp型領域１１６を形成し、反射防止膜１１７、層間絶縁膜１１８、遮光膜１１９、表面保護膜１２０を形成する。
【００２４】
固体撮像素子の製造過程では、保護酸化、LOCOS酸化、アニール、ゲート酸化のように、半導体基板に熱処理を施す工程が存在する。したがって、製造過程において素子形成層１０３に金属不純物が導入されてしまったとしても、製造過程における熱処理工程により金属不純物をゲッタリング層１０２にまで拡散させることができる。ゲッタリング層１０２に到達した金属不純物は、歪み応力場の作用によりゲッタリング層１０２中に捕獲される。
＜ゲッタリング能力評価＞
発明者らは、IG(Intrinsic Gettering)を適用した半導体基板（従来１）、炭素がイオン注入された半導体基板（従来２）、SiGeC混晶中にSiC微結晶が点在する半導体基板（本発明）をそれぞれ作成し、ゲッタリング能力評価を実施した。
【００２５】
図４は、白キズ欠陥の個数の比較結果を示す図である。
白キズ欠陥の個数の測定は、従来１、従来２及び本発明に係る半導体基板から、それぞれ５００万画素の固体撮像素子を１００個ずつ作成し、各固体撮像素子の白キズ欠陥を数え上げることにより実施した。なお、固体撮像素子を遮光状態に保ち、60℃の環境温度のもとで４秒間電荷を蓄積させ、蓄積電荷量が閾値に達した画素を、白キズ欠陥とみなした。
【００２６】
図４では本発明に係る固体撮像素子から得られた白キズ欠陥の個数の平均値を基準として規格化した結果をグラフで示したものである。
白キズ欠陥の個数の平均値は、従来１が10.54、従来２が1.65、本発明が1.00である。この結果から、本発明に係る半導体基板は、従来１及び従来２に係る半導体基板に比べて、白キズ欠陥を低減させることができることがわかる。
【００２７】
図５は、酸化膜耐圧の良品率の比較結果を示す図である。
酸化膜耐圧の測定は、従来１、従来２及び本発明に係る半導体基板を金属不純物で故意に汚染し、ゲッタリング処理を実施し、ゲッタリング処理後の半導体基板からMOS型ダイオードを形成して行った。故意汚染は、Feを100ppm混入させたHNO3溶液中に半導体基板を約10分間浸漬することにより行い、このときの半導体基板表面の汚染の程度は約1×1013cm-2であった。ゲッタリング処理は、汚染された半導体基板を、1000℃まで加熱して1時間保持することにより実施した。MOS型ダイオードの形成は、半導体基板を、SC1、SC2、希フッ酸を用いて洗浄し、1000℃の熱酸化により厚さ20nmのSiO2膜を半導体基板表面に成膜し、このSiO2膜上にAl蒸着膜でゲート電極を形成することにより行った。
【００２８】
図５では本発明に係る固体撮像素子から得られた酸化膜耐圧の良品率を基準として規格化した結果をグラフで示したものである。
酸化膜耐圧の良品率は、従来１が0.78、従来２が0.85、本発明が1.00である。この結果から、本発明に係る半導体基板は、従来１及び従来２に係る半導体基板に比べて、酸化膜耐圧の良品率を向上させることができることがわかる。
＜熱アニールの温度＞
本実施の形態では、混晶１０２ｃが成長されたシリコン基板１０１を950℃以上の温度で熱アニールをすることとしている。以下に、950℃以上の温度で熱アニールする根拠を説明する。
【００２９】
図６は、混晶１０２ｃが成長されたシリコン基板１０１の赤外線吸収スペクトルを示す図である。
図６（ａ）は熱アニール前、図６（ｂ）は950℃の熱アニール後、図６（ｃ）は1050℃の熱アニール後の赤外線吸収スペクトルである。SiGeC混晶中のSi-C結合は波数が700cm-1以下で吸収率を高め、SiC結晶中のSi-C結合は波数が700cm-1以上で吸収率を高めることが知られている。図６（ａ）を見れば、熱アニール前には、SiGeC混晶が存在しており、SiC結晶はほとんど存在していないことがわかる。一方、図６（ｂ）を見れば、950℃の熱アニール後には、SiGeC混晶が主に存在しているものの、SiC結晶も多少析出されていることがわかる。図６（ｃ）を見れば、1050℃の熱アニール後には、SiC結晶が多く析出されていることがわかる。これらの結果より、熱アニールにより混晶１０２ｃ中に炭化シリコンを析出させるには、950℃以上の温度で熱アニールする必要があることがわかる。
（実施の形態２）
実施の形態２では、半導体基板の製造工程において、混晶１０２ｃ上にシリコン結晶からなる保護膜１３０を成膜する点で実施の形態１と異なる。これ以外については実施の形態１と同様なので説明を省略する。
【００３０】
図７は、実施の形態２に係る半導体基板の製造過程を示す図である。
最初に、シリコン基板１０１を準備し、洗浄、乾燥させる（図７（ａ））。    
次に、シリコン基板１０１上に、シリコン、ゲルマニウム及び炭素を主成分とする混晶１０２ｃをエピタキシャル成長させる（図７（ｂ））。
次に、混晶１０２ｃ上に、シリコン結晶からなる保護膜１３０をエピタキシャル成長させる（図７（ｃ））。エピタキシャル成長は成長温度を550℃としたUHV-CVD法により実施することとする。
【００３１】
次に、混晶１０２ｃが成長されたシリコン基板１０１を、混晶１０２ｃ中に炭化シリコン微結晶が析出する温度で熱アニールする。この結果、混晶１０２ａ中に炭化シリコン微結晶１０２ｂが点在するゲッタリング層１０２が得られる（図７（ｄ））。
次に、保護膜１３０上に、シリコン結晶をエピタキシャル成長させる。この結果、素子形成層１０３が得られる（図７（ｅ））。
【００３２】
上記製造過程では、シリコン、ゲルマニウム及び炭素を主成分とする混晶１０２ｃ上に保護膜１３０を成膜している。この保護膜１３０により、ゲルマニウムや炭素が流れ出してプロセス装置が汚染される事態を防止することができる。
（実施の形態３）
実施の形態３は、半導体基板の製造過程において、混晶１０２ｃの熱アニールと素子形成層１０３のエピタキシャル成長とを兼ねる点で実施の形態２と異なる。これ以外については実施の形態２と同様なので説明を省略する。
【００３３】
図８は、実施の形態３に係る半導体基板の製造過程を示す図である。
最初に、シリコン基板１０１を準備し、洗浄、乾燥させる（図８（ａ））。    
次に、シリコン基板１０１上に、シリコン、ゲルマニウム及び炭素を主成分とする混晶１０２ｃをエピタキシャル成長させる（図８（ｂ））。
次に、混晶１０２ｃ上に、シリコン結晶からなる保護膜１３０をエピタキシャル成長させる（図８（ｃ））。
【００３４】
次に、保護膜１３０上に、シリコン結晶をエピタキシャル成長させる。この結果、素子形成層１０３が得られるとともに、混晶１０２ａ中に炭化シリコン微結晶１０２ｂが点在するゲッタリング層１０２が得られる（図８（ｄ））。エピタキシャル成長は成長温度を950℃乃至1150℃とした常圧CVD法により実施することとする。成長温度を950℃以上としているので、エピタキシャル成長と同時に、混晶１０２ｃ中に炭化シリコン微結晶を析出させるための熱アニールも実施することができる。
【００３５】
以上、本発明に係る半導体基板、半導体基板の製造方法、固体撮像素子及び固体撮像素子の製造方法について、実施の形態に基づいて説明したが、本発明はこれらの実施の形態に限られない。例えば、以下のような変形例が考えられる。
（１）実施の形態では、素子形成層１０３をシリコン結晶で構成しているが、本発明は、混晶１０２ａ及び素子形成層１０３がシリコン基板１０１に格子整合していれば、これに限らない。例えば、素子形成層１０３を、シリコン及びゲルマニウムを主成分とする混晶で構成してもよい。この場合、シリコン及びゲルマニウムを主成分とする混晶は、歪んだ状態で安定することになる。このような半導体基板は、例えば、バイポーラトランジスタ製造用基板として利用可能である。
（２）実施の形態では、混晶１０２ａは、シリコン、ゲルマニウム及び炭素を主成分としているが、本発明は、混晶１０２ａ及び素子形成層１０３がシリコン基板１０１に格子整合していれば、他の元素を加えても構わない。
【産業上の利用可能性】
【００３６】
本発明は、例えば、デジタルカメラに利用することができる。
【図面の簡単な説明】
【００３７】
【図１】実施の形態１に係る半導体基板の断面を模式的に示す図である。
【図２】実施の形態１に係る固体撮像素子の断面を模式的に示す図である。
【図３】実施の形態１に係る半導体基板の製造過程を示す図である。
【図４】白キズ欠陥の個数の比較結果を示す図である。
【図５】酸化膜耐圧の良品率の比較結果を示す図である。
【図６】混晶１０２ｃが成長されたシリコン基板１０１の赤外線吸収スペクトルを示す図である。
【図７】実施の形態２に係る半導体基板の製造過程を示す図である。
【図８】実施の形態３に係る半導体基板の製造過程を示す図である。
【符号の説明】
【００３８】
１０１    シリコン基板
１０２    ゲッタリング層
１０２ａ、１０２ｃ  シリコン、ゲルマニウム及び炭素を主成分とする混晶
１０２ｂ  炭化シリコン微結晶
１０３    素子形成層
１０４    p型ウェル領域
１０５    n型領域
１０７    n型領域
１０８    p型領域
１０９    ゲート絶縁膜
１１０    ゲート電極
１１３    p型領域
１１５    p型領域
１１６    p型領域
１１７    反射防止膜
１１８    層間絶縁膜
１１９    遮光膜
１２０    表面保護膜
１３０    保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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