(57)【要約】【課題】高速動作と低消費電力化が可能なデコーダ回路を提供する。【解決手段】アドレス信号ＡＤが「Ｈレベル」である場合、トランジスタＴ１０２ＡがオンになりトランジスタＴ１０３Ａがオフになる。このとき、接続ノードＮ１２Ａの電位は、電源制御回路１１Ａからの制御電圧の電圧値Ｖｄｄ１と等しくなる。制御電圧の電圧値Ｖｄｄ１は電源ノードの電位よりも低い。一方、アドレス信号ＡＤが「Ｌレベル」である場合、トランジスタＴ１０２ＡがオフになりトランジスタＴ１０３Ａがオンになる。これにより、接続ノードＮ１２Ａに充電された電荷が放電される。【選択図】図１
2007164922.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧を供給する電源制御回路と、
前記電源制御回路と第１の基準ノードとの間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタと第２のトランジスタとの接続ノードと第２の基準ノードとの間に接続される第３および第４のトランジスタとを備え、
前記第１のトランジスタは、前記電源制御回路と前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第１の基準ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１の電圧と前記第１の基準ノードとの電位差は、前記第１の基準ノードと前記第２の基準ノードとの電位差よりも小さい
ことを特徴とするデコーダ回路。
【請求項２】
第１の基準ノードと第２の基準ノードとの間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタと第２のトランジスタとの接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のトランジスタとを備え、
前記第１のトランジスタは、前記第２の基準ノードと前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第１の基準ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１，第２，および第４のトランジスタの各々は、互いに同極性である
ことを特徴とするデコーダ回路。
【請求項３】
請求項２において、
前記第１のトランジスタは、前記第２の基準ノードと前記第２のトランジスタとの間に直列に接続された複数のトランジスタによって構成され、
前記複数のトランジスタの各々は、前記第１の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項４】
請求項２において、
逆バイアス電圧を出力する基板制御回路をさらに備え、
前記第１のトランジスタは、前記基板制御回路からの逆バイアス電圧を基板に受ける
ことを特徴とするデコーダ回路。
【請求項５】
請求項４において、
前記基板制御回路は、前記第１の信号の信号レベルに応じて、順バイアス電圧および逆バイアス電圧のうちいずれか一方を出力し、
前記第１および第４のトランジスタの各々は、前記基板制御回路からの出力を基板に受ける
ことを特徴とするデコーダ回路。
【請求項６】
第１の基準ノードと第２の基準ノードとの間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のトランジスタとを備え、
前記第１のトランジスタは、前記第２の基準ノードと前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第１の基準ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１のトランジスタは、
オンになった後、前記接続ノードの電位が前記第２の基準ノードの電位に達する前にオフになる
ことを特徴とするデコーダ回路。
【請求項７】
請求項６において、
前記第１のトランジスタがオンであり前記第２のトランジスタがオフである期間は、前記第１のトランジスタがオフであり前記第２のトランジスタがオンである期間よりも短い
ことを特徴とするデコーダ回路。
【請求項８】
請求項６において、
前記第１のトランジスタのゲート幅／ゲート長比（Ｗ／Ｌ比）は、前記第２のトランジスタのゲート幅／ゲート長比（Ｗ／Ｌ比）の２倍以下である
ことを特徴とするデコーダ回路。
【請求項９】
第１の基準ノードと第２の基準ノードとの間に直列に接続される第１，第２，および第３のトランジスタを備え、
前記第１のトランジスタは、前記第１の基準ノードと前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第３のトランジスタとの間に接続され、第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２のトランジスタと前記第２の基準ノードとの間に接続され、前記第２の信号に対応する第３の信号をゲートに受け、
前記第１のトランジスタは、前記第２のトランジスタと同極性である
ことを特徴とするデコーダ回路。
【請求項１０】
第１および第２のモードと、当該第１のモードから当該第２のモードへ移行するときまたは当該第２のモードから第１のモードへ移行するときに実行される第３のモードとを有するデコーダ回路であって、
第１の電位を受ける第１の基準ノードと接続ノードとの間に接続され、第１の信号をゲートに受ける第１のトランジスタと、
第２の電位を受ける第２の基準ノードと前記接続ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受ける第２のトランジスタと、
前記接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のトランジスタと、
前記接続ノードにおける電位が前記第２の電位と所定電位との間であると前記第１および第２のトランジスタの各々と前記接続ノードとを接続し、前記接続ノードにおける電位が前記第１の電位と前記所定電位との間であると前記第１および第２のトランジスタの各々と前記接続ノードとを非接続するスイッチ回路と、
前記第１または第２の電位に応じた電荷が蓄積される蓄積ノードと、
前記接続ノードと前記蓄積ノードとを接続または非接続するイコライズ回路とを備え、
前記所定電位は、前記第１の電位と前記第２の電位との間の電位であり、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１のモードになると、
前記イコライズ回路は非接続状態になり、前記第１のトランジスタはオンになり、前記第２のトランジスタはオフになり、前記蓄積ノードは前記第１の電位に応じた電荷が蓄積され、
前記第２のモードになると、
前記イコライズ回路は非接続状態になり、前記第１のトランジスタはオフになり、前記第２のトランジスタはオンになり、前記蓄積ノードは前記第２の電位に応じた電荷が蓄積され、
前記第３のモードになると、前記イコライズ回路は接続状態になる
ことを特徴とするデコーダ回路。
【請求項１１】
請求項１，請求項２，請求項６，請求項１０のうちいずれか１つにおいて、
前記第１および第２のトランジスタは、
第１および第２のモードと、
前記第１のモードから前記第２のモードへ移行するとき、または、前記第２のモードから前記第１のモードへ移行するときに実行される第３のモードとを有し、
前記第１のモードになると、前記第１のトランジスタはオンになり、前記第２のトランジスタはオフになり、
前記第２のモードになると、前記第１のトランジスタはオフになり、前記第２のトランジスタはオンになり、
前記第３のモードになると、前記第１および第２のトランジスタはオフになる
ことを特徴とするデコーダ回路。
【請求項１２】
請求項１，請求項２，請求項６，請求項１０のうちいずれか１つにおいて、
前記接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路をさらに備える
ことを特徴とするデコーダ回路。
【請求項１３】
請求項９において、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路をさらに備える
ことを特徴とするデコーダ回路。
【請求項１４】
請求項１において、
前記電源制御回路と前記第１の基準ノードとの間に直列に接続される第１および第２のレプリカ用トランジスタと、
前記第１のレプリカ用トランジスタと前記第２のレプリカ用トランジスタとのレプリカ用接続ノードと前記第１の基準ノードとの間に直列に接続される第３および第４のレプリカ用トランジスタと、
前記レプリカ用接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路とをさらに備え、
前記第１のレプリカ用トランジスタは、前記第１のトランジスタと同様の特性を有し、且つ、前記電源制御回路と前記第２のレプリカ用トランジスタとの間に接続され、前記第１の信号をゲートに受け、
前記第２のレプリカ用トランジスタは、前記第２のトランジスタと同様の特性を有し、且つ、前記第１のレプリカ用トランジスタと前記第１の基準ノードとの間に接続され、前記第２の信号をゲートに受け、
前記第３のレプリカ用トランジスタは、前記第３のトランジスタと同様の特性を有し、
且つ、前記第２の基準ノードと前記第４のレプリカ用トランジスタとの間に接続され、前記第３の信号をゲートに受け、
前記第４のレプリカ用トランジスタは、前記第４のトランジスタと同様の特性を有し、且つ、前記第３のレプリカ用トランジスタと前記レプリカ接続ノードとの間に接続され、前記第４の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項１５】
請求項２，請求項６，請求項１０のうちいずれか１つにおいて、
前記第１の基準ノードと前記第２の基準ノードとの間に直列に接続される第１および第２のレプリカ用トランジスタと、
前記第１のレプリカ用トランジスタと前記第２のレプリカ用トランジスタとのレプリカ用接続ノードと前記第２の基準ノードの間に直列に接続される第３および第４のレプリカ用トランジスタと、
前記レプリカ用接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路とを含み、
前記第１のレプリカ用トランジスタは、前記第１のトランジスタと同様の特性を有し、且つ、前記第２の基準ノードと前記第２のレプリカ用トランジスタとの間に接続され、前記第１の信号をゲートに受け、
前記第２のレプリカ用トランジスタは、前記第２のトランジスタと同様の特性を有し、且つ、前記第１のレプリカ用トランジスタと前記第１の基準ノードとの間に接続され、前記第２の信号をゲートに受け、
前記第３のレプリカ用トランジスタは、前記第３のトランジスタと同様の特性を有し、
且つ、前記第２の基準ノードと前記第４のレプリカ用トランジスタとの間に接続され、前記第３の信号をゲートに受け、
前記第４のレプリカ用トランジスタは、前記第４のトランジスタと同様の特性を有し、且つ、前記第３のレプリカ用トランジスタと前記レプリカ用接続ノードとの間に接続され、前記第４の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項１６】
請求項９において、
前記第１の基準ノードと前記第２の基準ノードとの間に直列に接続される第１，第２，および第３のレプリカ用トランジスタと、
前記第１のレプリカ用トランジスタと第２のレプリカ用トランジスタとのレプリカ用接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路とをさらに備え、
前記第１のレプリカトランジスタは、前記第１のトランジスタと同様の特性を有し、前記第１の基準ノードと前記第２のレプリカ用トランジスタとの間に接続され、前記第１の信号をゲートに受け、
前記第２のレプリカ用トランジスタは、前記第１のレプリカ用トランジスタと前記第３のレプリカ用トランジスタとの間に接続され、前記第２の信号をゲートに受け、
前記第３のレプリカ用トランジスタは、前記第２のレプリカ用トランジスタと前記第２の基準ノードとの間に接続され、前記第３の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項１７】
請求項１４または請求項１５において、
前記第１および第３のレプリカ用トランジスタの各々の閾値電圧に応じた制御電圧を出力する基板制御回路をさらに備え、
前記第１および第３のレプリカ用トランジスタの各々は、前記基板制御回路からの制御電圧を基板に受ける
ことを特徴とするデコーダ回路。
【請求項１８】
請求項１，請求項２，請求項６，請求項１０のうちいずれか１つにおいて、
前記第３のトランジスタは、
半導体基板に形成され、且つ、所定の間隔で互いに平行に延びる第１，第２，第３の拡散層と、
前記半導体基板の上に形成され、当該第１および第２の拡散層に沿って延びる第１のゲート電極と、
前記半導体基板の上に形成され、当該第２および第３の拡散層に沿って延びる第２のゲート電極と、
前記第２の拡散層の上に形成され、且つ、前記第１のゲート電極と前記第２のゲート電極との間に位置し、当該第２の拡散層に沿って延びる第１層配線と、
前記第１および第２のゲート電極と前記第１層配線との上に形成され、かつ、当該第１層配線と電気的に接続され、前記第１および第２のゲート電極には電気的に接続されない第２層配線とを含む
ことを特徴とするデコーダ回路。
【請求項１９】
請求項９において、
前記第２のトランジスタは、
半導体基板に形成され、且つ、所定の間隔で互いに平行に延びる第１，第２，第３の拡散層と、
前記半導体基板の上に形成され、当該第１および第２の拡散層に沿って延びる第１のゲート電極と、
前記半導体基板の上に形成され、当該第２および第３の拡散層に沿って延びる第２のゲート電極と、
前記第２の拡散層と電気的に接続され、且つ、前記第１のゲート電極と前記第２のゲート電極との間に位置し、当該第２の拡散層に沿って延びる第１層配線と、
前記第１および第２のゲート電極と前記第１層配線との上に形成され、かつ、当該第１層配線と電気的に接続され、前記第１および第２のゲート電極には電気的に接続されない第２層配線とを含む
ことを特徴とするデコーダ回路。
【請求項２０】
請求項１８または請求項１９において、
前記第１層配線の長さは、
（（ゲート幅×０．１）／ゲート電極の分割数）以上であり、
（（ゲート幅×１．０）／ゲート電極の分割数）以下である
ことを特徴とするデコーダ回路。
【請求項２１】
請求項１，請求項２，請求項６，請求項１０において、
前記第４のトランジスタが有する閾値電圧の電圧値は、前記第１のトランジスタが有する閾値電圧の電圧値以上である
ことを特徴とするデコーダ回路。
【請求項２２】
請求項９において、
前記第２のトランジスタが有する閾値電圧の電圧値は、前記第１のトランジスタが有する閾値電圧の電圧値以上である
ことを特徴とするデコーダ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デコーダ回路に関し、さらに詳しくは、半導体記憶装置のワード線を駆動するためのデコーダ回路に関する。
【背景技術】
【０００２】
従来、半導体記憶装置は、ワード線を駆動するためのデコーダ回路（ロウデコーダ）を備えている。特開平８−２３６７１８号公報（特許文献１）に開示されたように、デコーダ回路（ロウデコーダ）は、第１デコーダ（デコーダ回路）と、第２デコーダ（ワード線ドライバ）とを含む。第１デコーダは、第１アドレス信号に応じて動作する。第２デコーダは、第１デコーダからの出力，および第２アドレス信号に応じて動作する。第２デコーダは、第１デコーダの出力を受けるノードと接地電圧を受ける接地ノードとの間に直列に接続されたＰＭＯＳトランジスタ，ＮＭＯＳトランジスタを有する。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々のゲートは、第１デコーダに入力される第１アドレス信号とは異なる第２アドレス信号を受ける。また、これらのトランジスタの接続ノードに発生する電圧は、ワード線駆動電圧として出力される。
【特許文献１】特開平８−２３６７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来では、デコーダ回路を駆動させるために、第２デコーダの出力だけでなく、第１デコーダの出力も電源電位Ｖｄｄから接地電位ＶＳＳまで振幅する。ここで、デコーダ回路の駆動速度を速くしたり、デコーダ回路によって消費される電荷量を削減したりするためには、第１デコーダの出力の振幅を電源電位Ｖｄｄから接地電位ＶＳＳまでの振幅よりも小さくすることが求められる。
【０００４】
本発明は、処理速度を高速化し、かつ、電荷消費量の少なくすることを目的とする。
【課題を解決するための手段】
【０００５】
この発明の１つの局面に従うと、デコーダ回路は、電源制御回路と、第１〜第４のトランジスタとを備える。電源制御回路は、第１の電圧を供給する。第１および第２のトランジスタは、電源制御回路と第１の基準ノードとの間に直列に接続される。第３および第４のトランジスタは、第１のトランジスタと第２のトランジスタとの接続ノードと第２の基準ノードとの間に接続される。第１のトランジスタは、電源制御回路と第２のトランジスタとの間に接続され、第１の信号をゲートに受ける。第２のトランジスタは、第１のトランジスタと第１の基準ノードとの間に接続され、第１の信号に対応する第２の信号をゲートに受ける。第３のトランジスタは、第２の基準ノードと第４のトランジスタとの間に接続され、第３の信号をゲートに受ける。第４のトランジスタは、第３のトランジスタと接続ノードとの間に接続され、第３の信号に対応する第４の信号をゲートに受ける。第１の電圧と第１の基準ノードとの電位差は、第１の基準ノードと第２の基準ノードとの電位差よりも小さい。
【０００６】
上記デコーダ回路では、第１のトランジスタと第２のトランジスタとの接続ノード（第１の接続ノード）における電位の振幅を小さくすることができる。したがって、第１の接続ノードへ充電される電荷量または第１の接続ノードから放電される電荷量を削減することができる。また、第１の接続ノードを充放電するために要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【０００７】
この発明のもう１つの局面に従うと、デコーダ回路は、第１〜第４のトランジスタを備える。第１および第２のトランジスタは、第１の基準ノードと第２の基準ノードとの間に直列に接続される。第３および第４のトランジスタは、第１のトランジスタと第２のトランジスタとの接続ノードと第２の基準ノードとの間に直列に接続される。第１のトランジスタは、第２の基準ノードと第２のトランジスタとの間に接続され、第１の信号をゲートに受ける。第２のトランジスタは、第１のトランジスタと第１の基準ノードとの間に接続され、第１の信号に対応する第２の信号をゲートに受ける。第３のトランジスタは、第２の基準ノードと第４のトランジスタとの間に接続され、第３の信号をゲートに受ける。第４のトランジスタは、第３のトランジスタと接続ノードとの間に接続され、第３の信号に対応する第４の信号をゲートに受ける。第１，第２，および第４のトランジスタの各々は、互いに同電極である。
【０００８】
上記デコーダ回路では、第１および第２のトランジスタを第４のトランジスタと同極性にすることによって、第１のトランジスタと第２のトランジスタとの接続ノードにおける電位の振幅を小さくすることができる。したがって、接続ノードに充電される電荷量または接続ノードから放電される電荷量を削減することができる。また、接続ノードを充放電するのに要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【０００９】
この発明のさらにもう１つの局面に従うと、デコーダ回路は、第１〜第４のトランジスタを備える。第１および第２のトランジスタは、第１の基準ノードと第２の基準ノードとの間に直列に接続される。第３および第４のトランジスタは、第１のトランジスタと第２のトランジスタとの接続ノードと第２の基準ノードとの間に直列に接続される。第１のトランジスタは、第２の基準ノードと第２のトランジスタとの間に接続され、第１の信号をゲートに受ける。第２のトランジスタは、第１のトランジスタと第１の基準ノードとの間に接続され、第１の信号に対応する第２の信号をゲートに受ける。第３のトランジスタは、第２の基準ノードと第４のトランジスタとの間に接続され、第３の信号をゲートに受ける。第４のトランジスタは、第３のトランジスタと接続ノードとの間に接続され、第３の信号に対応する第４の信号をゲートに受ける。第１のトランジスタは、オンになった後、接続ノードの電位が第２の基準ノードの電位に達する前にオフになる。
【００１０】
上記デコーダ回路では、第１のトランジスタと第２のトランジスタとの接続ノードの電位が第２の基準ノードの電位に達する前に第１のトランジスタをオフにすることによって、接続ノードに充電される電荷量または接続ノードから放電される電荷量を削減することができる。また、接続ノードを充放電するのに要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【００１１】
この発明のさらにもう１つの局面に従うと、デコーダ回路は、第１の基準ノードと第２の基準ノードとの間に直列に接続される第１，第２，および第３のトランジスタを備える。第１のトランジスタは、第１の基準ノードと第２のトランジスタとの間に接続され、第１の信号をゲートに受ける。第２のトランジスタは、第１のトランジスタと第３のトランジスタとの間に接続され、第２の信号をゲートに受ける。第３のトランジスタは、第２のトランジスタと第２の基準ノードとの間に接続され、第２の信号に対応する第３の信号をゲートに受ける。
【００１２】
上記デコーダ回路では、第１のトランジスタと第２のトランジスタとの接続ノード（第１の接続ノード）と第２のトランジスタと第３のトランジスタの接続ノード（第２の接続ノード）との間で電荷を分配することによって、各々の接続ノードの電位が調整される。また、第１の接続ノードにおける電位の振幅を小さくすることができる。したがって、第１の接続ノードに充電される電荷量または第１の接続ノードから放電される電荷量を削減することができる。また、第１の接続ノードを充放電するのに要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【００１３】
この発明のさらにもう１つの局面に従うと、デコーダ回路は、第１〜第３のモードを有する。第３のモードは、第１のモードから第２のモードへ移行するとき、または、第２のモードから第１のモードへ移行するときに実行される。デコーダ回路は、第１〜第４のトランジスタと、スイッチ回路と、蓄積ノードと、イコライズ回路とを備える。第１のトランジスタは、第１の電位を受ける第１の基準ノードと接続ノードとの間に接続され、第１の信号をゲートに受ける。第２のトランジスタは、第２の電位を受ける第２の基準ノードと接続ノードとの間に接続され、第１の信号に対応する第２の信号をゲートに受ける。第３および第４のトランジスタは、接続ノードと第２の基準ノードとの間に直列に接続される。スイッチ回路は、接続ノードの電位が第２の電位と所定電位との間であると、第１および第２のトランジスタの各々と接続ノードとを接続する。所定電位は、第１の電位と第２の電位との間の電位である。また、スイッチ回路は、接続ノードの電位が第１の電位と所定電位との間であると、第１および第２のトランジスタの各々と接続ノードとを非接続する。蓄積ノードは、第１または第２の電位に応じた電荷が蓄積される。イコライズ回路は、接続ノードと蓄積ノードとを接続または非接続する。第３のトランジスタは、第２の基準ノードと第４のトランジスタとの間に接続され、第３の信号をゲートに受ける。第４のトランジスタは、第３のトランジスタと接続ノードとの間に接続され、第３の信号に対応する第４の信号をゲートに受ける。第１のモードになると、イコライズ回路は、非接続状態になる。第１のトランジスタはオンになり、第２のトランジスタはオフになる。蓄積ノードは、第１の電位に応じた電荷が蓄積される。第２のモードになると、イコライズ回路は、非接続状態になる。第１のトランジスタはオフになり、第２のトランジスタはオンになる。蓄積ノードは、第２の電位に応じた電荷が蓄積される。第３のモードになると、イコライズ回路は接続状態になる。
【００１４】
上記デコーダ回路では、第１のモードにおいて、接続ノードには第２の電位に応じた電荷が蓄積される。第２のモードにおいて、接続ノードには第１の電位に応じた電荷が蓄積される。第３のモードにおいて、接続ノードと蓄積ノードとが接続されるので、接続ノードの電位を第１の電位と第２の電位との間の値にすることができる。よって、接続ノードにおける電位の振幅を小さくすることができる。したがって、接続ノードに充電される電荷量または接続ノードから放電される電荷量を削減することができる。また、接続ノードを充放電するのに要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【発明の効果】
【００１５】
以上のように、第１のトランジスタと第２のトランジスタとの接続ノードにおける電位の振幅を小さくすることができる。したがって、接続ノードへ充電される電荷量または接続ノードから放電される電荷量を削減することができる。また、接続ノードを充放電するために要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１７】
（第１の実施形態）
＜構成＞
図１は、この発明の第１の実施形態によるデコーダ回路の構成を示す。デコーダ回路は、電源制御回路１１Ａと、プリデコーダ１２Ａと、ロウデコーダ１３とを備える。この回路は、外部からのアドレス信号ＡＤＵ＿０，ＡＤＵ＿１，ＡＤＵ＿２，ＡＤＵ＿３と外部からのアドレス信号ＡＤとに応じて、駆動信号ＷＬ＿０，ＷＬ＿１，ＷＬ＿２，ＷＬ＿３を出力する。例えば、アドレス信号ＡＤＵ＿０〜ＡＤＵ＿３は上位ビットアドレスを示し、アドレス信号ＡＤは下位ビットアドレスを示す。また、駆動信号ＷＬ＿０〜ＷＬ＿３は、例えば、メモリアレイのワード線を駆動するための信号として利用される。
【００１８】
電源制御回路１１Ａは、制御電圧を出力する。制御電圧の電圧値「Ｖｄｄ１」は、電源ノードの電位「Ｖｄｄ」よりも低い。
【００１９】
プリデコーダ１２Ａは、配線Ｌ＿０に接続され、外部からのアドレス信号ＡＤに応じて動作する。プリデコーダ１２Ａは、インバータ１０１と、トランジスタＴ１０２Ａと、トランジスタＴ１０３Ａとを含む。インバータ１０１は、アドレス信号ＡＤを反転して出力する。トランジスタＴ１０２Ａ，Ｔ１０３Ａは、電源制御回路１１Ａと接地ノードとの間に直列に接続される。トランジスタＴ１０２Ａは、電源制御回路１１ＡとトランジスタＴ１０３Ａとの間に接続され、アドレス信号ＡＤをゲートに受ける。トランジスタＴ１０３Ａは、トランジスタＴ１０２Ａと接地ノードとの間に接続され、インバータ１０１の出力をゲートに受ける。また、トランジスタＴ１０２ＡとトランジスタＴ１０３Ａとの接続ノードＮ１２Ａは、配線Ｌ＿０に接続される。
【００２０】
ロウデコーダ１３は、配線の本数に応じた個数（ここでは４つ）のデコード部１３＿０，１３＿１，１３＿２，１３＿３を含む。デコード部１３＿０〜１３＿３は、配線Ｌ＿０〜Ｌ＿３に接続され、外部からのアドレス信号ＡＤＵ＿０〜ＡＤＵ＿３に応じて駆動信号ＷＬ＿０〜ＷＬ＿３を出力する。デコード部１３＿０〜１３＿３は同様の内部構成を有するので、ここでは、代表してデコード部１３＿０について説明する。
【００２１】
デコード部１３＿０は、トランジスタＴ１３１，Ｔ１３２，Ｔ１３３と、インバータ１３４とを含む。トランジスタＴ１３１，Ｔ１３２は、電源ノードとデコード部１３＿０に対応する配線Ｌ＿０との間に直列に接続される。トランジスタＴ１３１は、電源ノードとトランジスタＴ１３２との間に接続され、外部からのアドレス信号ＡＤＵ＿０をゲートに受ける。トランジスタＴ１３２は、トランジスタＴ１３１と配線Ｌ＿０との間に接続され、外部からのアドレス信号ＡＤＵ＿０をゲートに受ける。トランジスタＴ１３３およびインバータ１３４は、トランジスタＴ１３１とトランジスタＴ１３２との接続ノードＮ１３に発生する電圧を増幅させて、駆動信号ＷＬ＿０として出力するために設けられている。
【００２２】
＜動作＞
次に、図１に示したデコーダ回路による動作について説明する。なお、ここでは、トランジスタの各々の閾値電圧は考慮しないものとして説明する。
〔デコード部〕
アドレス信号ＡＤＵ＿０が「Ｌレベル」である場合、トランジスタＴ１３１はオンになり、トランジスタＴ１３２はオフになる。したがって、接続ノードＮ１３の電位は、電源ノードの電位「Ｖｄｄ」と等しくなる。一方、アドレス信号ＡＤＵ＿０が「Ｈレベル」である場合、トランジスタＴ１３１はオフになり、トランジスタＴ１３２はオンになる。したがって、接続ノードＮ１３の電位は、接続ノードＮ１２Ａの電位と等しくなる。
〔プリデコーダ〕
図２のように、アドレス信号ＡＤが「Ｈレベル」である場合、インバータ１０１からの出力Ｓ１０１は「Ｌレベル」になる。したがって、トランジスタＴ１０２ＡがオンになりトランジスタＴ１０３Ａがオフになる。これにより、接続ノードＮ１２Ａの電位は、電源制御回路１１からの制御電圧の電圧値「Ｖｄｄ１」と等しくなる。このとき、アドレス信号ＡＤＵ＿０が「Ｈレベル」であっても、接続ノードＮ１３の電位は「Ｖｄｄ１」になり、接地ノードの電位「ＶＳＳ」よりも高くなる。
【００２３】
一方、アドレス信号ＡＤが「Ｌレベル」である場合、インバータ１０１からの出力Ｓ１０１は「Ｈレベル」になる。したがって、トランジスタＴ１０２ＡがオフになりトランジスタＴ１０３Ａがオンになる。これにより、接続ノードＮ１２Ａの電位は、接地ノードの電位「ＶＳＳ」と等しくなる。このとき、アドレス信号ＡＤＵ＿０が「Ｈレベル」であれば、接続ノードＮ１３の電位は、接地ノードの電位「ＶＳＳ」になる。
【００２４】
ここで、トランジスタＴ１０２Ａが電源ノードとトランジスタＴ１０３Ａとの間に接続されている場合（ケース１）と比較すると、本実施形態では、接続ノードＮ１２Ａに蓄積される電荷量が少ないので、放電時間および充電時間が短くなる。
【００２５】
＜効果＞
以上のように、トランジスタＴ１０２Ａの一端に供給される電圧を電源ノードの電位「Ｖｄｄ」よりも低くすることによって、接続ノードＮ１２Ａにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ１２Ａへ充電される電荷量を削減することができる。また、接続ノードＮ１２Ａを充放電するために要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【００２６】
また、本実施形態では、プリデコーダが配線Ｌ＿０に接続されている例について説明したが、他の配線Ｌ＿１，Ｌ＿２，Ｌ＿３の各々にプリデコーダが１つずつ接続されている場合も、各々の配線において同様の効果を得ることができる。
【００２７】
また、図１では、デコーダ回路は１つのデコーダ回路を備えているが、２つ以上のデコーダ回路を備えていても良い。つまり、本実施形態では、１つの配線に対して１つのデコード部が接続されているが、１つの配線に対して２つ以上のデコード部が接続されていても良い。
【００２８】
また、図１では、トランジスタＴ１０２Ａ，Ｔ１３２は「Ｎ型」のトランジスタであるが、「Ｐ型」のトランジスタであっても構わない。
【００２９】
（第２の実施形態）
＜構成＞
図３は、この発明の第２の実施形態によるデコーダ回路の構成を示す。この回路は、図１に示した電源制御回路１１Ａ，プリデコーダ１２Ａに代えて、プリデコーダ２２Ａを備える。その他の構成は図１と同様である。プリデコーダ２２Ａは、図１に示したトランジスタＴ１０２Ａ，Ｔ１０３Ａに代えて、トランジスタＴ２０２Ａ，Ｔ２０３Ａを含む。その他の構成は、図１と同様である。トランジスタＴ２０２Ａ，Ｔ２０３Ａの各々は、トランジスタＴ１３２と同極性である。例えば、トランジスタＴ１３２が「Ｎ型」であれば、トランジスタＴ２０２Ａ，Ｔ２０３Ａも「Ｎ型」である。
【００３０】
＜動作＞
次に、図３に示したプリデコーダ２２Ａによる動作について説明する。なお、ここでは、トランジスタＴ２０２Ａの閾値電圧を「Ｖｔ２１」とし、トランジスタＴ２０３Ａ，Ｔ１３２の閾値電圧は考慮しないものとする。
【００３１】
図４のように、アドレス信号ＡＤが「Ｈレベル」である場合、インバータ１０１からの出力Ｓ１０１は「Ｌレベル」になる。したがって、トランジスタＴ２０２ＡがオンになりトランジスタＴ２０３Ａがオフになる。ここで、接続ノードＮ１２Ａの電位は、電源ノードの電位からトランジスタＴ２０２Ａの閾値電圧を引いた値「Ｖｄｄ−Ｖｔ２１」になる。このとき、アドレス信号ＡＤＵ＿０が「Ｈレベル」であっても、接続ノードＮ１３の電位は「Ｖｄｄ−Ｖｔ２１」になり、接地ノードの電位「ＶＳＳ」よりも高くなる。
【００３２】
一方、アドレス信号ＡＤが「Ｌレベル」である場合、インバータ１０１からの出力Ｓ１０１は「Ｈレベル」になる。したがって、トランジスタＴ２０２ＡがオフになりトランジスタＴ２０３Ａがオンになる。ここで、接続ノードＮ１２Ａの電位は、接地ノードの電位「ＶＳＳ」と等しくなる。このとき、アドレス信号ＡＤＵ＿０が「Ｈレベル」であれば、接続ノードＮ１３の電位は、接地ノードの電位「ＶＳＳ」になる。
【００３３】
ここで、トランジスタＴ１３２とトランジスタＴ２０３Ａとが同極性でありトランジスタＴ１３２とトランジスタＴ２０２Ａとが異極性である場合（ケース２）と比較すると、本実施形態では、接続ノードＮ１２Ａに蓄積される電荷量が少ないので、放電時間および充電時間が短くなる。
【００３４】
＜効果＞
以上のように、プリデコーダに含まれるトランジスタＴ２０２Ａ，Ｔ２０３Ａの極性をデコード部に含まれるトランジスタＴ１３２の極性と等しくすることによって、接続ノードＮ１２Ａにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ１２Ａに充電される電荷量を削減することができる。また、接続ノードＮ１２Ａを充放電するのに要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【００３５】
〔変形例１〕
また、図５のように、プリデコーダ２２Ａが、図３に示したトランジスタＴ２０２Ａに代えて、トランジスタＴ２０２Ａ＿１，Ｔ２０２Ａ＿２を含む場合でも、同様の効果を得ることができる。トランジスタＴ２０２Ａ＿１，Ｔ２０２Ａ＿２は、電源ノードと接続ノードＮ１２Ａとの間に直列に接続され、各々のゲートにはアドレス信号ＡＤが入力される。また、トランジスタＴ２０２Ａ＿１，Ｔ２０２Ａ＿２の各々の極性は、トランジスタＴ１３２と同極性である。
【００３６】
ここで、アドレス信号ＡＤが「Ｈレベル」になると、接続ノードＮ１２Ａの電位は、電源ノードの電位からトランジスタＴ２０２Ａ＿１，Ｔ２０２Ａ＿２の各々の閾値電圧（Ｖｔ２１１，Ｖｔ２１２）を引き、さらにバックバイアス効果による電圧降下（β）が考慮された値（Ｖｄｄ−（Ｖｔ２１１＋Ｖｔ２１２＋β））になる。つまり、充電電位（接続ノードＮ１２Ａを充電した場合の電位）を電源ノードの電位「Ｖｄｄ」よりも低くすることができる。
【００３７】
〔変形例２〕
また、図６のように、デコーダ回路が、基板制御回路２１Ａをさらに備えていても良い。基板制御回路２１Ａは、制御電圧を出力する。また、プリデコーダ２２Ａは、図３に示したトランジスタＴ２０２Ａに代えて、トランジスタＴ２０４Ａを含む。トランジスタＴ２０４Ａは、基板制御回路２１Ａからの制御電圧を基板に受ける。また、トランジスタＴ２０４Ａは、トランジスタＴ１３２と同極性である。制御電圧が接地ノードの電位「ＶＳＳ」と等しいとき、トランジスタＴ２０４Ａの閾値電圧は「Ｖｔ２２」になる。制御電圧が逆バイアス（−Ｖｂｂ）であるとき、トランジスタＴ２０４Ａの閾値電圧は「Ｖｔ２２」よりも高い「Ｖｔ２２α」になる。
【００３８】
図７のように、トランジスタＴ２０４Ａは、基板制御回路２１Ａからの逆バイアス（−Ｖｂｂ）を基板に受ける。ここで、アドレス信号ＡＤが「Ｈレベル」になると、接続ノードＮ１２Ａの電位は、電源ノードの電位からトランジスタＴ２０４Ａの閾値電圧を引いた値（Ｖｄｄ−Ｖｔ２２α）になる。つまり、充電電位を電源ノードの電位「Ｖｄｄ」よりも低くすることができる。
【００３９】
〔変形例３〕
さらに、図８のように、基板制御回路２１Ａがアドレス信号ＡＤに応じて、制御電圧を出力しても良い。プリデコーダ２２ＡのトランジスタＴ２０４Ａ，デコード部１３＿０のトランジスタＴ１３２の各々は、基板制御回路２１Ａからの制御電圧を基板に受ける。トランジスタＴ２０４Ａ，Ｔ１３２の各々において、制御電圧が順バイアス（Ｖｂｂ）であるときの閾値電圧は、制御電圧が接地ノードの電位「ＶＳＳ」と等しいときの閾値電圧よりも低い。
【００４０】
図９のように、アドレス信号ＡＤが「Ｈレベル」である場合には、基板制御回路２１Ａは、逆バイアス（−Ｖｂｂ）である制御電圧を出力する。これにより、トランジスタＴ２０４Ａの閾値電圧は「Ｖｔ２２」よりも高い「Ｖｔ２２α」になるので、接続ノードＮ１２Ａの電位は「Ｖｄｄ−Ｖｔ２２α」よりも高くならない。また、閾値電圧が高くなることによって、充電速度が遅くなる。これにより、接続ノードＮ１２Ａに充電される電荷量を削減することができる。一方、アドレス信号ＡＤが「Ｌレベル」である場合には、基板制御回路２１Ａは、順バイアス（Ｖｂｂ）である制御電圧を出力する。これにより、トランジスタＴ１３２の閾値電圧は低くなるので、接続ノードＮ１２Ａの放電に要する時間を短縮することができる。
【００４１】
（第３の実施形態）
＜構成＞
図１０は、この発明の第３の実施形態によるデコーダ回路の構成を示す。デコーダ回路は、図３に示したプリデコーダ２２Ａに代えて、プリデコーダ３２Ａを備える。その他の構成は図１と同様である。なお、ここでは、プリデコーダ３２Ａ，配線Ｌ＿０，およびロウデコーダ１３のデコード部１３＿０のみを図示する。この回路は、外部からのアドレス信号ＡＤＵ＿０とクロックＣＬＫとに応じて、駆動信号ＷＬ＿０を出力する。例えば、クロックＣＬＫは源信である。プリデコーダ３２Ａは、タイミング制御回路３０１Ａと、トランジスタＴ３０２Ａ，Ｔ３０３Ａとを含む。タイミング制御回路３０１Ａは、複数の論理素子（ここでは、インバータ１Ａ，２Ａ，ＮＡＮＤ回路３Ａ，遅延回路４Ａ）によって構成される。タイミング制御回路３０１Ａは、外部からのクロックＣＬＫに応じて制御信号Ｓ３０２Ａ，Ｓ３０３Ａを出力する。トランジスタＴ３０２Ａ，Ｔ３０３Ａは、電源ノードと接地ノードとの間に直列に接続される。トランジスタＴ３０２Ａは、電源ノードとトランジスタＴ３０３Ａとの間に接続され、インバータ１Ａからの出力（制御信号Ｓ３０２Ａ）をゲートに受ける。トランジスタＴ３０３Ａは、トランジスタＴ３０２Ａと接地ノードとの間に接続され、インバータ２Ａからの出力（制御信号Ｓ３０３Ａ）をゲートに受ける。トランジスタＴ３０２ＡとトランジスタＴ３０３Ａとの接続ノードＮ３２Ａは、配線Ｌ＿０に接続される。また、プリデコーダ３２Ａの出力は、例えば、イネーブル信号として利用される。
【００４２】
＜動作＞
次に、図１０に示したデコーダ回路による動作について図１１を参照しつつ説明する。なお、ここでは、各々のトランジスタの閾値電圧は考慮しないものとする。
【００４３】
時刻ｔ１になると、クロックＣＬＫが「Ｌレベル」から「Ｈレベル」になる。これにより、制御信号Ｓ３０２Ａは「Ｌレベル」から「Ｈレベル」になるので、トランジスタＴ３０２Ａはオフからオンになる。一方、制御信号Ｓ３０３Ａは「Ｈレベル」から「Ｌレベル」になるので、トランジスタＴ３０３Ａはオンからオフになる。したがって、接続ノードＮ３２Ａの電位は、接地ノードの電位「ＶＳＳ」から上昇していく。
【００４４】
時刻ｔ２になると、遅延回路４Ａからの出力ＣＬＫＰＬＳが「Ｈレベル」から「Ｌレベル」になる。これにより、制御信号Ｓ３０２Ａは「Ｈレベル」から「Ｌレベル」になるので、トランジスタＴ３０２Ａはオンからオフになる。一方、制御信号Ｓ３０３Ａは「Ｌレベル」のままであるので、トランジスタＴ３０３Ａはオフの状態を維持する。したがって、接続ノードＮ３２Ａが充電されなくなり、接続ノードＮ３２Ａの電位は、電源ノードの電位「Ｖｄｄ」よりも低い「Ｖｄｄ−α」になる。
【００４５】
時刻ｔ３になると、クロックＣＬＫは「Ｈレベル」から「Ｌレベル」になる。これにより、制御信号Ｓ３０３Ａは「Ｌレベル」から「Ｈレベル」になるので、トランジスタＴ３０３Ａはオフからオンになる。一方、制御信号Ｓ３０２Ａは「Ｌレベル」のままであるので、トランジスタＴ３０２Ａはオフの状態を維持する。したがって、接続ノードＮ３２Ａの電位は、接地ノードの電位「ＶＳＳ」へ下降していく。
【００４６】
＜効果＞
以上のように、接続ノードＮ３２Ａの電位が電源ノードの電位「Ｖｄｄ」に達する前にトランジスタＴ３０２Ａをオフにすることによって、接続ノードＮ３２Ａにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ３２Ａに充電される電荷量を削減することができる。また、接続ノードＮ３２Ａを充放電するのに要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【００４７】
なお、図１０では、トランジスタＴ３０２Ａ，Ｔ１３２は「Ｎ型」のトランジスタであるが、「Ｐ型」のトランジスタであっても構わない。
【００４８】
（第４の実施形態）
＜構成＞
図１２は、この発明の第４の実施形態によるデコーダ回路の構成を示す。この回路は、図１０に示したプリデコーダ３２Ａに代えて、プリデコーダ４２Ａを備える。その他の構成は図１０と同様である。プリデコーダ４２Ａは、トランジスタＴ４０２Ａ，Ｔ４０３Ａを含む。トランジスタＴ４０２Ａ，Ｔ４０３Ａは、電源ノードと接地ノードとの間に直列に接続される。トランジスタＴ４０２Ａは、電源ノードとトランジスタＴ４０３Ａとの間に接続され、外部からのクロックＣＬＫをゲートに受ける。トランジスタＴ４０３Ａは、トランジスタＴ４０２Ａと接地ノードとの間に接続され、外部からのクロックＣＬＫをゲートに受ける。トランジスタＴ４０２ＡとトランジスタＴ４０３Ａとの接続ノードＮ４２Ａは、配線Ｌ＿０に接続される。
【００４９】
トランジスタＴ４０２ＡのＷ／Ｌ比は、トランジスタＴ４０３ＡのＷ／Ｌ比の２倍以下である。例えば、トランジスタＴ４０２Ａ，Ｔ４０３Ａの各々のゲート長が互いに等しいとすると、トランジスタＴ４０２Ａのゲート幅は、トランジスタＴ４０３Ａのゲート幅の２倍以下である。また、トランジスタＴ４０２Ａ，Ｔ４０３Ａの各々のゲート幅が互いに等しいとすると、トランジスタＴ４０２Ａのゲート長は、トランジスタＴ４０３Ａのゲート長を（１／２）倍以上である。このような構成により、トランジスタＴ４０２Ａを単位時間当たりに流れる電流量を、トランジスタＴ４０３Ａを単位時間当たりに流れる電流量よりも少なくすることができる。つまり、トランジスタＴ４０２Ａの電流能力は、トランジスタＴ４０３Ａの電流能力よりも弱い。また、トランジスタＴ４０３Ａの電流能力は、従来と同様であっても良い。
【００５０】
＜動作＞
次に、図１２に示したデコーダ回路による動作について図１３を参照しつつ説明する。
【００５１】
時刻ｔ１になると、クロックＣＬＫは「Ｈレベル」から「Ｌレベル」になる。これにより、トランジスタＴ４０２Ａはオフからオンになり、トランジスタＴ４０３Ａはオンからオフになる。したがって、接続ノードＮ４２Ａの電位は、接地ノードの電位「ＶＳＳ」から上昇していく。
【００５２】
時刻ｔ２になると、クロックＣＬＫは「Ｌレベル」から「Ｈレベル」になる。これにより、トランジスタＴ４０２Ａはオンからオフになる。このとき、トランジスタＴ４０２Ａの電流能力は比較的弱いので、接続ノードＮ４２Ａの電位は、電源ノードの電位Ｖｄｄに達していない（「Ｖｄｄ−γ」になる）。また、トランジスタＴ４０３Ａはオフからオンになる。したがって、接続ノードＮ４２Ａの電位は、「Ｖｄｄ−γ」から下降していく。
【００５３】
時刻ｔ３になると、クロックＣＬＫは「Ｈレベル」から「Ｌレベル」になる。これにより、トランジスタＴ４０２Ａはオフからオンになり、トランジスタＴ４０３Ａはオンからオフになる。このとき、トランジスタＴ４０３Ａの電流能力は比較的強いので、接続ノードＮ４２Ａの電位は、接地ノードの電位「ＶＳＳ」に達している。
【００５４】
＜効果＞
以上のように、接続ノードＮ４２Ａの電位が電源ノードの電位「Ｖｄｄ」に達する前にトランジスタＴ４０２Ａをオフにすることによって、接続ノードＮ４２Ａにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ４２Ａに充電される電荷量を削減することができる。また、接続ノードＮ４２Ａを充放電するのに要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【００５５】
（第５の実施形態）
＜構成＞
図１４は、この発明の発明の第５の実施形態によるデコーダ回路の構成を示す。この回路は、図１０に示したプリデコーダ３２Ａに代えて、プリデコーダ５２Ａを備える。その他の構成は図１０と同様である。プリデコーダ５２Ａは、インバータ５０１と、トランジスタＴ５０２Ａとを備える。トランジスタＴ５０２Ａは、配線Ｌ＿０と接地ノードとの間に接続され、インバータ５０１からの出力をゲートに受ける。トランジスタＴ５０２Ａは、トランジスタＴ１３２と同極性である。
【００５６】
＜動作＞
次に、図１４に示したデコーダ回路による動作について図１５を参照しつつ説明する。なお、ここでは、トランジスタＴ５０２Ａの閾値電圧を「Ｖｔ５１」とする。
【００５７】
時刻ｔ１になると、トランジスタＴ１３１はオンからオフになり、トランジスタＴ１３２はオフからオンになる。したがって、接続ノードＮ１３は、電源ノードから切り離され、配線Ｌ＿０（接続ノードＮ５２Ａ）に接続される。このとき、接続ノードＮ５２Ａの電位が「Ｖｄｄ−Ｖｔ５１」であるので、接続ノードＮ１３の電位は、電源ノードの電位「Ｖｄｄ」のままである。
【００５８】
時刻ｔ２になると、トランジスタＴ５０２Ａはオフからオンになる。したがって、接続ノードＮ５２Ａは、接地ノードに接続される。これにより、接続ノードＮ５２Ａの電位は、「Ｖｄｄ−Ｖｔ５１」から接地ノードの電位「ＶＳＳ」に下降していく。また、接続ノードＮ１３の電位も、「Ｖｄｄ」から接地ノードの電位「ＶＳＳ」に下降していく。
【００５９】
時刻ｔ３になると、トランジスタＴ１３１はオフからオンになり、トランジスタＴ１３２はオンからオフになる。したがって、接続ノードＮ１３は、接続ノードＮ５２Ａから切り離され、電源ノードに接続される。これにより、接続ノードＮ１３の電位は、接地ノードの電位「ＶＳＳ」から電源ノードの電位「Ｖｄｄ」に上昇していく。
【００６０】
時刻ｔ４になると、トランジスタＴ５０２Ａはオンからオフになる。したがって、接続ノードＮ５２Ａは、接地ノードから切り離される。
【００６１】
時刻ｔ５になると、トランジスタＴ１３１はオンからオフになり、トランジスタＴ１３２はオフからオンになる。したがって、接続ノードＮ１３は、電源ノードから切り離され、接続ノードＮ５２Ａに接続される。ここで、接続ノードＮ１３の電位は「Ｖｄｄ」であり、接続ノードＮ５２Ａの電位は「ＶＳＳ」であるので、接続ノードＮ１３に充電された電荷が接続ノードＮ５２Ａに分配される。これにより、接続ノードＮ１３，Ｎ５２Ａの各々電位は、「Ｖｄｄ−Ｖｔ５１」になる。
【００６２】
時刻ｔ６になると、トランジスタＴ５０２Ａはオフからオンになる。したがって、接続ノードＮ５２Ａは、接地ノードに接続される。これにより、接続ノードＮ５２Ａの電位は、「Ｖｄｄ−Ｖｔ５１」から接地ノードの電位「ＶＳＳ」に下降する。また、接続ノードＮ１３の電位も、「Ｖｄｄ−Ｖｔ５１」から接地ノードの電位「ＶＳＳ」に下降する。
【００６３】
なお、分配された電荷による電位は「Ｖｄｄ−Ｖｔ５１」に限定されない。
【００６４】
＜効果＞
以上のように、接続ノードＮ１３に充電された電荷を接続ノードＮ５２Ａに分配することによって、接続ノードＮ１３の電位が調整される。また、接続ノードＮ５２Ａの電位を「Ｖｄｄ−Ｖｔ５１」を超えないようにすることができる。したがって、接続ノードＮ５２Ａにおける電位の振幅を小さくすることができる。よって、接続ノードＮ５２Ａに充電される電荷量を削減することができる。また、接続ノードＮ５２Ａを充放電するのに要する時間を短縮することができる。これにより、高速動作と低消費電力化が可能となる。
【００６５】
（第６の実施形態）
＜構成＞
図１６は、この発明の第６の実施形態によるデコーダ回路の構成を示す。この回路は、図１に示したプリデコーダ１２Ａに代えて、イコライズ回路６１と、プリデコーダ６２＿０，６２＿１，６２＿２，６２＿３と、遅延回路６３とを備える。その他の構成は図１と同様である。なお、ここでは、ロウデコーダ１３のデコード部のうち配線Ｌ＿０に接続されるデコード部１３＿０のみを図示している。
【００６６】
イコライズ回路６１は、遅延回路６３からの出力を受ける。イコライズ回路６１は、クロックＣＬＫが「Ｌレベル」のときには配線Ｌ＿０〜Ｌ＿３を互いに接続し、クロックＣＬＫが「Ｈレベル」のときには配線Ｌ＿０〜Ｌ＿３の各々を互いに切り離す。イコライズ回路６１は、トランジスタＴ６１１，Ｔ６１２，Ｔ６１３を含む。トランジスタＴ６１１，Ｔ６１２，Ｔ６１３の各々は、クロックＣＬＫが「Ｌレベル」のときにはオンになり、クロックＣＬＫが「Ｈレベル」のときにはオフになる。
【００６７】
プリデコーダ６２＿０〜６２＿３は同様の構成であるので、代表して、プリデコーダ６２＿０について説明する。プリデコーダ６２＿０は、自己に対応するアドレス信号ＡＤ＿０が「Ｈレベル」でありクロックＣＬＫが「Ｈレベル」であり自己に対応する配線が「Ｈレベル」であるときには、自己に対応する配線Ｌ＿０に対して放電処理を実行する。また、プリデコーダ６２＿０は、自己に対応するアドレス信号ＡＤ＿０が「Ｌレベル」であり自己に対応する配線Ｌ＿０が「Ｈレベル」であるときには、自己に対応する配線Ｌ＿０に対して充電処理を実行する。
【００６８】
＜プリデコーダの内部構成＞
図１６に示したプリデコーダ６２＿０の内部構成を図１７に示す。プリデコーダ６２＿０は、トランジスタＴ６０１，Ｔ６０２，Ｔ６０３，Ｔ６０４と、遅延回路６０５と、インバータ６０６と、ＮＡＮＤ回路６０７と、インバータ６０８とを含む。トランジスタＴ６０１〜Ｔ６０４は、電源ノードと接地ノードとの間に直列に接続される。遅延回路６０５は、配線Ｌ＿０の電位を受ける。インバータ６０６は、遅延回路６０５からの出力を反転して出力する。トランジスタＴ６０１は、インバータ６０６からの出力をゲートに受ける。トランジスタＴ６０２，Ｔ６０３の各々は、インバータ６０８からの出力をゲートに受ける。トランジスタＴ６０４は遅延回路６０５からの出力をゲートに受ける。
【００６９】
ここで、配線Ｌ＿０の電位が「Ｈレベル」である場合（配線の電位が「（３／４）×Ｖｄｄ」以上である場合）、トランジスタＴ６０１，Ｔ６０４は、オンになる。このとき、アドレス信号ＡＤ＿０が「Ｈレベル」でありクロックＣＬＫが「Ｈレベル」であると、トランジスタＴ６０２がオフになりトランジスタＴ６０３がオンになる。これにより、配線Ｌ＿０と接地ノードとが接続されて、配線Ｌ＿０に対して放電処理が実行される。
【００７０】
また、配線Ｌ＿０の電位が「Ｈレベル」である場合、アドレス信号ＡＤ＿０およびクロックＣＬＫのうち少なくとも一方が「Ｌレベル」であると、トランジスタＴ６０２がオンになりトランジスタＴ６０３がオフになる。これにより、配線Ｌ＿０と電源ノードとが接続されて、配線Ｌ＿０に対して充電処理が実行される。
【００７１】
一方、配線Ｌ＿０の電位が「Ｌレベル」である場合（配線の電位が「ＶＳＳ」である場合）、トランジスタＴ６０１，Ｔ６０４は、オフになる。したがって、アドレス信号ＡＤ＿０が「Ｈレベル」でありクロックＣＬＫが「Ｈレベル」であっても、放電処理および充電処理は、実行されない。
【００７２】
＜動作＞
次に、図１６に示したデコーダ回路による動作について図１８を参照しつつ説明する。
【００７３】
まず、クロックＣＬＫが「Ｈレベル」であるとする。このとき、イコライズ回路６１では、トランジスタＴ６１１〜Ｔ６１３の各々はオフになっている。また、アドレス信号ＡＤ＿０〜ＡＤ＿２の各々が「Ｌレベル」であり、アドレス信号ＡＤ＿３が「Ｈレベル」であるとする。このとき、プリデコーダ６２＿０〜６２＿２の各々では、そのデコーダに対応する配線と電源ノードとが接続されている。したがって、配線Ｌ＿０〜Ｌ＿２の各々の電位は「Ｖｄｄ」になっている。一方、配線Ｌ＿３の電位は「ＶＳＳ」になっており、プリデコーダ６２＿３では、トランジスタＴ６０１，Ｔ６０４がオフになっている。
【００７４】
次に、アドレス信号ＡＤ＿３が「Ｌレベル」になる。プリデコーダ６２＿３では、トランジスタＴ６０２がオンになり、トランジスタＴ６０３がオフになる。また、クロックＣＬＫが「Ｌレベル」になる。イコライズ回路６１では、トランジスタＴ６１１〜Ｔ６１３の各々はオンになる。これにより、配線Ｌ＿０〜Ｌ＿２の各々の電位は「Ｖｄｄ」から降下していき、配線Ｌ＿３の電位は「ＶＳＳ」から上昇していく。
【００７５】
次に、クロックＣＬＫが「Ｈレベル」になる。イコライズ回路６１では、トランジスタＴ６１１〜Ｔ６１３の各々がオフになる。このとき、配線Ｌ＿０〜Ｌ＿３の各々の電位は、「（３／４）×Ｖｄｄ」になる。また、アドレス信号ＡＤ＿１〜ＡＤ＿３の各々は「Ｌレベル」であるので、プリデコーダ６２＿１〜６２＿３の各々では、トランジスタＴ６０２がオンでありトランジスタＴ６０３がオフである。したがって、配線Ｌ＿１〜Ｌ＿３の各々の電位は、「（３／４）×Ｖｄｄ」から「Ｖｄｄ」になる。一方、アドレス信号ＡＤ＿０は「Ｈレベル」になる。プリデコーダ６２＿０では、トランジスタＴ６０２がオフになり、トランジスタＴ６０３がオンになる。したがって、配線Ｌ＿０の電位は「（３／４）×Ｖｄｄ」から「ＶＳＳ」になる。
【００７６】
次に、アドレス信号ＡＤ＿０が「Ｌレベル」になる。プリデコーダ６２＿０では、トランジスタＴ６０２がオンになり、トランジスタＴ６０３がオフになる。また、クロックＣＬＫが「Ｌレベル」になる。イコライズ回路６１では、トランジスタＴ６１１〜Ｔ６１３の各々はオンになる。これにより、配線Ｌ＿１〜Ｌ＿３の各々の電位は「Ｖｄｄ」から降下していき、配線Ｌ＿０の電位は「ＶＳＳ」から上昇していく。
【００７７】
このように、クロックＣＬＫが「Ｈレベル」である期間では、配線Ｌ＿０〜Ｌ＿３のうちいずれか１つに対して放電処理が実行される。一方、クロックＣＬＫが「Ｌレベル」である期間では、配線Ｌ＿０〜Ｌ＿３の各々はイコライズされる。つまり、充電処理または放電処理が実行される前に、配線Ｌ＿０〜Ｌ＿３がイコライズされる。
【００７８】
＜効果＞
以上のように、充電時において、電荷が引き抜かれた配線（Ｌ＿０）に対して電源ノードの電位「Ｖｄｄ」まで電荷が充電された配線（Ｌ＿１，Ｌ＿２，Ｌ＿３）がイコライズされることによって、配線（Ｌ＿０）の電位を「（３／４）×Ｖｄｄ」に設定することができる。つまり、充電電位を電源ノードの電位「Ｖｄｄ」よりも低い「（３／４）×Ｖｄｄ」に抑えることができ、配線に充電される電荷量を削減することができる。また、配線を充放電するのに要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【００７９】
（第７の実施形態）
＜構成＞
図１９は、この発明の第７の実施形態によるデコーダ回路の構成を示す。この回路は、電源制御回路１１Ｂと、プリデコーダ１２Ｂと、ロウデコーダ１３とを備える。
【００８０】
電源制御回路１１Ｂは、プリデコーダ１２Ｂへ制御電圧を出力する。制御電圧の電圧値「ＶＳＳ１」は、接地ノードの電位「ＶＳＳ」よりも高い。
【００８１】
プリデコーダ１２Ｂは、配線Ｌ＿０に接続され、アドレス信号ＡＤに応じて動作する。プリデコーダ１２Ｂは、インバータ１０１と、トランジスタＴ１０２Ｂと、トランジスタＴ１０３Ｂとを含む。トランジスタＴ１０２Ｂ，Ｔ１０３Ｂは、電源制御回路１１Ｂと電源ノードとの間に直列に接続される。トランジスタＴ１０２Ｂは、電源制御回路１１ＢとトランジスタＴ１０３Ｂとの間に接続され、アドレス信号ＡＤをゲートに受ける。トランジスタＴ１０３Ｂは、トランジスタＴ１０２Ｂと電源ノードとの間に接続され、インバータ１０１の出力をゲートに受ける。また、トランジスタＴ１０２ＢとトランジスタＴ１０３Ｂとの接続ノードＮ１２Ｂは、配線Ｌ＿０に接続される。
【００８２】
ロウデコーダ１３は、図１に示した構成と同様であるが、デコード部１３＿０〜１３＿３の構成が異なる。ここでは、代表してデコード部１３＿０について説明する。
【００８３】
デコード部１３＿０は、トランジスタＴ１３１，Ｔ１３２を含む。トランジスタＴ１３１，Ｔ１３２は、接地ノードと配線Ｌ＿０との間に直列に接続される。トランジスタＴ１３１は、配線Ｌ＿０とトランジスタＴ１３２との間に接続され、外部からのアドレス信号ＡＤＵ＿０をゲートに受ける。トランジスタＴ１３２は、トランジスタＴ１３１と接地ノードとの間に接続され、外部からのアドレス信号ＡＤＵ＿０をゲートに受ける。トランジスタＴ１３１とトランジスタＴ１３２との接続ノードＮ１３に生じる電圧は、駆動信号ＷＬ＿０として出力される。
【００８４】
＜動作＞
次に、図１９に示したデコーダ回路による動作について説明する。なお、ここでは、各々のトランジスタの閾値電圧は考慮しないものとして説明する。
〔デコード部〕
アドレス信号ＡＤＵ＿０が「Ｌレベル」である場合、トランジスタＴ１３１はオンになり、トランジスタＴ１３２はオフになる。したがって、接続ノードＮ１３の電位は、接続ノードＮ１２Ｂの電位と等しくなる。一方、アドレス信号ＡＤＵ＿０が「Ｈレベル」である場合、トランジスタＴ１３１はオフになり、トランジスタＴ１３２はオンになる。したがって、接続ノードＮ１３の電位は、接地ノードＮ１２Ｂの電位と等しくなる。
〔プリデコーダ〕
図２０のように、アドレス信号ＡＤが「Ｌレベル」である場合、インバータ１０１からの出力Ｓ１０１は「Ｈレベル」になる。したがって、トランジスタＴ１０２ＢがオンになりトランジスタＴ１０３Ｂがオフになる。これにより、接続ノードＮ１２Ｂの電位は、電源制御回路１１Ｂからの制御電圧の電圧値「ＶＳＳ１」と等しくなる。このとき、アドレス信号ＡＤＵ＿０が「Ｌレベル」であっても、接続ノードＮ１３の電位は「ＶＳＳ１」になり、接地ノードの電位「Ｖｄｄ」によりも低くなる。
【００８５】
一方、アドレス信号ＡＤが「Ｈレベル」である場合、インバータ１０１からの出力ｓ１０１は「Ｌレベル」になる。したがって、トランジスタＴ１０２ＢがオフになりトランジスタＴ１０３Ｂがオンになる。これにより、接続ノードＮ１２Ｂの電位は、電源ノードの電位「Ｖｄｄ」と等しくなる。このとき、アドレス信号ＡＤＵ＿０が「Ｌレベル」であれば、接続ノードＮ１３の電位は、電源ノードの電位「Ｖｄｄ」になる。
【００８６】
＜効果＞
以上のように、トランジスタＴ１０２Ｂの一端に供給される電圧を接地ノードの電位「ＶＳＳ」よりも高くすることによって、接続ノードＮ１２Ｂにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ１２Ｂから放電される電荷量を削減することができる。また、接続ノードＮ１２Ｂを充放電するために要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【００８７】
また、図１９では、トランジスタＴ１０３Ｂ，Ｔ１３１は「Ｐ型」のトランジスタであるが、「Ｎ型」のトランジスタであっても構わない。
【００８８】
（第８の実施形態）
＜構成＞
図２１は、この発明の第２の実施形態によるデコーダ回路の構成を示す。この回路は、図１９に示した電源制御回路１１Ｂ，プリデコーダ１２Ｂに代えて、プリデコーダ２２Ｂを備える。その他の構成は図１９と同様である。プリデコーダ２２Ｂは、図１９に示したトランジスタＴ１０２Ｂ，Ｔ１０３Ｂに代えて、トランジスタＴ２０２Ｂ，Ｔ２０３Ｂを含む。その他の構成は、図１９と同様である。トランジスタＴ２０２Ｂ，Ｔ２０３Ｂの各々は、トランジスタＴ１３１と同極性である。例えば、トランジスタＴ１３１が「Ｐ型」であれば、トランジスタＴ２０２Ｂ，Ｔ２０３Ｂも「Ｐ型」である。
【００８９】
＜動作＞
次に、図２１に示したデコーダ回路による動作について説明する。なお、ここでは、トランジスタＴ２０２Ｂの閾値電圧の絶対値を「｜Ｖｔ８１｜」とし、トランジスタＴ２０３Ｂ，Ｔ１３１の閾値電圧は考慮しないものとする。
【００９０】
図２２のように、アドレス信号ＡＤが「Ｌレベル」である場合、インバータ１０１からの出力は「Ｈレベル」になる。したがって、トランジスタＴ２０２ＢがオンになりトランジスタＴ２０３Ｂがオフになる。ここで、接続ノードＮ１２Ｂの電位は、接地ノードの電位にトランジスタＴ２０２Ｂの閾値電圧を足した値（ＶＳＳ＋｜Ｖｔ８１｜）になる。このとき、アドレス信号ＡＤＵ＿０が「Ｌレベル」であっても、接続ノードＮ１３の電位は「Ｖｄｄ」にならず、「ＶＳＳ＋｜Ｖｔ８１｜」になる。
【００９１】
一方、アドレス信号ＡＤが「Ｈレベル」である場合、インバータ１０１からの出力Ｓ１０１は「Ｌレベル」になる。したがって、トランジスタＴ２０２ＢがオフになりトランジスタＴ２０３Ｂがオンになる。ここで、接続ノードＮ１２Ｂの電位は、電源ノードの電位「Ｖｄｄ」と等しくなる。このとき、アドレス信号ＡＤＵ＿０が「Ｌレベル」であれば、接続ノードＮ１３の電位は、電源ノードの電位「Ｖｄｄ」になる。
【００９２】
＜効果＞
以上のように、プリデコーダに含まれるトランジスタＴ２０２Ｂ，Ｔ２０３Ｂの極性をデコード部に含まれるトランジスタＴ１３１の極性と等しくすることによって、接続ノードＮ１２Ｂにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ１２Ｂから放電される電荷量を削減することができる。また、接続ノードＮ１２Ｂを充放電するのに要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【００９３】
〔変形例１〕
また、図２３のように、プリデコーダ２２Ｂが、図２１に示したトランジスタＴ２０２Ｂに代えて、トランジスタＴ２０２Ｂ＿１，Ｔ２０２Ｂ＿２を含む場合でも、同様の効果を得ることができる。トランジスタＴ２０２Ｂ＿１，Ｔ２０２Ｂ＿２は、トランジスタＴ２０３Ｂと接地ノードとの間に直列に接続され、各々のゲートにはアドレス信号ＡＤが入力される。また、トランジスタＴ２０２Ｂ＿１，Ｔ２０２Ｂ＿２の各々の極性は、トランジスタＴ１３１と同極性である。
【００９４】
ここで、アドレス信号ＡＤが「Ｌレベル」になると、接続ノードＮ１２Ｂの電位は、接地ノードの電位にトランジスタＴ２０２Ｂ＿１，Ｔ２０２Ｂ＿２の各々の閾値電圧（｜Ｖｔ８１１｜，｜Ｖｔ８１２｜）を足し、さらにバックバイアス効果による電圧降下（β）が考慮された値（ＶＳＳ＋｜Ｖｔ８１１｜＋｜Ｖｔ８１２｜＋β））になる。つまり、放電電位（接続ノードＮ１２Ｂを放電した場合の電位）を接地ノードの電位「ＶＳＳ」よりも高くすることができる。
【００９５】
〔変形例２〕
また、図２４のように、デコーダ回路が、基板制御回路２１Ｂをさらに備えていても良い。基板制御回路２１Ｂは、制御電圧を出力する。また、プリデコーダ２２Ｂは、図２１に示したトランジスタＴ２０２Ｂに代えて、トランジスタＴ２０４Ｂを含む。トランジスタＴ２０４Ｂは、基板制御回路２１Ｂからの制御電圧を基板に受ける。制御電圧が接地ノードの電位「ＶＳＳ」であるとき、トランジスタＴ２０４Ａの閾値電圧の絶対値は「｜Ｖｔ８２｜」になる。制御電圧が「逆バイアス（Ｖｂｂ）」であるとき、トランジスタＴ２０４Ａの閾値電圧の絶対値は「｜Ｖｔ８２｜」よりも大きい「｜Ｖｔ８２α｜」になる。
【００９６】
図２５のように、アドレス信号ＡＤが「Ｌレベル」になると、接続ノードＮ１２Ｂの電位は、接地ノードの電位にトランジスタＴ２０４Ａの閾値電圧を足した値（ＶＳＳ＋｜Ｖｔ８２α｜）になる。つまり、放電電位を接地ノードの電位「ＶＳＳ」よりも高くすることができる。
【００９７】
〔変形例３〕
さらに、図２６のように、基板制御回路２１Ｂがアドレス信号ＡＤに応じて、制御電圧を出力しても良い。プリデコーダ２２ＢのトランジスタＴ２０４Ｂ，デコード部１３＿０のトランジスタＴ１３１の各々は、基板制御回路２１Ｂからの制御電圧を基板に受ける。トランジスタＴ２０４Ｂ，Ｔ１３１の各々において、制御電圧が順バイアス（Ｖｂｂ）であるときの閾値電圧の絶対値は、制御電圧が接地ノードの電位「ＶＳＳ」と等しいときの閾値電圧の絶対値よりも小さい。
【００９８】
図２７のように、基板制御回路２１Ｂは、アドレス信号ＡＤが「Ｌレベル」である場合には、基板制御回路２１Ｂは、逆バイアス（Ｖｂｂ）である制御電圧を出力する。これにより、トランジスタＴ２０４Ｂの閾値電圧の絶対値は「｜Ｖｔ８２｜」よりも大きい「｜Ｖｔ８２α｜」になるので、接続ノードＮ１２Ｂの電位は「ＶＳＳ＋｜Ｖｔ８２α｜」以下にならない。また、閾値電圧の絶対値が大きくなることによって放電速度が遅くなる。これにより、接続ノードＮ１２Ｂから放電される電荷量を削減することができる。一方、アドレス信号ＡＤが「Ｈレベル」である場合には、基板制御回路２１Ｂは、順バイアス（−Ｖｂｂ）である制御電圧を出力する。これにより、トランジスタＴ１３１の閾値電圧の絶対値が小さくなるので、接続ノードＮ１２Ｂの充電に要する時間を短縮することができる。
【００９９】
（第９の実施形態）
＜構成＞
図２８は、この発明の第９の実施形態によるデコーダ回路の構成を示す。この回路は、図２１に示したプリデコーダ２２Ｂに代えて、プリデコーダ３２Ｂを備える。その他の構成は図２１と同様である。なお、ここでは、プリデコーダ３２Ｂと、配線Ｌ＿０と、ロウデコーダ１３のデコード部１３＿０のみを図示する。プリデコーダ３２Ｂは、タイミング制御回路３０１Ｂと、トランジスタＴ３０２Ｂ，Ｔ３０３Ｂとを含む。タイミング制御回路３０１Ｂは、複数の論理素子（ここでは、インバータ１Ｂ，ＮＡＮＤ回路３Ｂ，遅延回路４Ｂ）によって構成される。タイミング制御回路３０１Ｂは、外部からのクロックＣＬＫに応じて制御信号Ｓ３０２Ｂ，Ｓ３０３Ｂを出力する。トランジスタＴ３０２Ｂ，Ｔ３０３Ｂは、電源ノードと接地ノードとの間に直列に接続される。トランジスタＴ３０２Ｂは、接地ノードとトランジスタＴ３０３Ｂとの間に接続され、ＮＡＮＤ回路３Ｂからの出力（制御信号Ｓ３０２Ｂ）をゲートに受ける。トランジスタＴ３０３Ｂは、トランジスタＴ３０２Ｂと電源ノードとの間に接続され、インバータ１Ｂからの出力（制御信号Ｓ３０３Ｂ）をゲートに受ける。トランジスタＴ３０２ＢとトランジスタＴ３０３Ｂとの接続ノードＮ３２Ｂは、配線Ｌ＿０に接続される。
【０１００】
＜動作＞
次に、図２８に示したデコーダ回路による動作について図２９を参照しつつ説明する。なお、ここでは、各々のトランジスタの閾値電圧を考慮しないものとする。
【０１０１】
時刻ｔ１になると、クロックＣＬＫが「Ｈレベル」から「Ｌレベル」になる。これにより、制御信号Ｓ３０２Ｂは「Ｈレベル」から「Ｌレベル」になるので、トランジスタＴ３０２Ｂはオフからオンになる。一方、制御信号Ｓ３０３Ｂは「Ｌレベル」から「Ｈレベル」になるので、トランジスタＴ３０３Ｂはオンからオフになる。したがって、接続ノードＮ３２Ｂの電位は、電源ノードの電位「Ｖｄｄ」から下降していく。
【０１０２】
時刻ｔ２になると、遅延回路４Ｂからの出力ＣＬＫＰＬＳが「Ｌレベル」から「Ｈレベル」になる。これにより、制御信号Ｓ３０２Ｂは「Ｌレベル」から「Ｈレベル」になるので、トランジスタＴ３０２Ｂはオンからオフになる。一方、制御信号Ｓ３０３Ｂは「Ｈレベル」のままであるので、トランジスタＴ３０３Ｂはオフの状態を維持する。したがって、接続ノードＮ３２Ｂの電位は、接地ノードの電位「ＶＳＳ」よりも高い電位「ＶＳＳ＋α」になる。
【０１０３】
時刻ｔ３になると、クロックＣＬＫは「Ｌレベル」から「Ｈレベル」になる。これにより、制御信号Ｓ３０３Ｂは「Ｈレベル」から「Ｌレベル」になるので、トランジスタＴ３０３Ｂはオフからオンになる。一方、制御信号Ｓ３０２Ｂは「Ｈレベル」のままであるので、トランジスタＴ３０２Ｂはオフの状態を維持する。したがって、接続ノードＮ３２Ｂの電位は、電源ノードの電位「Ｖｄｄ」へ上昇していく。
【０１０４】
＜効果＞
以上のように、接続ノードＮ３２Ｂの電位が接地ノードの電位「ＶＳＳ」に達する前にトランジスタＴ３０２Ｂをオフにすることによって、接続ノードＮ３２Ｂにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ３２Ｂから放電される電荷量を削減することができる。また、接続ノードＮ３２Ｂを充放電するのに要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【０１０５】
なお、図２８では、トランジスタＴ３０３Ｂ，Ｔ１３１は「Ｐ型」のトランジスタであるが、「Ｎ型」のトランジスタであっても構わない。
【０１０６】
（第１０の実施形態）
＜構成＞
図３０は、この発明の第１０の実施形態によるデコーダ回路の構成を示す。この回路は、図２８に示したプリデコーダ３２Ｂに代えて、プリデコーダ４２Ｂを備える。その他の構成は図２８と同様である。プリデコーダ４２Ｂは、トランジスタＴ４０２Ｂ，Ｔ４０３Ｂを含む。トランジスタＴ４０２Ｂ，Ｔ４０３Ｂは、電源ノードと接地ノードとの間に直列に接続される。トランジスタＴ４０２Ｂは、接地ノードとトランジスタＴ４０３Ｂとの間に接続され、外部からのクロックＣＬＫをゲートに受ける。トランジスタＴ４０３Ｂは、トランジスタＴ４０２Ｂと電源ノードとの間に接続され、外部からのクロックＣＬＫをゲートに受ける。トランジスタＴ４０２ＢとトランジスタＴ４０３Ｂとの接続ノードＮ４２Ｂは、配線Ｌ＿０に接続される。
【０１０７】
トランジスタＴ４０２ＢのＷ／Ｌ比は、トランジスタＴ４０３ＢのＷ／Ｌ比の２倍以下である。例えば、トランジスタＴ４０２Ｂ，Ｔ４０３Ｂの各々のゲート長が互いに等しいとすると、トランジスタＴ４０２Ｂのゲート幅は、トランジスタＴ４０３Ｂのゲート幅を２倍以下である。また、トランジスタＴ４０２Ｂ，Ｔ４０３Ｂの各々のゲート幅が互いに等しいとすると、トランジスタＴ４０２Ｂのゲート長は、トランジスタＴ４０３Ｂのゲート長を（１／２）倍以上である。このような構成により、トランジスタＴ４０２Ｂを単位時間当たりに流れる電流量を、トランジスタＴ４０３Ｂを単位時間当たりに流れる電流量よりも少なくすることができる。つまり、トランジスタＴ４０２Ｂの電流能力は、トランジスタＴ４０３Ｂの電流能力よりも弱い。また、トランジスタＴ４０３Ｂの電流能力は従来と同様であっても良い。
【０１０８】
＜動作＞
次に、図３０に示したデコーダ回路による動作について図３１を参照しつつ説明する。
【０１０９】
時刻ｔ１になると、クロックＣＬＫは「Ｌレベル」から「Ｈレベル」になる。これにより、トランジスタＴ４０２Ｂはオフからオンになり、トランジスタＴ４０３Ｂはオンからオフになる。したがって、接続ノードＮ４２Ｂの電位は、電源ノードの電位「Ｖｄｄ」から下降していく。
【０１１０】
時刻ｔ２になると、クロックＣＬＫは「Ｈレベル」から「Ｌレベル」になる。これにより、トランジスタＴ４０２Ｂはオンからオフになる。このとき、トランジスタＴ４０２Ｂの電流能力は比較的弱いので、接続ノードＮ４２Ｂの電位は、接地ノードの電位「ＶＳＳ」に達していない（「ＶＳＳ＋γ」になる）。また、トランジスタＴ４０３Ｂはオフからオンになる。したがって、接続ノードＮ４２Ｂの電位は、「ＶＳＳ＋γ」から上昇していく。
【０１１１】
時刻ｔ３になると、クロックＣＬＫは「Ｌレベル」から「Ｈレベル」になる。これにより、トランジスタＴ４０２Ｂはオフからオンになり、トランジスタＴ４０３Ｂはオンからオフになる。このとき、トランジスタＴ４０３Ｂの電流能力は比較的強いので、接続ノードＮ４２Ｂの電位は、電源ノードの電位「Ｖｄｄ」に達している。
【０１１２】
＜効果＞
以上のように、接続ノードＮ４２Ｂの電位が接地ノードの電位「ＶＳＳ」に達する前にトランジスタＴ４０２Ｂをオフにすることによって、接続ノードＮ４２Ｂにおける電位の振幅を小さくすることができる。したがって、接続ノードＮ４２Ｂから放電される電荷量を削減することができる。また、接続ノードＮ４２Ｂを充放電するのに要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【０１１３】
（第１１の実施形態）
＜構成＞
図３２は、この発明の発明の第１１の実施形態によるデコーダ回路の構成を示す。この回路は、図２８に示したプリデコーダ３２Ｂに代えて、プリデコーダ５２Ｂを備える。その他の構成は図２８と同様である。プリデコーダ５２Ｂは、インバータ５０１と、トランジスタＴ５０２Ｂとを備える。トランジスタＴ５０２Ｂは、配線Ｌ＿０と電源ノードとの間に接続され、インバータ５０１からの出力をゲートに受ける。トランジスタＴ５０２Ｂは、トランジスタＴ１３１と同極性である。
【０１１４】
＜動作＞
次に、図３２に示したデコーダ回路による動作について図３３を参照しつつ説明する。なお、ここでは、トランジスタＴ５０２Ｂの閾値電圧の絶対値を「｜Ｖｔ１１１｜」とする。
【０１１５】
時刻ｔ１になると、トランジスタＴ１３１はオフからオンになり、トランジスタＴ１３２はオンからオフになる。したがって、接続ノードＮ１３は、接地ノードから切り離され、接続ノードＮ５２Ｂに接続される。このとき、接続ノードＮ５２Ｂの電位が「ＶＳＳ＋｜Ｖｔ１１１｜」であるので、接続ノードＮ１３の電位は、接地ノードの電位「ＶＳＳ」のままである。
【０１１６】
時刻ｔ２になると、トランジスタＴ５０２Ｂはオフからオンになる。したがって、接続ノードＮ５２Ｂは、電源ノードに接続される。これにより、接続ノードＮ５２Ｂの電位は、「ＶＳＳ＋｜Ｖｔ１１１｜」から電源ノードの電位「Ｖｄｄ」に上昇していく。また、接続ノードＮ１３の電位も、「ＶＳＳ」から電源ノードの電位「Ｖｄｄ」に上昇していく。
【０１１７】
時刻ｔ３になると、トランジスタＴ１３１はオンからオフになり、トランジスタＴ１３２はオフからオンになる。したがって、接続ノードＮ１３は、接続ノードＮ５２Ｂから切り離され、接地ノードに接続される。これにより、接続ノードＮ１３の電位は、電源ノードの電位「Ｖｄｄ」から接地ノードの電位「ＶＳＳ」に下降していく。
【０１１８】
時刻ｔ４になると、トランジスタＴ５０２Ｂはオンからオフになる。したがって、接続ノードＮ５２Ｂは、電源ノードから切り離される。
【０１１９】
時刻ｔ５になると、トランジスタＴ１３１はオフからオンになり、トランジスタＴ１３２はオンからオフになる。したがって、接続ノードＮ１３は、接地ノードから切り離され、接続ノードＮ５２Ｂに接続される。ここで、接続ノードＮ１３の電位は「ＶＳＳ」であり、接続ノードＮ５２Ｂの電位は「Ｖｄｄ」であるので、接続ノードＮ５２Ｂに充電された電荷が接続ノードＮ１３に分配される。これにより、接続ノードＮ１３，Ｎ５２Ｂの各々電位は、「ＶＳＳ＋｜Ｖｔ１１１｜」になる。
【０１２０】
時刻ｔ６になると、トランジスタＴ５０２Ｂはオフからオンになる。したがって、接続ノードＮ５２Ｂは、電源ノードに接続される。これにより、接続ノードＮ５２Ｂの電位は、「ＶＳＳ＋｜Ｖｔ１１１｜」から電源ノードの電位「Ｖｄｄ」に上昇する。また、接続ノードＮ１３の電位も、「ＶＳＳ＋｜Ｖｔ１１１｜」から電源ノードの電位「Ｖｄｄ」に上昇する。
【０１２１】
＜効果＞
以上のように、接続ノードＮ１３と接続ノードＮ５２Ｂとの間で電荷を分配することによって、接続ノードＮ１３の電位が調整される。また、接続ノードＮ５２Ａの電位を「ＶＳＳ＋｜Ｖｔ１１１｜」を下回らないようにすることができる。したがって、接続ノードＮ５２Ｂにおける電位の振幅を小さくすることができる。よって、接続ノードＮ５２Ｂから放電される電荷量を削減することができる。また、接続ノードＮ５２Ｂを充放電するために要する時間を短縮することができる。このように、高速動作と低消費電力化が可能となる。
【０１２２】
（第１２の実施形態）
＜構成＞
図３４は、この発明の第１２の実施形態によるデコーダ回路の構成を示す。この回路は、図１と同様であるが、プリデコーダ１２Ａの内部構成が異なる。なお、ここでは、配線Ｌ＿０に接続されるデコード部１３＿０のみを図示している。
【０１２３】
プリデコーダ１２Ａは、図１に示したインバータ１０１に代えて、タイミング制御回路７０１を含む。タイミング制御回路７０１は、複数の演算素子（ここでは、インバータ７＿１，７＿２と、ＮＡＮＤ回路７＿３と、遅延回路７＿４）から構成される。トランジスタＴ１０２Ａは、インバータ７＿１からの出力（制御信号Ｓ７０２）をゲートに受ける。トランジスタＴ１０３Ａは、インバータ７＿２からの出力（制御信号Ｓ７０３）をゲートに受ける。
【０１２４】
＜動作＞
次に、図３４に示したデコーダ回路による動作について図３５を参照しつつ説明する。
【０１２５】
タイミング制御回路７０１は、制御信号Ｓ７０３を「Ｈレベル」から「Ｌレベル」にした後に制御信号Ｓ７０２を「Ｌレベル」から「Ｈレベル」にし、制御信号Ｓ７０２を「Ｈレベル」から「Ｌレベル」にした後に制御信号Ｓ７０３を「Ｌレベル」から「Ｈレベル」にする。また、タイミング制御回路７０１は、制御信号Ｓ７０２を「Ｈレベル」から「Ｌレベル」にした後に制御信号Ｓ７０３を「Ｌレベル」から「Ｈレベル」にし、制御信号Ｓ７０３を「Ｈレベル」から「Ｌレベル」にした後に制御信号Ｓ７０２を「Ｌレベル」から「Ｈレベル」にする。つまり、制御信号Ｓ７０２，Ｓ７０３の両方が「Ｌレベル」になる期間が設けられている。
【０１２６】
このようなタイミングを実現するためには、例えば、ＮＡＮＤ回路７＿３やインバータ７＿４における遅延量と調整すれば良い。
【０１２７】
＜効果＞
以上のように、トランジスタＴ１０２Ａ，Ｔ１０３Ａの両方がオフになる期間を設けることによって、電源ノードからトランジスタＴ１０２Ａ，Ｔ１０３Ａを介して接地ノードへ流れる貫通電流を防止することができる。
【０１２８】
なお、他の実施形態においても、図３４に示したタイミング制御回路７０１を用いて、プリデコーダに含まれるトランジスタのオンオフを調整すれば、同様の効果を得ることができる。
【０１２９】
（第１３の実施形態）
＜構成＞
図３６は、この発明の第１３の実施形態によるデコーダ回路の構成を示す。この回路は、図１に示したデコーダ回路に加えて、センスアンプタイミング生成回路８１を備える。センスアンプタイミング生成回路８１は、ＮＡＮＤ回路８１１，８１２と、ＮＯＲ回路８１３とを含む。センスアンプタイミング生成回路８１は、配線Ｌ＿０，Ｌ＿１，Ｌ＿２，Ｌ＿３の各々における電位に応じて、タイミング信号ＳＡＥを「Ｈレベル」にする。タイミング信号ＳＡＥは、センスアンプ（図示せず）を駆動させるために利用される。
【０１３０】
＜動作＞
次に、図３６に示したデコーダ回路による動作について図３７を参照しつつ説明する。
【０１３１】
クロックＣＬＫが高周波である場合、接続ノードＮ１２Ａに充電される電荷量は、低周波数時と比較して少ない。この場合、クロックＣＬＫが「Ｈレベル」になってから駆動電圧ＷＬ＿０が「Ｈレベル」になるまでの時間が短い。一方、クロックＣＬＫが低周波数である場合、接続ノードＮ１２Ａに充電される電荷量が高周波時と比較して多い。このため、クロックＣＬＫが「Ｈレベル」になってから駆動電圧ＷＬ＿０が「Ｈレベル」になるまでの時間が長い。
【０１３２】
ここで、低周波時においてクロックＣＬＫが「Ｈレベル」になってから駆動電圧ＷＬ＿０が「Ｈレベル」になるまでの時間を「Ｘ」とし、高周波時においてクロックＣＬＫが「Ｈレベル」になってから駆動電圧ＷＬ＿０が「Ｈレベル」になるまでの時間を「Ｙ」とすると、時間Ｙは時間Ｘよりも長くなる。センスアンプによって駆動電圧ＷＬ＿０を正常に検知するためには、駆動電圧ＷＬ＿０の立ち上がり時にセンスアンプが駆動している必要がある。しかし、一般的なセンスアンプは、源信であるクロックＣＬＫに応じて動作するので、クロックＣＬＫが「Ｈレベル」になってから駆動電圧ＷＬ＿０が「Ｈレベル」になるまでの時間がばらつくと、センスアンプは安定して動作しないおそれがある。
【０１３３】
センスアンプタイミング生成回路８１は、配線Ｌ＿０〜Ｌ＿３の全てが「Ｈレベル」になると、タイミング信号ＳＡＥを「Ｈレベル」にする。センスアンプ（図示せず）は、センスアンプタイミング生成回路８１からのタイミング信号ＳＡＥが「Ｈレベル」になると、駆動する。図３７のように、センスアンプタイミング生成回路８１からのタイミング信号が一定のタイミング（時間Ｚ）で「Ｈレベル」になるので、センスアンプ（図示せず）は、ロウデコーダ１３から出力される駆動電圧ＷＬ＿０を正常に感知することができる。
【０１３４】
＜効果＞
以上のように、タイミング信号を生成することによって、周波数に依存することなく、センスアンプを駆動させることができる。これにより、安定した動作を保証することができる。
【０１３５】
なお、本実施形態では、図１に示したデコーダ回路にセンスアンプタイミング生成回路８１を加えた例について説明したが、他の実施形態にも適用可能である。
【０１３６】
（第１４の実施形態）
＜構成＞
図３８は、この発明の第１４の実施形態によるデコーダ回路の構成を示す。この回路は、図１に示したデコーダ回路に加えて、配線Ｌ＿９１と、レプリカプリデコーダ９２と、レプリカロウデコーダ９３と、センスアンプタイミング生成回路９４とを備える。
【０１３７】
レプリカプリデコーダ９２は、プリデコーダ１２Ａと同様の構成である。レプリカロウデコーダ９３は、ロウデコーダ１３に含まれる１つのデコード部（ここでは、デコード部１３＿０）と同様の構成である。レプリカプリデコーダ９２，レプリカロウデコーダ９３，およびセンスアンプタイミング生成回路９４の各々は、配線Ｌ＿９１に接続される。
【０１３８】
図３９は、図３８に示したレプリカプリデコーダ９２，レプリカロウデコーダ９３，およびセンスアンプタイミング生成回路９４の内部構成を示す。
【０１３９】
レプリカプリデコーダ９２は、インバータ９０１と、トランジスタＴ９０２，Ｔ９０３とを含む。インバータ９０１は、図１のインバータ１０１に対応する。トランジスタＴ９０２は、図１のトランジスタＴ１０２Ａに対応し、トランジスタＴ１０２と同様の特性（例えば、閾値電圧，Ｗ／Ｌ比，電流能力など）を有する。トランジスタＴ９０３は、トランジスタＴ１０３Ａに対応し、トランジスタＴ１０３Ａと同様の特性を有する。
【０１４０】
レプリカロウデコーダ９３は、トランジスタＴ９３１，Ｔ９３２，Ｔ９３３と、インバータ９３４とを含む。トランジスタＴ９３１は、図１のトランジスタＴ１３１に対応し、トランジスタＴ１３１と同様の特性を有する。トランジスタＴ９３２は、図１のトランジスタＴ１３２に対応し、トランジスタＴ１３２と同様の特性を有する。トランジスタＴ９３３，インバータ９３４は、図１のトランジスタＴ１３３，インバータ１３４に対応し、トランジスタＴ１３３，インバータ１３４と同様の特性を有する。
【０１４１】
センスアンプタイミング生成回路９４は、遅延回路９０８，９０９を含む。センスアンプタイミング生成回路９４は、接続ノードＮ９２における電位の変動に応じて、タイミング信号ＳＡＥを出力する。
【０１４２】
＜効果＞
以上のように、センスアンプを駆動させるタイミングを生成するための構成を別に設けることによって、論理素子によって信号が遅延することを防止することができる。これにより、センスアンプを素早く動作させることができる。
【０１４３】
なお、他の実施形態（例えば、第２の実施形態（図３））にレプリカプリデコーダを適用するためには、レプリカプリデコーダ９２の内部構成は、その実施形態におけるプリデコーダの内部構成（例えば、図３のプリデコーダ２２Ａ）と同様にすれば良い。さらに、第７〜第１１の実施形態にレプリカロウデコーダ９３を適用するためには、レプリカロウデコーダ９３の内部構成は、図１９に示したロウデコーダ１３と同様にすれば良い。
【０１４４】
また、図４０のように、デコーダ回路が、基板制御回路９５を備えていても良い。基板制御回路９５は、基板電圧を出力する。レプリカプリデコーダ９２のトランジスタＴ９０２およびレプリカロウデコーダ９３のトランジスタＴ９３２の各々は、基板制御回路９５からの制御電圧を基板に受ける。ここで、基板制御回路９５は、トランジスタＴ９０２，Ｔ９３２における閾値電圧のばらつきの下限と等しい値を有する制御電圧を出力すると、トランジスタＴ９０２，Ｔ９３２の各々の閾値電圧を低くすることができる。これにより、プリデコーダによる高速な電荷の充電や、ロウデコーダから配線Ｌ＿０へ充電される電荷量の増加を再現することができる。したがって、閾値ばらつきに対して安定した動作を保証することができる。
【０１４５】
（トランジスタの構造）
以上の各実施形態におけるトランジスタＴ１３２の構造例について図４１，図４２を参照しつつ説明する。図４１はトランジスタＴ１３２の上面図を示し、図４２はトランジスタＴ１３２の断面図を示す。トランジスタＴ１３２は、半導体基板１０００と、拡散層１００１＿１，１００１＿２，１００１＿３と、ゲート電極１００２＿１，１００２＿２と、１層配線１００３と、２層配線１００４と、１−２層間ビア１００５と、ＣＡ１００６とを含む。拡散層１００１＿１，１００１＿２，１００１＿３の各々は、半導体基板１０００に形成される。ゲート電極１００２＿１は、幅方向の両端部が拡散層１００１＿１，１００１＿２にオーバーラップするように、半導体基板１００の上に形成される。ゲート電極１００２＿２は、幅方向の両端部が拡散層１００１＿２，１００１＿３にオーバーラップするように、半導体基板１０００の上に形成される。１層配線１００３は、拡散層１００１＿２の上に形成される。２層配線１００４は、１層配線１００３，ゲート電極１００２＿１，１００２＿２の上に形成される。１−２層間ビア１００５は、１層配線１００３と２層配線１００４とを電気的に接続する。ＣＡ１００６は、拡散層１００１＿２と１層配線１００３とを電気的に接続する。また、ゲート電極１００２＿１，１００２＿２は、ゲート電極接続部１００２＿３を介して電気的に接続される。図４１では、ゲート電極１００２＿１，１００２＿２とゲート電極接続部１００２＿３とは一体になっており、１つのコの字状のゲート電極が形成されている。
【０１４６】
拡散層１００１＿１，１００１＿２，１００１＿３の各々は、互いに平行に延びるように、半導体基板１０００に形成される。ゲート電極１００２＿１は、拡散層１００１＿１，１００１＿２に沿って延びる。ゲート電極１００２＿２は、拡散層１００１＿２，１００１＿３に沿って延びる。１層配線１００３は、ゲート電極１００２＿１とゲート電極１００２＿２との間に位置する。
【０１４７】
なお、１層配線１００３の長さは、
（（ゲート幅×０．１）／ゲート電極の分割数）以上であり、
（（ゲート幅×１．０）／ゲート電極の分割数）以下である。
【０１４８】
このような構造にすることによって、拡散容量を半減することができる。また、配線容量を減少させることができる。これにより、高速動作が可能となる。
【０１４９】
なお、トランジスタＴ１３２だけでなく、他のトランジスタも上述のような構造であっても良い。
【０１５０】
＜トランジスタＴ１３２の閾値電圧＞
以上の各実施形態におけるトランジスタＴ１３２の閾値電圧について説明する。例えば、図１（第１の実施形態）において、トランジスタＴ１３２の閾値電圧がトランジスタＴ１０２Ａの閾値電圧よりも極端に小さい場合、トランジスタＴ１０２Ａを介して接続ノードＮ１２Ａへ電荷を充電しやすくなるが、トランジスタＴ１３２においてグリッヂが生じやすくなる。したがって、駆動電圧ＷＬ＿０を受ける回路において多重選択などの誤動作が生じてしまう可能性がある。そこで、トランジスタＴ１３２の閾値電圧をトランジスタＴ１０２Ａの閾値電圧よりも高くすることによって、トランジスタＴ１３２におけるグリッヂを抑制することができる。また、その他の実施形態においても、トランジスタＴ１３２の閾値電圧を高くすれば、同様の効果を得ることができる。
【０１５１】
以上の各実施形態では、プリデコーダが配線Ｌ＿０に接続されている例について説明したが、他の配線Ｌ＿１，Ｌ＿２，Ｌ＿３の各々にプリデコーダが１つずつ接続されている場合も、各々において同様の効果を得ることができる。また、ロウデコーダは２つ以上設けられていても良い。この場合、各々のロウデコーダにおいて、各々のデコード部が対応する配線に接続されていれば、同様の効果を得ることができる。
【産業上の利用可能性】
【０１５２】
以上のように、本発明のデコーダ回路は、高速動作や低消費電力化を行いつつ、安定な動作を保証することができるので、ワード線を駆動するデコーダ回路やイネーブル機能付きデコーダ回路等として有用である。
【図面の簡単な説明】
【０１５３】
【図１】この発明の第１の実施形態によるデコーダ回路の構成を示す回路図である。
【図２】図１に示したデコーダ回路による動作を説明するためのタイミングチャートである。
【図３】この発明の第２の実施形態によるデコーダ回路の構成を示す回路図である。
【図４】図３に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図５】図３に示したデコーダ回路の変形例の構成を示す回路図である。
【図６】図３に示したデコーダ回路の変形例の構成を示す回路図である。
【図７】図６に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図８】図３に示したデコーダ回路の変形例の構成を示す回路図である。
【図９】図８に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図１０】この発明の第３の実施形態によるデコーダ回路の構成を示す回路図である。
【図１１】図１０に示したデコーダ回路による動作を説明するためのタイミングチャートである。
【図１２】この発明の第４の実施形態によるデコーダ回路の構成を示す回路図である。
【図１３】図１２に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図１４】この発明の第５の実施形態によるデコーダ回路の構成を示す回路図である。
【図１５】図１４に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図１６】この発明の第６の実施形態によるデコーダ回路の構成を示す回路図である。
【図１７】図１６に示したプリデコーダの内部構成を示す回路図である。
【図１８】図１６に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図１９】この発明の第７の実施形態によるデコーダ回路の構成を示す回路図である。
【図２０】図１９に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図２１】この発明の第８の実施形態によるデコーダ回路の構成を示す回路図である。
【図２２】図２１に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図２３】図２１に示したデコーダ回路の変形例の構成を示す回路図である。
【図２４】図２１に示したデコーダ回路の変形例の構成を示す回路図である。
【図２５】図２１に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図２６】図２０に示したデコーダ回路の変形例の構成を示す回路図である。
【図２７】図２６に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図２８】この発明の第９の実施形態によるデコーダ回路の構成を示す回路図である。
【図２９】図２８に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図３０】この発明の第１０の実施形態によるデコーダ回路の構成を示す回路図である。
【図３１】図３０に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図３２】この発明の第１１の実施形態によるデコーダ回路の構成を示す回路図である。
【図３３】図３２に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図３４】この発明の第１２の実施形態によるデコーダ回路の構成を示す回路図である。
【図３５】図３４に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図３６】この発明の第１３の実施形態によるデコーダ回路の構成を示す回路図である。
【図３７】図３６に示したデコーダ回路による動作について説明するためのタイミングチャートである。
【図３８】この発明の第１４の実施形態によるデコーダ回路の構成を示す回路図である。
【図３９】図３８に示したレプリカロウデコーダ，レプリカプリデコーダ，センスアンプタイミング制御回路の構成を示す回路図である。
【図４０】図３８に示したデコーダ回路の変形例について説明するための回路図である。
【図４１】本実施形態におけるトランジスタの上面図である。
【図４２】本実施形態におけるトランジスタの断面図である。
【符号の説明】
【０１５４】
１１Ａ，１１Ｂ    電源制御回路
１２Ａ，２２Ａ，３２Ａ，４２Ａ，５２Ａ，６２Ａ，１２Ｂ，２２Ｂ，３２Ｂ，４２Ｂ，５２Ｂ    プリデコーダ
１３    ロウデコーダ
１３＿０〜１３＿３    デコード部
２１Ａ，２１Ｂ    基板制御回路
【図１】
2007164922.tif 000003
【図２】
2007164922.tif 000004
【図３】
2007164922.tif 000005
【図４】
2007164922.tif 000006
【図５】
2007164922.tif 000007
【図６】
2007164922.tif 000008
【図７】
2007164922.tif 000009
【図８】
2007164922.tif 000010
【図９】
2007164922.tif 000011
【図１０】
2007164922.tif 000012
【図１１】
2007164922.tif 000013
【図１２】
2007164922.tif 000014
【図１３】
2007164922.tif 000015
【図１４】
2007164922.tif 000016
【図１５】
2007164922.tif 000017
【図１６】
2007164922.tif 000018
【図１７】
2007164922.tif 000019
【図１８】
2007164922.tif 000020
【図１９】
2007164922.tif 000021
【図２０】
2007164922.tif 000022
【図２１】
2007164922.tif 000023
【図２２】
2007164922.tif 000024
【図２３】
2007164922.tif 000025
【図２４】
2007164922.tif 000026
【図２５】
2007164922.tif 000027
【図２６】
2007164922.tif 000028
【図２７】
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【図２８】
2007164922.tif 000030
【図２９】
2007164922.tif 000031
【図３０】
2007164922.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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