(57)【要約】【課題】  ダミー回路を含む半導体集積回路において、その消費電力の低減、又は面積低減を実現する。【解決手段】  例えば、ダミー回路がＣＭＯＳインバータ回路である場合、ダミー回路は、下図に示すように、拡散層ＰＬ，ＮＬおよびゲート層ＧＴと、これらに一端が接触するコンタクト層ＣＮＴを備え、ＣＮＴの他端には、ＣＮＴとの接触面積を覆う程度のメタル第１層Ｍ１の配線層を備える。つまり、ダミー回路は、上図に示す正規回路のように電源電圧ピンＶＤＤ，接地電圧ピンＧＮＤへの配線が行われておらず、更に、正規回路と比較して小面積のＭ１の配線層しか備えない。したがって、ダミー回路では、電力を消費せず、更にＭ１の配線層が小面積であるため、残りのスペースを正規回路の配線スペースに割り当てることができ半導体チップの面積を低減できる。【選択図】  図１
2007081338.tif 000002
【特許請求の範囲】
【請求項１】
メタル配線層のレイアウト変更によって回路修正を行う際に用いられるダミー回路を備えた半導体集積回路であって、
前記ダミー回路は、
複数の拡散層と、
前記複数の拡散層の上層に位置するゲート層と、
前記複数の拡散層に一端が接触した複数のコンタクト層と、
前記複数のコンタクト層の他端に接触した複数のメタル配線層とを備え、
前記複数のメタル配線層のそれぞれは、前記接触対象のコンタクト層との接触部分を覆う程度の面積しか備えておらず、電源電圧端子および接地電圧端子への接続が行われていないことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記ダミー回路への入力信号の中に、前記半導体集積回路上で共通に使用され、配線ツリーによって供給される制御信号が含まれる場合、
前記配線ツリーは、前記ダミー回路内の前記ゲート層に対して接続されていることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記ダミー回路が、複数の前記ゲート層を含み、クロック信号が入力されるフリップフロップ回路である場合、
前記複数のゲート層のいずれかには、前記クロック信号を供給するクロックツリーが接続されていることを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記ダミー回路が、複数の前記ゲート層を含み、クロック信号とスキャンイネーブル信号とスキャンイン信号が入力され、スキャンアウト信号を出力するスキャン付きフリップフロップ回路である場合、
前記スキャン付きフリップフロップ回路は、前記入力されたスキャンイン信号をそのままスキャンアウト信号として出力するメタル配線層を更に備え、
前記複数のゲート層のいずれかには、前記クロック信号を供給するクロックツリーが接続され、
前記複数のゲート層の他のいずれかには、前記スキャンイネーブル信号を供給する信号ツリーが接続され、
前記スキャン付きフリップフロップ回路はスキャンチェーン構成の一部となっていることを特徴とする半導体集積回路。
【請求項５】
メタル配線層のレイアウト変更によって回路修正を行う際に用いられるダミー回路を備えた半導体集積回路であって、
前記ダミー回路は、
複数の拡散層と、
前記複数の拡散層の上層に位置するゲート層と、
前記複数の拡散層に一端が接触した複数のコンタクト層とを備え、
前記複数のコンタクト層の他端は、絶縁膜に接触しており、電源電圧端子および接地電圧端子への接続が行われていないことを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記ダミー回路への入力信号の中に、前記半導体集積回路上で共通に使用され、配線ツリーによって供給される制御信号が含まれる場合、
前記配線ツリーは、前記ダミー回路内の前記ゲート層に対して接続されていることを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
前記ダミー回路が、複数の前記ゲート層を含み、クロック信号が入力されるフリップフロップ回路である場合、
前記複数のゲート層のいずれかには、前記クロック信号を供給するクロックツリーが接続されていることを特徴とする半導体集積回路。
【請求項８】
請求項６記載の半導体集積回路において、
前記ダミー回路が、複数の前記ゲート層を含み、クロック信号とスキャンイネーブル信号とスキャンイン信号が入力され、スキャンアウト信号を出力するスキャン付きフリップフロップ回路である場合、
前記スキャン付きフリップフロップ回路は、前記入力されたスキャンイン信号をそのままスキャンアウト信号として出力するメタル配線層を更に備え、
前記複数のゲート層のいずれかには、前記クロック信号を供給するクロックツリーが接続され、
前記複数のゲート層の他のいずれかには、前記スキャンイネーブル信号を供給する信号ツリーが接続され、
前記スキャン付きフリップフロップ回路はスキャンチェーン構成の一部となっていることを特徴とする半導体集積回路。
【請求項９】
半導体集積回路内に含まれる第１回路に対応して、前記第１回路を正規回路として用いる場合の正規レイアウトデータと、前記第１回路をダミー回路として用いる場合のレイアウトデータであり、前記正規レイアウトデータとはメタル配線層の構成が異なるダミーレイアウトデータとを予め作成する第１処理と、
セルライブラリ上に、予め、前記正規レイアウトデータを第１セル名で保存し、前記ダミーレイアウトデータを前記第１セル名に第１識別子を付加した第２セル名で保存する第２処理と、
論理設計段階とレイアウト設計段階の中で、前記正規回路と前記ダミー回路のインスタンス名、セル名および配置配線情報を含んだネットリストデータであり、前記ダミー回路のインスタンス名のみに第２識別子が付加されているネットリストデータを生成する第３処理とを備え、
コンピュータによる処理を用いて、前記ネットリストデータの中から前記第２識別子を検索キーとして前記ダミー回路を検出し、前記検出したダミー回路に対応して記述されているセル名に対して前記第１識別子の削除または付加を行うことによって、前記ダミー回路のレイアウトデータを前記正規レイアウトデータまたは前記ダミーレイアウトデータに切り替えることを特徴とする半導体集積回路の設計方法。
【請求項１０】
請求項９記載の半導体集積回路の設計方法において、
前記第３処理での前記ネットリストデータでは、前記正規回路のセル名が前記第１セル名であり、前記ダミー回路のセル名が前記第２セル名となっており、
ＥＣＯによる回路修正を行う前の段階で、前記コンピュータによる処理を用いて、前記ネットリストデータの中から前記第２識別子を検索キーとして前記ダミー回路を検出し、前記ネットリストデータ上で前記検出したダミー回路に対応して記述されているセル名から前記第１識別子を削除することで、前記ダミー回路と前記正規回路のセル名を同一にしておき、
ＥＣＯによる回路修正を行った後の段階で、前記コンピュータによる処理を用いて、前記ネットリストデータの中から前記第２識別子を検索キーとして前記ダミー回路を検出し、前記ネットリストデータ上で前記検出したダミー回路に対応して記述されているセル名に前記第１識別子を付加することで、ＥＣＯで使用されなかった前記ダミー回路を前記ダミーレイアウトデータに戻すことを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその設計方法に関し、特に論理修正のためのダミー回路を備えた半導体集積回路およびその設計方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、電源線から修正用トランジスタを経て接地線に至る経路の一部が配線の欠落によって遮断されたレイアウト構成が示されている。その具体例としては、正規のトランジスタの構成を若干変更して、例えば、修正用のＣＭＯＳインバータ回路に含まれる２つのトランジスタの電源供給ノードが、電源線または接地線のいずれか一方に統一して接続したものなどが記載されている。このような構成によると、電源線から接地線に流れるリークパスが遮断されるため、半導体集積回路の不要な電力消費を有効に低減することが可能になる。
【０００３】
また、特許文献２には、ダミーのフリップフロップの一部であり、前段と後段からなるクロック用インバータ回路に対して、その前段と後段の間の配線を切断したレイアウト構成が示されている。そして、このレイアウト構成では、若干の配線追加等を行うことによって、正規のフリップフロップに容易に変更可能となっている。このような構成によると、クロック信号の遮断によってダミーのフリッププロップが動作しないため、消費電力を低減できる。また、クロック信号の入力負荷、セル数および外形が正規のフリップフロップと同じであるため、正規のフリップフロップに置換してもクロックのタイミングには影響を与えない。
【特許文献１】特開平１１−２６０９２３号公報
【特許文献２】特開２００２−２８９６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、ＬＳＩの設計工程において、設計ミス等があった場合に配線変更のみで回路修正／論理修正を行う技術が広く知られている。この技術を用いると、配線変更のみなので、変更するマスク枚数が少なくて済む。また、メタル配線工程より前の状態で半導体ウエハの加工を止めたものを保管しておき、例えば、その製品で不具合が発生した場合、メタル配線層から加工を再開する事で、製品出荷までの時間が短縮できる。このように配線変更のみで回路修正または論理修正を行うため、半導体集積回路内には、通常、ダミー回路と呼ばれる未使用（予備）の論理回路が予め挿入される。
【０００５】
一般的に、ダミー回路は、通常の回路と同じレイアウト構成となっている。したがって、（１）総ゲート数の増大（面積増大）、（２）消費電力増大といった問題が発生する。ここで、（２）の消費電力増大は、例えば、（１）の総ゲート数増大に伴って総リーク電流（スタティックパワー）が増大することや、図１５に示すようなダイナミックパワーが増大することなどが要因となっている。
【０００６】
図１５は、本発明の前提として検討した半導体集積回路において、そのダイナミックパワー増大の問題を説明するためのレイアウト図である。図１５に示すレイアウトは、例えば、ダミー回路の一種である順序回路（フリップフロップ、以下ＦＦと略す場合有り）において、そのクロック信号の入力部分の一例を示している。
【０００７】
図１５において、クロックピンに対してクロック信号が入力されると、電源電圧ピンＶＤＤまたは接地電圧ピンＧＮＤと出力ノードとの間で一定の周期で充放電電流（インターナルパワー）が消費される。また、これに加えて一定の周期でＶＤＤからＧＮＤに向けて貫通電流（スイッチングパワー）が消費される。このインターナルパワーやスイッチングパワーをダイナミックパワーと呼ぶ。一方、クロック信号が入力されない場合にも、ＶＤＤからＧＮＤに向けてサブスレッショルドリークなどの貫通電流が発生する。この貫通電流をスタティックパワーと呼ぶ。
【０００８】
このような消費電力（ダイナミックパワー）の問題を解決するためには、ダミーＦＦに対してクロック信号を接続しない方法が考えられる。しかしながら、この場合、図１６に示すようなクロックタイミングの問題が懸念される。図１６は、本発明の前提として検討した半導体集積回路において、そのクロックタイミングの問題を説明するための図である。図１６では、例えば、正規のフリップフロップＦＦ１と、ダミーのフリップフロップが示されている。
【０００９】
通常、半導体集積回路（半導体チップ）内のフリップフロップでは、そのＦＦ間のクロックスキューを可能な限り小さくする必要がある。図１６の例では、正規のフリップフロップであるＦＦ１や他のＦＦのクロックスキューを目標範囲ＴＧＴ内に抑える必要がある。しかしながら、クロック信号がＦＦ１やダミーＦＦに対して接続されていた場合にＴＧＴを満たしたとしても、ダミーＦＦへのクロック信号を切断すると、図１６のＡＡに示すようにＴＧＴを満たせなくなることがある。つまり、論理修正に伴いダミーＦＦのクロック信号の接続／切断を変更すると、クロックスキューが変動してしまう。すると、半導体チップのタイミング設計をやり直す必要性が生じ、設計フローに手戻りが発生する。
【００１０】
一方、消費電力（ダイナミックパワーおよびスタティックパワー）の問題を解決する別の方法として、電源電圧ピンや接地電圧ピンへの接続を行わない方法が考えられる。しかしながら、この場合、図１７に示すようなレイアウト検証時の不具合が懸念される。図１７は、本発明の前提として検討した半導体集積回路において、そのレイアウト検証時の不具合を説明するための図である。
【００１１】
図１７では、例えば、ＣＭＯＳ回路を基に電源電圧ピンＶＤＤや接地電圧ピンＧＮＤへの配線を行っていないダミーのレイアウトと、ＶＤＤやＧＮＤへの配線および各回路間の配線が行われ、３段構成のＣＭＯＳ回路からなる正規のレイアウトｉｎｖ１〜３が示されている。このような回路に対してレイアウト検証を行う場合、正規のレイアウトからは回路抽出が可能であるが、ダミーのレイアウトからは回路抽出が不可能である。したがって、ダミーのレイアウトでは、ＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ  Ｒｕｌｅ  Ｃｈｅｃｋ）やＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）といった検証ツールでエラーが生じてしまう。
【００１２】
こうした中、特許文献１の技術は、ダミー回路のレイアウトにおいて、電源電圧または接地電圧への配線を遮断するものとなっている。また、特許文献２で述べた技術は、ダミー回路の一部である２段構成のＣＭＯＳレイアウトにおいて、前段から後段への配線を遮断するものとなっている。これらの技術は、正規のレイアウトにできる限り近いレイアウトにすることが念頭にあり、ダミーのレイアウトを正規のレイアウトに変更する際の手作業ができるだけ少なくなるように考慮されている。しかしながら、本発明者等の検討によって、レイアウト設計ツールとして広く知られている自動配置配線機能やＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）機能等を十分に活用した設計フローを用いると、従来技術よりも更に有効的なレイアウトを実現できることが見出された。
【００１３】
そこで、本発明の目的は、ダミー回路を含む半導体集積回路において、その消費電力の低減、又は面積低減を実現することにある。また、本発明の他の目的は、ダミー回路を含む半導体集積回路の設計方法において、論理修正の処理を含めた設計フローの効率化を実現することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路は、レイアウト設計完了後に論理修正／回路修正が発生した場合に備えて予備的に設けられるダミー回路を含むものとなっている。そして、このダミー回路のレイアウトは、複数の拡散層と、その上層に位置するゲート層と、複数の拡散層に一端が接触した複数のコンタクト層と、複数のコンタクト層の他端に接触した複数のメタル配線層とを備え、複数のメタル配線層のそれぞれが、接触対象のコンタクト層との接触部分を覆う程度の面積を備えたものとなっている。
【００１７】
また、本発明の半導体集積回路は、前述したようなダミー回路を含み、ダミー回路のレイアウトが、複数の拡散層と、その上層に位置するゲート層と、複数の拡散層に一端が接触した複数のコンタクト層とを備え、複数のコンタクト層の他端が、絶縁膜に接触したものとなっている。
【００１８】
すなわち、いずれの構成においても、電源電圧端子および接地電圧端子への接続が行われておらず、これによって消費電力の低減が可能となっている。更に、コンタクト層の他端には小面積のメタル配線層が存在するか、もしくはメタル配線層が存在しない構成であるため、ダミー回路上のメタル配線層のスペースを正規回路の配線に有効活用でき、これによって半導体チップの小面積化が実現可能となる。
【００１９】
また、前述したダミー回路のレイアウトは、ダミー回路への入力信号の中に、半導体チップ上で共通に使用され、配線ツリーによって供給される制御信号が含まれる場合、ダミー回路のゲート層に対してこの配線ツリーが接続された構成となる。具体的には、例えば、メタル配線層で形成されるクロックツリー等がコンタクト層を介してゲート層に接続された構成となる。これによって、クロックツリー等は、論理修正の有無に関わらず正規回路とダミー回路の両方に常に接続された状態となるため、クロックツリーの負荷が不変となり、論理修正に伴うクロックスキューの変動等を防止できる。
【００２０】
また、前述したダミー回路が、スキャン付きフリップフロップである場合、そのレイアウト上に、スキャンイン信号をそのままスキャンアウト信号として出力するメタル配線層を備えるとよい。これによって、正規のスキャン付きフリップフロップとダミーのスキャン付きフリップフロップを混在させた状態でスキャンチェーンを構成した場合に、ダミーのスキャン付きフリップフロップによってスキャンチェーンが途切れることを防止することが可能となる。
【００２１】
本発明の半導体集積回路の設計方法は、セルライブラリ上に正規のレイアウトデータとこれとはメタル配線層の構成が異なるダミーのレイアウトデータとをそれぞれ別のセル名で保存しておき、ネットリスト上でダミー回路に対応するセル名を変更することで、ダミー回路のレイアウトを変更するものとなっている。すなわち、ダミーのレイアウトを手作業で正規のレイアウトに変更するような設計方法ではなく、セル名を変更することでレイアウト設計ツールの自動処理を用いて正規のレイアウトとダミーのレイアウトを適宜入れ換える設計方法である。これによって、設計の自動化又は効率化が実現可能となる。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ダミー回路を含む半導体集積回路の消費電力の低減、又は面積低減を実現できる。また、ダミー回路を含む半導体集積回路の設計フローを効率化することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
図１は、本発明の一実施の形態による半導体集積回路において、それに含まれる組合せゲートの一部の構成例を示すレイアウト図であり、（ａ）は正規の組合せゲート、（ｂ）はダミーの組合せゲートを示すものである。図１（ａ），（ｂ）では、組合せゲートの代表的な例としてＣＭＯＳインバータ回路のレイアウトを示している。まず、図１（ａ）に示す正規の組合せゲート（以降、正規ゲートと称す）は、例えば、ＰＭＯＳトランジスタの拡散層ＰＬとＮＭＯＳトランジスタの拡散層ＮＬと、その上層に設けられたゲート層ＧＴを備えている。更にその上層には、メタル第１層Ｍ１が設けられ、Ｍ１の中には配線層、電源電圧ピンＶＤＤ、接地電圧ピンＧＮＤ、データ入力ピンＤＩおよびデータ出力ピンＤＯが含まれている。
【００２５】
各拡散層ＰＬ，ＮＬは、ゲート層ＧＴを挟んで一方がソース領域、他方がドレイン領域となる。ＰＭＯＳトランジスタのソース領域は、コンタクト層ＣＮＴを介してＭ１の配線層に接続され、この配線層を介して電源電圧ピンＶＤＤに接続される。ＮＭＯＳトランジスタのソース領域は、コンタクト層ＣＮＴを介してＭ１の配線層に接続され、この配線層を介して接地電圧ピンＧＮＤに接続される。ＰＭＯＳトランジスタのドレイン領域と、ＮＭＯＳトランジスタのドレイン領域は、それぞれコンタクト層ＣＮＴによって、Ｍ１の配線層に接続され、この配線層を介して共通のデータ出力ピンＤＯに接続される。また、ゲート層ＧＴは、コンタクト層ＣＮＴを介してＭ１の配線層に接続され、この配線層を介してデータ入力ピンＤＩに接続される。
【００２６】
一方、ダミーの組合せゲート（以降、ダミーゲートと称す）は、例えば、ＰＭＯＳトランジスタの拡散層ＰＬとＮＭＯＳトランジスタの拡散層ＮＬと、その上層に設けられたゲート層ＧＴを備えている。更にその上層には、メタル第１層Ｍ１が設けられ、Ｍ１の中には配線層、電源電圧ピンＶＤＤおよび接地電圧ピンＧＮＤが含まれている。このように、ダミーゲートは、正規ゲートと異なり、データ入力ピンＤＩおよびデータ出力ピンＤＯを備えない構成となっている。
【００２７】
各拡散層ＰＬ，ＮＬは、図１（ａ）と同様に、ソース領域およびドレイン領域を備える。ＰＭＯＳトランジスタのソース領域は、コンタクト層ＣＮＴを介してＭ１の配線層に接続される。ＮＭＯＳトランジスタのソース領域も、コンタクト層ＣＮＴを介してＭ１の配線層に接続される。但し、ここでは、正規ゲートと異なり、このＭ１の配線層を、それぞれ電源電圧ピンＶＤＤおよび接地電圧ピンＧＮＤには接続しない構成となっている。
【００２８】
また、ＰＭＯＳトランジスタのドレイン領域と、ＮＭＯＳトランジスタのドレイン領域は、それぞれコンタクト層ＣＮＴによって、Ｍ１の配線層に接続される。この配線層は、正規ゲートと異なり、それぞれ独立しており、図１（ａ）のようなデータ出力ピンＤＯへの共通接続は行わない。ゲート層ＧＴは、コンタクト層ＣＮＴによって、Ｍ１の配線層に接続される。ここでは、正規ゲートと異なり、データ入力ピンＤＩを備えず、ＤＩへの接続を行わない構成となっている。
【００２９】
このように、ダミーゲートは、Ｍ１の中に、電源電圧ピンＶＤＤ、接地電圧ピンＧＮＤ、拡散層ＰＬ，ＮＬへのコンタクト層周りの配線層およびゲート層ＧＴへのコンタクト層周りの配線層のみが含まれ、その他の配線層を削除した構成となっている。すなわち、電源電圧ピンＶＤＤおよび接地電圧ピンＧＮＤへのメタル配線層や、データ入力ピンＤＩおよびデータ出力ピンＤＯへのメタル配線層が含まれていない。これによって、図１５で前述したようなダイナミックパワーや、スタティックパワーによる電力消費が無くなり、半導体チップ全体の消費電力を低減できる。
【００３０】
また、図１（ｂ）のようなダミーゲートを用いることで、例えば図２に示すように、半導体チップ全体の面積低減が実現可能となる。図２は、図１のダミーゲートを用いた際の面積低減効果について説明するための図であり、（ａ）は半導体チップ内の回路構成例、（ｂ）および（ｃ）は、（ａ）の回路構成例に対応したそれぞれ異なるレイアウト構成例を示すものである。図２（ａ）では、ノードＮＤ１を入力、ノードＮＤ２を出力とするインバータ回路ｉｎｖ１１と、ノードＮＤ２を入力、ノードＮＤ３を出力とするインバータ回路ｉｎｖ２２が示されている。
【００３１】
図２（ｂ）では、図２（ａ）の回路の実際上のレイアウトの一例として、ｉｎｖ１１とｉｎｖ２２との間にダミーゲートが設けられている例を示している。このように、実際上の半導体チップのレイアウトでは、半導体チップ内の各所で正規ゲートとダミーゲートが混在しており、レイアウト設計ツールによる自動配置配線によって、ｉｎｖ１１とｉｎｖ２２が若干離れて配置される場合が起こり得る。ここでのダミーゲートは、例えば電源電圧ピンＶＤＤおよび接地電圧ピンＧＮＤへの接続を備えたものとなっているため、図２（ａ）のノードＮＤ２としてＭ１の配線層を用いたい場合、図２（ｂ）のように迂回経路を用いる必要がある。
【００３２】
一方、図２（ｃ）では、図２（ｂ）と同様な正規ゲートおよびダミーゲートの配置構成に対して、そのダミーゲートが、図１（ｂ）のようにコンタクト層周りに限ってＭ１の配線層を備え、ＶＤＤおよびＧＮＤ等への配線を備えないレイアウトとなっている。したがって、図２（ｂ）と異なり、ＮＤ２の配線層を迂回させる必要がなく、ダミーゲートの上層のＭ１で実現することが可能となる。すなわち、ダミーゲート上層のＭ１を、正規ゲートの配線層として有効に活用することができる。ここでは、単純な例で説明を行ったが、実際のレイアウトはもっと複雑に多数の配線が入り乱れており、配線スペースをできるだけ多く確保することが望まれている。したがって、このようにダミーゲート上の配線スペースが有効活用できるようになれば、その分半導体チップの面積低減に寄与することが可能となる。
【００３３】
なお、前述した特許文献１および特許文献２に記載のレイアウト構成では、いわば図２（ｂ）のレイアウト構成に近い形になるため、小面積化は困難である。また、前述した図１（ｂ）において、拡散層へのコンタクト周りの配線層およびゲート層へのコンタクト周りの配線層を残すのは、レイアウト設計ツールの自動配置配線処理による不具合を防止するためである。すなわち、図２（ｃ）において、ノードＮＤ２の配線層は、レイアウト設計ツールによって自動で生成されるが、コンタクト周りの配線層がない場合、ＮＤ２の配線層がダミー回路のコンタクト層に接触してしまう恐れがあるためである。ただし、レイアウト設計ツールで別途配線禁止領域を設定できる場合は、後述する図４の構成例のようにコンタクト周りの配線層を省くことも可能である。
【００３４】
図３は、本発明の一実施の形態による半導体集積回路において、それに含まれるフリップフロップの一部の構成例を示すレイアウト図であり、（ａ）は正規のフリップフロップ、（ｂ）はダミーのフリップフロップを示すものである。図３（ａ），（ｂ）では、フリップフロップを構成する複数の要素回路の一つにクロック信号を入力とするＣＭＯＳインバータ回路が含まれるものとして、そのレイアウトを示している。まず、図３（ａ）に示す正規のフリップフロップ（以降、正規ＦＦと称す）は、例えば、ＰＭＯＳトランジスタの拡散層ＰＬとＮＭＯＳトランジスタの拡散層ＮＬと、その上層に設けられたゲート層ＧＴを備えている。更にその上層には、メタル第１層Ｍ１が設けられ、このＭ１の中には、配線層、電源電圧ピンＶＤＤ、接地電圧ピンＧＮＤ、およびクロックピンＣＰなどが含まれている。
【００３５】
各拡散層ＰＬ，ＮＬは、ゲート層ＧＴを挟んで一方がソース領域、他方がドレイン領域となる。ＰＭＯＳトランジスタのソース領域は、コンタクト層ＣＮＴを介してＭ１の配線層に接続され、この配線層を介してＶＤＤに接続される。ＮＭＯＳトランジスタのソース領域は、ＣＮＴを介してＭ１の配線層に接続され、この配線層を介してＧＮＤに接続される。ＰＭＯＳトランジスタのドレイン領域と、ＮＭＯＳトランジスタのドレイン領域は、それぞれＣＮＴによって、Ｍ１の配線層に共通に接続され、この配線層は図示しないＦＦを構成する別の要素回路に接続される。また、ゲート層ＧＴは、ＣＮＴを介してＭ１の配線層に接続され、この配線層を介してクロックピンＣＰに接続される。
【００３６】
一方、図３（ｂ）に示すダミーのフリップフロップ（以降、ダミーＦＦと称す）は、例えば、図３（ａ）と同様に、ＰＭＯＳトランジスタの拡散層ＰＬとＮＭＯＳトランジスタの拡散層ＮＬと、ゲート層ＧＴと、メタル第１層Ｍ１となる配線層、電源電圧ピンＶＤＤ、接地電圧ピンＧＮＤ、およびクロックピンＣＰなどを備えている。各拡散層ＰＬ，ＮＬは、図３（ａ）と同様に、ソース領域およびドレイン領域を備える。ＰＭＯＳトランジスタのソース領域は、コンタクト層ＣＮＴを介してメタル第１層Ｍ１の配線層に接続される。ＮＭＯＳトランジスタのソース領域も、ＣＮＴを介してＭ１の配線層に接続される。但し、ここでは、正規ＦＦと異なり、この配線層を、それぞれ電源電圧ピンＶＤＤおよび接地電圧ピンＧＮＤには接続しない構成となっている。
【００３７】
また、ＰＭＯＳトランジスタのドレイン領域と、ＮＭＯＳトランジスタのドレイン領域は、それぞれＣＮＴによって、Ｍ１の配線層に接続される。この配線層は、正規ＦＦと異なり、それぞれ独立しており、図３（ａ）のような共通配線は行われない。したがって、このＣＭＯＳインバータ回路の出力はオープンであり、本来この出力を入力とする別の要素回路（図示せず）の入力部分も、例えば図１（ｂ）と同様にゲート層ＧＴへのＣＮＴおよびその周りのＭ１の配線層のみが残された状態でオープンとなる。図３（ｂ）のゲート層ＧＴは、図３（ａ）と同様に、ＣＮＴによってＭ１の配線層に接続され、この配線層を介してクロックピンＣＰに接続される。
【００３８】
このように、ダミーＦＦは、Ｍ１において、電源電圧ピンＶＤＤと、接地電圧ピンＧＮＤと、拡散層ＰＬ，ＮＬへのＣＮＴ周りの配線層とを残して、その他は削除した構成となっている。すなわち、ＶＤＤおよびＧＮＤへの接続配線や、データ出力ピンＤＯへの接続配線や、図示はしないがデータ入力ピンＤＩへの接続配線は行われていない。これによって、前述したようなダイナミックパワーや、スタティックパワーによる電力消費が無くなり、半導体チップ全体の消費電力を低減できる。
【００３９】
更に、ダミーＦＦでは、正規ＦＦと同様に、クロックピンＣＰとゲート層ＧＴとの間の配線を行っているため、クロック配線に接続されるゲート容量は論理修正の有無に関わらず常に不変となる。したがって、図１６で述べたようなクロック配線の負荷変動に伴うクロックスキュー変動の問題が解決できる。これによって、タイミング設計の容易化が実現でき、また論理修正に伴うタイミング設計の手戻りが不要なため設計期間も増大しない。さらに、クロックピンＣＰにクロック信号が入力されたとしても、ダミーＦＦでは、ＶＤＤおよびＧＮＤへの接続を行っていないため、電力は消費しない。
【００４０】
なお、ここでは、クロックピンＣＰに対して配線を行う場合を例としたが、これに限らず、半導体チップ内でツリーを形成して用いられるような信号に対しては、ダミー回路および正規回路に関わらずに配線を行っておくことで同様の効果が得られる。このような信号としては、例えばリセット信号、セット信号、スキャンイネーブル信号などが挙げられる。また、ここでは、クロック信号が入力されるＣＭＯＳインバータ回路を例に説明したが、勿論インバータ回路に限らず、ＦＦの要素回路としてクロック信号が入力されるＮＡＮＤ回路やＮＯＲ回路等が存在する場合でも同様の構成となる。すなわち、クロックピンに対しては配線が行われ、電源電圧ピン（接地電圧ピン）に対しては配線が行われず、本来電源電圧ピンや出力ノードに対して配線するためのＣＮＴ（例えば拡散層−Ｍ１間のＣＮＴ）と、当該ＣＮＴ周りのＭ１の配線層のみが残された構成となる。
【００４１】
図４は、ダミーゲートおよびダミーフリップフロップの別の構成例を示すレイアウト図であり、（ａ）は図１（ｂ）の変形例、（ｂ）は図３（ｂ）の変形例を示すものである。図４（ａ）に示すレイアウトは、図１（ｂ）のレイアウトに対して、拡散層ＰＬ，ＮＬおよびゲート層ＧＴへのコンタクト層ＣＮＴ周りの配線層を削除した構成となっている。また、図４（ｂ）に示すレイアウトは、図３（ｂ）のレイアウトに対して、拡散層ＰＬ，ＮＬへのコンタクト層ＣＮＴ周りの配線層を削除した構成となっている。
【００４２】
図２の説明で述べたが、レイアウト設計ツールにおいて配線禁止領域が設定可能な場合は、このようにＣＮＴ周りのＭ１の配線層を削除することが可能である。この場合、実際の半導体チップ上では、このＣＮＴの一端に絶縁膜などが接触することになる。なお、この配線禁止領域の設定については、図１０等で後述する。
【００４３】
図５は、本発明の一実施の形態による半導体集積回路において、それに含まれるダミーのスキャン付フリップフロップの構成例を示すものであり、（ａ）は回路図、（ｂ）はレイアウト図である。図５（ａ）では、例えば、正規のスキャン付フリップフロップ（以降、正規スキャン付ＦＦ）ＦＦ１，ＦＦ２や組合せゲートＬＯＧ１，ＬＯＧ２等を含む正規回路部ＮＭＬや、ダミーのスキャン付フリップフロップ（以降、ダミースキャン付ＦＦ）ＨＰ＿ＦＦ１，ＨＰ＿ＦＦ２等を含むダミー回路部ＤＭＹが示されている。
【００４４】
ＦＦ１，ＦＦ２のそれぞれは、スキャンイネーブルピンＳＥと、スキャンインピンＳＩと、データ入力ピンＤと、クロックピンＣＰと、データ出力ピン（スキャンアウトピンを兼ねる）Ｑを備えている。正規スキャン付ＦＦは、その前段のデータ出力ピンＱが後段のスキャンインピンＳＩに接続されることで、スキャンチェーンを構成している。また、正規スキャン付ＦＦでは、その前段のデータ出力ピンＱが組合せゲートＬＯＧ１またはＬＯＧ２を介して後段のデータ入力ピンＤに接続されている。更に、ＦＦ１，ＦＦ２のクロックピンＣＰには、マスタクロック信号がクロックツリーを介して入力され、スキャンイネーブルピンＳＥには、スキャンイネーブル信号が信号ツリーを介して入力される。
【００４５】
一方、ＨＰ＿ＦＦ１，ＨＰ＿ＦＦ２のそれぞれも、正規の場合と同様に、スキャンイネーブルピンＳＥ、スキャンインピンＳＩ、データ入力ピンＤ、クロックピンＣＰ、およびデータ出力ピンＱを備えている。また、正規の場合と同様に、ダミースキャン付ＦＦは、その前段のデータ出力ピンＱが後段のスキャンインピンＳＩに接続されることでスキャンチェーンを構成している。更に、クロックピンＣＰには、マスタクロック信号がクロックツリーを介して入力され、スキャンイネーブルピンＳＥには、スキャンイネーブル信号が信号ツリーを介して入力される。データ入力ピンＤは、正規の場合と異なりオープンとなっている。なお、スキャンチェーンは、正規とダミーで分離されて構成される訳ではなく、実際には正規スキャン付ＦＦとダミースキャン付ＦＦが混在して接続されることで構成される。
【００４６】
このような回路構成に対して、図５（ｂ）に示すレイアウトは、図５（ａ）におけるダミー回路部ＤＭＹを模式的に示したものとなっている。すなわち、図５（ｂ）では、例えば、図５（ａ）のＨＰ＿ＦＦ１，ＨＰ＿ＦＦ２のそれぞれが、複数の要素回路によって模式的に表現され、各要素回路は、ＣＭＯＳインバータ回路のレイアウトで表現されている。ここでは、ＨＰ＿ＦＦ１が５個の要素回路で表現され、図５（ｂ）では一部省略しているが、ＨＰ＿ＦＦ２も同様のレイアウトとなっている。但し、実際には、スキャン付ＦＦは、通常５個以上の要素回路を備え、各要素回路も、インバータ回路に限らずＮＡＮＤ回路やＮＯＲ回路や組合せゲート回路等となる。しかし、本実施の形態において、要素回路の種類や数は本質的な事項ではないため、簡素化のため各要素回路をＣＭＯＳインバータ回路で表現している。
【００４７】
５個の要素回路は、例えば、クロックピンＣＰを備えた要素回路ＣＥ１と、スキャンイネーブルピンＳＥを備えた要素回路ＣＥ２と、スキャンインピンＳＩを備えた要素回路ＣＥ３と、データ出力ピンＱを備えた要素回路ＣＥ５と、要素回路ＣＥ４となっている。各要素回路のそれぞれは、例えば、ＰＭＯＳトランジスタの拡散層ＰＬとＮＭＯＳトランジスタの拡散層ＮＬと、その上層に設けられたゲート層ＧＴと、ＧＴの上層に設けられたメタル第１層Ｍ１などを含んでいる。
【００４８】
要素回路ＣＥ１においては、ゲート層ＧＴが、コンタクト層ＣＮＴを介してＭ１の配線層に接続され、この配線層を介してＭ１のクロックピンＣＰに接続されている。また、拡散層ＰＬ，ＮＬのソース領域は、図３（ｂ）等と同様に、ＣＮＴを介してＭ１の配線層に接続されるが、この配線層を介してＭ１の電源電圧ピンＶＤＤおよび接地電圧ピンＧＮＤには接続されない。拡散層ＰＬ，ＮＬのドレイン領域も、図３（ｂ）等と同様に、ＣＮＴを介してＭ１の配線層に接続されるが、それぞれの配線層は個別にオープンとなっており、本来出力ノードを形成するための共通接続は行われない。
【００４９】
要素回路ＣＥ２では、要素回路ＣＥ１と同様に、ゲート層ＧＴが、ＣＮＴを介してＭ１の配線層に接続され、このＭ１の配線層を介してＭ１のスキャンイネーブルピンＳＥに接続されている。拡散層ＰＬ，ＮＬのソース領域およびドレイン領域も、要素回路ＣＥ１と同様に、ＣＮＴを介してＭ１の配線層に接続され、このＭ１の配線層は、ＣＮＴの周りのみに残された状態となっている。
【００５０】
要素回路ＣＥ３では、Ｍ１のスキャンインピンＳＩが、Ｍ１の配線層を介して後述する要素回路ＣＥ５のＭ１のデータ出力ピンＱに接続されている。ここでは、スキャンインピンＳＩが更に、ＣＮＴを介してゲート層ＧＴに接続されているが、このＧＴへの接続はＳＩとＱの配線経路に伴う便宜的なものであり、特に行わなくてもよい。行わない場合は、図１（ｂ）等と同様に、ＧＴに一端が接触するコンタクト層と、このコンタクト層の他端に接触し、コンタクト層の周りに残されたＭ１の配線層とを備えた構成となり、ＳＩとＱを図５（ｂ）とは異なる配線経路で接続した構成となる。すなわち、例えば、ＳＩからＣＥ２とＣＥ３の間の空間を通してＱに至るような経路で配線する。
【００５１】
拡散層ＰＬ，ＮＬのソース領域は、図１（ｂ）等と同様に、ＣＮＴを介してＭ１の配線層に接続されるが、この配線層を介してＭ１の電源電圧ピンＶＤＤおよび接地電圧ピンＧＮＤには接続されない。拡散層ＰＬ，ＮＬのドレイン領域も、図１（ｂ）等と同様に、ＣＮＴを介してＭ１の配線層に接続されるが、それぞれの配線層は個別にオープンとなっており、本来出力ノードを形成するための共通接続は行われない。
【００５２】
要素回路ＣＥ４は、本来ならばデータ入力ピンＤを備える要素回路に該当するものである。但し、ダミースキャン付ＦＦでは、データ入力ピンＤはオープンであるため、図１（ｂ）等と同様に、レイアウト上にデータ入力ピンＤを備える必要はない。すなわち、ゲート層ＧＴは、ＣＮＴを介してＭ１の配線層に接続され、このＭ１の配線層は、ＣＮＴの周りのみに残された状態となっている。拡散層ＰＬ，ＮＬのソース領域およびドレイン領域も同様に、ＣＮＴを介してＭ１の配線層に接続され、このＭ１の配線層は、ＣＮＴの周りのみに残された状態となっている。
【００５３】
要素回路ＣＥ５は、Ｍ１のデータ出力ピンＱを備え、このデータ出力ピンＱに前述したＭ１の配線層を介してＣＥ３のスキャンインピンＳＩが接続されている。ゲート層ＧＴは、ＣＮＴを介してＭ１の配線層に接続され、このＭ１の配線層は、ＣＮＴの周りのみに残された状態となっている。拡散層ＰＬ，ＮＬのソース領域およびドレイン領域も同様に、ＣＮＴを介してＭ１の配線層に接続され、このＭ１の配線層は、ＣＮＴの周りのみに残された状態となっている。なお、ＣＥ５のレイアウトでは、拡散層ＰＬ，ＮＬのソース領域とドレイン領域の位置関係がＣＥ１〜３とは異なっている。そして、図５（ｂ）においては、前段となるＨＰ＿ＦＦ１のデータ出力ピンＱと後段となるＨＰ＿ＦＦ２のスキャンインピンＳＩとが、例えばメタル第２層Ｍ２の配線層などを用いて接続され、これによってスキャンチェーンが構成されている。
【００５４】
図６は、ダミーのスキャン付フリップフロップの図５（ｂ）とは異なる構成例を示すレイアウト図である。図６に示すレイアウトは、図５（ｂ）とは、スキャンインピンＳＩとデータ出力ピンＱとの間の配線経路が異なっている。図５（ｂ）では、この配線経路にメタル第１層Ｍ１の配線層を用いたが、図６ではメタル第２層Ｍ２の配線層を用いている。以下、図５（ｂ）と異なる箇所について説明する。
【００５５】
要素回路ＣＥ３は、Ｍ１の上層にメタル第２層Ｍ２の配線層およびスキャンインピンＳＩを備えている。また、要素回路ＣＥ５も、Ｍ１の上層にＭ２の配線層およびデータ出力ピンＱを備えている。そして、このＳＩとＱがＭ２の配線層によって接続されている。このＭ２の配線層に重なる下層部分においては、ＣＥ３のゲート層が、コンタクト層ＣＮＴを介してＣＮＴ周りに残したＭ１の配線層に接続されており、ＣＥ４のゲート層も、ＣＮＴを介してＣＮＴ周りに残したＭ１の配線層に接続されている。また、前段に位置するＨＰ＿ＦＦ１のＱと後段に位置するＨＰ＿ＦＦ２のＳＩとが例えばＭ２の配線層で接続され、これによってスキャンチェーンが構成されている。
【００５６】
以上のように、ダミースキャン付ＦＦを構成する各要素回路は、電源電圧ピンおよび接地電圧ピンと、拡散層と、ゲート層と、これらの層とメタル配線層とを接続するコンタクト層を備え、各メタル配線層は、対応するコンタクト層との接触部分を覆う程度の大きさを備えたものとなっている。すなわち、各要素回路は、電源電圧ピンおよび接地電圧ピンに対する配線が行われておらず、これによって、消費電力の低減が実現可能となる。更に、各メタル配線層は、対応するコンタクト層との接触部分を覆う程度の大きさしか備えていないため、ダミースキャン付ＦＦ上のメタル配線層を別の回路の配線領域として有効活用でき、これによって小面積化が実現可能となる。
【００５７】
また、各要素回路の中にクロック信号やスキャンイネーブル信号といった半導体チップ共通の制御信号が入力されるものが含まれる場合、その要素回路には、入力される制御信号に対応する入力ピンが設けられ、この入力ピンは、当該要素回路のゲート層に配線される。したがって、制御信号を伝達する配線ツリーのゲート容量負荷が、論理修正の有無に関わらず変動しなくなり、これによって、タイミング設計の容易化またはタイミング設計の手戻りの防止が実現可能となる。
【００５８】
更に、同一のダミースキャン付ＦＦに関しては、スキャンインピンＳＩとデータ出力ピンＱとの配線が行われ、前段と後段に位置する異なるダミースキャン付ＦＦに関しては、前段のデータ出力ピンＱと後段のスキャンインピンＳＩとの配線が行われている。これによって、詳細は図１１等で後述するが、実際の半導体チップにおいて、スキャンチェーンの経路が途絶えることがなく、更にＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）にも問題なく対応することが可能となる。
【００５９】
なお、図示はしないが、正規スキャン付ＦＦは、ダミースキャン付ＦＦと異なり、電源電圧ピンおよび接地電圧ピンへの配線が行われ、更に各要素回路の出力（拡散層のドレイン領域）から別の要素回路の入力（ゲート層）に向けた配線が行われた構成となっている。また、正規スキャン付ＦＦでは、同一ＦＦ内でのＳＩとＱとの配線は勿論行われていない。また、各メタル配線層やピンとそれらが属するメタルの階層との関係は、勿論、図５（ｂ）および図６のものに限定されるものではなく、状況に応じてメタル第１層、メタル第２層あるいはメタル第３層等も含めた中から適宜割り当てることが可能である。
【００６０】
図７は、本発明の一実施の形態による半導体集積回路において、そのレイアウト設計時に行う処理の一例を示す説明図である。図７は、これまでに説明したダミーゲート、ダミーＦＦおよびダミースキャン付ＦＦにおける電源領域以外のレイアウトに対して、ダミー層ＤＭＬを被せたレイアウトを示している。このダミー層ＤＭＬは、レイアウト設計時に使用するもので、実際の半導体チップ製品のレイアウトに反映されるものではない。
【００６１】
このようにレイアウト設計時にダミー層ＤＭＬを被せておくことで、ＥＲＣおよびＬＶＳ検証時に、ダミー回路を検証対象外とすることができる。具体的には、例えば、ＬＶＳ等の抽出ルール（図形演算）にて、ダミー層ＤＭＬに重なっている部分のトランジスタは抽出しないように設定する。これによって、図１７で述べたような、ＥＲＣおよびＬＶＳ検証時の不具合を防止することが可能になる。
【００６２】
以上、これまでに説明したような各種ダミー回路のレイアウトを用いることで、例えば、次のように効果を得ることが可能となる。第１に、実際の半導体チップ内に含まれるダミー回路の電力消費を防止できるため、半導体チップの低消費電力が実現可能となる。第２に、ダミー回路におけるメタル配線層は、その殆どの部分がコンタクト層周りにしか存在せず、その残りとなる大部分の配線スペースを正規回路の配線に有効活用できるため、半導体チップの面積低減が実現可能となる。第３に、ダミー回路ではクロック等の配線が行われているため、論理修正に伴いダミー回路が使用状態／未使用状態に変更されてもスキューに変動が生じず、論理修正に伴うタイミング設計の手戻りを低減することが可能となる。第４に、ＥＲＣ、ＬＶＳ等の検証に対応でき、更にスキャンチェーンにも対応可能となる。
【００６３】
つぎに、これまでに述べたようなダミー回路のレイアウトを適用した設計フローの一例について説明する。図８は、本発明の一実施の形態による半導体集積回路において、その設計方法の一例を示すフロー図である。図８では、第１段階（１ｓｔ）の設計フローと第２段階（２ｎｄ）の設計フローが示されている。第２段階の設計フローは、第１段階の設計フローで設計した半導体チップに不具合があった場合に、その不具合をメタル層の修正によって解決する際の設計フローである。すなわち、例えば、メタル層を修正してダミーゲートを正規ゲートとして用いる場合の設計フローである。
【００６４】
まず、第１段階の設計フローでは、論理設計に続いてレイアウト設計が行われ、これに対してＤＲＣ、ＬＶＳ、ＥＲＣ等のレイアウト検証や、ＡＴＰＧによるテストパターンの自動作成処理が行われる。論理設計は、例えば、ＲＴＬ設計、論理合成、ダミーゲート／ＦＦ挿入、スキャン挿入の順で行われる。まず、ＲＴＬ設計では、設計者が、例えばハードウエア記述言語による設計を行い、この回路記述を論理合成することで、設計ツールが実際の回路を表すネットリストを生成する。ネットリストには、各回路素子の種別やその回路素子間の接続関係などの情報が含まれている。具体的には、ネットリスト上の各回路素子は、例えば、個別に付けられた名称（インスタンス名）や、ＮＡＮＤ回路またはフリップフロップ回路といった回路素子の種別（セル名）や、入力ピンおよび出力ピンの接続先を示す符号（ネット）などを備えている。
【００６５】
次に、設計者は、このようなネットリスト内の適当な箇所に（望ましくはネットリスト内でバランスよく散らばるように）ダミーゲート、ダミーＦＦおよびダミースキャン付ＦＦといったダミー回路を挿入する。この際に、各ダミー回路のそれぞれには、例えばｘｘｘ＿ｓｐａｒｅ（ｘｘｘは適当な名称）等といった「＿ｓｐａｒｅ」（第２識別子）を共通とするユニークなインスタンス名を与えておく。また、ダミーゲートおよびダミーＦＦのデータ入力ピンおよびデータ出力ピンはオープンとし、ダミーＦＦのクロック（リセット、セット）ピンは、それぞれ適当なネットに接続しておく。
【００６６】
一方、ダミースキャン付ＦＦでは、そのデータ入力ピンをオープンとし、クロックピンやスキャンイネーブルピンを適当なネットに接続しておき、スキャンインピンやデータ出力ピンは、前段から後段にスキャンチェーンを張っておく。以上のような論理設計によって、いわばダミー回路を含んだ回路図が完成する。なお、この論理設計上では、ダミー回路のセル名（いわばレイアウトの識別子）と正規回路のセル名は区別せず、ダミー回路であるか否かを識別する箇所はインスタンス名ということになる。すなわち、本実施の形態において、例えばダミーＦＦと正規ＦＦとの違いは、前述したようなレイアウト構成にあるが、論理設計段階では、この違いを意識せず、共に同一レイアウト構成のフリップフロップ回路素子とみなして取り扱う。
【００６７】
続いて、レイアウト設計が行われる。レイアウト設計では、順に、フロアプラン・配置、スキャンチェーンリオーダ、ダミー回路のレイアウト差し替え、クロックツリー構築、自動配線が行われる。まず、フロアプラン・配置では、半導体チップ全体の領域設定の処理や、この領域設定に基づいて、ネットリスト内の各回路に対応したセル（レイアウト）を半導体チップ上に自動配置する処理などが行われる。その後、スキャンチェーンリオーダでは、この配置されたセルの位置関係に基づいて、複数のスキャン付ＦＦの接続関係が最適となるように変更される。
【００６８】
次いで、ダミー回路のレイアウト差し替えを行う。すなわち、これまでの段階では、各ダミー回路に対応して正規のセル（レイアウト）が配置された状態となっているため、これを図１〜図７で述べたようなダミーのセル（レイアウト）に置き換える。これを行うためには、前述したｘｘｘ＿ｓｐａｒｅのインスタンス名を備えた回路（つまりダミー回路）を検索して、それに対応するセル名を正規のセル名からダミーのセル名に置き換えればよい。この処理について、以下に具体的に説明する。
【００６９】
図９は、図８のレイアウト設計において、ダミー回路のレイアウト差し替え方法の一例を示す説明図である。図９に示すように、レイアウト差し替えは、例えばスキャンチェーンリオーダ後にレイアウト設計ツールによって生成したＤＥＦファイルを用いて行う。ＤＥＦファイルは、ネットリストの一種として広く知られているフォーマットであり、通常のネットリストが備える回路および回路間の接続情報に加えて、回路（セル）の配置情報を備えることが可能となっている。
【００７０】
図９に示すＤＥＦファイル記述の例では、例えば、インスタンス名が「Ｉ１＿ｓｐａｒｅ」であり、そのセル名が「ｉｎｖ０１」である回路が、「３３６００−１４４０００」の座標に配置されていることが示されている。そして、このようなＤＥＦファイルに対して、例えばインスタンス名「Ｉ１＿ｓｐａｒｅ」のようなｘｘｘ＿ｓｐａｒｅのインスタンス名を備えた全てのダミー回路を対象として、その全てのセル名に「＿ｄｍｙ」（第１識別子）を付加する処理を行う。例えば、インスタンス名が「Ｉ１＿ｓｐａｒｅ」の回路では、そのセル名に「＿ｄｍｙ」を付加することで「ｉｎｖ０１＿ｄｍｙ」となる。そうすると、インスタンス名が「Ｉ１＿ｓｐａｒｅ」の回路を、配置される座標は変わらずに、そのセル名の変更に伴い、「ｉｎｖ０１」が示す正規のレイアウトから「ｉｎｖ０１＿ｄｍｙ」が示すダミーのレイアウトに置き換えることができる。
【００７１】
このように、セル名を変更することでレイアウトが置き換わるのは、実際には、セル名の中に、その実体回路のレイアウト情報を含む様々な情報が含まれているからであり、これらの情報の集合体はセルライブラリと呼ばれている。このセルライブラリの中身、すなわち、セル名に含まれる各種情報の一例について以下に説明する。
【００７２】
図１０は、図８のレイアウト設計において、そこで用いるセルライブラリについて説明する図であり、（ａ）は正規ゲートを表すセル名に含まれるデータ例、（ｂ）はダミーゲートを表すセル名に含まれるデータ例を示すものである。半導体チップ上にセルを配置する際には、ネットリスト内で各回路（インスタンス）に対応して定義されたセル名を検索キーとして、そのセルの詳細データ（例えばレイアウト情報）をセルライブラリから取得し、その詳細データに基づいてセルの配置が行われる。
【００７３】
図１０（ａ）は、正規ゲートを表すセル名（例えばｉｎｖ０１）に含まれる詳細データの一例を示すものである。これらの詳細データの中には、例えば、レイアウトデータや、アブストラクトデータや、ファンクションデータや、回路図データ等が含まれている。ここでは、正規ゲートがＣＭＯＳインバータ回路であるものとして説明する。
【００７４】
レイアウトデータは、図１（ａ）で示した正規ゲートと同じレイアウト構成になっている。アブストラクトデータとは、自動配線を容易にするためにレイアウト設計ツールで用いるものであり、レイアウトデータの各メタル層の構成に基づいてピンと配線禁止領域を設定したものである。この例では、レイアウトデータ上の各ピンＶＤＤ，ＧＮＤ，Ｉ，Ｏとメタル第１層Ｍ１の配線層に該当する配線禁止領域ＦＡが設定されている。但し、ＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）等に対応するため、便宜的にピンＩ，Ｏの周りに配線禁止領域でない部分が存在している。レイアウト設計ツールは、このアブストラクトデータを参照して、配線禁止領域ＦＡを避けながら各セルのピン間の配線を自動で行うことになる。
【００７５】
ファンクションデータは、例えば、ハードウエア記述言語によって当該セルの機能（ここではインバータ機能）を表したものである。回路図データは、回路内のトポロジーを表したもので、例えばＬＶＳ等で使用される。ここでは、ＣＭＯＳインバータ回路の回路図となっている。
【００７６】
一方、図１０（ｂ）は、ダミーゲートを表すセル名（例えばｉｎｖ０１＿ｄｍｙ）に含まれる詳細データの一例を示すものである。これらの詳細データの中には、図１０（ａ）と同様に、例えば、レイアウトデータや、アブストラクトデータや、ファンクションデータや、回路図データ等が含まれている。ここでも、ダミーゲートがＣＭＯＳインバータ回路であるものとして説明する。
【００７７】
レイアウトデータは、図１（ｂ）で示したダミーゲートのレイアウトに対して図７で示したダミー層ＤＭＬを被せた構成となっている。アブストラクトデータには、レイアウトデータのＭ１を反映した配線禁止領域ＦＡとピンＶＤＤ，ＧＮＤが設けられている。なお、このような禁止領域は任意に設定することができるため、この設定機能を用いれば、前述したように図１（ｂ）のレイアウトデータの代わりにコンタクト層周りの配線層が無い図４（ａ）のレイアウトデータを用いることが可能である。すなわち、図４（ａ）のレイアウトデータに図１０（ｂ）のアブストラクトデータを対応させればよい。
【００７８】
また、アブストラクトデータには、例えばそのダミー層を利用してレイアウトデータにはないピンＩ，Ｏが追加されている。これは、ファンクションデータおよびネットリストデータ上ではピンＩ，Ｏが存在するため、これとアブストラクトデータとを一致させるために便宜的に作成したものである。つまり、ピンが一致しない場合、設計ツールによっては不具合が生じる場合がある。
【００７９】
ファンクションデータは、図１０（ａ）と同様に、例えばハードウエア記述言語によって機能（ここではインバータ機能）を表現したものである。回路図データは、図１０（ａ）と異なり、ＣＭＯＳインバータ回路の各ピンのみを備え、その中身を空にしたものとなっている。これによって、図１７で述べたようなＥＲＣやＬＶＳ等で生じるエラーを防止することが可能になる。すなわち、レイアウトデータが備えるダミー層ＤＭＬによって、ダミーゲートのレイアウトデータからは回路抽出が行われないのでＥＲＣにてエラーは発生しない。また、ＬＶＳにおいてもダミーゲートの回路図データは空であるため、レイアウトデータから回路抽出が行われずともエラーは発生しない。
【００８０】
なお、各セルのタイミング情報の集合体となるタイミングライブラリ内では、正規用とダミー用の両方のセルに対応する情報を１対１で準備し、両者は、名称以外は全て同じ情報とする。また、図１０では、ゲートのセルを例に説明したが、ＦＦのセルに関しても、図１０と同様にしてセルライブラリ内に詳細データを設けておく。すなわち、例えばダミーＦＦのセルでは、そのレイアウトデータは、クロックピン等が接続された図３（ｂ）のレイアウトに図７のダミー層ＤＭＬを被せたものとなる。また、アブストラクトデータは、レイアウトデータ上のＭ１を反映した配線禁止領域や、クロックピン等のピンに加えて、レイアウトデータ上に存在しないデータ入力ピンおよびデータ出力ピン等を備えたものとなる。ファンクションデータは、ＦＦのファンクションが表現されたものとなり、回路図データは、ピンを除いて中身が空となったものとなる。そして、このようなデータを、例えば、「ｆｆ＿ｄｍｙ」などのセル名でセルライブラリ内に格納しておく。
【００８１】
図１１は、図１０に続いてセルライブラリについて説明する図であり、（ａ）は正規のスキャン付フリップフロップを表すセル名に含まれるデータ例、（ｂ）はダミーのスキャン付フリップフロップを表すセル名に含まれるデータ例を示すものである。正規スキャン付ＦＦを表すセル名（例えばｓｃａｎｆｆ）の中には、図１１（ａ）に示すように、例えば、レイアウトデータや、アブストラクトデータや、ファンクションデータや、回路図データ等が含まれている。
【００８２】
レイアウトデータは、複数の要素回路が接続されて構成されるスキャン付ＦＦのレイアウトであり、アブストラクトデータは、レイアウトデータよりピンや配線禁止領域を抽出して作成したものである。ファンクションデータは、例えば、ハードウエア記述言語によって当該セルの機能（ここではスキャン付ＦＦの機能）を表したものである。回路図データは、回路内のトポロジーを表したもので、複数の要素回路が接続されて構成されるスキャン付ＦＦの回路図となっている。
【００８３】
一方、ダミースキャン付ＦＦを表すセル名（例えばｓｃａｎｆｆ＿ｄｍｙ）の中にも図１１（ｂ）に示すように、例えば、レイアウトデータ、アブストラクトデータ、ファンクションデータ、回路図データ等が含まれている。レイアウトデータは、例えば図６で示したダミースキャン付ＦＦのレイアウトに対して図７で示したダミー層ＤＭＬを被せた構成となっている。アブストラクトデータには、レイアウトデータ上のＭ１の配線層やＭ２の配線層をそれぞれ反映した配線禁止領域や、ダミースキャン付ＦＦの回路が本来備えている各ピンが含まれている。すなわち、スキャンインピンＳＩ、データ出力ピンＱ、および図示しないクロックピンＣＰおよびスキャンイネーブルピンＳＥ等のレイアウトデータ上に存在するピンに加えて、データ入力ピンＤ等の回路上には存在するがレイアウトデータ上には存在しないピンがユーザによって付加されている。
【００８４】
ファンクションデータは、図１１（ａ）と異なり、例えばハードウエア記述言語によってバッファの機能を表現したものとなっている。これは、レイアウトデータにおけるスキャンインピンＳＩとデータ出力ピンＱの接続を等価的に表現したものであるが、これによって、ＡＴＰＧ機能によって正しいテストパターンを作成することが可能になる。
【００８５】
すなわち、仮に、スキャン付ＦＦによるスキャンチェーン構成が、「正規→ダミー→ダミー→正規」の順で接続された４段接続回路であったとする。ここで仮にダミーのファンクションデータをスキャン付ＦＦにした場合、ＡＴＰＧ機能は、この４段接続回路を基に４段分（４クロック分）のテストパターンを生成する。しかし、実チップ上では、ダミーはスキャン付ＦＦとして機能しないためＡＴＰＧのパターンが不正確となる。一方、ダミーのファンクションデータをバッファにした場合、ＡＴＰＧ機能は、前述の４段接続回路からバッファとみなしたダミーの段を省き、残りの２段分を基にテストパターンを生成する。そして、実チップ上も、ダミーは単にスキャンインをそのまま出力することから、４段接続回路は、実質的には２段接続回路となる。したがって、ＡＴＰＧ機能によって正しいテストパターンが生成できることになる。
【００８６】
回路図データは、図１１（ａ）と異なり、スキャン付ＦＦ回路の各ピンのみを備え、その中身を空にしたものとなっている。これによって、図１７で述べたようなＥＲＣやＬＶＳ等で生じるエラーを防止することが可能になる。
【００８７】
図１０および図１１で述べたようなセルライブラリを用い、図９で述べたような処理によってダミー回路のレイアウト差し替えが完了したら、続いて図８に示すようにクロックツリーの構築が行われる。この処理では、レイアウト設計ツールが、レイアウトの配線状況やタイミングライブラリ等を参照しながら各セルのクロックスキューが最適となるように、自動でクロックツリーを形成する。この際に、このクロックツリーは、勿論、正規回路上のクロックピンのみならず、ダミー回路（ＦＦおよびスキャン付ＦＦ）上のクロックピンに対しても接続される。
【００８８】
次いで、自動配線では、レイアウト設計ツールが、配置したセル間の配線をネットリストとアブストラクトデータに基づいて自動で行う。この際に、アブストラクトデータ上で擬似的に作成したデータ入力ピンおよびデータ出力ピンは、ネットリスト上ではオープンであるため、このようなピンに対して自動配線が行われることはない。レイアウト設計が完了すると、続いてＤＲＣ、ＬＶＳ、ＥＲＣといったレイアウト検証が行われる。この際、前述したようにセルライブラリ上のダミーセルに関する各種データに工夫をしているため、本来不必要なエラーは発生しない。次いで、ＡＴＰＧ機能によるテストパターンの自動生成が行われる。この際も、セルライブラリ上のダミーセルに関する各種データに工夫をしているため、正しいテストパターンの生成が可能となっている。
【００８９】
以上のような第１段階（１ｓｔ）の設計フローによって半導体チップの設計が完了する。ここで、この第１段階で設計された半導体チップに対して論理変更等が必要となった場合、第２段階（２ｎｄ）の設計フローが行われる。
【００９０】
第２段階の設計フローでは、論理変更に続いてレイアウト設計が行われ、その後、第１段階（１ｓｔ）の設計フローと同様にＤＲＣ、ＬＶＳ、ＥＲＣ等のレイアウト検証や、ＡＴＰＧによるテストパターンの自動作成処理が行われる。図１２は、図８の設計フローにおいて、その２ｎｄ設計フローの処理内容の一例を説明する図である。
【００９１】
図８において、まず、論理変更では、第１段階での論理設計におけるネットリスト（回路図）に対して、論理の追加などを行う。この一例として、例えば、２段のインバータ回路の間にインバータ回路を追加して３段のインバータ回路に変更するものとする。次に、レイアウト設計が行われる。レイアウト設計では、順に、ダミー回路のレイアウト差し戻し、ＥＣＯ処理、ダミー回路のレイアウト差し替え、自動配線が行われる。
【００９２】
ダミー回路のレイアウト差し戻しは、図９で述べた処理と反対の処理であり、インスタンス名が「ｘｘｘ＿ｓｐａｒｅ」であるダミー回路のセル名を、「ｘｘｘ＿ｄｍｙ」から「＿ｄｍｙ」を削除して「ｘｘｘ」に変更する処理である。これによって、ダミー回路のレイアウトは、ダミーのレイアウトから正規のレイアウトに置き換わることになる。すなわち、模式的には、例えば、図１２のＳ１２０のような処理である。
【００９３】
図１２のＥＣＯ処理前では、例えば、インスタンス名「Ｉ１」のインバータ回路とインスタンス名「Ｉ２」のインバータ回路が配置されており、Ｉ１の出力ピンにＩ２の入力ピンが接続された状態となっている。これらのインバータ回路は、セル名「ｉｎｖ」であり、正規のレイアウトを備えている。更に、これらのインバータ回路の近辺に、インスタンス名「Ｉ３＿ｓｐａｒｅ」であるダミーのインバータ回路やインスタンス名「Ｉ４＿ｓｐａｒｅ」であるダミーのインバータ回路が配置されている。Ｉ３＿ｓｐａｒｅおよびＩ４＿ｓｐａｒｅのセル名は、共に「ｉｎｖ＿ｄｍｙ」であり、ダミーのレイアウトとなっている。このような状態に対して、Ｓ１２０のように、「ｉｎｖ＿ｄｍｙ」を「ｉｎｖ」に変更して、一時的に正規のレイアウトに置き換える。
【００９４】
次に、ＥＣＯ処理を行う。ＥＣＯとは、ネットリスト（回路図）の変更に応じて自動的にレイアウト側を修正する機能で、レイアウト設計ツールが一般的に有する拡張機能である。この機能を用いると、変更が無い部分のレイアウトをそのまま維持して、変更が有った部分のレイアウトだけを修正することができるため、レイアウト全体が大きく変更されることがなく、設計の手戻りを小さくすることが可能になる。
【００９５】
例えば、ネットリスト上で前述したような２段のインバータ回路の間にインバータ回路を追加するような修正を行った場合、ＥＣＯ機能は、この追加前と追加後のネットリストを比較し、その差異を認識してレイアウトを変更する。図１２で説明すると、ネットリスト上でＩ１とＩ２の間にＩ５というインスタンス名のインバータ回路を挿入するような変更を行った場合、ＥＣＯ機能は、例えば、レイアウト上でＩ１，Ｉ２の近くに存在する未使用のインバータ回路を見つけ出し、それを活用するような処理を行う。すなわち、ＥＣＯ機能は、セル名が「ｉｎｖ」である未使用のインバータ回路を検索し、その中から近い位置にあるものを選択する。したがって、前述したように全てのダミー回路に対して予めレイアウト差し戻しを行い、正規のレイアウト（正規のセル名）に戻しておく必要がある。
【００９６】
このようなＥＣＯ処理を用いると、図１２のＥＣＯ処理後のように、Ｉ１とＩ２の間に、元々ダミーとして設けてあったインバータ回路Ｉ３＿ｓｐａｒｅが正規のインバータ回路のレイアウトに変更されて挿入され、そのインスタンス名は、Ｓ１２１のようにＥＣＯ機能によって自動的にＩ５に変更される。但し、この段階で、ＥＣＯ機能によって使用されなかったダミー回路も、前述したレイアウト差し戻しによって正規のレイアウトに置き換わった状態となっている。したがって、この使用されなかったダミー回路のレイアウトを、再びダミーのレイアウトに差し替える必要がある。これは、図９と同様に、インスタンス名が「ｘｘｘ＿ｓｐａｒｅ」の回路を検索して、そのセル名に「＿ｄｍｙ」を付加する処理を行えばよい。これによって、例えば、図１２のＳ１２２に示すように、インスタンス名「Ｉ４＿ｓｐａｒｅ」のセル名が「ｉｎｖ＿ｄｍｙ」となり、ダミーのレイアウトに置き換えることができる。
【００９７】
なお、前述したように、ＥＣＯ機能を用いることで、元々ダミーのレイアウトを備えたインスタンス名「Ｉ３＿ｓｐａｒｅ」のインバータ回路は、正規のレイアウトを備えたインスタンス名「Ｉ５」のインバータ回路に変更される。これは、実体のレイアウト上では、元々図１（ｂ）のようなダミーのレイアウトを備えていたのに対して、そのメタル層より下層の部分はそのままで、メタル層のレイアウトのみが図１（ａ）のような正規のメタル層のレイアウトに差し替わった状態となる。そして、この差し替えられたメタル層のレイアウトの中には、勿論、電源電圧ピンおよび接地電圧ピンへの配線層などが含まれ、これに加えて更に、ＥＣＯ機能による自動配線処理によって、Ｉ１およびＩ２のインバータ回路に向けた配線層が含まれている。
【００９８】
また、ここでは、ＥＣＯ処理を用いて回路を追加する場合を例として説明を行ったが、反対に回路を削除する場合も有り得る。この場合は、その削除された回路は、ＥＣＯ機能によってダミー回路に変更され、インスタンス名に任意の文字列（ここでは「＿ｓｐａｒｅ」）が追加される。この際に、ＥＣＯ機能によってこのダミー回路の入出力ピンの条件が設定可能であるが、この条件は、これまでに説明したダミー回路と同様にオープンとする。そして、その後のレイアウト差し替えによって、このダミー回路のレイアウトをダミーのレイアウトに差し替える。
【００９９】
以上、図８に示したような設計フローを用いることで、ダミー回路に図１〜図７で述べたようなレイアウトを適用した上で、更にＥＣＯ処理にも対応した論理設計およびレイアウト設計を実現可能となる。また、ダミー回路におけるレイアウト等を含む各種データは、前述したように複数の製品で共通使用が可能なセルライブラリとして設けてあり、このセルライブラリ内の各種データに、設計工程で不具合が発生しないような仕組みを設けている。したがって、設計者にとっては、特にダミー回路の中身を意識することはなく、これまで通りの設計工程に、ダミー回路のレイアウト差し替え／差し戻しといった機械的であり自動化が可能な簡単な処理が加わるのみであるため、設計の複雑化や設計工数の増大にはならない。
【０１００】
なお、図８のように、レイアウト設計時にダミー回路のレイアウト差し替え（すなわちセル名の差し替え）を行う方法を用いる代わりに、論理設計時で予め正規回路（正規回路のセル名）とダミー回路（ダミー回路のセル名）を区別しておく方法を用いることも可能である。ただし、この場合は、レイアウト設計で用いる各種ライブラリの他に、論理設計で用いる各種ライブラリの中にも、正規回路とダミー回路の両方の情報が必要となるため、図８の方法と比べてライブラリの作成工数やライブラリ容量の増大により若干設計効率が低下することになる。
【０１０１】
図１３は、本発明の一実施の形態による半導体集積回路において、その設計方法の他の一例を示すフロー図である。図１３においても、図８の設計フローと同様に、第１段階（１ｓｔ）の設計フローと第２段階（２ｎｄ）の設計フローが示されている。図１３の設計フローは、正規およびダミーのスキャン付ＦＦを用いない場合の設計フローであり、図８の設計フローから、論理設計時のスキャンの挿入処理やレイアウト設計時のスキャンチェーンリオーダ処理およびＡＴＰＧ作成処理が省かれたものとなっている。それ以外は、図８の設計フローと同様である。
【０１０２】
この設計フローは、例えば、ＡＴＰＧによるスキャンテストが必要でない比較的小規模の半導体チップの設計などに適用することができる。この設計フローを用いると、正規およびダミーのスキャン付ＦＦに関するセルライブラリが不必要となるため、その作成工程やライブラリ容量の低減の面で効果がある。
【０１０３】
図１４は、本発明の一実施の形態による半導体集積回路において、その設計方法の更に他の一例を示すフロー図である。図１４においても、図８および図１３の設計フローと同様に、第１段階（１ｓｔ）の設計フローと第２段階（２ｎｄ）の設計フローが示されている。図１３の設計フローが、ダミーゲートとダミーＦＦに対してダミーのレイアウトを用いるのに対して、図１４の設計フローは、ダミーＦＦに対してのみダミーのレイアウトを用いるものとなっている。したがって、図１３の設計フローと異なり、第１段階（１ｓｔ）のレイアウト設計においてダミーＦＦのみに対してレイアウト差し替えが行われ、第２段階（２ｓｔ）のレイアウト設計においてもダミーＦＦのみに対してレイアウト差し戻しおよび差し替えが行われる設計フローとなっている。
【０１０４】
更に、図１３の設計フローと異なり、ダミーゲートは電源電圧ピンおよび接地電圧ピンへの接続が行われている正規のレイアウトを用いることになるため、第１段階の論理設計において、貫通電流を防止するためダミーゲートのデータ入力ピンを接地電圧ピンＧＮＤに接続しておく。これ以外は、図１３の設計フローと同様である。
【０１０５】
この設計フローを用いると、セルライブラリの大多数（通常、例えば７０％など）を占めるゲートに対してダミーゲートに関するセルライブラリが不必要となるため、その作成工数やライブラリ容量の低減の面で効果がある。この設計フローによる半導体チップは、ダミーＦＦによる電力消費（スタティック電流、ダイナミック電流）は防止できるが、ダミーゲートのサブスレッショルドリークなどによるスタティック電流が若干発生することになる。このようなスタティック電流が許容範囲内である場合に、図１４の設計フローは有益なものとなる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０７】
本発明による半導体集積回路およびその設計方法は、特定顧客へのカスタム製品等のように小規模の仕様変更が多発する製品およびその設計方法に適用して特に有益な技術であり、これに限らず、ＬＳＩ製品全般およびその設計方法に対して広く適用可能である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一実施の形態による半導体集積回路において、それに含まれる組合せゲートの一部の構成例を示すレイアウト図であり、（ａ）は正規の組合せゲート、（ｂ）はダミーの組合せゲートを示すものである。
【図２】図１のダミーゲートを用いた際の面積低減効果について説明するための図であり、（ａ）は半導体チップ内の回路構成例、（ｂ）および（ｃ）は、（ａ）の回路構成例に対応したそれぞれ異なるレイアウト構成例を示すものである。
【図３】本発明の一実施の形態による半導体集積回路において、それに含まれるフリップフロップの一部の構成例を示すレイアウト図であり、（ａ）は正規のフリップフロップ、（ｂ）はダミーのフリップフロップを示すものである。
【図４】ダミーゲートおよびダミーフリップフロップの別の構成例を示すレイアウト図であり、（ａ）は図１（ｂ）の変形例、（ｂ）は図３（ｂ）の変形例を示すものである。
【図５】本発明の一実施の形態による半導体集積回路において、それに含まれるダミーのスキャン付フリップフロップの構成例を示すものであり、（ａ）は回路図、（ｂ）はレイアウト図である。
【図６】ダミーのスキャン付フリップフロップの図５（ｂ）とは異なる構成例を示すレイアウト図である。
【図７】本発明の一実施の形態による半導体集積回路において、そのレイアウト設計時に行う処理の一例を示す説明図である。
【図８】本発明の一実施の形態による半導体集積回路において、その設計方法の一例を示すフロー図である。
【図９】図８のレイアウト設計において、ダミー回路のレイアウト差し替え方法の一例を示す説明図である。
【図１０】図８のレイアウト設計において、そこで用いるセルライブラリについて説明する図であり、（ａ）は正規ゲートを表すセル名に含まれるデータ例、（ｂ）はダミーゲートを表すセル名に含まれるデータ例を示すものである。
【図１１】図１０に続いてセルライブラリについて説明する図であり、（ａ）は正規のスキャン付フリップフロップを表すセル名に含まれるデータ例、（ｂ）はダミーのスキャン付フリップフロップを表すセル名に含まれるデータ例を示すものである。
【図１２】図８の設計フローにおいて、その２ｎｄ設計フローの処理内容の一例を説明する図である。
【図１３】本発明の一実施の形態による半導体集積回路において、その設計方法の他の一例を示すフロー図である。
【図１４】本発明の一実施の形態による半導体集積回路において、その設計方法の更に他の一例を示すフロー図である。
【図１５】本発明の前提として検討した半導体集積回路において、そのダイナミックパワー増大の問題を説明するためのレイアウト図である。
【図１６】本発明の前提として検討した半導体集積回路において、そのクロックタイミングの問題を説明するための図である。
【図１７】本発明の前提として検討した半導体集積回路において、そのレイアウト検証時の不具合を説明するための図である。
【符号の説明】
【０１０９】
ＶＤＤ  電源電圧ピン
ＧＮＤ  接地電圧ピン
ＰＬ，ＮＬ  拡散層
ＤＩ，Ｉ，Ｄ  データ入力ピン
ＤＯ，Ｏ，Ｑ  データ出力ピン
ＣＰ  クロックピン
ＳＩ  スキャンインピン
ＳＥ  スキャンイネーブルピン
Ｍ１  メタル第１層
Ｍ２  メタル第２層
ＧＴ  ゲート層
ＣＮＴ  コンタクト層
ｉｎｖ  インバータ回路
ＮＤ  ノード
ＮＭＬ  正規回路部
ＤＭＹ  ダミー回路部
ＦＦ  フリップフロップ
ＬＯＧ  組合せゲート
ＣＥ  要素回路
ＤＭＬ  ダミー層
ＦＡ  配線禁止領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007081338.tif 000017
【図１６】
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【図１７】
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