(57)【要約】【課題】構成が簡素で高精度な変換性能を有するデジタル−アナログ変換器を提供する。【解決手段】本発明に係るデジタル−アナログ変換器は、ＭＯＳ構造のトランジスタと複数のキャパシタとを備え、前記トランジスタは、半導体基板の主表面に形成されたソースと、前記半導体基板の主表面に形成され、アナログ信号出力端子となるドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、から構成され、複数の前記キャパシタは、互いに電気的に絶縁されて前記半導体基板の主表面に複数のデジタル信号入力端子として形成された不純物領域からなる複数の第一電極と、前記不純物領域上に絶縁膜を介して前記第一電極と対向するように前記ゲートと一体的に形成された第二電極と、から構成される。【選択図】図１
2007335648.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造のトランジスタと複数のキャパシタとを備え、
前記トランジスタは、
半導体基板の主表面に形成されたソースと、
前記半導体基板の主表面に形成され、アナログ信号出力端子となるドレインと、
前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、
から構成され、
複数の前記キャパシタは、
互いに電気的に絶縁されて前記半導体基板の主表面に複数のデジタル信号入力端子として形成された不純物領域からなる複数の第一電極と、
前記不純物領域上に絶縁膜を介して前記第一電極と対向するように前記ゲートと一体的に形成された第二電極と、
から構成されたデジタル−アナログ変換器。
【請求項２】
ＭＯＳ構造のトランジスタと複数のキャパシタとを備え、
前記トランジスタは、
半導体基板の主表面に形成されたソースと、
前記半導体基板の主表面に形成され、アナログ信号出力端子となるドレインと、
前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、
から構成され、
複数の前記キャパシタは、
前記ゲートと一体的に形成された第一電極と、
前記ゲート上に絶縁膜を介して複数のデジタル信号入力端子として形成された複数の第二電極と、
から構成されたデジタル−アナログ変換器。
【請求項３】
請求項１または２に記載のデジタル−アナログ変換器において、
前記ソースは接地電位に接続され、前記ドレインには所定の電圧が印加され、前記複数のデジタル信号入力端子には、デジタル−アナログ変換すべきデジタル信号の各ビット信号が印加される事を特徴とするデジタル−アナログ変換器。
【請求項４】
ＭＯＳ構造の第一トランジスタと第二トランジスタと複数のキャパシタとを備え、
前記第一トランジスタは、
半導体基板の主表面に形成された第一ソース及び第一ドレインと、
前記第一ソースと第一ドレインとの間の前記主表面上に絶縁膜を介して形成された第一ゲートと、
から構成され、
前記第二トランジスタは、
前記半導体基板の主表面に形成された第二ソース及び第二ドレインと、
前記第二ソースと第二ドレインとの間の前記主表面上に絶縁膜を介して前記第一ゲートと一体的に形成された第二ゲートと、
から構成され、
複数の前記キャパシタは、
互いに電気的に絶縁されて前記半導体基板の主表面に複数のデジタル信号入力端子として形成された不純物領域からなる複数の第一電極と、
前記不純物領域上に絶縁膜を介して前記第一電極と対向するように前記第一及び第二ゲートと一体的に形成された第二電極と、
から構成されたデジタル−アナログ変換器。
【請求項５】
請求項１又は４の何れか１項に記載のデジタル−アナログ変換器において、
前記第一トランジスタと前記第二トランジスタと前記キャパシタは、標準的なＣＭＯＳプロセスを用いて作製された事を特徴とするデジタル−アナログ変換器。
【請求項６】
請求項４に記載のデジタル−アナログ変換器において、前記第二トランジスタは、一体に形成された前記第一ゲート、前記第二ゲート及び前記複数のキャパシタの第二電極へ電子を注入あるいは放出するための書き込み及び消去用トランジスタとして機能することを特徴とするデジタル−アナログ変換器。
【請求項７】
請求項６に記載のデジタル−アナログ変換器において、
初期値の書き込み時に、複数の前記デジタル信号入力端子のすべてには論理ハイレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第一の正電圧が印加され、
初期値の消去時に、複数の前記デジタル信号入力端子のすべてには論理ローレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第二の正電圧が印加され、
デジタル−アナログ変換時に、前記第二ソースと前記第二ドレインと前記第一ソースには接地電圧が印加され、前記第一ドレインには所定の第三の正電圧が印加され、前記デジタル信号入力端子にはデジタル−アナログ変換すべきデジタル信号の各ビット信号が印加される事を特徴とするデジタル−アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル−アナログ変換器に関し、特に簡素な構成で精度を向上するための技術に関するものである。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するデジタル−アナログ変換回路は、従来から数多くの用途に用いられている重要な技術である。この種の回路では、微小なアナログ出力信号が必要な場合には高精度の変換が要求される一方、チップ面積の削減を図るために小さな回路規模も要求され、高精度な変換性能と簡素な構成が求められる。
【０００３】
図８は、従来技術に係る最も簡単なデジタル−アナログ変換回路の回路図である。この例に示す変換回路は、負荷素子として動作するｐ型ＭＯＳトランジスタ８０と、デジタル入力信号の各ビット信号が入力される複数のｎ型ＭＯＳトランジスタ８１を並列接続した検知回路とから構成される。この回路は、小さな回路規模で実現出来るものの、変換精度が悪いために高精度な変換性能が要求されるシステムには使用できない。
【０００４】
又、その他の従来技術として、特許文献１には一般的なデジタル−アナログ変換回路が示されている。特許文献１の図１４には、抵抗分圧方式のデジタル−アナログ変換回路が示されており、同文献の図１５には、Ｒ−２Ｒラダー型の電流加算型デジタル−アナログ変換回路が示されている。いずれの回路でもデジタル入力のビット数が多くなると多数の抵抗を必要とするため回路規模が大きくなり、面積が著しく増加する。さらに、これらのデジタル−アナログ変換回路を多数用いる場合には各回路の消費電流を小さくする事が好ましく、そのためには抵抗値を大きくする必要があるため、さらに面積の増を招く。
【特許文献１】特開平１１−１２２１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した様に、従来技術に係るデジタル−アナログ変換回路によれば、小さな回路規模で実現出来るものの変換精度が悪く、高精度な変換性能を得るためには回路規模を大きくする必要があった。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、構成が簡素で高精度な変換性能を有するデジタル−アナログ変換器を提供する事である。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を解決するためになされたもので、本発明に係るデジタル−アナログ変換器は、ＭＯＳ構造のトランジスタと複数のキャパシタとを備え、前記トランジスタは、半導体基板の主表面に形成されたソースと、前記半導体基板の主表面に形成され、アナログ信号出力端子となるドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、から構成され、複数の前記キャパシタは、互いに電気的に絶縁されて前記半導体基板の主表面に複数のデジタル信号入力端子として形成された不純物領域からなる複数の第一電極と、前記不純物領域上に絶縁膜を介して前記第一電極と対向するように前記ゲートと一体的に形成された第二電極と、から構成される。
【０００８】
本発明に係るデジタル−アナログ変換器は、ＭＯＳ構造のトランジスタと複数のキャパシタとを備え、前記トランジスタは、半導体基板の主表面に形成されたソースと、前記半導体基板の主表面に形成され、アナログ信号出力端子となるドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、から構成され、複数の前記キャパシタは、前記ゲートと一体的に形成された第一電極と、前記ゲート上に絶縁膜を介して複数のデジタル信号入力端子として形成された複数の第二電極と、から構成される。
【０００９】
上記デジタル−アナログ変換器において、前記ソースは接地電位に接続され、前記ドレインには所定の電圧が印加され、前記複数のデジタル信号入力端子には、デジタル−アナログ変換すべきデジタル信号の各ビット信号が印加される事を特徴とする。
【００１０】
本発明に係るデジタル−アナログ変換器は、ＭＯＳ構造の第一トランジスタと第二トランジスタと複数のキャパシタとを備え、前記第一トランジスタは、半導体基板の主表面に形成された第一ソース及び第一ドレインと、前記第一ソースと第一ドレインとの間の前記主表面上に絶縁膜を介して形成された第一ゲートと、から構成され、前記第二トランジスタは、前記半導体基板の主表面に形成された第二ソース及び第二ドレインと、前記第二ソースと第二ドレインとの間の前記主表面上に絶縁膜を介して前記第一ゲートと一体的に形成された第二ゲートと、から構成され、複数の前記キャパシタは、互いに電気的に絶縁されて前記半導体基板の主表面に複数のデジタル信号入力端子として形成された不純物領域からなる複数の第一電極と、前記不純物領域上に絶縁膜を介して前記第一電極と対向するように前記第一及び第二ゲートと一体的に形成された第二電極と、から構成される。
【００１１】
上記デジタル−アナログ変換器において、前記第一トランジスタと前記第二トランジスタと前記キャパシタは、標準的なＣＭＯＳプロセスを用いて作製された事を特徴とする。
【００１２】
上記デジタル−アナログ変換器において、前記第二トランジスタは、一体に形成された前記第一ゲート、前記第二ゲート及び前記複数のキャパシタの第二電極へ電子を注入あるいは放出するための書き込み及び消去用トランジスタとして機能することを特徴とする。
【００１３】
上記デジタル−アナログ変換器において、初期値の書き込み時に、複数の前記デジタル信号入力端子のすべてには論理ハイレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第一の正電圧が印加され、初期値の消去時に、複数の前記デジタル信号入力端子のすべてには論理ローレベルの電圧が印加され、前記第二ソースには接地電圧が印加され、前記第二ドレインには所定の第二の正電圧が印加され、デジタル−アナログ変換時に、前記第二ソースと前記第二ドレインと前記第一ソースには接地電圧が印加され、前記第一ドレインには所定の第三の正電圧が印加され、前記デジタル信号入力端子にはデジタル−アナログ変換すべきデジタル信号の各ビット信号が印加される事を特徴とする。
【発明の効果】
【００１４】
本発明によれば、デジタル入力信号の各ビットに応じた複数のキャパシタにおける電荷の再分配を利用してトランジスタのゲート電圧を制御するようにしたので、このトランジスタのドレイン電流を精度良く制御することが可能になる。従って、構成が簡素で高精度な変換性能を有するデジタル−アナログ変換器が提供出来る。
【発明を実施するための最良の形態】
【００１５】
＜第一の実施形態＞
以下、図面を参照して本発明の第一の実施形態について説明する。
図１（ａ）は、本発明の第一の実施形態に係るデジタル−アナログ変換器の平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’に沿った断面図であり、図１（ｃ）は、図１（ａ）のＢ−Ｂ’に沿った断面図であり、図１（ｄ）は、図１（ａ）のＣ−Ｃ’に沿った断面図である。
【００１６】
まず、本デジタル−アナログ変換器のデバイス構造を、図１を用いて説明する。
同図において、１は、ｐ型半導体基板、２は、トランジスタＴｒのゲート部、３は、フローティングゲートＦＧ（ゲート）となるポリシリコン、４は、トランジスタＴｒのドレインＤ（アナログ信号出力端子）となるｎ+拡散層、５は、メタル配線６とｎ＋拡散層４とを接続するコンタクト、６は、ドレインＤに接続されるメタル配線、７は、トランジスタＴｒのソースＳとなるｎ＋拡散層、８は、メタル配線９とｎ＋拡散層７とを接続するコンタクト、９は、ソースＳに接続されるメタル配線、１０は、ｐ型半導体基板１中に形成されたｎ型半導体領域であるｎ−ｗｅｌｌ（不純物領域）、１１は、キャパシタ部、１２は、ｎ−ｗｅｌｌ１０中に形成されたｎ＋拡散層、１３は、ｎ＋拡散層１２とメタル配線１４とを接続するコンタクト、１４は、メタル配線、１５は、素子分離用のフィールド酸化膜、１６は、トランジスタＴｒのゲート酸化膜及びカップリングキャパシタＣｐの絶縁層となる薄い酸化膜１６を表す。なお、ゲート部２は、ポリシリコン３のうち、トランジスタＴｒのゲートとして機能する部分を指している。
【００１７】
ここで、ポリシリコン３（ゲート部２）と、ｎ+拡散層４と、コンタクト５と、メタル配線６と、ｎ＋拡散層７と、コンタクト８と、メタル配線９と、薄い酸化膜１６とから検知用のｎ型ＭＯＳ構造のトランジスタＴｒが構成され、この構造はロジックＩＣのＭＯＳトランジスタ構造と同一である。
【００１８】
又、ポリシリコン３を上部電極（第二電極）とし、薄い酸化膜１６を挟んで対向する様にｎ−ｗｅｌｌ１０を下部電極（第一電極）としてカップリングキャパシタＣ１が構成される。カップリングキャパシタＣ１の下部電極であるｎ−ｗｅｌｌ１０中に形成されるｎ＋拡散層１２と、コンタクト１３とを用いて、ｎ−ｗｅｌｌ１０をメタル配線１４に接続してデジタル信号入力端子φ１とする。
そして、上部電極であるポリシリコン３は共通に使用して、下部電極であるｎ−ｗｅｌｌ１０と、ｎ＋拡散層１２と、コンタクト１３と、メタル配線１４とを互いに電気的に絶縁される様に複数組用い、カップリングキャパシタＣ１と同一構造のカップリングキャパシタＣ２〜Ｃｎが構成される。それぞれのｎ−ｗｅｌｌ及びメタル配線が、デジタル信号入力端子となる。カップリングキャパシタの数は、デジタル入力信号の数と同数である。
【００１９】
ここで、トランジスタＴｒのポリシリコン３を共通に用いてカップリングキャパシタＣ１〜Ｃｎの上部電極とトランジスタＴｒのゲート部２を構成しているため、ポリシリコン３は周囲を絶縁体に囲まれており、電気的にどこにも接続されないフローティング状態となる。このポリシリコン３が、フローティングゲートＦＧとなる。
上述の通り、本デジタル−アナログ変換器は１層ポリシリコンを用いた一般的な構造のＭＯＳトランジスタＴｒとキャパシタＣｐのみで実現でき、特殊なデバイス構造が必要ないため、ロジックＩＣの製造に用いられる標準的なＣＭＯＳプロセスで製造可能である。
【００２０】
図２は、本デジタル−アナログ変換器の等価回路図である。
本デジタル−アナログ変換器１００は、図２の等価回路図に示す様に、電気回路上、検知用のトランジスタＴｒと複数のカップリングキャパシタＣ１〜Ｃｎとから構成される。トランジスタＴｒは、ドレインＤとソースＳとゲートとを備え、カップリングキャパシタＣ１〜Ｃｎは、それぞれが絶縁体（誘電体）を介して対向する一対の電極を備えて構成される。ここで、カップリングキャパシタＣ１〜Ｃｎの一方の電極はトランジスタＴｒのゲートに接続され、これらカップリングキャパシタＣ１〜Ｃｎの一方の電極とトランジスタＴｒのゲートは本デジタル−アナログ変換器１００のフローティングゲートＦＧとして機能する。また、カップリングキャパシタＣ１〜Ｃｎの他方の電極は本デジタル−アナログ変換器１００のデジタル信号入力端子φ１〜φｎとして機能する。
【００２１】
次に、本デジタル−アナログ変換器の動作原理を説明する。
概略的には、本デジタル−アナログ変換器は、デジタル入力信号の各ビットに応じて複数のキャパシタ間で電荷の再分配を行い、これによりトランジスタのゲート電圧を制御することにより、このトランジスタのドレイン電流を精度良く制御する。このドレイン電流をアナログ出力信号として取り出せば、デジタル入力信号を精度良くアナログ信号に変換することが可能になる。
【００２２】
更に詳細に本デジタル−アナログ変換器の動作原理を説明する。
図３は、本デジタル−アナログ変換器のフローティングゲートＦＧに対する容量系の等価回路図である。
本デジタル−アナログ変換器は、複数のカップリングキャパシタＣ１〜Ｃｎを備えるが、ここでは説明を簡略化するために、カップリングキャパシタＣ１、Ｃ２、Ｃｎの３つがフローティングゲートＦＧに接続されている場合を考える。フローティングゲートＦＧには、カップリングキャパシタＣ１、Ｃ２、Ｃｎに加えてトランジスタＴｒのゲート容量及びフローティングゲートＦＧの寄生容量を加算した寄生容量Ｃｐが対接地（ＶＳＳ）に付加される。
【００２３】
ここで、カップリングキャパシタＣ１、Ｃ２、Ｃｎに入力されるデジタル入力信号の電圧をそれぞれＶφ１、Ｖφ２、Ｖφｎとし、フローティングゲートＦＧの電圧をＶＦＧとする。
その場合には、図示した容量系の電荷の総量は０であるため、
Ｃ１（ＶＦＧ−Ｖφ１）＋Ｃ２（ＶＦＧ−Ｖφ２）＋Ｃｎ（ＶＦＧ−Ｖφｎ）
＋Ｃｐ（ＶＦＧ−ＶＳＳ）＝０
が成立する。
【００２４】
さらに、Ｃ１＋Ｃ２＋Ｃｎ＋Ｃｐ＝ＣＴ、ＶＳＳ＝０とすると、フローティングゲートの電圧ＶＦＧは、
ＶＦＧ＝（Ｃ１／ＣＴ）×Ｖφ１＋（Ｃ２／ＣＴ）×Ｖφ２＋（Ｃｎ／ＣＴ）×Ｖφｎ
と表せる。
即ち、フローティングゲートの電圧ＶＦＧは、カップリングキャパシタＣ１〜Ｃｎの容量とデジタル入力信号の電圧Ｖφ１〜Ｖφｎのみで決定される。
【００２５】
次に、図４を用いて本デジタル−アナログ変換器の電気的特性を説明する。
図４（ａ）は、本デジタル−アナログ変換器のＩｄ−Ｖｄ特性図であり、図４（ｂ）は、本デジタル−アナログ変換器のドレインに負荷抵抗Ｒを設けた回路図である。
【００２６】
ここでは、Ｃ１＝Ｃ２＝・・・＝Ｃｎの条件において、デジタル信号入力端子に印加されるデジタル−アナログ変換すべきデジタル信号の各ビット信号がφ１からφ２、φ３、・・・φｎと順番に一本ずつ論理ローレベル“０”から論理ハイレベル“１”に切り替わった場合を考える。なお、論理ハイレベルの電圧は、すべて同一（例えば電源電圧である３Ｖ）とし、トランジスタＴｒのソースＳは接地されているものとする。
この場合、本デジタル−アナログ変換器のフローティングゲートの電圧ＶＦＧが前述の様に各デジタル信号入力端子に印加される電圧に応じて変化するため、デジタル信号入力端子の電圧が一本ずつ論理ハイレベルになると、それに応じてフローティングゲートの電圧ＶＦＧは正確にΔＶずつ上昇する。
【００２７】
以下に、フローティングゲートの電圧ＶＦＧの決定のされ方をより詳細に説明する。
前述した式によると、Ｖφ１が論理ハイレベル（電圧ＶＨとする）、Ｖφ２＝Ｖφ３＝・・・＝Ｖφｎ＝０の場合、ＶＦＧ＝（Ｃ１／ＣＴ）×ＶＨである。
次に、その状態からさらにＶφ２が論理ハイレベルに変化した場合、ＶＦＧ＝（Ｃ１／ＣＴ）×ＶＨ＋（Ｃ２／ＣＴ）×ＶＨとなり、Ｃ１＝Ｃ２であるため、この式はＶＦＧ＝２（Ｃ１／ＣＴ）×ＶＨと表せる。
【００２８】
即ち、フローティングゲートの電圧ＶＦＧは、デジタル信号入力端子の電圧が１本ずつ論理ハイレベルになるに従いΔＶ＝（Ｃ１／ＣＴ）×ＶＨずつ一定間隔で増加する事が分かる。その結果として、トランジスタＴｒのＩｄ−Ｖｄ特性は、図４（ａ）に示した様に飽和領域において電流が等間隔に増加する複数本のグラフを示す。
【００２９】
具体的には、デジタル信号入力端子φ１〜φｎ＝“０”の場合、フローティングゲートの電圧ＶＦＧは初期値であるため、ドレイン電流は初期値であるＩｄ−Ｖｄ特性４０１を示す。次に、φ１＝“１”、φ２〜φｎ＝“０”の場合、フローティングゲートの電圧ＶＦＧが初期値からΔＶＦＧ＝ΔＶ増加し、その結果としてドレイン電流は飽和領域においてΔＩ増加したＩｄ−Ｖｄ特性４０２を示す。
【００３０】
同様に、ドレイン電流は、φ１＝φ２＝“１”、φ３〜φｎ＝“０”の場合、Ｉｄ−Ｖｄ特性４０３を示し、φ１〜φ３＝“１”、φ４〜φｎ＝“０”の場合、Ｉｄ−Ｖｄ特性４０４を示し、φ１〜φ４＝“１”、φ５〜φｎ＝“０”の場合、Ｉｄ−Ｖｄ特性４０５を示す。そして、φ１〜φｎ＝“１”（全入力電圧が論理ハイレベル）の場合には、ドレイン電流はＩｄ−Ｖｄ特性４０６を示す。各Ｉｄ−Ｖｄ特性間において、フローティングゲートの電圧ＶＦＧがΔＶＦＧ＝ΔＶずつ増加し、ドレイン電流はΔＩずつ増加している。即ち、デジタル入力信号の論理ハイレベルの数に比例してドレイン電流が増加し、高精度にデジタル−アナログ変換処理が行われた事になる。
【００３１】
ここで、図４（ｂ）に示した様に、電圧出力を得る目的でトランジスタＴｒのドレインに抵抗負荷Ｒを設けた場合には、抵抗負荷Ｒによる負荷線が図４（ａ）のＩｄ−Ｖｄ特性のグラフに重ねて表示される。そして、各デジタル入力信号に対応したＩｄ−Ｖｄ特性のグラフと負荷線との交点が出力電圧Ｖｉとなる。ドレイン電流Ｉｄがデジタル入力信号の論理ハイレベルの数に比例して正確にΔＩずつ増加するため、出力電圧Ｖｉは、ｖ１、ｖ２、ｖ３、ｖ４、・・・ｖｎと正確に等間隔で減少する電圧となる。つまり、高精度にデジタル−アナログ変換処理が行われた事になる。
【００３２】
次に、上述のデジタル−アナログ変換動作を表に基づいて説明する。
表１は、デジタル入力信号に対応した各部の電圧である。
【００３３】
【表１】
2007335648.tif 000003
【００３４】
状態１ではＶφ１＝Ｖφ２＝・・・＝Ｖφｎ＝０Ｖであるため、フローティングゲートＦＧの電圧は初期状態であり、例えばαＶを有している。そして、出力はｖ１である。
状態２では、デジタル信号入力端子φ１のみが論理ハイレベル“１”（例えば電源電圧の３Ｖ）となり、他のデジタル信号入力端子は論理ローレベル“０”（０Ｖ）であるため、フローティングゲートＦＧの電圧は容量系の比で決まるΔＶ分だけ上昇する。そして、出力はｖ２となる。
【００３５】
同様にして、状態３〜状態７に示した様に、順次デジタル信号入力端子φ２、φ３、・・・φｎが一つずつ論理ハイレベル“１”（即ち３Ｖ）に切り替わると、それに対応してフローティングゲートＦＧの電圧も順次ΔＶ分ずつ正確に上昇する。そして、出力は、ｖ３〜ｖｎとなる。
【００３６】
上述の説明ではデジタル入力信号が順次切り替わる例を示したが、順次切り替わるという規則性は必ずしも必要ではない。例えば、状態９に示した様に、φ１、φ３、φ５のみが論理ハイレベル“１”であり、他が論理ローレベル“０”である場合も、フローティングゲートＦＧの電圧はα＋２ΔＶとなるため出力電圧がｖ３となり、状態３と同一になる。同様に、状態１０では、デジタル入力信号２本が“１”になった場合を示しており、この場合は状態４と同じ出力電圧ｖ４となる。即ち、出力電圧は、何本のデジタル入力信号が論理ハイレベル“１”であるかに依存して決定される。
【００３７】
又、応用例として、カップリングキャパシタＣ１〜Ｃｎの容量値を調整する事によって、より高精度のドレイン電流制御（すなわち出力電圧制御）が行える。あるいは、容量値の大きなカップリングキャパシタと小さなカップリングキャパシタを組み合わせる事によって、入力信号に対して非線形に変化する様にドレイン電流制御を行う事も可能であり、応用性が広いデジタル−アナログ変換器が提供できる。
【００３８】
さらに、カップリングキャパシタの容量値を変化させるその他の例として、４つのカップリングキャパシタの容量値を８：４：２：１の比に設定する事が考えられる。そして、４ビットの２進デジタル入力信号のＭＳＢ信号を８の容量値のカップリングキャパシタに入力し、ＬＳＢ信号を１の容量値のカップリングキャパシタに入力し、その間のビット信号を順次容量値４と２のカップリングキャパシタに入力する。
【００３９】
その結果、デジタル入力信号が“０００１”の時には容量値１のみが選択され、フローティングゲートＦＧの電圧はα＋ΔＶとなり、デジタル入力信号が“０１０１”の時には容量値４＋１が選択され、フローティングゲートＦＧの電圧はα＋５ΔＶとなり、それぞれに対応したドレイン電流と出力電圧が得られる。この方法を用いると、簡単な構成により２進デジタル入力信号をアナログ値に直接的に変換する事が可能となる。
【００４０】
この方法によっても、入力信号のビット数に応じた複数個の容量を用意して複数ビットのデジタル−アナログ変換が実現可能である。
さらに、本デジタル−アナログ変換器は、他に付属する回路が不要であり、本素子自体でデジタル−アナログ変換が行えるため、非常にレイアウト面積が小さく、簡素な構成で変換器が実現できる。
【００４１】
＜第二の実施形態＞
次に、図５を参照して本発明の第二の実施形態について説明する。
図５（ａ）は、本発明の第二の実施形態に係るデジタル−アナログ変換器の平面図である。図５（ｂ）は、図５（ａ）のＡ−Ａ’面に沿った断面図であり、図５（ｃ）は、Ｂ−Ｂ’面に沿った断面図である。
【００４２】
本実施形態では、図に示した様に、カップリングキャパシタが２層目のポリシリコン２０と１層目のポリシリコン３によって形成されている。第一の実施形態に示したｎ−ｗｅｌｌを下部電極として利用したカップリングキャパシタの代わりに、２層目のポリシリコン２０（第二電極）をフローティングゲートＦＧである１層目のポリシリコン３（第一電極）の上に酸化膜を介して交差させることによって、交差する部分をカップリングキャパシタとして利用する。２層目のポリシリコン２０は、デジタル信号入力端子として複数本配置され、複数個のカップリングキャパシタが構成される。カップリングキャパシタ以外の構成は第一の実施形態と同一であるため、説明は省略する。又、動作も第一の実施形態と同一であるため、説明は省略する。
【００４３】
本実施形態では、標準ＣＭＯＳプロセスに２層目のポリシリコン製造工程を追加する必要があるが、それぞれのカップリングキャパシタに対してｎ−ｗｅｌｌやｎ＋拡散層を形成する必要がないため、カップリングキャパシタの周囲の面積が非常に小さく出来る。そのため、本実施形態は、デジタル入力信号のビット数が多くカップリングキャパシタを多数用いる場合には面積削減効果が大きい。
【００４４】
なお、図示した例では、フローティングゲートＦＧは１層目のポリシリコンで構成し、カップリングキャパシタのデジタル入力端子となる上部電極は２層目のポリシリコンで構成しているが、逆に構成しても良い。つまり、１層目のポリシリコンを用いてカップリングキャパシタのデジタル入力端子となる下部電極を形成した後、２層目のポリシリコンを用いてキャパシタの上部電極となるフローティングゲートＦＧを形成しても良い。この構成では、フローティングゲートＦＧのシリコン基板に対する寄生容量を減らすことができる。
【００４５】
＜第三の実施形態＞
次に、図面を参照して本発明の第三の実施形態について説明する。
図６は、本発明の第三の実施形態に係るデジタル−アナログ変換器の平面図である。図１に示した第一の実施形態と共通の構成要素には同一の符号を付け、説明は省略する。
【００４６】
本デジタル−アナログ変換器は、第一の実施形態の構成に加えて、フローティングゲートＦＧへの電子の注入と放出を行うための書き込み及び消去用のトランジスタＴｒ２を設けたものである。トランジスタＴｒ２の素子構造は、トランジスタＴｒ１と同じであり、ゲート部３０と、ドレイン部３１と、ソース部３２とで構成される。そして、トランジスタＴｒ２のゲートは、ポリシリコン３によってトランジスタＴｒ１のゲートと一体的に形成される。
【００４７】
この様に、本デジタル−アナログ変換器は特別な構造を必要としないため、ロジックＩＣの製造に用いられる標準的なＣＭＯＳプロセスで作製可能である。
又、本デジタル−アナログ変換器はトランジスタＴｒ２を有するため、それを用いてフローティングゲートＦＧに対して電荷を注入し、アナログ出力の初期値を所望の値に変更する事が可能である。
【００４８】
図７は、本デジタル−アナログ変換器の等価回路図である。
同図に示す様に、第一の実施形態に示したデジタル−アナログ変換器に加えて、書き込み及び消去用のトランジスタＴｒ２を備えている。書き込み及び消去用のトランジスタＴｒ２のゲートは、フローティングゲートＦＧに共通接続されている。
【００４９】
表２は、第三の実施形態に係るデジタル−アナログ変換器の書き込み、消去及び読み出しに関する動作表である。
説明を簡略化するために、デジタル信号入力端子はφ１、φ２、φｎのみを示している。
【００５０】
【表２】
2007335648.tif 000004
【００５１】
初期値の書き込み時には、ドレインＤ２に例えば５Ｖを印加し、ソースＳ２を接地し、デジタル信号入力端子φ１、φ２、φｎを論理ハイレベル（例えば電源電圧３Ｖ）に設定する。その結果、フローティングゲートＦＧの電圧は、カップリングキャパシタＣ１、Ｃ２、Ｃｎにより例えば２Ｖになる。そして、Ｔｒ２は飽和領域で動作し、ドレインＤ２の電圧が高いために過電流が流れてホットエレクトロンが発生し、電子がフローティングゲートＦＧに注入される。
【００５２】
即ち、ドレインＤ２の電圧等を制御する事によって、初期状態におけるフローティングゲートＦＧに注入される電荷量を調整することが出来るので、フローティングゲートＦＧの電圧を任意に設定出来る。換言すると、初期状態におけるドレイン電流値が任意に設定出来る。
なお、表に示した電圧は一例であり、書き込みが行える電圧であればそれに限定されるものではない。本実施形態では、書き込みの目的が初期値を決定するためであるので多量の電子を注入する必要は無く、そのため小さいドレイン電圧で書き込みを行っても良い。
【００５３】
初期値の消去時には、ドレインＤ２に７Ｖを印加し、ソースＳ２を接地し、デジタル信号入力端子φ１、φ２、φｎを論理ローレベルに設定する。この状態ではフロ−ティングゲートＦＧの電圧は、カップリングキャパシタによってほぼ０Ｖに固定されるため、フロ−ティングゲートＦＧとドレインＤ２との電位差が約７Ｖとなり、ファウラノルトハイム(Fauler-Northeim)のトンネル電流が流れ、フローティングゲートＦＧからドレインＤ２へ電子が放出され、消去が行われる。
なお、消去が行える電圧であれば、表に記載された電圧に限定されるものではない。
【００５４】
読み出し時（デジタル−アナログ変換時）には、ドレインＤ２とソースＳ２とソースＳ１を接地し、ドレインＤ１に所定の電圧を印加して、デジタル信号入力端子φ１〜φｎにデジタル−アナログ変換すべきデジタル信号の各ビット信号を入力する事により、第一の実施形態で説明した様にトランジスタＴｒ１を用いてデジタル−アナログ変換を行う事が出来る。予め初期値の書き込みが行われていた場合、トランジスタＴｒ１のドレインＤ１を流れるドレイン電流は、入力信号がすべて論理ローレベルの際には書き込み量に対応する初期値を示し、デジタル入力信号が入力されると初期値を基準にしてデジタル入力信号の論理ハイレベルの数に比例して一定量ずつ増加する。
【００５５】
上述の様に、本実施形態の構成を用いる事によって、デジタル−アナログ変換においてデジタル入力信号がすべて論理ローレベルである場合の出力電流値（初期値）を自由に設定する事が出来る。なお、デジタル−アナログ変換器を構成するカップリングキャパシタは、第二の実施形態で説明した様な第二層のポリシリコンを用いて作製しても良い。
又、図４（ｂ）に示した様に、電圧出力を得る目的でトランジスタＴｒ１のドレインＤ１に抵抗負荷Ｒを設けた場合には、デジタル入力信号の論理ハイレベルの数に比例して正確に等間隔で減少する電圧を得る事が出来る。
【００５６】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、ｎ型半導体基板を用いて本デジタル−アナログ変換器を構成しても良い。また、本発明ではキャパシタとして、ＭＯＳトランジスタの閾値分の影響が出ないように、ｎ型半導体基板上に形成してアキュミュレーション(accumulation)状態で用いたが、初期値でＭＯＳトランジスタの閾値分の電位を与えて反転層が出来るレベルに設定しておけば、通常のＭＯＳトランジスタを用いることは本発明の趣旨を逸脱しない。
【産業上の利用可能性】
【００５７】
本発明は、デジタル−アナログ変換器に用いて好適である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第一の実施形態に係るデジタル−アナログ変換器の構造図である。
【図２】同上のデジタル−アナログ変換器の等価回路図である。
【図３】同上のデジタル−アナログ変換器のフローティングゲートＦＧに対する容量系の等価回路図である。
【図４】同上のデジタル−アナログ変換器のＩｄ−Ｖｄ特性図である。
【図５】本発明の第二の実施形態に係るデジタル−アナログ変換器の構造図である。
【図６】本発明の第三の実施形態に係るデジタル−アナログ変換器の平面図である。
【図７】同上のデジタル−アナログ変換器の等価回路図である。
【図８】従来技術に係るデジタル−アナログ変換回路の回路図である。
【符号の説明】
【００５９】
１  ｐ型半導体基板、２  ゲート部２、３  ポリシリコン、４  ｎ+拡散層、５  コンタクト、６  メタル配線、７  ｎ＋拡散層、８  コンタクト、９  メタル配線、１０  ｎ−ｗｅｌｌ、１１  キャパシタ部、１２  ｎ＋拡散層、１３  コンタクト、１４  メタル配線、１５  素子分離用のフィールド酸化膜、１６  薄い酸化膜、Ｔｒ  トランジスタ、Ｄ  ドレイン、Ｓ  ソース、ＦＧ  フローティングゲート、Ｃ１〜Ｃｎ  カップリングキャパシタ、φ１〜φｎ  デジタル信号入力端子、Ｖφ１〜Ｖφｎ  デジタル入力信号の電圧、ＶＦＧ  フローティングゲートの電圧、Ｒ  負荷抵抗、４０１〜４０６  Ｉｄ−Ｖｄ特性、２０  ２層目のポリシリコン、３０  ゲート部、３１  ドレイン部、３２  ソース部、Ｔｒ２  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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