(57)【要約】【課題】  外部から制御する入出力端子数を各モード区分に合わせて最適に制御し、メモリマクロ外部での動作不具合発生要因を削減した動作での検査が可能であり、それぞれの検査モードで検査・解析等を容易に実施できるようにする。【解決手段】  外部入出力信号端子群１００と、該信号端子群にそれぞれ付随する複数の単位入出力回路を有するインターフェース回路２００と、メモリマクロ４００と、該メモリマクロを自己テストするためのＢＩＳＴ回路５００と、各種制御信号を生成する複数の回路ブロックを有する論理回路３００とを備え、複数の単位入出力回路は、各種制御信号によってそれぞれ個別に制御され、所定の外部入出力信号端子を外部から制御することで、他の複数の外部入出力信号端子の論理を各種内部信号によって個別に制御する。【選択図】  図１
2007018595.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部入出力信号端子と、
前記複数の外部入出力信号端子にそれぞれ付随する複数の単位入出力回路と、
１又は複数のメモリマクロと、
前記１又は複数のメモリマクロをチップ内部で自己テストするための自己テスト機能ブロックと、
各種制御信号を生成する複数の回路ブロックとを備え、
前記複数の単位入出力回路は、前記各種制御信号によってそれぞれ個別に制御され、前記複数の外部入出力信号端子の中の所定の外部入出力信号端子を外部から制御することで、他の複数の外部入出力信号端子の論理を各種内部信号によって個別に制御するための手段を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記複数の単位入出力回路の中の所定の単位入出力回路から出力される第１のモード設定制御信号は、他の複数の単位入出力回路の制御信号として入力されるとともに、前記第１のモード設定制御信号が入力された他の所定の単位入出力回路から出力される第２のモード設定制御信号とのＯＲ論理によって、メイン動作モード設定信号を生成するための手段を備え、
前記第１のモード設定制御信号は、当該半導体集積回路装置がスタンバイ状態であるか、動作状態であるかを設定する信号であり、
前記第２のモード設定制御信号は、当該半導体集積回路装置が自己テスト機能を用いた動作モードであるか否かを設定するプリセット信号であり、
前記メイン動作モード設定信号は、当該半導体集積回路装置が自己テスト機能を用いた動作モードであるか否かを設定する内部設定信号であることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記メイン動作モード設定信号は、所定の単位入出力回路の制御信号として入力されるとともに、当該所定の単位入出力回路から出力される第３のモード設定制御信号との組み合わせ論理によって、サブ動作モード設定信号を生成するための手段を備え、
前記第３のモード設定制御信号は、当該半導体集積回路装置がウェハレベルバーンイン（ＷＬＢＩ）モードであるか否かを設定するプリセット信号であり、
前記サブ動作モード設定信号は、当該半導体集積回路装置がＷＬＢＩモードであるか否かを設定する内部設定信号であることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記サブ動作モード設定信号は、所定の単位入出力回路の制御信号として入力されるとともに、前記メイン動作モード設定信号及び１つの内部論理信号との組み合わせ論理によって、他の所定の単位入出力回路に入力される入力イネーブル信号を生成するための手段を備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項３記載の半導体集積回路装置において、
前記複数の単位入出力回路の中の所定の単位入出力回路から出力される第１のデータ入出力制御信号と、他の所定の単位入出力回路から出力される第２のデータ入出力制御信号と、前記メイン動作モード設定信号と、前記サブ動作モード設定信号との組み合わせ論理によって、複数の単位入出力回路に入力される複数の内部論理信号と、前記自己テスト機能ブロックの繰り返し動作制御信号とを生成するための手段を備えたことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記自己テスト機能ブロックの繰り返し動作制御信号と、前記メイン動作モード設定信号と、所定の単位入出力回路から出力されるリセット信号と、前記自己テスト機能ブロックから発生される自己テスト終了信号と、他の所定の単位入出力回路から出力される第１のクロック信号との組み合わせ論理によって、前記自己テスト機能ブロックへの自己テスト起動信号を生成するための手段を備えたことを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第１のクロック信号と、前記メイン動作モード設定信号との組み合わせ論理によって、前記メモリマクロに入力される第２のクロック信号を生成するための手段を備えたことを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
当該半導体集積回路装置が自己テスト機能を用いた動作モードであるときには、前記第１のクロック信号と前記第２のクロック信号とは互いに反転論理の関係にあり、
当該半導体集積回路装置が自己テスト機能を用いない動作モードであるときには、前記第１のクロック信号と前記第２のクロック信号とは同一論理の関係にあることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記メモリマクロの複数のデータ出力信号は、それぞれデータラッチ回路を介して前記自己テスト機能ブロックに入力され、
前記自己テスト機能ブロックのクロック入力端子には前記第１のクロック信号が接続され、
前記メモリマクロのクロック入力端子には前記第２のクロック信号が接続され、
前記データラッチ回路のクロック入力端子には、前記第２のクロック信号と前記メモリマクロの書き込み制御端子に接続される書き込み制御信号とのＮＡＮＤ論理信号が接続されることを特徴とする半導体集積回路装置。
【請求項１０】
請求項３記載の半導体集積回路装置において、
所定の外部入出力信号端子が第１の外部制御によって“Ｈ”又は“Ｌ”の論理に設定されることによって、他の複数の外部入出力信号端子が内部制御によって“Ｈ”又は“Ｌ”の論理に設定され、
この状態で、前記内部制御によって“Ｈ”又は“Ｌ”の論理に設定されている外部入出力信号端子が、第２の外部制御によって強制的に反転論理に設定されることによって、内部制御によって“Ｈ”又は“Ｌ”の論理に設定されていた他の複数の外部入出力信号端子が“Ｚ”（解放）の状態に設定されることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記外部制御によって強制的に反転論理に設定される外部入出力信号端子は、前記第３のモード設定制御信号を出力する単位入出力回路に接続される外部入出力信号端子であって、第１のメイン動作モード時には所定のサブ動作モードを設定する機能を有し、第２のメイン動作モード時には所定のアドレス信号の入力端子の機能を有することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１記載の半導体集積回路装置において、
前記複数の外部入出力信号端子の中の所定の外部入出力信号端子は、スタンバイ設定端子であって、第１のｎＭＯＳトランジスタ素子のドレイン及びゲートと、第２のｎＭＯＳトランジスタ素子のゲートとに共通に接続され、前記第１のｎＭＯＳトランジスタ素子のソースは前記第２のｎＭＯＳトランジスタ素子のソース及び第１の電源端子に共通に接続され、基板は接地電位で抑えられ、前記第２のｎＭＯＳトランジスタ素子のドレインは第２の電源端子に接続され、基板は接地電位で抑えられていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２記載の半導体集積回路装置において、
当該半導体集積回路装置をスタンバイ設定にするときには、前記スタンバイ設定端子は外部制御により“Ｈ”に設定され、前記第１の電源端子と前記第２の電源端子とは“オープン”に設定され、
当該半導体集積回路装置の動作時には、前記スタンバイ設定端子は半導体集積回路装置の内部回路によって“Ｌ”に設定され、前記第１及び第２の電源端子からそれぞれの電源が供給されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１又は複数のメモリマクロと、当該メモリマクロを検査するための自己テスト機能ブロックとを有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
システムＬＳＩの大規模化、高機能化に伴い、搭載されるメモリ容量は年々増加の傾向にあり、その検査手段として組み込み自己テスト（built-in self-test：ＢＩＳＴ）の技術が重要性を増してきている。更に高度な自己テスト機能を実現する技術として、ＢＩＳＡ（built-in self-analyzer）、ＢＩＳＲ（built-in self-repair）等も知られている。
【０００３】
また近年、ウェハレベルバーンイン（wafer level burn-in：ＷＬＢＩ）テストや信頼性試験、不良解析等を効率的に実施することが求められている。
【０００４】
ある従来技術によれば、特にＷＬＢＩテスト時に好適なように、比較的少ない入出力端子を利用して自己テストを行う（特許文献１参照）。
【特許文献１】特開２００１−２３６７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体集積回路装置の検査・解析、及びライフ試験等の信頼性試験の中には、良品不良品の選別をはじめ、ＷＬＢＩテストのようなある一定期間の連続加速動作試験、動作不良箇所の特定解析、不安定動作の詳細な解析、スタンバイ電流異常箇所の解析等、様々な検査・解析があり、これらをいかに効率的に実施するかが課題である。
【０００６】
本発明の目的は、特にＷＬＢＩテストや信頼性試験、不良解析等を効率的に実施するために、複数の外部制御端子をそれぞれ最適に制御するための手段を有する半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、複数の外部入出力信号端子と、該複数の外部入出力信号端子にそれぞれ付随する複数の単位入出力回路と、１又は複数のメモリマクロと、該１又は複数のメモリマクロをチップ内部で自己テストするための自己テスト機能ブロックと、各種制御信号を生成する複数の回路ブロックとを備えた半導体集積回路装置において、前記複数の単位入出力回路は、前記各種制御信号によってそれぞれ個別に制御され、前記複数の外部入出力信号端子の中の所定の外部入出力信号端子を外部から制御することで、他の複数の外部入出力信号端子の論理を各種内部信号によって個別に制御するための手段を有することとしたものである。
【発明の効果】
【０００８】
本発明によれば、外部から制御する入出力端子数を複数の動作モード又はスタンバイモードに合わせて最適に制御し、複数の検査・解析モードが設定可能であるとともに、メモリマクロ内部動作に注目した検査では、メモリマクロ外部での動作不具合発生要因を削減した動作での検査が可能であり、それぞれの検査モードで検査・解析等を容易にかつ効率的に実施することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００１０】
図１は、本発明の実施の形態に係る半導体集積回路装置の回路構成図であり、図１において、１００は外部入出力信号端子群、２００は複数の単位入出力回路で構成されたインターフェース回路、３００は後述する第１〜第６の回路ブロックで構成された論理回路、４００はメモリマクロ（ＳＲＡＭ）、４１０はＮＡＮＤ素子、４２０はＤＦＦ回路（データラッチ回路群）、５００はＢＩＳＴ回路である。ＢＩＳＴ回路５００は、自己テスト起動信号ＭＢＩＳＴ＿ＥＮと、ＢＩＳＴクロック信号ＢＩＳＴ＿ＣＬＫとが入力され、メモリマクロ４００へ入力される各種信号を出力するためのＮＷＥ＿ＯＵＴ端子、ＤＩ＿ＯＵＴ［１５：０］端子の他、メモリマクロ４００からのラッチされたデータ出力信号が入力されるＤＯ＿ＩＮ［１５：０］端子等を備えている。メモリマクロ４００は、ＳＲＡＭクロック信号ＳＲＡＭ＿ＣＬＫが入力され、ＢＩＳＴ回路５００からの各種出力信号が入力されるＳＮＷＥ端子、ＳＤＩ［１５：０］端子と、データ出力端子ＳＤＯ［１５：０］とを備えている。ＢＩＳＴ回路５００のＮＷＥ＿ＯＵＴ、ＤＩ＿ＯＵＴ［１５：０］からの出力信号は、メモリマクロ４００のＳＮＷＥ、ＳＤＩ［１５：０］にそれぞれ接続されている。ＤＦＦ回路４２０は、メモリマクロ４００のＳＤＯ［１５：０］端子から出力されるデータ出力信号が入力され、ＢＩＳＴ回路５００のＤＯ＿ＩＮ［１５：０］端子に入力されるデータ出力信号をデータ出力端子から出力し、クロック入力端子には、ＢＩＳＴ回路５００のＳＮＷＥ端子から出力されるＮＷＥ信号と、ＳＲＡＭ＿ＣＬＫ信号とのＮＡＮＤ論理信号がラッチクロック信号ＦＦ＿ＣＬＫとして入力されている。
【００１１】
図２は、図１中のインターフェース回路２００を構成する複数の単位入出力回路ＩＯ＿ＢＬＫの回路構成図である。複数の入力端子ＩＥ、ＩＮ、ＮＯＥ、ＰＬＤＮと、１つの出力端子ＯＵＴと、１つの入出力端子ＰＡＤとを備えている。入力制御端子ＩＮはトライステートバッファ２０３のデータ入力端子に接続され、出力イネーブル端子ＮＯＥはトライステートバッファ２０３の制御端子に接続され、トライステートバッファ２０３の出力端子は入出力端子ＰＡＤに接続されている。プルダウン制御端子ＰＬＤＮはプルダウントランジスタ２０２のゲートに接続され、プルダウントランジスタ２０２のソースは接地され、プルダウントランジスタ２０２のドレインは入出力端子ＰＡＤに接続されている。入力イネーブル端子ＩＥはＡＮＤ素子２０１の一方の入力ゲートに接続され、他方の入力ゲートには入出力端子ＰＡＤが接続され、ＡＮＤ素子２０１の出力端子に出力端子ＯＵＴが接続されている。
【００１２】
図３は、図２の単位入出力回路ＩＯ＿ＢＬＫの第１の動作論理チャートである。入力制御端子ＩＥが“Ｈ”の場合であって、その他の端子ＰＬＤＮ，ＰＡＤ，ＮＯＥ，ＩＮがそれぞれ各論理に設定された場合に、出力端子ＯＵＴと入出力端子ＰＡＤとの論理がどのようになるかを示している。特筆すべきはＰＡＤ端子の入力論理と、ＯＵＴ端子及びＰＡＤ端子の出力論理とであって、論理“Ｌ”及び“Ｈ”のほかに、“Ｘ”と“Ｚ”の状態がある。ＰＡＤ端子の入力論理が“Ｚ”とは、ＰＡＤ端子がオープンの状態である。ＰＡＤ端子の入力論理が“Ｘ”とは、ＰＡＤ端子に不定論理信号が印加される状態を示している。また、ＯＵＴ端子及びＰＡＤ端子の出力論理が“Ｚ”とは、出力Ｈｉ−Ｚ（ハイインピーダンス）状態をする。ＯＵＴ端子及びＰＡＤ端子の出力論理が“Ｘ”とは、不定論理信号が出力される状態を示している。
【００１３】
図３の上部に記載の番号［１］〜［３］は、説明のための論理組み合わせ区分を表している。論理組み合わせ区分［１］は、ＰＡＤ端子に、外部から“Ｌ”又は“Ｈ”又は“Ｘ”が印加される場合であって、この場合は、ＯＵＴ端子、ＰＡＤ端子ともに、ＰＡＤ端子と同一論理が出力される。論理組み合わせ区分［２］は、ＰＡＤ端子が“Ｚ”、すなわちオープン状態の場合であって、この場合は、ＰＡＤ端子以外の入力端子の論理状態によって、ＯＵＴ端子、ＰＡＤ端子の論理が決定される。論理組み合わせ区分［３］は、論理組み合わせ区分［２］の中の所定の論理組み合わせ区分であって、ＩＥが“Ｈ”、ＰＬＤＮが“Ｌ”、ＮＯＥが“Ｈ”、ＰＡＤが“Ｚ”、ＩＮが“Ｌ”又は“Ｈ”の場合には、ＯＵＴ端子が“Ｘ”、ＰＡＤ端子が“Ｚ”になることを示している。
【００１４】
図４は、図２の単位入出力回路ＩＯ＿ＢＬＫの第２の動作論理チャートである。入力制御端子ＩＥが“Ｌ”の場合であって、その他の端子ＰＬＤＮ，ＰＡＤ，ＮＯＥ，ＩＮがそれぞれ各論理に設定された場合に、出力端子ＯＵＴと入出力端子ＰＡＤの論理がどのようになるかを示している。入力制御端子ＩＥが“Ｌ”の場合には、ＯＵＴ端子が常時“Ｌ”になる。ＰＡＤ端子の出力論理は図３と同じである。
【００１５】
図５〜図８は、図１中のインターフェース回路２００及び論理回路３００の詳細構成例を示している。外部入出力信号端子群１００は、１０個の端子１〜１０を含んでいる。インターフェース回路２００は、各外部入出力信号端子１〜１０にそれぞれ付随する単位入出力回路（ＩＯ＿ＢＬＫ）２１〜３０を備えている。単位入出力回路（ＩＯ＿ＢＬＫ）２１〜３０は、前述のとおり複数の入力端子ＩＥ、ＩＮ、ＮＯＥ、ＰＬＤＮと、１つの出力端子ＯＵＴと、１つの入出力端子ＰＡＤとを備え、それぞれ最適な信号で個別に制御されるものである。“Ｈ−ＦＩＸ”は常時“Ｈ”論理に固定の信号であり、“Ｌ−ＦＩＸ”は常時“Ｌ”論理に固定の信号である。例えば、ＰＡＤ端子がＡＤ０＿ＮＷ＿ＰＡＤに接続された単位入出力回路２５のＩＥ端子とＮＯＥ端子とはＨ−ＦＩＸ信号に接続され、ＩＮ端子はＬ−ＦＩＸ信号に接続され、ＯＵＴ端子はＡＤ０＿ＮＷ信号に接続され、ＰＬＤＮ端子はＢＩＳＴＭＯＤＥ信号に接続される。
【００１６】
スタンバイ設定時は、特定の入出力信号端子（ＳＴＢ１Ｐ＿ＰＡＤ）１のみが外部接続制御端子であり、その他複数の入出力信号端子２〜１０は外部非接続端子である。ＷＬＢＩ動作時は、ＢＩＳＴＭＯＤＥ＿ＰＡＤ、ＮＯＥ１＿ＰＡＤ、ＮＯＥ２＿ＰＡＤ、ＤＩＯ０＿ＧＯ＿ＰＡＤ、ＣＬＫ＿ＰＡＤ、ＲＥＳＥＴ＿ＰＡＤが外部接続制御端子であり、その他複数の入出力信号端子は外部非接続端子である。ＷＬＢＩ以外の動作時は、ＳＴＢ１Ｐ＿ＰＡＤが外部非接続端子であり、ＮＯＥ２＿ＰＡＤがドントケア端子であり、その他複数の入出力信号端子は外部接続制御端子である。
【００１７】
論理回路３００は、メイン動作モード設定信号ＢＩＳＴＭＯＤＥを生成する第１の回路ブロック（ＢＩＳＴＭＯＤＥ＿ＢＬＫ）３１と、サブ動作モード設定信号ＷＬＢＩＳを生成する第２の回路ブロック（ＷＬＢＩＳ＿ＢＬＫ）３２と、所定の単位入出力回路２１の入力イネーブル信号ＩＥＡを生成する第３の回路ブロック（ＩＥＡ＿ＢＬＫ）３３と、繰り返し動作制御信号ＢＩＳＴ＿ＬＯＯＰ等を生成する第４の回路ブロック（ＮＯＥＡＢ＿ＢＬＫ）３４と、ＢＩＳＴ回路５００に入力される自己テスト起動信号ＭＢＩＳＴ＿ＥＮを生成する第５の回路ブロック（ＢＩＳＴ＿ＬＯＯＰ＿ＢＬＫ）３５と、メモリマクロ４００に入力されるＳＲＡＭ＿ＣＬＫ信号を生成する第６の回路ブロック（ＳＲＡＭ＿ＣＬＫ＿ＢＬＫ）３６とを備えている。なお、図１の半導体集積回路装置は、上記以外にも図示していない複数の入出力信号端子及び複数の回路ブロックを搭載している。
【００１８】
第１の回路ブロック３１は、外部入力端子ＳＴＢ１Ｐ＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２１のＯＵＴ端子からの出力信号ＳＴＢ１Ｐ信号と、外部入力端子ＢＩＳＴＭＯＤＥ＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２２のＯＵＴ端子からの出力信号ＢＩＳＴＭＯＤＥ＿Ｓ信号とが入力され、ＳＴＢ１Ｐ信号とＢＩＳＴＭＯＤＥ＿Ｓ信号とのＯＲ論理信号ＢＩＳＴＭＯＤＥを生成する。
【００１９】
第２の回路ブロック３２は、外部入力端子ＡＤ０＿ＮＷ＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２５のＯＵＴ端子からの出力信号ＡＤ０＿ＮＷと、ＢＩＳＴＭＯＤＥ信号とが入力され、ＷＬＢＩＳ信号と、ＷＬＢＩＳ信号の反転論理信号ＮＷＬＢＩＳとを生成する。
【００２０】
第３の回路ブロック３３は、ＢＩＳＴＭＯＤＥ信号と、ＮＷＬＢＩＳ信号と、第４の回路ブロック３４からの１つの出力信号ＮＯＥＡとが入力され、外部入力端子ＤＩＯ０＿ＧＯ＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２７のＩＥ端子を制御するＩＥＡ信号を生成する。
【００２１】
第４の回路ブロック３４は、ＢＩＳＴＭＯＤＥ信号と、ＮＷＬＢＩＳ信号と、外部入力端子ＮＯＥ１＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２３のＯＵＴ端子からの出力信号ＮＯＥ１と、外部入力端子ＮＯＥ２＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２４のＯＵＴ端子からの出力信号ＮＯＥ２とが入力され、外部入力端子ＤＩＯ０＿ＧＯ＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２７のＮＯＥ端子を制御するとともに第３の回路ブロック３３に入力されるＮＯＥＡ信号と、外部入力端子ＤＩＯ１５＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２８のＮＯＥ端子を制御するＮＯＥＢ信号と、第５の回路ブロック３５に入力されるＢＩＳＴ＿ＬＯＯＰ信号とを出力する。
【００２２】
第５の回路ブロック３５は、第４の回路ブロック３４からの１つの出力信号ＢＩＳＴ＿ＬＯＯＰと、ＢＩＳＴＭＯＤＥ信号と、ＢＩＳＴ回路５００から出力される自己テスト終了信号ＭＢＩＳＴ＿ＤＯＮＥと、外部入力端子ＣＬＫ＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路２９のＯＵＴ端子からの出力信号ＢＩＳＴ＿ＣＬＫと、外部入力端子ＲＥＳＥＴ＿ＰＡＤがＰＡＤ端子に接続される単位入出力回路３０のＯＵＴ端子からの出力信号ＲＥＳＥＴとが入力され、ＢＩＳＴ回路５００に入力される自己テスト起動信号ＭＢＩＳＴ＿ＥＮを出力する。
【００２３】
第６の回路ブロック３６は、ＢＩＳＴ＿ＣＬＫ信号と、ＢＩＳＴＭＯＤＥ信号とが入力され、メモリマクロ４００に入力されるＳＲＡＭ＿ＣＬＫ信号を生成する。
【００２４】
図９は、第２の回路ブロック３２の回路構成図である。入力端子ＢＩＳＴＭＯＤＥ、ＮＷＬＢＩと、出力端子ＷＬＢＩＳ、ＮＷＬＢＩＳとを備えている。ＢＩＳＴＭＯＤＥは、ＮＡＮＤ素子４２の一方の入力ゲートに接続され、ＮＷＬＢＩは、インバータ素子４１を介してＮＡＮＤ素子４２の他方の入力ゲートに接続され、ＮＡＮＤ素子４２の出力はＮＷＬＢＩＳに接続されると同時に、他のインバータ素子４３を介してＷＬＢＩＳに接続されている。ＢＩＳＴＭＯＤＥが“Ｌ”のとき、ＮＷＬＢＩの論理に関係なくＷＬＢＩＳは“Ｌ”になり、ＮＷＬＢＩＳは“Ｈ”になる。ＢＩＳＴＭＯＤＥが“Ｈ”のとき、ＮＷＬＢＩが“Ｌ”であれば、ＷＬＢＩＳは“Ｈ”、ＮＷＬＢＩＳは“Ｌ”になり、ＮＷＬＢＩが“Ｈ”であれば、ＷＬＢＩＳは“Ｌ”、ＮＷＬＢＩＳは“Ｈ”になる。
【００２５】
図１０は、第３の回路ブロック３３の回路構成図である。入力端子ＢＩＳＴＭＯＤＥ、ＮＯＥＡ、ＮＷＬＢＩＳと、出力端子ＩＥＡとを備えている。ＢＩＳＴＭＯＤＥは、第１のＮＡＮＤ素子５２の一方の入力ゲートに接続されると同時に、インバータ素子５１を介して第２のＮＡＮＤ素子５３の一方の入力ゲートに接続され、ＮＯＥＡは、第２のＮＡＮＤ素子５３の他方の入力ゲートに接続され、ＮＷＬＢＩＳは、第１のＮＡＮＤ素子５２の他方の入力ゲートに接続され、第１のＮＡＮＤ素子５２の出力が第３のＮＡＮＤ素子５４の一方の入力ゲートに接続され、第２のＮＡＮＤ素子５３の出力が第３のＮＡＮＤ素子５４の他方の入力ゲートに接続され、第３のＮＡＮＤ素子５４の出力がＩＥＡに接続されている。ＢＩＳＴＭＯＤＥが“Ｌ”のとき、ＮＷＬＢＩＳの論理は関係なく、ＮＯＥＡが“Ｌ”のときＩＥＡは“Ｌ”になり、ＮＯＥＡが“Ｈ”のときＩＥＡは“Ｈ”になる。ＢＩＳＴＭＯＤＥが“Ｈ”のとき、ＮＯＥＡの論理は関係なく、ＮＷＬＢＩＳが“Ｌ”のときＩＥＡは“Ｌ”になり、ＮＷＬＢＩＳが“Ｈ”のときＩＥＡは“Ｈ”になる。
【００２６】
図１１は、第４の回路ブロック３４の回路構成図である。入力端子ＢＩＳＴＭＯＤＥ，ＮＷＬＢＩＳ，ＮＯＥ１，ＮＯＥ２と、出力端子ＢＩＳＴ＿ＬＯＯＰ，ＮＯＥＡ，ＮＯＥＢとを備えており、複数の論理素子にて組み合わせ回路が形成されている。図１１において、６１はＯＲ素子、６２，６３はインバータ素子、６４，６５，６６，６７，６８はＮＡＮＤ素子である。ＢＩＳＴＭＯＤＥが“Ｌ”のとき、ＮＷＬＢＩＳの論理は関係なく、ＮＯＥ１とＮＯＥ２とがともに“Ｌ”のとき、ＢＩＳＴ＿ＬＯＯＰ、ＮＯＥＡ、ＮＯＥＢがともに“Ｌ”になり、ＮＯＥ１とＮＯＥ２とのいずれかが“Ｈ”のとき、ＢＩＳＴ＿ＬＯＯＰ、ＮＯＥＡ、ＮＯＥＢはともに“Ｈ”になる。ＢＩＳＴＭＯＤＥが“Ｈ”で、かつＮＷＬＢＩが“Ｌ”のとき、ＢＩＳＴ＿ＬＯＯＰとＮＯＥＡとは、ＮＯＥ１とＮＯＥ２とがともに“Ｌ”のときに“Ｌ”となり、ＮＯＥ１とＮＯＥ２とのいずれかが“Ｈ”のときは“Ｈ”となる。ＮＯＥＢは常時“Ｈ”である。ＢＩＳＴＭＯＤＥが“Ｈ”で、かつＮＷＬＢＩが“Ｈ”のとき、ＢＩＳＴ＿ＬＯＯＰは、ＮＯＥ１とＮＯＥ２がともに“Ｌ”のときに“Ｌ”となり、ＮＯＥ１とＮＯＥ２のいずれかが“Ｈ”のときは“Ｈ”となる。ＮＯＥＡとＮＯＥＢは常時“Ｌ”である。
【００２７】
図１２は、第５の回路ブロック３５の回路構成図である。入力端子ＢＩＳＴ＿ＣＬＫ、ＢＩＳＴＭＯＤＥ、ＢＩＳＴ＿ＬＯＯＰ、ＲＥＳＥＴ、ＭＢＩＳＴ＿ＤＯＮＥと、出力端子ＭＢＩＳＴ＿ＥＮとを備えており、複数の論理素子にて組み合わせ回路が形成されている。図１２において、７１，７４，７５，８６はＡＮＤ素子、７２，８４はインバータ素子、７３はＮＯＲ素子、７６，７７，７８，７９，８０，８１，８２，８３はリセット付きＤフリップフロップ、８５はＮＡＮＤ素子である。ＢＩＳＴ＿ＣＬＫ端子には、特定周波数のクロック信号が入力され、ＲＥＳＥＴ端子とＭＢＩＳＴ＿ＤＯＮＥ端子には、次のような所定の関係を維持した信号が入力される。ＲＥＳＥＴ端子には、ＭＢＩＳＴ＿ＤＯＮＥ端子が“Ｌ”のときに、特定幅を持った“Ｈ”パルス信号が入力され、ＭＢＩＳＴ＿ＤＯＮＥ端子には、ＲＥＳＥＴ端子が“Ｌ”のときに、特定幅を持った“Ｈ”パルス信号が入力される。ＢＩＳＴＭＯＤＥが“Ｌ”のとき、ＢＩＳＴ＿ＬＯＯＰ、ＲＥＳＥＴ、ＭＢＩＳＴ＿ＤＯＮＥの論理は関係なく、ＭＢＩＳＴ＿ＥＮは、常時“Ｌ”である。ＢＩＳＴＭＯＤＥが“Ｈ”で、かつＢＩＳＴ＿ＬＯＯＰが“Ｌ”のとき、ＭＢＩＳＴ＿ＤＯＮＥの論理は関係なく、ＭＢＩＳＴ＿ＥＮはＲＥＳＥＴの反転論理信号を出力する。ＢＩＳＴＭＯＤＥが“Ｈ”で、かつＢＩＳＴ＿ＬＯＯＰが“Ｈ”のとき、ＭＢＩＳＴ＿ＥＮはＲＥＳＥＴとＭＢＩＳＴ＿ＤＯＮＥとクロック端子ＢＩＳＴ＿ＣＬＫによって決定される特定論理の信号を出力する。ＭＢＩＳＴ＿ＤＯＮＥ信号の立ち上りエッジから特定クロックサイクル経過後にＭＢＩＳＴ＿ＥＮ信号が“Ｈ”から“Ｌ”に遷移する。また、ＭＢＩＳＴ＿ＥＮ信号の立ち下がりエッジから特定クロックサイクル経過後にＭＢＩＳＴ＿ＤＯＮＥ信号が“Ｈ”から“Ｌ”に遷移する。なお、後者のタイミング関係は、ＢＩＳＴ回路５００によって決定される。
【００２８】
図１３は、第６の回路ブロック３６の回路構成図である。入力端子ＢＩＳＴＭＯＤＥ、ＢＩＳＴ＿ＣＬＫと、出力端子ＳＲＡＭ＿ＣＬＫとを備えており、複数の論理素子にて組み合わせ回路が形成されている。図１３において、９１，９２はインバータ素子、９３，９４はＮＯＲ素子、９５はＯＲ素子である。ＢＩＳＴＭＯＤＥが“Ｌ”のとき、ＳＲＡＭ＿ＣＬＫはＢＩＳＴ＿ＣＬＫと同一論理の信号を出力し、ＢＩＳＴＭＯＤＥが“Ｈ”のとき、ＳＲＡＭ＿ＣＬＫはＢＩＳＴ＿ＣＬＫの反転論理信号を出力する。
【００２９】
図１４は、図５〜図８の回路構成における外部入出力信号端子の論理チャートである。論理チャート上部に記載の（１）〜（４）の番号は、説明のためのモード区分を表している。また同チャートの入力欄に記載の端子名と、出力欄に記載の端子名は同一であり、その意味するところは、入力欄では、各端子が外部からどのような論理で制御されるのかを表し、出力欄では、そのとき各端子がどのような論理状態にあるかを示している。
【００３０】
モード区分（１）は、半導体集積回路装置をスタンバイ状態にする場合を示しており、この場合には、極力少ない数の制御端子で制御可能であることが望ましい。なぜならば、例えば液晶を用いた不良解析装置を用いてスタンバイ電流異常箇所の解析を行う場合、複数の制御端子を所定の論理に固定する作業は非常に困難であるからである。
【００３１】
そこで、モード区分（１）では、ＳＴＢ１Ｐ＿ＰＡＤ端子が外部から“Ｈ”に固定され、その他端子は“Ｚ”すなわちオープン状態とする。この場合の各端子の論理状態は、出力欄に示すとおり、ＳＴＢ１Ｐ＿ＰＡＤ端子のみ“Ｈ”、その他端子は“Ｌ”となる。すなわち、ＳＴＢ１Ｐ＿ＰＡＤ端子のみが固定されるだけで、その他端子はオープン状態であっても、半導体集積回路装置内部の回路構成によって、その他端子の論理が固定されることを示している。この構成によって、ＳＴＢ１Ｐ＿ＰＡＤ端子のみを外部固定するだけで、チップ（半導体集積回路装置）をスタンバイ状態に設定することができる。
【００３２】
モード区分（２）は、半導体集積回路装置が動作状態であり、その動作はＢＩＳＴ動作であり、かつＷＬＢＩ状態である場合を示しており、この場合にも、極力少ない数の制御端子で制御可能であることが望ましい。なぜならば、ＷＬＢＩテストは、同一ウェハ上に形成された複数の半導体集積回路装置（チップ）を同時にかつ所定の時間連続動作させ、半導体集積回路装置の初期不良を取り除く工程であるが、ＷＬＢＩ装置の制約により、１ウェハ当たりで使用できるプローブ端子の数は限られているため、１チップ当たりで必要なプローブ端子数が少ないほど、同時にＷＬＢＩテスト可能なチップ数を多くすることができるからである。
【００３３】
更に具体的に説明すると、モード区分（２）はＢＩＳＴループ機能を用いたＷＬＢＩ動作状態を意味する。ここに、ＢＩＳＴループ機能とは、一連のＢＩＳＴ動作が終了すると、その終了信号（ＭＢＩＳＴ＿ＤＯＮＥ）をチップ内部で検知し、自己テスト起動信号（ＭＢＩＳＴ＿ＥＮ）をチップ内部で自動発生することによって、ＢＩＳＴ動作が所定回数だけ繰り返される機能をいう。
【００３４】
そこで、モード区分（２）は、ＢＩＳＴＭＯＤＥ＿ＰＡＤ端子は“Ｈ”固定、ＮＯＥ１＿ＰＡＤ端子とＮＯＥ２＿ＰＡＤ端子とについては、それぞれ“Ｌ”、“Ｚ”、“Ｈ”の全組み合わせ、その他端子は“Ｚ”状態である場合を示している。この場合の各端子の論理状態は出力欄に示すとおりであり、ＳＴＢ１Ｐ＿ＰＡＤ端子は“Ｌ”、ＢＩＳＴＭＯＤＥ＿ＰＡＤ端子は“Ｈ”、ＮＯＥ１＿ＰＡＤ端子とＮＯＥ２＿ＰＡＤ端子はそれぞれの端子の入力論理と同一、ＡＤ０＿ＮＷ＿ＰＡＤ端子は“Ｌ”、ＡＤ１７＿ＰＡＤ端子は“Ｌ”、ＤＩＯ０＿ＧＯ＿ＰＡＤ端子の論理はＮＯＥ１＿ＰＡＤ端子とＮＯＥ２＿ＰＡＤ端子の論理組み合わせと図１４には記載していない内部信号の論理により巧みに決定され、“Ｌ”、“Ｈ”、“Ｚ”、“Ｘ”の全ての状態を取り得る。ただし、ＮＯＥ１＿ＰＡＤ端子とＮＯＥ２＿ＰＡＤ端子とがともに“Ｌ”の場合に、同図ではＤＩＯ０＿ＧＯ＿ＰＡＤ端子の出力論理“Ｌ”となっているが、内部信号の論理によっては“Ｈ”の場合もあり得る。ＤＩＯ１５＿ＰＡＤ端子は“Ｌ”、ＣＬＫ＿ＰＡＤ端子は“Ｚ”、ＲＥＳＥＴ＿ＰＡＤ端子は“Ｚ”となる。
【００３５】
同図において出力論理が“Ｚ”である入出力端子は、外部接続により信号入力が必要であることを意味している。この構成によって、極力少ない数の外部端子を外部から制御するだけで、チップ（半導体集積回路装置）をＷＬＢＩ動作状態に設定することができる。
【００３６】
モード区分（３）は、半導体集積回路装置が動作状態であり、その動作はＢＩＳＴ動作であり、かつ検査・解析の状態である場合を示しており、この場合には、比較的多くの数の制御端子が必要である。なぜならば、例えば、ＢＩＳＴ動作でのＷＬＢＩテストが正常に機能しているか否かの確認検査や、ＢＩＳＴ動作を使用したＷＬＢＩテスト以外の各種解析モードでの検査を行う場合には、複数の制御端子を制御可能なＬＳＩテスタを使用して、チップ単位での高度な制御が必要であるからである。なお、このモード区分（３）は、検査・解析状態であり、ＢＩＳＴ検査機能及びＢＩＳＴループ機能が正常に働くか否かの検査を含む。
【００３７】
そこで、モード区分（３）では、「ＢＩＳＴ＆ＷＬＢＩ動作の検査・解析」状態を表している。ＢＩＳＴＭＯＤＥ＿ＰＡＤ端子に“Ｈ”を設定する等の所定の端子設定によってモード区分（２）であるときには、ＡＤ０＿ＮＷ＿ＰＡＤ端子及びＡＤ１７＿ＰＡＤ端子は、内部制御によって、ともに“Ｌ”に固定されている。このことは、極力少ない数の外部制御端子での制御が求められるモード区分（２）にとって都合が良い。この状態でＡＤ０＿ＮＷ＿ＰＡＤ端子を外部から強制的に“Ｈ”にすると、ＡＤ１７＿ＰＡＤ端子は“Ｚ”（開放）になり、外部から最適に論理制御することが可能となる。このことは、比較的多くの数の外部制御端子での制御が求められるモード区分（３）にとって都合が良い。なお、実際にはＡＤ１７＿ＰＡＤと同様に制御される複数のアドレス入力端子ＡＤ１＿ＰＡＤ〜ＡＤ１６＿ＰＡＤが存在する。
【００３８】
モード区分（４）は、半導体集積回路装置が動作状態であり、その動作はＤＭＡ動作であり、かつ検査・解析の状態である場合を示しており、この場合にも、比較的多くの数の制御端子が必要である。なぜならば、例えば、ＢＩＳＴ動作での検査結果と、ＤＭＡ動作での検査結果とが一致するか否かの確認検査や、ＤＭＡ動作での詳細な検査を行う場合には、複数の制御端子を制御可能なＬＳＩテスタを使用して、チップ単位での高度な制御が必要であるからである。
【００３９】
そこで、モード区分（４）では、ＢＩＳＴＭＯＤＥ＿ＰＡＤ端子は“Ｌ”固定、ＮＯＥ１＿ＰＡＤ端子とＮＯＥ２＿ＰＡＤ端子については、それぞれ“Ｌ”、“Ｚ”、“Ｈ”の全組み合わせ、その他端子は“Ｚ”状態である場合を示している。この場合の各端子の論理状態は出力欄に示すとおりであり、ＳＴＢ１Ｐ＿ＰＡＤ端子は“Ｌ”、ＢＩＳＴＭＯＤＥ＿ＰＡＤ端子は“Ｌ”、ＮＯＥ１＿ＰＡＤ端子とＮＯＥ２＿ＰＡＤ端子はそれぞれの端子の入力論理と同一、ＡＤ０＿ＮＷ＿ＰＡＤ端子は“Ｚ”、ＡＤ１７＿ＰＡＤ端子は“Ｚ”、ＤＩＯ０＿ＧＯ＿ＰＡＤ端子とＤＩＯ１５＿ＰＡＤ端子の論理はＮＯＥ１＿ＰＡＤ端子の論理と同図には記載していない内部信号の論理により巧みに決定され、“Ｌ”、“Ｈ”、“Ｚ”、“Ｘ”の全ての状態を取り得る。ただし、ＮＯＥ１＿ＰＡＤ端子が“Ｌ”の場合に、同図ではＤＩＯ０＿ＧＯ＿ＰＡＤ端子とＤＩＯ１５＿ＰＡＤ端子の出力論理“Ｌ”となっているが、内部信号の論理によっては“Ｈ”の場合もあり得る。ＣＬＫ＿ＰＡＤ端子は“Ｚ”、ＲＥＳＥＴ＿ＰＡＤ端子は“Ｚ”となる。なお、ＮＯＥ２＿ＰＡＤ端子の論理は、他のどの外部端子の論理にも影響を与えていないことも示している。
【００４０】
同図において出力論理が“Ｚ”である入出力端子は、外部接続により信号入力が必要であることを意味している。この構成によって、多数の外部端子を開放し、外部制御可能にすることで、チップ（半導体集積回路装置）をＷＬＢＩテスト以外の動作状態に設定し、様々な動作検証をすることができる。
【００４１】
以上のとおり、本実施形態によれば、複数の動作モード又はスタンバイモードによって外部制御がなされる外部入出力信号端子５の論理と、外部制御がなされない外部入出力信号端子６の論理とを巧みに設定することができる。また、自己テスト機能を使用する動作モードでは通常必要とされないアドレス信号入力端子５を、自己テスト機能を使用する動作モードのサブ動作モード設定端子として使用することができる。これにより、当該外部入出力信号端子５を複数の機能端子として使用できるので、機能設定のために必要な外部入出力信号端子数を削減することができる。
【００４２】
図１５は、図１の回路構成図におけるタイミングチャートであり、ＢＩＳＴ回路５００とメモリマクロ４００、及びＤＦＦ回路４２０に入出力される各信号のタイミングを示している。ＢＩＳＴ＿ＣＬＫ信号とＳＲＡＭ＿ＣＬＫ信号の上部に下向き矢印とセットで記載の記号は、それぞれのクロック信号の立ち上りエッジのタイミングを示すものである。記号末尾の“ｗ”は、ライトコマンド発行タイミングを示し、記号末尾の“ｒ”は、リードコマンド発行タイミングを示す。ＤＯ＿ＩＮ［１５：０］信号波形下に記載の記号ｔＤＯＳは、ＢＩＳＴ回路５００に入力されるＤＯ＿ＩＮ［１５：０］信号のセットアップ・タイミングマージンを示し、ｔＤＯＨは、ＢＩＳＴ回路５００に入力されるＤＯ＿ＩＮ［１５：０］信号のホールド・タイミングマージンを示す。ＳＮＷＥ信号波形下に記載の記号ｔＷＥＳは、メモリマクロ４００に入力されるＳＮＷＥ信号のセットアップ・タイミングマージンを示し、ｔＷＥＨは、メモリマクロ４００に入力されるＳＮＷＥ信号のホールド・タイミングマージンを示す。ＳＤＩ［１５：０］信号波形下に記載の記号ｔＤＩＳは、メモリマクロ４００に入力されるＳＤＩ［１５：０］信号のセットアップ・タイミングマージンを示し、ｔＤＩＨは、メモリマクロ４００に入力されるＳＤＩ［１５：０］信号のホールド・タイミングマージンを示す。
【００４３】
以下、各信号間の受け渡しタイミングについて説明する。ＢＩＳＴ＿ＣＬＫ信号とＳＲＡＭ＿ＣＬＫ信号とは反転論理の関係にあり、タイミングｔ３ｗでＢＩＳＴ回路５００から発行されるライトコマンドは、タイミングｔ３ｗよりも半クロックサイクル時間早いタイミングｓｔ３ｗでメモリマクロ４００に受け取られる。ＮＷＥ＿ＯＵＴ信号、ＤＩ＿ＯＵＴ［１５：０］信号は、ＢＩＳＴ＿ＣＬＫ信号の立ち上りエッジによってＢＩＳＴ回路５００から発生され、それぞれＳＮＷＥ信号、ＳＤＩ［１５：０］信号としてメモリマクロ４００に入力される。メモリマクロ４００に入力される各信号のタイミングマージンｔＷＥＳ、ｔＷＥＨ、ｔＤＩＳ、ｔＤＩＨは、ほぼ半クロックサイクル時間分、又はそれ以上の十分なマージンを確保している。
【００４４】
次に、タイミングｔ３ｗでＢＩＳＴ回路５００から発行されたライトコマンドによってメモリマクロ４００に書き込まれたデータは、ＢＩＳＴ＿ＣＬＫの次サイクルの立ち上りエッジタイミングｔ４ｒで発行されたリードコマンドによって読み出しが開始される。タイミングｔ４ｒでＢＩＳＴ回路５００から発行されたリードコマンドは、タイミングｔ４ｒよりも半クロックサイクル時間早いタイミングｓｔ４ｒでメモリマクロ４００に受け取られ、タイミングｓｔ４ｒからＳＲＡＭのアクセス時間分遅れて、データＳＤＯ［１５：０］が出力される。データＳＤＯ［１５：０］は、ＦＦ＿ＣＬＫ信号の立ち上りエッジでＤＦＦ＿Ｑ［１５：０］にラッチ出力され、この信号が、ＢＩＳＴ回路５００のＤＯ＿ＩＮ［１５：０］に入力される。ＢＩＳＴ回路５００に入力されたＤＯ＿ＩＮ［１５：０］は、タイミングｔ５ｗでＰＡＳＳ／ＦＡＩＬ判定が実行され、タイミングマージンｔＤＯＳ、ｔＤＯＨともに、ほぼ１クロックサイクル時間分の十分なマージンを確保している。
【００４５】
以上のとおり、自己テスト機能を用いた動作モードであるときに、メモリマクロ４００とＢＩＳＴ回路５００との間の信号受け渡しを確実になし得るタイミングマージンを確保して動作することができる。
【００４６】
図１６は、本発明の実施の形態に係る半導体集積回路装置の回路構成図であり、外部入出力信号端子（ＳＴＢ１Ｐ＿ＰＡＤ：ワンピン・スタンバイ設定端子）１と、第１の電源端子１１と、第２の電源端子１２と、第１のｎＭＯＳトランジスタ素子１３と、第２のｎＭＯＳトランジスタ素子１４とを備えている。外部入出力信号端子１は、第１のｎＭＯＳトランジスタ素子１３のドレインとゲート、及び第２のｎＭＯＳトランジスタ素子１４のゲートに共通に接続され、第１のｎＭＯＳトランジスタ素子１３のソースは第２のｎＭＯＳトランジスタ素子１４のソースと第１の電源端子１１とに共通に接続され、基板は接地電位で抑えられている。第２のｎＭＯＳトランジスタ素子１４のドレインは第２の電源端子１２に接続され、基板は接地電位で抑えられている。
【００４７】
半導体集積回路装置をスタンバイ設定にするときには、外部入出力信号端子１を“Ｈ”に設定し、第１の電源端子１１と第２の電源端子１２とは“オープン”に設定する。なお、半導体集積回路装置は、同図には図示されていない接地端子を備えており、接地端子は、外部接続により接地電位に設定されている。外部入出力信号端子１が“Ｈ”に設定されると、第１のｎＭＯＳトランジスタ素子１３と第２のｎＭＯＳトランジスタ素子１４とはともにオン状態となり、外部入出力信号端子１から供給される“Ｈ”電位が、第１の電源端子１１に接続された電源配線と第２の電源端子１２に接続された電源配線とにともに伝達される。すなわち、外部入出力信号端子１が電源供給端子の役割を兼ねることになる。
【００４８】
半導体集積回路装置の動作時には、外部入出力信号端子１が半導体集積回路装置の内部回路によって“Ｌ”に設定され、第１及び第２の電源端子１１，１２からそれぞれの電源が供給される。なお、半導体集積回路装置の接地端子は、外部接続により接地電位に設定されている。外部入出力信号端子１が“Ｌ”に設定されると、第１のｎＭＯＳトランジスタ素子１３と第２のｎＭＯＳトランジスタ素子１４とはともにオフ状態となり、外部入出力信号端子１と、第１の電源端子１１と、第２の電源端子１２とは、それぞれ電気的に切り離れた独立端子となる。
【００４９】
以上のとおり、図１６の構成によれば、スタンバイ設定端子１に特定電位を印加するだけで半導体集積回路装置をスタンバイ設定にすることができる。
【産業上の利用可能性】
【００５０】
以上説明してきたとおり、本発明は、外部から制御する入出力端子数を複数の動作モード又はスタンバイモードに合わせて最適に制御可能であり、メモリマクロ内部の動作に注目した検査では、メモリマクロ外部での動作不具合発生要因を削減した動作での検査が可能であり、それぞれの検査モードで検査・解析等を容易にかつ効率的に実施することができる効果を有し、半導体集積回路装置の検査・解析容易化手法として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態に係る半導体集積回路装置の回路構成図である。
【図２】図１中のインターフェース回路を構成する複数の単位入出力回路の各々の回路構成図である。
【図３】図２の単位入出力回路の第１の動作論理チャートである。
【図４】図２の単位入出力回路の第２の動作論理チャートである。
【図５】図１中のインターフェース回路の一部の詳細を示す回路構成図である。
【図６】図１中のインターフェース回路の他の部分の詳細を示す回路構成図である。
【図７】図１中の論理回路の一部の詳細を示す回路構成図である。
【図８】図１中の論理回路の他の部分の詳細を示す回路構成図である。
【図９】図７中の第２の回路ブロックの回路構成図である。
【図１０】図８中の第３の回路ブロックの回路構成図である。
【図１１】図８中の第４の回路ブロックの回路構成図である。
【図１２】図８中の第５の回路ブロックの回路構成図である。
【図１３】図８中の第６の回路ブロックの回路構成図である。
【図１４】図１の回路構成における外部入出力信号端子の論理チャートである。
【図１５】図１の回路構成における動作タイミングチャートである。
【図１６】図１の半導体集積回路装置の電源供給に関する変形例を示す回路構成図である。
【符号の説明】
【００５２】
１〜１０  外部入出力信号端子
１１，１２  電源端子
１３，１４  ｎＭＯＳトランジスタ素子
２１〜３０  単位入出力回路
３１〜３６  第１〜第６の回路ブロック
１００  外部入出力信号端子群
２００  インターフェース回路
３００  論理回路
４００  メモリマクロ（ＳＲＡＭ）
４１０  ＮＡＮＤ素子
４２０  ＤＦＦ回路
５００  ＢＩＳＴ回路
【図１】
2007018595.tif 000003
【図２】
2007018595.tif 000004
【図３】
2007018595.tif 000005
【図４】
2007018595.tif 000006
【図５】
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【図６】
2007018595.tif 000008
【図７】
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【図８】
2007018595.tif 000010
【図９】
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【図１０】
2007018595.tif 000012
【図１１】
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【図１２】
2007018595.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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