(57)【要約】【課題】双方向サイリスタの感度の向上と誤動作の防止との両方を良好に達成することが困難であった。【解決手段】双方向サイリスタを構成するために、半導体基板１に第1、第２、第３及び第４のＮ型半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4と第１及び第２のＰ形半導体領域Ｐ1、Ｐ2とを設ける。半導体基板１の一方の表面２に第１の主電極Ｔ1とゲ−ト電極Ｇとを配置する。半導体基板１の他方の主面３に第２の主電極Ｔ2を設ける。第４のＮ形半導体領域Ｎ４に浅く拡散された第１の部分Ｎ4ａと深く拡散された第２の部分Ｎ4ｂとを設ける。第２の部分Ｎ4ｂを第１及び第２の主サイリスタの中心から遠い位置に配置する。【選択図】図３
2007335713.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）が、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（１２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、
前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第６の半導体領域（Ｎ４）が、前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ１）を有している第１の部分（Ｎ４ａ）と、前記第１の半導体領域（Ｎ１）に対して前記第１の間隔（Ｗ１）よりも小さい第２の間隔（Ｗ２）を有している第２の部分（Ｎ４ｂ）とを備え、
前記半導体基板（１）の一方の表面（２）に対して垂直な方向から見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きく決定されていることを特徴とする双方向サイリスタ。
【請求項２】
前記第５の半導体領域（Ｎ３）が、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）を有している第１の部分（Ｎ３ｂ´）と、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）よりも小さい第４の間隔（Ｗ４）を有し且つ前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）に対向するように配置されている第２の部分（Ｎ３ｃ）とを備え、
前記半導体基板（１）の一方の主面（２）に対して垂直な方向から見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることを特徴とする請求項１記載の双方向サイリスタ。
【請求項３】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）が、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（１２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、
前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第５の半導体領域（Ｎ３）が、前記第６の半導体領域（Ｎ４）に対向していると共に前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ３）を有して対向している第１の部分（Ｎ３ｂ´）と、前記第６の半導体領域（Ｎ４）に対向していると共に前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ３）よりも小さい第２の間隔（Ｗ４）を有して対向している第２の部分（Ｎ３ｃ）とを備え、
前記半導体基板（１）の一方の表面（２）に対して垂直な方向から見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることを特徴とする双方向サイリスタ。
【請求項４】
前記第２の半導体領域（Ｐ１）の中にゲートトリガ電流の無効分を抑制する部分（５０）が配置されていることを特徴とする請求項１又は２又は３記載の双方向サイリスタ。
【請求項５】
前記ゲート電極（Ｇ）にゲートトリガ電流の無効分を低減するための切欠き部（６０）が設けられていることを特徴とする請求項１又は２又は３又は４記載の双方向サイリスタ。
【請求項６】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）が、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（１２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、
前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第６の半導体領域（Ｎ４）が、第１の不純物濃度を有している第１の部分（Ｎ４ａ´）と、前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ４ｂ´）とを備え、
前記半導体基板（１）の一方の表面（２）に対して垂直な方向から見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きく決定されていることを特徴とする双方向サイリスタ。
【請求項７】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）が、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（１２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、
前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第５の半導体領域（Ｎ３）が、、第１の不純物濃度を有している第１の部分（Ｎ３ｂ´）と、前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ３ｃ´）とを備え、
前記半導体基板（１）の一方の表面（２）に対して垂直な方向から見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることを特徴とする双方向サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を改善した双方向サイリスタ即ちトライアックに関する。
【背景技術】
【０００２】
特許文献１等で公知の典型的な双方向サイリスタ（トライアック）は、例えば図１に示すように、第１，第２，第３及び第４のＮ型半導体領域Ｎ１，Ｎ２，Ｎ３，Ｎ４と、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２とを有する半導体基板１と、第１及び第２の主電極Ｔ１，Ｔ２と、ゲート電極Ｇとから成る。第１の主電極Ｔ1は半導体基板１の一方の主面２に配置され、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1との両方に接続されている。第２の主電極Ｔ２は半導体基板１の他方の主面３に配置され、第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３との両方に接続されている。ゲート電極Ｇは半導体基板１の一方の主表面２に配置され、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との両方に接続されている。なお、図１（Ａ）（Ｂ）（Ｃ）（Ｄ）は図２のＡ−Ａ線に相当する部分をそれぞれ示している。また、図１（Ａ）は後述する第１のモード（モードＩ）を示し、図１（Ｂ）は後述する第２のモード（モードII）を示し、図１（Ｃ）は後述する第３のモード（モードIII）を示し、図１（Ｄ）は後述する第４のモード（モードIV）を示している。
【０００３】
この双方向サイリスタは、Ｎ２，Ｐ１，Ｎ１，Ｐ２で示されている４つの半導体領域から成る第１の主サイリスタ部分と、Ｐ１，Ｎ１，Ｐ２，Ｎ３で示されている４つの半導体領域から成る第２の主サイリスタ部分と、Ｎ４，Ｐ１，Ｎ１，Ｐ２、Ｎ３とから成るゲート機構部分（補助サイリスタ部分）とを有し、次の４つのモードでターンオンすることができる。
（１）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを正電位にしてターンオンさせる第１のモード（モードＩ）。
（２）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを負電位にしてターンオンさせる第２のモード（モードII）。
（３）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを負電位にしてターンオンさせる第３のモード（モードIII）。
（４）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを正電位にしてターンオンさせる第４のモード（モードIV）。
【０００４】
次に第１〜第４のモードの動作を説明する。なお、図１において電子（E）の流れが点線で示され、正孔（H）及びゲートトリガ電流ＩGT及び第１及び第２の方向の主電流I1、Ｉ2の流れが実線で示されている。
【０００５】
第１のモード（モードＩ）においては、次の動作によって第１の主サイリスタ部分がオン状態になる。
（１）ゲート電極Ｇから第１の主電極Ｔ１にゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第２のＮ型半導体領域Ｎ2から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）この結果、第２のＰ型半導体領域Ｐ２から第１のＮ型半導体領域Ｎ１への正孔（H）の注入が生じる。
（５）第１のＮ型半導体領域Ｎ１へ注入された正孔（H）の一部が第１のＰ型半導体領域Ｐ１に入り、第２のＮ型半導体領域Ｎ2から第１のＰ型半導体領域Ｐ1への電子（E）の注入を促進させる。
（６）以上の作用が増幅され、最終的に第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ2と第１の主電極Ｔ１との経路で第１の方向の主電流I1が流れる。
【０００６】
第２のモード（モードII）においては、次の動作によって第１の主サイリスタ部分がオン状態になる。
（１）第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）この結果、第２のＰ型半導体領域Ｐ２から第１のＮ型半導体領域Ｎ１への正孔（H）の注入が生じる。
（５）第１のＮ型半導体領域Ｎ１へ注入された正孔（H）の一部が第１のＰ型半導体領域Ｐ１に入り、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1への電子（E）の注入を促進させる。これにより、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とから成るゲート機構部分（補助サイリスタ部分）が導通状態になる。
（６）上記のゲート機構部分（補助サイリスタ部分）はＮ２，Ｐ１，Ｎ１，Ｐ２で示されている４つの半導体領域から成る第１の主サイリスタ部分に近接しているので、ゲート機構部分（補助サイリスタ部分）における電子及び正孔の注入の動作が第１の主サイリスタ部分に転移即ち波及し、第１の主サイリスタ部分がターンオンし、第１のモードと同様に第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ2と第１の主電極Ｔ１との経路で第１の方向の主電流I1が流れる。なお、ゲート機構部分（補助サイリスタ部分）の電流は図示されていないゲート回路の抵抗で所定値以下に制限される。
【０００７】
第３のモード（モードIII）においては、次の動作によって第２の主サイリスタ部分がオン状態になる。
（１）第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔（H）が流れ込む。この正孔（H）は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第３のＮ型半導体領域Ｎ３と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第３のＮ型半導体領域Ｎ３から電子（Ｅ）が第２のＰ型半導体領域Ｐ２に注入され、この電子（Ｅ）が第１のＮ型半導体領域Ｎ１に入り込む。これにより、ゲート機構部分（補助サイリスタ部分）におけるＮ4、Ｐ１，Ｎ１，Ｐ２、Ｎ３で示されている５つの半導体領域が導通状態になる。
（５）導通状態のゲート機構部分（補助サイリスタ部分）はＰ１，Ｎ１，Ｐ２、Ｎ３で示されている４つの半導体領域から成る第２の主サイリスタ部分に近接しているので、ゲート機構部分（補助サイリスタ部分）における電子及び正孔の注入の動作が第２の主サイリスタ部分に転移即ち波及し、第２の主サイリスタ部分がターンオンし、第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３と第２の主電極Ｔ２との経路で第２の方向の主電流I2が流れる。
【０００８】
第４のモード（モードIＶ）においては、次の動作によって第２の主サイリスタ部分がオン状態になる。
（１）  ゲート電極Ｇから第１の主電極Ｔ１にゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第２のＮ型半導体領域Ｎ２と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第２のＮ型半導体領域Ｎ２から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔（H）が流れ込む。この正孔（H）は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第３のＮ型半導体領域Ｎ３と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第３のＮ型半導体領域Ｎ３から電子（Ｅ）が第２のＰ型半導体領域Ｐ２に注入され、この電子（Ｅ）が第１のＮ型半導体領域Ｎ１に入り込む。これにより、第３のモードと同様に第２の主サイリスタ部分がターンオンし、第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３と第２の主電極Ｔ２との経路で第２の方向の主電流I2が流れる。
【０００９】
双方向サイリスタの等価回路は、上記第１〜第４のモードの動作からわかるように、２つの逆阻止サイリスタ即ちＳＣＲを逆方向並列に接続した回路で示すことができる。一般的に双方向サイリスタは、モータの位相制御などの交流制御用スイッチとして使用される。従って、双方向サイリスタが上記のような交流回路に使用されている時に、双方向サイリスタにおける第１の方向の電流が流れる第1の主サイリスタ部分と第２の方向の電流が流れる第２の主サイリスタ部分とが交互に導通する。
【００１０】
ところで、ゲートトリガ電流が減少し、零になった直後に半導体基板１の内部キャリアのライフタイムにより、第１の主サイリスタ部分がオフ状態になっても残存キャリアが半導体基板１内にしばらく存在し、この残存キャリアに基づいて第１又は第２の主サイリスタ部分が誤ってオン状態になる虞がある。例えば、双方向サイリスタに誘導負荷又は容量負荷が接続されている場合において、双方向サイリスタで電流をＯＮ／ＯＦＦさせると、電流と電圧との間に位相差が生じ、双方向サイリスタの第１の主サイリスタ部分を流れる第１の方向の電流が零になった時に、第１の方向と反対の第２の方向の電圧（逆方向電圧）が第１の主サイリスタ部分に印加される。また、第１の主サイリスタ部分に対して伝播ノイズ、誘導ノイズ又は外来ノイズ等の第２の方向の電圧（逆方向電圧）が印加される虞もある。もし、ゲートトリガ電流が減少し、零となった直後に導通していた方向とは逆方向である第２の方向の電圧（逆方向電圧）の電圧上昇率（ｄｖ／ｄｔ）が所定値よりも高いと、双方向サイリスタにゲートトリガ電流ＩGTを流してＯＮ制御していないにも拘わらず、残存キャリアがトリガとなって双方向サイリスタが誤点弧し、誤ってオン状態になることがある。この誤動作は双方向サイリスタがターンオフした時の逆方向電圧の電圧上昇率（ｄｖ／ｄｔ）が高いほど発生し易い。そこで、双方向サイリスタの誤動作に対する耐量として、双方向サイリスタにゲートトリガ電流ＩGTが減少し零となった直後に導通していた方向と逆方向に印加された時の双方向サイリスタが誤点弧する電圧上昇率（ｄｖ／ｄｔ）の臨界値、即ち転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが使用されている。誤動作防止のために転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくすることが望ましい。
【００１１】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくする方法、即ち誤動作を防止する方法として次の３つの方法が知られている。
（ａ）半導体基板１に金等の重金属を拡散してキャリアの寿命(ライフタイム)を短くし、残存キャリアによる双方向サイリスタの誤動作を低減する方法。
（ｂ）第２のＮ型半導体領域Ｎ２の不純物濃度Ｃｎ２と第１のＰ型半導体領域Ｐ１の不純物濃度Ｃｐ１との比Ｃｎ２／Ｃｐ１、及び第３のＮ型半導体領域Ｎ３の不純物濃度Ｃｎ３と第２のＰ型半導体領域Ｐ２の不純物濃度Ｃｐ２との比Ｃｎ３／Ｃｐ２を小さくしてキャリアの注入効率を下げることによって電流増幅を下げ、誤動作を低減する方法。
（ｃ）第１の主サイリスタ部分と第２の主サイリスタ部分とを大きく離らかして、残存キャリアに基づく誤動作を低減する方法。例えば特許文献１に、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３との距離、第２のＮ型半導体領域Ｎ２と第４のＮ型半導体領域Ｎ４との距離、及び第１の主電極Ｔ１と第４のＮ型半導体領域Ｎ４との距離を互いに等しくすることが開示されている。
【００１２】
しかし、上記（ａ）及び（ｂ）の方法を使用した場合、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが改善される反面、ゲ−トトリガ電流ＩGTが大きくなる。即ち、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとはトレードオフの関係にあり、いずれか一方の特性を改善すると、他方の特性が悪化する。また、上記（ａ）及び（ｂ）の方法を使用した場合、双方向サイリスタのオン抵抗（オン電圧）の増加等の双方向サイリスタの他の電気的特性の悪化を招く。
また、上記（ｃ）の方法を使用した場合、従来と同じ定格電流を確保しょうとすると、第１及び第２の主サイリスタ部分は従来と同じサイズに形成しなければならないので、第１の主サイリスタ部分と第２の主サイリスタ部分とを大きく離らかした分だけ半導体基板のサイズ(チップサイズ)が大きくなり、双方向サイリスタの小型化及び低コスト化が阻害される。特許文献１に従う双方向サイリスタの場合には、双方向サイリスタの小型化及び低コスト化が阻害されるばかりでなく、第１の主電極Ｔ１と第４のＮ型半導体領域Ｎ４との互いに対向する辺が長くなり、第１のＰ型半導体領域Ｐ１におけるゲ−トトリガ電流ＩGTが流れる部分の有効面積が大きくなり、第１のＰ型半導体領域Ｐ１で生じる電圧降下が小さくなり、その結果、トリガ感度が低下し、双方向サイリスタを点弧させるためにゲ−トトリガ電流ＩGTを大きくしなければならない。
【００１３】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下を伴わないでトリガ感度を向上させるために、ゲ−トトリガ電流ＩGTの内でトリガに寄与しない無効電流成分を抑制するための部分を第１の主電極Ｔ１と第４のＮ型半導体領域Ｎ４との間に設けることが特許文献２に開示されている。しかし、特許文献２の方法によって所望の転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃと所望のトリガ感度との両方を得ることは困難であった。
【００１４】
ところで、上記の第１〜第４のモード（モードＩ〜IＶ）の内で第４のモード（モードIＶ）は殆ど利用されていない。従って、第１〜第３のモード（モードＩ〜III）のトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフを改善することが望ましい。また、第２及び第３のモード（モードII及びIII）は第１のモード（モードＩ）に比べてターンオンさせることが難しいので、第２及び第３のモード（モードII及びIII）におけるゲ−トトリガ電流ＩGTを第１のモード（モードＩ）に比べて大きくする必要があった。従って、第２及び第３のモード（モードII及びIII）におけるトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの改善が特に要求されている。
【特許文献１】特開平８−９７４０７号公報
【特許文献２】特開２００５−２６２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しょうとする課題は、第２及び第３のモード（モードII及びIII）におけるトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの改善が困難なことである。従って、本発明の目的は、第２及び第３のモード（モードII及びIII）におけるトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフが改善された双方向サイリスタを提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の参照符号を伴って説明する。但し、特許請求の範囲及びここでの参照符号は、本発明の理解を助けるためのものであって、本発明を限定するものではない。
本発明は、半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）が、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（１２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、
前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第６の半導体領域（Ｎ４）が、前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ１）を有している第１の部分（Ｎ４ａ）と、前記第１の半導体領域（Ｎ１）に対して前記第１の間隔（Ｗ１）よりも小さい第２の間隔（Ｗ２）を有している第２の部分（Ｎ４ｂ）とを備え、
前記半導体基板（１）の一方の表面（２）に対して垂直な方向から見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きく決定されていることを特徴とする双方向サイリスタに係わるものである。
【００１７】
なお、請求項２に示すように、前記第５の半導体領域（Ｎ３）が、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）を有している第１の部分（Ｎ３ａ）と、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）よりも小さい第４の間隔（Ｗ４）を有し且つ前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）に対向するように配置されている第２の部分（Ｎ３ｂ）とを備え、前記半導体基板（１）の一方の主面（２）に対して垂直な方向から見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｂ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ａ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることが望ましい。
また、請求項３に示すように双方向サイリスタを変形することができる。この変形された双方向サイリスタの前記第５の半導体領域（Ｎ３）は、前記第６の半導体領域（Ｎ４）に対向していると共に前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ３）を有して対向している第１の部分（Ｎ３ｂ´）と、前記第６の半導体領域（Ｎ４）に対向していると共に前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ３）よりも小さい第２の間隔（Ｗ４）を有して対向している第２の部分（Ｎ３ｃ）とを備えている。また、前記半導体基板（１）の一方の表面（２）に対して垂直な方向から見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されている。
また、請求項４に示すように、前記第２の半導体領域（Ｐ１）の中にゲートトリガ電流の無効分を抑制する部分（５０）が配置されていることことが望ましい。
また、請求項５に示すように、前記ゲート電極（Ｇ）にゲートトリガ電流の無効分を低減するための切欠き部（６０）が設けられていることことが望ましい。
また、請求項６に示すように、請求項１の前記第６の半導体領域（Ｎ４）における前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ１）を有している前記第１の部分（Ｎ４ａ）と第２の間隔（Ｗ２）を有している前記第２の部分（Ｎ４ｂ）との代わりに、第１の不純物濃度を有している第１の部分（Ｎ４ａ´）と前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ４ｂ´）とを設けることができる。また、請求項６の構成において、前記第６の半導体領域（Ｎ４）における第２の不純物濃度を有している第２の部分（Ｎ４ｂ´）と前記第１の半導体領域（Ｎ１）との間隔を、前記第６の半導体領域（Ｎ４）における第１の不純物濃度を有している第１の部分（Ｎ４ａ´）と前記第１の半導体領域（Ｎ１）との間隔よりも大きくすることもできる。
また、請求項７に示すように、請求項３の前記第５の半導体領域（Ｎ３）における前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ３）を有している前記第１の部分（Ｎ３ｂ´）と第２の間隔（Ｗ４）を有している前記第２の部分（Ｎ３ｃ）との代わりに、第１の不純物濃度を有している第１の部分（Ｎ３ｂ´）と前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ３ｃ´）とを設けることができる。また、請求項７の構成において、前記第５の半導体領域（Ｎ３）における第２の不純物濃度を有している第２の部分（Ｎ３ｃ´）と前記第１の半導体領域（Ｎ１）との間隔（Ｗ４）を、前記第５の半導体領域（Ｎ３）における第１の不純物濃度を有している第１の部分（Ｎ３ｂ´）と前記第１の半導体領域（Ｎ１）との間隔（Ｗ３）よりも大きくすることもできる。
【発明の効果】
【００１８】
本発明の請求項１に従う双方向サイリスタの第６の半導体領域（Ｎ4）は、第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ１）を有している第１の部分（Ｎ４ａ）と、前記第１の半導体領域（Ｎ１）に対して前記第１の間隔（Ｗ１）よりも小さい第２の間隔（Ｗ２）を有している第２の部分（Ｎ４ｂ）とを有している。また、第６の半導体領域（Ｎ4）の第２の部分（Ｎ4ｂ）は第４の半導体領域（Ｎ２）に対して第１の部分（Ｎ４ａ）よりも離間している。第６の半導体領域（Ｎ4）の第１の部分（Ｎ４ａ）は、第２の半導体領域（Ｐ１）と第４の半導体領域（Ｎ２）との両方に接続された第１の主電極（Ｔ１）に対して第２の部分（Ｎ4ｂ）よりも近いので、第２及び第３のモードにおいて、第６の半導体領域（Ｎ４）の第１の部分（Ｎ４ａ）がゲートトリガ開始点として機能する。しかし、第６の半導体領域（Ｎ4）の第２の部分（Ｎ4ｂ）は、第１の半導体領域（Ｎ1）に対して第１の部分（Ｎ4ａ）よりも近いので、ゲート機構部分（補助サイリスタ部分）におけるオン動作は第１の部分（Ｎ4ａ）から徐々に第２の部分（Ｎ4ｂ）へと良好に広がる。即ち、第２の半導体領域（Ｐ１）に対する第６の半導体領域（Ｎ４）からの少数キャリア（電子）の注入は、最初に第６の半導体領域（Ｎ４）の第１の部分（Ｎ４ａ）から開始するが、やがて、第２の部分（Ｎ4ｂ）からも行われ、第２の部分（Ｎ4ｂ）からの少数キャリア注入量が第１の部分（Ｎ４ａ）からの少数キャリアの注入量よりも大幅に多くなる。従って、ゲート機構部分（補助サイリスタ部分）の主なオン動作領域は、第２のモードにおいては第６の半導体領域（Ｎ４）の第２の部分（Ｎ4ｂ）と第２の半導体領域（Ｐ１）と第１の半導体領域（Ｎ１）と第３の半導体領域（Ｐ２）とから成り、第３のモードにおいては第６の半導体領域（Ｎ４）の第２の部分（Ｎ4ｂ）と第２の半導体領域（Ｐ１）と第１の半導体領域（Ｎ１）と第３の半導体領域（Ｐ２）と第５の半導体領域（Ｎ3）から成る。第２のモードにおいてゲート機構部分（補助サイリスタ部分）がオン状態になると、第１の主サイリスタ部分（Ｎ２，Ｐ１，Ｎ１，Ｐ２）にオン状態が波及する。また、第３のモードにおいてゲート機構部分（補助サイリスタ部分）がオン状態になると、第２の主サイリスタ部分（Ｐ１，Ｎ１，Ｐ２，Ｎ３）にオン状態が波及する。請求項１の発明に従って第６の半導体領域（Ｎ4）に第２の部分（Ｎ4ｂ）を設けると、第２及び第３のモードにおいて補助サイリスタがオンし易くなり、トリガ感度が向上する。しかし、転流時臨界電圧上昇率の悪化は生じないか、又は少ない。
ところで、第６の半導体領域（Ｎ４）の第２の部分（Ｎ4ｂ）と第１の半導体領域（Ｎ1）との間隔（Ｗ２）は、第１の部分（Ｎ4ａ）と第１の半導体領域（Ｎ1）との間隔（Ｗ１）よりも狭いので、請求項１に従う発明の双方向サイリスタのトリガ感度は、第６の半導体領域（Ｎ４）の第２の部分（Ｎ4ｂ）に基づいて決まり、従来の双方向サイリスタのトリガ感度よりも高い。即ち、本発明の双方向サイリスタのトリガ感度は、第６の半導体領域（Ｎ４）に第２の部分（Ｎ4ｂ）を設けずに、第６の半導体領域（Ｎ４）と第１の半導体領域（Ｎ1）との最小間隔を第１の間隔（Ｗ１）とした従来の双方向サイリスタのトリガ感度よりも高い。
既に説明したように従来の双方向サイリスタにおいては、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとはトレードオフの関係にある。これに対し、本発明のトリガ感度の向上に寄与している第６の半導体領域（Ｎ４）の第２の部分（Ｎ4ｂ）は、双方向サイリスタの誤動作の原因となる残存キャリアが存在する部分から離れた位置に形成されている。このため、トリガ感度の向上に寄与する第６の半導体領域（Ｎ４）の第２の部分（Ｎ4ｂ）が設けられているにも拘らず、残存キャリアに基づいて第１又は第２の主サイリスタ部分が誤動作する虞は少ない。従って、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を伴なわないで又は抑えてトリガ感度を向上すること即ちゲート電流の増大を抑えることができる。
また、従来の第１の主サイリスタ部分と第２の主サイリスタ部分との相互間隔を増大させ、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｃ）ｃとのトレードオフの関係を改善する構造の双方向サイリスタに比べて、双方向サイリスタの小型化を図ることができる。
トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｃ）ｃとのトレードオフの関係の改善は、請求項３に示すように、請求項１の第６の半導体領域（Ｎ４）の第１の部分（Ｎ4ａ）及び第２の部分（Ｎ4ｂ）に対応する第１の部分（Ｎ３ｂ´）及び第２の部分（Ｎ３ｃ）を第５の半導体領域（Ｎ３）に設けても達成できる。なお、請求項２に示すように、請求項１の第６の半導体領域（Ｎ４）の構成と請求項３の第５の半導体領域（Ｎ３）の構成との両方を有することが最も望ましい。
また、請求項６の双方向サイリスタの第６の半導体領域（Ｎ４）における不純物濃度の高い第２の部分（Ｎ4ｂ´）は、請求項１の双方向サイリスタの第６の半導体領域（Ｎ４）における第２の部分（Ｎ4ｂ）と同様に転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下を伴なわないで又は抑えてトリガ感度の向上に寄与する。
また、請求項７の双方向サイリスタの第５の半導体領域（Ｎ３）における不純物濃度の高い第２の部分（Ｎ３ｃ´）は、請求項３の双方向サイリスタの第５の半導体領域（Ｎ３）における第２の部分（Ｎ３ｃ）と同様に転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下を伴なわないで又は抑えてトリガ感度の向上に寄与する。
【発明を実施するための最良の形態】
【００１９】
次に、図２〜図９を参照して本発明の実施形態を説明する。
【実施例１】
【００２０】
図２〜図５に示す本発明の実施例１に従う双方向サイリスタは、第４のＮ型半導体領域Ｎ4に第１部分Ｎ4ａとこれよりも深く形成された第２の部分Ｎ4ｂとを設け、この他は図１の従来の双方向サイリスタと同様に形成したものである。従って、図２〜図５において図１と共通する部分には同一の参照符号が付されている。
【００２１】
図２〜図５の実施例１に従う双方向サイリスタは、図１の従来の双方向サイリスタと同様に例えばシリコンから成る半導体基板１と、第１及び第２の主電極Ｔ1，Ｔ2と、ゲ−ト電極Ｇと、半導体基板１の一方の主面上の第１の主電極Ｔ1とゲ−ト電極Ｇとの間に配置された絶縁層（図示せず）とを備えている。
【００２２】
半導体基板１は、第１、第２、第３及び第４のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3，Ｎ4と、第１及び第２のＰ型半導体領域Ｐ1，Ｐ2とから成る。本願の請求項の第１〜第６の半導体領域と図２〜図５の実施例１の第１、第２、第３及び第４のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3，Ｎ4並びに第１及び第２のＰ型半導体領域Ｐ1，Ｐ2との対応関係は次の通りである。第１の半導体領域は第１のＮ型半導体領域Ｎ１、第２の半導体領域は第１のＰ型半導体領域Ｐ１、第３の半導体領域は第２のＰ型半導体領域Ｐ２、第４の半導体領域は第２のＮ型半導体領域Ｎ２、第５の半導体領域は第３のＮ型半導体領域Ｎ３、第６の半導体領域は第４のＮ型半導体領域Ｎ４に対応している。
【００２３】
半導体基板１は、その一方の主面２に垂直な方向から見て、即ち平面的に見て、４角形に形成され、平坦な一方の主面２とこれに平行な他方の主面３とを有する。図２の半導体基板１の一方の主面２は、互い等しい長さの第１、第２、第３及び第４の辺４，５，６，７を有する正４角形に形成されているが、これを長方形又は別の形状に変形することもできる。
【００２４】
第１のＮ型半導体領域Ｎ1は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基板１の厚み方向の中央に配置されている。
【００２５】
第１のＰ型半導体領域Ｐ1は、Ｐ型ベース領域と呼ぶこともできる領域であって、半導体基板１の一方の主面２と第１のＮ型半導体領域Ｎ1との間に配置され且つ第１のＮ型半導体領域Ｎ1に隣接し且つその一部が一方の主面２に露出している。第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は一方の主面２に平行に伸びている。
【００２６】
第２のＰ型半導体領域Ｐ2は、第１のＮ形型半導体領域Ｎ1に隣接配置され且つその一部が他方の主面３に露出している。第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は他方の主面３に平行に伸びている。
【００２７】
第２のＮ型半導体領域Ｎ2は、第１のＰ型半導体領域Ｐ1の中にＮ型不純物を選択的に拡散することによって形成した領域であり、第１のＰ型半導体領域Ｐ1に隣接し且つ一方の主面２に露出している。この第２のＮ型半導体領域Ｎ2は短絡エミッタ構造のための複数の孔８を有し、この孔８の中に第１のＰ型半導体領域Ｐ1が配置されている。図５から最も明らかなように、第２のＮ型半導体領域Ｎ2の外形は、平面的に見て、互いに平行な第１及び第２の辺９，１０と、この第１及び第２の辺９，１０に対して直角に配置された第３の辺１１と、この第３の辺１１に対して傾斜して対向している第４の辺１２とを有する台形である。台形の第２のＮ型半導体領域Ｎ2は半導体基板１の一方の主面２の互い対向する対の角１３，１４を結ぶ鎖線で示す対角線１５の一方の側、即ち半導体基板１の第１及び第４の辺４，７と対角線１５で囲まれる三角形（半導体基板１の対角線１５の上側）の中に配置されている。また、台形の第２のＮ型半導体領域Ｎ2の第１の辺９は半導体基板１の第１の辺４に平行に配置され且つ第２の辺１０よりも半導体基板１の第１の辺４の近くに配置されている。台形の第２のＮ型半導体領域Ｎ2の第３の辺１１は半導体基板１の第４の辺７に平行に配置され且つ第４の辺１２よりも半導体基板１の第４の辺７の近くに配置されている。
【００２８】
第３のＮ型半導体領域Ｎ3は、第２のＰ型半導体領域Ｐ2の中にＮ型不純物を選択的に拡散することによって形成した領域であって、第２のＰ型半導体領域Ｐ2に隣接し且つ他方の主面３に露出している。この第３のＮ型半導体領域Ｎ3は図５から明らかなように平面的に見て、台形部分Ｎ3ａと四角形部分Ｎ3ｂとの組合せから成り、第１、第２、第３、第４及び第５の辺１６，１７，１８，１９，２０を有する。第３のＮ型半導体領域Ｎ3の台形部分Ｎ3ａは図５において対角線１５を中心にして、第２のＮ型半導体領域Ｎ2に対称（半導体基板１の対角線１５の下側）に配置され、四角形部分Ｎ3ｂは第２のＮ型半導体領域Ｎ2及び第３のＮ型半導体領域Ｎ3の台形部分Ｎ3ａよりも半導体基板１の角１４（半導体基板１の左下側）に近い位置において半導体基板１の対角線１５上に配置されている。なお、第３のＮ型半導体領域Ｎ3の第１の辺１６は半導体基板１の第2の辺５に平行に配置され且つ第４の辺１９よりも半導体基板１の第２の辺５の近くに配置されている。第３のＮ型半導体領域Ｎ3の第２の辺１７は半導体基板１の第３の辺６に平行に配置され且つ第５の辺２０よりも半導体基板１の第３の辺６の近くに配置されている。第３のＮ型半導体領域Ｎ3の第３の辺１８は半導体基板１の対角線１５に平行に配置されている。第３のＮ型半導体領域Ｎ3の第４の辺１９は半導体基板１の第４の辺７に平行に配置されている。第３のＮ型半導体領域Ｎ3の第５の辺２０は第２のＮ型半導体領域Ｎ2の第２の辺１０に平行に配置されている。また、平面的に見て第３のＮ型半導体領域Ｎ3の四角形部分Ｎ3ｂは、第４のＮ型半導体領域Ｎ４を含むように形成されている。
【００２９】
第４のＮ型半導体領域Ｎ４は、ゲート領域又は補助サイリスタ領域と呼ぶこともできるものであって、第２のＮ型半導体領域Ｎ2と同様に第１のＰ型半導体領域Ｐ1に隣接し且つ一方の主面２に露出している。この第４のＮ型半導体領域Ｎ４は第１のＰ型半導体領域Ｐ1の中にＮ型不純物を選択的に拡散することによって形成されている。図５から明らかなように平面的に見て、第４のＮ型半導体領域Ｎ４は第３のＮ形型半導体領域Ｎ3の四角形部分Ｎ3ｂの中に配置され且つ第１、第２、第３、第４、第５及び第６の辺２１，２２，２３，２４，２５，２６を有する。なお、第４のＮ型半導体領域Ｎ４の第１の辺２１は半導体基板１の第2の辺５に平行に配置され且つ第３、第５の辺２３，２５よりも半導体基板１の第４の辺７から離れて配置されている。第４のＮ型半導体領域Ｎ４の第２の辺２２は半導体基板１の第３の辺６に平行に配置され且つ第４及び第６の辺２４，２６よりも半導体基板１の第３の辺６の近くに配置されている。第４のＮ型半導体領域Ｎ４の第３の辺２３は第１の辺２１の下側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第４の辺２４は第２の辺２２の左側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第５の辺２５は第１の辺２１の上側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第６の辺２６は第２の辺２２の右側一部に平行に配置されている。
【００３０】
第４のＮ型半導体領域Ｎ４は、図３及び図４に示すように第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ１を有し且つ第２のＮ型半導体領域Ｎ２と同一の深さに形成されている第１の部分Ｎ４ａと、第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ１よりも小さい第２の間隔Ｗ２を有している第２の部分Ｎ４ｂとを備えている。半導体基板１の一方の主面２を基準にした第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂの深さは第１の部分Ｎ４ａの深さよりも深い。第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂは、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａよりもＮ型不純物を深く拡散することによって形成されている。
図５から明らかように平面的に見て、即ち半導体基板１の一方の主面２に対して垂直な方向から見て、第２の部分Ｎ４ｂは第４のＮ型半導体領域Ｎ４の左下角の近傍に配置されている。第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ２は第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ１よりも大きく決定されている。また平面的に見て、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂは、第２のＮ型半導体領域Ｎ２の傾斜している第４の辺１２と第３のＮ型半導体領域Ｎ３の傾斜している第３の辺１８の対向間に対して第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａよりも離れている。
本発明に従って設けられた第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂは、残留キャリアに基づく双方向サイリスタの誤動作の増加を伴わないで又は抑制してトリガ感度を向上させる機能を有する。
【００３１】
図２〜図５から明らかなように平面的に見て第２及び第３のＮ型半導体領域Ｎ2、Ｎ3は互いに重ならないように配置されている。これにより、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1と第２のＰ型半導体領域Ｐ2とによって第１の極性を有する第１の主サイリスタ部分が構成され、第３のＮ型半導体領域Ｎ3の第１の部分Ｎ3ａと第２のＰ型半導体領域Ｐ2と第１のＮ型半導体領域Ｎ1と第１のＰ型半導体領域Ｐ1とによって第２の極性を有する第２の主サイリスタ部分が構成されている。また、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1と第２のＰ型半導体領域Ｐ2と第３のＮ型半導体領域Ｎ3の第２の部分Ｎ3ｂとによって補助サイリスタ部分即ちゲート機構部分が構成されている。
【００３２】
金属から成る第１の主電極Ｔ1は、図２に示すように第１、第２、第３、第４、第５及び第６の辺３１，３２，３３，３４，３５，３６を有して全体として逆Ｌ字状パターンに形成され、半導体基板１の一方の主面２において第１のＰ型半導体領域Ｐ1と第２のＮ型半導体領域Ｎ2との両方に接続されている。即ち、第１の主電極Ｔ1は第１の主サイリスタ部分を構成する台形状の第２のＮ型半導体領域Ｎ2にほぼ対応する台形状の第１の部分Ｔ1ａと、第２の主サイリスタ部分を構成する第３のＮ型半導体領域Ｎ3の第１の部分Ｎ3ａにほぼ対応する台形状の第２の部分Ｔ1ｂとを有する。第１の主電極Ｔ1の第１の辺３１は第２のＮ型半導体領域Ｎ２の第１の辺９に平行に配置され、第２の辺３２は第３のＮ型半導体領域Ｎ３の第１の辺１６に平行に配置され、第３の辺３３は第３のＮ型半導体領域Ｎ３の第２の辺１７に平行に配置され、第４の辺３４は第４のＮ型半導体領域Ｎ４の右側において第１の主電極Ｔ1の第２の辺３２に平行に配置され、第５の辺３５は第２のＮ型半導体領域Ｎ２の第２の辺１０よりも上側において第２の辺１０に平行に配置され、第６の辺３６は第２のＮ型半導体領域Ｎ２の第４の辺１１よりも右側において第４の辺１１に平行に配置されている。なお、第１の主電極Ｔ1の第１の部分Ｔ1ａは、第２のＮ型半導体領域Ｎ2に接続されていると共に、第２のＮ型半導体領域Ｎ2の貫通孔８を介して半導体基板１の一方の表面２に露出している第１のＰ型半導体領域Ｐ1にも接続されている。第１の主電極Ｔ1の第２の部分Ｔ1ｂは、第３のＮ型半導体領域Ｎ3上へと伸び且つ第１のＰ型半導体領域Ｐ1に接続されている。
【００３３】
金属から成る第２の主電極Ｔ２は、第１の主電極Ｔ１及びゲート電極Ｇの全体に対向するように半導体基板１の他方の主面３の全体又はほぼ全体に配置され且つ第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３との両方に接続されている。
【００３４】
金属から成るゲート電極Ｇは、平面的に見て、図２に示すように第１、第２、第３及び第４の辺４１，４２，４３，４４を有する四角形に形成され、半導体基板１の一方の主面２において第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ１との両方に接続されている。なお、ゲート電極Ｇの第１の辺４１は第４のＮ型半導体領域Ｎ４の第１の辺２１に平行に配置され、第２の辺４２は第４のＮ型半導体領域Ｎ４の第２の辺２２に平行に配置され、第３の辺４３は第４のＮ型半導体領域Ｎ４の第３の辺２３に平行に配置され、第４の辺４４は第４のＮ型半導体領域Ｎ４の第４及び第６の辺２４，２６に平行に配置されている。平面的に見て、ゲート電極Ｇの大部分が第４のＮ型半導体領域Ｎ４の内側に配置され、ゲート電極Ｇの左上の角部のみが第４のＮ型半導体領域Ｎ４からはみ出して第１のＰ型半導体領域Ｐ１に接続されている。即ち、ゲート電極Ｇの第３の辺４３の上部分及び第４の辺４４の左部分が第４のＮ型半導体領域Ｎ４からはみ出している。
【００３５】
次に図２〜図５の実施例１の双方向サイリスタの動作を説明する。実施例１の双方向サイリスタの第１〜第４のモードの基本的動作は、図１の従来の双方向サイリスタ及び前記特許文献１、２等で公知の双方向サイリスタと同一である。従って、実施例１の双方向サイリスタの第１〜第４のモードの基本的動作の説明を省略する。また、実施例１の双方向サイリスタの動作説明において必要に応じて図１を参照する。また、以下の動作説明において、各半導体領域及び電極を図面の参照符号のみで示すこともある。
【００３６】
実施例１の双方向サイリスタは、第２及び第３のモード（モードII, III）において特別な効果を発揮する。
第２及び第３のモード（モードII, III）において、実施例１に従う双方向サイリスタの第４のＮ型半導体領域Ｎ4の第１の部分Ｎ４ａは、第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との両方に接続された第１の主電極Ｔ１に対して第２の部分Ｎ4ｂよりも近いので、第４のＮ型半導体領域Ｎ4の第１の部分Ｎ４ａがゲートトリガ開始点として機能する。しかし、第４のＮ型半導体領域Ｎ4の第２の部分Ｎ4ｂは、第１のＮ型半導体領域Ｎ1に対して第１の部分Ｎ4ａよりも近いので、ゲート機構部分（補助サイリスタ部分）におけるオン動作は第１の部分Ｎ4ａから徐々に第２の部分Ｎ4ｂへと良好に広がる。即ち、第１のＰ型半導体領域Ｐ１に対する第４のＮ型の半導体領域Ｎ４からの少数キャリア（電子）の注入は、最初に第４のＮ型半導体領域Ｎ4の第１の部分Ｎ４ａから開始するが、やがて、第２の部分Ｎ4ｂからも行われ、第２の部分Ｎ4ｂからの少数キャリア注入量が第１の部分Ｎ４ａからの少数キャリア（電子）の注入量よりも大幅に多くなる。従って、ゲート機構部分（補助サイリスタ部分）の主なオン動作領域は、第２のモードにおいて第４のＮ型半導体領域Ｎ4の第２の部分Ｎ4ｂと第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とから成り、第３のモードにおいて第４のＮ型半導体領域Ｎ4の第２の部分Ｎ4ｂと第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３の半導体領域Ｎ3から成る。第２のモードにおいてゲート機構部分（補助サイリスタ部分）がオン状態になると、第１の主サイリスタ部分（Ｎ２，Ｐ１，Ｎ１，Ｐ２）にオン状態が波及する。また、第３のモードにおいてゲート機構部分（補助サイリスタ部分）がオン状態になると、第２の主サイリスタ部分（Ｐ１，Ｎ１，Ｐ２，Ｎ３）にオン状態が波及する。ゲート機構部分（補助サイリスタ部分）におけるオン動作が良好に達成されると、ゲート電流を低減することができ、トリガ感度が向上する。
【００３７】
第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂと第１のＮ型半導体領域Ｎ1との間の第２の間隔Ｗ２は、第１の部分Ｎ4ａと第１のＮ型半導体領域Ｎ1との間の第１の間隔Ｗ１よりも狭いので、双方向サイリスタのトリガ感度は、主として第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂに基づいて決まり、従来の双方向サイリスタのトリガ感度よりも高い。即ち、本実施例の双方向サイリスタのトリガ感度は、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂを設けずに、第４のＮ型半導体領域Ｎ４と第１のＮ型半導体領域Ｎ1との最小間隔を第１の間隔Ｗ１とした従来の双方向サイリスタのトリガ感度よりも高い。
【００３８】
既に説明したように従来の双方向サイリスタにおいては、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとはトレードオフの関係にある。これに対し、本実施例のトリガ感度の向上に寄与している第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂは双方向サイリスタの誤動作の原因となる残存キャリア（正孔）が存在する部分から離れた位置に形成されている。なお、双方向サイリスタの誤動作の原因となる残存キャリアが多く存在する部分は、第１のＮ型半導体領域Ｎ１における平面的に見て第２のＮ型半導体領域Ｎ２の傾斜している第４の辺１２と第３のＮ型半導体領域Ｎ３の傾斜している第３の辺１８の対向間に対応する部分、即ち、半導体基板１の中央部分である。このようにトリガ感度の向上に寄与する第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂが、誤動作の原因となる残存キャリアが存在する部分から離れた位置に形成されていれば、トリガ感度が向上したにも拘らず、残存キャリアに基づいて第１の主サイリスタ部分又は第２の主サイリスタ部分に作用して双方向サイリスタが誤動作することも抑制される。従って、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を伴なわないで又は抑えてトリガ感度を向上することができる。
また、第１の主サイリスタ部分と第２の主サイリスタ部分との相互間隔を増大させないで又は増大を抑えて双方向サイリスタのトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとの関係を改善することができる。
【００３９】
更に詳細に説明すると、実施例１の双方向サイリスタは第3のモード（モードIII）においては、図１（Ｃ）と同様に第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位、ゲート電極Ｇが負電位となる。ゲート電極Ｇにゲートトリガ信号が印加されると、第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子が注入され、この電子の一部が第１のＮ型半導体領域Ｎ１に入り込む。第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1への電子の注入は既に説明したように第４のＮ型半導体領域Ｎ４の第１の部分４ａから開始し、その後第２の部分４ｂに波及する。これにより、Ｎ４ｂ、Ｐ１，Ｎ１，Ｐ２、Ｎ3から成る補助サイリスタ部分がオン状態となり、このオン状態がＰ１，Ｎ１，Ｐ２、Ｎ３から成る第２の主サイリスタ部分に波及する。補助サイリスタ部分から第２の主サイリスタ部分へのオン状態の波及は図１（Ｃ）と同様な動作で進む。
【００４０】
第３のモード（モードIII）における第２の主サイリスタ部分のオン状態が終了して第２の方向の主電流Ｉ２が零になっても、半導体基板１の中にキャリア（正孔）が残存する。即ち、残存キャリアは主に第１のＮ半導体領域Ｎ１に多く存在する。残存キャリアが存在する状態で電圧上昇率（ｄｖ／ｄｔ）の大きい逆方向電圧即ち図１（Ａ）又は（Ｂ）と同様に第１の主電極Ｔ１を基準にして正の電源電圧又はノイズが第２の主電極Ｔ２に印加されると、残存キャリアがトリガとして働き、Ｎ２，Ｐ１、Ｎ１，Ｐ２から成る第１の主サイリスタ部分がオン状態になる虞がある。
【００４１】
しかし、本実施例では、トリガ感度を向上させるために、第４のＮ半導体領域Ｎ４の全部を深く形成せずに、誤動作の原因になる残存キャリアが存在する部分から離れた位置にトリガ感度を向上させるための第2の部分Ｎ４ｂを設け、補助サイリスタのオン動作を良好に開始させているので、トリガ感度が向上しているにも拘らず、残存キャリアに基づく主サイリスタ部分の誤動作が増加しない。
【００４２】
実施例１の双方向サイリスタが第２のモード（モードII）なり、図１（Ｂ）と同様に第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位とされ、ゲート電極Ｇに負のゲートトリガ信号が印加されると、第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子が注入され、この電子の一部が第１のＮ型半導体領域Ｎ１に入り込む。既に説明したように第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａから第１のＰ型半導体領域Ｐ1への電子の注入が開始し、その後Ｎ４ｂ、Ｐ１，Ｎ１，Ｐ２から成る補助サイリスタ部分がオン状態になる。この補助サイリスタ部分のオン状態は、図１（Ｂ）と同様な動作でＮ２，Ｐ１，Ｎ１，Ｐ２から成る第１の主サイリスタ部分に波及する。
この第２のモード（モードII）においても、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂはトリガ感度の向上に寄与する。
【００４３】
第２のモード（モードII）における第１の主サイリスタ部分のオン状態が終了して第1の方向の主電流Ｉ１が零になっても第１のＮ半導体領域Ｎ１にキャリアが残存する。残存キャリア（正孔）が存在する状態で電圧上昇率（ｄｖ／ｄｔ）の大きい逆方向電圧即ち図１（Ｃ）又は（Ｄ）と同様に第１の主電極Ｔ１を基準にして負の電源電圧又はノイズが第２の主電極Ｔ２に印加されると、残存キャリアがトリガとして働き、Ｐ１、Ｎ１，Ｐ２、Ｎ３から成る第２の主サイリスタ部分が誤ってオン状態になる虞がある。しかし、既に説明したように本実施例では第４のＮ半導体領域Ｎ４が均一の深さに形成されておらず、誤動作の原因となる残存キャリアが存在する位置から離れた位置にトリガ感度を向上させるための第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂが設けられているので、トリガ感度が高められているにも拘らず、第２のモード（モードII）から第３のモード（モードIII）に転換する時の残存キャリアに基づく誤動作が生じ難い。ちなみに、同様の効果は第１のモード（モードＩ）から第３のモード（モードIII）に転換する時において得られる。
【実施例２】
【００４４】
次に、図６及び図7を参照して実施例２の双方向サイリスタを説明する。但し、実施例２の双方向サイリスタは図２〜図５の実施例１の双方向サイリスタの第３のＮ型半導体領域Ｎ３を変形し、且つゲ−トトリガ電流の無効分抑制部分５０を付加した他は実施例１の双方向サイリスタと同一に構成されている。従って、図６及び図7において図２〜図５と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００４５】
図６及び図7の第３のＮ型半導体領域Ｎ３は比較的浅く形成された第１の部分Ｎ３ｂ´と比較的深く形成された第２の部分Ｎ３ｃとを有する。第３のＮ型半導体領域Ｎ３の第１の部分Ｎ３ｂ´は、第１のＮ型半導体領域Ｎ１に対して比較的広い第３の間隔Ｗ３を有し、半導体基板１の他方の主面３から比較的浅く拡散されている。第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃは、第１のＮ型半導体領域Ｎ１に対して第３の間隔Ｗ３よりも小さい第４の間隔Ｗ３を有し、半導体基板１の他方の主面３から比較的深く拡散されている。また、実施例２の双方向サイリスタのＢ´―Ｂ´線に相当する部分を示す断面において、第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ４が第３のＮ型半導体領域Ｎ３の第１の部分Ｎ３ｂ´と第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ３よりも大きくなるように決定されている。更に、平面的に見て第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃは第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂに重なる（対向する）ように配置され、且つ第３のＮ型半導体領域Ｎ３の第２の辺１７と第４の辺１９との角側に配置されている。なお、図７では、平面的に見て第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃが第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂを含むように形成されているが、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと同一若しくは逆に第４のＮ型半導体領域Ｎ4の第２の部分Ｎ４ｂに含まれる形状に形成することもできる。
【００４６】
第３のＮ型半導体領域Ｎ３の第２の分部Ｎ3ｃは第１の部分Ｎ３ｂ´よりも第１のＮ型半導体領域Ｎ１に接近している。従って、第３のＮ型半導体領域Ｎ3の第２の部分Ｎ3ｃから第２のＰ型半導体領域Ｐ２に注入された電子は、第３のＮ型半導体領域Ｎ３の第１の部分Ｎ３ｂ´から第２のＰ型半導体領域Ｐ２に注入された電子よりも容易に第１のＮ型半導体領域Ｎ1に入り込む。それに伴い、第２のＰ型半導体領域Ｐ２から正孔が第１のＮ型半導体領域Ｎ1に入り込む。従って、第２の部分Ｎ3ｃのトリガ感度は第１の部分Ｎ３ｂ´のトリガ感度よりも高い。更に、実施例２においては第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂから第１のＰ型半導体領域Ｐ1に注入された電子の第１のＮ型半導体領域Ｎ１への入り込みに加えて、第３のＮ型半導体領域Ｎ３の第２の部分Ｎ3ｃから第２のＰ型半導体領域Ｐ2に注入された電子の第１のＮ型半導体領域Ｎ１への入り込みが生じる。従って、実施例２によれば、実施例１よりもトリガ感度の高い双方向サイリスタを提供することができる。また、トリガ感度の向上に寄与する第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃが誤動作の原因となる残存キャリアが存在している半導体基板１の中央部分から離れているので、トリガ感度が向上されているにも拘らず、主サイリスタの誤動作が増えない。即ち、トリガ感度を改善しても転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が発生しない又は少なくなり、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を伴なわないで又は抑えてトリガ感度を向上することができる。
【００４７】
実施例２のゲ−トトリガ電流の無効分抑制部分５０は、特許文献２のゲ−トトリガ電流の無効分抑制部分と同様な機能を有するものであって、ゲ−トトリガ電流の無効分の低減に寄与する。このゲ−トトリガ電流の無効分抑制部分５０はＮ型半導体領域から成り、半導体基板１の一方の主面２に露出するように第１のＰ型半導体領域Ｐ１の中の、ゲート電極Ｇと第１の主電極Ｔ1との間に配置され、第２のＮ型半導体領域Ｎ2から第１のＰ形型半導体領域Ｐ1によって分離されている。この実施例２のゲ−トトリガ電流の無効分抑制部分５０は製造を簡略化するために第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと同一の深さに形成されているが、この代りに無効分抑制部分５０を第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂよりも深く形成すること、又は第１のＮ型半導体領域Ｎ１に至るように形成することもできる。
【００４８】
ゲ−トトリガ電流の無効分抑制部分５０は長方形の平面形状を有し、平面的に見て図２に示すように設けられる第１の主電極Ｔ1とゲ−ト電極Ｇとの間に配置されている。なお、無効分抑制部分５０の平面形状を例えば円弧状又はコ字状等の別のパターンに変形できる。
【００４９】
例えば、図２〜図５に示す実施例１の双方向サイリスタにおける、第１及び第４のモードにおいて、ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接触している部分から第２のＮ型半導体領域Ｎ2の下又は中を通って第１の主電極Ｔ1に向って流れるトリガ電流の有効成分Ｉａと、ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接触している部分からＰ型半導体領域Ｐ1の露出面（表面）を通って第１の主電極Ｔ1に向って流れるなど、第２のＮ型半導体領域Ｎ2の下又は中を通らずに第１の主電極Ｔ１に向って流れるトリガ電流の無効成分Ｉｂが生じる。これに対して、図６〜７の本実施例２の双方向サイリスタでは、トリガ電流の無効成分Ｉｂが流れる通路に無効分抑制成分５０が設けられているので、トリガ電流の無効成分Ｉｂが小さくなる。
【００５０】
また、図２〜図５に示す実施例１の双方向サイリスタにおける、第２及び第３のモードにおいて、第１の主電極Ｔ1が第１のＰ型半導体領域Ｐ1に接触している部分から第４のＮ型半導体領域Ｎ４の下又は中を通ってゲート電極Ｇに向って流れるトリガ電流の有効成分Ｉａと、第１の主電極Ｔ１が第１のＰ型半導体領域Ｐ１に接触している部分からＰ型半導体領域Ｐ１の露出面（表面）を通ってゲート電極Ｇに向って流れるなど、第２のＮ型半導体領域Ｎ２の下又は中を通らずにゲート電極Ｇに向って流れるトリガ電流の無効成分Ｉｂが生じる。これに対して、図６〜７の本実施例２の双方向サイリスタではトリガ電流の無効成分Ｉｂが流れる通路に無効分抑制成分５０が設けられているのでトリガ電流の無効成分Ｉｂが小さくなる。
【００５１】
本実施例２のゲ−トトリガ電流の無効分抑制部分５０は、ゲ−トトリガ電流の無効成分Ｉｂの低減に寄与し、トリガ感度の向上に寄与するが、転流時臨海電圧上昇率（ｄｖ／ｄｔ）ｃを悪化させない。従って、実施例２によれば、実施例１よりもトリガ感度の高い双方向サイリスタを提供することができる。即ち、残存キャリアに基づく誤動作を抑えながらトリガ感度を向上させることができる。
【００５２】
図６及び図７のゲ−トトリガ電流の無効分抑制部分５０を例えばシリコン酸化物等の絶縁物質で形成すること、又は半導体基板１に形成した孔に置き換えることもできる。また、図６及び図７のゲ−トトリガ電流の無効分抑制部分５０を図２〜図５の双方向サイリスタに設けることもできる。
【実施例３】
【００５３】
次に、図８を参照して実施例３の双方向サイリスタを説明する。但し、実施例３の双方向サイリスタは、図２〜図５の実施例１の双方向サイリスタのゲート電極Ｇの第４の辺４４に切欠き部６０を設け、この他は実施例１の双方向サイリスタと同一に構成したものであるので、図８において図２〜図５と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００５４】
図８のゲート電極Ｇに設けられた切欠き部６０は図２の四角形のゲート電極Ｇの左上（第４の辺４４の一部）を切り取ることによって形成されている。図８の切欠き部６０を有するゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接触する面積は、図２の四角形のゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接触する面積よりも小さい。また、図８の切欠き部６０を有するゲート電極Ｇは、第４のＮ型半導体領域Ｎ４の第４及び第５の辺２４，２５の交点の近傍のみにおいて第１のＰ型半導体領域Ｐ１に接触している。従って、ゲート電極Ｇから第２のＮ型半導体領域Ｎ２の中又は下を通らずに第１のＰ型半導体領域Ｐ１を通って第１の主電極Ｔ１の第２の部分Ｔ１ｂの方向に流れるゲートトリガ電流の無効成分Ｉｂを低減することができる。ゲ−トトリガ電流の無効成分Ｉｂの低減すればトリガ感度が向上する。なお、切欠き部６０は転流時臨海電圧上昇率（ｄｖ／ｄｔ）ｃを悪化させない。従って、実施例３によれば、残存キャリアに基づく誤動作を抑えながらトリガ感度を向上させることができる。
なお、ゲート電極Ｇの第４の辺４４に設けた切欠き部６０を凹部等に変形することができる。
【実施例４】
【００５５】
次に、図９を参照して実施例４の双方向サイリスタを説明する。但し、実施例４の双方向サイリスタは、図６の実施例２の双方向サイリスタの一部を変形し、この他は実施例２の双方向サイリスタと同一に構成したものであるので、図９において図６と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００５６】
図９の実施例４の双方向サイリスタは、図６の第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂの領域に第１の部分Ｎ４ａよりもＮ型不純物濃度が高い第２の部分Ｎ４ｂ´を設け、且つ図６の第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃの領域に第１の部分Ｎ３ｂ´よりもＮ型不純物濃度が高い第２の部分Ｎ３ｃ´を設け、この他は図６と同一に形成したものである。
【００５７】
図９に示すように第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´のＮ型不純物濃度が第１の部分Ｎ４ａよりも高いと、第２の部分Ｎ４ｂ´から第１のＰ型半導体領域Ｐ１への少数キャリア（電子）の注入効率が第１の部分Ｎ４ａよりも高くなり、トリガ感度が向上する。なお、トリガ感度の向上に寄与する第２の部分Ｎ４ｂ´は、第２のＮ型半導体領域Ｎ２及び誤動作の原因となる残存キャリアが存在している半導体基板１の中央部分から離れているので、実施例１〜３と同様にトリガ感度が向上しているにも拘わらず残存キャリアに基づく誤動作が生じ難い。
【００５８】
図９に示すように第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃ´のＮ型不純物濃度が第１の部分Ｎ３ｂ´よりも高いと、第２の部分Ｎ３ｃ´から第２のＰ型半導体領域Ｐ２への少数キャリア（電子）の注入効率が第１の部分Ｎ３ｂ´よりも高くなり、トリガ感度が向上する。なお、トリガ感度の向上に寄与する第２の部分Ｎ３ｃ´は、第２のＮ型半導体領域Ｎ２及び誤動作の原因となる残存キャリアが存在している半導体基板１の中央部分から離れているので、実施例１〜３と同様にトリガ感度が向上しているにも拘わらず残存キャリアに基づく誤動作が生じ難い。
【００５９】
図９では第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´と第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃ´との両方のＮ型不純物濃度をそれぞれの第１の部分Ｎ４ａ、Ｎ３ｂ´よりも高めたが、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´と第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃ´とのいずれか一方のみのＮ型不純物濃度を高めることもできる。
また、図９に示すように第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´のＮ型不純物濃度を第１の部分Ｎ４ａよりも高める場合には、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ２を第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａと第１のＮ型半導体領域Ｎ１との間隔Ｗ１と同一にすることもできる。Ｗ２＝Ｗ１であっても、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´のＮ型不純物濃度が高められているので、トリガ感度が向上し、実施例１〜３と同様な効果を得ることができる。
また、同様に第３のＮ型半導体領域Ｎ３の第２の部分Ｎ３ｃ´のＮ型不純物濃度を第１の部分Ｎ３ｂ´よりも高める場合には、第３のＮ型半導体領域Ｎ３の第２の部分Ｎ４ｃ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ４を第３のＮ型半導体領域Ｎ３の第１の部分Ｎ３ｂ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ３と同一にすることもできる。Ｗ４＝Ｗ３であっても、第３のＮ型半導体領域Ｎ３の第２の部分Ｎ４ｃ´のＮ型不純物濃度が高められているので、トリガ感度が向上し、実施例１〜３と同様な効果を得ることができる
【００６０】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）  各実施例ではＮ型不純物の拡散の深さを変えることによって第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂを設けたが、この代わりに半導体基板１の一方の主面２の第２の部分Ｎ４ｂに対応する部分に予め双方向サイリスタの縦方向（垂直方向）に延びる凹部を設け、この凹部を通してＮ型不純物を拡散することによって第２の部分Ｎ４ｂを形成し、第１の間隔Ｗ１よりも狭い第２の間隔Ｗ２を得ることができる。
（２）  平面的に見て多数の孔８を有し全体としてメッシュ状に形成された第２のＮ型半導体領域Ｎ2を、平面的に見て格子状又は櫛歯状に変形することができる。また、第２のＮ型半導体領域Ｎ2から孔８を省くこともできる。
（３）  各半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4、Ｐ1、Ｐ2、及び第１及び第２の主電極Ｔ１，Ｔ２、ゲート電極Ｇのパタ−ンを任意に変形することができる。
（４）図３に示すように第４のＮ型半導体領域Ｎ４と第１のＮ型半導体領域Ｎ１との間隔を階段状に変化させる代わりに、この間隔を第２のＮ型半導体領域Ｎ２から離れるに従って徐々に連続又は段階的に小さくすることができる。同様に図６に示すように第３のＮ型半導体領域Ｎ３と第１のＮ型半導体領域Ｎ１との間隔を階段状に変化させる代わりに、この間隔を第２のＮ型半導体領域Ｎ２から離れるに従って徐々に連続又は段階的に小さくすることができる。同様に図９に示すように第４のＮ型半導体領域Ｎ4及び／又は第３のＮ型半導体領域Ｎ3の不純物濃度を連続的又は段階的に高めることができる。
【図面の簡単な説明】
【００６１】
【図１】双方向サイリスタの第１〜第４のモードを説明するために図２のＡ−Ａ線に相当する部分を示す断面図である。
【図２】本発明に従う実施例１の双方向サイリスタを示す平面図である。
【図３】図２のＢ−Ｂ線に相当する部分を示す断面図である。
【図４】図２のＣ−Ｃ線に相当する部分を示す断面図である。
【図５】図２の半導体基板の一方の主面を示す平面図である。
【図６】本発明に従う実施例２の双方向サイリスタを図３と同様な位置で示す断面図である。
【図７】図６の半導体基板の一方の主面を示す平面図である。
【図８】本発明に従う実施例３の双方向サイリスタを図２と同様に示す平面図である。
【図９】本発明に従う実施例４の双方向サイリスタを図６と同様に示す断面図である。
【符号の説明】
【００６２】
１    半導体基板
Ｔ1  第１の主電極
Ｔ2  第２の主電極
Ｇ    ゲ−ト電極
Ｎ1  第１のＮ型半導体領域（第１の半導体領域）
Ｐ1  第１のＰ型半導体領域（第２の半導体領域）
Ｐ2  第２のＰ型半導体領域（第３の半導体領域）
Ｎ2  第２のＮ型半導体領域（第４の半導体領域）
Ｎ3  第３のＮ型半導体領域（第５の半導体領域）
Ｎ4  第４のＮ型半導体領域（第６の半導体領域）
Ｎ4ａ  第１の部分
Ｎ4ｂ  第２の部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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