(57)【要約】【課題】半導体集積回路のＥＳＤ保護素子としての性能を向上させるとともに、ＥＳＤ保護素子形成領域を小さくすることができる静電気放電保護素子を得ること。【解決手段】半導体基板１上に形成されたゲート絶縁膜１２、ゲート電極１３およびサイドウォール膜１４からなるゲート構造１１と、ゲート構造１１の両側に形成される高濃度不純物拡散層からなるソース領域１５およびドレイン領域１６と、ソース領域１５とドレイン領域１６のゲート構造１１側に形成される低濃度不純物拡散層からなるエクステンション部１７と、ソース電極と、ドレイン電極と、を備え、ゲート電極とソース電極が接地された複数の電界効果型トランジスタによって構成されるマルチフィンガタイプの静電気放電保護素子において、ソース電極とゲート電極１３との間、およびドレイン電極とゲート電極１３との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域１８を備える。【選択図】        図１
2007335463.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタが、そのゲート電極の伸長方向が並行するように複数配置されたマルチフィンガタイプの静電気放電保護素子において、
前記ソース電極と前記ゲート電極との間、および前記ドレイン電極と前記ゲート電極との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域を備えることを特徴とする静電気放電保護素子。
【請求項２】
半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタからなる静電気放電保護素子において、
前記電界効果型トランジスタのゲート電極は、２方向に交差して延びる格子状を有し、前記ソース領域と前記ドレイン領域は、前記ゲート電極によって囲まれる領域に、隣接する領域で同じ種類の領域とならないように交互に配置されるとともに、前記格子状のゲート電極のピッチは、当該電界効果型トランジスタのゲート長の２倍よりも長いことを特徴とする静電気放電保護素子。
【請求項３】
半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタからなる静電気放電保護素子において、
前記ドレイン電極と前記ゲート電極との間の距離が、前記ソース電極と前記ゲート電極との間の距離よりも長いことを特徴とする静電気放電保護素子。
【請求項４】
半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ドレイン電極が外部ピンに直接接続される電界効果型トランジスタからなる半導体装置において、
前記ドレイン電極と前記ゲート電極との間の距離が、前記ソース電極と前記ゲート電極との間の距離よりも長いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置において、静電気放電による破壊から内部回路を保護する静電気放電保護素子と半導体装置に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路には外部からの電荷の放電や、半導体集積回路自身に充電された電荷の放電などの静電気放電（ElectroStatic Discharge，以下、ＥＳＤという）によって内部回路が破壊されるのを防ぐため、ＥＳＤ保護素子が設けられている。特に、従来のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスにおけるＥＳＤ保護素子は、通常のＣＭＯＳ技術で作成可能でかつ面積当たりのＥＳＤ耐量が比較的高い、ゲート幅が数十μｍのｎチャネル電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）を複数本並列接続した櫛状構造を有するマルチフィンガタイプのゲート接地型ＮＭＯＳトランジスタ（以下、ｇｇＮＭＯＳトランジスタという）が主に使用される（たとえば、特許文献１参照）。
【０００３】
図６−１は、従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部断面図であり、図６−２は、従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部平面図である。このＥＳＤ保護素子は、図に示されるように、図示しない内部回路が形成された半導体基板１０１上のＥＳＤ保護素子を形成する領域（以下、ＥＳＤ保護素子形成領域という）Ｒに形成される。この図の例では、ＥＳＤ保護素子形成領域Ｒ中の素子分離絶縁膜１０２で区切られる領域中に、ＬＤＤ（Lightly Doped Drain）構造を有するＮＭＯＳトランジスタが形成されている。また、ＮＭＯＳトランジスタが形成される素子分離絶縁膜１０２で区切られた領域の外側には、Ｐ＋拡散層１２１が形成され、このＰ＋拡散層１２１にはバックゲート電極が接続されている。
【０００４】
ＮＭＯＳトランジスタは、半導体基板１０１上の所定の位置に形成されるゲート絶縁膜１１２およびゲート電極１１３、これらのゲート絶縁膜１１２およびゲート電極１１３の線幅方向の両側面に形成されるサイドウォール１１４を有してなるゲート構造１１１と、ゲート構造１１１の下方のチャネル領域を挟んで対を成すＮ＋拡散層によって構成されるソース領域１１５およびドレイン領域１１６と、ソース領域１１５とドレイン領域１１６のゲート構造１１１側端部にＮ−拡散層によって形成されるエクステンション部１１７と、を有している。ここで、Ｎ＋拡散層は、Ｎ−拡散層よりもＮ型不純物濃度が高くなっていることを示している。ここで、各ＮＭＯＳトランジスタのゲート電極１１３とソース領域１１５に接続されるソース電極は接地され、ドレイン領域１１６に接続されるドレイン電極は入出力端子または電源端子に接続されるように配線される。
【０００５】
【特許文献１】特開２００２−３２４８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＥＳＤ保護素子を構成するｇｇＮＭＯＳトランジスタの構造は、内部回路を構成するＮＭＯＳトランジスタと同じ構造を有し、同じプロセスで形成されるために、内部素子より速い応答特性や低クランプ電圧、低インピーダンスなどのＥＳＤ保護素子としての性能向上を図ることが難しいという問題点があった。
【０００７】
また、マルチフィンガタイプのｇｇＮＭＯＳトランジスタの場合には、電流集中を防ぎ、すべてのＮＭＯＳトランジスタを確実に動作させるようにするために、意識的にバラスト抵抗を付加する方法が一般的に採用されている。このバラスト抵抗を付加するために、Ｎ＋拡散層上のコンタクトとゲート電極との間の距離を広めにしている。しかし、Ｎ＋拡散層のシート抵抗の値は、通常、数Ω／□〜数十Ω／□程度とあまり高くないために、現状のＮ＋拡散層上のコンタクトとゲートとの間の距離としてかなり大きな値が必要となり、その結果としてＥＳＤ保護素子形成領域も大きくなってしまうという問題点があった。
【０００８】
この発明は、上記に鑑みてなされたもので、半導体集積回路のＥＳＤ保護素子としての性能を向上させるとともに、ＥＳＤ保護素子形成領域を小さくすることができる静電気放電保護素子と半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、この発明にかかる静電気放電保護素子は、半導体基板上に順に積層されたゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側に形成されたサイドウォール膜と、からなるゲート構造と、前記ゲート構造の前記サイドウォール膜側の両側に形成される高濃度不純物拡散層からなるソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の前記ゲート構造側に形成される低濃度不純物拡散層からなるエクステンション部と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ソース電極が接地された電界効果型トランジスタが、そのゲート電極の伸長方向が並行するように複数配置されたマルチフィンガタイプの静電気放電保護素子において、前記ソース電極と前記ゲート電極との間、および前記ドレイン電極と前記ゲート電極との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域を備えることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、Ｎ−拡散層はＮ＋拡散層と比較してシート抵抗値が２桁程度高いので、ソース電極／ドレイン電極とゲート電極との間のＮ＋拡散層中にＮ−拡散層を設けることによって、バラスト抵抗を付加することができるとともに、必要なバラスト抵抗値を確保するためのゲート電極とＮ＋拡散層上のソース電極／ドレイン電極との間の距離を従来の構造に比べて短くすることができる。その結果、ＥＳＤ保護素子形成領域を従来のものに比して縮小することができるという効果を有する。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、この発明にかかる静電気放電保護素子と半導体装置の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられるＥＳＤ保護素子の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１２】
実施の形態１．
図１は、この発明にかかるＥＳＤ保護素子の実施の形態１の模式的な構成を示す断面図である。このＥＳＤ保護素子は、図に示されるように、図示しない内部回路が形成された半導体基板１上のＥＳＤ保護素子形成領域Ｒに形成される。この図の例では、ＥＳＤ保護素子形成領域Ｒ中の素子分離絶縁膜２で分離された領域中に、ＬＤＤ構造を有するＮチャネル電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）が、そのゲート電極１３が並行するように複数櫛状に形成された、マルチフィンガタイプのＥＳＤ保護素子が形成されている。なお、このＥＳＤ保護素子の平面形状は、背景技術で説明した図６−２とほぼ同様の形状を有しているものとする。
【００１３】
ＮＭＯＳトランジスタは、半導体基板１上の所定の位置に形成されるゲート絶縁膜１２およびゲート電極１３、これらのゲート絶縁膜１２およびゲート電極１３の線幅方向の両側面に形成されるサイドウォール膜１４を有してなるゲート構造１１と、ゲート構造１１の下方のチャネル領域を挟んで対を成すＮ＋拡散層によって構成されるソース領域１５／ドレイン領域１６と、ソース領域１５／ドレイン領域１６のゲート構造１１側端部にＮ−拡散層によって構成されるエクステンション部１７と、ゲート電極１３とソース領域１５に接続される図示しないソース電極とドレイン領域１６に接続される図示しないドレイン電極のコンタクトの形成位置との間に低濃度のＮ−拡散層によって構成される抵抗領域１８と、を備える。ここで、Ｎ＋拡散層は、Ｎ−拡散層よりもＮ型不純物濃度が高くなっていることを示している。また、各ＮＭＯＳトランジスタのゲート電極１３とソース電極は接地され、ドレイン電極は入出力端子または電源端子に接続されるように配線される。
【００１４】
ソース領域１５とドレイン領域１６に形成される抵抗領域１８は、ソース領域１５／ドレイン領域１６を構成するＮ＋拡散層の中に、Ｎ＋拡散層よりもＮ型不純物濃度の低いＮ−拡散層によって構成される。Ｎ−拡散層は、Ｎ＋拡散層よりもシート抵抗が２桁程度高くなるので、ソース領域１５とドレイン領域１６におけるバラスト抵抗の役割を果たす。
【００１５】
つぎに、このような構成のＥＳＤ保護素子の製造方法について説明する。図２−１〜図２−８は、この発明にかかるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である。まず、Ｐ型シリコン基板などの半導体基板１のＥＳＤ形成領域に図示しないＰ型ウェルを形成し、ＥＳＤ保護素子であるＮＭＯＳトランジスタを形成する領域を露出させるように所定のパターンの素子分離絶縁膜２を形成する（図２−１）。この素子分離絶縁膜２は、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などによって形成される。その後、半導体基板１上にゲート絶縁膜１２の基となる絶縁膜１２ａを形成し、その上にさらにＳｉまたはＳｉを含む電極材料層１３ａを所定の厚さ堆積する（図２−２）。絶縁膜１２ａは、熱酸化法、物理的気相蒸着法（以下、ＰＶＤ法という）、化学的気相蒸着法（以下、ＣＶＤ法という）などで形成することができる。また、電極材料層１３ａは、ＣＶＤ法などによって形成することができる。
【００１６】
ついで、電極材料層１３ａ上の全面にレジストを塗布し、ＥＳＤ保護素子形成領域Ｒのゲート電極１３の形成位置に対応する領域にレジスト３０を残すようにパターニングする（図２−３）。その後、このレジストパターンをマスクにして、電極材料層１３ａと絶縁膜１２ａとをエッチングする。このとき、電極材料層１３ａの上面から絶縁膜１２ａと半導体基板１との界面に至るまでエッチングする（図２−４）。これにより、ゲート絶縁膜１２とゲート電極１３の積層体が形成される。
【００１７】
ついで、半導体基板１上の全面にレジスト３１を塗布し、ＮＭＯＳトランジスタの形成領域以外の領域がマスクされるようにパターニングし、このレジスト３１と、ゲート絶縁膜１２とゲート電極１３の積層体とをマスクにして、ＥＳＤ保護素子形成領域Ｒにドナーとなる不純物を低濃度で導入した低濃度拡散層（Ｎ−拡散層）２２を形成する（図２−５）。その後、ゲート絶縁膜１２とゲート電極１３の積層体が形成された半導体基板１上の全面にサイドウォール膜の基となるサイドウォール用絶縁膜を形成する。そして、ＥＳＤ保護素子形成領域Ｒ上のゲート電極１３の上面と半導体基板１上のゲート電極形成領域Ｒ以外に形成されたサイドウォール用絶縁膜を除去して、ゲート絶縁膜１２とゲート電極１３の積層体の線幅方向側面にサイドウォール膜１４を形成する（図２−６）。これによって、半導体基板１のＥＳＤ保護素子形成領域Ｒ上にゲート絶縁膜１２、ゲート電極１３およびサイドウォール膜１４からなるゲート構造１１が形成される。
【００１８】
ついで、ゲート構造１１が形成された半導体基板１上の全面にレジスト３２を塗布し、ＮＭＯＳトランジスタの形成領域では、Ｎ−拡散層２２中の所定の位置にのみにレジスト３２を残すようにパターニングする（図２−７）。ここでは、１つのゲート電極１３に対して線幅方向両側のＮ−拡散層２２内に１つずつのマスクが形成されるようにパターニングする。
【００１９】
ついで、ゲート構造１１とＮ−拡散層２２上に形成したレジスト３２とをマスクにして、ゲート構造１１の線幅方向両側の半導体基板１上の領域にソース領域１５／ドレイン領域１６を形成するためにＮ型不純物をイオン注入する。このとき、Ｎ−拡散層２２を形成した際の不純物濃度よりも高濃度にＮ型不純物を導入する（図２−８）。その後、レジストを除去し、イオン注入した不純物を活性化させる。これにより、Ｎ−拡散層２２中にＮ＋拡散層からなるソース領域１５ａ，１５ｂとドレイン領域１６ａ，１６ｂが形成される。また、Ｎ−拡散層２２のうち、ソース領域１５／ドレイン領域１６のゲート電極１３側の部分は、エクステンション部１７となり、Ｎ＋拡散層の形成時にマスクされなかった部分は抵抗領域１８となる。
【００２０】
その後、ゲート構造１１が形成された半導体基板１上に層間絶縁膜を形成し、ソース領域１５ｂ／ドレイン領域１６ｂを構成するＮ＋拡散層の位置とゲート電極１３に、コンタクトプラグを形成し、このコンタクトプラグに電気的に接続するように層間絶縁膜上に配線パターンを形成することによって、図１に示されるＥＳＤ保護素子が形成される。なお、ソース電極とゲート電極１３は接地されるように配線がなされる。また、隣接するゲート構造１１間には３つのＮ＋拡散層がゲート構造に並行して形成されるが、これらのＮ＋拡散層のうち真ん中のＮ＋拡散層にソース電極／ドレイン電極となるコンタクトプラグが形成される。
【００２１】
この実施の形態１によれば、Ｎ−拡散層２２はＮ＋拡散層と比較してシート抵抗値が２桁程度高いので、ソース電極／ドレイン電極とゲート電極１３との間のＮ＋拡散層中にＮ−拡散層２２を設けることによって、バラスト抵抗を付加することができるとともに、必要なバラスト抵抗値を確保するためのゲート電極１３とＮ＋拡散層上のソース電極／ドレイン電極との間の距離を従来の構造に比べて短くすることができる。その結果、ＥＳＤ保護素子形成領域を従来のものに比して縮小することができるという効果を有する。
【００２２】
また、このようなＥＳＤ保護素子の製造方法におけるＮ＋拡散層のフォトリソグラフィ工程で、従来の構造では、ＥＳＤ保護素子形成領域全体をレジストで覆っていなかったものを、この実施の形態１の場合には、ＥＳＤ保護素子形成領域内のＮ−拡散層上の一部をレジストで覆うようにするだけである。つまり、従来の構造のものからＥＳＤ保護素子のレジストで覆う領域を変更するだけで、この実施の形態１のＥＳＤ保護素子を形成することができる。そのため、このＥＳＤ保護素子を製造するに当たって、製造コストを上げることがなく、また他の内部回路を構成する素子などへ影響を与えることがないという効果も有する。したがって、どんなＣＭＯＳプロセスにも展開することが容易となる。
【００２３】
なお、ＥＳＤ保護素子にｇｇＰＭＯＳトランジスタを使用している場合には、ゲート電極とソース領域／ドレイン領域に形成するコンタクトとの間のＰ＋拡散層中にＰ−拡散層からなる抵抗領域を設けることで同様の効果を得ることができる。
【００２４】
実施の形態２．
図３は、この発明にかかるＥＳＤ保護素子の実施の形態２の模式的な構成を示す平面図である。このＥＳＤ保護素子は、半導体集積回路の内部回路の形成領域に隣接したＥＳＤ保護素子形成領域に、２方向のゲート電極１３ａ，１３ｂが所定の角度で（直交して）交わり、格子状構造を形成していることを特徴とする。そして、ゲート電極１３ａ，１３ｂで囲まれる領域内には、隣接するゲート電極１３ａ，１３ｂで囲まれる領域内で同種の電極とならないように、ソース電極１５Ｃまたはドレイン電極１６Ｃが形成される。なお、この図３において、ソース電極１５Ｃとドレイン電極１６Ｃは、それぞれ半導体基板上のソース領域とドレイン領域に電気的に接続されるコンタクトを示している。また、ゲート電極１３ａ，１３ｂとソース電極１５Ｃとは、接地されるように配線がなされる。
【００２５】
ここで、ゲート電極１３ａ，１３ｂのピッチをａ、ゲート長をＬとしたときの単位面積当たりのチャネル幅Ｗａは、次式（１）のように求められる。
【００２６】
Ｗａ＝チャネル幅／面積
＝｛４（ａ−Ｌ）｝／｛（２ａ×２ａ）／２｝
＝２（ａ−Ｌ）／ａ2                      ・・・（１）
【００２７】
一方、図６−２に示される従来例のＥＳＤ保護素子における単位面積当たりのチャネル幅Ｗｂは、次式（２）のように求められる。
【００２８】
Ｗｂ＝チャネル幅／面積
＝２ａ／（２ａ×ａ）
＝１／ａ                                ・・・（２）
【００２９】
ここで、実施の形態２における単位面積当たりのチャネル幅Ｗａが、従来のＥＳＤ保護素子の単位面積当たりのチャネル幅Ｗｂよりも大きくなる条件（Ｗａ＞Ｗｂとなる）は、上記（１）、（２）式から、
２（ａ−Ｌ）／ａ2＞１／ａ
となり、これより、次式（３）の条件が求められる。
【００３０】
ａ＞２Ｌ                                    ・・・（３）
【００３１】
つまり、ゲート電極１３のピッチがゲート長Ｌの２倍よりも大きな場合は実施の形態２の方が静電気放電パスのインピーダンスを低減できる。
【００３２】
このようなＥＳＤ保護素子の製造方法は、従来のｇｇＭＯＳ型のＥＳＤ保護素子の製造方法のゲート電極の形成工程において、従来では図６−２に示されるように互いに並行した複数本のゲート電極となるようにパターニングして形成していたものを、図３に示されるように互いに所定の角度で交わる２方向のゲート電極１３ａ，１３ｂとなるようにパターニングして形成するようにするだけである。その他の処理は、従来におけるＥＳＤ保護素子の製造方法と同様であるので、その説明を省略する。
【００３３】
この実施の形態２によれば、ピッチがゲート長の２倍よりも大きくなるように格子状のゲート電極１３ａ，１３ｂを形成したので、従来のＥＳＤ保護素子よりも単位面積当たりのチャネル幅を大きくすることができ、その結果、静電気放電の放電パスのインピーダンスを低減することができるという効果を有する。また、単位面積当たりのチャネル幅を大きくすることができるので、従来と同一のチャネル幅を得るためのＥＳＤ保護素子形成領域を縮小することができるという効果も有する。
【００３４】
実施の形態３．
マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、ＥＳＤの電流集中を防ぐためには、フィンガごとのターンオン電圧とインピーダンスを揃えることが重要である。ここで、ターンオン電圧とは、ゲート電極のドレイン端側の電圧である。また、ＥＳＤの放電能力を高めるためにはインピーダンスを低減することが有効である。そこで、この実施の形態３では、マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、フィンガごとのターンオン電圧とインピーダンスを揃えることができるＥＳＤ保護素子について説明する。
【００３５】
図４は、この発明にかかるＥＳＤ保護素子の実施の形態３の模式的な構成を示す平面図である。このＥＳＤ保護素子は、マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、ゲート電極１３とドレイン電極（ドレインコンタクト）１６Ｃとの間の距離を、ゲート電極１３とソース電極（ソースコンタクト）１５Ｃとの間の距離よりも大きくしたことを特徴とする。つまり、ソース領域を挟むゲート電極１３のピッチをａとし、ドレイン領域を挟むゲート電極１３のピッチをｂとすると、ｂ＞ａとなるようにゲート電極１３を形成することを特徴とする。このように、ゲート電極１３とドレイン電極１６Ｃの間の距離を、ゲート電極１３とソース電極１５Ｃとの間の距離よりも大きくすることで、十分に大きな拡散抵抗を追加することができる。
【００３６】
従来では、外部ピンからドレイン電極（ドレインコンタクト）１６Ｃまでの配線抵抗で、ドレイン領域の抵抗を高くするようにしていたが、この実施の形態３では、上記の配線抵抗に加え、ドレイン電極（ドレインコンタクト）１６Ｃとゲート電極１３との間の距離をソース電極（ソースコンタクト）１５Ｃとゲート電極１３との間の距離よりも長くして、拡散抵抗を追加するようにした。これによって、フィンガごとのターンオン電圧とインピーダンスを揃えることが可能となる。
【００３７】
また、１つのゲート電極１３とソース電極（ソースコンタクト）１５Ｃ／ドレイン電極（ドレインコンタクト）１６Ｃの間隔について、ドレイン電極１６Ｃとゲート電極１３との間の距離をソース電極１５Ｃとゲート電極１３との間の距離よりも長くすることで、同一面積ならばこの実施の形態３の方が耐量は高くなる。
【００３８】
なお、このＥＳＤ保護素子の製造方法は、従来のｇｇＭＯＳトランジスタのＥＳＤ保護素子の製造方法において、ゲート電極１３の形成時に、ソース領域を挟む位置のゲート電極１３とドレイン領域を挟む位置のゲート電極１３の形成位置を従来のものと変更するだけで、その他の工程は従来のものと同一であるので、その詳細な説明は省略する。
【００３９】
また、上述した実施の形態３では、ＥＳＤ保護素子形成領域に形成されたＥＳＤ保護素子について説明したが、直接外部ピンに繋がっている出力用ＣＭＯＳに適用しても、同様の効果を得ることができる。図５は、半導体集積装置の内部回路の外部ピンに繋がっている出力用ＣＭＯＳにこの実施の形態３を適用した場合の試験結果を示す図である。ここでは、ＥＳＤ実力試験として、ＭＭ（Machine Model）試験とＨＢＭ（Human Body Model）試験を行った。また、この試験において、ＰＭＯＳトランジスタのバックゲート配線処理として、コンタクト電極を増やして寄生抵抗成分を減らしてサージの抜けをよくするようにした。また、ＮＭＯＳトランジスタのバックゲート配線処理としては、バックゲートとソースとを分け、バックゲート配線を延ばして配線抵抗を付加させるようにした。これにより、寄生ＮＰＮトランジスタが動作し易くなり、寄生ＮＰＮトランジスタを通り、サージの抜けをよくするようにした。
【００４０】
まず、従来例として、ＥＳＤ保護素子としては、ゲート電極−ソース電極間の距離と、ゲート電極−ドレイン電極間の距離とがともに２．０μｍと同じ長さの構造を有し、出力ＰＭＯＳトランジスタと出力ＮＭＯＳトランジスタとしては、ゲート電極−ソース電極間の距離と、ゲート電極−ドレイン電極間の距離とがともに１．５μｍと同じ長さの構造を有する半導体装置を用いた。この結果が、図５の「従来例」に示されている。一方、実施例として、ＥＳＤ保護素子としては、ゲート電極−ソース電極間の距離と、ゲート電極−ドレイン電極間の距離とがともに２．０μｍと同じ長さの構造を有し、出力ＰＭＯＳトランジスタと出力ＮＭＯＳトランジスタとしては、ゲート電極−ソース電極間の距離を１．０μｍとし、ゲート電極−ドレイン電極間の距離を２．０μｍとした構造を有する半導体装置を用いた。この結果が、図５の「実施例」に示されている。この図５に示されるように、直接外部ピンに繋がっている出力用ＣＭＯＳにこの実施の形態３を適用した場合に、ＥＳＤ耐量が顕著に上昇していることが分かる。
【００４１】
この実施の形態３によれば、マルチフィンガタイプのｇｇＭＯＳトランジスタにおいて、ドレイン電極（ドレインコンタクト）１６Ｃとゲート電極１３との間の距離をソース電極（ソースコンタクト）１５Ｃとゲート電極１３との間の距離よりも長くしたので、フィンガごとのターンオン電圧とインピーダンスとを揃えることができるという効果を有する。また、従来のＥＳＤ保護素子に比較して、この実施の形態３のＥＳＤ保護素子の方が少ない面積で、従来のＥＳＤ保護素子と同一耐量を得ることができるという効果も有する。
【産業上の利用可能性】
【００４２】
以上のように、本発明にかかるＥＳＤ保護素子は、ＣＭＯＳプロセスを使用している半導体装置全般に有用であり、特に、ＥＳＤ保護素子領域の割合が大きくなるチップサイズの小さい半導体装置やピン数が多い半導体装置に適している。
【図面の簡単な説明】
【００４３】
【図１】この発明によるＥＳＤ保護素子の実施の形態１の模式的な構成を示す断面図である。
【図２−１】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その１）。
【図２−２】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その２）。
【図２−３】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その３）。
【図２−４】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その４）。
【図２−５】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その５）。
【図２−６】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その６）。
【図２−７】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その７）。
【図２−８】この発明によるＥＳＤ保護素子の製造手順の一例を模式的に示す断面図である（その８）。
【図３】この発明によるＥＳＤ保護素子の実施の形態２の模式的な構成を示す平面図である。
【図４】この発明によるＥＳＤ保護素子の実施の形態３の模式的な構成を示す平面図である。
【図５】半導体集積装置の内部回路の外部ピンに繋がっている出力用ＣＭＯＳにこの実施の形態３を適用した場合の試験結果を示す図である。
【図６−１】従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部断面図である。
【図６−２】従来のｇｇＮＭＯＳトランジスタを使用したＥＳＤ保護素子の構造を模式的に示す一部平面図である。
【符号の説明】
【００４４】
１  半導体基板
２  素子分離絶縁膜
１１  ゲート構造
１２  ゲート絶縁膜
１３  ゲート電極
１４  サイドウォール
１５  ソース領域
１６  ドレイン領域
１７  エクステンション部
１８  抵抗領域
【図１】
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【図２−１】
2007335463.tif 000004
【図２−２】
2007335463.tif 000005
【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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