(57)【要約】【課題】キャリアの移動度に優れ、且つ、微細化への適用に優れた構造を有する半導体装置を提供する。【解決手段】半導体装置は、素子分離領域11によって囲まれた第１の活性領域10aと、第１の活性領域10a上に形成され、且つ、素子分離領域11上に突き出している突き出し部を有する第１のゲート電極13aと、第１の側壁絶縁膜15a,16aと、第１のゲート電極13aの突き出し部とゲート幅方向に間隔をおいて形成された補助パターン13bと、第２の側壁絶縁膜15a,16aと、内部応力を持つ応力絶縁膜19とを備える。第１のゲート電極13aと補助パターン13bとの間隔は、第１の側壁絶縁膜15a,16aの膜厚と第２の側壁絶縁膜15a,16aの膜厚との和と、応力絶縁膜19の膜厚の２倍の値との合計値よりも小さい。【選択図】図１
2007335846.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における素子分離領域によって囲まれた第１の活性領域と、
前記第１の活性領域上に形成され、且つ、前記素子分離領域上に突き出している突き出し部を有する第１のゲート電極と、
前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
前記半導体基板上に、前記第１のゲート電極の突き出し部とゲート幅方向に間隔をおいて形成された補助パターンと、
前記補助パターンの側面に形成された第２の側壁絶縁膜と、
前記第１のゲート電極及び第１の側壁絶縁膜と前記補助パターン及び第２の側壁絶縁膜とを覆うように形成された内部応力を持つ応力絶縁膜とを備え、
前記第１のゲート電極と前記補助パターンとの間隔は、前記第１の側壁絶縁膜の膜厚と前記第２の側壁絶縁膜の膜厚との和と、前記応力絶縁膜の膜厚の２倍の値との合計値よりも小さい、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極と前記補助パターンとの間の領域上に形成されている前記応力絶縁膜の膜厚は、前記第１の側壁絶縁膜からゲート長方向に離間した前記素子分離領域上に形成されている前記応力絶縁膜の膜厚よりも厚い、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート電極と前記補助パターンとの間の領域上に形成されている前記応力絶縁膜の上面は、前記第１のゲート電極の上面の高さと同等以上の高さを有する、半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート電極と前記補助パターンとの間隔は、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜と前記応力絶縁膜とによって充填されている、半導体装置。
【請求項５】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート電極と前記補助パターンとの間隔は、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって充填されている、半導体装置。
【請求項６】
請求項１〜３、５のうちのいずれか１項に記載の半導体装置において、
前記第１のゲート電極と前記補助パターンとの間隔は、前記第１の側壁絶縁膜の膜厚と前記第２の側壁絶縁膜の膜厚との和の値よりも小さい、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜は、断面形状がＬ字状の第１のサイドウォールを有する、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜は、前記第１のサイドウォールにおけるＬ字状の内側表面を覆うように形成された第２のサイドウォールをさらに有する、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２のサイドウォールは、内部応力を持っている、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記補助パターンは、前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域上に形成され、且つ、前記素子分離領域上に突き出している突き出し部を有する第２のゲート電極である、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１のゲート電極におけるゲート長方向の側面と前記第２のゲート電極におけるゲート長方向の側面とが対面している、半導体装置。
【請求項１２】
請求項１０又は１１に記載の半導体装置において、
前記第１のゲート電極におけるゲート長方向の側面と前記第２のゲート電極におけるゲート長方向の側面とが、ゲート長方向にずれて対面している、半導体装置。
【請求項１３】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記補助パターンは、前記素子分離領域上にのみ形成されている、半導体装置。
【請求項１４】
請求項１〜９及び１３のうちいずれか１項に記載の半導体装置において、
前記補助パターンは、電気的に有効に動作しないものである、半導体装置。
【請求項１５】
請求項１〜９、１３及び１４のうちいずれか１項に記載の半導体装置において、
前記補助パターンは、前記第１のゲート電極を構成する材料とは異なる材料よりなる、半導体装置。
【請求項１６】
半導体基板における素子分離領域によって囲まれた第１の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に、前記素子分離領域上に突き出している突き出し部を有する第１のゲート電極を形成する工程（ｂ）と、
前記半導体基板上に、前記第１のゲート電極の突き出し部とゲート幅方向に間隔をおいて補助パターンを形成する工程（ｃ）と、
前記第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に、前記補助パターンの側面に第２の側壁絶縁膜を形成する工程（ｄ）と、
前記第１のゲート電極及び第１の側壁絶縁膜と前記補助パターン及び第２の側壁絶縁膜とを覆うように、内部応力を持つ応力絶縁膜を形成する工程（ｅ）とを備え、
前記工程（ｃ）において、前記第１のゲート電極と前記補助パターンとの間隔が、前記第１の側壁絶縁膜の膜厚と前記第２の側壁絶縁膜の膜厚との和と、前記応力絶縁膜の膜厚の２倍の値との合計値よりも小さくなるように、前記補助パターンを形成する、半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記第１のゲート電極と前記補助パターンとの間の領域上に形成される前記応力絶縁膜の膜厚は、前記第１の側壁絶縁膜からゲート長方向に離間した前記素子分離領域上に形成されている前記応力絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
【請求項１８】
請求項１６又は１７に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記第１のゲート電極と前記補助パターンとの間の領域上に形成される前記応力絶縁膜の上面は、前記第１のゲート電極の上面の高さと同等以上の高さを有する、半導体装置の製造方法。
【請求項１９】
請求項１６〜１８のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第１のゲート電極と前記補助パターンとの間隔における、前記第１の側壁絶縁膜と前記第２の側壁絶縁膜との間を埋め込むように前記応力絶縁膜を形成する、半導体装置の製造方法。
【請求項２０】
請求項１６〜１８のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のゲート電極と前記補助パターンとの間隔が、前記第１の側壁絶縁膜の膜厚と前記第２の側壁絶縁膜の膜厚との和の値よりも小さくなるように、前記補助パターンを形成する工程を含み、
前記工程（ｄ）では、前記第１のゲート電極と前記補助パターンとの間隔を埋め込むように、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜を形成する、半導体装置の製造方法。
【請求項２１】
請求項１６〜２０のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記補助パターンは、前記素子分離領域上にのみ形成する、半導体装置の製造方法。
【請求項２２】
請求項１６〜２０のうちいずれか１項に記載の半導体装置の製造方法において、
前記補助パターンは、第２のゲート電極であり、
前記工程（ａ）は、前記半導体基板における前記素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、
前記工程（ｃ）は、前記工程（ｂ）と同一工程で行い、前記第２の活性領域上に、前記素子分離領域上に突き出している突き出し部を有する前記第２のゲート電極を形成する工程である、半導体装置の製造方法。
【請求項２３】
請求項１６〜２２のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）において、断面形状がＬ字状の第１のサイドウォールと前記第１のサイドウォールにおけるＬ字状の内側表面を覆う第２のサイドウォールとからなる前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜を形成する工程を含む、半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｄ）の後であって且つ前記工程（ｅ）の前に、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜のそれぞれを構成する前記第２のサイドウォールを除去する工程をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、電界効果型トランジスタのうち、ゲート電極を覆う内部応力を持つ絶縁膜によってチャネル領域に応力を発生させる構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化を図る目的で、内部応力を持つ膜を用いて、外部からキャリアの流れる場所(チャネル領域)に対して応力を発生させることにより、キャリアの移動度を向上させる構造及び方法が提案されている。
【０００３】
図１７、図１８（ａ）及び（ｂ）は、内部応力を持つ絶縁膜によりチャネル領域に応力を発生させる構造を有する従来の半導体装置を示している（例えば、特許文献１参照）。なお、図１７は、図１８（ａ）及び（ｂ）におけるXVII-XVII線に対応する平面図であり、図１８（ａ）は、図１７におけるXVIIIa-XVIIIa線に対応する断面図であり、図１８（ｂ）は、図１７におけるXVIIIb-XVIIIb線に対応する断面図である。
【０００４】
図１７、図１８（ａ）及び（ｂ）に示すように、半導体基板１００には、活性領域１００ａを区画する素子分離領域１０１が形成されており、素子分離領域１０１によって囲まれた活性領域１００ａ上には、ゲート絶縁膜１０２を介して、シリサイド層１０３ａを有するゲート電極１０３が形成されている。ゲート電極１０３及びシリサイド層１０３ａの側面には、断面形状がＬ字状の第１のサイドウォール１０５及び第２のサイドウォール１０６からなる側壁絶縁膜１１３が形成されている。また、活性領域１００ａにおける側壁絶縁膜１１３の外側の領域には、上層にシリサイド層１０７ｓａを有するソース領域１０７ｓ、及び上層にシリサイド層１０８ｄａを有するドレイン領域１０８ｄが形成されている。半導体基板１００の上には、ゲート電極１０３及び側壁絶縁膜１１３等を覆うように、シリコン窒化膜よりなる内部応力を持つライナー膜１０９が形成されている。ライナー膜１０９の上には、層間絶縁膜１１０が形成されている。また、層間絶縁膜１１０には、該層間絶縁膜１１０及びライナー膜１０９を貫通し、シリサイド層１０７ｓａ及び１０８ｄａに到達するコンタクトプラグ１１１が形成されており、層間絶縁膜１１０の上には、下面がコンタクトプラグ１１１の上端と接続する配線１１２が形成されている。
【０００５】
以上の構成を有する従来の半導体装置において、図１７からも明らかなように、内部応力を持つライナー膜１０９は、ゲート電極１０３の側面上の側壁絶縁膜１１３を介して取り囲むように形成されている。
【０００６】
ここで、キャリアが流れるチャネル長方向をソース領域１０７とドレイン領域１０８とを結ぶ方向とすると、ライナー膜１０９が引っ張り内部応力を持っているとき、ライナー膜１０９全体は収縮しようとするため、活性領域１００ａに対して応力を及ぼし、チャネル領域のチャネル長方向に引っ張り応力Ｓ１を与えることになる。このため、Ｎ型の電界効果型トランジスタ（Ｎ型ＭＩＳトランジスタ）の場合、キャリアの移動度が向上して電流が増加するため、半導体装置は高速に動作することが可能になる。
【特許文献１】特開２００５−５７３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述のように、内部応力を持つ絶縁膜がゲート電極を取り囲むように形成されている構成では、例えば図１７及び図１８（ｂ）に示すように、内部応力を持つライナー膜１０９は、素子分離領域１０１上に位置するゲート電極１０３における突き出し部分（以下、「ゲート電極の突き出し部分」と称する）の先端も覆っている。このため、内部応力を持つライナー膜１０９が引っ張り内部応力を持つ場合、ライナー膜１０９全体が収縮しようとするのに応じて、ゲート電極１０３の突き出し部分は、チャネル長方向に垂直な方向であるチャネル幅方向に圧縮される。その結果、ゲート絶縁膜１０２を介してゲート電極１０３に接触しているチャネル領域のチャネル幅方向に圧縮応力Ｓ２を与えることになる。
【０００８】
したがって、(001)基板を用い、<110>方向にキャリアが流れる半導体素子においては、チャネル幅方向は<1-10>方向になるため、半導体素子が電子をキャリアとするＮ型ＭＩＳトランジスタの場合であれ、正孔をキャリアとするＰ型ＭＩＳトランジスタの場合であれ、チャネル領域のチャネル幅方向に圧縮応力Ｓ２が加えられると、キャリアの移動度が減少してしまう。その結果、内部応力を持つ絶縁膜によってチャネル領域のチャネル長方向に加えられた引っ張り応力Ｓ１によるキャリアの移動度の向上という効果を打ち消してしまう。また、(001)基板を用い、<100>方向にキャリアが流れる半導体素子の場合であっても、同様に、キャリアの移動度の向上という効果が打ち消されてしまう。
【０００９】
さらに、チャネル幅が狭くなっていくと、ゲート電極の突き出し部分によるチャネル領域に与えるチャネル幅方向の圧縮応力の影響は大きくなっていく。また、ゲート電極の突き出し部分が短くなっていくと、ゲート電極の突き出し部分の先端からチャネル領域までの距離が短くなるため、当該部分によるチャネル領域に与えるチャネル幅方向の圧縮応力の影響は大きくなっていく。これらの点は、半導体素子の今後の微細化にとって問題になってくると予想される。
【００１０】
前記に鑑み、本発明の目的は、キャリアの移動度に優れ、且つ、微細化への適用に優れた構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一形態に係る半導体装置は、半導体基板における素子分離領域によって囲まれた第１の活性領域と、第１の活性領域上に形成され、且つ、素子分離領域上に突き出している突き出し部を有する第１のゲート電極と、第１のゲート電極の側面に形成された第１の側壁絶縁膜と、半導体基板上に、第１のゲート電極の突き出し部とゲート幅方向に間隔をおいて形成された補助パターンと、補助パターンの側面に形成された第２の側壁絶縁膜と、第１のゲート電極及び第１の側壁絶縁膜と補助パターン及び第２の側壁絶縁膜とを覆うように形成された内部応力を持つ応力絶縁膜とを備え、第１のゲート電極と補助パターンとの間隔は、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和と、応力絶縁膜の膜厚の２倍の値との合計値よりも小さい。
【００１２】
本発明の一形態に係る半導体装置によると、第１のゲート電極と補助パターンとの間隔は、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和と、応力絶縁膜の膜厚の２倍の値との合計値よりも小さいことにより、応力絶縁膜における第１のゲート電極の突き出し部を覆う部分が圧縮することで発生するチャネル幅方向への圧縮応力は、応力絶縁膜における補助パターンを覆う部分が圧縮することによって緩和される。このため、第１のゲート電極を含む電界効果型トランジスタのチャネルにおけるキャリアの移動度が向上し、また、半導体装置の微細化への適用可能な構造を実現できる。
【００１３】
本発明の一形態に係る半導体装置において、第１のゲート電極と補助パターンとの間の領域上に形成されている応力絶縁膜の膜厚は、第１の側壁絶縁膜からゲート長方向に離間した素子分離領域上に形成されている応力絶縁膜の膜厚よりも厚い。
【００１４】
このようにすると、第１のゲート電極を含む電界効果型トランジスタのチャネルにおけるキャリアの移動度がより向上し、また、半導体装置のより微細化への適用可能な構造を実現できる。
【００１５】
本発明の一形態に係る半導体装置において、第１のゲート電極と補助パターンとの間の領域上に形成されている応力絶縁膜の上面は、第１のゲート電極の上面の高さと同等以上の高さを有する。
【００１６】
このようにすると、第１のゲート電極を含む電界効果型トランジスタのチャネルにおけるキャリアの移動度がより向上し、また、半導体装置のより微細化への適用可能な構造を実現できる。
【００１７】
本発明の一形態に係る半導体装置において、第１のゲート電極と補助パターンとの間隔は、第１の側壁絶縁膜及び第２の側壁絶縁膜と応力絶縁膜とによって充填された構造であれば、上述したように応力絶縁膜よるチャネル幅方向への圧縮応力を減少させる効果が得られる。
【００１８】
本発明の一形態に係る半導体装置において、第１のゲート電極と補助パターンとの間隔は、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和と、応力絶縁膜の膜厚の２倍の値との合計値よりも小さいと、第１のゲート電極と補助パターンとの間隔は、第１のゲート電極の高さと同等以上の高さを有する応力絶縁膜によって充填可能となる。
【００１９】
本発明の一形態に係る半導体装置において、第１のゲート電極と補助パターンとの間隔は、第１の側壁絶縁膜及び第２の側壁絶縁膜によって充填されている構造である場合には、応力絶縁膜は第１のゲート電極と補助パターンとの間隔を埋め込むようには形成されていないため、応力絶縁膜による第１のゲート電極の突き出し部に対する圧縮応力が緩和される。このため、応力絶縁膜よるチャネル幅方向への圧縮応力を減少させる効果が得られる。
【００２０】
この場合、第１のゲート電極と補助パターンとの間隔は、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和の値よりも小さいと、第１のゲート電極と補助パターンとの間隔は、第１のゲート電極の高さと同等以上の高さを有する第１及び第２の側壁絶縁膜によって充填可能となる。
【００２１】
本発明の一形態に係る半導体装置において、第１の側壁絶縁膜及び第２の側壁絶縁膜は、断面形状がＬ字状の第１のサイドウォールを有する構成でもよい。
【００２２】
本発明の一形態に係る半導体装置において、第１の側壁絶縁膜及び第２の側壁絶縁膜は、第１のサイドウォールにおけるＬ字状の内側表面を覆うように形成された第２のサイドウォールをさらに有する構成でもよい。
【００２３】
本発明の一形態に係る半導体装置において、第２のサイドウォールは、内部応力を持っている場合には、第２のサイドウォールにおける第１のゲート電極の突きだし部を覆う部分が圧縮することで発生するチャネル幅方向への圧縮応力は、第２のサイドウォールにおける補助パターンを覆う部分が圧縮することによって緩和することができる。
【００２４】
本発明の一形態に係る半導体装置において、補助パターンは、半導体基板における素子分離領域によって囲まれた第２の活性領域上に形成され、且つ、素子分離領域上に突き出している突き出し部を有する第２のゲート電極である構造であってもよい。
【００２５】
本発明の一形態に係る半導体装置において、第１のゲート電極におけるゲート長方向の側面と第２のゲート電極におけるゲート長方向の側面とが対面している構造であってもよい。
【００２６】
本発明の一形態に係る半導体装置において、第１のゲート電極におけるゲート長方向の側面と第２のゲート電極におけるゲート長方向の側面とが、ゲート長方向にずれて対面している構造であってもよい。
【００２７】
本発明の一形態に係る半導体装置において、補助パターンは、素子分離領域上にのみ形成されていてもよい。
【００２８】
本発明の一形態に係る半導体装置において、補助パターンは、電気的に有効に動作しないものであってもよい。
【００２９】
本発明の一形態に係る半導体装置において、補助パターンは、第１のゲート電極を構成する材料とは異なる材料よりなってもよい。
【００３０】
本発明の一形態に係る半導体装置の製造方法は、半導体基板における素子分離領域によって囲まれた第１の活性領域を形成する工程（ａ）と、第１の活性領域上に、素子分離領域上に突き出している突き出し部を有する第１のゲート電極を形成する工程（ｂ）と、半導体基板上に、第１のゲート電極の突き出し部とゲート幅方向に間隔をおいて補助パターンを形成する工程（ｃ）と、第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に、補助パターンの側面に第２の側壁絶縁膜を形成する工程（ｄ）と、第１のゲート電極及び第１の側壁絶縁膜と補助パターン及び第２の側壁絶縁膜とを覆うように、内部応力を持つ応力絶縁膜を形成する工程（ｅ）とを備え、工程（ｃ）において、第１のゲート電極と補助パターンとの間隔が、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和と、応力絶縁膜の膜厚の２倍の値との合計値よりも小さくなるように、補助パターンを形成する。
【００３１】
本発明の一形態に係る半導体装置の製造方法によると、第１のゲート電極と補助パターンとの間隔が、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和と、応力絶縁膜の膜厚の２倍の値との合計値よりも小さくなるように、補助パターンを形成することにより、応力絶縁膜における第１のゲート電極の突き出し部を覆う部分が圧縮することで発生するチャネル幅方向への圧縮応力は、応力絶縁膜における補助パターンを覆う部分が圧縮することによって緩和される。このため、第１のゲート電極を含む電界効果型トランジスタのチャネルにおけるキャリアの移動度が向上し、また、半導体装置の微細化への適用可能な構造を実現できる。
【００３２】
本発明の一形態に係る半導体装置の製造方法において、工程（ｅ）において、第１のゲート電極と補助パターンとの間の領域上に形成される応力絶縁膜の膜厚は、第１の側壁絶縁膜からゲート長方向に離間した素子分離領域上に形成されている応力絶縁膜の膜厚よりも厚い。
【００３３】
このようにすると、第１のゲート電極を含む電界効果型トランジスタのチャネルにおけるキャリアの移動度がより向上し、また、半導体装置のより微細化への適用可能な構造を実現できる。
【００３４】
本発明の一形態に係る半導体装置の製造方法において、工程（ｅ）において、第１のゲート電極と補助パターンとの間の領域上に形成される応力絶縁膜の上面は、第１のゲート電極の上面の高さと同等以上の高さを有する。
【００３５】
このようにすると、第１のゲート電極を含む電界効果型トランジスタのチャネルにおけるキャリアの移動度がより向上し、また、半導体装置のより微細化への適用可能な構造を実現できる。
【００３６】
本発明の一形態に係る半導体装置の製造方法において、工程（ｅ）では、第１のゲート電極と補助パターンとの間隔が、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和と、応力絶縁膜の膜厚の２倍の値との合計値よりも小さくなるように、補助パターンを形成する工程を含み、工程（ｅ）では、第１のゲート電極と補助パターンとの間隔における、第１の側壁絶縁膜と第２の側壁絶縁膜との間を埋め込むように応力絶縁膜を形成する構成を有する場合には、上述したように応力絶縁膜よるチャネル幅方向への圧縮応力を減少させる効果が得られる。
【００３７】
本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）は、第１のゲート電極と補助パターンとの間隔が、第１の側壁絶縁膜の膜厚と第２の側壁絶縁膜の膜厚との和の値よりも小さくなるように、補助パターンを形成する工程を含み、工程（ｄ）では、第１のゲート電極と補助パターンとの間隔を埋め込むように、第１の側壁絶縁膜及び第２の側壁絶縁膜を形成する構成を有する場合には、応力絶縁膜は第１のゲート電極と補助パターンとの間隔を埋め込むようには形成されていないため、応力絶縁膜による第１のゲート電極の突き出し部に対する圧縮応力が緩和される。このため、応力絶縁膜よるチャネル幅方向への圧縮応力を減少させる効果が得られる。
【００３８】
本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）において、補助パターンは、素子分離領域上にのみ形成してもよい。
【００３９】
本発明の一形態に係る半導体装置の製造方法において、補助パターンは、第２のゲート電極であり、工程（ａ）は、半導体基板における素子分離領域によって囲まれた第２の活性領域を形成する工程を含み、工程（ｃ）は、工程（ｂ）と同一工程で行い、第２の活性領域上に、素子分離領域上に突き出している突き出し部を有する第２のゲート電極を形成する工程であってもよい。
【００４０】
本発明の一形態に係る半導体装置の製造方法において、工程（ｄ）において、断面形状がＬ字状の第１のサイドウォールと第１のサイドウォールにおけるＬ字状の内側表面を覆う第２のサイドウォールとからなる第１の側壁絶縁膜及び第２の側壁絶縁膜を形成する工程を含むことが好ましい。
【００４１】
本発明の一形態に係る半導体装置の製造方法において、工程（ｄ）の後であって且つ工程（ｅ）の前に、第１の側壁絶縁膜及び第２の側壁絶縁膜のそれぞれを構成する第２のサイドウォールを除去する工程をさらに備えてもよい。
【発明の効果】
【００４２】
本発明に係る半導体装置によると、応力絶縁膜における第１のゲート電極の突き出し部を覆う部分が圧縮することで発生するチャネル幅方向への圧縮応力は、応力絶縁膜における補助パターンを覆う部分によって緩和されるので、第１のゲート電極を含む電界効果型トランジスタのチャネルにおけるキャリアの移動度が向上し、また、半導体装置の微細化への適用可能な構造を実現できる。さらに、第１のゲート電極の突き出し部の形状の影響を抑制し、キャリアの移動度の向上し且つ微細化への適用が可能になる。
【発明を実施するための最良の形態】
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。
【００４４】
図１並びに図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示している。なお、図１は、図２（ａ）及び（ｂ）におけるI-I線に対応する平面図であり、図２（ａ）は、図１におけるIIa-IIa線に対応する断面図であり、図２（ｂ）は、図１におけるIIb-IIb線に対応する断面図である。
【００４５】
まず、図２（ａ）に示すゲート長方向の断面図では、シリコンよりなる半導体基板１０には、活性領域１０ａを区画するトレンチ内に絶縁膜が埋め込まれたＳＴＩ（shallow trench isolation）からなる素子分離領域１１が形成されており、素子分離領域１１によって囲まれた活性領域１０ａ上には、ゲート絶縁膜１２ａを介して、上層にシリサイド層１３ａａを有するゲート電極１３ａが形成されている。ゲート電極１３ａ及びシリサイド層１３ａａの側面には、断面形状がＬ字状の第１のサイドウォール１５ａ及び第２のサイドウォール１６ａからなる第１の側壁絶縁膜２３ａが形成されている。また、活性領域１０ａにおける第１の側壁絶縁膜２３ａの外側の領域には、上層にシリサイド層１７ｓａを有するソース領域１７ｓと、上層にシリサイド層１８ｄａを有するドレイン領域１８ｄとが形成されている。
【００４６】
また、半導体基板１０の上には、ゲート電極１３ａ及び第１の側壁絶縁膜２３ａ等を覆うように、内部応力を持つ応力絶縁膜としてライナー膜１９が形成されている。ライナー膜１９の上には、層間絶縁膜２０が形成されている。また、層間絶縁膜２０には、該層間絶縁膜２０及びライナー膜１９を貫通し、シリサイド層１７ｓａ及びシリサイド層１８ｄａに到達するコンタクトプラグ２１ａが形成されており、層間絶縁膜２０の上には、下面がコンタクトプラグ２１ａの上端と接続する配線２２が形成されている。なお、活性領域１０ａにおけるゲート電極１３ａの両側の領域に、ソース領域１７ｓ及びドレイン領域１８ｄに接続するエクステンション領域又はＬＤＤ領域が形成されている（図示せず）。
【００４７】
次に、図２（ｂ）に示すゲート幅方向の断面図では、半導体基板１０には、活性領域１０ａ、１０ｂを区画する素子分離領域１１が形成されている。素子分離領域１１によって囲まれた活性領域１０ａ上（素子分離領域１１上も含む）には、ゲート絶縁膜１２ａを介して、上層にシリサイド層１３ａａを有するゲート電極１３ａが形成されている。このゲート電極１３ａは、活性領域１０ａを挟んで形成されている両側の素子分離領域１１上に突き出ている突き出し部分を有している。また、素子分離領域１１によって囲まれた活性領域１０ｂ上には、ゲート絶縁膜１２ｂを介して、上層にシリサイド層１３ｂｂを有するゲート電極１３ｂが形成されている。このゲート電極１３ｂは、活性領域１０ｂを挟んで形成されている両側の素子分離領域１１上に突き出ている突き出し部分を有している。なお、第１のゲート電極１３ａと第２のゲート電極１３ｂの材料は同一でも異なっていてもよい。また、ゲート電極１３ａ及びシリサイド層１３ａａの側面には、第１のサイドウォール１５ａ及び第２のサイドウォール１６ａからなる第１の側壁絶縁膜２３ａが形成されていると共に、ゲート電極１３ｂ及びシリサイド層１３ｂｂの側面には、断面形状がＬ字状の第１のサイドウォール１５ｂ及び第２のサイドウォール１６ｂからなる第２の側壁絶縁膜２３ｂが形成されている。なお、図２（ｂ）では示されていないが、図１に示すように、活性領域１０ｂにおける第２の側壁絶縁膜２３ｂの外側の領域には、図２（ａ）の断面図と同様に、コンタクトプラグ２１ｂ（図１参照）を介して配線（図示せず）と接続する上層にシリサイド層１７ｓｂ（図１参照）を有するソース領域と、上層にシリサイド層１８ｄｂを有するドレイン領域とが形成されている。
【００４８】
また、半導体基板１０の上には、ゲート電極１３ａ、１３ｂ、第１の側壁絶縁膜２３ａ及び第２の側壁絶縁膜２３ｂ等を覆うように、例えばシリコン窒化膜よりなる内部応力を持つライナー膜１９が形成されている。このライナー膜１９は、活性領域１０ａにおけるチャネル長方向に引っ張り応力を生じるとともに、活性領域１０ａにおけるチャネル幅方向に圧縮応力を生じる内部応力を持っている。ライナー膜１９の上には、層間絶縁膜２０が形成されている。
【００４９】
なお、図１並びに図２（ａ）及び（ｂ）では、第１の側壁絶縁膜２３ａとして断面形状がＬ字状の第１のサイドウォール１５ａと第２のサイドウォール１６ａとが形成され、第２の側壁絶縁膜２３ｂとして断面形状がＬ字状の第１のサイドウォール１５ｂと第２のサイドウォール１６ｂとが形成されている場合について説明したが、断面形状がＬ字状の第１のサイドウォール１５ａ、１５ｂが形成されていない場合でもかまわないし、第１のサイドウォール１５ａ、１５ｂの代わりに又は加えて断面形状がＩ字状（板状）のサイドウォール（オフセットスペーサ）が形成されている場合でもかまわない。また、ライナー膜１９は単層よりなる場合であっても複数層よりなる場合であってもよい。
【００５０】
ここで、図１及び図２（ｂ）に示したように、ライナー膜１９は、ゲート電極１３ａ及び第１の側壁絶縁膜２３ａ、並びにゲート電極１３ｂ及び第２の側壁絶縁膜２３ｂを取り囲むように形成されており、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとは互いに間隔を置いて配置され、ライナー膜１９は、当該間隔を埋め込んで形成されている。しかも、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間に埋め込まれているライナー膜１９の上面は、第１及び第２のゲート電極１３ａ、１３ｂの高さと同等の高さ又はそれ以上の高さに形成されている。
【００５１】
以上の構成を有する本発明の第１の実施形態に係る半導体装置の構成であれば、ゲート電極１３ａのうち活性領域１０ａから活性領域１０ｂ側の素子分離領域１１上に突き出ている部分（以下、「ゲート電極１３ａの突き出し部分」と称する）に形成されているライナー膜１９による活性領域１０ａのチャネル幅方向（ゲート幅方向）への圧縮応力を緩和することができる理由について説明する。
【００５２】
上述したように、ライナー膜１９は、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔を埋め込み且つゲート電極１３ａ、１３ｂの高さと同等の高さ又はそれ以上の高さで形成されている。このため、ライナー膜１９におけるゲート電極１３ａの突き出し部分を覆う部分が圧縮することで発生するチャネル幅方向への圧縮応力は、ライナー膜１９におけるゲート電極１３ｂ及び第２の側壁絶縁膜２３ｂを覆う部分も圧縮することによって相殺され緩和される。同様な理由によって、ゲート電極１３ｂのうち活性領域１０ｂから活性領域１０ａ側の素子分離領域１１上に突き出ている部分（以下、「ゲート電極１３ｂの突き出し部分」と称する）に形成されているライナー膜１９による活性領域１０ｂのチャネル幅方向（ゲート幅方向）への圧縮応力を緩和することができる。
【００５３】
図３（ａ）は、本発明の第１の実施形態におけるゲート突き出し間隔を説明するための平面図を示しており、（ｂ）は、ライナー膜１９におけるゲート電極１３ａの突き出し部分を覆う部分による活性領域１０ａのチャネル幅方向への圧縮応力とゲート突き出し間隔との関係図を示している。
【００５４】
まず、図３（ａ）に示すように、ゲート電極１３ａの端部とゲート電極１３ｂの端部との間隔をゲート突き出し間隔Ｌ１とし、該ゲート突き出し間隔Ｌ１を変化させながら活性領域１０ａのチャネル幅方向への圧縮応力を計算したところ、図３（ｂ）に示す結果が得られた。ここで、第１のサイドウォール１５ａ、１５ｂの厚さ（幅）は２０ｎｍ、第２のサイドウォール１６ａ、１６ｂの厚さ(幅)は５０ｎｍ、ライナー膜１９の厚さ（幅）は１００ｎｍである。
【００５５】
すなわち、図３（ｂ）に示すように、ゲート突き出し間隔Ｌ１がゼロのとき、つまり、ゲート電極１３ａの端部とゲート電極１３ｂの端部とが接触しているときには、ライナー膜１９による活性領域１０ａのチャネル幅方向への圧縮応力はほとんどゼロに近い値となることが分かる。
【００５６】
一方、ゲート電極１３ａの端部とゲート電極１３ｂの端部との間隔が大きい、つまり、ゲート突き出し間隔Ｌ１が大きいとき、例えば、ゲート突き出し間隔Ｌ１＝１μｍでは、ライナー膜１９におけるゲート電極１３ａの突き出し部分を覆う部分による活性領域１０ａのチャネル幅方向への圧縮応力は、ライナー膜１９におけるゲート電極１３ｂ及び第２の側壁絶縁膜２３ｂを覆う部分の存在によって緩和されないことが分かる。
【００５７】
ゲート突き出し間隔Ｌ１を小さくしていくと、チャネル幅方向の圧縮応力を減少させる効果が見られるようになり、具体的には、ライナー膜１９が、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔を埋め込み且つゲート電極１３ａ、１３ｂの高さと同等の高さ又はそれ以上の高さに充填することができるゲート突き出し間隔Ｌ１＝０．３４μｍ以下で、ライナー膜１９におけるゲート電極１３ｂ及び第２の側壁絶縁膜２３ｂを覆う部分により、ライナー膜１９におけるゲート電極１３ａの突き出し部分を覆う部分による活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果があった。
【００５８】
つまり、ゲート突き出し間隔Ｌ１が、ライナー膜１９の膜厚の２倍の値（１００ｎｍ×２＝２００ｎｍ）と、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和（２０ｎｍ＋２０ｎｍ＝４０ｎｍ）と、第２のサイドウォール１６ａの膜厚と第２のサイドウォール１６ｂの膜厚との和（５０ｎｍ＋５０ｎｍ＝１００ｎｍ）との合計値（３４０ｎｍ）以内の間隔であれば、ライナー膜１９が、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔を埋め込み且つゲート電極１３ａ、１３ｂの高さと同等の高さ又はそれ以上の高さに充填することができる。ここで、例えば第１のサイドウォール１５ａ、１５ｂの膜厚とは、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜の形成膜厚を意味し、第２のサイドウォール１６ａ、１６ｂの膜厚とは、第２のサイドウォール１６ａ、１６ｂとなる第２の絶縁膜の形成膜厚を意味する。
【００５９】
例えば、ゲート突き出し間隔Ｌ１を０．１μｍとした場合には、図３（ｂ）に示すように、ゲート突き出し間隔Ｌ１が０．４μｍの場合に比べて、応力減少効果は約１２０ＭＰａであり、ピエゾ抵抗効果から計算すると、<100>方向にキャリアが流れるＮＭＯＳ電界効果型トランジスタであれば、キャリアの移動度は約５％向上するという効果が得られることになる。
【００６０】
なお、以上において、ゲート電極１３ｂは、電界効果型トランジスタを構成する場合について説明したが、電界効果型トランジスタを構成しない場合であってもよく、その場合でも、上述したゲート突き出し間隔Ｌ１の条件を満足するように設定すれば、上述と同様の効果を得ることができる。
【００６１】
また、本実施形態では、ゲート電極１３ａに対する応力を緩和するための補助パターンとして隣接するトランジスタのゲート電極１３ｂを用いて説明したが、これに限定するものではなく、ゲート電極１３ａと同等の高さを有する補助パターンであればよい。補助パターンとしては、例えば、ゲート電極１３ａと同じ材料膜を用いて同時にパターニングして設けたダミーゲート電極、配線パターン又は抵抗パターン、又は、ゲート電極１３ａと異なる材料膜をパターニングして設けたダミーパターンを用いてもよい。また、補助パターンは、素子分離領域上のみ、又は、素子分離領域に囲まれた半導体基板上のみに形成してもかまわないし、あるいは、素子分離領域上から素子分離領域に囲まれた半導体基板上に跨って形成してもかまわない。また、ゲート電極１３ａにおける両側の突き出し部分のうち、片方側のみに補助パターンとしてゲート電極１３ｂを配置したが、両方に補助パターンを配置してもよい。また、ゲート電極１３ａに対する応力緩和のみに補助パターンを用いる場合には、補助パターンの大きさは、ゲート幅方向における長さが０．１μｍ程度、ゲート長方向における長さがゲート電極１３ａのゲート長方向における幅以上あればよい。
【００６２】
また、ゲート電極１３ａを含む電界効果型トランジスタの極性はＰ型でもＮ型でもよく、ゲート電極１３ｂが電界効果型トランジスタを構成する場合についても同様に、その極性はＰ型でもＮ型でもよい。
【００６３】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００６４】
図４（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程図であって、（ａ）、（ｃ）及び（ｅ）は、上述の図２（ａ）に示した断面に対応する製造工程を示すものであり、（ｂ）、（ｄ）及び（ｆ）は、上述の図２（ｂ）に示した断面に対応する製造工程を示すものである。なお、以下では、ゲート電極１３ａを含む電界効果型トランジスタがＮ型ＭＩＳトランジスタであり、ゲート電極１３ｂを含む電界効果型トランジスタがＰ型ＭＩＳトランジスタであるとして説明する。
【００６５】
まず、図４（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板１０に、活性領域１０ａ，１０ｂを区画するトレンチ内に絶縁膜が埋め込まれたＳＴＩからなる素子分離領域１１を形成する。続いて、素子分離領域１１によって囲まれた活性領域１０ａ，１０ｂ上に、例えばＳｉＯ2、ＳｉＯＮ、又はＨｆＳｉＯＮ等よりなるゲート絶縁膜形成膜を形成した後に、該ゲート絶縁膜形成膜の上に例えばポリシリコンよりなるゲート電極形成膜を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、ゲート絶縁膜形成膜よりなるゲート絶縁膜１２ａ及び１２ｂを形成すると共に、ゲート電極形成膜よりなるゲート電極１３ａ及び１３ｂを形成する。これにより、活性領域１０ａ上にはゲート絶縁膜１２ａを介してゲート電極１３ａが形成され、活性領域１０ｂ上にはゲート絶縁膜１２ｂを介してゲート電極１３ｂが形成される。なお、ゲート電極１３ａとゲート電極１３ｂの材料はここでは同一としたが、異なるように形成することもできる。ここで、ゲート電極１３ａとゲート電極１３ｂとは、後述するライナー膜１９の膜厚の２倍の値と、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和と、第２のサイドウォール１６ａの膜厚と第２のサイドウォール１６ｂの膜厚との和との合計値以内の間隔を有するように隣り合って配置している。例えば、本実施形態では、エッチング中にゲート電極１３ａ、１３ｂの端部が減少することを考慮して、２００ｎｍ程度の間隔以内に配置している。ここで、例えば第１のサイドウォール１５ａ、１５ｂの膜厚とは、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜の形成膜厚を意味し、第２のサイドウォール１６ａ、１６ｂの膜厚とは、第２のサイドウォール１６ａ、１６ｂとなる第２の絶縁膜の形成膜厚を意味する。
【００６６】
続いて、ゲート電極１３ａをマスクにして活性領域１０ａに対して、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０14／ｃｍ2である条件下で、ｎ型不純物である砒素のイオン注入を行うことによりｎ型のエクステンション領域又はＬＤＤ領域（図示せず）を形成する。また、ゲート電極１３ｂをマスクにして活性領域１０ｂに対して、注入エネルギー２ｋｅＶであって且つ注入ドーズ量が１０14／ｃｍ2の条件下で、ｐ型不純物であるボロンのイオン注入を行うことによりｐ型のエクステンション領域又はＬＤＤ領域（図示せず）を形成する。
【００６７】
続いて、ゲート電極１３ａ、１３ｂを覆うように、半導体基板１０上の全面に例えばＳｉＯ2からなる厚さ約２０ｎｍの第１の絶縁膜及びＳｉ3Ｎ4からなる厚さ約５０ｎｍの第２の絶縁膜を順次形成する。その後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、第１の絶縁膜からなる第１のサイドウォール１５ａ、１５ｂ及び第２の絶縁膜からなる第２のサイドウォール１６ａ、１６ｂを形成する。これにより、ゲート電極１３ａの側面上には、断面形状がＬ字状の第１のサイドウォール１５ａと、第１のサイドウォール１５ａにおけるＬ字状の内側表面（底面及び側面）を覆うように形成された第２のサイドウォール１６ａとからなる第１の側壁絶縁膜２３ａが形成される。同時に、ゲート電極１３ｂの側面上には、断面形状がＬ字状の第１のサイドウォール１５ｂと、第１のサイドウォール１５ｂにおけるＬ字状の内側表面（底面及び側面）を覆うように形成された第２のサイドウォール１６ｂとからなる第２の側壁絶縁膜２３ｂが形成される。
【００６８】
続いて、ゲート電極１３ａ及び第１の側壁絶縁膜２３ａをマスクに用いて、活性領域１０ａにおける第１の側壁絶縁膜２３ａの外側の領域に、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０15／ｃｍ2である条件下でｎ型不純物である砒素のイオン注入を行うことにより、ソース領域１７ｓ及びドレイン領域１８ｄとなるｎ型の高濃度不純物領域を形成する。また、ゲート電極１３ｂ及び第２の側壁絶縁膜２３ｂをマスクに用いて、活性領域１０ｂにおける第２の側壁絶縁膜２３ｂの外側の領域に、注入エネルギーが２ｋｅＶであって且つ注入ドーズ量が１０15／ｃｍ2である条件下でｐ型不純物であるボロンのイオン注入を行うことにより、ソース領域及びドレイン領域（図示せず）となるｐ型の高濃度不純物領域を形成する。
【００６９】
続いて、半導体基板１０上の全面に、例えばコバルト又はニッケル等の金属膜を５０ｎｍ程度堆積した後に、熱処理を加えてシリコンと金属膜の金属とを反応させることにより、第１の側壁絶縁膜２３ａの外側のソース領域１７ｓ及びドレイン領域１８ｄの上にシリサイド層１７ｓａ及びシリサイド層１８ｄａを形成すると共に、ゲート電極１３ａの上にシリサイド層１３ａａを形成する。同時に、第２の側壁絶縁膜２３ｂの外側のソース領域及びドレイン領域の上にシリサイド層１７ｓｂ及びシリサイド層１８ｄｂ（図１参照）を形成すると共に、ゲート電極１３ｂの上にシリサイド層１３ｂｂを形成する。
【００７０】
次に、図４（ｃ）及び（ｄ）に示す工程では、ゲート電極１３ａ、１３ｂ、第１の側壁絶縁膜２３ａ及び第２の側壁絶縁膜２３ｂを覆うように、半導体基板１０上の全面に、例えばＬＰ−ＣＶＤ法を用いて、内部応力を持つ応力絶縁膜として例えばシリコン窒化膜よりなるライナー膜１９を厚さ１００ｎｍ程度堆積する。ここで、ゲート電極１３ａとゲート電極１３ｂとの間隔は、上述したように２００ｎｍ程度以下であるので、ライナー膜１９は、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間に埋め込まれ、且つ、ライナー膜１９の上面がゲート電極１３ａ及び１３ｂの上面の高さと同等の高さ又はそれ以上の高さに形成されることになる。すなわち、ゲート電極１３ａとゲート電極１３ｂとの間隔が２００ｎｍであるのに対して、第１のサイドウォール１５ａ、１５ｂの厚さ（幅）の和（２０ｎｍ＋２０ｎｍ＝４０ｎｍ）と、第２のサイドウォール１６ａ、１６ｂの厚さ（幅）の和（５０ｎｍ＋５０ｎｍ＝１００ｎｍ）と、ライナー膜１９の厚さの２倍（１００ｎｍ×２＝２００ｎｍ）との合計値が３４０ｎｍとなる。このため、ゲート電極１３ａとゲート電極１３ｂとの間隔は、第１のサイドウォール１５ａ、１５ｂと第２のサイドウォール１６ａ、１６ｂとライナー膜１９によって充填され、ライナー膜１９の上面がゲート電極１３ａ及び１３ｂの上面の高さと同等の高さ又はそれ以上の高さに形成される。
【００７１】
次に、図４（ｅ）及び（ｆ）に示す工程では、ライナー膜１９の上に、例えばシリコン酸化膜等よりなる層間絶縁膜２０を５００ｎｍ程度堆積した後に、ＣＭＰを用いてその表面を平坦化する。続いて、レジストパターン（図示せず）をマスクとして、ＣＦ4等のガスを用いたドライエッチングにより、層間絶縁膜２０及びライナー膜１９を貫通するコンタクトホールを形成した後に、該コンタクトホールにタングステン等の金属を埋め込んでコンタクトプラグ２１ａ及び２１ｂ（図１参照）を形成する。これにより、Ｎ型ＭＩＳトランジスタにおいては、ソース領域１７ｓがシリサイド層１７ｓａを介してコンタクトプラグ２１ａに電気的に接続され、ドレイン領域１８ｄがシリサイド層１８ｄａを介してコンタクトプラグ２１ａに接続される。一方、Ｐ型ＭＩＳトランジスタにおいては、ソース領域がシリサイド層１７ｓｂを介してコンタクトプラグ２１ｂに電気的に接続され、ドレイン領域がシリサイド層１８ｄｂを介してコンタクトプラグ２１ｂに接続される。続いて、層間絶縁膜２０の上に、例えばアルミニウム等の導電膜を１００ｎｍ程度堆積した後に、該導電膜をパターニングすることにより、コンタクトプラグ２１ａに接続する配線２２とコンタクトプラグ２１ｂに接続する配線（図示せず）とを形成する。
【００７２】
以上で説明した本発明の第１の実施形態に係る半導体装置の製造方法によって、上述の図２（ａ）及び（ｂ）を用いて説明した半導体装置の構造及び該構造による効果を得ることができる。
【００７３】
−第１の実施形態の変形例（１）−
図５（ａ）は、上述した図１に示した半導体装置の構造に対して、ゲート電極１３ｂがゲート長方向にシフトして形成された構造を有する半導体装置の平面図を示しており、図５（ａ）に示すように、ゲート長方向へシフトした距離をゲートシフト距離Ｌ２とし、該ゲートシフト距離Ｌ２を変化させながら活性領域１０ａのチャネル幅方向への圧縮応力を計算したところ、図５（ｂ）に示す結果が得られた。ここで、ゲート電極１３ａ、１３ｂのゲート長５０ｎｍ、第１のサイドウォール１５ａ、１５ｂの厚さ（幅）２０ｎｍ、第２のサイドウォール１６ａ、１６ｂの厚さ（幅）５０ｎｍ、ライナー膜１９の厚さ１００ｎｍである。また、ゲート電極１３ａとゲート電極１３ｂとの間隔は、３４０ｎｍ程度以下であり、第１のサイドウォール１５ａ、１５と第２のサイドウォール１６ａ、１６とライナー膜１９とによって充填されている。
【００７４】
すなわち、通常の半導体装置においては、ゲート電極１３ａとゲート電極１３ｂとを対向して配置できない場合があり、図５（ａ）に示すように、ゲート電極１３ａとゲート電極１３ｂとが近接しているがシフトしている構造となる場合があるが、このような場合に、図５（ｂ）に示すように、ゲートシフト距離Ｌ２が０μｍ以上であって且つ０．３９μｍ未満であれば、ライナー膜１９におけるゲート電極１３ａの突き出し部分を覆う部分による活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果を得ることができる。ここで、上記ゲートシフト距離Ｌ２における０．３９μｍは、ゲート電極１３ａのゲート長（５０ｎｍ）と、ゲート電極１３ａの一側面上に形成された第１のサイドウォール１５ａの厚さと第２のサイドウォール１６ａの厚さとライナー膜１９の厚さの合計（２０ｎｍ＋５０ｎｍ＋１００ｎｍ＝１７０ｎｍ）と、ゲート電極１３ｂの一側面上に形成された第１のサイドウォール１５ｂの厚さと第２のサイドウォール１６ｂの厚さとライナー膜１９の厚さの合計（２０ｎｍ＋５０ｎｍ＋１００ｎｍ＝１７０ｎｍ）とを合わせた値である。すなわち、ゲート電極１３ａに対するゲート電極１３ｂのゲート長方向へのシフト量が、ゲート電極１３ａの側面上に形成されているライナー膜１９とゲート電極１３ｂの側面上に形成されているライナー膜１９とがゲート長方向において少なくとも一部がオーバーラップする範囲であれば上記のような効果を得ることができる。
【００７５】
−第１の実施形態の変形例（２）−
また、通常の半導体装置においては、図６に示すように、ゲート電極１３ｂのゲート幅方向の側面をゲート電極１３ａのゲート長方向の側面と対面するように近接して配置し、ゲート電極１３ｂのゲート幅がゲート電極１３ａのゲート長よりも広い場合があるが、このような場合であっても、上述の図３（ｂ）に示したゲート突き出し間隔Ｌ１の関係を同様に満足すればよい。すなわち、ゲート電極１３ｂのゲート幅方向に位置する側面から、ゲート電極１３ａのゲート長方向に位置する側面までの距離をゲート突き出し間隔Ｌ１として、図３（ｂ）を用いて説明した関係を満たせば、ライナー膜１９におけるゲート電極１３ａの突き出し部分を覆う部分による活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果が得られる。
【００７６】
−第１の実施形態の変形例（３）−
上述の第１の実施形態では、ライナー膜１９が、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔を埋め込み、且つライナー膜１９の上面がゲート電極１３ａ、１３ｂの上面の高さと同等の高さ又はそれ以上の高さに充填される場合について説明した。これに対して、本変形例では、図７に示すように、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔に形成されたライナー膜１９の上面は、上述の第１の実施形態のようなゲート電極１３ａ、１３ｂの上面の高さと同等の高さまではないが、膜厚Ｘ２（ゲート電極１３ａとゲート電極１３ｂの間の中央部における膜厚）は堆積膜厚Ｘ１（素子分離領域１１上のライナー膜１９の膜厚）よりも厚く形成されている。このように、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔に形成されたライナー膜１９の膜厚Ｘ２が堆積膜厚Ｘ１よりも厚く形成されていれば、活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果が得られる。すなわち、上述の第１の実施形態では、ライナー膜１９の膜厚が１００ｎｍであるときにゲート突き出し間隔Ｌ１を変動させた場合において、チャネル幅方向への圧縮応力を減少させる効果が得られる間隔を計算により求めた。この場合、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂの厚さ（幅）は一定の膜厚で計算を行っている。しかしながら、実際の第１の側壁絶縁膜２３ａ及び第２の側壁絶縁膜２３ｂは、図７に示すように、下部領域に比べて上部領域の方が厚さ（幅）が小さくテーパー形状を持って形成される。このようなテーパー形状を有する第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔にライナー膜１９を形成した場合、上面がゲート電極１３ａ、１３ｂの上面の高さと同等の高さまではないが、本変形例（３）のように、ライナー膜１９の膜厚Ｘ２が堆積膜厚Ｘ１よりも少なくとも厚く形成されることがある。このような場合であっても、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔に形成されるライナー膜１９の膜厚Ｘ２が、堆積膜厚Ｘ１よりも厚く形成されれば、上記効果が理論上得られることになる。なお、本変形例（３）では、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔に形成されたライナー膜１９の膜厚以外は、第１の実施形態と同様としている。なお、堆積膜厚Ｘ１とは、下地形状の段差等による影響を受けずに形成される膜厚を意味し、例えば図１であればゲート電極１３ａ及び第１の側壁絶縁膜２３ａからゲート長方向に離間した素子分離領域１１上に形成されたライナー膜１９の膜厚を意味する。
【００７７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の構造について説明する。
【００７８】
図８並びに図９（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の構造を示している。なお、図８は、図９（ａ）及び（ｂ）におけるVIII-VIII線に対応する平面図であり、図９（ａ）は、図８におけるIXa-IXa線に対応する断面図であり、図９（ｂ）は、図８におけるIXb-IXb線に対応する断面図である。
【００７９】
本発明の第２の実施形態に係る半導体装置の構造は、図８並びに図９（ａ）及び（ｂ）に示すように、ゲート電極１３ａとゲート電極１３ｂとの間隔が、第１のサイドウォール１５ａと第２のサイドウォール１６ａからなる第１の側壁絶縁膜２３ａと、第１のサイドウォール１５ｂと第２のサイドウォール１６ｂからなる第２の側壁絶縁膜２３ｂとによって埋め込まれて且つゲート電極１３ａ、１３ｂの高さと同等の高さまで充填されており、ライナー膜１９ｃはゲート電極１３ａとゲート電極１３ｂとの間隔を埋め込むようには形成されていない。この点で、ゲート電極１３ａとゲート電極１３ｂとの間隔が、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとライナー膜１９とによって充填されている第１の実施形態に係る半導体装置の構造（図１並びに図２（ａ）及び（ｂ）参照）と異なっており、それ以外の構造は第１の実施形態に係る半導体装置の構造と同様である。ライナー膜１９ｃは、活性領域１０ａにおけるチャネル長方向に引っ張り応力を生じるとともに、活性領域１０ａにおけるチャネル幅方向に圧縮応力を生じる内部応力を持っている。
【００８０】
具体的には、図８並びに図９（ａ）及び（ｂ）に示すように、ゲート電極１３ａとゲート電極１３ｂとが、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和と、第２のサイドウォール１６ａの膜厚と第２のサイドウォール１６ｂの膜厚との和との合計値以内の間隔に配置されている。これにより、第２のサイドウォール１６ａ、１６ｂは、ゲート電極１３ａとゲート電極１３ｂとの間隔を埋め込んで且つゲート電極１３ａ、１３ｂの高さまで充填されることになる。なお、上記において、例えば第１のサイドウォール１５ａ、１５ｂの膜厚とは、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜の形成膜厚を意味し、第２のサイドウォール１６ａ、１６ｂの膜厚とは、第２のサイドウォール１６ａ、１６ｂとなる第２の絶縁膜の形成膜厚を意味する。また、エッチバック前にはゲート電極１３ａとゲート電極１３ｂとの間が第２のサイドウォール１６ａ、１６ｂとなる第２の絶縁膜によって完全に充填されていても、ゲート電極１３ａ、１３ｂの上面が露出するまで第２の絶縁膜をエッチバックして第２のサイドウォール１６ａ、１６ｂを形成した場合、第２のサイドウォール１６ａ、１６ｂの上面（上端）がゲート電極１３ａ、１３ｂの上面よりも多少低く形成されることがあるが、この程度の高さの違いであれば特に問題は生じない。
【００８１】
このような構造によると、ライナー膜１９ｃはゲート電極１３ａとゲート電極１３ｂとの間隔を埋め込むようには形成されていないため、ライナー膜１９ｃによるゲート電極１３ａの突き出し部分に対する圧縮応力が緩和されるので、ライナー膜１９ｃよる活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果が得られる。また、第２のサイドウォール１６ａにおけるゲート電極１３ａの突き出し部分を覆う部分が圧縮することで発生する活性領域１０ａのチャネル幅方向への圧縮応力は、ゲート電極１３ｂの側面上に形成され、且つ、第２のサイドウォール１６ａに隣接して形成されている第２のサイドウォール１６ｂが圧縮することによって相殺され緩和される。
【００８２】
すなわち、通常、第２のサイドウォール１６ａ、１６ｂは、内部応力を持つライナー膜１９ｃと同様に、内部応力を持つシリコン窒化膜によって構成される場合が多い。このため、例えば第２のサイドウォール１６ａにおけるゲート電極１３ａの突き出し部分を覆う部分は、上述の第１の実施形態におけるライナー膜１９がもたらす影響と同様に、活性領域１０ａのチャネル幅方向へ圧縮応力を発生させることになるが、該圧縮応力は第２のサイドウォール１６ａに隣接して形成されている第２のサイドウォール１６ｂによって緩和される。
【００８３】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００８４】
図１０（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程図であって、（ａ）、（ｃ）及び（ｅ）は、上述の図９（ａ）に示した断面に対応する製造工程を示すものであり、（ｂ）、（ｄ）及び（ｆ）は、上述の図９（ｂ）に示した断面に対応する製造工程を示すものである。なお、以下では、ゲート電極１３ａを含む電界効果型トランジスタがＮ型ＭＩＳトランジスタであり、ゲート電極１３ｂを含む電界効果型トランジスタがＰ型ＭＩＳトランジスタであるとして説明する。
【００８５】
まず、図１０（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板１０に、活性領域１０ａ、１０ｂを区画するトレンチ内に絶縁膜が埋め込まれたＳＴＩからなる素子分離領域１１を形成する。続いて、素子分離領域１１によって囲まれた活性領域１０ａ、１０ｂ上に、例えばＳｉＯ2、Ｓｉ3Ｎ4、又はＨｆＳｉＯＮ等よりなるゲート絶縁膜形成膜を形成した後に、該ゲート絶縁膜形成膜の上に例えばポリシリコンよりなるゲート電極形成膜を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、ゲート絶縁膜形成膜よりなるゲート絶縁膜１２ａ、１２ｂを形成すると共に、ゲート電極形成膜よりなるゲート電極１３ａ、１３ｂを形成する。これにより、活性領域１０ａ上にはゲート絶縁膜１２ａを介してゲート電極１３ａが形成され、活性領域１０ｂ上にはゲート絶縁膜１２ｂを介してゲート電極１３ｂが形成される。ここで、ゲート電極１３ａとゲート電極１３ｂとは、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和と、第２のサイドウォール１６ａの膜厚と第２のサイドウォール１６ｂの膜厚との和との合計値以内の間隔を有するように隣り合って配置している。例えば、本実施形態では、エッチング中にゲート電極１３ａ、１３ｂの端部が減少することを考慮して、８０ｎｍ程度の間隔以内に配置している。なお、上記において、例えば第１のサイドウォール１５ａ、１５ｂの膜厚とは、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜の形成膜厚を意味し、第２のサイドウォール１６ａ、１６ｂの膜厚とは、第２のサイドウォール１６ａ、１６ｂとなる第２の絶縁膜の形成膜厚を意味する。
【００８６】
続いて、ゲート電極１３ａをマスクにして活性領域１０ａに対して、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０14／ｃｍ2である条件下で、ｎ型不純物である砒素のイオン注入を行うことによりｎ型エクステンション領域又はＬＤＤ領域（図示せず）を形成する。また、ゲート電極１３ｂをマスクにして活性領域１０ｂに対して、注入エネルギー２ｋｅＶであって且つ注入ドーズ量が１０14／ｃｍ2の条件下で、ｐ型不純物であるボロンのイオン注入を行うことによりｐ型エクステンション領域又はＬＤＤ領域（図示せず）を形成する。
【００８７】
続いて、ゲート電極１３ａ、１３ｂを覆うように、半導体基板１０上の全面に例えばＳｉＯ2からなる厚さ約２０ｎｍの第１の絶縁膜及びＳｉ3Ｎ4からなる厚さ５０ｎｍの第２の絶縁膜を順次形成する。その後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、第１の絶縁膜からなる第１のサイドウォール１５ａ、１５ｂ及び第２の絶縁膜からなる第２のサイドウォール１６ａ、１６ｂを形成する。これにより、ゲート電極１３ａの側面上には、断面形状がＬ字状の第１のサイドウォール１５ａと、Ｌ字状の第１のサイドウォール１５ａの内側表面（底面及び側面）を覆うように形成された第２のサイドウォール１６ａとからなる第１の側壁絶縁膜２３ａが形成される。同時に、ゲート電極１３ｂの側面上には、断面形状がＬ字状の第１のサイドウォール１５ｂと、Ｌ字状の第１のサイドウォール１５ｂの内側表面（底面及び側面）を覆うように形成された第２のサイドウォール１６ｂとからなる第２の側壁絶縁膜２３ｂが形成される。このとき、ゲート電極１３ａとゲート電極１３ｂとの間隔が８０ｎｍであるのに対して、第１のサイドウォール１５ａ、１５ｂの厚さの和（２０ｎｍ＋２０ｎｍ＝４０ｎｍ）と、第２のサイドウォール１６ａ、１６ｂの厚さの和（５０ｎｍ＋５０ｎｍ＝１００ｎｍ）との合計値が１４０ｎｍとなる。このため、ゲート電極１３ａとゲート電極１３ｂとの間隔には、第１のサイドウォール１５ａ、１５ｂと第２のサイドウォール１６ａ、１６ｂがが埋め込まれて且つゲート電極１３ａ、１３ｂの上面の高さと同等の高さまで充填される。
【００８８】
次に、図１０（ｃ）及び（ｄ）に示す工程では、ゲート電極１３ａ及び第１の側壁絶縁膜２３ａをマスクに用いて、活性領域１０ａにおける第１の側壁絶縁膜２３ａの外側の領域に、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０15／ｃｍ2である条件下で、ｎ型不純物である砒素のイオン注入を行うことにより、ソース領域１７ｓ及びドレイン領域１８ｄとなるｎ型の高濃度不純物領域を形成する。また、ゲート電極１３ｂ及び第２の側壁絶縁膜２３ｂをマスクに用いて、活性領域１０ｂにおける第２の側壁絶縁膜２３ｂの外側の領域に、注入エネルギーが２ｋｅＶであって且つ注入ドーズ量が１０15／ｃｍ2である条件下で、ｐ型不純物であるボロンのイオン注入を行うことにより、ソース領域及びドレイン領域（図示せず）となるｐ型の高濃度不純物領域を形成する。
【００８９】
続いて、半導体基板１０上の全面に、例えばコバルト又はニッケル等の金属膜を５０ｎｍ程度堆積した後に、熱処理を加えてシリコンと金属膜の金属とを反応させることにより、第１の側壁絶縁膜２３ａの外側のソース領域１７ｓ及びドレイン領域１８ｓの上にシリサイド層１７ｓａ及びシリサイド層１８ｄａを形成すると共に、ゲート電極１３ａの上にシリサイド層１３ａａを形成する。同時に、第２の側壁絶縁膜２３ｂの外側のソース領域及びドレイン領域の上にシリサイド層１７ｓｂ及びシリサイド層１８ｄｂ（図７参照）を形成すると共に、ゲート電極１３ｂの上にシリサイド層１３ｂｂを形成する。
【００９０】
次に、図１０（ｅ）及び（ｆ）に示す工程では、ゲート電極１３ａ、１３ｂ、第１の側壁絶縁膜２３ａ及び第２の側壁絶縁膜２３ｂを覆うように、半導体基板１０上の全面に、例えばＬＰ−ＣＶＤ法を用いて、内部応力を持つ応力絶縁膜として例えばシリコン窒化膜よりなるライナー膜１９ｃを３０ｎｍ程度堆積する。続いて、ライナー膜１９ｃの上に、例えばシリコン酸化膜よりなる層間絶縁膜２０を５００ｎｍ程度堆積した後に、ＣＭＰを用いてその表面を平坦化する。続いて、レジストパターンをマスクとして、ＣＦ4等のガスを用いたドライエッチングにより、層間絶縁膜２０及びライナー膜１９ｃを貫通するコンタクトホールを形成した後に、該コンタクトホールにタングステン等の金属を埋め込んでコンタクトプラグ２１ａ及び２１ｂ（図７参照）を形成する。これにより、Ｎ型ＭＩＳトランジスタにおいては、ソース領域１７ｓがシリサイド層１７ｓａを介してコンタクトプラグ２１ａに電気的に接続され、ドレイン領域１８ｄがシリサイド層１８ｄａを介してコンタクトプラグ２１ａに接続される。一方、Ｐ型ＭＩＳトランジスタにおいては、ソース領域がシリサイド層１７ｓｂを介してコンタクトプラグ２１ｂに電気的に接続され、ドレイン領域がシリサイド層１８ｄｂを介してコンタクトプラグ２１ｂに接続される。続いて、層間絶縁膜２０の上に、例えばアルミニウム等の導電膜を１００ｎｍ程度堆積した後に、該導電膜をパターニングすることにより、コンタクトプラグ２１ａと接続する配線２２とコンタクトプラグ２１ｂに接続する配線（図示せず）を形成する。
【００９１】
以上で説明した本発明の第２の実施形態に係る半導体装置の製造方法によって、上述の図８並びに図９（ａ）及び（ｂ）を用いて説明した半導体装置の構造及び該構造による効果を得ることができる。
【００９２】
−第２の実施形態の変形例（１）−
図１１は、上述した図８に示した半導体装置の構造に対して、ゲート電極１３ｂがゲート長方向にシフトして形成された構造を有する半導体装置の平面図を示している。
【００９３】
上述の第１の実施形態の変形例（１）で説明したように、通常の半導体装置においては、ゲート電極１３ａとゲート電極１３ｂとを対向して配置できない場合があり、図１１に示すように、ゲート電極１３ａとゲート電極１３ｂとが近接しているがシフトしている構造となる場合がある。このような場合であっても、ゲート電極１３ａとゲート電極１３ｂとの間隔が、第１のサイドウォール１５ａ、１５ｂ及び第２のサイドウォール１６ａ、１６ｂによって埋め込まれて且つゲート電極１３ａ、１３ｂの高さと同等の高さまで充填されるように、ゲート電極１３ａとゲート電極１３ｂとを配置すれば、第２のサイドウォール１６ａにおけるゲート電極１３ａの突き出し部分の側面上に形成されている部分による活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果を得ることができる。すなわち、ゲート電極１３ａに対するゲート電極１３ｂのゲート長方向へのシフト量が、ゲート電極１３ａの側面上に形成されている第２のサイドウォール１６ａとゲート電極１３ｂの側面上に形成されている第２のサイドウォール１６ｂとがゲート長方向において少なくとも一部がオーバーラップする範囲であれば上記のような効果をえることができる。
【００９４】
−第２の実施形態の変形例（２）−
また、上述の第１の実施形態の変形例（２）と同様に、通常の半導体装置においては、図１２に示すように、ゲート電極１３ｂのゲート幅方向の側面をゲート電極１３ａのゲート長方向の側面と対面するように近接して配置し、ゲート電極１３ｂのゲート幅がゲート電極１３ａのゲート長よりも広い場合があるが、このような場合であっても、ゲート電極１３ａとゲート電極１３ｂとの間隔が、第１のサイドウォール１５ａ、１５ｂ及び第２のサイドウォール１６ａ、１６ｂによって埋め込まれて且つゲート電極１３ａ、１３ｂの高さと同等の高さまで充填されるように、ゲート電極１３ａとゲート電極１３ｂとを配置すれば、第２のサイドウォール１６ａにおけるゲート電極１３ａの突き出し部分の側面上に形成されている部分による活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果を得ることができる。
【００９５】
−第２の実施形態の変形例（３）−
上述の第２の実施形態では、ゲート電極１３ａとゲート電極１３ｂとの間隔が、第１のサイドウォール１５ａ、１５ｂ及び第２のサイドウォール１６ａ、１６ｂによって埋め込まれて且つゲート電極１３ａ、１３ｂの上面の高さと同等の高さまで充填される場合について説明した。これに対して、本変形例では、図１３に示すように、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔に充填された第２のサイドウォール１６ａ、１６ｂの上面の高さがゲート電極１３ａ、１３ｂの上面の高さよりも低く、上部がライナー膜１９ｃによって充填されている。このとき、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔に充填されたライナー膜１９の膜厚は、ライナー膜１９ｃの堆積膜厚（例えば、第１の側壁絶縁膜２３ａからゲート長方向に離間した素子分離領域１１上に形成されているライナー膜１９ｃの膜厚）よりも厚く形成される。このような構造である場合にも、活性領域１０ａのチャネル幅方向への圧縮応力を減少させる効果が得られる。なお、第１の側壁絶縁膜２３ａと第２の側壁絶縁膜２３ｂとの間隔に形成された第２のサイドウォール１６ａ、１６ｂの高さ以外は、第２の実施形態と同様である。
【００９６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について説明する。
【００９７】
図１４並びに図１５（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の構造を示している。なお、図１４は、図１５（ａ）及び（ｂ）におけるXIV-XIV線に対応する平面図であり、図１５（ａ）は、図１４におけるXVa-XVa線に対応する断面図であり、図１５（ｂ）は、図１４におけるXVb-XVb線に対応する断面図である。
【００９８】
まず、図１５（ａ）に示すゲート長方向の断面図では、シリコンよりなる半導体基板１０には、活性領域１０ａを区画するトレンチ内に絶縁膜が埋め込まれたＳＴＩ（shallow trench isolation）からなる素子分離領域１１が形成されており、素子分離領域１１によって囲まれた活性領域１０ａ上には、ゲート絶縁膜１２ａを介して、上層にシリサイド層１３ａａを有するゲート電極１３ａが形成されている。ゲート電極１３ａ及びシリサイド層１３ａａの側面には、断面形状がＬ字状の第１のサイドウォール１５ａが形成されている。また、活性領域１０ａにおける第１のサイドウォール１５ａの外側の領域には、上層にシリサイド層１７ｓａを有するソース領域１７ｓと、上層にシリサイド層１８ｄａを有するドレイン領域１８ｄとが形成されている。
【００９９】
また、半導体基板１０の上には、ゲート電極１３ａ及び第１のサイドウォール１５ａ等を覆うように、内部応力を持つ応力絶縁膜としてライナー膜１９が形成されている。このライナー膜１９は、第１のサイドウォール１５ａにおけるＬ字状の内側表面（底面及び側面）に接して形成される。ライナー膜１９の上には、層間絶縁膜２０が形成されている。また、層間絶縁膜２０には、該層間絶縁膜２０及びライナー膜１９を貫通し、シリサイド層１７ｓａ及びシリサイド層１８ｄａに到達するコンタクトプラグ２１ａが形成されており、層間絶縁膜２０の上には、下面がコンタクトプラグ２１ａの上端と接続する配線２２が形成されている。なお、活性領域１０ａにおけるゲート電極１３ａの両側の領域に、ソース領域１７ｓ及びドレイン領域１８ｄに接続するエクステンション領域又はＬＤＤ領域が形成されている（図示せず）。
【０１００】
次に、図１５（ｂ）に示すゲート幅方向の断面図では、半導体基板１０には、活性領域１０ａ、１０ｂを区画する素子分離領域１１が形成されている。素子分離領域１１によって囲まれた活性領域１０ａ上（素子分離領域１１上も含む）には、ゲート絶縁膜１２ａを介して、上層にシリサイド層１３ａａを有するゲート電極１３ａが形成されている。このゲート電極１３ａは、活性領域１０ａを挟んで形成されている両側の素子分離領域１１上に突き出ている突き出し部分を有している。また、素子分離領域１１によって囲まれた活性領域１０ｂ上には、ゲート絶縁膜１２ｂを介して、上層にシリサイド層１３ｂｂを有するゲート電極１３ｂが形成されている。このゲート電極１３ｂは、活性領域１０ｂを挟んで形成されている両側の素子分離領域１１上に突き出ている突き出し部分を有している。なお、第１のゲート電極１３ａと第２のゲート電極１３ｂの材料は同一でも異なっていてもよい。また、ゲート電極１３ａ及びシリサイド層１３ａａの側面には、断面形状がＬ字条の第１のサイドウォール１５ａが形成されていると共に、ゲート電極１３ｂ及びシリサイド層１３ｂｂの側面には、断面形状がＬ字状の第１のサイドウォール１５ｂが形成されている。なお、図１５（ｂ）では示されていないが、図１４に示すように、活性領域１０ｂにおける第１のサイドウォール１５ｂの外側の領域には、図１５（ａ）の断面図と同様に、コンタクトプラグ２１ｂ（図１４参照）を介して配線（図示せず）と接続する上層にシリサイド層１７ｓｂ（図１４参照）を有するソース領域と、上層にシリサイド層１８ｄｂを有するドレイン領域とが形成されている。
【０１０１】
また、半導体基板１０の上には、ゲート電極１３ａ、１３ｂ、第１のサイドウォール１５ａ及び第１のサイドウォール１５ｂ等を覆うように、例えばシリコン窒化膜よりなる内部応力を持つライナー膜１９が形成されている。このライナー膜１９は、活性領域１０ａにおけるチャネル長方向に引っ張り応力を生じるとともに、活性領域１０ａにおけるチャネル幅方向に圧縮応力を生じる内部応力を持っている。ライナー膜１９の上には、層間絶縁膜２０が形成されている。
【０１０２】
なお、図１４並びに図１５（ａ）及び（ｂ）では、断面形状がＬ字状の第１のサイドウォール１５ａ及び１５ｂのみが存在している構成について説明したが、第１のサイドウォール１５ａ、１５ｂに加えて断面形状がＩ字状（板状）のサイドウォール（オフセットスペーサ）がゲート電極１３ａ、１３ｂと第１のサイドウォール１５ａ、１５ｂとの間に形成されている場合でもかまわない。また、ライナー膜１９は単層よりなる場合であっても複数層よりなる場合であってもよい。
【０１０３】
ここで、図１４及び図１５（ｂ）に示したように、ライナー膜１９は、ゲート電極１３ａ及び第１のサイドウォール１５ａ、並びにゲート電極１３ｂ及び第１のサイドウォール１５ｂを取り囲むように形成されており、第１のサイドウォール１５ａと第１のサイドウォール１５ｂとは互いに間隔を置いて配置され、ライナー膜１９は、当該間隔を埋め込んで形成されている。しかも、第１のサイドウォール１５ａと第１のサイドウォール１５ｂとの間に埋め込まれているライナー膜１９の上面は、第１及び第２のゲート電極１３ａ、１３ｂの上面の高さと同等の高さ又はそれ以上の高さに形成されている。
【０１０４】
以上の構成を有する本発明の第３の実施形態に係る半導体装置は、前述した第１の実施形態に係る半導体装置の構成に比べて、第２のサイドウォール１６ａ及び第２のサイドウォール１６ｂ（図１等参照）が形成されていない点で異なるが、ゲート電極１３ａのうち活性領域１０ａから活性領域１０ｂ側の素子分離領域１１上に突き出ている部分（ゲート電極１３ａの突き出し部分）に形成されているライナー膜１９による活性領域１０ａのチャネル幅方向（ゲート幅方向）への圧縮応力を緩和することができる。
【０１０５】
すなわち、上述したように、ライナー膜１９は、第１のサイドウォール１５ａと第１のサイドウォール１５ｂとの間隔を埋め込み、且つ、ライナー膜１９の上面がゲート電極１３ａ、１３ｂの上面の高さと同等の高さ又はそれ以上の高さで形成されている。このため、ライナー膜１９におけるゲート電極１３ａの突き出し部分を覆う部分が圧縮することで発生するチャネル幅方向への圧縮応力は、ライナー膜１９におけるゲート電極１３ｂ及び第１のサイドウォール１５ｂを覆う部分も圧縮することによって相殺され緩和される。同様な理由によって、ゲート電極１３ｂのうち活性領域１０ｂから活性領域１０ａ側の素子分離領域１１上に突き出ている部分（ゲート電極１３ｂの突き出し部分）に形成されているライナー膜１９による活性領域１０ｂのチャネル幅方向（ゲート幅方向）への圧縮応力を緩和することができる。また、本実施形態のように第２のサイドウォールが形成されていない構成を従来の半導体装置の構成に適用した場合には、内部応力を持つ絶縁膜によってチャネル領域のチャネル長方向に加えられた引張応力によるキャリアの移動度の向上という効果が打ち消される度合いが大きくなるが、本実施形態によると、上述の第１及び第２の実施形態と同様に、優れたキャリアの移動度を実現できる。
【０１０６】
また、本発明の第３の実施形態におけるゲート突き出し間隔が、ライナー膜１９の膜厚の２倍の値と、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和の合計値以内の間隔であれば、ライナー膜１９が、第１のサイドウォール１５ａと第１のサイドウォール１５ｂとの間隔を埋め込み且つゲート電極１３ａ、１３ｂの上面の高さと同等の高さ又はそれ以上の高さに充填することができる。ここで、例えば第１のサイドウォール１５ａ、１５ｂの膜厚とは、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜の形成膜厚を意味する。
【０１０７】
なお、以上において、ゲート電極１３ｂは、電界効果型トランジスタを構成する場合について説明したが、電界効果型トランジスタを構成しない場合であってもよく、その場合でも、上述したゲート突き出し間隔の条件を満足するように設定すれば、上述と同様の効果を得ることができる。
【０１０８】
また、本実施形態では、ゲート電極１３ａに対する応力を緩和するための補助パターンとして隣接するトランジスタのゲート電極１３ｂを用いて説明したが、これに限定するものではなく、ゲート電極１３ａと同等の高さを有する補助パターンであればよい。補助パターンとしては、例えば、ゲート電極１３ａと同じ材料膜を用いて同時にパターニングして設けたダミーゲート電極、配線パターン又は抵抗パターン、又は、ゲート電極１３ａと異なる材料膜をパターニングして設けたダミーパターンを用いてもよい。また、補助パターンは、素子分離領域上のみ、又は、素子分離領域に囲まれた半導体基板上のみに形成してもかまわないし、あるいは、素子分離領域上から素子分離領域に囲まれた半導体基板上に跨って形成してもかまわない。また、ゲート電極１３ａにおける両側の突き出し部分のうち、片方側のみに補助パターンとしてゲート電極１３ｂを配置したが、両方に補助パターンを配置してもよい。また、ゲート電極１３ａに対する応力緩和のみに補助パターンを用いる場合には、補助パターンの大きさは、ゲート幅方向における長さが０．１μｍ程度、ゲート長方向における長さがゲート電極１３ａのゲート長方向における幅以上あればよい。
【０１０９】
また、ゲート電極１３ａを含む電界効果型トランジスタの極性はＰ型でもＮ型でもよく、ゲート電極１３ｂが電界効果型トランジスタを構成する場合についても同様に、その極性はＰ型でもＮ型でもよい。
【０１１０】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
【０１１１】
図１６（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程図であって、（ａ）、（ｃ）及び（ｅ）は、上述の図１５（ａ）に示した断面に対応する製造工程を示すものであり、（ｂ）、（ｄ）及び（ｆ）は、上述の図１５（ｂ）に示した断面に対応する製造工程を示すものである。なお、以下では、ゲート電極１３ａを含む電界効果型トランジスタがＮ型ＭＩＳトランジスタであり、ゲート電極１３ｂを含む電界効果型トランジスタがＰ型ＭＩＳトランジスタであるとして説明する。
【０１１２】
まず、図１６（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板１０に、活性領域１０ａ，１０ｂを区画するトレンチ内に絶縁膜が埋め込まれたＳＴＩからなる素子分離領域１１を形成する。続いて、素子分離領域１１によって囲まれた活性領域１０ａ，１０ｂ上に、例えばＳｉＯ2、ＳｉＯＮ、又はＨｆＳｉＯＮ等よりなるゲート絶縁膜形成膜を形成した後に、該ゲート絶縁膜形成膜の上に例えばポリシリコンよりなるゲート電極形成膜を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、ゲート絶縁膜形成膜よりなるゲート絶縁膜１２ａ及び１２ｂを形成すると共に、ゲート電極形成膜よりなるゲート電極１３ａ及び１３ｂを形成する。これにより、活性領域１０ａ上にはゲート絶縁膜１２ａを介してゲート電極１３ａが形成され、活性領域１０ｂ上にはゲート絶縁膜１２ｂを介してゲート電極１３ｂが形成される。なお、ゲート電極１３ａとゲート電極１３ｂの材料はここでは同一としたが、異なるように形成することもできる。ここで、ゲート電極１３ａとゲート電極１３ｂとは、後述するライナー膜１９の膜厚の２倍の値と、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和の合計値以内の間隔を有するように隣り合って配置している。例えば、本実施形態では、エッチング中にゲート電極１３ａ、１３ｂの端部が減少することを考慮して、２００ｎｍ程度の間隔以内に配置している。ここで、例えば第１のサイドウォール１５ａ、１５ｂの膜厚とは、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜の形成膜厚を意味する。
【０１１３】
続いて、ゲート電極１３ａをマスクにして活性領域１０ａに対して、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０14／ｃｍ2である条件下で、ｎ型不純物である砒素のイオン注入を行うことによりｎ型のエクステンション領域又はＬＤＤ領域（図示せず）を形成する。また、ゲート電極１３ｂをマスクにして活性領域１０ｂに対して、注入エネルギー２ｋｅＶであって且つ注入ドーズ量が１０14／ｃｍ2の条件下で、ｐ型不純物であるボロンのイオン注入を行うことによりｐ型のエクステンション領域又はＬＤＤ領域（図示せず）を形成する。
【０１１４】
続いて、ゲート電極１３ａ、１３ｂを覆うように、半導体基板１０上の全面に例えばＳｉＯ2からなる厚さ約２０ｎｍの第１の絶縁膜及びＳｉ3Ｎ4からなる厚さ約５０ｎｍの第２の絶縁膜を順次形成する。その後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、第１の絶縁膜からなる第１のサイドウォール１５ａ、１５ｂ及び第２の絶縁膜からなる第２のサイドウォール１６ａ、１６ｂを形成する。これにより、ゲート電極１３ａの側面上には、断面形状がＬ字状の第１のサイドウォール１５ａと、第１のサイドウォール１５ａにおけるＬ字状の内側表面（底面及び側面）を覆うように形成された第２のサイドウォール１６ａとからなる第１の側壁絶縁膜２３ａが形成される。同時に、ゲート電極１３ｂの側面上には、断面形状がＬ字状の第１のサイドウォール１５ｂと、第１のサイドウォール１５ｂにおけるＬ字状の内側表面（底面及び側面）を覆うように形成された第２のサイドウォール１６ｂとからなる第２の側壁絶縁膜２３ｂが形成される。
【０１１５】
続いて、ゲート電極１３ａ及び第１の側壁絶縁膜２３ａをマスクに用いて、活性領域１０ａにおける第１の側壁絶縁膜２３ａの外側の領域に、注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０15／ｃｍ2である条件下でｎ型不純物である砒素のイオン注入を行うことにより、ソース領域１７ｓ及びドレイン領域１８ｄとなるｎ型の高濃度不純物領域を形成する。また、ゲート電極１３ｂ及び第２の側壁絶縁膜２３ｂをマスクに用いて、活性領域１０ｂにおける第２の側壁絶縁膜２３ｂの外側の領域に、注入エネルギーが２ｋｅＶであって且つ注入ドーズ量が１０15／ｃｍ2である条件下でｐ型不純物であるボロンのイオン注入を行うことにより、ソース領域及びドレイン領域（図示せず）となるｐ型の高濃度不純物領域を形成する。
【０１１６】
続いて、半導体基板１０上の全面に、例えばコバルト又はニッケル等の金属膜を５０ｎｍ程度堆積した後に、熱処理を加えてシリコンと金属膜の金属とを反応させることにより、第１の側壁絶縁膜２３ａの外側のソース領域１７ｓ及びドレイン領域１８ｄの上にシリサイド層１７ｓａ及びシリサイド層１８ｄａを形成すると共に、ゲート電極１３ａの上にシリサイド層１３ａａを形成する。同時に、第２の側壁絶縁膜２３ｂの外側のソース領域及びドレイン領域の上にシリサイド層１７ｓｂ及びシリサイド層１８ｄｂ（図１参照）を形成すると共に、ゲート電極１３ｂの上にシリサイド層１３ｂｂを形成する。
【０１１７】
次に、図１６（ｃ）及び（ｄ）に示す工程では、第１の側壁絶縁膜２３ａを構成する第２のサイドウォール１６ａと第２の側壁絶縁膜２３ｂを構成する第２のサイドウォール１６ｂとを、例えば熱リン酸を用いたウェットエッチングによって選択的に除去する。これにより、第１の側壁絶縁膜２３ａはＬ字状の第１のサイドウォール１５ａのみで構成されたものとなり、第２の側壁絶縁膜２３ｂはＬ字状の第１のサイドウォール１５ｂのみで構成されたものとなります。なお、ここでは、図５（ａ）及び（ｂ）においてシリサイド層１７ｓａ、１８ｄａ、１３ａａ、１３ｂｂを形成した後に、第２のサイドウォール１６ａと第２のサイドウォール１６ｂとを除去したが、図５（ａ）及び（ｂ）においてソース領域１７ｓ及びドレイン領域１８ｄ（上記図示しないソース領域及びドレイン領域を含む）を形成した後に、第２のサイドウォール１６ａと第２のサイドウォール１６ｂとを除去し、その後シリサイド層１７ｓａ、１８ｄａ、１３ａａ、１３ｂｂを形成するようにしてもよい。続いて、ゲート電極１３ａ、１３ｂ、第１のサイドウォール１５ａ及び第１のサイドウォール１５ｂを覆うように、半導体基板１０上の全面に、例えばＬＰ−ＣＶＤ法を用いて、内部応力を持つ応力絶縁膜として例えばシリコン窒化膜よりなるライナー膜１９を厚さ１００ｎｍ程度堆積する。このとき、ライナー膜１９は、第１のサイドウォール１５ａ、１５ｂにおけるＬ字状の内側表面（底面及び側面）に接して形成される。ここで、ゲート電極１３ａとゲート電極１３ｂとの間隔は、上述したように２００ｎｍ程度以下であるのに対して、ライナー膜１９の膜厚の２倍の値（１００ｎｍ×２＝２００ｎｍ）と、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和（２０ｎｍ＋２０ｎｍ＝４０ｎｍ）の合計値が２４０ｎｍとなるため、ライナー膜１９は、第１のサイドウォール１５ａと第２のサイドウォール１５ｂとの間を埋め込んで、且つ、ゲート電極１３ａ及び１３ｂの上面の高さと同等の高さ又はそれ以上の高さに形成されることになる。
【０１１８】
次に、図１６（ｅ）及び（ｆ）に示す工程では、ライナー膜１９の上に、例えばシリコン酸化膜等よりなる層間絶縁膜２０を５００ｎｍ程度堆積した後に、ＣＭＰを用いてその表面を平坦化する。続いて、レジストパターン（図示せず）をマスクとして、ＣＦ4等のガスを用いたドライエッチングにより、層間絶縁膜２０及びライナー膜１９を貫通するコンタクトホールを形成した後に、該コンタクトホールにタングステン等の金属を埋め込んでコンタクトプラグ２１ａ及び２１ｂ（図１参照）を形成する。これにより、Ｎ型ＭＩＳトランジスタにおいては、ソース領域１７ｓがシリサイド層１７ｓａを介してコンタクトプラグ２１ａに電気的に接続され、ドレイン領域１８ｄがシリサイド層１８ｄａを介してコンタクトプラグ２１ａに接続される。一方、Ｐ型ＭＩＳトランジスタにおいては、ソース領域がシリサイド層１７ｓｂを介してコンタクトプラグ２１ｂに電気的に接続され、ドレイン領域がシリサイド層１８ｄｂを介してコンタクトプラグ２１ｂに接続される。続いて、層間絶縁膜２０の上に、例えばアルミニウム等の導電膜を１００ｎｍ程度堆積した後に、該導電膜をパターニングすることにより、コンタクトプラグ２１ａに接続する配線２２とコンタクトプラグ２１ｂに接続する配線（図示せず）とを形成する。
【０１１９】
以上で説明した本発明の第３の実施形態に係る半導体装置の製造方法によって、上述の図１５（ａ）及び（ｂ）を用いて説明した半導体装置の構造及び該構造による効果を得ることができる。なお、第３の実施形態では、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜としてＳｉＯ2を用い、第２のサイドウォール１６ａ、１６ｂとなる第２の絶縁膜としてＳｉ3Ｎ4を用いて説明したが、第１のサイドウォール１５ａ、１５ｂとなる第１の絶縁膜としてＳｉ3Ｎ4を用い、第２のサイドウォール１６ａ、１６ｂとなる第２の絶縁膜としてＳｉＯ2又はＰＳＧ又はＢＰＳＤなどの酸化膜を用いていてもよく、フッ酸系溶液を用いたウェットエッチングにより選択的に第２のサイドウォール１６ａ、１６ｂを除去することができる。
【０１２０】
また、上述した本発明の第３の実施形態に係る半導体装置及びその製造方法においても、上述した本発明の第１の実施形態の変形例（１）〜（３）を同様に適用することができる。
【０１２１】
なお、第１〜第３の実施形態において、第１のサイドウォール１５ａの膜厚と第２のサイドウォール１５ｂの膜厚とが同等であれば、第１のサイドウォール１５ａの膜厚と第１のサイドウォール１５ｂの膜厚との和の代わりに、第１のサイドウォール１５ａの膜厚又は第２のサイドウォール１５ｂの膜厚の２倍の値を用い、また、第２のサイドウォール１６ａの膜厚と第２のサイドウォール１６ｂの膜厚とが同等であれば、第２のサイドウォール１６ａの膜厚と第２のサイドウォール１６ｂの膜厚との和の代わりに、第２のサイドウォール１６ａの膜厚又は第２のサイドウォール１６ｂの膜厚の２倍の値を用いても良い。
【産業上の利用可能性】
【０１２２】
本発明は、内部応力を持つ絶縁膜によりチャネル領域に応力を発生させる構造を有する半導体装置及びその製造方法にとって有用である。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示し、図２（ａ）及び（ｂ）におけるI-I線に対応する平面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示し、（ａ）は、図１におけるIIa-IIa線に対応する断面図であり、（ｂ）は、図１におけるIIb-IIb線に対応する断面図である。
【図３】（ａ）は、本発明の第１の実施形態におけるゲート突き出し間隔を説明するための平面図であり、（ｂ）は、ライナー膜１９におけるゲート電極１３ａのうち活性領域１０ｃから突き出ている部分を覆う部分によるチャネル幅方向への圧縮応力とゲート突き出し間隔との関係図である。
【図４】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程図であって、（ａ）、（ｃ）及び（ｅ）は、上述の図２（ａ）に示した断面に対応する製造工程を示すものであり、（ｂ）、（ｄ）及び（ｆ）は、上述の図２（ｂ）に示した断面に対応する製造工程を示すものである。
【図５】（ａ）は、本発明の第１の実施形態の変形例（１）に係る半導体装置の構造を示す平面図であり、（ｂ）は該変形例（１）におけるチャネル幅方向への圧縮応力とゲートシフト間隔との関係図である。
【図６】本発明の第１の実施形態の変形例（２）に係る半導体装置の構造を示す平面図である。
【図７】本発明の第１の実施形態の変形例（３）に係る半導体装置の構造を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の構造を示し、図９（ａ）及び（ｂ）におけるVIII-VIII線に対応する平面図である。
【図９】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の構造を示し、（ａ）は、図８におけるIXa-IXa線に対応する断面図であり、（ｂ）は、図８におけるIXb-IXb線に対応する断面図である。
【図１０】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程図であって、（ａ）、（ｃ）及び（ｅ）は、上述の図９（ａ）に示した断面に対応する製造工程を示すものであり、（ｂ）、（ｄ）及び（ｆ）は、上述の図９（ｂ）に示した断面に対応する製造工程を示すものである。
【図１１】本発明の第２の実施形態の変形例（１）に係る半導体装置の構造を示す平面図である。
【図１２】本発明の第２の実施形態の変形例（２）に係る半導体装置の構造を示す平面図である。
【図１３】本発明の第１の実施形態の変形例（３）に係る半導体装置の構造を示す断面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の構造を示し、図１５（ａ）及び（ｂ）におけるXIV-XIV線に対応する平面図である。
【図１５】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の構造を示し、（ａ）は、図１４におけるXVa-XVa線に対応する断面図であり、（ｂ）は、図１４におけるXVb-XVb線に対応する断面図である。
【図１６】（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程図であって、（ａ）、（ｃ）及び（ｅ）は、上述の図１５（ａ）に示した断面に対応する製造工程を示すものであり、（ｂ）、（ｄ）及び（ｆ）は、上述の図１５（ｂ）に示した断面に対応する製造工程を示すものである。
【図１７】従来の半導体装置の構造を示し、図１８（ａ）及び（ｂ）のXVII-XVII線に対応する断面図である。
【図１８】（ａ）及び（ｂ）は、従来の半導体装置の構造を示し、（ａ）は、図１７におけるXVIIIa-XVIIIa線に対応する断面図であり、（ｂ）は、図１７におけるXVIIIb-XVIIIb線に対応する断面図である。
【符号の説明】
【０１２４】
１０      半導体基板
１０ａ、１０ｂ    活性領域
１１      素子分離領域
１２ａ、１２ｂ    ゲート絶縁膜
１３ａ、１３ｂ    ゲート電極
１３ａａ、１３ｂｂ、１７ｓａ、１７ｓｂ、１８ｄａ、１８ｄｂ    シリサイド層
１５ａ、１５ｂ    第１のサイドウォール
１６ａ、１６ｂ    第２のサイドウォール
１７ｓ      ソース領域
１８ｄ      ドレイン領域
１９、１９ｃ      ライナー膜
２０    層間絶縁膜
２１ａ、２１ｂ    コンタクトプラグ
２２    配線
２３ａ  第１の側壁絶縁膜
２３ｂ  第２の側壁絶縁膜
Ｌ１  ゲート突き出し間隔
Ｌ２  ゲートシフト間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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