(57)【要約】【課題】ＦＲＡＭにおいて、メモリセルブロックサイズを大きくせずに、ビット線間ノイズとアレイノイズ、センスアンプ面積、動作時のアレイの消費電力を低減する。【解決手段】トランジスタに強誘電体キャパシタを並列接続したメモリセルを複数個直列接続してセルブロックを構成し、行列状に配列してメモリセルアレイ１０を構成したＦＲＡＭにおいて、行方向に順次隣り合う４つのセルブロック（１０１〜１０４）毎に行方向一端側にセンスアンプ回路１４を配設し、４つのセルブロックは、各一端は対応してブロック選択トランジスタ（１２１〜１２４）を介して第１〜第４のビット線（／ＢＬ０、／ＢＬ１、ＢＬ０、ＢＬ１）に接続し、各他端は対応してプレート線（／ＰＬ０、ＰＬ０、ＰＬ１）に接続する。第１のビット線／ＢＬ０と第３のビット線ＢＬ０は第１のビット線対を成し、第２のビット線／ＢＬ１と第４のビット線ＢＬ１は第２のビット線対を成す。【選択図】      図１
2007018600.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン端子を有するセルトランジスタと前記セルトランジスタのソース、ドレイン端子間に並列に接続された強誘電体キャパシタとから構成されたメモリセルを複数個直列接続してなるメモリセルブロックが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行方向に配設された複数本のワード線と、
前記メモリセルアレイにおける列方向に配設された第１、第２、第３、第４のビット線を含む複数本のビット線と、
前記メモリセルアレイにおける行方向に配設され、第１、第２、第３、第４のプレート線を含む複数本のプレート線と、
前記メモリセルアレイにおいて行方向に順次隣り合うように並設された第１、第２、第３、第４のメモリセルブロックからなるブロック群毎に前記メモリセルアレイの行方向一端側に配設されたセンスアンプ回路と、
前記第１、第２、第３、第４のメモリセルブロックの各一端と前記第１、第２、第３、第４のビット線との間にそれぞれ対応して接続された第１、第２、第３、第４のブロック選択トランジスタと、
前記メモリセルアレイにおける行方向に配設され、前記第１、第２のブロック選択トランジスタの各ゲート電極に共通に接続された第１のブロック選択信号線と、
前記メモリセルアレイにおける行方向に配設され、前記第３、第４のブロック選択トランジスタの各ゲート電極に共通に接続された第２のブロック選択信号線とを有し、
前記第１、第２、第３、第４のメモリセルブロックの各他端はそれぞれ対応して前記第１、第２、第３、第４のプレート線に接続され、
前記第１のビット線と前記第３のビット線は第１のビット線対を成し、前記第２のビット線と前記第４のビット線は第２のビット線対を成すことを特徴とする半導体記憶装置。
【請求項２】
動作時、前記第１のビット線対と前記第２のビット線対の内のどちらか一方が選択されて前記センスアンプ回路に接続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
動作時、前記第１のビット線対と前記第２のビット線対の内で選択されない他方は一定電位に保たれることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
ソース、ドレイン端子を有するセルトランジスタと前記セルトランジスタのソース、ドレイン端子間に並列に接続された強誘電体キャパシタとから構成されたメモリセルを複数個直列接続してなるメモリセルブロックが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行方向に配設された複数本のワード線と、
前記メモリセルアレイにおける列方向に配設された第１、第２、第３、第４、第５、第６、第７、第８のビット線を含む複数本のビット線と、
前記メモリセルアレイにおける行方向に配設され、第１、第２、第３、第４、第５、第６、第７、第８のプレート線を含む複数本のプレート線と、
前記メモリセルアレイにおいてワード線方向に順次配設された第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの８ブロック毎に前記メモリセルアレイにおける行方向一端側に配設されたセンスアンプ回路と、
前記第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの各一端と前記第１、第２、第３、第４、第５、第６、第７、第８のビット線との間にそれぞれ対応して接続された第１、第２、第３、第４、第５、第６、第７、第８のブロック選択トランジスタと、
前記メモリセルアレイにおける行方向に配設され、前記第１、第２、第３、第４のブロック選択トランジスタの各ゲート電極に共通に接続された第１のブロック選択信号線と、
前記メモリセルアレイにおける行方向に配設され、前記第５、第６、第７、第８のブロック選択トランジスタの各ゲート電極に共通に接続された第２のブロック選択信号線とを有し、
前記第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの各他端はそれぞれ対応して前記第１、第２、第３、第４、第５、第６、第７、第８のプレート線に接続され、
前記第１のビット線と前記第５のビット線は第１のビット線対を成し、前記第２のビット線と前記第６のビット線は第２のビット線対を成し、前記第３のビット線と前記第７のビット線は第３のビット線対を成し、前記第４のビット線と前記第８のビット線は第４のビット線対を成すことを特徴とする半導体記憶装置。
【請求項５】
動作時、前記第１、第２、第３、第４のビット線対の内の１対が選択されて前記センスアンプ回路に接続されることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に不揮発性の強誘電体メモリに関する。さらに、本発明は、例えば携帯電話機などのモバイル製品、無線タグ、ＩＣカード、ゲーム機器などに使用される。
【背景技術】
【０００２】
強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性の強誘電体メモリ（Ferroelectric Random Access Memory : FRAM）として、本願発明者は、特許文献１〜３において、チェーン構造の方式を提案している。この方式の強誘電体メモリでは、セルトランジスタと強誘電体キャパシタとが並列接続されて１個のメモリセルが構成される。この方式の誘電体メモリでは、サイズが小さいメモリセル、製造が容易な平面トランジスタ、汎用性のある高速ランダムアクセス機能、が実現できる。
【０００３】
また、折り返しビット線構成の強誘電体メモリが知られている。折り返しビット線構成の強誘電体メモリでは、ワード線、プレート線、基盤ノイズに起因するアレイノイズが低減できる。しかし、異なるビット線対のビット線／ビット線間の寄生容量に起因するノイズは低減できないという問題点がある。
【０００４】
強誘電体メモリにおけるビット線間の寄生容量に起因するノイズを低減するために適用できる方式として、非特許文献１、２に記載された方式が提案されている。非特許文献１に記載された方式は、折り返しビット線構成のビット線をツイスト(Twist)してノイズを低減する。しかし、この方式は、ツイスト領域を確保するのでチップサイズが数％程度大きくなり、消費電力の低減の効果は無い。
【０００５】
非特許文献２に記載された方式では、アレイ内の選択したカラム（ビット線対）のみが活性化される。この方式では、アレイの消費電力を抑えることができる。また、選択ビット線対の両側の非選択ビット線対からはセルデータが読み出されないので、非選択ビット線対をシールド用途として使え、ビット線間の寄生容量に起因するノイズを低減できる。
【０００６】
但し、第１の問題として、センスアンプ回路の一部を活性化、他を非活性化するので、センスアンプ回路の全ての回路に対してカラムアドレスによるデコード回路が必要であり、素子数が増加する。
【０００７】
第２の問題として、低消費電力化は可能になるが、カラムアドレスをデコードする必要があるので、限られたデータしかチップ外に読み出し書き込みができなくなり、バンド幅が限定される。
【０００８】
第３の問題として、選択したカラム以外はメモリセルを非活性化する必要があり、プレート駆動回路、プレート線もセンスアンプ回路と同じ側に配置する必要があり、回路が混雑する。
【０００９】
第４の問題として、選択したロウアドレス以外のセルもプレート線が活性化されるので、非選択セルへのディスターブの問題が発生する。
【００１０】
なお、本願発明者らは、ビット線対とそれに接続されるセンスアンプ回路を交互に配置し、選択ビット線対とそのセンスアンプ回路、非選択ビット線対とそのセンスアンプ回路に関してノイズを低減する方法の提案（特許文献４参照）を行った。
【００１１】
チェーン構造の強誘電体メモリにおいて、ビット線に対して垂直方向にワード線、プレート線を配置し、４本のビット線に対して１本のビット線にのみセルデータを読み出し、他のビット線からセルデータを読み出さないようにすることを考える。この場合、通常の発想だと、４種類のセルが必要であり、しかも、１個のセル上に４本の異なるワード線と異なるプレート線を配設し、各々の４本中の１本のみ活性化することが必要であり、セルサイズが非常に大きくなる。
【００１２】
以上述べたように、従来の強誘電体メモリにおいて、ビット線間ノイズとその他のアレイノイズの両方を低減する手法は限られ、通常の発想だと、チップサイズの増加やセルサイズの増加を伴ったり、センスアンプ回路の構成が複雑になる問題がある。
【特許文献１】特開平１０−２５５４８３号公報
【特許文献２】特開平１１−１７７０３６号公報
【特許文献３】特開２０００−２２０１０号公報
【特許文献４】米国特許公開明細書2004/0105293号
【非特許文献１】H. Hidaka et al., IEEE Journal of Solid-State Circuit, Vol24, No.1, pp21-27, Feb. 1989
【非特許文献２】H. Hirano et al., IEEE Journal of Solid-State Circuit, Vol.32, No.5, May 1997
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、メモリセルブロックのサイズを大きくすること無く、ビット線間ノイズとその他のアレイノイズを低減しつつ、センスアンプ面積を低減しつつ、動作時のアレイ部の消費電力を低減する半導体記憶装置を提供する。
【課題を解決するための手段】
【００１４】
本発明の第１の実施態様に係る半導体記憶装置は、ソース、ドレイン端子を有するセルトランジスタと前記セルトランジスタのソース、ドレイン端子間に並列に接続された強誘電体キャパシタとから構成されたメモリセルを複数個直列接続してなるメモリセルブロックが行列状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向に配設された複数本のワード線と、前記メモリセルアレイにおける列方向に配設された第１、第２、第３、第４のビット線を含む複数本のビット線と、前記メモリセルアレイにおける行方向に配設され、第１、第２、第３、第４のプレート線を含む複数本のプレート線と、前記メモリセルアレイにおいて行方向に順次隣り合うように並設された第１、第２、第３、第４のメモリセルブロックからなるブロック群毎に前記メモリセルアレイの行方向一端側に配設されたセンスアンプ回路と、前記第１、第２、第３、第４のメモリセルブロックの各一端と前記第１、第２、第３、第４のビット線との間にそれぞれ対応して接続された第１、第２、第３、第４のブロック選択トランジスタと、前記メモリセルアレイにおける行方向に配設され、前記第１、第２のブロック選択トランジスタの各ゲート電極に共通に接続された第１のブロック選択信号線と、前記メモリセルアレイにおける行方向に配設され、前記第３、第４のブロック選択トランジスタの各ゲート電極に共通に接続された第２のブロック選択信号線とを有し、前記第１、第２、第３、第４のメモリセルブロックの各他端はそれぞれ対応して前記第１、第２、第３、第４のプレート線に接続され、前記第１のビット線と前記第３のビット線は第１のビット線対を成し、前記第２のビット線と前記第４のビット線は第２のビット線対を成すことを特徴とする。
【００１５】
本発明の第２の実施態様に係る半導体記憶装置は、ソース、ドレイン端子を有するセルトランジスタと前記セルトランジスタのソース、ドレイン端子間に並列に接続された強誘電体キャパシタとから構成されたメモリセルを複数個直列接続してなるメモリセルブロックが行列状に配列されたメモリセルアレイと、前記メモリセルアレイにおける行方向に配設された複数本のワード線と、前記メモリセルアレイにおける列方向に配設された第１、第２、第３、第４、第５、第６、第７、第８のビット線を含む複数本のビット線と、前記メモリセルアレイにおける行方向に配設され、第１、第２、第３、第４、第５、第６、第７、第８のプレート線を含む複数本のプレート線と、前記メモリセルアレイにおいてワード線方向に順次配設された第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの８ブロック毎に前記メモリセルアレイにおける行方向一端側に配設されたセンスアンプ回路と、前記第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの各一端と前記第１、第２、第３、第４、第５、第６、第７、第８のビット線との間にそれぞれ対応して接続された第１、第２、第３、第４、第５、第６、第７、第８のブロック選択トランジスタと、前記メモリセルアレイにおける行方向に配設され、前記第１、第２、第３、第４のブロック選択トランジスタの各ゲート電極に共通に接続された第１のブロック選択信号線と、前記メモリセルアレイにおける行方向に配設され、前記第５、第６、第７、第８のブロック選択トランジスタの各ゲート電極に共通に接続された第２のブロック選択信号線とを有し、前記第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの各他端はそれぞれ対応して前記第１、第２、第３、第４、第５、第６、第７、第８のプレート線に接続され、前記第１のビット線と前記第５のビット線は第１のビット線対を成し、前記第２のビット線と前記第６のビット線は第２のビット線対を成し、前記第３のビット線と前記第７のビット線は第３のビット線対を成し、前記第４のビット線と前記第８のビット線は第４のビット線対を成すことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体記憶装置によれば、ビット線２本毎にセンスアンプ回路を１個形成する場合と比べて、メモリセルブロックのサイズを大きくすること無く、ビット線間ノイズとその他のアレイノイズの両方を低減しつつ、センスアンプ面積を大幅に低減しつつ、動作時のアレイ部の消費電力を大幅に低減することが可能となる。
【発明を実施するための最良の形態】
【００１７】
まず、本発明の実施形態の説明の前に、比較例について説明する。
【００１８】
図１は、比較例に係る強誘電体メモリにおけるメモリセルアレイおよび周辺回路の一部を示す等価回路図である。この強誘電体メモリにおいて、１個のメモリセル１１は、並列接続されたセルトランジスタと強誘電体キャパシタとから構成されている。このような並列接続のメモリセルを複数個、例えば４個直列接続して１つのメモリセルブロック１００が構成される。さらに、複数のメモリセルブロックが並設されてメモリセルアレイが構成される。並設された複数のメモリセルブロックの対応するセルトランジスタのゲート電極は、ワード線、本例では４本のワード線ＷＬ０〜ＷＬ３のいずれか１本に共通接続されている。そして、メモリセルアレイの各カラムにおいて、メモリセルブロックの一端は、ブロック選択トランジスタ１２を介してビット線対（／ＢＬ，ＢＬ）のいずれか一方のビット線に接続され、メモリセルブロックの他端はプレート線、図１ではＰＬ０，ＰＬ１のいずれか一方に接続されている。ブロック選択トランジスタ１２は、ブロック選択信号線、図１ではＢＳ０，ＢＳ１のいずれか一方によりスイッチ制御される。ビット線対（／ＢＬ，ＢＬ）にはカラム選択トランジスタ１３を介してセンスアンプ(SA)１４が接続されている。メモリセルブロック１００はセンスアンプ１４の両側に配置される。
【００１９】
ここで、図１に示した回路の動作について簡単に説明する。まず、スタンバイ(Stand-by)時には、全てのワード線ＷＬ０〜ＷＬ３を高(High)レベルにしてセルトランジスタをオンにしておき、ブロック選択信号線ＢＳ０，ＢＳ１を低(Low) レベルにしてブロック選択トランジスタ１２をオフにしておく。こうすることにより、強誘電体キャパシタの両端は、オンしているセルトランジスタにより電気的に短絡されるので、両端の電位差は発生せず、記憶分極は安定に保持される。活性化(Active)時は、データを読み出したい強誘電体キャパシタに並列に接続されているセルトランジスタのみオフにして、所望のブロック選択トランジスタをオンにする。
【００２０】
例えば、図１中の強誘電体キャパシタＣ１を選択する場合には、ワード線ＷＬ２をLow にする。その後、プレート線ＰＬ０をHigh、ブロック選択信号線ＢＳ０をHighにすることにより、ＰＬ０と／ＢＬ間の電位差が、オフしている選択したセルトランジスタに並列接続されている強誘電体キャパシタＣ１の両端にのみ印加され、強誘電体キャパシタＣ１の分極情報がビット線／ＢＬに読み出される。
【００２１】
図１中に示すように、２種類のブロック選択信号を導入し、２本のブロック選択信号線ＢＳ０，ＢＳ１の一方のみをHighにすることにより、ビット線対の一方にセルデータを読み出し、他方を参照ビット線とすることで、折り返しビット線（Folded BL）構成にすることができる。折り返しビット線構成により、ビット線対が同じアレイに配設され、他からのノイズがビット線対（ビット線とその参照ビット線）の両方に乗った場合に、両者の電位差を増幅するセンスアンプ１４によりノイズがキャンセルされる。また、折り返しビット線構成により、オープンビット線(Open BL)構成固有のアレイノイズ、例えば、アレイのビット線に対して垂直方向に配設されるワード線、プレート線、基盤等に起因して発生したノイズがビット線のノイズとなることを低減できる。
【００２２】
図１に示したような構成によれば、平面トランジスタを用いて、メモリセルの最小のサイズを４Ｆ2 （Ｆは配線幅、配線間スペース）で実現できる。また、メモリセルを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタのセル情報が読み出され、完全なランダムアクセスが実現できる。また、プレート線を複数のメモリセルで共有化できるので、チップサイズを縮小しつつ、プレート線駆動回路の面積を大きくでき、高速動作が実現できる。また、ビット線とメモリセルブロックを接続するビット線コンタクト数もセル単位からブロック単位に変更され、セル１個当りのビット線容量が低減でき、センスアンプ面積を削減しつつ、ビット線容量を小さくできるので、大きな読み出し信号が得られる。
【００２３】
図２は、図１の強誘電体メモリにおけるメモリセルアレイをビット線に対して垂直方向に切断した断面構造の一部と、例えば２つのメモリセルを用いて読み書きする２Ｔ２Ｃ動作の読み出し時におけるプレート線ＰＬの駆動電圧およびビット線対／ＢＬ，ＢＬの電位変化の波形の一例を示す。図２中において、各ビット線／ＢＬ，ＢＬの寄生容量をCb、ビット線間の寄生容量をCbbとすると、Cbb/Cbの値が大きくなるほど、ビット線間の干渉ノイズが増大する。この場合、ワード線とビット線との交差部に配設されているクロスポイント型のセルは、ビット線間の距離が長くなるのでその分だけノイズが小さい。しかし、スケーリングによりビット線間距離が短縮されると、このノイズは深刻化する。特に、強誘電体メモリにおいては、図２中に示す波形のように、プレート線ＰＬを駆動してセルデータを読み出す場合、"1"データばかりでなく"0"データ電位も上がり、全ビット線がCbbによりオフセット(Offset)を持つ。例えば、／ＢＬに"0"データ、ＢＬに"1"データを読み出す際、／ＢＬの左側のビット線が"1"データ読み出し、ＢＬの右側のビット線が"0"データ読み出しの場合、ノイズは最悪となる。ビット線対／ＢＬ、ＢＬも逆データであるので、本来の読み出し信号を±Ｖsigとすると、／ＢＬが受けるノイズは２Cbb/CbＶsig、ＢＬが受けるノイズは２Cbb/CbＶsigとなる。２Ｔ２Ｃ動作では、ノイズの総計は４Cbb/CbＶsig、元来の信号は２Ｖsig、Ｎ／Ｓ比は２Cbb/Cbとなる。なお、１つのメモリセルを用いて読み書きする１Ｔ１Ｃ動作では、ビット線の２本毎に参照ビット線になり、ノイズの総計は２Cbb/CbＶsig、元来の信号は１Ｖsig、Ｎ／Ｓ比は２Cbb/Cbとなる。
【００２４】
次に、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００２５】
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る強誘電体メモリのメモリセルアレイおよび周辺回路の一部を示す等価回路図である。
【００２６】
図３の構成は、図１に示した強誘電体メモリと比べて、メモリセルおよびメモリセルブロックの構成はほぼ同様である。しかし、１つのメモリセルブロックが８個のメモリセル１１からなるほか、主に以下の点が異なる。
【００２７】
（ａ）メモリセルアレイ１０の行方向に順次隣り合うように並設された４つのメモリセルブロック（第１のメモリセルブロック１０１〜第４のメモリセルブロック１０４）で１つのブロック群が形成される。４つのメモリセルブロックの各一端は、異なる４つのビット線／ＢＬ０、／ＢＬ１、ＢＬ０、ＢＬ１（第１〜第４のビット線）に対応して接続されている。そして、第１〜第４のメモリセルブロックからなるブロック群毎に対応して、メモリセルアレイの行方向一端側にセンスアンプ回路(Sense Amp)１４が配設されている。
【００２８】
（ｂ）第１〜第４のメモリセルブロックの各一端を対応して第１〜第４のビット線に接続するための第１乃至第４のブロック選択トランジスタ１２１〜１２４の内、第１のブロック選択トランジスタ１２１と第２のブロック選択トランジスタ１２２の各ゲート電極は、第１のブロック選択信号線／ＢＳに共通に接続されている。第３のブロック選択トランジスタ１２３と第４のブロック選択トランジスタ１２４の各ゲート電極は、第１のブロック選択信号線とは異なる第２のブロック選択信号線ＢＳに共通に接続されている。
【００２９】
（ｃ）第１〜第４のメモリセルブロックの各他端は、異なる４つのプレート線／ＰＬ０、／ＰＬ１、ＰＬ０、ＰＬ１（第１〜第４のプレート線）に対応して接続されている。
【００３０】
（ｄ）第１のビット線／ＢＬ０と第３のビット線ＢＬ０は第１のビット線対を成し、第２のビット線／ＢＬ１と第４のビット線ＢＬ１は第２のビット線対を成す。そして、メモリセルアレイ１０とセンスアンプ１４との間には、センス動作時、第１のビット線対と第２のビット線対の内のどちらか一方をセンスアンプ回路１４に接続し、他方を一定電位に保つための回路を形成している。
【００３１】
以下、図３の構成を詳細に説明する。１個のメモリセル１１は、セルトランジスタと、セルトランジスタのソース、ドレイン端子間に並列に接続された強誘電体キャパシタとから構成されている。また、１つのメモリセルブロックは、メモリセルが複数個、本例では８個直列接続されている。このようなメモリセルブロックが行列状に配列されてメモリセルアレイ１０が構成されている。この場合、行方向に順次隣り合うように並設された４つのメモリセルブロック（第１、第２、第３、第４のメモリセルブロック）１０１〜１０４で１つのブロック群を形成している。
【００３２】
メモリセルアレイにおける行方向には複数本のワード線（ＷＬ０〜ＷＬ７，ＷＬ０´〜ＷＬ７´…）が配設されており、第１、第２、第３、第４のビット線を含む複数本のビット線が列方向に配設されている。この場合、本例では、行方向に順次隣り合うように並設された４つのビット線、例えば／ＢＬ０、／ＢＬ１、ＢＬ０、ＢＬ１を、第１、第２、第３、第４のビット線と記す。メモリセルアレイにおける行方向には複数本のプレート線が配設されている。この場合、列方向に順次隣り合うように並設された４つのプレート線、例えば／ＰＬ０、／ＰＬ１、ＰＬ０、ＰＬ１を、第１、第２、第３、第４のプレート線と記す。
【００３３】
さらに、第１〜第４のメモリセルブロックの各一端と第１〜第４のビット線との間にそれぞれ対応して第１〜第４のブロック選択トランジスタ１２１〜１２４が接続されている。そして、メモリセルアレイにおける行方向に複数本のブロック選択信号線が配設されており、その内、第１のブロック選択信号線／ＢＳは、第１、第２のブロック選択トランジスタ１２１、１２２の各ゲート電極に共通に接続されており、第２のブロック選択信号線ＢＳは、第３、第４のブロック選択トランジスタ１２３、１２４の各ゲート電極に共通に接続されている。第１、第２、第３、第４のメモリセルブロックの各他端は、それぞれ対応して第１、第２、第３、第４のプレート線に接続されている。上記構成により、第１のビット線／ＢＬ０と第３のビット線ＢＬ０は第１のビット線対を成し、第２のビット線／ＢＬ１と第４のビット線ＢＬ１は第２のビット線対を成す。
【００３４】
さらに、第１〜第４のメモリセルブロックからなるブロック群毎に対応して、メモリセルアレイの行方向一端側にセンスアンプ回路１４が配設されている。そして、メモリセルアレイにおける各ビット線とセンスアンプ回路１４との間に、トランジスタからなるセンスアンプ接続スイッチ回路１５が挿入されている。メモリセルアレイにおける行方向には、複数本のセンスアンプ接続用スイッチ制御線Ｔｒｓ０，Ｔｒｓ１が配設されている。本例では、メモリセルアレイにおける各ビット線の一端側、つまりセンスアンプ回路側に、トランジスタからなるビット線電位イコライズ回路１６が挿入されている。そして、メモリセルアレイの行方向にビット線電位イコライズ用トランジスタをスイッチ制御するためのイコライズ制御線Ｅｑｌ０、Ｅｑｌ１とビット線電位供給線ＶＢＬが配設されている。
【００３５】
センスアンプ接続スイッチ回路１５およびビット線電位イコライズ回路１６は、センス動作時、２つのビット線／ＢＬ０または／ＢＬ１のどちらか一方を選択してセンスアンプ回路１４の一方のビット線／ＢＬＳＡに接続し、選択されない他方を一定の電圧ＶＢＬに接続し、２つのビット線ＢＬ０またはＢＬ１のどちらか一方を選択してセンスアンプ回路１４の他方のビット線ＢＬＳＡに接続し、選択されない他方を一定の電圧ＶＢＬに接続する。換言すれば、センス動作時、第１のビット線対と第２のビット線対の内のどちらか一方が選択されてセンスアンプ回路１４に接続され、選択されない他方は一定電圧ＶＢＬに保つことができる。
【００３６】
次に、図４乃至図１１を参照しながらさらに詳細に説明する。
【００３７】
図４は、図３の回路の動作例を示す。この例では、図３中の第２のメモリセルブロック１０２の内、ワード線ＷＬ１の選択時に選択される強誘電体キャパシタＣ１のメモリセルデータを読み書きする場合を示す。
【００３８】
この動作に際して、ビット線イコライズ信号線Ｅｑｌ０、Ｅｑｌ１の内、Ｅｑｌ１のみLowにして、一方のビット線対／ＢＬ１、ＢＬ１をフローティング(Floating)にし、他方のビット線対／ＢＬ０、ＢＬ０はＶss（＝ＶＢＬ）に固定する。
【００３９】
この動作とほぼ同時に、センスアンプ接続用スイッチ制御線Ｔｒｓ０、Ｔｒｓ１の内、Ｔｒｓ０をLowにして、／ＢＬ１、ＢＬ１はセンスアンプ１４をセルアレイに接続状態とし、／ＢＬ０、ＢＬ０はセンスアンプ１４をセルアレイから分離してＶssに固定する。これにより、／ＢＬ１、ＢＬ１は、折り返しビット線構成で動作するビット線対としてセンスアンプ回路１４に接続され、／ＢＬ０、ＢＬ０は、動作するビット線の間に挿入され、動作するビット線間の干渉をシールドするシールドビット線として作用する。
【００４０】
この動作とほぼ同時に、第２のメモリセルブロック１０２の内の強誘電体セルキャパシタＣ１に並列に接続されているセルトランジスタを選択してオフするために、ワード線ＷＬ０〜ＷＬ７の内のＷＬ１がLowに下げられる。さらに、第２のメモリセルブロック１０２を選択するようにブロック選択信号線／ＢＳをHighとし、第４のメモリセルブロック１０４からはセルデータを読み出さない、つまり第４のメモリセルブロック１０４は選択しないようにブロック選択信号線ＢＳをLowのままにする。
【００４１】
次に、４種のプレート線の内、選択した第２のメモリセルブロック１０２に接続されるプレート線／ＰＬ１のみＶssからHighレベルに持ち上げる。これにより、選択された強誘電体キャパシタＣ１には／ＰＬ１と／ＢＬ１との間の電位差が印加され、セルデータがビット線／ＢＬ１に読み出され、センスアンプ回路１４のビット線／ＢＬＳＡに転送される。この時、ブロック選択信号線ＢＳの信号がLowであるので、第４のメモリセルブロック１０４のブロック選択トランジスタ１２４はオフしており、参照ビット線となるＢＬ１は第４のメモリセルブロック１０４からセルデータが読み出されず、／ＢＬ１とＢＬ１で折り返しビット線構成が実現できる。
【００４２】
なお、センスアンプ回路内等に内蔵されたダミーセル回路で読み出しビット線／ＢＬ１の"1"データと"0"データの中間値の電位をＢＬ１に発生させれば、１Ｔ１Ｃ動作を実現できる。この時、第４のメモリセルブロック１０４においては、ワード線ＷＬ１に接続されるセルトランジスタはオフする。しかし、プレート線／ＰＬ１はＶssのままで、ＢＳがLowであるので、データ破壊は起きない。また、シールビット線／ＢＬ０に接続される第１のメモリセルブロック１０１においては、ワード線ＷＬ１に接続されるセルトランジスタはオフする。また、／ＰＬ０はＶss、／ＢＳはHighであるので、第１のメモリセルブロック１０１とビット線／ＢＬ０は接続される。しかし、／ＢＬ０はＶssに固定されており、どのメモリセルにも電圧が印加されず、影響が無い。また、シールビット線ＢＬ０に接続される第３のメモリセルブロック１０３においては、ワード線ＷＬ１に接続されるセルトランジスタはオフする。しかし、ＰＬ０はＶss、ＢＳはLowであるので、どのメモリセルにも電圧が印加されず、影響が無い。
【００４３】
その後、／ＢＬ１、ＢＬ１間（／ＢＬＳＡ、ＢＬＳＡ間）の電位差はセンスアンプ回路１４で増幅され、チップ外部に読み出される。この時、チップ外部のデータはビット線対／ＢＬ１、ＢＬ１（／ＢＬＳＡ、ＢＬＳＡ）に書き込まれる。プレート線／ＰＬ１がHighの時、／ＢＬ１電位がLowならば"0"データがメモリセルに書き戻され、その後、／ＰＬ１がLowになった時、／ＢＬ１電位がHighならば"1"データがメモリセルに書き戻される。その後、／ＢＳがLowに戻り、ＷＬ１がHighに戻り、Ｅｑｌ１がHigh、Ｔｒｓ０がHighに戻ると、一連の読み書き動作が終了する。
【００４４】
上記したように、／ＢＬ１またはＢＬ１のどちらか一方にメモリセルデータを読み出し、他方を参照ビット線にして、折り返しビット線読み出しが可能になる。これにより、アレイ内のワード線、プレート線、基盤等のノイズに起因するアレイノイズを低減しつつ、残りのビット線／ＢＬ０、ＢＬ０を固定電位に固定してシールドビット線として作用させ、ビット線間の寄生容量に起因するアレイノイズを低減できる。上記とは逆に、／ＢＬ０とＢＬ０を折り返しビット線読み出しとした場合、残りのビット線／ＢＬ１、ＢＬ１をシールドビット線として作用させることができる。
【００４５】
このような構成により、センスアンプ回路１４は、ビット線４本毎に１個しか必要で無く、ビット線２本毎にセンスアンプ回路を１個形成する場合に比べて１／２で済む。また、４本のビット線の内、半分はシールドビット線として作用するので、シールドビット線を用いない場合に比べて動作時のセルアレイの消費電力を１／２に低減できる。また、ビット線に対して垂直方向に配設する各信号線は、メモリセルブロック単位で信号線の位置を自由に変えることができるので、４つのプレート線の配置をメモリセル上に配置することにより、メモリセルブロックのサイズを増大せずに実現することができる。
【００４６】
即ち、図３の構成によれば、ビット線２本毎にセンスアンプ回路を１個形成する場合と比べて、メモリセルブロックサイズを大きくすること無く、ビット線間ノイズとその他のアレイノイズの両方を低減しつつ、センスアンプ面積を約半分に低減しつつ、動作時のアレイ部の消費電力を約半分に低減することができる。
【００４７】
本実施形態では、４本のビット線の１つにセルデータを読み出すため、プレート線を４種類、ブロック選択信号線を２種類用いて動作を可能にした。ブロック選択信号線を２種類で実現できた理由は、４本のビット線の内、少なくとも１のビット線からセルデータを読む出すために１種類、振幅動作する参照ビット線とメモリセルブロックを分離するためにもう１種類を用いたことにある。本実施形態で特徴的な点は、その他のシールドビット線は、プレート線電位と同じ電位にシールド電位を設定しておけば、ブロック選択トランジスタがオン／オフどちらでも可能なので、余分なブロック選択信号を必要としないことである。プレート線は、本実施形態では４種類必要であるが、図５〜図１１を参照して後述するように、セルブロックサイズを増加させずに実現できる。
【００４８】
また、本実施形態において、２個の強誘電体キャパシタに"1"と"0"のデータを書き込んで２Ｔ２Ｃ動作させることも可能である。この場合には、動作時、／ＢＳ、ＢＳの両方をHighにして、／ＰＬ０とＰＬ０の両方の選択、あるいは／ＰＬ１、ＢＬ１の両方の選択を行えば、参照ビット線には逆データのデータが読み出されるので、ダミーセル動作を止めればよい。
【００４９】
図５および図６は、図３中のメモリセルブロック構成の断面構造例を示す。図７〜図１１は、図３中のメモリセルブロック構成のレイアウト構成例を示す。図７は図３のメモリセルブロックを実現するレイアウトの主要層を全て表示しており、図８〜図１１は図７の主要層を見易いように分けて表示してある。図１１中のＶ−Ｖ線に沿った断面を図５に、VI−VI線に沿った断面を図６に示している。
【００５０】
図５〜図１１において、ＡＡは拡散層、ＧＣはトランジスタのゲート電極配線、Ｄｅｐ−ＩｍｐはＮＭＯＳトランジスタの閾値電圧を負にするためのイオン注入（ディプレション・インプランテーション:Depletion Implantation）領域、ＢＥは強誘電体キャパシタの下部電極、ＦＥは強誘電体キャパシタの強誘電体膜、ＴＥは強誘電体キャパシタの上部電極を示す。Ｍ１、Ｍ２、Ｍ３は第１、第２、第３の金属配線、ＣＰはセルプラグであってＡＡとＢＥを接続するコンタクト、Ｖ１はＡＡとＭ１を接続するコンタクト、Ｖ２はＭ１とＭ２を接続するコンタクト、Ｖ３はＭ２とＭ３を接続するコンタクトを示す。ＭＢＳは、Sub Row Decoder/Main Row Decoderの階層アレイ構成を採る場合のメモリセルブロックを選択するMain Block Selector信号線を示す。その他の信号線の名前は図３の場合と同じである。
【００５１】
図５および図６に示すように、この例ではＭ１配線は、メモリセルブロック内の配線および、／ＢＳ、ＢＳ信号はＧＣ配線では抵抗が大きいので、同一の信号をＭ１配線で配設し、複数のビット線毎（32、64、128、256、1024等）にＭ１配線とＧＣ配線をコンタクトするシャント方式のために用いている。なお、このコンタクト領域は図示していない。Ｍ２配線は、ビット線配線および、本実施形態のメモリセルブロックサイズを増加させずに４種類のプレート線を実現するための接続配線として用いる。Ｍ３は、階層アレイ構成を採るためのＭＢＳ信号と、Sub Row Decoder からのGC配線の信号ＷＬ０〜ＷＬ７の抵抗を下げるためのシャント配線とプレート配線（／ＰＬ０，／ＰＬ１，ＰＬ０，ＰＬ１）として用いている。なお、図５および図６中に示すように、Ｍ３配線層の一部分を電源線Ｖssや他の電源配線として使用することができる。これにより、メモリセルブロック単位で電源を配置でき、電源強化が可能となる。
【００５２】
また、図３に示すように、４種類のプレート線は左右両側のメモリセルブロックで共有化できるので、各メモリセルブロックには２本のプレート線の配線が必要である。図５〜図１１の例では、Ｍ３で配設したＰＬ１、／ＰＬ１信号を、一旦Ｖ３を介してＭ２に接続して、Ｍ２からＶ２を介してＭ１に接続している。これにより、図６に示すように、／ＰＬ１またはＰＬ１のどちらか一方をプレート信号のＭ１にまで接続できる。このＭ２を用いた接続は、図１０および図１１に示すようにビット線間にプレート線接続用のＭ２を配置することで実現できる。図６の断面では、／ＢＬ１の配線は、／ＰＬ１が存在している個所では図面の奥行き方向に迂回して結線されている。
【００５３】
図５〜図１１に示すように、メモリセルブロック当り２種類のプレート線を配設しても、メモリセルブロック端からメモリセルが配置でき、メモリセルブロックサイズが増大していないことが分かる。このような構成により、前述したように、メモリセルブロックサイズを大きくすること無く、ビット線間ノイズとその他アレイノイズの両方を低減しつつ、センスアンプ面積を約半分に低減しつつ、動作時のアレイ部の消費電力を約半分に低減することが可能となる。
【００５４】
＜第１の実施形態の変形例１＞
図１２は、図３に示したメモリセルアレイおよび周辺回路の変形例１を示す等価回路図である。図１２の回路は、図３の回路と比べて、大部分は同様の構成であるが、ビット線をシールドするために用いるビット線イコライズ回路１６とその制御信号線Ｅｑｌ０、Ｅｑｌ１、ＶＢＬをセルアレイの他端側、つまりセンスアンプ回路１４側とは逆側に配置している点が異なる。即ち、メモリセルアレイにおける各ビット線の一端側にセンスアンプ接続スイッチ回路１５が接続され、各ビット線の他端側にビット線電位イコライズ回路１６が接続されている。
【００５５】
図１２の回路によれば、図３の回路と同様の効果が得られるほか、図３に比べてセルアレイとセンスアンプ回路との接続部の配線が混雑しなくて済むメリットがある。
【００５６】
＜第１の実施形態の変形例２＞
図１３は、図３に示したメモリセルアレイと周辺回路の動作例（図４参照）の変形例を示す。この変形例では、図３中の／ＢＬ１に接続される第２のメモリセルブロックのワード線ＷＬ１の選択時に選択される強誘電体キャパシタＣ１のメモリセルデータを読み書きする場合を示す。図１３に示す動作は、図４に示した動作と比べて、大部分は同様であるが、待機時のプレート線電位をＶssより高いＶＢＬ電位にし、ビット線をシールドする時のビット線電位もＶssより高いＶＢＬ電位にした点が異なる。これにより、待機時、Ｖpp電位になっているワード線ＷＬ０〜ＷＬ７により各セルトランジスタに印加されるゲート−ソース間、ゲート−ドレイン間電位差をＶpp−ＶＢＬに低減でき、ＴＤＤＢ等の信頼性向上を図ることができる。なお、動作するビット線対／ＢＬ１、ＢＬ１は、ブロック選択信号線／ＢＳが活性化する前に、一度／ＢＬＳＡ、ＢＬＳＡをＶssにプリチャージし直せば、選択メモリセルにＶaa−Ｖssの電位差が印加され、メモリセルデータを読み書きできる。読み書き終了後は、全てのビット線とプレート線をＶＢＬ電位に戻すと、動作が終了する。
【００５７】
図１３に示す動作によれば、図４に示した動作とほぼ同様の効果が得られ、メモリセルブロックサイズを大きくすること無く、ビット線間ノイズとその他のアレイノイズの両方を低減しつつ、センスアンプ面積を約半分に低減しつつ、動作時のアレイ部の消費電力を約半分に低減することが可能となる。
【００５８】
＜第１の実施形態の変形例３＞
図１４は、図３に示したメモリセルアレイおよび周辺回路の変形例２を示す等価回路図である。図１４の回路は、図３の回路と比べて、大部分は同様に構成されているが、ビット線対を成す２つのビット線が隣り合うように配設されている点が異なる。即ち、４つのビット線は／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１の順に並設されている。換言すれば、ビット線対／ＢＬ０、ＢＬ０とビット線対／ＢＬ１、ＢＬ１が隣り合うように配設されている。
【００５９】
図１４の回路によれば、図３の回路とほぼ同様の効果が得られる。ビット線間の寄生容量に起因するアレイノイズについては、ビット線対間のノイズはシールドされて低減するが、ビット線対内では２つのビット線が互いに隣接しているのでノイズとして残る。しかし、ビット線対間ノイズの低減対策が行われない場合に比べてノイズは半減される。
【００６０】
＜第２の実施形態＞
図１５は、本発明の第２の実施形態に係る強誘電体メモリのメモリセルアレイおよび周辺回路の一部を示す等価回路図である。図１５の構成は、前記した第１の実施形態の構成と比べて、一部は同様であるが、主に以下の点が異なる。
【００６１】
（ａ）メモリセルアレイの行方向に順次隣り合うように並設された８つのメモリセルブロック（第１のメモリセルブロック１０１〜第８のメモリセルブロック１０８）で１つのブロック群が構成される。８つのメモリセルブロックの各一端は、異なる８つのビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３（第１〜第８のビット線）に対応して接続されている。そして、第１〜第８のメモリセルブロックからなるブロック群毎に対応して、メモリセルアレイの行方向一端側にセンスアンプ回路１４が配設されている。
【００６２】
（ｂ）第１〜第８のメモリセルブロックの各一端を対応して第１〜第８のビット線に接続するための第１乃至第８のブロック選択トランジスタ１２１〜１２８の内、第１〜第４のブロック選択トランジスタ１２１〜１２４の各ゲート電極は、第１のブロック選択信号線／ＢＳに共通に接続されている。第５〜第８のブロック選択トランジスタ１２５〜１２８の各ゲート電極は、第１のブロック選択信号線とは異なる第２のブロック選択信号線ＢＳに共通に接続されている。
【００６３】
（ｃ）第１〜第８のメモリセルブロックの各他端は、異なる８つのプレート線／ＰＬ０、／ＰＬ１、／ＰＬ２、／ＰＬ３、ＰＬ０、ＰＬ１、ＰＬ２、ＰＬ３（第１〜第８のプレート線）に対応して接続されている。
【００６４】
（ｄ）第１のビット線／ＢＬ０と第５のビット線ＢＬ０は第１のビット線対を成し、第２のビット線／ＢＬ１と第６のビット線ＢＬ１は第２のビット線対を成し、第３のビット線／ＢＬ２と第７のビット線ＢＬ２は第３のビット線対を成し、第４のビット線／ＢＬ３と第８のビット線ＢＬ３は第４のビット線対を成す。そして、メモリセルアレイ１０とセンスアンプ回路１４との間に、センス動作時、第１、第２、第３、第４のビット線対の内の１対をセンスアンプ回路に接続し、残りを一定電位ＶＢＬに保つ回路を形成している。
【００６５】
そして、メモリセルアレイにおける各ビット線の一端側とセンスアンプ回路１４との間に、トランジスタからなるセンスアンプ接続スイッチ回路１５が挿入され、メモリセルアレイにおける行方向に、複数本のセンスアンプ接続用スイッチ制御線Ｔｒｓ０，Ｔｒｓ１，Ｔｒｓ２，Ｔｒｓ３が配設されている。また、メモリセルアレイにおける各ビット線の一端側、つまりセンスアンプ回路側に、トランジスタからなるビット線電位イコライズ回路１６が挿入されている。そして、メモリセルアレイの行方向にビット線電位イコライズ用トランジスタをスイッチ制御するためのイコライズ制御線Ｅｑｌ０、Ｅｑｌ１、Ｅｑｌ２、Ｅｑｌ３とビット線電位供給線ＶＢＬが配設されている。
【００６６】
センスアンプ接続スイッチ回路１５およびビット線電位イコライズ回路１６は、センス動作時、４つのビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３の内の１つを選択してセンスアンプ回路１４の一方のビット線／ＢＬＳＡに接続し、選択されない残りのビット線を一定の電圧ＶＢＬに接続し、４つのビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３の内の１つを選択してセンスアンプ回路１４の他方のビット線ＢＬＳＡに接続し、選択されない残りのビット線を一定の電圧ＶＢＬに接続する。換言すれば、センス動作時、第１、第２、第３、第４のビット線対の内の１対が選択されてセンスアンプ回路１４に接続され、選択されない残りの３つのビット対は一定電圧ＶＢＬに保つことが可能である。
【００６７】
次に、図１６〜図２３を参照しながらさらに詳細に説明する。
【００６８】
図１６は、図１５のメモリセルブロックとセンスアンプ回路の動作例を示す。この例では、図１５中の第２のメモリセルブロック１０２の内、ワード線ＷＬ１の選択時に選択される強誘電体キャパシタＣ１のメモリセルデータを読み書きする場合を示す。
【００６９】
この動作に際して、ビット線イコライズ信号線Ｅｑｌ０〜Ｅｑｌ３の内のＥｑｌ１のみLowにして、一対のビット線／ＢＬ１、ＢＬ１をフローティングにし、残りのビット線対／ＢＬ０、ＢＬ０、／ＢＬ２、ＢＬ２、／ＢＬ３、ＢＬ３はＶss（＝ＶＢＬ）に固定のままにする。
【００７０】
この動作とほぼ同時に、センスアンプ接続用スイッチ制御線Ｔｒｓ０〜Ｔｒｓ３の内、Ｔｒｓ０、Ｔｒｓ２、Ｔｒｓ３、をLowにして、／ＢＬ１、ＢＬ１に関してはメモリセルアレイ１０とセンスアンプ１４を接続状態にし、／ＢＬ０、ＢＬ０、／ＢＬ２、ＢＬ２、／ＢＬ３、ＢＬ３は、センスアンプ１４をセルアレイから分離してＶssに固定する。これにより、／ＢＬ１、ＢＬ１は、折り返しビット線構成の動作するビット線対としてセンスアンプ回路１４に接続され、／ＢＬ０、ＢＬ０、／ＢＬ２、ＢＬ２、／ＢＬ３、ＢＬ３は、動作するビット線の間に挿入され、動作するビット線間の干渉をシールドするシールドビット線として作用する。
【００７１】
この動作とほぼ同時に、第２のメモリセルブロック１０２の内の強誘電体セルキャパシタＣ１に並列に接続されているセルトランジスタを選択してオフするために、ワード線ＷＬ０〜ＷＬ７の内のＷＬ１がLowに下げられ、第２のメモリセルブロック１０２を選択するようにブロック選択信号線／ＢＳをHighとし、第６のメモリセルブロック１０６からはセルデータを読み出さない、つまり第６のメモリセルブロック１０６は選択しないようにブロック選択信号線ＢＳをLowのままにする。
【００７２】
次に、８種のプレート線の内、選択した第２のメモリセルブロック１０２に接続されるプレート線／ＰＬ１のみＶssからHighレベルに持ち上げる。これにより、選択された強誘電体キャパシタＣ１には／ＰＬ１と／ＢＬ１との間の電位差が印加され、セルデータがビット線／ＢＬ１に読み出され、センスアンプ回路１４のビット線／ＢＬＳＡに転送される。この時、ＢＳ信号がLowなので、第６のメモリセルブロック１０６のブロック選択トランジスタ１２６はオフしており、参照ビット線となるＢＬ１は第６のメモリセルブロック１０６からセルデータが読み出されず、／ＢＬ１とＢＬ１で折り返しビット線構成が実現できる。
【００７３】
なお、センスアンプ回路内等に内蔵されたダミーセル回路で読み出しビット線／ＢＬ１の"1"データと"0"データの中間値の電位をＢＬ１に発生させれば、１Ｔ１Ｃ動作が実現できる。この時、第６のメモリセルブロック１０６においては、ワード線ＷＬ１に接続されるセルトランジスタはオフするが、プレート線／ＰＬ１はＶssのままで、ＢＳがLowであるので、データ破壊は起きない。
【００７４】
また、シールビット線／ＢＬ０、／ＢＬ２、／ＢＬ３に接続される第１、第３、第４のメモリセルブロック１０１，１０３，１０４において、ワード線ＷＬ１に接続されるセルトランジスタがオフする。また、／ＰＬ０、／ＰＬ２、／ＰＬ３はＶss、／ＢＳはHighであるので、第１、第３、第４のメモリセルブロックとビット線／ＢＬ０、／ＢＬ２、／ＢＬ３は接続される。しかし、／ＢＬ０、／ＢＬ２、／ＢＬ３はＶssに固定されており、どのメモリセルにも電圧が印加されず、影響が無い。
【００７５】
また、シールビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される第５、第７、第８のメモリセルブロック１０５，１０７，１０８において、ワード線ＷＬ１に接続されるセルトランジスタはオフするが、ＰＬ０はＶss、ＢＳはLowであるので、どのメモリセルにも電圧が印加されず、影響が無い。
【００７６】
その後、／ＢＬ１、ＢＬ１間（／ＢＬＳＡ、ＢＬＳＡ間）の電位差がセンスアンプ回路１４で増幅され、チップ外部に読み出される。この時、チップ外部のデータはビット線対／ＢＬ１、ＢＬ１（／ＢＬＳＡ、ＢＬＳＡ）に書き込まれる。プレート線／ＰＬ１がHighの時、／ＢＬ１電位がLowならば"0"データがメモリセルに書き戻され、その後、／ＰＬ１がLowになった時、／ＢＬ１電位がHighならば"1"データがメモリセルに書き戻される。その後、／ＢＳがLowに戻り、ＷＬ１がHighに戻り、Ｅｑｌ１がHigh、Ｔｒｓ０、Ｔｒｓ２、Ｔｒｓ３がHighに戻ると、一連の読み書き動作が終了する。
【００７７】
上記したように、／ＢＬ１またはＢＬ１のどちらか一方にメモリセルデータを読み出し、他方を参照ビット線にして、折り返しビット線読み出しが可能になる。これにより、アレイ内のワード線（ＷＬ０〜ＷＬ７）、プレート線、基盤等のノイズに起因するアレイノイズを低減しつつ、残りの６本のビット線を固定電位に固定してシールドビット線として作用させ、ビット線間の寄生容量に起因するアレイノイズを低減できる。上記と同様に、／ＢＬ０とＢＬ０を折り返しビット線読み出しとした場合、／ＢＬ２、ＢＬ２を折り返しビット線とした場合、／ＢＬ３、ＢＬ３を折り返しビット線とした場合、それぞれにおいて残り６本のビット線をシールドビット線とすることができる。
【００７８】
このような構成により、センスアンプ回路の個数は、ビット線８本毎に１個しか必要で無く、ビット線２本毎にセンスアンプ回路を１個形成する場合と比べて、１／４で済む。また、８本のビット線の内、６本はシールドビット線として作用するので、動作時のセルアレイの消費電力を１／４に低減できる。また、ビット線に対して垂直方向に配設する各信号線は、メモリセルブロック単位で信号線の位置を自由に変えることができる。このため、８本のプレート線の配置をメモリセル上に配置することにより、メモリセルブロックのサイズの増大を防ぐことができる。
【００７９】
即ち、図１３の構成によれば、ビット線２本毎にセンスアンプ回路を１個形成する場合と比べて、メモリセルブロックサイズを大きくすること無く、ビット線間ノイズとその他アレイノイズの両方を低減しつつ、センスアンプ面積を約１／４に低減しつつ、動作時のアレイ部の消費電力を約１／４に低減することが可能となる。
【００８０】
本実施形態では、８本のビット線の１つにセルデータを読み出すため、プレート線を８種類、ブロック選択信号線を２種類用いて動作を可能にした。ブロック選択信号を２種類で実現できた理由は、８本のビット線の内、少なくとも１のビット線からセルデータを読む出すために１種類、振幅動作する参照ビット線とメモリセルブロックを分離するためにもう１種類を用いたことにある。本実施形態で特徴的な点は、その他のシールドビット線は、プレート線電位と同じ電位にシールド電位を設定しておけば、ブロック選択トランジスタがオン／オフどちらでも可能なので、余分なブロック選択信号を必要としないことである。プレート線は、本実施形態では４種類必要であるが、図１７〜図２３を参照して後述するように、セルブロックサイズを増加させずに実現できる。ブロック選択信号を８種類用いて実現した場合には、メモリセルブロックサイズが大きくなる。
【００８１】
また、本実施形態において、２個の強誘電体キャパシタに"1"と"0"のデータを書き込んで２Ｔ２Ｃ動作させることも可能である。この場合、動作時、／ＢＳ、ＢＳの両方をHighにして、／ＰＬ０とＰＬ０、あるいは／ＰＬ１、ＢＬ１、あるいは／ＰＬ２、ＰＬ２、あるいは／Ｐｌ３、ＰＬ３の選択を行えば、参照ビット線には逆データのデータが読み出されるので、ダミーセル動作を止めればよい。
【００８２】
図１７および図１８は、図１３のメモリセルブロックの断面構造例を示す。図１９〜図２３は、図１５のメモリセルブロックのレイアウト構成例を示す。図１９は図１５のメモリセルブロックを実現するレイアウトの主要層を全て表示しており、図２０〜図２３は図１９の主要層を見易いように分けて表示してある。図２３中のXVII−XVII線に沿った断面を図１７に、XVIII−XVIII線に沿った断面を図１８にそれぞれ示している。
【００８３】
図１７〜図２３において、ＡＡは拡散層、ＧＣはトランジスタのゲート電極配線、Ｄｅｐ−ＩｍｐはＮＭＯＳトランジスタの閾値電圧を負にするためのイオン注入（ディプレション・インプランテーション:Depletion Implantation ）領域、ＢＥは強誘電体キャパシタの下部電極、ＦＥは強誘電体キャパシタの強誘電体膜、ＴＥは強誘電体キャパシタの上部電極を示す。Ｍ１、Ｍ２、Ｍ３は第１、第２、第３の金属配線、ＣＰはセルプラグであってＡＡとＢＥを接続するコンタクト、Ｖ１はＡＡとＭ１を接続するコンタクト、Ｖ２はＭ１とＭ２を接続するコンタクト、Ｖ３はＭ２とＭ３を接続するコンタクトを示す。ＭＢＳは、Sub Row Decoder/Main Row Decoderの階層アレイ構成を採る場合のメモリセルブロックを選択するMain Block Selector 信号線を示す。その他の信号線の名前は図１５と同じである。
【００８４】
図１７および図１８に示すように、この例ではＭ１配線は、メモリセルブロック内の配線および、／ＢＳ、ＢＳ信号はＧＣ配線では抵抗が大きいので、同一の信号をＭ１配線で配設し、複数のビット線毎（例えば、32、64、128、256、1024本毎等）にＭ１配線とＧＣ配線をコンタクトするシャント方式のために用いている。なお、このコンタクト領域は図示していない。Ｍ２配線は、ビット線配線および、本実施形態のメモリセルブロックサイズを増加させずに８種類のプレート線を実現するための接続配線として用いる。Ｍ３は、階層アレイ構成を採るためのＭＢＳ信号と、Sub Row Decoder からのGC配線の信号ＷＬ０〜ＷＬ７の抵抗を下げるためのシャント配線とプレート配線（／ＰＬ０，／ＰＬ１，ＰＬ０，ＰＬ１，／ＰＬ２，／ＰＬ２，ＰＬ３，ＰＬ３）として用いている。なお、図１７および図１８中に示すように、Ｍ３配線層の一部分を電源線Ｖssや他の電源配線として使用することもできる。これにより、メモリセルブロック単位で電源を配置でき、電源強化が可能となる。
【００８５】
また、図１５に示すように、８種類のプレート線は左右両側のメモリセルブロックで共有化できるので、各メモリセルブロックには４本のプレート線の配線が必要である。図１７〜図２３の例では、Ｍ３で配設したＰＬ１、／ＰＬ１、ＰＬ３、／ＰＬ３信号を、一旦Ｖ３を介してＭ２に接続して、Ｍ２からＶ２を介してＭ１に接続している。これにより、図１８に示すように、／ＰＬ１、ＰＬ１、／ＰＬ３、ＰＬ３のどれか１つのプレート信号を配線Ｍ１にまで接続できる。このＭ２を用いた接続は、図２２および図２３に示すようにビット線間にプレート線接続用のＭ２を配置することで実現できる。図１８の断面では、／ＢＬ１の配線は、／ＰＬ１の配線が存在している個所では図面の奥行き方向に迂回して結線されている。
【００８６】
図１７〜図２３に示すように、メモリセルブロック当り４種類のプレート線を配設しても、メモリセルブロック端からメモリセルが配置でき、メモリセルブロックサイズが増大していないことが分かる。
【００８７】
このような構成により、前述したように、メモリセルブロックサイズを大きくすること無く、ビット線間ノイズとその他アレイノイズの両方を低減しつつ、センスアンプ面積を約１／４に低減しつつ、動作時のアレイ部の消費電力を約１／４に低減することが可能となる。
【００８８】
＜第２の実施形態の変形例１＞
第２の実施形態において、図１５に示した第１の実施形態の変形例１の回路に準じて、ビット線をシールドするために用いるビット線イコライズ回路１６とその制御信号線Ｅｑｌ０、Ｅｑｌ１、Ｅｑｌ２、Ｅｑｌ３、ＶＢＬをセルアレイの他端側、つまりセンスアンプ回路側とは逆側に配置してもよい。このように変形すれば、図１５の回路と同様の効果が得られるほか、図１５に比べてセルアレイとセンスアンプ回路との接続部が混雑しなくて済むメリットがある。
【００８９】
＜第２の実施形態の変形例２＞
第２の実施形態において、図１４を参照して前述した回路に準じて、ビット線対を成す４つのビット線が隣り合うように、即ち、８つのビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１、／ＢＬ２、ＢＬ２、／ＢＬ３、ＢＬ２の順に配設してもよい。このように変形すれば、図１５の回路とほぼ同様の効果が得られる。ビット線間の寄生容量に起因するアレイノイズについて、ビット線対間のノイズはシールドされて低減するが、ビット線対内では２つのビット線が互いに隣接しているのでノイズとして残る。しかし、ビット線対間ノイズの低減対策が行われない場合に比べてノイズは半減される。
【００９０】
以上述べたように、本発明は以下の内容を含む。
【００９１】
（１）  セルトランジスタとセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとから構成されたメモリセルを複数個直列接続してなるメモリセルブロックが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行方向に配設された複数本のワード線と、
前記メモリセルアレイにおける列方向に配設された第１、第２、第３、第４のビット線を含む複数本のビット線と、
前記メモリセルアレイにおける行方向に配設され、第１、第２、第３、第４のプレート線を含む複数本のプレート線と、
前記メモリセルアレイにおいて行方向に順次隣り合うように並設された第１、第２、第３、第４のメモリセルブロックからなるブロック群毎に前記メモリセルアレイの行方向一端側に配設されたセンスアンプ回路と、
前記第１、第２、第３、第４のメモリセルブロックの各一端と前記第１、第２、第３、第４のビット線との間にそれぞれ対応して接続された第１、第２、第３、第４のブロック選択トランジスタと、
前記メモリセルアレイにおける行方向に配設され、前記第１、第２のブロック選択トランジスタの各ゲート電極に共通に接続された第１のブロック選択信号線と、
前記メモリセルアレイにおける行方向に配設され、前記第３、第４のブロック選択トランジスタの各ゲート電極に共通に接続された第２のブロック選択信号線
とを有し、
前記第１、第２、第３、第４のメモリセルブロックの各他端はそれぞれ対応して前記第１、第２、第３、第４のプレート線に接続されており、
前記第１のビット線と前記第３のビット線は第１のビット線対を成し、前記第２のビット線と前記第４のビット線は第２のビット線対を成す
ことを特徴とする半導体記憶装置。
【００９２】
（２）  前記（１）記載の半導体記憶装置において、動作時、前記第１のビット線対と前記第２のビット線対の内のどちらか一方が選択されて前記センスアンプ回路に接続されることを特徴とする半導体記憶装置。
【００９３】
（３）  前記（２）記載の半導体記憶装置において、動作時、前記第１のビット線対と前記第２のビット線対の内で選択されない他方は一定電位に保たれることを特徴とする半導体記憶装置。
【００９４】
（４）  前記（１）記載の半導体記憶装置において、動作時、前記第１、第２、第３、第４のプレート線の内の１本が選択されてHighレベルに駆動され、残りのプレート線は一定電位に保たれることを特徴とする半導体記憶装置。
【００９５】
（５）  前記（４）記載の半導体記憶装置において、動作時、前記第１のブロック選択信号線と前記第２のブロック選択信号線のいずれか一方がHighレベルに駆動されることを特徴とする半導体記憶装置。
【００９６】
（６）  前記（１）記載の半導体記憶装置において、動作時、前記第１のプレート線および第３のプレート線、または、第２のプレート線および第４のプレート線が選択されてHighレベルに駆動され、残りのプレート線は一定電位に保たれることを特徴とする半導体記憶装置。
【００９７】
（７）  前記（６）記載の半導体記憶装置において、動作時、前記第１のブロック選択信号線と前記第２のブロック選択信号線の両方がHighレベルに駆動されることを特徴とする半導体記憶装置。
【００９８】
（８）  前記（１）記載の半導体記憶装置において、前記第１のプレート線〜第４のプレート線は、前記第１のメモリセルブロック〜第４のメモリセルブロック上に配設されることを特徴とする半導体記憶装置。
【００９９】
（９）  前記（１）記載の半導体記憶装置において、前記第１、第２、第３、第４のビット線は、行方向に順次隣り合うように並設されていることを特徴とする半導体記憶装置。
【０１００】
（１０）前記（１）記載の半導体記憶装置において、前記メモリセルアレイにおける各ビット線の一端側にセンスアンプ接続スイッチ回路が接続され、前記各ビット線の他端側にビット線電位イコライズ回路が接続されていることを特徴とする半導体記憶装置。
【０１０１】
（１１）  セルトランジスタとセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとから構成されたメモリセルを複数個直列接続してなるメモリセルブロックが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける行方向に配設された複数本のワード線と、
前記メモリセルアレイにおける列方向に配設された第１、第２、第３、第４、第５、第６、第７、第８のビット線を含む複数本のビット線と、
前記メモリセルアレイにおける行方向に配設され、第１、第２、第３、第４、第５、第６、第７、第８のプレート線を含む複数本のプレート線と、
前記メモリセルアレイにおいてワード線方向に順次配設された第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの８ブロック毎に前記メモリセルアレイにおける行方向一端側に配設されたセンスアンプ回路と、
前記第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの各一端と前記第１、第２、第３、第４、第５、第６、第７、第８のビット線との間にそれぞれ対応して接続された第１、第２、第３、第４、第５、第６、第７、第８のブロック選択トランジスタと、
前記メモリセルアレイにおける行方向に配設され、前記第１、第２、第３、第４のブロック選択トランジスタの各ゲート電極に共通に接続された第１のブロック選択信号線と、
前記メモリセルアレイにおける行方向に配設され、前記第５、第６、第７、第８のブロック選択トランジスタの各ゲート電極に共通に接続された第２のブロック選択信号線
とを有し、
前記第１、第２、第３、第４、第５、第６、第７、第８のメモリセルブロックの各他端はそれぞれ対応して前記第１、第２、第３、第４、第５、第６、第７、第８のプレート線に接続されており、
前記第１のビット線と前記第５のビット線は第１のビット線対を成し、前記第２のビット線と前記第６のビット線は第２のビット線対を成し、前記第３のビット線と前記第７のビット線は第３のビット線対を成し、前記第４のビット線と前記第８のビット線は第４のビット線対を成す
ことを特徴とする半導体記憶装置。
【０１０２】
（１２）  前記（１１）記載の半導体記憶装置において、動作時、前記第１、第２、第３、第４のビット線対の内の１対が選択されて前記センスアンプ回路に接続されることを特徴とする半導体記憶装置。
【０１０３】
（１３）  前記（１２）記載の半導体記憶装置において、動作時、前記第１、第２、第３、第４のビット線対の内のビット線対の内で選択されない残りの３つのビット対は一定電位に保たれることを特徴とする半導体記憶装置。
【０１０４】
（１４）  前記（１１）記載の半導体記憶装置において、動作時、前記第１、第２、第３、第４、第５、第６、第７、第８のプレート線の内の１本が選択されてHighレベルに駆動され、残りのプレート線は一定電位に保たれることを特徴とする半導体記憶装置。
【０１０５】
（１５）  前記（１４）記載の半導体記憶装置において、動作時、前記第１のブロック選択信号線と前記第２のブロック選択信号線のいずれか一方がHighレベルに駆動されることを特徴とする半導体記憶装置。
【０１０６】
（１６）  前記（１１）記載の半導体記憶装置において、動作時、前記第１のプレート線および第５のプレート線、または、第２のプレート線および第６のプレート線、または、第３のプレート線および第７のプレート線、または、第４のプレート線および第８のプレート線が選択されてHighレベルに駆動され、残りのプレート線は一定電位に保たれることを特徴とする半導体記憶装置。
【０１０７】
（１７）  前記（１６）記載の半導体記憶装置において、動作時、前記第１のブロック選択信号線と前記第２のブロック選択信号線の両方がHighレベルに駆動されることを特徴とする半導体記憶装置。
【０１０８】
（１８）  前記（１１）記載の半導体記憶装置において、前記第１のプレート線〜第８のプレート線は、前記第１のメモリセルブロック〜第８のメモリセルブロック上に配設されることを特徴とする半導体記憶装置。
【０１０９】
（１９）  前記（１１）記載の半導体記憶装置において、前記第１〜第８のビット線は、行方向に順次隣り合うように並設されていることを特徴とする半導体記憶装置。
【０１１０】
（２０）  前記（１１）記載の半導体記憶装置において、前記メモリセルアレイにおける各ビット線の一端側にセンスアンプ接続スイッチ回路が接続され、前記各ビット線の他端側にビット線電位イコライズ回路が接続されていることを特徴とする半導体記憶装置。
【図面の簡単な説明】
【０１１１】
【図１】比較例に係る強誘電体メモリのメモリセルアレイおよび周辺回路の一部を示す等価回路図。
【図２】図１の強誘電体メモリにおけるビット線間の寄生容量に起因するアレイノイズを説明するための図。
【図３】本発明の第１の実施形態に係る強誘電体メモリのメモリセルアレイおよび周辺回路の一部を示す等価回路図。
【図４】図３の回路の動作例を示す図。
【図５】図３中のセルブロックの構造例を示す断面図。
【図６】図３中のセルブロックの構造例を示す図５とは異なる断面図。
【図７】図３中のセルブロックのレイアウトの全体的な構成例および部分的な構成例を示す平面図。
【図８】図３中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【図９】図３中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【図１０】図３中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【図１１】図３中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【図１２】図３に示したメモリセルアレイと周辺回路の変形例１を示す等価回路図。
【図１３】図１２の回路の動作例を示す図。
【図１４】図３のメモリセルアレイと周辺回路の変形例２を示す等価回路図。
【図１５】本発明の第２の実施形態に係る強誘電体メモリのメモリセルアレイおよび周辺回路の一部を示す等価回路図。
【図１６】図１５の回路の動作例を示す図。
【図１７】図１５中のセルブロックの構造例を示す断面図。
【図１８】図１５中のセルブロックの構造例を示す図１７とは異なる断面図。
【図１９】図１５中のセルブロックのレイアウトの全体的な構成例および部分的な構成例を示す平面図。
【図２０】図１５中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【図２１】図１５中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【図２２】図１５中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【図２３】図１５中のセルブロックのレイアウトの部分的な構成例を示す平面図。
【符号の説明】
【０１１２】
１０…メモリセルアレイ、１０１〜１０４…メモリセルブロック、１１…メモリセル、１２１〜１２４…ブロック選択トランジスタ、１４…センスアンプ回路、／ＢＬ０、／ＢＬ１、ＢＬ０、ＢＬ１…ビット線、／ＢＬＳＡ、ＢＬＳＡ…センスアンプ部のビット線、／ＰＬ０、ＰＬ０、ＰＬ１、／ＰＬ１…プレート電極、ＷＬ０〜ＷＬ７…ワード線、ＢＳ、／ＢＳ…ブロック選択線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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