(57)【要約】【課題】半導体集積回路装置に搭載される出力回路に関し、出力バッファのトランジスタのスレッショルド電圧のばらつきによる外部出力信号のスルーレートのばらつきを抑制できるようにする。【解決手段】プリバッファ５８は、内部出力ノード１４とＰＭＯＳトランジスタ１０のドレインとの間に制御信号電圧変化調整回路５９を接続する構成とする。制御信号電圧変化調整回路５９は、出力バッファ８のＮＭＯＳトランジスタ１５のスレッショルド電圧のばらつきによる外部出力信号ＳＣ１のスルーレートのばらつきを抑制するように制御信号ＳＢ１の電圧変化を調整する。【選択図】図１
2007150991.tif 000002
【特許請求の範囲】
【請求項１】
内部出力信号を入力して制御信号を出力するプリバッファと、
前記制御信号を入力して外部出力信号を出力する出力バッファを有し、
前記プリバッファは、前記出力バッファのトランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する手段を有する
ことを特徴とする出力回路。
【請求項２】
前記出力バッファは、ドレインを前記外部出力信号用の出力端子に接続し、ゲートを前記プリバッファの出力ノードに接続し、ソースを第２の電源線に接続した第１の第１極性型トランジスタを有し、
前記プリバッファは、
第１の電源線と前記プリバッファの出力ノードとの間に接続され、前記内部入力信号を入力して前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号をプルアップするプルアップ回路と、
前記プリバッファの出力ノードと前記第２の電源線との間に接続され、前記内部入力信号を入力して前記制御信号をプルダウンするプルダウン回路を有する
ことを特徴とする請求項１記載の出力回路。
【請求項３】
前記プルアップ回路は、
ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続した第１の第２極性型トランジスタと、
一端を前記第１の第２極性型トランジスタのドレインに接続し、他端を前記プリバッファの出力ノードに接続し、前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する制御信号電圧変化調整回路を有し、
前記プルダウン回路は、ドレインを前記プリバッファの出力ノードに接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第２の第１極性型トランジスタを有する
ことを特徴とする請求項２記載の出力回路。
【請求項４】
前記出力バッファは、ソースを第１の電源線に接続し、ゲートを前記プリバッファの出力ノードに接続し、ドレインを前記外部出力信号用の出力端子に接続した第１の第２極性型トランジスタを有し、
前記プリバッファは、
前記第１の電源線と前記プリバッファの出力ノードとの間に接続され、前記内部入力信号を入力して前記制御信号をプルアップするプルアップ回路と、
前記プリバッファの出力ノードと第２の電源線との間に接続され、前記内部出力信号を入力して、前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号をプルダウンするプルダウン回路を有する
ことを特徴とする請求項１記載の出力回路。
【請求項５】
前記出力バッファは、
ソースを第１の電源線に接続し、ゲートを前記プリバッファの第１の出力ノードに接続し、ドレインを前記外部出力信号用の出力端子に接続した第１の第２極性型トランジスタと、
ドレインを前記外部出力信号用の出力端子に接続し、ゲートを前記プリバッファの第２の出力ノードに接続し、ソースを第２の電源線に接続した第１の第１極性型トランジスタを有し、
前記プリバッファは、
前記内部入力信号を入力して第１の制御信号を前記プリバッファの第１の出力ノードに出力する第１のプリバッファと、
前記内部入力信号を入力して第２の制御信号を前記プリバッファの第２の出力ノードに出力する第２のプリバッファを有し、
前記第１のプリバッファは、
前記第１の電源線と前記プリバッファの第１の出力ノードとの間に接続され、前記内部入力信号を入力して前記第１の制御信号をプルアップする第１のプルアップ回路と、
前記プリバッファの第１の出力ノードと前記第２の電源線との間に接続され、前記内部出力信号を入力して前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第１の制御信号をプルダウンする第１のプルダウン回路を有し、
前記第２のプリバッファは、
前記第１の電源線と前記プリバッファの第２の出力ノードとの間に接続され、前記内部出力信号を入力して前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第２の制御信号をプルアップする第２のプルアップ回路と、
前記第２のプリバッファの第２の出力ノードと前記第２の電源線との間に接続され、前記内部出力信号を入力して前記第２の制御信号をプルダウンする第２のプルダウン回路を有する
ことを特徴とする請求項１記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に搭載される出力回路に関する。
【背景技術】
【０００２】
（第１従来例の出力回路）
図１０は第１従来例の出力回路を示す回路図である。図１０中、１は半導体集積回路装置、２は半導体集積回路装置１に搭載された第１従来例の出力回路、３は半導体集積回路装置１の出力端子、４は外部信号配線、５は終端抵抗、６は終端電圧ＶＴＴを供給する終端電圧線である。
【０００３】
第１従来例の出力回路２は、プリバッファ７と出力バッファ８を有している。プリバッファ７は、半導体集積回路装置１内の所定回路（図示せず）から出力される内部出力信号ＳＡ１を入力して制御信号ＳＢ１を出力するものであり、インバータ９を有している。
【０００４】
インバータ９において、１０はプルアップ回路を構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）、１１はプルダウン回路を構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）である。
【０００５】
ＰＭＯＳトランジスタ１０は、ソースを電源電圧ＶＤＤを供給する第１の電源線であるＶＤＤ電源線１２に接続し、ゲートをプリバッファ７の入力ノード（第１従来例の出力回路２の入力ノード）１３に接続し、ドレインをプリバッファ７の出力ノード１４に接続している。ＮＭＯＳトランジスタ１１は、ドレインをプリバッファ７の出力ノード１４に接続し、ゲートをプリバッファ７の入力ノード１３に接続し、ソースを第２の電源線である接地線に接続している。
【０００６】
出力バッファ８は、プリバッファ７が出力する制御信号ＳＢ１を入力して外部出力信号ＳＣ１を出力するものであり、ＮＭＯＳトランジスタ１５を有している。ＮＭＯＳトランジスタ１５は、ドレインを出力端子３に接続し、ゲートをプリバッファ７の出力ノード１４に接続し、ソースを接地線に接続し、Ｎチャネル・オープンドレイン出力回路を構成している。
【０００７】
図１１は第１従来例の出力回路２の動作波形図であり、内部出力信号ＳＡ１と制御信号ＳＢ１と外部出力信号ＳＣ１を示している。即ち、第１従来例の出力回路２においては、内部出力信号ＳＡ１の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態、制御信号ＳＢ１の電位＝０Ｖとなっている。この結果、ＮＭＯＳトランジスタ１５＝オフ状態、外部出力信号ＳＣ１の電位＝ＶＴＴとなっている。
【０００８】
この状態から、内部出力信号ＳＡ１が０Ｖに立ち下がると、ＰＭＯＳトランジスタ１０＝オン状態、ＮＭＯＳトランジスタ１１＝オフ状態となり、制御信号ＳＢ１は０ＶからＶＤＤに立ち上がる。この結果、ＮＭＯＳトランジスタ１５＝オン状態となり、外部出力信号ＳＣ１はＶＴＴから約０Ｖに立ち下がる。
【０００９】
その後、内部出力信号ＳＡ１が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態となり、制御信号ＳＢ１はＶＤＤから０Ｖに立ち下がる。この結果、ＮＭＯＳトランジスタ１５＝オフ状態となり、外部出力信号ＳＣ１は約０ＶからＶＴＴに立ち上がる。
【００１０】
（第２従来例の出力回路）
図１２は第２従来例の出力回路を示す回路図である。図１２中、１７は半導体集積回路装置、１８は半導体集積回路装置１７に搭載された第２従来例の出力回路、１９は半導体集積回路装置１７の出力端子、２０は外部信号配線、２１は終端抵抗である。
【００１１】
第２従来例の出力回路１８は、プリバッファ２２と出力バッファ２３を有している。プリバッファ２２は、半導体集積回路装置１７内の所定回路（図示せず）から出力される内部出力信号ＳＡ２を入力して制御信号ＳＢ２を出力するものであり、インバータ２４を有している。
【００１２】
インバータ２４において、２５はプルアップ回路を構成するＰＭＯＳトランジスタ、２６はプルダウン回路を構成するＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２５は、ソースをＶＤＤ電源線２７に接続し、ゲートをプリバッファ２２の入力ノード（第２従来例の出力回路１８の入力ノード）２８に接続し、ソースをプリバッファ２２の出力ノード２９に接続している。ＮＭＯＳトランジスタ２６は、ドレインをプリバッファ２２の出力ノード２９に接続し、ゲートをプリバッファ２２の入力ノード２８に接続し、ソースを接地線に接続している。
【００１３】
出力バッファ２３は、プリバッファ２２が出力する制御信号ＳＢ２を入力して外部出力信号ＳＣ２を出力するものであり、ＰＭＯＳトランジスタ３０を有している。ＰＭＯＳトランジスタ３０は、ソースをＶＤＤ電源線２７に接続し、ゲートをプリバッファ２２の出力ノード２９に接続し、ドレインを出力端子１９に接続し、Ｐチャネル・オープンドレイン出力回路を構成している。
【００１４】
図１３は第２従来例の出力回路１８の動作波形図であり、内部出力信号ＳＡ２と制御信号ＳＢ２と外部出力信号ＳＣ２を示している。即ち、第２従来例の出力回路１８においては、内部出力信号ＳＡ２の電位＝０Ｖにあると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態、制御信号ＳＢ２の電位＝ＶＤＤとなっている。この結果、ＰＭＯＳトランジスタ３０＝オフ状態、外部出力信号ＳＣ２の電位＝０Ｖとなっている。
【００１５】
この状態から、内部出力信号ＳＡ２がＶＤＤに立ち上がると、ＰＭＯＳトランジスタ２５＝オフ状態、ＮＭＯＳトランジスタ２６＝オン状態となり、制御信号ＳＢ２はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ３０＝オン状態となり、外部出力信号ＳＣ２は０Ｖから約ＶＤＤに立ち上がる。
【００１６】
その後、内部出力信号ＳＡ２がＶＤＤから０Ｖに立ち下がると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態となり、制御信号ＳＢ２は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ３０＝オフ状態となり、外部出力信号ＳＣ２は約ＶＤＤから０Ｖに立ち下がる。
【００１７】
（第３従来例の出力回路）
図１４は第３従来例の出力回路を示す回路図である。図１４中、３２は半導体集積回路装置、３３は半導体集積回路装置３２に搭載された第３従来例の出力回路、３４は半導体集積回路装置３２の出力端子、３５は外部信号配線である。
【００１８】
第３従来例の出力回路３３は、プリバッファ３６と出力バッファ３７を有している。プリバッファ３６は、半導体集積回路装置３２内の所定回路（図示せず）から出力される内部出力信号ＳＡ３を入力して第１の制御信号である制御信号ＳＢＰ３と第２の制御信号である制御信号ＳＢＮ３を出力するものであり、インバータ３８、３９を有している。
【００１９】
インバータ３８は、内部出力信号ＳＡ３を入力して制御信号ＳＢＰ３を出力するものであり、プルアップ回路を構成するＰＭＯＳトランジスタ４０とプルダウン回路を構成するＮＭＯＳトランジスタ４１を有している。
【００２０】
ＰＭＯＳトランジスタ４０は、ソースをＶＤＤ電源線４２に接続し、ゲートをプリバッファ３６の入力ノード（第３従来例の出力回路３３の入力ノード）４３に接続し、ドレインをプリバッファ３６の第１の出力ノード４４に接続している。ＮＭＯＳトランジスタ４１は、ドレインをプリバッファ３６の第１の出力ノード４４に接続し、ゲートをプリバッファ３６の入力ノード４３に接続し、ソースを接地線に接続している。
【００２１】
インバータ３９は、内部出力信号ＳＡ３を入力して制御信号ＳＢＮ３を出力するものであり、プルアップ回路を構成するＰＭＯＳトランジスタ４５とプルダウン回路を構成するＮＭＯＳトランジスタ４６を有している。
【００２２】
ＰＭＯＳトランジスタ４５は、ソースをＶＤＤ電源線４２に接続し、ゲートをプリバッファ３６の入力ノード４３に接続し、ドレインをプリバッファ３６の第２の出力ノード４７に接続している。ＮＭＯＳトランジスタ４６は、ドレインをプリバッファ３６の第２の出力ノード４７に接続し、ゲートをプリバッファ３６の入力ノード４３に接続し、ソースを接地線に接続している。
【００２３】
出力バッファ３７は、プリバッファ３６が出力する制御信号ＳＢＰ３、ＳＢＮ３を入力して外部出力信号ＳＣ３を出力するものであり、プルアップ回路を構成するＰＭＯＳトランジスタ４８とプルダウン回路を構成するＮＭＯＳトランジスタ４９を有している。
【００２４】
ＰＭＯＳトランジスタ４８は、ソースをＶＤＤ電源線４２に接続し、ゲートをプリバッファ３６の第１の出力ノード４４に接続し、ドレインを出力バッファ３７の出力ノード５０に接続している。ＮＭＯＳトランジスタ４９は、ドレインを出力バッファ３７の出力ノード５０に接続し、ゲートをプリバッファ３６の第２の出力ノード４７に接続し、ソースを接地線に接続している。
【００２５】
図１５は第３従来例の出力回路３３の動作波形図であり、内部出力信号ＳＡ３と制御信号ＳＢＰ３、ＳＢＮ３と外部出力信号ＳＣ３を示している。即ち、第３従来例の出力回路３３においては、内部出力信号ＳＡ３の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１＝オン状態、制御信号ＳＢＰ３の電位＝０Ｖとなっている。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態、制御信号ＳＢＮ３の電位＝０Ｖとなっている。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態、外部出力信号ＳＣ３の電位＝ＶＤＤとなっている。
【００２６】
この状態から、内部出力信号ＳＡ３が０Ｖに立ち下がると、ＰＭＯＳトランジスタ４０＝オン状態、ＮＭＯＳトランジスタ４１＝オフ状態となり、制御信号ＳＢＰ３は０ＶからＶＤＤに立ち上がる。また、ＰＭＯＳトランジスタ４５＝オン状態、ＮＭＯＳトランジスタ４６＝オフ状態となり、制御信号ＳＢＮ３は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ４８＝オフ状態、ＮＭＯＳトランジスタ４９＝オン状態となり、外部出力信号ＳＣ３はＶＤＤから０Ｖに立ち下がる。
【００２７】
その後、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１＝オン状態となり、制御信号ＳＢＰ３はＶＤＤから０Ｖに立ち下がる。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態となり、制御信号ＳＢＮ３はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態となり、外部出力信号ＳＣ３は０ＶからＶＤＤに立ち上がる。
【特許文献１】特開平８−６３２６７号公報
【特許文献２】特開平９−３１１７４３号公報
【特許文献３】特開平９−３２５１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
（第１従来例の出力回路の問題点）
図１０に示す第１従来例の出力回路２においては、半導体集積回路装置１の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、出力バッファ８のＮＭＯＳトランジスタ１５の駆動能力に応じて外部出力信号ＳＣ１のスルーレートがばらつくことになる。
【００２９】
例えば、ＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらついてしまった場合において、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がると、出力バッファ８のＮＭＯＳトランジスタ１５は、図１１（Ｃ）に破線Ｗ２で示すように外部出力信号ＳＣ１をより急峻に立ち下げる方向に作用し、外部出力信号ＳＣ１の立ち下がり時のスルーレートは大きくなる方向にばらつくことになる。
【００３０】
（第２従来例の出力回路の問題点）
図１２に示す第２従来例の出力回路１８においては、半導体集積回路装置１７の製造ばらつきによりＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、出力バッファ２３のＰＭＯＳトランジスタ３０の駆動能力に応じて外部出力信号ＳＣ２のスルーレートがばらつくことになる。
【００３１】
例えば、ＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側（｜ＶthＰ｜が小さくなる側）にばらついてしまった場合において、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がると、出力バッファ２３のＰＭＯＳトランジスタ３０は、図１３（Ｃ）に破線Ｗ４で示すように外部出力信号ＳＣ２をより急峻に立ち上げる方向に作用し、外部出力信号ＳＣ２の立ち上がり時のスルーレートは大きくなる方向にばらつくことになる。
【００３２】
（第３従来例の出力回路の問題点）
図１４に示す第３従来例の出力回路３３においては、半導体集積回路装置３２の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、出力バッファ３７のＮＭＯＳトランジスタ４９の駆動能力に応じて外部出力信号ＳＣ３の立ち下がり時のスルーレートがばらつくことになる。また、ＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、出力バッファ３７のＰＭＯＳトランジスタ４８の駆動能力に応じて外部出力信号ＳＣ３の立ち上がり時のスルーレートがばらつくことになる。
【００３３】
例えば、ＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらついてしまった場合において、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がると、出力バッファ３７のＮＭＯＳトランジスタ４９は、図１５（Ｃ）に破線Ｗ６で示すように外部出力信号ＳＣ３をより急峻に立ち下げる方向に作用し、外部出力信号ＳＣ３の立ち下がり時のスルーレートは大きくなる方向にばらつくことになる。
【００３４】
また、ＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側（｜ＶthＰ｜が小さくなる側）にばらついてしまった場合において、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がると、出力バッファ３７のＰＭＯＳトランジスタ４８は、図１５（Ｃ）に破線Ｗ８で示すように外部出力信号ＳＣ３をより急峻に立ち上げる方向に作用し、外部出力信号ＳＣ３の立ち上がり時のスルーレートは大きくなる方向にばらつくことになる。
【００３５】
本発明は、かかる点に鑑み、出力バッファのトランジスタのスレッショルド電圧のばらつきによる外部出力信号のスルーレートのばらつきを抑制することができる出力回路を提供することを目的とする。
【課題を解決するための手段】
【００３６】
本発明の出力回路は、内部出力信号を入力して制御信号を出力するプリバッファと、前記制御信号を入力して外部出力信号を出力する出力バッファを有し、前記プリバッファは、前記出力バッファのトランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する手段を有するものである。
【発明の効果】
【００３７】
本発明によれば、プリバッファは、出力バッファのトランジスタのスレッショルド電圧のばらつきによる外部出力信号のスルーレートのばらつきを抑制するように制御信号の電圧変化を調整する手段を有するので、出力バッファのトランジスタのスレッショルド電圧のばらつきによる外部出力信号のスルーレートのばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００３８】
（第１実施形態）
図１は本発明の第１実施形態の出力回路を示す回路図である。図１中、５２は半導体集積回路装置、５３は半導体集積回路装置５２に搭載された本発明の第１実施形態の出力回路、５４は半導体集積回路装置５２の出力端子、５５は外部信号配線、５６は終端抵抗、５７は終端電圧ＶＴＴを供給する終端電圧線である。
【００３９】
本発明の第１実施形態の出力回路５３は、図１０に示す第１従来例の出力回路２が備えるプリバッファ７と回路構成の異なるプリバッファ５８を備えると共に、ＮＭＯＳトランジスタ１５のドレインを出力端子５４に接続し、その他については、図１０に示す第１従来例の出力回路２と同様に構成したものである。
【００４０】
プリバッファ５８は、ＰＭＯＳトランジスタ１０のドレインと内部出力ノード１４（図１０に示すプリバッファ７の出力ノード１４）との間に制御信号電圧変化調整回路５９を接続し、その他については、図１０に示す従来のプリバッファ７と同様に構成したものである。制御信号電圧変化調整回路５９は、制御信号ＳＢ１の立ち上がり時の電圧変化を調整するものであり、ＰＭＯＳトランジスタ１０とともに制御信号ＳＢ１をプルアップするプルアップ回路を構成している。
【００４１】
制御信号電圧変化調整回路５９は、ＮＭＯＳトランジスタ６０と、電流源６１と、可変抵抗素子をなすＰＭＯＳトランジスタ６２を有している。ＮＭＯＳトランジスタ６０は、ドレインおよびゲートをＶＤＤ電源線１２に接続し、ソースを電流源６１の上流端に接続し、電流源６１は下流端を接地線に接続している。ＰＭＯＳトランジスタ６２は、ソースをＰＭＯＳトランジスタ１０のドレインに接続し、ゲートをＮＭＯＳトランジスタ６０のソースに接続し、ドレインを内部出力ノード１４に接続している。
【００４２】
ＮＭＯＳトランジスタ６０はダイオード接続されているので、ＮＭＯＳトランジスタのスレッショルド電圧をＶthＮとすると、ＮＭＯＳトランジスタ６０のソース電圧はＶＤＤ−ＶthＮとなり、ＰＭＯＳトランジスタ６２のゲートにはＶＤＤ−ＶthＮが供給される。この結果、ＰＭＯＳトランジスタ１０がオン状態となると、ＰＭＯＳトランジスタ６２のソース・ゲート間電圧はＶthＮとなる。本例では、この状態でＰＭＯＳトランジスタ６２がオン状態となるように回路定数が設定される。
【００４３】
本例の場合、ＰＭＯＳトランジスタ６２のオン抵抗値は、ＮＭＯＳトランジスタ６０のスレッショルド電圧ＶthＮに依存し、ＮＭＯＳトランジスタ６０のスレッショルド電圧ＶthＮが高いと、ＰＭＯＳトランジスタ６２のソース・ゲート間電圧が大きくなり、ＰＭＯＳトランジスタ６２のオン抵抗値は小さくなる。これに対して、ＮＭＯＳトランジスタ６０のスレッショルド電圧ＶthＮが低いと、ＰＭＯＳトランジスタ６２のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ６２のオン抵抗値は大きくなる。
【００４４】
このように構成された本発明の第１実施形態の出力回路５３においては、内部出力信号ＳＡ１の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態、制御信号ＳＢ１の電位＝０Ｖとなっている。この結果、ＮＭＯＳトランジスタ１５＝オフ状態、外部出力信号ＳＣ１の電位＝ＶＴＴとなっている。
【００４５】
この状態から、内部出力信号ＳＡ１が０Ｖに立ち下がると、ＰＭＯＳトランジスタ１０、６２＝オン状態、ＮＭＯＳトランジスタ１１＝オフ状態となり、制御信号ＳＢ１は０ＶからＶＤＤに立ち上がる。この結果、ＮＭＯＳトランジスタ１５＝オン状態となり、外部出力信号ＳＣ１はＶＴＴから約０Ｖに立ち下がる。
【００４６】
その後、内部出力信号ＳＡ１が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態となり、制御信号ＳＢ１はＶＤＤから０Ｖに立ち下がる。この結果、ＮＭＯＳトランジスタ１５＝オフ状態となり、外部出力信号ＳＣ１は約０ＶからＶＴＴに立ち上がる。
【００４７】
以上のように、本発明の第１実施形態の出力回路５３においては、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がると、ＰＭＯＳトランジスタ１０、６２＝オン状態、ＮＭＯＳトランジスタ１１＝オフ状態となり、制御信号ＳＢ１は０ＶからＶＤＤに立ち上がり、この結果、ＮＭＯＳトランジスタ１５＝オン状態となり、ＮＭＯＳトランジスタ１５は、外部出力信号ＳＣ１をＶＴＴから約０Ｖに立ち下げることになるが、半導体集積回路装置５２の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、ＮＭＯＳトランジスタ１５の駆動能力がばらつくことになる。
【００４８】
しかしながら、半導体集積回路装置５２のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが高電圧側にばらつき、ＮＭＯＳトランジスタ６０のスレッショルド電圧ＶthＮが高くなっていると、ＰＭＯＳトランジスタ６２のソース・ゲート間電圧が大きくなり、ＰＭＯＳトランジスタ６２のオン抵抗値は小さくなる。したがって、ＰＭＯＳトランジスタ１０と制御信号電圧変化調整回路５９からなるプルアップ回路は駆動能力が大きくなる。
【００４９】
この結果、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢ１の立ち上がりがより急峻になり、ＮＭＯＳトランジスタ１５は、そのスレッショルド電圧ＶthＮが高電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ１の立ち下がりがより緩慢にならないように作用する。
【００５０】
これに対して、半導体集積回路装置５２のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらつき、ＮＭＯＳトランジスタ６０のスレッショルド電圧ＶthＮが低くなっていると、ＰＭＯＳトランジスタ６２のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ６２のオン抵抗値は大きくなる。したがって、ＰＭＯＳトランジスタ１０と制御信号電圧変化調整回路５９からなるプルアップ回路は駆動能力が小さくなる。
【００５１】
この結果、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢ１の立ち上がりがより緩慢になり、ＮＭＯＳトランジスタ１５は、そのスレッショルド電圧ＶthＮが低電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ１の立ち下がりがより急峻にならないように作用する。
【００５２】
したがって、本発明の第１実施形態の出力回路５３によれば、出力バッファ８のＮＭＯＳトランジスタ１５のスレッショルド電圧ＶthＮのばらつきによる外部出力信号ＳＣ１のスルーレートのばらつきを抑制することができる。
【００５３】
（第２実施形態）
図２は本発明の第２実施形態の出力回路を示す回路図である。図２中、６４は半導体集積回路装置、６５は半導体集積回路装置６４に搭載された本発明の第２実施形態の出力回路、６６は半導体集積回路装置６４の出力端子、６７は外部信号配線、６８は終端抵抗、６９は終端電圧ＶＴＴを供給する終端電圧線である。
【００５４】
本発明の第２実施形態の出力回路６５は、図１０に示す第１従来例の出力回路２が備えるプリバッファ７と回路構成の異なるプリバッファ７０を備えると共に、ＮＭＯＳトランジスタ１５のドレインを出力端子６６に接続し、その他については、図１０に示す第１従来例の出力回路２と同様に構成したものである。
【００５５】
プリバッファ７０は、ＰＭＯＳトランジスタ１０のドレインと内部出力ノード１４（図１０に示すプリバッファ７の出力ノード１４）との間に制御信号電圧変化調整回路７１を接続し、その他については、図１０に示す従来のプリバッファ７と同様に構成したものである。制御信号電圧変化調整回路７１は、制御信号ＳＢ１の立ち上がり時の電圧変化を調整するものであり、ＰＭＯＳトランジスタ１０とともに制御信号ＳＢ１をプルアップするプルアップ回路を構成している。
【００５６】
制御信号電圧変化調整回路７１は、ＮＭＯＳトランジスタ７２と、電流源７３と、可変抵抗素子をなすＰＭＯＳトランジスタ７４を有している。ＮＭＯＳトランジスタ７２は、ドレインおよびゲートをＰＭＯＳトランジスタ１０のドレインに接続し、ソースを電流源７３の上流端に接続し、電流源７３は下流端を接地線に接続している。ＰＭＯＳトランジスタ７４は、ソースをＰＭＯＳトランジスタ１０のドレインに接続し、ゲートをＮＭＯＳトランジスタ７２のソースに接続し、ドレインを内部出力ノード１４に接続している。
【００５７】
ＮＭＯＳトランジスタ７２はダイオード接続されているので、ＮＭＯＳトランジスタ７２のスレッショルド電圧をＶthＮとすると、ＰＭＯＳトランジスタ１０がオン状態となると、ＮＭＯＳトランジスタ７２のソース電圧はＶＤＤ−ＶthＮとなり、ＰＭＯＳトランジスタ７４のゲートにはＶＤＤ−ＶthＮが供給される。この結果、ＰＭＯＳトランジスタ７４のソース・ゲート間電圧はＶthＮとなる。本例では、この状態でＰＭＯＳトランジスタ７４がオン状態となるように回路定数が設定される。
【００５８】
本例の場合、ＰＭＯＳトランジスタ７４のオン抵抗値は、ＮＭＯＳトランジスタ７２のスレッショルド電圧ＶthＮに依存し、ＮＭＯＳトランジスタ７２のスレッショルド電圧ＶthＮが高いと、ＰＭＯＳトランジスタ７４のソース・ゲート間電圧が大きくなり、ＰＭＯＳトランジスタ７４のオン抵抗値は小さくなる。これに対して、ＮＭＯＳトランジスタ７２のスレッショルド電圧ＶthＮが低いと、ＰＭＯＳトランジスタ７４のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ７４のオン抵抗値は大きくなる。
【００５９】
このように構成された本発明の第２実施形態の出力回路６５においては、内部出力信号ＳＡ１の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態、制御信号ＳＢ１の電位＝０Ｖとなっている。この結果、ＮＭＯＳトランジスタ１５＝オフ状態、外部出力信号ＳＣ１の電位＝ＶＴＴとなっている。
【００６０】
この状態から、内部出力信号ＳＡ１が０Ｖに立ち下がると、ＰＭＯＳトランジスタ１０、７４＝オン状態、ＮＭＯＳトランジスタ１１＝オフ状態となり、制御信号ＳＢ１は０ＶからＶＤＤに立ち上がる。この結果、ＮＭＯＳトランジスタ１５＝オン状態となり、外部出力信号ＳＣ１はＶＴＴから約０Ｖに立ち下がる。
【００６１】
その後、内部出力信号ＳＡ１が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態となり、制御信号ＳＢ１はＶＤＤから０Ｖに立ち下がる。この結果、ＮＭＯＳトランジスタ１５＝オフ状態となり、外部出力信号ＳＣ１は約０ＶからＶＴＴに立ち上がる。
【００６２】
以上のように、本発明の第２実施形態の出力回路６５においては、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がると、ＰＭＯＳトランジスタ１０、７４＝オン状態、ＮＭＯＳトランジスタ１１＝オフ状態となり、制御信号ＳＢ１は０ＶからＶＤＤに立ち上がり、この結果、ＮＭＯＳトランジスタ１５＝オン状態となり、ＮＭＯＳトランジスタ１５は、外部出力信号ＳＣ１をＶＴＴから約０Ｖに立ち下げることになるが、半導体集積回路装置６４の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、ＮＭＯＳトランジスタ１５の駆動能力がばらつくことになる。
【００６３】
しかしながら、半導体集積回路装置６４のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが高電圧側にばらつき、ＮＭＯＳトランジスタ７２のスレッショルド電圧ＶthＮが高くなっていると、ＰＭＯＳトランジスタ７４のソース・ゲート間電圧が大きくなり、ＰＭＯＳトランジスタ７４のオン抵抗値は小さくなる。したがって、ＰＭＯＳトランジスタ１０と制御信号電圧変化調整回路７１からなるプルアップ回路は駆動能力が大きくなる。
【００６４】
この結果、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢ１の立ち上がりがより急峻になり、ＮＭＯＳトランジスタ１５は、そのスレッショルド電圧ＶthＮが高電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ１の立ち下がりがより緩慢にならないように作用する。
【００６５】
これに対して、半導体集積回路装置６４のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらつき、ＮＭＯＳトランジスタ７２のスレッショルド電圧ＶthＮが低くなっていると、ＰＭＯＳトランジスタ７４のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ７４のオン抵抗値は大きくなる。したがって、ＰＭＯＳトランジスタ１０と制御信号電圧変化調整回路７１からなるプルアップ回路は駆動能力が小さくなる。
【００６６】
この結果、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢ１の立ち上がりがより緩慢になり、ＮＭＯＳトランジスタ１５は、そのスレッショルド電圧ＶthＮが低電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ１の立ち下がりがより急峻にならないように作用する。
【００６７】
したがって、本発明の第２実施形態の出力回路６５によれば、出力バッファ８のＮＭＯＳトランジスタ１５のスレッショルド電圧ＶthＮのばらつきによる外部出力信号ＳＣ１のスルーレートのばらつきを抑制することができる。
【００６８】
（第３実施形態）
図３は本発明の第３実施形態の出力回路を示す回路図である。図３中、７６は半導体集積回路装置、７７は半導体集積回路装置７６に搭載された本発明の第３実施形態の出力回路、７８は半導体集積回路装置７６の出力端子、７９は外部信号配線、８０は終端抵抗、８１は終端電圧ＶＴＴを供給する終端電圧線である。
【００６９】
本発明の第３実施形態の出力回路７７は、図１０に示す第１従来例の出力回路２が備えるプリバッファ７と回路構成の異なるプリバッファ８２を備えると共に、ＮＭＯＳトランジスタ１５のドレインを出力端子７８に接続し、その他については、図１０に示す第１従来例の出力回路２と同様に構成したものである。
【００７０】
プリバッファ８２は、ＰＭＯＳトランジスタ１０の基板（バックゲート）に制御信号電圧変化調整回路８３の制御電圧出力ノードを接続し、その他については、図１０に示すプリバッファ７と同様に構成したものである。制御信号電圧変化調整回路８３は、制御信号ＳＢ１の立ち上がり時の電圧変化を調整するものであり、ＰＭＯＳトランジスタ１０とともに制御信号ＳＢ１をプルアップするプルアップ回路を構成している。
【００７１】
制御信号電圧変化調整回路８３は、ＮＭＯＳトランジスタ８４と電流源８５を有している。ＮＭＯＳトランジスタ８４は、ドレインおよびゲートをＶＤＤ電源線１２に接続し、ソースを電流源８５の上流端およびＰＭＯＳトランジスタ１０の基板（バックゲート）に接続し、電流源８５は下流端を接地線に接続している。
【００７２】
ＮＭＯＳトランジスタ８４はダイオード接続されているので、ＮＭＯＳトランジスタ８４のスレッショルド電圧をＶthＮとすると、ＮＭＯＳトランジスタ８４のソース電圧はＶＤＤ−ＶthＮとなり、ＰＭＯＳトランジスタ１０の基板（バックゲート）にはＶＤＤ−ＶthＮが供給される。
【００７３】
本例の場合、ＰＭＯＳトランジスタ１０のスレッショルド電圧ＶthＰは、ＮＭＯＳトランジスタ８４のスレッショルド電圧ＶthＮに依存し、ＮＭＯＳトランジスタ８４のスレッショルド電圧ＶthＮが高いと、ＰＭＯＳトランジスタ１０のソース・基板間電圧（ソース・バックゲート間電圧）が大きくなり、ＰＭＯＳトランジスタ１０のスレッショルド電圧ＶthＰは高くなる（｜ＶthＰ｜が小さくなる）。これに対して、ＮＭＯＳトランジスタ８４のスレッショルド電圧ＶthＮが低いと、ＰＭＯＳトランジスタ１０のソース・基板間電圧が小さくなり、ＰＭＯＳトランジスタ１０のスレッショルド電圧ＶthＰは低くなる（｜ＶthＰ｜が大きくなる）。
【００７４】
このように構成された本発明の第３実施形態の出力回路７７においては、内部出力信号ＳＡ１の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態、制御信号ＳＢ１の電位＝０Ｖとなっている。この結果、ＮＭＯＳトランジスタ１５＝オフ状態、外部出力信号ＳＣ１の電位＝ＶＴＴとなっている。
【００７５】
この状態から、内部出力信号ＳＡ１が０Ｖに立ち下がると、ＰＭＯＳトランジスタ１０＝オン状態、ＮＭＯＳトランジスタ１１＝オフ状態となり、制御信号ＳＢ１は０ＶからＶＤＤに立ち上がる。この結果、ＮＭＯＳトランジスタ１５＝オン状態となり、外部出力信号ＳＣ１はＶＴＴから約０Ｖに立ち下がる。
【００７６】
その後、内部出力信号ＳＡ１が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ１０＝オフ状態、ＮＭＯＳトランジスタ１１＝オン状態となり、制御信号ＳＢ１は０からＶＤＤに立ち上がる。この結果、ＮＭＯＳトランジスタ１５＝オフ状態となり、外部出力信号ＳＣ１は約０ＶからＶＴＴに立ち上がる。
【００７７】
以上のように、本発明の第３実施形態の出力回路７７においては、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がると、ＰＭＯＳトランジスタ１０＝オン状態、ＮＭＯＳトランジスタ１１＝オフ状態となり、制御信号ＳＢ１は０ＶからＶＤＤに立ち上がり、この結果、ＮＭＯＳトランジスタ１５＝オン状態となり、ＮＭＯＳトランジスタ１５は、外部出力信号ＳＣ１をＶＴＴから約０Ｖに立ち下げることになるが、半導体集積回路装置７６の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、ＮＭＯＳトランジスタ１５の駆動能力がばらつくことになる。
【００７８】
しかしながら、半導体集積回路装置７６のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが高電圧側にばらつき、ＮＭＯＳトランジスタ８４のスレッショルド電圧ＶthＮが高くなっていると、ＰＭＯＳトランジスタ１０のソース・基板間電圧（ソース・バックゲート間電圧）が大きくなり、ＰＭＯＳトランジスタ１０のスレッショルド電圧ＶthＰは高くなる（｜ＶthＰ｜が小さくなる）。したがって、ＰＭＯＳトランジスタ１０の駆動能力は大きくなる。
【００７９】
この結果、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢ１の立ち上がりがより急峻になり、ＮＭＯＳトランジスタ１５は、そのスレッショルド電圧ＶthＮが高電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ１の立ち下がりがより緩慢にならないように作用する。
【００８０】
これに対して、半導体集積回路装置７６のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらつき、ＮＭＯＳトランジスタ８４のスレッショルド電圧ＶthＮが低くなっていると、ＰＭＯＳトランジスタ１０のソース・基板間電圧（ソース・バックゲート間電圧）が小さくなり、ＰＭＯＳトランジスタ１０のスレッショルド電圧ＶthＰは低くなる（｜ＶthＰ｜が大きくなる）。したがって、ＰＭＯＳトランジスタ１０の駆動能力は小さくなる。
【００８１】
この結果、内部出力信号ＳＡ１がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢ１の立ち上がりがより緩慢になり、ＮＭＯＳトランジスタ１５は、そのスレッショルド電圧ＶthＮが低電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ１の立ち下がりがより急峻にならないように作用する。
【００８２】
したがって、本発明の第３実施形態の出力回路７７によれば、出力バッファ８のＮＭＯＳトランジスタ１５のスレッショルド電圧ＶthＮのばらつきによる外部出力信号ＳＣ１のスルーレートのばらつきを抑制することができる。
【００８３】
（第４実施形態）
図４は本発明の第４実施形態の出力回路を示す回路図である。図４中、８７は半導体集積回路装置、８８は半導体集積回路装置８７に搭載された本発明の第４実施形態の出力回路、８９は半導体集積回路装置８７の出力端子、９０は外部信号配線、９１は終端抵抗である。
【００８４】
本発明の第４実施形態の出力回路８８は、図１２に示す第２従来例の出力回路１８が備えるプリバッファ２２と回路構成の異なるプリバッファ９２を備えると共に、ＰＭＯＳトランジスタ３０のドレインを出力端子８９に接続し、その他については、図１２に示す第２従来例の出力回路１８と同様に構成したものである。
【００８５】
プリバッファ９２は、内部出力ノード２９（図１２に示すプリバッファ２２の出力ノード２９）とＮＭＯＳトランジスタ２６のドレインとの間に制御信号電圧変化調整回路９３を接続し、その他については、図１２に示すプリバッファ２２と同様に構成したものである。制御信号電圧変化調整回路９３は、制御信号ＳＢ２の立ち下がり時の電圧変化を調整するものであり、ＮＭＯＳトランジスタ２６とともに制御信号ＳＢ２をプルダウンするプルダウン回路を構成している。
【００８６】
制御信号電圧変化調整回路９３は、電流源９４と、ＰＭＯＳトランジスタ９５と、可変抵抗素子をなすＮＭＯＳトランジスタ９６を有している。電流源９４は、上流端をＶＤＤ電源線２７に接続し、ＰＭＯＳトランジスタ９５は、ソースを電流源９４の下流端に接続し、ゲートおよびドレインを接地線に接続している。ＮＭＯＳトランジスタ９６は、ドレインを内部出力ノード２９に接続し、ゲートをＰＭＯＳトランジスタ９５のソースに接続し、ソースをＮＭＯＳトランジスタ２６のドレインに接続している。
【００８７】
ＰＭＯＳトランジスタ９５はダイオード接続されているので、ＰＭＯＳトランジスタ９5のスレッショルド電圧をＶthＰとすると、ＰＭＯＳトランジスタ９５のソース電圧は｜ＶthＰ｜となり、ＮＭＯＳトランジスタ９６のゲートには｜ＶthＰ｜が供給される。この結果、ＮＭＯＳトランジスタ２６がオン状態となると、ＮＭＯＳトランジスタ９６のゲート・ソース間電圧は｜ＶthＰ｜となる。本例では、この状態でＮＭＯＳトランジスタ９６がオン状態となるように回路定数が設定される。
【００８８】
本例の場合、ＮＭＯＳトランジスタ９６のオン抵抗値は、ＰＭＯＳトランジスタ９５のスレッショルド電圧ＶthＰに依存し、ＰＭＯＳトランジスタ９５のスレッショルド電圧ＶthＰが低い（｜ＶthＰ｜が大きい）と、ＮＭＯＳトランジスタ９６のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ９６のオン抵抗値は小さくなる。これに対して、ＰＭＯＳトランジスタ９５のスレッショルド電圧ＶthＰが高い（｜ＶthＰ｜が小さい）と、ＮＭＯＳトランジスタ９６のゲート・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ９６のオン抵抗値は大きくなる。
【００８９】
このように構成された本発明の第４実施形態の出力回路８８においては、内部出力信号ＳＡ２の電位＝０Ｖにあると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態、制御信号ＳＢ２の電位＝ＶＤＤとなっている。この結果、ＰＭＯＳトランジスタ３０＝オフ状態、外部出力信号ＳＣ２の電位＝０Ｖとなっている。
【００９０】
この状態から、内部出力信号ＳＡ２がＶＤＤに立ち下がると、ＰＭＯＳトランジスタ２５＝オフ状態、ＮＭＯＳトランジスタ２６、９６＝オン状態となり、制御信号ＳＢ２はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ３０＝オン状態となり、外部出力信号ＳＣ２は０Ｖから約ＶＤＤに立ち上がる。
【００９１】
その後、内部出力信号ＳＡ２が０Ｖに立ち下がると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態となり、制御信号ＳＢ２は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ３０＝オフ状態となり、外部出力信号ＳＣ２は約ＶＤＤから０Ｖに立ち下がる。
【００９２】
以上のように、本発明の第４実施形態の出力回路８８においては、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ２５＝オフ状態、ＮＭＯＳトランジスタ２６、９６＝オン状態となり、制御信号ＳＢ２はＶＤＤから０Ｖに立ち下がり、この結果、ＰＭＯＳトランジスタ３０＝オン状態となり、ＰＭＯＳトランジスタ３０は、外部出力信号ＳＣ２を０Ｖから約ＶＤＤに立ち上げることになるが、半導体集積回路装置８７の製造ばらつきによりＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、ＰＭＯＳトランジスタ３０の駆動能力がばらつくことになる。
【００９３】
しかしながら、半導体集積回路装置８７のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが低電圧側にばらつき、ＰＭＯＳトランジスタ９５のスレッショルド電圧ＶthＰが低くなっている（｜ＶthＰ｜が大きくなっている）と、ＮＭＯＳトランジスタ９６のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ９６のオン抵抗値は小さくなる。したがって、ＮＭＯＳトランジスタ２６と制御信号電圧変化調整回路９３からなるプルダウン回路は駆動能力が大きくなる。
【００９４】
この結果、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢ２の立ち下がりがより急峻になり、ＰＭＯＳトランジスタ３０は、そのスレッショルド電圧ＶthＰが低電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ２の立ち上がりがより緩慢にならないように作用する。
【００９５】
これに対して、半導体集積回路装置８７のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側にばらつき、ＰＭＯＳトランジスタ９５のスレッショルド電圧ＶthＰが高くなっている（｜ＶthＰ｜が小さくなっている）と、ＮＭＯＳトランジスタ９６のゲート・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ９６のオン抵抗値は大きくなる。したがって、ＮＭＯＳトランジスタ２６と制御信号電圧変化調整回路９３からなるプルダウン回路は駆動能力が小さくなる。
【００９６】
この結果、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢ２の立ち下がりがより緩慢になり、ＰＭＯＳトランジスタ３０は、そのスレッショルド電圧ＶthＰが高電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ２の立ち上がりがより急峻にならないように作用する。
【００９７】
したがって、本発明の第４実施形態の出力回路８８によれば、出力バッファ２３のＰＭＯＳトランジスタ３０のスレッショルド電圧ＶthＰのばらつきによる外部出力信号ＳＣ２のスルーレートのばらつきを抑制することができる。
【００９８】
（第５実施形態）
図５は本発明の第５実施形態の出力回路を示す回路図である。図５中、９８は半導体集積回路装置、９９は半導体集積回路装置９８に搭載された本発明の第５実施形態の出力回路、１００は半導体集積回路装置９８の出力端子、１０１は外部信号配線、１０２は終端抵抗である。
【００９９】
本発明の第５実施形態の出力回路９９は、図１２に示す第２従来例の出力回路１８が備えるプリバッファ２２と回路構成の異なるプリバッファ１０３を備えると共に、ＰＭＯＳトランジスタ３０のドレインを出力端子１００に接続し、その他については、図１２に示す第２従来例の出力回路１８と同様に構成したものである。
【０１００】
プリバッファ１０３は、内部出力ノード２９（図１２に示すプリバッファ２２の出力ノード２９）とＮＭＯＳトランジスタ２６のドレインとの間に制御信号電圧変化調整回路１０４を接続し、その他については、図１２に示すプリバッファ２２と同様に構成したものである。制御信号電圧変化調整回路１０４は、制御信号ＳＢ２の立ち下がり時の電圧変化を調整するものであり、ＮＭＯＳトランジスタ２６とともに制御信号ＳＢ２をプルダウンするプルダウン回路を構成している。
【０１０１】
制御信号電圧変化調整回路１０４は、電流源１０５と、ＰＭＯＳトランジスタ１０６と、可変抵抗素子をなすＮＭＯＳトランジスタ１０７を有している。電流源１０５は、上流端をＶＤＤ電源線２７に接続し、ＰＭＯＳトランジスタ１０６は、ソースを電流源１０５の下流端に接続し、ゲートおよびドレインをＮＭＯＳトランジスタ２６のドレインに接続している。ＮＭＯＳトランジスタ１０７は、ドレインを内部出力ノード２９に接続し、ゲートをＰＭＯＳトランジスタ１０６のソースに接続し、ソースをＮＭＯＳトランジスタ２６のドレインに接続している。
【０１０２】
ＰＭＯＳトランジスタ１０６はダイオード接続されているので、ＰＭＯＳトランジスタ１０６のスレッショルド電圧をＶthＰとすると、ＮＭＯＳトランジスタ２６がオン状態の場合、ＰＭＯＳトランジスタ１０６のソース電圧は｜ＶthＰ｜となり、ＮＭＯＳトランジスタ１０７のゲートには｜ＶthＰ｜が供給される。この結果、ＮＭＯＳトランジスタ２６がオン状態となると、ＮＭＯＳトランジスタ１０７のゲート・ソース間電圧は｜ＶthＰ｜となる。本例では、この状態でＮＭＯＳトランジスタ１０７がオン状態となるように回路定数が設定される。
【０１０３】
本例の場合、ＮＭＯＳトランジスタ１０７のオン抵抗値は、ＰＭＯＳトランジスタ１０６のスレッショルド電圧ＶthＰに依存し、ＰＭＯＳトランジスタ１０６のスレッショルド電圧ＶthＰが低い（｜ＶthＰ｜が大きい）と、ＮＭＯＳトランジスタ１０７のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ１０７のオン抵抗値は小さくなる。これに対して、ＰＭＯＳトランジスタ１０６のスレッショルド電圧ＶthＰが高い（｜ＶthＰ｜が小さい）と、ＮＭＯＳトランジスタ１０７のゲート・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ１０７のオン抵抗値は大きくなる。
【０１０４】
このように構成された本発明の第５実施形態の出力回路９９においては、内部出力信号ＳＡ２の電位＝０Ｖにあると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態、制御信号ＳＢ２の電位＝ＶＤＤとなっている。この結果、ＰＭＯＳトランジスタ３０＝オフ状態、外部出力信号ＳＣ２の電位＝０Ｖとなっている。
【０１０５】
この状態から、内部出力信号ＳＡ２がＶＤＤに立ち上がると、ＰＭＯＳトランジスタ２５＝オフ状態、ＮＭＯＳトランジスタ２６、１０７＝オン状態となり、制御信号ＳＢ２はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ３０＝オン状態となり、外部出力信号ＳＣ２は０Ｖから約ＶＤＤに立ち上がる。
【０１０６】
その後、内部出力信号ＳＡ２が０Ｖに立ち下がると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態となり、制御信号ＳＢ２は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ３０＝オフ状態となり、外部出力信号ＳＣ２は約ＶＤＤから０Ｖに立ち下がる。
【０１０７】
以上のように、本発明の第５実施形態の出力回路９９においては、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ２５＝オフ状態、ＮＭＯＳトランジスタ２６、１０７＝オン状態となり、制御信号ＳＢ２はＶＤＤから０Ｖに立ち下がり、この結果、ＰＭＯＳトランジスタ３０＝オン状態となり、ＰＭＯＳトランジスタ３０は、外部出力信号ＳＣ２を０Ｖから約ＶＤＤに立ち上げることになるが、半導体集積回路装置９８の製造ばらつきによりＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、ＰＭＯＳトランジスタ３０の駆動能力がばらつくことになる。
【０１０８】
しかしながら、半導体集積回路装置９８のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが低電圧側にばらつき、ＰＭＯＳトランジスタ１０６のスレッショルド電圧ＶthＰが低くなっている（｜ＶthＰ｜が大きくなっている）と、ＮＭＯＳトランジスタ１０７のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ１０７のオン抵抗値は小さくなる。したがって、ＮＭＯＳトランジスタ２６と制御信号電圧変化調整回路１０４からなるプルダウン回路は駆動能力が大きくなる。
【０１０９】
この結果、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢ２の立ち下がりがより急峻になり、ＰＭＯＳトランジスタ３０は、そのスレッショルド電圧ＶthＰが低電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ２の立ち上がりがより緩慢にならないように作用する。
【０１１０】
これに対して、半導体集積回路装置９８のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側にばらつき、ＰＭＯＳトランジスタ１０６のスレッショルド電圧ＶthＰが高くなっている（｜ＶthＰ｜が小さくなっている）と、ＮＭＯＳトランジスタ１０７のソース・ゲート間電圧が小さくなり、ＮＭＯＳトランジスタ１０７のオン抵抗値は大きくなる。したがって、ＮＭＯＳトランジスタ２６と制御信号電圧変化調整回路１０４からなるプルダウン回路は駆動能力が小さくなる。
【０１１１】
この結果、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢ２の立ち下がりがより緩慢になり、ＰＭＯＳトランジスタ３０は、そのスレッショルド電圧ＶthＰが高電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ２の立ち上がりがより急峻にならないように作用する。
【０１１２】
したがって、本発明の第５実施形態の出力回路９９によれば、出力バッファ２３のＰＭＯＳトランジスタ３０のスレッショルド電圧ＶthＰのばらつきによる外部出力信号ＳＣ２のスルーレートのばらつきを抑制することができる。
【０１１３】
（第６実施形態）
図６は本発明の第６実施形態の出力回路を示す回路図である。図６中、１０９は半導体集積回路装置、１１０は半導体集積回路装置１０９に搭載された本発明の第６実施形態の出力回路、１１１は半導体集積回路装置１０９の出力端子、１１２は外部信号配線、１１３は終端抵抗である。
【０１１４】
本発明の第６実施形態の出力回路１１０は、図１２に示す第２従来例の出力回路１８が備えるプリバッファ２２と回路構成の異なるプリバッファ１１４を備えると共に、ＰＭＯＳトランジスタ３０のドレインを出力端子１１１に接続し、その他については、図１２に示す第２従来例の出力回路１８と同様に構成したものである。
【０１１５】
プリバッファ１１４は、ＮＭＯＳトランジスタ２６の基板（バックゲート）に制御信号電圧変化調整回路１１５の制御電圧出力ノードを接続し、その他については、図１２に示すプリバッファ２２と同様に構成したものである。制御信号電圧変化調整回路１１５は、制御信号ＳＢ２の立ち下がり時の電圧変化を調整するものであり、ＮＭＯＳトランジスタ２６とともに制御信号ＳＢ２をプルダウンするプルダウン回路を構成している。
【０１１６】
制御信号電圧変化調整回路１１５は、電流源１１６とＰＭＯＳトランジスタ１１７を有している。電流源１１６は上流端をＶＤＤ電源線２７に接続し、ＰＭＯＳトランジスタ１１７は、ソースを電流源１１６の下流端およびＮＭＯＳトランジスタ２６の基板（バックゲート）に接続し、ゲートおよびドレインを接地線に接続している。
【０１１７】
ＰＭＯＳトランジスタ１１７はダイオード接続されているので、ＰＭＯＳトランジスタ１１７のスレッショルド電圧をＶthＰとすると、ＰＭＯＳトランジスタ１１７のソース電圧は｜ＶthＰ｜となり、ＮＭＯＳトランジスタ２６の基板（バックゲート）には｜ＶthＰ｜が供給される。
【０１１８】
本例の場合、ＮＭＯＳトランジスタ２６のオン抵抗値は、ＰＭＯＳトランジスタ１１７のスレッショルド電圧ＶthＰに依存し、ＰＭＯＳトランジスタ１１７のスレッショルド電圧ＶthＰが低い（｜ＶthＰ｜が大きい）と、ＮＭＯＳトランジスタ２６の基板・ソース間電圧（バックゲート・ソース間電圧）は大きくなり、ＮＭＯＳトランジスタ２６のスレッショルド電圧ＶthＮは低くなる。これに対して、ＰＭＯＳトランジスタ１１７のスレッショルド電圧ＶthＰが高い（｜ＶthＰ｜が小さい）と、ＮＭＯＳトランジスタ２６の基板・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ２６のスレッショルド電圧ＶthＮは高くなる。
【０１１９】
このように構成された本発明の第６実施形態の出力回路１１０においては、内部出力信号ＳＡ２の電位＝０Ｖにあると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態、制御信号ＳＢ２の電位＝ＶＤＤとなっている。この結果、ＰＭＯＳトランジスタ３０＝オフ状態、外部出力信号ＳＣ２の電位＝０Ｖとなっている。
【０１２０】
この状態から、内部出力信号ＳＡ２がＶＤＤに立ち上がると、ＰＭＯＳトランジスタ２５＝オフ状態、ＮＭＯＳトランジスタ２６＝オン状態となり、制御信号ＳＢ２はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ３０＝オン状態となり、外部出力信号ＳＣ２は０Ｖから約ＶＤＤに立ち上がる。
【０１２１】
その後、内部出力信号ＳＡ２が０Ｖに立ち下がると、ＰＭＯＳトランジスタ２５＝オン状態、ＮＭＯＳトランジスタ２６＝オフ状態となり、制御信号ＳＢ２は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ３０＝オフ状態となり、外部出力信号ＳＣ２は約ＶＤＤから０Ｖに立ち下がる。
【０１２２】
以上のように、本発明の第６実施形態の出力回路１１０においては、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ２５＝オフ状態、ＮＭＯＳトランジスタ２６＝オン状態となり、制御信号ＳＢ２はＶＤＤから０Ｖに立ち下がり、この結果、ＰＭＯＳトランジスタ３０＝オン状態となり、ＰＭＯＳトランジスタ３０は、外部出力信号ＳＣ２を０Ｖから約ＶＤＤに立ち上げることになるが、半導体集積回路装置１０９の製造ばらつきによりＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、ＰＭＯＳトランジスタ３０の駆動能力がばらつくことになる。
【０１２３】
しかしながら、半導体集積回路装置１０９のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが低電圧側にばらつき、ＰＭＯＳトランジスタ１１７のスレッショルド電圧ＶthＰが低くなっている（｜ＶthＰ｜が大きくなっている）と、ＮＭＯＳトランジスタ２６の基板・ソース間電圧（バックゲート・ソース間電圧）は大きくなり、ＮＭＯＳトランジスタ２６のスレッショルド電圧ＶthＮが低くなる。したがって、ＮＭＯＳトランジスタ２６の駆動能力が高くなる。
【０１２４】
この結果、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢ２の立ち下がりがより急峻になり、ＰＭＯＳトランジスタ３０は、そのスレッショルド電圧ＶthＰが低電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ２の立ち上がりがより緩慢にならないように作用する。
【０１２５】
これに対して、半導体集積回路装置１０９のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側にばらつき、ＰＭＯＳトランジスタ１１７のスレッショルド電圧ＶthＰが高くなっている（｜ＶthＰ｜が小さくなっている）と、ＮＭＯＳトランジスタ２６の基板・ソース間電圧（バックゲート・ソース間電圧）は小さくなり、ＮＭＯＳトランジスタ２６のスレッショルド電圧ＶthＮは高くなる。したがって、ＮＭＯＳトランジスタ２６の駆動能力は低くなる。
【０１２６】
この結果、内部出力信号ＳＡ２が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢ２の立ち下がりがより緩慢になり、ＰＭＯＳトランジスタ３０は、そのスレッショルド電圧ＶthＰが高電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ２の立ち上がりがより急峻にならないように作用する。
【０１２７】
したがって、本発明の第６実施形態の出力回路１１０によれば、出力バッファ２３のＰＭＯＳトランジスタ３０のスレッショルド電圧ＶthＰのばらつきによる外部出力信号ＳＣ２のスルーレートのばらつきを抑制することができる。
【０１２８】
（第７実施形態）
図７は本発明の第７実施形態の出力回路を示す回路図である。図７中、１１９は半導体集積回路装置、１２０は半導体集積回路装置１１９に搭載された本発明の第７実施形態の出力回路、１２１は半導体集積回路装置１１９の出力端子、１２２は外部信号配線である。
【０１２９】
本発明の第７実施形態の出力回路１２０は、図１４に示す第３従来例の出力回路３３が備えるプリバッファ３６と回路構成の異なるプリバッファ１２３を備えると共に、出力バッファ３７の出力ノード５０を出力端子１２１に接続し、その他については、図１４に示す第３従来例の出力回路３３と同様に構成したものである。
【０１３０】
プリバッファ１２３は、第１のプリバッファをなすインバータ１２４と第２のプリバッファをなすインバータ１２５を有している。インバータ１２４は、内部出力ノード４４（図１４に示すプリバッファ３６の第１の出力ノード４４）とＮＭＯＳトランジスタ４１のドレインとの間に制御信号電圧変化調整回路１２６を接続し、その他については、図１４に示すインバータ３８と同様に構成したものである。
【０１３１】
制御信号電圧変化調整回路１２６は、制御信号ＳＢＰ３の立ち下がり時の電圧変化を調整するものであり、ＮＭＯＳトランジスタ４１とともに制御信号ＳＢＰ３をプルダウンするプルダウン回路を構成している。
【０１３２】
制御信号電圧変化調整回路１２６は、電流源１２７と、ＰＭＯＳトランジスタ１２８と、可変抵抗素子をなすＮＭＯＳトランジスタ１２９を有している。電流源１２７は上流端をＶＤＤ電源線４２に接続し、ＰＭＯＳトランジスタ１２８は、ソースを電流源１２７の下流端に接続し、ゲートおよびドレインを接地線に接続している。ＮＭＯＳトランジスタ１２９は、ドレインを内部出力ノード４４に接続し、ゲートをＰＭＯＳトランジスタ１２８のソースに接続し、ソースをＮＭＯＳトランジスタ４１のドレインに接続している。
【０１３３】
ＰＭＯＳトランジスタ１２８はダイオード接続されているので、ＰＭＯＳトランジスタ１２８のスレッショルド電圧をＶthＰとすると、ＰＭＯＳトランジスタ１２８のソース電圧は｜ＶthＰ｜となり、ＮＭＯＳトランジスタ１２９のゲートには｜ＶthＰ｜が供給される。この結果、ＮＭＯＳトランジスタ４１がオン状態になると、ＮＭＯＳトランジスタ１２９のゲート・ソース間電圧は｜ＶthＰ｜となる。本例では、この状態でＮＭＯＳトランジスタ１２９がオン状態となるように回路定数が設定される。
【０１３４】
本例の場合、ＮＭＯＳトランジスタ１２９のオン抵抗値は、ＰＭＯＳトランジスタ１２８のスレッショルド電圧ＶthＰに依存し、ＰＭＯＳトランジスタ１２８のスレッショルド電圧ＶthＰが低い（｜ＶthＰ｜が大きい）と、ＮＭＯＳトランジスタ１２９のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ１２９のオン抵抗値は小さくなる。これに対して、ＰＭＯＳトランジスタ１２８のスレッショルド電圧ＶthＰが高い（｜ＶthＰ｜が小さい）と、ＮＭＯＳトランジスタ１２９のゲート・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ１２９のオン抵抗値は大きくなる。
【０１３５】
インバータ１２５は、ＰＭＯＳトランジスタ４５のドレインと内部出力ノード４７（図１４に示すプリバッファ３６の第２の出力ノード４７）との間に制御信号電圧変化調整回路１３０を接続し、その他については、図１４に示すインバータ３９と同様に構成したものである。制御信号電圧変化調整回路１３０は、制御信号ＳＢＮ３の立ち上がり時の電圧変化を調整するものであり、ＰＭＯＳトランジスタ４５とともに制御信号ＳＢＮ３をプルアップするプルアップ回路を構成している。
【０１３６】
制御信号電圧変化調整回路１３０は、ＮＭＯＳトランジスタ１３１と、電流源１３２と、可変抵抗素子をなすＰＭＯＳトランジスタ１３３を有している。ＮＭＯＳトランジスタ１３１は、ドレインおよびゲートをＶＤＤ電源線４２に接続し、ソースを電流源１３２の上流端に接続し、電流源１３２は下流端を接地線に接続している。ＰＭＯＳトランジスタ１３３は、ソースをＰＭＯＳトランジスタ４５のドレインに接続し、ゲートをＮＭＯＳトランジスタ１３１のソースに接続し、ドレインを内部出力ノード４７に接続している。
【０１３７】
ＮＭＯＳトランジスタ１３１はダイオード接続されているので、ＮＭＯＳトランジスタ１３１のスレッショルド電圧をＶthＮとすると、ＮＭＯＳトランジスタ１３１のソース電圧はＶＤＤ−ＶthＮとなり、ＰＭＯＳトランジスタ１３３のゲートにはＶＤＤ−ＶthＮが供給される。この結果、ＰＭＯＳトランジスタ４５がオン状態になると、ＰＭＯＳトランジスタ１３３のソース・ゲート間電圧はＶthＮとなる。本例では、この状態でＰＭＯＳトランジスタ１３３がオン状態となるように回路定数が設定される。
【０１３８】
本例の場合、ＰＭＯＳトランジスタ１３３のオン抵抗値は、ＮＭＯＳトランジスタ１３１のスレッショルド電圧ＶthＮに依存し、ＮＭＯＳトランジスタ１３１のスレッショルド電圧ＶthＮが高いと、ＰＭＯＳトランジスタ１３３のソース・ゲート間電圧が大きくなりＰＭＯＳトランジスタ１３３のオン抵抗値は小さくなる。これに対して、ＮＭＯＳトランジスタ１３１のスレッショルド電圧ＶthＮが低いと、ＰＭＯＳトランジスタ１３３のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ１３３のオン抵抗値は大きくなる。
【０１３９】
このように構成された本発明の第７実施形態の出力回路１２０においては、内部出力信号ＳＡ３の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１、１２９＝オン状態、制御信号ＳＢＰ３の電位＝０Ｖとなっている。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態、制御信号ＳＢＮ３の電位＝０Ｖとなっている。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態、外部出力信号ＳＣ３の電位＝ＶＤＤとなっている。
【０１４０】
この状態から、内部出力信号ＳＡ３の電位が０Ｖに立ち下がると、ＰＭＯＳトランジスタ４０＝オン状態、ＮＭＯＳトランジスタ４１＝オフ状態となり、制御信号ＳＢＰ３は０ＶからＶＤＤに立ち上がる。また、ＰＭＯＳトランジスタ４５、１３３＝オン状態、ＮＭＯＳトランジスタ４６＝オフ状態となり、制御信号ＳＢＮ３は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ４８＝オフ状態、ＮＭＯＳトランジスタ４９＝オン状態となり、外部出力信号ＳＣ３はＶＤＤから０Ｖに立ち下がる。
【０１４１】
その後、内部出力信号ＳＡ３の電位がＶＤＤに立ち上がると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１、１２９＝オン状態となり、制御信号ＳＢＰ３はＶＤＤから０Ｖに立ち下がる。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態となり、制御信号ＳＢＮ３はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態となり、外部出力信号ＳＣ３は０ＶからＶＤＤに立ち上がる。
【０１４２】
以上のように、本発明の第７実施形態の出力回路１２０においては、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１、１２９＝オン状態となり、制御信号ＳＢＰ３はＶＤＤから０Ｖに立ち下がり、ＰＭＯＳトランジスタ４８＝オン状態となる。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態となり、制御信号ＳＢＮ３はＶＤＤから０Ｖに立ち下がり、ＮＭＯＳトランジスタ４９＝オフ状態になる。
【０１４３】
この結果、ＰＭＯＳトランジスタ４８は、外部出力信号ＳＣ３を０ＶからＶＤＤに立ち上げることになるが、半導体集積回路装置１１９の製造ばらつきによりＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、ＰＭＯＳトランジスタ４８の駆動能力がばらつくことになる。
【０１４４】
しかしながら、半導体集積回路装置１１９のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが低電圧側にばらつき、ＰＭＯＳトランジスタ１２８のスレッショルド電圧ＶthＰが低くなっている（｜ＶthＰ｜が大きくなっている）と、ＮＭＯＳトランジスタ１２９のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ１２９のオン抵抗値は小さくなる。したがって、ＮＭＯＳトランジスタ４１と制御信号電圧変化調整回路１２６からなるプルダウン回路は駆動能力が大きくなる。
【０１４５】
この結果、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢＰ３の立ち下がりがより急峻になり、ＰＭＯＳトランジスタ４８は、そのスレッショルド電圧ＶthＰが低電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ３の立ち上がりがより緩慢にならないように作用する。
【０１４６】
これに対して、半導体集積回路装置１１９のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側にばらつき、ＰＭＯＳトランジスタ１２８のスレッショルド電圧ＶthＰが高くなっている（｜ＶthＰ｜が小さくなっている）と、ＮＭＯＳトランジスタ１２９のゲート・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ１２９のオン抵抗値は大きくなる。したがって、ＮＭＯＳトランジスタ４１と制御信号電圧変化調整回路１２６からなるプルダウン回路は駆動能力が小さくなる。
【０１４７】
この結果、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢＰ３の立ち下がりがより緩慢になり、ＰＭＯＳトランジスタ４８は、そのスレッショルド電圧ＶthＰが高電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ３の立ち上がりがより急峻にならないように作用する。
【０１４８】
したがって、本発明の第７実施形態の出力回路１２０によれば、出力バッファ３７のＰＭＯＳトランジスタ４８のスレッショルド電圧ＶthＰのばらつきによる外部出力信号ＳＣ３のスルーレートのばらつきを抑制することができる。
【０１４９】
また、本発明の第７実施形態の出力回路１２０においては、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がると、ＰＭＯＳトランジスタ４０＝オン状態、ＮＭＯＳトランジスタ４１＝オフ状態となり、制御信号ＳＢＰ３は０ＶからＶＤＤに立ち上がり、ＰＭＯＳトランジスタ４８＝オフ状態となる。また、ＰＭＯＳトランジスタ４５、１３３＝オン状態、ＮＭＯＳトランジスタ４６＝オフ状態となり、制御信号ＳＢＮ３は０ＶからＶＤＤに立ち上がり、ＮＭＯＳトランジスタ４９＝オン状態になる。
【０１５０】
この結果、ＮＭＯＳトランジスタ４９は、外部出力信号ＳＣ３をＶＤＤから０Ｖに立ち下げることになるが、半導体集積回路装置１１９の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、ＮＭＯＳトランジスタ４９の駆動能力がばらつくことになる。
【０１５１】
しかしながら、半導体集積回路装置１１９のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが高電圧側にばらつき、ＮＭＯＳトランジスタ１３１のスレッショルド電圧ＶthＮが高くなっていると、ＰＭＯＳトランジスタ１３３のソース・ゲート間電圧が大きくなり、ＰＭＯＳトランジスタ１３３のオン抵抗値は小さくなる。したがって、ＰＭＯＳトランジスタ４５と制御信号電圧変化調整回路１３０からなるプルアップ回路は駆動能力が大きくなる。
【０１５２】
この結果、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢＮ３の立ち上がりがより急峻になり、ＮＭＯＳトランジスタ４９は、そのスレッショルド電圧ＶthＮが高電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより緩慢にならないように作用する。
【０１５３】
これに対して、半導体集積回路装置１１９のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらつき、ＮＭＯＳトランジスタ１３１のスレッショルド電圧ＶthＮが低くなっていると、ＰＭＯＳトランジスタ１３３のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ１３３のオン抵抗値は大きくなり、ＰＭＯＳトランジスタ４５と制御信号電圧変化調整回路１３０からなるプルアップ回路は駆動能力が大きくなる。
【０１５４】
この結果、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢＮ３の立ち上がりがより緩慢になり、ＮＭＯＳトランジスタ４９は、そのスレッショルド電圧ＶthＮが低電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより急峻にならないように作用する。
【０１５５】
したがって、本発明の第７実施形態の出力回路１２０によれば、出力バッファ３７のＮＭＯＳトランジスタ４９のスレッショルド電圧ＶthＮのばらつきによる外部出力信号ＳＣ３のスルーレートのばらつきを抑制することができる。
【０１５６】
（第８実施形態）
図８は本発明の第８実施形態の出力回路を示す回路図である。図８中、１３５は半導体集積回路装置、１３６は半導体集積回路装置１３５に搭載された本発明の第８実施形態の出力回路、１３７は半導体集積回路装置１３５の出力端子、１３８は外部信号配線である。
【０１５７】
本発明の第８実施形態の出力回路１３６は、図１４に示す第３従来例の出力回路３３が備えるプリバッファ３６と回路構成の異なるプリバッファ１３９を備えると共に、出力バッファ３７の出力ノード５０を出力端子１３7に接続し、その他については、図１４に示す第３従来例の出力回路３３と同様に構成したものである。
【０１５８】
プリバッファ１３９は、第１のプリバッファをなすインバータ１４０と第２のプリバッファをなすインバータ１４１を有している。インバータ１４０は、内部出力ノード４４（図１４に示すプリバッファ３６の第１の出力ノード４４）とＮＭＯＳトランジスタ４１のドレインとの間に制御信号電圧変化調整回路１４２を接続し、その他については、図１４に示すインバータ３８と同様に構成したものである。
【０１５９】
制御信号電圧変化調整回路１４２は、制御信号ＳＢＰ３の立ち下がり時の電圧変化を調整するものであり、ＮＭＯＳトランジスタ４１とともに制御信号ＳＢＰ３をプルダウンするプルダウン回路を構成している。
【０１６０】
制御信号電圧変化調整回路１４２は、電流源１４３と、ＰＭＯＳトランジスタ１４４と、可変抵抗素子をなすＮＭＯＳトランジスタ１４５を有している。電流源１４３は上流端をＶＤＤ電源線４２に接続し、ＰＭＯＳトランジスタ１４４は、ソースを電流源１４３の下流端に接続し、ゲートおよびドレインをＮＭＯＳトランジスタ４１のドレインに接続している。ＮＭＯＳトランジスタ１４５は、ドレインを内部出力ノード４４に接続し、ゲートをＰＭＯＳトランジスタ１４４のソースに接続し、ソースをＮＭＯＳトランジスタ４１のドレインに接続している。
【０１６１】
ＰＭＯＳトランジスタ１４４はダイオード接続されているので、ＰＭＯＳトランジスタ１４４のスレッショルド電圧をＶthＰとすると、ＰＭＯＳトランジスタ１４４のソース電圧は｜ＶthＰ｜となり、ＮＭＯＳトランジスタ１４５のゲートには｜ＶthＰ｜が供給される。この結果、ＮＭＯＳトランジスタ４１がオン状態になると、ＮＭＯＳトランジスタ１４５のゲート・ソース間電圧は｜ＶthＰ｜となる。本例では、この状態でＮＭＯＳトランジスタ１４５がオン状態となるように回路定数が設定される。
【０１６２】
本例の場合、ＮＭＯＳトランジスタ１４５のオン抵抗値は、ＰＭＯＳトランジスタ１４４のスレッショルド電圧ＶthＰに依存し、ＰＭＯＳトランジスタ１４４のスレッショルド電圧ＶthＰが低い（｜ＶthＰ｜が大きい）と、ＮＭＯＳトランジスタ１４５のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ１４５のオン抵抗値は小さくなる。これに対して、ＰＭＯＳトランジスタ１４４のスレッショルド電圧ＶthＰが高い（｜ＶthＰ｜が小さい）と、ＮＭＯＳトランジスタ１４５のゲート・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ１４５のオン抵抗値は大きくなる。
【０１６３】
インバータ１４１は、ＰＭＯＳトランジスタ４５のドレインと内部出力ノード４７（図１４に示すプリバッファ３６の第２の出力ノード４７）との間に制御信号電圧変化調整回路１４６を接続し、その他については、図１４に示すインバータ３９と同様に構成したものである。制御信号電圧変化調整回路１４６は、制御信号ＳＢＮ３の立ち上がり時の電圧変化を調整するものであり、ＰＭＯＳトランジスタ４５とともに制御信号ＳＢＮ３をプルアップするプルアップ回路を構成している。
【０１６４】
制御信号電圧変化調整回路１４６は、ＮＭＯＳトランジスタ１４７と、電流源１４８と、可変抵抗素子をなすＰＭＯＳトランジスタ１４９を有している。ＮＭＯＳトランジスタ１４７は、ゲートおよびドレインをＰＭＯＳトランジスタ４５のドレインに接続し、ソースを電流源１４８の上流端に接続し、電流源１４８は下流端を接地線に接続している。ＰＭＯＳトランジスタ１４９は、ソースをＰＭＯＳトランジスタ４５のドレインに接続し、ゲートをＮＭＯＳトランジスタ１４７のソースに接続し、ドレインを内部出力ノード４７に接続している。
【０１６５】
ＮＭＯＳトランジスタ１４７はダイオード接続されているので、ＮＭＯＳトランジスタ１４７のスレッショルド電圧をＶthＮとすると、ＮＭＯＳトランジスタ１４７のソース電圧はＶＤＤ−ＶthＮとなり、ＰＭＯＳトランジスタ１４９のゲートにはＶＤＤ−ＶthＮが供給される。この結果、ＰＭＯＳトランジスタ４５がオン状態になると、ＰＭＯＳトランジスタ１４９のソース・ゲート間電圧はＶthＮとなる。本例では、この状態でＰＭＯＳトランジスタ１４９がオン状態になるように回路定数が設定される。
【０１６６】
本例の場合、ＰＭＯＳトランジスタ１４９のオン抵抗値は、ＮＭＯＳトランジスタ１４７のスレッショルド電圧ＶthＮに依存し、ＮＭＯＳトランジスタ１４７のスレッショルド電圧ＶthＮが高いと、ＰＭＯＳトランジスタ１４９のソース・ゲート間電圧が大きくなり、ＰＭＯＳトランジスタ１４９のオン抵抗値は小さくなる。これに対して、ＮＭＯＳトランジスタ１４７のスレッショルド電圧ＶthＮが低いと、ＰＭＯＳトランジスタ１４９のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ１４９のオン抵抗値は大きくなる。
【０１６７】
このように構成された本発明の第８実施形態の出力回路１３６においては、内部出力信号ＳＡ３の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１、１４５＝オン状態、制御信号ＳＢＰ３の電位＝０Ｖとなっている。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態、制御信号ＳＢＮ３の電位＝０Ｖとなっている。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態、外部出力信号ＳＣ３の電位＝ＶＤＤとなっている。
【０１６８】
この状態から、内部出力信号ＳＡ３の電位が０Ｖに立ち下がると、ＰＭＯＳトランジスタ４０＝オン状態、ＮＭＯＳトランジスタ４１＝オフ状態となり、制御信号ＳＢＰ３は０ＶからＶＤＤに立ち上がる。また、ＰＭＯＳトランジスタ４５、１４９＝オン状態、ＮＭＯＳトランジスタ４６＝オフ状態となり、制御信号ＳＢＮ３は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ４８＝オフ状態、ＮＭＯＳトランジスタ４９＝オン状態となり、外部出力信号ＳＣ３はＶＤＤから０Ｖに立ち下がる。
【０１６９】
その後、内部出力信号ＳＡ３がＶＤＤに立ち上がると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１、１４５＝オン状態となり、制御信号ＳＢＰ３はＶＤＤから０Ｖに立ち下がる。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態となり、制御信号ＳＢＮ３はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態となり、外部出力信号ＳＣ３は０ＶからＶＤＤに立ち上がる。
【０１７０】
以上のように、本発明の第８実施形態の出力回路１３６においては、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１、１４５＝オン状態となり、制御信号ＳＢＰ３はＶＤＤから０Ｖに立ち下がり、ＰＭＯＳトランジスタ４８＝オン状態となる。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態となり、制御信号ＳＢＮ３はＶＤＤから０Ｖに立ち下がり、ＮＭＯＳトランジスタ４９＝オフ状態になる。
【０１７１】
この結果、ＰＭＯＳトランジスタ４８は、外部出力信号ＳＣ３を０ＶからＶＤＤに立ち上げることになるが、半導体集積回路装置１３５の製造ばらつきによりＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、ＰＭＯＳトランジスタ４８の駆動能力がばらつくことになる。
【０１７２】
しかしながら、半導体集積回路装置１３５のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが低電圧側にばらつき、ＰＭＯＳトランジスタ１４４のスレッショルド電圧ＶthＰが低くなっている（｜ＶthＰ｜が大きくなっている）と、ＮＭＯＳトランジスタ１４５のゲート・ソース間電圧が大きくなり、ＮＭＯＳトランジスタ１４５のオン抵抗値は小さくなる。したがって、ＮＭＯＳトランジスタ４１と制御信号電圧変化調整回路１４２からなるプルダウン回路は駆動能力が大きくなる。
【０１７３】
この結果、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢＰ３の立ち下がりがより急峻になり、ＰＭＯＳトランジスタ４８は、そのスレッショルド電圧ＶthＰが低電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ３の立ち上がりがより緩慢にならないように作用する。
【０１７４】
これに対して、半導体集積回路装置１３５のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側にばらつき、ＰＭＯＳトランジスタ１４４のスレッショルド電圧ＶthＰが高くなっている（｜ＶthＰ｜が小さくなっている）と、ＮＭＯＳトランジスタ１４５のゲート・ソース間電圧が小さくなり、ＮＭＯＳトランジスタ１４５のオン抵抗値は大きくなる。したがって、ＮＭＯＳトランジスタ４１と制御信号電圧変化調整回路１４２からなるプルダウン回路は駆動能力が小さくなる。
【０１７５】
この結果、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢＰ３の立ち下がりがより緩慢になり、ＰＭＯＳトランジスタ４８は、そのスレッショルド電圧ＶthＰが高電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ３の立ち上がりがより急峻にならないように作用する。
【０１７６】
したがって、本発明の第８実施形態の出力回路１３６によれば、出力バッファ３７のＰＭＯＳトランジスタ４８のスレッショルド電圧ＶthＰのばらつきによる外部出力信号ＳＣ３のスルーレートのばらつきを抑制することができる。
【０１７７】
また、本発明の第８実施形態の出力回路１３６においては、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がると、ＰＭＯＳトランジスタ４０＝オン状態、ＮＭＯＳトランジスタ４１＝オフ状態となり、制御信号ＳＢＰ３は０ＶからＶＤＤに立ち上がり、ＰＭＯＳトランジスタ４８＝オフ状態となる。また、ＰＭＯＳトランジスタ４５、１４９＝オン状態、ＮＭＯＳトランジスタ４６＝オフ状態となり、制御信号ＳＢＮ３は０ＶからＶＤＤに立ち上がり、ＮＭＯＳトランジスタ４９＝オン状態になる。
【０１７８】
この結果、ＮＭＯＳトランジスタ４９は、外部出力信号ＳＣ３をＶＤＤから０Ｖに立ち下げることになるが、半導体集積回路装置１３５の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、ＮＭＯＳトランジスタ４９の駆動能力がばらつくことになる。
【０１７９】
しかしながら、半導体集積回路装置１３５のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが高電圧側にばらつき、ＮＭＯＳトランジスタ１４７のスレッショルド電圧ＶthＮが高くなっていると、ＰＭＯＳトランジスタ１４９のソース・ゲート間電圧が大きくなり、ＰＭＯＳトランジスタ１４９のオン抵抗値は小さくなる。したがって、ＰＭＯＳトランジスタ４５と制御信号電圧変化調整回路１４６からなるプルアップ回路は駆動能力が大きくなる。
【０１８０】
この結果、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢＮ３の立ち上がりがより急峻になり、ＮＭＯＳトランジスタ４９は、そのスレッショルド電圧ＶthＮが高電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより緩慢にならないように作用する。
【０１８１】
これに対して、半導体集積回路装置１３５のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらつき、ＮＭＯＳトランジスタ１４７のスレッショルド電圧ＶthＮが低くなっていると、ＰＭＯＳトランジスタ１４９のソース・ゲート間電圧が小さくなり、ＰＭＯＳトランジスタ１４９のオン抵抗値は大きくなる。したがって、ＰＭＯＳトランジスタ４５と制御信号電圧変化調整回路１４６からなるプルアップ回路は駆動能力が小さくなる。
【０１８２】
この結果、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢＮ３の立ち上がりがより緩慢になり、ＮＭＯＳトランジスタ４９は、そのスレッショルド電圧ＶthＮが低電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより急峻にならないように作用する。
【０１８３】
したがって、本発明の第８実施形態の出力回路１３６によれば、出力バッファ３７のＮＭＯＳトランジスタ４９のスレッショルド電圧ＶthＮのばらつきによる外部出力信号ＳＣ３のスルーレートのばらつきを抑制することができる。
【０１８４】
（第９実施形態）
図９は本発明の第９実施形態の出力回路を示す回路図である。図９中、１５１は半導体集積回路装置、１５２は半導体集積回路装置１５１に搭載された本発明の第９実施形態の出力回路、１５３は半導体集積回路装置１５１の出力端子、１５４は外部信号配線である。
【０１８５】
本発明の第９実施形態の出力回路１５２は、図１４に示す第３従来例の出力回路３３が備えるプリバッファ３６と回路構成の異なるプリバッファ１５５を備えると共に、出力バッファ３７の出力ノード５０を出力端子１５３に接続し、その他については、図１４に示す第３従来例の出力回路３３と同様に構成したものである。
【０１８６】
プリバッファ１５５は、第１のプリバッファをなすインバータ１５６と第２のプリバッファをなすインバータ１５７を有している。インバータ１５６は、ＮＭＯＳトランジスタ４１の基板（バックゲート）に制御信号電圧変化調整回路１５８の制御電圧出力ノードを接続し、その他については、図１４に示すインバータ３８と同様に構成したものである。制御信号電圧変化調整回路１５８は、制御信号ＳＢＰ３の立ち下がり時の電圧変化を調整するものであり、ＮＭＯＳトランジスタ４１とともに制御信号ＳＢＰ３をプルダウンするプルダウン回路を構成している。
【０１８７】
制御信号電圧変化調整回路１５８は、電流源１５９とＰＭＯＳトランジスタ１６０を有している。電流源１５９は上流端をＶＤＤ電源線４２に接続し、ＰＭＯＳトランジスタ１６０は、ソースを電源線１５９の下流端およびＮＭＯＳトランジスタ４１の基板（バックゲート）に接続し、ゲートおよびドレインを接地線に接続している。
【０１８８】
ＰＭＯＳトランジスタ１６０はダイオード接続されているので、ＰＭＯＳトランジスタ１６０のスレッショルド電圧をＶthＰとすると、ＰＭＯＳトランジスタ１６０のソース電圧は｜ＶthＰ｜となり、ＮＭＯＳトランジスタ４１の基板（バックゲート）には｜ＶthＰ｜が供給される。
【０１８９】
本例の場合、ＮＭＯＳトランジスタ４１のスレッショルド電圧ＶthＮは、ＰＭＯＳトランジスタ１６０のスレッショルド電圧ＶthＰに依存し、ＰＭＯＳトランジスタ１６０のスレッショルド電圧ＶthＰが低い（｜ＶthＰ｜が大きい）と、ＮＭＯＳトランジスタ４１の基板・ソース間電圧（バックゲート・ソース間電圧）は大きくなり、ＮＭＯＳトランジスタ４１のスレッショルド電圧ＶthＮは低くなる。これに対して、ＰＭＯＳトランジスタ１６０のスレッショルド電圧ＶthＰが高い（｜ＶthＰ｜が小さい）と、ＮＭＯＳトランジスタ４１の基板・ソース間電圧は小さくなり、ＮＭＯＳトランジスタ４１のスレッショルド電圧ＶthＮは高くなる。
【０１９０】
インバータ１５７は、ＰＭＯＳトランジスタ４５の基板（バックゲート）に制御信号電圧変化調整回路１６１の制御電圧出力ノードを接続し、その他については、図１４に示すインバータ３９と同様に構成したものである。制御信号電圧変化調整回路１６１は、制御信号ＳＢＮ３の立ち上がり時の電圧変化を調整するものであり、ＰＭＯＳトランジスタ４５とともに制御信号ＳＢＮ３をプルアップするプルアップ回路を構成している。
【０１９１】
制御信号電圧変化調整回路１６１は、ＮＭＯＳトランジスタ１６２と電流源１６３を有している。ＮＭＯＳトランジスタ１６２は、ゲートおよびドレインをＶＤＤ電源線４２に接続し、ソースを電流源１６３の上流端およびＰＭＯＳトランジスタ４５の基板（バックゲート）に接続し、電流源１６３は下流端を接地線に接続している。
【０１９２】
ＮＭＯＳトランジスタ１６２はダイオード接続されているので、ＮＭＯＳトランジスタ１６２のスレッショルド電圧をＶthＮとすると、ＮＭＯＳトランジスタ１６２のソース電圧はＶＤＤ−ＶthＮとなり、ＰＭＯＳトランジスタ４５の基板（バックゲート）にはＶＤＤ−ＶthＮが供給される。
【０１９３】
本例の場合、ＰＭＯＳトランジスタ４５のスレッショルド電圧ＶthＰは、ＮＭＯＳトランジスタ１６２のスレッショルド電圧ＶthＮに依存し、ＮＭＯＳトランジスタ１６２のスレッショルド電圧ＶthＮが高いと、ＰＭＯＳトランジスタ４５のソース・基板間電圧（ソース・バックゲート間電圧）が大きくなり、ＰＭＯＳトランジスタ４５のスレッショルド電圧ＶthＰが高くなる。これに対して、ＮＭＯＳトランジスタ１６２のスレッショルド電圧ＶthＮが低いと、ＰＭＯＳトランジスタ４５のソース・基板間電圧が小さくなり、ＰＭＯＳトランジスタ４５のスレッショルド電圧ＶthＰは低くなる。
【０１９４】
このように構成された本発明の第９実施形態の出力回路１５２においては、内部出力信号ＳＡ３の電位＝ＶＤＤにあると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１＝オン状態、制御信号ＳＢＰ３の電位＝０Ｖとなっている。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態、制御信号ＳＢＮ３の電位＝０Ｖとなっている。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態、外部出力信号ＳＣ３の電位＝ＶＤＤとなっている。
【０１９５】
この状態から、内部出力信号ＳＡ３が０Ｖに立ち下がると、ＰＭＯＳトランジスタ４０＝オン状態、ＮＭＯＳトランジスタ４１＝オフ状態となり、制御信号ＳＢＰ３は０ＶからＶＤＤに立ち上がる。また、ＰＭＯＳトランジスタ４５＝オン状態、ＮＭＯＳトランジスタ４６＝オフ状態となり、制御信号ＳＢＮ３は０ＶからＶＤＤに立ち上がる。この結果、ＰＭＯＳトランジスタ４８＝オフ状態、ＮＭＯＳトランジスタ４９＝オン状態となり、外部出力信号ＳＣ３はＶＤＤから０Ｖに立ち下がる。
【０１９６】
その後、内部出力信号ＳＡ３がＶＤＤに立ち上がると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１＝オン状態となり、制御信号ＳＢＰ３はＶＤＤから０Ｖに立ち下がる。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態となり、制御信号ＳＢＮ３はＶＤＤから０Ｖに立ち下がる。この結果、ＰＭＯＳトランジスタ４８＝オン状態、ＮＭＯＳトランジスタ４９＝オフ状態となり、外部出力信号ＳＣ３は０ＶからＶＤＤに立ち上がる。
【０１９７】
以上のように、本発明の第９実施形態の出力回路１５２においては、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がると、ＰＭＯＳトランジスタ４０＝オフ状態、ＮＭＯＳトランジスタ４１＝オン状態となり、制御信号ＳＢＰ３はＶＤＤから０Ｖに立ち下がり、ＰＭＯＳトランジスタ４８＝オン状態となる。また、ＰＭＯＳトランジスタ４５＝オフ状態、ＮＭＯＳトランジスタ４６＝オン状態となり、制御信号ＳＢＮ３はＶＤＤから０Ｖに立ち下がり、ＮＭＯＳトランジスタ４９＝オフ状態になる。
【０１９８】
この結果、ＰＭＯＳトランジスタ４８は、外部出力信号ＳＣ３を０ＶからＶＤＤに立ち上げることになるが、半導体集積回路装置１５１の製造ばらつきによりＰＭＯＳトランジスタのスレッショルド電圧ＶthＰがばらつくと、ＰＭＯＳトランジスタ４８の駆動能力がばらつくことになる。
【０１９９】
しかしながら、半導体集積回路装置１５１のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが低電圧側にばらつき、ＰＭＯＳトランジスタ１６０のスレッショルド電圧ＶthＰが低くなっている（｜ＶthＰ｜が大きくなっている）と、ＮＭＯＳトランジスタ４１の基板・ソース間電圧（バックゲート・ソース間電圧）が大きくなり、ＮＭＯＳトランジスタ４１のスレッショルド電圧ＶthＮが低くなる。したがって、ＮＭＯＳトランジスタ４１の駆動能力は大きくなる。
【０２００】
この結果、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢＰ３の立ち下がりがより急峻になり、ＰＭＯＳトランジスタ４８は、そのスレッショルド電圧ＶthＰが低電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより緩慢にならないように作用する。
【０２０１】
これに対して、半導体集積回路装置１５１のＰＭＯＳトランジスタのスレッショルド電圧ＶthＰが高電圧側にばらつき、ＰＭＯＳトランジスタ１６０のスレッショルド電圧ＶthＰが高くなっている（｜ＶthＰ｜が小さくなっている）と、ＮＭＯＳトランジスタ４１の基板・ソース間電圧（バックゲート・ソース間電圧）が小さくなり、ＮＭＯＳトランジスタ４１のスレッショルド電圧ＶthＮは高くなる。したがって、ＮＭＯＳトランジスタ４１の駆動能力は低くなる。
【０２０２】
この結果、内部出力信号ＳＡ３が０ＶからＶＤＤに立ち上がった場合、制御信号ＳＢＰ３の立ち下がりがより緩慢になり、ＰＭＯＳトランジスタ４８は、そのスレッショルド電圧ＶthＰが高電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより急峻にならないように作用する。
【０２０３】
したがって、本発明の第９実施形態の出力回路１５２によれば、出力バッファ３７のＰＭＯＳトランジスタ４８のスレッショルド電圧ＶthＰのばらつきによる外部出力信号ＳＣ３のスルーレートのばらつきを抑制することができる。
【０２０４】
また、本発明の第９実施形態の出力回路１５２においては、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がると、ＰＭＯＳトランジスタ４０＝オン状態、ＮＭＯＳトランジスタ４１＝オフ状態となり、制御信号ＳＢＰ３は０ＶからＶＤＤに立ち上がり、ＰＭＯＳトランジスタ４８＝オフ状態となる。また、ＰＭＯＳトランジスタ４５＝オン状態、ＮＭＯＳトランジスタ４６＝オフ状態となり、制御信号ＳＢＮ３は０ＶからＶＤＤに立ち上がり、ＮＭＯＳトランジスタ４９＝オン状態になる。
【０２０５】
この結果、ＮＭＯＳトランジスタ４９は、外部出力信号ＳＣ３をＶＤＤから０Ｖに立ち下げることになるが、半導体集積回路装置１５１の製造ばらつきによりＮＭＯＳトランジスタのスレッショルド電圧ＶthＮがばらつくと、ＮＭＯＳトランジスタ４９の駆動能力がばらつくことになる。
【０２０６】
しかしながら、半導体集積回路装置１５１のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが高電圧側にばらつき、ＮＭＯＳトランジスタ１６２のスレッショルド電圧ＶthＮが高くなっていると、ＰＭＯＳトランジスタ４５のソース・基板間電圧（ソース・バックゲート間電圧）が大きくなり、ＰＭＯＳトランジスタ４５のスレッショルド電圧ＶthＰは高くなる。したがって、ＰＭＯＳトランジスタ４５の駆動能力が高くなる。
【０２０７】
この結果、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢＮ３の立ち上がりがより急峻になり、ＮＭＯＳトランジスタ４９は、そのスレッショルド電圧ＶthＮが高電圧側にばらつき、その駆動能力が低くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより緩慢にならないように作用する。
【０２０８】
これに対して、半導体集積回路装置１５１のＮＭＯＳトランジスタのスレッショルド電圧ＶthＮが低電圧側にばらつき、ＮＭＯＳトランジスタ１６２のスレッショルド電圧ＶthＮが低くなっていると、ＰＭＯＳトランジスタ４５のソース・基板間電圧（ソース・バックゲート間電圧）が小さくなり、ＰＭＯＳトランジスタ４５のスレッショルド電圧ＶthＰは低くなる。したがって、ＰＭＯＳトランジスタ４５の駆動能力は低くなる。
【０２０９】
この結果、内部出力信号ＳＡ３がＶＤＤから０Ｖに立ち下がった場合、制御信号ＳＢＮ３の立ち上がりがより緩慢になり、ＮＭＯＳトランジスタ４９は、そのスレッショルド電圧ＶthＮが低電圧側にばらつき、その駆動能力が高くなっているにも関わらず、外部出力信号ＳＣ３の立ち下がりがより急峻にならないように作用する。
【０２１０】
したがって、本発明の第９実施形態の出力回路１５２によれば、出力バッファ３７のＮＭＯＳトランジスタ４９のスレッショルド電圧ＶthＮのばらつきによる外部出力信号ＳＣ３のスルーレートのばらつきを抑制することができる。
【０２１１】
ここで、本発明の出力回路を整理すると、本発明の出力回路には、少なくとも、以下の出力回路が含まれる。
【０２１２】
（付記１）内部出力信号を入力して制御信号を出力するプリバッファと、前記制御信号を入力して外部出力信号を出力する出力バッファを有し、前記プリバッファは、前記出力バッファのトランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する手段を有することを特徴とする出力回路。
【０２１３】
（付記２）前記出力バッファは、ドレインを前記外部出力信号用の出力端子に接続し、ゲートを前記プリバッファの出力ノードに接続し、ソースを第２の電源線に接続した第１の第１極性型トランジスタを有し、前記プリバッファは、第１の電源線と前記プリバッファの出力ノードとの間に接続され、前記内部入力信号を入力して前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号をプルアップするプルアップ回路と、前記プリバッファの出力ノードと前記第２の電源線との間に接続され、前記内部入力信号を入力して前記制御信号をプルダウンするプルダウン回路を有することを特徴とする付記１記載の出力回路。
【０２１４】
（付記３）前記プルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続した第１の第２極性型トランジスタと、一端を前記第１の第２極性型トランジスタのドレインに接続し、他端を前記プリバッファの出力ノードに接続し、前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する制御信号電圧変化調整回路を有し、前記プルダウン回路は、ドレインを前記プリバッファの出力ノードに接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第２の第１極性型トランジスタを有することを特徴とする付記２記載の出力回路。
【０２１５】
（付記４）前記制御信号電圧変化調整回路は、ゲートおよびドレインを前記第１の電源線に接続した第３の第１極性型トランジスタと、上流端を前記第３の第１極性型トランジスタのソースに接続し、他端を前記第２の電源線に接続した電流源と、ソースを前記第１の第２極性型トランジスタのドレインに接続し、ゲートを前記第３の第１極性型トランジスタのソースに接続し、ドレインを前記プリバッファの出力ノードに接続した第２の第２極性型トランジスタを有することを特徴とする付記３記載の出力回路。
【０２１６】
（付記５）前記制御信号電圧変化調整回路は、ゲートおよびドレインを前記第１の第２極性型トランジスタのドレインに接続した第３の第１極性型トランジスタと、上流端を前記第３の第１極性型トランジスタのソースに接続し、他端を前記第２の電源線に接続した電流源と、ソースを前記第１の第２極性型トランジスタのドレインに接続し、ゲートを前記第３の第１極性型トランジスタのソースに接続し、ドレインを前記プリバッファの出力ノードに接続した第２の第２極性型トランジスタを有することを特徴とする付記３記載の出力回路。
【０２１７】
（付記６）前記プルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続し、ドレインを前記プリバッファの出力ノードに接続した第１の第２極性型トランジスタと、制御電圧出力ノードを前記第１の第２極性型トランジスタの基板に接続し、前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する制御信号電圧変化調整回路を有し、前記プルダウン回路は、ドレインを前記プリバッファの出力ノードに接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第２の第１極性型トランジスタを有することを特徴とする付記２記載の出力回路。
【０２１８】
（付記７）前記制御信号電圧変化調整回路は、ゲートおよびドレインを前記第１の電源線に接続し、ソースを前記第１の第２極性型トランジスタの基板に接続した第３の第１極性型トランジスタと、上流端を前記第３の第１極性型トランジスタのソースに接続し、下流端を前記第２の電源線に接続したことを特徴とする付記６記載の出力回路。
【０２１９】
（付記８）前記出力バッファは、ソースを第１の電源線に接続し、ゲートを前記プリバッファの出力ノードに接続し、ドレインを前記外部出力信号用の出力端子に接続した第１の第２極性型トランジスタを有し、前記プリバッファは、前記第１の電源線と前記プリバッファの出力ノードとの間に接続され、前記内部入力信号を入力して前記制御信号をプルアップするプルアップ回路と、前記プリバッファの出力ノードと第２の電源線との間に接続され、前記内部出力信号を入力して、前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号をプルダウンするプルダウン回路を有することを特徴とする付記１記載の出力回路。
【０２２０】
（付記９）前記プルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続し、ドレインを前記プリバッファの出力ノードに接続した第２の第２極性型トランジスタを有し、前記プルダウン回路は、一端を前記プリバッファの出力ノードに接続し、前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する制御信号電圧変化調整回路と、ドレインを前記制御信号電圧変化調整回路の他端に接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第１の第１極性型トランジスタを有することを特徴とする付記８記載の出力回路。
【０２２１】
（付記１０）前記制御信号電圧変化調整回路は、上流端を前記第１の電源線に接続した電流源と、ソースを前記電流源の下流端に接続し、ゲートおよびドレインを前記第２の電源線に接続した第３の第２極性型トランジスタと、ドレインを前記プリバッファの出力ノードに接続し、ゲートを前記第３の第２極性型トランジスタのソースに接続し、ソースを前記第１の第１極性型トランジスタのドレインに接続した第２の第１極性型トランジスタを有することを特徴とする付記９記載の出力回路。
【０２２２】
（付記１１）前記制御信号電圧変化調整回路は、上流端を前記第１の電源線に接続した電流源と、ソースを前記電流源の下流端に接続し、ゲートおよびドレインを前記第１の第１極性型トランジスタのドレインに接続した第３の第２極性型トランジスタと、ドレインを前記プリバッファの出力ノードに接続し、ゲートを前記第３の第２極性型トランジスタのソースに接続し、ソースを前記第１の第１極性型トランジスタのドレインに接続した第２の第１極性型トランジスタを有することを特徴とする付記９記載の出力回路。
【０２２３】
（付記１２）前記プルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続し、ドレインを前記プリバッファの出力ノードに接続した第２の第２極性型トランジスタを有し、前記プルダウン回路は、ドレインを前記プリバッファの出力ノードに接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第１の第１極性型トランジスタと、制御電圧出力ノードを前記第１の第１極性型トランジスタの基板に接続し、前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記制御信号の電圧変化を調整する制御信号電圧変化調整回路を有することを特徴とする付記８記載の出力回路。
【０２２４】
（付記１３）前記制御信号電圧変化調整回路は、上流端を前記第１の電源線に接続した電流源と、ソースを前記電流源の下流端および前記第１の第１極性型トランジスタの基板に接続した第３の第２極性型トランジスタを有することを特徴とする付記１２記載の出力回路。
【０２２５】
（付記１４）前記出力バッファは、ソースを第１の電源線に接続し、ゲートを前記プリバッファの第１の出力ノードに接続し、ドレインを前記外部出力信号用の出力端子に接続した第１の第２極性型トランジスタと、ドレインを前記外部出力信号用の出力端子に接続し、ゲートを前記プリバッファの第２の出力ノードに接続し、ソースを第２の電源線に接続した第１の第１極性型トランジスタを有し、前記プリバッファは、前記内部入力信号を入力して第１の制御信号を前記プリバッファの第１の出力ノードに出力する第１のプリバッファと、前記内部入力信号を入力して第２の制御信号を前記プリバッファの第２の出力ノードに出力する第２のプリバッファを有し、前記第１のプリバッファは、前記第１の電源線と前記プリバッファの第１の出力ノードとの間に接続され、前記内部入力信号を入力して前記第１の制御信号をプルアップする第１のプルアップ回路と、前記プリバッファの第１の出力ノードと前記第２の電源線との間に接続され、前記内部出力信号を入力して前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第１の制御信号をプルダウンする第１のプルダウン回路を有し、前記第２のプリバッファは、前記第１の電源線と前記プリバッファの第２の出力ノードとの間に接続され、前記内部出力信号を入力して前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第２の制御信号をプルアップする第２のプルアップ回路と、前記第２のプリバッファの第２の出力ノードと前記第２の電源線との間に接続され、前記内部出力信号を入力して前記第２の制御信号をプルダウンする第２のプルダウン回路を有することを特徴とする付記１記載の出力回路。
【０２２６】
（付記１５）前記第１のプルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続し、ドレインを前記プリバッファの第１の出力ノードに接続した第２の第２極性型トランジスタを有し、前記第１のプルダウン回路は、
一端を前記プリバッファの第１の出力ノードに接続し、前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第１の制御信号の電圧変化を調整する第１の制御信号電圧変化調整回路と、ドレインを前記第１の制御信号電圧変化調整回路の他端に接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第２の第１極性型トランジスタを有し、前記第２のプルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続した第３の第２極性型トランジスタと、一端を前記第３の第２極性型トランジスタのドレインに接続し、他端を前記プリバッファの第２の出力ノードに接続し、前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第２の制御信号の電圧変化を調整する第２の制御信号電圧変化調整回路を有し、前記第２のプルダウン回路は、ドレインを前記プリバッファの第２の出力ノードに接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第３の第１極性型トランジスタを有することを特徴とする付記２記載の出力回路。
【０２２７】
（付記１６）前記第１の記制御信号電圧変化調整回路は、上流端を前記第１の電源線に接続した第１の電流源と、ソースを前記第１の電流源の下流端に接続し、ゲートおよびドレインを前記第２の電源線に接続した第４の第２極性型トランジスタと、ドレインを前記プリバッファの第１の出力ノードに接続し、ゲートを前記第４の第２極性型トランジスタのソースに接続し、ソースを前記第２の第１極性型トランジスタのドレインに接続した第４の第１極性型トランジスタを有し、前記第２の制御信号電圧変化調整回路は、ゲートおよびドレインを前記第１の電源線に接続した第５の第１極性型トランジスタと、上流端を前記第５の第１極性型トランジスタのソースに接続し、他端を前記第２の電源線に接続した第２の電流源と、ソースを前記第３の第２極性型トランジスタのドレインに接続し、ゲートを前記第５の第１極性型トランジスタのソースに接続し、ドレインを前記プリバッファの第２の出力ノードに接続した第５の第２極性型トランジスタを有することを特徴とする付記１５記載の出力回路。
【０２２８】
（付記１７）前記第１の記制御信号電圧変化調整回路は、上流端を前記第１の電源線に接続した第１の電流源と、ソースを前記第１の電流源の下流端に接続し、ゲートおよびドレインを前記第２の第１極性型トランジスタのドレインに接続した第４の第２極性型トランジスタと、ドレインを前記プリバッファの第１の出力ノードに接続し、ゲートを前記第４の第２極性型トランジスタのソースに接続し、ソースを前記第２の第１極性型トランジスタのドレインに接続した第４の第１極性型トランジスタを有し、前記第２の制御信号電圧変化調整回路は、ゲートおよびドレインを前記第３の第２極性型トランジスタのドレインに接続した第５の第１極性型トランジスタと、上流端を前記第５の第１極性型トランジスタのソースに接続し、他端を前記第２の電源線に接続した第２の電流源と、ソースを前記第３の第２極性型トランジスタのドレインに接続し、ゲートを前記第５の第１極性型トランジスタのソースに接続し、ドレインを前記プリバッファの第２の出力ノードに接続した第５の第２極性型トランジスタを有することを特徴とする付記１５記載の出力回路。
【０２２９】
（付記１８）前記第１のプルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続し、ドレインを前記プリバッファの第１の出力ノードに接続した第２の第２極性型トランジスタを有し、前記第１のプルダウン回路は、
ドレインを前記プリバッファの第１の出力ノードに接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第２の第１極性型トランジスタと、制御電圧出力ノードを前記第２の第１極性型トランジスタの基板に接続し、前記第１の第２極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第１の制御信号の電圧変化を調整する第１の制御信号電圧変化調整回路を有し、前記第２のプルアップ回路は、ソースを前記第１の電源線に接続し、ゲートを前記プリバッファの入力ノードに接続し、ドレインを前記プリバッファの第２の出力ノードに接続した第３の第２極性型トランジスタと、制御電圧出力ノードを前記第３の第２極性型トランジスタの基板に接続し、前記第１の第１極性型トランジスタのスレッショルド電圧のばらつきによる前記外部出力信号のスルーレートのばらつきを抑制するように前記第２の制御信号の電圧変化を調整する第２の制御信号電圧変化調整回路を有し、前記第２のプルダウン回路は、ドレインを前記プリバッファの第２の出力ノードに接続し、ゲートを前記プリバッファの入力ノードに接続し、ソースを前記第２の電源線に接続した第３の第１極性型トランジスタを有することを特徴とする付記１４記載の出力回路。
【０２３０】
（付記１９）前記第１の制御信号電圧変化調整回路は、上流端を前記第１の電源線に接続した電流源と、ソースを前記第１の電流源の下流端および前記第２の第１極性型トランジスタの基板に接続し、ゲートおよびドレインを前記第２の電源線に接続した第４の第２極性型トランジスタを有し、前記第２の制御信号電圧変化調整回路は、ゲートおよびドレインを前記第１の電源線に接続し、ソースを前記第３の第２極性型トランジスタの基板に接続した第４の第１極性型トランジスタと、上流端を前記第４の第１極性型トランジスタのソースに接続し、下流端を前記第２の電源線に接続した第２の電流源を有することを特徴とする付記１８記載の出力回路。
【図面の簡単な説明】
【０２３１】
【図１】本発明の第１実施形態の出力回路を示す回路図である。
【図２】本発明の第２実施形態の出力回路を示す回路図である。
【図３】本発明の第３実施形態の出力回路を示す回路図である。
【図４】本発明の第４実施形態の出力回路を示す回路図である。
【図５】本発明の第５実施形態の出力回路を示す回路図である。
【図６】本発明の第６実施形態の出力回路を示す回路図である。
【図７】本発明の第７実施形態の出力回路を示す回路図である。
【図８】本発明の第８実施形態の出力回路を示す回路図である。
【図９】本発明の第９実施形態の出力回路を示す回路図である。
【図１０】第１従来例の出力回路を示す回路図である。
【図１１】図１０に示す第１従来例の出力回路の動作波形図である。
【図１２】第２従来例の出力回路を示す回路図である。
【図１３】図１２に示す第２従来例の出力回路の動作波形図である。
【図１４】第３従来例の出力回路を示す回路図である。
【図１５】図１４に示す第３従来例の出力回路の動作波形図である。
【符号の説明】
【０２３２】
２…第１従来例の出力回路
７…プリバッファ
８…出力バッファ
１８…第２従来例の出力回路
２２…プリバッファ
２３…出力バッファ
３３…第３従来例の出力回路
３６…プリバッファ
３７…出力バッファ
５３…本発明の第１実施形態の出力回路
５８…プリバッファ
５９…制御信号電圧変化調整回路
６５…本発明の第２実施形態の出力回路
７０…プリバッファ
７１…制御信号電圧変化調整回路
７７…本発明の第３実施形態の出力回路
８２…プリバッファ
８３…制御信号電圧変化調整回路
８８…本発明の第４実施形態の出力回路
９２…プリバッファ
９３…制御信号電圧変化調整回路
９９…本発明の第５実施形態の出力回路
１０３…プリバッファ
１０４…制御信号電圧変化調整回路
１１０…本発明の第６実施形態の出力回路
１１４…プリバッファ
１１５…制御信号電圧変化調整回路
１２０…本発明の第７実施形態の出力回路
１２３…プリバッファ
１２４…インバータ（第１のプリバッファ）
１２５…インバータ（第２のプリバッファ）
１２６、１３０…制御信号電圧変化調整回路
１３６…本発明の第８実施形態の出力回路
１３９…プリバッファ
１４０…インバータ（第１のプリバッファ）
１４１…インバータ（第２のプリバッファ）
１４２、１４６…制御信号電圧変化調整回路
１５２…本発明の第９実施形態の出力回路
１５５…プリバッファ
１５６…インバータ（第１のプリバッファ）
１５７…インバータ（第２のプリバッファ）
１５８、１６１…制御信号電圧変化調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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