(57)【要約】【課題】  本発明の目的は、特別な工程を追加することなくＤＲＡＭキャパシタの下部電極の上端部における形状を制御して、リーク電流を低減し、ひいては信頼性を向上したキャパシタを有する半導体記憶装置及びその製造方法を提供することにある。【解決手段】  層間絶縁膜に円筒状に開口したシリンダ孔内壁に形成する下部電極を、第１の窒化チタン膜と前記第１の窒化チタン膜よりも窒素含有比が高い第２の窒化チタン膜から成る積層構造の導電膜で形成する。次に、第２の窒化チタン膜のエッチング速度が第１の窒化チタン膜のエッチング速度よりも大きい条件の反応性イオンエッチング法により前記導電膜をエッチングして、孔の内面にのみ残存させ、孔の内面にのみ残存させた導電膜の上端面と孔の内側面の成す角度が４５°以下のコップ形状の下部電極を形成する。その状態で、下部電極上に容量絶縁膜、及び上部電極を順次形成してキャパシタを構成する。【選択図】図１
2007081189.tif 000002
【特許請求の範囲】
【請求項１】
一つの選択用ＭＩＳＦＥＴと、一つのキャパシタにより情報を保持するメモリセルを有する半導体記憶装置の製造方法において、
前記キャパシタを製造する工程が、
（１）層間絶縁膜に円筒状に開口した孔を形成する工程と、
（２）前記孔の内面を含む全面に、第１層膜と前記第１層膜よりも窒素含有比が高い第２層膜から成る積層構造の導電膜を形成する工程と、
（３）前記第２層膜のエッチング速度が前記第１層膜のエッチング速度よりも大きい条件の反応性イオンエッチング法により前記導電膜をエッチングし、前記導電膜を前記孔の内面にのみ残存させ、前記孔の内面にのみ残存させた導電膜の上端面と前記孔の内側面の成す角度が４５°以下のコップ形状の下部電極を形成する工程と、
（４）前記下部電極上に容量絶縁膜、及び上部電極を順次形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記下部電極を形成する工程は、１ｍＴｏｒｒ以上３０ｍＴｏｒｒ以下の圧力範囲で行なう反応性イオンエッチング法を用いることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記導電膜を形成する工程は、窒素含有量を段階的に増加させて順に形成した３層膜以上の積層膜を形成する工程を含み、前記下部電極を形成する工程は、前記３層膜以上の積層膜の窒素含有量が高いほどエッチング速度が大きい条件でエッチングする工程を含むことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記下部電極を形成する工程は、少なくともハロゲン元素ガスを含むエッチングガスによる反応性イオンエッチング法を用いることを特徴とする請求項１乃至３に記載の半導体記憶装置の製造方法。
【請求項５】
前記ハロゲン元素ガスが、少なくとも塩素を含むことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記導電膜が、窒化金属膜であることを特徴とする請求項１乃至５に記載の半導体記憶装置の製造方法。
【請求項７】
前記導電膜が、窒化チタン膜であることを特徴とする請求項１乃至６に記載の半導体記憶装置の製造方法。
【請求項８】
前記容量絶縁膜は、酸化アルミニウム膜、酸化アルミニウムを含む膜、又は酸化アルミニウムを含む積層膜であることを特徴とする請求項１乃至７に記載の半導体記憶装置の製造方法。
【請求項９】
一つの選択用ＭＩＳＦＥＴと、一つのキャパシタにより情報を保持するメモリセルを有する半導体記憶装置であって、
絶縁膜に形成した孔内に設けられる前記キャパシタがコップ形状の下部電極と、上部電極と、前記下部電極と上部電極に挟まれた容量絶縁膜で構成される半導体記憶装置において、
前記下部電極が、第１層膜と前記第１層膜の上に設けた第２層膜から成る積層膜で構成され、第１層膜より第２層膜の方が窒素含有比が大きく、前記下部電極の上端面と前記孔内側面との成す角度が４５°以下であることを特徴とする半導体記憶装置。
【請求項１０】
前記下部電極が、上層膜ほど窒素含有比が大きい３層膜以上の積層膜で構成されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記下部電極が、窒化金属膜で構成されることを特徴とする請求項９乃至１０に記載の半導体記憶装置。
【請求項１２】
前記下部電極が、窒化チタン膜で構成されることを特徴とする請求項９乃至１１に記載の半導体記憶装置。
【請求項１３】
前記容量絶縁膜は、酸化アルミニウム膜、酸化アルミニウムを含む膜、又は酸化アルミニウムを含む積層膜であることを特徴とする請求項９乃至１２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にＤＲＡＭ（Dynamic Random Access Memory）及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、ＣＯＢ（Capacitor Over Bitline)構造、及びＳＴＣ（Stacked Trench Capacitor）構造を採用するに到っている。すなわち、キャパシタをビット線の形成位置より上方に形成することでキャパシタの底面積（投影面積）を大きく取れるようにし、また、キャパシタの高さを大きく取れるようにして、キャパシタ電極の面積を増加させている。その代表例は特開２００２―１７０９４０（特許文献１）と特開平８―３１６４３５（特許文献２）に開示されている。
【０００３】
特許文献１にはＣＯＢ構造のＤＲＡＭが記載されており、層間膜に開口された孔の内面に沿ったコップ形状のルテニウム膜を下部電極として用いているキャパシタの構造および製造方法が開示されている。ルテニウム膜はスパッタ法で形成する第１のルテニウム膜とＣＶＤ（Chemical Vapor Deposition）法で形成する第２のルテニウム膜の２層膜で構成されている。しかし、下部電極の上端部における形状が、電界集中による容量絶縁膜のリーク電流を増大させる問題については言及されていない。
【０００４】
一方、特許文献２では、コップ形状の多結晶シリコン膜を下部電極として用いている。特許文献１ではコップ形状の下部電極の内面のみを電極として機能させているのに対し、特許文献２ではコップ形状の下部電極の内面と外側面を電極として機能させている点が特徴である。この特許文献２では、下部電極の上端を丸める工程を追加することで、電界集中によるリーク電流の増大を防いでいる。
【０００５】
以上のように、キャパシタの下部電極の上端部における形状を制御するため、上記特許文献に示すような工夫をすることで、リーク電流の低減について一応の効果を奏していると考えられる。
【特許文献１】特開２００２−１７０９４０号公報
【特許文献２】特開平８−３１６４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、ＤＲＡＭの製造においては、コスト低減が強く求められており、特許文献２に示すような特別な工程を追加せずに下部電極の上端部における形状を制御できることが望ましい。しかし、実際の下部電極のエッチング加工工程においては、下部電極材料（ルテニウム膜、多結晶シリコン膜、窒化チタン膜等）を所望形状に加工することのみならず、下部電極材料のエッチング時に半導体基板上に同時に存在するホトレジスト膜や層間膜とのエッチング速度の選択比を確保しなければならないという制約があり、下部電極の上端部における形状を制御することが困難となっていた。
【０００７】
そこで本発明の主な目的は、特別な工程を追加することなく下部電極の上端部における形状を制御して、リーク電流を低減し、ひいては信頼性を向上したキャパシタを有する半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体記憶装置の製造方法では、キャパシタを製造する工程が、
（１）層間絶縁膜に円筒状に開口した孔を形成する工程と、
（２）前記孔の内面を含む全面に、第１層膜と前記第１層膜よりも窒素含有比が高い第２層膜から成る積層構造の導電膜を形成する工程と、
（３）前記第２層膜のエッチング速度が前記第１層膜のエッチング速度よりも大きい条件の反応性イオンエッチング法により前記導電膜をエッチングし、前記導電膜を前記孔の内面にのみ残存させ、前記孔の内面にのみ残存させた導電膜の上端面と前記孔の内側面の成す角度が４５°以下のコップ形状の下部電極を形成する工程と、
（４）前記下部電極上に容量絶縁膜、及び上部電極を順次形成する工程と、
を有することを特徴としている。
【０００９】
また、前記下部電極を形成する工程は、１ｍＴｏｒｒ以上３０ｍＴｏｒｒ以下の圧力範囲で行なう反応性イオンエッチング法を用いることを特徴としている。
【００１０】
また、前記導電膜を形成する工程は、窒素含有量を段階的に増加させて順に形成した３層膜以上の積層膜を形成する工程を含み、前記下部電極を形成する工程は、前記３層膜以上の積層膜の窒素含有量が高いほどエッチング速度が大きい条件でエッチングする工程を含むことを特徴としている。
【００１１】
また、前記下部電極を形成する工程は、少なくとも塩素ガスを含むエッチングガスによる反応性イオンエッチング法を用い、前記導電膜は窒化金属膜であり、好ましくは窒化チタンであることを特徴としている。
本発明は、窒化金属膜、例えば窒化チタン膜のチタンと窒素の含有比が変わると反応性イオンエッチングでのエッチング速度が変化するという知見に基づいて考案されたものである。すなわち、窒素含有比が小さい（チタン含有比が高い）ほどエッチング速度が遅くなり、窒素含有比が高い（チタン含有比が小さい）ほどエッチング速度が早くなる現象をキャパシタの下部電極の形成に利用した考案である。
【発明の効果】
【００１２】
本発明により得られる効果を簡単に説明すれば、下記の通りになる。
（１）本発明によれば、特別な工程を追加することなく、キャパシタ下部電極の上端部における傾斜角を４５°以下に制御することができるので、容量絶縁膜への電界集中を回避してリーク電流の増大を防止できる効果がある。
（２）本発明によれば、上記効果（１）により、キャパシタの信頼性が向上するという効果がある。
（３）本発明によれば、上記効果（２）により、ＤＲＡＭの信頼性が向上するという効果がある。
【発明を実施するための最良の形態】
【００１３】
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら本発明の実施の形態を以下に詳述する。
【実施例】
【００１４】
（１）ＤＲＡＭ及びキャパシタの構造
図１は本実施例により形成されたＤＲＡＭの縦断面図である。この図のメモリセル領域には、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に２つの選択用トランジスタを設けている。各々の選択用トランジスタはシリコン基板１０の主面上にゲート絶縁膜３を介し絶縁膜３１で覆われたゲート電極４、及びソース領域５、ドレイン領域６から成っている。各々の選択用トランジスタのドレイン領域６は一体として共有化させている。選択用トランジスタのドレイン領域６は、層間絶縁膜２１を貫通するポリシリコンプラグ１１ａを介してタングステン膜から成るビット線８と接続している。
【００１５】
ビット線８は層間絶縁膜２２で覆っている。この層間絶縁膜２２上に形成された層間絶縁膜３２と層間絶縁膜２３に設けられた孔内に、第１の窒化チタン膜から成る下部電極５１と、酸化アルミニウム膜から成る容量絶縁膜５２と、第２の窒化チタン膜から成る上部電極５３とを積層してキャパシタを構成している。下部電極５１はコップ形状をしており、その内面がキャパシタの電極として機能している。下部電極５１の上端部分はコップの内側に向かって傾斜している。
また、下部電極５１は、その底面でポリシリコンプラグ１２と接続している。さらにポリシリコンプラグ１２は、その下方のポリシリコンプラグ１１を介してトランジスタのソース領域５に接続している。そして、第２の窒化チタン膜から成る上部電極５３上には、層間絶縁膜２４を貫通する接続プラグ４４を介して第２層配線６１を設けている。
また、キャパシタ部分を拡大した図２に示すように、下部電極５１の上端部分において、上端面８０と孔の内側面８１の成す角度は約３０°である。
【００１６】
一方、周辺回路領域には、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に周辺回路用のトランジスタを設けている。このトランジスタはゲート絶縁膜３を介し絶縁膜３１で覆われたゲート電極４、及びソース領域７、ドレイン領域７ａから成っている。このトランジスタのソース領域７は金属プラグ４１と４３を介して第２層配線６１に接続している。他方のドレイン領域７ａは金属プラグ４１ａを介して第１層配線８ａに接続している。さらに、第１層配線８ａは、金属プラグ４２を介して第２層配線６１ａに接続している。
【００１７】
（２）ＤＲＡＭ及びキャパシタの製造方法
次に、図１に示すＤＲＡＭ、及び図２に示すキャパシタの製造方法を、図３乃至図１１を用いて説明する。
【００１８】
最初に、図３に示すように、シリコン基板１０の主面を分離絶縁膜２によって区画し、ゲート絶縁膜３、絶縁膜３１で覆われたゲート電極４、ソース領域５、７、ドレイン領域６、７ａ、ポリシリコンプラグ１１、１１ａ、金属プラグ４１、４１ａ、ビット線８及び第１層配線８ａを形成した。さらに、ビット線８及び第１層配線８ａの上に形成した酸化シリコンから成る層間絶縁膜２２を貫通したコンタクト孔をポリシリコン膜で埋め込んだ後、エッチバックしてポリシリコンプラグ１２を形成した。
【００１９】
次に、図４に示すように、厚さ５０ｎｍの窒化シリコン膜から成る層間絶縁膜３２と、厚さ３０００ｎｍの酸化シリコン膜から成る層間絶縁膜２３を周知のＣＶＤ法により順次形成した。
【００２０】
次に、図５に示すように、層間絶縁膜２３と３２を貫通する孔９６を形成し、ポリシリコンプラグ１２の表面を露出させた。孔９６の形成には、フッ素を含有するプラズマによる異方性ドライエッチング法を用いた。
【００２１】
次に、図６に示すように、下部電極５１となる第１の窒化チタン膜を形成した。ここで、第１の窒化チタン膜は、厚さ１ｎｍの窒素含有比が小さい層を第１層膜とし、厚さ５ｎｍの窒素含有比が大きい層を第２層膜として順次に形成した積層膜とした。ＲＢＳ（ラザフォード後方散乱分光）法で調べたところ、窒素含有比が小さい層と窒素含有比が大きい層の窒素含有比は、それぞれ１０％、５０％であった。ここで、
窒素含有比（％）＝窒素原子数／（チタン原子数+窒素原子数）
と定義した。
窒素含有比が小さい第１層膜は、四塩化チタンを６４０℃で熱分解させ、チタンを成膜した後、同じ温度の窒素雰囲気で１分間熱処理することによりチタンを窒化して形成した。窒素含有比が高い第２層膜は、上記熱処理に用いた窒素に代えてアンモニアを供給し、四塩化チタンとアンモニアの化学反応によるＣＶＤ法により窒化チタンを形成した。第１層膜および第２層膜の形成は、同一装置内で連続して行なった。窒素含有比が小さい第１層膜はチタン含有比が約９０％と大きく、窒素含有比が高い第２層膜はチタン含有比が約５０％と小さくなっている。
【００２２】
次に、図７に示すように、孔内にホトレジスト膜７１を形成した。ホトレジスト７１は、次の工程で窒化チタンをエッチバックする場合、孔底部分の窒化チタン膜がエッチングされて消滅するのを回避する目的で形成している。ホトレジスト７１は、周知の方法でホトレジストを全面に形成した後、ホトレジストの感光下限が孔内の上部に位置する条件で露光した。その後、現像することにより感光部分を除去し、未感光部分を孔内にのみ残存させた。
【００２３】
次に、図８に示すように、孔上部および孔以外の表面に露出している窒化チタン膜を反応性イオンエッチング法によりエッチバックして除去した。ここで、反応性イオンエッチングの条件は、全圧 ＝ １０ｍＴｏｒｒ、エッチングガス流量 ＝ 塩素／アルゴン＝４０／２０ｓｃｃｍ、高周波プラズマパワー＝８００Ｗ、高周波バイアスパワー＝８０Ｗ、時間＝４０秒とした。この条件のエッチングでは、第１の窒化チタン膜を構成する第１層膜（窒素含有比が小さく、チタン含有比が高い膜）はエッチング速度が遅く、第２層膜（窒素含有比が高く、チタン含有比が小さい膜）はエッチング速度が早くなる。その結果、下部電極の上端部における、上端面と孔の内側面との角度が４５°以下になるように容易に制御できる。
【００２４】
次に、図９に示すように、有機剥離液を用いて孔内のホトレジスト膜７１を除去し、上端部が４５°以下に傾斜したコップ形状の下部電極５１を形成した。
【００２５】
次に、図１０に示すように、厚さ６ｎｍの酸化アルミニウム膜から成る容量絶縁膜５２と厚さ１５ｎｍの第２の窒化チタン膜から成る上部電極５３を積層形成した。酸化アルミニウムはトリメチルアルミニウムとオゾンを反応ガスとするＡＬＤ（Atomic Layer Deposition）法により形成し、第２の窒化チタン膜は四塩化チタンとアンモニアを反応ガスとするＣＶＤ法により形成した。
【００２６】
次に、図１１に示すように、ホトリソグラフィ技術とドライエッチング技術とにより上部電極５３および容量絶縁膜５２を加工して、メモリセル領域全体を覆うように形成した。これにより、高さが３０００ｎｍの、コップ形状の下部電極５１を有するキャパシタを形成した。
【００２７】
以下、図１に示すように、酸化シリコン膜から成る層間絶縁膜２４を形成し、層間絶縁膜２４、２３、３２及び２２を貫通して形成した接続孔に、第３の窒化チタン膜とタングステン膜を埋め込んだ後に、接続孔以外の表面に形成された第３の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４２、４３、４４を形成した。続いて、窒化チタン膜とアルミニウム膜と窒化チタン膜とを順にスパッタ法により形成し、これらの積層膜をリソグラフィ技術とドライエッチング技術を用いてパターニングして、第２層配線６１、６１ａを形成した。
【００２８】
本実施例においては、下部電極５１の上端面を傾斜させるために、第一の窒化チタンの反応性イオンエッチングに圧力１０ｍＴｏｒｒの条件を適用したが、１ｍＴｏｒｒから３０ｍＴｏｒｒの範囲であれば同様の効果を得ることができる。
以下、その理由について説明する。反応性イオンエッチングにおいては、プラズマ中のイオンが窒化チタンに物理衝突することによりエッチングされるスパッタエッチング効果と、プラズマ中で励起された反応ガス種と窒化チタンとの化学反応によりエッチングされる反応性エッチング効果との相乗効果によりエッチングが進行する。本発明においては、１ｍＴｏｒｒより低い圧力ではスパッタエッチング効果が支配的になり、３０ｍＴｏｒｒより高い圧力では反応性エッチングの効果が支配的になる。
【００２９】
上述のように、スパッタエッチング効果は、物理衝突によるエッチングであるため、エッチング速度の被エッチング膜の膜種による差が小さい。したがって、スパッタエッチング効果が大きくなるように圧力を１ｍＴｏｒｒ以下に設定すると、下部電極５１の上端面の傾斜角度を４５°以下に制御できるものの、逆に、図２にＤで示した上端の肩削れ量が大きくなってしまい、キャパシタの容量が減少する問題が生じる。また、ホトレジスト膜７１および層間絶縁膜２３とのエッチング速度の選択比が小さくなり精度の高い構造を実現できなくなる。
【００３０】
一方、反応性エッチング効果は、エッチングガス（塩素）と被エッチング膜（窒化チタン膜）の化学反応によるエッチングであるため、エッチング速度は被エッチング膜の組成による差が大きい。したがって、反応性エッチング効果が大きくなるように圧力を３０ｍＴｏｒｒ以上に設定すると、図２にＤで示した上端の肩削れ量を小さくすることができ、またホトレジスト膜７１および層間絶縁膜２３とのエッチング速度の選択比を確保することは容易となるが、逆に、下部電極５１の上端面の傾斜角度を４５°以下に制御できなくなる問題が生じる。すなわち、反応性エッチングではスパッタエッチング効果がないため角を丸めることができなくなり、２層膜で下部電極を構成した場合には階段状の形状になってしまう。
【００３１】
しかし、本実施例のように、圧力が１ｍＴｏｒｒから３０ｍＴｏｒｒの範囲であれば、反応性エッチング効果にスパッタエッチング効果を相乗させて、下部電極５１の上端面の傾斜角度を小さくすることができる。
【００３２】
（３）キャパシタの解析結果
図１２は、図２に相当する、上記実施例により形成されたキャパシタの下部電極５１の上端部分の断面を観察した透過電子顕微鏡像である。下部電極５１の上端面８０と孔の内側面８１から成る傾斜角は約３０°になっており、その上に形成された酸化アルミニウム膜から成る容量絶縁膜５２には、電界集中が生じるようなくびれた部分は認められなかった。
【００３３】
一方、図１３は比較例として、第１の窒化チタン膜に窒素含有比が高い（５０％）単層膜を用いた場合のキャパシタの縦断面図であり、図１４は図１３のＡで示した丸印に対応する下部電極５１上端部の透過電子顕微鏡像である。この場合には、下部電極５１の上端面８０と孔の内側面８１から成る傾斜角は約８５°であり、第一の窒化チタン膜が単層で構成される下部電極では上端面の傾斜角が小さくならないことが明らかである。この結果、酸化アルミニウム膜から成る容量絶縁膜５２にはくびれた部分８２が認められ、電界集中によるリーク電流増大が懸念される。
【００３４】
図１５は、本実施例のキャパシタ（○印）と比較例のキャパシタ（●印）の耐圧分布、いわゆるＴＺＤＢ（Time Zero Dielectric Breakdown）特性を測定した結果を示している。測定試料には、キャパシタの１０キロビットアレーＴＥＧ（Test Element Group）２３個を用いた。測定条件として、印加電圧は下部電極側の電位を０Ｖに固定し、上部電極側の電位を０から−１０Ｖ（図１５（ａ））、および０から+１０Ｖ（図１５（ｂ））とし、測定温度は９０℃とした。各々の図の横軸は上部電極印加電圧を、縦軸は累積不良率を示している。
【００３５】
図１５（ａ）を見ると、比較例のキャパシタでは、−４．５Ｖで破壊した試料が１個、−５．０Ｖで破壊した試料が１個存在し、約１０％の試料が極端に耐圧の悪い落ちこぼれの特性を示しているのに対し、本実施例のキャパシタでは、−６．３Ｖまで電圧を印加した段階で最初の破壊が発生しており、落ちこぼれは認められない。また、図１５（ｂ）を見ると、比較例のキャパシタでは、+３．１Ｖで破壊した試料が１個、+４．２Ｖで破壊した試料が１個存在し、約１０％の試料が極端に耐圧の悪い落ちこぼれの特性を示しているのに対し、本実施例のキャパシタでは、+５．９Ｖまで電圧を印加した段階で最初の破壊が発生しており、落ちこぼれは認められない。
比較例のキャパシタでは、図１３に示したように下部電極５１の上端部の容量絶縁膜５２のくびれた部分８２に電界が集中するためリーク電流が増大し、落ちこぼれが生じやすいのに対し、本実施例では電界集中部分が存在しないため、落ちこぼれのない良好な特性が得られたと考えられる。
【００３６】
（４）応用例
本実施例では容量絶縁膜５２として酸化アルミニウム膜を用いた例を示したが、これに代えて、酸化アルミニウムを含む酸化ハフニウム膜や酸化タンタル膜、酸化ジルコニウム膜を用いても良いし、これらの積層膜を用いても良い。なお、本実施例による効果は、容量絶縁膜５２の比誘電率が小さいほど大きく、また、容量絶縁膜５２の膜厚が薄いほど効果が大きい。これは、下部電極５１の上端部における容量絶縁膜５２の電界集中が、容量絶縁膜５２に印加される電界と共に増大するためである。したがって、一般に知られた容量絶縁膜の中のうち酸化アルミニウム膜（比誘電率＝９〜１０）を用いた場合には、大きな効果が得られる。また、容量絶縁膜５２の膜厚が、下部電極５１の膜厚（本実施例では、容量絶縁膜５２、下部電極５１共に厚さは６ｎｍ）と同程度以下の膜厚の場合に、特に効果が大きくなる。
【００３７】
また、本実施例では第１の窒化チタン膜として、窒素含有比が小さい第１層膜と、窒素含有比が大きい第２層膜から成る２層の積層膜を用いた例を示したが、下層から窒素含有比が段階的に大きくなるように３層以上に積層された窒化チタン膜を用いれば、下部電極の上端部における傾斜角の制御性が向上する。さらに、下層から上層に向かって窒素含有比が連続的に増加した窒化チタン膜を用いれば、より効果的である。
例えば、窒化チタン膜を３層膜で構成する場合には以下のように形成することができる。２層膜の場合と同様に、第１層膜は、四塩化チタンを６４０℃で熱分解させ、チタンを成膜した後、同じ温度の窒素雰囲気で１分間熱処理することによりチタンを窒化して形成する。続いて、窒素含有比がやや高い第２層膜は、ＣＶＤ法で形成する際の原料ガス流量比、すなわち、四塩化チタンとアンモニアの流量比において四塩化チタンの比率が高くなるように設定する。さらに、窒素含有比が５０％と高い第３層膜は、上記流量比のアンモニアの比率が高くなるように設定する。このように窒化チタンの成膜時の原料ガス流量比を制御することにより窒素含有比を１０〜５０％の範囲で変化させることができる。また、窒素含有比を連続的に変える場合には、ＡＬＤ法を用いて形成することもできる。
【００３８】
また、本実施例では窒化チタン膜の形成に四塩化チタンとアンモニアを原料ガスとするＣＶＤ法を用いたが、ＴＤＭＡＴ（テトラジメチルアミノチタニウム：Ti(N(CH3)2)4 ）やＴＤＥＡＴ（テトラジエチルアミノチタニウム：Ti(N(C2H5)2)4 ）などの有機原料ガスを用いることも可能である。これらの原料ガスを用いて窒化チタンを成膜する場合、原料ガスに含まれている有機成分が窒化チタン膜中に残存しやすい。これを回避するために、一旦薄い窒化チタンを成膜し、その後アンモニアなどのプラズマ雰囲気中で熱処理を行なう。この工程を繰り返して所望の厚さの窒化チタンを成膜する。このプラズマ雰囲気中での熱処理条件、例えば処理時間などを制御することにより、窒化チタン膜中の窒素含有比を変えることができる。
【００３９】
また、本実施例では下部電極に窒素含有比を変化させて積層した窒化チタン膜を用いたが、これに代えて、窒素含有比を変化させて積層した窒化タンタル膜、窒化ハフニウム膜、及び窒化タングステン膜、シリコン含有比あるいは窒素含有比を変化させて積層した窒化チタンシリサイド膜、窒化タンタルシリサイド膜、及び窒化タングステンシリサイド膜、などを用いても同様の効果が得られる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例の半導体記憶装置を説明するための縦断面図。
【図２】本発明の実施例のキャパシタを説明するための縦断面図。
【図３】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図４】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図５】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図６】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図７】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図８】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図９】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図１０】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図１１】本発明の実施例の半導体記憶装置の製造方法を説明するための縦断面図。
【図１２】本発明の実施例のキャパシタ下部電極上端部の透過電子顕微鏡像。
【図１３】比較例のキャパシタの縦断面図。
【図１４】比較例のキャパシタ下部電極上端部の透過電子顕微鏡像。
【図１５】本発明の実施例および比較例のキャパシタの耐圧特性。
【符号の説明】
【００４１】
２    分離絶縁膜
３    ゲート絶縁膜
４    ゲート電極
５、７    ソース領域
６、７ａ    ドレイン領域
８    ビット線
８ａ    第１層配線
１０    シリコン基板
１１、１１ａ、１２    ポリシリコンプラグ
２１、２２、２３、２４、３２    層間絶縁膜
３１    絶縁膜
４１、４１ａ、４２、４３    金属プラグ
４４    接続プラグ
５１    下部電極
５２    容量絶縁膜
５３    上部電極
６１、６１ａ    第２層配線
７１    ホトレジスト膜
８０    上端面
８１    孔の内側面
８２    くびれた部分
９６    シリンダ孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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