(57)【要約】【課題】  電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給することを目的とする。【解決手段】  第１の導電型の半導体基板１０を介して第１の導電型のドリフト領域２０と接続する第１のドレイン領域１１０と第２の導電型の半導体領域に挟まれた第１の導電型のドリフト領域２０に形成された第２のドレイン領域３３１とを備える高耐圧接合型ＦＥＴ２８４を介して高耐圧縦型ＭＯＳトランジスタと電圧制御回路とを接続することにより、高耐圧縦型ＭＯＳトランジスタから電圧制御回路に印加される電圧を高耐圧接合型ＦＥＴ２８４のピンチオフ電圧以下に制御することができるため、電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給することができる。【選択図】図６
2007081174.tif 000002
【特許請求の範囲】
【請求項１】
第１ドレイン領域が形成された第１導電型の半導体基板上に前記半導体基板表層の所定領域に形成される第２導電型のウエル領域，前記ウエル領域に形成された第１導電型のソース領域，少なくとも前記ソース領域から前記半導体基板領域まで延設されて形成されるゲート絶縁膜，前記ゲート絶縁膜上に形成されるゲート電極，前記第１ドレイン領域に接続される第１ドレイン電極および前記ソース領域に接続されるソース電極を備える高耐圧縦型ＭＯＳトランジスタであって、
前記半導体基板表層外周に形成された第２導電型半導体層から成る複数の環状領域と、
前記半導体基板表層の所定領域に形成される第１導電型の第２ドレイン領域と、
前記第２ドレイン領域に接続される第２ドレイン電極と
を有し、前記第１ドレイン領域および前記半導体基板ならびに前記第２ドレイン領域で高耐圧接合型ＦＥＴを形成し、前記第２ドレイン電極から印加する電圧が前記高耐圧接合型ＦＥＴのピンチオフ電圧以下となることを特徴とする高耐圧縦型ＭＯＳトランジスタ。
【請求項２】
前記第２ドレイン領域を形成する所定領域が、少なくとも２つの前記ウエル領域により挟まれた前記半導体基板領域表層であることを特徴とする請求項１記載の高耐圧縦型ＭＯＳトランジスタ。
【請求項３】
前記第２ドレイン領域を形成する所定領域が、隣接する任意の前記環状領域間表層であることを特徴とする請求項１記載の高耐圧縦型ＭＯＳトランジスタ。
【請求項４】
前記第２ドレイン領域を形成する所定領域が、前記ウエル領域と、前記ウエル領域に隣接する前記環状領域との間の前記半導体基板領域表層であることを特徴とする請求項１記載の高耐圧縦型ＭＯＳトランジスタ。
【請求項５】
主電流をスイッチングする高耐圧縦型ＭＯＳトランジスタを備えるスイッチング電源装置であって、
直流電圧源と、
変圧器と、
請求項１または請求項２または請求項３または請求項４のいずれかに記載の高耐圧縦型ＭＯＳトランジスタと、
前記高耐圧縦型ＭＯＳトランジスタのゲート電極に接続してスイッチングを制御する電圧制御回路と、
前記電圧制御回路を起動する起動回路と
を有し、前記直流電圧源，前記変圧器，前記高耐圧縦型ＭＯＳトランジスタの順に直列に接続され、前記高耐圧縦型ＭＯＳトランジスタの第２ドレイン電極から前記起動回路に電圧を印加することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はスイッチング電源装置に関するもので、更にはスイッチング電源装置に使用される主電流を繰り返し開閉する高耐圧ＭＯＳトランジスタに関するものである。
【背景技術】
【０００２】
従来の高耐圧縦型ＭＯＳトランジスタおよび高耐圧縦型ＭＯＳトランジスタを用いたスイッチング電源装置について、図７，図８，図９を用いて説明する。
図７は従来の高耐圧縦型ＭＯＳトランジスタを例示する上面概念図である。図８は従来の高耐圧縦型ＭＯＳトランジスタを例示する断面図であり、図７におけるＤ−Ｄ’の断面図である。図９は従来のスイッチング電源装置を示す回路図であり、上記の高耐圧縦型ＭＯＳトランジスタ２８０を用いたスイッチング電源装置である。
【０００３】
図７，図８において、この高耐圧縦型ＭＯＳトランジスタ２８０のユニットセルは、Ｎ＋型半導体基板１０上に形成されたＮ−型ドリフト領域２０と、このＮ−型ドリフト領域２０表層に形成されるＰ型ウエル領域３０と、Ｐ型ウエル領域３０内に形成されるＮ＋型ソース領域４０と、Ｐ＋型コンタクト領域５０と、Ｐ型ウエル領域３０上に、少なくともＮ＋型ソース領域４０からＮ−型ドリフト領域２０まで延設されて形成されるゲート絶縁膜１００と、このゲート絶縁膜１００上に形成されるゲート電極９０と、ゲート電極９０を覆って形成される層間膜８０と、Ｎ＋型半導体基板１０裏面に形成されたドレイン電極１１０と、Ｎ＋型ソース領域４０に接続されるソース電極６０とから構成されている。そして、最外周ユニットセルの外側のＮ−型ドリフト領域２０表層には、ドレイン電極１１０に印加された高電圧により生じる電界を緩和するために、例えば５つのＰ型半導体層３２０〜３２４からなる環状領域（ガードリング）が設けられている。さらに、高耐圧縦型ＭＯＳトランジスタ２８０（含むガードリング）は保護膜７０で覆われている。
【０００４】
この高耐圧縦型ＭＯＳトランジスタ２８０の動作としては、ソース電極６０を負電圧にゲート電極９０が正電圧になった場合に、ゲート電極９０とゲート絶縁膜１００を挟んで向き合ったウエル領域３０表層の一部がＮ型層に反転するので、ここを通ってドレイン電極１１０とソース電極６０の間に電流を流すことができる。即ち、ゲート電極９０の電圧により電界効果でドレイン電極１１０とソース電極６０との間の電流を制御することができる。
【０００５】
図９において、このスイッチング電源装置は、交流電源ｅが供給されダイオードブリッジ１２０及びフィルタコンデンサ１３０から構成される直流電圧源１４０と、変圧器１５０と、直流電圧源１４０と直列に接続される変圧器１５０の一次巻線１６０と、一次巻線１６０と直列に接続され、主電流をスイッチングする高耐圧縦型ＭＯＳトランジスタ２８０と、この高耐圧縦型ＭＯＳトランジスタ２８０の開閉を制御するパルス幅変調等を利用した電圧制御回路２７０と、負荷と接続される変圧器１５０の二次巻線１８０と、電圧制御回路２７０に接続される変圧器１５０の二次巻線１９０と、を有し、二次巻線１８０から負荷電力へ、及び二次巻線１９０から電圧制御回路２７０へ電力を供給するように構成されている。なお、電圧制御回路２７０はチップ２００に形成され、高耐圧縦型ＭＯＳトランジスタはチップ１７０にそれぞれ形成されており、これらはチップ１７０のゲート電極９０を介して接続されている（例えば、特許文献１参照）。
【特許文献１】特開平６−１６５４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで電圧制御回路２７０への電力の供給方法について以下に説明する。
すなわち、直流電圧源１４０と、変圧器１５０の一次巻線１６０と、主電流をスイッチングする高耐圧縦型ＭＯＳトランジスタ２８０（図８のドレイン電極１１０、ソース電極６０を介して）とを直列に接続し、高耐圧縦型ＭＯＳトランジスタ２８０を繰り返し開閉することにより変圧器１５０の二次巻線１８０及び１９０から負荷電力と電圧制御回路２７０へ電力を供給する。ここで１３０、２２０、２３０はフィルタコンデンサ、２４０と２５０はダイオードである。２６０は電圧制御回路２７０へ電力を供給する高耐圧で高電力の抵抗である。通常は電圧制御回路２７０を動作させる直流電圧は変圧器１５０の二次巻線１９０、コンデンサ２３０及びダイオード２５０により作りだされ供給される（Ｖｂｉａｓ）。しかし、交流電源ｅの投入時は、高耐圧縦型ＭＯＳトランジスタ２８０がスイッチング動作をしていないため二次巻線１９０への電圧の誘起がなく電圧制御回路２７０は無電源の状態である。従って、スイッチングを開始させるために直流電圧源１４０から抵抗２６０を通して、電圧制御回路２７０を起動させるのに都合よく見合うような低電圧を供給する。通常、直流電圧源１４０の電圧は高いので、電圧制御回路２７０に必要とされる低電圧まで低下する過程でかなりの量の電力が消費される。そのため抵抗２６０は高耐圧で高電力型のものが必要になる。特に、電源電圧ｅの範囲が、例えば汎用的な電圧である交流８０〜２７５Ｖのように広い場合は設計が複雑になるという問題点があった。
【０００７】
本発明は、スイッチング電源装置において、上記の例のように電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用の低圧のバイアス電圧を供給できるスイッチング電源装置及びこのスイッチング電源装置に用いる高耐圧縦型ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１記載の高耐圧縦型ＭＯＳトランジスタは、第１ドレイン領域が形成された第１導電型の半導体基板上に前記半導体基板表層の所定領域に形成される第２導電型のウエル領域，前記ウエル領域に形成された第１導電型のソース領域，少なくとも前記ソース領域から前記半導体基板領域まで延設されて形成されるゲート絶縁膜，前記ゲート絶縁膜上に形成されるゲート電極，前記第１ドレイン領域に接続される第１ドレイン電極および前記ソース領域に接続されるソース電極を備える高耐圧縦型ＭＯＳトランジスタであって、前記半導体基板表層外周に形成された第２導電型半導体層から成る複数の環状領域と、前記半導体基板表層の所定領域に形成される第１導電型の第２ドレイン領域と、前記第２ドレイン領域に接続される第２ドレイン電極とを有し、前記第１ドレイン領域および前記半導体基板ならびに前記第２ドレイン領域で高耐圧接合型ＦＥＴを形成し、前記第２ドレイン電極から印加する電圧が前記高耐圧接合型ＦＥＴのピンチオフ電圧以下となることを特徴とする。
【０００９】
請求項２記載の高耐圧縦型ＭＯＳトランジスタは、請求項１記載の高耐圧縦型ＭＯＳトランジスタにおいて、前記第２ドレイン領域を形成する所定領域が、少なくとも２つの前記ウエル領域により挟まれた前記半導体基板領域表層であることを特徴とする。
【００１０】
請求項３記載の高耐圧縦型ＭＯＳトランジスタは、請求項１記載の高耐圧縦型ＭＯＳトランジスタにおいて、前記第２ドレイン領域を形成する所定領域が、隣接する任意の前記環状領域間表層であることを特徴とする。
請求項４記載の高耐圧縦型ＭＯＳトランジスタは、請求項１記載の高耐圧縦型ＭＯＳトランジスタにおいて、前記第２ドレイン領域を形成する所定領域が、前記ウエル領域と、前記ウエル領域に隣接する前記環状領域との間の前記半導体基板領域表層であることを特徴とする。
【００１１】
請求項５記載のスイッチング電源装置は、主電流をスイッチングする高耐圧縦型ＭＯＳトランジスタを備えるスイッチング電源装置であって、直流電圧源と、変圧器と、請求項１または請求項２または請求項３または請求項４のいずれかに記載の高耐圧縦型ＭＯＳトランジスタと、前記高耐圧縦型ＭＯＳトランジスタのゲート電極に接続してスイッチングを制御する電圧制御回路と、前記電圧制御回路を起動する起動回路とを有し、前記直流電圧源，前記変圧器，前記高耐圧縦型ＭＯＳトランジスタの順に直列に接続され、前記高耐圧縦型ＭＯＳトランジスタの第２ドレイン電極から前記起動回路に電圧を印加することを特徴とする。
【００１２】
以上のように、電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給することができる。
【発明の効果】
【００１３】
本発明の高耐圧縦型ＭＯＳトランジスタ及び高耐圧縦型ＭＯＳトランジスタを用いたスイッチング電源装置は、第１の導電型の半導体基板を介して第１の導電型のドリフト領域と接続する第１のドレイン領域と第２の導電型の半導体領域に挟まれた第１の導電型のドリフト領域に形成された第２のドレイン領域とを備える高耐圧接合型ＦＥＴを介して高耐圧縦型ＭＯＳトランジスタと電圧制御回路とを接続することにより、高耐圧縦型ＭＯＳトランジスタから電圧制御回路に印加される電圧を高耐圧接合型ＦＥＴのピンチオフ電圧以下に制御することができるため、電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給することができる。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
実施の形態１における高耐圧縦型ＭＯＳトランジスタ及び高耐圧縦型ＭＯＳトランジスタを用いたスイッチング電源装置について、図１，図２，図３，図４を用いて説明する。
【００１５】
図１は実施の形態１における高耐圧縦型ＭＯＳトランジスタを例示する上面概念図である。図２は実施の形態１における高耐圧縦型ＭＯＳトランジスタのウエル領域を含む断面図であり、図１におけるＡ−Ａ’の断面図である。図３は実施の形態１における高耐圧縦型ＭＯＳトランジスタの第２ドレイン領域を含む断面図であり、図１におけるＢ−Ｂ’の断面図である。図４は実施の形態１におけるスイッチング電源装置を示す回路図であり、図１から図３で説明した高耐圧縦型ＭＯＳトランジスタ２８１（含む高耐圧接合型ＦＥＴ２８２）を用いたスイッチング電源装置の回路図である。
【００１６】
図１，図２，図３において、この高耐圧縦型ＭＯＳトランジスタ２８１は、Ｎ＋型半導体基板１０上に形成されたＮ−型ドリフト領域２０と、このＮ−型ドリフト領域２０表層に形成されるＰ型ウエル領域３０と、Ｐ型ウエル領域３０内に形成されるＮ＋型ソース領域４０と、Ｐ＋型コンタクト領域５０と、Ｐ型ウエル領域３０により挟まれたＮ−型ドリフト領域２０表層に形成される第２ドレイン領域３３０と、Ｐ型ウエル領域３０上に、少なくともＮ＋型ソース領域４０からドリフト領域２０まで延設されて形成されるゲート絶縁膜１０１と、このゲート絶縁膜１０１上に形成されるゲート電極９１と、ゲート電極９１を覆って形成される第１の層間膜８１と、第１の層間膜８１上に形成される第２の層間膜８２と、半導体基板１０裏面に形成されたドレイン電極１１０と、Ｎ＋型ソース領域４０に接続されるソース電極６１と、第２ドレイン領域３３０に接続される第２ドレイン電極３１０とから構成されている。３２０から３２４は従来の高耐圧縦型ＭＯＳトランジスタ２８０でも示したように、ドレイン電極１１０に印加された高電圧により生じる電界を緩和するための、例えば５つの環状領域（ガードリング）を形成するＰ型半導体層である。さらに、高耐圧縦型ＭＯＳトランジスタ２８１（含むガードリング）は保護膜７０で覆われている。
【００１７】
動作としては従来と同様、ソース電極６１を負電圧にゲート電極９１が正電圧になった場合に、ゲート電極９１とゲート絶縁膜１０１を挟んで向き合ったウエル領域３０表層の一部がＮ型層に反転するので、ここを通ってドレイン電極１１０とソース電極６１の間に電流を流すことができる。即ち、ゲート電極９１の電圧により電界効果でドレイン電極１１０とソース電極６１との間の電流を制御することができる。
【００１８】
上記のような図１から図３で示した本実施例の高耐圧縦型ＭＯＳトランジスタ２８１が、図７から図８で説明した従来の高耐圧縦型ＭＯＳトランジスタ２８０と大きく異なる点は３つあり、Ｐ型ウエル領域３０により挟まれたＮ−型ドリフト領域２０表層に第２ドレイン領域３３０が形成されている点と、第２ドレイン領域３３０に接続されて第２ドレイン電極３１０が形成されている点と、層間膜が第１の層間膜８１と第２の層間膜８２の２層から成る点である。第２ドレイン領域３３０及び第２ドレイン電極３１０は、Ｎ−型ドリフト領域２０、Ｐ型ウエル領域３０やドレイン電極１１０とともに高耐圧接合型ＦＥＴ２８２（図１及び図３）を形成する。層間膜８１と８２については、第２ドレイン電極３１０の配線を第１の層間膜８１上で行っているため、層間膜を２層構成とした。
【００１９】
次に、高耐圧接合型ＦＥＴ２８２の構造と動作について詳しく説明する。高耐圧接合型ＦＥＴ２８２は高耐圧縦型ＭＯＳトランジスタ２８１に内蔵され、ドレイン電極１１０と、Ｎ−型ドリフト領域２０と、Ｐ型ウエル領域３０と、第２ドレイン領域３３０と、第２ドレイン電極３１０とにより構成されている。この高耐圧接合型ＦＥＴ２８２は、ドレイン電極１１０の電位が上昇し、少なくとも２つのＰ型ウエル領域３０から拡がる空乏層が第２ドレイン領域３３０の直下でお互いに接したとき電流通路が遮断されオフとなる。このときの第２ドレイン電極３１０の電圧をピンチオフ電圧といい、このピンチオフ電圧を例えば１０Ｖ程度に低く設定し、高耐圧接合型ＦＥＴ２８２を介して低電圧回路と接続することにより、ピンチオフ電圧以上の電圧が印加されることがなくなるため、高耐圧接合型ＦＥＴ２８２を備える高電圧回路を低電圧回路へ直接接続することが可能となる。例えば、第２ドレイン電極３１０は図示されないところで電力の引出し口が形成され、低電圧回路（例えば図４における起動回路３００）へと接続される。
【００２０】
図４において、このスイッチング電源装置は、交流電源ｅが供給されダイオードブリッジ１２０及びフィルタコンデンサ１３０から構成される直流電圧源１４０と、変圧器１５０と、直流電圧源１４０と直列に接続される変圧器１５０の一次巻線１６０と、一次巻線１６０と直列に接続され、主電流をスイッチングする高耐圧縦型ＭＯＳトランジスタ２８１と、この高耐圧縦型ＭＯＳトランジスタ２８１の開閉を制御するパルス幅変調等を利用した電圧制御回路２７１と、起動時に電圧制御回路２７１へ電流を供給し、定常状態では遮断する起動回路３００と、負荷と接続される変圧器１５０の二次巻線１８０と、電圧制御回路２７１に接続される変圧器１５０の二次巻線１９０とを有し、二次巻線１８０から負荷電力へ、及び二次巻線１９０から電圧制御回路２７１へ電力を供給するように構成されている。１３０、２２０、２３０はフィルタコンデンサ、２４０と２５０はダイオードである。
【００２１】
ここで、電圧制御回路２７１は低電圧回路であり、高電圧を印加できない。そのため、高耐圧接合型ＦＥＴ２８２の第２ドレイン電極３１０と、例えば抵抗で構成された起動回路３００を接続することで、ピンチオフ電圧以下の低電圧を電圧制御回路２７１へ供給する。上述したように第２ドレイン電極３１０の電圧はピンチオフされるため、たとえドレイン電極１１０に変圧器１５０の一次巻線１６０からの高電圧が印加されても、第２ドレイン電極３１０の電圧は例えば１０Ｖ程度と低くなっているので、低電圧の起動回路３００への接続と起動電力の供給が可能であり、電圧制御回路２７１へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給することができる。なお、電圧制御回路２７１と起動回路３００はチップ２０１に形成され、高耐圧縦型ＭＯＳトランジスタ２８１（含む高耐圧接合型ＦＥＴ２８２）はチップ１７１にそれぞれ形成されており、これらはチップ１７１のゲート電極９１と第２ドレイン電極３１０を介して接続されている。
【００２２】
次に、このスイッチング電源装置の動作を説明する。
通常は電圧制御回路２７１を動作させる直流電圧は変圧器１５０の二次巻線１９０、コンデンサ２３０及びダイオード２５０により作りだされ供給される（Ｖｂｉａｓ）。しかし、交流電源ｅの投入時は、高耐圧縦型ＭＯＳトランジスタ２８１がスイッチング動作をしていないため二次巻線１９０への電圧の誘起がなく電圧制御回路２７１は無電源の状態である。交流電源ｅが投入されると、高耐圧接合型ＦＥＴ２８２（上記高耐圧縦型ＭＯＳトランジスタの電極１１０、３１０）を通して起動回路３００に低電圧が供給され、電圧制御回路２７１が起動する。すると、高耐圧縦型ＭＯＳトランジスタ２８１は開閉動作を繰り返すので、変圧器１５０の二次巻線１９０に電圧が誘起されダイオード２５０を経て端子２９０から電流が供給され電圧制御回路２７１は定常の動作状態になる。
【００２３】
このように、本発明の高耐圧縦型ＭＯＳトランジスタ２８１（含む高耐圧接合型ＦＥＴ２８２）を電源制御回路に用いると、電源投入時に必要な起動用の低電圧を、高耐圧接合型ＦＥＴ２８２のピンチオフ電圧以下に制御できるので、従来必要となっていた電力供給用の高耐圧で高電力の抵抗が不要となる。その結果、配線の簡素化とコスト削減、また電源回路の小型化が可能となる。
（実施の形態２）
実施の形態２における高耐圧縦型ＭＯＳトランジスタ及び高耐圧縦型ＭＯＳトランジスタを用いたスイッチング電源装置について、図５，図６を用いて説明する。
【００２４】
図５は実施の形態２における高耐圧縦型ＭＯＳトランジスタを例示する上面概念図である。図６は実施の形態２における高耐圧縦型ＭＯＳトランジスタを例示する断面図であり、図５におけるＣ−Ｃ’の断面図である。
【００２５】
図５，図６において、この高耐圧縦型ＭＯＳトランジスタ２８３のユニットセルは、Ｎ＋型半導体基板１０上に形成されたＮ−型ドリフト領域２０と、このＮ−型ドリフト領域２０表層に形成されるＰ型ウエル領域３０と、Ｐ型ウエル領域３０内に形成されるＮ＋型ソース領域４０と、Ｐ＋型コンタクト領域５０と、Ｐ型ウエル領域３０上に、少なくともＮ＋型ソース領域４０からＮ−型ドリフト領域２０まで延設されて形成されるゲート絶縁膜１００と、このゲート絶縁膜１００上に形成されるゲート電極９０と、ゲート電極９０を覆って形成される層間膜８３と、Ｎ＋型半導体基板１０裏面に形成されたドレイン電極１１０と、Ｎ＋型ソース領域４０に接続されるソース電極６２とから構成されている。そして、最外周ユニットセルの外側のＮ−型ドリフト領域２０表層には、ドレイン電極１１０に印加された高電圧により生じる電界を緩和するために、例えば５つのＰ型半導体層３２０〜３２４からなる環状領域（ガードリング）設けられており、さらに、ガードリングとガードリングにより挟まれたＮ−型ドリフト領域２０表層には第２ドレイン領域３３１が形成されている。また、第２ドレイン領域３３１に接続して第２ドレイン電極３１１が形成され、高耐圧縦型ＭＯＳトランジスタ２８３（含むガードリング）は保護膜７０で覆われている。
【００２６】
なお、第２ドレイン領域３３１及び第２ドレイン電極３１１は、Ｎ−型ドリフト領域２０、Ｐ型半導体層３２０、３２１やドレイン電極１１０とともに高耐圧接合型ＦＥＴ２８４（図５及び図６）を形成する。高耐圧接合型ＦＥＴ２８４は高耐圧縦型ＭＯＳトランジスタ２８３に内蔵され、ドレイン電極１１０の電位が上昇し、ガードリングとガードリングから拡がる空乏層が第２ドレイン領域３３１の直下でお互いに接したとき電流通路が遮断されオフとなる。このときの第２ドレイン電極３１１の電圧をピンチオフ電圧といい、このピンチオフ電圧を例えば１０Ｖ程度に低くすることにより、実施の形態１と同様に、高耐圧接合型ＦＥＴ２８４を介して低電圧回路と接続することにより、ピンチオフ電圧以上の電圧が印加されることがなくなるため、高耐圧接合型ＦＥＴ２８４を備える高電圧回路を低電圧回路へ直接接続することが可能となる。なお、本実施の形態では第２ドレイン領域３３１をガードリングとガードリングにより挟まれたＮ−型ドリフト領域２０表層に形成したが、第２ドレイン領域３３１は環状領域内の任意のガードリングにより挟まれたＮ−型ドリフト領域２０に形成可能である。また、第２ドレイン領域は、例えばＰ型ウエル領域３０と、Ｐ型ウエル領域３０に隣接するガードリングの間の、Ｎ−型ドリフト領域２０表層に形成されても構わない。さらに、第２ドレイン電極３１１から取り出す電流の大きさによって、第２ドレイン領域３３１の長さもしくは面積は、自由に設計可能である。
【００２７】
上記のような図５から図６で示した本実施の形態の高耐圧縦型ＭＯＳトランジスタ２８３と、図１から図３で説明した実施の形態１の高耐圧縦型ＭＯＳトランジスタ２８１と異なる点は、高耐圧接合型ＦＥＴの構成であり、さらには、第２ドレイン領域が形成される位置である。即ち、実施の形態１ではＰ型ウエル領域３０により挟まれたＮ−型ドリフト領域２０表層に第２ドレイン領域３３０が形成されているが、本実施の形態では環状領域のＰ型半導体層３２０と３２１により挟まれたＮ−型ドリフト領域２０表層に第２ドレイン領域３３１が形成されている。このため本実施の形態では、第２ドレイン電極３１１とソース電極６２が容易に別個に形成でき（図６）、実施の形態１における高耐圧縦型ＭＯＳトランジスタのように層間膜を２層にする必要がなく工程が容易となり、プロセスコストを安価にできる。また、第２ドレイン領域３３１を環状領域内の任意のＰ型半導体層に挟まれたＮ−型ドリフト領域２０に形成できるため、ピンチオフ電圧の制御が容易である。
【００２８】
なお、本発明の実施の形態で用いられる半導体材料はシリコンが一般的であるが、他にもＳｉＣやＧａＮなどの化合物半導体にも適用可能である。実施の形態の導電型は、例えばドレイン領域がＮ型、ウエル領域がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域がＰ型、ウエル領域がＮ型となるような構成にしてもよい。また、実施の形態の高耐圧縦型ＭＯＳトランジスタでは上面図においてウエル領域がセル型となる配置パターンで説明したが、ウエル領域がストライプ型もしくは他の配置パターンでも本発明を適用できる。そして本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【産業上の利用可能性】
【００２９】
本発明は、電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給でき、スイッチング電源装置に使用される主電流を繰り返し開閉する高耐圧ＭＯＳトランジスタ等に有用である。
【図面の簡単な説明】
【００３０】
【図１】実施の形態１における高耐圧縦型ＭＯＳトランジスタを例示する上面概念図
【図２】実施の形態１における高耐圧縦型ＭＯＳトランジスタのウエル領域を含む断面図
【図３】実施の形態１における高耐圧縦型ＭＯＳトランジスタの第２ドレイン領域を含む断面図
【図４】実施の形態１におけるスイッチング電源装置を示す回路図
【図５】実施の形態２における高耐圧縦型ＭＯＳトランジスタを例示する上面概念図
【図６】実施の形態２における高耐圧縦型ＭＯＳトランジスタを例示する断面図
【図７】従来の高耐圧縦型ＭＯＳトランジスタを例示する上面概念図
【図８】従来の高耐圧縦型ＭＯＳトランジスタを例示する断面図
【図９】従来のスイッチング電源装置を示す回路図
【符号の説明】
【００３１】
１０    Ｎ＋型半導体基板
２０    Ｎ−型ドリフト領域
３０    Ｐ型ウエル領域
４０    Ｎ＋型ソース領域
５０    Ｐ＋型コンタクト領域
６０    ソース電極
６１    ソース電極
６２    ソース電極
７０    保護膜
８０    層間膜
８１    層間膜
８２    層間膜
８３    層間膜
９０    ゲート電極
９１    ゲート電極
１００    ゲート絶縁膜
１０１    ゲート絶縁膜
１１０    ドレイン電極
１２０    ダイオードブリッジ
１３０    フィルタコンデンサ
１４０    直流電圧源
１５０    変圧器
１６０    一次巻線
１７０    チップ
１７１    チップ
１８０    二次巻線
１９０    二次巻線
２００    チップ
２０１    チップ
２２０    フィルタコンデンサ
２３０    フィルタコンデンサ
２４０    ダイオード
２５０    ダイオード
２６０    抵抗
２７０    電圧制御回路
２７１    電圧制御回路
２８０    高耐圧縦型ＭＯＳトランジスタ
２８１    高耐圧縦型ＭＯＳトランジスタ
２８２    高耐圧接合型ＦＥＴ
２８３    高耐圧縦型ＭＯＳトランジスタ
２８４    高耐圧接合型ＦＥＴ
２９０    端子
３００    起動回路
３１０    第２ドレイン電極
３１１    第２ドレイン電極
３２０    Ｐ型半導体層
３２１    Ｐ型半導体層
３２２    Ｐ型半導体層
３２３    Ｐ型半導体層
３２４    Ｐ型半導体層
３３０    第２ドレイン領域
３３１    第２ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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