(57)【要約】【課題】高速イメージセンサをデジタル論理回路へ接続する改良された手段を提供する。【解決手段】本発明の撮像パラレルインタフェースＲＡＭ（ＩＰＩＲＡＭ）は集積回路で外部回路には静的なパラレルインタフェースＲＡＭにみえる。内部的には、２ポートＲＡＭがコンテンション論理回路により調停されて、外部回路によるアクセスと内部の撮像のためのアクセスを受ける。２ポートＲＡＭは１つあるいは複数の画像バッファと一組のメモリマップされた制御および状態レジスタとして構成される。撮像画素アレイが動作中に自動的に画像バッファを画像データで満たし、該画像データはランダムアクセス方式で外部回路によりアクセスされる。制御および状態レジスタは撮像プロセスを起動し停止し、撮像パラメータを設定し問い合わせる。ＩＰＩＲＡＭはまた、補助処理回路を備え、画像圧縮、画像の拡縮、エッジ・特徴抽出などの機能を実行するようにも出来る。【選択図】図1
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【特許請求の範囲】
【請求項１】
撮像パラレルインタフェースＲＡＭ集積回路であって、
撮像画素アレイと、
外部の論理回路に接続する第１のパラレルインタフェースポートと第２のパラレルインタフェースポートとを有する２ポートバッファメモリと、
前記第１と第２のインタフェースポート間のメモリコンテンションを解決するコンテンション論理回路と、
前記画素アレイから画像データを取り出し、前記画像データを前記第２のパラレルインタフェースポートを介して前記２ポートバッファメモリに記憶するために、前記撮像画素アレイと撮像電子回路を制御する捕捉コントローラとを具備することを特徴とする、撮像パラレルインタフェースＲＡＭ集積回路。
【請求項２】
前記捕捉コントローラのタイミングが、ＲＣ発振器によって確立されることを特徴とする、請求項１に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項３】
前記ＲＣ発振器のタイミング構成要素が搭載されていることを特徴とする、請求項２に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項４】
前記２ポートバッファメモリのアドレス空間が、少なくとも１つの画像バッファと、メモリマップされた制御および状態レジスタとに分割されることを特徴とする、請求項１に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項５】
前記第１のパラレルインタフェースポートから前記少なくとも１つの画像バッファへの書き込み操作が許可されることを特徴とする、請求項４に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項６】
前記第１のパラレルインタフェースポートから前記少なくとも１つの画像バッファへの書き込み操作が無視されることを特徴とする、請求項４に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項７】
前記制御および状態レジスタが、画像捕捉を起動し停止することを可能にすることを特徴とする、請求項４に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項８】
前記第１のパラレルインタフェースポートは、画像捕捉が停止されている間に前に記憶された画像データへのランダムアクセスを提供することを特徴とする、請求項７に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項９】
前記第１のパラレルインタフェースポートは、画像捕捉の間に画像データへのランダムアクセスを提供することを特徴とする、請求項７に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項１０】
前記制御および状態レジスタが、単一フレームの画像捕捉を可能にすることを特徴とする、請求項７に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項１１】
前記第２のパラレルインタフェースに接続され前記２ポートバッファメモリからの記憶画像データを補助処理する補助処理論理回路をさらに具備することを特徴とする、請求項１に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【請求項１２】
実行される前記補助処理のタイプが、前記２ポートバッファメモリに記憶されたデータによって決定されることを特徴とする、請求項１１に記載の撮像パラレルインタフェースＲＡＭ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサの技術に関し、より詳細には高速イメージセンサのディジタル論理回路への接続に関する。
【背景技術】
【０００２】
ＣＣＤやＣＭＯＳセンサなどのイメージセンサは、価格が下がり品質と性能が向上し、小型の電子装置やシステムに組み込むことが望まれているようになった。例えば、Micron Technologies社によるＭＴ９Ｍ４１３センサは、１３０万画素の画像を最大５００フレーム／秒で取り込む（捕捉する）ことができる。部分フレーム（解像度を落としたフレーム）は、１０，０００フレーム／秒より速く取り込むことができる。
【０００３】
しかしながら、そのようなセンサは、埋め込みシステムで使用するのは難しい。イメージセンサは、データ信号と同期信号を高レートで出力し、多数の入出力接続を必要とする。ＭＴ９Ｍ４１３は、２８０ピンセラミックパッケージで出荷される。データインタフェースは、６６ＭＨｚで動作する１０個のデータポート（各１０ビット）を含む。このような素子を使用するシステムは、同期信号を復号し順次データを適切に解釈するのに十分な計算能力を備えていなければならない。その結果、高速イメージセンサは、低電力の埋め込みシステムにあまり使用されない。
【０００４】
高速イメージセンサは、実時間で処理できないほど高レートでデータを生成する。その結果、ほとんどの高速イメージセンサは記録システムで使用される。このシステムは、一般に、高速カメラとＰＣによって実現される。高速カメラは、捕捉条件（例えば、露出時間）を調整するために使用される制御インタフェース（一般に、ＲＳ−２３２）と高速データインタフェースとを備える。通常使用さている高速インタフェースには、ＩＥＥＥ１３９４、ＣａｍｅｒａＬｉｎｋおよびギガビットイーサネット（登録商標）がある。
【０００５】
高速イメージセンサの欠点は、特に小型システムや組込みシステムの設計者にとって、次のようなものがある。
【０００６】
データに決まった順序でしかアクセスできない。例えば第１列は第２列よりも先に読み出さなければならない。
【０００７】
バッファ機能がない。特に、組込みシステムは、内部メモリが制限されており、外部メモリが提供されない限り完全な画像フレームを読み込むことができない場合がある。
【０００８】
画像データを解釈するために高速同期信号を復号しなければならない。データレートが高いため、外部同期論理回路が必要である。
【０００９】
センサは、データを固定レートで「押し込む」。データはセンサから固定レートで読み出されなければならず、そうでないと画像にアーティファクトが生じる。生成されたレートでデータを「吸い込む」必要がある。高速では、外部メモリバッファが必要である。
【００１０】
高速クロックを設け、データ転送のためにシステムの他の要素と同期させなければならない。
【００１１】
データ信号と制御信号が異なる経路を通る。
【００１２】
ピン数が多い。イメージセンサを制御しビデオデータを受け取るには多数の入出力線が必要である。
【００１３】
一般に消費電力が大きいので、装置は省電力システムで使用するには適していない。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
高速イメージセンサをデジタルロジックへ接続する際に、高速イメージセンサに関する前記欠点を解消あるいは軽減できる手段を提供することが課題である。
【課題を解決するための手段】
【００１５】
単一チップイメージセンサが、ランダムアクセスメモリ（ＲＡＭ）チップに共通のパラレルインタフェースを提供する。撮像パラレルインタフェースＲＡＭ（ＩＰＩＲＡＭ）は、デュアルポートＲＡＭと接続された画素アレイを含む。データおよび制御トランザクションはすべて、パラレルＲＡＭインタフェースを介して実行される。ＲＡＭアドレス空間は、画像バッファの領域と、メモリマップされた制御および状態レジスタの領域に分割される。
【発明を実施するための最良の形態】
【００１６】
本発明をその特定の例示的な実施形態に関して説明し、添付図面を参照する。
【００１７】
本発明によれば、図１に示したように、撮像装置は、単一集積回路（ＩＣ）パラレルインタフェースＲＡＭ（ＩＰＩＲＡＭ）として示されている。ＩＰＩＲＡＭ１００は、２ポートＲＡＭ２００を外部論理回路に、パラレルアドレス線２１０と、パラレルデータ線２２０と、図示される実施形態のクロック２３０、チップセレクト（ＣＳ）２４０、読み出し／書き込み線２５０および状態線２６０を含む制御線とによって接続する。複数のチップセレクト線を使用することもでき、また他の既知の装置選択を使用することもできる。６４ｋ（１０進数６５５３６）８ビットバイトとして構成された装置では、１６本のアドレス線と８本のデータ線が使用される。
【００１８】
２ポートＲＡＭ設計は、当該技術分野において周知である。２ポートＲＡＭの動作の基本要素は、外部インタフェース、アドレス線、データ線および制御線２１０〜２６０間のＲＡＭ内容に対するアクセスと内部アクセスとを調停するアドレスコンテンション論理回路２７０である。
【００１９】
ＲＡＭのアドレス空間は、１つまたは複数の画像バッファ２８０、およびメモリマップされた制御および状態レジスタ２９０として編成されることが好ましい。制御および状態レジスタは、ＲＡＭアドレス空間内のどこにマップされてもよいが、示した実施形態では、ＲＡＭの最後のｎ個のロケーションにマップされる。メモリから読み出す際、アドレス値がアドレス線２１０に提示され、制御線が、選択されたデータをデータバス２２０に送る読み出し動作を開始するように切り換えられる。画像バッファ２８０内のデータ値は、新しいフレームが取り込まれるたびに上書きされる。コンテンション論理回路２７０は、外部インタフェースから線２１０〜２６０を介した画像バッファ２８０への外部書き込みを許すことが可能であり、その結果、このメモリを汎用メモリとしてアクセスしたり、画像バッファ領域２８０への書き込み要求を無視する読み出し専用として扱ったりすることができる。
【００２０】
示した実施形態には、内部データバス３１０、アドレスバス３２０および制御バス３３０がある。
【００２１】
撮像画素アレイ４００は、内部制御バス３３０およびコンテンション論理回路２７０と通信する捕捉コントローラ４１０によって駆動される。画像を取得する間、発振器４２０が、制御バス３３０によって活性化され、アドレス発生器４３０と捕捉コントローラ４１０にクロック信号を提供する。撮像蛾素アレイからのデータが、マルチプレクサ４４０を介してプログラム可能な利得増幅器（ＰＧＡ）４５０とアナログディジタル変換器（ＡＤＣ）４６０に送られ、そこでアナログ画素値がディジタル画素値に変換され、ＲＡＭ２００に記憶されるべきアドレスバス３２０上のアドレスと共に、内部データバス３１０上に提示される。
【００２２】
ＣＣＤアレイやＣＭＯＳアクティブ画素（ＡＰＳ）アーキテクチャなどの様々な多くの画素アレイアーキテクチャを使用することができる。ＣＣＤの動作は、例えばTheuwissenによる「Solid-State Imaging with Charged Coupled Devices」（pp.109-128 Springer, 1995）に記載されている。３トランジスタ（３Ｔ）ＡＰＳ方式などのＡＰＳアーキテクチャは、ＣＣＤセンサの欠点の一部を解決する。「Proc.IEEE Intt.Symp. On Circuits and Systems 2001」 (ISCAS 2001), Vol 3, pp.III-505〜III-508に記載されたCulurcielloによるアドレスイベント撮像アーキテクチャを使用することもできる。この非同期アーキテクチャでは、画素の電圧がしきい値を超えたときに１組の画素座標が出力される。そのような座標を使用して、バッファメモリ２００内のその画素位置でカウンタを増分することができる。
【００２３】
ＲＡＭ２００内に画像バッファを設けることにより、低価格のマイクロプロセッサなどの外部回路は、撮像画素アレイから画像データを強制的に送られるのではなく、必要なときにデータを要求するデータ「プル（pull：取り出し）」モードで動作することができる。画像全体からランダムアクセス方式で低レートでデータを得ることもでき、あるいは選択したグループの画素から高レートでデータを得ることもできる。このデータ取得は、撮像画素アレイではなく外部装置によって制御される。
【００２４】
制御および状態レジスタ２９０は、装置の制御と撮像プロセスを提供する。これらのレジスタは、一般に、露出期間、ＰＧＡ利得、および、解像度などの他の画像捕捉パラメータの制御を提供する。画像捕捉を活性化または非活性化するために制御ビットまたはバイトが使用される。単一フレーム捕捉や連続捕捉などの画像モードが提供されることがある。また、低フレームレートの捕捉を提供することもでき、画像捕捉をストロボ光や他の照明などの外部イベントに同期させることができるように画像捕捉を特定の制御線または制御信号と同期させることもできる。
【００２５】
これらの制御レジスタは、線２１０〜２６０を含む外部インタフェースから書き込み可能である。状態レジスタは、外部インタフェースから読み出され、装置の状態を提供する。状態レジスタが別個のバイトとして編成されてもよく、あるいは状態情報に関して一部のビットおよび／またはフィールドが読み出し専用で、制御情報に関して一部のフィールドが読み出し／書き込みまたは書き込み専用の状態で、制御情報と状態情報が一緒に編成されてもよい。例えば、撮像機能が活動状態のときに状態レジスタバイトの最上位ビットを１に戻るように設定すると、プログラミングプロセスを簡略化することができる。
【００２６】
ＣＣＤおよびＣＭＯＳイメージセンサは、一般に、活動状態のときに２０〜１００ミリワットを超える電力を消費する。ビデオデータストリームを生成する撮像装置は、標準ビデオレートで動作しフリッカなどの照明アーティファクトの発生を少なくするために正確で安定したクロックを必要とする。そのようなシステムは、一般に、水晶クロックを使って必要な精度と安定性を提供する。水晶クロックは、約数百ミリ秒でゆっくりと遷移し、したがって素早く起動し、停止することができない。これと対照的に、本発明では、画像データをＲＡＭ２００に格納するので、発振器４２０はそれほど正確でなくてもよく安定していなくてもよい。好ましい実施形態において、発振器４２０には、ＲＣ発振器などの起動が速い発振器が使用される。発振器４２０のタイミング構成要素は、完全にオンチップで搭載されてもよくオフチップでもよい。制御および状態レジスタ２９０によって発振器４２０を制御することによって、画像取得プロセスと発振器４２０とを停止、起動し、電力を節約することができる。画像データがＲＡＭ２００に記憶されるので、撮像回路が待機状態即ち低電力モードのときでも画像データは使用可能である。必要に応じて、制御および状態レジスタ２９０は、撮像画素アレイ４００によって低解像度撮像を提供し、必要な画素変換数を少なくすることができる。高解像度の画像取得とそれに伴う大電力消費を、必要なときだけ使用するようにできる。
【００２７】
必要に応じて、チップ上に補助処理論理回路５００を提供することができる。そのような補助処理論理回路は、画像サイズの拡大縮小、画像輝度の調整、エッジ検出、特徴抽出、画像圧縮、動き検出、動き推定、自動露出、自動白バランス、および／または様々な露出時間の画像を単一画像に合成することによるダイナミックレンジ拡張などの機能を含むことができる。この補助処理論理回路は、固定論理回路、ＦＰＧＡなどのゲートアレイやマイクロプロセッサのようなものでよい。マイクロプロセッサの実施態様において、補助処理に必要なプログラムシーケンスを含む記憶は、読み出し専用メモリ（ＲＯＭ）、ＥＥＰＲＯＭやＥＰＲＯＭなどの電気式書き換え可能なメモリ、フラッシュメモリなどに記憶されてもよい。プログラムシーケンスは、ＲＡＭ２００により提供されてもよい。
【００２８】
本発明の以上の詳しい説明は、例示のために提供され、網羅的なものでもなく本発明を開示した厳密な実施形態に限定しようとするものでもない。したがって、本発明の範囲は添付の特許請求の範囲によって定義される。
【図面の簡単な説明】
【００２９】
【図１】撮像パラレルインタフェースＲＡＭのブロック図である。
【符号の説明】
【００３０】
１００  単一集積回路（ＩＣ）パラレルインタフェースＲＡＭ（ＩＰＩＲＡＭ）
２００  バッファメモリ
２１０  アドレス線
２２０  データ線
２３０  クロック線
２４０  チップセレクト線
２５０  読み出し／書き込み線
２６０  状態線
２７０  コンテンション論理回路
２８０  画像バッファ
２９０  状態レジスタ
３１０  内部データバス
３２０  アドレスバス
３３０  制御バス
４００  撮像画素アレイ
４１０  撮像コントローラ
４２０  発振器
４３０  アドレス発生器
４４０  マルチプレクサ
５００  補助処理論理回路
【図１】
2007037113.tif 000003