(57)【要約】【課題】  表示画面周囲の光強度が比較的短い時間内で変化した場合にそれを検出して誤ったバックライトの輝度調整が実行されるのを回避することができる調光制御回路を提供する。【解決手段】  表示パネル（１００）のバックライトを制御する調光制御回路（４０）において、複数の光センサ（ＰＳ１〜ＰＳ５）からの検出信号を共通のサンプリング手段（４１）に時分割で取り込んで時間的に分散した複数のサンプリング値を取得する。そして、それら複数のサンプリング値に基づく多数決によって周囲光強度を判定し、判定結果を外部へ出力する機能を設けるようにした。【選択図】    図１
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【特許請求の範囲】
【請求項１】
光センサがそれぞれ接続される複数の入力端子と、前記入力端子より入力される前記光センサの出力をサンプリングする共通のサンプリング手段と、前記サンプリング手段によりサンプリングされた電圧のレベルを判定するレベル判定回路と、前記レベル判定回路による判定結果を出力する出力端子とを備え、
前記複数の入力端子と前記サンプリング手段との間には入力選択手段が設けられ、前記サンプリング手段は前記入力選択手段によって前記複数の入力端子より時間的に分散して順次入力される前記光センサの出力をサンプリングすることを特徴とする調光制御回路。
【請求項２】
光センサがそれぞれ接続される複数の入力端子と、前記入力端子より入力される電流を積分して前記光センサの出力に応じた電圧をサンプリングする共通の積分回路と、前記積分回路によりサンプリングされた電圧のレベルを判定するレベル判定回路と、前記レベル判定回路による判定結果を出力する出力端子とを備え、
前記複数の入力端子と前記積分回路との間にはいずれかの入力端子より入力される電流を前記積分回路へ入力させる入力選択手段が設けられ、前記積分回路は前記入力選択手段によって前記複数の入力端子より時間的に分散して順次入力される電流を積分することを特徴とする調光制御回路。
【請求項３】
前記レベル判定回路は、複数のしきい値を用いて前記積分回路によりサンプリングされた電圧のレベルを弁別し、前記光センサの出力に対応する複数の弁別結果を時系列的に保持し、前記複数の弁別結果の多数決をとって前記判定結果として出力することを特徴とする請求項２に記載の調光制御回路。
【請求項４】
前記レベル判定回路は、前記積分回路によりサンプリングされた電圧と所定の参照電圧とを入力とするコンパレータと、前記参照電圧を発生する抵抗分圧回路と、前記複数のしきい値に対応した複数の設定値を保持するレジスタとを備え、前記レジスタに保持されている複数の設定値のいずれかを前記抵抗分圧回路に供給することにより、前記所定の参照電圧を前記コンパレータに入力することを特徴とする請求項３に記載の調光制御回路。
【請求項５】
前記レベル判定回路は、前記コンパレータの出力を３個以上時系列的に取り込んで保持する複数のシフトレジスタと、前記シフトレジスタに保持されている値に基づいて前記複数の弁別結果の多数決をとる複数の多数決判定回路とを備えることを特徴とする請求項４に記載の調光制御回路。
【請求項６】
前記複数の多数決判定回路の出力をエンコードして前記判定結果として出力することを特徴とする請求項５に記載の調光制御回路。
【請求項７】
所定の電流を流す電流源回路と、前記電流源回路により流される電流を出力する外部端子とを備え、前記電流源回路は前記レベル判定回路の判定結果に応じて前記所定の電流を前記外部端子へ出力したり遮断したりするように構成されていることを特徴とする請求項２〜６のいずれかに記載の調光制御回路。
【請求項８】
前記外部端子に接続された発光素子の他方の端子が接続される第２外部端子と、外部から定電位が印加される第３外部端子と、前記第２外部端子と前記第３外部端子との間に設けられたスイッチ素子をさらに備え、前記スイッチ素子は前記定電流源回路が前記レベル判定回路の判定結果に応じて前記定電流を流している間オン状態にされることを特徴とする請求項７に記載の調光制御回路。
【請求項９】
光センサがそれぞれ接続される複数の入力端子と、前記入力端子より入力される電流を積分して前記光センサの出力に応じた電圧をサンプリングする共通の積分回路と、前記積分回路によりサンプリングされた電圧のレベルを判定するレベル判定回路と、前記レベル判定回路による判定結果を出力する出力端子とを備え、前記複数の入力端子と前記積分回路との間にはいずれかの入力端子より入力される電流を前記積分回路へ入力させる選択手段が設けられ、前記積分回路は前記複数の入力端子より順次入力される電流を時分割で積分するように構成された調光制御回路と、
液晶表示パネルの走査線に印加される駆動信号を出力する第１駆動回路と、
前記液晶表示パネルに表示される表示データを記憶する表示メモリと、
前記表示メモリより読み出された表示データに応じて前記液晶表示パネルの信号線に印加される駆動信号を出力する第２駆動回路と、
を備え、１つの半導体基板に形成された液晶表示制御駆動装置。
【請求項１０】
前記積分回路は、前記液晶表示パネルの１画面の走査期間であるフレーム周期内の表示ブランク期間に積分動作を行なうことを特徴とする請求項９に記載の液晶表示制御駆動装置。
【請求項１１】
前記積分回路は１つの表示ブランク期間に複数回の積分動作を行ない、前記レベル判定回路は複数のしきい値を用いて１つの表示ブランク期間に前記積分回路の複数回の積分動作によりサンプリングされた複数の電圧のレベルを弁別し、複数フレームに亘った複数の弁別結果を時系列的に保持し、前記複数の弁別結果の多数決をとって前記判定結果として出力することを特徴とする請求項１０に記載の液晶表示制御駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示パネルのバックライトの明るさを制御可能な調光制御回路に適用して有効な技術に関し、例えば透過型もしくは半透過型液晶表示パネルを用いた表示装置のバックライト制御用の半導体集積回路や液晶表示パネルを駆動する半導体集積回路化された液晶表示制御駆動装置に利用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話器やＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯用電子機器の表示装置としては、一般に裏面にバックライトを有する透過型もしくは半透過型液晶表示パネルが用いられている。そして、機器内部には、この液晶表示パネルの表示制御を行なう半導体集積回路化された表示制御装置（液晶コントローラ）や液晶表示パネルを駆動するドライバおよびバックライトを駆動するドライバやバックライトの調光を制御するコントローラが搭載されている。
【０００３】
液晶表示パネルは周囲の明るさによって表示の見易さが大きく変動することが知られている。携帯電話器などの携帯用電子機器は屋内や屋外など周囲の明るさの差が非常に大きい環境で使用されるため、これらの機器に用いられる透過型もしくは半透過型液晶表示パネルのバックライトは、周囲の明るさに応じて輝度を調整することが行なわれることがある。液晶表示パネルのバックライトの輝度調整に関する発明としては例えば特許文献１に開示されているものがある。
【特許文献１】特開平９−１４６０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されているバックライトの調光装置は、周囲の明るさを検出する複数の光センサと、これら複数の光センサの検出信号の平均値をとる平均値算出手段とを設け、算出された周囲光強度の平均値と手動設定された調光設定値とに基づいて自動的にバックライトの輝度調整を行なうようにしたものである。また、この先願発明では、複数の光センサの検出信号を時分割で共通の増幅回路とＡＤ変換回路に入力しているため、半導体集積回路化された場合にチップサイズの低減が可能になる。さらに、この先願発明では、複数の光センサの検出信号の平均値の算出を、ＣＰＵのプログラムによるソフトウェア処理で行なっている。
【０００５】
ところで、複数の光センサの検出信号の平均値をとっているのは表示画面の一部の局所的な光強度の変化でバックライトの輝度が調整されてしまうのを避けるためである。このような目的を持ち平均値の算出をソフトウェア処理で行なっていることから、特許文献１の先願発明における周囲光強度の検出処理は、人間にとっては光強度の変化を認識できないような極めて短い時間内に行なわれていると考えられる。
【０００６】
そのため、上記先願発明のバックライトの輝度調整技術を適用した場合、表示画面周囲の光強度が比較的短い時間内で変化したときに、その光強度の変化を光センサが検出して誤ったバックライトの輝度調整が実行されてしまうおそれがある。また、上記先願発明のバックライトの輝度調整回路は、仮に半導体集積回路として構成したとしてもＣＰＵを内蔵しているためチップサイズが大きくなってしまい、装置の小型化および低コスト化を図ることが困難であるという課題がある。
【０００７】
この発明の目的は、表示パネル周囲の光強度が比較的短い時間内で変化した場合にそれを検出して誤ったバックライトの輝度調整が実行されるのを回避することができる調光制御回路を提供することにある。
【０００８】
この発明の他の目的は、消費電力が少なく携帯用電子機器に搭載するのに適しているとともに、半導体集積回路として構成した場合にチップサイズを低減し低コスト化を図ることができる調光制御回路を提供することにある。
【０００９】
この発明のさらに他の目的は、部品点数を減らして装置の小型化を図るのに適しているとともに消費電力が少なく携帯用電子機器に搭載するのに効適な液晶表示制御駆動装置を提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、表示パネルのバックライトを制御する調光制御回路において、複数の光センサからの検出信号を共通のサンプリング手段に時分割で取り込んで時間的に分散した複数のサンプリング値を取得し、それら複数のサンプリング値に基づく多数決によって周囲光強度を判定し、判定結果を外部へ出力する機能を設けるようにした。
【００１３】
上記した手段によれば、複数の光センサからの検出信号を共通のサンプリング手段に時分割で取り込んでサンプリングするため、回路の占有面積を小さくできるとともに、時分割で光センサからの検出信号をサンプリングしている期間以外はサンプリング手段や判定回路の動作を停止させることができ、消費電力を低減できる。また、時間的に分散した複数のサンプリング値を取得して判定するため、時間的なフィルタ効果によって外乱光のノイズや入射光のゆらぎのような一時的な周囲光の強度変化の影響を排除した正しい周囲光強度を検出することができるようになる。
【００１４】
また、時分割で取り込んだサンプリング値は、コンパレータを用いて参照電圧を切り替えながら複数のしきい値で弁別し、ロジック回路で多数決判定を行なうようにする。光センサからの検出信号のレベルの判定は、先願発明のようにＡＤ変換回路でディジタル値に変換してＣＰＵで判定する方法もあるが、コンパレータとロジック回路で判定を行なうようにすることで、簡単な回路で判定結果が得られるとともに、内部にＣＰＵを有する場合にはそのＣＰＵの負担を軽減することができる。
【００１５】
さらに、使用する光センサが電流出力型である場合には、サンプリング手段として積分回路を用いる。光センサとしてゲート電極部に照射される光の強度によって抵抗が変化するＭＯＳＦＥＴからなるＭＯＳセンサがある。また、ＴＦＴ液晶表示パネルのガラス基板上にセンサとなるＭＯＳＦＥＴを形成する技術がある。ＭＯＳセンサは、抵抗の変化を電流の変化として取り出すことが容易である。かかる技術を適用することで、ディスクリートの光センサを用いる必要がなくなり、部品点数を減らした小型、低コストの表示装置を実現することができる。
【００１６】
ここで、周囲光強度の判定結果を外部へ出力する方法としては、検出した周囲光強度を表わす情報を出力する方法や、検出した周囲光強度に応じてバックライトに流すべき電流を出力する方法がある。このうち電流を出力する方法を採用した場合には、バックライト制御回路に拠らずにバックライトの輝度を制御することができる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１８】
すなわち、本発明に従うと、表示画面周囲の光強度が比較的短い時間内で変化した場合にそれを検出して誤ったバックライトの輝度調整が実行されるのを回避することができる。また、消費電力が少なく携帯用電子機器に搭載するのに適しているとともに、半導体集積回路として構成した場合にチップサイズを低減し低コスト化を図ることができる調光制御回路を実現することができる。
【００１９】
さらに、本発明に従うと、部品点数を減らして装置の小型化を図るのに適しているとともに消費電力が少なく携帯用電子機器に搭載するのに効適な液晶表示制御駆動装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の好適な実施の形態を図面に基づいて説明する。
【００２１】
図１は、本発明に係る液晶表示装置の周囲光強度検出機能およびバックライト制御機能を備えた調光制御回路の全体構成を示すブロック図である。実線Ａで囲まれた部分は単結晶シリコンのような１個の半導体基板上に半導体集積回路として構成される。
【００２２】
この実施例の調光制御回路４０は、光センサとしてのＭＯＳＦＥＴからなる光検出素子（ＭＯＳセンサ）ＰＳ１〜ＰＳ５のソース（もしくはドレイン）端子が接続される外部入力端子（パッド）Ｐ１〜Ｐ５と、ＭＯＳセンサＰＳ１〜ＰＳ５のゲート端子に接続されて所定のバイアス電圧を印加する外部出力端子Ｐ０とを有する。この実施例で使用されるＭＯＳセンサＰＳ１〜ＰＳ５は、ゲート端子とドレイン（もしくはソース）端子に所定のバイアス電圧が印加された状態で素子に光が照射されると、照射された光の強度に応じて、図５に示すようにドレイン・ソース間に流れる電流Ｉｓが変化する特性を有する素子である。特に制限されるものでないが、この実施例では、ＭＯＳセンサＰＳ１〜ＰＳ５のゲート端子には外部出力端子Ｐ０から出力される２．５〜３．３Ｖのような電圧VPSONVCIが印加され、ドレイン（もしくはソース）端子には外部の電圧源から４．５〜６．０Ｖのような電圧DDVDHが印加される。
【００２３】
また、調光制御回路４０は、端子Ｐ１〜Ｐ５を介してＭＯＳセンサＰＳ１〜ＰＳ５から流される電流を積分することによって、センサの入射光の光強度に応じた電圧をサンプリングする積分回路４１を備える。また、この積分回路４１によりサンプリングされた電圧を所定のしきい値で弁別するコンパレータＣＭＰおよび該コンパレータＣＭＰのしきい値としての参照電圧Ｖｔｈを与える抵抗分圧回路４２、参照電圧のレベルを指定するレジスタ４３ａ，４３ｂ，４３ｃを備える。
【００２４】
さらに、コンパレータＣＭＰに与える参照レベルをシフトさせてヒステリシス特性を持たせるように構成されているとともに、参照レベルをシフトさせる際のシフト量を設定するレジスタ４３ｓが設けられている。コンパレータＣＭＰの後段には、該コンパレータの比較結果を各々５個まで順次保持する３組のシフトレジスタ４４ａ，４４ｂ，４４ｃと、これらのシフトレジスタに保持されている比較結果の多数決をとる多数決判定回路４５ａ，４５ｂ，４５ｃと、３つの多数決判定回路の出力をエンコードするエンコーダ４６が設けられている。
【００２５】
上記調光制御回路４０は、エンコーダ４６によるエンコード結果を保持するレジスタ４７と、バックライトとしての発光ダイオード１１０に電流を流す電流源回路４８と、レジスタ４７の保持値をデコードして電流源回路４８のオン、オフ信号を生成するデコーダ４９を備える。また、調光制御回路４０は、上記各回路やスイッチを所定のタイミングでシーケンシャルに動作させる信号を生成するタイミング発生回路５０を備える。
【００２６】
さらに、調光制御回路４０は、レジスタ４７の保持値をチップ外部へ出力するための外部出力端子Ｐ６，Ｐ７と、レジスタ４７と外部出力端子Ｐ６，Ｐ７との間に設けられ信号の出力を許可したり遮断したりするためのゲートＧ１，Ｇ２と、該ゲートＧ１，Ｇ２の制御コードを保持する出力イネーブルレジスタＯＥＲを備える。レジスタ４７はステータスリードコマンドによりデータバスを介して外部のマイクロプロセッサ（ＭＰＵ）が読出し可能に構成されている。
【００２７】
積分回路４１は、オペアンプ（演算増幅器）ＡＭＰ０と、該オペアンプの反転入力端子と出力端子との間に接続された積分容量Ｃ０と、容量Ｃ０と並列に設けられたリセット用のスイッチＳＷｒと、アンプＡＭＰ０の出力端子と接地点との間に接続されたサンプリング用のスイッチＳＷｓおよびサンプリング容量Ｃｓなどからなる。
【００２８】
また、積分回路４１は、アンプＡＭＰ０の非反転入力端子と接地点との間に接続された基準電圧源ＶＰＴ、該基準電圧源ＶＰＴがアンプＡＭＰ０に付与すべき基準電圧Ｖrefを指定するレジスタＲＥＧ０などを備える。これとともに、アンプＡＭＰ０の反転入力端子と前記ＭＯＳセンサＰＳ１〜ＰＳ５が接続される外部入力端子Ｐ１〜Ｐ５と間には、各センサからの電流を順次積分回路４１へ入力させて時分割で積分を行なわせる選択スイッチＳＷ１〜ＳＷ５が設けられている。
【００２９】
次の表１には、レジスタＲＥＧ０に設定される値と該設定値に応じて基準電圧源ＶＰＴがアンプＡＭＰ０に付与する基準電圧Ｖrefのレベルとの関係の一例が示されている。レジスタＲＥＧ０の設定値に応じてアンプＡＭＰ０に付与される基準電圧Ｖrefを変えることによって、積分開始時のセンサのソース・ドレイン間電圧を変えて積分回路４１への入力電流値を変えることができ、それによって図２の最下欄に示されている積分回路の出力波形における波形の傾きを調整することができる。その結果、センサの検出感度を調整できるようになる。
【表１】
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【００３０】
一方、コンパレータＣＭＰの入力側には、レジスタ４３ａ，４３ｂ，４３ｃから供給される指定値に応じた参照電圧ＶｔｈをコンパレータＣＭＰに付与する抵抗分圧回路４２と、レジスタ４３ａ，４３ｂ，４３ｃの値を可変定電圧源ＶＣＶへ順番に供給するためのマルチプレクサＭＰＸ１とが設けられている。また、コンパレータＣＭＰの出力側には、該コンパレータＣＭＰの出力をシフトレジスタ４４ａ，４４ｂ，４４ｃへ順番に供給するためのマルチプレクサＭＰＸ２が設けられている。マルチプレクサＭＰＸ１とＭＰＸ２は、タイミング発生回路５０から供給される同一周期の動作クロックによって互いに同期して制御される。
【００３１】
表２〜４には、レジスタ４４ａ，４４ｂ，４４ｃに設定される値と該設定値に応じて抵抗分圧回路４２がコンパレータＣＭＰに付与すべき参照電圧Ｖｔｈのレベルとの関係の一例が示されている。
【表２】
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【表３】
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【表４】
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【００３２】
次に、積分回路４１による積分動作について、図２のタイミングチャートを用いて説明する。図２おいて、VPSONVCIはＭＯＳセンサＰＳ１〜ＰＳ５のゲート電極に印加される電圧、ＶＰＳ１〜ＶＰＳ５は時分割入力用のスイッチＳＷ１〜ＳＷ５の制御信号、ＶＰＳＲＥＳは積分容量Ｃ０と並列のリセット用スイッチＳＷｒの制御信号である。また、ＶＰＳＬＴは積分回路のアンプＡＭＰ０の出力側のサンプリング用スイッチＳＷｓの制御信号、ＬＴＰはシフトレジスタ４４ａ，４４ｂ，４４ｃの初段フリップフロップへのラッチタイミングを与えるパルスである。
【００３３】
積分動作が開始されると、ＶＰＳ１〜ＶＰＳ５とＶＰＳＲＥＳがロウレベルに変化されて、先ずすべての時分割入力用のスイッチＳＷ１〜ＳＷ５とリセット用スイッチＳＷｒがオフ状態にされる（タイミングｔ１）。このときセンサＰＳ１〜ＰＳ５のゲート電極に印加される電圧VPSONVCIは０Ｖ、サンプリング用スイッチＳＷｓはオンである。これにより、積分回路のアンプＡＭＰ０の出力電圧は０Ｖにされる。
【００３４】
続いて、時分割入力用のスイッチＳＷ１〜ＳＷ５のうちいずれか１つのセンサに接続されているスイッチ（図ではＳＷ１）とリセット用スイッチＳＷｒがオン状態にされる（タイミングｔ２）。これにより、アンプＡＭＰ０の出力電圧は基準電圧Ｖｒｅｆ（例えば２．０Ｖ）まで一気に上昇される。また、これと同時にセンサＰＳ１〜ＰＳ５のゲート電極に印加される電圧VPSONVCIが２．５〜３．３Ｖのようなセンサ活性化電圧にされる。
【００３５】
その後、リセット用スイッチＳＷｒがオフ状態にされる（タイミングｔ３）。サンプリング用スイッチＳＷｓはオンのままである。すると、センサＰＳ１から入力される電流により、積分容量Ｃ０が充電されて積分を開始し、それに応じてアンプＡＭＰ０の出力電圧が徐々に下がり始める。そして、信号ＶＰＳＬＴがロウレベルに変化されて、サンプリング用スイッチＳＷｓがオフ状態にされると、その直前のアンプＡＭＰ０の出力電圧がサンプリング容量Ｃｓにホールドされる（タイミングｔ４）。
【００３６】
このサンプリング容量Ｃｓにホールドされた電圧がコンパレータＣＭＰによってしきい値としての参照電圧Ｖｔｈと比較される。このとき、アンプＡＭＰ０の出力電圧が参照電圧Ｖｔｈよりも低くなっているとコンパレータＣＭＰの出力はハイレベルに変化し、Ｖｔｈよりも高ければロウレベルのままとなる。このコンパレータＣＭＰの出力（比較結果）は、マルチプレクサＭＰＸ２を介してラッチパルスＬＴＰによってシフトレジスタ４４ａ，４４ｂ，４４ｃのいずれかの初段フリップフロップへラッチされる（タイミングｔ５）。
【００３７】
コンパレータＣＭＰは、その入力端子に印加される参照電圧Ｖｔｈによって図６のようなヒステリシス特性を有するようにされている。具体的には、コンパレータＣＭＰの出力がハイレベルに変化すると抵抗分圧回路４２から供給される参照電圧Ｖｔｈが低い方のしきい値電圧ＶＰＬから高い方のしきい値電圧ＶＰＨへシフトするようにされている。これにより、アンプＡＭＰ０の出力にノイズがのったとしてもコンパレータＣＭＰの出力はそのノイズに反応しないようになる。しかも、この実施例では、ＶＰＬとＶＰＨの電位差すなわちヒステリシスの幅が、レジスタ４３ｓの設定値によって例えば０．１Ｖまたは０．２Ｖのいずれかに設定されることにより、変更可能にされている。
【００３８】
次に、図１に示されている調光制御回路４０を液晶表示パネルのバックライト制御回路として適用した場合におけるコンパレータＣＭＰと多数決判定回路４５ａ〜４５ｃの動作について、図３および図４のタイミングチャートを用いて説明する。図４において、ＦＬＭは１画面を表示する期間（いわゆる１フレーム）を示す信号、ＶＣＯＭは液晶表示パネルの各画素電極と対向する共通電極に印加されるコモン電圧であり、上半分は１ラインごとに極性を反転するライン交流駆動時、下半分は１フレームごとに極性を反転するフレーム交流駆動時のタイミングを示す。
【００３９】
この実施例では、図３のように、制御信号ＶＰＳ１〜ＶＰＳ５によって時分割入力用のスイッチＳＷ１〜ＳＷ５を順次オン、オフ制御して、２フレームに３回ずつ検出対象のＭＯＳセンサを切り替えながらセンサの出力のサンプリングを行なう。連続した３回のサンプリング動作によって取り込まれる値は同一のセンサに関するものである。センサの数を実施例のように５個とし、フレーム周期を６０〜７０Ｈｚ（約１４〜１６ｍＳ）とすると、各センサの出力は、０．１４〜０．１６秒ごとに連続３回ずつサンプリングが行なわれる。一方、図４に示されている１Ｈの期間は、液晶表示パネルのゲート線の数を１２８本、表示ブランク期間を１６Ｈとすると、フレーム周期の１／１４４の長さである。
【００４０】
つまり、１つのセンサに関する連続３回のサンプリングは約０．１ｍＳの周期で、５個のセンサ全体では２０ｍＳの周期でサンプリングが行なわれる。サンプリング周期は２フレームごとに限定されず、１フレームごとあるいは３フレームや４フレームごとでも良い。ただし、サンプリング周期が短すぎると一時的な周囲の光強度の変化にバックライト制御が反応してしまうとともに、長すぎると周囲の光強度の変化に対するバックライト制御の応答が遅くなるので、１フレーム以下や１０フレーム以上は望ましくない。
【００４１】
このようにして、同一のセンサに関して連続して得られた３個のサンプリング値は、コンパレータＣＭＰのしきい値をＶＰＬ２→ＶＰＬ１→ＶＰＬ０のように変化させながらそれぞれしきい値と比較される。これによって、コンパレータＣＭＰから３個の比較結果が出力され、各比較結果はマルチプレクサＭＰＸ２によってそれぞれシフトレジスタ４４ａ，４４ｂ，４４ｃに分配されてラッチされる。
【００４２】
最初のセンサＰＳ１の出力について３回のサンプリングと比較が終了すると、２フレーム後に２番目のセンサＰＳ２の出力について３回のサンプリングと比較を行ない、それが終わるとさらに２フレーム後に３番目のセンサＰＳ３の出力について３回のサンプリングと比較を行なう。そして、各センサについての比較結果が得られる毎に、シフトレジスタ４４ａ，４４ｂ，４４ｃがシフト動作され、前回のセンサについての比較結果は次段のフリップフロップへシフトされる。
【００４３】
このようにして、５番目のセンサＰＳ５の出力について３個の比較結果が得られると、多数決判定回路４５ａ〜４５ｃによってそれぞれ多数決判定が行なわれる。時間的に分散された５個のセンサ出力の多数決判定を行なうことで、センサに入射する光にゆらぎがあったり入射光が一瞬変化したような場合に、時間的なフィルタ効果によって誤った検出を防止することができる。
【００４４】
ここで、５個のセンサ出力の多数決判定としては、１つの表示ブランク期間内に５個のセンサ出力をサンプリングし、同一のしきい値で弁別して結果を多数決判定し、次のフレームの表示ブランク期間内に５個のセンサ出力をサンプリングしてしきい値を変えて弁別して比較結果を多数決判定するやり方も考えられる。ただし、このようにすると、時間的なフィルタ効果が得られないので、上記実施例のように、５個のセンサ出力を時間的に分散してサンプリングする方が望ましい。
【００４５】
また、５個のセンサの出力が揃う前に多数決判定を行なうと、制御開始直後においては、シフトレジスタ４４ａ，４４ｂ，４４ｃを構成する各フリップフロップの初期状態によって多数決判定結果が変わってしまうが、５個のセンサの出力が揃ってから多数決判定を行なうことで正確な判定結果が得られる。なお、図示しないが、この実施例の調光制御回路では、所定のレジスタへの設定の有無で５個のセンサの出力が揃うまでの間、バックライトを点灯状態にするか消灯状態にするかを選択できるようにされている。
【００４６】
さらに、一旦、５個のセンサＰＳ１〜ＰＳ５の出力についての比較結果が得られると、その後は２フレーム毎に多数決判定回路４５ａ〜４５ｃによってそれぞれ多数決判定が行なわれる。多数決判定回路４５ａ〜４５ｃの判定結果ＭＪ１〜ＭＪ３はエンコーダ４６によって２ビットのコードＢ１，Ｂ２にエンコードされて出力される。表５には、このエンコーダ４６の入力と出力の関係すなわち真理値表の一例を示す。
【表５】
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【００４７】
さらに、この実施例では、液晶表示パネルの１フレーム期間のうちフレーム切替え前後のフロントポーチ（ＦＰ）およびバックポーチ（ＢＰ）と呼ばれる表示ブランク期間内に上記連続した３回のサンプリングと比較がそれぞれ行なわれるようにされている。表示ブランク期間には液晶表示パネルのゲート線の駆動は行なわれないため、このように、表示ブランク期間内にサンプリングと比較動作を行なうことで、ＩＣのピーク電流を下げることができる。また、表示領域から漏れた光によってセンサの出力が影響を受けたり、後述のように調光制御回路と液晶ドライバが同一半導体チップ上に形成されたような場合に、液晶ドライバ回路に大きな電流が流れることによって発生したノイズによって調光制御回路が誤動作するのを回避することができるという利点がある。
【００４８】
さらに、図示しないが、積分回路４１を構成するアンプＡＭＰ０や基準電圧源ＶＰＴを構成するアンプの電流源やコンパレータＣＭＰを構成するアンプの電流源は、サンプリング動作をする表示ブランク期間以外すなわち通常の表示期間に電流を流さないように構成されている。これによって、表示期間中の消費電力を減らすことができるようになる。
【００４９】
次に、図１に示されている調光制御回路４０に設けられている電流源回路４８とそれに関連する回路について説明する。
【００５０】
電流源回路４８は、ゲート共通接続されたＭＯＳＦＥＴからなる３個のカレントミラー回路によって構成されている。より具体的には、電流源回路４８は、ゲート共通接続されたＭＯＳＦＥＴＱ０，Ｑ１からなる第１カレントミラー回路と、Ｑ１と直列に接続されたＭＯＳＦＥＴ  Ｑ１０およびＱ１０とゲート共通接続されたＭＯＳＦＥＴＱ１１〜Ｑ１４からなる第２カレントミラー回路を備えている。さらに、Ｑ１１〜Ｑ１４と直列に接続されたＭＯＳＦＥＴ  Ｑ２０およびＱ２０とゲート共通接続されたＭＯＳＦＥＴＱ２１からなる第３カレントミラー回路を備えている。そして、第１カレントミラー回路のＭＯＳＦＥＴ  Ｑ０のドレイン端子が外部端子Ｐ８に接続され、第３カレントミラー回路のＭＯＳＦＥＴ  Ｑ２１のドレイン端子が外部端子Ｐ９に接続されている。
【００５１】
本実施例においては、エンコーダ４６の出力が、周囲光強度が図５の最も弱い強度の領域Ｂ４にあることを示している場合に、デコーダ４９が電流源回路４８をオン状態にさせる信号ＣＳｏｎを出力するように構成されている。そして、電流源回路４８がオン状態にされると、外部端子Ｐ９へ向かって、１００〜４００μＡのような比較的小さな電流を出力するように電流源回路４８が構成されている。
【００５２】
外部端子Ｐ９にはバックライトとしての発光ダイオード１１０が外付け素子として接続可能にされており、外部端子Ｐ９へ微小電流を流すと発光ダイオード１１０が比較的低い輝度で点灯するようにされる。表示パネルの周囲が暗い場合には、バックライトの明かりが比較的弱くても表示を見ることができるとともに、発光ダイオード１１０の輝度を低くすることで消費電力を下げることができるためである。電流源回路４８を設けることにより、バックライト制御回路が不要な簡易な表示装置やバックライト制御回路１２を動作させずにバックライトを点灯させることができる表示装置を実現することができる。
【００５３】
さらに、本実施例では、外部端子Ｐ９に隣接してグランド端子Ｐ１１と、このグランド端子Ｐ１１との間にスイッチＳＷ０が介在された外部端子Ｐ１０とが設けられている。そして、上記スイッチＳＷ０は、上記デコーダ４９から電流源回路４８へ出力される信号ＣＳｏｎによって、電流源回路４８のオン、オフ状態と関連してオン、オフされるように構成されている。具体的には、信号ＣＳｏｎが電流源回路４８をオンさせるレベルにある時はスイッチＳＷ０がオン状態にされ、電流源回路４８をオフさせるレベルにある時はスイッチＳＷ０がオフ状態にされる。
【００５４】
バックライトとしての発光ダイオード１１０を調光制御回路４０内の上記電流源回路４８から出力される電流で点灯させるとともに、調光制御回路４０とは別個に設けられるバックライト制御回路１２０によっても点灯させることができるように構成された併用システムが考えられる。かかるシステムでは、外部端子Ｐ８から発光ダイオード１１０へ電流を流したとしても、バックライト制御回路１２０がオフ常態にされていると、発光ダイオード１１０のカソードから電流を引き込まないため、点灯させることができない。
【００５５】
しかるに、図１に示されているように、発光ダイオード１１０のカソード端子をバックライト制御回路１２０のみならず調光制御回路４０の外部端子Ｐ１０へも接続させておくと、電流源回路４８が起動されると自動的にスイッチＳＷ０がオン状態にされる。そのため、発光ダイオード１１０のカソード端子から流れ出た電流を、スイッチＳＷ０を介してグランド端子Ｐ１１へ流すことができ、それによって発光ダイオード１１０を点灯させることができる。一方、発光ダイオード１１０がバックライト制御回路１２０からの電流で発光されるときには、スイッチＳＷ０をオフすることによって調光制御回路４０に電流を引き込まないように制御される。
【００５６】
なお、図１の実施例において、電流源回路４８のカレントミラーを構成するＭＯＳＦＥＴ  Ｑ０のドレイン端子が接続されるとともに外部に外付け抵抗Ｒ０を接続するための外部端子Ｐ８を設けているのは、電流源回路４８から外部端子Ｐ８を介して外部へ電流を流すことができるようにするためである。
【００５７】
周知のように、現在の半導体集積回路の製造技術では、半導体チップ上に抵抗値の精度の高い抵抗素子を形成することは困難である。そのため、外付け抵抗を用いることでオンチップの抵抗を用いる場合よりも精度の高い電流を出力することができる。また、外付け抵抗を用いることで、ＭＯＳＦＥＴ  Ｑ０の特性がばらついた場合にも接続する抵抗素子の抵抗値を調整することで、精度の高い電流を流すことができる。
【００５８】
図７は、図１に示されている調光制御回路を液晶表示パネルのバックライト制御回路として搭載した液晶コントロールドライバ２００の実施例を示すブロック図である。この実施例の液晶コントロールドライバ２００は、１個の半導体基板上に半導体集積回路として構成される。
【００５９】
液晶コントロールドライバ２００は、外部からの発振信号もしくはチップ内部の基準クロックパルスを生成するパルスジェネレータ２０１、このクロックパルスに基づいてチップ内部のタイミング制御信号を発生するタイミング制御回路２０２を備えている。また、システムバスを介して外部のマイクロプロセッサ（以下、ＭＰＵと記す）との間でコマンドや静止画像データなどのデータの送受信を行なうシステム・インタフェース２０３、チップ全体を制御する制御部２１０を備えている。
【００６０】
さらに、液晶コントロールドライバ２００には、表示データをビットマップ方式で記憶する表示メモリとしての表示ＲＡＭ２０６、上記表示ＲＡＭ２０６に対するアドレスを生成するアドレスカウンタ２０７、表示ＲＡＭ２０６から読み出されたデータを保持するリードデータラッチ回路２０８が設けられている。また、ラッチ回路２０８に読み出されたデータとＭＰＵから供給された書込みデータとに基づいて重合せ表示のための論理演算等を行なう論理演算手段やスクロール表示のためのビットシフト手段などを備え、書込みデータやリードデータに対するビット処理を行なうビットオペレーション回路２０４が設けられている。さらに、ビットオペレーション回路２０４によりビット処理されたデータを取り込んで上記表示ＲＡＭ２０６に対してデータの書込みを行なうライトデータ回路２０５が設けられている。
【００６１】
前記制御部２１０には、この液晶コントロールドライバ２００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタ２１１や、予め制御部内に複数のコマンドコードと実行するコマンドを指示するインデックス２１２などが設けられている。外部のＭＰＵがインデックスレジスタ２１２に書込みを行なうことで実行するコマンドを指定すると、制御部２１０が指定されたコマンドに対応した制御信号を生成するように構成されている。
【００６２】
このように構成された制御部２１０による制御によって、液晶コントロールドライバ２００は、ＭＰＵからの指令およびデータに基づいて液晶表示パネルに表示を行なう際に、表示データを表示ＲＡＭ２０６に順次書き込んでいく描画処理を行なう。また、液晶コントロールドライバ２００は、表示ＲＡＭ２０６から周期的に表示データを読み出す読出し処理を行なって液晶表示パネルのソース線に印加する信号を生成して出力する。
【００６３】
さらに、この実施例の液晶コントロールドライバ２００には、内部基準電圧を生成する内部基準電圧生成回路２２１、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｃを降圧して１．５Ｖのような内部ロジック回路の電源電圧Ｖｄｄを生成する電圧レギュレータ２２２が設けられている。２２３は、外部から供給される電圧ＤＤＶＤＨやＶＧＨ，ＶＧＬ等に基づいて液晶表示パネルの駆動に必要な電圧を発生する液晶駆動レベル発生回路である。
【００６４】
また、カラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２２４、液晶表示パネルのγ特性に合わせた階調電圧を設定するγ調整回路２２５、液晶表示パネルのゲート線に選択レベルまたは非選択レベルの電圧を印加するゲート線駆動回路２２６、ゲート線を順番に選択するためのスキャンデータを発生するスキャンデータ発生回路２２７が設けられている。
【００６５】
さらに、液晶表示パネルへの表示のために表示ＲＡＭ２０６から読み出された表示データを保持する表示データラッチ回路２３１、該ラッチ回路２３１に読み出された表示データを液晶の劣化を防止する交流駆動のためのデータに変換するＭ交流化回路２３２が設けられている。また、Ｍ交流化回路２３２により変換されたデータを保持するラッチ回路２３３、上記階調電圧生成回路２２４から供給される階調電圧の中から表示データに応じた電圧を選択して液晶表示パネルのソース線に印加される電圧Ｓ１〜Ｓ３８４を出力するソース線駆動回路（諧調電圧選択回路とドライバ）２３４が設けられている。
【００６６】
図８は、図７の液晶コントロールドライバを適用した液晶表示装置の全体構成を示すブロック図である。図８において、図１や図７に示されている回路や素子と同一の回路や素子には同一の符号を付して重複した説明は省略する。
【００６７】
この実施例の液晶表示装置は、液晶表示パネル１００の一方のガラス基板上に、フェースダウン方式で液晶表示制御駆動装置としての液晶コントロールドライバ２００がＣＯＧ（Chip on Glass）実装されている。これとともに、液晶表示パネル１００の一側（図では下側）には図１に示されているバックライトとしての発光ダイオード１１０やバックライト制御ＩＣ１２０、マイクロプロセッサ（ＭＰＵ）１３０等が実装されたＦＰＣ（フレキシブルプリント配線基板）３００が結合されている。
【００６８】
また、この実施例の液晶表示装置においては、光センサとしてのＭＯＳＦＥＴからなる光検出素子（ＭＯＳセンサ）ＰＳ１〜ＰＳ５が液晶表示パネル１００の一方のガラス基板上に形成されている。そして、これらの光検出素子ＰＳ１〜ＰＳ５のドレイン端子と上記液晶コントロールドライバ２００の所定の端子Ｐ１〜Ｐ５との間が、液晶表示パネル１００のガラス基板上に形成されている配線パターンＬ１〜Ｌ５によって、またゲート端子と所定の端子Ｐ０とが配線パターンＬ０によって電気的に接続されている。
【００６９】
上記液晶表示パネル１００は、表示画素がマトリックス状に配列されたドットマトリックス方式のアモルファスポリシリコンＴＦＴ液晶表示パネルであり、１画素は赤、青、緑の３ドットで構成されている。また、各画素には画素電極と該画素電極を充放電するＴＦＴ（薄膜トランジスタ）からなるスイッチ素子が設けられ、同一列の画素のスイッチ素子のソースは画像信号を伝達する共通のソース線に接続され、同一行の画素のスイッチ素子のゲートは画素選択レベルを伝達する共通のゲート線に接続されている。
【００７０】
これらのソース線やゲート線と上記液晶コントローラドライバ２００内の対応する駆動回路２３４，２２６の出力端子との間が、液晶表示パネル１００のガラス基板上に形成されている配線パターンＳＬ１〜ＳＬ３８４、ＧＬ１〜ＧＬ１２８によって電気的に接続されている。各ゲート線ゲート線駆動回路２２６によって１フレーム周期に１回ずつ選択レベルにされ、選択レベルのゲート線に接続されている同一行の画素のスイッチ素子がオン状態にされる。また、ソース駆動回路２３４によって駆動されるソース線を介して各画素に画像信号が伝達され、オン状態の画素スイッチ素子を介して画素電極に画像信号に応じた電荷が充電される。
【００７１】
この実施例の液晶表示装置においては、液晶コントロールドライバ２００に内蔵された調光制御回路によって周囲の光強度が図５の最も暗い領域Ｂ４にあると判断されると、液晶コントロールドライバ２００から発光ダイオード１１０へ数１００μＡの微弱な電流が流され、低い輝度で発光する。一方、周囲の光強度が図５の２番目に暗い領域Ｂ３にあると判断されると、液晶コントロールドライバ２００から発光ダイオード１１０への電流は遮断され、調光制御回路から出力される検出された光強度を示す信号もしくはコードがＭＰＵ１３０に供給される。すると、ＭＰＵ１３０からバックライト制御ＩＣ１２０へ指令が与えられ、その指令に従ってバックライト制御ＩＣ１２０が上記微弱電流よりも大きな電流が発光ダイオード１１０へ流して、少し高い輝度で発光させる。
【００７２】
また、周囲の光強度が図５の２番目に明るい領域Ｂ２にあると判断されると、液晶コントロールドライバ２００から発光ダイオード１１０への電流は遮断され、バックライト制御ＩＣ１２０によって１０数ｍＡのような比較的大きな電流が発光ダイオード１１０へ流され、高い輝度で発光する。さらに、周囲の光強度が図５の最も明るい領域Ｂ１にあると判断されると、液晶コントロールドライバ２００から発光ダイオード１１０への電流は遮断されるとともに、バックライト制御ＩＣ１２０からの電流も遮断されて発光ダイオード１１０は発光しなくなる。
【００７３】
なお、調光制御回路から出力される検出された光強度を示す信号をバックライト制御ＩＣ１２０へ直接与え、その信号に従ってバックライト制御ＩＣ１２０が所定の大きさの電流を発光ダイオード１１０へ流して、ＭＰＵの介在なしで発光輝度を制御させるように構成することも可能である。
【００７４】
図９は、図７に示されている液晶表示パネルのバックライト制御回路を搭載した液晶コントロールドライバ２００のレイアウトの構成例を示す。
【００７５】
図９に示されているように、本実施例の液晶コントロールドライバ２００においては、チップ４００の長手方向の一辺（図の上辺）に沿ってその中央にソース線駆動信号を出力するソースパッド形成部４１０が設けられ、その両側にはゲート線駆動信号を出力するゲートパッド形成部４１１，４１２が設けられている。ゲートパッド形成部４１１，４１２の近傍には、ゲート線駆動回路２２６やスキャンデータ発生回路２２７などが形成されるゲート駆動系回路形成部４１３，４１４が設けられている。
【００７６】
また、チップの中央には制御回路２１０などのロジック回路形成部４２０が設けられ、その中にタイミング発生回路２０２の形成部４２１が、また周囲にはソース線に印加する諧調電圧を発生するアンプの形成部４２２が設けられている。さらに、アンプ形成部４２２の両側にはソース線駆動回路２３４などが形成されるソース駆動系回路形成部４１５，４１６および表示ＲＡＭ２０６が形成されるメモリ形成部４２３，４２４が設けられている。
【００７７】
チップ４００の長手方向の他方の辺（図の下辺）には、基準電圧発生回路２２１などの定電圧回路が形成される定電圧回路形成部４３１、電源レギュレータ２２２などのアンプの形成部４３２、ソース線駆動回路２３４等の電源電圧を発生する中耐圧の昇圧回路の形成部４３３が設けられている。さらに、インタフェース２０３などのＩ／Ｏ形成部４４０、内部ロジック回路の電源電圧（１．５Ｖ）を生成する低耐圧の定電圧回路の形成部４３４、ゲート線駆動回路２２６の電源電圧を発生する高耐圧の昇圧回路の形成部４３５が設けられている。そして、前記実施例にかかる調光制御回路４０を構成する電流源回路４８の形成部４５１と、それ以外の回路（積分回路４１，コンパレータＣＭＰ，シフトレジスタ４４，多数決回路４５，エンコーダ４６等）の形成部４５２が、昇圧回路の形成部４３５の近傍に設けられている。
【００７８】
また、調光制御回路４０の形成部４５１，４５２の近傍に、光センサが接続される端子Ｐ１〜Ｐ５およびゲートに印加するセンサ活性化電圧VPSONVCIの出力端子Ｐ０、バックライト用外部端子Ｐ８〜Ｐ１１としてのパッドの形成部４５３が設けられている。このように、調光制御回路４０の形成部４５１，４５２と端子Ｐ１〜Ｐ５，Ｐ０としてのパッドの形成部４５３とが近接して設けられることにより、積分回路４１によるサンプリング値の精度が高くなる。また、調光制御回路４０の形成部４５１，４５２の近傍には高周波の信号の発生源となる回路や高周波の信号を伝達する配線が存在しないため、調光制御回路４０の誤動作や調光制御回路４０の出力信号にノイズがのったりするのを回避することができる。
【００７９】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例の液晶表示装置においては、ＭＯＳセンサが液晶表示パネルの基板上に形成されている場合について説明したが、独立したセンサを液晶表示パネルの近傍に配置してその検出信号に基づいてバックライトを制御する場合にも適用することができる。
【００８０】
また、前記実施例では、光センサとしてＭＯＳセンサを使用した例を示したがＣＣＤ（チャージカップルドデバイス）など光検出素子を使用することができる。光検出素子として電圧出力型の素子を使用する場合には、実施例の積分回路の前段に電圧−電流変換回路を設けてやれば、前記実施例をそのまま適用することができる。さらに、積分回路の代わりに電圧入力型の増幅回路を用い、その後段に図１の実施例におけるコンパレータＣＭＰ以降の回路を接続した回路とすることも可能である。
【産業上の利用可能性】
【００８１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶表示パネルのバックライト制御装置に適用したものについて説明したがこの発明はそれに限定されるものでない。本発明は、例えば、各種測定機器の表示部のランプを制御する装置などにも適用することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明に係る液晶表示装置の光強度検出機能およびバックライト制御機能を備えた調光制御回路の全体構成を示すブロック図である。
【図２】実施例のバックライト制御回路を構成する積分回路の積分動作を説明するタイミングチャートである。
【図３】実施例のバックライト制御回路における光センサの出力の多数決判定を説明するタイミングチャートである。
【図４】実施例のバックライト制御回路における光センサの出力のサンプリングタイミングを示すタイミングチャートである。
【図５】実施例のバックライト制御回路において使用されている光センサの特性を示す特性図である。
【図６】実施例のバックライト制御回路を構成するコンパレータのヒステリシス特性を説明する入出力特性図である。
【図７】図１に示されている調光制御回路をバックライト制御回路として搭載した液晶コントロールドライバの実施例を示すブロック図である。
【図８】図７の液晶コントロールドライバを適用した液晶表示装置の全体構成を示すブロック図である。
【図９】図７に示されているバックライト制御回路を搭載した液晶コントロールドライバ２００のレイアウトの構成例を示す平面図である。
【符号の説明】
【００８３】
４０    調光制御回路
４１    積分回路
４５    多数決判定回路
４８    定電流源回路
５０    調光タイミング制御回路
１００    液晶表示パネル
１１０    バックライト（発光ダイオード）
１２０    バックライト制御ＩＣ
１３０    マイクロプロセッサ（ＭＰＵ）
２００    表示制御駆動装置（液晶コントローラドライバ）
２０１    クロックパルス発生回路
２０２    タイミング制御回路
２０６    表示メモリ（表示ＲＡＭ）
２１０    制御部
２２４    諧調電圧発生回路
２２６    ゲート線駆動回路
２３４    ソース線駆動回路
３００    ＦＰＣ
【図１】
2007199274.tif 000008
【図２】
2007199274.tif 000009
【図３】
2007199274.tif 000010
【図４】
2007199274.tif 000011
【図５】
2007199274.tif 000012
【図６】
2007199274.tif 000013
【図７】
2007199274.tif 000014
【図８】
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【図９】
2007199274.tif 000016