(57)【要約】【課題】全体のレイアウト面積を抑制でき、アナログ回路を正しく動作させることができるバイアス電圧供給回路を提供する。【解決手段】バイアス電圧供給回路１００は、アナログ回路ＡＣの信号ラインＳＬ１にバイアス電圧Ｖｂを印加するバイアス電圧供給回路であって、基準電圧ライン２０と、抵抗生成部１３０と、抵抗変化抑制部１４０とを備える。基準電圧ライン２０には、第１基準電圧Ｖｂが供給されている。抵抗生成部１３０は、信号ラインＳＬ１と基準電圧ライン２０とに接続されている。抵抗生成部１３０は、トランジスタを用いて抵抗を生成する。抵抗変化抑制部１４０は、抵抗生成部１３０の抵抗Ｒ１３０の値の変化を抑制する。【選択図】      図１０
2007195017.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路の信号ラインにバイアス電圧を印加するバイアス電圧供給回路であって、
第１基準電圧が供給されている基準電圧ラインと、
前記信号ラインと前記基準電圧ラインとに接続され、トランジスタを用いて抵抗を生成する抵抗生成部と、
前記抵抗生成部の抵抗値の変化を抑制する抵抗変化抑制部と、
を備えた、
バイアス電圧供給回路。
【請求項２】
前記抵抗生成部は、
前記信号ラインと前記基準電圧ラインとに接続され、第１極性の特性を示す第１トランジスタと、
前記信号ラインと前記基準電圧ラインとに接続され、前記第１極性と反対の極性である第２極性の特性を示す第２トランジスタと、
を有し、
前記抵抗変化抑制部は、
前記信号ラインと前記基準電圧ラインとに対して前記第１トランジスタ及び前記第２トランジスタを並列に接続させる並列接続配線を有し、
前記第１トランジスタ及び前記第２トランジスタは、ＯＮされた状態に保たれる、
請求項１に記載のバイアス電圧供給回路。
【請求項３】
前記第１トランジスタは、第１ゲート電極を含むＰ型のＭＯＳトランジスタであり、
前記第２トランジスタは、第２ゲート電極を含むＮ型のＭＯＳトランジスタであり、
前記第１ゲート電極には、グランド電圧が供給され、
前記第２ゲート電極には、電源電圧が供給される、
請求項２に記載のバイアス電圧供給回路。
【請求項４】
前記抵抗生成部は、
前記信号ラインと前記基準電圧ラインとに接続され、第３ゲート電極及び第３基準側電極を含み、Ｐ型及びＮ型のいずれかの特性を示すＭＯＳトランジスタである第３トランジスタを有し、
前記抵抗変化抑制部は、
前記第３ゲート電極に接続された第４ゲート電極と、前記基準電圧ラインに対して前記第３基準側電極と並列に接続された第４基準側電極と、前記第４ゲート電極を介して前記第４基準側電極と対向する第４信号側電極とを含み、抵抗値の温度変化が前記第３トランジスタと同等であり、前記第３トランジスタと同じ極性のＭＯＳトランジスタである第４トランジスタと、
抵抗値の温度変化が前記第３トランジスタよりも小さく、一端が前記基準電圧ラインに接続された基準抵抗素子と、
前記第４トランジスタと前記基準抵抗素子とに略等しい電流を流す等電流供給部と、
前記第４トランジスタの前記第４信号側電極と前記基準抵抗素子の他端とが入力側に接続され、前記第３ゲート電極及び前記第４ゲート電極が出力側に並列して接続され、前記第４トランジスタの抵抗値が一定になるように前記第４ゲート電極のゲート電圧を調整するゲート電圧調整部と、
を有する、
請求項１に記載のバイアス電圧供給回路。
【請求項５】
前記第３トランジスタは、Ｐ型のＭＯＳトランジスタであり、
前記第４トランジスタは、第４ドレイン電極をさらに含み、Ｐ型のＭＯＳトランジスタであり、
前記ゲート電圧調整部は、前記基準抵抗素子の他端の電位である第２電位から前記第４信号側電極の電位である第１電位を引いて第１過剰電圧値を演算し、正の係数である第１係数を前記第１過剰電圧値に掛けた値を第１出力電圧に加えることにより第２出力電圧を決めて、前記第３ゲート電極及び前記第４ゲート電極のゲート電圧として前記第２出力電圧を出力する、
請求項４に記載のバイアス電圧供給回路。
【請求項６】
前記第３トランジスタは、Ｎ型のＭＯＳトランジスタであり、
前記第４トランジスタは、第４ドレイン電極をさらに含み、Ｎ型のＭＯＳトランジスタであり、
前記ゲート電圧調整部は、前記第４信号側電極の電位である第１電位から前記基準抵抗素子の他端の電位である第２電位を引いて第２過剰電圧値を演算し、正の係数である第２係数を前記第２過剰電圧値に掛けた値を第１出力電圧に加えることにより第２出力電圧を決めて、前記第３ゲート電極及び前記第４ゲート電極のゲート電圧として前記第２出力電圧を出力する、
請求項４に記載のバイアス電圧供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス電圧供給回路に関する。
【背景技術】
【０００２】
従来から、アナログ回路の信号ラインにバイアス電圧を印加するバイアス電圧供給回路が提案されている（例えば、特許文献１、２参照）。
【特許文献１】特開平８−１６２９３０（第１−４頁、第１−２図）
【特許文献２】特開平６−２６０８８４（第１−４頁、第１−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の技術では、抵抗素子を用いて抵抗が生成されているので、全体のレイアウト面積が大きくなる傾向にある。
【０００４】
一方、特許文献２の技術では、トランジスタを用いて抵抗が生成されているので、全体のレイアウト面積を抑制できる。しかし、単一のトランジスタを用いて抵抗が生成されているので、信号ラインに供給される入力電圧の変動が大きい場合やトランジスタの周辺の温度が大きく変動した場合などに抵抗値が変動することがある。これらにより、信号ラインを介して伝達される入力電圧も変動して、アナログ回路を正しく動作させられないことがある。
【０００５】
本発明の課題は、全体のレイアウト面積を抑制でき、アナログ回路を正しく動作させることができるバイアス電圧供給回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るバイアス電圧供給回路は、アナログ回路の信号ラインにバイアス電圧を印加するバイアス電圧供給回路であって、基準電圧ラインと、抵抗生成部と、抵抗変化抑制部とを備える。基準電圧ラインには、第１基準電圧が供給されている。抵抗生成部は、信号ラインと基準電圧ラインとに接続されている。抵抗生成部は、トランジスタを用いて抵抗を生成する。抵抗変化抑制部は、抵抗生成部の抵抗値の変化を抑制する。
【０００７】
このバイアス電圧供給回路では、抵抗生成部は、トランジスタを用いて抵抗を生成する。これにより、抵抗生成部のレイアウト面積を抑制できる。また、抵抗変化抑制部は、抵抗生成部の抵抗値の変化を抑制する。これにより、信号ラインを介して伝達される入力電圧を安定させることができる。
【０００８】
このように、抵抗生成部のレイアウト面積を抑制でき、信号ラインを介して伝達される入力電圧を安定させることができるので、全体のレイアウト面積を抑制でき、アナログ回路を正しく動作させることができる。
【発明の効果】
【０００９】
本発明に係るバイアス電圧供給回路では、抵抗生成部のレイアウト面積を抑制でき、信号ラインに印加するバイアス電圧を安定させることができるので、全体のレイアウト面積を抑制でき、アナログ回路を正しく動作させることができる。
【発明を実施するための最良の形態】
【００１０】
＜本発明の前提となるバイアス電圧供給回路＞
本発明の前提となるバイアス電圧供給回路の構成を図１に示す。
【００１１】
バイアス電圧供給回路１は、信号ラインＳＬ１に対して分岐するように接続されている。すなわち、信号ラインＳＬ１は、信号源ＳＳとアナログ回路ＡＣとをつないでいる。信号ラインＳＬ１において信号源ＳＳとアナログ回路ＡＣとの間には、キャパシタＣ１が接続されている。そして、キャパシタＣ１とアナログ回路ＡＣとの間の分岐点Ｐｄを介して、信号ラインＳＬ１に対して分岐するように、バイアス電圧供給回路１が接続されている。
【００１２】
（バイアス電圧供給回路の概略構成）
バイアス電圧供給回路１は、主として、基準電圧生成部１０，基準信号ライン２０及び抵抗生成部３０を備える。
【００１３】
基準電圧生成部１０は、主として、オペアンプ１１及び負帰還回路１２を有する。オペアンプ１１の非反転入力端子Ｐ１１には、第１基準電圧Ｖｂが印加されている。負帰還回路１２は、オペアンプ１１の反転入力端子Ｐ１２とオペアンプ１１の出力端子Ｐ１３とを接続している。
【００１４】
基準信号ライン２０は、オペアンプ１１の出力端子Ｐ１３に接続されている。
【００１５】
抵抗生成部３０は、信号ラインＳＬ１と基準信号ライン２０とに接続されている。抵抗生成部３０は、第１トランジスタ３１を用いて抵抗Ｒ３１を生成するように構成されている。
【００１６】
（バイアス電圧供給回路の概略動作）
信号ラインＳＬ１では、信号源ＳＳから供給された電圧Ｖｓｏのうち高周波成分だけがキャパシタＣ１を通過して、信号電圧Ｖｓ１として伝達されている。すなわち、信号電圧Ｖｓ１は、電圧値ゼロを中心に時間とともに振動するような波形になっている。
【００１７】
一方、基準電圧生成部１０では、第１基準電圧Ｖｂが印加されており、負帰還がかかっているので、第１基準電圧Ｖｂが安定的に出力端子Ｐ１３から出力されている。そして、基準信号ライン２０に、第１基準電圧Ｖｂが安定的に（固定値として）供給されている。
【００１８】
ここで、信号電圧Ｖｓ１が電圧値ゼロより大きいすなわち正の値の場合、分岐点Ｐｄから第１トランジスタ３１を介して基準信号ライン２０へ電流が流れる。これにより、トランジスタ３１に上から下へ電圧降下が発生して、分岐点Ｐｄの電位が第１基準電圧Ｖｂより高くなる。
【００１９】
また、信号電圧Ｖｓ１が電圧値ゼロより小さいすなわち負の値の場合、基準信号ライン２０から第１トランジスタ３１を介して分岐点Ｐｄへ電流が流れる。これにより、トランジスタ３１に下から上へ電圧降下が発生して、分岐点Ｐｄの電位が第１基準電圧Ｖｂより低くなる。
【００２０】
このようにして、分岐点Ｐｄの電位を介して、信号ラインＳＬ１にバイアス電圧Ｖｂが印加される。このため、アナログ回路ＡＣの入力点Ｐｉｎに印加されている電圧Ｖｉｎ（アナログ回路ＡＣへの入力電圧Ｖｉｎ）は、バイアス電圧Ｖｂを中心に時間とともに振動するような波形になる。
【００２１】
（抵抗生成部の詳細構成）
抵抗生成部３０は、主として、第１トランジスタ３１を有する。第１トランジスタ３１は、Ｐ型のＭＯＳトランジスタである。第１トランジスタ３１は、主として、第１ゲート電極３１ａ，第１基準側電極３１ｂ，第１信号側電極３１ｃ及び第１バックゲート電極３１ｄを含む。
【００２２】
第１ゲート電極３１ａは、グランド電位に接続されている。第１バックゲート電極３１ｄは、電源電位Ｖｄｄに接続されている。これらにより、第１トランジスタ３１は、ＯＮされた状態に保たれるので、等価的に抵抗Ｒ３１を生成することができるようになっている。
【００２３】
（抵抗生成部の詳細動作）
信号電圧Ｖｓ１が電圧値ゼロより大きいすなわち正の値の場合、図４（ａ）に示すように、第１トランジスタ３１では、第１信号側電極３１ｃから第１基準側電極３１ｂへソース・ドレイン間電流Ｉｄｓ１が流れる。ここで、第１信号側電極３１ｃがソース電極として機能し、第１基準側電極３１ｂがドレイン電極として機能している。第１トランジスタ３１の等価的な抵抗Ｒ３１の値をＲ３１１とすると、第１信号側電極３１ｃの電位Ｖ３１ｃは、
Ｖ３１ｃ＝Ｖｂ＋Ｒ３１１×Ｉｄｓ１                                  （１）
であるのに対し、第１基準側電極３１ｂの電位Ｖ３１ｂは、
Ｖ３１ｂ＝Ｖｂ（固定値）                                            （２）
となっている。これにより、ソース・ドレイン間電圧は、
Ｖｄｓ１＝Ｖ３１ｂ−Ｖ３１ｃ
＝−Ｒ３１１×Ｉｄｓ１                                      （３）
となる。また、第１ゲート電極３１ａの電位Ｖ３１ａは、
Ｖ３１ａ＝０                                                        （４）
なので、ゲート・ソース間電圧Ｖｇｓ１は、
Ｖｇｓ１＝Ｖ３１ａ−Ｖ３１ｃ
＝−Ｖｂ−Ｒ３１１×Ｉｄｓ１                                （５）
となる。
【００２４】
一方、信号電圧Ｖｓ１が電圧値ゼロより小さいすなわち負の値の場合、図４（ｂ）に示すように、第１トランジスタ３１では、第１基準側電極３１ｂから第１信号側電極３１ｃへソース・ドレイン間電流Ｉｄｓ２が流れる。ここで、第１基準側電極３１ｂがソース電極として機能し、第１信号側電極３１ｃがドレイン電極として機能している。第１トランジスタ３１の等価的な抵抗Ｒ３１の値をＲ３１２とすると、第１信号側電極３１ｃの電位Ｖ３１ｃは、
Ｖ３１ｃ＝Ｖｂ−Ｒ３１２×Ｉｄｓ２                                  （６）
であるのに対し、第１基準側電極３１ｂの電位Ｖ３１ｂは、
Ｖ３１ｂ＝Ｖｂ（固定値）                                            （７）
となっている。これにより、ソース・ドレイン間電圧は、
Ｖｄｓ２＝Ｖ３１ｃ−Ｖ３１ｂ
＝−Ｒ３１２×Ｉｄｓ２                                      （８）
となる。また、第１ゲート電極３１ａの電位Ｖ３１ａは、
Ｖ３１ａ＝０                                                        （９）
なので、ゲート・ソース間電圧Ｖｇｓ２は、
Ｖｇｓ２＝Ｖ３１ａ−Ｖ３１ｂ
＝−Ｖｂ                                                  （１０）
となる。
【００２５】
（（大信号入力に対する変動））
図４（ａ）の場合と図４（ｂ）の場合とを比較すると、
Ｖｇｓ１＜Ｖｇｓ２＜０                                            （１１）
であるので、仮に第１トランジスタ３１の等価的な抵抗Ｒ３１が一定（Ｒ３１１＝Ｒ３１２）としても
Ｉｄｓ１＞Ｉｄｓ２＞０（ソースからドレインに流れる方向を正とする）（１２）
となり、
Ｖｄｓ１＜Ｖｄｓ２＜０                                            （１３）
となる。これらにより、第１トランジスタ３１のＶｄｓ−Ｉｄｓ特性は、図５に示すようになる。
【００２６】
すなわち、信号電圧Ｖｓ１の振動振幅のレベルが小さければ（小信号のとき）、図４（ａ）の場合にも図４（ｂ）の場合にも、第１トランジスタ３１が線形領域（２点鎖線で示すピンチオフ曲線の右側）で動作する。これにより、第１トランジスタ３１の等価的な抵抗Ｒ３１は、Ｖｄｓ−Ｉｄｓ特性の傾きなので、
Ｒ３１１≒Ｒ３１２                                                （１４）
となる。そして、図７（ａ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ１と下側の振幅Ｖ２とが
Ｖ１≒Ｖ２                                                        （１５）
になる。すなわち、入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対してほぼ対称な時間波形を示す。
【００２７】
しかし、信号電圧Ｖｓ１の振動振幅のレベルが大きければ（大信号のとき）、図４（ｂ）の場合には、第１トランジスタ３１が線形領域（２点鎖線で示すピンチオフ曲線の右側）で動作するのに対して、図４（ａ）の場合には、第１トランジスタ３１が非線形領域（２点鎖線で示すピンチオフ曲線の左側）で動作するようになる。これにより、第１トランジスタ３１の等価的な抵抗Ｒ３１は、図６に示すように、図４（ｂ）の場合（Ｖｉｎ＝Ｖ３１ｃ＝Ｖｂ−Ｒ３１２×Ｉｄｓ２の場合）よりも図４（ａ）の場合（Ｖｉｎ＝Ｖ３１ｃ＝Ｖｂ＋Ｒ３１１×Ｉｄｓ１の場合）の方が大きくなり、
Ｒ３１１＞Ｒ３１２                                                （１４）
となる。そして、図７（ｂ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ３と下側の振幅Ｖ４とが
Ｖ３＞Ｖ４                                                        （１６）
になる。すなわち、入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して非対称な時間波形を示すようになってしまう。
【００２８】
このように、単一の第１トランジスタ３１を用いて抵抗が生成されているので、信号ラインＳＬ１に供給される初期入力電圧Ｖｓｏの変動が大きく、信号電圧Ｖｓ１の変動が大きい場合、第１トランジスタ３１の抵抗Ｒ３１の値が大きく変動するおそれがある。これにより、信号ラインＳＬ１を介して伝達される入力電圧Ｖｉｎが非対称な時間波形を示すように変動して、アナログ回路ＡＣを正しく動作させられないおそれがある。
【００２９】
（（温度変化に対する変動））
図４（ｂ）の動作が常温Ｔ０で行われた場合、上述のように、第１トランジスタ３１の抵抗Ｒ３１の値は、Ｒ３１２となる。
【００３０】
一方、図４（ｂ）の動作が高温Ｔ１（＞Ｔ０）で行われた場合、第１トランジスタ３１の抵抗Ｒ３１の値は、Ｒ３１３になる。
【００３１】
ここで、第１トランジスタ３１の抵抗Ｒ３１の値は、図８に示すように、温度依存性を有する。これにより、
Ｒ３１２＞Ｒ３１３                                                （１７）
となる。
【００３２】
すなわ、第１トランジスタ３１の周囲の温度が常温Ｔ０であれば、図９（ａ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ１と下側の振幅Ｖ２とが正しいレベルになる。
【００３３】
しかし、第１トランジスタ３１の周囲の温度が高温Ｔ１（＞Ｔ０）になれば、図９（ｂ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ５と下側の振幅Ｖ６とが
Ｖ５＜Ｖ１，Ｖ６＜Ｖ２                                            （１６）
になり、正しいレベルよりも減衰してしまう。
【００３４】
このように、単一の第１トランジスタ３１を用いて抵抗が生成されているので、トランジスタの周辺の温度が大きく変動した場合、第１トランジスタ３１の抵抗Ｒ３１の値が大きく変動するおそれがある。これにより、信号ラインＳＬ１を介して伝達される入力電圧Ｖｉｎの振動振幅のレベルが変動して、アナログ回路ＡＣを正しく動作させられないおそれがある。
【００３５】
（比較例との比較）
比較例となるバイアス電圧供給回路の構成を図２に示す。
【００３６】
バイアス電圧供給回路１ｉは、抵抗生成部３０の代わりに抵抗生成部３０ｉを備えている点で、バイアス電圧供給回路１と異なる。抵抗生成部３０ｉは、第１トランジスタ３１の代わりに抵抗素子３１ｉを有する。
【００３７】
ここで、バイアス電圧供給回路１の抵抗生成部３０とバイアス電圧供給回路１ｉの抵抗生成部３０ｉとを比較すると、図３に示すように、レイアウト面積が異なる。
【００３８】
すなわち、第１トランジスタ３１では、ポリシリコン等などで形成されたゲート電極３１ａを挟むように、金属などで形成された第１基準側電極３１ｂ及び第１信号側電極３１ｃがレイアウトされる。
【００３９】
一方、抵抗素子３１ｉは、主として、ポリシリコン配線３１ｉ１〜３１ｉ８及びメタル配線３２ｉ１〜３２ｉ９を有する。メタル配線３２ｉ１〜３２ｉ９は、隣接するポリシリコン配線３１ｉ１〜３１ｉ８をつなぐようにレイアウトされている。
【００４０】
このように、第１トランジスタ３１のレイアウト面積は、抵抗素子３１ｉのレイアウト面積に比べて小さくなる傾向にある。すなわち、第１トランジスタ３１を用いて抵抗が生成されれば、全体のレイアウト面積も抑制される。
【００４１】
（（数値による比較））
例えば、１００ｋΩの抵抗を生成するためのレイアウト面積を比較例と比較してみる。
【００４２】
第１トランジスタ３１では、ゲート長１０μｍ、ゲート幅２μｍとすると、レイアウト面積は、
Ｓ＝１０μｍ×２μｍ×３＝６０μｍ２                              （１７）
になる。
【００４３】
一方、抵抗素子３１ｉでは、ポリシリコン配線３１ｉ１〜３１ｉ８のシート抵抗を５００Ω／□とすると、線幅２μｍのとき、配線長さＬが
Ｌ＝１００ｋΩ×２μｍ／（５００Ω／□）＝４００μｍ              （１８）
となる。これにより、レイアウト面積は、
Ｓｉ＝４００μｍ×２μｍ＝８００μｍ２                            （１９）
になる。
【００４４】
このように、第１トランジスタ３１のレイアウト面積は、抵抗素子３１ｉのレイアウト面積に比べて
Ｓ／Ｓｉ＝６０μｍ２／８００μｍ２≒１／１３
に抑制されている。
【００４５】
＜第１実施形態に係るバイアス電圧供給回路＞
第１実施形態に係るバイアス電圧供給回路の構成を図１０に示す。
【００４６】
バイアス電圧供給回路１００は、基本的な構成は本発明の前提となるバイアス電圧供給回路１と同様であるが、抵抗生成部３０の代わりに抵抗生成部１３０を備える点と、抵抗変化抑制部１４０をさらに備える点とで、本発明の前提となるバイアス電圧供給回路１と異なる。
【００４７】
抵抗生成部１３０は、第２トランジスタ１３３をさらに有する。すなわち、抵抗生成部１３０は、第１トランジスタ３１を用いて抵抗Ｒ３１を生成し、第２トランジスタ１３３を用いて抵抗Ｒ１３３を生成するように構成されている。第２トランジスタ１３３は、第１トランジスタ３１と逆の極性であるＮ型のＭＯＳトランジスタである。第２トランジスタ１３３は、主として、第２ゲート電極１３３ａ，第２基準側電極１３３ｂ，第２信号側電極１３３ｃ及び第２バックゲート電極１３３ｄを含む。第２ゲート電極１３３ａは、電源電位Ｖｄｄに接続されている。第２バックゲート電極１３３ｄは、グランド電位に接続されている。これらにより、第２トランジスタ１３３は、ＯＮされた状態に保たれるので、等価的に抵抗Ｒ１３３を生成することができるようになっている。
【００４８】
抵抗変化抑制部１４０は、主として、第１並列接続配線１４１及び第２並列接続配線１４２を有する。第１並列接続配線１４１は、分岐点Ｐｄから延びた配線３２ａに対して、第１トランジスタ３１及び第２トランジスタ１３３を並列に接続させている。第２並列接続配線１４２は、基準信号ライン２０から延びた配線３２ｂに対して、第１トランジスタ３１及び第２トランジスタ１３３を並列に接続させている。
【００４９】
第２トランジスタ１３３は、基本的な動作は第１トランジスタ３１と同様であるが、抵抗変化抑制部１４０を介して第１トランジスタ３１と並列に接続されているので、対称な動作をする点で第１トランジスタ３１と異なる。すなわち、ソース・ドレイン間電流が上から下へ流れる場合（図４（ａ）参照）には、第２信号側電極１３３ｃがドレイン電極として機能し、第２基準側電極１３３ｂがソース電極として機能する。ソース・ドレイン間電流が下から上へ流れる場合（図４（ｂ）参照）には、第２基準側電極１３３ｂがドレイン電極として機能し、第２信号側電極１３３ｃがソース電極として機能する。
【００５０】
これにより、第２トランジスタ１３３の等価的な抵抗Ｒ１３３は、アナログ回路ＡＣの入力電圧Ｖｉｎに対して、第１トランジスタ３１の等価的な抵抗Ｒ３１と対称に変化する。すなわち、仮に、抵抗生成部１３０が単一の第１トランジスタ３１で構成されているとすれば、第１トランジスタ３１の抵抗Ｒ３１が抵抗生成部１３０の等価的な抵抗Ｒ１３０として図１１（ａ）に示すように変化し、抵抗生成部１３０が単一の第２トランジスタ１３３で構成されているとすれば、第２トランジスタ１３３の抵抗Ｒ１３３が抵抗生成部１３０の等価的な抵抗Ｒ１３０として図１１（ｂ）に示すように変化することになる。
【００５１】
それに対して、実際には、第１トランジスタ３１と第２トランジスタ１３３とが抵抗変化抑制部１４０を介して並列に接続されているので、抵抗生成部１３０の等価的な抵抗Ｒ１３０は、
Ｒ１３０＝Ｒ３１×Ｒ１３３／（Ｒ３１＋Ｒ１３３）                  （２０）
となり、図１３に示すように変化する。すなわち、ソース・ドレイン間電流が上から下へ流れる場合（図４（ａ）参照）に抵抗生成部１３０の等価的な抵抗Ｒ１３０の値がＲ１３０１となり、ソース・ドレイン間電流が下から上へ流れる場合（図４（ｂ）参照）に抵抗生成部１３０の等価的な抵抗Ｒ１３０の値がＲ１３０２となるとすると、
Ｒ１３０１≒Ｒ１３０２                                            （２１）
となる。抵抗生成部１３０の等価的な抵抗Ｒ１３０は、アナログ回路ＡＣの入力電圧Ｖｉｎに対して、変化が抑制されている。
【００５２】
ここで、信号電圧Ｖｓ１の振動振幅のレベルが小さければ、Ｒ１３０１とＲ１３０２との差も無視できるレベルとなり、図１３（ａ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ１０１と下側の振幅Ｖ１０２とが
Ｖ１０１≒Ｖ１０２                                                （２２）
になる。すなわち、入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対してほぼ対称な時間波形を示す。
【００５３】
また、信号電圧Ｖｓ１の振動振幅のレベルが大きくても、Ｒ１３０１とＲ１３０２との差が小さく抑えられているので、図１３（ｂ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ１０３と下側の振幅Ｖ１０４とが
Ｖ１０３≒Ｖ１０４                                                （２３）
になる。すなわち、入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対してほぼ対称な時間波形を示す。
【００５４】
（計算例）
入力電圧Ｖｉｎの時間波形（図１３参照）の計算例を図１４に示す。
【００５５】
第１トランジスタ（ＰＭＯＳ）３１は、ゲート幅２０μｍ、ゲート長５μｍ、閾値電圧Ｖｔｐ＝０．７Ｖとする。第２トランジスタ（ＮＭＯＳ）１３３は、ゲート幅２０μｍ、ゲート長１μｍ、閾値電圧Ｖｔｎ＝０．４Ｖとする。また、電源電位Ｖｄｄ＝２Ｖとし、バイアス電圧を
Ｖｂ＝（Ｖｄｄ＋Ｖｔｐ−Ｖｔｎ）＝１．１５Ｖ                      （２４）
に設定する。
【００５６】
信号電圧Ｖｓ１の振幅を２００ｍＶｐｐ（小信号）とすると、第１トランジスタ３１が線形領域のみで動作するので、本発明の前提となるバイアス電圧供給回路１によれば、Ｖｉｎ（１）の曲線で示されるように、入力電圧Ｖｉｎは、バイアス電圧Ｖｂ（＝１．１５Ｖ）に対してほぼ対称な時間波形を示す。
【００５７】
また、第１トランジスタ３１及び第２トランジスタ１３３がともに線形領域で動作するので、第１実施形態に係るバイアス電圧供給回路１００によれば、Ｖｉｎ（１００）の曲線で示されるように、入力電圧Ｖｉｎは、バイアス電圧Ｖｂ（＝１．１５Ｖ）に対してほぼ対称な時間波形を示す。
【００５８】
次に、信号電圧Ｖｓ１の振幅を５００ｍＶｐｐ（大信号）とすると、第１トランジスタ３１が飽和領域でも動作するので、本発明の前提となるバイアス電圧供給回路１によれば、Ｖｉｎ（１）の曲線で示されるように、入力電圧Ｖｉｎは、バイアス電圧Ｖｂ（＝１．１５Ｖ）に対して非対称な時間波形を示す。
【００５９】
それに対して、第１トランジスタ３１及び第２トランジスタ１３３がともに飽和領域でも動作するが本発明の効果により、第１実施形態に係るバイアス電圧供給回路１００によれば、Ｖｉｎ（１００）の曲線で示されるように、入力電圧Ｖｉｎは、バイアス電圧Ｖｂ（＝１．１５Ｖ）に対してほぼ対称な時間波形を示す。
【００６０】
（バイアス電圧供給回路に関する特徴）
（１）
ここでは、抵抗生成部１３０は、第１トランジスタ３１及び第２トランジスタ１３３を用いて抵抗を生成する。これにより、抵抗生成部１３０のレイアウト面積は抑制される。また、抵抗変化抑制部１４０は、抵抗生成部１３０の抵抗値の変化を抑制する。これにより、信号ラインＳＬ１を介して伝達される入力電圧Ｖｉｎは安定する。
【００６１】
このように、抵抗生成部１３０のレイアウト面積が抑制され、信号ラインＳＬ１を介して伝達される入力電圧Ｖｉｎが安定するので、全体のレイアウト面積は抑制され、アナログ回路ＡＣは正しく動作するようになる。
【００６２】
（２）
ここでは、第１トランジスタ３１及び第２トランジスタ１３３は、ＯＮされた状態に保たれる。これにより、第１トランジスタ３１及び第２トランジスタ１３３を用いて抵抗を生成させることができるようになっている。また、信号ラインＳＬ１と基準電圧ライン２０とに対して第１並列接続配線１４１及び第２並列接続配線１４２が第１トランジスタ３１と第２トランジスタ１３３とを並列に接続させるので、信号ラインＳＬ１に供給される初期入力電圧Ｖｓ０の変動が大きく、信号電圧Ｖｓ１の変動が大きい場合でも、抵抗変化抑制部１４０が抵抗生成部１３０の変化を抑制するようになる。
【００６３】
（３）
ここでは、第１ゲート電極３１ａには、グランド電圧が供給される。また、第２ゲート電極１３３ａには、電源電圧（Ｖｄｄ）が供給される。これにより、第１トランジスタ３１及び第２トランジスタ１３３がともにＯＮされた状態に保たれる。このため、第１トランジスタ３１及び第２トランジスタ１３３を用いて抵抗は生成される。
【００６４】
＜第２実施形態に係るバイアス電圧供給回路＞
第２実施形態に係るバイアス電圧供給回路の構成を図１５に示す。
【００６５】
バイアス電圧供給回路１００は、基本的な構成は本発明の前提となるバイアス電圧供給回路１と同様であるが、抵抗変化抑制部２４０をさらに備える点で、本発明の前提となるバイアス電圧供給回路１と異なる。
【００６６】
抵抗変化抑制部２４０は、主として、第４トランジスタ２４３，基準抵抗素子２４２，カレントミラー回路２４４及びゲート電圧調整部２４１を有する。
【００６７】
第４トランジスタ２４３は、抵抗値の温度変化が第１トランジスタ３１と同等であり、第１トランジスタ３１と同じ極性のＰ型のＭＯＳトランジスタである。第４トランジスタ２４３は、主として、第４ゲート電極２４３ａ，第４信号側電極２４３ｂ，第４基準側電極２４３ｃ及び第４バックゲート電極２４３ｄを含む。第４ゲート電極２４３ａは、第１ゲート電極３１ａに接続されている。第４信号側電極２４３ｂは、基準電圧ライン２０に対して第１基準側電極３１ｂと並列に接続されている。第４基準側電極２４３ｃは、第４ゲート電極２４３ａを介して第４基準側電極２４３ｃと対向する。第４バックゲート電極２４３ｄは、電源電位Ｖｄｄに接続されている。第４信号側電極２４３ｂは、ゲート電圧調整部２４１に接続されている。
【００６８】
基準抵抗素子２４２は、抵抗値の温度変化が第３トランジスタ３１よりも小さく、抵抗値の温度依存性がほとんどない。基準抵抗素子２４２は、一端が基準電圧ライン２０に接続され、他端がゲート電圧調整部２４１に接続されている。
【００６９】
カレントミラー回路２４４は、電源電位Ｖｄｄに接続されており、電源電圧が供給されるようになっている。また、カレントミラー回路２４４は、第４トランジスタ２４３及び基準抵抗素子２４２にそれぞれ接続されている。これにより、第４トランジスタ２４３と基準抵抗素子２４２とに略等しい電流を流すことができるようになっている。
【００７０】
ゲート電圧調整部２４１は、主として、オペアンプ２４６と電圧調整回路２４５とを有する。オペアンプ２４６の反転入力端子には、第４トランジスタ２４３の第４信号側電極２４３ｃが接続されている。オペアンプ２４６の非反転入力端子には、基準抵抗素子２４２の他端が接続されている。これにより、オペアンプ２４６は、第２電位Ｖ２４２から第１電位Ｖ２４３を引いて第１過剰電圧値ΔＶ１を演算して出力することができるようになっている。第２電位Ｖ２４２は、基準抵抗素子２４２の他端の電位である。第１電位Ｖ２４３は、第４トランジスタ２４３の第４信号側電極２４３ｃの電位である。すなわち、第１過剰電圧値は、
ΔＶ１＝Ｖ２４２−Ｖ２４３                                        （２５）
である。
【００７１】
電圧調整回路２４５は、入力側にオペアンプ２４６が接続され、第１ゲート電極３１ａ及び第４ゲート電極２４３ａが出力側に並列して接続されている。電圧調整回路２４５は、オペアンプ２４６から第１過剰電圧値ΔＶ１が入力される。そして、電圧調整回路２４５は、第１ゲート電極３１ａ及び第４ゲート電極２４３ａに対してそれまで出力していた第１出力電圧Ｖｏ１に対して、第１係数ｋ１を第１過剰電圧値ΔＶ１に掛けた値を加えることにより第２出力電圧Ｖｏ２を決める。すなわち、第２出力電圧Ｖｏ２は、
Ｖｏ２＝Ｖｏ１＋ｋ１×ΔＶ１  （ｋ１＞０）                        （２６）
に調整される。電圧調整回路２４５は、第１ゲート電極３１ａ及び第４ゲート電極２４３ａのゲート電圧として、第１出力電圧Ｖｏ１に代えて第２出力電圧Ｖｏ２を出力する。
【００７２】
これにより、第１過剰電圧値ΔＶ１が正の値で大きくなった場合、第１ゲート電極３１ａ及び第４ゲート電極２４３ａのゲート電圧が上がり、第１トランジスタ３１及び第４トランジスタ２４３の抵抗値が上がるので、第１トランジスタ３１及び第４トランジスタ２４３のソース・ドレイン間電圧が上がり、第１電位Ｖ２４３は上がる。
【００７３】
また、第１過剰電圧値ΔＶ１が負の値で小さくなった場合、第１ゲート電極３１ａ及び第４ゲート電極２４３ａのゲート電圧が下がり、第１トランジスタ３１及び第４トランジスタ２４３の抵抗値が下がるので、第１トランジスタ３１及び第４トランジスタ２４３のソース・ドレイン間電圧が下がり、第１電位Ｖ２４３は下がる。
【００７４】
すなわち、第１電位Ｖ２４３が第２電位Ｖ２４２に近づきΔＶ１＝０となれるような値にＶｏ２が収束することになる。これにより、周辺の温度が変動しても、第４トランジスタ２４３の抵抗Ｒ２４３の値が一定になるような第２出力電圧Ｖｏ２を、第１ゲート電極３１ａ及び第４ゲート電極２４３ａのゲート電圧として供給することができるようになっている。このため、周辺の温度が変動しても、第１トランジスタ３１の抵抗Ｒ３１の値も一定になる。
【００７５】
例えば、第１トランジスタ３１の抵抗Ｒ３１の値は、第１ゲート電極３１ａのゲート電圧が調整されているので、図１６に示すように、ほとんど温度依存性がなくなる。これにより、
Ｒ３１２≒Ｒ３１３（＝ｋ２×Ｒ２４２）                            （２７）
となる。
【００７６】
すなわち、第１トランジスタ３１の周囲の温度が常温Ｔ０であれば、図１７（ａ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ１と下側の振幅Ｖ２とが正しいレベルになる。
【００７７】
さらに、第１トランジスタ３１の周囲の温度が高温Ｔ１（＞Ｔ０）になっても、図１７（ｂ）に示すように、アナログ回路ＡＣへの入力電圧Ｖｉｎは、バイアス電圧Ｖｂに対して上側の振幅Ｖ２０５と下側の振幅Ｖ２０６とが
Ｖ２０５≒Ｖ１，Ｖ２０６≒Ｖ２                                    （２８）
になり、正しいレベルより減衰することが抑制されている。
【００７８】
（バイアス電圧供給回路に関する特徴）
（１）
ここでは、抵抗生成部３０は、第１トランジスタ３１を用いて抵抗を生成する。これにより、抵抗生成部３０のレイアウト面積は抑制される。また、抵抗変化抑制部２４０は、抵抗生成部３０の抵抗値の変化を抑制する。これにより、信号ラインＳＬ１を介して伝達される入力電圧Ｖｉｎは安定する。
【００７９】
このように、抵抗生成部３０のレイアウト面積が抑制され、信号ラインＳＬ１を介して伝達される入力電圧Ｖｉｎが安定するので、全体のレイアウト面積は抑制され、アナログ回路ＡＣは正しく動作するようになる。
【００８０】
（２）
ここでは、ゲート電圧調整部２４１は、第１ゲート電極３１ａ及び第４ゲート電極２４３ａに並列に接続されている。これにより、第４ゲート電極２４３ａのゲート電圧と等しいゲート電圧が第１ゲート電極３１ａに供給される。
【００８１】
また、ゲート電圧調整部２４１は、第４トランジスタ２４３の抵抗Ｒ２４３の値が一定になるように第４ゲート電極２４３ａのゲート電圧（第２出力電圧Ｖｓｏ）を調整する。
【００８２】
これらにより、第４トランジスタ２４３の抵抗Ｒ２４３の値が一定になるようなゲート電圧（第２出力電圧Ｖｓｏ）が第１ゲート電極３１ａに供給されるので、第１トランジスタ３１の抵抗Ｒ３１の値が周囲の温度変化に対して一定になるようになる。このため、第３トランジスタ３１及び第４トランジスタ２４３の周辺の温度が大きく変動した場合でも、抵抗変化抑制部２４０が抵抗生成部３０の変化を抑制するようになる。
【００８３】
（３）
ここでは、第１過剰電圧値ΔＶ１が正の値で大きくなった場合、第１ゲート電極３１ａ及び第４ゲート電極２４３ａのゲート電圧が上がり、第１トランジスタ３１及び第４トランジスタ２４３の抵抗値が上がるので、第１トランジスタ３１及び第４トランジスタ２４３のソース・ドレイン間電圧が上げり、第１電位Ｖ２４３は上がる。
【００８４】
また、第１過剰電圧値ΔＶ１が負の値で小さくなった場合、第１ゲート電極３１ａ及び第４ゲート電極２４３ａのゲート電圧が下げり、第１トランジスタ３１及び第４トランジスタ２４３の抵抗値が下がるので、第１トランジスタ３１及び第４トランジスタ２４３のソース・ドレイン間電圧が下げり、第１電位Ｖ２４３は下がる。
【００８５】
すなわち、第１電位Ｖ２４３が第２電位Ｖ２４２に近づきΔＶ１＝０となれるような値にＶｏ２が収束することになる。これにより、周辺の温度が変動しても、第４トランジスタ２４３の抵抗Ｒ２４３の値が一定になるような第２出力電圧Ｖｏ２を、第１ゲート電極３１ａ及び第４ゲート電極２４３ａのゲート電圧として供給することができるようになっている。このため、周辺の温度が変動しても、第１トランジスタ３１の抵抗Ｒ３１の値も一定になる。
【００８６】
（第２実施形態の変形例）
（Ａ）バイアス電圧供給回路２００ｉは、図１８に示すように、抵抗生成部３０の代わりに抵抗生成部２３０ｉを備え、抵抗変化抑制部２４０の代わりに抵抗変化抑制部２４０ｉを備えても良い。抵抗生成部２３０ｉは、第２トランジスタ１３３を有する。第２トランジスタ１３３の具体的な構成は、第１実施形態と同様である。
【００８７】
抵抗変化抑制部２４０ｉは、第４トランジスタ２４３の代わりに第５トランジスタ２４７ｉを有し、ゲート電圧調整部２４１の代わりにゲート電圧調整部２４１ｉを有する。
【００８８】
第４トランジスタ２４３ｉは、抵抗値の温度変化が第２トランジスタ１３３と同等であり、第２トランジスタ１３３と同じ極性のＮ型のＭＯＳトランジスタである。第４トランジスタ２４３ｉは、主として、第４ゲート電極２４３ａｉ，第４信号側電極２４３ｂｉ，第４基準側電極２４３ｃｉ及び第４バックゲート電極２４３ｄｉを含む。第４ゲート電極２４３ａｉは、第２ゲート電極１３３ａに接続されている。第４信号側電極２４３ｂｉは、基準電圧ライン２０に対して第２基準側電極１３３ｂと並列に接続されている。第４基準側電極２４３ｃｉは、第４ゲート電極２４３ａｉを介して第４基準側電極２４３ｃｉと対向する。第４バックゲート電極２４３ｄｉは、電源電位Ｖｄｄに接続されている。第４信号側電極２４３ｂｉは、ゲート電圧調整部２４１ｉに接続されている。
【００８９】
ゲート電圧調整部２４１ｉは、オペアンプ２４６の代わりにオペアンプ２４６ｉを有し、電圧調整回路２４５の代わりに電圧調整回路２４５ｉを有する。オペアンプ２４６ｉの非反転入力端子には、第４トランジスタ２４３ｉの第４信号側電極２４３ｃｉが接続されている。オペアンプ２４６ｉの反転入力端子には、基準抵抗素子２４２の他端が接続されている。これにより、オペアンプ２４６ｉは、第１電位Ｖ２４３ｉから第２電位Ｖ２４２を引いて第２過剰電圧値ΔＶ２を演算して出力することができるようになっている。第２電位Ｖ２４２は、基準抵抗素子２４２の他端の電位である。第１電位Ｖ２４３ｉは、第４トランジスタ２４３ｉの第４信号側電極２４３ｃｉの電位である。すなわち、第２過剰電圧値は、
ΔＶ２＝Ｖ２４３ｉ−Ｖ２４２                                      （２９）
である。
【００９０】
電圧調整回路２４５ｉは、入力側にオペアンプ２４６ｉが接続され、第２ゲート電極１３３ａ及び第４ゲート電極２４３ａｉが出力側に並列して接続されている。電圧調整回路２４５ｉは、オペアンプ２４６ｉから第２過剰電圧値ΔＶ２が入力される。そして、電圧調整回路２４５ｉは、第２ゲート電極１３３ａ及び第４ゲート電極２４３ａｉに対してそれまで出力していた第１出力電圧Ｖｏ１に対して、第２係数ｋ２を第２過剰電圧値ΔＶ２に掛けた値を加えることにより第２出力電圧Ｖｏ２を決める。すなわち、第２出力電圧Ｖｏ２は、
Ｖｏ２＝Ｖｏ１＋ｋ２×ΔＶ２  （ｋ２＞０）                        （３０）
に調整される。電圧調整回路２４５ｉは、第２ゲート電極１３３ａ及び第４ゲート電極２４３ａｉのゲート電圧として、第１出力電圧Ｖｏ１に代えて第２出力電圧Ｖｏ２を出力する。
【００９１】
これにより、第２過剰電圧値ΔＶ２が正の値で大きくなった場合、第２ゲート電極１３３ａ及び第４ゲート電極２４３ａｉのゲート電圧が上がり、第２トランジスタ１３３及び第４トランジスタ２４３ｉの抵抗値が下がるので、第２トランジスタ１３３及び第４トランジスタ２４３ｉのソース・ドレイン間電圧が下がり、第１電位Ｖ２４３ｉは下がる。
【００９２】
また、第２過剰電圧値ΔＶ２が負の値で小さくなった場合、第２ゲート電極１３３ａ及び第４ゲート電極２４３ａｉのゲート電圧が下がり、第２トランジスタ１３３及び第４トランジスタ２４３ｉの抵抗値が上がるので、第２トランジスタ１３３及び第４トランジスタ２４３ｉのソース・ドレイン間電圧が上がり、第１電位Ｖ２４３ｉは上がる。
【００９３】
すなわち、第１電位Ｖ２４３ｉが第２電位Ｖ２４２に近づきΔＶ２＝０となれるような値にＶｏ２が収束することになる。これにより、周辺の温度が変動しても、第４トランジスタ２４３ｉの抵抗Ｒ２４３ｉの値が一定になるような第２出力電圧Ｖｏ２を、第２ゲート電極１３３ａ及び第４ゲート電極２４３ａｉのゲート電圧として供給することができるようになっている。このため、周辺の温度が変動しても、第２トランジスタ１３３の抵抗Ｒ１３３の値も一定になる。
【００９４】
（Ｂ）バイアス電圧供給回路は、第１実施形態の構成と第２実施形態及びその変形例の構成とが組み合わされたものであっても良い。すなわち、第１トランジスタ３１に抵抗変化抑制部２４０が接続され、第２トランジスタ１３３に抵抗変化抑制部２４０ｉが接続されていても良い。
【産業上の利用可能性】
【００９５】
本発明に係るバイアス電圧供給回路は、全体のレイアウト面積を抑制でき、アナログ回路を正しく動作させることができるという効果を有し、バイアス電圧供給回路等として有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の前提となるバイアス電圧供給回路の構成図。
【図２】比較例に係るバイアス電圧供給回路の構成図。
【図３】レイアウト面積を示す図。
【図４】抵抗生成部の動作を示す図。
【図５】第１トランジスタ３１のＶｄｓ−Ｉｄｓ特性を示す図。
【図６】入力電圧に対する第１トランジスタの抵抗の値の変化を示す図。
【図７】入力電圧の時間波形を示す図。
【図８】周辺温度に対する第１トランジスタの抵抗の値の変化を示す図。
【図９】入力電圧の時間波形を示す図。
【図１０】本発明の第１実施形態に係るバイアス電圧供給回路の構成図。
【図１１】入力電圧に対する第１トランジスタ及び第２トランジスタの抵抗の値の変化を示す図。
【図１２】入力電圧に対する抵抗生成部の抵抗の値の変化を示す図。
【図１３】入力電圧の時間波形を示す図。
【図１４】入力電圧の時間波形を示す図（計算例）。
【図１５】本発明の第２実施形態に係るバイアス電圧供給回路の構成図。
【図１６】周辺温度に対する第１トランジスタの抵抗の値の変化を示す図。
【図１７】入力電圧の時間波形を示す図。
【図１８】本発明の第２実施形態の変形例に係るバイアス電圧供給回路の構成図。
【符号の説明】
【００９７】
１，１ｉ，１００，２００，２００ｉ  バイアス電圧供給回路
２０  基準電圧ライン
３０，３０ｉ，１３０，２３０ｉ  抵抗生成部
１４０，２４０，２４０ｉ  抵抗変化抑制部
【図１】
2007195017.tif 000003
【図２】
2007195017.tif 000004
【図３】
2007195017.tif 000005
【図４】
2007195017.tif 000006
【図５】
2007195017.tif 000007
【図６】
2007195017.tif 000008
【図７】
2007195017.tif 000009
【図８】
2007195017.tif 000010
【図９】
2007195017.tif 000011
【図１０】
2007195017.tif 000012
【図１１】
2007195017.tif 000013
【図１２】
2007195017.tif 000014
【図１３】
2007195017.tif 000015
【図１４】
2007195017.tif 000016
【図１５】
2007195017.tif 000017
【図１６】
2007195017.tif 000018
【図１７】
2007195017.tif 000019
【図１８】
2007195017.tif 000020