(57)【要約】【課題】製造プロセスを複雑にすることなく且つ先端ロジック素子の製造プロセスとの整合性を確保しつつ、不揮発性半導体メモリを混載したロジック半導体装置を容易に製造しうる半導体装置の製造方法を提供する。【解決手段】第１乃至第３の領域を有する半導体基板１０上に、絶縁膜２０、導電膜２２及び絶縁膜２４を形成し、第２の領域及び第３の領域に形成された絶縁膜２４、導電膜２２及び絶縁膜２０を除去し、第２の領域及び第３の領域に絶縁膜３８を形成し、第１の領域の絶縁膜２４及び第３の領域の絶縁膜３８を除去し、第３の領域に絶縁膜４４を形成し、導電膜５２を形成後、第１の領域の導電膜２２をパターニングしてゲート電極５８を形成し、導電膜５２をパターニングして第２の領域及び第３の領域にゲート電極６４を形成するとともに、ゲート電極５８上の導電膜５２を除去する。【選択図】図１３
2007335559.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成され、第１の導電膜よりなる第１のゲート電極を有する第１のトランジスタと、前記半導体基板の第２の領域に形成され、第２の導電膜よりなる第２のゲート電極を有する第２のトランジスタと、前記半導体基板の第３の領域に形成され、前記第２の導電膜よりなる第３のゲート電極を有する第３のトランジスタとを有する半導体装置の製造方法であって、
前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の導電膜を形成する工程と、
前記第１の導電膜上に、第２の絶縁膜を形成する工程と、
前記第２の領域及び前記第３の領域に形成された前記第２の絶縁膜、前記第１の導電膜及び前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜を除去した前記第２の領域及び前記第３の領域の前記半導体基板上に、第３の絶縁膜を形成する工程と、
前記第２の領域を覆い前記第１の領域及び前記第３の領域を露出するレジスト膜をマスクとして、前記第１の領域の前記第２の絶縁膜及び前記第３の領域の前記第３の絶縁膜を除去する工程と、
前記第３の絶縁膜を除去した前記第３の領域の前記半導体基板上に、第４の絶縁膜を形成する工程と、
前記第１の領域の前記第１の導電膜上、前記第２の領域の前記第３の絶縁膜上及び前記第３の領域の前記第４の絶縁膜上に、前記第２の導電膜を形成する工程と、
前記第１の領域の前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記第１のゲート電極を形成する工程と、
前記第２の導電膜をパターニングし、前記第２のゲート電極及び前記第３のゲート電極を形成するとともに、前記第１のゲート電極上の前記第２の導電膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記第３の絶縁膜とエッチング特性の等しい第１の膜と、前記第１の膜上に形成され、前記第３の絶縁膜とはエッチング特性の異なる第２の膜とを有し、
前記第１の領域の前記第２の絶縁膜及び前記第３の領域の前記第３の絶縁膜を除去する工程は、前記レジスト膜をマスクとして、前記第１の領域の前記第２の膜を選択的に除去する工程と、前記レジスト膜をマスクとして、前記第１の領域の前記第１の膜及び前記第３の領域の前記第３の絶縁膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１の膜は、シリコン酸化膜であり、
前記第２の膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第２の絶縁膜を形成する工程の前に、前記第１の領域の前記第１の導電膜をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１の導電膜をパターニングする工程では、前記第２の領域及び前記第３の領域上に、前記第１の導電膜を残存する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第１の導電膜をパターニングする工程の前に、前記第１の導電膜上にハードマスクを形成する工程を更に有し、
前記第１の導電膜をパターニングする工程では、前記ハードマスクを用いて前記第１の導電膜をパターニングし、
前記第１の導電膜をパターニングする工程の後に、前記ハードマスクを除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板は、不揮発メモリトランジスタが形成される第４の領域を有し、
前記第１のゲート電極を形成する工程では、前記第４の領域の前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜をパターニングすることにより、前記第４の領域に、前記第１の導電膜よりなるフローティングゲートと、前記第２の導電膜よりなるコントロールゲートとを形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の第１の領域に形成され、第１の導電膜よりなる第１のゲート電極を有する第１のトランジスタと、前記半導体基板の第２の領域に形成され、第２の導電膜よりなる第２のゲート電極を有する第２のトランジスタと、前記半導体基板の第３の領域に形成され、前記第２の導電膜よりなる第３のゲート電極を有する第３のトランジスタと、前記半導体基板の第４の領域に形成され、前記第２の導電膜よりなる第４のゲート電極を有する第４のトランジスタを有する半導体装置の製造方法であって、
前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の導電膜を形成する工程と、
前記第１の導電膜上に、第１の膜と、前記第１の膜上に形成され前記第１の膜とはエッチング特性の異なる第２の膜と、前記第２の膜上に形成され前記第２の膜とはエッチング特性の異なる第３の膜とを有する第２の絶縁膜を形成する工程と、
前記第２の領域、前記第３の領域及び前記第４の領域に形成された前記第２の絶縁膜、前記第１の導電膜及び前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜を除去した前記第２の領域、前記第３の領域及び前記第４の領域の前記半導体基板上に、第３の絶縁膜を形成する工程と、
前記第２の領域を覆い前記第１の領域、前記第３の領域及び前記第４の領域を露出する第１のレジスト膜をマスクとして、前記第１の領域の前記第３の膜と、前記第３の領域及び前記第４の領域の前記第３の絶縁膜とを除去する工程と、
前記第３の絶縁膜を除去した前記第３の領域上及び前記第４の領域の前記半導体基板上に、第４の絶縁膜を形成する工程と、
前記第２の領域及び前記第３の領域を覆い前記第１の領域及び前記第４の領域を露出する第２のレジスト膜をマスクとして、前記第１の領域の前記第２の膜及び第１の膜と、前記第４の領域の前記第４の絶縁膜とを除去する工程と、
前記第４の絶縁膜を除去した前記第４の領域の前記半導体基板上に、第５の絶縁膜を形成する工程と、
前記第１の領域の前記第１の導電膜上、前記第２の領域の前記第３の絶縁膜上、前記第３の領域の前記第４の絶縁膜上及び前記第４の領域の前記第５の絶縁膜上に、第２の導電膜を形成する工程と、
前記第１の領域の前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記第１のゲート電極を形成する工程と、
前記第２の導電膜をパターニングし、前記第２のゲート電極、前記第３のゲート電極及び前記第４のゲート電極を形成するとともに、前記第１のゲート電極上の前記第２の導電膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１の領域の前記第２の膜及び第１の膜と、前記第４の領域の前記第４の絶縁膜とを除去する工程は、前記第２のレジスト膜をマスクとして、前記第１の領域の前記第２の膜を選択的に除去する工程と、前記第２のレジスト膜をマスクとして、前記第１の領域の前記第１の膜及び前記第３の領域の前記第３の絶縁膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置の製造方法において、
前記第１の膜は、シリコン酸化膜であり、
前記第２の膜は、シリコン窒化膜であり、
前記第３の膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、不揮発性メモリを混載したロジック半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性半導体メモリセルは、トランジスタを駆動するためのコントロールゲートのほかに電荷を蓄積するためのフローティングゲートを有している。フローティングゲートは電気的に浮遊した状態にある電極であり、フローティングゲートに電気的に接続される配線は必要ない。
【０００３】
しかしながら、プロセス管理やデバイス構造上・製造プロセス上の要求等により、フローティングゲートと同時に形成される同一レベルの導電層に、配線層を電気的に接続することがある。例えば、トンネルゲート絶縁膜の品質管理等に用いるプロセスＴＥＧは、フローティングゲートと同一レベルの導電層を上部電極とするＭＯＳキャパシタにより構成される。また、ＮＡＮＤ型フラッシュメモリセルでは、選択トランジスタのゲート電極としてフローティングゲートと同一レベルの導電層を用いることがある。
【０００４】
通常、スタックゲート構造からなるフラッシュメモリセルのゲート電極は、フローティングゲートを第１層目のポリシリコン膜により形成し、コントロールゲートを第２層目のポリシリコン膜により形成する。単層ゲート構造からなる周辺トランジスタのゲート電極は、第２層目のポリシリコン膜により形成する。また、フローティングゲートとコントロールゲートとの間には、これら電極間を絶縁して容量結合するためのゲート間絶縁膜が形成されている。このゲート間絶縁膜は、典型的にはシリコン酸化膜とシリコン窒化膜との積層膜（例えばＯＮＯ膜）により構成され、周辺トランジスタ領域には形成されない。
【０００５】
第１層目のポリシリコン膜は、フラッシュメモリセルのゲート電極の形成と同時に加工されるため、ゲート間絶縁膜及び第２層目のポリシリコン膜により覆われている。このため、第１層目のポリシリコン膜にコンタクトする配線層を形成する場合、第１層目のポリシリコン膜上に形成されたゲート間絶縁膜及び第２層目のポリシリコン膜を除去する必要がある。これらのうち、第２層目のポリシリコン膜については周辺トランジスタのゲート電極のパターニングと同時に除去することが可能であるが、ゲート間絶縁膜については別途除去する工程が必要である。
【０００６】
従来、フローティングゲートと同一レベルの第１層目のポリシリコン膜上に形成されたゲート間絶縁膜を除去する方法としては、例えば以下に示す３つの方法が採用されていた。
【０００７】
第１の方法は、基板上に開口するコンタクトホールと第１層目のポリシリコン膜上に開口するコンタクトホールとを開口する際に、第１層目のポリシリコン膜上のゲート間絶縁膜を除去する方法である。
【０００８】
第２の方法は、第２層目のポリシリコン膜により形成されたゲート電極の側壁部分に側壁絶縁膜を形成するエッチバック工程の際に、第１層目のポリシリコン膜上のゲート間絶縁膜を除去する方法である。
【０００９】
第３の方法は、第２層目のポリシリコン膜をパターニングしてゲート電極を形成する際に、第１層目のポリシリコン膜上のゲート間絶縁膜を除去する方法である。
【特許文献１】特開２００５−１２３５２４号公報
【特許文献２】特開２００５−３１１２８２号公報
【特許文献３】特開２００４−３５６５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記第１の方法では、基板上に開口するコンタクトホールが完全に開口された後に第１層目のポリシリコン膜上のゲート間絶縁膜を除去する必要があり、ゲート間絶縁膜のエッチング過程で基板コンタクト部にエッチングダメージが導入されてしまう。また、ボーダーレスコンタクトとの両立が困難であり、ボーダーレスコンタクトを用いた先端ロジックデバイスに混載されたフラッシュメモリセルの製造プロセスには適用することができなかった。
【００１１】
また、上記第２の方法及び第３の方法では、ゲート間絶縁膜の除去のために余分にエッチングを行う必要があり、シリコン基板へのエッチングダメージの導入やエッチバックに伴う素子分離膜の膜減りによって周辺トランジスタの特性変動を引き起こすことがあった。周辺トランジスタのゲート絶縁膜が薄い場合には、特に問題である。このため、先端ロジックデバイスに混載されたフラッシュメモリセルの製造プロセスには適用することが困難であった。
【００１２】
これら課題を解決する手段として、第１層目のポリシリコン膜上のゲート間絶縁膜を除去するためにマスク工程を追加する方法も考えられるが、工程数が増大して製造コストが増大するため好ましくない。
【００１３】
このように、フローティングゲートと同一レベルの第１層目のポリシリコン膜にコンタクトする配線層を形成するための従来のフラッシュメモリセルの製造プロセスは、不揮発性半導体メモリを混載した先端ロジック半導体装置の製造プロセスに適用することは困難であった。
【００１４】
本発明の目的は、製造プロセスを複雑にすることなく且つ先端ロジック素子の製造プロセスとの整合性を確保しつつ、不揮発性半導体メモリを混載したロジック半導体装置を容易に製造しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一観点によれば、半導体基板の第１の領域に形成され、第１の導電膜よりなる第１のゲート電極を有する第１のトランジスタと、前記半導体基板の第２の領域に形成され、第２の導電膜よりなる第２のゲート電極を有する第２のトランジスタと、前記半導体基板の第３の領域に形成され、前記第２の導電膜よりなる第３のゲート電極を有する第３のトランジスタとを有する半導体装置の製造方法であって、前記半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の導電膜を形成する工程と、前記第１の導電膜上に、第２の絶縁膜を形成する工程と、前記第２の領域及び前記第３の領域に形成された前記第２の絶縁膜、前記第１の導電膜及び前記第１の絶縁膜を除去する工程と、前記第１の絶縁膜を除去した前記第２の領域及び前記第３の領域の前記半導体基板上に、第３の絶縁膜を形成する工程と、前記第２の領域を覆い前記第１の領域及び前記第３の領域を露出するレジスト膜をマスクとして、前記第１の領域の前記第２の絶縁膜及び前記第３の領域の前記第３の絶縁膜を除去する工程と、前記第３の絶縁膜を除去した前記第３の領域の前記半導体基板上に、第４の絶縁膜を形成する工程と、前記第１の領域の前記第１の導電膜上、前記第２の領域の前記第３の絶縁膜上及び前記第３の領域の前記第４の絶縁膜上に、前記第２の導電膜を形成する工程と、前記第１の領域の前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記第１のゲート電極を形成する工程と、前記第２の導電膜をパターニングし、前記第２のゲート電極及び前記第３のゲート電極を形成するとともに、前記第１のゲート電極上の前記第２の導電膜を除去する工程とを有する半導体装置の製造方法が提供される。
【００１６】
また、本発明の他の観点によれば、半導体基板の第１の領域に形成され、第１の導電膜よりなる第１のゲート電極を有する第１のトランジスタと、前記半導体基板の第２の領域に形成され、第２の導電膜よりなる第２のゲート電極を有する第２のトランジスタと、前記半導体基板の第３の領域に形成され、前記第２の導電膜よりなる第３のゲート電極を有する第３のトランジスタと、前記半導体基板の第４の領域に形成され、前記第２の導電膜よりなる第４のゲート電極を有する第４のトランジスタを有する半導体装置の製造方法であって、前記半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の導電膜を形成する工程と、前記第１の導電膜上に、第１の膜と、前記第１の膜上に形成され前記第１の膜とはエッチング特性の異なる第２の膜と、前記第２の膜上に形成され前記第２の膜とはエッチング特性の異なる第３の膜とを有する第２の絶縁膜を形成する工程と、前記第２の領域、前記第３の領域及び前記第４の領域に形成された前記第２の絶縁膜、前記第１の導電膜及び前記第１の絶縁膜を除去する工程と、前記第１の絶縁膜を除去した前記第２の領域、前記第３の領域及び前記第４の領域の前記半導体基板上に、第３の絶縁膜を形成する工程と、前記第２の領域を覆い前記第１の領域、前記第３の領域及び前記第４の領域を露出する第１のレジスト膜をマスクとして、前記第１の領域の前記第３の膜と、前記第３の領域及び前記第４の領域の前記第３の絶縁膜とを除去する工程と、前記第３の絶縁膜を除去した前記第３の領域上及び前記第４の領域の前記半導体基板上に、第４の絶縁膜を形成する工程と、前記第２の領域及び前記第３の領域を覆い前記第１の領域及び前記第４の領域を露出する第２のレジスト膜をマスクとして、前記第１の領域の前記第２の膜及び第１の膜と、前記第４の領域の前記第４の絶縁膜とを除去する工程と、前記第４の絶縁膜を除去した前記第４の領域の前記半導体基板上に、第５の絶縁膜を形成する工程と、前記第１の領域の前記第１の導電膜上、前記第２の領域の前記第３の絶縁膜上、前記第３の領域の前記第４の絶縁膜上及び前記第４の領域の前記第５の絶縁膜上に、第２の導電膜を形成する工程と、前記第１の領域の前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記第１のゲート電極を形成する工程と、前記第２の導電膜をパターニングし、前記第２のゲート電極、前記第３のゲート電極及び前記第４のゲート電極を形成するとともに、前記第１のゲート電極上の前記第２の導電膜を除去する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、スタックゲート構造の不揮発メモリトランジスタを混載したロジック半導体装置の製造方法において、膜厚の異なる複数種類のゲート絶縁膜を形成するための多重酸化プロセスの際に、フローティングゲートと同一レベルの導電層からなるゲート電極のコンタクト形成領域のゲート間絶縁膜を除去するので、ゲート間絶縁膜の除去過程で半導体基板や素子分離膜にエッチングダメージが導入されるのを防止することができる。これにより、周辺トランジスタの特性が変動するのを防止することができる。
【００１８】
また、フローティングゲートと同一レベルの導電層からなるゲート電極のコンタクト形成領域のゲート間絶縁膜の除去は、多重酸化プロセスの際に用いるマスクパターンに当該コンタクト形成領域を露出する開口部を追加するだけで実現することができるので、製造コストの大幅な増加をもたらすフォトレジスト工程を追加する必要はない。
【００１９】
また、層間絶縁膜の形成前に、フローティングゲートと同一レベルの導電層からなるゲート電極のコンタクト形成領域のゲート間絶縁膜を予め除去するので、ボーダーレスコンタクトを用いることも可能である。
【００２０】
したがって、本発明による半導体装置の製造方法は、製造プロセスを複雑にすることなく且つ先端ロジック素子の製造プロセスとの整合性を確保しつつ、不揮発性半導体メモリを混載したロジック半導体装置を容易に製造するために好適である。
【発明を実施するための最良の形態】
【００２１】
［第１参考例］
本発明の第１参考例による半導体装置の製造方法について図１乃至図４を用いて説明する。図１乃至図４は本参考例による半導体装置の製造方法を示す工程断面図である。
【００２２】
まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜１２を形成する。素子分離膜１２により画定された素子領域は、図面右側から順にそれぞれ、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を表している。なお、各トランジスタの詳細については、後述の実施形態を参照されたい。
【００２３】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、素子領域の表面に、シリコン酸化膜よりなるトンネルゲート絶縁膜２０を形成する。
【００２４】
次いで、トンネルゲート絶縁膜２０が形成されたシリコン基板１０上に、例えばＣＶＤ法により、ポリシリコン膜２２ａを堆積する。
【００２５】
次いで、フォトリソグラフィ及びドライエッチングにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域内のポリシリコン膜２２を、フローティングゲート及びＰｏｌｙ１トランジスタのゲート電極を形成するために必要な所定の形状にパターニングする。なお、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）を含む周辺回路領域内のポリシリコン膜２２は、そのまま残存する。
【００２６】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜及びシリコン窒化膜を堆積後、熱酸化法によりシリコン酸化膜を成長し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２４を形成する（図１（ａ））。
【００２７】
次いで、フォトリソグラフィにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域を覆い、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域を含む周辺回路領域を露出するフォトレジスト膜２６を形成する。
【００２８】
次いで、フォトレジスト膜２６をマスクとして、ＯＮＯ膜２４、ポリシリコン膜２２及びトンネルゲート絶縁膜２０をエッチングし、周辺回路領域のＯＮＯ膜２４、ポリシリコン膜２２及びトンネルゲート絶縁膜２０を選択的に除去する（図１（ｂ））。
【００２９】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００３０】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域の素子領域上に、シリコン酸化膜２８を形成する。
【００３１】
次いで、フォトリソグラフィにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域及び中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域を露出し、他の領域を覆うフォトレジスト膜３４を形成する。
【００３２】
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液によりウェットエッチングを行う。このエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域及び中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域のシリコン酸化膜２８が除去される（図２（ａ））。
【００３３】
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
【００３４】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域に、シリコン酸化膜３８を形成する。この際、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域にはシリコン酸化膜２８が残存しているため、シリコン酸化膜３８の形成の際に追加酸化されて膜厚が増加する。
【００３５】
次いで、フォトリソグラフィにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域を露出し、他の領域を覆うフォトレジスト膜４０を形成する。
【００３６】
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液によりウェットエッチングを行う。このエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域のシリコン酸化膜３８が除去される（図２（ｂ））。
【００３７】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。
【００３８】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域に、シリコン酸化膜よりなるゲート絶縁膜４４を形成する。この際、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域にはシリコン酸化膜３８が残存しており、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域にはシリコン酸化膜２８が残存しているため、ゲート絶縁膜４４の形成の際にはこれらシリコン酸化膜も追加酸化される。これにより、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域には、シリコン酸化膜３８が追加酸化されてなりゲート絶縁膜４４よりも厚いゲート絶縁膜４６が形成され、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域には、シリコン酸化膜２８が追加酸化されてなりゲート絶縁膜４６よりも厚いゲート絶縁膜４８が形成される。
【００３９】
次いで、全面に、例えばＣＶＤ法により、ポリシリコン膜５２を堆積する（図３（ａ））。
【００４０】
次いで、フォトリソグラフィ及びドライエッチングにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域のポリシリコン膜２２、ＯＮＯ膜２４及びポリシリコン膜５２を同一形状にパターニングする。これにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域に、ポリシリコン膜２２よりなるフローティングゲート５４と、ポリシリコン膜５２よりなるコントロールゲート５６を形成し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域に、ポリシリコン膜２２よりなるＰｏｌｙ１トランジスタのゲート電極５８を形成する。なお、ゲート電極５８上の全面は、ＯＮＯ膜２４を介してポリシリコン膜５２によって覆われている。
【００４１】
次いで、コントロールゲート５６、フローティングゲート５４及びゲート電極５８等をマスクとしてイオン注入を行い、コントロールゲート５６及びゲート電極５８の両側のシリコン基板１０内に、不揮発メモリトランジスタ（Ｆｌａｓｈ）及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のＬＤＤ領域又はエクステンション領域となる不純物拡散領域６０をそれぞれ形成する。
【００４２】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、コントロールゲート５６、フローティングゲート５４及びゲート電極５８の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜６２を形成する（図３（ｂ））。
【００４３】
次いで、フォトリソグラフィ及びドライエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域を含む周辺回路領域、並びにＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域のポリシリコン膜５２をパターニングする。これにより、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）のゲート電極６４を形成するとともに、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８へのコンタクト形成領域８６のポリシリコン膜５２を除去する。
【００４４】
次いで、メモリセル領域を覆うフォトレジスト膜（図示せず）及びゲート電極６４をマスクとしてイオン注入を行い、ゲート電極６４の両側のシリコン基板１０内に、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）のＬＤＤ領域又はエクステンション領域となる不純物拡散領域６６をそれぞれ形成する。
【００４５】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、コントロールゲート５６、フローティングゲート５４及びゲート電極５８，６４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜６８を形成する。
【００４６】
次いで、コントロールゲート５６、フローティングゲート５４、ゲート電極５８，６４及び側壁絶縁膜６２，６８をマスクとしてイオン注入を行い、コントロールゲート５６及びゲート電極５８，６４の両側のシリコン基板１０内に、不純物拡散領域７０をそれぞれ形成する。これにより、コントロールゲート５６及びゲート電極５８の両側のシリコン基板１０内に、不純物拡散領域６０，７０よりなるソース／ドレイン領域７２を形成し、ゲート電極６４の両側のシリコン基板１０内に、不純物拡散領域６６，７０よりなるソース／ドレイン領域７４を形成する（図４（ａ））。
【００４７】
こうして、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する低電圧トランジスタ（ＬＶ−Ｔｒ）を形成し、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する中電圧トランジスタ（ＭＶ−Ｔｒ）を形成し、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する高電圧トランジスタ（ＨＶ−Ｔｒ）を形成し、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域に、ソース／ドレイン領域７２、フローティングゲート５４及びコントロールゲート５２を有する不揮発メモリトランジスタ（Ｆｌａｓｈ）を形成し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域に、ソース／ドレイン領域７２及びゲート電極５８を有するＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）を形成する。
【００４８】
本参考例による半導体装置の製造方法では、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８へのコンタクト形成領域８６にＯＮＯ膜２４が残存している。このため、ゲート電極５８へのコンタクトを形成するためには、ゲート電極５８上のＯＮＯ膜２４を除去する必要がある。特にサリサイドプロセスを用いてゲート電極５８上に金属シリサイド膜を形成する場合にあっては、トランジスタ上を覆う層間絶縁膜の形成前にＯＮＯ膜２４を除去する必要がある。
【００４９】
このＯＮＯ膜２４を除去するためには、前述のようにゲート電極６４を形成する際又は側壁絶縁膜６８を形成する際に同時にＯＮＯ膜を除去することが考えられるが、何れの方法もシリコン基板１０へのエッチングダメージの導入やエッチバックに伴う素子分離膜１２の膜減りによって周辺トランジスタの特性変動を引き起こすことがあり、先端ロジックデバイスに混載されたフラッシュメモリセルの製造プロセスには適用することはできない。
【００５０】
このため、本参考例では、図４（ｂ）に示すように、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８へのコンタクト形成領域８６に開口部８２を有するフォトレジスト膜８０を形成する工程及びこのフォトレジスト膜８０をマスクとしてゲート電極５８上のＯＮＯ膜２４をエッチングする工程を別途追加し、ゲート電極５８上のＯＮＯ膜２４を除去する必要がある。
【００５１】
［第２参考例］
本発明の第２参考例による半導体装置の製造方法について図５乃至図７を用いて説明する。図５乃至図７は本参考例による半導体装置の製造方法を示す工程断面図である。
【００５２】
まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜１２を形成する。素子分離膜１２により画定された素子領域は、図面右側から順にそれぞれ、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を表している。なお、各トランジスタの詳細については、後述の実施形態を参照されたい。
【００５３】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、素子領域の表面に、シリコン酸化膜よりなるトンネルゲート絶縁膜２０を形成する。
【００５４】
次いで、トンネルゲート絶縁膜２０が形成されたシリコン基板１０上に、例えばＣＶＤ法により、ポリシリコン膜２２ａを堆積する。
【００５５】
次いで、フォトリソグラフィ及びドライエッチングにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域内のポリシリコン膜２２を、フローティングゲート及びＰｏｌｙ１トランジスタのゲート電極を形成するために必要な所定の形状にパターニングするとともに、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）を含む周辺回路領域内のポリシリコン膜２２を除去する。
【００５６】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜及びシリコン窒化膜を堆積後、熱酸化法によりシリコン酸化膜を成長し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２４を形成する（図５（ａ））。
【００５７】
次いで、フォトリソグラフィにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域を含む周辺回路領域を露出し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６に開口部２６ａを有するフォトレジスト膜２６を形成する。
【００５８】
次いで、フォトレジスト膜２６をマスクとしてＯＮＯ膜２４をエッチングし、周辺回路領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６のＯＮＯ膜２４を選択的に除去する（図５（ｂ））。
【００５９】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００６０】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、周辺回路領域のトンネルゲート絶縁膜２０を除去する。
【００６１】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域の素子領域上に、シリコン酸化膜２８を形成する。この際、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６のポリシリコン膜２２も熱酸化され、シリコン酸化膜５０が形成される。
【００６２】
次いで、フォトリソグラフィにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域及び中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域を露出し、他の領域を覆うフォトレジスト膜３４を形成する。
【００６３】
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液によりウェットエッチングを行う。このエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域及び中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域のシリコン酸化膜２８が除去される（図６（ａ））。
【００６４】
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
【００６５】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域に、シリコン酸化膜３８を形成する。この際、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域にはシリコン酸化膜２８が残存しているため、シリコン酸化膜３８の形成の際に追加酸化されて膜厚が増加する。
【００６６】
次いで、フォトリソグラフィにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域を露出し、他の領域を覆うフォトレジスト膜４０を形成する。
【００６７】
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液によりウェットエッチングを行う。このエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域のシリコン酸化膜３８が除去される（図６（ｂ））。
【００６８】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。
【００６９】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域に、シリコン酸化膜よりなるゲート絶縁膜４４を形成する。この際、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域にはシリコン酸化膜３８が残存しており、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域にはシリコン酸化膜２８が残存しているため、ゲート絶縁膜４４の形成の際にはこれらシリコン酸化膜も追加酸化される。これにより、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域には、シリコン酸化膜３８が追加酸化されてなりゲート絶縁膜４４よりも厚いゲート絶縁膜４６が形成され、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域には、シリコン酸化膜２８が追加酸化されてなりゲート絶縁膜４６よりも厚いゲート絶縁膜４８が形成される。
【００７０】
次いで、全面に、例えばＣＶＤ法により、ポリシリコン膜５２を堆積する（図７（ａ））。
【００７１】
次いで、例えば図３（ｂ）乃至図４（ａ）に示す第１参考例の場合と同様にして、不揮発メモリトランジスタ（Ｆｌａｓｈ）のフローティングゲート５４、コントロールゲート５６及び不純物拡散領域６０、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８及び不純物拡散領域６０、側壁絶縁膜６２、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）のゲート電極６４及び不純物拡散領域６６を形成する。
【００７２】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、コントロールゲート５６、フローティングゲート５４及びゲート電極５８，６４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜６８を形成する。
【００７３】
側壁絶縁膜６８を形成するこのエッチングの際、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８上に形成されていたシリコン酸化膜５０も除去され、ゲート電極５８の上面が露出する。
【００７４】
次いで、コントロールゲート５６、フローティングゲート５４、ゲート電極５８，６４及び側壁絶縁膜６２，６８をマスクとしてイオン注入を行い、コントロールゲート５６及びゲート電極５８，６４の両側のシリコン基板１０内に、不純物拡散領域７０をそれぞれ形成する。これにより、コントロールゲート５６及びゲート電極５８の両側のシリコン基板１０内に、不純物拡散領域６０，７０よりなるソース／ドレイン領域７２を形成し、ゲート電極６４の両側のシリコン基板１０内に、不純物拡散領域６６，７０よりなるソース／ドレイン領域７４を形成する（図７（ｂ））。
【００７５】
こうして、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する低電圧トランジスタ（ＬＶ−Ｔｒ）を形成し、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する中電圧トランジスタ（ＭＶ−Ｔｒ）を形成し、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する高電圧トランジスタ（ＨＶ−Ｔｒ）を形成し、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域に、ソース／ドレイン領域７２、フローティングゲート５４及びコントロールゲート５２を有する不揮発メモリトランジスタ（Ｆｌａｓｈ）を形成し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域に、ソース／ドレイン領域７２及びゲート電極５８を有するＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）を形成する。
【００７６】
本参考例による半導体装置の製造方法では、図５（ｂ）に示す工程において、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８へのコンタクト形成領域８６のＯＮＯ膜２４を、周辺回路領域のＯＮＯ膜２４とともに予め除去しておくため、側壁絶縁膜６８を形成するエッチングの際にゲート電極５８の上面を露出することができる。したがって、第１参考例の場合のようにＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８へのコンタクト形成領域８６のＯＮＯ膜２４を除去するためのマスク工程を追加する必要はない。
【００７７】
しかしながら、素子の微細化が進むにつれ、本参考例による半導体装置の製造方法では図５（ａ）のポリシリコン膜２２をパターニングする工程におけるエッチングが困難になることが判明した。
【００７８】
図５（ａ）のポリシリコン膜２２をパターニングする工程では、メモリセル領域においては微細な抜きパターンを垂直な形状に加工するエッチングが必要であるのに対し、周辺回路領域においてはシリコン基板に与えるダメージの少ないエッチングが必要である。特に、先端ロジックデバイスでは、シリコン基板に与えるダメージを極力低減する必要がある。
【００７９】
しかしながら、エッチングダメージを低減することと微細且つ垂直形状にパターニングすることとは、エッチング条件の設定上相反する要求であり、素子の微細化が進むにつれてプロセスマージンが非常に狭くなってきた。このため、素子の更なる微細化が進むと、エッチングダメージ低減と微細パターニングとを両立しつつ安定して半導体装置を製造することが困難になる。
【００８０】
また、パターンの微細化に伴い、ポリシリコン膜２２のパターニングにハードマスクを用いることがある。ハードマスクとは、フォトレジスト膜のエッチング耐性を補うためにフォトレジスト膜の下層に設けられる膜であり、シリコン窒化膜やシリコン酸化膜等により形成される。ハードマスクを用いるプロセスでは、フォトレジスト膜の除去後にハードマスクを除去する必要がある。
【００８１】
このため、第２参考例の製造方法にハードマスクプロセスを適用すると、図５（ａ）のポリシリコン膜２２をパターニングする工程の後に、ハードマスクを除去するためのエッチング工程を追加する必要があり、シリコン基板に与えるダメージが増大する問題もある。
【００８２】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図８乃至図１６を用いて説明する。
【００８３】
図８は本実施形態による半導体装置の構造を示す平面図、図９は本実施形態による半導体装置の構造を示す概略断面図、図１０乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８４】
はじめに、本実施形態による半導体装置の構造について図８及び図９を用いて説明する。
【００８５】
図８は、フラッシュメモリを混載したロジック半導体装置の代表的なトランジスタの構造を示す平面図である。また、図９は、図８のＡ−Ａ′線断面及びＢ−Ｂ′線断面に沿った概略断面図である。
【００８６】
各トランジスタは、図８及び図９の右側から順にそれぞれ、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）、高電圧トランジスタ（ＨＶ−Ｔｒ）、不揮発メモリトランジスタ（Ｆｌａｓｈ）、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）を表している。高電圧トランジスタ（ＨＶ−Ｔｒ）と不揮発メモリトランジスタ（Ｆｌａｓｈ）との間には、メモリセル領域と周辺回路領域との境界部分に残存するゲート配線８４を示している。
【００８７】
低電圧トランジスタ（ＬＶ−Ｔｒ）は、図９に示すように、シリコン基板１０に形成されたＰ型ウェル３０内に形成されており、ゲート絶縁膜４４を介してシリコン基板１０上に形成されたゲート電極６４と、ゲート電極６４の両側のシリコン基板１０内に形成されたソース／ドレイン領域７４とを有している。
【００８８】
低電圧トランジスタ（ＬＶ−Ｔｒ）は、主ロジック回路を構成するトランジスタであり、主ロジック回路の性能向上のために極薄のゲート絶縁膜４４が用いられている。なお、本実施形態では、低電圧トランジスタ（ＬＶ−Ｔｒ）として１つのＮチャネルトランジスタのみを示すが、実際にはＰチャネルトランジスタも含まれている。また、閾値電圧の異なる複数種類の低電圧トランジスタを形成することもある。
【００８９】
中電圧トランジスタ（ＭＶ−Ｔｒ）は、図９に示すように、シリコン基板１０に形成されたＰ型ウェル３２内に形成されており、ゲート絶縁膜４６を介してシリコン基板１０上に形成されたゲート電極６４と、ゲート電極６４の両側のシリコン基板１０内に形成されたソース／ドレイン領域７４とを有している。
【００９０】
中電圧トランジスタ（ＭＶ−Ｔｒ）は、低電圧トランジスタ（ＬＶ−Ｔｒ）の動作電圧よりも高い電圧で動作する入出力回路を構成するためのトランジスタであり、ゲート絶縁膜の厚さも低電圧トランジスタ（ＬＶ−Ｔｒ）より厚くなっている。なお、本実施形態では、中電圧トランジスタ（ＭＶ−Ｔｒ）として１つのＮチャネルトランジスタのみを示すが、実際にはＰチャネルトランジスタも含まれる。
【００９１】
高電圧トランジスタ（ＨＶ−Ｔｒ）は、図９に示すように、シリコン基板１０内に形成されたＮ型ウェル１６内に形成されたＰ型ウェル１８内に形成されており、ゲート絶縁膜４８を介してシリコン基板１０上に形成されたゲート電極６４と、ゲート電極６４の両側のシリコン基板１０内に形成されたソース／ドレイン領域７４とを有している。
【００９２】
高電圧トランジスタ（ＨＶ−Ｔｒ）は、不揮発メモリセルの制御回路を構成するトランジスタであり、不揮発メモリセルの読み出し時は５Ｖ程度、書込み消去時は１０Ｖ弱までの電圧が印加される高耐圧のトランジスタである。不揮発メモリセルの制御回路はこのように大きな電圧を扱うため、ゲート絶縁膜の厚さも中電圧トランジスタ（ＭＶ−Ｔｒ）より厚くなっている。なお、本実施形態では、高電圧トランジスタ（ＨＶ−Ｔｒ）として１つのＮチャネルトランジスタのみを示すが、実際にはＰチャネルトランジスタも含まれている。また、閾値電圧の異なる複数種類の高電圧トランジスタを形成することもある。
【００９３】
不揮発メモリトランジスタ（Ｆｌａｓｈ）は、図９に示すように、シリコン基板１０内に形成されたＮ型ウェル１６内に形成されたＰ型ウェル１８内に形成されており、トンネルゲート絶縁膜２０を介してシリコン基板１０上に形成されたフローティングゲート５４と、ＯＮＯ膜４２を介してフローティングゲート５４上に形成されたコントロールゲート５６と、コントロールゲート５６の両側のシリコン基板１０内に形成されたソース／ドレイン領域７２とを有している。
【００９４】
不揮発メモリトランジスタ（Ｆｌａｓｈ）は、スタックゲート構造のフラッシュＥＰＲＯＭであり、フローティングゲート５４に所定の情報を電荷として蓄えるものである。トンネルゲート絶縁膜２０の膜厚は、電荷保持特性や酸化膜寿命等に応じて独立して決定される。
【００９５】
Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）は、図９に示すように、シリコン基板１０内に形成されたＮ型ウェル１６内に形成されたＰ型ウェル１８内に形成されており、ゲート絶縁膜２０を介してシリコン基板１０上に形成されたゲート電極５８と、ゲート電極５８の両側のシリコン基板１０内に形成されたソース／ドレイン領域７２とを有している。
【００９６】
Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）は、不揮発メモリトランジスタのフローティングゲートと同一レベルの第１層目のポリシリコン膜によってゲート電極５８が構成されるトランジスタである。第１層目のポリシリコン膜は、当業者において広く「Ｐｏｌｙ１」と呼ばれており、不揮発メモリトランジスタのフローティングゲートと同一レベルの第１層目のポリシリコン膜によってゲート電極を構成するこのようなトランジスタを「Ｐｏｌｙ１トランジスタ」と呼ぶことがある。本明細書においても、同様の意味で用いることとする。
【００９７】
Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８は、不揮発性メモリトランジスタ（Ｆｌａｓｈ）のフローティングゲート５４及びコントロールゲート５６と同じプロセスを経て形成される。このため、第１層目のポリシリコン膜と第２層目のポリシリコン膜とがＯＮＯ膜２４を介して積層されたスタック構造を有し、ゲート電極５８へのコンタクト形成のために、コンタクト形成領域８６のポリシリコン膜５２及びＯＮＯ膜２４が除去されている。
【００９８】
これらトランジスタが形成されたシリコン基板１０上には、層間絶縁膜７６が形成されている。層間絶縁膜７６には、各トランジスタのソース／ドレイン領域７２，７４及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８に達するコンタクトホール７８が形成されている。
【００９９】
次に、本実施形態による半導体装置の製造方法について図１０乃至図１６を用いて説明する。
【０１００】
まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜１２を形成する。なお、素子分離膜１２により画定された素子領域は、図面右側から順にそれぞれ、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を表している。
【０１０１】
次いで、例えば熱酸化法によりシリコン酸化膜１０を熱酸化し、素子領域上に犠牲酸化膜としてのシリコン酸化膜１４を形成する（図１０（ａ））。
【０１０２】
次いで、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域、並びに高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域に選択的にイオン注入を行い、これらトランジスタ形成領域のシリコン基板１０内に、Ｎ型ウェル１６及びＰ型ウェル１８を形成する（図１０（ｂ））。Ｐ型ウェル１８は、Ｎ型ウェル１６内に形成された二重ウェルである。
【０１０３】
なお、ここではＮ型ウェル１６及びＰ型ウェル１８として説明するが、実際には、これらウェルは、後工程の熱処理において注入した不純物が活性化されることにより形成される。
【０１０４】
次いで、シリコン酸化膜１４を、弗酸水溶液により除去する。
【０１０５】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、シリコン酸化膜１４を除去して露出した素子領域の表面に、シリコン酸化膜よりなるトンネルゲート絶縁膜２０を形成する。
【０１０６】
次いで、トンネルゲート絶縁膜２０が形成されたシリコン基板１０上に、例えばＣＶＤ法により、ポリシリコン膜２２を堆積する。
【０１０７】
次いで、フォトリソグラフィ及びドライエッチングにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域内のポリシリコン膜２２を、フローティングゲート及びＰｏｌｙ１トランジスタのゲート電極を形成するために必要な所定の形状にパターニングする。なお、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）を含む周辺回路領域内のポリシリコン膜２２は、そのまま残存する。
【０１０８】
このエッチング工程では、微細な抜きパターンを垂直な形状に加工するエッチングが必要である。上述のように、微細且つ垂直形状にパターニングすることとエッチングダメージを低減することとは、エッチング条件の設定上相反する要求である。
【０１０９】
しかしながら、本実施形態による半導体装置の製造方法では、周辺回路領域はポリシリコン膜２２により覆われているため、メモリセル領域のポリシリコン膜２２のエッチング過程で周辺回路領域のシリコン基板１０や素子分離膜１２にエッチングダメージが導入されることはない。
【０１１０】
したがって、本実施形態による半導体装置の製造方法では、素子の更なる微細化が進展しても、エッチングダメージ低減と微細パターニングとを両立しつつ安定して半導体装置を製造することができる。
【０１１１】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜及びシリコン窒化膜を堆積後、熱酸化法によりシリコン酸化膜を成長し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２４を形成する（図１１（ａ））。
【０１１２】
次いで、フォトリソグラフィにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域を覆い、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域を含む周辺回路領域を露出するフォトレジスト膜２６を形成する。
【０１１３】
次いで、フォトレジスト膜２６をマスクとして、ＯＮＯ膜２４、ポリシリコン膜２２及びトンネルゲート絶縁膜２０をエッチングし、周辺回路領域のＯＮＯ膜２４、ポリシリコン膜２２及びトンネルゲート絶縁膜２０を選択的に除去する（図１１（ｂ））。
【０１１４】
このエッチング工程では、ポリシリコン膜２２のエッチングの際に周辺回路領域がエッチング雰囲気に晒されることとなる。しかしながら、本工程におけるポリシリコン膜２２のエッチングでは微細且つ垂直形状のパターニングは不要であり、エッチングダメージ低減に重きを置いたプロセスマージンの広いエッチング条件に設定することが可能である。したがって、下地に与えるエッチングダメージを十分に抑えつつ、ポリシリコン膜２２を容易に除去することができる。
【０１１５】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域の素子領域上に、シリコン酸化膜２８を形成する。なお、シリコン酸化膜２８の代わりに、シリコン窒化酸化膜を形成してもよい。
【０１１６】
次いで、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域及び中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域にそれぞれ選択的にイオン注入を行い、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域のシリコン基板１０内に形成されたＰ型ウェル３０と、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域のシリコン基板１０内に形成されたＰ型ウェル３２とを形成する（図１２（ａ））。
【０１１７】
なお、ここではＰ型ウェル３０，３２として説明するが、実際には、これらウェルは後工程の熱処理で不純物を活性化することにより形成される。
【０１１８】
次いで、フォトリソグラフィにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域及び中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域を露出し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６に開口部３６を有するフォトレジスト膜３４を形成する。
【０１１９】
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液によりウェットエッチングを行う。このエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域及び中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域のシリコン酸化膜２８が除去される。また、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６には開口部３６が形成されているため、ＯＮＯ膜２４のトップ酸化膜も同時に除去される（図１２（ｂ））。
【０１２０】
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
【０１２１】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域に、シリコン酸化膜３８を形成する。この際、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域にはシリコン酸化膜２８が残存しているため、シリコン酸化膜３８の形成の際に追加酸化されて膜厚が増加する（図１３（ａ））。なお、シリコン酸化膜３８の代わりに、シリコン窒化酸化膜を形成してもよい。
【０１２２】
次いで、フォトリソグラフィにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域を露出し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６に開口部４２を有するフォトレジスト膜４０を形成する。
【０１２３】
次いで、フォトレジスト膜３４をマスクとしてドライエッチングを行い、開口部４２内に露出するＯＮＯ膜２４のシリコン窒化膜を除去する。シリコン窒化膜のエッチングには、ＣＨｘＦｙガス（ｘ，ｙは任意）に、酸素（Ｏ２）、アルゴン（Ａｒ）、窒素（Ｎ２）を必要に応じて添加したガス、例えばＣＦ４＋Ｏ２を用いたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）やＣＤＥ（Chemical Dry Etching：ケミカルドライエッチング）を適用することができる。
【０１２４】
シリコン窒化膜は、シリコン酸化膜に対して高い選択比でエッチングを行うことができるため、シリコン窒化膜のエッチングに伴うシリコン酸化膜３８及び素子分離膜１２の膜減りを抑制することができる。また、シリコン窒化膜のパターニングには、ポリシリコン膜のパターニングに要求されるような垂直形状は要求されず、フォトレジスト膜３４のパターンも比較的ラフである。したがって、エッチングダメージ低減に重きを置いたプロセスマージンの広いエッチング条件に設定すること可能であり、下地に与えるエッチングダメージを十分に抑えつつシリコン窒化膜を容易に除去することができる。
【０１２５】
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液によりウェットエッチングを行う。このエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域のシリコン酸化膜３８が除去される。また、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６には開口部４２が形成されているため、ＯＮＯ膜２４のボトム酸化膜も同時に除去され、ポリシリコン膜２２が露出する（図１３（ｂ））。
【０１２６】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。
【０１２７】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域に、シリコン酸化膜よりなるゲート絶縁膜４４を形成する。この際、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域にはシリコン酸化膜３８が残存しており、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域にはシリコン酸化膜２８が残存しているため、ゲート絶縁膜４４の形成の際にはこれらシリコン酸化膜も追加酸化される。
【０１２８】
こうして、いわゆる多重酸化プロセスにより、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域には、シリコン酸化膜３８が追加酸化されてなりゲート絶縁膜４４よりも厚いゲート絶縁膜４６が形成され、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域には、シリコン酸化膜２８が追加酸化されてなりゲート絶縁膜４６よりも厚いゲート絶縁膜４８が形成される。
【０１２９】
なお、ゲート絶縁膜４４の形成の際に窒化酸化を行い、シリコン窒化酸化膜よりなるゲート絶縁膜４４，４６，４８を形成してもよい。
【０１３０】
また、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極へのコンタクト形成領域８６にはポリシリコン膜２２が露出しているため、ゲート絶縁膜４４，４６，４８の形成と同時にポリシリコン膜２２も酸化され、表面にはシリコン酸化膜５０が形成される（図１４（ａ））。
【０１３１】
次いで、全面に、例えばＣＶＤ法により、ポリシリコン膜５２を堆積する（図１４（ｂ））。
【０１３２】
次いで、フォトリソグラフィ及びドライエッチングにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域のポリシリコン膜２２、ＯＮＯ膜２４及びポリシリコン膜５２を同一形状にパターニングする。これにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域に、ポリシリコン膜２２よりなるフローティングゲート５４と、ポリシリコン膜５２よりなるコントロールゲート５６を形成し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域に、ポリシリコン膜２２よりなるＰｏｌｙ１トランジスタのゲート電極５８を形成する。
【０１３３】
次いで、コントロールゲート５６、フローティングゲート５４及びゲート電極５８等をマスクとしてイオン注入を行い、コントロールゲート５６及びゲート電極５８の両側のシリコン基板１０内に、不揮発メモリトランジスタ（Ｆｌａｓｈ）及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のＬＤＤ領域又はエクステンション領域となる不純物拡散領域６０をそれぞれ形成する。
【０１３４】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、コントロールゲート５６、フローティングゲート５４及びゲート電極５８の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜６２を形成する（図１５（ａ））。
【０１３５】
次いで、フォトリソグラフィ及びドライエッチングにより、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域及び高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域を含む周辺回路領域、並びにＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域のポリシリコン膜５２をパターニングする。これにより、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）のゲート電極６４を形成するとともに、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８へのコンタクト形成領域８６のポリシリコン膜５２を除去する。
【０１３６】
次いで、メモリセル領域を覆うフォトレジスト膜（図示せず）及びゲート電極６４をマスクとしてイオン注入を行い、ゲート電極６４の両側のシリコン基板１０内に、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）のＬＤＤ領域又はエクステンション領域となる不純物拡散領域６６をそれぞれ形成する。
【０１３７】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、コントロールゲート５６、フローティングゲート５４及びゲート電極５８，６４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜６８を形成する。
【０１３８】
側壁絶縁膜６８を形成するこのエッチングの際、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８上に形成されていたシリコン酸化膜５０も除去され、コンタクト形成領域８６にはゲート電極５８の上面が露出する。
【０１３９】
次いで、コントロールゲート５６、フローティングゲート５４、ゲート電極５８，６４及び側壁絶縁膜６２，６８をマスクとしてイオン注入を行い、コントロールゲート５６及びゲート電極５８，６４の両側のシリコン基板１０内に、不純物拡散領域７０をそれぞれ形成する。これにより、コントロールゲート５６及びゲート電極５８の両側のシリコン基板１０内に、不純物拡散領域６０，７０よりなるソース／ドレイン領域７２を形成し、ゲート電極６４の両側のシリコン基板１０内に、不純物拡散領域６６，７０よりなるソース／ドレイン領域７４を形成する（図１５（ｂ））。
【０１４０】
次いで、必要に応じて、サリサイドプロセスにより、各トランジスタのソース／ドレイン領域７２，７４上及びゲート電極（ゲート電極６４、コントロールゲート５２、Ｐｏｌｙ１トランジスタのゲート電極５８）上に、金属シリサイド膜（図示せず）を形成する。
【０１４１】
こうして、低電圧トランジスタ（ＬＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する低電圧トランジスタ（ＬＶ−Ｔｒ）を形成し、中電圧トランジスタ（ＭＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する中電圧トランジスタ（ＭＶ−Ｔｒ）を形成し、高電圧トランジスタ（ＨＶ−Ｔｒ）形成領域に、ソース／ドレイン領域７４及びゲート電極６４を有する高電圧トランジスタ（ＨＶ−Ｔｒ）を形成し、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域に、ソース／ドレイン領域７２、フローティングゲート５４及びコントロールゲート５２を有する不揮発メモリトランジスタ（Ｆｌａｓｈ）を形成し、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域に、ソース／ドレイン領域７２及びゲート電極５８を有するＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）を形成する。
【０１４２】
次いで、トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えばシリコン窒化膜及びシリコン酸化膜を堆積し、これら絶縁膜の積層膜よりなる層間絶縁膜７６を形成する。
【０１４３】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜７６に、各トランジスタのソース／ドレイン領域及びゲート電極に達するコンタクトホール７８を形成する（図１６）。この際、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８上にはＯＮＯ膜２４は形成されていないため、ソース／ドレイン領域上及び他のトランジスタのゲート電極上に開口するコンタクトホール７８の開口と同時に、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８上に開口するコンタクトホール７８を形成することができる。
【０１４４】
この後、コンタクトホール７８に埋め込まれたコンタクトプラグ及び上層の多層配線層を形成し、半導体装置を完成する。
【０１４５】
このように、本実施形態によれば、膜厚の異なる複数種類のゲート絶縁膜を形成するための多重酸化プロセスの際に、Ｐｏｌｙ１トランジスタのゲート電極へのコンタクト形成領域のゲート間絶縁膜を除去するので、ゲート間絶縁膜の除去過程でシリコン基板や素子分離膜にエッチングダメージが導入されるのを防止することができる。これにより、周辺トランジスタの特性が変動するのを防止することができる。
【０１４６】
また、Ｐｏｌｙ１トランジスタのゲート電極へのコンタクト形成領域のゲート間絶縁膜の除去は、多重酸化プロセスの際に用いるマスクパターンに、Ｐｏｌｙ１トランジスタのゲート電極へのコンタクト形成領域を露出する開口部を追加するだけで実現することができるので、製造コストの大幅な増加をもたらすフォトレジスト工程を追加する必要はない。
【０１４７】
また、層間絶縁膜の形成前にＰｏｌｙ１トランジスタのゲート電極へのコンタクト形成領域のゲート間絶縁膜を予め除去するので、ボーダーレスコンタクトを用いることも可能である。
【０１４８】
したがって、本実施形態による半導体装置の製造方法は、製造プロセスを複雑にすることなく且つ先端ロジック素子の製造プロセスとの整合性を確保しつつ、不揮発性半導体メモリを混載したロジック半導体装置を容易に製造するために好適である。
【０１４９】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図１７及び図１８を用いて説明する。なお、図１乃至図１６に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１５０】
図１７及び図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５１】
本実施形態では、第１実施形態による半導体装置の製造方法において、フローティングゲートと同一レベルの第１層目のポリシリコン膜のパターニングにハードマスクプロセスを適用した場合について説明する。
【０１５２】
まず、例えば図１０（ａ）乃至図１０（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０に、素子分離膜１２、Ｎ型ウェル１６及びＰ型ウェル１８を形成する。
【０１５３】
次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、素子分離膜１２により画定された素子領域の表面に、シリコン酸化膜よりなるトンネルゲート絶縁膜２０を形成する。
【０１５４】
次いで、トンネルゲート絶縁膜２０が形成されたシリコン基板１０上に、例えばＣＶＤ法により、ポリシリコン膜２２を堆積する。
【０１５５】
次いで、ポリシリコン膜２２上に、例えばＣＶＤ法により例えばシリコン窒化膜を堆積し、シリコン窒化膜よりなるハードマスク８８を形成する（図１７（ａ））。ハードマスク８８は、シリコン酸化膜などその他の膜であってもよい。
【０１５６】
次いで、フォトリソグラフィ及びドライエッチングにより、不揮発メモリトランジスタ（Ｆｌａｓｈ）形成領域及びＰｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）形成領域を含むメモリセル領域内のハードマスク８８及びポリシリコン膜２２を、フローティングゲート及びＰｏｌｙ１トランジスタのゲート電極を形成するために必要な所定の形状にパターニングする。なお、低電圧トランジスタ（ＬＶ−Ｔｒ）、中電圧トランジスタ（ＭＶ−Ｔｒ）及び高電圧トランジスタ（ＨＶ−Ｔｒ）を含む周辺回路領域内のハードマスク８８及びポリシリコン膜２２は、そのまま残存する（図１７（ｂ））。
【０１５７】
このエッチング工程では、微細な抜きパターンを垂直な形状に加工するエッチングが必要である。上述のように、微細且つ垂直形状にパターニングすることとエッチングダメージを低減することとは、エッチング条件の設定上相反する要求である。
【０１５８】
しかしながら、本実施形態による半導体装置の製造方法では、周辺回路領域はポリシリコン膜２２により覆われているため、メモリセル領域のポリシリコン膜２２のエッチング過程で周辺回路領域のシリコン基板１０や素子分離膜１２にエッチングダメージが導入されることはない。
【０１５９】
したがって、本実施形態による半導体装置の製造方法では、素子の更なる微細化が進展しても、エッチングダメージ低減と微細パターニングとを両立しつつ安定して半導体装置を製造することができる。
【０１６０】
次いで、ドライエッチングにより、ポリシリコン膜２２上に残存するハードマスク８８を除去する（図１８（ａ））。この際、周辺回路領域はポリシリコン膜２２により覆われているため、ハードマスク８８のエッチング過程で周辺回路領域のシリコン基板１０や素子分離膜１２にエッチングダメージが導入されることはない。
【０１６１】
したがって、ハードマスクプロセスを適用した場合にも、エッチングダメージ低減しつつ安定して半導体装置を製造することができる。
【０１６２】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜及びシリコン窒化膜を堆積後、熱酸化法によりシリコン酸化膜を成長し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２４を形成する（図１８（ｂ））。
【０１６３】
この後、例えば図１１（ｂ）乃至図１６に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
【０１６４】
このように、本実施形態によれば、ポリシリコン膜２２のパターニングの際にハードマスクプロセスを適用した場合にも、シリコン基板や素子分離膜にエッチングダメージが導入されるのを防止することができる。これにより、周辺トランジスタの特性が変動するのを防止することができる。したがって、ポリシリコン膜２２の微細化が容易になり、半導体装置の更なる微細化を図ることができる。
【０１６５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１６６】
例えば、上記実施形態では、フローティングゲート５４とコントロールゲート５６との間のゲート間絶縁膜をＯＮＯ膜２４により形成する場合を例にして説明したが、ゲート間絶縁膜は、必ずしもＯＮＯ膜である必要はない。
【０１６７】
例えば、ゲート間絶縁膜は、シリコン酸化膜上にシリコン窒化膜が積層されたＮＯ膜によって形成することもできる。この場合、図１２（ｂ）の工程又は図１３（ｂ）の工程のいずれかの工程において、Ｐｏｌｙ１トランジスタ（Ｐ１−Ｔｒ）のゲート電極５８へのコンタクト領域８６を露出するフォトレジスト膜３４又は４０を形成し、ゲート間絶縁膜を除去すればよい。
【０１６８】
本発明を適用する効果は、フローティングゲート５４とコントロールゲート５６との間のゲート間絶縁膜が、周辺トランジスタのゲート絶縁膜とはエッチング特性の異なる絶縁膜を含む場合、例えばシリコン酸化膜上にシリコン酸化膜とはエッチング特性の異なる絶縁膜が形成されてなる絶縁膜である場合や、周辺トランジスタのゲート絶縁膜とエッチング特性は実質的に等しいが膜厚が厚い場合等において特に期待できる。
【０１６９】
また、上記実施形態では、フローティングゲート５４をポリシリコン膜により形成する場合を示したが、フローティングゲート５４を構成する材料は必ずしもポリシリコン膜である必要はない。
【０１７０】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１７１】
（付記１）  半導体基板の第１の領域に形成され、第１の導電膜よりなる第１のゲート電極を有する第１のトランジスタと、前記半導体基板の第２の領域に形成され、第２の導電膜よりなる第２のゲート電極を有する第２のトランジスタと、前記半導体基板の第３の領域に形成され、前記第２の導電膜よりなる第３のゲート電極を有する第３のトランジスタとを有する半導体装置の製造方法であって、
前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の導電膜を形成する工程と、
前記第１の導電膜上に、第２の絶縁膜を形成する工程と、
前記第２の領域及び前記第３の領域に形成された前記第２の絶縁膜、前記第１の導電膜及び前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜を除去した前記第２の領域及び前記第３の領域の前記半導体基板上に、第３の絶縁膜を形成する工程と、
前記第２の領域を覆い前記第１の領域及び前記第３の領域を露出するレジスト膜をマスクとして、前記第１の領域の前記第２の絶縁膜及び前記第３の領域の前記第３の絶縁膜を除去する工程と、
前記第３の絶縁膜を除去した前記第３の領域の前記半導体基板上に、第４の絶縁膜を形成する工程と、
前記第１の領域の前記第１の導電膜上、前記第２の領域の前記第３の絶縁膜上及び前記第３の領域の前記第４の絶縁膜上に、前記第２の導電膜を形成する工程と、
前記第１の領域の前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記第１のゲート電極を形成する工程と、
前記第２の導電膜をパターニングし、前記第２のゲート電極及び前記第３のゲート電極を形成するとともに、前記第１のゲート電極上の前記第２の導電膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【０１７２】
（付記２）  付記１記載の半導体装置の製造方法において、
前記第２の絶縁膜は、前記第３の絶縁膜とエッチング特性の等しい第１の膜と、前記第１の膜上に形成され、前記第３の絶縁膜とはエッチング特性の異なる第２の膜とを有し、
前記第１の領域の前記第２の絶縁膜及び前記第３の領域の前記第３の絶縁膜を除去する工程は、前記レジスト膜をマスクとして、前記第１の領域の前記第２の膜を選択的に除去する工程と、前記レジスト膜をマスクとして、前記第１の領域の前記第１の膜及び前記第３の領域の前記第３の絶縁膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１７３】
（付記３）  付記２記載の半導体装置の製造方法において、
前記第１の膜は、シリコン酸化膜であり、
前記第２の膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１７４】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第２の絶縁膜を形成する工程の前に、前記第１の領域の前記第１の導電膜をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記５）  付記４記載の半導体装置の製造方法において、
前記第１の導電膜をパターニングする工程では、前記第２の領域及び前記第３の領域上に、前記第１の導電膜を残存する
ことを特徴とする半導体装置の製造方法。
【０１７６】
（付記６）  付記４又は５記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第１の導電膜をパターニングする工程の前に、前記第１の導電膜上にハードマスクを形成する工程を更に有し、
前記第１の導電膜をパターニングする工程では、前記ハードマスクを用いて前記第１の導電膜をパターニングし、
前記第１の導電膜をパターニングする工程の後に、前記ハードマスクを除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１７７】
（付記７）  付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板は、不揮発メモリトランジスタが形成される第４の領域を有し、
前記第１のゲート電極を形成する工程では、前記第４の領域の前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜をパターニングすることにより、前記第４の領域に、前記第１の導電膜よりなるフローティングゲートと、前記第２の導電膜よりなるコントロールゲートとを形成する
ことを特徴とする半導体装置の製造方法。
【０１７８】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第４の絶縁膜を形成する工程では、前記半導体基板を酸化又は窒化酸化することにより、前記第４の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７９】
（付記９）  付記１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第３の絶縁膜を形成する工程では、前記半導体基板を酸化又は窒化酸化することにより、前記第３の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１８０】
（付記１０）  半導体基板の第１の領域に形成され、第１の導電膜よりなる第１のゲート電極を有する第１のトランジスタと、前記半導体基板の第２の領域に形成され、第２の導電膜よりなる第２のゲート電極を有する第２のトランジスタと、前記半導体基板の第３の領域に形成され、前記第２の導電膜よりなる第３のゲート電極を有する第３のトランジスタと、前記半導体基板の第４の領域に形成され、前記第２の導電膜よりなる第４のゲート電極を有する第４のトランジスタを有する半導体装置の製造方法であって、
前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の導電膜を形成する工程と、
前記第１の導電膜上に、第１の膜と、前記第１の膜上に形成され前記第１の膜とはエッチング特性の異なる第２の膜と、前記第２の膜上に形成され前記第２の膜とはエッチング特性の異なる第３の膜とを有する第２の絶縁膜を形成する工程と、
前記第２の領域、前記第３の領域及び前記第４の領域に形成された前記第２の絶縁膜、前記第１の導電膜及び前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜を除去した前記第２の領域、前記第３の領域及び前記第４の領域の前記半導体基板上に、第３の絶縁膜を形成する工程と、
前記第２の領域を覆い前記第１の領域、前記第３の領域及び前記第４の領域を露出する第１のレジスト膜をマスクとして、前記第１の領域の前記第３の膜と、前記第３の領域及び前記第４の領域の前記第３の絶縁膜とを除去する工程と、
前記第３の絶縁膜を除去した前記第３の領域上及び前記第４の領域の前記半導体基板上に、第４の絶縁膜を形成する工程と、
前記第２の領域及び前記第３の領域を覆い前記第１の領域及び前記第４の領域を露出する第２のレジスト膜をマスクとして、前記第１の領域の前記第２の膜及び第１の膜と、前記第４の領域の前記第４の絶縁膜とを除去する工程と、
前記第４の絶縁膜を除去した前記第４の領域の前記半導体基板上に、第５の絶縁膜を形成する工程と、
前記第１の領域の前記第１の導電膜上、前記第２の領域の前記第３の絶縁膜上、前記第３の領域の前記第４の絶縁膜上及び前記第４の領域の前記第５の絶縁膜上に、第２の導電膜を形成する工程と、
前記第１の領域の前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記第１のゲート電極を形成する工程と、
前記第２の導電膜をパターニングし、前記第２のゲート電極、前記第３のゲート電極及び前記第４のゲート電極を形成するとともに、前記第１のゲート電極上の前記第２の導電膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【０１８１】
（付記１１）  付記１０記載の半導体装置の製造方法において、
前記第１の領域の前記第２の膜及び第１の膜と、前記第４の領域の前記第４の絶縁膜とを除去する工程は、前記第２のレジスト膜をマスクとして、前記第１の領域の前記第２の膜を選択的に除去する工程と、前記第２のレジスト膜をマスクとして、前記第１の領域の前記第１の膜及び前記第３の領域の前記第３の絶縁膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１８２】
（付記１２）  付記１０又は１１記載の半導体装置の製造方法において、
前記第１の膜は、シリコン酸化膜であり、
前記第２の膜は、シリコン窒化膜であり、
前記第３の膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【０１８３】
（付記１３）  付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第２の絶縁膜を形成する工程の前に、前記第１の領域の前記第１の導電膜をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８４】
（付記１４）  付記１３記載の半導体装置の製造方法において、
前記第１の導電膜をパターニングする工程では、前記第２の領域、前記第３の領域及び前記第４の領域上に、前記第１の導電膜を残存する
ことを特徴とする半導体装置の製造方法。
【０１８５】
（付記１５）  付記１３又は１４記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第１の導電膜をパターニングする工程の前に、前記第１の導電膜上にハードマスクを形成する工程を更に有し、
前記第１の導電膜をパターニングする工程では、前記ハードマスクを用いて前記第１の導電膜をパターニングし、
前記第１の導電膜をパターニングする工程の後に、前記ハードマスクを除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８６】
（付記１６）  付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板は、不揮発メモリトランジスタが形成される第５の領域を有し、
前記第１のゲート電極を形成する工程では、前記第５の領域の前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜をパターニングすることにより、前記第５の領域に、前記第１の導電膜よりなるフローティングゲートと、前記第２の導電膜よりなるコントロールゲートとを形成する
ことを特徴とする半導体装置の製造方法。
【０１８７】
（付記１７）  付記１０乃至１６のいずれか１項に記載の半導体装置の製造方法において、
前記第５の絶縁膜を形成する工程では、前記半導体基板を酸化又は窒化酸化することにより、前記第５の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１８８】
（付記１８）  付記１０乃至１７のいずれか１項に記載の半導体装置の製造方法において、
前記第４の絶縁膜を形成する工程では、前記半導体基板を酸化又は窒化酸化することにより、前記第４の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１８９】
（付記１９）  付記１０乃至１８のいずれか１項に記載の半導体装置の製造方法において、
前記第３の絶縁膜を形成する工程では、前記半導体基板を酸化又は窒化酸化することにより、前記第３の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１９０】
【図１】本発明の第１参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の第１参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の第１参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】本発明の第２参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第２参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第２参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図９】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【符号の説明】
【０１９１】
１０…シリコン基板
１２…素子分離膜
１４，２８，３８，５０…シリコン酸化膜
１６…Ｎ型ウェル
１８，３０，３２…Ｐ型ウェル
２０…トンネルゲート絶縁膜
２２，５２…ポリシリコン膜
２４…ＯＮＯ膜
２６，３４，４０，８０…フォトレジスト膜
２６ａ，３６，４２，８２…開口部
４４，４６，４８…ゲート絶縁膜
５４…フローティングゲート
５６…コントロールゲート
５８，６４…ゲート電極
６０，６６，７０…不純物拡散領域
６２，６８…側壁絶縁膜
７２，７４…ソース／ドレイン領域
７６…層間絶縁膜
７８…コンタクトホール
８４…ゲート配線
８６…コンタクト領域
８８…ハードマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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