(57)【要約】【課題】歩留まりおよび信頼性が向上した半導体装置およびその製造方法を提供する。【解決手段】領域Ａにおけるシリコン窒化膜１０６および埋め込み絶縁膜１０９を覆うように、レジスト膜１１０が形成される。その後、埋め込み絶縁膜１０９の上面の高さ位置を調整するために、プラズマエッチバックまたはフッ酸が実行される。それにより、領域Ｂにおけるシリコン窒化膜１０６上の埋め込み絶縁膜１０９が除去される。そのため、領域Ｂにおけるシリコン窒化膜１０６上に埋め込み絶縁膜１０９の残渣が残存するという問題が解消する。【選択図】図３０
2007335594.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域における主表面上に形成された第１絶縁膜と、
前記半導体基板の第２領域における主表面上に形成され、前記第１絶縁膜より薄い第２絶縁膜と、
前記第１および第２絶縁膜上に形成された第１導電膜と、
前記第１領域において、前記第１導電膜および前記第１絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの位置まで至る第１トレンチと、
前記第１トレンチに埋め込まれるとともに、前記第１導電膜の上面から突出した第１素子分離絶縁部と、
前記第２領域において、前記第１導電膜および前記第２絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの位置まで至る第２トレンチと、
前記第２トレンチに埋め込まれるとともに、前記第１導電膜の上面から突出した第２素子分離絶縁部と、
前記第１素子分離絶縁部の上端部の表面、前記第１導電膜の上面、および前記第２素子分離絶縁部の上端部の表面上に、それらの形状に沿って形成された第２導電膜とを備え、
前記第１導電膜の厚さが前記第１領域および前記第２領域において実質的に一定であり、
前記第１絶縁膜の下面の位置が前記第２絶縁膜の下面の位置よりも低く、かつ、
前記第１絶縁膜の上面の位置と前記第２絶縁膜の上面の位置との差が、前記第１絶縁膜の厚さと前記第２絶縁膜の厚さとの差よりも小さい、半導体装置。
【請求項２】
前記第１絶縁膜の上面の高さ位置と前記第２絶縁膜の上面の高さ位置とが実質的に同一である、請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁膜の上面から前記第１素子分離絶縁部の上面までの距離と、前記第２絶縁膜の上面から前記第２素子分離絶縁部の上面までの距離とが実質的に同一である、請求項２に記載の半導体装置。
【請求項４】
前記第１トレンチの底面の位置が前記第２トレンチの底面の位置よりも低い、請求項３に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の第１領域における主表面上に形成された第１絶縁膜と、
前記半導体基板の第２領域における主表面上に形成され、前記第１絶縁膜より薄い第２絶縁膜と、
前記第１絶縁膜および前記第２絶縁膜上に形成された第１導電膜と、
前記第１領域において、前記第１導電膜および前記第１絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの位置まで至る第１トレンチと、
前記第１トレンチに埋め込まれるとともに、前記第１導電膜の上面から突出した第１素子分離絶縁部と、
前記第２領域において、前記第１導電膜および前記第２絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの位置まで至る第２トレンチと、
前記第２トレンチに埋め込まれるとともに、前記第１導電膜の上面から突出した第２素子分離絶縁部と、
前記第１素子分離絶縁部の上端部の表面、前記第１導電膜の上面、および前記第２素子分離絶縁部の上端部の表面上に、それらの形状に沿って形成された第２導電膜とを備え、
前記第１絶縁膜の上面から前記第１素子分離絶縁部の上面までの距離と前記第２絶縁膜の上面から前記第２素子分離絶縁部の上面までの距離との差が、前記第１絶縁膜の上面と前記第２絶縁膜の上面との間の距離の差よりも小さい、半導体装置。
【請求項６】
前記第１絶縁膜の上面から前記第１素子分離絶縁部の上面までの距離と前記第２絶縁膜の上面から前記第２素子分離絶縁部の上面までの距離とが実質的に同一である、請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の第１領域における主表面上に形成された第１絶縁膜と、
前記半導体基板の第２領域における主表面上に形成され、前記第１絶縁膜より薄い第２絶縁膜と、
前記第１絶縁膜および前記第２絶縁膜上に形成された第１導電膜と、
前記第１領域において、前記第１導電膜および前記第１絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの位置まで至る第１トレンチと、
前記第１トレンチに埋め込まれるとともに、前記第１導電膜の上面から突出した第１素子分離絶縁部と、
前記第２領域において、前記第１導電膜および前記第２絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの位置まで至る第２トレンチと、
前記第２トレンチに埋め込まれるとともに、前記第１導電膜の上面から突出した第２素子分離絶縁部と、
前記第１素子分離絶縁部の上端部の表面、前記第１導電膜の上面、および前記第２素子分離絶縁部の上端部の表面上に、それらの形状に沿って形成された第２導電膜とを備え、
前記第１領域における前記第１導電膜の上面から前記第１素子分離絶縁部の上面までの距離と前記第２領域における前記第１導電膜の上面から前記第２素子分離絶縁部の上面までの距離との差が、前記第１絶縁膜の上面と前記第２絶縁膜の上面との間の距離よりも小さい、半導体装置。
【請求項８】
前記第１領域における前記第１導電膜の上面から前記第１素子分離絶縁部の上面までの距離と前記第２領域における前記第１導電膜の上面から前記第２素子分離絶縁部の上面までの距離とが実質的に同一である、請求項７に記載の半導体装置。
【請求項９】
前記第１領域における前記第１導電層の上面の高さと前記第２領域における前記第１導電層の上面の高さとが実質的に同一である、請求項７に記載の半導体装置。
【請求項１０】
前記第２領域における前記第１導電層の厚さが、前記第１領域における前記第１導電層の厚さよりも大きい、請求項７に記載の半導体装置。
【請求項１１】
半導体基板の第１領域における主表面上に第１絶縁膜が形成され、前記半導体基板の第２領域における主表面上に前記第１絶縁膜の下面よりも高く位置付けられた下面を有し、前記第１絶縁膜より薄い第２絶縁膜が形成された構造を準備するステップと、
前記第１絶縁膜および前記第２絶縁膜上に厚さが実質的に一定の第１導電膜を形成するステップと、
前記第１導電膜上にストッパ膜を形成するステップと、
前記第１領域において、前記ストッパ膜、前記第１導電膜、および前記第１絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの第１位置まで延びる第１トレンチを形成するとともに、前記第２領域において、前記ストッパ膜、前記第１導電膜、および前記第２絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの第２位置まで延びる第２トレンチを形成するステップと、
前記第１トレンチおよび前記第２トレンチのそれぞれを埋め込むとともに、前記第１導電膜を覆う第３絶縁膜を形成するステップと、
前記第３絶縁膜の化学機械研磨によって前記ストッパ膜の上面を露出させるステップと、
前記ストッパ膜をマスクとして前記第１トレンチおよび前記第２トレンチ内の前記第３絶縁膜の上端部をエッチングするステップと、
前記ストッパ膜を除去するステップと、
前記第１領域における前記第３絶縁膜の上端部の表面、前記第１導電膜の上面、および前記第２領域における前記第３絶縁膜の上端部の表面の形状に沿うように、第２導電膜を形成するステップとを備えた、半導体装置の製造方法。
【請求項１２】
前記構造を準備するステップにおいては、前記第１絶縁膜の上面の高さ位置と前記第２絶縁膜の上面の高さ位置とが実質的に同一なるように、前記半導体基板の主表面に段差が設けられる、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記構造を準備するステップは、
前記第１領域および前記第２領域のそれぞれにおける前記半導体基板上に酸化処理によって第１酸化処理絶縁膜を形成するステップと、
前記第１領域における第１酸化処理絶縁膜を除去するステップと、
前記第１領域および前記第２領域のそれぞれの再度の酸化処理によって、前記第１領域における前記半導体基板の主表面上に第２酸化処理絶縁膜を形成するとともに、前記第２領域における前記第１酸化処理絶縁膜をそれよりも大きな膜厚を有する第３酸化処理絶縁膜へ変化させるステップと、
前記第２酸化処理絶縁膜を除去するステップと、
前記第１領域および前記第２領域のそれぞれの再度の酸化処理によって、前記第１領域における前記半導体基板の主表面上に第４酸化処理絶縁膜を形成するとともに、前記第２領域における前記第３酸化処理絶縁膜をそれよりも大きな膜厚を有する第５酸化処理絶縁膜へ変化させるステップと、
前記第５酸化処理絶縁膜を除去するステップと、
前記第１領域および前記第２領域のそれぞれの再度の酸化処理によって、前記第１領域において前記５酸化処理絶縁膜を前記第１絶縁膜へ変化させ、前記第２領域において前記第２絶縁膜を形成するステップとを備えた、請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１トレンチおよび前記第２トレンチが露出している状態で酸化処理を行うことにより、前記第１トレンチおよび前記第２トレンチを構成する前記半導体基板および前記第１導電膜の表面上に絶縁膜を形成するステップをさらに備え、
前記第１導電膜の下部の不純物の濃度は、前記第１導電膜の上部の不純物の濃度よりも高い、請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第１導電膜は５０ｎｍ以下の膜厚を有する、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
半導体基板の主表面上に第１絶縁膜を形成するステップと、
前記第１絶縁膜のうちの第１領域における第１絶縁膜を残存させ、第２領域において第１絶縁膜を除去して前記半導体基板を露出させるステップと、
前記第２領域における前記半導体基板の主表面上に前記第１絶縁膜より薄い第２絶縁膜を形成するステップと、
前記第１絶縁膜および前記第２絶縁膜上に厚さが実質的に一定の第１導電膜を形成するステップと、
前記第１導電膜上にストッパ膜を形成するステップと、
前記第１領域において、前記ストッパ膜、前記第１導電膜、および前記第１絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの第１位置まで延びる第１トレンチを形成するとともに、前記第２領域において、前記ストッパ膜、前記第１導電膜、および前記第２絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの第２位置まで延びる第２トレンチを形成するステップと、
前記第１トレンチおよび前記第２トレンチを埋め込むとともに、前記第１導電膜を覆う第３絶縁膜を形成するステップと、
前記第３絶縁膜の化学機械研磨によって前記第１領域における前記ストッパ膜の上面を露出させるステップと、
前記第１領域がマスクされた状態で、前記第２領域における前記ストッパ膜の上面より上側に位置付けられた前記第３絶縁膜を除去するステップと、
前記ストッパ膜をマスクとして前記第１トレンチおよび前記第２トレンチ内の前記第３絶縁膜をエッチングするステップと、
前記ストッパ膜を除去するステップと、
前記第１領域における前記第３絶縁膜の上端部の表面、前記第１導電膜の上面、および前記第２領域における前記第３絶縁膜の上端部の表面の形状に沿うように、第２導電膜を形成するステップとを備えた、半導体装置の製造方法。
【請求項１７】
前記第１トレンチおよび前記第２トレンチが露出している状態で酸化処理を行うことにより、前記第１トレンチおよび前記第２トレンチを構成する半導体基板および第１導電膜の表面上に絶縁膜を形成するステップをさらに備え、
前記第１導電膜の下部の不純物の濃度は、前記第１導電膜の上部の不純物の濃度よりも高い、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１導電膜は、５０ｎｍ以下の膜厚を有する、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記半導体基板の主表面上に第１絶縁膜を形成するステップと、
前記第１絶縁膜のうちの第１領域における第１絶縁膜を残存させ、第２領域における第１絶縁膜を除去して前記第２領域における前記半導体基板を露出させるステップと、
前記第２領域における前記半導体基板の主表面上に前記第１絶縁膜より薄い第２絶縁膜を形成するステップと、
前記第１絶縁膜および前記第２絶縁膜上に厚さが実質的に一定の第１導電膜を形成するステップと、
前記第１領域における前記第１導電膜を化学機械研磨するステップと、
前記第１導電膜上にストッパ膜を形成するステップと、
前記第１領域において、前記ストッパ膜、前記第１導電膜、および前記第１絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの第１位置まで延びる第１トレンチを形成するとともに、前記第２領域において、前記ストッパ膜、前記第１導電膜、および前記第２絶縁膜を貫通して、前記半導体基板の主表面から所定の深さの第２位置まで延びる第２トレンチを形成するステップと、
前記第１トレンチおよび前記第２トレンチを埋め込むとともに、前記第１導電膜を覆う第３絶縁膜を形成するステップと、
前記第３絶縁膜の化学機械研磨によって前記ストッパ膜の上面を露出させるステップと、
前記ストッパ膜をマスクとして前記第１トレンチおよび前記第２トレンチ内の前記第３絶縁膜をエッチングするステップと、
前記ストッパ膜を除去するステップと、
前記第１領域における前記第３絶縁膜の上端部の表面、前記第１導電膜の上面、および前記第２領域における前記第３絶縁膜の上端部の表面の形状に沿うように、第２導電膜を形成するステップとを備えた、半導体装置の製造方法。
【請求項２０】
前記第１導電層を化学機械研磨するステップにおいては、前記第１領域における前記第１導電膜の上面の高さ位置と前記第２領域における前記第１導電膜の上面との高さ位置とが実質的に同一になるように、前記第１領域における前記第１導電膜が化学機械研磨される、請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第１トレンチおよび前記第２トレンチが露出している状態で酸化処理を行うことにより、前記第１トレンチおよび前記第２トレンチを構成する半導体基板および第１導電膜の表面上に絶縁膜を形成するステップをさらに備え、
前記第１導電膜の下部の不純物の濃度は、前記第１導電膜の上部の不純物の濃度よりも高い、請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記第１導電膜は、５０ｎｍ以下の膜厚を有する、請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルフアライン−シャロートレンチ素子分離（Self-Aligned Shallow Trench Isolation）（以下、「ＳＡ−ＳＴＩ」という。）絶縁部を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、たとえば、フラッシュメモリの製造工程においては、フローティングゲート電極を構成するポリシリコン層とＳＴＩ絶縁部とが１つのマスクで自己整合的に形成される方法が用いられている。この方法は、ＳＡ−ＳＴＩと呼ばれる。このＳＡ−ＳＴＩには次の利点がある。
【０００３】
従来のフラッシュメモリの製造工程においては、分離絶縁膜の形成後に半導体基板上にトンネル絶縁膜が形成される。そのため、従来のトレンチ分離絶縁膜の形成工程においては避けられない問題を回避することができる。その問題は、トンネル絶縁膜が、活性領域の端部でトレンチ内へ落ち込むことに起因する問題である。言い換えれば、その問題は、トンネル絶縁膜が活性領域の端部で薄膜化（thinning）されてしまうという問題である。したがって、ＳＡ−ＳＴＩを用いれば、前述の問題の発生が防止されるため、前述のトンネル絶縁膜の信頼性が向上する。この方法は特にトンネル酸化膜の信頼性が重要視されるフラッシュメモリにおいて特に有効である。
【０００４】
また、ＳＡ−ＳＴＩ絶縁膜の形成工程においては、たとえば、トレンチとフローティングゲート電極層とが１つのマスクを用いて同一パターンニング工程において同時に形成される。そのため、アライメント誤差が低減される。したがって、ＳＡ−ＳＴＩは半導体装置を微細化して高集積化するためにも必要である。
【０００５】
次に、ＳＡ−ＳＴＩ絶縁膜が形成される半導体装置の製造方法の一例が説明される。
まず、半導体基板上にトンネル絶縁膜が形成される。次に、トンネル絶縁膜上に第１ポリシリコン膜およびシリコン窒化膜が形成される。その後、１つのマスクを用いてシリコン窒化膜、フローティングゲート電極の一部となる第１ポリシリコン膜、トンネル絶縁膜、および半導体基板が順次エッチングされる。それにより、トレンチが形成される。次に、トレンチに埋め込み絶縁膜が充填される。この絶縁膜が、素子分離絶縁膜となる。次に、埋め込み絶縁膜がシリコン窒化膜の表面が露出するまでＣＭＰ（Chemical Mechanical Polishing）によって平坦化される。その後、シリコン窒化膜が除去される。
【０００６】
次に、第１ポリシリコン膜および埋め込み絶縁膜を覆うようにフローティングゲート電極の一部となる第２ポリシリコン膜が形成される。その後、第１、第２ポリシリコン膜が部分的に除去されパターニングされる。その結果、ＳＡ−ＳＴＩの形成工程が完了する。
【０００７】
なお、通常の半導体装置において、トンネル絶縁膜の代わりにゲート絶縁膜が形成される場合にも、ＳＡ−ＳＴＩを形成する製造方法によれば、前述と同様に、従来のトレンチ分離絶縁膜が形成されるときには避けることができない問題を回避することができる。さらに、トンネル絶縁膜およびゲート絶縁膜以外の絶縁膜の形成のために、ＳＡ−ＳＴＩが用いられても、同様に、前述の問題を回避することができる。
【０００８】
また、前述のＳＡ−ＳＴＩの改良技術が、たとえば、特開２０００−３１５７３８号公報および特開２００２−１１０８３０号公報等に開示されている。
【０００９】
特開２０００−３１５７３８号公報においては、シリコン窒化膜が除去された後に分離絶縁膜の上端部をエッチングすることが開示されている。これによれば、ゲート電極層をエッチングするときにシリコンの残渣が発生することが抑制される。その結果、ゲート電極同士の間でのショートの発生が防止される。
【００１０】
また、特開２００２―１１０８３０号公報においては、トレンチを形成するためのエッチングの後に、ゲート電極層となるポリシリコン膜の側壁およびシリコン基板の側壁がエッチングされる技術が開示されている。これによれば、ゲート電極層のエッチングのときにポリシリコンの残渣が発生することが抑制される。その結果、ゲート電極層同士の間でのショートの発生が防止される。
【特許文献１】特開２０００−３１５７３８号公報
【特許文献２】特開２００２−１１０８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述の従来のＳＡ−ＳＴＩを用いて、半導体基板上に少なくとも二種類以上の膜厚の異なるトンネル絶縁膜が半導体基板上に形成された構造が形成されることがある。この構造は、厚い絶縁膜が半導体基板上に形成される第１の領域と、薄い絶縁膜が半導体基板上に形成される第２の領域とを有している。第２の領域におけるシリコン窒化膜の上面が第１の領域におけるシリコン窒化膜の上面よりも低く位置付けられている。
【００１２】
そのため、埋め込み絶縁膜がＣＭＰ（Chemical Mechanical Polishing）によって研磨されると、第１の領域においては、シリコン窒化膜上の埋め込み絶縁膜は全て除去され、シリコン窒化膜の上面は露出するが、第２の領域においては、シリコン窒化膜上に埋め込み絶縁膜が残存する。この第２の領域におけるシリコン窒化膜上の埋め込み絶縁膜が、次に行われる埋め込み絶縁膜のエッチング工程の後に、エッチング残渣として残存してしまうことがある。この第２の領域における埋め込み絶縁膜のエッチング残渣が半導体装置の信頼性および歩留まりを低下させる。
【００１３】
本発明は、上述の問題に鑑みなされたものであり、その目的は、歩留まりおよび信頼性が向上した半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一の局面の半導体装置は、半導体基板と、半導体基板の第１領域における主表面上に形成された第１絶縁膜と、半導体基板の第２領域における主表面上に形成され、第１絶縁膜より薄い第２絶縁膜と、第１絶縁膜および第２絶縁膜上に形成された第１導電膜とを備える。また、半導体装置は、第１領域において、第１導電膜および第１絶縁膜を貫通して、半導体基板の主表面から所定の深さの位置まで至る第１トレンチと、第１トレンチに埋め込まれるとともに、第１導電膜或いは第１絶縁膜の上面から突出した第１素子分離絶縁部と、第２領域において、第１導電膜および第２絶縁膜を貫通して、半導体基板の主表面から所定の深さの位置まで至る第２トレンチと、第２トレンチに埋め込まれるとともに、第１導電膜或いは第２絶縁膜の上面から突出した第２素子分離絶縁部とを備える。また、半導体装置は、第１素子分離絶縁部の上端部の表面、第１導電膜の上面、および第２素子分離絶縁部の上端部の表面上に、それらの形状に沿って形成された第２導電膜を備える。また、第１導電膜の厚さが第１領域および第２領域において実質的に一定である。さらに、第１絶縁膜の下面の位置が第２絶縁膜の下面の位置よりも低い。第１絶縁膜の上面の位置と第２絶縁膜の上面の位置との差が、第１絶縁膜の厚さと第２絶縁膜の厚さとの差よりも小さい。
【００１５】
上記の構成によれば、第１絶縁膜の上面の位置と第２絶縁膜の上面の位置との差が、第２絶縁膜の下面が第１絶縁膜の下面の位置と同一かまたはより低く位置付けられた従来の半導体装置の対応する構造における差よりも小さい。そのため、第１領域における半導体基板の主表面からの第１導電膜の高さと第２領域における半導体基板からの第１導電膜の高さとの差が、従来の半導体装置の対応する構造に比較して小さい。したがって、第１領域と第２領域との間の境界線およびその近傍での第１導電膜の断線のおそれが、従来の半導体装置の対応する構造に比較して小さい。そのため、半導体装置の歩留まりおよび信頼性が向上する。
【００１６】
本発明の他の局面の半導体装置は、半導体基板と、半導体基板の第１領域における主表面上に形成された第１絶縁膜と、半導体基板の第２領域における主表面上に形成され、第１絶縁膜より薄い第２絶縁膜と、第１絶縁膜および第２絶縁膜上に形成された第１導電膜とを備える。また、半導体装置は、第１領域において、第１導電膜および第１絶縁膜を貫通して、半導体基板の主表面から所定の深さの位置まで至る第１トレンチと、第１トレンチに埋め込まれるとともに、第１導電膜或いは第１絶縁膜の上面から突出した第１素子分離絶縁部と、第２領域において、第１導電膜および第２絶縁膜を貫通して、半導体基板の主表面から所定の深さの位置まで至る第２トレンチと、第２トレンチに埋め込まれるとともに、第１導電膜或いは第２絶縁膜の上面から突出した第２素子分離絶縁部とを備える。また、半導体装置は、第１素子分離絶縁部の上端部の表面、第１導電膜の上面、および第２素子分離絶縁部の上端部の表面上に、それらの形状に沿って形成された第２導電膜を備える。また、半導体装置は、第１絶縁膜の上面から第１素子分離絶縁部の上面までの距離と第２絶縁膜の上面から第２素子分離絶縁部の上面までの距離との差が、第１絶縁膜の上面と第２絶縁膜の上面との間の距離の差よりも小さい。
【００１７】
上記の構成によれば、第１領域における第１導電膜の上面から突出する第１素子分離絶縁部の長さに比較して、第２領域における第１導電膜の上面から突出する第２素子分離絶縁部の長さが極端に大きくなることがない。そのため、第２領域における第２導電膜のうねりの度合いが小さくなる。その結果、第２領域における第２導電膜の断線のおそれが低減される。そのため、半導体装置の歩留まりおよび信頼性が向上する。
【００１８】
本発明のさらに他の局面の半導体装置は、半導体基板と、半導体基板の第１領域における主表面上に形成された第１絶縁膜と、半導体基板の第２領域における主表面上に形成され、第１絶縁膜より薄い第２絶縁膜と、第１絶縁膜および第２絶縁膜上に形成された第１導電膜とを備える。また、半導体装置は、第１領域において、第１導電膜および第１絶縁膜を貫通して、半導体基板の主表面から所定の深さの位置まで至る第１トレンチと、第１トレンチに埋め込まれるとともに、第１導電膜或いは第１絶縁膜の上面から突出した第１素子分離絶縁部と、第２領域において、第１導電膜および第２絶縁膜を貫通して、半導体基板の主表面から所定の深さの位置まで至る第２トレンチと、第２トレンチに埋め込まれるとともに、第１導電膜或いは第２絶縁膜の上面から突出した第２素子分離絶縁部とを備える。また、半導体装置は、第１素子分離絶縁部の上端部の表面、第１導電膜の上面、および第２素子分離絶縁部の上端部の表面上に、それらの形状に沿って形成された第２導電膜を備える。また、第１領域における第１導電膜の上面から第１素子分離絶縁部の上面までの距離と第２領域における第１導電膜の上面から第２素子分離絶縁部の上面までの距離との差が、第１絶縁膜の上面と第２絶縁膜との間の距離よりも小さい。
【００１９】
上記の構成によれば、第２領域における第１導電膜或いは第２絶縁膜の上面から突出する第２素子分離絶縁部の長さが、第１領域における第１導電膜或いは第１絶縁膜の上面から突出する第１素子分離絶縁部の長さに比較して、極端に大きくなることがない。そのため、第２領域における第２導電膜のうねりの度合いが従来の対応する半導体装置の構造に比較して小さくなる。その結果、第２領域における第２導電膜の断線のおそれが低減される。そのため、半導体装置の歩留まりおよび信頼性が向上する。
【００２０】
本発明の一の局面の半導体装置の製造方法においては、まず、半導体基板の第１領域における主表面上に第１絶縁膜が形成され、半導体基板の第２領域における主表面上に第１絶縁膜の下面よりも高く位置付けられた下面を有し、第１絶縁膜より薄い第２絶縁膜が形成された構造が準備される。次に、第１絶縁膜および第２絶縁膜上に厚さが実質的に一定の第１導電膜が形成される。その後、第１導電膜上にストッパ膜が形成される。次に、第１領域において、ストッパ膜、第１導電膜、および第１絶縁膜を貫通して、半導体基板の主表面から所定の深さの第１位置まで延びる第１トレンチが形成される。同時に、第２領域において、ストッパ膜、第１導電膜、および第２絶縁膜を貫通して、半導体基板の主表面から所定の深さの第２位置まで延びる第２トレンチが形成される。次に、第１トレンチおよび第２トレンチのそれぞれを埋め込むとともに、第１導電膜を覆う第３絶縁膜が形成される。その後、第３絶縁膜の化学機械研磨によってストッパ膜の上面が露出する。次に、ストッパ膜をマスクとして第１トレンチおよび第２トレンチのそれぞれ内の第３絶縁膜の上端部がエッチングされる。その後、ストッパ膜が除去される。次に、第１領域における第３絶縁膜の上端部の表面、第１導電膜の上面、および第２領域における第３絶縁膜の上端部の表面の形状に沿うように、第２導電膜が形成される。
【００２１】
上記の製法によれば、第２領域においてストッパ膜の残渣が残存してしまうおそれが低減される。そのため、半導体装置の歩留まりおよび信頼性が向上する。
【００２２】
本発明の他の局面の半導体装置の製造方法においては、まず、半導体基板の主表面上に第１絶縁膜が形成される。次に、第１絶縁膜のうちの第１領域における第１絶縁膜が残存するように、第２領域において、第１絶縁膜が除去され、半導体基板が露出する。その後、第２領域における半導体基板の主表面上に第２絶縁膜が形成される。次に、第１絶縁膜および第２絶縁膜上に厚さが実質的に一定の第１導電膜が形成される。その後、第１導電膜上にストッパ膜が形成される。次に、第１領域において、ストッパ膜、第１導電膜、および第１絶縁膜を貫通して、半導体基板の主表面から所定の深さの第１位置まで延びる第１トレンチが形成される。同時に、第２領域において、ストッパ膜、第１導電膜、および第２絶縁膜を貫通して、半導体基板の主表面から所定の深さの第２位置まで延びる第２トレンチが形成される。次に、第１トレンチおよび第２トレンチを埋め込むとともに、第１導電膜を覆う第３絶縁膜が形成される。その後、第３絶縁膜の化学機械研磨によって第１領域におけるストッパ膜の上面が露出する。次に、第１領域がマスクされた状態で、第２領域におけるストッパ膜の上面より上側に位置付けられた第３絶縁膜が除去される。その後、ストッパ膜をマスクとして第１トレンチおよび第２トレンチ内の第３絶縁膜がエッチングされる。次に、ストッパ膜が除去される。その後、第１領域における第３絶縁膜の上端部の表面、第１導電膜の上面、および第２領域における第３絶縁膜の上端部の表面の形状に沿うように、第２導電膜が形成される。
【００２３】
上記の製法によれば、第２領域においてストッパ膜の残渣が残存してしまうおそれが低減される。そのため、半導体装置の歩留まりおよび信頼性が向上する。
【００２４】
本発明のさらに他の局面の半導体装置の製造方法においては、まず、半導体基板の主表面上に第１絶縁膜が形成される。次に、第１絶縁膜のうちの第１領域における第１絶縁膜が残存し、第２領域における第１絶縁膜が除去され、第２領域における半導体基板が露出する。その後、第２領域における半導体基板の主表面上に第１絶縁膜より薄い第２絶縁膜が形成される。次に、第１絶縁膜および第２絶縁膜上に厚さが実質的に一定の第１導電膜が形成される。その後、第１領域における第１導電膜が化学機械研磨される。次に、第１導電膜上にストッパ膜が形成される。その後、第１領域において、ストッパ膜、第１導電膜、および第１絶縁膜を貫通して、半導体基板の主表面から所定の深さの第１位置まで延びる第１トレンチが形成される。同時に、第２領域において、ストッパ膜、第１導電膜、および第２絶縁膜を貫通して、半導体基板の主表面から所定の深さの第２位置まで延びる第２トレンチが形成される。次に、第１トレンチおよび第２トレンチを埋め込むとともに、第１導電膜を覆う第３絶縁膜が形成される。その後、第３絶縁膜の化学機械研磨によってストッパ膜の上面が露出する。次に、ストッパ膜をマスクとして第１トレンチおよび第２トレンチ内の第３絶縁膜がエッチングされる。その後、ストッパ膜が除去される。次に、第１領域における第３絶縁膜の上端部の表面、第１導電膜の上面、および第２領域における第３絶縁膜の上端部の表面の形状に沿うように、第２導電膜が形成される。
【００２５】
上記の製法によれば、第２領域においてストッパ膜の残渣が残存してしまうおそれが低減される。そのため、半導体装置の歩留まりおよび信頼性が向上する。
【発明の効果】
【００２６】
本発明によれば、半導体装置の信頼性および歩留まりが向上する。
【発明を実施するための最良の形態】
【００２７】
本願の発明者らは、非公開の技術として、次のような半導体装置の製造方法を用いている。しかしながら、その方法によれば、次のような問題が生じる。以下、本発明の比較例としての半導体装置の製造方法の問題点が説明される。
【００２８】
比較例の半導体装置の製造方法においては、まず、図４８に示されるように、シリコン基板１１０１の熱酸化によって、シリコン基板１１０１上に厚いゲート酸化膜１１０２が形成される。次に、領域Ａにレジスト膜１１０３が形成される。次に、レジスト膜１１０３をマスクとしてゲート酸化膜１１０２のエッチングが行われる。それにより、図４９に示すように、領域Ｂにおける厚いゲート酸化膜１１０２が除去される。その結果、シリコン基板１１０１の主表面が露出する。その後、シリコン基板１１０１の熱酸化によって、図５０に示されるように、領域Ｂにおけるシリコン基板１１０１の主表面上に薄いゲート酸化膜１１０４が形成される。
【００２９】
次に、図５１に示されるように、厚いゲート酸化膜１１０２および薄いゲート酸化膜１１０４上に第１ポリシリコン膜１１０５が形成される。次に、図５２に示されるように、第１ポリシリコン膜１１０５上にシリコン窒化膜１１０６が形成される。次に、１つのマスクを使用して、シリコン窒化膜１１０６、第１ポリシリコン膜１１０５、ゲート酸化膜１１０２、およびシリコン基板１１０１の主表面から所定の深さの部分がエッチングされる。それにより、図５３に示されるように、トレンチ１１０７が形成される。このとき、第１ポリシリコン膜１１０５の断面形状は、下辺の長さが上辺の長さよりも大きな略台形形状である。
【００３０】
その後、図５４に示されるように、トレンチ１１０７の内壁面が酸化され、内壁酸化膜１１０８が形成される。それにより、ゲート酸化膜１１０４の下に位置する活性領域の端部にバーズビークＹ（１１０８ａ）が形成されるとともに、ゲート酸化膜１１０４の上に位置する第１ポリシリコン膜１１０５の端部にバーズビークＸ（１１０８ｂ）が形成される。
【００３１】
バーズビークＸおよびＹによって角部が丸められる。そのため、トランジスタ特性が改善される。
【００３２】
図５５に示されるように、トレンチ１１０７が埋め込み絶縁膜１１０９によって充填される。埋め込み絶縁膜１１０９はＣＶＤ（Chemical Vapor Deposition）法によって堆積される。次に、図５６に示されるように、領域Ａにおけるシリコン窒化膜１１０６の上表面が露出するまで、埋め込み絶縁膜１１０９がＣＭＰによって平坦化される。
【００３３】
次に、図５７に示されるように、プラズマエッチバックまたはフッ酸によって、埋め込み絶縁膜１１０９がエッチングされる。このとき、領域Ａにおけるシリコン窒化膜１１０６の上面と領域Ｂにおけるシリコン窒化膜１１０６の上面との高低差に起因して次の問題が発生する。
【００３４】
領域Ａにおけるシリコン窒化膜１１０６の上面が、領域Ｂにおけるシリコン窒化膜１１０６の上面よりも高く位置付けられている。そのため、領域Ａにおいて、埋め込み絶縁膜１１０９が十分にエッチングされ、シリコン窒化膜１１０６の上面が露出した後においても、領域Ｂにおけるシリコン窒化膜１１０６の上面が露出する程度まで、埋め込み絶縁膜１１０９のエッチングが継続される場合がある。その場合、領域Ｂにおける埋め込み絶縁膜１１０９を完全に除去するために、領域Ａにおいてシリコン窒化膜１１０６が露出した後においても、埋め込み絶縁膜１１０９のエッチングが継続されてしまう。
【００３５】
このとき、厚いゲート酸化膜１１０２の上面は、薄いゲート酸化膜１１０４の上面より高く位置付けられている。そのため、領域Ａにおける埋め込み絶縁膜１１０９の上面が、継続されたエッチングによって第１ポリシリコン膜１１０５の下面よりも低く位置付けられてしまう場合がある。この場合、厚いゲート酸化膜１１０２がエッチングによって劣化してしまう。
【００３６】
そのため、埋め込み絶縁膜のエッチング量をあまり大きくすることはできない。その結果、領域Ｂにおける埋め込み絶縁膜１１０９のエッチング量が十分ではない場合がある。この場合、領域Ｂにおいては、図５７の領域Ｂに示されるように、シリコン窒化膜１１０６上の埋め込み絶縁膜１１０９が完全には除去されないことがある。
【００３７】
その後、図５８に示されるように、シリコン窒化膜１１０６がエッチングによって除去されても、領域Ｂにおける埋め込み絶縁膜１１０９の残存部の下側のシリコン窒化膜１１０６が残存してしまう。そのため、シリコン窒化膜１１０６のエッチング工程の後に、シリコン窒化膜１１０６が残渣となる。
【００３８】
次に、図５９に示されるように、第１ポリシリコン膜１１０５および埋め込み絶縁膜１１０９を覆うように第２ポリシリコン膜１１１２が形成される。その後、第１ポリシリコン膜１１０５および第２ポリシリコン膜１１１２が、パターニングのために部分的に除去され、ＳＡ−ＳＴＩの形成工程が完了する。
【００３９】
図５９に示される構造においては、シリコン窒化膜１１０６の残存部のデバイス特性が良好ではない。また、ポリシリコン膜が除去されるときに、残存したシリコン窒化膜がマスクとして機能してしまう。そのため、除去されるべきポリシリコン膜が異物として残存してしまう。その結果、残存した不要なポリシリコンに起因してショートが発生してしまうことがある。
【００４０】
また、上記の半導体装置の製造方法においては、領域Ｂにおける第１ポリシリコン膜１１０５から埋め込み絶縁膜（分離絶縁膜）１１０９の上面までの距離が、領域Ａにおける第１ポリシリコン膜１１０５から埋め込み絶縁膜（分離絶縁膜）１１０９の上面までの距離よりも大きい。すなわち、領域Ｂでは、分離絶縁膜とシリコン基板面との段差が大きいため、段差をまたがる配線が断線しやすく、また、配線をパターニングするための写真製版においてフォーカスずれが起こりやすい。また、埋め込み絶縁膜（分離絶縁膜）１１０９の幅は、上方へいくにしたがって大きくなる。そのため、領域Ｂにおいては、埋め込み絶縁膜（分離絶縁膜）１１０９の第１ポリシリコン膜１１０５の上面から突出している部分が庇として機能してしまうため、その近傍においてシリコン窒化膜１１０６やポリシリコン膜１１０５の残渣が発生し易い。
【００４１】
以下、図面を参照しながら、上記比較例の半導体装置の製造方法の問題点が解消された本発明の実施の形態の半導体装置およびその製造方法が説明される。
【００４２】
実施の形態１．
まず、図１〜図１８を用いて、本発明の実施の形態の半導体装置およびその製造方法が説明される。
【００４３】
図１は、実施の形態１の半導体装置の構造を示す図である。図１に示す構造においては、シリコン基板１の活性領域上に膜厚の異なる少なくとも二種類の絶縁膜が形成されている。また、少なくとも二種類の絶縁膜を有する活性領域は、少なくとも１つの素子分離絶縁膜によって分離されている。以下、本実施の形態の半導体装置の構造が具体的に説明される。
【００４４】
図１に示されるように、本実施の形態の半導体装置は、本発明の半導体基板の一例としてのシリコン基板１を備えている。領域Ａにおけるシリコン基板１の主表面上には、本発明の第１絶縁膜の一例としての厚いゲート酸化膜４が形成されている。一方、領域Ｂにおけるシリコン基板１の主表面上には、本発明の第２絶縁膜の一例としての薄いゲート酸化膜６が形成されている。厚いゲート酸化膜４および薄いゲート酸化膜６のそれぞれの上には、本発明の第１導電膜としての第１ポリシリコン膜７が形成されている。領域Ａに設けられた第１ポリシリコン膜７と領域Ｂに設けられた第１ポリシリコン膜７とは、同一工程において同時に形成されるため、通常の成膜技術を用いる場合に発生するばらつきの範囲内において、同一かつ一定の膜厚（±１０％程度）を有している。
【００４５】
領域Ａにおいては、第１ポリシリコン膜７および厚いゲート酸化膜４を貫通してシリコン基板１の主表面から所定の深さの位置に到るトレンチ９が形成されている。領域Ａにおけるトレンチ９が本発明の第１トレンチに相当する。領域Ｂにおいては、第１ポリシリコン膜７および薄いゲート酸化膜６を貫通してシリコン基板１の主表面から所定の深さの位置に到るトレンチ９が形成されている。領域Ｂにおけるトンレチ９が本発明の第２トレンチに相当する。
【００４６】
また、本実施の形態においては、本発明の内壁絶縁膜の一例としての内壁シリコン酸化膜１０がトレンチ９の表面に沿って形成されている。内壁シリコン酸化膜１０は、バーズビーク部１０ａおよび１０ｂを有している。バーズビーク部１０ａおよび１０ｂは、それぞれ、シリコン基板１の主表面に平行な方向に沿って延びている。
【００４７】
また、内壁シリコン酸化膜１０によって形成される凹部内には、ＣＶＤ酸化膜などの絶縁膜が埋め込まれて、本発明の素子分離絶縁部の一例としての埋め込み絶縁膜（分離絶縁膜）１１が形成されている。また、埋め込み絶縁膜１１が、第１ポリシリコン膜７の上面から所定の高さの位置まで延びている。第１ポリシリコン膜７の上面および埋め込み絶縁膜１１の上端部の表面の形状に沿って、第１ポリシリコン膜７の上面および埋め込み絶縁膜１１の上端部の表面を覆うように、本発明の第２導電膜としての第２ポリシリコン膜１２が形成されている。
【００４８】
なお、厚いゲート酸化膜４の下側のシリコン基板１内には、ソース／ドレイン領域が形成されており、薄いゲート酸化膜２の下側のシリコン基板１内にも、ソース／ドレイン領域が形成されているが、それらは、図面の簡略化のため、図示されていない。
【００４９】
上記本実施の形態の半導体装置においては、シリコン基板１上に膜厚が異なる二種類のゲート酸化膜を形成する工程の前に、それぞれのゲート酸化膜の膜厚に応じて、シリコン基板１の主表面の高さが異なるように、シリコン基板１の熱酸化工程および熱酸化膜の除去工程が実行されている。つまり、厚いゲート酸化膜４の上面と薄いゲート酸化膜６の上面とが同一平面内に位置するように、領域Ａにおけるシリコン基板１の主表面の高さと領域Ｂにおけるシリコン基板１の主表面の高さとが異なっている。なお、厚いゲート酸化膜４の上面と薄いゲート酸化膜６の上面とは、厳密に同一平面内になくても、本発明の効果が得られる範囲内において、略同一の高さ位置に形成されていればよい。
【００５０】
これによれば、薄いゲート酸化膜６が形成されている領域Ｂでの第２ポリシリコン膜１２のうねりの度合いが小さくなる。その結果、領域Ｂでの第２ポリシリコン膜１２の断線や、第２ポリシリコン膜１２をパターニングする時の分離絶縁部端の段差部での残渣によるショートおよび以降の工程での写真製版時のフォーカスずれのおそれが小さくなる。
【００５１】
なお、厚いゲート酸化膜４の上面の位置と薄いゲート酸化膜６の上面の位置との差が、厚いゲート酸化膜４の厚さと薄いゲート酸化膜６の厚さとの差よりも小さければ、前述の比較例の対応する構造に比較して、領域Ｂでの第２ポリシリコン膜１２の断線およびショート、ならびに、フォーカスずれの発生のおそれが小さくなる。
【００５２】
また、領域Ａにおける厚いゲート酸化膜４の上面から埋め込み絶縁膜１１の上面までの距離Ｈ１と、領域Ｂにおける薄いゲート酸化膜６の上面から埋め込み絶縁膜１１の上面までの距離Ｈ１とが同一である。なお、領域Ａにおける厚いゲート酸化膜４の上面から埋め込み絶縁膜１１の上面までの距離Ｈ１と、領域Ｂにおける薄いゲート酸化膜６の上面から埋め込み絶縁膜１１の上面までの距離Ｈ１とは、厳密に同一でなくとも、本発明の効果が得られる範囲内において、実質的に同一であればよい。
【００５３】
また、領域Ａのトレンチ９の底面は、領域Ｂのトレンチ９の底面より低く位置付けられている。より具体的には、厚いゲート酸化膜４の下面と薄いゲート酸化膜６の下面との差ｔと領域Ａのトレンチ９の底面と領域Ｂのトレンチ９の底面との差ｔとは実質的に同一である。そのため、領域Ａにおける第２ポリシリコン膜１２の下面からトレンチ９の底面までの距離Ｄ１が、領域Ｂにおける第２ポリシリコン膜１２の下面からトレンチ９の底面までの距離Ｄ２よりも大きい。そのため、領域Ａにおける埋め込み絶縁膜１１の絶縁耐性が、領域Ｂの埋め込み絶縁膜１１の絶縁耐性よりも大きい。
【００５４】
一般に、厚いゲート酸化膜４が形成されている領域Ａにおける第２ポリシリコン膜１２は、薄いゲート酸化膜６が形成されている領域Ｂにおける第２ポリシリコン膜１２に印加される電圧よりも高い電圧が印加される。すなわち、領域Ａのトランジスタのゲートには、領域Ｂのトランジスタよりも高い電圧が印加される。そのため、領域Ａの埋め込み絶縁膜１１の絶縁耐性が、領域Ｂの埋め込み絶縁膜１１の絶縁耐性よりも大きいことは、最終構造としての半導体装置にとって望ましい。
【００５５】
次に、図２〜図１８を参照して、本実施の形態の半導体装置の製造方法が説明される。
実施の形態１の半導体装置の製造方法においては、まず、半導体基板の一例としてのシリコン基板１の主表面の段差を形成するために、熱酸化が実行される。それにより、図２に示されるように、シリコン基板１上に、本発明の第１酸化処理絶縁膜の一例としてのシリコン酸化膜２が形成される。その構造が、図３に拡大して示されている。次に、図４に示されるように、領域Ｂにおけるシリコン酸化膜２上にレジスト膜３ａが形成される。その後、レジスト膜３ａをマスクとして、図４に示されるように、領域Ａにおけるシリコン酸化膜２がエッチングによって除去される。その後、レジスト膜３ａが除去される。
【００５６】
図３および図４において、点線Ｓ１は、当初のシリコン基板１の主表面を示している。また、図４においては、新たなシリコン基板１の主表面が参照符号Ｓ２によって示されている。
【００５７】
次に、熱酸化が再度実行される。それにより、図５に示されるように、領域Ａにおけるシリコン基板１上に、本発明の第２酸化処理絶縁膜の一例としてのシリコン酸化膜２ａが形成される。同時に、領域Ｂにおけるシリコン基板１上においては、シリコン酸化膜２よりも大きな膜厚を有する本発明の第３酸化処理絶縁膜の一例としてのシリコン酸化膜２ｂが形成される。
【００５８】
次に、領域Ｂにおけるシリコン酸化膜２ｂ上にレジスト膜３ｃが形成される。その後、レジスト膜３ｃをマスクとして、領域Ａにおけるシリコン酸化膜２ａがエッチングによって除去される。それにより、図６に示す構造が得られる。
【００５９】
図５および図６においては、図４に示されたシリコン基板１の主表面が点線Ｓ２によって示されている。また、図５および図６においては、参照符号Ｓ３によって領域Ｂにおけるシリコン基板１の主表面が示され、参照符号Ｓ４によって領域Ａにおけるシリコン基板１の主表面が示されている。次に、レジスト膜３ｃが除去される。
【００６０】
その後、図７に示されるように、再度熱酸化が実行される。それにより、領域Ａにおけるシリコン基板１の主表面上には本発明の第４酸化処理絶縁膜の一例としてのシリコン酸化膜２ｃが形成される。同時に、領域Ｂにおけるシリコン基板１の主表面上にはシリコン酸化膜２ｂより大きな膜厚を有する本発明の第５酸化処理絶縁膜の一例としてのシリコン酸化膜２ｄが形成される。
【００６１】
その後、領域Ａにおけるシリコン酸化膜２ｃ上にレジスト膜３ｂが形成され、レジスト膜３ｂをマスクとして、シリコン酸化膜２ｄが除去される。それにより、図８に示される構造が得られる。この構造の領域Ｂにおいては、参照符号Ｓ５で示されるように、新たなシリコン基板１の主表面が露出している。
【００６２】
次に、レジスト膜３ｂが除去される。その後、シリコン基板１の主表面が再度熱酸化される。それにより、図９に示されるように、領域Ａにおけるシリコン基板１の主表面上において、シリコン酸化膜２ｃが本発明の第１絶縁膜の一例としての厚いゲート酸化膜４に変化し、領域Ｂにおけるシリコン基板１の主表面上において、本発明の第２絶縁膜の一例としての薄いゲート酸化膜６が形成される。図９においては、厚いゲート酸化膜４の上面と薄いゲート絶縁膜の上面とは実質的に同一の高さになっている。その全体構造が図１０に示されている。
【００６３】
その後、図１１に示されるように、厚いゲート酸化膜４および薄いゲート酸化膜６上に、本発明の第１導電膜の一例としての第１ポリシリコン膜７が形成される。次に、図１２に示されるように、第１ポリシリコン膜７上に本発明のストッパ膜の一例としてのシリコン窒化膜８が形成される。ストッパ膜は、ゲート酸化膜および埋め込み絶縁膜と異なる材料からなる膜であればよい。その後、図１３に示されるように、１つのマスクを用いて、エッチングが行われる。それにより、領域Ａにおいては、シリコン窒化膜８、第１ポリシリコン膜７、厚いゲート酸化膜４、およびシリコン基板１がエッチングされる。同時に、領域Ｂにおいては、シリコン窒化膜８、第１ポリシリコン膜７、薄いゲート酸化膜６、およびシリコン基板１がエッチングされる。それにより、領域Ａにおいては、本発明の第１トレンチに相当するトレンチ９が形成され、領域Ｂにおいては、本発明の第２トレンチに相当するトレンチ９が形成される。
【００６４】
次に、図１４に示されるように、トレンチ９の内面が熱酸化され、本発明の内壁絶縁膜の一例としての内壁シリコン酸化膜１０が形成される。このとき、シリコン基板１の主表面とトレンチ９の側壁とが交差する位置では、バーズビーク部１０ａが形成される。それにより、シリコン基板１の主表面とトレンチ９とが交差する角部が丸められる。
【００６５】
また、第１ポリシリコン膜７にバーズビーク部１０ｂが形成される。このとき、第２ポリシリコン膜７の下部は、第２ポリシリコン膜７の上部に比較して、不純物（たとえば、ＰまたはＢ）の濃度が高い。そのため、第２ポリシリコン膜７の下部の酸化の度合いは、第２ポリシリコン膜７の上部の酸化の度合いに比較して、大きい。その結果、第１ポリシリコン膜７の断面形状が、下辺が上辺より大きい台形から下辺が上辺より小さい略逆台形形状へ変化する。なお、第１ポリシリコン膜７の膜厚が５０ｎｍ以下である。
【００６６】
その後、図１５に示すように、第３絶縁膜の一例としてシリコン酸化膜などの埋め込み絶縁膜１１が、ＣＶＤ（Chemical Vapor Deposition）によって、トレンチ９内に充填されるとともに、シリコン窒化膜８を覆うように形成される。次に、図１６に示されるように、埋め込み絶縁膜１１は、エッチバックまたは化学機械的研磨によって、シリコン窒化膜８の上面が露出するように、平坦化される。ここでは、シリコン窒化膜８は、ＣＭＰ（Chemical Mechanical Polishing）のストッパ膜として機能する。このとき、領域ＡおよびＢのいずれにおいても、埋め込み絶縁膜１１の上面の高さとシリコン窒化膜８の上面の高さとが同一になる。そのため、上述の図５７に示される比較例の対応する構造のように、領域Ｂにおけるシリコン窒化膜８上に埋め込み絶縁膜１１が残存するおそれはない。
【００６７】
また、第１ポリシリコン膜７の膜厚が５０ｎｍ以下であれば、第１ポリシリコン膜７に不純物が導入されていなくても、断面形状は、下辺の長さ＞上辺の長さの形状から上辺の長さ≧下辺の長さの形状へ変化し易い。これは、第１ポリシリコン膜７を横方向に酸化する酸化種（酸化剤）は、ゲート酸化膜中を拡散しやすいためである。なお、第１ポリシリコン膜７の膜厚が２０ｎｍ±１０ｎｍ、つまり、１０ｎｍから３０ｎｍまでの範囲内の値であることが好ましい。
【００６８】
また、第１ポリシリコン膜７は、不純物濃度が下側ほど高くなるような積層構造であれば、下辺の長さ＞上辺の長さという条件を具備する構造から上辺の長さ≧下辺の長さという条件を具備する構造へ変化し易い。一般に、埋め込み絶縁膜１１が上部ほど幅が広がっていることに起因して、埋め込み絶縁膜１１の側面に付着した第１ポリシリコン膜７のエッチング残渣が発生し易い。しかしながら、前述の構造によれば、第１ポリシリコン膜７がエッチングされるときに、埋め込み絶縁膜１１の側面に付着したエッチング残渣の発生が抑制される。なお、第１ポリシリコン膜７の上部がノンドープトポリシリコンからなり、第１ポリシリコン膜７の下部がドープトポリシリコンからなっていても、下辺の長さ＞上辺の長さの構造から上辺の長さ≧下辺の長さの構造へ変化し易くなる。
【００６９】
次に、図１７に示されるように、埋め込み絶縁膜１１の上面の高さを調整するために、埋め込み絶縁膜１１（ＣＶＤ酸化膜）がプラズマエッチバックされるかまたはフッ酸を用いてエッチングされる。このとき、シリコン窒化膜８は、ストッパ膜として機能する。このエッチング後において、領域Ａにおける埋め込み絶縁膜１１の上面の高さと領域Ｂにおける埋め込み絶縁膜１１の上面の高さとが実質的に同一になる。その後、図１８に示されるように、熱リン酸によってストッパ膜としてのシリコン窒化膜８が除去される。それにより、埋め込み絶縁膜１１の第１ポリシリコン膜７よりも上側に突出する部分の幅が狭くなる。
【００７０】
次に、図１に示されるように、第１ポリシリコン膜７の上面および埋め込み絶縁膜１１の上端部の表面の形状に沿うように、第１ポリシリコン膜７の上面および埋め込み絶縁膜１１の上端部の表面上にゲート電極の上部を構成する第２ポリシリコン膜１２が形成される。第２ポリシリコン膜１２は本発明の第２導電膜の一例である。その後、第１ポリシリコン膜７および、第２ポリシリコン膜１２が、パターニングのために部分的に除去される。それにより、第１ポリシリコン膜７および第２ポリシリコン膜１２からなるゲート電極層が形成される。
【００７１】
本実施の形態の半導体装置においては、第２ポリシリコン膜１２に導電性の不純物、たとえば、リン（Ｐ）が導入される。なお、第２ポリシリコン膜１２の代わりに、リン（Ｐ）がポリシリコンにドープ（in-situ）されたドープトアモルファスシリコンが用いられてもよい。また、ノンドープのアモルファスシリコン膜、または、ポリシリコン膜が形成された後、イオン注入によって、リン（Ｐ）が、それらの膜にドープされてもよい。本実施の形態においては、リン（Ｐ）の濃度は、１.０Ｅ20ａｔｍｓ／ｃｍ3〜１.０Ｅ21ａｔｍｓ／ｃｍ3程度であることが望ましい。
【００７２】
本実施の形態の半導体装置の製造方法によれば、薄いゲート酸化膜６の上面の高さと厚いゲート酸化膜４の上面の高さとが実質的に同一になる。そのため、第２ポリシリコン膜１２が領域Ａと領域Ｂとの間の境界線における段差に起因して断線したり他の配線とショートしたりすることが防止される。また、領域Ｂでの埋め込み絶縁膜１１のエッチング残渣に起因する問題の発生が抑制される。その結果、半導体装置の信頼性および歩留りが向上する。
【００７３】
また、本実施の形態においては、膜厚が異なる２種類の絶縁膜が、厚いゲート酸化膜および薄いゲート酸化膜からなる半導体装置が説明されたが、本発明の半導体装置においては、膜厚が異なる２種類の絶縁膜は、ゲート酸化膜のみならず、フラッシュメモリで使用されるトンネル酸化膜であってもよい。
【００７４】
また、厚い絶縁膜、中程度の厚さの絶縁膜、および薄い絶縁膜等の３種類以上の絶縁膜が半導体基板上に形成される場合にも、前述の本実施の形態の半導体装置の製造方法が用いられることによって、３種類以上の絶縁膜の上面がほぼ同一平面内に位置付けられ得る。これによって、本実施の形態の半導体装置の製造方法と同様の効果が得られる。
【００７５】
実施の形態２．
まず、図１９〜図３３を用いて、本発明の実施の形態の半導体装置およびその製造方法が説明される。図１９に示される構造においても、半導体基板の活性領域上に膜厚の異なる少なくとも二種類の絶縁膜が形成されている。また、少なくとも二種類の絶縁膜を有する活性領域は、少なくとも１つの素子分離絶縁膜によって分離されている。
【００７６】
本実施の形態の半導体装置は、図１９に示されるように、半導体基板の一例としてのシリコン基板１０１を備えている。領域Ａにおけるシリコン基板１０１の主表面上には、本発明の第１絶縁膜の一例としての厚いゲート酸化膜１０２が形成されている。一方、領域Ｂにおけるシリコン基板１０１の主表面上には、本発明の第２絶縁膜の一例としての薄いゲート酸化膜１０４が形成されている。
【００７７】
厚いゲート酸化膜１０２および薄いゲート酸化膜１０４のそれぞれの上には、本発明第１導電膜の一例としての第１ポリシリコン膜１０５が形成されている。領域Ａに設けられた第１ポリシリコン膜１０５と領域Ｂに設けられた第１ポリシリコン膜１０５とは、同一工程において同時に形成されるため、通常の成膜技術において発生するばらつきの範囲内において実質的に同一かつ一定の膜厚（±１０％程度）を有している。
【００７８】
領域Ａにおいては、第１ポリシリコン膜１０５および厚いゲート酸化膜１０２を貫通してシリコン基板１０１の主表面から所定の深さの位置に到るトレンチ１０７が形成されている。領域Ｂにおいては、第１ポリシリコン膜１０５および薄いゲート酸化膜１０４を貫通してシリコン基板１０１の主表面から所定の深さの位置に到るトレンチ１０７が形成されている。領域Ａにおけるトレンチ１０７が本発明の第１トレンチに相当し、領域Ｂにおけるトレンチ１０７が本発明の第２トレンチに相当する。
【００７９】
また、本実施の形態においては、本発明の内壁絶縁膜の一例としての内壁シリコン酸化膜１０８がトレンチ１０７の表面に沿って形成されている。内壁シリコン酸化膜１０８は、バーズビーク部１０８ａおよび１０８ｂを有している。バーズビーク部１０８ａおよび１０８ｂは、それぞれ、シリコン基板１の主表面に平行な方向に沿って延びている。
【００８０】
また、内壁シリコン酸化膜１０８によって形成された凹部内には、ＣＶＤ酸化膜などの絶縁膜が埋め込まれて、本発明の素子分離絶縁部の一例としての埋め込み絶縁膜（分離絶縁膜）１０９が形成されている。また、埋め込み絶縁膜１０９が、第１ポリシリコン膜１０５の上面から所定の高さの位置まで延びている。第１ポリシリコン膜１０５の上面および埋め込み絶縁膜１０９の上端部の表面の形状に沿って、第１ポリシリコン膜１０５の上面および埋め込み絶縁膜１０９の表面を覆うように、本発明の第２導電膜の一例としての第２ポリシリコン膜１１２が形成されている。
【００８１】
本実施の形態においては、埋め込み絶縁膜１０９同士の間に位置する活性領域上には二種類の膜厚を有するゲート絶縁膜（またはトンネル絶縁膜）が形成されている。さらに、そのゲート絶縁膜上には、第１のポリシリコン膜１０５と第２のポリシリコン膜１１２とが積層状に形成されている。
【００８２】
本実施の形態の半導体装置によれば、シリコン窒化膜１０６を除去する工程の前の領域ＡおよびＢごとに埋め込み絶縁膜１０９を除去する量が制御されている。それにより、領域Ａにおける埋め込み絶縁膜１０９の上面の高さと領域Ｂにおける埋め込み絶縁膜１０９の上面の高さとが異なっている。その結果、領域Ａにおける厚いゲート酸化膜１０２の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２と、領域Ｂにおける薄いゲート酸化膜１０４の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２とが実質的に同一になっている。したがって、実施の形態１と同様に、第２ポリシリコン１１２の断線およびショート、ならびに、以降の工程でのフォーカスずれの発生のおそれが小さくなる。
【００８３】
なお、領域Ａにおける厚いゲート酸化膜１０２の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２と、領域Ｂにおける薄いゲート酸化膜１０４の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２との差が、厚いゲート酸化膜１０２の上面と薄いゲート酸化膜１０４の上面との距離の差よりも小さければ、前述の比較例の対応する構造に比較して、領域Ｂでの第２ポリシリコン膜１１２の断線およびショート、ならびにフォーカスずれの発生のおそれが小さくなる。
【００８４】
次に、図２０〜図３３を用いて、本実施の形態の半導体装置の製造方法が説明される。
本実施の形態の半導体装置の製造方法においては、まず、図２０に示されるように、領域ＡおよびＢのおける本発明の半導体基板の一例のシリコン基板１０１上に、熱酸化によって、本発明の第１絶縁膜の一例としての厚いゲート酸化膜１０２が形成される。次に、領域Ａにおける厚いゲート酸化膜１０２上にレジスト膜１０３が形成される。その後、図２１に示されるように、レジスト膜１０３をマスクとして、エッチングが行われる。それにより、領域Ｂにおける厚いゲート酸化膜１０２が除去される。その結果、領域Ａにのみ厚いゲート酸化膜１０２が残存する。
【００８５】
次に、図２２に示されるように、シリコン基板１０１上に熱酸化によって本発明の第２絶縁膜の一例としての薄いゲート酸化膜１０４が形成される。このとき、薄いゲート酸化膜１０４の上面の位置は、厚いゲート酸化膜１０２の上面の位置よりも低い。その後、領域ＡおよびＢにおいて、図２３に示されるように、厚いゲート酸化膜１０２および薄いゲート酸化膜１０４上に実質的に一定の膜厚を有する第１ポリシリコン膜１０５が形成される。次に、図２４に示されるように、第１ポリシリコン膜１０５上に実質的に一定の膜厚を有するシリコン窒化膜１０６が形成される。シリコン窒化膜１０６は、後述するＣＭＰ工程およびエッチング工程においてストッパ膜として機能する。
【００８６】
次に、図２５に示されるように、１つのマスクを用いて、エッチングが行われる。それにより、領域Ａにおいて、シリコン窒化膜１０６、第１ポリシリコン膜１０５、厚いゲート酸化膜１０２、およびシリコン基板１０１の主表面から所定の深さの部分が除去される。それにより、領域Ａに本発明の第１トレンチに相当するトレンチ１０７が形成される。同時に、領域Ｂにおいて、シリコン窒化膜１０６、第１ポリシリコン膜１０５、薄いゲート酸化膜１０４、およびシリコン基板１０１の主表面から所定の深さの部分が除去される。それにより、領域Ｂに本発明の第１トレンチに相当するトレンチ１０７が形成される。
【００８７】
次に、トレンチ１０７の内面が熱酸化される。それにより、図２６に示されるように、本発明の内壁絶縁膜の一例としての内壁シリコン酸化膜１０８が形成される。このとき、シリコン基板１０１の主表面のトレンチ１０７とが交差する位置では、バーズビーク部１０８ａが形成される。また、第１ポリシリコン膜１０５にバーズビーク部１０８ｂが形成される。
【００８８】
その後、図２７に示されるように、埋め込み絶縁膜１０９が、ＣＶＤ（Chemical Vapor Deposition）によって、トレンチ１０７内に充填されるとともに、シリコン窒化膜１０６を覆うように形成される。その後、図２８に示されるように、埋め込み絶縁膜１０９は、エッチバックまたは化学機械的研磨によって、領域Ａにおけるシリコン窒化膜１０６の上面が露出するように、平坦化される。このとき、領域Ａにおいては、埋め込み絶縁膜１０９の上面の高さとシリコン窒化膜１０６の上面の高さとが実質的に同一になる。一方、領域Ｂにおいては、シリコン窒化膜１０６上に埋め込み絶縁膜１０９が残存する。そのため、図２９に示されるように、領域Ａにはレジスト膜１１０が形成され、レジスト膜１１０をマスクとして、シリコン窒化膜１０６上の埋め込み絶縁膜１０９がエッチングされる。それにより、領域Ａにおける埋め込み絶縁膜１０９をエッチングすることなく、領域Ｂにおける埋め込み絶縁膜１０９がエッチングされる。その結果、図３０に示されるように、領域Ａにおいて、埋め込み絶縁膜１０９の上面とシリコン窒化膜１０６の上面とが同一平面内に位置付けられている状態が維持されながら、領域Ｂにおいて、埋め込み絶縁膜１０９の上面とシリコン窒化膜１０６の上面とが同一平面内に位置付けられる。その後、図３１に示されるように、レジスト膜１１０が除去される。
【００８９】
なお、第１ポリシリコン膜１０５の膜厚が５０ｎｍ以下であれば、第１ポリシリコン膜１０５に不純物が導入されていなくても、断面形状は、下辺の長さ＞上辺の長さの形状から上辺の長さ≧下辺の長さの形状へ変化し易い。これは、第１ポリシリコン膜７を横方向に酸化する酸化種（酸化剤）は、ゲート酸化膜中を拡散しやすいためである。また、第１ポリシリコン膜１０５の膜厚は、２０ｎｍ±１０ｎｍ、つまり、１０ｎｍから３０ｎｍであれば、より好ましい。
【００９０】
また、第１ポリシリコン膜１０５は、不純物濃度が下側ほど高くなるような積層構造でれば、下辺の長さ＞上辺の長さの状態から上辺の長さ≧下辺の長さの状態へ変化し易い。その結果、第１ポリシリコン膜１０５がエッチングされるときに、エッチング残渣が発生し難くなる。なお、第１ポリシリコン膜１０５は、上側部がノンドープトポリシリコンからなり、下側部がドープトポリシリコンからなっていても、下辺の長さ＞上辺の長さの状態から上辺の長さ≧下辺の長さの状態へ変化し易くなる。
【００９１】
その後、図３２に示されるように、埋め込み絶縁膜１０９の上面の高さ位置を調整するために、プラズマエッチバックまたはフッ酸によって、シリコン窒化膜１０６をエッチングストッパ膜として、埋め込み絶縁膜１０９がエッチングされる。このとき、領域ＡおよびＢのいずれにおいても、シリコン窒化膜１０６上に埋め込み絶縁膜１０９が残存しない。そのため、シリコン窒化膜１０６上に埋め込み絶縁膜１０９の残渣が残存するという問題が解消される。
【００９２】
次に、図３３に示されるように、熱リン酸によってシリコン窒化膜１０６が除去される。このとき、埋め込み絶縁膜１０９の上端部の幅が狭められる。その後、図１９に示されるように、領域ＡおよびＢのそれぞれにおいて、第１ポリシリコン膜１０５の上面および埋め込み絶縁膜１０９の上端部の表面の形状に沿って、第１ポリシリコン膜１０５および埋め込み絶縁膜１０９を覆うように、第２ポリシリコン膜１１２が形成される。次に、第１ポリシリコン１０５および第２ポリシリコン膜１１２が、パターニングのために部分的に除去される。その結果、ＳＡ−ＳＴＩの形成工程が完了する。
【００９３】
本実施の形態の半導体装置の製造方法においても、実施の形態１の半導体装置の製造方法と同様に、第２ポリシリコン膜１１２に導電性の不純物、たとえば、リン（Ｐ）が導入される。なお、第２ポリシリコン膜１１２の代わりに、リン（Ｐ）がポリシリコンにドープ（in-situ）されたドープトアモルファスシリコンが形成されてもよい。また、ノンドープのアモルファスシリコン膜、または、ポリシリコン膜が形成された後、イオン注入によってリン（Ｐ）が、それらの膜にドープされてもよい。本実施の形態においては、リン（Ｐ）の濃度は、１.０Ｅ20ａｔｍｓ／ｃｍ3〜１.０Ｅ21ａｔｍｓ／ｃｍ3程度であることが望ましい。
【００９４】
本実施の形態の半導体装置の製造方法によれば、厚いゲート酸化膜１０２の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２と、薄いゲート酸化膜１０４の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２とが実質的に同一になる。
【００９５】
また、本実施の形態の膜厚の異なる２種類の絶縁膜が厚いゲート酸化膜および薄いゲート酸化膜である半導体装置が説明されたが、本発明の半導体装置の膜厚が異なる２種類の絶縁膜は、ゲート酸化膜のみならず、フラッシュメモリで使用されるトンネル酸化膜であってもよい。つまり、厚いゲート酸化膜１０２或いは薄いゲート酸化膜１０４は、いずれも、フラッシュメモリのゲート絶縁膜としてのトンネル絶縁膜として機能してもよい。
【００９６】
また、厚い絶縁膜、中程度の厚さの絶縁膜、および薄い絶縁膜等の３種類以上の絶縁膜が半導体基板上に形成される場合にも、前述の本実施の形態の半導体装置の製造方法が用いられることによって、３種類以上の絶縁膜のそれぞれの上面から対応する埋め込み絶縁膜の上面までの距離が実質的に同一にされ得る。それによって、本実施の形態の半導体装置の製造方法と同様の効果が得られる。
【００９７】
以上のように、本実施の形態の半導体装置の製造方法においては、シリコン窒化膜１０６を除去する工程の前に、領域ＡおよびＢのそれぞれの埋め込み絶縁膜１０９の除去量が制御される。それによって、領域Ａにおける埋め込み絶縁膜１０９の上面の高さと、領域Ｂにおける埋め込み絶縁膜１０９の上面の高さとの間に差が設けられる。それにより、領域Ａにおける厚いゲート酸化膜１０２の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２と領域Ｂの薄いゲート酸化膜４の上面から埋め込み絶縁膜１０９の上面までの距離Ｈ２とが実質的に同一になる。このため、領域Ｂにおける埋め込み絶縁膜１０９の残渣、シリコン窒化膜１０６の残渣、および第１ポリシリコン膜１０５の残渣の発生を抑制することができる。その結果、半導体装置の信頼性および歩留りを向上することが可能となる。
【００９８】
実施の形態３．
まず、図３４〜図４７を用いて、本発明の実施の形態の半導体装置およびその製造方法が説明される。
【００９９】
図３４は、実施の形態１の半導体装置の構造を示す図である。図３４に示される構造においても、半導体基板の活性領域上に膜厚の異なる少なくとも二種類の絶縁膜が形成されている。また、少なくとも二種類の絶縁膜を有する活性領域は、少なくとも１つの素子分離絶縁膜によって分離されている。以下、本実施の形態の半導体装置の構造が具体的に説明される。
【０１００】
図３４に示されるように、本実施の形態の半導体装置は、本発明の半導体基板の一例としてのシリコン基板２０１を備えている。領域Ａにおけるシリコン基板２０１の主表面上には、本発明の第１絶縁膜の一例としての厚いゲート酸化膜２０２が形成されている。一方、領域Ｂにおけるシリコン基板２０１の主表面上には、本発明の第２絶縁膜の一例としての薄いゲート酸化膜２０３が形成されている。厚いゲート酸化膜２０２および薄いゲート酸化膜２０３のそれぞれの上には、本発明の第１導電膜としての第１ポリシリコン膜２０４が形成されている。領域Ａに設けられた第１ポリシリコン膜２０４の上面と領域Ｂに設けられた第１ポリシリコン膜２０４の上面とは、実質的に同一高さに位置付けられている。
【０１０１】
領域Ａにおいては、第１ポリシリコン膜２０４および厚いゲート酸化膜２０２を貫通してシリコン基板２０１の主表面から所定の深さの位置に到るトレンチ２０６が形成されている。領域Ａにおけるトレンチ２０６が本発明の第１トレンチに相当する。領域Ｂにおいては、第１ポリシリコン膜２０４および薄いゲート酸化膜２０３を貫通してシリコン基板２０１の主表面から所定の深さの位置に到るトレンチ２０６が形成されている。領域Ｂにおけるトレンチ２０６が本発明の第２トレンチに相当する。
【０１０２】
また、本実施の形態においては、本発明の内壁絶縁膜の一例としての内壁シリコン酸化膜２０７がトレンチ２０６の表面に沿って形成されている。また、内壁シリコン酸化膜２０７によって形成される凹部内には、ＣＶＤ酸化膜などの絶縁膜が埋め込まれて、本発明の素子分離絶縁部の一例としての埋め込み絶縁膜（分離絶縁膜）２０８が形成されている。また、埋め込み絶縁膜２０８が、第１ポリシリコン膜２０４の上面から所定の高さの位置まで延びている。第１ポリシリコン膜２０４の上面および埋め込み絶縁膜２０８の上端部の表面の形状に沿って、第１ポリシリコン膜２０４の上面および埋め込み絶縁膜２０８の上端部を覆うように、本発明の第１導電膜の一例としての第２ポリシリコン膜２０９が形成されている。
【０１０３】
本実施の形態の半導体装置によれば、第１ポリシリコン膜２０４を形成する工程の後に、第１ポリシリコン膜２０４が平坦化される。それにより、領域Ａにおける第１ポリシリコン膜２０４の上面の高さ位置と領域Ｂにおける第１ポリシリコン膜２０４の上面の高さ位置とが通常のＣＭＰによる平坦化工程において発生ばらつきの範囲内で実質的に同一になっている。したがって、領域Ａにおける第１ポリシリコン膜２０４の厚さが、領域Ｂにおける第１ポリシリコン膜２０４の厚さよりも小さい。そのため、領域Ｂにおける第１ポリシリコン膜２０４および第２ポリシリコン膜２０９からなるゲート電極層の抵抗値が、領域Ａにおける第１ポリシリコン膜２０４および第２ポリシリコン膜２０９からなるゲート電極層の抵抗値より小さい。したがって、領域Ｂにおけるゲート電極層の応答遅延が改善される。これは、通常、薄いゲート酸化膜を有する薄いトランジスタは厚いゲート酸化膜を有する厚いトランジスタよりも小さいゲートを有するため、特に有効である。また、第１ポリシリコン膜２０４をオーバーエッチングするときに、領域Ｂにおける薄いゲート酸化膜２０３の削れが、領域Ａにおける厚いゲート酸化膜２０２の削れよりも小さい。そのため、薄いゲート酸化膜２０３の損傷の程度が小さい。
【０１０４】
また、領域Ａにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの距離Ｈ３と、領域Ｂにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの距離Ｈ３とが実質的に同一になっている。したがって、実施の形態１と同様に、第２ポリシリコン膜２０９の断線およびショート、ならびに、以降の工程でのフォーカスずれの発生のおそれが小さくなる。
【０１０５】
なお、領域Ａにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの距離Ｈ３と、領域Ｂにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの距離Ｈ３との差が、厚いゲート酸化膜２０２の上面と薄いゲート酸化膜２０３の上面との距離の差よりも小さければ、前述の比較例の対応する構造に比較して、領域Ｂでの第２ポリシリコン膜２０９の断線およびショート、ならびに、フォーカスずれの発生のおそれが小さくなる。
【０１０６】
次に、図３５〜図４７を参照しながら、本実施の形態の半導体装置の製造方法が説明される。
【０１０７】
図３５に示すように、まず、本発明の半導体基板の一例としてのシリコン基板２０１上に、第１絶縁膜の一例としての厚いゲート酸化膜２０２が形成される。次に、図３６に示されるように、領域Ａにおける厚いゲート酸化膜２０２上にレジスト膜２０２ａが形成される。その後、図３７に示されるように、領域Ｂにおける厚いゲート酸化膜２０２がエッチングによって除去される。それにより、領域Ａにおいてのみ厚いゲート酸化膜２０２が残存する。また、領域Ｂにおけるシリコン基板１の主表面が露出する。次に、図３８に示されるように、シリコン基板２０１上に本発明の第２絶縁膜の一例としての薄いゲート酸化膜２０３が形成される。このとき、薄いゲート酸化膜２０３の上面が厚いゲート酸化膜２０２の上面よりも低く位置付けられている。
【０１０８】
次に、図３９に示されるように、厚いゲート酸化膜２０２上に本発明の第１導電層の一例としての第１ポリシリコン膜２０４が形成される。その後、第１ポリシリコン膜２０４がエッチバックまたは化学機械的研磨によって平坦化される。それにより、図４０に示されるように、領域Ａにおける第１ポリシリコン膜２０４の上面の高さと領域Ｂの第１ポリシリコン膜２０４の上面の高さとが通常のＣＭＰによる平坦化工程において発生するばらつきの範囲内で同一になる。その後、図４１に示されるように、平坦化された第１ポリシリコン膜２０４上にストッパ膜の一例としてのシリコン窒化膜２０５が形成される。
【０１０９】
次に、図４２に示されるように、１つのマスクを用いて、エッチングが実行される。それにより、領域Ａにおいて、シリコン窒化膜２０５、第１ポリシリコン膜２０４、および厚いゲート酸化膜２０２を貫通してシリコン基板２０１の主表面から所定の深さに到るトレンチ２０６が形成される。領域Ａにおけるトレンチ２０６が本発明の第１トレンチに相当する。また、領域Ｂにおいて、シリコン窒化膜２０５、第１ポリシリコン膜２０４、および薄いゲート酸化膜２０３を貫通して、シリコン基板２０１の主表面から所定の深さに到るトレンチ２０６が形成される。領域Ｂにおけるトレンチ２０６が本発明の第２トレンチに相当する。
【０１１０】
その後、熱酸化によって、トレンチ２０６の表面に本発明の内壁絶縁膜の一例としての内壁シリコン酸化膜２０７が形成される。このとき、図４３に示されるように、内壁シリコン酸化膜２０７の上端にはバーズビーク部２０７ａが形成される。また、第１ポリシリコン膜２０４の側面から内側に延びるバーズビーク部２０７ｂが形成される。
【０１１１】
次に、図４４に示されるように、トレンチ２０６が埋め込まれるとともに、シリコン窒化膜２０５を覆う埋め込み絶縁膜２０８がＣＶＤ（Chemical Vapor Deposition）によって形成される。その後、図４５に示されるように、シリコン窒化膜２０５の表面が露出するまで埋め込み絶縁膜２０８がエッチバックまたは化学機械的研磨によって平坦化される。
【０１１２】
このとき、領域Ａにおけるシリコン窒化膜２０５の上面の高さと領域Ｂにおけるシリコン窒化膜２０５の上面の高さとが実質的に同一である。そのため、領域Ｂでのシリコン窒化膜２０５のエッチングの残渣が発生するおそれが低減されている。
【０１１３】
次に、図４６に示されるように、シリコン窒化膜２０５をストッパ膜として、埋め込み絶縁膜２０８の上面の高さ位置が調整されるように、プラズマエッチバックが実行されるか、または、フッ酸を用いるエッチングが実行される。その後、図４７に示されるように、熱リン酸によってシリコン窒化膜２０５が除去される。このとき、埋め込み絶縁膜２０８の上端部の幅が狭められる。次に、第１ポリシリコン膜２０４の上面および埋め込み絶縁膜２０８の上端部の表面の形状に沿って、第１ポリシリコン膜２０４および埋め込み絶縁膜２０８を覆うように、第２ポリシリコン膜２０９が形成される。その後、第１、第２ポリシリコン膜２０９が、パターニングのために部分的に除去される。それにより、ＳＡ−ＳＴＩの形成工程が完了する。
【０１１４】
本実施の形態の半導体装置の製造方法においては、第２ポリシリコン膜２０９に導電性の不純物、たとえば、リン（Ｐ）が導入される。なお、第２ポリシリコン膜２０９の代わりに、リン（Ｐ）がポリシリコンにドープ（in-situ）されたドープトアモルファスシリコンが形成されてもよい。また、ノンドープのアモルファスシリコン膜、または、ポリシリコン膜が形成された後、イオン注入によってリン（Ｐ）が、それらの膜にドープされてもよい。本実施の形態においては、リン（Ｐ）の濃度は、１.０Ｅ20ａｔｍｓ／ｃｍ3〜１.０Ｅ21ａｔｍｓ／ｃｍ3程度であることが望ましい。
【０１１５】
本実施の形態の半導体装置の製造方法によれば、領域Ａにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの高さと、領域Ｂにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの高さとが実質的に同一になる。
【０１１６】
また、本実施の形態の膜厚の異なる２種類の絶縁膜が、厚いゲート酸化膜と薄いゲート酸化膜である半導体装置が説明されたが、本発明の半導体装置の膜厚が異なる２種類の絶縁膜は、ゲート酸化膜のみならず、フラッシュメモリで使用されるトンネル酸化膜であってもよい。つまり、厚いゲート酸化膜２０２或いは薄いゲート酸化膜２０３は、いずれも、フラッシュメモリのゲート絶縁膜としてのトンネル絶縁膜として機能してもよい。
【０１１７】
また、厚い絶縁膜、中程度の厚さの絶縁膜、および薄い絶縁膜等の３種類以上の絶縁膜が半導体基板上に形成される場合にも、前述の本実施の形態の半導体装置の製造方法が用いられることによって、３種類以上の絶縁膜の上面がほぼ同一平面内に位置付けら得る。それにより、本実施の形態の半導体装置の製造方法と同様の効果が得られる。
【０１１８】
また、本実施の形態の半導体装置の製造方法によれば、第１ポリシリコン膜２０４が形成される工程の後に第１ポリシリコン膜２０４が平坦化される。そのため、領域Ａにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの距離Ｈ３と、領域Ｂにおける第１ポリシリコン膜２０４の上面から埋め込み絶縁膜２０８の上面までの距離Ｈ３とが実質的に同一になる。その結果、埋め込み絶縁膜２０８の残渣、シリコン窒化膜２０５の残渣、および第１ポリシリコン膜２０４の残渣の発生を防止することができる。したがって、半導体装置の特性および歩留りを向上させることができる。
【０１１９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２０】
【図１】実施の形態１の半導体装置の構造を示す図である。
【図２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図９】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の構造を示す図である。
【図２０】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２１】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２２】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２３】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２４】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２６】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２８】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２９】実施の形態２の半導体装置の製造方法を説明するための図である。
【図３０】実施の形態２の半導体装置の製造方法を説明するための図である。
【図３１】実施の形態２の半導体装置の製造方法を説明するための図である。
【図３２】実施の形態２の半導体装置の製造方法を説明するための図である。
【図３３】実施の形態２の半導体装置の製造方法を説明するための図である。
【図３４】実施の形態３の半導体装置の構造を示す図である。
【図３５】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３６】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３７】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３８】実施の形態３の半導体装置の製造方法を説明するための図である。
【図３９】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４０】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４１】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４２】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４３】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４４】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４５】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４６】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４７】実施の形態３の半導体装置の製造方法を説明するための図である。
【図４８】比較例の半導体装置の製造方法を説明するための図である。
【図４９】比較例の半導体装置の製造方法を説明するための図である。
【図５０】比較例の半導体装置の製造方法を説明するための図である。
【図５１】比較例の半導体装置の製造方法を説明するための図である。
【図５２】比較例の半導体装置の製造方法を説明するための図である。
【図５３】比較例の半導体装置の製造方法を説明するための図である。
【図５４】比較例の半導体装置の製造方法を説明するための図である。
【図５５】比較例の半導体装置の製造方法を説明するための図である。
【図５６】比較例の半導体装置の製造方法を説明するための図である。
【図５７】比較例の半導体装置の製造方法を説明するための図である。
【図５８】比較例の半導体装置の製造方法を説明するための図である。
【図５９】比較例の半導体装置の製造方法を説明するための図である。
【符号の説明】
【０１２１】
１，１０１，２０１  シリコン基板、４，１０２，２０２  厚いゲート酸化膜、６，１０４，２０３  薄いゲート酸化膜、７，１０５，２０４  第１ポリシリコン膜、８，１０６，２０５  シリコン窒化膜、９，１０７，２０６  トレンチ、１０，１０８，２０７  内壁酸化膜、１１，１０９，２０８  埋め込み絶縁膜、１２，１１２，２０９  第２ポリシリコン膜。
【図１】
2007335594.tif 000003
【図２】
2007335594.tif 000004
【図３】
2007335594.tif 000005
【図４】
2007335594.tif 000006
【図５】
2007335594.tif 000007
【図６】
2007335594.tif 000008
【図７】
2007335594.tif 000009
【図８】
2007335594.tif 000010
【図９】
2007335594.tif 000011
【図１０】
2007335594.tif 000012
【図１１】
2007335594.tif 000013
【図１２】
2007335594.tif 000014
【図１３】
2007335594.tif 000015
【図１４】
2007335594.tif 000016
【図１５】
2007335594.tif 000017
【図１６】
2007335594.tif 000018
【図１７】
2007335594.tif 000019
【図１８】
2007335594.tif 000020
【図１９】
2007335594.tif 000021
【図２０】
2007335594.tif 000022
【図２１】
2007335594.tif 000023
【図２２】
2007335594.tif 000024
【図２３】
2007335594.tif 000025
【図２４】
2007335594.tif 000026
【図２５】
2007335594.tif 000027
【図２６】
2007335594.tif 000028
【図２７】
2007335594.tif 000029
【図２８】
2007335594.tif 000030
【図２９】
2007335594.tif 000031
【図３０】
2007335594.tif 000032
【図３１】
2007335594.tif 000033
【図３２】
2007335594.tif 000034
【図３３】
2007335594.tif 000035
【図３４】
2007335594.tif 000036
【図３５】
2007335594.tif 000037
【図３６】
2007335594.tif 000038
【図３７】
2007335594.tif 000039
【図３８】
2007335594.tif 000040
【図３９】
2007335594.tif 000041
【図４０】
2007335594.tif 000042
【図４１】
2007335594.tif 000043
【図４２】
2007335594.tif 000044
【図４３】
2007335594.tif 000045
【図４４】
2007335594.tif 000046
【図４５】
2007335594.tif 000047
【図４６】
2007335594.tif 000048
【図４７】
2007335594.tif 000049
【図４８】
2007335594.tif 000050
【図４９】
2007335594.tif 000051
【図５０】
2007335594.tif 000052
【図５１】
2007335594.tif 000053
【図５２】
2007335594.tif 000054
【図５３】
2007335594.tif 000055
【図５４】
2007335594.tif 000056
【図５５】
2007335594.tif 000057
【図５６】
2007335594.tif 000058
【図５７】
2007335594.tif 000059
【図５８】
2007335594.tif 000060
【図５９】
2007335594.tif 000061