(57)【要約】【課題】  半導体デバイスの検査装置で、欠陥検出のための画像処理のようなある領域データに対する繰り返し演算を実行する場合、繰り返し演算数分の命令・データロード、演算、データストアを繰り返す必要があり、高速化にも限界がある。また、微細画像を扱う大容量画像処理で並列コンピューティング処理を行う場合、非常に多くのプロセッサが必要となり、装置コスト引き上げる要因となっている。【解決手段】  前記課題を解決するために、本発明は次のような構成をとる。  まず、同時にリード・ライト可能なアクセス手段を持つデータメモリと、複数の数値演算手段と、該データメモリと数値演算手段とを接続する手段と、前記複数の数値演算手段の処理内容を一括制御する制御手段と、該数値演算手段と前記一括制御手段とを接続する手段と、数値演算手段同士のデータ移動制御手段とを設ける。【選択図】図３
2007047009.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを撮像して該半導体デバイスの画像を取得する画像取得手段と、該画像取得手段で取得した画像を処理して欠陥を検出し該検出した欠陥を分類する画像処理手段と、該画像処理手段で処理した結果を出力する出力手段とを備えた半導体デバイスの欠陥検査装置であって、前記画像処理手段は、同時にリード・ライト可能なデータメモリ部と、複数の演算部と、該複数の演算部に対し一括して演算する指示を出力する制御部と、前記複数の演部間のデータ転送を行うデータ転送部を備えていることを特徴とする半導体デバイスの欠陥検査装置。
【請求項２】
前記画像取得手段は、暗視野方式または明視野方式の光学式の画像取得手段であることを特徴とする請求項１記載の半導体デバイスの欠陥検査装置。
【請求項３】
前記画像取得手段は、収束させた電子ビームを前記半導体デバイスに照射し走査して２次電子を検出するＳＥＭ式の画像取得手段であることを特徴とする請求項１記載の半導体デバイスの欠陥検査装置。
【請求項４】
前記複数の演算部は列状に並列接続されており、前記データ転送部は列状に並列接続された前記複数の演部間のデータ転送を行うことを特徴とする請求項１乃至３の何れかに記載の半導体デバイスの欠陥検査装置。
【請求項５】
前記画像処理手段は前記列状に並列接続された複数の演算部のそれぞれの演算部からの演算結果を格納するデータ格納部を更に備え、前記データ転送部は前記データ格納部をパイプライン構成に接続することを特徴とする請求項１乃至３の何れかに記載の半導体デバイスの欠陥検査装置。
【請求項６】
前記画像処理手段のデータメモリ部は二次元形式でデータを格納し、前記複数の演算部は前記データメモリ部に格納された二次元形式で格納されたデータを一次元に配置された複数の演算部で順次処理することを特徴とする請求項１乃至３の何れかに記載の半導体デバイスの欠陥検査装置。
【請求項７】
前記出力手段は、前記画像処理手段で処理した結果を外部プロセッサに出力することを特徴とする請求項１乃至３の何れかに記載の半導体デバイスの欠陥検査装置。
【請求項８】
半導体デバイスを撮像し、該撮像して得た画像を処理して前記半導体デバイス上の欠陥を検出する半導体デバイスの欠陥検査方法であって、前記撮像して得た画像を処理する工程において、前記撮像して得た画像のデータを同時にリード・ライト可能なデータメモリに記憶し、該メモリに記憶した画像データを並列に接続した複数の演算部で一括演算処理することにより、前記半導体デバイスの欠陥を検出して分類することを特徴とする半導体デバイスの欠陥検査方法。
【請求項９】
前記撮像して得た画像のデータを同時にリード・ライト可能なデータメモリに二次元形式で記憶し、該二次元形式で記憶された画像データを一次元に並列に接続した複数の演算部で順次一括演算処理することを特徴とする請求項８記載の半導体デバイスの欠陥検査方法。
【請求項１０】
前記並列に接続した複数の演算部で一括演算処理することにより、前記メモリに記憶した画像データの大きさが変化しても演算処理のシーケンスを変えることなく複数の演算部で一括演算処理することを特徴とする請求項８記載の半導体デバイスの欠陥検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学式、又は電子線等による半導体デバイスや基板回路パターンの検査装置及び画像処理装置に関し、特に検査装置及び画像処理装置において画像処理に用いる数値演算用プロセッサに関する。
【背景技術】
【０００２】
従来、数値計算やデータ処理を行うプロセッサは、一般的に動作周波数を上げることで処理能力の向上を図ってきた。しかし、動作周波数の向上も物理限界に近づき困難となってきているため、プロセッサの並列化、処理内容を特化した用途別プロセッサなどで処理性能を向上する製品が増加している。
【０００３】
画像処理や信号処理など大量のデータを高速に数値計算する場合、積和演算器を持つディジタルシグナルプロセッサ（Digital Signal Processor：DSP）を用いることが多い。このDSPは、加減算器、乗算器を１〜４個程度持ち、メモリに格納されている命令を読み出し、その命令に従って、上記演算器をスーパースカラアーキテクチャで演算処理するものである。
【０００４】
また、フォンノイマン型コンピュータの並列化により処理能力を向上しているものもある。これは、多数のコンピュータで処理を分割、並行して実行し、専用バスなどで各コンピュータ間のデータ送受信を行うことで実現される。
【０００５】
同様のプロセッサの並列化方式として、近年アレイプロセッサやマルチコアプロセッサと呼ばれるプロセッサが出てきている。これは、従来のフォンノイマン型に代表されるコンピュータのプロセッサコアを並列化して１チップ化したものである。例えば、シストリックアレイプロセッサがある。これは、複数のプロセッサを処理アルゴリズムや計算式に合わせた接続構造をもとに各プロセッサがパイプライン的にデータを送受信しながらサイクルごとに決められた演算を行うものである。あらかじめマトリクス上にプロセッサコア同士を接続して、ソフトウエアによる処理分散による性能向上を図っているものもある。
【０００６】
また、アレイプロセッサを元により効率よく演算するための方式も出ており、例えば、特開2001-312481号公報（特許文献１）に記載されているようにアレイ型演算器と順序制御器を独立して設けることで、演算と制御の両者を効率よく実行するものがある。また、特開2001-229378号公報（特許文献２）に記載されているように画像処理に特化したアレイプロセッサで、正規化相関演算に必要な演算要素を個別回路として設け、それぞれを並列に実行することで演算パイプラインを構成する方式がある。
【０００７】
【特許文献１】特開２００１−３１２４８１号公報
【特許文献２】特開２００１−２２９３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
画像処理や信号処理では、演算の繰り返し、特に積和演算の繰り返しを高速に行うことが性能向上につながる。一般的なDSPでは、画像処理のようなある領域データに対する繰り返し演算を実行する場合、繰り返し演算数分の命令・データロード、演算、データストアを繰り返す必要があり、高速化にも限界がある。また、並列コンピュータでは、演算の展開、回収にソフトウエアが介在することになり、通信、ソフトウエア処理のオーバヘッドによる影響が大きい。
【０００９】
金融系等のデータ処理系では、多数のトランザクションを高速に処理する必要があるため、この並列コンピュータによる性能向上が一般的であるが、装置への組み込み用途では、必要な性能を確保するためには、ハードウエア量が大きくなり、コストを引き上げることになる。
【００１０】
同様に、特許文献１に記載されているアレイプロセッサでも、処理内容並列展開等ソフトウエアのオーバヘッドが大きい。一方、シストリックアレイプロセッサの場合、処理内容に応じたハードウエア構成になるため、ソフトウエアの介在はなく、高速に演算することが可能である。しかし、演算シーケンス及び演算内容は、ハードワイヤによる定義になるため、処理内容を簡単に変更することができず、柔軟性にかけている。特に画像処理装置への適用を考えた場合、アルゴリズム変更への柔軟性は非常に重要である。
【００１１】
また、画像処理に特化した特許文献２に記載された発明では、いくつかの演算バリエーションに対応しているが、それぞれの専用のハードウエアを設けているため、それ以外の画像処理アルゴリズムへの対応が困難である。
【００１２】
本発明の目的は、上記した従来技術の課題を解決して、効率よく画像処理を実行することが可能な演算処理手段を備えた、半導体デバイスや基板回路パターンを検査する光学式、又は電子線式の半導体デバイスの欠陥検査装置及びその方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するために、本発明では、半導体デバイスを撮像してこの半導体デバイスの画像を取得する画像取得手段と、画像取得手段で取得した画像を処理して欠陥を検出しこの検出した欠陥を分類する画像処理手段と、画像処理手段で処理した結果を出力する出力手段とを備えた半導体デバイスの欠陥検査装置において、画像処理手段を、同時にリード・ライト可能なデータメモリ部と、複数の演算部と、この複数の演算部に対し一括して演算する指示を出力する制御部と、複数の演部間のデータ転送を行うデータ転送部を備えて構成した。
【００１４】
また、本発明では、半導体デバイスを撮像し、撮像して得た画像を処理して半導体デバイス上の欠陥を検出する半導体デバイスの欠陥検査方法において、撮像して得た画像を処理する工程において、撮像して得た画像のデータを同時にリード・ライト可能なデータメモリに記憶し、このメモリに記憶した画像データを並列に接続した複数の演算部で一括演算処理することにより、半導体デバイスの欠陥を検出して分類するようにした。
【発明の効果】
【００１５】
本発明によれば、演算手段を列状接続して制御手段で制御することにより並列化した演算器の稼働率を向上でき、演算性能を上げることできる。また、マスタとなる制御回路による一括制御により、制御回路を小さくすることで低コストになるとともに、ＬＳＩ化する場合の実装率を削減することでき、配線遅延による影響が小さく、動作周波数を上げることでき、演算性能を向上できる。また、本発明によるプロセッサを複数接続することで、演算性能を簡単に向上することできる。複数のプロセッサを接続する場合も、制御シーケンスを変更する必要がないため、演算シーケンス、演算内容を定義したプログラムを変更する必要がなく、簡易に処理能力を向上できる。  
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について、実施例を用い、図を参照して説明する。
【００１７】
実施例として、半導体ウェハを対象とした光学式外観検査装置における欠陥検査方法を例にとり説明する。図１は，暗視野方式の光学式検査装置の構成の一実施例を示したものである。１０７は試料（半導体ウェハなどの被検査物）、１０６は試料１０７を搭載してＸＹ平面内の移動及び回転とZ方向への移動が可能なステージ、１０１は検出部である。この検出部１０１は、試料１０７を照射する光源１１１、光源１１１から出射した光を集光するレンズ系１１３と、光の照射により試料１０７で反射散乱した光による光学像を結像させる対物レンズ１１６、結像された光学像を受光し、明るさに応じた画像信号に変換するイメージセンサ１１４，イメージセンサ１１４からの入力信号（アナログ信号）をデジタル信号に変換するＡＤ変換部１１５で構成される。
【００１８】
ここで、光源１１１として、図１に示した例では、ランプを用いた場合を示しているが、レーザ光源を用いても良い。また、レーザ光源として、波長が４００ｎｍよりも短い紫外領域のレーザを発射するものであってもよい。また、一実施例としてイメージセンサ１１４に複数の１次元イメージセンサを２次元に配列して構成した時間遅延積分型のイメージセンサ（Ｔｉｍｅ  Ｄｅｌａｙ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ：ＴＤＩイメージセンサ）としている。このＴＤＩイメージセンサとして複数の出力タップを備えた並列出力タイプのセンサを用いることにより、センサからの出力を並列に処理することができ、より高速な検出が可能になる。
【００１９】
１０２は画像編集部で，検出部１０１で検出された画像のデジタル信号に対してシェーディング補正、暗レベル補正等の画像補正を行う前処理部１１７、補正された画像信号を格納しておく画像メモリ１１８で構成される。
【００２０】
１０３は、試料であるウェハ内の欠陥候補を算出する画像比較処理部であって，画像編集部１０２の画像メモリ１１８に記憶された対応する領域の画像を比較し，統計処理によりはずれ値を抽出し，欠陥とする。まず、画像メモリ１１８に記憶された被検査領域の画像（以下，検出画像と記載）と対応する領域の画像（以下，参照画像と記載）のデジタル信号を読み出し、位置ずれ検出部１１９で位置を合わせるための補正量を算出し、統計処理部１２０で算出された位置の補正量を用いて、検出画像と参照画像の位置合せを行い，対応する画素の特徴量を用いて統計的はずれ値となる画素を欠陥候補として出力する。
【００２１】
パラメータ設定部１２２は、差分値から欠陥候補を抽出する際のしきい値などの画像処理パラメータを設定し、統計処理部１２０に与える。そして欠陥分類部１２１にて，各欠陥候補の特徴量から真の欠陥を抽出し，欠陥の特徴量（寸法、面積、明るさ、色など）に応じて分類を行う。上記、１０３の位置ずれ検出部１１９や統計処理部１２０、欠陥分類部１２１で、画像処理演算を行う画像処理プロセッサで構成する。１０４は全体制御部で、各種制御を行うＣＰＵ(全体制御部１０４に内蔵)を備え，ユーザからの検査パラメータの変更を受け付けたり、検出された欠陥情報を表示したりする表示手段と入力手段を持つユーザインターフェース、検出された欠陥候補の特徴量や画像などを記憶する記憶装置と接続されている。１０５は全体制御部１０４からの制御指令に基づいてステージ１０６を駆動するメカニカルコントローラである。尚、画像比較処理部１０３、検出部１０１等も全体制御部１０４からの指令により駆動される。
【００２２】
上記の説明では、暗視野方式での光学系として説明しているが、図２の（ａ）に示すように明視野方式での光学系や図２の（ｂ）の電子ビームを使うＳＥＭ（Scanning Electron Microscope:走査型電子顕微鏡）式と呼ばれる検査装置でも同様である。
【００２３】
図２（ａ）の明視野方式の光学式検査装置においては、光源２１１１から発射された光をレンズ２１１６で集光してビームスプリッタ２１３０で光路を変更し、対物レンズ２１１３を介してテーブル２１０６上に載置されている試料１０７に照射する。試料からの反射光は対物レンズ２１１３で集光されてビームスプリッタ２１３０を透過し、ＴＤＩイメージセンサ２１１４上に光学像として結像される。この光学像を検出したＴＤＩイメージセンサ２１１４からは画像信号が出力され、ＡＤ変換器１１５でデジタル信号化される。テーブル２１０６は、全体制御部２１０４からの制御指令を受けたメカニカルコントローラ２１０５により制御される。画像編集部１０２と画像比較処理部１０３の構成は、図１に示したものと同じである。
【００２４】
また、図２（ｂ）のＳＥＭ式の検査装置では、電子ビーム発生器２２０１と、電子ビームの走査を制御する偏向器２２０２と、試料１０７にあたった電子ビームの２次電子を検出する検出器２２０３と、検出器２２０３からの検出信号をデジタル化するＡＤ変換器２２０４、画像編集部１０２と画像比較処理部１０３および全体制御部２２０４、メカニカルコントローラ２２０５により構成されている。画像編集部１０２と画像比較処理部１０３の構成は、図１に示したものと同じである。
【００２５】
図３に上記画像比較処理部１０３での画像処理演算を高速化する並列画像処理プロセッサの構成を示す。本実施例では、演算・処理内容を定義したプログラムコードを格納するインストラクションメモリ１と、インストラクションメモリ１のプログラムを解釈、実行順序制御を行うマスタシーケンサ２と、複数のプロセッサまたは演算器をアレイ状に接続したオペレーションアレイ３と、オペレーションアレイと接続されたパイプライン形の多段バッファ４と、データを格納するメモリアレイ５と、外部プロセッサとのインターフェイス制御を行うプロセッサエレメントコネクタ６と、演算結果やメモリアレイ内データのリード・ライトを行うデータI/Oブロック７と、加減算、乗算、除算等の演算を行うALU(Arithmetic Logic Unit)８と、一時バッファとなる汎用レジスタ９と、インストラクションメモリ１への入力バス１０と、オペレーションアレイ３と汎用レジスタ９とのデータバス１１と、演算結果の入出力バス１２と、画像データの入力時に一時的にバッファするデータバッファ１３と、データバッファ１３からメモリアレイ５と外部へのデータ転送バス１４と、外部への制御信号を接続する外部制御信号１５と、マスタシーケンサ２からオペレーションアレイ３への制御信号１６と、多段バッファ４と汎用レジスタ９とのデータ転送を行うパイプラインバス１７とによる構成となる。図中のメモリアレイ５は、画素データ１８を格納している。また、オペレーションアレイ３内に並列化した演算部であるオペレーションユニット１９を設ける。
【００２６】
まず、図１で示した光学式検査装置を例に説明する。イメージセンサ１１４で取得された画像信号をＡＤ変換器１１５でデジタルな画像データに変換し、その画像データは、画像編集部１０２、画像比較処理部１０３へ送られ画像処理演算を行う。画像比較処理部１０３は、位置ずれ検出部１１９、統計処理部１２０、欠陥分類部１２１、パラメータ設定部１２２を備え、欠陥検出・分類のための画像処理演算を行う。この画像比較処理部１０３に、図３で示す画像処理プロセッサ３００を適用する。ただし、一般のプロセッサ、ＤＳＰと併用する構成もある。イメージセンサ１１４で取得された画像データは、画像編集部１０２を経由し、画像比較処理部１０３に転送され、画像処理プロセッサ３００を構成要素の一つとする位置ずれ検出部１１９に送る。ここでの画像処理プロセッサ３００の演算処理動作は、プログラムコードを入力バス１０からインストラクションメモリ１へ格納し、このプログラムコードをもとにマスタシーケンサ２が解釈・実行する。
【００２７】
マスタシーケンサ２は、プログラムコード内容に従い、オペレーションアレイ３にデータロード、演算等の順序制御を行う。オペレーションアレイ３は、マスタシーケンサ２の指示に従ってデータ処理や演算を行う。また、オペレーションアレイ３での処理・演算は、メモリアレイ５のデータを用いて行う。メモリアレイ５は、複数面（図中１〜ｎ面）設ける。メモリアレイ５は、処理データを格納するとともに、処理・演算結果を格納するために使用する。また、イメージセンサ１１４で取得される画像データは、連続性があり、これを決められたサイズで区切り、複数面あるメモリアレイ５に順次格納する。画像データの格納が完了したメモリアレイ５のメモリ面から演算処理を行い、並行して別面に画像データの格納を継続する。
【００２８】
パイプラインバッファ４は、オペレーションアレイ３での演算結果を一時的に保持することとその演算結果をパイプライン的に移動することで順次外部へ出力することを可能にする。加えて、加減算等の演算を段毎に行うことで、オペレーションアレイ３内の演算結果をまとめることができる。プロセッサエレメントコネクタ６は、本発明によるプロセッサを複数個組み合わせて使用する場合の制御信号の出力制御を行う。データＩ／Ｏブロック７は、演算結果データを外部別チップに出力するデータバスである。ＡＬＵ８は、オペレーションアレイ３やパイプラインバッファ４、メモリアレイ５のデータを用いた単一演算を行うブロックである。このＡＬＵ８は複数設けても良い。また、汎用レジスタ９は、オペレーションアレイ３、パイプラインバッファ４のデータの一部を一時的に保持する。
【００２９】
図４に、図３で示した画像処理プロセッサ３００を用いた光学式ウェハ欠陥検査装置のデータ入力及びメモリアレイへのデータ格納動作の一例を示す。検査対象となるウェハ３１をセンシングして検出部１０１で画像信号をデジタル的な画像データとして検出する。ここで、ダイ３３の一部のセンシング領域３４に着目し、イメージセンサ１１４で取り込む画素幅Ｍ（３７）とセンシング方向にＮ画素（３６）として画像データを入力する。このデータを画像処理プロセッサ３００にデータ転送バス１４を介し、メモリアレイ５に格納する。画像データは、２次元のメモリアレイ５に、取り込んだ画素幅Ｍ数分配し、センシング方向のＮ画素分格納する。メモリアレイ５は複数面設け、処理単位となる、画素幅Ｎ毎に別面のメモリアレイ５に順次格納する。
【００３０】
図５に上述したメモリアレイ５に格納された画像データに対する演算処理の動作概要を示す。マスタシーケンサ２によって制御されるオペレーションアレイ３は、並列化したプロセッサコアや演算器等の演算手段であるオペレーションユニット１９で構成する。マスタシーケンサ２は、プログラムコードで定義されている処理シーケンスを実行する。例えば、図２のフローチャート４１の処理フローをプログラムコードで定義した場合、その実行順序をマスタシーケンサ２からオペレーションアレイ３内の全てのオペレーションユニット１９に制御信号５９で一括制御する。オペレーションユニット１９は、メモリアレイ５に格納されている画像データを各列単位にメモリアレイからのデータ入出力バス５１４を使ってオペレーションユニット１９に渡し、順次各オペレーションユニット１９で演算処理を行う。また、画像データまたは演算結果を隣接オペレーションユニット１９間でのデータ受け渡しが必要な演算処理のためにシフトバス５１２を設ける。これにより、メモリアレイ５に格納した２次元画像データに対する画像処理演算を行う。
【００３１】
図６にオペレーションユニット１９の一構成例を示す。オペレーションユニット１９は、スレーブシーケンサ５１と、ＡＬＵ５２と、データ送受信用一時バッファであるレフトレジスタ５３、ライトレジスタ５４と、自ユニット内一時バッファ用のセルフレジスタ５５と、自ユニット内でのデータ保存に使用するローカルメモリ５６とで構成する。スレーブシーケンサ５１は、マスタシーケンサ２からの演算処理指示５９を入力し、オペレーションユニット１９内の演算及び実行順序制御を行う。ＡＬＵ５２は、演算回路であり、レフト・ライトレジスタ（５３，５４）は、オペレーションアレイ３内のオペレーションユニット１９同士のデータ送受信用一時バッファである。セルフレジスタ５５は、ＡＬＵ５２での計算結果を一時的に保持することに使用する。また、ローカルメモリ５６は、演算結果や一時的なデータ保持を目的としている。
【００３２】
図７にマスタシーケンサ２の一実施例を示す。インストラクションメモリ１からプログラムコード６７を入力し、インストラクションデコーダ６１と、スレーブコントローラ６２と、プログラムカウンタ６３と、レジスタ群６４とで構成する。インストラクションデコーダ６１でデコードした結果をもとにスレーブコントローラ６２は、オペレーションユニット群に制御指示を一括送信する。同時に、スレーブコントローラ６２は、次のインストラクションを取り込むため、プログラムカウンタ６３を更新し、新たなプログラムをインストラクションデコーダ６１に取り込む。スレーブコントローラ６２は、インストラクションメモリのアドレス等を一時的に保持する必要がある場合、レジスタ群６４を利用する。
【００３３】
次に本発明の画像処理プロセッサ３００による演算方法について示す。画像処理プロセッサ３００では、図１で示した汎用レジスタ９に重み係数を格納し、フィルタ演算対象となる画像データをメモリアレイ５に格納して演算処理を行う。光学式検査装置の場合、明るさばらつきや干渉縞等の光学的ノイズの影響を排除するため、各種フィルタ演算が用いられる。ここで一例として、３×３空間フィルタ演算について図８に示す。汎用レジスタ９に格納した３×３の重み係数マトリクス７１をＦとし、メモリアレイ５に格納する２次元画像データをＧとすると、下式で演算するものである。
V=ΣFi・Gi/ΣFi  (I=0,1...,8) ・・・（数１）
３×３領域の空間フィルタの演算では、画像処理プロセッサ３００のオペレーションアレイ３が、メモリアレイ５に２次元に配置した画像データを行単位に順次ロードする。図８の例では、Ｌ［０］，Ｌ［１］，Ｌ［２］・・・と順次オペレーションセル１９内にロードして演算処理を行う。この例では、演算対象セルが（４，１）の場合、Ｌ［２］の（４，２）の演算後結果を得ることになるため、その結果を（４，１）に対応するメモリアレイに格納することになる。演算処理動作の流れは、各オペレーションセル１９が、メモリアレイ５からデータを入力後、隣接セルからのデータを受け取り、次に隣接セル値と重み係数で演算を行う。
【００３４】
重み係数を格納する汎用レジスタ９を（Ｆ）、メモリアレイ５を（Ｇ）とした場合に、図の例では(4,1)セルのＬ［２］での演算は、
B0={G(3,2)×F(0,0)}+{G(4,2)×F(1,0)}+{G(5,2)×F(2,0)} 
B1={G(3,2)×F(0,1)}+{G(4,2)×F(1,1)}+{G(5,2)×F(2,1)} 
B2={G(3,2)×F(0,2)}+{G(4,2)×F(1,2)}+{G(5,2)×F(2,2)}
となり、ローカルメモリ５６に一時的に格納する。この演算処理後、ΣＦｉＧｉを計算、平均化を行い、次のデータ行に移動（次の行データをロード）する。演算結果は、メモリアレイ５の画像データとは別な面（Ｇ‘）に格納する。ただし、フィルタ演算以外では、画像データと同一面に演算結果を格納してもよい。
【００３５】
図９に画像データにおける正規化相関演算での演算例について示す。参照画像データｆと検出画像データｇとの間の相関係数を求めるものとし、参照画像データｆの参照部分をずらして相関（８１）をとる。本発明による検査装置での画像処理プロセッサ３００で正規化相関演算を行う場合、図９の８５で示すように、オペレーションアレイ３がメモリアレイ５から順次データを行単位にロード、演算を行う。正規化相関演算では、各オペレーションセル１９の結果の積算およびルート演算が必要であるが、この積算とルート演算は、画素単位での計算ではないため、オペレーションアレイ３で計算することができないため、図３に示す多段バッファ４とＡＬＵ８により演算処理を行う。その際、図９の８６に示すタイムチャートのように、オペレーションアレイ３での計算とＡＬＵ８での演算をパイプライン演算することができるため、正規化相関演算も本発明による画像処理プロセッサ３００で効率よく、高速に演算処理することができる。
【００３６】
図１０に正規化相関演算時のセルの動作を図示する。正規化相関演算基本式の演算要素となる、ｆ×ｆ、ｆ×ｇ、ｇ×ｇについて示しており、オペレーションアレイ３は、データｆとｇを格納しているメモリアレイ５から必要なデータをロードし、演算を行う。例えば、図中のＯＰ［４］では、正規化相関演算要素、
ｆ×ｆ＝｛ｆ（４，０）×ｆ（４，０）｝
ｆ×ｇ＝｛ｆ（４，０）×ｇ（４，０）｝
ｇ×ｇ＝｛ｆ（４，０）×ｆ（４，０）｝
となり、Ｌ［ｎ］まで演算終了後、図９の８１で示したようにＦの参照部分をずらして再度演算する。これにより、例えば位置ずれ検出部１１９でのずれ量算出を上記、画像処理プロセッサ３００による正規化相関演算処理で高速に行うことができる。
【００３７】
図１１に、本発明によるプロセッサの並列接続例を示す。本発明によるプロセッサは、マスタシーケンサ２とそのマスタシーケンサ２からの制御信号を元に一括動作するオペレーションアレイ３で構成する。この制御信号とオペレーションセル間のデータバスをプロセッサ間で接続することで演算器数を増やすことができ、演算処理能力を向上することができる。この時、演算シーケンス制御を変更することなく、演算処理性能を向上できる。これにより、大きな画像領域に対して一括演算することが可能となり、処理能力向上する。光学式欠陥検査装置は、１スキャンで取得する画像データ幅が大きくなっており、検出部１０１から画像信号をタップ毎に画像処理プロセッサ３００に割り付けることも可能である。これにより、画像データ幅が大きくなり、タップ数が増大した検査装置でも、画像処理プロセッサ３００を並列接続するだけで、画像処理プログラムを変更することなく、画像処理スループットを向上できる。
【００３８】
図１２に本発明によるプロセッサの演算データ転送手段を設けた構成例を示す。プロセッサの並列化を行う場合に、演算データを画像処理プロセッサ３００に供給する際、プロセッサ０の並列数が増えた時の供給信号数（およびピン数）が増大する。その場合、基板サイズの増大やコストを引き上げることが考えられる。本例では、演算データ入力バスを出力バスに接続することで、演算データの供給元からは、１もしくは少数のプロセッサへ供給し、プロセッサ間でデータを転送することで演算データの全プロセッサへの供給を実現する。本発明による演算は、演算器の列状展開構成になっていることから、データ供給元からのデータ形式も前記データ転送バス接続にした場合もプロセッサ毎に供給している時と変更する必要がない。
【００３９】
以上により、演算器の高稼働率を実現した処理速度の向上と、ハードウエア使用リソースの削減を両立するとともに、演算能力の向上を容易に行うことができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の光学式ウェハ欠陥検査装置の一構成例を示す。
【図２】本発明による別方式での光学式検査装置と電子ビーム式ウェハ欠陥検査装置の一構成例を示す。
【図３】本発明による画像処理プロセッサの一構成例を示す。
【図４】本発明によるウェハ欠陥検査時の画像データ取得方法を示す。
【図５】本発明による画像処理プロセッサの演算処理方法を示す。
【図６】本発明による画像処理プロセッサ内のオペレーションセルのブロック構成を示す。
【図７】本発明による画像処理プロセッサ内のマスタシーケンサのブロック構成を示す。
【図８】空間フィルタ演算方法示す説明図である。
【図９】本発明のメモリアレイと演算器の関連と演算結果の格納例を示す図である。
【図１０】本発明による正規化相関演算動作を示す。
【図１１】本発明によるプロセッサの並列接続例を示す。
【図１２】本発明のデータバス接続の並列化を実現する一構成例を示す。
【符号の説明】
【００４１】
１・・・インストラクションメモリ    ２・・・マスタ制御器    ３・・・オペレーションアレイ（演算器群）    ４・・・パイプライン部    ５・・・メモリアレイ    
６・・・プロセッサ間接続制御部    ７・・・外部データＩ／Ｏ制御部    ８・・・ＡＬＵ    ９・・・汎用レジスタ    １１・・・パイプライン部と汎用レジスタを接続する制御・データバス    １２・・・外部データＩ／Ｏバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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