(57)【要約】【課題】短チャネル効果が小さく且つリーク電流が少ない電界効果トランジスタおよびその製造方法を提供する。【解決手段】ハロー層１０６を、エクステンション層１０４の側面に接する第１領域１０６ａと、エクステンション層１０４の下面およびドレイン領域１０２の側面に接する第２領域１０６ｂとに分けて形成し、第１領域１０６ａの不純物濃度を、第２領域１０６ｂの例えば２分の１以下に設定する。第１領域１０６ａの不純物濃度が低いのでバンド間リーク電流を低減でき且つ第２領域１０６ｂの不純物濃度が低いので短チャネル効果を低減できる。製造時には、ゲート電極１０９をマスクとした斜めイオン注入で第１、第３領域１０６ａ，１０７ａを形成し、且つ、ゲート電極１０９およびサイドウォール１１０，１１１をマスクとした斜めイオン注入で第２、第４領域１０６ｂ，１０７ｂを形成することにより、製造工程を簡単化できる。【選択図】図１
2007335704.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に第１導電型高濃度不純物で形成された第１高濃度不純物領域および第２高濃度不純物領域と、
前記第１高濃度不純物領域のチャネル形成領域側に、該第２高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第１エクステンション層と、
前記第２高濃度不純物領域のチャネル形成領域側に、該第１高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第２エクステンション層と、
前記第１エクステンション層のチャネル形成領域側の側面を覆う第１領域と、該第１エクステンション層の下面および前記第１高濃度不純物領域のチャネル形成領域側の側面を覆う第２領域とを含む、第２導電型不純物で形成された第１ハロー層と、
前記第２エクステンション層のチャネル形成領域側の側面を覆う第３領域と、該第２エクステンション層の下面および前記第２高濃度不純物領域のチャネル形成領域側の側面を覆う第４領域とを含む、第２導電型不純物で形成された第２ハロー層と、
を有し、
前記第１領域の不純物濃度が前記第２領域の不純物濃度よりも低いことを特徴とする電界効果トランジスタ。
【請求項２】
前記第１領域の不純物濃度が前記第２領域の不純物濃度の２分の１以下であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記第３領域の不純物濃度が前記第１領域の不純物濃度と同一であり、且つ、前記第４領域の不純物濃度が前記第２領域の不純物濃度と同一であることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記第１ハロー層が、前記第２領域よりも低濃度の第２導電型不純物で前記第１高濃度不純物領域の下面を覆うように形成された第５領域を含み、且つ、
前記第２ハロー層が、前記第４領域よりも低濃度の第２導電型不純物で前記第１高濃度不純物領域の下面を覆うように形成された第６領域を含む、
ことを特徴とする請求項１〜３のいずれかに記載の電界効果トランジスタ。
【請求項５】
基板表面に第１導電型高濃度不純物で形成された第１高濃度不純物領域および第２高濃度不純物領域と、
前記第１高濃度不純物領域のチャネル形成領域側に、該第２高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第１エクステンション層と、
前記第２高濃度不純物領域のチャネル形成領域側に、該第１高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第２エクステンション層と、
前記第１エクステンション層のチャネル形成領域側の側面を覆う第１領域と、該第１エクステンション層の下面および前記第１高濃度不純物領域のチャネル形成領域側の側面を覆う第２領域とを含む、第２導電型不純物で形成された第１ハロー層と、
前記第２エクステンション層のチャネル形成領域側の側面を覆う第３領域と、該第２エクステンション層の下面および前記第２高濃度不純物領域のチャネル形成領域側の側面を覆う第４領域とを含む、第２導電型不純物で形成された第２ハロー層と、
を有する電界効果トランジスタの製造方法であって、
前記基板の表面上にゲート電極を形成する第１工程と、
前記ゲート電極をマスクとして第２導電型イオンを斜めに注入することにより、前記第１、第３領域のための第２導電型低濃度不純物領域を形成する第２工程と、
前記ゲート電極をマスクとして第１導電型イオンを垂直に注入することにより、前記第１、第２エクステンション層のための第１導電型低濃度不純物領域を形成する第３工程と、
前記ゲート電極の側面にサイドウォールを形成する第４工程と、
前記ゲート電極および前記サイドウォールをマスクとして第１導電型イオンを垂直に注入することにより、前記第１高濃度不純物領域および前記第２高濃度不純物領域を形成する第５工程と、
前記ゲート電極および前記サイドウォールをマスクとして第２導電型イオンを斜めに注入することにより、前記第１、第３領域よりも高い不純物濃度の前記第２、第４領域を形成する第６工程と、
を含む電界効果トランジスタの製造方法。
【請求項６】
前記第６工程後に、前記ゲート電極および前記サイドウォールをマスクとして第２導電型イオンを垂直に注入することにより、前記第２領域よりも低濃度の第２導電型不純物で前記第１高濃度不純物領域の下面を覆う第５領域と、前記第４領域よりも低濃度の第２導電型不純物で前記第１高濃度不純物領域の下面を覆う第６領域とを形成する第７工程をさらに含むことを特徴とする請求項５に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタおよびその製造方法に関する。より詳細には、この発明は、エクステンション層およびハロー層を有する電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、例えば、ＭＩＳＦＥＴ(Metal Insulator Semiconductor-Field Effect Transistor) が知られている。ＭＩＳＦＥＴとは、半導体基板（或いは半導体層）上にゲート絶縁膜および金属ゲート電極を形成してなる電界効果トランジスタである。以下、ＭＩＳＦＥＴの場合を例に採って説明する。
【０００３】
近年、半導体集積回路に対する微細化の要求は、益々大きくなっている。半導体集積回路の微細化が進むほど、ＭＩＳＦＥＴのソース・ドレイン間距離が短くなり、したがって、チャネル長も短くなる。チャネル長が短くなると、ＭＩＳＦＥＴのしきい値が低下して、リーク電流が増大する。この現象は、短チャネル効果と称されている。
【０００４】
短チャネル効果を抑制する技術の一つとして、ソース・ドレイン領域のチャネル形成領域側に、該ソース・ドレイン領域と同じ導電型の低濃度不純物領域を形成する技術が知られている。かかる低濃度不純物領域は、例えばエクステンション層と称されている。エクステンション層を設けることにより、ＭＩＳＦＥＴの短チャネル効果を低減することができる。
【０００５】
しかしながら、半導体集積回路の微細化がさらに進み、ＭＩＳＦＥＴのチャネル長がさらに短くなると、エクステンション層を形成しただけでは、短チャネル効果を十分に抑制することができなくなる。このため、ソース・ドレイン領域やエクステンション層とは逆の導電型を有する不純物領域で、該エクステンション層を覆う技術が、さらに提案されている。かかる不純物領域は、ハロー(Halo)層と称されている。
【０００６】
エクステンション層およびハロー層を用いたＭＩＳＦＥＴは、例えば下記特許文献１、２に開示されている。
【０００７】
特許文献１の例（同文献の図１（ｄ）参照）では、ソース領域１７ａおよびドレイン領域１７ｂのチャネル形成領域側には、これらソース・ドレイン領域と同じ導電型のエクステンション層（特許文献１ではＬＤＤ層１４ａ，１４ｂ）が形成されている。さらに、該ＬＤＤ層およびソース・ドレイン領域のチャネル形成領域側の側面に、これらの層とは逆導電型のハロー層１５ａ，１５ｂが形成されている。
【０００８】
また、特許文献２の例では、エクステンション層１７１とソース・ドレイン領域１７２との境目部分よりも下にのみハロー層を設けたＭＩＳＦＥＴが開示されている（同文献の図６参照）。すなわち、特許文献２の例では、エクステンション層の側面と下面の大部分とには、ハロー層は形成されない。このような構成により、逆短チャネル効果（ＭＩＳＦＥＴのしきい値が大きくなりすぎる現象）を抑制することが可能になる（同文献の段落００１０〜００１３、００３４参照）。
【０００９】
以下、ハロー層を形成することによって短チャネル効果を抑制できる理由について、図９を用いて説明する。図９は、ｎ型ＭＩＳＦＥＴの例であるが、ｐ型ＭＩＳＦＥＴの場合も同様である。なお、図９では、簡単化のために、半導体基板９０１に形成される１個のＭＩＳＦＥＴのうち、ドレイン領域側のみの構成を示している。すなわち、図９では、ドレイン領域としての高濃度不純物領域９０２およびエクステンション層９０３と、ドレイン側のハロー層９０４と、ゲート絶縁膜９０５と、ゲート電極９０６と、ドレイン側のサイドウォール９０７とが示されている。
【００１０】
（ａ）高濃度不純物領域９０２およびエクステンション層９０３のみが形成されたＭＩＳＦＥＴ（すなわち、ハロー層９０４が形成されていないＭＩＳＦＥＴ）では、符号ａで示した方向に空乏層が延び、これにより実効チャネル長Ｌｅｆｆが短くなる。これに対して、エクステンション層９０３のチャネル形成領域側の側面にハロー層９０４を形成することにより、空乏層の生成を抑えて、チャネル長Ｌｅｆｆを長くすることができるので、短チャネル効果が抑制される。
【００１１】
（ｂ）高濃度不純物領域９０２およびエクステンション層９０３のみが形成されたＭＩＳＦＥＴでは、エクステンション層９０３の下面からチャネル領域へ伸びる電界が発生する（図９の符号ｂ参照）。この電界も、短チャネル効果の原因になる。これに対して、エクステンション層９０３の下面と接するようにハロー層９０４を形成することにより、かかる電界の発生を抑制して、短チャネル効果を低減することができる。
【００１２】
（ｃ）また、高濃度不純物領域９０２およびエクステンション層９０３のみが形成されたＭＩＳＦＥＴでは、高濃度不純物領域９０２の側面からチャネル領域へ伸びる電界も発生し（図９の符号ｃ参照）、この電界も短チャネル効果の原因になる。これに対して、高濃度不純物領域９０２の側面と接するようにハロー層９０４を形成することにより、かかる電界の発生を抑制して、短チャネル効果を低減することができる。
【００１３】
（ｄ）さらに、高濃度不純物領域９０２およびエクステンション層９０３のみが形成されたＭＩＳＦＥＴでは、高濃度不純物領域９０２の下面からチャネル領域へ伸びる電界も発生する（図９の符号ｄ参照）。この電界も短チャネル効果の原因になるため、高濃度不純物領域９０２の下面と接するようにハロー層９０４を形成することにより、かかる電界の発生を抑制して短チャネル効果を低減することができる。
【特許文献１】特開２００５−１８３５２１号公報
【特許文献２】特開２００３−５９９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述のように、エクステンション層９０３の側面にハロー層９０４を形成することにより、空乏層の発生を抑えて短チャネル効果を抑制することができる。しかしながら、エクステンション層９０３の側面にハロー層９０４を形成すると、ドレイン領域側のハロー層９０４とゲート絶縁膜９０５との界面付近でバンド間トンネル電流が発生して、オフリーク電流が増大するという、新たな欠点を生じる。
【００１５】
ここで、バンド間トンネル電流とは、ＭＩＳＦＥＴがスタンバイ状態（ゲート電極９０６の電位ＶＧが零ボルトで、ドレイン領域９０２の電位ＶＤがハイレベルの状態）のときに流れるトンネル電流である。以下、バンド間トンネル電流について、ｎ型ＭＩＳＦＥＴの場合を例に採り、図１０〜図１３を用いて説明する。
【００１６】
上述のように、ＭＩＳＦＥＴがスタンバイ状態のとき、ゲート電極９０６の電位ＶＧは零ボルトであり、且つ、ドレイン領域９０２（したがってエクステンション層９０３）の電位ＶＤはハイレベルである。したがって、ゲート電極９０６とエクステンション層９０３の端部Ｃとの間には、強い電界が発生する（図１０参照）。すなわち、ｎ型エクステンション層９０３とｐ型ハロー層９０４とからなるｐｎ接合には、強い逆バイアスが印加されることになる。
【００１７】
これにより、ｎ型エクステンション層９０３からｐ型ハロー層９０４にトンネル電流が流れる。このトンネル電流は、接地された基板９０１を介して、グランドに流出する（図１１参照）。
【００１８】
このトンネル電流が流れるのは、半導体基板９０１の価電子帯にある電子が、伝導帯にトンネルするからである。この現象は、バンド間トンネル現象と称される。このバンド間トンネル現象により、半導体基板９０１内には、電子正孔ペアが発生する（図１２参照）。この電子正孔ペアのうち、正孔がグランドに移動し且つ電子がドレインに移動することにより、トンネル電流が発生する。
【００１９】
トンネル電流は、ＭＩＳＦＥＴがスタンバイ状態のときのリーク電流となる（図１３参照）。図１３は、ゲート電圧ＶＧとドレイン電流ＩＤとの関係を示しており、ゲート酸化膜厚８．８ｎｍ、ゲート幅５０μｍ、実効チャネル長Ｌｅｆｆ０．６μｍおよび４．５μｍのときの例である。図１３において、ゲート電圧ＶＧが０ボルトのときの値が、トンネル電流（すなわち、オフリーク電流）の値である。図１３から解るように、トンネル電流の値は、ドレイン電圧ＶＤが高い場合ほど、大きくなる。
【００２０】
このバンド間トンネル電流値は、ハロー層９０４の不純物濃度が高くなるほど、大きくなる。これは、バンド間トンネル電流の値は、エクステンション層９０３とゲート電極９０６との垂直方向の電界だけでなく、エクステンション層９０３の側面方向の電界にも大きく依存するからである。
【００２１】
また、ハロー層９０４の不純物濃度が高くなると、ｎ型高濃度不純物領域９０２とｐ型高濃度不純物領域であるハロー層９０４とが接することになり、ｐｎ接合面における接合容量が増大するので、ＭＩＳＦＥＴの動作速度が低下するという欠点もあった。
【００２２】
その一方で、ハロー層９０４の不純物濃度を低くすると、チャネル領域からエクステンション層９０３や高濃度不純物領域９０２に伸びる電界の発生を抑制して短チャネル効果を低減するという、上述の利点（ａ）〜（ｄ）が損なわれる。
【００２３】
なお、ここではｎ型ＭＩＳＦＥＴの場合を例に採って説明したが、ｐ型ＭＩＳＦＥＴの場合も、ｎ型ＭＩＳＦＥＴと同様の欠点を生じる。
【００２４】
この発明の課題は、短チャネル効果が小さく、リーク電流が少なく、且つ、動作速度が速い電界効果トランジスタおよびその製造方法を提供する点にある。
【課題を解決するための手段】
【００２５】
（１）第１の発明に係る電界効果トランジスタは、基板表面に第１導電型高濃度不純物で形成された第１高濃度不純物領域および第２高濃度不純物領域と、第１高濃度不純物領域のチャネル形成領域側に第２高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第１エクステンション層と、第２高濃度不純物領域のチャネル形成領域側に第１高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第２エクステンション層と、第１エクステンション層のチャネル形成領域側の側面を覆う第１領域と第１エクステンション層の下面および第１高濃度不純物領域のチャネル形成領域側の側面を覆う第２領域とを含む第２導電型不純物で形成された第１ハロー層と、第２エクステンション層のチャネル形成領域側の側面を覆う第３領域と第２エクステンション層の下面および第２高濃度不純物領域のチャネル形成領域側の側面を覆う第４領域とを含む第２導電型不純物で形成された第２ハロー層とを有する。
【００２６】
そして、第１領域の不純物濃度が第２領域の不純物濃度よりも低いことを特徴とする。
【００２７】
（２）第２の発明は、基板表面に第１導電型高濃度不純物で形成された第１高濃度不純物領域および第２高濃度不純物領域と、第１高濃度不純物領域のチャネル形成領域側に、第２高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第１エクステンション層と、第２高濃度不純物領域のチャネル形成領域側に、第１高濃度不純物領域よりも低濃度の第１導電型不純物で形成された第２エクステンション層と、第１エクステンション層のチャネル形成領域側の側面を覆う第１領域と、第１エクステンション層の下面および第１高濃度不純物領域のチャネル形成領域側の側面を覆う第２領域とを含む、第２導電型不純物で形成された第１ハロー層と、第２エクステンション層のチャネル形成領域側の側面を覆う第３領域と、第２エクステンション層の下面および第２高濃度不純物領域のチャネル形成領域側の側面を覆う第４領域とを含む、第２導電型不純物で形成された第２ハロー層とを有する電界効果トランジスタの製造方法に関する。
【００２８】
そして、半導体基板の表面上にゲート電極を形成する第１工程と、ゲート電極をマスクとして第２導電型イオンを斜めに注入することにより第１、第３領域のための第２導電型低濃度不純物領域を形成する第２工程と、ゲート電極をマスクとして第１導電型イオンを垂直に注入することにより第１、第２エクステンション層のための第１導電型低濃度不純物領域を形成する第３工程と、ゲート電極の側面にサイドウォールを形成する第４工程と、ゲート電極およびサイドウォールをマスクとして第１導電型イオンを垂直に注入することにより第１高濃度不純物領域および第２高濃度不純物領域を形成する第５工程と、ゲート電極およびサイドウォールをマスクとして第２導電型イオンを斜めに注入することにより第１、第３領域よりも高い不純物濃度の第２、第４領域を形成する第６工程とを含む。
【発明の効果】
【００２９】
（１）第１の発明に係る電界効果トランジスタによれば、第１ハロー層において、第１領域の不純物濃度が第２領域の不純物濃度よりも低いので、短チャネル効果を小さくすることができ、且つ、リーク電流を少なくすることができる。
【００３０】
（２）第２の発明に係る電界効果トランジスタの製造方法によれば、ゲート電極およびサイドウォールをマスクとした斜めイオン注入によって第２、第４領域を形成するので、第１、第３領域と第２、第４領域とで不純物濃度が異なるハロー層を、簡単な工程で形成することができる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００３２】
第１の実施形態
以下、第１の実施形態について、この発明をｎ型ＭＩＳＦＥＴに適用した場合を例に採って説明する。
【００３３】
図１は、この実施形態に係るｎ型ＭＩＳＦＥＴの構造を概略的に示す断面図である。図１に示したように、この実施形態のＭＩＳＦＥＴは、半導体基板１００、ｐウェル１０１、ドレイン領域１０２、ソース領域１０３、第１、第２エクステンション層１０４，１０５、第１、第２ハロー層１０６，１０７、ゲート絶縁膜１０８、ゲート電極１０９およびサイドウォール１１０，１１１を有している。
【００３４】
半導体基板１００としては、通常の半導体基板やＳＯＩ(Silicon On Insulater)基板等を使用することができる。
【００３５】
ｐウェル１０１は、半導体基板１００の表面にｐ型不純物を導入することによって形成された、低濃度不純物領域である。
【００３６】
ドレイン領域１０２およびソース領域１０３は、半導体基板１００の表面にｎ型不純物を導入することによって形成された、高濃度不純物領域である。
【００３７】
第１エクステンション層１０４は、ドレイン領域１０２のチャネル形成領域１１２側の側面に形成された、ドレイン領域１０２よりも低い濃度のｎ型不純物領域である。
【００３８】
第２エクステンション層１０５は、ソース領域１０３のチャネル形成領域１１２側の側面に形成された、ソース領域１０３よりも低い濃度のｎ型不純物領域である。
【００３９】
第１ハロー層１０６は、ｐ型不純物を導入することによって形成された不純物領域である。第１ハロー層１０６は、第１領域１０６ａと第２領域１０６ｂとを含む。第１領域１０６ａは、第１エクステンション層１０４の、チャネル形成領域１１２側の側面に形成された領域である。また、第２領域１０６ｂは、第１エクステンション層１０４の下面と、ドレイン領域１０２のチャネル形成領域１１２側の側面とを覆う領域である。この実施形態の第１ハロー層１０６は、第２領域の不純物濃度よりも、第１領域の不純物濃度が低いという特徴を有する。第２領域の不純物濃度は、短チャネル効果を十分に抑制することができるように設定される。この不純物濃度の最適値は、ＦＥＴのサイズ（ゲート幅）やしきい値等の条件によっても異なるが、５×１０18［１／ｃｍ3 ］以下で十分な場合が多く、通常は２×１０17〜４×１０18［１／ｃｍ3 ］とすることが望ましい。一方、第１領域の不純物濃度は、この実施形態の効果（後述）を十分に得るためには、通常はソース領域の２分の１以下とすることが望ましく、例えば１×１０17〜２×１０18［１／ｃｍ3 ］である。
【００４０】
第２ハロー層１０７は、ｐ型不純物を導入することによって形成された不純物領域である。第２ハロー層１０７は、第３領域１０７ａと第４領域１０７ｂとを含む。第３領域１０７ａは、第２エクステンション層１０５の、チャネル形成領域１１２側の側面に形成された領域である。また、第４領域１０７ｂは、第２エクステンション層１０５の下面と、ソース領域１０３のチャネル形成領域１１２側の側面とを覆う領域である。第３、第４領域１０７ａ，１０７ｂの不純物濃度の大小関係は任意であり、第４領域１０７ｂの方が高濃度であってもよく、また、同じ濃度であってもよい。この実施形態では、第３領域１０７ａの不純物濃度を第１領域１０６ａの不純物濃度と同一とし、且つ、第４領域１０７ｂの不純物濃度を第２領域１０６ｂの不純物濃度と同一とした。第３、第４領域１０７ａ，１０７ｂを第１、第２領域１０６ａ，１０６ｂと同一の濃度構成とすることにより、第１、第２ハロー層１０６，１０７を同一プロセスで同時に形成できるので、製造工程を少なくすることができる。
【００４１】
ゲート絶縁膜１０８は、チャネル形成領域１１２、第１、第２ハロー層１０６，１０７の全表面と、第１、第２エクステンション層１０４，１０５の一部表面を覆うように形成される。ゲート絶縁膜１０８としては、例えばシリコン酸化膜やシリコン窒化膜を使用することができる。
【００４２】
ゲート電極１０９は、ゲート絶縁膜１０８上に、例えば金属やポリシリコン等によって形成される。
【００４３】
サイドウォール１１０，１１１は、ゲート電極の側面に、例えば酸化シリコン等の絶縁膜によって形成される。サイドウォール１１０の下面は、第１エクステンション層１０４の一部（ゲート絶縁膜１０８で覆われていない領域）と、ドレイン領域１０２の一部とを覆う。同様に、サイドウォール１１１の下面は、第２エクステンション層１０５の一部（ゲート絶縁膜１０８で覆われていない領域）と、ソース領域１０３の一部とを覆う。
【００４４】
続いて、この実施形態に係るＭＩＳＦＥＴの製造方法について、図２〜図６の工程断面図を用いて説明する。
【００４５】
（１）最初に、以下のようにして、半導体基板１００の素子分離を行う。
【００４６】
まず、半導体基板１００の表面に、例えば熱酸化法等により、例えば厚さ１０ｎｍのパッド酸化膜２０１を形成する（図２（Ａ）参照）。
【００４７】
次に、パッド酸化膜２０１の表面に、例えばＣＶＤ(Chemical Vapor Deposition) 等の薄膜形成技術を用いて、窒化膜を形成する。そして、この窒化膜を、通常のフォトリソグラフィ技術等を用いてパターニングすることにより、窒化膜パターン２０２を形成する（図２（Ｂ）参照）。
【００４８】
さらに、この窒化膜パターン２０２をマスクとするＬＯＣＯＳ(localized oxidation of silicon)法により、フィールド酸化膜２０３を形成する（図２（Ｃ）参照）。
【００４９】
その後、窒化膜２０２および酸化膜２０１を除去することにより、半導体基板１００の表面に素子形成領域２０４が形成される（図２（Ｄ）参照）。
【００５０】
（２）次に、以下のようにして、半導体基板１００にｐウェルを形成する。
【００５１】
まず、例えば熱酸化法等を用いて、素子形成領域２０４の表面に、ゲート酸化膜１０８用の絶縁膜３０１を形成する（図３（Ａ）参照）。
【００５２】
次に、半導体基板１００の全面にレジスト膜を塗布し、通常のフォトリソグラフィ技術等を用いてパターニングすることにより、素子形成領域２０４以外を覆うレジストパターン３０２を形成する（図３（Ｂ）参照）。
【００５３】
さらに、このレジストパターン３０２をマスクとしたイオン注入により、半導体基板１００の表面にｐウェル１０１を形成する（図３（Ｃ）参照）。このイオン注入は、半導体基板１００に垂直な方向から、例えばＢＦ2 （二フッ化ホウ素）をイオン種として、加速エネルギー８０ｋｅＶ、ドーズ量５×１０12［１／ｃｍ3 ］の条件で行う。これにより、ボロンＢのイオンが、絶縁膜３０１を通過して、半導体基板１００内に注入される。
【００５４】
その後、レジストパターン３０２を除去することにより（図３（Ｄ）参照）、ｐウェル１０１の形成を完了する。
【００５５】
（３）続いて、以下のようにして、半導体基板１００上にゲート電極１０９を形成する。
【００５６】
最初に、例えば熱ＣＶＤ(Thermal Chemical Vapor Deposition) 法等を用いて、半導体基板１００上に、例えば厚さ１５０ｎｍのポリシリコン膜４０１を形成する（図４（Ａ）参照）。
【００５７】
次に、通常のフォトリソグラフィ法等を用いて、レジストパターン４０２を半導体基板１００上に形成し、さらに、このレジストパターン４０２をマスクとして、ポリシリコン膜４０１にｎ型不純物をイオン注入する（図４（Ｂ）参照）。イオン種としては、例えばヒ素Ａｓを使用することができる。このイオン注入は、半導体基板１００に垂直な方向から、例えば、加速エネルギー１５ｋｅＶ、ドーズ量２×１０15［１／ｃｍ3 ］の条件で行う。
【００５８】
その後、レジストパターン４０２を除去し、通常のフォトリソグラフィ技術等を用いて新たなレジストパターンを形成し、さらに例えばドライエッチング法を用いてポリシリコン膜４０１をパターニングすることにより、ゲート電極１０９が完成する（図４（Ｃ）参照）。ゲート電極１０９の幅（ＭＩＳＦＥＴのゲート長）は、例えば１００ｎｍである。
【００５９】
（４）次に、以下のようにして、ＭＩＳＦＥＴのソース・ドレイン構造およびサイドウォールを形成する。
【００６０】
まず、通常のフォトリソグラフィ技術等を用いて、レジストパターン５０１を半導体基板１００上に形成し、このレジストパターン５０１およびゲート電極１０９をマスクとしてｐ型不純物を斜めイオン注入する。この斜めイオン注入は、半導体基板１００を回転させながら、例えば、イオン種ＢＦ2 、傾斜角度３０゜、加速エネルギー２０ｋｅＶ、ドーズ量５×１０12［１／ｃｍ3 ］の条件で行う。これにより、不純物濃度が例えば１×１０18［１／ｃｍ3 ］の、ｐ型不純物領域５０２，５０３が形成される（図４（Ｄ）参照）。ここでは、斜めイオン注入を行うので、ｐ型不純物は、ゲート電極１０９の外縁部内側にまで注入される。
【００６１】
次に、半導体基板１００に垂直な方向から、ｎ型不純物をイオン注入する。このイオン注入は、例えば、イオン種としてヒ素Ａｓを使用し、加速エネルギー５ｋｅＶ、ドーズ量１×１０15［１／ｃｍ3 ］の条件で行う。ここでは、垂直方向にイオン注入を行うので、レジストパターン５０１およびゲート電極１０９に覆われていない部分のみにイオンが注入される。これにより、ｐ型不純物領域５０２，５０３のうち、レジストパターン５０１およびゲート電極１０９にマスクされていない部分が、ｎ型不純物領域５０４，５０５になる（図５（Ａ）参照）。ｎ型不純物領域５０４，５０５の不純物濃度は、例えば１×１０20［１／ｃｍ3 ］である。ｐ型不純物領域５０２，５０３が形成された領域のうち、ｎ型不純物領域５０４，５０５にならなかった部分は、ハロー層１０６，１０７の第１、第３領域１０６ａ，１０７ａになる（図１参照）。
【００６２】
続いて、例えばＣＶＤ法等を用いて、半導体基板１００の全面に窒化シリコン膜を形成し、さらにドライエッチングを行うことにより、サイドウォール１１０，１１１を形成する（図５（Ｂ）参照）。
【００６３】
次に、半導体基板１００に垂直な方向から、ｎ型不純物をイオン注入する。このイオン注入は、例えば、イオン種としてヒ素Ａｓを使用し、加速エネルギー５０ｋｅＶ、ドーズ量５×１０15［１／ｃｍ3 ］の条件で行う。ここでは、垂直方向にイオン注入を行うので、ｎ型不純物領域５０４，５０５は、レジストパターン５０１、ゲート電極１０９およびサイドウォール１１０，１１１に覆われていない部分のみに注入される。これにより、ｎ型不純物領域５０４，５０５のうち、レジストパターン５０１、ゲート電極１０９およびサイドウォール１１０，１１１にマスクされていない部分が、ドレイン領域１０２およびソース領域１０３になる（図５（Ｃ）参照）。これら領域１０２，１０３の不純物濃度は、例えば５×１０20［１／ｃｍ3 ］である。ｎ型不純物領域５０４，５０５が形成された領域のうち、ドレイン領域１０２およびソース領域１０３にならなかった部分は、エクステンション層１０４，１０５になる。
【００６４】
さらに、半導体基板１００に、ｐ型不純物を斜めイオン注入する。この斜めイオン注入は、半導体基板１００を回転させながら、例えば、イオン種ＢＦ2 、傾斜角度３０゜、加速エネルギー８０ｋｅＶ、ドーズ量２×１０13［１／ｃｍ3 ］の条件で行う。ここでは、斜めイオン注入を行うので、ｐ型不純物は、ゲート電極１０９の外縁部内側にまで注入される。これにより、ハロー層１０６，１０７の第２、第４領域１０６ｂ，１０７ｂが形成される（図５（Ｄ）参照）。第２、第４領域１０６ｂ，１０７ｂの不純物濃度は、例えば２×１０18［１／ｃｍ3 ］である。
【００６５】
（５）その後、以下のようにして、ＭＩＳＦＥＴを完成させる。
【００６６】
まず、例えばスパッタリング法等の薄膜形成技術を用いて、半導体基板１００の全面にコバルトＣｏの膜６０１を形成する（図６（Ａ）参照）。
【００６７】
そして、この半導体基板１００に対して、例えば６００℃、３０秒間の熱処理を施す。これにより、ドレイン領域１０２、ソース領域１０３およびゲート電極１０９のシリコンとコバルト膜６０１とが反応して、コバルトシリサイドが形成される。そして、例えばウエットエッチングを用いて未反応のコバルトを除去することにより、コバルトシリサイド電極６０２，６０３，６０４を得る（図６（Ｂ）参照）。
【００６８】
次に、半導体基板１００の全面に、例えば減圧ＣＶＤ法等を用いてＴＥＯＳ(Tetra Ethyl Ortho Silicate)  膜６０５を形成する（図６（Ｃ）参照）。
【００６９】
そして、通常のフォトリソグラフィー技術等を用いて、電極６０２，６０３，６０４を露出するコンタクトホールをＮＳＧ膜６０５に形成し、さらに、通常の堆積技術およびフォトリソグラフィ技術等を用いて層間配線層および配線パターン６０７，６０８，６０９を形成することにより、ＭＩＳＦＥＴを完成させる（図６（Ｄ）参照）。
【００７０】
上述のように、ＭＩＳＦＥＴでは、ハロー層の不純物濃度が高いほど、ドレイン領域でバンド間リーク電流が増大する（図９の符号ａ参照）。そして、このリーク電流は、主として、ドレイン側のエクステンション層１０４の側面領域で発生する。これに対して、この実施形態では、ドレイン側のハロー層（すなわち第１ハロー層）１０６のうち、第１エクステンション層１０４の側面と接する領域（すなわち第１領域１０６ａ）の不純物濃度を低くした。したがって、この実施形態によれば、バンド間リーク電流を低く抑えることができる。
【００７１】
さらに、上述のように、ＭＩＳＦＥＴでは、ハロー層の不純物濃度を低くすると、エクステンション層の下面やドレイン領域の側面からチャネル領域へ伸びる電界が増大して、短チャネル効果が顕著となる（図９の符号ｂ，ｃ参照）。これに対して、この実施形態では、ドレイン側のハロー層（すなわち第１ハロー層）１０６のうち、第１エクステンション層１０４の下面およびドレイン領域１０２の側面と接する領域（すなわち第２領域１０６ｂ）の不純物濃度を高くした。したがって、この実施形態によれば、エクステンション層の下面やドレイン領域の側面からチャネル領域へ伸びる電界を抑制して、短チャネル効果を低減することができる。
【００７２】
また、この実施形態に係るＭＩＳＦＥＴの製造方法によれば、ハロー層１０６を形成するためのイオン注入工程を２回に分けるだけでよいので（図４（Ｄ）および図５（Ｄ）参照）、リーク電流が小さく且つ短チャネル効果が少ないＭＩＳＦＥＴを簡単な製造プロセスで作製することができる。
【００７３】
加えて、この実施形態によれば、ソース側のハロー層（すなわち、第２ハロー層）１０７の濃度構成を第１ハロー層１０６の濃度構成と同じにしたので、これらのハロー層１０６，１０７を同じプロセスで同時に形成することができ、したがって製造工程数の増大を抑えてコスト削減を図ることができる。
【００７４】
第２の実施形態
以下、第２の実施形態について、この発明をｎ型ＭＩＳＦＥＴに適用した場合を例に採って説明する。
【００７５】
図７は、この実施形態に係るＭＩＳＦＥＴの構造を概略的に示す断面図である。図７に示したように、この実施形態のＭＩＳＦＥＴ７００は、第１ハロー層１０６がドレイン領域１０２の下面を覆う第５領域１０６ｃを含み、且つ、第２ハロー層１０７がソース領域１０３の下面を覆う第６領域１０７ｃを含む点で、上述の第１の実施形態と異なる。
【００７６】
第５領域１０６ｃおよび第６領域１０７ｃの不純物濃度は、通常はソース領域の２分の１以下とすること望ましく、例えば１×１０17〜２×１０18［１／ｃｍ3 ］である。
【００７７】
図８は、この実施形態に係るＭＩＳＦＥＴの製造方法を説明するための断面図である。
【００７８】
この実施形態に係るＭＩＳＦＥＴの製造工程では、上記第１の実施形態に係る製造工程（１）〜（４）（図１〜図５参照）を行った後で、半導体基板１００に垂直な方向から、ｐ型不純物をイオン注入する。このイオン注入は、例えば、イオン種としてＢＦ2 を使用し、加速エネルギー１２０ｋｅＶ、ドーズ量５×１０12［１／ｃｍ3 ］の条件で行う。図８に示したように、ここでは、垂直方向にイオン注入を行うので、ｐ型不純物は、レジストパターン５０１、ゲート電極１０９およびサイドウォール１１０，１１１に覆われていない部分のみに注入される。これにより、第５領域１０６ｃおよび第６領域１０７ｃが形成される。その後、第１の実施形態の製造工程（５）を行う。
【００７９】
サイドウォール１１０，１１１の幅が十分に広い場合は、ドレイン領域１０２およびソース領域１０３の下面からチャネル形成領域１１２に伸びる電界は発生し難い。しかし、半導体集積回路の微細化のためにサイドウォール１１０，１１１の幅を狭く形成した場合には、ドレイン領域１０２およびソース領域１０３の下面からチャネル形成領域１１２に伸びる電界が発生し易くなり、短チャネル効果が顕著となる場合がある。このため、サイドウォール１１０，１１１の幅が狭い場合には、ドレイン領域１０２およびソース領域１０３の下面にもハロー層を形成することが望ましい。
【００８０】
上述のように、電界の発生を抑えて短チャネル効果を低減するためには、ハロー層の不純物濃度を高くすることが望ましい。しかしながら、ドレイン領域１０２およびソース領域１０３の下面にもハロー層を形成する場合にハロー層の不純物濃度を高くすると、ｎ型高濃度不純物領域であるドレイン・ソース領域１０２，１０３とｐ型高濃度不純物領域であるハロー層（第５、第６領域１０６ｃ，１０７ｃ）とが接することになり、ｐｎ接合面における接合容量が増大して、ＭＩＳＦＥＴの動作速度が低下する要因になる。これに対して、この実施形態に係るハロー層１０６，１０７では、第５、第６領域１０６ｃ，１０７ｃの不純物濃度を第３、第４領域１０６ｂ，１０７ｂの不純物濃度よりも十分に低くしたので、ドレイン・ソース領域１０２，１０３とハロー層１０６，１０７との接合容量が小さく、且つ、短チャネル効果が少ないＭＩＳＦＥＴを、得ることができる。
【００８１】
また、この実施形態に係るＭＩＳＦＥＴの製造方法によれば、第１の実施形態に係る製造工程に第５、第６領域１０６ｃ，１０７ｃの形成工程を追加するだけでよいので、ドレイン・ソース領域１０２，１０３とハロー層１０６，１０７との接合容量が小さく且つ短チャネル効果が少ないＭＩＳＦＥＴを簡単な製造プロセスで作製することができる。
【００８２】
上述の第１、第２の実施形態では、この発明をｎ型ＭＩＳＦＥＴの構造および製造工程に適用した場合を例に採って説明したが、この発明は、どのようなタイプの電界効果トランジスタであっても適用できる。
【図面の簡単な説明】
【００８３】
【図１】第１の実施形態に係る電界効果トランジスタの構造を概略的に示す断面図である。
【図２】第１の実施形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【図３】第１の実施形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【図４】第１の実施形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【図５】第１の実施形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【図６】第１の実施形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【図７】第２の実施形態に係る電界効果トランジスタの構造を概略的に示す断面図である。
【図８】第２の実施形態に係る電界効果トランジスタの製造方法を説明するための断面工程図である。
【図９】背景技術を説明するための概念的断面図である。
【図１０】背景技術を説明するための概念図である。
【図１１】背景技術を説明するための概念図である。
【図１２】背景技術を説明するための概念図である。
【図１３】背景技術を説明するための概念図である。
【符号の説明】
【００８４】
１００  半導体基板
１０１  ｐウェル
１０２  ドレイン領域
１０３  ソース領域
１０４  第１エクステンション層
１０５  第２エクステンション層
１０６  第１ハロー層
１０７  第２ハロー層
１０８  ゲート絶縁膜
１０９  ゲート電極
１１０，１１１  サイドウォール
【図１】
2007335704.tif 000003
【図２】
2007335704.tif 000004
【図３】
2007335704.tif 000005
【図４】
2007335704.tif 000006
【図５】
2007335704.tif 000007
【図６】
2007335704.tif 000008
【図７】
2007335704.tif 000009
【図８】
2007335704.tif 000010
【図９】
2007335704.tif 000011
【図１０】
2007335704.tif 000012
【図１１】
2007335704.tif 000013
【図１２】
2007335704.tif 000014
【図１３】
2007335704.tif 000015