(57)【要約】【課題】  強誘電体膜を用いた立体型キャパシタにおいて、高い強誘電体分極特性を得る。【解決手段】  保護絶縁膜１に設けられた凹部２の内壁に形成された下部電極３と、凹部２の側壁に形成された結晶方位の揃ったサイドウォール形状の強誘電体配向性制御膜４と、凹部２内の下部電極３および強誘電体配向性制御膜４の上に形成された強誘電体膜５と、強誘電体膜５上に形成された上部電極６とを備える。これにより、段差形状上に、段差被覆性および結晶の配向性の良好な強誘電体膜を形成することができ、高い強誘電体分極特性を得ることができる【選択図】        図１
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【特許請求の範囲】
【請求項１】
下部電極、強誘電体膜および上部電極からなるキャパシタを有する強誘電体メモリ装置であって、
前記キャパシタの前記下部電極と前記強誘電体膜との間に、強誘電体からなり結晶方位が所望の方向に揃った配向性制御膜を備えた強誘電体メモリ装置。
【請求項２】
前記下部電極は凹形状であり、前記配向性制御膜は少なくとも前記凹形状の内側壁部に形成されている請求項１記載の強誘電体メモリ装置。
【請求項３】
前記下部電極は凸形状であり、前記配向性制御膜は少なくとも前記下部電極の側面に形成されている請求項１記載の強誘電体メモリ装置。
【請求項４】
前記配向性制御膜は、気相反応律速領域において、ＭＯＣＶＤ法により形成されている請求項１記載の強誘電体メモリ装置。
【請求項５】
基板上の絶縁膜上に下部電極を形成する工程（Ａ）と、
前記下部電極上に、気相反応律速領域で、ＭＯＣＶＤ法により、強誘電体からなる配向性制御膜を形成する工程（Ｂ）と、
前記配向性制御膜上に強誘電体膜を形成する工程（Ｃ）と、
前記強誘電体膜上に上部電極を形成する工程（Ｄ）と、
前記強誘電体膜を熱処理する工程（Ｅ）とを含む強誘電体メモリ装置の製造方法。
【請求項６】
前記工程（Ａ）では、前記絶縁膜上に凹部を形成する工程と、前記凹部の底面および側壁に前記下部電極を形成する工程を含み、
前記工程（Ｂ）では、前記凹部内を含む前記基板の全面に強誘電体を堆積する工程と、前記基板の全面をエッチバックすることにより、前記凹部の底面に形成された前記誘電体を除去し、少なくとも前記下部電極の前記側壁に前記配向性制御膜を形成する工程とを含む請求項５記載の強誘電体メモリ装置の製造方法。
【請求項７】
前記工程（Ａ）では、前記下部電極を凸形状に形成する工程を含み、
前記工程（Ｂ）では、前記下部電極を含む前記基板の全面に強誘電体を堆積する工程と、前記基板の全面をエッチバックすることにより、前記下部電極の上面に形成された前記強誘電体を除去し、少なくとも前記下部電極の側面に前記配向性制御膜を形成する工程とを含む請求項５記載の強誘電体メモリ装置の製造方法。
【請求項８】
前記工程（Ｃ）では、表面反応律速領域で、ＭＯＣＶＤ法により前記強誘電体膜を形成する請求項５記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体薄膜を用いた立体型キャパシタを備えた強誘電体メモリ装置およびその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリ装置は、強誘電体薄膜の高速な分極反転と残留分極とを利用する高速書き換えが可能な不揮発性メモリ装置である。代表的な強誘電体メモリ装置として、ＤＲＡＭ(dynamic random access memory)のキャパシタを強誘電体キャパシタに置き換えた、いわゆる１Ｔ１Ｃ（１トランジスタ１キャパシタ）構成の強誘電体メモリ装置がある。
【０００３】
近年、強誘電体メモリ装置の微細化が進展し、それに伴ってセル面積が縮小している。しかし、平面的なキャパシタ構造では、必要なメモリ容量を確保するために、大きな面積が必要となる。このため、近年ではキャパシタ構造として、トレンチ型などの立体型キャパシタ構造が採用されている。
【０００４】
図６は、３次元構造の強誘電体キャパシタを有する従来の強誘電体メモリ装置の要部断面図である（例えば、特許文献１を参照）。
【０００５】
図６に示すように、従来の強誘電体メモリ装置の各メモリセルは、シリコン基板４１の上に形成された第１層間絶縁膜２１と、第１層間絶縁膜２１上に設けられた半導体層１１と、半導体層１１に形成された電界効果型トランジスタＳＴと、電界効果型トランジスタＳＴの拡散層１２と接続し第１層間絶縁膜２１内に埋め込まれている柱状の下部電極３１と、下部電極３１の周囲の一部または全部を覆っている強誘電体膜３２と、強誘電体膜３２を覆っている上部電極３３とを有する構造としている。符号１は強誘電体メモリ装置を示し、符号１３は電界効果型トランジスタＳＴのドレインを示し、符号２４は第２層間絶縁膜を示し、符号４０は多結晶シリコン層を示し、符号２５は層間絶縁膜を示し、符号５１はワード線を示し、符号５２はビット線を示す。
【０００６】
このように、強誘電体膜３２が段差形状の下地層に形成された立体型の強誘電体キャパシタは、容量を確保するとともに、セル面積を低減することが可能である。
【特許文献１】特開平１０−５６１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したような立体型キャパシタにおいて、高い強誘電体特性を得るためには、段差形状の下地層上に、強誘電体膜を均一な膜厚および組成で成膜する必要がある。そこで、有機金属化学気相堆積法（以下、ＭＯＣＶＤ法と言う。）が用いられている。
【０００８】
ＭＯＣＶＤ法では、強誘電体膜の配向性制御が難しく、ランダム配向性で得られる強誘電体分極量以上の分極を得ることは難しいという問題があった。
【０００９】
したがって、本発明の目的は、大きな強誘電体分極量を得ることができる強誘電体メモリ装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、ＭＯＣＶＤ法で堆積した強誘電体膜の配向性を制御することにより、大きな強誘電体分極量を得ようとするものである。
【００１１】
上記課題を解決するために、本発明の強誘電体メモリ装置は、下部電極、容量絶縁膜としての強誘電体膜および上部電極からなるキャパシタを有し、キャパシタの下部電極と強誘電体膜との間に、強誘電体からなる配向性制御膜を備えている。この配向性制御膜は、結晶方位が所望の方向に揃っている。
【００１２】
このような構成によれば、配向性制御膜上に形成される強誘電体膜の結晶方位を揃えることができることから、立体型キャパシタ構造で大部分を占有する段差部の側壁において、強誘電体膜は高い分極特性を得ることができる。したがって、キャパシタが、非常に小さな上方投影面積の場合でも、大きな強誘電体分極量を得ることが可能である。
【００１３】
また、上記本発明の強誘電体メモリ装置において、下部電極が凹形状である場合には、配向性制御膜は少なくとも凹形状の内側壁部に形成されていることが好ましい。
【００１４】
また、上記本発明の強誘電体メモリ装置において、下部電極が凸形状（柱形状）である場合には、配向性制御膜は少なくとも下部電極の側面に形成されていることが好ましい。これにより、凹部および凸部での強誘電体膜の段差被覆性を向上させることができる。
【００１５】
ＭＯＣＶＤ法で形成される強誘電体膜は下地膜の影響を受け、酸化膜上やＰｔ上もしくは下部電極上では、それぞれ強誘電体膜の配向性が異なる。このため、結晶方位の揃った配向性制御膜上にＭＯＣＶＤ法で強誘電体膜を形成することにより、少なくとも立体型キャパシタ構造で大部分を占有する側壁部で、所望の強誘電体分極を得ることができる。また、結晶方位の揃った配向性制御膜上にＭＯＣＶＤ法で強誘電体膜を形成することにより、装置管理モニターと実際の立体キャパシタの強誘電体構造を一致させることができる。そのため、製造装置の強誘電体組成管理が容易になり、結果として立体キャパシタの強誘電体分極を制御しやすくなる。
【００１６】
上記課題を解決するために、本発明の強誘電体メモリ装置の製造方法は、基板上の絶縁膜上に下部電極を形成する工程（Ａ）と、下部電極上に、気相反応律速領域で、ＭＯＣＶＤ法により、強誘電体からなる配向性制御膜を形成する工程（Ｂ）と、配向性制御膜上に強誘電体膜を形成する工程（Ｃ）と、強誘電体膜上に上部電極を形成する工程（Ｄ）と、強誘電体膜を熱処理する工程（Ｅ）とを含む。
【００１７】
このように、気相反応律速領域で、ＭＯＣＶＤ法により、強誘電体からなる配向性制御膜を形成することにより、配向性制御膜である強誘電体の結晶方位を所望の方向に揃えることができる。さらに、配向性制御膜の上に強誘電体膜を形成し、その後熱処理をすることにより、強誘電体膜は、配向の揃った配向性制御膜の影響を受け、結晶方位が揃うことになる。つまり、下地層である配向性制御膜の結晶性を反映し、結晶方位が揃った強誘電体膜を得ることができる。したがって、強誘電体は高い分極量を得ることができる。
【００１８】
また、上記強誘電体メモリ装置の製造方法において、工程（Ａ）では、絶縁膜上に凹部を形成し、凹部の底面および側壁に前記下部電極を形成し、工程（Ｂ）では、凹部内を含む基板の全面に強誘電体を堆積し、その後基板の全面をエッチバックすることにより、凹部の底面に形成された強誘電体を除去し、少なくとも下部電極の側壁に強誘電体からなる配向性制御膜を形成することが好ましい。
【００１９】
このように、エッチバックすることにより、凹部内の側壁に、サイドウォール形状の配向性制御膜を形成することができる。したがって、配向性制御膜上に形成する強誘電体膜の段差被覆性を向上させることができる。また、このようにエッチバックという容易な方法により、工程数の大きな増加もなく、段差部で高い強誘電体分極特性を得ることができる。
【００２０】
また、上記強誘電体メモリ装置の製造方法において、工程（Ａ）では、下部電極を凸形状に形成し、工程（Ｂ）では、下部電極を含む基板の全面に強誘電体を堆積し、その後基板の全面をエッチバックすることにより、下部電極の上面に形成された強誘電体を除去し、少なくとも下部電極の側面に強誘電体からなる配向性制御膜を形成することが好ましい。
【００２１】
このように、エッチバックすることにより、下部電極の側壁に、サイドウォール形状の配向性制御膜を設けることができる。したがって、配向性制御膜上に形成される強誘電体膜の段差被覆性を向上させることができる。
【００２２】
上記本発明の強誘電体メモリ装置の製造方法において、工程（Ｃ）では、表面反応律速領域で、ＭＯＣＶＤ法により強誘電体膜を形成することが好ましい。
【発明の効果】
【００２３】
以上のように本発明は、強誘電体膜を形成する段差形状を有する下地層の少なくとも側壁部に、強誘電体配向性制御膜を備えることにより、該側壁部で高い強誘電体分極特性を得ることができ、強誘電体分極量の大きな強誘電体メモリ装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２５】
（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。図１は実施の形態１に係る強誘電体メモリ装置の要部断面図である。
【００２６】
本実施の形態の強誘電体メモリ装置は、図１に示すように、例えば単結晶シリコン等の半導体基板、または石英等の絶縁性基板などの基板（図示せず）上の保護絶縁膜１に設けられた凹部２の内壁に形成された下部電極３と、凹部２の側壁に形成された強誘電体配向性制御膜４と、凹部２内の下部電極３および強誘電体配向性制御膜４の上に形成された強誘電体膜５と、強誘電体膜５上に形成された上部電極６とを備えている。強誘電体配向性制御膜４は、結晶方位が所定の方向に揃っている。
【００２７】
このような構成において、強誘電体配向性制御膜４は、サイドウォール形状をしている。
【００２８】
このように、下部電極３と強誘電体膜５との間に、結晶方位の揃った強誘電体配向性制御膜４を設けることにより、強誘電体膜５の結晶化熱処理時に、強誘電体配向性制御膜４の影響により結晶方位の揃った強誘電体膜５となる。したがって、強誘電体膜５は、高い分極特性を得ることができる。
【００２９】
続いて、本実施の形態の強誘電体メモリ装置の製造方法について、図２を参照しながら説明する。図２は実施の形態１の強誘電体メモリ装置の製造方法の工程断面図である。ただし、図１と同一構成要素は同符号を付して説明を省略する。
【００３０】
まず、図２（ａ）に示すように、トランジスタ（図示せず）が形成された基板（図示せず）上に、スパッタ法により、例えば酸化シリコンからなる保護絶縁膜１を堆積する。次に、リソグラフィ法およびエッチング法により、保護絶縁膜１中に凹部２を形成する。続いて、凹部２の側壁および底面に、スパッタ法により、下部電極３を形成する。ここで、下部電極３はＰｔ、Ｉｒ、ＩｒＯ２、ＴｉＴａ、ＴｉＡｌ等の単層もしくは積層材料を含み、膜厚は５０〜２００nm程度である。
【００３１】
なお、基板としては、上記したように単結晶シリコン等の半導体基板や石英等の絶縁性基板等が使用可能である。
【００３２】
次に、図２（ｂ）に示すように、ＭＯＣＶＤ法により、気相反応律速領域で、ＢｉＴａやＳｒＢｉＴａからなる膜厚１０〜１００ｎｍ程度の強誘電体配向性制御膜４を下部電極３および保護絶縁膜１の上面に形成する。ここで、成膜温度は、６００〜７００℃の範囲が望ましい。その後、異方性エッチングにより基板全面をエッチバックし、下部電極３の側壁部にサイドウォール形状の強誘電体配向性制御膜４を形成する。ここで、強誘電体配向性制御膜４の膜厚は、段差被覆性を確保するためには１００ｎｍ以下が好ましい。
【００３３】
ここで、強誘電体配向性制御膜４とは、ＡｓＤｅｐｏ状態で結晶方位が所望の方位に揃った膜のことである。なお、ＡｓＤｅｐｏ状態とは、熱処理する前の成膜直後の膜の状態である。強誘電体配向性制御膜４はａ軸配向度が全体の６６％以上あれば良い。ａ軸配向度はＥＢＳＰ（electron Back scattered Pattern）の測定結果から試算される。我々の試算から、ａ軸配向度が全体の９０％以上超えると、強誘電体配向性制御膜４とＳＢＴ膜からなる強誘電体膜５とからなる膜の強誘電体分極量は２０μC/cm2以上得られる。
【００３４】
また、強誘電体膜５の下地層として、サイドウォール形状の強誘電体配向性制御膜４を設けることにより、凹部２の上部開口が底部の開口より大きくなるため、強誘電体膜５の成膜時のガスが効率よく凹部内に侵入し、段差被覆性が向上するという効果も有する。
【００３５】
次に、図２（ｃ）に示すように、ＭＯＣＶＤ法により、表面反応律速領域で、ＳＢＴ膜からなる強誘電体膜５を保護絶縁膜１の上面および凹部２の内壁に形成する。ここで、成膜温度は、３００℃〜４５０℃の範囲が望ましい。ここで、強誘電体膜５膜の膜厚は５０〜２００ｎｍ程度であり、表面反応律速領域で成膜しているため、段差被覆率は９５〜１００％と良好である。
【００３６】
その後、強誘電体膜５の配向性を制御するため、熱処理を実施する。熱処理は、拡散炉であれば、６００〜８５０℃の温度範囲で１０〜３０分、ＲＴＡであれば６５０℃〜９００℃の温度範囲で２０〜１２０秒間熱処理する。いずれの処理方法でもＯ２もしくはＯ３雰囲気下で実施する。この熱処理により、強誘電体配向性制御膜４の効果により、強誘電体膜５の配向性を向上させることができる。なお、この熱処理によって、強誘電体配向性制御膜４と強誘電体膜５は一体の膜になる。
【００３７】
なお、強誘電体膜５の熱処理工程は、上部電極６の形成後でも良い。
【００３８】
なお、強誘電体膜５としてＳＢＴ（SrBi2Ta2O9）膜を用いて説明したが、他のＢｉ系層状ペブロスカイト型の強誘電体薄膜、例えば、ＳＢＴＮ（SrBi2(Ta,Nb)2O9）膜、ＢＬＴ（BiLaTi）膜でもよい。
【００３９】
次に、図２（ｄ）に示すように、スパッタ法により、強誘電体膜５上に上部電極６を形成する。ここで、上部電極６はＰｔ、Ｉｒ、ＩｒＯ２、ＴｉＴａ、ＴｉＡｌ等の材料を含む単層膜若しくは積層膜からなっており、膜厚は５０〜２００nmである。その後、ドライエッチングにより、下部電極３と強誘電体膜５と上部電極６とからなる強誘電体キャパシタを得ることができる。さらに、その後、公知技術により、配線層等が形成され、強誘電体メモリ装置を得る。
【００４０】
以下に、強誘電体配向性制御膜４と強誘電体膜５の配向性との関係について、図３を参照しながら説明する。図３は、強誘電体膜５の配向性を説明する模式図である。
【００４１】
まず、強誘電体配向性制御膜４のない従来の強誘電体膜について説明する。図３（ｄ）に示すように、強誘電体膜は、特に下地層である下部電極の結晶方位に影響を受け、下部電極との界面で結晶粒はＣ軸配向しやすい傾向にある。このようなＣ軸配向性を消失させるためには、気相反応律速領域で成膜を行う必要がある。しかし、気相反応律速領域では、強誘電体膜の段差被覆性が悪く、立体型キャパシタ構造には適していない。
【００４２】
また、図３（ｅ）に示すように、結晶核・結晶粒を核成長させ配向性を得るための焼結において、強誘電体膜は下部電極の結晶方位の影響を受け、Ｃ軸配向とランダム配向とが混在する。したがって、強誘電体膜の分極は、ランダム配向で得られる分極特性以下しか得られないことになる。
【００４３】
一方、強誘電体配向性制御膜４を設けた場合について説明する。図３（ａ）および（ｂ）に示すように、気相反応律速領域で形成された結晶方位の揃った強誘電体配向性制御膜上に、表面反応律速領域で強誘電体膜を形成すると、アモルファス層と結晶粒が混在する強誘電体膜を得ることができる。ここで、アモルファス層には結晶方位はなく、結晶粒は非常に小さく、ランダム配向している。
【００４４】
したがって、図３（ｃ）に示すように、焼結の際、強誘電体膜は下地層である強誘電体配向性制御膜の影響を受け、結晶軸の揃った強誘電体膜を得ることができる。このように、強誘電体膜の結晶軸が揃うため、ランダム配向以上の分極を得ることができ、高分極化が可能となる。以上説明したように、下地の下部電極と強誘電体膜との間に、強誘電体配向性制御膜を挿入することにより、強誘電体の分極特性を向上することができる。
【００４５】
このように、本実施の形態によれば、立体型キャパシタにおいて大部分を占有する段差部の側壁部において、サイドウォール形状の強誘電体配向性制御膜を設けることにより、強誘電体膜は強誘電体配向性制御膜の影響を受け、結晶方位の揃ったものを得ることができる。したがって、高い強誘電体分極特性をもつ強誘電体メモリ装置を得ることができる。したがって、非常に小さな上方投影面積でも、効果的に大きな強誘電体分極量を得ることができる。
【００４６】
また、強誘電体配向性制御膜を設けない従来の強誘電体メモリ装置の製造方法と比べて、大幅な工程数の増加もない。
【００４７】
なお、強誘電体配向性制御膜と強誘電体膜とは、同じ材料であるほうが好ましい。このようにすると、熱処理後には強誘電体配向性制御膜と強誘電体膜は一体となるため、立体キャパシタの側壁部で強誘電体膜の膜厚が厚くなり、キャパシタ耐圧や強誘電体分極特性等が向上する。また、同一の材料の方が密着性は良く、異種膜間で発生しやすい膜剥がれ、もしくは、浮きと言った問題も発生しない。
【００４８】
なお、本発明において、強誘電体配向性制御膜形成後に熱処理を行なっても同じような効果が得られる。
【００４９】
なお、本実施の形態において、強誘電体配向性制御膜はサイドウォール形状であり、凹部における下部電極の側壁部にのみ形成する場合について説明したが、底面部に該強誘電体配向性制御膜が残存しても構わないことは言うまでもない。
【００５０】
（実施の形態２）
以下、本発明の実施の形態２にかかる強誘電体メモリ装置およびその製造方法について、図面を参照しながら説明する。図４は実施の形態２の強誘電体メモリ装置の要部断面図である。図５は実施の形態２の強誘電体メモリ装置の製造方法の工程断面図である。ただし、図１および図２と同一構成要素は同符号を付して説明を省略する。また、実施の形態１と同一内容については、詳細な説明を省略する。
【００５１】
本実施の形態は、実施の形態１と異なり、凸部に強誘電体キャパシタを形成している。図４に示すように、本実施の形態の強誘電体メモリ装置は、保護絶縁膜１上に形成された凸形状（柱形状）の下部電極３と、下部電極３の側壁に形成されたサイドウォール形状の強誘電体配向性制御膜４と、強誘電体配向性制御膜４と下部電極３を覆うように形成された強誘電体膜５および上部電極６とを備えている。
【００５２】
本実施の形態の強誘電体メモリ装置の製造方法について説明する。図５（ａ）に示すように、ＣＶＤ法もしくはスパッタ法等を用いて、保護絶縁膜１中に一部埋め込まれた凸形状の下部電極３を形成する。
【００５３】
次に、図５（ｂ）に示すように、下部電極３上に、ＭＯＣＶＤ法により、気相反応律速領域で、ＢｉＴａもしくは、ＳｒＢｉＴａからなる膜厚１０〜１００ｎｍ程度の強誘電体配向性制御膜４を膜厚１０〜１００ｎｍ程度堆積する。その後、半導体基板全面を異方性エッチングでエッチバックすることにより、下部電極３の側壁に、サイドウォール形状の強誘電体配向性制御膜４を得る。ここで、成膜温度は、６００〜７００℃の範囲が好ましい。これにより、結晶方位の揃った強誘電体配向性制御膜４が得られる。
【００５４】
続いて、図５（ｃ）に示すように、ＭＯＣＶＤ法により、表面反応律速領域（例えば成膜温度３００℃〜４５０℃の範囲）で、強誘電体配向性制御膜４上に強誘電体膜５を形成する。その後の工程は、図５（ｄ）に示すように、スパッタ法により、強誘電体膜５上に上部電極６を形成する。その他は、実施の形態１の図２（ｄ）の工程と同一である。
【００５５】
以上のように、凸形状の下部電極の側壁に、結晶方位の揃った強誘電体配向性制御膜を設けることにより、強誘電体膜は強誘電体配向性制御膜の影響を受け、結晶方位の揃ったものを得ることができる。したがって、高い強誘電体分極特性をもつ強誘電体メモリ装置を得ることができる。
【００５６】
なお、本実施の形態において、強誘電体配向性制御膜はサイドウォール形状であり、凸部における下部電極の側面にのみ形成する場合について説明したが、上面部に該強誘電体配向性制御膜が残存しても構わないことは言うまでもない。
【産業上の利用可能性】
【００５７】
本発明の強誘電体メモリ装置およびその製造方法は、立体型キャパシタにおいて、高い強誘電体の分極特性を得るのに有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１における強誘電体メモリ装置を示す要部断面図である。
【図２】本発明の実施の形態１における強誘電体メモリ装置の製造方法を示す工程断面図である。
【図３】本発明の強誘電体配向性制御膜の配向性を示す模式図である。
【図４】本発明の実施の形態２における強誘電体メモリ装置を示す要部断面図である。
【図５】本発明の実施の形態２における強誘電体メモリ装置の製造方法を示す工程断面図である。
【図６】従来の強誘電体メモリ装置を示す要部断面図である。
【符号の説明】
【００５９】
１    保護絶縁膜
２    凹部
３    下部電極
４    強誘電体配向性制御膜
５    強誘電体膜
６    上部電極
【図１】
2007081112.tif 000003
【図２】
2007081112.tif 000004
【図３】
2007081112.tif 000005
【図４】
2007081112.tif 000006
【図５】
2007081112.tif 000007
【図６】
2007081112.tif 000008