(57)【要約】【課題】  実際のチップにおいてテストパターンの妥当性と有効性を詳細に検討でき、不良解析の精度を向上させることができる半導体装置およびその不良解析方法を実現する。【解決手段】  本発明の半導体装置およびその不良解析方法は、制御信号Ｆ１〜Ｆ３および外部から入力される活性化信号ＦＥに基づいて、通常回路からの入力信号ＩＮまたは所定の故障を擬似的に実現するための擬似故障信号を通常回路へ選択的に出力（ＯＵＴ）する擬似故障生成回路１２ａ〜１２ｃと、外部からの選択基準信号ＳＤに基づいてリセット時に制御信号Ｆ１〜Ｆ３を初期化設定し、動作時には設定された制御信号Ｆ１〜Ｆ３を擬似故障生成回路１２ａ〜１２ｃへ出力する制御信号生成回路１１を有する。【選択図】  図１
2007240334.tif 000002
【特許請求の範囲】
【請求項１】
制御信号および外部から入力される活性化信号に基づいて、通常回路からの入力信号または所定の故障を擬似的に実現するための擬似故障信号を前記通常回路へ選択的に出力する擬似故障生成手段と、
外部からの選択基準信号に基づいてリセット時に前記制御信号を初期化設定し、動作時には前記設定された制御信号を前記擬似故障生成手段へ出力する制御信号生成手段を有することを特徴とする半導体装置。
【請求項２】
前記制御信号は、前記擬似故障生成手段を選択するための選択信号と、前記擬似故障生成手段が出力する擬似故障信号を特定するための擬似故障データを備え、
前記擬似故障生成手段は、
第１の入力に前記選択信号が接続され、第２の入力に前記活性化信号が接続されたＡＮＤ回路と、
第１の入力に前記通常回路における第１のノードからの入力信号が接続され、第２の入力に前記擬似故障データが接続され、制御入力に前記ＡＮＤ回路の出力が接続され、前記制御入力の論理値に対応して前記第１の入力または前記第２の入力を選択的に前記通常回路における第２のノードへ出力する選択手段を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御信号は、前記擬似故障生成手段を選択するための選択信号と、前記擬似故障生成手段が出力する擬似故障信号を特定するための擬似故障データを備え、
前記擬似故障生成手段は、
一方の入出力端子に前記通常回路における第１のノードからの入力信号が接続され、制御入力端子に前記擬似故障データが接続され、前記擬似故障データに基づいて前記入力信号を遅延させて他方の入出力端子へ出力するスイッチ素子と、
第１の入力に前記活性化信号が接続され、第２の入力に前記選択信号が接続されたＡＮＤ回路と、
第１の入力に前記通常回路の前記入力信号が接続され、第２の入力に前記スイッチ素子が出力する前記遅延された入力信号が接続され、制御入力に前記ＡＮＤ回路の出力が接続され、前記制御入力の論理値に対応して前記第１の入力または前記第２の入力を選択的に前記通常回路における第２のノードへ出力する選択手段を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御信号は、前記擬似故障生成手段を選択するための選択信号と、前記擬似故障生成手段が出力する擬似故障信号を特定するための擬似故障データを備え、
前記擬似故障生成手段は、
第１の入力に前記活性化信号が接続され、第２の入力に前記選択信号が接続されたＡＮＤ回路と、
第１の入力に前記通常回路における第１のノードからの入力信号が接続され、第２の入力に前記擬似故障データが接続され、制御入力に前記ＡＮＤ回路の出力が接続され、前記制御入力の論理値に対応して前記第１の入力または前記第２の入力を選択的に出力する選択手段と、
入力に前記選択手段の出力が接続され、出力が前記通常回路における第２のノードへ接続された前記通常回路の通常動作時と同じ論理的動作を行う論理回路を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
所定の故障を擬似的に実現するための擬似故障信号を通常回路へ出力する擬似故障生成手段を備えた半導体装置の不良解析方法であって、
前記擬似故障生成手段がシミュレートする前記通常回路の故障モードを初期化設定する設定ステップと、
前記設定ステップで設定された前記故障モード下で前記半導体装置に対するテストパターンを用いて前記半導体装置をテストするテストステップと、
前記テストステップで収集されたテスト結果に基づいて、当該テストパターンの当該故障モードに対する故障解析能力と妥当性を評価する解析評価ステップを有することを特徴とする半導体装置の不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその不良解析方法に関する。
【背景技術】
【０００２】
近年、半導体装置の大規模化、複雑化に伴って、種々の新しいモードの不良が顕在化してきており、効果的な不良解析方法の確立が重要となってきている。このような不良解析方法を確立する１つの手段として、特定の故障を回路ネットワークに付加しシミュレーションによってその故障を解析する方法（例えば、「特許文献１」を参照。）が考えられる。
【０００３】
しかしながら、仮にそのような不良解析方法が開発できたとしても、実際のチップを用いてその妥当性を確認することは多くの場合非常に困難である。すなわち、実際のチップでは、不良モードがはっきりせず、その不良解析方法で想定している各種前提（例えば、対象故障モデル、不良数など。）が満たされているかは不明な場合が一般的である。このため、従来の半導体装置の不良解析方法においては、その不良解析方法の妥当性やそれが正しく適用されているかといった確認ができないという問題があった。これに対処するため、従来は、ＦＩＢ（ Focused Ion Beam ）加工のような手段によりチップに特定の故障を物理的に作り込んで解析する方法がとられていた。しかし、加工の困難さとその検証の困難さのため、ＦＩＢ加工では１チップあたり数個の故障を埋め込むのが限界であり、このような方法は、多大な労力を必要とする上に、故障を確実に再現できない可能性もあり、有効性が極めて低いという問題があった。このため、従来の半導体装置およびその不良解析方法では、新しいモードに対する不良解析の遅れ、およびプロセス的な対策の遅れなどが生じ、ひいては開発期間の遅れや歩留り改善の遅れにつながり、結果として半導体装置の製造コスト削減が効果的に行えないという問題があった。
【特許文献１】特開平８−２９４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、実際のチップにおいてテストパターンの妥当性を詳細に検討でき、不良解析の精度を向上させることができる半導体装置およびその不良解析方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、制御信号および外部から入力される活性化信号に基づいて、通常回路からの入力信号または所定の故障を擬似的に実現するための擬似故障信号を前記通常回路へ選択的に出力する擬似故障生成手段と、外部からの選択基準信号に基づいてリセット時に前記制御信号を初期化設定し、動作時には前記設定された制御信号を前記擬似故障生成手段へ出力する制御信号生成手段を有することを特徴とする半導体装置が提供される。
【０００６】
本発明の別の一態様によれば、所定の故障を擬似的に実現するための擬似故障信号を通常回路へ出力する擬似故障生成手段を備えた半導体装置の不良解析方法であって、前記擬似故障生成手段がシミュレートする前記通常回路の故障モードを初期化設定する設定ステップと、前記設定ステップで設定された前記故障モード下で前記半導体装置に対するテストパターンを用いて前記半導体装置をテストするテストステップと、前記テストステップで収集されたテスト結果に基づいて、当該テストパターンの当該故障モードに対する故障解析能力と妥当性を評価する解析評価ステップを有することを特徴とする半導体装置の不良解析方法が提供される。
【発明の効果】
【０００７】
本発明によれば、実際のチップにおいてテストパターンの妥当性を詳細に検討でき、不良解析の精度を向上させることができるので、半導体装置の歩留り向上を加速でき、その製造コストを大幅に削減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【０００９】
図１は、本発明の実施例１に係わる半導体装置を示す回路ブロック図である。ここでは、主に、擬似故障生成回路とその制御にかかわる部分を示した。
【００１０】
本発明の実施例１に係わる半導体装置は、制御信号生成回路１１、および擬似故障生成回路１２ａ〜１２ｃを備えている。
【００１１】
制御信号生成回路１１の入力には外部からの選択基準信号（以下、「ＳＤ」という。）が接続され、制御信号生成回路１１の第１の出力は制御信号Ｆ１として擬似故障生成回路１２ａの第１の入力に接続されている。
【００１２】
制御信号生成回路１１の第２の出力は制御信号Ｆ２として擬似故障生成回路１２ｂの第１の入力に接続され、制御信号生成回路１１の第３の出力は制御信号Ｆ３として擬似故障生成回路１２ｃの第１の入力に接続されている。
【００１３】
擬似故障生成回路１２ａの第２の入力には外部からの活性化信号（以下、「ＦＥ」という。）が接続され、擬似故障生成回路１２ａのデータ入力（以下、「ＩＮ」という。）およびデータ出力（以下、「ＯＵＴ」という。）には通常回路のテストノードが接続されている。
【００１４】
擬似故障生成回路１２ｂの第２の入力にはＦＥが接続され、擬似故障生成回路１２ｂのＩＮおよびＯＵＴには通常回路のテストノードが接続されている。
【００１５】
擬似故障生成回路１２ｃの第２の入力にはＦＥが接続され、擬似故障生成回路１２ｃのＩＮおよびＯＵＴには通常回路のテストノードが接続されている。
【００１６】
テストノードは、擬似故障生成回路１２ａ〜１２ｃが擬似的に故障を発生させる通常回路のノードである。
【００１７】
図２〜図４で後述するように、擬似故障生成回路１２ａ〜１２ｃが縮退故障生成回路、ディレイ（Ｄｅｌａｙ）/オープン（Ｏｐｅｎ）故障生成回路、またはブリッジ（Ｂｒｉｄｇｅ）故障生成回路である場合、テストノード（ＩＮおよびＯＵＴ）は、擬似故障生成回路１２ａ〜１２ｃが活性化されていない場合（ＦＥ＝“０”）には、論理的に同一（または反転）となり、かつ、擬似故障生成回路１２ａ〜１２ｃは通常回路と同じ論理値となるよう動作する。
【００１８】
制御信号生成回路１１は、外部から入力されるＳＤに基づいて、擬似故障生成回路１２ａ〜１２ｃをそれぞれ制御するＦ１〜Ｆ３を生成し、対応する擬似故障生成回路１２ａ〜１２ｃへ出力する。
【００１９】
Ｆ１〜Ｆ３は、対応する擬似故障生成回路１２ａ〜１２ｃを選択する選択信号と、必要に応じて故障内容を特定するための擬似故障データとから構成されている。また、擬似故障データは、必ずしも選択信号と１対１に対応しているわけではなく、複数の擬似故障生成回路１２ａ〜１２ｃで共通に使用される場合もある。
【００２０】
ＳＤは半導体装置のリセット期間中に入力されるシリアル信号であり、制御信号生成回路１１は、この期間中にのみデータ変更可能なようにフリップフロップ等を用いて構成され、リセット解除後はＦ１〜Ｆ３が固定されるようになっている。
【００２１】
擬似故障生成回路１２ａ〜１２ｃは、外部から入力されるＦＥに同期して活性化され、それぞれあらかじめ設定されている擬似故障を通常回路のテストノードに発生させる。すなわち、ＦＥは擬似故障をテストノードに発生させるタイミングを外部から制御するために用いられる。
【００２２】
図２は、本発明の実施例１に係わる半導体装置における縮退故障生成回路の一例を示す回路図である。ここでは、一例として、通常回路のＡＮＤ回路２２（以下、「ＡＮＤ２２」という。）の出力ノードに縮退故障を擬似的に発生させる縮退故障生成回路２１を示した。
【００２３】
本発明の実施例１に係わる半導体装置における縮退故障生成回路２１は、２入力１出力のマルチプレクサ２３（以下、「ＭＵＸ２３」という。）、およびＡＮＤ回路２４（以下、「ＡＮＤ２４」という。）を備えている。
【００２４】
ＭＵＸ２３の第１の入力（入力ａ）にはＩＮとしてテストノードであるＡＮＤ２２の出力が接続され、第２の入力（入力ｂ）には接地電位（論理値“０”。以下、単に“０”と表す。電源（Ｖｄｄ）電位は“１”であり、単に“１”と表す。）が接続され、ＭＵＸ２３の出力はＯＵＴとして通常回路のテストノードに接続されている。
【００２５】
ＡＮＤ２４の第１の入力には制御信号生成回路１１からの選択信号Ｆ１１が接続され、第２の入力にはＦＥが接続され、ＡＮＤ２４の出力はＭＵＸ２３の制御入力へ接続されている。
【００２６】
ＭＵＸ２３は、ＡＮＤ２４の出力が“１”である時に入力ｂを選択し、通常回路のテストノード（ＡＮＤ２２の出力ＩＮ）の値に関わりなく、擬似“０”縮退故障信号として“０”をＯＵＴへ出力する。これにより、縮退故障生成回路２１は、ＦＥおよびＦ１１により活性化されている場合には、通常回路のテストノード（ＯＵＴ）に擬似的な“０”縮退故障を発生させる。
【００２７】
また、ＭＵＸ２３は、ＡＮＤ２４の出力が“０”である時に入力ａを選択し、ＩＮの論理値をそのままＯＵＴへ出力する。これにより、縮退故障生成回路２１が不活性の場合には、通常回路のテストノードであるＩＮおよびＯＵＴは論理的には同一のノードとして動作する。
【００２８】
図７は、本発明の実施例１に係わる半導体装置における縮退故障生成回路の別の一例を示す回路図である。ここでは、Ｆ１１を選択および活性化信号として用い、Ｆ１２（ＦＥでも良い。）を擬似縮退故障データとして用いている。縮退故障は、一般に、故障箇所が一方の論理値に固定される故障のため、半導体装置のリセット後、同じ論理値（Ｆ１２またはＦＥで与える。）のままで差し支えないため、こうした構成も可能となる。
【００２９】
図３は、本発明の実施例１に係わる半導体装置における縮退故障生成回路の別の一例を示す回路図である。ここでは、別の一例として、制御信号生成回路１１からの擬似故障データＦ１２に基づいて、通常回路のＡＮＤ回路２２の出力ノードに縮退故障を擬似的に発生させる縮退故障生成回路２５を示した。
【００３０】
本発明の実施例１に係わる半導体装置における別の縮退故障生成回路２５は、２入力１出力のＭＵＸ２６、およびＡＮＤ回路２７（以下、「ＡＮＤ２７」という。）を備えている。
【００３１】
ＭＵＸ２６の第１の入力（入力ａ）にはＩＮとしてテストノードであるＡＮＤ２２の出力が接続され、第２の入力（入力ｂ）には制御信号生成回路１１からの擬似故障データＦ１２が接続され、ＭＵＸ２６の出力はＯＵＴとして通常回路のテストノードに接続されている。
【００３２】
ＡＮＤ２７の第１の入力には制御信号生成回路１１からの選択信号Ｆ１１が接続され、第２の入力にはＦＥが接続され、ＡＮＤ２７の出力はＭＵＸ２６の制御入力へ接続されている。
【００３３】
ＭＵＸ２６は、ＡＮＤ２７の出力が“１”である時に入力ｂを選択し、通常回路のテストノード（ＡＮＤ２２の出力ＩＮ）の値に関わりなく、擬似縮退故障信号としてＦ１２をＯＵＴへ出力する。これにより、縮退故障生成回路２５は、ＦＥおよびＦ１１により選択活性化されている場合には、通常回路のテストノード（ＯＵＴ）にＦ１２の値に応じた擬似的な縮退故障を発生させる。
【００３４】
また、ＭＵＸ２６は、ＡＮＤ２７の出力が“０”である時に入力ａを選択し、ＩＮの論理値をそのままＯＵＴへ出力する。これにより、縮退故障生成回路２５が不活性の場合には、通常回路のテストノードであるＩＮおよびＯＵＴは論理的には同一のノードとして動作する。
【００３５】
図４は、本発明の実施例１に係わる半導体装置におけるディレイ（Ｄｅｌａｙ）/オープン（Ｏｐｅｎ）故障生成回路の一例を示す回路図である。ここでは、一例として、通常回路のＡＮＤ回路３２（以下、「ＡＮＤ３２」という。）の出力ノードにディレイ（Ｄｅｌａｙ）/オープン（Ｏｐｅｎ）故障（以下、「ＤＯ故障」という。）を擬似的に発生させるＤＯ故障生成回路３１を示した。
【００３６】
本発明の実施例１に係わる半導体装置におけるＤＯ故障生成回路３１は、２入力１出力のマルチプレクサ３３（以下、「ＭＵＸ３３」という。）、２つのＭＯＳ−ＦＥＴ（以下、「Ｔｒ１およびＴｒ２」という。）、および２つのＡＮＤ回路３４および３５（以下、「ＡＮＤ３４および３５」という。）を備えている。
【００３７】
ＭＵＸ３３の第１の入力（入力ａ）にはＩＮとしてテストノードであるＡＮＤ３２の出力が接続され、第２の入力（入力ｂ）にはＡＮＤ３４の出力が接続され、ＭＵＸ３３の出力はＯＵＴとして通常回路のテストノードに接続されている。
【００３８】
Ｔｒ１のドレイン端子にはＩＮが接続され、ゲート端子には制御信号生成回路１１からの第１の擬似故障データＦ２１が接続され、Ｔｒ１のソース端子はＡＮＤ３４の第１の入力へ接続されている。
【００３９】
Ｔｒ２のドレイン端子にはＩＮが接続され、ゲート端子には制御信号生成回路１１からの第２の擬似故障データＦ２２が接続され、Ｔｒ２のソース端子はＡＮＤ３４の第１の入力へ接続されている。
【００４０】
ＡＮＤ３５の第１の入力には制御信号生成回路１１からの選択信号Ｆ２０が接続され、第２の入力にはＦＥが接続され、ＡＮＤ３５の出力はＭＵＸ３３の制御入力およびＡＮＤ３４の第２の入力へ接続されている。
【００４１】
ＭＵＸ３３は、ＡＮＤ３５の出力が“１”である時に入力ｂを選択し、通常回路のテストノード（ＡＮＤ３２の出力ＩＮ）に基づいた擬似ＤＯ故障信号をＯＵＴへ出力する。これにより、ＤＯ故障生成回路３１は、Ｆ２０により選択され、ＦＥ＝“１”により活性化されている場合に、通常回路のテストノード（ＯＵＴ）に、Ｆ２１およびＦ２２に応じ、擬似的なＤＯ故障を発生させる。
【００４２】
また、ＭＵＸ３３は、ＡＮＤ３５の出力が“０”である時に入力ａを選択し、ＩＮの論理値をそのままＯＵＴへ出力する。これにより、ＤＯ故障生成回路３１が不活性の場合には、通常回路のテストノードであるＩＮおよびＯＵＴは論理的には同一のノードとして動作する。
【００４３】
Ｔｒ１およびＴｒ２は、ＤＯ故障としてＩＮにディレイをかけた信号を生成する。すなわち、Ｆ２１＝“１”でＦ２２＝“０”である時は、Ｔｒ１がオン、Ｔｒ２がオフとなり、ＩＮにＴｒ１のオン抵抗に対応したディレイおよびＡＮＤ３４のディレイをかけた信号が生成され、Ｆ２１＝“０”でＦ２２＝“１”である時は、Ｔｒ１がオフ、Ｔｒ２がオンとなり、ＩＮにＴｒ２のオン抵抗に対応したディレイおよびＡＮＤ３４のディレイをかけた信号が生成される。
【００４４】
さらに、Ｆ２１およびＦ２２がともに“１”である時は、Ｔｒ１およびＴｒ２がともにオンとなり、微小なディレイおよびＡＮＤ３４のディレイをかけた信号が生成される。
【００４５】
これにより、ＤＯ故障生成回路３１は、Ｆ２０およびＦＥにより選択、活性化されている場合に、Ｆ２１およびＦ２２に対応して、ディレイ値の異なるディレイ故障を通常回路のテストノード（ＯＵＴ）に擬似的に発生させる。
【００４６】
また、Ｆ２１およびＦ２２がともに“０”である時は、Ｔｒ１およびＴｒ２がともにオフとなり、ＤＯ故障生成回路３１はテストノードの擬似的なオープン故障を発生させる。
【００４７】
一方、ＤＯ故障生成回路３１が不活性（ＦＥ＝“０”）の通常動作時は、Ｆ２１およびＦ２２はともに“０”となるよう制御されており、しかも、ＡＮＤ３４の第１の入力は“don't care”となるため、通常回路に対して、例えば、動作速度の低下を招くような悪影響を及ぼすことはない。
【００４８】
なお、ＡＮＤ３４は、上記のように、通常動作時のオープン（hi-Z）状態の影響が他に及ばないように、および、一般的な論理回路（２入力ＡＮＤ）へのＤＯ故障の影響を解析できるように挿入されているものであり、適宜他の論理回路に変更するか、または、省略しても良い。
【００４９】
図５は、本発明の実施例１に係わる半導体装置におけるブリッジ（Ｂｒｉｄｇｅ）故障生成回路の一例を示す回路図である。ここでは、一例として、通常回路のＡＮＤ回路４２（以下、「ＡＮＤ４２」という。）の出力ノードに擬似的なブリッジ（Ｂｒｉｄｇｅ）故障（以下、「Ｂ故障」という。）を発生させるＢ故障生成回路４１を示した。
【００５０】
本発明の実施例１に係わる半導体装置におけるＢ故障生成回路４１は、２入力１出力のマルチプレクサ４３（以下、「ＭＵＸ４３」という。）、および２つのＡＮＤ回路４４および４５（以下、「ＡＮＤ４４および４５」という。）を備えている。
【００５１】
ＭＵＸ４３の第１の入力（入力ａ）にはＩＮとして一方のテストノードであるＡＮＤ４２の入力が接続され、第２の入力（入力ｂ）には制御信号生成回路１１からの擬似故障データＦ３１が接続され、ＭＵＸ４３の出力はＡＮＤ４４の第１の入力に接続されている。
【００５２】
ＭＵＸ４３の制御入力にはＡＮＤ４５の出力が接続され、ＡＮＤ４５の第１の入力には制御信号生成回路１１からの選択信号Ｆ３０が接続され、第２の入力にはＦＥが接続されている。
【００５３】
ＡＮＤ４４の第２の入力には“１”が入力され、ＡＮＤ４４の出力はＯＵＴとして他方のテストノードであるＡＮＤ４２の出力へ接続されている。
【００５４】
ＭＵＸ４３は、ＡＮＤ４５の出力が“１”である時に入力ｂを選択し、Ｂ故障生成回路４１は、通常回路のテストノードにＦ３１に基づく擬似的なＢ故障を発生させる。すなわち、テストノードＩＮとＦ３１が互いに異なる論理値である時に、ＡＮＤ４２の出力ノードとＡＮＤ４４の出力ノードの間に擬似的なＢ故障を活性化させ、正常時と異なる論理値を通常回路のテストノード（ＯＵＴ）に発生させる。
【００５５】
なお、Ｂ故障の強さ（Ｂ故障が活性化された時に正常時と異なる電位に引っ張る力。）は、ＡＮＤ４２に対するＡＮＤ４４の素子サイズを適宜選択することで調整できる。
【００５６】
また、図５には示していないが、Ｂ故障を発生させる箇所に直列に抵抗素子を挿入し、抵抗性のＢ故障を発生させることも可能である。
【００５７】
次に、上述した構成を持つ半導体装置の不良解析方法について説明する。  
図６は、本発明の実施例１に係わる半導体装置の不良解析方法を示すフロー図である。ここでは、主に、図１に示した制御信号生成回路１１および擬似故障生成回路１２ａ〜１２ｃの動作にかかわる部分を示した。
【００５８】
本発明の実施例１に係わる半導体装置の不良解析方法は、擬似故障生成回路１２ａ〜１２ｃを選択し擬似故障データを設定する故障設定ステップ（ＳＴ５１）、テストパターンを入力して半導体装置をテストするテストステップ（ＳＴ５２）、およびこのテストパターンによる不良（故障）検出能力を評価する解析評価ステップ（ＳＴ５３）を備えている。
【００５９】
ＳＴ５１では、制御信号生成回路１１にＳＤが入力され、擬似故障生成回路１２ａ〜１２ｃを選択するＦ１〜Ｆ３が生成される。そして、擬似故障生成回路１２ａ〜１２ｃはそれぞれがシミュレートするあらかじめ定められた擬似故障の故障モードに初期化設定される。
【００６０】
擬似故障生成回路１２ａ〜１２ｃがシミュレートする故障モードは、例えば、図２〜図５に示したような回路ネットにより実現され、これらを通常回路に挿入する箇所（テストノード）は、回路設計時に通常回路の論理ネット全体の中から適宜選択され、選択信号および制御信号生成回路１１と共に、通常回路の論理ネット内に挿入される。
【００６１】
ＳＴ５２では、ＳＴ５１で選択、設定された故障モード下で半導体装置にテストパターンが入力され、半導体装置がテストされる。通常は、ＦＥ＝“１”の状態でテストするが、適宜ＦＥ＝“０”とＦＥ＝“１”を変化させてテストしても良い。これにより、その故障モードが発生している場合のテスト結果が得られる。
【００６２】
ＳＴ５３では、ＳＴ５２で収集されたテスト結果に基づいて、その故障モードで表現（検出）可能な不良に対するテストパターンの不良（故障）解析能力が評価される。具体的には、まず、テスト結果を正常時のそれと比較し、ＳＴ５１で選択、設定した故障モードが検出できたかを判定する。
【００６３】
さらには、設定した故障モードを検出した複数のテストパターンサイクルの情報と、各テストパターンサイクルでの設定した故障モードを含む、ＬＳＩ内部に設定（存在）可能な全ての当該故障モードの検出・未検出情報（別途用意しておく。）を突き合わせ、故障（モード）の候補を絞り込んでいく。
【００６４】
以上のステップを繰り返すことで、半導体装置の不良解析のために用意したテストパターンが妥当および有効であるかを詳細に検討でき、不良解析の精度を向上させることができる。
【００６５】
上記実施例１によれば、実際のチップにおいてテストパターンおよび不良解析手法の妥当性と有効性を詳細に検討でき、不良解析の精度を向上させることができるので、半導体装置の歩留り向上を加速でき、その製造コストを大幅に削減することができる。
【００６６】
また、上記実施例１によれば、擬似的な故障を回路的な手段によって半導体装置の内部に作り込み、発生させる故障モードを外部からの入力によって制御できるので、チップ製造後に複数の故障モードをそれぞれ独立に解析でき、テストパターンの妥当性を効率よく検証することができる。
【００６７】
さらに、上記実施例１によれば、擬似故障生成回路１２ａ〜１２ｃを初期化設定する外部からの入力データ（ＳＤ）はリセット期間中に入力されるので、通常動作またはテスト動作に影響を与えずに半導体装置の不良解析精度を向上させることができる。
【００６８】
上述の実施例１では、擬似故障生成回路１２ａ〜１２ｃがシミュレートする故障モードは、縮退故障、ＤＯ故障、およびＢ故障の３種類であるとしたが、本発明はこれに限られるものではなく、回路的手段またはレイアウト手段によって半導体装置に組み込める擬似的な故障モードであれば、原理的に適用可能である。後者の例としては、例えば、ＭＯＳ−ＦＥＴのソース部分の電源コンタクトをオープンにするといった故障モードがある。
【００６９】
また、上述の実施例１では、外部端子の増加を抑制するために制御信号生成回路１１に入力される選択基準信号ＳＤはシリアル入力であるとしたが、本発明はこれに限られるものではなく、外部端子数の制約が緩和できるのであれば、例えば、複数ビットのパラレルデータをデコードして制御信号Ｆ１〜Ｆ３を生成するようにしても良い。
【００７０】
さらに、上述の実施例１では、ＤＯ故障生成回路３１におけるＴｒ１およびＴｒ２はＭＯＳ−ＦＥＴであるとしたが、本発明はこれに限られるものではなく、抵抗とスイッチ機能を有する素子であれば、これらに代替することが可能である。また、説明を容易にするため、ＤＯ故障生成回路３１のＭＯＳ−ＦＥＴは２つであるとしたが、本発明はこれに限られるものではない。
【００７１】
さらに、上述の実施例１では、Ｂ故障生成回路４１は、説明のために、ＡＮＤ４２の出力ノードにＢ故障を発生させるとしたが、本発明はこれに限られるものではなく、通常回路の任意のノードにＢ故障を発生させるよう構成することができる。その場合、ＡＮＤ４４はテストノードに合わせた論理回路に置き換えて構成すればよい。
【実施例２】
【００７２】
図８は、本発明の実施例２に係わる半導体装置を示す回路ブロック図である。ここでは、主に、擬似故障生成回路とその制御にかかわる部分を示した。
【００７３】
本発明の実施例２に係わる半導体装置は、制御信号生成回路７１、および擬似故障生成回路７２ａ〜７２ｃを備えている。
【００７４】
制御信号生成回路７１の入力には外部からの選択基準信号（以下、「ＳＤ」という。）および外部からの活性化信号（以下、「ＦＥ」という。）が接続され、制御信号生成回路１１の第１の出力は制御信号Ｆ７として擬似故障生成回路７２ａの入力に接続されている。
【００７５】
制御信号生成回路７１の第２の出力は制御信号Ｆ８として擬似故障生成回路７２ｂの入力に接続され、制御信号生成回路７１の第３の出力は制御信号Ｆ３として擬似故障生成回路７２ｃの入力に接続されている。
【００７６】
擬似故障生成回路７２ａのデータ入力（以下、「ＩＮ」という。）およびデータ出力（以下、「ＯＵＴ」という。）には通常回路のテストノードが接続され、擬似故障生成回路７２ｂのＩＮおよびＯＵＴには通常回路の別のテストノードが接続され、擬似故障生成回路７２ｃのＩＮおよびＯＵＴには通常回路のさらに別のテストノードが接続されている。
【００７７】
制御信号生成回路７１は、外部から入力されるＦＥおよびＳＤに基づいて、擬似故障生成回路７２ａ〜７２ｃをそれぞれ制御するＦ７〜Ｆ９を生成し、対応する擬似故障生成回路７２ａ〜７２ｃへ出力する。
【００７８】
実施例１との違いは、実施例１で擬似故障生成回路１２ａ〜１２ｃにおかれていた制御用のＡＮＤ回路（例えば、図２におけるＡＮＤ２４など。）を制御信号生成回路７１の中に置き、擬似故障生成回路１２ａ〜１２ｃをそれぞれ選択、活性化する制御信号をＦ７〜Ｆ９として出力していることである。
【００７９】
制御信号生成回路７１に入力されるＦＥおよびＳＤは、実施例１と同様なので、詳しい説明は省略する。
【００８０】
擬似故障生成回路７２ａ〜７２ｃは、それぞれＦ７〜Ｆ９によって選択、活性化され、それぞれがあらかじめ設定されている擬似故障を通常回路のテストノードに発生させる。
【００８１】
例えば、図９は、本発明の実施例２に係わる半導体装置における縮退故障生成回路の一例を示す回路図である。ここでは、実施例１の図３に対応する縮退故障生成回路８５を示した。
【００８２】
本発明の実施例２に係わる半導体装置における縮退故障生成回路８５は、２入力１出力のＭＵＸ８６を備えている。  
ＭＵＸ８６の第１の入力（入力ａ）にはＩＮとしてテストノードであるＡＮＤ２２の出力が接続され、第２の入力（入力ｂ）には制御信号生成回路７１からの擬似故障データＦ７２（制御信号Ｆ７の一部。）が接続され、ＭＵＸ８６の制御入力には制御信号生成回路７１からの選択信号Ｆ７１（制御信号Ｆ７の一部。）が接続され、ＭＵＸ８６の出力はＯＵＴとして通常回路のテストノードに接続されている。
【００８３】
縮退故障生成回路８５の機能および動作は、上述した実施例１のＮＡＤ２７の機能および動作を除けば、実施例１と同様であるので、詳しい説明は省略する。
【００８４】
ＤＯ故障生成回路およびＢ故障生成回路は、上述した縮退故障生成回路８５と同じように制御用のＡＮＤ回路を除けば、実施例１と同様であるので、説明は省略する。
【００８５】
また、上述のような構成の本発明の実施例２に係わる半導体装置の不良解析方法は、実施例１と同様であるので、説明は省略する。
【００８６】
上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、擬似故障生成回路７２ａ〜７２ｃを半導体装置内に配置する際、活性化信号ＦＥのための配線を別途設ける必要がなく、半導体装置の面積増加、つまり、チップコストの上昇を抑えることができる。
【００８７】
なお、上述の実施例１および実施例２において説明した制御信号生成回路および擬似故障生成回路の具体例は、これらに限られるものではなく、フリップフロップ等のメモリ回路を含む演算回路の組み合わせで実現することができる。
【００８８】
また、擬似故障生成回路は、半導体装置の設計時に、通常回路の論理ネット中に挿入されるが、その挿入箇所は、全体の中から無作為に選択するか、故障検出が困難と推定される箇所を抽出して選択される。特に、ＤＯ故障生成回路の場合は、検出／未検出の境界にあるノードからも選択される。
【００８９】
また、擬似故障生成回路の挿入方法としては、例えば、ＤＯ故障生成回路の場合、種々の大きさのＤＯ故障生成回路を挿入する方法、あるいは、各ＤＯ故障生成回路において遅延の大きさを選択できるように故障データを挿入する方法などがある。また、Ｂ故障生成回路の場合は、異なる強度や異なる抵抗を含んだＢ故障生成回路を挿入する方法、あるいは、各Ｂ故障生成回路においてこれらを選択できるように故障データを挿入する方法などがある。
【００９０】
さらに、半導体装置の中に複数種類の擬似故障生成回路を挿入することも可能である。具体的な挿入作業としては、人手で半導体装置の論理ネットを変更する方法、あるいは、適当なＥＤＡ（Electronic Design Automation）ツールによって半導体装置の論理ネットに自動的に挿入する方法などがある。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１に係わる半導体装置を示す回路ブロック図。
【図２】本発明の実施例１に係わる半導体装置における縮退故障生成回路の一例を示す回路図。
【図３】本発明の実施例１に係わる半導体装置における縮退故障生成回路の別の一例を示す回路図。
【図４】本発明の実施例１に係わる半導体装置におけるディレイ（Ｄｅｌａｙ）/オープン（Ｏｐｅｎ）故障生成回路の一例を示す回路図。
【図５】本発明の実施例１に係わる半導体装置におけるブリッジ（Ｂｒｉｄｇｅ）故障生成回路の一例を示す回路図。
【図６】本発明の実施例１に係わる半導体装置の不良解析方法を示すフロー図。
【図７】本発明の実施例１に係わる半導体装置における縮退故障生成回路の別の一例を示す回路図。
【図８】本発明の実施例２に係わる半導体装置を示す回路ブロック図。
【図９】本発明の実施例２に係わる半導体装置における縮退故障生成回路の一例を示す回路図。
【符号の説明】
【００９２】
１１、７１  制御信号生成回路
１２ａ〜１２ｃ、７２ａ〜７２ｃ  擬似故障生成回路
２１、２５、７５、８５  縮退故障生成回路
３１  ディレイ（Ｄｅｌａｙ）/オープン（Ｏｐｅｎ）故障生成回路
４１  ブリッジ（Ｂｒｉｄｇｅ）故障生成回路
ＳＤ  選択基準信号
ＦＥ  活性化信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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