(57)【要約】【課題】加工歩留まりを低下させることなく、回路修正個所におけるスパッタ加工を意図した加工形状にて行うことのできるスパッタリング方法を提供する。【解決手段】回路修正を行う範囲に対応して設定されるメイン加工エリア２２の近傍位置にサブ加工エリア２３を設定し、メイン加工エリア２２に先立ってサブ加工エリア２３を事前にスパッタする。【選択図】      図１
2007018980.tif 000002
【特許請求の範囲】
【請求項１】
回路修正を行う範囲にイオンビームを照射して半導体装置表面をスパッタするスパッタリング方法において、
前記回路修正を行う範囲に対応して設定されるメイン加工エリアの近傍位置にサブ加工エリアを設定し、前記メイン加工エリアに先立って前記サブ加工エリアを事前にスパッタすることを特徴とするスパッタリング方法。
【請求項２】
前記サブ加工エリアをスパッタして該サブ加工エリア内にピンホールを少なくとも１つ発生させた状態で、前記メイン加工エリアをスパッタする、
請求項１記載のスパッタリング方法。
【請求項３】
前記サブ加工エリア内における前記半導体装置表面の絶縁膜には、前記ピンホールを誘発させるための穴が予め形成される、
請求項２記載のスパッタリング方法。
【請求項４】
前記サブ加工エリアは、前記メイン加工エリアの周囲を囲む態様で設けられる、
請求項１乃至３のいずれか一項記載のスパッタリング方法。
【請求項５】
回路修正を行う範囲にイオンビームを照射して半導体装置表面をスパッタするスパッタリング装置において、
前記回路修正を行う範囲に対応して設定されるメイン加工エリアの近傍位置にサブ加工エリアを設定し、前記メイン加工エリアに先立って前記サブ加工エリアを事前にスパッタすることを特徴とするスパッタリング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパッタリング方法及びスパッタリング装置に係り、詳しくは、回路修正を行う際における集束イオンビームを使用したスパッタ加工を好適に行うための技術に関する。
【０００２】
近年、半導体装置（ＬＳＩ）は高集積化、高機能化が進められると同時にコストダウンが要求されている。このため、ＬＳＩの製造工程において、生産性の向上とコストダウンが求められている。
【背景技術】
【０００３】
ＬＳＩは、その製造工程において出荷前に動作試験が行われる。この動作試験において動作不良が発見されたＬＳＩは、集束イオンビーム加工装置（ＦＩＢ：Focused Ion Beam）を用いて不具合個所が修正される。
【０００４】
例えば２つの配線を接続する修正を行う場合、図７に示すように、ＦＩＢ装置５１は、矩形状にパターン設定したＬＳＩ５２上の加工エリア５３（回路修正範囲）をイオンビームによりスパッタし、ＬＳＩ５２表面の絶縁膜（図８に示すカバー膜５４や配線間絶縁膜５５等）を削ることにより目的の配線を露出させる。その後、この加工エリア５３を含むＬＳＩ５２表面にタングステンガス等を吹き付けながら導電体を貼り付けることにより２つの配線を接続する。
【特許文献１】特開２０００−３６２７３号公報
【特許文献２】特開２０００−４７３７１号公報
【特許文献３】特開平７−２９８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記スパッタリング方法においては、図８に示すように、加工エリア５３のスパッタに伴いＬＳＩ５２表面付近に蓄積された電荷がカバー膜５４や配線間絶縁膜５５の耐電圧を超えて導電体部分（例えば配線５６）にリークすると、そのリークエネルギーによって加工エリア５３内のカバー膜５４にピンホール５７が発生する。このピンホール５７が発生すると、その周辺に蓄積されている電荷が該ピンホール５７へと流れ込み、その部分が局所的にスパッタされるようになる。その結果、加工エリア５３内にて、意図した加工を行うことができない（目的とする配線５６を露出させることができない）という問題があり、このことが加工歩留まりの低下を招く要因となっていた。
【０００６】
この対策として、例えば、特許文献１には、電荷の蓄積される範囲に紫外線を照射して絶縁膜を導電化させることにより、ピンホールの発生要因となる電荷を逃がす方法が開示されている。しかし、プログラム等のデータが電気的に書き込まれたＥＥＰＲＯＭを搭載するＬＳＩの場合、その回路修正加工にこの方法を適用すると、記憶データが消失するといった問題がある。
【０００７】
また、特許文献２には、帯電中和用の電子（以下、これを便宜上、中和電子という）を照射して電荷蓄積を中和させることにより、電荷を除去する方法が開示されている。しかし、電荷の蓄積量は、絶縁膜の厚みや配線密度の違いにより加工エリアに応じて異なる。このため、電荷を除去し得る最適な中和電子量を加工エリアに応じて的確に判断することは難しいという問題がある。
【０００８】
また、特許文献３には、イオンビームを照射する試料表面に薄い導電層を塗布し、その導電層から接地へのリーク経路を確保することで、電荷の蓄積を防止する方法が開示されている。しかし、この方法では、回路修正後に、不要となった上記導電層を剥がす作業（工程）が必要となるため、余分な工程と工数が発生するという問題が生じる。
【０００９】
本発明は、このような従来の実情に鑑みてなされたものであり、その目的は、加工歩留まりを低下させることなく、回路修正個所におけるスパッタ加工を意図した加工形状にて行うことのできるスパッタリング方法及びスパッタリング装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、請求項１又は５に記載の発明では、回路修正を行う範囲として設定するメイン加工エリアの近傍位置にサブ加工エリアを設定し、メイン加工エリアに先立ってサブ加工エリアを事前にスパッタするようにした。このようにすれば、メイン加工エリアのスパッタに伴い該メイン加工エリア内に蓄積される電荷をサブ加工エリアを通じて逃がすことができ、メイン加工エリア内に電荷が蓄積されることを抑制することができる。これにより、メイン加工エリア内におけるピンホールの発生を抑制して、メイン加工エリアのスパッタ加工を意図した加工形状にて行うことができる。従って、加工歩留まりの低下も抑制される。
【００１１】
請求項２に記載の発明では、サブ加工エリアをスパッタして該サブ加工エリア内にピンホールを少なくとも１つ発生させた状態でメイン加工エリアをスパッタするようにした。このようにすれば、メイン加工エリア内に蓄積される電荷をサブ加工エリア内に予め発生させたピンホールを経由してリークさせることができる。
【００１２】
請求項３に記載の発明では、サブ加工エリア内における半導体装置表面の絶縁膜には、ピンホールを誘発させるための穴を予め形成するようにした。このようにすれば、ピンホールを任意の特定個所（穴位置）に発生させることができる。
【００１３】
請求項４に記載の発明では、サブ加工エリアを、メイン加工エリアの周囲を囲む態様で設けるようにした。このようにすれば、メイン加工エリアに蓄積される電荷のリーク経路をメイン加工エリアの周囲に確保することができる。
【発明の効果】
【００１４】
上記の発明によれば、加工歩留まりを低下させることなく、回路修正個所におけるスパッタ加工を意図した加工形状にて行うことのできるスパッタリング方法及びスパッタリング装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のスパッタリング方法を半導体装置（ＬＳＩ）の回路修正加工に適用した一実施の形態を図１〜図４に従って説明する。
図２は、スパッタリング装置として使用する集束イオンビーム加工装置（以下、ＦＩＢ装置という）の概略構成を示すブロック図である。
【００１６】
ＦＩＢ装置１は真空容器２を備え、該真空容器２内には、イオン源３、電子系４、アパーチャ５、デフレクタ６及びステージ７が設けられている。イオン源３から引き出されたイオンビームＢ１は、電子系４により所定の加速電圧が印加されて集束され、アパーチャ５を通してさらに絞り込まれる。そして、そのイオンビームＢ１は、デフレクタ６を通して偏向された後、ステージ７上に載置されている試料（回路修正を行うＬＳＩ８）に照射される。デフレクタ６は、走査偏向器であって、コントローラ９から出力される走査制御信号に基づいて、イオンビームＢ１の照射位置を調整する。
【００１７】
コントローラ９は、制御部１１、メモリ１２、入力部１３及び出力部１４を備えている。制御部１１は、中央処理装置（ＣＰＵ）により構成され、メモリ１２に格納されている制御プログラムに従いＦＩＢ装置１の動作を制御する。メモリ１２には、制御プログラムの他に、イオンビームＢ１を照射してＬＳＩ８表面をスパッタ加工するスパッタエリア２１（図１）の加工パターンに応じたパターンデータが記憶されている。
【００１８】
入力部１３は、図示しない操作パネルを含み、制御部１１による制御プログラムの起動や各種パラメータを入力する為のユーザからの要求や指示に用いられる。出力部１４は、制御部１１から通知されるパターンデータに基づいて、スパッタエリア２１の加工パターンに応じた走査制御信号を生成し出力する。この走査制御信号に基づいて、デフレクタ６が作動されることにより、イオンビームＢ１の走査方向、走査量などが調整され、ＬＳＩ８上のスパッタエリア２１がイオンビームＢ１によりスパッタされる。なお、図示は割愛しているが、ＦＩＢ装置１は、ＬＳＩ８に照射した電子の帰り電子である二次電子を検出することにより、走査イオン像（ＳＩＭ：Scanning Ion Microscope ）として結像させたＬＳＩ８の断面形状を示すイメージ画像（ＳＩＭ画像）を、図示しないディスプレイ上に表示させる。これにより、スパッタリング作業はＳＩＭ画像を観察しながら行われる。
【００１９】
図１は、スパッタエリア２１の加工パターンを示す説明図である。
スパッタエリア２１は、メイン加工エリア２２と、サブ加工エリア２３とから構成されている。メイン加工エリア２２は、修正すべきＬＳＩ８の回路個所（回路修正を行う範囲）に対応して設定される。なお、本実施の形態では、メイン加工エリア２２を正方形状の加工パターンとしたが、正方形状に限らず、矩形状又はその他の形状としてもよい。
【００２０】
サブ加工エリア２３は、メイン加工エリア２２の範囲及びメイン加工エリア２２の周辺の配線密度に基づいて、該メイン加工エリア２２の近傍位置にて配線密度が低い粗密度の位置、換言すれば、サブ加工エリア２３内にピンホール２４（図３参照）を誘発させるに適した位置に設定される。
【００２１】
具体的には、本実施の形態ではサブ加工エリア２３は、メイン加工エリア２２の周囲を囲む態様で、該メイン加工エリア２２の各辺に沿った近傍位置に設定されている。なお、この際、より好ましくは、メイン加工エリア２２に極力近い位置、且つ、許容電流が極力大きい配線（例えば電源配線）の近傍位置にサブ加工エリア２３を設定するのがよい。メイン加工エリア２２に極力近い位置とすれば、メイン加工エリア２２内に蓄積される電荷を、サブ加工エリア２３内に発生させるピンホール２４を通じて好適に逃がすことができる。また、許容電流が極力大きい配線の近傍位置とすれば、ピンホール２４を通じて流れる電荷リークによってＬＳＩ８がダメージ（配線や素子等の損傷）を受ける影響を極力小さくすることができる。なお、本実施の形態ではサブ加工エリア２３を矩形状の加工パターンとしたが、矩形状に限定されない。
【００２２】
図３は、上記スパッタエリア２１の加工方法を示す工程説明図である。
図３（ａ）に示すように、ＦＩＢ装置１は、まず、メイン加工エリア２２の周辺のサブ加工エリア２３をスパッタリングして、同エリア２３内にピンホール２４（図３（ｂ））を少なくとも１つ発生させる。この際、サブ加工エリア２３をスパッタする深さは、配線や素子等の導電体部分を削ることのないように、ＬＳＩ８表面の絶縁膜（後述するカバー膜２５）を浅く削る程度とする（図４参照）。そして、ＦＩＢ装置１は、このようにサブ加工エリア２３内にピンホール２４を発生させた後、続いて、図３（ｃ）に示すように、メイン加工エリア２２をスパッタリングする。即ち、本実施の形態に係るＦＩＢ装置１は、メイン加工エリア２２に先立って事前にサブ加工エリア２３を加工し、サブ加工エリア２３内にピンホール２４を予め発生させた状態でメイン加工エリア２２を加工する。これにより、サブ加工エリア２３内に、メイン加工エリア２２内に蓄積される電荷を逃がすためのリーク経路を確保することができる。
【００２３】
図４は、上記メイン加工エリア２２の加工後の状態を示す要部断面図である。
同図に示すように、カバー膜２５及び該カバー膜２５の下層の配線間絶縁膜２６には、サブ加工エリア２３から配線２７への電荷リークによって生じたピンホール２４が形成されている。配線２８は、回路修正すべき目的とする配線であって、サブ加工エリア２３の加工後に、メイン加工エリア２２内のカバー膜２５及び配線間絶縁膜２６がスパッタされて削られることにより露出される。本実施の形態では、このメイン加工エリア２２の加工時、同エリア２２内のカバー膜２５及び配線間絶縁膜２６に蓄積される電荷が、その近傍位置（サブ加工エリア２３）にて予め形成されたより抵抗の低いピンホール２４へと流れ込むことで、メイン加工エリア２２内における電荷蓄積が抑制される。これにより、メイン加工エリア２２内におけるピンホールの発生を抑制して、メイン加工エリア２２の加工形状が意図しない形状となることを防止することができる。
【００２４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）回路修正を行う範囲として設定されるメイン加工エリア２２の近傍位置に、該メイン加工エリア２２に先立って事前加工するサブ加工エリア２３を設定し、該サブ加工エリア２３内にピンホール２４を発生させた状態でメイン加工エリア２２を加工するようにした。このようにすれば、メイン加工エリア２２内に蓄積される電荷を、サブ加工エリア２３内に予め発生させたピンホール２４を経由してリークさせることができる。これにより、メイン加工エリア２２内におけるピンホールの発生を抑制して、該メイン加工エリア２２のスパッタ加工を意図した加工形状にて行うことができる。
【００２５】
（２）メイン加工エリア２２のスパッタ加工を意図した加工形状にて行うことができるため、加工歩留まりを向上させることができる。
（３）メイン加工エリア２２内での電荷蓄積が抑制されることにより、イオンビームＢ１のドリフト現象（ビーム照射位置のずれ）を抑制することができる。これにより、メイン加工エリア２２内におけるスパッタ加工精度を向上させることができる。
【００２６】
（４）メイン加工エリア２２内での電荷蓄積が抑制されることにより、イメージ画像（ＳＩＭ画像）の乱れを抑制することができる。これにより、回路修正作業を好適に行うことができる。
【００２７】
（５）メイン加工エリア２２内でのピンホールの発生が抑制されるため、該メイン加工エリア２２内の配線や素子が損傷を受けることを回避することができる。
（６）メイン加工エリア２２内に蓄積される電荷を誘導させるためのピンホール２４をサブ加工エリア２３内に発生させておくことで、メイン加工エリア２２のスパッタ加工を強度のビーム照射で行うことが可能となる。これにより、メイン加工エリア２２のスパッタ加工を効率化することができる。
【００２８】
なお、上記実施の形態は、以下の変形例の態様で実施してもよい。
・図５（ａ）〜（ｄ）に示すようにサブ加工エリアを設定してもよい。（ａ）はメイン加工エリア２２の周囲を囲む態様でサブ加工エリア３１を略環状に設けたもの、（ｂ）はメイン加工エリア２２の対角上の位置にサブ加工エリア３２を設けたもの、（ｃ）はメイン加工エリア２２の一つの辺に対してサブ加工エリア３３を設けたもの、（ｄ）はメイン加工エリア２２の一つの角に対してサブ加工エリア３４を設けたものである。即ち、サブ加工エリアは、メイン加工エリア２２内に蓄積される電荷を、該サブ加工エリア内に発生させるピンホール２４を通じて上手く逃がすことができる位置であれば、メイン加工エリア２２の近傍位置にて任意の位置に設けることができる。
【００２９】
・図６（ａ）〜（ｄ）に示すようにサブ加工エリアを設定してもよい。なお、この図６に示すサブ加工エリア４１〜４４は、図５に示すサブ加工エリア３１〜３４と同じ配置である。図５との違いは、サブ加工エリア４１〜４４に穴４１ａ，４２ａ，４３ａ，４４ａが設けられている点である。穴４１ａ，４２ａ，４３ａ，４４ａは、カバー膜２５を薄くしておくことでサブ加工エリア４１〜４４内の特定の位置（つまり各穴の位置）にピンホール２４を発生させるためのものであり、サブ加工エリア４１〜４４の加工に先立って、前もって形成される。この形成方法としては、弱いイオンビームＢ１を照射する、あるいは、物理的にカバー膜２５に穴をあける、等により形成することができる。なお、必ずしも各サブ加工エリア４１〜４４内に形成することに限定されない。各サブ加工エリア４１〜４４外の近傍位置に設けるようにしてもよい。
【００３０】
・メイン加工エリア２２の加工時に、サブ加工エリア２３内に必ずしもピンホール２４が発生していなくてもよい。サブ加工エリア２３をスパッタしてカバー膜２５を単に薄くするのみでも、それをメイン加工エリア２２内に蓄積される電荷のリーク経路とすることができる。これにより、メイン加工エリア２２内における電荷の蓄積を抑制させることができる。
【００３１】
以下、上記実施の形態及び上記変形例から把握できる技術的思想を付記する。
（付記１）  回路修正を行う範囲にイオンビームを照射して半導体装置表面をスパッタするスパッタリング方法において、
前記回路修正を行う範囲に対応して設定されるメイン加工エリアの近傍位置にサブ加工エリアを設定し、前記メイン加工エリアに先立って前記サブ加工エリアを事前にスパッタすることを特徴とするスパッタリング方法。
（付記２）  前記サブ加工エリアをスパッタして該サブ加工エリア内にピンホールを少なくとも１つ発生させた後に、前記メイン加工エリアをスパッタする、
付記１記載のスパッタリング方法。
（付記３）  前記サブ加工エリア内又は該サブ加工エリア外の近傍位置にて、前記半導体装置表面の絶縁膜には、前記ピンホールを誘発させるための穴が予め形成される、
付記２記載のスパッタリング方法。
（付記４）  前記サブ加工エリアは、前記メイン加工エリアの周辺にて許容電流が大きい配線の近傍位置に設定される、
付記１乃至３のいずれか一記載のスパッタリング方法。
（付記５）  前記サブ加工エリアをスパッタする深さは、前記半導体装置表面の絶縁膜を浅く削る深さである、
付記１乃至４のいずれか一記載のスパッタリング方法。
（付記６）  前記サブ加工エリアは、前記メイン加工エリアの周囲を囲む態様で設けられる、
付記１乃至５のいずれか一記載のスパッタリング方法。
（付記７）  回路修正を行う範囲にイオンビームを照射して半導体装置表面をスパッタするスパッタリング装置において、
前記回路修正を行う範囲に対応して設定されるメイン加工エリアの近傍位置にサブ加工エリアを設定し、前記メイン加工エリアに先立って前記サブ加工エリアを事前にスパッタすることを特徴とするスパッタリング装置。
（付記８）  付記１乃至６のいずれか一記載のスパッタリング方法により作成された半導体装置。
【図面の簡単な説明】
【００３２】
【図１】一実施の形態のスパッタエリアを示す説明図。
【図２】一実施の形態のＦＩＢ装置の概略構成を示すブロック図。
【図３】（ａ）〜（ｃ）はスパッタエリアの加工方法を示す工程説明図。
【図４】メイン加工エリアの加工後の状態を示す要部断面図。
【図５】（ａ）〜（ｄ）は別のサブ加工エリアの設定例を示す説明図。
【図６】（ａ）〜（ｄ）は別のサブ加工エリアの設定例を示す説明図。
【図７】従来のスパッタエリアを示す説明図。
【図８】従来の加工エリアの加工後の状態を示す断面図。
【符号の説明】
【００３３】
１  ＦＩＢ装置（スパッタリング装置）
８  ＬＳＩ（半導体装置）
２１  スパッタエリア
２２  メイン加工エリア
２３，３１〜３４，４１〜４４  サブ加工エリア
２４  ピンホール
２５  カバー膜（絶縁膜）
４１ａ，４２ａ，４３ａ，４４ａ  穴
Ｂ１  イオンビーム
【図１】
2007018980.tif 000003
【図２】
2007018980.tif 000004
【図３】
2007018980.tif 000005
【図４】
2007018980.tif 000006
【図５】
2007018980.tif 000007
【図６】
2007018980.tif 000008
【図７】
2007018980.tif 000009
【図８】
2007018980.tif 000010