(57)【要約】【課題】  従来の半導体装置では通常動作時あるいはテスト時において半導体装置が搭載される基板上で、半導体装置の外部端子同士を接続する必要があった。【解決手段】  半導体装置は、第１の制御信号あるいは第２の制御信号に基づいて所定動作を行う第１の半導体チップと、外部から入力された前記第１の制御信号あるいは内部で生成された前記第２の制御信号を選択的に出力する第２の半導体チップと、前記第２の半導体チップから出力された前記第１あるいは第２の制御信号を前記第１の半導体チップに入力する配線とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の制御信号あるいは第２の制御信号に基づいて所定動作を行う第１の半導体チップと、
外部から入力された前記第１の制御信号あるいは内部で生成された前記第２の制御信号を選択的に出力する第２の半導体チップと、
前記第２の半導体チップから出力された前記第１あるいは第２の制御信号を前記第１の半導体チップに入力する配線とを有する半導体装置。
【請求項２】
前記第２の半導体チップは、外部から前記第１の制御信号の入力がある場合に当該第１の制御信号を所定端子に出力し、外部から前記第１の制御信号の入力がない場合に内部で生成された前記第２の制御信号を前記所定端子に出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体チップは、前記第１の制御信号あるいは前記第２の制御信号を出力する経路を選択するセレクタと、
前記セレクタが選択する経路を決定する制御レジスタとを有することを特徴とする請求項１あるいは２に記載の半導体装置。
【請求項４】
外部から第１の制御信号が入力された場合に当該第１の制御信号を所定端子に出力し、外部から前記第１の制御信号の入力がない場合に内部で生成された第２の制御信号を前記所定端子に出力する半導体チップ。
【請求項５】
前記半導体チップは、前記第１あるいは第２の制御信号を出力する経路を選択するセレクタを有することを特徴とする請求項４に記載の半導体チップ。
【請求項６】
前記半導体チップは、前記セレクタが選択する経路を決定する制御レジスタを有することを特徴とする請求項５に記載の半導体チップ。
【請求項７】
第１の半導体チップ及び第２の半導体チップを有する半導体装置の動作制御方法であって、
前記第２の半導体チップは、外部から第１の制御信号が入力された場合に当該第１の制御信号を所定端子に出力し、
前記第２の半導体チップは、外部から前記第１の制御信号の入力がない場合に当該第２の半導体チップ内で生成された第２の制御信号を前記所定端子に出力し、
前記所定端子に出力された前記第１あるいは前記第２の制御信号を前記第１の半導体チップに入力する半導体装置の動作制御方法。
【請求項８】
第１外部端子と、
前記第１外部端子に電気的に接続した第１端子と、前記第１端子に入力した第１制御信号と内部で生成した第２制御信号との一方を選択して出力する第２端子とを有する第１半導体チップと、
前記第２端子と電気的に接続した第３端子を有し、前記第１および第２制御信号により同一の制御を受ける第２半導体チップとを有する半導体装置。
【請求項９】
前記第１の半導体チップは、前記第１および第２制御信号のいずれか一方を選択して前記第２端子に出力するセレクタ回路を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記セレクタ回路は、前記第１および第２制御信号のどちらを選択するかを決定するレジスタを有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第２外部端子をさらに有し、
前記第２外部端子から入力される信号が前記レジスタに書き込まれることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２及び第３端子は、外部から直接アクセスできないことを特徴とする請求項８から請求項１１のいずれか一に記載の半導体装置。
【請求項１３】
前記第２端子と第３端子と前記第２および第３端子を接続する配線とが封止されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の半導体チップはロジックチップであり、前記第２の半導体チップはメモリチップであることを特徴とする請求項８から請求項１３のいずれか一に記載の半導体装置。
【請求項１５】
前記第３端子は、チップセレクト信号を入力する端子であることを特徴とする請求項８から請求項１４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にロジックチップとメモリチップとを有する半導体装置に関する。
【背景技術】
【０００２】
従来から、例えばロジックチップとメモリチップなどの複数の半導体チップを１つのパッケージに搭載するＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）などの半導体装置が知られている。特許文献１には、このような半導体装置のテストに関する技術が開示されている。
【０００３】
ＳＩＰでは、テスト時において、各々のチップを単体でテストを行う必要がある。例えばロジックチップとメモリチップを有するＳＩＰにおいて、メモリチップを単体でテストを行う場合は、通常動作時にロジックチップがメモリチップに送信する制御信号、例えばＣＳ信号（Ｃｈｉｐ  Ｓｅｌｅｃｔ信号）を、ＳＩＰの外部から入力する必要がある。
【０００４】
メモリチップを単体でテストする時にこのＣＳ信号をロジックチップから送信すると、テストで異常が発見されたときに、その異常がメモリチップ自体の異常なのか、それともロジックチップのＣＳ信号を生成および送信する機能の異常なのかが判別できないからである。
【０００５】
そのため、このＣＳ信号を入力するためにメモリチップに設けられた端子（ＣＳ入力端子）をＳＩＰの外部端子に接続しておき、テスト時にこのＣＳ信号をＳＩＰの外部からメモリチップに入力できるようにしている。
【０００６】
同様に、ロジックチップを単体でテストするために、このＣＳ信号を出力するためにロジックチップの設けられた端子（ＣＳ出力端子）をＳＩＰの外部端子に接続しておく。
【０００７】
ここで、メモリチップのＣＳ入力端子に接続される外部端子と、ロジックチップのＣＳ出力端子に接続される外部端子とは、別個の外部端子である。もし、同一の端子とすると、ＣＳ入力端子とＣＳ出力端子が、テスト時においても短絡してしまう。すると、メモリチップの単体テストをしているときに、ロジックチップから意図しないＣＳ信号が出力されてしまうと、テストが正常に行われない。
【特許文献１】特開２００４−８５３６６号公報
【特許文献２】ＷＯ２００２／０７５３４１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者は、上記従来技術には以下の課題があることを見出した。
通常動作時には、ＣＳ信号をロジックチップからメモリチップに送信しなければならない。そのため、ＣＳ入力端子に接続した外部端子とＣＳ出力端子に接続した外部端子を、ＳＩＰを搭載する基板上で短絡しなければならず、ＳＩＰを搭載する基板の設計者は、この点を考慮しなければならなかった。
【課題を解決するための手段】
【０００９】
本発明の１態様による半導体装置は、第１の制御信号あるいは第２の制御信号に基づいて所定動作を行う第１の半導体チップと、外部から入力された前記第１の制御信号あるいは内部で生成された前記第２の制御信号を選択的に出力する第２の半導体チップと、前記第２の半導体チップから出力された前記第１あるいは第２の制御信号を前記第１の半導体チップに入力する配線とを有する。
【００１０】
本発明の半導体装置によれば、ＳＩＰ内に第１あるいは第２の制御信号を第１の半導体チップに入力するための配線を有することで、ＣＳ入力端子に接続した外部端子とＣＳ出力端子に接続した外部端子を、ＳＩＰを搭載する基板上で短絡する必要がなくなる。
【００１１】
本発明の１態様による半導体チップは、外部から第１の制御信号が入力された場合に当該第１の制御信号を所定端子に出力し、外部から前記第１の制御信号の入力がない場合に内部で生成された第２の制御信号を前記所定端子に出力する。
【００１２】
本発明の半導体装置によれば、通常動作時には半導体チップ内部で生成された第２の制御信号を、テスト時には外部から入力された第１の制御信号を所定端子に出力することが可能である。
【００１３】
また、本発明の１態様による半導体装置の動作制御方法は、第１の半導体チップ及び第２の半導体チップを有する半導体装置の動作制御方法であって、前記第２の半導体チップは、外部から第１の制御信号が入力された場合に当該第１の制御信号を所定端子に出力し、前記第２の半導体チップは、外部から前記第１の制御信号の入力がない場合に当該第２の半導体チップ内で生成された第２の制御信号を前記所定端子に出力し、前記所定端子に出力された前記第１あるいは前記第２の制御信号を前記第１の半導体チップに入力する。
【００１４】
本発明の半導体装置の動作制御方法によれば、通常動作時には半導体チップ内部で生成された第２の制御信号を、テスト時には外部から入力された第１の制御信号を所定端子に出力することが可能である。また、通常動作時あるいはテストを行う場合、第１の半導体チップを制御するために入力される第１あるいは第２の制御信号を制御することが可能である。
【００１５】
また、本発明の１態様による半導体装置は、第１外部端子と、前記第１外部端子に電気的に接続した第１端子と、前記第１端子に入力した第１制御信号と内部で生成した第２制御信号との一方を選択して出力する第２端子とを有する第１半導体チップと、前記第２端子と電気的に接続した第３端子を有し、前記第１および第２制御信号により同一の制御を受ける第２半導体チップとを有する。
【００１６】
本発明の半導体装置によれば、通常動作時には半導体チップ内部で生成された第２の制御信号を、テスト時には外部から入力された第１の制御信号を所定端子に出力することが可能である。また、通常動作時あるいはテストを行う場合、第２の半導体チップを制御するために入力される第１あるいは第２の制御信号を同一の第２の半導体チップの第３端子で制御することが可能である。
【発明の効果】
【００１７】
本発明によれば、通常動作時あるいはテスト時において半導体装置が搭載される基板上で、半導体装置の外部端子同士を接続する必要がなくなる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる半導体装置１００を示すブロック図である。図１に示すように実施の形態１の半導体装置は、１つのパッケージ内に複数のチップを有するＳＩＰとして構成されている。図１に示す半導体装置１００は、ロジックチップ（第２の半導体チップ）１０と、メモリチップ（第１の半導体チップ）２０及びＳＩＰ基板３０を有している。
【００１９】
ロジックチップ１０は、データ演算やプログラムを実行するチップであり、本実施の形態では、半導体装置１００が通常動作を行う場合に、メモリチップ２０に対して制御信号を出力する。このロジックチップ１０の詳細な構成に関しては後述する。また、ロジックチップ１０には、メモリチップ２０へアドレス信号を出力するためのアドレス端子９、あるいはメモリチップ２０との間でデータの入出力を行うためのデータ端子８が設けられている。
【００２０】
メモリチップ２０は、通常動作に必要なデータや、プログラムの一部などを保存することが可能な記憶素子である。本実施の形態では、このメモリチップ２０はテスト動作時には半導体装置１００の外部から入力された制御信号に基づいて動作を行い、通常動作時には半導体装置１００内（例えばロジックチップ１０）で生成された制御信号に基づいて動作を行う。また、メモリチップ２０には、ロジックチップ１０からアドレス信号を入力するためのアドレス端子２３及び、メモリチップからデータを読み込んだり、あるいはメモリチップにデータを書き込んだりする場合、ロジックチップ１０とメモリチップ２０との間でデータ信号の入出力を行うためのデータ端子２２が設けられている。またテストを行う場合は、データ端子２２あるいはアドレス端子２３をボール電極などの外部端子に接続することで外部から直接、データ信号あるいはアドレス信号を入力する。
【００２１】
ＳＩＰ基板３０は、半導体装置（ＳＩＰ）１００の複数の半導体チップを搭載する基板である。このＳＩＰ基板３０は、例えばＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）の基板などであり、半導体基板１００の外部と信号の入出力を行うボール電極４０、チップの端子間を接続する内部配線などを有している。
【００２２】
本実施の形態では、ロジックチップ１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１、ＵＤＬ回路（Ｕｓｅｒ  Ｄｅｆｉｎｅｄ  Ｌｏｇｉｃ、以下、単にＵＤＬと称す）２、ＤＦＴ回路（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔ、以下、単にＤＦＴと称す）３、制御信号入力端子４、制御レジスタ５、テスト回路６、制御信号出力端子７を有している。
【００２３】
本実施の形態では、制御レジスタ５に対して第２外部端子（以降、ボール電極４０ａと称す）あるいはＣＰＵ１からの制御信号が入力されている。制御レジスタ５は、入力された制御信号に応じてテスト回路６を制御している。テスト回路６は、例えばセレクタなどで構成され、制御レジスタ５からの制御信号に基づいて、制御信号入力端子４に入力された制御信号あるいはＣＰＵ１、ＤＦＴ３などの内部回路で生成された制御信号のいずれかを選択して第２端子（以降、制御信号出力端子７と称す）へと出力している。
【００２４】
本実施の形態では、テスト回路６は、例えば第１端子（以降、制御信号入力端子４と称す）に対して、外部から制御信号の入力がある場合は、制御信号入力端子４に入力された制御信号を選択して制御信号出力端子７へと出力し、外部からの制御信号の入力がない場合は、内部で生成された制御信号を制御信号出力端子７へと出力するものとする。なお、本実施の形態では、例えばＣＰＵ１で生成された制御信号を制御信号出力端子７へ出力する場合や、ＤＦＴ３で生成された制御信号を制御信号出力端子７へ出力する場合、その他、制御信号出力端子７に出力するためのパス（経路）に多様に対応するために制御レジスタ５によって、テスト回路６を制御する構成としたが、制御信号入力端子４への信号入力の有無によって、外部からの制御信号あるいは内部生成の制御信号を二者択一で選択すればいいような場合は、テスト回路６自体に制御レジスタ５の機能を持たせることも可能である。
【００２５】
本実施の形態において、ＣＰＵ１は、演算処理や各種制御を行うための処理部であり、ＵＤＬ２は、そのチップごとの特有の機能を実施する部分である。また、ＤＦＴ３は、ロジックチップ１０の機能を利用したテストパターンなどを生成し、出力する部分である。
【００２６】
また、本実施の形態のメモリチップ２０には、メモリチップ２０を制御する信号を入力するための第３端子（以降、メモリ制御入力端子２１と称す）が設けられている。このメモリ制御入力端子２１は、半導体装置１００内に形成された配線（例えばＢＧＡ基板の内部配線）３１などによって、上記した制御信号出力端子７に接続されている。
【００２７】
このように構成された半導体装置において、制御信号出力端子７、メモリ制御入力端子２１及び配線３１はパッケージ内で封止されている。よって、制御信号出力端子７及びメモリ制御入力端子２１は外部から直接アクセスすることはできない。以下、ロジックチップ１０、メモリチップ２０、ＳＩＰ基板３０を用いて、通常の動作を行う場合とテストを実行する場合の具体的な動作について、図２、図３を参照して説明する。
【００２８】
通常動作時、ロジックチップは１０、メモリチップ２０に格納されたデータの演算処理あるいはプログラムの実行を行う。このとき、ロジックチップ１０はメモリのアドレスを指定し、指定されたアドレスに格納されたデータを読み込むことで各種処理の実行を行う。メモリチップ２０は、ロジックチップ１０から指定されたアドレスに格納されたデータの読み出し、あるいは指定されたアドレスへのデータの書き込みを行う。そのため、ロジックチップ１０はメモリチップ２０に対しＣＳ（チップセレクト）信号、ＣＬＫ（クロック）信号及びＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号等の信号を出力する。なお、本実施の形態では、ロジックチップ１０がメモリチップ２０に対し、制御信号としてＣＳ信号を出力する場合について説明する。
【００２９】
図２に通常動作を行う場合のＣＳ信号の経路を示す。通常動作時、ＣＰＵ１はテスト回路６にＣＳ信号を出力する。また、ＣＰＵ１は制御レジスタ５にテスト回路を制御するためのモード選択信号を出力する。このとき、制御レジスタ５は、ＣＰＵ１から入力されたモード選択信号に基づいてテスト回路６にセレクタ制御信号を出力する。通常動作を行う場合、テスト回路６は制御レジスタ５から出力されたセレクタ制御信号に基づいて、ＣＰＵ１で生成されたＣＳ信号を制御信号出力端子７へ出力する。
【００３０】
制御信号出力端子７に出力されたＣＳ信号は、ＳＩＰ基板の内部配線３１を介しメモリ制御入力端子２１へと入力される。ＣＰＵ１から出力されたＣＳ信号がメモリ制御入力端子２１に入力されると、ロジックチップ１０はメモリチップ２０に対しメモリチップ２０内のアドレスを指定するためのアドレス信号を出力する。その後ロジックチップ１０は、指定されたアドレスに格納されたデータを読み込み各種処理の実行を行う。
【００３１】
以上のように、ＣＰＵ１から出力されたＣＳ信号は、ＳＩＰ基板の内部配線３１を介しメモリ制御入力端子２１へと入力される。このように、メモリ制御入力端子２１と制御信号出力端子７は半導体装置１００内に形成された配線（例えばＢＧＡ基板の内部配線）３１によって接続されている。よって、装置基板（例えば、プリント基板）上で配線を設ける必要がなく、装置基板を設計するときの制約を少なくすることが可能である。また、各半導体チップと装置基板（例えば、プリント基板）との間で信号を入出力するために設けるボール電極を削減することが可能となる。
【００３２】
また、本実施の形態においてはロジックチップ１０からメモリチップ２０にＣＳ信号を出力するための配線をＳＩＰ基板３０に設けた。しかし、ＳＩＰを構成する半導体装置内であれば配線の場所を特定する必要はなく、例えばロジックチップ１０とメモリチップ２０との間で直接配線をすることも可能である。
【００３３】
次に、テストを行う場合のＣＳ信号の入力方法について説明する。テストは半導体チップの各製造工程において正常に動作するか確認するために行われるものである。そして半導体チップ単体あるいは複数の半導体チップ間の接続テストなど、半導体チップの規模や集積度に応じて、様々な種類のテストが実施されている。本実施の形態においてはメモリチップ単体のテストを行う場合について示す。
【００３４】
図３にメモリチップ２０のテストを行う場合のＣＳ信号の経路を示す。ＣＳ信号は、第１外部端子（以降、ボール電極４０ｂと称す）からロジックチップ１０内の制御信号入力端子４を介してテスト回路６に入力される。このとき、制御レジスタ５は、ＣＰＵ１から入力されたモード選択信号に基づいてテスト回路６にセレクタ制御信号を出力する。テストを行う場合、テスト回路６は制御レジスタ５から入力されたセレクタ制御信号に基づいて外部から入力されたＣＳ信号を制御信号出力端子７に出力する。制御信号出力端子７に出力されたＣＳ信号は、ＳＩＰ基板の内部配線３１を介しメモリ制御入力端子２１へと入力される。
【００３５】
制御信号出力端子７から出力されたＣＳ信号がメモリ制御入力端子２１へ入力されると、ボール電極４０ｄからアドレス端子２３にアドレス信号を入力する。また、ボール電極４０ｃからデータ端子２２にテストパターンを入力し、テストを実行する。この場合、ロジックチップ１０のデータ端子８をハイ・インピーダンスに制御する。よって、ロジックチップ１０に対して入力されるテストパターンは無効になる。
【００３６】
また、本実施の形態の半導体装置では、ロジックチップ１０内部のＤＦＴ３によってテストパターンを生成しメモリチップ２０へ出力することでテストを実行することも可能である。その場合、ボール電極などの外部端子からＣＰＵ１あるいはＤＦＴ３に対しテストモード設定信号を入力する。この時、設定されたテストモードに応じた信号が制御レジスタ５に出力され、制御レジスタ５は、テスト回路（セレクタ）に対してＣＳ信号を出力する経路を設定する。
この設定された経路に基づいて、テスト回路６はＣＰＵ１あるいはＤＦＴ３がＣＳ信号をメモリ制御入力端子２１へ出力する。メモリ制御入力端子２１にＣＳ信号が入力されると、例えばＤＦＴ３はデータ信号及びアドレス信号をメモリチップ２０に出力する。このように、ロジックチップ１０の機能を利用し、テストパターンなどを生成するＤＦＴ３を用いることで、ロジックチップ１０の機能を考慮したメモリチップ２０のテストを実行することも可能となる。
【００３７】
以上のように、ボール電極４０ｂから出力されたＣＳ信号は、ロジックチップ１０内のテスト回路６、ＳＩＰ基板の内部配線３１を介しメモリ制御入力端子２１へと入力される。このように、メモリ制御入力端子２１と制御信号出力端子７は半導体装置１００内に形成された配線（例えばＢＧＡ基板の内部配線）３１によって接続されている。よって、装置基板（例えば、プリント基板）上で配線を設ける必要がなく、装置基板を設計するときの制約を少なくすることが可能である。また、各半導体チップと装置基板（例えば、プリント基板）との間で信号を入出力するために設けるボール電極を削減することが可能となる。
【００３８】
また、本実施の形態においてメモリチップ単体のテストを行う場合、ボール電極からロジックチップ１０を介し、メモリチップ２０にＣＳ信号を出力するための配線をＳＩＰ基板３０に設けた。しかし、ＳＩＰを構成する半導体装置内であれば配線の場所を特定する必要はなく、例えばロジックチップ１０とメモリチップ２０との間で直接配線をすることも可能である。
【００３９】
以上のように、通常動作時は、ＣＰＵ１から出力されたＣＳ信号は、ＳＩＰ基板の内部配線３１を介しメモリ制御入力端子２１へと入力される。またテストを行う場合、ボール電極などの外部端子から出力されたＣＳ信号は、ロジックチップ１０内部のテスト回路６、ＳＩＰ基板の内部配線３１を介しメモリ制御入力端子２１へと入力される。メモリ制御入力端子２１にＣＳ信号が入力されると通常動作あるいはテストの実施などの各種動作が行われる。つまり、通常動作時あるいはテストを行う場合、メモリチップを制御するために入力されるＣＳ信号を１つのメモリ制御入力端子２１で制御することが可能である。
【００４０】
本発明によれば、通常動作時あるいは半導体チップを単独でテストする場合、装置基板（例えば、プリント基板）上で制御信号を入力するための配線を設ける必要をなくすことが可能となる。また、ＳＩＰチップと装置基板（例えば、プリント基板）との間で信号をやりとりするために設けるボール電極を削減することが可能となる。さらに、ＳＩＰ装置内で複数の半導体チップの配線を行うことで配線長を短くすることができるため、ノイズの影響を軽減することが可能となる。
【００４１】
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明の主旨を逸脱しない限り、種々の変形が可能である。また、実施の形態では第１の半導体チップをメモリチップ、第２の半導体チップをロジックチップとして説明したが、第１の半導体チップ及び第２の半導体チップは、ＳＩＰに含まれる複数の半導体チップの任意の半導体チップであればよく、請求項における第１の半導体チップがメモリチップを、第２の半導体チップがロジックチップを必ずしも示すものではない。
【図面の簡単な説明】
【００４２】
【図１】実施の形態１にかかる半導体装置１００を有するブロック図である。
【図２】実施の形態１にかかる半導体装置１００を有するブロック図である。
【図３】実施の形態１にかかる半導体装置１００を有するブロック図である。
【図４】従来の半導体装置図を示す。
【符号の説明】
【００４３】
１          ＣＰＵ
２          ＵＤＬ
３          ＤＦＴ
４          制御信号入力端子
５          制御レジスタ
６          テスト回路
７          制御信号出力端子
８、２２    データ端子
９、２３    アドレス端子
１０        ロジックチップ
２０        メモリチップ
２１        メモリ制御入力端子
３０        ＳＩＰ基板
３１        配線
４０ａ〜４０ｄ  ボール電極
１００      半導体装置
【図１】
2007335809.tif 000003
【図２】
2007335809.tif 000004
【図３】
2007335809.tif 000005
【図４】
2007335809.tif 000006