(57)【要約】      （修正有）【課題】半導体装置のソース／ドレインとゲートおよびウェル間の漏洩電流を低減する。【解決手段】電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。基板上にゲート酸化物層２２が形成される。ゲート電極４は、ゲート酸化物層２２の表面と接触しており、少なくとも第１導電体層１０および第２導電体層１２を備える。第１導電体層１０および第２導電体層１２は互いに異なる仕事関数を有する材料から構成されている。ゲート電極４の第１導電体層１０はゲート酸化物層２２表面の第１部分４０と接触しており、第２導電体層１２はゲート酸化物層の表面の第２部分４２と接触している。第１導電体層１０は、さらに第２導電体層１２と導電接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板内部に配置された第１不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域であって、２つの該領域のそれぞれがゲート電極のいずれかの側面に位置するように配置された第１第２不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域；
該半導体基板内部に形成されたチャネル領域であって、第１不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域に挟まれ、かつ該ゲート電極の直下に形成されたチャネル領域；
該半導体基板上に形成されたゲート酸化物層；ならびに
該ゲート酸化物層の表面と接触しているゲート電極であって、さらに互いに異なる仕事関数を有する材料から構成されている第１導電体層および第２導電体層を少なくとも備えている該ゲート電極
を備えている電界効果トランジスタであって、
該ゲート電極の第１導電体層が該ゲート酸化物層の表面の第１部分と接触しており、
第２導電体層が該ゲート酸化物層の表面の第２部分と接触しており、
第１導電体層が、さらに第２導電体層と導電接続されている
半導体基板の中に形成された電界効果トランジスタ。
【請求項２】
第１導電体層がｐ型不純物またはｎ型不純物を添加したポリシリコンから構成されている請求項１に記載の電界効果トランジスタ。
【請求項３】
第２導電体層が４．４ｅＶ以上、５．３ｅＶ以下の仕事関数を有する材料から構成されている請求項１に記載の電界効果トランジスタ。
【請求項４】
第２導電体層が４．４ｅＶ以上、４．９ｅＶ以下の仕事関数を有する材料から構成されている請求項１に記載の電界効果トランジスタ。
【請求項５】
第２導電体層が４．５ｅＶ以上、４．８ｅＶ以下の仕事関数を有する材料から構成されている請求項１に記載の電界効果トランジスタ。
【請求項６】
第２導電体層が、タングステン、チタン窒化物、タングステン珪化物、窒素を埋め込んだモリブデン、タンタル窒化物、モリブデン、タンタル、モリブデン珪化物またはルテニウムから構成されている請求項１に記載の電界効果トランジスタ。
【請求項７】
上記ゲート電極が、第１導電体層と第２導電体層との電気接続を供給するための、第１導電体層上に堆積された第３導電体層を、さらに備えている請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
上記ゲート電極が、第１導電体層および第２導電体層を分離するための側壁酸化物であって、第３導電体層に比して第１導電体層の側壁に対して選択的に成長または体積させた側壁酸化物を、さらに備えている請求項７に記載の電界効果トランジスタ。
【請求項９】
第２導電体層が、水平に形成された第１導電体層および第３導電体層を少なくとも備えているゲート積層構造に対して垂直なスペーサとして形成されている請求項７に記載の電界効果トランジスタ。
【請求項１０】
第２導電体層が、水平に形成された第１導電体層および第３導電体層を少なくとも備えているゲート積層構造に対して垂直なスペーサとして形成されている請求項８に記載の電界効果トランジスタ。
【請求項１１】
上記ゲート積層構造が分離キャップ形成層をさらに備えている請求項９に記載の電界効果トランジスタ。
【請求項１２】
上記ゲート積層構造が分離キャップ形成層をさらに備えている請求項１０に記載の電界効果トランジスタ。
【請求項１３】
上記分離キャップ形成層が、異方性エッチングプロセスおいて上記ゲート積層構造、および上記スペーサとして形成された第２半導体層を覆うような突出部を備えている請求項１１に記載の電界効果トランジスタ。
【請求項１４】
上記分離キャップ形成層が、異方性エッチングプロセスおいて上記ゲート積層構造、および上記スペーサとして形成された第２半導体層を覆うような張り出しを備えている請求項１２に記載の電界効果トランジスタ。
【請求項１５】
半導体基板内部に形成された第１不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域であって、２つの該領域のそれぞれがゲート電極のいずれかの側面に位置するように配置された第１ソース／ドレイン領域および第２ソース／ドレイン領域；
該半導体基板内部に配置されたチャネル領域であって、第１高濃度不純物添加ソース／ドレイン領域および第２高濃度不純物添加ソース／ドレイン領域に挟まれ、かつ該ゲート電極の直下に配置されたチャネル領域；
該半導体基板上に配置されたゲート絶縁層；ならびに
該ゲート絶縁層の表面と接触しているゲート電極であって、さらにｐ型不純物またはｎ型不純物を添加したポリシリコンから構成される第１層、および４．０ｅＶ以上、５．３ｅＶ以下の仕事関数を有する導電材料から構成される第２層を少なくとも備えているゲート電極
を備えている電界効果トランジスタであって、
第１層が該ゲート絶縁層の表面の第１部分と接触しており、
第２層が該ゲート絶縁層の表面の第２部分と接触しており、
第１層が、さらに第２層と導電接続されている
半導体基板の上に形成された電界効果トランジスタ。
【請求項１６】
上記ゲート電極が、ある層の上に他の層を水平な状態で配置した複数の層のゲート積層構造を備えており、
該ゲート積層構造が、ｎ型不純物またはｐ型不純物を添加したポリシリコンから構成される第１層、第１層上に堆積させた金属または金属珪化物から構成される第３層、ならびに第３層上に堆積させた分離キャップ形成層を備えている
請求項１５に記載の電界効果トランジスタ。
【請求項１７】
第３層を構成する上記金属がタングステンである、または第３層を構成する金属珪化物がタングステン珪化物である、ならびに上記分離キャップ形成層がシリコン窒化物である請求項１６に記載の電界効果トランジスタ。
【請求項１８】
上記ゲート絶縁層の表面と接触している、導電性材料から構成される第２層が、上記ゲート電極の側壁に垂直な状態で配置されたスペーサである請求項１５〜１７のいずれか１項に記載の電界効果トランジスタ。
【請求項１９】
半導体基板内部に配置された第１高濃度不純物添加ソース／ドレイン領域および第２高濃度不純物添加ソース／ドレイン領域であって、２つの該領域のそれぞれがゲート電極のいずれかの側面に位置するように配置された第１不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域；
該半導体基板内部に配置されたチャネル領域であって、第１高濃度不純物添加ソース／ドレイン領域および第２高濃度不純物添加ソース／ドレイン領域に挟まれ、かつ該ゲート電極の直下に配置されたチャネル領域；
該半導体基板上に形成されたゲート絶縁層；ならびに
該ゲート絶縁層の表面と接触しているゲート電極であって、さらにｐ型不純物またはｎ型不純物を添加したポリシリコンから構成される第１層、および４．０ｅＶ以上、５．３ｅＶ以下の仕事関数を有する導電性のミッドギャップ材料から構成される第２層を少なくとも有しているゲート電極
を備えている電界効果トランジスタであって、
第１層が、ゲート絶縁層の表面の第１部分と接触する水平に配置された層として形成されており、
第２層が、ゲート絶縁層の表面の第２部分と接触する直立したスペーサとして形成されており、
第１層が、さらに第２層と導電接続されている
半導体基板の上に形成された電界効果トランジスタ。
【請求項２０】
ｎ型不純物またはｐ型不純物から構成される第１層上に堆積させたタングステンまたはタングステン珪化物から構成される第３層を、さらに備えている請求項１９に記載の電界効果トランジスタ。
【請求項２１】
第１層が第３導電体層を介して第２層と導電接続されるように、直立したスペーサである第２層に隣接し、かつ第１層の側壁に接するように堆積または成長させた側壁酸化物を、さらに備えている請求項２０に記載の電界効果トランジスタ。
【請求項２２】
上記ゲート絶縁層、チャネル領域、ならびに第１ソース／ドレイン領域または第２ソース／ドレイン領域のそれぞれと隣接した、低濃度の不純物が添加されたソース領域およびドレイン領域のそれぞれを、さらに備えている請求項１９に記載の電界効果トランジスタ。
【請求項２３】
上記電界効果トランジスタが左右非対称な断面を有するように、導電性のミッドギャップ材料から構成される第２層が、片面に配された直立したスペーサとして配置されている請求項１９〜２２のいずれか１項に記載の電界効果トランジスタ。
【請求項２４】
請求項２３に記載の左右非対称な電界効果トランジスタ；および
該左右非対称な電界効果トランジスタの第１ソース／ドレイン領域または第２ソース／ドレイン領域のいずれか導電接続しているコンデンサ電極を有している記憶ノード
を備えているＤＲＡＭメモリセル。
【請求項２５】
半導体基板を供給する工程；
該半導体基板上にゲート絶縁層を堆積させる工程；
該ゲート絶縁層上に第１の仕事関数を有する材料から構成される第１導電体層を形成する工程；
該ゲート絶縁層上にゲート積層構造を形成するために第１導電体層をエッチングする工程；
該ゲート積層構造とともにゲート電極を形成するための第２導電体層であって、エッチングした該ゲート積層構造の側壁に接する、導電性の直立したスペーサとしての第２導電体層であって、第１の仕事関数とは異なる第２の仕事関数を有する材料から構成される第２導電体層を形成する工程；ならびに
第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成するために、該半導体基板における該ゲート電極の両方の側部の外側へ不純物を添加する工程
を包含する半導体基板の中に形成された電界効果トランジスタの製造方法。
【請求項２６】
第１導電体層をエッチングする上記工程の前に、第１導電体層上に分離キャップ形成層を形成する工程；ならびに
該分離キャップ形成層および少なくとも第１導電体層をエッチングすることによって、上記ゲート絶縁層上にゲート積層構造を形成する工程を
さらに包含する請求項２５に記載の電界効果トランジスタの製造方法。
【請求項２７】
分離キャップ形成層および少なくとも第１導電体層の上記エッチングを行った後、第１導電体層上の該分離キャップ領域が上記ゲート積層構造に対して突出部を形成するように、少なくとも第１導電体層に対して選択性を有する、該ゲート積層構造の異方性エッチングを行う工程
をさらに包含する請求項２６に記載の電界効果トランジスタの製造方法。
【請求項２８】
上記ゲート電極の側壁に対して、上記導電性の直立したスペーサと隣接した分離スペーサを形成する工程；および
該分離スペーサと比較して上記ゲート絶縁層を選択的にエッチングする工程
をさらに包含する請求項２５に記載の電界効果トランジスタの製造方法。
【請求項２９】
第１導電体層を形成する上記工程と分離キャップ形成層を形成する上記工程との間に、第３導電体層を形成する工程をさらに包含し、
分離キャップ形成層および少なくとも第１導電体層の上記エッチングが、該第３導電体層のエッチングを含む
請求項２５に記載の電界効果トランジスタの製造方法。
【請求項３０】
第１導電体層を形成する上記工程が、ポリシリコンの層を堆積させること、ならびにポリシリコンの層の堆積と同時またはこれに続いて、ｎ型またはｐ型の不純物をポリシリコンの層に対して添加することを含んでいる請求項２５に記載の電界効果トランジスタの製造方法。
【請求項３１】
第２導電体層を形成する上記工程が、４．０ｅＶ以上または５．３ｅＶ以下の仕事関数を有する材料を選択することを含む請求項２５に記載の電界効果トランジスタの製造方法。
【請求項３２】
第２導電体層を形成する上記工程が、４．４ｅＶ以上または４．９ｅＶ以下の仕事関数を有する材料を選択することを含む請求項２５に記載の電界効果トランジスタの製造方法。
【請求項３３】
第２導電体層を形成する上記工程が、４．５ｅＶ以上または４．８ｅＶ以下の仕事関数を有する材料を選択することを含む請求項２５に記載の電界効果トランジスタの製造方法。
【請求項３４】
第２導電体層を形成する上記工程が、第２導電体層の材料としてタングステン、タングステン珪化物、チタン窒化物、タンタル窒化物、窒素を埋め込んだモリブデン、モリブデン、タンタル、ルテニウムまたはモリブデン珪化物を選択することを含む請求項２５に記載の電界効果トランジスタの製造方法。
【請求項３５】
半導体基板を供給する工程；
該半導体基板上にゲート酸化物層を堆積させる工程；
該ゲート酸化物層上に４．０ｅＶ以上または５．３ｅＶ以下の仕事関数を有する材料から構成される第１導電体層を形成する工程；
該ゲート酸化物層上にゲート積層構造を形成するために第１導電体層をエッチングする工程；
該ゲート積層構造とともにゲート電極を形成するための第２導電体層であって、導電性の直立したスペーサとして形成するために、エッチングした該ゲート積層構造の側壁に対して形成される第２導電体層であって、該ゲート酸化物層上にｎ型またはｐ型の不純物を添加したポリシリコンから構成される第２導電体層を形成する工程；ならびに
第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成するために、上記ゲート積層構造および導電性の直立したスペーサによって覆われていない半導体基板の領域に対して埋め込みを行う工程
を包含する半導体基板上に形成された電界効果トランジスタの製造方法。
【請求項３６】
第１導電体層を形成する上記工程が、第１導電体層の材料としてタングステン、タングステン珪化物、チタン窒化物、タンタル窒化物、窒素を埋め込んだモリブデン、モリブデン、タンタル、ルテニウムまたはモリブデン珪化物を選択することを含む請求項３５に記載の電界効果トランジスタの製造方法。
【請求項３７】
半導体基板を供給する工程；
該半導体基板上にゲート絶縁層を堆積させる工程；
該ゲート絶縁層上に第１の仕事関数を有する材料から構成される第１導電体層を形成する工程；
該ゲート絶縁層上に２つの向かい合う側壁を備えるゲート積層構造を形成するために、第１導電体層をエッチングする工程；
該ゲート積層構造とともにゲート電極を形成するための第２導電体層であって、該ゲート積層構造の両方の側壁のそれぞれに接する導電性の直立したスペーサを形成するために該ゲート積層構造に対して形成される第２導電体層であって、かつ該ゲート絶縁層上に第２の仕事関数を有する材料から構成される第２導電体層を堆積させる工程；
左右非対称なゲート電極を形成するために、該ゲート積層構造の２つの向かい合う側壁の一方に形成された導電性の直立したスペーサを除去する工程；ならびに
第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成するために、該ゲート積層構造および導電性の直立したスペーサによって覆われていない、該半導体基板の領域に対して埋め込みを行う工程
を包含する半導体基板上に形成された電界効果トランジスタの製造方法。
【請求項３８】
上記ゲート積層構造、あるいは該ゲート積層構造および上記導電性の直立したスペーサの最上部に対して、分離キャップ形成層を供給する工程をさらに包含する請求項３７に記載の電界効果トランジスタの製造方法。
【請求項３９】
一方のスペーサに対して埋め込みが行われ、もう一方のスペーサが上記分離キャップ形成層によって遮蔽されることによって、遮蔽されたスペーサに比して埋め込みが行われたスペーサが選択的にエッチングされるように、１つの導電性の直立したスペーサを除去する上記工程は、ゲート電極に対して斜角にドーパントを埋め込むことによって行われる請求項３７に記載の電界効果トランジスタの製造方法。
【請求項４０】
一方のスペーサに対して埋め込みが行われ、もう一方のスペーサが上記分離キャップ形成層によって遮蔽されることによって、埋め込みが行われたスペーサに比して遮蔽されたスペーサが選択的にエッチングされるように、導電性の直立したスペーサを除去する上記工程は、ゲート電極に対して斜角にドーパントを埋め込むことによって行われる請求項３７に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の属する技術分野〕
本発明は、半導体基板の上または内部に形成された電界効果トランジスタおよびその製造方法に関する。より詳細には、本発明は、ピッチの小さい集積回路および／またはＤＲＡＭメモリに供給される電界効果トランジスタに関する。
【０００２】
〔関連する先行技術〕
半導体装置、特に、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置の製造分野において、装置の集積度を向上させる目的で、絶え間なくピッチおよびラインの幅の縮小化が行われている。通常、半導体装置に備えられている電界効果トランジスタに関して、電界効果トランジスタの面積の縮小は、電気的特性を維持することを考慮した場合、さまざまな問題を引き起こす。ラインの幅がμｍ以下の領域に達すると、ゲート、ソース、ドレインおよび／またはウェル間の漏洩電流効果が、集積回路に固有の欠陥を引き起こす重大な原因となる。
【０００３】
したがって、集積回路を設計するとき、供給電圧の一致、保つべき最小の側面方向の寸法または層の厚さ（例えば、ゲート酸化物など）、あるいは用いるのに適したドーパントの濃度などについて、個々のトランジスタの構成要素に対してこれらの影響を考慮しなければならない。寸法の縮小を続けて行くと、最大限許容し得る漏洩電流がさらに減少していくので、必然的に物理的な限界に達する。ＤＲＡＭメモリの場合、情報を記憶するために記憶ノードの導電性の充填物に閉じ込められる電流または電荷が用いられており、好ましくない電流の減損は、より頻繁に充電動作を必要とするため、縮小化の作用による速度の向上と相反する。
【０００４】
漏洩電流に関する異なる機序（接触漏洩、ゲート誘導性のドレイン漏洩（ＧＩＤＬ：ｇａｔｅ−ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）、ドレイン誘導性の障壁低下（ＤＩＢＬ：ｄｒａｉｎ−ｉｎｄｕｃｅｄ  ｂａｒｒｉｅｒ  ｌｏｗｅｒｉｎｇ）など）について知られており、よく研究されている。
【０００５】
接触漏洩は、トランジスタの空乏領域（本明細書においてはチャネル領域と称している）の端部付近において、少数キャリアが拡散およびドリフトすることによって起こる。正孔対の生成がこの種の漏洩を起こすさらなる原因であろう。さらに、高濃度のドーパントを添加したソース／ドレイン領域の場合、バンド間トンネルが起こっているかもしれない。
【０００６】
ゲート誘導性ドレイン漏洩（ＧＩＤＬ）は、ドレイン接触付近において特定の環境下で発生した強電界が原因となって発生する。例えば、ｎ−チャネル電界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）の場合、閾値電圧以下（トランジスタオフ、０．０Ｖまたはそれ以下）で効果的に該トランジスタを駆動させるために、ゲート電圧が印加される。その結果、ゲート酸化物と隣接したゲート電極下にある空乏表面領域において正孔が蓄積し、この正孔の蓄積によって、チャネル領域が形成される。なお、ここでは、上記チャネル領域は、低濃度のｐ型のドーパントを添加したウェル（基板）内の高濃度のｐ型ドーパントを添加した領域として振舞っており、基板およびチャネルは同じバイアス電位を維持している。ｎ型のドレイン領域は同時に電源に接続されると、強電界を発生する。その後、少数の帯電したキャリアおよびバンド間トンネルによってｎ型ドレイン領域からｐ型のウェル（基板）に対して電流が流れる。
【０００７】
ドレイン誘導性障壁低下（ＤＩＢＬ）は、特に短いチャネルを備えるトランジスタに対して高いドレイン電圧が印加された時に発生する。上記チャネルに沿った電位の性質が影響を受け、キャリアがソース領域からゲート酸化物層と接したチャネルに向かって注入される。上記チャネルの幅が狭い場合、これもまた、電界効果トランジスタの効果的な閾値電圧に影響を与えるかもしれない。
【０００８】
ゲート誘導性ドレイン漏洩（ＧＩＤＬ）は、主にゲート酸化物層の厚さおよびソース／ドレインに供給する電圧を制限する。一方、ドレイン誘導性障壁低下（ＤＩＢＬ）はチャネルの幅を制限する。
【０００９】
ゲート誘導性ドレイン漏洩に関して、米国出願番号２００３／００９４６５１Ａ１（出願人：Ｈｙｎｉｘ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｉｎｃ．）には、酸化物膜に隣接するスペーサとして形成された補助電極によって補助された第１ゲート電極を備える電界効果トランジスタが提案されている。酸化物膜は２つの上記電極のそれぞれを分離している。第１ゲート電極は基板上に形成された上記酸化物膜と接しており、上記補助電極は該酸化物膜と接している。上記酸化物膜は、上記補助電極と上記ソース／ドレイン領域のそれぞれとの間に配置されている。２つの電極には、それぞれ別個の電源から独立して供給される。
【００１０】
動作について説明すると、ＤＲＡＭの充電のために第１ゲート電極に対して０．０Ｖのバイアスがかけられると、同時に、ＧＩＤＬ電流の発生を抑制するために上記補助電極に対して下層にあるソース／ドレイン領域と同じ電圧が印加される。
【００１１】
〔特許文献１〕
米国特許公報ＵＳ２００３／００９４６５１  Ａ１
〔非特許文献１〕
Roy et al.;“leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits” Proceedings of the IEEE, Vol.91, No.2, February 2003
〔非特許文献２〕
Yeo Y-Ch. Et al.“Metal-dielectric band alignment and its implications for metal gate complementary metal-oxide-semiconductor technology” Journal of applied physics, Vol. 92 No.12, 15.12.2002
【００１２】
〔発明の概要〕
本発明は、ＮＭＯＳまたはＰＭＯＳ電界効果トランジスタの電気的特性を向上させることを目的としている。より詳細には、半導体装置に形成されているソース／ドレインとゲートとおよびウェル／基板との間の漏洩電流を低減することを目的としている。
【００１３】
これらおよび他の目的は、以下の構成を備えている半導体基板に形成された電界効果トランジスタによって達成される。本発明の電界効果トランジスタは、半導体基板内部に配置された第１不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域であって、２つの該領域のそれぞれがゲート電極のいずれかの側面に位置するように配置された第１不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域；該半導体基板内部に形成されたチャネル領域であって、第１不純物添加ソース／ドレイン領域および第２不純物添加ソース／ドレイン領域に挟まれ、かつ該ゲート電極の直下に形成されたチャネル領域；該半導体基板上に形成されたゲート酸化物層；ならびに該ゲート酸化物層の表面と接触しているゲート電極であって、さらに互いに異なる仕事関数を有する材料から構成されている第１導電体層および第２導電体層を少なくとも備えている該ゲート電極を備えている電界効果トランジスタであって、該ゲート電極の第１導電体層が該ゲート酸化物層の表面の第１部分と接触しており、第２導電体層が該ゲート酸化物層の表面の第２部分と接触しており、第１導電体層が、さらに第２導電体層と導電接続されている。
【００１４】
本発明によって提供される電界効果トランジスタ（ＦＥＴ）は、ｎチャネルＭＯＳＦＥＴまたはｐチャネルＭＯＳＦＥＴであってもよい。上記トランジスタは、ゲート電極、第１ソース／ドレイン領域および第２ソース／ドレイン領域、第１および第２ソース／ドレインの間に配置されたチャネル領域、ならびに一実施形態においてゲート酸化物であるゲート絶縁層を備えている。
【００１５】
上記ゲート電極は、第１導電体層の他に第２導電体層を備えている。２つの導電体層はゲート絶縁層に対して同時に接触しており、２つの該導電体層のそれぞれはゲート絶縁層表面の第１部分および第２部分と接触している。両方の部分、つまり第１部分および第２部分は、トランジスタの動作中に電気的特性に影響を与えるために上記チャネル領域と重なっていることが好ましい。
【００１６】
第１導電体層および第２導電体層を形成するために選択される材料のそれぞれは、仕事関数が異なる。仕事関数が異なるとは、例えば、該材料から真空中に電子を取り出すために必要なエネルギーの差が、２つの材料に関して同じではないことである。従って、２つの層を形成するために選択された材料は、異なる化学元素または化合物、あるいは他の局面において、類似の元素または化合物を指している。ここで、類似の元素または化合物は、別個の導電特性を生じるように、例えば、異なる種類のドーピングによって改変されている。
【００１７】
さらに、第１導電体層および第２導電体層は、互いに（電気的に）導電接続されている。上記導電接続は不変である。例えば、２つの層の間の導電接続は、特定の場合において直接に作用しない回路によって提供されるものではない。むしろ、上記導電接続は同じトランジスタ内において直接的または間接的な接触によって提供される。一実施形態において、上記導電接続は、第１導電体層または第２導電体層のいずれかの頂上部に配置される第３導電体層を介して提供される。第３導電体層は、第１導電体層または第２導電体層のいずれか１つと同じまたは異なる化合物を含んでいてもよい。
【００１８】
上記ゲート電極を構成するこの構造に続いて、ゲート絶縁層の上部にはゲート接触部位が、それぞれが導電接続されるように同じ電力または電圧の供給源に接続された２つの異なる導電体層であって、同じ電位で異なる仕事関数を示す２つの導電体層によって構築される。この各構成に分かれたゲート接触部位は、上記ゲート絶縁層を挟んで反対側にある上記チャネル領域の表面における電気的特性に対して悪影響を与える。しかし、仕事関数を変化させることが、上記チャネル領域の空乏領域に対して同じ層の電位に帯電しているかのように作用する。この結果として、上記チャネル領域の空乏または蓄積特性は、チャネル領域の長さ方向に沿って、２つの上記導電体層を形成するためにそれぞれ選択された材料の仕事関数に従って変化する。一実施形態において、第１導電体層の材料としてｎ型不純物またはｐ型不純物を添加したポリシリコンを用いられる。他の実施形態において、第２導電体層はミッドギャップ材料と呼ばれる群から選択されてもよい。これらのミッドギャップ材料は、中程度の仕事関数を有することによって特徴付けられる。しかし、明確に限定することは有効ではなく、上記実施形態のために与えられる仕事関数の範囲は、最小値が４．４ｅＶであり、最大値が４．９ｅＶを有していればよい。本発明は、この記載または他の記載において与えられたような範囲に限定されないことが意図されている。
【００１９】
ミッドギャップ材料の他の定義として、該ミッドギャップ材料の仕事関数は、高濃度のｎ型不純物を添加したポリシリコンと同様の材料の仕事関数よりも大きく、かつ高濃度のｐ型不純物を添加したポリシリコンと同様の材料の仕事関数よりも小さい。
【００２０】
ミッドギャップ材料として好適に用い得る材料としては、例えば、タングステン（Ｗ）、チタン窒化物（ＴｉＮ）、タングステン珪化物（ＷＳｉｘ）、窒素を埋め込んだモリブデン（Ｍｏ（Ｎ））、タンタル窒化物を挙げることができる。しかし、本発明は上記材料に限定されない。
【００２１】
さらに別の実施形態において、第２導電体層は、第１導電体層を備えるゲート積層構造の側壁に形成された直立したスペーサとして形成されている。第２導電体層が直立したスペーサとして形成されていることの効果は、第２導電体層が接触する上記ゲート接触部位の第２部分の面積が小さいことであり、総体的な特性は、該ゲート接触部位とより大きい接触面積を有する第１導電体層によるのものが優性である。第２導電体層の材料としては、閾値を設定するために上述したような材料から選択されればよい。しかし、第２導電体層の直立したスペーサがドレイン／ウェル接続の近くに位置するので、上記ゲート接触部位を占める面積の割には、上記チャネル領域において特に漏洩効果を低減させるような特定の設計に従って、第２導電体層の材料が有する仕事関数は選択されればよい。これによって、ドレイン／ウェル接続付近における強電界の発生が緩和されればよい。
【００２２】
上記直立したスペーサが有する小さな占有面積に起因するさらなる利点は、ゲート電極の面積をあまり増大させないことである。
【００２３】
一実施形態において、第１導電体層として上記ゲート積層構造に水平層が形成されており、該ゲート積層構造の側壁には、第２導電体層が直立したスペーサとして形成されている。ｎ型不純物またはｐ型不純物を添加したポリシリコンと同様に上記ミッドギャップ材料が２つの導電体層のそれぞれを形成する材料として選択される。本発明の有利な実施形態は、第１導電体層または第２導電体層のいずれかを形成するための材料として上記ミッドギャップ材料が選択されるという２つの可能性を有している。ＤＲＡＭメモリ装置に適用した場合、本発明は特に有効である。このとき、さらなる装置の縮小化という明確な必要が生じる。さらに、ドレイン領域はビット線に接続されているので、トランジスタの片側、ドレイン領域においてのみ漏洩電流が発生することが分かった。本発明の一実施形態において、一方の側面に付けた直立したスペーサが、例えば、ビット線などを介して電源に接続された上記ドレイン領域に対して配置されている。他のさらなる実施形態において、ドレイン領域に対して相補的なソース領域が記憶ノードに接続されていてもよい。この実施形態に係る上記記憶ノードは、溝キャパシタまたは積層キャパシタに備えられている。
【００２４】
本発明の目的は、以下の構成を備える、半導体基板に形成された電界効果トランジスタの製造方法によって達成することができる。本発明の電界効果トランジスタの製造方法は半導体基板を供給する工程；該半導体基板上にゲート絶縁層を堆積させる工程；該ゲート絶縁層上に第１の仕事関数を有する材料から構成される第１導電体層を形成する工程；分離キャップ形成層を堆積させる工程；該ゲート絶縁層上にゲート積層構造を形成するために第１導電体層および該分離キャップ形成層をエッチングする工程；該ゲート積層構造とともにゲート電極を形成するための第２導電体層であって、エッチングした該ゲート積層構造の側壁に接する、導電性の直立したスペーサとしての第２導電体層であって、第１の仕事関数とは異なる第２の仕事関数を有する材料から構成される第２導電体層を形成する工程；ならびに第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成するために、上記ゲート積層構造および導電性の直立したスペーサによって覆われていない半導体基板の領域に対して埋め込みを行う工程を包含する。
【００２５】
さらなる有利な局面および実施形態は、添付の特許請求の範囲から明らかである。
【００２６】
本発明に係る実施の形態の他の目的および多くの付随する利点は容易に理解され、添付の図面と関連する好ましい実施の形態のより詳細な説明を参照することによって、十分に理解される。実質的または機能的に同等または類似の特徴点は、同じ引用符号を用いて引用している。
【００２７】
〔実施の形態〕
図１は、本発明に係る第１の実施形態のＭＯＳＦＥＴ２を示している。ゲート電極４は、ゲート酸化物であり得るゲート絶縁層２２上に配置されている。例えば、窒化物のような他の絶縁材料も同様に、ゲート絶縁層２２の材料として好適に用い得る。本実施形態に係るゲート絶縁層２２は、例えば、１０ｎｍの厚さを有しており、かつ単結晶シリコンからなる半導体基板２４の表面の酸化によって形成されている。
【００２８】
ゲート電極４は、下部から上部に層１０、１４および１６の順で積層されたゲート積層構造を備えている。上記ゲート積層構造は、ｎ型不純物を添加したポリシリコン（第１導電体層１０）から初めて、タングステン窒化物（第３導電体層１４）そしてシリコン窒化物（分離キャップ形成層１６）の順に積層されている。ポリシリコンからなる第１導電体層１０は実質的なゲート電極を提供しており、タングステン珪化物からなる第３導電体層１４は低いオーム抵抗を有する導電体を提供しており、例えば、第３導電体層１４はさらにＤＲＡＭにおけるワード線としての役割を果たしてもよい。第３導電体層１４は、電位の準位を選択的に提供する電源５００に連結されている。
【００２９】
上記ゲート積層構造は側壁３８を有している。上記ゲート積層構造の最下層に形成されたポリシリコンからなる第１導電体層１０によって提供される側壁３８の一部は、側壁酸化層１８を用いて覆われている。タングステンまたはタングステン珪化物のようなミッドギャップ材料からなる第２導電体層１２によって形成された直立したスペーサは、上記ゲート積層構造の側壁３８の両方に隣接するように配置されている。窒化物ライナー２０はゲート電極４の両方の側面にある２つの上記直立したスペーサを覆っている。矢印５０によって示されているように、第３導電体層１４を介して第１導電体層１０および第２導電体層１２の間で電気接続が成立している。
【００３０】
ポリシリコンからなる第１導電体層１０は、４．１ｅＶの仕事関数を有するように不純物が添加されており、タングステンまたはタングステン珪化物からなる第２導電体層１４のそれぞれは、４．６ｅＶまたは４．７ｅＶの仕事関数を有している。ここでは、真空中における仕事関数を示している。
【００３１】
ゲート電極４は９０ｎｍのデバイス長を有しており、該デバイス長の内、第１導電体層１０の長さが６５〜７０ｎｍを占めており、上記ゲート積層構造の両方の側面にある２つの上記直立したスペーサのそれぞれが１０ｎｍを占めている。ゲート絶縁層２２の表面またはゲート接触部位は、第１導電体層１０の占有面積によって与えられる第１部分４０と、例えば、図１に示す上記直立したスペーサである第２導電体層１２の占有面積によって与えられる第２部分４２に区画される。本発明は、本実施形態において与えられる局面に限定されない。
【００３２】
基板２４内には、第１ｎ型不純物添加ソース／ドレイン領域および第２高濃度ｎ型不純物添加ソース／ドレイン領域２８のそれぞれが、埋め込みを用いて形成されている。低濃度ｎ型不純物添加ドレイン（ＬＤＤ：ｌｉｇｈｔｌｙ  ｎ−ｄｏｐｅｄ  ｄｒａｉｎ）３０が、ソース／ドレイン領域２８とｐチャネル領域（ウェル）との間に形成される強電界勾配を緩和する。
【００３３】
上記ＬＤＤ３０による電界勾配の低減は、第２導電体層１２が接触する第２部分４２によって、さらに援助される。この場合において、仕事係数が大きいので、ゲート電極４の電圧が０．０Ｖまたは該空乏領域の接続端付近よりも低くなると、空乏領域またはチャネル領域２６の表面付近における正孔の蓄積が低減される。
【００３４】
場合によっては、回路の設計に依存して、ソース／ドレイン領域２８は導電接触と接続されることもある。ここでは、説明の簡略化、および本発明に係る実施形態の本質を説明するために図面には示していない。
【００３５】
次に、図２を参照して第１導電体層１０２を備える第２の実施形態のＭＯＳＦＥＴについて説明する。図２は、ゲート電極４が、分離キャップ形成層１６の垂直方向に伸びた、ｐ型不純物添加ポリシリコンからなる第１導電体層１０２を備える第２の実施形態のＭＯＳＦＥＴを示している。この例において、ゲート積層構造は第１導電体層１０２のみから形成されており、例えば、第３導電体層は必要としない。直立したスペーサは、上記ゲート積層構造の側面３８に隣接した第２導電体層１２２によって形成されている。第２導電体層１２２はゲート電極４の両方の側面に対応して配置されている。例えば、２つの上記スペーサのそれぞれが上記ゲート積層構造の側壁３８に接して形成されている。さらに、第２導電体層１２２は、約４．０ｅＶの仕事関数を有する、ミッドギャップ材料としてのチタン窒化物（ＴｉＮ）、またはタンタル窒化物（ＴａＮ）を含んでいる。
【００３６】
図２に示す単一の層からなるゲート積層構造は、単一の第１導電体層１０２および第２導電体層１２２を覆う、例えば、シリコン窒化物のようなキャップ形成層１６を備えている。第１導電体層１０２の幅を超えて水平に延長されているキャップ形成層１６の特徴は、キャップ形成層１６の張出しが第２導電体層１２２のエッチング、特に異方性エッチングを行う間において上記直立したスペーサを保護するという利点を提供する。
【００３７】
上記張出しはゲート絶縁物層２２上への第１導電体層１０２の第１の堆積によって形成され、それから分離キャップ形成層１６は第１導電体層１０２の上方（この場合、上記ゲート積層構造はさらなる層を備えている）、また第１導電体層の頂上部に直接形成される。次に、上記ゲート積層構造の範囲を決めるために異方性エッチングが行われる。次に、分離キャップ形成層１６の下にある第１導電体層１０２の積層材料を、水平方向に凹ませるためにエッチングが行われる。ここでは、分離キャップ形成材料に比して導電体材料に選択性を有するエッチングプロセスが採用される。
【００３８】
第２導電体層１２２は窒化物ライナー２０２を用いて覆われ、これに続いて、例えば、シリコン２酸化物からなる分離スペーサ３２が形成される。
【００３９】
図３は、図２に示した第２の実施形態と類似の第３の実施形態を示しているが、ここでは、第１導電体層１０４がミッドギャップ材料を用いて上記ゲート積層構造に対して水平な方法で形成されており、第２導電体層１３４が直立したスペーサとして形成されている。
【００４０】
図４は、第４の実施形態を示しており、ここでは、第２導電体層１２６が片側の側面に位置する直立したスペーサとして形成されている。本実施の形態において、第２導電体層は窒素が埋め込まれたモリブデン（Ｍｏ（Ｎ））から形成されている。第１導電体層１０６はｎ型不純物添加ポリシリコンを含んでいる。窒化物ライナー２０４および２０６のそれぞれは、左側の側壁３８および上記直立したスペーサを覆っている。
【００４１】
また、図４には、第１ソース／ドレイン領域と記憶ノードとの接続、および第２ソース／ドレイン領域２８とセンス増幅器７５との接続が示されている。上記センス増幅器の機能としては、上記記憶ノード装置からの情報の読み出し、または上記記憶ノード装置への情報の書き込みに際して、ソース／ドレイン領域のそれぞれに対して電圧を印加するのであってもよい。ここで、情報は帯電した電荷によって表されている。
【００４２】
図５は、本発明の一実施形態に係るＭＯＳＦＥＴの製造方法のフローチャートを示している。シリコン基板２４が提供される（ステップ８０）。ここで、第１のリソグラフィー工程（ステップ８２）において、シリコン基板２４に溝をエッチングすること、および分離材料（浅い溝分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ））を用いて該溝を充填することによって、活性領域が形成される。その後、ゲート酸化物の堆積が行われる（ステップ８４）。
【００４３】
ポリシリコンの層１０、タングステンの層１４およびシリコン窒化物の層１６の順に、上記ゲート酸化物上に、３つの層を堆積させる（ステップ８６）。所望の幅、例えば６５〜７０ｎｍの幅を有するゲート積層構造を形成するために第２のリソグラフィー工程（ステップ８８）を行う。ここで述べるように、リソグラフィー工程は、レジストを用いて基板２４をコートすること、該レジストを感光および現像すること、該レジストの現像された部分を除去すること、および現像したレジストをエッチングマスクとして用いて、積層された層１０、１４および１６をエッチングすることを含んでもよい。
【００４４】
第３導電体層１４を形成するための材料としてタングステンを採用し、かつ第１導電体層を形成するための材料としてポリシリコンを採用した場合、例えば、４〜７ｎｍの厚さを有するような、ＴｉＮまたはＷＮの付加的な障壁層が、第１導電体層１０および第３導電体層１４の間に配置されてもよい。
【００４５】
次に、上記ゲート積層構造の、結果として生じる側壁３８のポリシリコンからなる部分を、薄い酸化物層１８を生成するために酸化させる（ステップ９０）。側壁３８と隣接し、かつ酸化物層１８と接するように、例えば、タングステンまたはタングステン珪化物のようなミッドギャップ材料からなる第２導電体層１２が形成される（ステップ９２）。また、図６のステップ９２２は、他の実施形態を示す第２導電体層を形成する工程であり、ステップ９２と交換可能な工程である。上記ゲート酸化物とさらに接触するよう形成された第２導電体層１２は、このようにして、上記ゲート接触部位にまで延長されている。ここで、第２導電体層１２は、ゲート積層構造、例えば、タングステンからなる（第３）導電体層１４と導電接続されている。上記側壁の酸化（ステップ９０）は、本実施の形態において（第１）導電体層１０に対してのみ選択的に行われる。
【００４６】
１つの形態において、第２導電体層１２をまず堆積させ、それから異方性エッチングプロセスに曝させる。上記異方性エッチングによって、第２導電体層１２の直立した部分だけを保持させる。これによって、直立したスペーサを形成することができる。
【００４７】
他の形態において、図７に示すように、まず第２導電体層１２は（不純物を添加していない）アモルファスシリコンを堆積させることによって形成される（ステップ９２４）。続いて、上述したような異方性のバックエッチングが行われる。それから、Ｂ、ＢＦ２またはＡｓの埋め込み工程（ステップ９２６）が斜角を有する埋め込み角度によって行われる。結果として、上記ゲート電極の一方の側面だけに対して、例えば、２つのスペーサの１つだけに対して埋め込みが行われ、もう一方のスペーサは上記キャップ形成層によって遮蔽されている。ＮＨ４（ＯＨ）を用いた化学エッチングを用いて、埋め込みが行われていないスペーサは除去される。これによって、一方の側面にスペーサを生成することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係るＭＯＳＦＥＴを示す断面図である。
【図２】本発明の実施形態に係るＭＯＳＦＥＴの変形例を示す断面図である。
【図３】本発明の実施形態に係るＭＯＳＦＥＴの他の変形例を示す断面図である。
【図４】本発明の実施形態に係るＭＯＳＦＥＴのさらに他の変形例を示す断面図である。
【図５】本発明の実施形態に係るＭＯＳＦＥＴの製造工程を示すフローチャートである。
【図６】本発明の実施形態に係る図５の工程９２の詳細を示すフローチャートである。
【図７】本発明の実施形態に係る図５の工程９２の詳細の変形例を示すフローチャートである。
【符号の説明】
【００４９】
２      ＭＯＳＦＥＴ
４      ゲート電極
１０、１０２、１０４、１０６  第１導電体層
１２、１２２、１２４、１２６  第２導電体層
１４    第３導電体層
１６    キャップ形成層
１８    側壁酸化物層
２０、２０２、２０４、２０６  窒化物ライナー
２２    ゲート絶縁体層
２４    半導体基板
２６    チャネル領域、欠乏領域
２８    ソース／ドレイン領域
３０    ＬＤＤ
３２、３２２、３２３  分離スペーサ
３８    ゲート積層構造の側壁
４０、４２  ゲート接触部の一部
５０    導電性の接続
５００  電源
７０    記憶ノード
７５    センス増幅器
８０〜１００、９２２、９２４、９２６  製造方法の工程
【図１】
2007150311.tif 000003
【図２】
2007150311.tif 000004
【図３】
2007150311.tif 000005
【図４】
2007150311.tif 000006
【図５】
2007150311.tif 000007
【図６】
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【図７】
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