(57)【要約】【課題】実行するアプリケーションの内容に応じてキャッシュメモリを有効に活用する。【解決手段】第１のプロセッサコア１０と、キャッシュメモリ１３と、キャッシュメモリへのアクセスを制御するキャッシュコントローラ１１と、キャッシュメモリをコントローラ１１又はバス４０に接続するセレクタ１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
プロセッサコアと、キャッシュメモリと、前記キャッシュメモリへのアクセスを制御するコントローラと、前記キャッシュメモリを前記コントローラ又はバスに接続するセレクタとを備える情報処理装置。
【請求項２】
前記プロセッサコアの停止時に前記プロセッサコア及び前記コントローラへのクロック供給を停止する手段を備える請求項１記載の情報処理装置。
【請求項３】
前記プロセッサコア及び前記コントローラへの電源を他の回路から独立して供給する電源回路と、前記プロセッサコアの停止時に前記プロセッサコア及び前記コントローラへの供給電圧を低減又は停止する電源制御手段とを備える請求項１記載の情報処理装置。
【請求項４】
プロセッサコアと、複数のキャッシュメモリと、前記キャッシュメモリへのアクセスを制御するコントローラと、少なくとも１つのキャッシュメモリを前記コントローラ又はバスに接続するセレクタとを備える情報処理装置。
【請求項５】
前記プロセッサコアの停止時に前記プロセッサコア、前記コントローラ及び前記コントローラに直接接続されたキャッシュメモリへのクロック供給を停止する手段を備える請求項４記載の情報処理装置。
【請求項６】
前記プロセッサコア、前記コントローラ及び前記コントローラに直接接続されたキャッシュメモリへの電源を他の回路から独立して供給する電源回路と、前記プロセッサコアの停止時に前記プロセッサコア、前記コントローラ及び前記コントローラに直接接続されたキャッシュメモリへの供給電圧を低減又は停止する電源制御手段とを備える請求項４記載の情報処理装置。
【請求項７】
前記プロセッサコア、前記コントローラ、前記メモリ及び前記セレクタを一つの基板上に集積した請求項１又は４記載の情報処理装置。
【請求項８】
第１のプロセッサコアと、少なくとも１つのキャッシュメモリと、前記キャッシュメモリへのアクセスを制御するコントローラと、少なくとも１つのキャッシュメモリを前記コントローラ又はバスに接続するセレクタと、前記バスに接続される第２のプロセッサバスと、前記バスに接続されるＤＭＡコントローラと、外部メモリと接続するメモリインターフェースと、音声出力インターフェースと、前記外部メモリに記録された圧縮データを前記第２のプロセッサコアで伸張し、伸張したデータを前記セレクタを介して前記メモリに格納し、格納したデータを前記ＤＭＡコントローラにより前記音声出力インターフェースに転送し外部へ出力する制御を行うコントローラとを備える情報処理装置。
【請求項９】
前記メモリインターフェース及び前記第２のプロセッサコアの非動作時に前記メモリインターフェース及び前記第２のプロセッサコアへのクロック供給を停止する手段を備える請求項８記載の情報処理装置。
【請求項１０】
前記メモリインターフェース及び前記第２のプロセッサコアへの電源を他の回路から独立して供給する電源回路と、前記メモリインターフェース及び前記第２のプロセッサコアの非動作時に前記メモリインターフェース及び前記第２のプロセッサコアへの供給電圧を低減又は停止する電源制御手段とを備える請求項８記載の情報処理装置。
【請求項１１】
前記第１及び第２のプロセッサコア、前記キャッシュメモリ、前記コントローラ、前記セレクタと、前記ＤＭＡコントローラと、前記メモリインターフェース、前記音声出力インターフェース、前記コントローラを一つの基板上に集積した請求項８記載の情報処理装置。
【請求項１２】
前記第１及び第２のプロセッサコア、前記キャッシュメモリ、前記コントローラ、前記セレクタ及び前記メモリインターフェースを間欠的に動作させ、動作時には前記メモリカードへのアクセス、前記圧縮データの伸張及び前記キャッシュメモリへのアクセスを行い、非動作時には前記第１及び第２のプロセッサコア、前記キャッシュメモリ、前記コントローラ、前記セレクタ及び前記メモリインターフェースへのクロック及び電源の供給を停止する制御手段を備える請求項８記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アプリケーションプロセッサにおけるキャッシュメモリの有効利用を図る技術に関する。
【背景技術】
【０００２】
近年、携帯電話端末に搭載されるアプリケーションはますます多様化しており、通常の電話・テレビ電話機能に加えて、静止画像や動画像の撮影・再生、電子メールの作成・閲覧などの機能が標準的となっている。また、新規のアプリケーションとして、不揮発性メモリカードからのオーディオ再生機能を搭載するものが商品化されている。
【０００３】
こうした多様なアプリケーションを具現化するために、複数のプロセッサコア、オンチップメモリ、外部インタフェースなどを単一のＬＳＩに集積化したアプリケーションプロセッサが開発され供せられている。アプリケーションプロセッサには、プロセッサコアとして、組み込みマイコン（ＭＰＵ）と信号処理プロセッサ（ＤＳＰ）を搭載するものが主流となっており、オペレーティングシステムの処理をＭＰＵで行い、リアルタイム処理（実時間処理）が必要な音声・画像処理をＤＳＰで行うのが一般的である。
【０００４】
携帯電話端末は通常バッテリによって駆動されるため、アプリケーションプロセッサの消費電力が大きい場合、端末の連続利用可能時間が短くなる問題がある。従って、アプリケーションプロセッサの消費電力に関しては、可能な限り低減させる必要がある。そのための手段として、複数のプロセッサコアのうち何れかの処理が無い場合には、当該回路へのクロック供給や電源供給を停止させるものが考案されており、特許文献１および特許文献２にそのような例が開示されている。
【０００５】
また、近年の携帯電話端末では、高機能化に対応してＬｉｎｕｘなどの汎用のオペレーティングシステムが搭載されるようになり、ＭＰＵの処理負荷はますます増大している。そのため、レイテンシ（latency）の大きい外部メモリアクセスを抑制し、ＭＰＵの処理効率を高めるために、大容量のキャッシュ（１２８ｋ〜２５６ｋバイト）を搭載する場合がある。
【０００６】
こうしたキャッシュの必要性は、アプリケーションによって異なっている。例えば、電子メールを作成するアプリケーションでは、キー操作処理やかな漢字変換の速度が遅いと端末の使用感に直接影響するため、キャッシュを搭載してＭＰＵの処理効率を高めることが有効である。一方、不揮発性メモリカードからのオーディオ再生では、処理の大半を占める圧縮音声の伸張処理をＤＳＰで行うことから、ＭＰＵでの処理量は小さくキャッシュ搭載の必要性や効果は少ない。
【０００７】
図２は、従来のアプリケーションプロセッサの構成を示すブロック図である。図２においてアプリケーションプロセッサ１は、後述の各部分を含んで単一のＬＳＩに集積化されたものである。
【０００８】
第１のプロセッサコア１０はＭＰＵであり、キャッシュコントローラ１１と、メモリ１３が順次接続される。第２のプロセッサコア２０はＤＳＰである。また、不揮発性メモリカード２はメモリカードインタフェース５０に、ＳＤＲＡＭ３はＳＤＲＡＭインタフェース７０にそれぞれ接続される。さらに、キャッシュコントローラ１１、第２のプロセッサコア２０、ＤＭＡコントローラ３０、メモリカードインタフェース５０、ＳＤＲＡＭインタフェース７０、音声出力インタフェース６０は、オンチップバス４０で相互に接続されている。
【０００９】
ここで、図２のシステムを用いたアプリケーション処理の一例として、不揮発性メモリカードから圧縮音声データを読み出し、オーディオ再生を行うケースについて考察する。この場合、データおよび処理の流れは、概略以下のようになる。
【００１０】
（１）ＭＰＵ１０は、メモリカードインタフェース５０を介してメモリカード２を制御し、所望の圧縮音声データに関する情報（データの格納位置など）を取得する。
（２）ＭＰＵ１０は、ＤＭＡコントローラ３０を用いてメモリカード２上の圧縮音声データを取り出し、ＳＤＲＡＭ３へ転送する。
（３）ＭＰＵ１０はＤＳＰ２０を起動する。ＤＳＰ２０は、ＳＤＲＡＭ３上に格納された圧縮音声データを伸張し、再びＳＤＲＡＭ３上に格納する。
（４）ＭＰＵ１０（もしくはＤＳＰ２０）は、ＤＭＡコントローラ３０を用いてＳＤＲＡＭ３上に格納された伸張後の（非圧縮の）音声データを取り出し、音声出力インタフェース６０へ転送する。
（５）音声データは、音声出力インタフェース６０でＤ／Ａ変換され、アプリケーションプロセッサ１より音声信号として出力される。
【特許文献１】特願２００２−５６１６９４号
【特許文献２】特開２００５−１１５９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
こうした従来のアプリケーションプロセッサには、消費電力面、およびメモリの有効活用の面で課題があった。
【００１２】
第一に、上記したオーディオ再生のケースでは、ＳＤＲＡＭへのデータの出し入れが頻発しているが、これは消費電力の点で好ましくない。近年の高速なＳＤＲＡＭインタフェースは駆動能力の高い入出力回路を必要とすることから、ＳＤＲＡＭアクセスの増加はアプリケーションプロセッサの消費電力増大に直結している。これに加えてＳＤＲＡＭ自身が消費する電力の増加も大きい。この問題は、ＳＤＲＡＭに代えて内蔵のオンチップメモリを搭載することである程度解決できるが、非圧縮の音声データを格納するためには大容量のオンチップメモリを搭載する必要があり、アプリケーションプロセッサの製造コストが高くなる課題がある。
【００１３】
第二に、オーディオ再生のケースでは、キャッシュコントローラ用のメモリが有効に活用されていない。先に述べたように、メモリカードからのオーディオ再生では、ＭＰＵで行う処理は各インタフェースやＤＭＡコントローラの制御のみであって、処理量は小さくキャッシュ搭載の効果は少ない。しかしながら、キャッシュを必要とする他のアプリケーションがあるために、これを削除することはできない。この問題に関しては、特許文献１および特許文献２に開示された方法を適用して解決することが考えられる。特許文献１および特許文献２には、あるプロセッサの処理が停止している時に、当該プロセッサの内部資源を他のプロセッサに解放する方法が示されている。この方法では（特許文献１の図１を参照）、内部資源は共通の内部バスに接続されており、さらにこの内部バスに他プロセッサとのインタフェース回路を接続して構成されている。
【００１４】
しかし、上記特許文献の方法には動作速度の面で課題がある。理由は、この方法は多数の内部資源が共通の内部バスに接続される構成であって、このような内部バスを高速に動作させることは一般的に困難だからである。特許文献１の図１によると、内部バス１０８にキャッシュメモリ１１０が直接接続されており、ＣＰＵ１０９からキャッシュメモリ１１０へのアクセスレイテンシは大きくなることが推測される。キャッシュへのアクセスレイテンシ増大は、ＣＰＵ（ＭＰＵ）の性能低下に直結する。
【００１５】
本発明は、実行するアプリケーションの内容に応じてキャッシュメモリを有効に活用することができる情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の情報処理装置は、プロセッサコアと、キャッシュメモリと、前記キャッシュメモリへのアクセスを制御するコントローラと、前記キャッシュメモリを前記コントローラ又はバスに接続するセレクタとを備える。この構成によれば、キャッシュメモリをコントローラ又はバスに接続するセレクタを設けることにより、キャッシュメモリをバスに接続される他のプロセッサコアに解放することができるため、実行するアプリケーションの内容に応じてセレクタを適当に切り換えることによりキャッシュメモリを有効に活用することができる。
【００１７】
さらに、本発明の情報処理装置は、前記プロセッサコアの停止時に前記プロセッサコア及び前記コントローラへのクロック供給を停止する手段を備える。この構成によれば、クロック供給回路（クロックツリー）の動作電流が削減されるため、消費電力を低減できる。
【００１８】
さらに、本発明の情報処理装置は、前記プロセッサコア及び前記コントローラへの電源を他の回路から独立して供給する電源回路と、前記プロセッサコアの停止時に前記プロセッサコア及び前記コントローラへの供給電圧を低減又は停止する電源制御手段とを備える。この構成によれば、当該回路部分のリーク電流が削減されるため、消費電力を一層低減できる。
【００１９】
本発明の情報処理装置は、プロセッサコアと、複数のキャッシュメモリと、前記キャッシュメモリへのアクセスを制御するコントローラと、少なくとも１つのキャッシュメモリを前記コントローラ又はバスに接続するセレクタとを備える。この構成によれば、セレクタをメモリの一部に限定して設けることにより、他のメモリに対するクロック供給、供給電圧の制御を行うことができる。
【００２０】
さらに、本発明の情報処理装置は、前記プロセッサコアの停止時に前記プロセッサコア、前記コントローラ及び前記コントローラに直接接続されたキャッシュメモリへのクロック供給を停止する手段を備える。この構成によれば、メモリへのクロック供給に係る動作電流が削減されるため、プロセッサコアの停止時の電力削減効果が大きくなる。
【００２１】
さらに、本発明の情報処理装置は、前記プロセッサコア、前記コントローラ及び前記コントローラに直接接続されたキャッシュメモリへの電源を他の回路から独立して供給する電源回路と、前記プロセッサコアの停止時に前記プロセッサコア、前記コントローラ及び前記コントローラに直接接続されたキャッシュメモリへの供給電圧を低減又は停止する電源制御手段とを備える。この構成によれば、メモリのリーク電流が削減されるため、プロセッサコアの停止時の電力削減効果が一層大きくなる。
【００２２】
本発明の情報処理装置は、前記プロセッサコア、前記コントローラ、前記メモリ及び前記セレクタを一つの基板上に集積した。この構成によれば、装置を一個の半導体基板上に集積することにより、機器の小型・軽量化を図ることができる。
【００２３】
本発明の情報処理装置は、第１のプロセッサコアと、少なくとも１つのキャッシュメモリと、前記キャッシュメモリへのアクセスを制御するコントローラと、少なくとも１つのキャッシュメモリを前記コントローラ又はバスに接続するセレクタと、前記バスに接続される第２のプロセッサバスと、前記バスに接続されるＤＭＡコントローラと、外部メモリと接続するメモリインターフェースと、音声出力インターフェースと、前記外部メモリに記録された圧縮データを前記第２のプロセッサコアで伸張し、伸張したデータを前記セレクタを介して前記メモリに格納し、格納したデータを前記ＤＭＡコントローラにより前記音声出力インターフェースに転送し外部へ出力する制御を行うコントローラとを備える。この構成によれば、外部メモリからのデータ再生においてキャッシュメモリを活用することにより、ＳＤＲＡＭを使用する必要がないため、機器の消費電力を低減できる。
【００２４】
さらに、本発明の情報処理装置は、前記メモリインターフェース及び前記第２のプロセッサコアの非動作時に前記メモリインターフェース及び前記第２のプロセッサコアへのクロック供給を停止する手段を備える。この構成によれば、クロック供給回路（クロックツリー）の動作電流が削減されるため、消費電力を一層低減できる。
【００２５】
さらに、本発明の情報処理装置は、前記メモリインターフェース及び前記第２のプロセッサコアへの電源を他の回路から独立して供給する電源回路と、前記メモリインターフェース及び前記第２のプロセッサコアの非動作時に前記メモリインターフェース及び前記第２のプロセッサコアへの供給電圧を低減又は停止する電源制御手段とを備える。この構成によれば、当該回路部分のリーク電流が削減されるため、消費電力を一層低減できる。
【００２６】
本発明の情報処理装置は、前記第１及び第２のプロセッサコア、前記キャッシュメモリ、前記コントローラ、前記セレクタと、前記ＤＭＡコントローラと、前記メモリインターフェース、前記音声出力インターフェース、前記コントローラを一つの基板上に集積した。この構成によれば、装置を一個の半導体基板上に集積することにより、機器の小型・軽量化を図ることができる。
【００２７】
本発明の情報処理装置は、前記第１及び第２のプロセッサコア、前記キャッシュメモリ、前記コントローラ、前記セレクタ及び前記メモリインターフェースを間欠的に動作させ、動作時には前記メモリカードへのアクセス、前記圧縮データの伸張及び前記キャッシュメモリへのアクセスを行い、非動作時には前記第１及び第２のプロセッサコア、前記キャッシュメモリ、前記コントローラ、前記セレクタ及び前記メモリインターフェースへのクロック及び電源の供給を停止する制御手段を備える。この構成によれば、装置の主要部を間欠的に動作させ、非動作時にクロック供給および電源供給を停止することにより、さらに大きな電力削減効果が得られる。
【発明の効果】
【００２８】
本発明によれば、キャッシュメモリをコントローラ又はバスに接続するセレクタを設けることにより、キャッシュメモリをバスに接続される他のプロセッサコアに解放することができるため、実行するアプリケーションの内容に応じてセレクタを適当に切り換えることによりキャッシュメモリを有効に活用することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付し、同一部分については重複した説明を省略する。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。図１において、第１のプロセッサコア１０はＭＰＵであり、キャッシュコントローラ１１、入出力経路１２、キャッシュメモリ１３が接続される。第２のプロセッサコア２０はＤＳＰである。キャッシュコントローラ１１、入出力経路１２、第２のプロセッサコア２０、ＤＭＡコントローラ３０は、オンチップバス４０で相互に接続されている。
【００３１】
入出力経路１２は、キャッシュコントローラ１１とメモリ１３の間に設けられるセレクタ回路であって、経路Ａと経路Ｂは排他的に使用される。即ち、キャッシュコントローラ１１の使用時は経路Ａのみが有効であり、外部からメモリ１３にアクセスすることはできない。一方、非使用時は経路Ｂが有効となって、ＤＭＡコントローラ３０および第２のプロセッサコア２０からメモリ１３に対して直接アクセスすることが可能となる。
【００３２】
このような入出力経路１２は、制御が単純であるため少ない論理段数で構成できる。また、入出力経路１２およびメモリ１３をキャッシュコントローラ１１に近接して配置することにより（オンチップバス４０からは多少離れてもよい）、電気配線長の短縮を図ることができる。これらにより、ＭＰＵ１０からキャッシュ用メモリ１３へのアクセス速度を高速化することが可能である。
【００３３】
情報処理装置が実行するアプリケーションの内容によっては、キャッシュコントローラ１１が不要となる場合がある。このような場合に、本実施の形態の情報処理装置では、メモリ１３を外部に解放でき、ＤＳＰ２０がこれを有効活用することが可能である。
【００３４】
なお、ＭＰＵ１０の停止時には、ＭＰＵ１０およびキャッシュコントローラ１１へのクロック供給を停止しても機能的に差し支えない。この場合、クロック供給回路（クロックツリー）の動作電流が削減されるため、消費電力を低減させることができる。
【００３５】
また、ＭＰＵ１０およびキャッシュコントローラ１１を含む部分（図中記号１００）への電源供給系統を他の回路と分離し、ＭＰＵ１０の停止時に供給電圧を低減もしくは停止させることも可能である。この場合、回路部分１００のリーク電流が削減されるため、消費電力を一層低減させることができる。
【００３６】
なお、本実施の形態では、第１のプロセッサコア１０をＭＰＵ、第２のプロセッサコア２０をＤＳＰとして説明したが、必ずしもこのように限定されるものではない。例えば、ＤＳＰに代えて音声処理専用アクセラレータを用いることも可能である。また、近年の半導体プロセス技術の進歩により、本実施の形態の情報処理装置を一個の半導体基板上に集積して、アプリケーションプロセッサとして構成することが可能である。このようなアプリケーションプロセッサは、機器の小型・軽量化に寄与する。これらは、以下に説明する他の実施の形態においても同様である。
【００３７】
（実施の形態２）
図３は、本発明の実施の形態２に係る情報処理装置の構成を示すブロック図である。図３の情報処理装置では、キャッシュコントローラ１１に複数のメモリ（第１のメモリ１３および第２のメモリ１４）が接続され、そのうちの一部（第２のメモリ１４）に実施の形態１と同様の入出力経路１２が設けられる。ＭＰＵ１０の停止時にＤＳＰ２０が必要とするメモリリソースが少ない場合には、本実施の形態の構成を取ることが可能である。
【００３８】
また、実施の形態１と同様に、ＭＰＵ１０、キャッシュコントローラ１１、およびメモリ１３を含む部分（図中記号１００）に対して、クロック供給の停止、供給電圧の低減や停止が可能である。
【００３９】
本実施の形態の情報処理装置の利点は、メモリ１３へのクロック供給に係る動作電流やメモリ１３のリーク電流が削減されるため、実施の形態１に比較してＭＰＵ１０の停止時の電力削減効果が大きくなることである。
【００４０】
（実施の形態３）
図４は、本発明の実施の形態３に係る情報処理装置の構成を示すブロック図である。図４の情報処理装置は、実施の形態１の情報処理装置に加え、不揮発性メモリカード２、メモリカードインタフェース５０、音声出力インタフェース６０をさらに含んで構成される。本実施の形態の情報処理装置では、メモリカード２からのオーディオ再生機能を実現することができ、以下で述べるようにキャッシュ用メモリの有効活用と消費電力の面で利点がある。
【００４１】
図５は、本実施の形態の情報処理装置を用いてオーディオ再生を行った場合の動作を示すタイミングチャートである。以下、図４および図５を用いて、オーディオ再生を行う場合のデータおよび処理の流れを説明する。図５において（１）から（７）の符号は、下記の説明と一致している。また図５では、メモリ１３に格納されている伸張後の（非圧縮の）音声データ残量も併せて示している。
【００４２】
（１）ＭＰＵ１０は、メモリカードインタフェース５０を介してメモリカード２を制御し、所望の圧縮音声データに関する情報（データの格納位置など）を取得する。
（２）ＭＰＵ１０は、ＤＭＡコントローラ３０を用いてメモリカード２上の圧縮音声データを取り出し、メモリ１３へ転送する。
（３）ＭＰＵ１０はＤＳＰ２０を起動する。ＤＳＰ２０は、メモリ１３上に格納された圧縮音声データを伸張し、再びメモリ１３上に格納する。これにより、メモリ１３に格納されている伸張後の音声データ量が増加する。
（４）圧縮音声データの伸張が完了すると、ＭＰＵ１０は、ＤＭＡコントローラ３０を起動する。さらに、ＤＳＰ２０および自分自身を停止させる。
（５）ＤＭＡコントローラ３０は、メモリ１３上に格納された伸張後の音声データを取り出し、音声出力インタフェース６０へ転送する。音声データは、音声出力インタフェース６０でＤ／Ａ変換され、アプリケーションプロセッサ１より音声信号として出力される。この処理は、ＭＰＵ１０およびＤＳＰ２０の停止中も含め、継続的に実行されている。
（６）ＤＭＡコントローラ３０のデータ転送が進行するにつれて、メモリ１３に格納されている伸張後の音声データ量が少なくなる。音声データ残量が０にならないために、ＤＭＡコントローラ３０は、所定量のデータ転送が完了するとＭＰＵ１０に対して割込みを発生する。
（７）ＭＰＵ１０は、（６）の割込みを受信すると復帰処理を行い、再び（１）の処理に戻る。
【００４３】
なお、本処理では、キャッシュコントローラ１１を使用しないため、図４において経路Ａは無効化され、経路Ｂが有効となっている。また、ＭＰＵ１０がオンチップバス４０を介して外部にアクセスする場合には、キャッシュコントローラ１１の内部をスルーさせる。
【００４４】
このように、本実施の形態の情報処理装置では、メモリカードからのオーディオ再生においてキャッシュ用メモリを活用することにより、背景技術の項で述べた従来のアプリケーションプロセッサのようにＳＤＲＡＭを使用する必要がないため、機器の消費電力が低減され長時間の連続利用が可能となる。
【００４５】
なお、上記の処理において（５）および（６）の期間は、図４における記号１００の部分に対して、間欠的な動作、クロック供給の停止、供給電圧の低減や停止が可能である。これらを実施した場合には、さらに大きな電力削減効果が得られる。
【００４６】
また、処理の流れは必ずしも本実施の形態のように限定されるものではない。例えば、プロセッサコア（ＭＰＵ、ＤＳＰ）の停止期間を設けず、代わりにプロセッサコアの動作周波数を低減させる処理も可能である。この場合、電力削減効果は若干劣ることになるが、停止・復帰処理が無いために制御は容易となる。
【００４７】
（実施の形態４）
図６は、本発明の実施の形態４に係る情報処理装置の構成を示すブロック図である。図６の情報処理装置は、実施の形態３の情報処理装置と同様の基本構成を採った上で、キャッシュコントローラ１１に複数のメモリ（第１のメモリ１３および第２のメモリ１４）が接続され、そのうちの一部（第２のメモリ１４）に入出力経路１２が設けられる。即ち、キャッシュコントローラ、入出力経路、メモリに関しては、実施の形態２の情報処理装置と同様の構成である。
【００４８】
本実施の形態の情報処理装置では、上記した構成により、実施の形態２および実施の形態３の情報処理装置が有する効果の双方を得ることができる。
【００４９】
なお、他の実施の形態と同様、図６における記号１００の部分に対してクロック供給の停止、供給電圧の低減や停止を実施した場合には、さらに大きな電力削減効果が得られる。
【産業上の利用可能性】
【００５０】
本発明の情報処理装置は、キャッシュメモリをコントローラ又はバスに接続するセレクタを設けることにより、キャッシュメモリをバスに接続される他のプロセッサコアに解放することができるため、実行するアプリケーションの内容に応じてセレクタを適当に切り換えることによりキャッシュメモリを有効に活用することができるという効果を有し、携帯端末に搭載されるアプリケーションプロセッサ等として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１に係る情報処理装置の構成を示すブロック図
【図２】従来のアプリケーションプロセッサの構成を示すブロック図
【図３】本発明の実施の形態２に係る情報処理装置の構成を示すブロック図
【図４】本発明の実施の形態３に係る情報処理装置の構成を示すブロック図
【図５】本発明の実施の形態３に係る情報処理装置を用いてオーディオ再生を行った場合の動作を示すタイミングチャート
【図６】本発明の実施の形態４に係る情報処理装置の構成を示すブロック図
【符号の説明】
【００５２】
１  アプリケーションプロセッサ
２  不揮発性メモリカード
３  ＳＤＲＡＭ
１０  第１のプロセッサコア
１１  キャッシュコントローラ
１２  入出力経路
１３  メモリ
１４  メモリ
２０  第２のプロセッサコア
３０  ＤＭＡコントローラ
４０  オンチップバス
５０  メモリカードインタフェース
６０  音声出力インタフェース
７０  ＳＤＲＡＭインタフェース
１００  回路部分
【図１】
2007164433.tif 000003
【図２】
2007164433.tif 000004
【図３】
2007164433.tif 000005
【図４】
2007164433.tif 000006
【図５】
2007164433.tif 000007
【図６】
2007164433.tif 000008