(57)【要約】【課題】画像データ及び音声データの特性を利用して低消費電力で画像データや音声データの再生処理を行う情報再生装置及び電子機器を提供する。【解決手段】情報再生装置は、受信した放送信号に含まれる時間情報を用いて制御されたカウントクロックに基づいて、音声データをサンプリングするための音声再生用クロックの周波数を制御する周波数制御部と、前記音声再生用クロックに基づいて音声データの再生処理を行う音声再生処理部とを含み、前記周波数制御部が、前記カウントクロックに基づいて所定のカウントアップ値になるまでカウントすることを繰り返すカウンタと、前記時間情報と前記カウンタのカウント値との差が小さくなるように前記カウントクロックの周波数を制御し、該カウントクロックに基づいて前記音声再生用クロックを生成する音声再生用クロック生成回路とを含む。【選択図】図２
2007150809.tif 000002
【特許請求の範囲】
【請求項１】
受信した放送信号に含まれる時間情報に基づいて、該放送信号に含まれる音声データの再生処理を行うための情報再生装置であって、
前記時間情報を用いて制御されたカウントクロックに基づいて、前記音声データをサンプリングするための音声再生用クロックの周波数を制御する周波数制御部と、
前記音声再生用クロックに基づいて音声データの再生処理を行う音声再生処理部とを含み、
前記周波数制御部が、
前記カウントクロックに基づいて所定のカウントアップ値になるまでカウントすることを繰り返すカウンタと、
前記時間情報と前記カウンタのカウント値との差が小さくなるように前記カウントクロックの周波数を制御し、該カウントクロックに基づいて前記音声再生用クロックを生成する音声再生用クロック生成回路とを含むことを特徴とする情報再生装置。
【請求項２】
請求項１において、
前記カウントクロックは、
所与の基本クロックをＮ（Ｎ＞１、Ｎは実数）分周したクロックであることを特徴とする情報再生装置。
【請求項３】
請求項２において、
前記周波数制御部が、
Ｎを変更することで前記カウントクロックの周波数を制御することを特徴とする情報再生装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
周波数制御の周期が設定されるインターバルレジスタを含み、
前記周波数制御部が、
前記インターバルレジスタの設定値に対応した周期毎に前記カウントクロックの周波数制御を行うことを特徴とする情報再生装置。
【請求項５】
請求項４において、
前記周波数制御部が、
前記カウンタのカウント値をラッチするインターバルラッチと、
前記インターバルラッチにラッチされたカウント値と前記インターバルレジスタの設定値とを加算する加算器と、
前記加算器の出力と前記カウンタのカウント値とを比較する比較器と、
前記比較器の結果に対応したアップ指示又はダウン指示により前記カウントクロックを生成するカウントクロック生成部とを含み、
前記カウントクロック生成部が、
前記アップ指示のとき前記基本クロックを（Ｎ＋１）（Ｎは１より大きい整数）分周したカウントクロックを生成し、
前記ダウン指示のとき前記基本クロックを（Ｎ−１）分周したカウントクロックを生成することを特徴とする情報再生装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記カウント値に基づいて、画像データの再生処理を行う画像再生処理部を含むことを特徴とする情報再生装置。
【請求項７】
請求項６において、
前記放送信号に含まれる画像データ及び音声データを抽出する信号解析部と、
前記信号解析部によって抽出された前記画像データ及び前記音声データが格納されるメモリとを含み、
前記音声再生処理部が、
前記音声再生用クロックに同期して前記音声データに基づく再生処理を行い、
前記画像再生処理部が、
前記カウント値に基づいて前記画像データの再生処理を行うことを特徴とする情報再生装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記時間情報と前記カウンタのカウント値との差の絶対値が所与の閾値より小さいときと、該絶対値が該閾値より大きいときとで、異なる周波数制御を行うことを特徴とする情報再生装置。
【請求項９】
請求項８において、
前記絶対値が前記閾値より小さいときは、前記時間情報と前記カウンタのカウント値との差が０になるように周波数制御を行い、
前記絶対値が前記閾値以上のときは、所与のバイアス値が付加された前記時間情報と前記カウンタのカウント値との差が０になるように周波数制御を行うことを特徴とする情報再生装置。
【請求項１０】
前記放送信号から希望信号を抽出するためのチューナと、
前記チューナによって抽出された希望信号が供給される請求項１乃至９のいずれか記載の情報再生装置とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報再生装置及び電子機器に関する。
【背景技術】
【０００２】
地上デジタル放送のような放送信号に含まれる画像データや音声データを再生する場合、これらと同時に送られてくる時間情報を基準に同期再生を行う必要がある。例えばＭＰＥＧ−２（Moving Picture Experts Group Phase 2）システムでは、画像データや音声データがＥＳ（Elementary Stream）データとしてパケット化されたＰＥＳ（Packetized Elementary Stream）のヘッダ情報であるＰＥＳヘッダに、ＰＴＳ（Presentation Time Stamp）と呼ばれる時間情報が２７ＭＨｚの精度で記述されている。そして、ＭＰＥＧ−２システムでは、ＰＣＲ（Program Clock Reference）と呼ばれる番組の基準時間情報が伝送される。このＰＣＲもまた、２７ＭＨｚの精度で記述される。
【０００３】
こうして、放送信号を受信するすべての放送受信装置がＰＣＲに同期して再生できるので、各放送受信装置がＰＴＳで指定された時刻に画像データや音声データを再生すればよい。このため、ＰＣＲを受信すると、各放送受信装置では、該ＰＣＲを装置内のＳＴＣ（System Time Clock）を合わせ、該ＳＴＣに同期して各放送受信装置が再生処理を行う。このようなＰＣＲとＳＴＣの同期制御には、特許文献１に開示されているようなデジタルＰＬＬ（Phase Locked Loop）回路が用いられる。
【特許文献１】特開平１１−１７５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されているデジタルＰＬＬ回路を採用すると、２７ＭＨｚの数倍の周波数のクロックを生成する必要があり、消費電力の増大を招くという問題がある。またアナログＰＬＬ回路を使用する方法もあるが、アナログ回路として特殊な製造プロセスを用いたり、レイアウト効率を低下させたりして、低コスト化を阻害する要因となる。
【０００５】
更に、実際には、２７ＭＨｚの精度でＳＴＣを合わせる必要はなく、画像データや音声データを違和感なく再生できればよい。この点、画像データの再生の場合には画像のフレーム抜けが発生しても、画像を見る人に違和感を与える可能性は非常に小さい。ところが、音声データの再生の場合には、音飛びが発生すると、音の不連続性により、音を聞く人には違和感を与えてしまうという問題がある。従って、この特性を利用して、低消費電力で、画像データや音声データの再生処理を行うことができる。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、画像データ及び音声データの特性を利用して低消費電力で画像データや音声データの再生処理を行う情報再生装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、
受信した放送信号に含まれる時間情報に基づいて、該放送信号に含まれる音声データの再生処理を行うための情報再生装置であって、
前記時間情報を用いて制御されたカウントクロックに基づいて、前記音声データをサンプリングするための音声再生用クロックの周波数を制御する周波数制御部と、
前記音声再生用クロックに基づいて音声データの再生処理を行う音声再生処理部とを含み、
前記周波数制御部が、
前記カウントクロックに基づいて所定のカウントアップ値になるまでカウントすることを繰り返すカウンタと、
前記時間情報と前記カウンタのカウント値との差が小さくなるように前記カウントクロックの周波数を制御し、該カウントクロックに基づいて前記音声再生用クロックを生成する音声再生用クロック生成回路とを含む情報再生装置に関係する。
【０００８】
本発明によれば、ＰＬＬ回路を不要にでき、音飛びの発生を確実に抑えるる上に低消費電力で音声データの再生処理を行うことができる情報再生装置を提供できる。
【０００９】
また本発明に係る情報再生装置では、
前記カウントクロックは、
所与の基本クロックをＮ（Ｎ＞１、Ｎは実数）分周したクロックであってもよい。
【００１０】
また本発明に係る情報再生装置では、
前記周波数制御部が、
Ｎを変更することで前記カウントクロックの周波数を制御することができる。
【００１１】
本発明によれば、周波数の高い基本クロックを精度良く制御する必要がなくなるので、構成を簡素化できると共に一層の低消費電力化を図ることができるようになる。
【００１２】
また本発明に係る情報再生装置では、
周波数制御の周期が設定されるインターバルレジスタを含み、
前記周波数制御部が、
前記インターバルレジスタの設定値に対応した周期毎に前記カウントクロックの周波数制御を行うことができる。
【００１３】
本発明によれば、周波数制御を行う周期も可変にすることで、より一層の低消費電力化が可能となる。
【００１４】
また本発明に係る情報再生装置では、
前記周波数制御部が、
前記カウンタのカウント値をラッチするインターバルラッチと、
前記インターバルラッチにラッチされたカウント値と前記インターバルレジスタの設定値とを加算する加算器と、
前記加算器の出力と前記カウンタのカウント値とを比較する比較器と、
前記比較器の結果に対応したアップ指示又はダウン指示により前記カウントクロックを生成するカウントクロック生成部とを含み、
前記カウントクロック生成部が、
前記アップ指示のとき前記基本クロックを（Ｎ＋１）（Ｎは１より大きい整数）分周したカウントクロックを生成し、
前記ダウン指示のとき前記基本クロックを（Ｎ−１）分周したカウントクロックを生成することができる。
【００１５】
また本発明に係る情報再生装置では、
前記カウント値に基づいて、画像データの再生処理を行う画像再生処理部を含むことができる。
【００１６】
また本発明に係る情報再生装置では、
前記放送信号に含まれる画像データ及び音声データを抽出する信号解析部と、
前記信号解析部によって抽出された前記画像データ及び前記音声データが格納されるメモリとを含み、
前記音声再生処理部が、
前記音声再生用クロックに同期して前記音声データに基づく再生処理を行い、
前記画像再生処理部が、
前記カウント値に基づいて前記画像データの再生処理を行うことができる。
【００１７】
上記のいずれかの発明によれば、画像データ及び音声データの特性を利用して低消費電力で画像データや音声データの再生処理を行う情報再生装置を提供できる。
【００１８】
また本発明に係る情報再生装置では、
前記時間情報と前記カウンタのカウント値との差の絶対値が所与の閾値より小さいときと、該絶対値が該閾値より大きいときとで、異なる周波数制御を行うことができる。
【００１９】
また本発明に係る情報再生装置では、
前記絶対値が前記閾値より小さいときは、前記時間情報と前記カウンタのカウント値との差が０になるように周波数制御を行い、
前記絶対値が前記閾値以上のときは、所与のバイアス値が付加された前記時間情報と前記カウンタのカウント値との差が０になるように周波数制御を行うことができる。
【００２０】
上記のいずれかの発明によれば、周波数制御の収束性を向上させることができるようになる。
【００２１】
また本発明は、
前記放送信号から希望信号を抽出するためのチューナと、
前記チューナによって抽出された希望信号が供給される上記のいずれか記載の情報再生装置とを含む電子機器に関係する。
【００２２】
本発明によれば、画像データ及び音声データの特性を利用して低消費電力で画像データや音声データの再生処理を行う情報再生装置を含む電子機器を提供できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２４】
１．  放送システム
図１に、本実施形態における放送システムの構成の概要を示す。
【００２５】
放送システム１０は、放送局２０と放送受信端末３０（広義には電子機器）とを含む。放送局２０は、クロック生成部２２、アンテナ２４を含む。放送受信端末３０は、クロック生成部３２、アンテナ３４を含む。
【００２６】
放送局２０では、クロック生成部２２において放送局２０内の基準クロックに基づいてクロックが生成され、該クロックに同期して、アンテナ２４を介して放送信号が送信される。例えば地上アナログ放送に替わって登場する地上デジタル放送において提供されるサービスの１つに、携帯端末向けサービスとして、いわゆる「１セグメント放送」がある。「１セグメント放送」の放送局２０は、ＱＰＳＫ（Quadrature Phase Shift Keying）変調方式で変調されたデジタル変調波をＯＦＤＭ（Orthogonal Frequency Division Multiplexing）変調方式で多重化して送信する。
【００２７】
一方、放送受信端末３０では、アンテナ３４を介して放送信号が受信される。そして放送受信端末３０では、クロック生成部３２において放送受信端末３０内の基準クロックに基づいてクロックが生成されている。そのため、受信した放送信号から抽出された希望信号に含まれる映像データ（広義には画像データ）や音声データを用いて、該クロックに同期した再生を行う。
【００２８】
ところで、放送局２０と放送受信端末３０では、互いに別の基準クロックに基づいてクロックが生成されるため、両者のクロックの位相のズレが生ずる。そこで、放送局２０からの放送信号には時間情報が周期的に送信される。即ち、放送局２０からの放送信号には、画像データや音声データがＥＳ（Elementary Stream）データとしてパケット化されたＰＥＳ（Packetized Elementary Stream）のヘッダ情報であるＰＥＳヘッダに、ＰＴＳ（Presentation Time Stamp）と呼ばれる出力すべき時刻情報が２７ＭＨｚの精度で記述されている。そして、放送局２０は、２７ＭＨｚの精度で記述されるＰＣＲ（Program Clock Reference）と呼ばれる番組の基準時間情報（広義には時間情報）もまた送信する。放送受信端末３０は、装置内のＳＴＣをＰＣＲに同期させて画像データや音声データの再生処理を行う。
【００２９】
２．  放送受信端末
図２に、図１の放送受信端末３０の構成例のブロック図を示す。
【００３０】
放送受信端末３０は、チューナ４０、情報再生装置１００、ＤＡＣ（Digital-to-Audio Converter）４２、スピーカ４４、表示ドライバ４６、表示パネル４８を含む。
【００３１】
チューナ４０は、図示しないアンテナを介して受信された放送信号から希望する信号を抽出し、該信号を放送信号として情報再生装置１００に対して供給する。
【００３２】
情報再生装置１００は、チューナ４０からの放送信号に含まれる時間情報に基づいて、該放送信号に含まれる音声データの再生処理、該放送信号に含まれる映像データ（画像データ）の再生処理を行う。
【００３３】
より具体的には、情報再生装置１００は、信号解析部１１０、周波数制御部１２０、ＣＰＵ（Central Processing Unit）１３０、メモリ１４０、音声再生処理部１５０、映像再生処理部（画像再生処理部）１６０を含むことができる。
【００３４】
信号解析部１１０は、チューナ４０からの放送信号であるＴＳ（Transport Stream）から、映像データを生成するための映像用ＴＳパケット、音声データを生成するための音声用ＴＳパケット、映像用ＴＳパケット及び音声用ＴＳパケットを除くＴＳパケットを抽出し、メモリ１４０にバッファリングさせる。
【００３５】
図３に、ＴＳ、ＴＳパケットの説明図を示す。
【００３６】
ＴＳは、複数のＴＳパケット列で構成されている。各ＴＳパケットの長さは、１８８バイトに固定されている。各ＴＳパケットは、４バイトのＴＳヘッダ（TS Header：ＴＳＨ）と呼ばれるヘッダ情報が付加されており、ＴＳパケットの識別子となるＰＩＤ（Packet Identifier）を含む。１セグメント放送の番組は、ＰＩＤにより特定される。
【００３７】
ＴＳパケットは、アダプテーションフィールドを含み、映像データ、音声データ等の同期再生の基準となる時刻情報であるＰＣＲ（Program Clock Reference）やダミーデータが埋め込まれる。ペイロードは、ＰＥＳ（Packetized Elementary Stream）パケットやセクションを生成するためのデータを含む。
【００３８】
図４に、ＰＥＳパケット及びセクションの説明図を示す。
【００３９】
ＰＥＳパケット及びセクションのそれぞれは、１又は複数のＴＳパケットの各ＴＳパケットのペイロードにより構成される。ＰＥＳパケットは、ＰＥＳヘッダとペイロードとを含み、該ペイロードには、映像データ、音声データ又は字幕データがＥＳ（Elementary Stream）データとして設定される。セクションには、ＰＥＳパケットに設定される映像データ等の番組情報等が設定される。
【００４０】
図５に、ＰＥＳパケットの説明図を示す。
【００４１】
ＰＥＳパケットは、ＰＥＳヘッダと、ペイロードとを含む。ペイロードには、上記のＥＳデータが設定される。ＰＥＳヘッダには、ＰＴＳ（Presentation Time Stamp）が設定される。
【００４２】
図３〜図５のような構造を有するパケット列であるＴＳを受信すると、まずセクションに含まれる番組情報を解析し、放送される番組に対応するＰＩＤを特定する必要がある。そして、信号解析部１１０が、該ＰＩＤに対応する映像データ、音声データをＴＳから抽出し、映像再生処理部１６０及び音声再生処理部１５０が、抽出後の映像データ、音声データを再生することになる。このとき、ＰＣＲに基づいて装置内のＳＴＣを生成し、該ＳＴＣに基づいて映像データ及び音声データを同期させて再生する。
【００４３】
図２に戻って説明を続ける。
【００４４】
図２において、周波数制御部１２０は、音声データをサンプリングするための音声再生用クロックａｃｌｋの周波数を制御する。より具体的には、周波数制御部１２０は、音声再生用クロックａｃｌｋを、ＰＣＲを用いて制御されたカウントクロックに基づいて生成する。音声再生用クロックａｃｌｋは、音声データを再生するための音声再生用制御信号（例えば、後述のシリアルデータＳＤ）をサンプリングするためのクロックということもできる。
【００４５】
音声再生処理部１５０は、メモリ１４０の記憶領域のうち音声用ＴＳパケット専用に設けられた記憶領域から音声用ＴＳパケットを読み出し、該音声用ＴＳパケットに基づいて音声データを生成する音声デコード処理を行う。より具体的には、音声再生処理部１５０は、ＭＰＥＧ−２ＡＡＣ（Advanced Audio Coding）の規格に従ったデコード処理を行う音声デコーダと、Ｉ２Ｓ（inter-IC sound）回路とを含むことができる。音声デコーダは、音声用ＴＳパケットのＴＳヘッダを解析してＰＥＳパケットを生成した後、そのＰＥＳヘッダを削除する処理を行ってそのペイロード部を音声用ＥＳデータとし、該音声用ＥＳデータに対して上記のデコード処理を行う。Ｉ２Ｓ回路は、Ｉ２Ｓバス規格に従ったシリアルクロックＳＣＫ、選択信号ＷＳ、シリアルデータＳＤ（音声再生用制御信号）を生成する。このＩ２Ｓ回路は、少なくとも音声データを音声再生用クロックａｃｌｋでサンプリングして、Ｉ２Ｓバス規格に従ったシリアルクロックＳＣＫ、選択信号ＷＳ、シリアルデータＳＤ（音声再生用制御信号）を出力する。
【００４６】
このような音声再生処理部１５０の機能は、図示しないメモリに格納されたプログラムを読み込んで実行するＣＰＵや専用のハードウェア回路によって実現される。
【００４７】
映像再生処理部１６０は、メモリ１４０の記憶領域のうち映像用ＴＳパケット専用に設けられた記憶領域から映像用ＴＳパケットを読み出し、該映像用ＴＳパケットに基づいて映像データを生成する映像デコード処理を行う。より具体的には、映像再生処理部１６０は、Ｈ．２６４／ＡＶＣ（Advanced Video Coding）の規格に従ったデコード処理を行う映像デコーダを含む。映像デコーダは、映像用ＴＳパケットのＴＳヘッダを解析してＰＥＳパケットを生成した後、そのＰＥＳヘッダを削除する処理を行ってそのペイロード部を映像用ＥＳデータとし、該映像用ＥＳデータに対して上記のデコード処理を行う。
【００４８】
ここで周波数制御部１２０は、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値を映像再生処理部１６０に供給し、映像再生処理部１６０に、該カウント値に基づく映像データの再生処理を行わせることができる。
【００４９】
このような映像再生処理部１６０の機能は、図示しないメモリに格納されたプログラムを読み込んで実行するＣＰＵや専用のハードウェア回路によって実現される。
【００５０】
ＣＰＵ１３０は、例えばメモリ１４０に格納されたプログラムを読み込んで、該プログラムに従って情報再生装置１００の各部の機能の制御を司る。
【００５１】
ＤＡＣ４２は、デジタル信号である音声データをアナログ信号に変換し、スピーカ４４に供給する。スピーカ４４は、ＤＡＣ４２からのアナログ信号に対応した音声出力を行う。
【００５２】
表示ドライバ４６は、映像データに基づいて表示パネル（広義には電気光学装置）４８を駆動する。より具体的には、表示パネル４８は、複数の走査線、複数のデータ線、各画素が各走査線及び各データ線により特定される複数の画素を有し、表示パネル４８として液晶表示（Liquid Crystal Display）パネルを採用できる。表示ドライバ４６は、複数の走査線を走査する走査ドライバの機能と、該映像データに基づいて複数のデータ線を駆動するデータドライバの機能とを有する。
【００５３】
なお、図１のクロック生成部３２の機能は、周波数制御部１２０によって実現される。また情報再生装置１００の一部の機能を、情報再生装置１００の外部に設けても良い。
【００５４】
３．  周波数制御部
次に、図２の周波数制御部１２０の構成例について説明する。
【００５５】
図６に、図２の周波数制御部１２０の構成例のブロック図を示す。
【００５６】
周波数制御部１２０は、フリーランニングカウンタ（広義にはカウンタ）ＦＲ＿ＣＮＴ、カウンタラッチＣＮＴ＿ＬＴ、周波数アップダウン制御部ＦＵＤＣ、周波数アップダウン回路（カウントクロック生成部）ＦＵＤ、ＰＣＲレジスタＰＣＲＲ、５分周回路ＤＩＶ５を含む。
【００５７】
ＰＣＲレジスタＰＣＲＲには、受信して抽出されたＰＣＲの値が設定される。それと同時に、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値がカウンタラッチＣＮＴ＿ＬＴに取り込まれる。
【００５８】
フリーランニングカウンタＦＲ＿ＣＮＴは、カウントクロックＣＮＴＣＬＫに基づいて所定のカウントアップ値になるまでカウントすることを繰り返す。
【００５９】
周波数アップダウン制御部ＦＵＤＣは、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値に応じてカウントクロックＣＮＴＣＬＫの周波数（又は周期）をアップさせるかダウンさせるかを制御する。より具体的には、周波数アップダウン制御部ＦＵＤＣは、ＣＰＵ１３０が書き込み可能なレジスタの設定内容に従って、音声再生用クロックａｃｌｋの基本周期を基準クロックの１クロック分を増減させることで、カウントクロックＣＮＴＣＬＫの周波数を変化させる。
【００６０】
図７に、周波数アップダウン回路ＦＵＤの動作例のタイミング図を示す。
【００６１】
周波数アップダウン制御部ＦＵＤＣにより、アップ（Ｕ）もダウン（Ｄ）も指示されないとき、周波数アップダウン回路ＦＵＤは、基準クロックの周波数ｆを５分の１にしたカウントクロックＣＮＴＣＬＫを出力する。周波数アップダウン制御部ＦＵＤＣにより、アップ（Ｕ）が指示されたとき、周波数アップダウン回路ＦＵＤは、基準クロックの周波数ｆを６分の１にしたカウントクロックＣＮＴＣＬＫを出力する。周波数アップダウン制御部ＦＵＤＣにより、ダウン（Ｄ）が指示されたとき、周波数アップダウン回路ＦＵＤは、基準クロックの周波数ｆを４分の１にしたカウントクロックＣＮＴＣＬＫを出力する。
【００６２】
図６において、周波数アップダウン回路ＦＵＤは、周波数ｆ（例えば５４ＭＨｚ）の基準クロックの約５分の１（例えば１０．８ＭＨｚ）（広義にはＮ（Ｎは正の実数）分の１）の周波数を有するカウントクロックＣＮＴＣＬＫを生成する。即ち、周波数アップダウン回路ＦＵＤは、周波数アップダウン制御部ＦＵＤＣからの指示により、周波数ｆの基準クロックを４分周、５分周又は６分周してカウントクロックＣＮＴＣＬＫとして生成する。
【００６３】
即ち、カウントクロックＣＮＴＣＬＫは、所与の基本クロックをＮ（Ｎ＞１、Ｎは実数）分周したクロックであるということができる。そして、Ｎを変更することでカウントクロックＣＮＴＣＬＫの周波数を制御することができる。より具体的には、アップ指示のとき、周波数アップダウン回路ＦＵＤは、基本クロックを（Ｎ＋１）（ここではＮは整数）分周したカウントクロックＣＮＴＣＬＫを生成し、ダウン指示のとき、基本クロックを（Ｎ−１）分周したカウントクロックＣＮＴＣＬＫを生成する。こうすることで、周波数の高い基本クロックを精度良く制御する必要がなくなり、構成を簡素化できると共に一層の低消費電力化を図ることができるようになる。
【００６４】
５分周回路ＤＩＶ５は、カウントクロックＣＮＴＣＬＫを５分周して、音声再生用クロックａｃｌｋを生成する。この音声再生用クロックａｃｌｋは、Ｉ２Ｓ回路２００に供給される。
【００６５】
ＰＣＲレジスタ、カウンタラッチＣＮＴ＿ＬＴの設定内容は、ＣＰＵ１３０によって読み出されるようになっている。
【００６６】
音声再生用クロック生成回路としての機能は、図６の周波数アップダウン回路ＦＵＤ及び５分周回路ＤＩＶ５によって実現される。
【００６７】
図８に、図６のＩ２Ｓ回路２００の構成例のブロック図を示す。
【００６８】
Ｉ２Ｓ回路２００は、出力制御部２０２と、左用データレジスタ２０４と、右用データレジスタ２０６と、シフトレジスタ２０８とを含む。出力制御部２０２は、音声再生用クロックａｃｌｋであるシリアルクロックＳＣＫと選択信号ＷＳに基づいて左用データレジスタ２０４又は右用データレジスタ２０６のデータを読み出す制御を行う。左用データレジスタ２０４には、音声の左側の音声データが保持される。右用データレジスタ２０６には、音声の右側の音声データが保持される。シフトレジスタ２０８には、左用データレジスタ２０４又は右用データレジスタ２０６の音声データを、シフトクロックＳＣＫに同期してシフトし、そのシフト出力をシリアルデータＳＤとして出力する。
【００６９】
図９に、図８のＩ２Ｓ回路２００の動作例のタイミング図を示す。
【００７０】
このように左用データレジスタ２０４又は右用データレジスタ２０６のデータがシリアルクロックＳＣＫ（音声再生クロックａｃｌｋ）によりサンプリングされ、選択信号ＷＳにより選択されたいずれか一方のデータがシリアルデータＳＤとして順次出力される。
【００７１】
図１０に、図６の周波数アップダウン制御部ＦＵＤＣの構成例のブロック図を示す。
【００７２】
周波数アップダウン制御部ＦＵＤＣは、インターバルレジスタＩＴＶ＿ｒｅｇを有し、インターバルレジスタＩＴＶ＿ｒｅｇに設定される周期毎に、周波数アップダウン回路ＦＵＤに対してアップ指示又はダウン指示を行う。
【００７３】
より具体的には、周波数アップダウン制御部ＦＵＤＣは、インターバルレジスタＩＴＶ＿ｒｅｇの他に、インターバルラッチＩＴＶ＿ＬＴ、加算器ＡＤＤ、比較器ＣＭＰ、ＵＤ指定レジスタＵＤ＿ｒｅｇを含む。
【００７４】
ＣＰＵ１３０が、後述する処理によって、周波数をアップさせるかダウンさせるかを判別すると、ＵＤ指定レジスタＵＤ＿ｒｅｇにその判別結果を書き込む。一方、ＣＰＵ１３０がインターバルレジスタＩＴＶ＿ｒｅｇに設定値を書き込むと、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値がインターバルラッチＩＴＶ＿ＬＴに取り込まれる。加算器ＡＤＤは、インターバルラッチＩＴＶ＿ＬＴの値とインターバルレジスタＩＴＶ＿ｒｅｇの値とを加算する。比較器ＣＭＰは、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値と加算器ＡＤＤの加算結果とを比較する。そして両者が一致したときに、ＵＤ指定レジスタＵＤ＿ｒｅｇで指定されたアップ指示又はダウン指示が周波数アップダウン回路ＦＵＤに供給される。
【００７５】
図１１に、周波数アップダウン制御部ＦＵＤＣの動作例のタイミング図を示す。
【００７６】
インターバルレジスタＩＴＶ＿ｒｅｇに「１０」が設定されると、インターバルラッチＩＴＶ＿ＬＴにフリーランニングカウンタＦＲ＿ＣＮＴのカウント値「１００」が取り込まれる。その結果、加算器ＡＤＤの加算結果は「１１０」となる。
【００７７】
従って、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値がカウントアップされて「１１０」になると、指定レジスタＵＤ＿ｒｅｇで指定されたダウン指示Ｄが有効となって、周波数アップダウン回路ＦＵＤは、周波数ｆの４分の１のカウントクロックＣＮＴＣＬＫを出力する。このとき、インターバルラッチＩＴＶ＿ＬＴには、比較器ＣＭＰの比較結果により、再びフリーランニングカウンタＦＲ＿ＣＮＴのカウント値が取り込まれる。
【００７８】
フリーランニングカウンタＦＲ＿ＣＮＴのカウント値が「１１１」〜「１１９」までは、周波数アップダウン回路ＦＵＤは、周波数ｆの５分の１のカウントクロックＣＮＴＣＬＫを出力する。
【００７９】
そして、加算器ＡＤＤの加算結果の加算結果が「１２０」となるので、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値がカウントアップされて「１２０」になると、指定レジスタＵＤ＿ｒｅｇで指定されたダウン指示Ｄが有効となって、周波数アップダウン回路ＦＵＤは、周波数ｆの４分の１のカウントクロックＣＮＴＣＬＫを出力する。
【００８０】
４．  動作例
次に、カウントクロックＣＮＴＣＬＫの周波数をアップさせるかダウンさせるかを指示するＣＰＵ１３０の処理の動作例について説明する。ＣＰＵ１３０は、メモリ１４０に格納されたプログラムを読み込んで、該プログラムに対応した処理を実行することで、以下に示す処理を実現できる。以下のような処理により、ＰＣＲとカウンタのカウント値との差が小さくなるようにカウントクロックＣＮＴＣＬＫの周波数を制御することができるようになる。
【００８１】
４．１  第１の動作例
図１２及び図１３に、第１の動作例における処理フローを示す。
【００８２】
まず、ＰＣＲが受信されると、該ＰＣＲの値がＰＣＲレジスタＰＣＲＲに設定されると共に、周波数制御部１２０ではフリーランニングカウンタＦＲ＿ＣＮＴのカウント値がカウンタラッチＣＮＴ＿ＬＴに取り込まれる。ＦＲ＿ＣＮＴは以降の処理により、PCRRとＣＮＴ＿ＬＴの値により、その周波数を制御される。このＦＲ＿ＣＮＴを元に、ソフトウエア等により（バイアス値を加算、又は上位ビットを補う等して）STCが生成される。
【００８３】
次に、ＣＰＵ１３０は、まずＰＣＲレジスタＰＣＲＲの値を変数STC_n（ｎは２以上の整数）に保存すると共に、カウンタラッチＣＮＴ＿ＬＴの値を変数FR_COUNT_nに保存する（ステップＳ１０）。
【００８４】
そして、変数c nt_frcを、変数FR_COUNT_nから、前回保存したカウンタラッチＣＮＴ＿ＬＴの値である変数FR_COUNT_(n-1)を減算して求める。更に、変数cnt_stc_tmpを、変数STC_nから、前回保存したＰＣＲレジスタＰＣＲＲの値である変数STC_(n-1)を減算して求める（ステップＳ１１）。
【００８５】
そして、変数STC_nが変数FR_COUNT_nより大きいとき（ステップＳ１２：Ｙ）、変数cnt_stcを、変数cnt_stc_tmpをデクリメントした値として求める（ステップＳ１３）。
【００８６】
一方、変数STC_nが変数FR_COUNT_nより大きくないとき（ステップＳ１２：Ｎ）、変数cnt_stcを、変数cnt_stc_tmpをインクリメントした値として求める（ステップＳ１４）。
【００８７】
ステップＳ１３又はステップＳ１４に続いて、ＣＰＵ１３０は、次式に従って変数UD_ITV_tgtを求める（ステップＳ１５）。
【００８８】
cnt_frc-cnt_stc=cnt_stc/(UD_ITV×5)-cnt_stc/(UD_ITV_tgt×5)            （１）
続いて、ＣＰＵ１３０は、（１）式により求めた変数UD_ITV_tgtが正のときＵＤ＝０、変数UD_ITV_tgtが負のときＵＤ＝１を、ＵＤ指定レジスタＵＤ＿ｒｅｇに設定すると共に、（１）式により求めた変数UD_ITV_tgtを、インターバルレジスタＩＴＶ＿ｒｅｇに設定する（ステップＳ１６）。ここで、ＵＤ＝０のとき、Ｕ＝０、Ｄ＝１となりダウン指示を意味し、ＵＤ＝１となるＵ＝１、Ｄ＝０となりアップ指示を意味する。
【００８９】
その後、変数FR_COUNT_i（２≦ｉ≦ｎ、ｉは変数）を変数FR_COUNT_(i-1)に、変数STC_iを変数STC_(i-1)にそれぞれ保存することで、変数STC_i、FR_COUNT_iを更新する（ステップＳ１７）。その後、ステップＳ１０に戻る。
【００９０】
以上のように、cnt_frc-cnt_stcが「０」になる変数UD_ITV_tgtを求めることで、ＰＣＲが設定されたＳＴＣとフリーランニングカウンタＦＲ＿ＣＮＴのカウント値との差が小さくなるようにカウントクロックＣＮＴＣＬＫの周波数を制御することができるようになる。
【００９１】
４．１．１  式の算出方法
ここで、式（１）の算出方法について説明する。
【００９２】
まず、変数cnt_frcを、直前と現在のフリーランニングカウンタＦＲ＿ＣＮＴのカウント値との差分、変数cnt_stcを、直前と現在のＰＣＲレジスタの値（ＰＣＲレジスタの値をＳＴＣと考える）との差分、変数Tを、直前と現在のＰＣＲレジスタのサンプル時間差分とする。変数Ｔは、次式のように表すことができる。
【００９３】
Ｔ＝cnt_stc×1/27Mhz=cnt_stc×t_stc      （２）
なお、変数t_stcを、ＳＴＣに同期している２７ＭＨｚのカウンタの周期とする。
【００９４】
更に変数t_frcを、アップ指示やダウン指示のないフリーランニングカウンタＦＲ＿ＣＮＴの周期、変数t _ud_itvをインターバルレジスタＩＴＶ＿ｒｅｇで設定されるアップ指示又はダウン指示の時間周期、変数t_ud_itv_tgtをインターバルレジスタＩＴＶ＿ｒｅｇで設定されるアップ指示又はダウン指示の時間周期とする。また、変数UD_ITVを、インターバルレジスタＩＴＶ＿ｒｅｇの値、変数UD_ITV_tgtを、ＳＴＣと同じ周波数になるように調整されたインターバルレジスタＩＴＶ＿ｒｅｇの値とする。
【００９５】
ここで、変数cnt_frc、cnt_stcはカウント値であるため整数しか取り得ないが、変数t_stc、t_frcの誤差が微少であることを前提に、以下のように近似できる。
【００９６】
まず、変数cnt_frc、cnt_stcは、次の（３）式、（４）式のように成り立つ。
【００９７】
cnt_frc=T/t_frc＋(-1)UD×T/(t_ud_itv×5)            （３）
cnt_stc=T/t_stc=T/t_frc＋T/(t_ud_itv_tgt×5)        （４）
従って、両者の差は、次の（５）式のようになる。
【００９８】
cnt_frc-cnt_stc=(-1)UD×T/(t_ud_itv×5)＋T/(t_ud_itv_tgt×5)      （５）
ここで、t_stcとt_frcの誤差が微少であるため、次の（６）式、（７）式のように近似できる。
【００９９】
t_ud_itv=UD_ITV×t_stc          （６）
t_ud_itv=UD_ITV×t_frc          （７）
従って、（２）式も使って次の（８）式のようになる。
【０１００】
cnt_frc-cnt_stc=(-1)UD×cnt_stc×t_stc/(UD_ITV×t_stc×5)
-cnt_stc×t_stc/(UD_ITV_tgt×t_stc×5)
=(-1)UD×cnt_stc/(UD_ITV×5)-cnt_stc/(UD_ITV_tgt×5)    （８）
（８）式において、UD=0を前提に計算すれば（１）式となるから、（８）式が「０」となるように変数UD_ITV_tgtを求めればよい。なお、変数UD_ITV_tgtの値が大きくなり過ぎた場合、周波数制御が不要であるが、予め定めた最大値に設定するようにしてもよい。
【０１０１】
例えば、２７ＭＨｚの精度ではなく９０ＫＨｚの精度で変数UD_ITV_tgtを求める場合を考える。
【０１０２】
まず、変数t_srcは、（９）式のようになる。
【０１０３】
t_stc=1/90k      （９）
従って、５０ミリ秒の間隔でＰＣＲが受信されたとき、変数Ｔが５０ミリ秒となる。ここで、ＰＣＲとフリーランニングカウンタＦＲ＿ＣＮＴのカウント値との差分を「−５０」、変数STC_n=4600、変数STC_(n-1)=100、変数FR_COUNT_n=4654、変数FR_COUNT_(n-1)＝150と仮定する。
【０１０４】
従って、cnt_stc=4500、cnt_frc=4504となる。これを、（１）式に代入する。
【０１０５】
4504-4500=4500×(1/(UD_ITV×5)-1/(UD_ITV_tgt×5))        （１０）
もしUD_ITVが100でUD=0の場合、UD_ITV_tgt=180となる。変数UD_ITV_tgtが正なので、UD=0が求められる。これは周期を短くする間隔を100から180に長くする。つまり平均周期は現在より長くなる。そのため、変数cnt_frcは減少する。
【０１０６】
なお、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値とＳＴＣ（ＰＣＲ）との差の絶対値が所定の閾値より小さいとき、ＳＴＣの値を意図的に小さい方向に調整した方がより周波数制御の収束性を向上させることができる。この場合には、変数cnt_stcにバイアスを付加するようにしてもよい。例えばcnt_stc=4500-1（ここでは、「-1」がバイアス付加）とすればよい。即ち、フリーランニングカウンタＦＲ＿ＣＮＴのカウント値とＳＴＣとの差の絶対値が所定の閾値より小さいときと、該絶対値が所定の閾値より大きいときとで、異なる周波数制御を行う。より具体的には、該絶対値が該閾値より小さいときは、時間情報と前記カウンタのカウント値との差が０になるように周波数制御を行い、該絶対値が該閾値以上のときは、所与のバイアス値が付加された時間情報と該カウント値との差が０になるように周波数制御を行う。なお、バイアス付加方法は、上記のものに限定されることがないことは言うまでもない。
【０１０７】
４．２  第２の動作例
第１の動作例では、ｎが２の場合には直前の変化に応じて高速に周波数制御を行うことができたが、本実施形態の第２の動作例では、ｎ個のSTC_nの平均に基づいて周波数制御を行うことができるようになっている。こうすることで、偶発的な変化で急激な周波数制御が行われることなく安定した制御が行われる。
【０１０８】
図１４及び図１５に、第２の動作例における処理フローを示す。
【０１０９】
まず、ＰＣＲが受信されると、該ＰＣＲがＰＣＲレジスタＰＣＲＲに設定されると共に、周波数制御部１２０ではフリーランニングカウンタＦＲ＿ＣＮＴのカウント値がカウンタラッチＣＮＴ＿ＬＴに取り込まれる。ＦＲ＿ＣＮＴは以降の処理により、PCRRとＣＮＴ＿ＬＴの値により、その周波数を制御される。このＦＲ＿ＣＮＴを元に、ソフトウエア等により（バイアス値を加算又は上位ビットを補う等して）STCが生成される。
【０１１０】
次に、ＣＰＵ１３０は、まずＰＣＲレジスタＰＣＲＲの値を変数STC_n（ｎは２以上の整数）に保存すると共に、カウンタラッチＣＮＴ＿ＬＴの値を変数FR_COUNT_nに保存する（ステップＳ３０）。
【０１１１】
そして、変数cnt_frcを、変数FR_COUNT_nから、前回保存したカウンタラッチＣＮＴ＿ＬＴの値である変数FR_COUNT_(n-1)を減算して求める。更に、変数cnt_stc_all_tmpを、変数STC_nから、そのｎ回前に保存したＰＣＲレジスタＰＣＲＲの値である変数STC_0を減算して求める（ステップＳ３１）。
【０１１２】
そして、変数STC_nが変数FR_COUNT_nより大きいとき（ステップＳ３２：Ｙ）、変数cnt_stc_allを、変数cnt_stc_tmp-1をデクリメントした値として求める（ステップＳ３３）。
【０１１３】
一方、変数STC_nが変数FR_COUNT_nより大きくないとき（ステップＳ３２：Ｎ）、変数cnt_stc_allを、変数cnt_stc_all_tmpをインクリメントした値として求める（ステップＳ３４）。
【０１１４】
ステップＳ３３又はステップＳ３４に続いて、ＣＰＵ１３０は、次式に従って変数UD_ITV_tgtを求める（ステップＳ３５）。
【０１１５】
cnt_frc_i_all-cnt_stc_all=ΣXi+cnt_stc_all/(UD_ITV_tgt×5)      （１１）
ここで、（１１）式について説明する。
【０１１６】
第２の動作例では、次の以前のｎ個の変数を保存しておき使用する。
【０１１７】
cnt_frc_n、cnt_frc_(n-1)、・・・、cnt_frc_0      （１２）
cnt_stc_n、cnt_stc_(n-1)、・・・、cnt_stc_0      （１３）
UD_ITV_n、UD_ITV_(n-1)、・・・、UD_ITV_0          （１４）
また、変数T_all、cnt_ctc_all、cnt_frc_allは、次のようになる。
【０１１８】
T_all=ΣT_i=cnt_stc_all×t_sct        （１５）
cnt_stc_all=Σcnt_stc_i              （１６）
cnt_frc_all=Σcnt_frc_i              （１７）
ここで変数cnt_frc_Iは、（１８）式のようになる。
【０１１９】
cnt_frc_i=T_i/t_frc+(-1)UD_i×cnt_stc_i/(UD_ITV_I×5)      （１８）
T_all期間の誤差をt_ud_itv_tgtで補正すると考えると。変数cnt_stc_allは、次のように求められる。
【０１２０】
cnt_stc_all=T_all/t_stc=T_all/t_frc+T_all/(t_ud_itv_tgt×5)
=T_all/t_stc=T_all/t_frc+cnt_stc_all/(UD_ITV_tgt×5)    （１９）
ここで、Xi=cnt_stc_i/(UD_ITV_i×5)とし、（１８）式の両辺をｉが０〜ｎまで加えて、その後（１９）式を減算すると、（２０）式となる。
【０１２１】
cnt_frc_i_all-cnt_stc_all=ΣXi+cnt_stc_all/(UD_ITV_tgt×5)      （２０）
（２０）式は、（１１）式と同様である。従って、図１５に戻って、ＣＰＵ１３０は、（１１）式により求めた変数UD_ITV_tgtが正のときＵＤ＝０、変数UD_ITV_tgtが負のときＵＤ＝１を、ＵＤ指定レジスタＵＤ＿ｒｅｇに設定すると共に、（１１）式により求めた変数UD_ITV_tgtを、インターバルレジスタＩＴＶ＿ｒｅｇに設定する（ステップＳ３６）。ここで、ＵＤ＝０のとき、Ｕ＝０、Ｄ＝１となりダウン指示となり、ＵＤ＝１となるＵ＝１、Ｄ＝０となりアップ指示となる。
【０１２２】
その後、変数FR_COUNT_i（２≦ｉ≦Ｎ、ｉは変数）を変数FR_COUNT_(i-1)に、変数STC_iを変数STC_(i-1)にそれぞれ保存することで、変数STC_i、FR_COUNT_iを更新する（ステップＳ３７）。その後、ステップＳ３０に戻る。
【０１２３】
以上のように、cnt_frc_i_all-cnt_stc_allが「０」になる変数UD_ITV_tgtを求めることで、ＰＣＲが設定されたＳＴＣとフリーランニングカウンタＦＲ＿ＣＮＴのカウント値との差が小さくなるようにカウントクロックＣＮＴＣＬＫの周波数を制御することができるようになる。
【０１２４】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２５】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１２６】
【図１】本実施形態における放送システムの構成の概要を示す図。
【図２】図１の放送受信端末の構成例のブロック図。
【図３】ＴＳ、ＴＳパケットの説明図。
【図４】ＰＥＳパケット及びセクションの説明図。
【図５】ＰＥＳパケットの説明図。
【図６】図２の周波数制御部の構成例のブロック図。
【図７】周波数アップダウン回路の動作例のタイミング図。
【図８】図６のＩ２Ｓ回路の構成例のブロック図。
【図９】図８のＩ２Ｓ回路の動作例のタイミング図。
【図１０】図６の周波数アップダウン制御部の構成例のブロック図。
【図１１】周波数アップダウン制御部の動作例のタイミング図。
【図１２】第１の動作例における処理フローを示す図。
【図１３】第１の動作例における処理フローを示す図。
【図１４】第２の動作例における処理フローを示す図。
【図１５】第２の動作例における処理フローを示す図。
【符号の説明】
【０１２７】
１０  放送システム、  ２０  放送局、  ２２、３２  クロック生成部、
２４、３４  アンテナ、  ３０  放送受信端末、  ４０  チューナ、  ４２  ＤＡＣ、
４４  スピーカ、  ４６  表示ドライバ、  ４８  表示パネル、
１００  情報再生装置、  １１０  信号解析部、  １２０  周波数制御部、
１３０  ＣＰＵ、  １４０  メモリ、  １５０  音声再生処理部、
１６０  映像再生処理部、  ａｃｌｋ  音声再生用クロック、
ＣＮＴ＿ＬＴ  カウンタラッチ、  ＦＲ＿ＣＮＴ  フリーランニングカウンタ、
ＦＵＤ  周波数アップダウン回路、  ＦＵＤＣ  周波数アップダウン制御部、
ＰＣＲ  ＰＣＲレジスタ
【図１】
2007150809.tif 000003
【図２】
2007150809.tif 000004
【図３】
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【図４】
2007150809.tif 000006
【図５】
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【図６】
2007150809.tif 000008
【図７】
2007150809.tif 000009
【図８】
2007150809.tif 000010
【図９】
2007150809.tif 000011
【図１０】
2007150809.tif 000012
【図１１】
2007150809.tif 000013
【図１２】
2007150809.tif 000014
【図１３】
2007150809.tif 000015
【図１４】
2007150809.tif 000016
【図１５】
2007150809.tif 000017