(57)【要約】【課題】  ＣＤ制御を可能にし且つセルのライン間のスペースを異にするための半導体素子の微細パターン形成方法の提供。【解決手段】  半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記窒化膜を除去して酸化膜パターンを形成する段階とを含む、半導体素子の微細パターン形成方法を提供する。【選択図】    図３ｇ
2007081403.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、
前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、
前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、
全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、
全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記窒化膜を除去して酸化膜パターンを形成する段階とを含むことを特徴とする、半導体素子の微細パターン形成方法。
【請求項２】
半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、
前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、
前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、
全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、
全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記第１酸化膜及び前記第２酸化膜を除去して窒化膜パターンを形成する段階とを含むことを特徴とする、半導体素子の微細パターン形成方法。
【請求項３】
半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、
前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、
前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、
全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、
全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記窒化膜及び前記半導体基板の一部をエッチングして酸化膜パターンを形成する段階とを含むことを特徴とする、半導体素子の微細パターン形成方法。
【請求項４】
半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、
前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、
前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、
全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、
全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記窒化膜、前記第１酸化膜及び第２酸化膜の一部、ならびに前記半導体基板の一部をエッチングして酸化膜パターンを形成する段階とを含むことを特徴とする、半導体素子の微細パターン形成方法。
【請求項５】
前記第１酸化膜は、１００Å〜１００００Åの厚さに形成することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項６】
前記窒化膜は、１００Å〜１００００Åの厚さに形成することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項７】
前記スペーサは、ドライエッチングまたはウェットエッチング工程を行って形成することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項８】
前記スペーサは、酸化膜、窒化膜、ポリシリコン膜、タングステン膜またはアルミニウム膜を用いて形成することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項９】
前記第２酸化膜は、ＨＤＰ酸化膜、窒化膜またはポリシリコン膜を用いて形成することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項１０】
前記第２酸化膜は、５０００Å〜３００００Åの厚さに形成することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項１１】
前記第２酸化膜は、５００Å〜３０００Åの厚さ程度残るようにエッチングすることを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項１２】
前記第２感光膜パターン形成工程は、波長３６５ｎｍのｉ−線、２４８ｎｍのＫｒＦレーザ、１９３ｎｍのＡｒＦレーザまたは波長１５７ｎｍのＥＵＶ光源を使用することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項１３】
前記第２感光膜パターンは、波長３６５ｎｍのｉ−線、２４８ｎｍのＫｒＦレーザ、１９３ｎｍのＡｒＦレーザまたは波長１５７ｎｍのＥＵＶ光源を使用することを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子の微細パターン形成方法。
【請求項１４】
半導体基板の上部にハードマスク及び第１酸化膜を形成した後、前記第１酸化膜をエッチングして第１酸化膜パターンを形成する段階と、
前記第１酸化膜パターンの側壁にスペーサを形成した後、全体構造の上部に第２酸化膜を形成し、一定のスペーサの幅が露出するまで研磨する段階と、
前記スペーサを除去した後、ワードラインが形成される領域と、選択ソースラインが形成される領域との間のスペース部分のみがオープンされるように、前記半導体基板の上部にワードラインスペースマスクパターンを形成する段階と、
前記ワードラインが形成される領域と選択ソースラインが形成される領域間の前記第１酸化膜パターンの上部を一部除去した後、ディッピングを行って前記第１酸化膜パターンとスペースの幅を調節する段階と、
周辺領域の前記第２酸化膜をエッチングして酸化膜パターンを形成する段階とを含むことを特徴とする、半導体素子の微細パターン形成方法。
【請求項１５】
前記ハードマスク膜は、タングステン膜またはポリシリコン膜で形成することを特徴とする、請求項１４に記載の半導体素子の微細パターン形成方法。
【請求項１６】
前記スペーサは、ウェットエッチングで除去することを特徴とする、請求項１４に記載の半導体素子の微細パターン形成方法。
【請求項１７】
ディッピングを行い、前記ワードラインが形成される領域と、前記選択ソースラインが形成される領域間の前記第１酸化膜パターンの上部を一部除去することを特徴とする、請求項１４に記載の半導体素子の微細パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、ライン間のスペース(space)を異にし、且つＣＤ(Critical Dimension)制御が可能な半導体素子の微細パターン形成方法に関する。
【背景技術】
【０００２】
現在、ＡｒＦ露光装備を用いてパターンサイズ７０ｎｍのための露光を行っているが、５０ｎｍ以下のパターンサイズにするために、二重露光エッチングによって微細パターンを形成する方法が提示されている。ところが、二重露光において最も重要なオーバーレイ(overlay)を制御することができないので、実際工程上への適用が不可能である。次に、図１ａ及び図１ｂを参照して二重露光について説明する。
【０００３】
図１ａに示すように、１次に露光および現像工程を行って感光膜パターンを形成した後、１次に感光膜パターンをマスクとして用いて、露出した被エッチング層をエッチングすることにより、第１ラインパターン１０及び第１スペース２０を形成する。この際、第１ラインパターン１０の幅は１００ｎｍとなり、第１スペース２０の幅は１００ｎｍとなる。
【０００４】
図１ｂに示すように、２次に露光及び現像工程を行って２次に感光膜パターンを形成した後、２次に露出した被エッチング層をエッチングして第２ラインパターン３０及び第２スペース４０を形成する。この際、第２ラインパターン３０の幅は５０ｎｍとなり、第２スペース４０の幅は１５０ｎｍとなる。
【０００５】
ところが、１次にパターンをエッチングした後、アラインキー(align key)を用いてオーバーレイをアラインさせて２次に露光させる場合、図１ｂでのように正確にアラインキーが５０ｎｍ移動しなければならないが、実際には露光装備のオーバーレイ正確度を１０ｎｍ以下に制御することが難しい。すなわち、理想的な場合、５０ｎｍのラインパターンと１５０ｎｍのスペースを確保しようとする場合において、左側にミスアラインが発生する場合、図２ａに示すように、６０ｎｍのパターン幅と１４０ｎｍのスペースが確保される。すなわち、５０ｎｍ以上のパターンが形成される。反対に右側にミスアラインが発生する場合、図２ｂに示すように、４０ｎｍのパターン幅と１６０ｎｍのスペースが確保される。これは、パターン形成は可能であるが、ＣＤ制御は工程上不可能である。
【０００６】
また、露光装備の解像度(resolution)より小さいピッチ(pitch)のパターンを形成する方法として、ＤＥＴ(Double Exposure Technology)またはスペーサを用いたパターン形成方法があるが、ＤＥＴは、ミスアラインによるＣＤ不良を克服することが難しくて実際の素子製造に適用することが難しく、スペーサを用いたパターン形成方法は、セルと周辺(peri)領域とを連結する方法が非常に難しく、セルのラインとスペースとを異にすることが難しいため、実際の素子製造に適用することが難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、上述した問題点を解決するためのもので、その目的は、ＣＤ制御を可能にし且つセルのライン間のスペースを異にするための半導体素子の微細パターン形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１実施例によれば、半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記窒化膜を除去して酸化膜パターンを形成する段階とを含む、半導体素子の微細パターン形成方法を提供する。
【０００９】
また、本発明の第２実施例によれば、半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記第１酸化膜及び前記第２酸化膜を除去して窒化膜パターンを形成する段階とを含む、半導体素子の微細パターン形成方法を提供する。
【００１０】
また、本発明の第３実施例によれば、半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記窒化膜及び前記半導体基板の一部をエッチングして酸化膜パターンを形成する段階とを含む、半導体素子の微細パターン形成方法を提供する。
【００１１】
また、本発明の第４実施例によれば、半導体基板の上部に第１酸化膜、下部反射防止膜及び第１感光膜パターンを形成した後、前記第１感光膜パターンをマスクとして前記下部反射防止膜及び前記第１酸化膜をエッチングする段階と、前記第１感光膜パターン及び前記下部反射防止膜を除去した後、全体構造の上部に窒化膜を蒸着する段階と、前記窒化膜を全面エッチングして前記第１酸化膜の側壁にスペーサを形成する段階と、全体構造の上部に第２酸化膜を蒸着した後、研磨して平坦化させる段階と、全体構造の上部に第２感光膜パターンを形成した後、前記第２感光膜パターンをマスクとして前記窒化膜、前記第１酸化膜及び前記第２酸化膜の一部、ならびに前記半導体基板の一部をエッチングして酸化膜パターンを形成する段階とを含む、半導体素子の微細パターン形成方法を提供する。
【００１２】
また、本発明の第５実施例によれば、半導体基板の上部にハードマスク及び第１酸化膜を形成した後、前記第１酸化膜をエッチングして第１酸化膜パターンを形成する段階と、前記第１酸化膜パターンの側壁にスペーサを形成した後、全体構造の上部に第２酸化膜を形成し、一定のスペーサの幅が露出するまで研磨する段階と、前記スペーサを除去した後、ワードラインが形成される領域と、選択ソースラインが形成される領域との間のスペース部分のみがオープンされるように、前記半導体基板の上部にワードラインスペースマスクパターンを形成する段階と、前記ワードラインが形成される領域と選択ソースラインが形成される領域間の前記第１酸化膜パターンの上部を一部除去した後、ディッピングを行って前記第１酸化膜パターンとスペースの幅を調節する段階と、周辺領域の前記第２酸化膜をエッチングして酸化膜パターンを形成する段階とを含む、半導体素子の微細パターン形成方法を提供する。
【発明の効果】
【００１３】
上述したように、本発明によれば、１００ｎｍのライン及び２００ｎｍのスペースパターンの工程余裕度、ならびにＣＤ均一度が良好に形成されたパターンを用いて、ＡｒＦ露光装備の限界を超えては５０ｎｍのライン及び１００ｎｍのスペース、または１００ｎｍのライン及び５０ｎｍのスペースパターンを形成することができる。また、このパターンのＣＤ均一度を確保することができる。
【００１４】
また、露光装備の解像度を改善することなく、セル酸化膜パターンと酸化膜パターン間のピッチを減少させるという効果があり、露光装備であるＡＳＭＬＸＴ１４００のみをもって、５８ｎｍの半分である２９ｎｍの酸化膜パターン形成が可能なので、ＡＳＭＬ ＸＴ１４００のみで１６Ｇ ＭＬＣ(Multi Level Cell)ＮＡＮＤフラッシュの製造が可能である。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照しながら、本発明の好適な実施の形態を詳細に説明する。
【００１６】
図３ａ〜図３ｇは本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【００１７】
図３ａを参照すると、半導体基板３００の上部に第１酸化膜３０２及び下部反射防止膜３０４を形成した後、下部反射防止膜３０４の上部に感光膜を形成する。第１酸化膜３０２は、１００Å〜１００００Åの厚さに形成する。感光膜を露光及び現像してパターニングすることにより、１００ｎｍのライン５０及び２００ｎｍのスペース６０を持つ第１感光膜パターン３０６を形成する。
【００１８】
図３ｂを参照すると、第１感光膜パターン３０６をマスクとして下部反射防止膜３０４及び第１酸化膜３０２を順次エッチングして１００ｎｍのライン及び２００ｎｍのスペースを確保する。
【００１９】
図３ｃを参照すると、第１感光膜パターン３０６及び下部反射防止膜３０４を除去した後、全体構造の上部に窒化膜３０８を形成する。窒化膜３０８は、１００Å〜１００００Åの厚さに形成する。
【００２０】
図３ｄを参照すると、窒化膜３０８を全面エッチングして第１酸化膜３０２の側壁にスペーサ３１０を形成する。ここで、スペーサ３１０のＣＤは、５０ｎｍのスペーサ３１０のＣＤを確保する。スペーサ３１０は、酸化膜、窒化膜、ポリシリコン膜、タングステン膜またはアルミニウム膜を用いて形成する。
【００２１】
図３ｅを参照すると、全体構造の上部に第２酸化膜３１２を形成する。第２酸化膜３１２は、５０００Å〜３００００Åの厚さに形成する。第２酸化膜３１２は、第２酸化膜３１２の以外にも、ＨＤＰ酸化膜、窒化膜またはポリシリコン膜を用いて形成する。
【００２２】
図３ｆを参照すると、ＣＭＰ工程を行って、第２酸化膜３１２が所定の厚さを持つようにエッチングする。第２酸化膜３１２が５００Å〜３０００Åの厚さ程度残るようにエッチングすることが好ましい。第２酸化膜３１２をターゲットとしてＣＭＰを行う場合、窒化膜であるスペーサが形成されたスペーサトップ部分のスロープは、ＣＭＰターゲット調整によって制御することができる。したがって、第２酸化膜３１２を研磨するＣＭＰ工程が最終に形成されるパターンのＣＤを決定するので、ＣＭＰ工程ターゲットによる断面ＳＥＭ写真及びＴＥＭ写真などによって定量化させて工程の進行基準を設けると、ＣＤ制御が可能になる。
【００２３】
図３ｇを参照すると、全体構造の上部に感光膜を形成し、露光及び現像工程を行って感光膜パターン（図示せず）を形成した後、感光膜パターンをマスクとして用いて、窒化膜であるスペーサ３１０を除去することにより、１００ｎｍのライン及び５０ｎｍのスペースを持つ酸化膜パターン３０２ａ、３１２ａを形成する。露光工程は、波長３６５ｎｍのｉ線、２４８ｎｍのＫｒＦレーザ、１９３ｎｍのＡｒＦレーザ、波長１５７ｎｍのＥＵＶなどの光源を用いる感光膜を全体構造の上部に形成した後、波長３６５ｎｍのｉ線、２４８ｎｍのＫｒＦレーザ、１９３ｎｍのＡｒＦレーザ、波長１５７ｎｍのＥＵＶなどの光源を用いて露光を行うことにより、感光膜パターンを形成する。
【００２４】
図４ａ〜図４ｇは本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【００２５】
図４ａを参照すると、半導体基板３００の上部に第１酸化膜３０２及び下部反射防止膜３０４を形成した後、下部反射防止膜３０４の上部に感光膜を形成する。第１酸化膜３０２は、１００Å〜１００００Åの厚さに形成する。感光膜を露光及び現像してパターニングすることにより、１００ｎｍのライン５０及び２００ｎｍのスペース６０を持つ第１感光膜パターン３０６を形成する。
【００２６】
図４ｂを参照すると、第１感光膜パターン３０６をマスクとして下部反射防止膜３０４及び第１酸化膜３０２を順次エッチングすることにより、１００ｎｍのライン及び２００ｎｍのスペースを確保する。
【００２７】
図４ｃを参照すると、第１感光膜パターン３０６及び下部反射防止膜３０４を除去した後、全体構造の上部に窒化膜３０８を形成する。窒化膜３０８は、１００Å〜１００００Åの厚さに形成する。
【００２８】
図４ｄを参照すると、窒化膜３０８を全面エッチングして第１酸化膜３０２の側壁にスペーサ３１０を形成する。ここで、スペーサ３１０のＣＤは５０ｎｍのスペーサ３１０のＣＤを確保する。スペーサ３１０は、酸化膜、窒化膜、ポリシリコン膜、タングステン膜またはアルミニウム膜を用いて形成する。
【００２９】
図４ｅを参照すると、全体構造の上部に第２酸化膜３１２を形成する。第２酸化膜３１２は、５０００Å〜３００００Åの厚さに形成する。第２酸化膜３１２は、第２酸化膜３１２の以外にも、ＨＤＰ酸化膜、窒化膜またはポリシリコン膜を用いて形成する。
【００３０】
図４ｆを参照すると、ＣＭＰ工程を行って、第２酸化膜３１２が所定の厚さを持つようにエッチングする。第２酸化膜３１２が５００Å〜３０００Åの厚さ程度残るようにエッチングすることが好ましい。第２酸化膜３１２をターゲットとしてＣＭＰを行う場合、窒化膜であるスペーサが形成されたスペーサトップ部分のスロープは、ＣＭＰターゲット調整によって制御することができる。したがって、第２酸化膜３１２を研磨するＣＭＰ工程が最終に形成されるパターンのＣＤを決定するので、ＣＭＰ工程ターゲットによる断面ＳＥＭ写真及びＴＥＭ写真などによって定量化させて工程の進行基準を設けると、ＣＤ制御が可能になる。
【００３１】
図４ｇを参照すると、全体構造の上部に感光膜を形成し、露光及び現像工程を行って感光膜パターン（図示せず）を形成した後、感光膜パターンをマスクとして用いて酸化膜３０２及び３１２を除去することにより、５０ｎｍのライン及び１００ｎｍのスペースを持つ窒化膜パターン３１０を形成する。
【００３２】
図５ａ〜図５ｇは本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【００３３】
図５ａを参照すると、半導体基板３００の上部に第１酸化膜３０２及び下部反射防止膜３０４を形成した後、下部反射防止膜３０４の上部に感光膜を形成する。第１酸化膜３０２は、１００Å〜１００００Åの厚さに形成する。感光膜を露光及び現像してパターニングすることにより、１００ｎｍのライン５０及び２００ｎｍのスペース６０を持つ第１感光膜パターン３０６を形成する。
【００３４】
図５ｂを参照すると、第１感光膜パターン３０６をマスクとして下部反射防止膜３０４及び第１酸化膜３０２を順次エッチングすることにより、１００ｎｍのライン及び２００ｎｍのスペースを確保する。
【００３５】
図５ｃを参照すると、第１感光膜パターン３０６及び下部反射防止膜３０４を除去した後、全体構造の上部に窒化膜３０８を形成する。窒化膜３０８は、１００Å〜１００００Åの厚さに形成する。
【００３６】
図５ｄを参照すると、窒化膜３０８を全面エッチングして第１酸化膜３０２の側壁にスペーサ３１０を形成する。ここで、スペーサ３１０のＣＤは、５０ｎｍのスペーサ３１０のＣＤを確保する。スペーサ３１０は、酸化膜、窒化膜、ポリシリコン膜、タングステン膜またはアルミニウム膜を用いて形成する。
【００３７】
図５ｅを参照すると、全体構造の上部に第２酸化膜３１２を形成する。第２酸化膜３１２は、５０００Å〜３００００Åの厚さに形成する。第２酸化膜３１２は、第２酸化膜３１２以外にも、ＨＤＰ酸化膜、窒化膜またはポリシリコン膜を用いて形成する。
【００３８】
図５ｆを参照すると、ＣＭＰ工程を行って、第２酸化膜３１２が所定の厚さを持つようにエッチングする。第２酸化膜３１２が５００Å〜３０００Åの厚さ程度残るようにエッチングすることが好ましい。第２酸化膜３１２をターゲットしてＣＭＰを行う場合、窒化膜であるスペーサが形成されたスペーサトップ部分のスロープは、ＣＭＰターゲット調整によって制御することができる。したがって、第２酸化膜３１２を研磨するＣＭＰ工程が最終に形成されるパターンのＣＤを決定するので、ＣＭＰ工程ターゲットによる断面ＳＥＭ写真及びＴＥＭ写真などによって定量化させて工程の進行基準を設けると、ＣＤ制御が可能になる。
【００３９】
図５ｇを参照すると、全体構造の上部に感光膜を形成し、露光及び現像工程を行って感光膜パターン（図示せず）を形成した後、感光膜パターンをマスクとして用いて、窒化膜であるスペーサ３１０及び半導体基板１００の一部をエッチングすることにより、１００ｎｍのライン及び５０ｎｍのスペースを持つ酸化膜パターン３０２ａ及び３１２ａを形成する。
【００４０】
図６ａ〜図６ｇは本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【００４１】
図６ａを参照すると、半導体基板３００の上部に第１酸化膜３０２及び下部反射防止膜３０４を形成した後、下部反射防止膜３０４の上部に感光膜を形成する。第１酸化膜３０２は、１００Å〜１００００Åの厚さに形成する。感光膜を露光及び現像してパターニングすることにより、１００ｎｍのライン５０及び２００ｎｍのスペース６０を持つ第１感光膜パターン３０６を形成する。
【００４２】
図６ｂを参照すると、第１感光膜パターン３０６をマスクとして下部反射防止膜３０４及び第１酸化膜３０２を順次エッチングして１００ｎｍのライン及び２００ｎｍのスペースを確保する。
【００４３】
図６ｃを参照すると、第１感光膜パターン３０６及び下部反射防止膜３０４を除去した後、全体構造の上部に窒化膜３０８を形成する。窒化膜３０８は、１００Å〜１００００Åの厚さに形成する。
【００４４】
図６ｄを参照すると、窒化膜３０８を全面エッチングして第１酸化膜３０２の側壁にスペーサ３１０を形成する。ここで、スペーサ３１０のＣＤは、５０ｎｍのスペーサ３１０のＣＤを確保する。スペーサ３１０は、酸化膜、窒化膜、ポリシリコン膜、タングステン膜またはアルミニウム膜を用いて形成する。
【００４５】
図６ｅを参照すると、全体構造の上部に第２酸化膜３１２を形成する。第２酸化膜３１２は、５０００Å〜３００００Åの厚さに形成する。第２酸化膜３１２は、第２酸化膜３１２以外にも、ＨＤＰ酸化膜、窒化膜またはポリシリコン膜を用いて形成する。
【００４６】
図６ｆを参照すると、ＣＭＰ工程を行って、第２酸化膜３１２が所定の厚さを持つようにエッチングする。第２酸化膜３１２が５００Å〜３０００Åの厚さ程度残るようにエッチングすることが好ましい。第２酸化膜３１２をターゲットしてＣＭＰを行う場合、窒化膜であるスペーサが形成されたスペーサトップ部分のスロープは、ＣＭＰターゲット調整によって制御することができる。したがって、第２酸化膜３１２を研磨するＣＭＰ工程が最終に形成されるパターンのＣＤを決定するので、ＣＭＰ工程ターゲットによる断面ＳＥＭ写真及びＴＥＭ写真などによって定量化させて工程の進行基準を設けると、ＣＤ制御が可能になる。
【００４７】
図６ｇを参照すると、全体構造の上部に感光膜を形成し、露光及び現像工程を行って感光膜パターン（図示せず）を形成した後、感光膜パターンをマスクとして用いて、窒化膜であるスペーサ３１０、酸化膜３０２及び３１２の一部、ならびに半導体基板１００の一部をエッチングすることにより、５０ｎｍのライン及び１００ｎｍのスペースを持つ酸化膜パターン３０２ａ及び３１２ａを形成する。このように１００ｎｍのライン及び２００ｎｍのスペースを持つパターンによって５０ｎｍのライン及び１００ｎｍのスペースまたは１００ｎｍのライン及び５０ｎｍのスペースパターンのＣＤを容易に制御することができるとともに、ＣＤ均一度を確保することができる。
【００４８】
図７ａ〜図７ｊは本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。図８ａ〜図８ｋは本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【００４９】
図８ａは図７ａの線Ａ−Ａを切り取った状態の断面図である。図８ａに示すように、半導体基板８００の上部にハードマスク膜８０２を形成する。ハードマスク８０２は、タングステン膜またはポリシリコン膜で形成する。ハードマスク膜８０２の上部に第１酸化膜８０４を形成する。
【００５０】
図８ｂは図７ｂの線Ｂ−Ｂを切り取った状態の断面図である。図８ｂに示すように、セル酸化膜マスク（図示せず）を用いて第１酸化膜８０４をエッチングして第１酸化膜パターン８０４ａを形成する。セル酸化膜マスクでは、セルと相互接続(interconnection)されたパターンのみが形成される。形成されたセル領域の第１酸化膜パターン８０４ａの幅ａは、ピッチｂの１／２より小さくなければならない。
【００５１】
図８ｃは図７ｃの線Ｃ−Ｃを切り取った状態の断面図である。図８ｃに示すように、半導体基板８００の上部に窒化膜を形成した後、第１酸化膜パターン８０４ａの上部が露出するまでエッチングして第１酸化膜パターン８０４ａの側壁にスペーサ８０６を形成する。スペーサ８０６の幅ｃと第１酸化膜パターン８０４ａの幅ａとの和がピッチｄの１／２となるようにする。
【００５２】
図８ｄに示すように、第１酸化膜パターン８０４ａと第１酸化膜パターン８０４ａとの間が埋められるように全体構造の上部に第２酸化膜８０８を形成する。
【００５３】
図８ｆは図７ｅの線Ｅ−Ｅを切り取った状態の断面図である。図８ｆに示すように、スペーサ８０６をウェットエッチングによって除去する。
【００５４】
図８ｇは図７ｆの線Ｆ−Ｆを切り取った状態の断面図である。図８ｇに示すように、半導体基板８００の上部にワードラインＷＬのスペースマスクを形成する。形成されるＷＬのプログラムディスターバンスを防止し、ＷＬが形成される領域と、ＳＳＬが形成される領域との間のスペース部分のみがオープンされるようにＷＬスペースマスクを露光させてＷＬスペースマスクパターン８１０を形成する。
【００５５】
図８ｈは図７ｇの線Ｇ−Ｇを切り取った状態の断面図である。図８ｈに示すように、ディッピングを行い、露出したＷＬが形成される領域とＳＳＬが形成される領域間の第１酸化膜パターン８０４ａの上部を一部除去してスペースを確保する。ここで、ドライエッチングの代わりにディッピングを用いることは、ミスアラインが発生しても、第１酸化膜パターン８０４ａの幅が異ならないためである。
【００５６】
図８ｉは図７ｈの線Ｈ−Ｈを切り取った状態の断面図である。図８ｉに示すように、ＷＬスペースマスクパターン８１０を除去した後、ディッピングを行って第１酸化膜パターン８０４ａの幅ｅ及びスペースの幅ｆを調節する。
【００５７】
図８ｊは図７ｉの線Ｉ−Ｉを切り取った状態の断面図である。図８ｊに示すように、周辺(peri)領域を除いた半導体基板８００の上部に周辺酸化膜マスク８１２を形成する。周辺酸化膜マスク８１２は、セル部分がクロム（Ｃｒ）処理されており、相互接続部分を境界としてオープン処理されるので、各ＷＬが形成される領域毎にパッドＰＡＤを形成させる。この際、周辺トランジスタも共に形成される。
【００５８】
図８ｋは図７ｊの線Ｊ−Ｊを切り取った状態の断面図である。図８ｋに示すように、周辺酸化膜マスク８１２を用いて周辺領域の第２酸化膜８０８をエッチングして酸化膜パターン８１４を形成する。
【００５９】
酸化膜パターン８１４に形成された第１酸化膜パターン８０４及び第２酸化膜パターン８０８の厚さが薄くてハードマスクとしての役割が足りないので、下部のハードマスク膜８０２であるタングステン膜またはポリシリコン膜をエッチングしてハードマスクとして活用する。
【００６０】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、本発明の技術的思想を説明するためのもので、制限するものではないことに注意すべきである。また、本発明の属する分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、各種変形例または変更例に想到し得ることを理解することができるであろう。
【図面の簡単な説明】
【００６１】
【図１ａ】従来の技術に係る半導体素子の微細パターン形成方法を説明するために示す平面図である。
【図１ｂ】従来の技術に係る半導体素子の微細パターン形成方法を説明するために示す平面図である。
【図２ａ】従来の技術を適用したときの問題点を説明するための平面図である。
【図２ｂ】従来の技術を適用したときの問題点を説明するための平面図である。
【図３ａ】本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図３ｂ】本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図３ｃ】本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図３ｄ】本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図３ｅ】本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図３ｆ】本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図３ｇ】本発明の第１実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図４ａ】本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図４ｂ】本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図４ｃ】本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図４ｄ】本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図４ｅ】本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図４ｆ】本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図４ｇ】本発明の第２実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図５ａ】本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図５ｂ】本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図５ｃ】本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図５ｄ】本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図５ｅ】本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図５ｆ】本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図５ｇ】本発明の第３実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図６ａ】本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図６ｂ】本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図６ｃ】本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図６ｄ】本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図６ｅ】本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図６ｆ】本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図６ｇ】本発明の第４実施例に係る半導体素子の微細パターン形成方法を説明するために順次示す素子の断面図である。
【図７ａ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｂ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｃ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｄ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｅ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｆ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｇ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｈ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｉ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図７ｊ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための平面図である。
【図８ａ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｂ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｃ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｄ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｅ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｆ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｇ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｈ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｉ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｊ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【図８ｋ】本発明の第５実施例に係る半導体素子の微細パターン形成方法を説明するための断面図である。
【符号の説明】
【００６２】
３００、８００    半導体基板
３０２、８０４    第１酸化膜
３０４            下部反射防止膜
３０６            感光膜パターン
３０８            窒化膜
３１０、８０６    スペーサ
３１２、８０８    第２酸化膜
８０２            ハードマスク膜
８０４ａ          第１酸化膜パターン
８１０            ワードラインスペースマスクパターン
８１２            周辺酸化膜マスク
８１４            酸化膜パターン  
【図１ａ】
2007081403.tif 000003
【図１ｂ】
2007081403.tif 000004
【図２ａ】
2007081403.tif 000005
【図２ｂ】
2007081403.tif 000006
【図３ａ】
2007081403.tif 000007
【図３ｂ】
2007081403.tif 000008
【図３ｃ】
2007081403.tif 000009
【図３ｄ】
2007081403.tif 000010
【図３ｅ】
2007081403.tif 000011
【図３ｆ】
2007081403.tif 000012
【図３ｇ】
2007081403.tif 000013
【図４ａ】
2007081403.tif 000014
【図４ｂ】
2007081403.tif 000015
【図４ｃ】
2007081403.tif 000016
【図４ｄ】
2007081403.tif 000017
【図４ｅ】
2007081403.tif 000018
【図４ｆ】
2007081403.tif 000019
【図４ｇ】
2007081403.tif 000020
【図５ａ】
2007081403.tif 000021
【図５ｂ】
2007081403.tif 000022
【図５ｃ】
2007081403.tif 000023
【図５ｄ】
2007081403.tif 000024
【図５ｅ】
2007081403.tif 000025
【図５ｆ】
2007081403.tif 000026
【図５ｇ】
2007081403.tif 000027
【図６ａ】
2007081403.tif 000028
【図６ｂ】
2007081403.tif 000029
【図６ｃ】
2007081403.tif 000030
【図６ｄ】
2007081403.tif 000031
【図６ｅ】
2007081403.tif 000032
【図６ｆ】
2007081403.tif 000033
【図６ｇ】
2007081403.tif 000034
【図７ａ】
2007081403.tif 000035
【図７ｂ】
2007081403.tif 000036
【図７ｃ】
2007081403.tif 000037
【図７ｄ】
2007081403.tif 000038
【図７ｅ】
2007081403.tif 000039
【図７ｆ】
2007081403.tif 000040
【図７ｇ】
2007081403.tif 000041
【図７ｈ】
2007081403.tif 000042
【図７ｉ】
2007081403.tif 000043
【図７ｊ】
2007081403.tif 000044
【図８ａ】
2007081403.tif 000045
【図８ｂ】
2007081403.tif 000046
【図８ｃ】
2007081403.tif 000047
【図８ｄ】
2007081403.tif 000048
【図８ｅ】
2007081403.tif 000049
【図８ｆ】
2007081403.tif 000050
【図８ｇ】
2007081403.tif 000051
【図８ｈ】
2007081403.tif 000052
【図８ｉ】
2007081403.tif 000053
【図８ｊ】
2007081403.tif 000054
【図８ｋ】
2007081403.tif 000055