(57)【要約】      （修正有）【解決手段】温度を上昇させてＩＩＩ−Ｖ族半導体材料から成るウェーハを熱処理（アニーリング）する装置に関し、少なくとも一つのウェーハサポートユニット１０を備え、そのユニットは、ウェーハをそのサポート上に載置したとき、ウェーハの表面上に、離間することなくまたは最大２ｍｍ離間してカバーが設けられるような寸法で形成し、装置内に載置されたウェーハの正面がカバーの載置により大きさが決まる空間に面するよう配置する。【効果】本装置においてアニールされたＳＩ  ＧａＡｓウェーハは、少なくとも２５％増の破壊強度特性（ワイブル分布）と、改善されたマクロスコピックおよびメゾスコピックな半径方向の均質性と、機械化学的に研磨された表面の改善された品質を有する。破壊強度特性は１９００ＭＰａより高くできる。【選択図】図１
2007081372.tif 000002
【特許請求の範囲】
【請求項１】
少なくともアニールされる表面にＩＩＩ−Ｖ族半導体材料を含むウェーハを、温度を上昇させて熱処理する装置であって、
ウェーハをサポート上に載置したとき、ウェーハの前記表面上に、離間することなくまたは最大で２ｍｍ離間してカバーが設けられるような寸法で形成されたウェーハサポートユニットを少なくとも１個有していることを特徴とする熱処理装置。
【請求項２】
前記ウェーハサポートユニットは、ウェーハが平坦に載置されるとともに、離間することなくまたは指定されたように離間して設けられる前記カバーによって微小容積部を形成する連続的な底部を含むことを特徴とする請求項１に記載の熱処理装置。
【請求項３】
前記ウェーハサポートユニットは、アニールされる前記ウェーハ表面とその上に載置されるカバーとの距離が０．０５〜０．７５ｍｍとなるような寸法で、形成されていることを特徴とする請求項１に記載の熱処理装置。
【請求項４】
前記ウェーハサポートユニットは、さらに、空間径がウェーハ径と同等またはアニールされるウェーハの径の最大１１０％となるような寸法で、形成されていることを特徴とする請求項１に記載の熱処理装置。
【請求項５】
前記ウェーハサポートユニットは、前記ウェーハ表面に対して妨害されずに自由にガスが出入りすることは不可能であるが、ウェーハサポートユニット外部に対して限定されたガス交換が可能なウェーハ収容空間を、前記カバーとともに形成することを特徴とする請求項１に記載の熱処理装置。
【請求項６】
ウェーハサポートユニットが、第１（ｎ番目の）ウェーハ用の支持底部を含み、第２（（ｎ＋１）番目の）ウェーハを置くためにその上に積み重ねられるウェーハサポートユニットが、第１（ｎ番目の）ウェーハの空間のための高さを制限する完全なカバーを形成するように、カセット形態で積載可能な複数のウェーハサポートユニットを備えていることを特徴とする請求項１に記載の熱処理装置。
【請求項７】
前記ウェーハサポートユニットは、少なくとも一部分または全体が、ガス透過性および／または多孔質材料で作られていることを特徴とする請求項１に記載の熱処理装置。
【請求項８】
前記カバーが、ガス透過性および／または多孔質材料で作られていることを特徴とする請求項１に記載の熱処理装置。
【請求項９】
前記材料が、黒鉛粒子を圧縮することにより得られるガス透過性または微多孔質材料から成ることを特徴とする請求項７または８に記載の熱処理装置。
【請求項１０】
前記ウェーハを支持するサポートおよび／または前記カバーの材料は、高熱伝導率および高平面度を有するものであることを特徴とする請求項１に記載の熱処理装置。
【請求項１１】
前記ウェーハサポートユニットが、閉空間を形成するとともに、前記閉空間により形成される微小容積部と外部とを閉止する拡散遮断部を備えることを特徴とする請求項１に記載の熱処理装置。
【請求項１２】
融解されたシリカまたは石英ガラスから成る構成物を含まないことを特徴とする請求項１に記載の熱処理装置。
【請求項１３】
直径１００ｍｍ以上のａｓ−ｇｒｏｗｎのＩＩＩ−Ｖ族単結晶から分離されて調製されるとともに、少なくとも表面にＩＩＩ−Ｖ族半導体材料を含むウェーハを、温度を上昇させて熱処理するプロセスであって、
ウェーハの前記表面が、ガス透過性および／または多孔質材料により直接覆われている状態、またはウェーハの前記表面の上方に０ｍｍを超えて最大で２ｍｍの距離にて、ガス透過性および／または多孔質あるいはそうでない材料により覆われている状態で、前記ウェーハが熱処理されることを特徴とする熱処理プロセス。
【請求項１４】
ＩＩＩ−Ｖ族半導体材料を含むウェーハを、温度を上昇させて熱処理するプロセスであって、
直径１００ｍｍ以上のａｓ−ｇｒｏｗｎのＩＩＩ−Ｖ族単結晶から分離されて調製されたウェーハが、精製およびエッチング工程以降かつ縁部研削工程前に、少なくとも１個のウェーハサポートを備える石英を含まない熱処理装置により熱処理されることを特徴とする熱処理プロセス。
【請求項１５】
カバーの載置により寸法が定まる空間にウェーハの正面側が面するように、前記ウェーハが請求項１に記載の装置内に配置されることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項１６】
ＧａＡｓ単結晶を含むウェーハが使用されることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項１７】
ＶＧＦ法またはＶＢ法により成長させた単結晶によってウェーハが調製されていることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項１８】
１段階の工程のみにおいてウェーハがアニーリングされることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項１９】
水素含有量が少なくとも０．５体積％で全圧が１０〜２０ｂａｒである不活性ガス雰囲気下、７５０℃〜１１００℃の温度範囲にて、ウェーハの熱処理が実施されることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項２０】
固体砒素が蒸発することあるいは他のいかなる手段によっても、ウェーハサポートユニットの外側でＡｓ分圧が生じないことを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項２１】
熱処理装置が、温度一定空間を供する容器または加熱炉内に配置されることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項２２】
アニーリング温度の維持時間が、Ａｓ抽出深さが少なくとも２０μｍとなるように定められていることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項２３】
平均Ａｓ抽出深さＬｅｆｆが、（数１式）またはその計算結果より、もしくは近似的に（数２式）により定められるように、アニーリング温度の維持時間が決定されることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【数１】
2007081372.tif 000012
（数１）式において、Ｄ（Ｔ）は砒素の移動係数であり、Ｔ（ｔ）はアニーリングの温度／時間プロファイルであり、ｔ０は合計時間である。
【数２】
2007081372.tif 000013
（数２）式において、Ｄ（Ｔ）はアニーリング温度Ｔにおける温度係数であり、ｔはアニーリング温度Ｔにおける維持時間である。
【請求項２４】
４００℃と公称温度との温度範囲において、加熱速度を３０〜４０Ｋ／ｍｉｎから０まで減少させ、冷却速度を０から３０〜４０Ｋ／ｍｉｎまで増加させることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項２５】
転位密度が１ｘ１０４ｃｍ−２以下であるａｓ−ｇｒｏｗｎのＶＢ／ＶＧＦウェーハのＥＬ２０濃度が、少なくとも３０％増加されることを特徴とする請求項１３又は１４に記載の熱処理プロセス。
【請求項２６】
直径１００ｍｍ以上で転位密度が１ｘ１０４ｃｍ−２以下のＧａＡｓ半導体単結晶ウェーハであって、
ウェーハの６３．２％（ワイブル分布）が損傷する破壊強度特性が、結晶アニールされた材料から得られるＳＩ ＧａＡｓウェーハと比較して、少なくとも２５％高いことを特徴とするＧａＡｓ半導体単結晶ウェーハ。
【請求項２７】
直径１００ｍｍ以上で転位密度が１ｘ１０４ｃｍ−２以下のＧａＡｓ半導体単結晶ウェーハであって、
ウェーハの６３．２％（ワイブル分布）が損傷する破壊強度特性が、１９００ＭＰａよりも高いことを特徴とするＧａＡｓ半導体単結晶ウェーハ。
【請求項２８】
炭素および硼素以外の全不純物の濃度が５ｘ１０１４ｃｍ−３以下、
｜Δ[ＥＬ２０]／[ＥＬ２０]｜が７．５％以下およびσｍｅｓｏｓが６％以下、
Ｉｐｄ（０．３〜２．０μｍ）が０．３ｃｍ−２未満
であるという特徴の少なくとも１つを有することを特徴とする請求項２６又は２７に記載のＧａＡｓ半導体単結晶ウェーハ。
【請求項２９】
請求項１３又は１４に記載するプロセスにより得られることを特徴とする請求項２６又は２７に記載のＧａＡｓ半導体単結晶ウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ−Ｖ族ウェーハ（基板とも呼ばれる）の熱処理（アニーリングとも呼ばれる）用の装置およびプロセス、ならびにアニールウェーハまたは基板に関する。本発明は特に、ＧａＡｓ半導体材料、とりわけ半単離（ｓｅｍｉ−ｉｓｏｌａｔｉｎｇ：ＳＩ）ＧａＡｓウェーハ、およびＶＧＦ法とＶＢ法に従って生成されたＧａＡｓウェーハに基づく上述の装置、プロセスおよびウェーハに関する。電気的、電子的および他の物理的特性を調整できる、そのようにアニールされるウェーハは、ＩＩＩ−Ｖ族半導体に基づく有効な微小電子デバイスの製造に特に適している。
【背景技術】
【０００２】
融液からの結晶成長プロセスにおいて、固化させた材料は、その位置とは無関係に、熱履歴を有する。すなわち、平衡または補正プロセス（たとえば、残留応力の緩和、均質化など）が可能な一定の温度範囲における有効な維持時間が、種々の結晶部分について変わる。したがって、成長装置内、または好ましくは別個の加熱炉内で、結晶成長プロセスの終了後に、単結晶に補正熱処理を行うことは、一般的な手法である。ＧａＡｓ単結晶のアニーリングは、ドーピングされていない半絶縁性ＬＥＣ−ＧａＡｓ単結晶の歪緩和と電気的特性の均質化のために、RUMSBY et al.(D.Rumsby、R.M.Wafer、B.Smith、M.Tyjberg、M.R.Brozel、E.J.Foulkes:Tch.Dig.GaAs IC Symp.、New York、IEEE、1983、34)により先ず適用された。それ以来、結晶アニーリングプロセスは、特に適用とオペレータ面に関して体系的に最適化されてきた。均質化のほかに、そのプロセスは、欠陥部位の調整にも役立つ。ＧａＡｓの結晶アニーリングについての概要は、とりわけ、ODA et al.(O.Oda、H.Yamamoto、K.Kainosho、T.Imaizumi、H.Okazaki:Recent developments of bulk ＩＩＩ−Ｖ materials:annealingand defect control、Inst.Phys.Conf.Ser.No 135、pp 285-293、1993)により示される。
【０００３】
それぞれの熱処理についての基本的な物理学的機構は、フェルミ準位および転位のような予想される要因を考慮した固有欠陥部位と不純物の拡散であり、それは拡散性（「パイプ拡散」）を増加し、またそれと、点欠陥が反応することがある（偏析）。たとえＧａＡｓの融点に近くても、固有で多くの外因性拡散係数が小さいので、それにより影響される補正プロセスは、メゾスコピックで一次元的な寸法（Ｏ（１００μｍ））へ限定される。特に、結晶成長中にドーパントと不純物の巨視的偏析により形成されている軸方向と半径方向の濃度不均質性の均質化は、結晶アニーリングによっては、実施不能である。
【０００４】
具体的には、ＧａＡｓは、少なくとも砒素分の多い側に難溶解性である理論組成物が含まれる均質性領域を有する（H. Wenzl, W.A. Oates, K. Mika: Defect thermodynamics and phase diagrams in compound crystal growth processes, in: D.T. J. Hurle(ed.): Handbook of Crystal Growth, vol 1A, North-Holland, Amsterdam, 1993）。難溶解性の影響は、冷却工程中に固相線を越えるときにＡｓ沈着物が形成され、ＧａＡｓの固有欠陥平衡（「構造的点欠陥」）における変化に関連がある。それは、それぞれの均質および不均質な種形成により、異なったサイズ分布を有するマトリックス析出物とデコレーション析出物との間で区別される。デコレーション析出物（ＤＰ）のサイズ分布は、材料の転位密度にさらに左右される。転位密度が低いほど、析出物の平均サイズは大きくなる。すなわち、ＶＧＦ／ＶＢ−ＧａＡｓ、特にＳＩ特性を有するものは、ＬＥＣ−ＧａＡｓに比べて高いＤＰを有する。他方で、ＬＥＣ−ＧａＡｓは、小さいＤＰを有するが、ほぼ１×１０４ｃｍ−２を超える相対的に高い転位密度を有する。均質領域において保持ステップにより沈着物を溶解し、規定された冷却プロセスの手段により過剰の砒素を再析出することは、沈着した砒素の分布と量を考慮しながら、結晶アニーリングの手法により、欠陥平衡だけではなく砒素沈着も制御できることを表している。しかしながら、一定の転位密度にするもしくは破壊を避けるために、熱歪を一定限度未満にするならば、大きい寸法の単結晶に対する熱処理は、ＧａＡｓの物理熱的特性に鑑みて、実現可能な加熱速度および冷却速度に厳しい制限が生ずることになる。
【０００５】
ウェーハの機械化学的研磨中、Ａｓ沈着物により、表面にピット状欠陥がエッチングされる。その欠陥は、所謂ＣＯＰｓ（Ｃｒｙｓｔａｌ  Ｏｒｉｇｉｎａｔｅｄ  Ｐａｒｔｉｃｌｅｓ）として光散乱法により検出可能であり、かつサイズに応じて分類され、またそれは、用途と使用者の仕様に合っていなければならない。ＣＯＰｓのサイズ分布は、とりわけ、それぞれの研磨工程に左右されるが、基本的には、Ａｓ沈着物のサイズ分布に比例する。すなわち、平均的に、ＣＯＰｓは、ＶＧＦ／ＶＢ−ＧａＡｓにおいて、ＬＥＣ材料におけるよりも大きい。ＣＯＰｓは、エピタキシアル成長を阻害し、かつデバイス素子の製造において積層に許容できない「粗さ」を生じさせることがある。さらに、Ａｓ沈着物が、イオン注入により生成されるＦＥＴｓの回路挙動に影響することが知られている（ＵＳ ５，２１９，６３２）。
【０００６】
結晶全体（インゴット）のアニーリングを実施する一般的手法に加えて、単一のウェーハの熱処理、所謂ウェーハアニーリングが知られている。それでは、ＧａＡｓ（および他のＩＩＩ−Ｖ族化合物）の場合、結晶アニーリングとは異なり、同じ蒸発温度以上では、砒素（すなわちＶ族化合物）が、ガリウム（すなわちＩＩＩ化合物）よりも高い蒸発圧を有するという事実が利用されている。これにより、少なくとも原理的には、外部から加えることができるＡｓ分圧の手段により（たとえば、固体砒素を蒸発させることにより、または他の手段により）、ウェーハの表面近くの領域においてＧａＡｓの組成の調整を試みることができる（O. Oda, H. Yamamoto, K. Kainosho, T. Imaizumi, H. Okazaki: Recent developments of ＩＩＩ−Ｖ materials: annealing and defect control, Inst. Phys. Conf. Ser. No 135, pp 285-293, 1993を参照）。
【０００７】
ウェーハアニーリングの他の既知の変形は、イオン注入後の熱処理である。それは、注入されたドーパントを活性化するのに役立ち、そこにおいて、選択的なＡｓ蒸発が、活性化温度に対応するＡｓ分圧により、もしくはＳｉ３Ｎ４、ＡｌＮの拡散遮断部または他の被覆層により、抑制される。
【０００８】
１ステップウェーハアニーリング工程（ＵＳ５，２１９，６３２）から開始して、２ステップ工程（ＪＰ０１−１５３４８１Ａ、ＵＳ５，０４７，３７０）および最後に３ステップ工程（ＪＰ０４−２１５４３９Ａ、ＵＳ５，１３７，８４７）が、ウェーハアニーリングにおいて、メゾスコピック均質性をさらに改良するために案出された。
【０００９】
これらの案出は、石英アンプルにてＴ＞１１００℃かつｔ＞３０ｍｉｎとする第１の（ＵＳ５，２１９，６３２においては唯一の）アニーリングステップにおいて、ＳＩ ＬＥＣ ＧａＡｓにおける典型的な５×１０５ｃｍ−２の所謂微小欠陥の密度を、選択的Ａｓ蒸発を避けるために、さらに規定されないＡｓ分圧の下で１〜３０ Ｋ／ｍｉｎにて室温まで引続き冷却して、５×１０３ｃｍ−３以下まで減少させる。微小欠陥の場合、既知のＡＢエッチングにより検出できる不純物の沈着物またはＡｓ沈着物は、ウェーハ表面上の楕円形のエッチピットを意味する。好ましくは、ラップ仕上げまたは純度エッチングされたウェーハは、任意選択的には成長するままの状態で、使用される。アニールされたウェーハの両面エッチング後に、７５０℃〜１１００℃（好ましくは９００℃〜１０００℃）での第２のアニーリングが、少なくとも２０分実施される。再び、それは石英アンプル内でアニールされるが、ここでは、特に規定されていない圧力、例えば、Ｎ２、Ｈ２、ＡｒまたはＡｓＨ３のような非酸化性雰囲気下において実施される。すなわち、Ａｓポテンシャル無しでその結果から得られる最適条件の下での従来にない手法、または代わりに、表面の劣化を抑制するためにＡｓ分圧を使用する従来の手法でアニーリングが実施される。したがって、プロセスガスに関する指標には相反するものがある。しかしながら、この操作方法では、ウェーハがエッチングされる限り、アニーリング後の予備的もしくは最終的な研磨が予定されているので、表面に近い領域において予想される組成変化は重要ではない。
【００１０】
ＪＰ０８−２５５７９９Ａ、ＪＰ０８−２５９３９６ＡおよびＪＰ０９−１９４３００Ａでは、８００℃〜１０００℃のＴ範囲における第２のアニーリングが、Ａｓ分圧の下で実施され、その分圧は、対応する温度において化学量論的ＧａＡｓを超える圧力の少なくとも１．４〜２倍である。それにより、化学量論的不平衡、およびそれに付随するＥＬ２濃度は、表面に近い領域において増加する。それらの公報には、この熱処理中のＡｓ沈着物の挙動については記載されていない。
【００１１】
ＵＳ５，１３７，８４７またはＪＰ０４−２１５４３９Ａに記載される３ステップウェーハアニーリングにおいて、別のアニーリングが、Ａｓ分圧の下で５２０〜７３０℃で実施される。この文献において、３ステップアニーリングは、均質化および微小欠陥の減少に関して最適であるとして示されている。
【００１２】
第１のアニーリングステップ後に要求される高い冷却速度は、不利な点であるとともに許容されないものである。なぜなら、高い確率で、高すぎる熱歪が生じ、転位の増大をもたらす（スリップライン形成）からである。これは、加熱と冷却の速度を２００Ｋ／ｈ以下または１００Ｋ／ｈ以下に限定する特開２００２−２７４９９９号に合致し、両方の加熱と冷却の温度が温度Ｔに応じて変化する一定の温度体系に関するＪＰ２００１−１３５５９０Ａにも一致する。しかしながら、転位の増大を避けるための加熱と冷却の臨界速度が、ＬＥＣ−ＧａＡｓとＶＧＦ−ＧａＡｓとでは、それぞれ異なることが記載されていない。さらに、材料と労働の量は、アニーリングステップ数と共に大幅に増加する。
【００１３】
ＪＰ０９−１９９５０８Ａにおいて、アニールされるＧａＡｓウェーハを互いに重ねること、規定された圧力の下で弾性エレメントを経て互いにウェーハを押付けること、および８００〜１０００℃の温度範囲において、容器内で非酸化性雰囲気（Ｎ２、Ａｒ、Ｈ２、ＡｓＨ２）の下、ウェーハをアニールすることが開示されている。
【００１４】
ＪＰ０５−０８２５７Ａは、垂直配置のウェーハをアニールする装置を開示する。その装置は、対応するウェーハを受容するために規定された間隙で切欠きを有する３個の方位的に変位されるサポートロッドから構成される。サポートロッドは、円錐フランジへ固定される。それらのロッドは、中空状に形成され、１個以上の熱エレメントを受容でき、また冷却ガスの供給を受けることができる。この装置は、対応する円錐切欠きを有する垂直に配置された石英アンプル中に挿入される。そのアンプルは、金属砒素を受容するために、その下部末端において伸張部分を有する。その伸張部分は、別個の加熱器中に突出し、その温度は、アンプル内のＡｓ分圧を制御し、それにより、ウェーハの劣化を避ける。ウェーハは、幾つかの別個の加熱器を有する炉により加熱され、その加熱器は、ウェーハの挿入長さ全体を通して一定の温度を維持できるように、内部熱エレメント手段により制御される。アンプルを減圧排気できる。中に挿入されたウェーハを有するアンプルは、円錐切欠きを通して閉止できるか、または同様に溶融体で封止できる。
【００１５】
それぞれの床面に１個のウェーハの代わりに、２枚の裏側が接触したＧａＡｓウェーハも、ＪＰ２０００−２９４５６１に従って挿入できる。
【００１６】
ＪＰ０６−３０２５３２Ａ、同様に、ＪＰ１０−２８７５００ＡおよびＪＰ１０−２８９８８３Ａによれば、ウェーハは、ｐＢＮ、黒鉛、シリコン、タングステン、モリブデンのような耐熱材料から成るサポート上に載置され、これらのサポートは垂直または水平に積重ねられて、アニーリングアンプル中に挿入される。サポート上のウェーハの水平保管において、ウェーハサポート間の穴あけは、プロセスガスとの好適な交換に役立つ（ＪＰ１０−３２１５４０Ａ参照）。
【００１７】
ＥＰ０  ３  ９９  ６６２  Ａは、Ａ３Ｂ５（ＩＩＩ−Ｖ族）型およびＡ２Ｂ６（ＩＩ−ＶＩ族）型の半導体をアニールするプロセスを記載し、そこにおいて、表面がガラス封入薄膜により封入されている半導体は、イオン注入により生じた欠陥をアニールするために、急速な熱アニーリング（ＲＴＡ）を受ける。処理装置において、カバー１２が、スペーサリング１１を通して約５００μｍの厚さを有するウェーハ１上に設けられ、そのリングは、典型的に６００〜９００μｍの高さを有するので、ウェーハが膨張でき、かつウェーハへの均質な熱伝達を可能とする、少なくとも１００μｍの自由空間が形成される。封入薄膜は、ウェーハの半導体材料と自由空間との間の接触が不可能なように、ウェーハ表面上に遮断部を意図的に形成する。
【００１８】
【特許文献１】ＵＳ  ５，２１９，６３２
【特許文献２】ＪＰ  ０１−１５３４８１  Ａ  （ＵＳ  ５，０４７，３７０）
【特許文献３】ＪＰ  ０４−２１５４３９  Ａ  （ＵＳ  ５，１３７，８４７）
【特許文献４】ＪＰ  ０８−２５５７９９  Ａ
【特許文献５】ＪＰ  ０８−２５９３９６  Ａ
【特許文献６】ＪＰ  ０９−１９４３００  Ａ
【特許文献７】特開２００２−２７４９９９号公報
【特許文献８】ＪＰ  ２００１−１３５５９０  Ａ
【特許文献９】ＪＰ  ０９−１９９５０８  Ａ
【特許文献１０】ＪＰ  ０５−０８２５２７  Ａ
【特許文献１１】ＪＰ  ２０００−２９４５６１
【特許文献１２】ＪＰ  ０６−３０２５３２  Ａ
【特許文献１３】ＪＰ  １０−２８７５００  Ａ
【特許文献１４】ＪＰ  １０−２８９８８３  Ａ
【特許文献１５】ＪＰ  １０−３２１５４０  Ａ
【特許文献１６】ＥＰ  ０  ３９９  ６６２  Ａ
【非特許文献１】D. Rumsby, R.M. Wafer, B. Smith, M. Tyjberg, M.R. Brozel, E.J. Foulkes: Tech. Dig. GaAsIC Symp., New York, IEEE, 1983, 34
【非特許文献２】O. Oda, H. Yamamoto, K. Kainosho, T. Imaizumi, H. Okazaki: Recent developments of bulk III-V materials: annealing and defect control, Inst. Phys. Conf. Ser. No 135, pp 285-293, 1993
【非特許文献３】H. Wenzl, W.A. Oates, K. Mika: Defect thermodynamics and phase diagrams in compound crystal growth processes, in: D.T. J. Hurle (ed.): Handbook of Crystal Growth, vol 1A, North-Holland, Amsterdam, 1993
【非特許文献４】DIN 51110/part 3
【非特許文献５】EN843-5(draft)
【非特許文献６】W. Timischl: Qualitatssicherung, Carl Hanser Verlag Munchen Wien, 1996, ISBN 3-446-18591-1
【非特許文献７】Th. Bunger, D. Behr, St. Eichler, T. Flade, W. Fliegel, M. Jurisch, A. Kleinwechter, U. Kretzer, Th. Steinegger, B. Weinert in Mat. Sci. Technol. B80 (2001), 5
【非特許文献８】M. Naumann, J. Donecker, M. Neubert: Laser scattering experiments in VCz GaAs, J. Cryst. Growth 210 (2000) 203
【非特許文献９】P. Silverberg, P. Omeling, L. Samuelson: Appl. Phys. Lett. 52(1988)1689
【非特許文献１０】R. Stibal, J. Windscheif, W. Jantz: Contactless evaluation of semi-insulating GaAs wafer resistivity using the time dependent charge measurement, Semicond. Sci. Technol. 6 (1991)995-1001
【非特許文献１１】M. Wickert: "Physikalische Mechanismen der Homogenisierung elektrischer Eigenschaften von GaAs-Substraten" ("Physical Mechanisms of the Homogenization of Electric Properties of GaAs Substrates"), Dissertation, Albert-Ludwigs-Universitat Freiburg im Breisgau, 1998)
【非特許文献１２】M. Schaper, M. Jurisch, H.-J. Klaus, H. Balke, F. Bergner, R. Hammer, M. Winkler: Fracture Strength of GaAsWafers, in B. Michel, T. Winkler, M. Werner, H. Fecht(Eds.): Proceedings 3rd Internat. Conf. MicroMat 2000, April 17-19,  2000, Berlin
【非特許文献１３】F. Duderstadt: "Anwendung der von Karman'schen Plattentheorie und der Hertz'schen Pressung fur die Spannungsanalysezur Biegung von GaAs-Wafern im modifizierten Doppelringtest" ("application of the Karman plate theory and the Hertz pressing for the tension analysis for the bending of GaAswafers in the modified double ring test"), PhD thesis, TU Berlin, 2003
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の課題は、ＩＩＩ−Ｖ族ウェーハ、好ましくはＧａＡｓ単結晶、特にＶＧＦ／ＶＢ生成ウェーハを経済的に生産する装置とプロセスを提供し、ならびに電気的かつ物理的な特性の良好な均質性、および改良された表面品質を有するウェーハを提供することである。
【課題を解決するための手段】
【００２０】
この課題は、本発明において、請求項１に係る装置により、請求項１３または１４に係るプロセスにより、および請求項２６または２７に係るＧａＡｓ単結晶ウェーハにより、本発明に従って解決される。好ましい実施態様が、従属請求項に記載される。
【００２１】
（１）請求項１に係る装置は、少なくともアニールされる表面にＩＩＩ−Ｖ族半導体材を含むウェーハを、温度を上昇させて熱処理する装置であって、ウェーハをサポート上に載置したとき、ウェーハの前記表面上に、離間することなくまたは最大で２ｍｍ離間してカバーが設けられるような寸法で形成されたウェーハサポートユニットを少なくとも１個有していることを特徴とする。
【００２２】
（２）請求項２に係る装置は、請求項１に記載の熱処理装置において、前記ウェーハサポートユニットは、ウェーハが平坦に載置されるとともに、離間することなくまたは指定されたように離間して設けられる前記カバーによって微小容積部を形成する連続的な底部を含むことを特徴とする。
【００２３】
（３）請求項３に係る装置は、請求項１に記載の熱処理装置において、前記ウェーハサポートユニットは、アニールされる前記ウェーハ表面とその上に載置されるカバーとの距離が０．０５〜０．７５ｍｍとなるような寸法で、形成されていることを特徴とする。
【００２４】
（４）請求項４に係る装置は、請求項１に記載の熱処理装置において、前記ウェーハサポートユニットは、さらに、空間径がウェーハ径と同等またはアニールされるウェーハの径の最大１１０％となるような寸法で、形成されていることを特徴とする。
【００２５】
（５）請求項５に係る装置は、請求項１に記載の熱処理装置において、前記ウェーハサポートユニットは、前記ウェーハ表面に対して妨害されずに自由にガスが出入りすることは不可能であるが、ウェーハサポートユニット外部に対して限定されたガス交換が可能なウェーハ収容空間を、前記カバーとともに形成することを特徴とする。
【００２６】
（６）請求項６に係る装置は、請求項１に記載の熱処理装置において、ウェーハサポートユニットが、第１（ｎ番目の）ウェーハ用の支持底部を含み、第２（（ｎ＋１）番目の）ウェーハを置くためにその上に積み重ねられるウェーハサポートユニットが、第１（ｎ番目の）ウェーハの空間のための高さを制限する完全なカバーを形成するように、カセット形態で積載可能な複数のウェーハサポートユニットを備えていることを特徴とする。
【００２７】
（７）請求項７に係る装置は、請求項１に記載の熱処理装置において、前記ウェーハサポートユニットは、少なくとも一部分または全体が、ガス透過性および／または多孔質材料で作られていることを特徴とする。
【００２８】
（８）請求項８に係る装置は、請求項１に記載の熱処理装置において、前記カバーが、ガス透過性および／または多孔質材料で作られていることを特徴とする。
【００２９】
（９）請求項９に係る装置は、請求項７または８に記載の熱処理装置において、前記材料が、黒鉛粒子を圧縮することにより得られるガス透過性または微多孔質材料から成ることを特徴とする。
【００３０】
（１０）請求項１０に係る装置は、請求項１に記載の熱処理装置において、前記ウェーハを支持するサポートおよび／または前記カバーの材料は、高熱伝導率および高平面度を有するものであることを特徴とする。
【００３１】
（１１）請求項１１に係る装置は、請求項１に記載の熱処理装置において、前記ウェーハサポートユニットが、閉空間を形成するとともに、前記閉空間により形成される微小容積部と外部とを閉止する拡散遮断部を備えることを特徴とする。
【００３２】
（１２）請求項１２に係る装置は、請求項１に記載の熱処理装置において、融解されたシリカまたは石英ガラスから成る構成物を含まないことを特徴とする。
【００３３】
（１３）請求項１３に係るプロセスは、直径１００ｍｍ以上のａｓ−ｇｒｏｗｎのＩＩＩ−Ｖ族単結晶から分離されて調製されるとともに、少なくとも表面にＩＩＩ−Ｖ族半導体材料を含むウェーハを、温度を上昇させて熱処理するプロセスであって、ウェーハの前記表面が、ガス透過性および／または多孔質材料により直接覆われている状態、またはウェーハの前記表面の上方に０ｍｍを超えて最大で２ｍｍの距離にて、ガス透過性および／または多孔質あるいはそうでない材料により覆われている状態で、前記ウェーハが熱処理されることを特徴とする。
【００３４】
（１４）請求項１４に係るプロセスは、ＩＩＩ−Ｖ族半導体材料を含むウェーハを、温度を上昇させて熱処理するプロセスであって、直径１００ｍｍ以上のａｓ−ｇｒｏｗｎのＩＩＩ−Ｖ族単結晶から分離されて調製されたウェーハが、精製およびエッチング工程以降かつ縁部研削工程前に、少なくとも１個のウェーハサポートを備える石英を含まない熱処理装置により熱処理されることを特徴とする。
【００３５】
（１５）請求項１５に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、カバーの載置により寸法が定まる空間にウェーハの正面側が面するように、前記ウェーハが請求項１に記載の装置内に配置されることを特徴とする。
【００３６】
（１６）請求項１６に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、ＧａＡｓ単結晶を含むウェーハが使用されることを特徴とする。
【００３７】
（１７）請求項１５に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、ＶＧＦ法またはＶＢ法により成長させた単結晶によってウェーハが調製されていることを特徴とする。
【００３８】
（１８）請求項１８に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、１段階の工程のみにおいてウェーハがアニーリングされることを特徴とする。
【００３９】
（１９）請求項１９に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、水素含有量が少なくとも０．５体積％で全圧が１０〜２０ｂａｒである不活性ガス雰囲気下、７５０℃〜１１００℃の温度範囲にて、ウェーハの熱処理が実施されることを特徴とする。
【００４０】
（２０）請求項２０に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、固体砒素が蒸発することあるいは他のいかなる手段によっても、ウェーハサポートユニットの外側でＡｓ分圧が生じないことを特徴とする。
【００４１】
（２１）請求項２１に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、熱処理装置が、温度一定空間を供する容器または加熱炉内に配置されることを特徴とする。
【００４２】
（２２）請求項２２に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、アニーリング温度の維持時間が、Ａｓ抽出深さが少なくとも２０μｍとなるように定められていることを特徴とする。
【００４３】
（２３）請求項２３に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、平均Ａｓ抽出深さＬｅｆｆが（数３）式またはその計算結果により、もしくは近似的に（数４）式により定められるように、アニーリング温度の維持時間が決定されることを特徴とする。
【数３】
2007081372.tif 000003
（数３）式において、Ｄ（Ｔ）は砒素の移動係数であり、Ｔ（ｔ）はアニーリングの温度／時間プロファイルであり、ｔ０は合計時間である。
【数４】
2007081372.tif 000004
（数４）式において、Ｄ（Ｔ）はアニーリング温度Ｔにおける温度係数であり、ｔはアニーリング温度Ｔにおける維持時間である。
【００４４】
（２４）請求項２４に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、４００℃と公称温度との温度範囲において、加熱速度を３０〜４０Ｋ／ｍｉｎから０まで減少させ、冷却速度を０から３０〜４０Ｋ／ｍｉｎまで増加させることを特徴とする。
【００４５】
（２５）請求項２５に係るプロセスは、請求項１３又は１４に記載の熱処理プロセスにおいて、転位密度が１ｘ１０４ｃｍ−２以下であるａｓ−ｇｒｏｗｎのＶＢ／ＶＧＦウェーハのＥＬ２０濃度が、少なくとも３０％増加されることを特徴とする。
【００４６】
（２６）請求項２６に係るＧａＡｓ半導体単結晶ウェーハは、直径１００ｍｍ以上で転位密度が１ｘ１０４ｃｍ−２以下のＧａＡｓ半導体単結晶ウェーハであって、
ウェーハの６３．２％（ワイブル分布）が損傷する破壊強度特性が、結晶アニールされた材料から得られるＳＩ ＧａＡｓウェーハと比較して、少なくとも２５％高いことを特徴とする。
【００４７】
（２７）請求項２７に係るＧａＡｓ半導体単結晶ウェーハは、直径１００ｍｍ以上で転位密度が１ｘ１０４ｃｍ−２以下のＧａＡｓ半導体単結晶ウェーハであって、
ウェーハの６３．２％（ワイブル分布）が損傷する破壊強度特性が、１９００ＭＰａよりも高いことを特徴とする。
【００４８】
（２８）請求項２８に係るＧａＡｓ半導体単結晶ウェーハは、請求項２６又は２７に記載のＧａＡｓ半導体単結晶ウェーハにおいて、炭素および硼素以外の全不純物の濃度が５ｘ１０１４ｃｍ−３以下、｜Δ[ＥＬ２０]／[ＥＬ２０]｜が７．５％以下およびσｍｅｓｏｓが６％以下、Ｉｐｄ（０．３〜２．０μｍ）が０．３ｃｍ−２未満であるという特徴を少なくとも１つ有することを特徴とする。
【００４９】
（２９）請求項２９に係るＧａＡｓ半導体単結晶ウェーハは、請求項２６又は２７に記載のＧａＡｓ半導体単結晶ウェーハであって、請求項１３又は１４に記載するプロセスにより得られることを特徴とする。
【００５０】
本発明およびその利点と好ましい実施態様を、下記にさらに詳細に説明するが、本発明は、それに限定されない。
【００５１】
少なくともアニールされる表面にＩＩＩ−Ｖ族半導体材料を含むウェーハを、温度を上昇させて熱処理（アニーリング）する装置では、１個のウェーハサポートユニットを備え、そのユニットは、アニールされるウェーハをそのサポート上に載置したとき、ウェーハ表面上に、離間することなくまたは最大２ｍｍ離間してカバーが設けられるような寸法で、形成されている。
【００５２】
アニールされるウェーハの全面に広がる被覆材によってカバーが形成される場合に、本発明により特に優れた効果が得られる。
【００５３】
ウェーハサポートユニットは、サポートユニット毎に単一ウェーハの圧力を受けないサポート、たとえば、その静荷重だけを受けるサポートにすることができる。
【００５４】
ウェーハサポートの底面および／またはカバー、好ましくは底面とカバーの両方が、たとえば、全体または部分的に、特にウェーハに面する表面部位においてだけ、多孔質、特に微多孔質構造によって、ガス透過性を有するのがよい。サポートの底面および／またはカバーのガス透過性材料は、高い熱伝導率および高い平面度を有することが好ましい。適切なガス透過性材料としては、たとえば、妥当な多孔度を有する黒鉛、Ａｌ２Ｏ３のようなセラミック、あるいはサーメットである。多孔度は、使用される材料および所望の条件（ウェーハ材料、アニーリング温度、サポートの底面からカバーまでの距離など）に応じ、当業者に知られている方法で調整でき、その際、好ましくはウェーハサポートの底面および／またはカバーは、少なくともウェーハ表面に面する表面に開孔を有する必要がある。ウェーハサポートの底面および／またはカバーのための多孔質材料の多孔度は、２０体積％以下、好ましくは１５体積％以下、より好ましくは１０体積％以下が適切である。ウェーハサポートの底面および／またはカバーの一部分だけを多孔質またはガス透過性にすることもでき、その部分は、挿入されたウェーハを取囲む一方、残りの部分は、サファイア（Ａｌ２Ｏ３）、ＳｉＯ２結合ＺｒＯ２またはＳｉＣのような高い熱伝導率を有する気密材料により被覆される。ウェーハサポートの下面とカバーを形成し、拡散遮断部の領域（以下で詳細に説明する）すなわち積重ねられたカセットが互いに接触する周囲を除いて気密になっているＳｉＣ被覆黒鉛カセットでも、良好な効果が得られる。ウェーハサポートの下面および／またはカバー用の材料は、黒鉛を圧縮して製造されたものが好ましく、高純度黒鉛粒子から構成されるのがより好ましい。なぜなら、高純度黒鉛粒子により特に高い熱伝導率と高い平面度を達成できるからである。しかしながら、多孔質が残るまで強く圧縮できる他の超純粋材料または材料の混合物も好ましい。カバーは、サポート下面と同一のガス透過性多孔質材料から製造されているのが好ましい。これは、たとえば、以下で詳細に説明するカセットの実施態様により実現できる。
【００５５】
また、限定した距離を設けること、および／または細穴構造を設けることにより、微小容積部が形成される。アニールされる表面を備えるＩＩＩ−Ｖ族半導体は、他の材料により封止または被覆されない。むしろ、この表面は、カバーまでの限定距離および／またはカバー材料の多孔質性のために、上述の微小容積部に接触することになる。これにより、ＩＩＩ−Ｖ族半導体材料とＩＩＩ−Ｖ族半導体に含まれる表面上方に形成される微小容積部との間で、物質交換を生じさせることができる。特に、好都合には、たとえば、ＡｓまたはＰのようなＶ族化合物の移動および／または交換を生じさせることが可能である。その一方、Ｇａ粒子の形成による表面劣化を確実に排除でき、また、改善された使用特性を有するウェーハを、それにより特に効率的な方法で調製できる。ＣＯＰｓを減少することにより、改善された表面品質を達成できると共に、アニールされたウェーハの特有の破壊強度を大幅に向上できる。アニールされたウェーハの表面領域における特に良好な均質化は、微小容積部により生じるものと考えられる。ウェーハサポートユニットが、支持されるウェーハ表面とその上端に載置されるカバーまたは被覆材との間の距離が約０．０５〜０．７５ｍｍ、さらに好ましくは約０．２〜０．５ｍｍ、特に約０．３〜０．４ｍｍとなって微小容積部が形成されるような寸法で構成されるならば、その効果が顕著である。たとえば、本発明はそれに限定するものではないが、約０．５〜１ｍｍの典型的なウェーハ厚さの場合、サポートの底面と対応するウェーハサポートユニットのカバーとの間の距離は、少なくとも約０．５ｍｍ（すなわち、０．５ｍｍ厚さのウェーハを使用したときにウェーハ上に隙間なくカバーが置かれる）であり、最大で約３ｍｍ（すなわち、１ｍｍ厚さのウェーハを使用したときにウェーハからカバーまでの最大距離２ｍｍを加えた）まで変化する。ウェーハサポートユニットは、容積部の径が、たとえば、処理されるウェーハの径の最大１１０％、好ましくは最大１０５％、さらに好ましくは最大１０１％のように、処理されるウェーハの径よりも大きく、特に僅かだけ大きくなるような寸法で構成されるのがさらに好ましい。
【００５６】
本発明の特定の実施態様において、ウェーハサポートユニットに、ウェーハ表面に対する妨害されない自由なガスの出入りが減少し好ましくは不可能になる限定されたウェーハ受容空間を形成することができる。一方、サポートユニットによるウェーハの気密封止は、望ましくない。したがって、微小容積部内の大気とウェーハサポートユニット外の大気との間に、一定のガス交換速度があるのが好ましいが、そのガス交換速度は、制限のないガス交換と比較して、かなり低下する。その技術的実現について、適切な拡散遮断部を参照して以下に詳細に説明する。
【００５７】
ウェーハサポートユニットは好ましくは、ウェーハの下面全体の支持が、連続的かつ水平で平坦になされるように設計する。支持をできるだけ均一にするために、サポート底部には穴あけが設けられていない。ウェーハの支持が、水平でも連続して均一でもない場合、特に個別の箇所で支持されている場合、アニールされた材料内の重力荷重が降伏応力（温度に左右される）を超えて、転位および受入れできないスリットラインが形成されるため、アニーリング処理中にウェーハの静荷重の影響により歪みが生じると思われるが、本発明により、このような歪みを避けることができる。ＧａＡｓでは、比較的密度が高いため、この影響が特に著しい。
【００５８】
別の利点は、加熱中と冷却中、および温度保持中において、均質な（半径方向の）温度分布となることである。その結果、ウェーハにおいて熱による歪の発生を回避でき、さらには、ウェーハの形状の全体的な変化（アニーリング前の状態と比較して、たとえば、「そり」の劣化）、およびウェーハとプロセスガスとの間の相互作用の局所的変化を回避できる。加熱と冷却の速度は、有利な温度可変方法で制御すればよい。
【００５９】
本発明によれば、プロセスガスとウェーハ表面との間の相互作用を均一にでき、全体的な形状品質およびウェーハの物理化学的表面状態から無関係にさせることができる。
【００６０】
好ましくはウェーハサポートユニット毎に単一のウェーハだけを支持することにより、ウェーハ相互の共焼結を避けることができる。ここでは、ウェーハは他のウェーハにより覆われない。
【００６１】
本発明に係る装置は、複数のウェーハサポートユニットを備えることが特に好ましく、そこにおいては、ウェーハサポートユニットが、第１（ｎ番目の）ウェーハ用の支持底部を含み、第２（（ｎ＋１）番目の）ウェーハを置くためにその上に積み重ねられるウェーハサポートユニットが、第１（ｎ番目の）ウェーハの空間のための高さを制限する完全なカバーを形成するように、それらのユニットをカセット形態で積重ねることができる。
【００６２】
ウェーハサポートユニットは、その単一の形態、またはその複数の積重ねられたカセット形態において、適切な外周部を含み、その外周部は、処理されるウェーハの円形縁部の周りに形成され、その外側で微小容積部を閉止する。外周部は好ましくは、外部と微小容積部との間における制御されたまたは限定されたガス交換を可能とするために、ガス拡散遮断部を含む。これは、適切な構造形態、および／または隣接するウェーハサポートユニットの接触領域、特にそれらの間の接触面における材料選択により、好適に具体化される。適切な手段は、たとえば、隣接するウェーハサポートユニット間において、上端に載置されるウェーハサポートユニットの底部の内周が、下方に載置されるウェーハサポートユニットの外周内で係合される場合、および／または表面粗さや他の拡散を抑制する形状構造が設けられる場合に、ガス交換を気密的に排除しないカバー／サポート構造体である。代替または追加の拡散遮断部は、隣接するウェーハサポートユニットの円形縁部の接触面においてＳｉ３Ｎ４やＡｌＮなどの拡散遮断層材料を形成することにより実現可能である。特に単純で有効な拡散遮断部は、ウェーハサポートユニットの周囲に設けられた１個以上の三角形状の突起により形成され、それらの突起は、隣接するウェーハサポートユニットの対応する断面の溝に係合する。積重ねられた実施態様において、最下部のウェーハサポートユニットの底部サポートと上端のウェーハサポートユニットのカバーを含んだ、上述のサポート底部および／またはカバーにおける細穴構造は、ガス拡散遮断部として、外部との高度に限定されたガス交換にも寄与できる。
【００６３】
アニーリングプロセスのために、ウェーハは、後にウェーハの機能面となる正面が微小容積部に面するように、装置内に挿入される。改善された特性を有する大形ウェーハを得るためには、ＩＩＩ−Ｖ族半導体材料から成るウェーハが、先ず、たとえばワイヤラッピングやインホールソーイングにより、円筒形研削された後、約１００ｍｍ超、任意選択的には約１５０ｍｍ超または２００ｍｍ超の径を有するＡｓ−ｇｒｏｗｎのＩＩＩ−Ｖ族単結晶から分離され、引続いて精製とエッチングの工程を経て、ついで縁部研削の工程が実施される以前に、石英アンプルのような融解されたシリカまたは石英ガラスを全く使用せずに操作される熱処理装置にて熱処理されるのがよい。上述のウェーハサポートユニットは、このようなウェーハ処理プロセスに使用するのが特に好適である。なぜなら、そのユニットは、融解されたシリカまたは石英ガラスを用いない熱処理装置に使用されるからである。石英のない環境下でのアニーリングは、Ｃｕなどによる汚染のリスクを減少するのに役立つ。その結果、たとえば、炭素と硼素以外のすべての不純物の濃度を、好ましくは多くて約５ｘ１０１４ｃｍ−３、さらに好ましくは多くて約２ｘ１０１４ｃｍ−３までに制御することができる。また、そのプロセスは、一層容易かつ低コストで実施できる。さらに、上述したプロセスステップの順序により、表面領域における均一な抽出とウェーハの均質化を、特に優れた方法で実現できる。アニーリング後に引き続いて行われるウェーハの処理は、結晶アニールされたウェーハの工程に類して実施される。縁部研削は、好都合には、単一ウェーハのアニーリング後に実施され、それにより、なお存在していることがある、ウェーハ周囲縁部における不均質部または欠陥をなくすことができる。
【００６４】
本発明の着想により、１００ｍｍ径以上のａｓ−ｇｒｏｗｎのＩＩＩ−Ｖ族単結晶から分離されて準備され、少なくとも表面にＩＩＩ−Ｖ族半導体材料を含むウェーハに対する熱処理プロセスをさらに設けることができる。そのプロセスにおいて、上述のウェーハは、温度上昇中に下記のように熱処理される。すなわち、ウェーハの表面を、ガス透過性および／または多孔質材料により直接被覆する、あるいは０ｍｍ超最大で約２ｍｍの距離を設けて、ウェーハ表面上にガス透過性および／または多孔質材料あるいはそうでない材料で被覆する。
これらの代替手段により、微小容積部が、処理されるＩＩＩ−Ｖ半導体の表面上に形成され、その微小容積部により、微小ガス空間中への、または微小ガス空間からのＡｓまたはＰのようなＶ族構成成分の移動および／または交換が実現される。
被覆材料、すなわち、ガス透過性形態や多孔質形態、およびバルク形態の材料は、固体であり、かつ耐熱性を有する。好ましい材料は、黒鉛、Ａｌ２Ｏ３のようなセラミック、および上述のサーメットである。ガス透過性形態または多孔質形態が選択されるならば、たとえば、上述の対応する出発材料を特定の形態、たとえば、黒鉛粒子を圧縮することにより、適切な多孔度を調整して得ることができる。好ましくは、処理されるウェーハの縁部および底面は、上述の材料により、直接または上述の距離で取囲まれる。
【００６５】
上述の実施態様における本発明のプロセスにより、複数ステップのアニーリング方式の代わりに、単一ステップのアニーリングが可能になる。それにより、熱処理のコストが減少する。
【００６６】
アニーリングは、約７５０〜１１５０℃、さらには約８００〜１０５０℃の温度範囲で実施されるのが好ましい。雰囲気は、たとえば、窒素またはアルゴンによる不活性ガス、特に少なくとも約０．５体積％および約１０〜２０ｂａｒ（約１ｘ１０６〜２ｘ１０６Ｐａ）の全圧を有する不活性ガスから形成されるのが好ましい。たとえば、ＧａＡｓウェーハを調製する場合、Ａｓ分圧を規定することなくａｓ−ｇｒｏｗｎのウェーハに対するアニーリングを有効に実施することができる。本発明の装置を単独で使用することにより、制御されたウェーハ表面からのＡｓ抽出、および／または微小容積部に面するウェーハの表面領域におけるＡｓ分布の調整を効果的なものにするために好ましいＡｓ雰囲気が、上述の微小容積部において発生すると考えられる。ＩｎＰウェーハのようなウェーハを調製する場合、微小容積部に面するウェーハの表面領域中への拡散、および／または表面領域におけるＰ分布の調整を効果的なものにするために規定されたＰ分圧下で、ａｓ−ｇｒｏｗｍのウェーハに対するアニーリングを実施することは、他の方法では好都合である。
【００６７】
特に操作が容易なために、上述の本発明のアニーリング処理装置は、温度一定空間に単に載置することができる。使用される炉としては、複数の加熱器組立体が好ましい。たとえば、その炉は、１個のジャケット加熱器および２個（床面上に１個および上端に１個）のカバー加熱器を備えているのが好ましい。アニーリング炉におけるＡｓ分圧の調整は、不要であり、またアニーリングを容易かつ効果的なものにするために省略されることもある。
【００６８】
アニーリング温度を維持する期間を、意図される用途に応じて、レーザ散乱トモグラフィー（ＬＳＴ）等により求めることができるＶ族構成成分の抽出（たとえば、Ａｓの）や内方拡散（たとえば、Ｐの）、および／または分布調整の所望の有効深さを得るまで、延長することができる。
【００６９】
Ａｓ抽出またはＰの内方拡散、および／またはＶ族構成成分の濃度調整の好ましい深さは、少なくとも４０μｍである。しかしながら、その深さに限界はないし、その深さをウェーハの全体厚さ範囲内で延ばすことさえもできる。
【００７０】
アニーリング温度の所望の維持時間と平均Ａｓ抽出深さＬｅｆｆとの関係は、下記の式により示される。
【数５】
2007081372.tif 000005
ここで、Ｄ（Ｔ）は、Ａｓの移動係数（以下の図６も参照）であり、Ｔ（ｔ）は、アニーリングの温度／時間プロファイル（たとえば、以下の図４を参照）を指し、合計期間は、ｔ０により示される。概算の場合には、下記の式、すなわち
【数６】
2007081372.tif 000006
が適用される。ここで、Ｄ（Ｔ）は、アニーリング温度Ｔにおける移動係数であり、ｔは、この温度における維持時間である。これにより、アニーリングスキームの加熱期間および冷却期間を考慮しないで済む。
【００７１】
このプロセスのさらに特定の利点は、加熱と冷却の速度それぞれを、温度依存性により可変的に調整可能であることから生じる。これにより、４００℃と公称アニーリング温度との温度範囲において、加熱速度と冷却速度を３０〜４０Ｋ／ｍｉｎから０まで増減することが効果的である。
【００７２】
別の利点は、必要に応じて、転位密度が約１ｘ１０４ｃｍ−２未満であるａｓ−ｇｒｏｗｎのＶＢ／ＶＧＦウェーハのＥＬ２０濃度を、少なくとも約３０％だけ増加させることである。さらに、ＥＬ２０濃度とメゾスコピック抵抗の両方について、｜Δ[ＥＬ２０]／[ＥＬ２０]｜を約７．５％以下かつσｍｅｓｏｓを約６％以下、さらには｜Δ[ＥＬ２０]／[ＥＬ２０]｜を約５％以下かつσｍｅｓｏｓを約５％以下にまで、有益に均質化することができる。表面品質も大幅に改善される。それは、特に、大きく減少したｌｐｄ（輝点欠陥）に現れている。たとえば、ｌｐｄ（０．３〜２．０μｍ）が約０．３ｃｍ−２未満となる。
【００７３】
本発明のプロセスの上述した有利な実施態様により、アニーリング処理を、ウェーハ製造プロセスにおける技術的順序に、問題のなく組込むことが可能となる。
【００７４】
本発明の装置とプロセスにより得ることができるＩＩＩ−Ｖ族半導体ウェーハ、特にＳｉ ＧａＡｓ 単結晶ウェーハは、半導体デバイス製造に有益な高められた破壊強度を有する。さらに、これらのウェーハでは、半径方向におけるミクロスコピック均質性とメゾスコピック均質性が改善され、また機械化学的に研磨された表面の品質も改善される。特性が改善された理由は、化学構成成分、特に化学量論的組成を超えるＡｓ量（ＧａＡｓの場合）またはＰ量（ＩｎＰの場合）のようなＩＩＩ−Ｖ族半導体化合物中のＶ族構成成分の濃度調整、および／またはＥＬ２濃度分布のような物理的パラメータの均質化が、本発明の装置またはプロセスにより達成できるからであると考えられる。微小容積部を形成すること、およびガス雰囲気の構成成分と圧力のようなプロセスパラメータを選択的に調整することにより、ＧａＡｓにおけるＡｓの場合のようなＶ族構成成分の制御された抽出、またはＩｎＰにおけるＰの場合のようなＶ族構成成分の制御された内方拡散を、本発明のウェーハアニーリングユニットとアニーリングカセットによって探求することができる。本発明の装置とプロセスの両方は、液体封入チョクラルスキー法（ＬＥＣ）と比べ三次元温度領域における非線形性がかなり小さい、垂直ブリッジマン法（ＶＢ）およびその変形法（たとえば、垂直勾配凍結法、ＶＧＦ）により成長させた単結晶から生成したＳｉ ＧａＡｓウェーハの熱処理に適用することが好ましい。ＶＢ／ＶＧＦ法で成長させたＩＩＩ−Ｖ族結晶、およびそれから生成されるウェーハ、特に、１００ｍｍ以上さらには１５０ｍｍ以上のような大径のＳｉ ＧａＡｓウェーハでは、１ｘ１０４ｃｍ−２未満の転位密度を示し、また、ウェーハの６３．２％（ワイブル分布）が損傷する強度である破壊強度により規定される破壊強度特性が、結晶アニールされた材料から得られるＳｉ ＧａＡｓウェーハのものと比較して、少なくとも約２５％だけ増加する。この破壊強度特性は、±２００ＭＰａ未満の信頼間隙で、約１９００好ましくは約２０００ＭＰａよりも高い。この破壊強度特性は、たとえば、ＤＩＮ  ５１１１０／ｐａｒｔ  ３またはＥＮ８４３−５  （ｄｒａｆｔ）に記載されている標準方法、もしくはW.Timischi:Qualitatssicherung,Carl Hanser Verlag Munchen Wien,1996,ISBN 3-446-18591-1により測定することができる。この特性値を求めるために、２パラメータワイブル分布を適用すればよい。
【００７５】
本発明のプロセスにより、特に、独自の特徴の組合せを有するＩＩＩ−Ｖ族半導体単結晶を得ることができる。その特徴の組合せは、約１００ｍｍ好ましくは約１５０ｍｍ以上のウェーハ径、約１ｘ１０４ｃｍ−２未満の転位密度、約５ｘ１０１４ｃｍ−３好ましくは約２ｘ１０１４ｃｍ−３以下の炭素と硼素以外の全不純物の濃度、｜Δ[ＥＬ２０]／[ＥＬ２０]｜が約７．５％好ましくは約５％以下となるＥＬ２０濃度の均質化、かつσｍｅｓｏｓが約６％好ましくは約５％以下となるメゾスコピック均質化、および約０．３ｃｍ−２未満のＩｐｄ（０．３〜２．０μｍ）のようなパラメータの１つ以上好ましくはすべてにより定められる。
【発明を実施するための最良の形態】
【００７６】
本発明、およびその好ましい実施態様を、添付図面に従って詳細に説明する。
【００７７】
図１に、またさらに詳細について図２に、本発明の実施形態における複数の個別のウェーハサポートユニット１０を備える積重ねられたアニーリングカセットが、概略示されている。それぞれのウェーハサポートユニット１０は、対応するウェーハ（図示されない）を受容できる。ウェーハは裏側で、それぞれのカセットの床面または底面に載置される。そのカセットは、たとえば、高い温度伝導率を有し高密度ではあるがガス透過性のある黒鉛から製造され、可能なかぎり最高の平面度を有する。それぞれが同一である個別のカセットは、周縁部において直接接触して積重ねることができる。そして、重なるカセットユニットの底面が、下にあるカセットユニットのカバー閉止部材をなし、空間（ウェーハ厚さｄに適合されて図示される合計高さＨを有する）が、ウェーハを受容するように残される。好ましくは、別の空き容積部が確保される。微小容積部は、ウェーハサポート自体の開放細穴構造により形成される。そして、好ましい実施形態では、カバーとウェーハ表面との間に距離（Ｈ−ｄ）が形成されると、微小容積部は、この選択された距離に従って付加的に形成される空き容積部により形成される。後者の場合、空き容積部は、最大で２ｍｍ、好ましくは０．５〜０．７５ｍｍ、より好ましくは０．２〜０．５ｍｍ、特に０．３〜０．４ｍｍの高さのウェーハ表面（図示されない）までの距離と、処理されるウェーハの径よりも大きいウェーハサポートの径２ＲＴ、たとえば、処理されるウェーハの径の最大で１１０％、好ましくは最大で１０５％、より好ましくは最大で１０１％の径とにより与えられる。空き容積部は、周囲縁部においてカバー／底面係合構造１５により外側に対して閉止される。別のガス拡散遮断部が、ウェーハサポートユニットの支持縁部上に付加的に設けられている。そのガス拡散遮断部は、好ましくは、下にあるウェーハサポートユニット上に円形縁部１６により形成される。そして、円形縁部は、上に重なる被覆ウェーハサポートユニットの対応する溝または窪み１７内に係合されている（図２参照）。アニーリングカセット全体の上端カバーとしては、ウェハで占有されていない又はダミーウェーハで占有されたウェーハサポートユニット、もしくは専有カバーを設けることができる（図示されない）。
【００７８】
このようにして、たとえば、ＪＰ０９−１９９５０６Ａに記載されるような、個別のウェーハの不都合な直接接触が避けられる。使用可能なカセット（ウェーハサポートユニット）数は、使用されるアニーリング炉の温度一定ゾーンの長さに左右され、ここで例示される実施形態においては、その数は９０個であった。たとえば、２箇所の円弧三角状縁部と溝（図２参照）から形成される拡散遮断部は、主にアニーリング中に生じる微小容積部からのＡｓ損失を、微小多孔質黒鉛を通した拡散移動の量までに減少する。したがって、微小容積部を有するカセットは、たとえば、ウェーハ表面への自由なガスの出入りを可能にするＪＰ０５−０８２５２７ＡおよびＪＰ０６−３０２５３２Ａ等の従来技術に記載されるウェーハサポートユニットとは基本的に異なる。さらに、各箇所または特定の各領域におけるサポートに関する上述した問題（特に、ＪＰ０５−０８２５２７Ａ）は、本発明のウェーハサポートユニットのウェーハ主表面全体でのサポートにより、確実に避けられる。さらにまた、アニーリング温度までの加熱、およびその温度からの冷却の両方を促進でき、それにより、温度保持期間中におけるウェーハ上の温度不均質化が減少する。
【００７９】
使用されるウェーハの厚さは、従来の製造プロセスにおけるような切断された厚さに対応する。すなわち、本発明のウェーハアニーリングは、ウェーハ製造プロセスの寸法連鎖の修正が要求されない。
【００８０】
図３に概略示されるように、ウェーハをカセット内に載置した後、カセットの外径に適合する黒鉛チューブが、温度領域を均質化するために、カセット積重ね層を取囲むように配置される。次いで、黒鉛チューブは、黒鉛プレートにより両端部で閉じられる。このようにして形成されたアニーリング組立体（図３において、参照符号１００により示される）が、垂直低温壁アニーリング炉の温度一定ゾーン中に挿入される。その炉は、複数の加熱器の組立体を備えるか、または図３に示されるように、１個のジャケット加熱器２００と２個（床面と上端）の加熱器３００を含み、水冷式で減圧排気圧力の容器（図３では図示されない）内に収容される。その結果、従来では、石英アンプル内に通常適用されたアニーリング炉内のＡｓ分圧が不要となる。
【００８１】
上述した構成では、石英から成る構成部材を含まないので、石英から生じる汚染が排除される。
【００８２】
ウェーハの熱処理は、１体積％以下の水素を添加した液体ガスからそれぞれ放出される純窒素または純アルゴンの下で実施される。ガス圧を加える前、その圧力容器は交互に、１０−３ｍｂａｒまで減圧排気され、純窒素で洗浄される。かくして、工数を要しかつ煩雑なＡｓ分圧下でのアニーリングを不要にできる。ウェーハの熱処理は、８００〜１０５０℃の温度範囲でアニールされ、プロセスガスの全圧は、１０〜１５ｂａｒ（１ｘ１０６〜１．５ｘ１０６Ｐａ）である。アニーリング時間は、所望の抽出深さに左右され、一例を以下の実施例１においてさらに詳細に説明する。特有の温度／時間プロファイルを図４に示す。それにより、加熱速度と冷却速度は、温度依存の仕方で調整できることが分かる。
【００８３】
下記の実施例により、本発明の詳細についてさらに知ることができる。
【００８４】
（実施例１）
目標径１００ｍｍのＳＩ ＶＧＦ ＧａＡｓ結晶を、ＶＧＦ法により成長させた。そのプロセスは、Th. Bunger, D. Behr, St. Eichler, T. Flade, W. Fliegel, M. Jurisch, A. Kleinwechter, U. Kretzer, Th. Steinegger, B. Weinert in Mat. Sci. Technol. B80 (2001), 5に詳細に説明されている。その結晶は、初期状態の特徴化のために、熱処理、クロッピング、円筒形研削、平坦化および試料採取をした後に、標準厚さｄ０（７２５±８）μｍのウェーハを、インホールソーイングにより得るようにさらに加工した。そのウェーハは、標準技術により、縁部研削、清浄エッチング、洗浄、および乾燥を行い、非酸化性雰囲気（Ｎ２）の下で使用するまで保管した。
【００８５】
本発明のカセット（約１００ｍｍ径）中へのウェーハの組込みを、層流ボックス内で実施した。装置の全てのカセットには、ウェーハ（特にダミーウェーハ）が充填された。ウェーハ上方の空き空間は、０．３ｍｍであった。
【００８６】
積重ねられたカセットを、上述の方法でアニーリング組立体になるように完成させ、ついで垂直方向に、３個の個別に制御できる加熱器を有するアニーリング炉中に載置した。その圧力容器は、３回交互に減圧排気（各々の最終真空度は１０−３ｍｂａｒ以下）し、引続いて、１３ｂａｒの圧力（対応するアニーリング温度における）までの超純粋窒素を充填した。その最終充填は、超純粋窒素で実施され、その窒素へ１体積％のＨ２が加えられた。アニーリングは、それぞれ５時間の維持時間で、９５０、１０００、１０５０、および１１４０℃の公称温度で各々実施した。加熱速度は、４００℃までは４０Ｋ／ｍｉｎであり、それを超える温度での加熱速度は、公称温度に達するとき０Ｋ／ｍｉｎに近づく速度まで、その公称温度までの時間と共に線形に減少させた。室温までの冷却は、対応する反対の方法で実施した。
【００８７】
水素の添加により、酸化物層の形成、ひいては熱処理中に任意に起こりうるＡｓ脱離の抑制が弱められる。水素により表面拡散が強まるため、過剰なガリウム粒子への凝集が無くされる。アニーリング後のウェーハ表面の粗度は、切断／エッチングされた表面のものと比較して大幅に小さくなる。
【００８８】
アニールされたウェーハは、引続いて、標準技術、すなわち縁部研削を行わずに、レーザラベリング、損傷エッチング、両面予備研磨および片面（正面側）最終研磨により加工した。これにより、それぞれ除去された表面平行層の厚さが決まる。
【００８９】
ウェーハアニーリング後のＡｓ沈着物のサイズ分布は、既知の方法である、レーザ散乱トモグラフィー（ＬＳＴ、これに関しては、M. Naumann, J. Donecker, M. Neubert: Laser scattering experiments in VCz GaAs, J. Cryst. Growth 210 (2000) 203を参照）により、所謂縁部観察で調べた。すなわち、ウェーハ表面の縁部に近い領域を照射して、破損縁部から放出される散乱光を測定した。図５において、ウェーハ領域における例を、マトリックス析出物（左側）とデコレーション析出物（右側）とに関して図示する。ウェーハの正面側は、上端に面する。
【００９０】
ウェーハ表面は、破線により示される。表面に平行な領域Δにおいて、マトリックス析出物は見出されない。ほぼ同一厚さの領域Δに対応する領域において、デコレーション析出物の散乱強度が、同様に大幅に減少している。Ａｓ沈着物が、熱処理によりＡｓ抽出と共に溶解していること、またはそれらのサイズ分布が、より小さい寸法に移行していることがわかる。それらの相関において、ウェーハ表面上のＣＯＰｓ数は、初期状態と比べて大幅に減少している。
【００９１】
Ａｓ抽出を特徴づける移動係数は、Ａｓの沈着のない領域の容易に測定可能な深さから予測した。図６において、移動係数が、相互のアニーリング温度に対してプロットされる。規定された温度における所望の抽出深さを得るために必要な維持時間を、それにより予測できる。それは、容易に適用できる計算式に関する上述の説明が参照される。たとえば、必要な維持時間は、９８０℃における７０μｍの平均抽出深さの場合に４時間である。Ａｓ沈着物の平均サイズは、平均抽出深さよりも大きいウェーハ表面からの距離においてアニールされないウェーハに典型的なサイズまで急速に増加する。
【００９２】
アニールされたウェーハのウエッジエッチングされた試料により、アニールされたウェーハの表面に近く位置し、Ａｓ沈着物の減少されたサイズを有する平均抽出深さに左右される層は、ＥＬ２濃度の減少によりｐ型導電性を有することが確定された。７０μｍの平均抽出深さでは、ｐ型層の厚さは約２０μｍである。Ａｓ抽出により依然影響される、アニールされたウェーハ中にさらに延びる厚さ領域は、半単離（ＳＩ）の状態のままである。ｐ型層は、アニールされたウェーハの損傷エッチングおよび先行研磨により確実に除去される。
【００９３】
転位エッチピット密度、伸張光学的手法で求められる残留歪レベル、および二重結晶ロッキングカーブマッピングにより求められた半幅値によって、アニールされたウェーハの構造的完全性を評価したところ、結晶アニールされたウェーハの場合に対応する結果に対し相違がないことが明らかになった。
【００９４】
（実施例２）
アニールされていない円筒形に研磨されて切欠きされた１５２ｍｍ径のＳＩ ＶＧＦ ＧａＡｓ単結晶を、ワイヤラッピングにより、（７７４±８）μｍの平均厚さを有するウェーハに加工した。そのウェーハは、清浄エッチングおよび損傷エッチングがなされ、第１の実施例で述べたように、約１５３ｍｍの内径を有している。そして、そのウェーハを、ウェーハの上方に０．４ｍｍの空き空間高さを備えた本発明のカセット中に載置した。熱処理は、４時間の維持時間で、９８０℃において実施した。加熱と冷却の速度は、第１の実施例で述べた値と同一であった。公称温度におけるＮ２／Ｈ２プロセスガスの作動圧力は、１２ｂａｒであり、その水素含有量は、１体積％であった。
【００９５】
同一の結晶から生じる比較対象のウェーハと同様にアニールされたウェーハに対して、縁部研削、レーザラベリング、損傷エッチング、および両面予備研磨と片面最終研磨を行い、最終浄化した。ウェーハの最終厚さは、（６９０±５）μｍとなり、１５０ｍｍ径のウェーハの許容上限であった。引続いて、標準手順により、Ｓｕｒｆｓｃａｎ６４２０（ＫＬＡ−Ｔｅｎｃｏｒ）を使用することによる所謂「輝点欠陥」（ｌｐｄ）の判断を通して、（０．２〜２．０）μｍと（０．３〜２．０）μｍの分類されたサイズ範囲におけるＣＯＰｓ数、およびＳＵＰＥＲＳＯＲＴＴＭを使用することによるウェーハの形状パラメータを測定した。
【００９６】
表１において、ウェーハアニーリング後のＣＯＰｓの平均数が、従来の結晶アニーリングがなされた比較対象ウェーハのものと比較される。ウェーハアニーリングにより、ＣＯＰｓ数は、対応するサイズ分布において１桁以上減少されたことが明らかである。比較対象材料と比較すると、頻度分布は、本発明のウェーハアニーリング後は狭く、Ａｓ沈着物制御用の、本発明の抽出プロセスが非常に良好な再現性と信頼性を有していることが示される。
【００９７】
【表１】
2007081372.tif 000007
【００９８】
アニールされたウェーハは、２度目の両面予備研磨と片面最終研磨が行われ、再び測定された。ここで厚さは、（６５５±５）μｍの許容下限の範囲内であった。ウェーハ表面上のＣＯＰｓ数は、第１の研磨ステップ後よりも高かったが、仕様限界よりも依然低かった。抽出深さを選択することにより、それぞれの仕様限界より低いウェーハの許容厚さ範囲全体において、ＣＯＰｓ数を減少させることが可能である。
【００９９】
ウェーハの形状パラメータの測定結果を表２に示すが、大幅な相違はない。かくして、本発明のカセットにおけるアニーリングは、従来の手順操作と比べてウェーハの形状パラメータの劣化をもたらさない。
【０１００】
【表２】
2007081372.tif 000008
【０１０１】
デバイスエレメントに関連する特性の均質性を評価するために、アニールされたウェーハのＥＬ２０濃度を、＜１１０＞方向のウェーハ半径（０〜ＲＷ）に沿う７．５ｍｍ幅のセクターにおいて、そのセクターに直交する約３０μｍかつそれに平行な２７０μｍの横方向解像度で、表示させて測定した。その測定は、Silverberg et al.(P. Silverberg, P. Omeling, L. Samuelson: Appl. Phys. Lett. 52(1988)1689)による光イオン化断面を使用する、既知であるλ＝１０６４ｎｍの近赤外線吸収法により実施した。さらに、１．０ｎｍの解像度での電気抵抗率の全体ウェーハマッピングを、R.Stibal et al.(R. Stibal, J. Windscheif, W. Jantz: Contactless evaluation of semi-insulating GaAs wafer resistivityusing the time dependent charge measurement, Semicond. Sci. Technol. 6 (1991)995-1001)のＴＤＣＭ法により測定した。
【０１０２】
本発明のウェーハアニーリングにより、ウェーハの平均ＥＬ２０濃度が、標準的な結晶アニーリング後の結晶から生じるウェーハと比較して、１．４ｘ１０１６ｃｍ−３まで約３０％増加した。表３から明らかになるように、平均ＥＬ２０濃度の相対的標準偏差が、ウェーハアニーリング後に１２〜１６％から４〜５％まで減少している。ＥＬ２０分布のメゾスコピック均質性（M. Wickert: "Physikalische Mechanismen der Homogenisierung elektrischer Eigenschaften von GaAs-Substraten" ("Physical Mechanisms of the Homogenization of Electric Properties of GaAsSubstrates"), Dissertation, Albert-Ludwigs-Universitat Freiburg im Breisgau, 1998を参照）は、結晶アニーリング後に約９％であったが、ウェーハアニーリングの手段により約４％まで改善された。ＥＬ２０濃度の増加に対応して、ウェーハの平均抵抗率が減少した。改善されたＥＬ２０均質性に類似して、アニールされたウェーハは、抵抗率のマクロスコピック均質性およびメゾスコピック均質性が改善された。
【０１０３】
【表３】
2007081372.tif 000009
【０１０４】
アニールされたウェーハの構造的に優れた特性を評価するために、転位エッチピット密度を、標準的なＫＯＨエッチングを行って全体のウェーハマッピングを測定することにより求め、また、＜１１０＞ロッキング軸および１×２ｍｍ２測定スポットサイズと同様の１×１ｍｍ２ステップ幅を使用して｛００４｝−Ｃｕ−Ｋα二重結晶ロッキングカーブマッピングの平均半幅値を求めた。これらの評価結果を、表４に示す。
【０１０５】
【表４】
2007081372.tif 000010
【０１０６】
結晶アニールされたウェーハの対応する結果との著しい相違は見出されなかった。すなわち、アニールされたウェーハの構造的に優れた特性は、本発明のアニーリング装置における本発明の熱処理により影響を受けない。
【０１０７】
（実施例３）
それぞれの目標径が１５０ｍｍである３個のアニールされていないＳＩ ＶＧＦ ＧａＡｓ単結晶と３個の結晶アニールされたＳＩ ＶＧＦ ＧａＡｓ単結晶とを、クロッピングと円筒形研削後に、ワイヤラッピングの手段により平均厚さ（７７０±８）μｍのウェーハに加工した。そのウェーハに対して、清浄エッチングと損傷エッチングとをなし、ついで第１の実施例で述べたように、約１５３ｍｍの内径と０．４ｍｍの空き空間高さを有する本発明のカセット中に載置した。熱処理は４時間の維持時間で、９８０℃において実施した。加熱と冷却の速度は、第１の実施例で述べた値と同一であった。公称温度におけるＮ２／Ｈ２プロセスガスの作動圧力は、１１〜１３ｂａｒであり、その水素含有量は、１体積％であった。
【０１０８】
アニールされたウェーハに対し、標準手順に従って縁部研削、レーザラベリング、損傷エッチング、および両面予備研磨と片面最終研磨を行い、最終研磨した。ウェーハの一部分は、２度目の両面予備研磨と片面最終研磨を行った。
【０１０９】
これらのウェーハを用いて、破壊強度を、ＣＯＰｓ数を求めた後に測定した。その測定は、ＳＣＨＡＰＥＲ  ｅｔ  ａｌ．により詳細に説明されている改訂二重リング検査（M. Schaper, M. Jurisch, H.-J. Klaus, H. Balke, F. Bergner, R. Hammer, M. Winkler: Fracture Strength of GaAs Wafers, in B. Michel, T. Winkler, M. Werner, H. Fecht (Eds.): Proceedings 3rd Internat. Conf. MicroMat2000, April 17-19, 2000, Berlin）を使用して実施した。内径１４２ｍｍのサポートリングはＰＴＦＥ製であり、荷重を１／８インチ径のステンレス鋼球によりウェーハの中心へ加えた。最終研磨されたウェーハ正面側それぞれは、張力を受けた。荷重／曲げカーブを、破壊まで記録した。試験結果は、破壊荷重／最大曲げ（Ｆｍａｘ、ｆ）の対比から構成される。測定結果は、６７５μｍの均一なウェーハ厚さまで標準化した。この標準化、および破壊荷重に基づく破壊強度の計算は、Ｆ．ＤＵＤＥＲＳＴＡＤＴによる破壊検査（F. Duderstadt: "Anwendung der von Karman'schen Plattentheorie und der Hertz'schen Pressung fur die Spannungsanalyse zur Biegung von GaAs-Wafern im modifizierten Doppelringtest" ("application of the Karmanplate theory and the Hertz pressing for the tension analysis for the bending of GaAs wafers in the modified double ring test"), PhD thesis, TU Berlin, 2003）の理論分析に基づいて実施した。
【０１１０】
結晶アニールされたＳＩ ＶＧＦ ＧａＡｓ単結晶のウェーハでの結果と比較して、ウェーハアニーリング後のウェーハの特徴的な破壊強度を、表５に示す。
【０１１１】
【表５】
2007081372.tif 000011
【０１１２】
アニールされたウェーハの特徴的な破壊強度は、結晶アニールされたウェーハのものよりも、かなり高い。この相違の理由は、表面に近い領域においてウェーハアニーリングによってＡｓ沈着物の平均サイズが減少したこと、および結晶アニールされた材料と比較してそこから生じるウェーハ表面上のＣＯＰｓの平均サイズが小さいことに基づくと考えられる。明らかに、ＣＯＰｓは、破壊プロセスを開始する種として作用する。
【０１１３】
比較対象ウェーハ
【０１１４】
比較対象のために取り上げたウェーハは、結晶アニーリング後のＳＩ ＶＧＦ ＧａＡｓ単結晶から製造された。アニーリングは、１０時間の維持時間で、８００℃において１ｂａｒのＡｓ分圧の下で石英アンプル内で実施した。加熱と冷却の速度は、４００℃を超える温度では０．５Ｋ／ｍｉｎであった。
【０１１５】
本発明は、特定の実施例に限定されないし、これらの実施例は、本来もっぱら説明上のものであり、かつ説明用として役立つものである。種々の実施形態と実施例を、適宜、必要に応じて組合せることができる。さらに、当業者は、ここに説明される実施形態の種々の変更態様および変形態様を、付属クレームにより明示される本発明の要旨と範囲内で実施できることが分かるであろう。
【図面の簡単な説明】
【０１１６】
【図１】本発明の複数の単一ウェーハサポートユニットを備える積重ねられたアニーリングカセットの実施形態の断面を概略的に示す図である。
【図２】図１における実施形態をさらに詳細に示す図であり、付加的な拡散遮断部の実施態様の概略を示す。
【図３】複数のウェーハサポートユニットの積重ねが載置されるアニーリング炉を断面で概略的に示す図である。
【図４】本発明の１ステップウェーハアニーリングの場合における温度／時間プロファイルの一例を示す図である。
【図５】マトリックス析出物（左図）とデコレーション析出物（右図）とに関して、断面縁部図で示されるアニールされたウェーハのＬＳＴマッピングを示す図である。
【図６】抽出ウェーハアニーリングの場合における有効移動係数の温度依存性を示す図である。
【符号の説明】
【０１１７】
１０    ウェーハサポートユニット
１５    カバー／底部係合構造部材
１６    円形縁部
１７    窪み
１００    参照符号
２００    ジャケット加熱器
３００    加熱器
【図１】
2007081372.tif 000014
【図２】
2007081372.tif 000015
【図４】
2007081372.tif 000016
【図５】
2007081372.tif 000017
【図６】
2007081372.tif 000018
【図３】
2007081372.tif 000019
【外国語明細書】
【発明の名称】  Device and process for heating III-V wafers, and annealed III-V semiconductor single crystal wafer
【技術分野】
【０００１】
The invention relates to a device and a process for heat treating (also named annealing) of III-V wafers (also called substrates), and to annealed wafers or substrates. The invention particularly relates to the aforementioned device, process and wafer on the basis of GaAs semiconductor materials, above all of semi-isolating (SI) GaAs wafers, as well as GaAs wafers produced according to the VGF and the VB process. Such annealed wafers, their electric, electronic and other physical properties being adjustable, are particularly suited for the manufacture of active microelectronic devices on the basis of III-V semiconductors.
【背景技術】
【０００２】
In the crystal growth process from a melt, the solidified material goes through a thermal history independent from the location. That is, the effective maintenance time in a certain temperature range, in which balancing or compensation processes (e.g. relaxation of residual strength, homogenization, etc.) are possible, varies for different crystal parts. Therefore, it is common practice to subject single crystals to a compensating heat treatment after the termination of the crystal growth process, either in the growth apparatus or preferably in a separate heating furnace. The annealing of GaAs single crystals was first applied by RUMSBY et al. (D. Rumsby, R.M. Wafer, B. Smith, M. Tyjberg, M.R. Brozel, E.J. Foulkes: Tech. Dig. GaAs IC Symp., New   York, IEEE, 1983, 34) for the strain relaxation and the homogenization of electric properties of non-doped, semi-insulating LEC-GaAs single crystals. Since then, the crystal annealing processes have been systematically optimized specifically with respect to the application and the operator; besides homogenization, they also serve for the control of defect sites. An overview on crystal annealing of GaAs is given, inter alia, by ODA et al. (O. Oda, H. Yamamoto, K. Kainosho, T. Imaizumi, H. Okazaki: Recent developments of bulk III-V materials: annealing and defect control, Inst. Phys. Conf. Ser. No 135, pp 285-293, 1993).
【０００３】
The basic physical mechanism of each heat treatment is the diffusion of intrinsic defect sites and impurities under the consideration of possible factors such as Fermi level and dislocations, which possess increase diffusibility ("pipe diffusion") and with which point defects may react (segregation). Due to the smallness of the intrinsic and many extrinsic diffusion coefficients even close to the melting temperature of GaAs, the compensating processes affected thereby are limited to mesoscopic linear dimensions (O(100 μm)). In particular, a homogenization of axial and radial concentration inhomogeneities, which had been formed by macrosegregation of dopants and impurities during crystal growth, is not possible by crystal annealing.
【０００４】
Specifically, GaAs has a homogeneity region, which includes the stoichiometric composition, with a retrograde solubility at least on the As-rich side of the homogeneity region (H. Wenzl, W.A. Oates, K. Mika: Defect thermodynamics and phase diagrams in compound crystal growth processes, in: D.T. J. Hurle (ed.): Handbook of Crystal Growth, vol 1A, North-Holland, Amsterdam, 1993). A consequence of the retrograde solubility is the formation of As deposits when exceeding the solidus line during the cooling procedure, which is coupled with changes in the intrinsic defect balance of GaAs ("structural point defects"). It is distinguished between matrix precipitates and decoration precipitates having different size distributions which are formed by homogenous and heterogenous seed formation, respectively. The size distribution of the decoration precipitates (DP) additionally depends on the dislocation density of the material. The lower the dislocation density, the higher the average size of the precipitates. That is, VGF/VB-GaAs, in particular that having SI properties, has a higher DP compared to LEC-GaAs. On the other hand, LEC-GaAs, though having a small DP, has a relatively high dislocation density of substantially above 1x104 cm-2. Dissolving the deposits by a holding step in the homogeneity region, and re-precipitating the excessive arsenic by means of a defined cooling process thus represents
- considering the distribution and the amount of deposited arsenic - a possibility to control not only the defect balance, but also of the As deposits by means of crystal annealing. However, heat treating single crystals of large dimensions poses strict limitations on the realizable heating and cooling rates in view of the physico-thermal properties of GaAs, if thermal strain shall lie below certain limits in favour of a constant dislocation density, or for the avoidance of fractures.
【０００５】
During mechano-chemical polishing of the wafers, the As deposits cause etch pit-like defects in the surface, being detectable by light scattering techniques as so-called COPs (Crystal Originated Particles) and being classified depending on their size, and which must meet specifications of the use and the user. The size distribution of the COPs depends, inter alia, on the respective polishing procedure; however, it is basically proportional to the size distribution of the As deposits. That is, on the average the COPs are larger in VGF/VB-GaAs than in the LEC material. COPs may disturb epitaxial growth and may cause an unacceptable "roughness" of the stacked layers in the manufacture of device elements. Moreover, it is known that the As deposits affect the circuit behaviour of FETs produced by ion implantation (US 5,219,632).
【０００６】
Besides the common practice of carrying out annealing of the whole crystal (ingot), a heat treatment of single wafers, the so-called wafer annealing, is known. There, different from crystal annealing, use can be made of the fact that with GaAs (and other III-V compounds), arsenic (i.e. the V component) has a higher vapour pressure than gallium (i.e. the III-component) above the temperature of the congruent evaporation. In this manner, it can be tried, at least in principle, to adjust the composition of GaAs in a surface-near region of the wafer by means of an As partial pressure, which is applied from the outside (for example by evaporating solid arsenic, or by other means) (see O. Oda, H. Yamamoto, K. Kainosho, T. Imaizumi, H. Okazaki: Recent developments of III-V materials: annealing and defect control, Inst. Phys. Conf. Ser. No 135, pp 285-293, 1993).
【０００７】
Another known variant of wafer annealing is the heat treatment after ion implantation. It serves for the activation of implanted dopants, wherein a selective As evaporation is suppressed by an As partial pressure corresponding to the activation temperature, or by a diffusion barrier of Si3N4, AlN or another cover layer.
【０００８】
Starting from a 1-step wafer annealing procedure (US 5,219,632), a 2-step (JP 01-153481 A, US 5,047,370) and finally a 3-step procedure (JP 04-215439 A, US 5,137,847) were developed in the wafer annealing for further improvement of the mesoscopic homogeneity.
【０００９】
These developments have in common that in a first (in US 5,219,632 the only) annealing step at T > 1100°C and t > 30 min in a quartz ampoule, the density of the so-called micro defects of typically 5 x 105 cm-2 in SI LEC GaAs is decreased to ≦ 5 x 103 cm-3under a not further defined As partial pressure for the avoidance of a selective As evaporation, and by a subsequent cooling to room temperature at 1-30 K/min. With micro defects, deposits of impurities or As deposits are meant, which can be detected by the known AB etching as oval etch pits on the wafer surface. Preferably, lapped or purity-etched wafers, optionally also in the as-grown status, are used. After double sided etching the annealed wafers, the second annealing at 750°C-1100°C (preferable at 900°C-1000°C) is carried out for at least 20 min. Again, it is annealed in a quartz ampoule, but now in a non-oxidizing atmosphere such as e.g. N2, H2, Ar or also AsH3 with a not further specified pressure, i.e. non-classical without As potential and therefore under extracting conditions, or alternatively in a classical manner with an As partial pressure for suppressing a degradation of the surfaces. The indications on the process gas are therefore contradictory. This manner of operation may however be contemplated, as far as the wafers are etched, provisionally and finally polished after the annealing, so that a possibly changed composition in the region close to the surface is of no importance.
【００１０】
In the publications JP 08-255799 A, JP 08-259396 A and JP 09-194300 A, the second annealing in a T range of 800°C-1000°C is carried out under an As partial pressure, which is at least 1.4- to 2-fold of the pressure above stoichiometric GaAs at the respective temperature. Thereby, the stoichiometric imbalance and associated therewith the EL2 concentration are increased in a region near the surface. The publications are silent on the behaviour of As deposits during this heat treatment.
【００１１】
In the 3-step wafer annealing described in US 5,137,847 or JP 04-215439 A, a further annealing is carried out at 520-730°C under As partial pressure. In this document, the 3-step annealing is indicated as being optimal with respect to homogenization and decrease of micro defects.
【００１２】
The high cooling rate demanded after the first annealing step is disadvantageous and unacceptable, because it leads with high probability to a multiplication of dislocations (slip line formation) based on a too high thermal strain. This is consistent with the Japanese laid-open JP 2002-274999 A, which limits the heating and cooling rates to ≦200 K/h or ≦ 100 K/h, as well as with JP 2001-135590 A, which relates to a certain temperature scheme wherein both the heating and the cooling rates are changed depending on the temperature T. However, it was not noticed that critical heating and cooling rates are different for the avoidance of a multiplication of dislocations for LEC-GaAs and VGF-GaAs, respectively. Furthermore, the amount of material and labour drastically increases concurrent with the number of annealing steps.
【００１３】
In JP 09-199508 A, it is disclosed to stack the GaAs wafers to be annealed one above another, to press them together via an elastic element under a defined pressure, and to anneal them in this manner under a non-oxidizing atmosphere (N2, Ar, H2, AsH2) in a container in a temperature range between 800-1000°C.
【００１４】
JP 05-082527 A discloses a device for annealing wafers in a vertical arrangement. The device consists of 3 azimutally displaced support rods having cuts in defined intervals for receiving the respective wafer. The support rods are fixed to a cone flange. They are formed in a hollow manner, may receive one or more thermo elements and may be supplied by a cooling gas. This device is inserted into a vertically arranged quartz ampoule having a corresponding cone cutting. The ampoule has an extension at its lower extremity for receiving metallic arsenic. The extension projects into a separate heater, the temperature of which controls the As partial pressure in the ampoule and thereby avoids a degradation of the wafers. The wafers are heated by a furnace having several separate heaters, which are controlled by means of an inner thermal element such that a constant temperature may be maintained over the whole insert length of the wafers. The ampoule may be evacuated. The ampoule having the wafers inserted therein may be closed through a cone cutting, or may be melt sealed as well.
【００１５】
Instead of one wafer for each floor, two backside contacted GaAs wafers may also be inserted according to JP 2000-294561.
【００１６】
According to JP 06-302532 A, and likewise in JP 10-287500 A and JP 10-289883 A, the wafers are laid on supports made of heat resistant materials such as pBN, graphite, silicon, tungsten, molybdenium, and these supports are stacked vertically or horizontally and are inserted into the annealing ampoule in this matter. In the horizontal storage of the wafers on supports, borings between the wafer supports serve for a better exchange with the process gas (see JP 10-321540 A).
【００１７】
The EP 0 399 662 A describes a process for annealing semiconductors of the type A3B5 (III-V) and A2B6 (II-VI), wherein the semiconductor, whose surface had been encapsulated by a glass encapsulation film, is subjected to a fast thermal annealing (RTA) in order to anneal defects caused by ion implantation. In a treatment device, a cover 12 is provided above a wafer 1 having a thickness of about 500μ through a spacer ring 11, which typically has a height of 600 to 900μ, so that a free space of at least 100μ is formed for allowing the wafer to expand and for enabling a homogeneous heat transfer to the wafer. The encapsulation film intentionally provides for a barrier above the wafer surface such that no contact is possible between the semiconductor material of the wafer and the free space.   
【００１８】
【特許文献１】US 5,219,632
【特許文献２】JP 01-153481 A (US 5,047,370)
【特許文献３】JP 04-215439 A (US 5,137,847)
【特許文献４】JP 08-255799 A
【特許文献５】JP 08-259396 A
【特許文献６】JP 09-194300 A
【特許文献７】Japanese laid-open JP 2002-274999 A
【特許文献８】JP 2001-135590 A
【特許文献９】JP 09-199508 A
【特許文献１０】JP 05-082527 A
【特許文献１１】JP 2000-294561
【特許文献１２】JP 06-302532 A
【特許文献１３】JP 10-287500 A
【特許文献１４】JP 10-289883 A
【特許文献１５】JP 10-321540 A
【特許文献１６】EP 0 399 662 A
【非特許文献１】D. Rumsby, R.M. Wafer, B. Smith, M. Tyjberg, M.R. Brozel, E.J. Foulkes: Tech. Dig. GaAs IC Symp., New York, IEEE, 1983, 34
【非特許文献２】O. Oda, H. Yamamoto, K. Kainosho, T. Imaizumi, H. Okazaki: Recent developments of bulk III-V materials: annealing and defect control, Inst. Phys. Conf. Ser. No 135, pp 285-293, 1993
【非特許文献３】H. Wenzl, W.A. Oates, K. Mika: Defect thermodynamics and phase diagrams in compound crystal growth processes, in: D.T. J. Hurle (ed.): Handbook of Crystal Growth, vol 1A, North-Holland, Amsterdam, 1993
【非特許文献４】DIN 51110/part 3
【非特許文献５】EN843-5(draft)
【非特許文献６】W. Timischl: Qualitatssicherung, Carl Hanser Verlag Munchen Wien, 1996, ISBN 3-446-18591-1
【非特許文献７】Th. Bunger, D. Behr, St. Eichler, T. Flade, W. Fliegel, M. Jurisch, A. Kleinwechter, U. Kretzer, Th. Steinegger, B. Weinert in Mat. Sci. Technol. B80 (2001), 5
【非特許文献８】M. Naumann, J. Donecker, M. Neubert: Laser scattering experiments in VCz GaAs, J. Cryst. Growth 210 (2000) 203
【非特許文献９】P. Silverberg, P. Omeling, L. Samuelson: Appl. Phys. Lett. 52(1988)1689
【非特許文献１０】R. Stibal, J. Windscheif, W. Jantz: Contactless evaluation of semi-insulating GaAs wafer resistivity using the time dependent charge measurement, Semicond. Sci. Technol. 6 (1991)995-1001
【非特許文献１１】M. Wickert: "Physikalische Mechanismen der Homogenisierung elektrischer Eigenschaften von GaAs-Substraten" ("Physical Mechanisms of the Homogenization of Electric Properties of GaAs Substrates"), Dissertation, Albert-Ludwigs-Universitat Freiburg im Breisgau, 1998)
【非特許文献１２】M. Schaper, M. Jurisch, H.-J. Klaus, H. Balke, F. Bergner, R. Hammer, M. Winkler: Fracture Strength of GaAs Wafers, in B. Michel, T. Winkler, M. Werner, H. Fecht (Eds.): Proceedings 3rd Internat. Conf. MicroMat 2000, April 17-19, 2000, Berlin
【非特許文献１３】F. Duderstadt: "Anwendung der von Karman'schen Plattentheorie und der Hertz'schen Pressung fur die Spannungsanalyse zur Biegung von GaAs-Wafern im modifizierten Doppelringtest" ("application of the Karman plate theory and the Hertz pressing for the tension analysis for the bending of GaAs wafers in the modified double ring test"), PhD thesis, TU Berlin, 2003
【発明の開示】
【発明が解決しようとする課題】
【００１９】
It is an object of the present invention to provide a device and a process for a cost-effective production of III-V wafers, preferably of GaAs single crystals, and particularly of VGF/VB produced wafers, as well as to provide such wafers, which possess a good homogeneity of electric and physical properties as well as an improved surface quality.
【課題を解決するための手段】
【００２０】
The object is solved according to the present invention by means of a device according to claim 1, by a process according to claim 13 or 14, as well as by a GaAs single crystal wafer according to claim 26 or 27. Preferred embodiments are set forth in the sub-claims.
【００２１】
(1) A device according to claim 1, for heat treating a wafer, which comprises a III-V semiconductor material at least at a surface thereof, at an increased temperature, is characterized in that the device comprises at least one wafer support unit which is defined in its dimensions such that, after laying the wafer to be annealed onto the support, a cover is provided above said surface of the wafer,
without a distance, or
with a distance of maximally about 2 mm to said surface of the wafer.
【００２２】
(2) The device according to claim 2, in the device described in claim 1, is characterized in that the wafer support unit comprises a continuous bottom, on which the wafer may lie flat, and thereby defining a micro volume by said cover being provided free of gap or spaced apart as specified.
【００２３】
(3) The device according to claim 3, in the device described in claim 1, is characterized in that the wafer support unit is defined in its dimension such that the distance between the surface of the wafer to be annealed and the overlaid cover is 0.05-0.75 mm.
【００２４】
(4) The device according to claim 4, in the device described in claim 1, is characterized in that the wafer support unit is further defined in its dimension such that a space diameter is defined which essentially corresponds to the wafer diameter, or which is maximally 110% of the diameter of the wafer to be annealed.
【００２５】
(5) The device according to claim 5, in the device described in claim 1, is characterized in that the wafer support unit forms, together with the cover, a defined space for housing the wafer in such a manner that an unhindered free gas access to the wafer surfaces is not possible, but a limited gas exchange to the outside of the wafer support unit is possible.
【００２６】
(6) The device according to claim 6, in the device described in claim 1, is characterized by comprising a multitude of wafer support units, which can be stacked in cassette form such that a wafer support unit comprises a support bottom for a first (nth) wafer, and that a wafer support unit stacked thereupon for an overlaying second ((n+1)th) wafer forms a height-limiting, complete cover for the space of the first (nth) wafer.
【００２７】
(7) The device according to claim 7, in the device described in claim 1, is characterized in that the wafer support unit comprises a support bottom which is, at least partially or completely, made of a gas-permeable and/or porous material.
【００２８】
(8) The device according to claim 8, in the device described in claim 1, is characterized in that the cover is made of a gas permeable and/or porous material.
【００２９】
(9) The device according to claim 9, in the device described in claim 7 or 8, is characterized in that said material is made of a gas-permeable or micro-porous material obtained by pressing graphite particles.
【００３０】
(10) The device according to claim 10, in the device described in claim 1, is characterized in that the materials of the support, on which said wafer is supported, and/or the cover have a high thermal conductivity and a high flatness.
【００３１】
(11) The device according to claim 11, in the device described in claim 1, is characterized in that the wafer support unit forms a closed space and comprises a diffusion barrier which closes the micro volume formed by the closed space to the outside.
【００３２】
(12) The device according to claim 12, in the device described in claim 1, is characterized by comprising no components made of fused silica or quartz glass.
【００３３】
(13) A process, according to claim 13, for the heat treating a wafer, which had been prepared by separation from as-grown III-V single crystals having a diameter of ≧ 100 mm and which comprises a III-V semiconductor material at least at a surface thereof, at an increased temperature, is characterized in that said wafer is heat treated in a status wherein said surface of the wafer
- is either directly covered by a gas-permeable and/or a porous material, or
- is covered by a material, which may be gas-permeable and/or porous or not, above said surface of the wafer at a distance of more than 0 mm to maximally about 2 mm.
【００３４】
(14) A process, according to claim 14, for the heat treatment of wafers comprising a III-V semiconductor material at an increased temperature, is characterized in that wafers, which had been prepared by separation from as-grown III-V single crystals having a diameter of ≧ 100 mm, are heat treated, after a step for purifying and etching and before a step for edge-grinding, in a heat treatment device free of quartz, the device comprising at least one wafer support.
【００３５】
(15) The process according to claim 15, in the process described in claim 13 or 14, is characterized in that the wafer is placed into the device according to claim 1 such that the front side of the wafer faces to the space which is defined in size by the overlay of the cover. 
【００３６】
(16) The process according to claim 16, in the process described in claim 13 or 14, is characterized in that a wafer is used which comprises single crystal GaAs.
【００３７】
(17) The process according to claim 17, in the process described in claim 13 or 14, is characterized in that the wafer had been prepared from single crystals grown by VGF or VB process.
【００３８】
(18) The process according to claim 18, in the process described in claim 13 or 14, is characterized in that the wafer is subjected to annealing in a one-step process only.
【００３９】
(19) The process according to claim 19, in the process described in claim 13 or 14, is characterized in that the heat treatment of the wafer is carried out in a temperature range of about 750-1150°C under inert gas atmosphere with a hydrogen content of at least about 0.5 vol.% and a total pressure of about 10-20 bar.
【００４０】
(20) The process according to claim 20, in the process described in claim 13 or 14, is characterized in that no As partial pressure is generated outside the wafer support unit by evaporating solid arsenic or in any other manner.
【００４１】
(21) The process according to claim 21, in the process described in claim 13 or 14, is characterized in that the device is placed into a container or furnace which provides for a temperature constant room.
【００４２】
(22) The process according to claim 22, in the process described in claim 13 or 14, is characterized in that the time for maintaining an annealing temperature is determined such that an As extraction depth is at least about 20 μm.
【００４３】
(23) The process according to claim 23, in the process described in claim 13 or 14, is characterized in that the time for maintaining an annealing temperature is determined such that a mean As extraction depth Leff is determined by, or results from the following formula:
【数３】
2007081372.tif 000020
,wherein D(T) is the transport coefficient of arsenic and T(t) denotes the temperature/time-profile of the annealing, the total time of which is t0;
or approximately according to
【数４】
2007081372.tif 000021
,wherein D(T) is the temperature coefficient at the annealing temperature T and t is the maintenance time at this temperature.
【００４４】
(24) The process according to claim 24, in the process described in claim 13 or 14, is characterized in that in a temperature range between about 400°C and the nominal temperature, the heating rate is decreased from about 30-40 K/min to 0, and the cooling rate is increased from about 0 to 30-40 K/min.
【００４５】
(25) The process according to claim 25, in the process described in claim 13 or 14, is characterized in that the EL20 concentration of as-grown VB/VGF wafers having a dislocation density of about ≦ 1 x 104 cm-2 is increased by at least about 30%.
【００４６】
(26) The GaAs semiconductor single crystal wafer, according to claim 26, having a diameter of ≧ 100 mm and a dislocation density of about 
≦ 1 x 104 cm-2, is characterized in that the characteristic fracture strength, up to which about 63.2% (Weibull distribution) of wafers have failed, is by at least about 25% higher than that of SI GaAs wafers from crystal annealed material.
【００４７】
(27) A GaAs semiconductor single crystal wafer, according to claim 27, having a diameter of ≧ 100 mm and a dislocation density of about 
≦ 1 x 104 cm-2, is characterized in that the characteristic fracture strength, up to which about 63.2% (Weibull distribution) of wafers fail, is higher than about 1900 MPa.
【００４８】
(28) The GaAs semiconductor single crystal wafer according to claim 28 , in the GaAs semiconductor single crystal wafer described in claim 26 or 27, is characterized by being further defined by at least one of the following features:
-      a concentration of total impurities other than carbon and boron of about ≦ 5 x 1014 cm-3,
-      |Δ[EL2o]/[EL2o]| ≦ 7.5 % and σmesos ≦ 6 %
-      lpd(0.3 - 2.0 μm) < 0.3 cm-2.
【００４９】
(29) The GaAs semiconductor single crystal wafer according to claim 29, in the GaAs semiconductor single crystal wafer described in claim 26 or 27, is characterized by being obtainable by a process according to claim 13 or 14.
【００５０】
The present invention and its advantages and preferred embodiments will be described in further detail in the following, without however limiting the invention thereto.
【００５１】
The device for heat treating (annealing) wafers, which comprise a III-V semiconductor material at least at the surface to be annealed, comprises a wafer support unit which is defined in its dimensions such that, after laying the wafer to be annealed onto the support, a cover is provided above the wafer surface, without being spaced apart or being spaced apart maximally about 2 mm to the wafer surface.
【００５２】
The effect of the invention is particularly good, if the cover is formed by a covering which extends over the whole surface of the wafer to be annealed.
【００５３】
The wafer support unit may enable a pressure-free support of a single wafer per support unit, e.g. only with its dead load. 
【００５４】
The bottom and/or the cover of the wafer support, preferably both the bottom and the cover, are preferably gas permeable, e.g. by a porous and particularly a microporous structure, either completely or partially, and possibly only partially in a surface area facing to the wafer. The preferably gas permeable material of the bottom and/or the cover of the support preferably has a high heat conductivity and a high flatness. Suitable gas permeable materials, for example, are graphite, ceramics such as, e.g., Al2O3, and cermets, with an appropriate porosity, respectively. The porosity may be adjusted depending on the material used and the desired conditions (wafer material, annealing temperature, distance of the support bottom to the cover, etc.) by methods known to the person skilled in the art, wherein preferably the bottom and/or the cover of the wafer support should have open pores at least in the surface facing the wafer surface. The open porosity of the porous material for the bottom and/or the cover of the wafer support may suitably be 20 vol.% or lower, preferably 15 vol.% or lower, and more preferably 10 vol.% or lower. It is also possible to make the wafer porous or gas permeable only in a portion of the bottom and/or the cover of the wafer support, which portion surrounds the inserted wafer, whereas the remaining portion is coated by a gas tight material having a high heat conductivity such as sapphire (Al2O3), SiO2-bonded ZrO2, or SiC. Good effects have been achieved also with a SiC-coated graphite cassette forming the bottom and the cover of the wafer support and being gas tight except for the region of a diffusion barrier (described in further detail below), i.e. in the periphery where the stacked cassettes contact each other. For the bottom and/or the cover of the wafer support, a material is preferred which was made by pressing graphite, being more preferably composed of ultrapure graphite particles, because of the particularly high heat conductivity and high flatness achievable thereby. However, also other, preferably ultrapure materials or mixtures of different materials, which can be strongly pressed to a residual porosity, are also suitable. Preferably, the cover is made of the same gas permeable, porous material as the support bottom. This may be realized, for example, in the embodiment of the cassette form described in more detail below.
【００５５】
In a way, providing a limited distance and/or optionally providing the pore structure defines a micro volume. The III-V semiconductor-comprising surface to be annealed is not encapsulated or covered by another material. Rather, this surface has contact to the aforementioned micro volume due to the limited distance to the cover and/or the porosity of the cover material. Thus, a substance exchange can take place between the III-V semiconductor material and the micro volume defined above the III-V semiconductor-comprising surface. In particular, it is possible that, advantageously, a transport and/or exchange of the V-component, such as e.g. As or P, can take place.  On the one hand, a degradation of the surfaces under the formation of Ga droplets may be surely excluded, and on the other hand wafers having enhanced use properties can be prepared in a particular efficient manner thereby. Both an improved surface quality by decreasing the COPs is achieved and the characteristic fracture strength of the annealed wafer is significantly improved. It is assumed that a particularly good homogenization of the surface region of the annealed wafers is effected by means of the defined micro volume. The effect is particularly excellent, if the wafer support unit is defined in its dimensions such that the distance between the surface of the wafer to be supported and the cover or covering laid on top thereof is about 0.05-0.75 mm, further preferably about 0.2-0.5 mm and in particular about 0.3-0.4 mm, and forms a corresponding micro volume. For example, referring to, without however limiting the invention thereto, a typical wafer thickness of about 0.5-1 mm, the distance between the bottom of the support and the cover of the corresponding wafer support unit is at least about 0.5 mm (i.e. in a gap-free overlay of the cover on the wafer when using a 0.5 mm-thick wafer) and varies up to maximally about 3 mm (i.e. applying the maximal distance of the wafer to the cover of 2 mm when using a 1 mm-thick wafer). The wafer support unit is further defined in its dimension preferably such that a volume diameter is defined, which is larger and in particular only slightly larger than the diameter of the wafer to be treated, for example corresponding to maximally 110 %, preferably maximally 105 % or further preferably maximally 101 % of the diameter of the wafer to be treated.
【００５６】
In a particular embodiment of the invention, the wafer support unit may form a limited, wafer-receiving space such that an unhindered free gas access to the wafer surfaces is decreased and preferably not possible. On the other hand, a hermetic sealing of the wafer in the support unit is not desirable. Therefore, there is preferably a certain gas exchange rate between the atmosphere inside the micro volume and the atmosphere outside the wafer support unit; the gas exchange rate however is substantially decreased in comparison with a free gas exchange. The technical realization will be described in further detail below by referring to suitable diffusion barriers.
【００５７】
The wafer support unit is preferably designed to allow a continuous, horizontally flat-extending support of the whole lower surface of the wafer. In order to make the support as uniform as possible, no borings are provided in the support bottom. The invention allows to avoid strains which would occur in the annealing treatment by the influence of the dead weight of the wafer, if supported neither horizontally nor continuously uniformly and in particular if supported at individual points, because the yield stress (which is temperature-dependent) is exceeded by the load gravity within the annealed material, resulting in the formation of dislocations and unacceptable slit lines. This influence is particularly pronounced in GaAs due to its comparatively high density. 
【００５８】
Further advantages are homogenous (radial) temperature distributions during heating and cooling as well as during holding the temperature, in turn resulting in the avoidance of thermally generated strain in the wafers and optionally in the avoidance of global changes of the geometry of the wafer (deterioration of e.g. "warp" in comparison with the state before annealing) and of local difference in the interaction between wafer and process gas. Heating and cooling rates may therefore be controlled in a better and temperature-variable manner.
【００５９】
According to the invention, the interaction between the process gas and the wafer surface can be made uniform and be rendered independent from the global geometric quality as well as the physico-chemical surface state of the wafer.
【００６０】
By preferably supporting only a single wafer per wafer support unit, a mutual co-sintering of wafers can be avoided. Here, a wafer is not covered by another wafer.
【００６１】
It is particularly preferred that the device comprises a plurality of wafer support units, wherein the units can be stacked in cassette form in such a manner that a wafer support unit forms a bottom support for a first (nth) wafer, and a corresponding wafer support unit for a second ((n+1)th) wafer, laid above and stacked on the first (nth) wafer, forms the height limiting cover or covering for the space of the first (nth) wafer.
【００６２】
The wafer support unit, in its single form or its multiple stacked cassette form, comprises an appropriate outer periphery, which is formed around the circular edge of the wafer to be treated and which closes the space of the micro volume to the outside. The outer periphery preferably comprises a gas diffusion barrier, in order to enable a controlled or limited gas exchange between the outside and the micro volume. This is suitably embodied by an appropriate structured form and/or material selection in the contact region of adjacent wafer support units, in particular at the contact faces therebetween. Suitable means are, for example, cover/support-structures that do not hermetically exclude gas exchange, for example if between adjacent wafer support units an inner periphery of the bottom of the top-laying wafer support unit is engaged in the outer periphery of the below-lying wafer support unit and/or if a surface roughness or another diffusion inhibiting geometric structure is provided. An alternative or additional diffusion barrier is possible by forming a diffusion barrier material such as Si3N4, AlN or the like at the contact faces at the circular edge of adjacent wafer support units. Particularly simple and effective diffusion barriers are formed by one or more triangular ridges revolving at the periphery of the wafer support unit, which ridges engage into grooves of corresponding cross section of the adjacent wafer support unit. An open pore structure in the support bottom and/or in the cover as described above, which in the stacked embodiment may include that of the bottom support of the lowermost wafer support unit and the cover of the top wafer support unit, may also contribute as a gas diffusion barrier to a highly limited gas exchange to the outside.
【００６３】
For the annealing process, the wafer is inserted into the device such that the front side of the wafer, which later forms the functional side of the wafer, faces the micro volume. For obtaining large wafers having improved properties, it is advantageous that the wafer comprising the III-V semiconductor material is first separated from the As-grown III-V single crystals having a diameter of about > 100 mm, optionally of about > 150 mm or of about > 200 mm after cylindrical grinding, for example by means of wire lapping or in-hole-sawing, subsequently subjected to a step of purifying and etching, and then, still before a step of edge-grinding is carried out, is heat-treated in a heat treatment device which is operated completely free of fused silica or quartz glass components such as a quartz ampoule. The wafer support unit described above is particularly well suited for being applied in such a wafer treatment process, because it can be used in a heat treatment apparatus without fused silica or quartz components. The annealing in a quartz-free environment serves for decreasing the risk of contamination by e.g. Cu, resulting for example in the possibility to control the concentration of total impurities other than carbon and boron preferably to at most about 5 x 1014 cm-3and further preferably to at most about 2 x 1014 cm-3. Furthermore, the process can be carried out easier and under reduced costs. Moreover, with the mentioned order of process steps, a uniform extraction in the surface region, and a homogenization of the wafer can be realized in a particular excellent manner. The subsequent working of the wafers after annealing is carried out analogous to the procedure of crystal-annealed wafers. The edge-grinding is advantageously carried out after the annealing of the single wafer, whereby inhomogeneities or defects at the peripheral wafer edge, which may be still present, can be eliminated.
【００６４】
By the concept of the present invention, furthermore a process for heat treating a wafer, which had been prepared by separation from as-grown III-V single crystals having a diameter of ≧100 mm and which comprises a III-V semiconductor material at least at a surface thereof, can be provided, wherein said wafer is heat treated at an increased temperature in a status wherein said surface of the wafer
- is either directly covered by a gas-permeable and/or a porous material, or
- is covered by a material, which may be gas-permeable and/or porous or not, above said surface of the wafer at a distance of more than 0 mm to maximally about 2 mm.
By these alternative measures, a micro volume is created above the III-V semiconductor-containing surface to be treated, which micro volume allows for a transport and/or an exchange of the V-component, such as e.g. As or P, into the micro gas space, or from this micro gas space.
The covering material, i.e. the gas-permeable or the porous form as well as the bulk form, is solid and heat resistant. Preferred materials are graphite, ceramics such as Al2O3, and cermets as mentioned above. If the gas-permeable or the porous form is chosen, a suitable porosity is adjusted, obtainable for example by pressing the aforementioned, corresponding starting materials in particulate form, e.g. graphite particles. Preferably, the edges as well as the bottom surface of the wafer to be treated is surrounded by the mentioned material directly or with a distance as mentioned above.
【００６５】
The process according to the invention in the above described embodiments enables a one-step annealing instead of multiple-step annealing schemes. Thereby, the costs for the heat treatment are reduced.
【００６６】
The annealing is preferably carried out in a temperature range of about 750-1150°C, further preferably of about 800-1050°C. The atmosphere is formed preferably of inert gas, e.g. by nitrogen or argon, and particularly having a hydrogen content of at least about 0.5 vol.% and having a total pressure of about 10-20 bar (about 1 x 106 to 2 x 106 Pa). In the case of preparing e.g. GaAs wafers, it is advantageously possible to carry out the annealing of as-grown wafers without a prescribed As partial pressure. It is assumed that the use of the device according to the invention by itself generates a favourable As atmosphere in the micro volume mentioned above, in order to effect a controlled As extraction from the water surface, and/or an adjustment of the As distribution in the surface region of the wafer facing the micro volume. In the case of preparing e.g. InP wafers, it may otherwise be advantageous to carry out the annealing of as-grown wafers in the presence of a prescribed P partial pressure, in order to effect a diffusion into, and/or an adjustment of the P distribution in the surface area of the wafer facing the micro volume. 
【００６７】
Due to the particular ease of operation, the annealing treatment device according to the invention described above may be simply placed in a temperature constant space. As a furnace to be used, a multiple heater assembly is preferred; for example, the furnace comprises a jacket heater and two (one at the floor and one at the top) cover heaters. The adjustment of an As partial pressure in the annealing furnace is not required and may be omitted in favour of ease and effectivity of the annealing.
【００６８】
The period of maintaining the annealing temperature may be extended until obtaining a desired and, depending on the intended use, beneficial depth of an extraction (e.g. of As) or in-diffusion (e.g. of P) of the V component, and/or an adjustment of the distribution of the V component, which can be determined e.g. by Laser Scattering Tomography (LST).
【００６９】
A preferred depth of an As extraction or P in-diffusion and/or concentration adjustment of the V component is at least 40 μm. However, there is no limitation, and the depth may even extend throughout the whole thickness range of the wafer.
【００７０】
A relationship between the desired maintenance time of the annealing temperature and an average As extraction depth Leff is given by the following formula:
【数５】
2007081372.tif 000022
,wherein D (T) is the transport coefficient of As (see also Fig. 6 below), and T(t) denotes the temperature/time-profile of the annealing (see e.g. Fig. 4 below), the total period being denoted by t0. For an approximation, the following formula applies: 
【数６】 
2007081372.tif 000023
,wherein D(T) is the transport coefficient at the annealing temperature T, and t is the maintenance time at this temperature. Hereby, the heating and cooling periods of the annealing scheme remains unconsidered.
【００７１】
Further particular advantages of the process result from the possibility that the heating and cooling rates respectively can be variably adjusted in a temperature-dependent manner. Thus, it is efficiently enabled to decrease and increase the heating rate and the cooling rate from 30-40 K/min to 0, respectively, in the temperature range between 400°C and the nominal annealing temperature.
【００７２】
A further advantage consists in that, if desired, the EL20-concentration of as-grown VB/VGF wafers having a dislocation density of about < 1 x 104 cm-2is increased by at least about 30 %. Furthermore, both the EL20-concentration and the mesoscopic resistance can be beneficially homogenized, in particular to a range of |Δ[EL2o]/[EL2o]|≦ about 7,5 % and σmesos ≦ about 6 %, respectively, and even to a range of |Δ[EL2o]/[EL2o]| ≦ about 5 % and σmesos ≦ about 5 %, respectively. The surface quality is also significantly improved, which is particularly expressed in a strongly decreased lpd (light point defects), for example a lpd (0.3-2.0 μm) < about 0.3 cm-2.
【００７３】
By means of the mentioned advantageous embodiments of the process according to the invention, an unproblematic integration of the annealing treatment into the technological order of the wafer manufacturing process is possible.
【００７４】
The III-V semiconductor wafer, particularly the single crystal Si GaAs wafer, which is obtainable by the device and the process according to the invention, has an enhanced fracture strength which is advantageous for the manufacture of semiconductor devices. Furthermore, these wafers have an improved radial microscopic and mesoscopic homogeneity and an improved quality of the mechano-chemically polished surfaces. It is assumed that a reason for the improved properties resides in a concentration adjustment of chemical components, especially the V component of the III-V semiconductor compound such as the over-stoichiometric As (in the case of GaAs) or P (in the case of InP), and/or a homogenization of physical parameters, such as the distribution of the EL2 concentration, which is achievable by the device or the process according to the present invention. By the possibility of defining a micro volume and optionally of adjusting further process parameters such as components and pressures of the gas atmosphere, a controlled extraction of the V component as in the case of As in GaAs, or a controlled in-diffusion of the V component as in the case of P in InP may be sought by the wafer annealing units and the annealing cassettes according to the invention. Both the device and the process according to the invention are preferably applicable to a heat treatment of Si GaAs wafers produced from single crystals, which have been grown by the Vertical Bridgman Process (VB) and its modifications (e.g. the Vertical Gradient Freeze Process - VGF), which processes show significantly smaller non-linearities of the 3-dimensional temperature field in comparison with the Liquid Encapsulated Czochralski Process (LEC). III-V crystals grown by the VB/VGF process, and wafers produced therefrom, and in particular Si GaAs wafers having larger diameters such as ≧ 100 mm and 
≧ 150 mm show dislocation densities below 1 x 104 cm-2, and the characteristic fracture strength, which is defined by the fracture strength, up to which 63.2 % (Weibull distribution) of the wafers fail, is increased by at least about 25 % in relation to that of Si GaAs wafers obtained from crystal annealed material. The characteristic fracture strength is higher than about 1900 and preferably higher than about 2000 MPa, with a confidence interval of < ± 200 MPa. The characteristic fracture strength is measurable by standard methods, as described for example in DIN 51110/part 3 or EN843-5 (draft) or by W. Timischl: Qualitatssicherung, Carl Hanser Verlag Munchen Wien, 1996, ISBN 3-446-18591-1. It is sufficient to apply a two-parametric Weibull distribution for the determination of the characteristic value.
【００７５】
With the process according to the present invention, in particular a III-V semiconductor single crystal wafer having a unique combination of features is obtainable, which combination of features is defined by one or more, preferably all of the following parameters:
wafer diameter ≧ about 100 mm, preferably ≧ about 150 mm;
dislocation density < about 1 x 104 cm-2;
a concentration of impurities other than carbon and boron of totally ≦ about 5 x 1014cm-3, preferably of 
≦ about 2 x 1014cm-3;
a homogeneity of the EL20 concentration of |Δ[EL2o]/[EL2o]|≦ about 7,5 % and a mesoscopic homogeneity of σmesos≦ about 6 %, preferably 
|Δ[EL2o]/[EL2o]| ≦ about 5 % and σmesos ≦ about 5 %;
lpd (0.3-2.0 μm) < about 0.3 cm-2.
【発明を実施するための最良の形態】
【００７６】
The present invention and its preferred, illustrative and non-limiting embodiments will be described in further detail in conjunction with the annexed drawings.
【００７７】
In Fig. 1, and in further detail in Fig. 2, stacked annealing cassettes comprising a plurality of individual wafer support units 10 are schematically shown in an embodiment of the invention. Each wafer support unit 10 may receive a respective wafer (not shown). The wafer, with its backside, lies on the floor or bottom of the respective cassettes made of highest possible flatness from e.g. highly dense, but gas-permeable graphite of high temperature conductivity. The individual, respectively identical cassettes are made such that they are allowed to be stacked with direct contact at the peripheral edges, wherein the bottom of the overlaying cassette unit forms the cover closure of the underlying cassette unit, and a space (being adapted to a wafer thickness d and having the illustrated total height H) remains for receiving the wafer. Preferably, an additional free volume remains. A micro volume is formed by the open pore structure of the wafer support itself and, if in the preferred embodiment a distance (H-d) between the cover and the wafer surface is provided, by means of the free volume which is additionally formed according to the chosen distance. In the last mentioned case, the free volume is given by the distance to the wafer surface (not shown) of maximally 2 mm, preferably 0.5-0.75 mm, further preferably 0.2-0.5 mm, and in particular 0.3-0.4 mm height, as well as by the diameter of the support 2RT of higher than the diameter of the wafer to be treated, e.g. maximally 110 %, preferably maximally 105 %, and further preferably maximally 101 % of the diameter of the wafer to be treated. The free volume is closed to the outside by a cover/bottom engaging structure 15 at the peripheral edge. An additional gas diffusion barrier is additionally provided on the supporting edge of the wafer support units, being preferably formed on the underlying wafer support unit by circular ridges 16, which are engaged in corresponding grooves or recesses 17 of the overlaying covering wafer support unit (see Fig. 2). As the top cover of the whole annealing cassettes, an unoccupied or a dummy wafer-occupied wafer support unit, or a special cover may be provided (not shown).
【００７８】
In this manner, a disadvantageous direct contact of individual wafers, as provided e.g. in JP 09-199508 A, is avoided. The number of useable cassettes (wafer support units) depend on the length of the temperature constant zone of the annealing furnace to be used; in the embodiment exemplified here, the number was 90. The diffusion barrier, formed e.g. from two circular triangular ridges and grooves (see Fig. 2), reduces the As loss from the micro volume during annealing mainly to an amount of diffusive transport through the microporous graphite. The cassettes with their micro volume therefore fundamentally differ from wafer support units described in the prior art according to e.g. JP 05-082527 A and JP 06-302532 A which allow a free gas access to the wafer surfaces. Moreover, the problems described above with respect to supports at points or at specific regions (see in particular JP 05-082527 A) are surely avoided by the support of the whole wafer main surface on the wafer support unit according to the invention. Furthermore, both heating to, and cooling from the annealing temperature can be accelerated, and temperature inhomogeneities over the wafer during the temperature holding period are decreased thereby. 
【００７９】
The thickness of the used wafer corresponds to the sawed thickness as in the conventional manufacturing process, i.e. the wafer annealing according to the invention does not require a modification of dimensional chain of the wafer manufacturing process.
【００８０】
As schematically shown in Fig. 3, after placing wafers into the cassettes, a graphite tube which matches with the outer diameter of the cassettes is put to enclose the cassette stack for the purpose of homogenization of the temperature field, and the graphite tube is then closed on both extremities by graphite plates. The thus formed annealing assembly (denoted in Fig. 3 by reference sign 100) is inserted into the temperature constant zone of a vertical cold wall annealing furnace. The furnace comprises a multiple heater assembly or contains, as shown in Fig. 3, a jacket heater 200 and two (floor and top) heaters 300 and is housed within a water-cooled, evacuated pressure container (not shown in Fig. 3). An As partial pressure in the annealing furnace, which conventionally is usually applied in a quartz ampoule, is consequently neither possible nor required.
【００８１】
The described construction comprises no elements made of quartz, whereby any contamination of the wafer deriving from quartz is excluded.
【００８２】
The heat treatment of the wafer is carried out under pure nitrogen or pure argon, which is respectively released from liquid gases, with an addition of ≦ 1 vol.% hydrogen. Before applying the pressure gas, the pressure container is alternately evacuated to 10-3 mbar and washed with pure nitrogen. Thus, the procedurally expensive and cumbersome annealing under As partial pressure can be disposed with. It is annealed in a temperature range between 800°C and 1050°C, and the total pressure of the process gas is 10-15 bar (1 x 106 to 1.5 x 106 Pa). The annealing time depends on the desired extraction depth; an example will be explained in further detail in example 1 below. A characteristic temperature/time-profile is illustrated in Fig. 4. It can be revealed thereby that the heating rate and the cooling rate are adjustable in a temperature dependent manner.
【００８３】
Further details of the invention can be gathered from the following examples.
【００８４】
(Example 1)
A SI VGF GaAs crystal having a target diameter of 100 mm was grown by a VGF type process described in more detail by Th. Bunger, D. Behr, St. Eichler, T. Flade, W. Fliegel, M. Jurisch, A. Kleinwechter, U. Kretzer, Th. Steinegger, B. Weinert in Mat. Sci. Technol. B80 (2001), 5, and, after heat treatment, cropping, cylindrical grinding, flattening and sampling for the characterization of the initial status, it was further worked to obtain wafers by in-hole-sawing to yield a standard thickness d0 = (725 ± 8) μm. The wafers were edge-grinded, purity-etched, washed, dried and stored until use under a non-oxidizing atmosphere (N2) by means of standard technology.
【００８５】
The inclusion of the wafers into the cassettes (diameter about 100 mm) of the invention was carried out in a laminar flow box. All cassettes of the device were filled with wafers (partially by dummy wafers). The free space above the wafer was 0.3 mm.
【００８６】
The stacked cassettes were completed to become an annealing assembly in the manner described above and were placed, in vertical direction, into an annealing furnace having 3 independently controllable heaters. The pressure recipient was 3 times alternately evacuated (respective final vacuum: ≦ 10-3mbar) and subsequently filled with ultrapure nitrogen up to a pressure of 13 bar (at the respective annealing temperature). The final fill was carried out with ultrapure nitrogen, to which 1 vol.% H2 was added. Annealing was carried out respectively at a nominal temperature of 950, 1000, 1050 and 1140°C with a maintenance time of 5 h, respectively. The heating rate was 40 K/min up to 400°C, and above that the heating rate was linearly decreased over time up to the numerical temperature to a rate approaching 0 K/min when reaching the nominal temperature. Cooling to room temperature was carried out in a corresponding reverse manner.
【００８７】
By the addition of hydrogen, an oxide layer formation and thus an optionally possible inhibition of As desorption during heat treatment is diminished. Due to a surface diffusion being increased by hydrogen, an aggregation of excessive gallium to droplets is eliminated. The roughness of the wafer surface after annealing is significantly reduced in comparison with that of a sawed/etched surface.
【００８８】
The annealed wafers were subsequently worked according to standard technology, namely, without edge-grinding, by laser labelling, damage etching and a double-sided preliminary polishing and a one-sided (at the front side) final polishing. Hereby, the thickness of the respectively removed surface-parallel layer is determined. 
【００８９】
The size distribution of As deposits after wafer annealing was examined, in the so-called edge view, by the known method of Laser Scattering Tomography (LST, cf. in this respect M. Naumann, J. Donecker, M. Neubert: Laser scattering experiments in VCz GaAs, J. Cryst. Growth 210 (2000) 203). That is, a region close to the edge of the wafer surface was illuminated and the scattered light emitted from the fracture edge is measured. In Fig. 5, examples for a wafer region is illustrated with respect to matrix precipitations (left) and decoration precipitations (right). The front side of the wafer faces to the top.
【００９０】
The wafer surfaces are indicated by broken lines. In a region Δ parallel to the surface, no matrix precipitates are noticed. In a region corresponding to essentially the same thickness of the region Δ, the scatter intensity of the decoration precipitates has been reduced significantly as well. It follows that the As deposits had been dissolved together with As extraction by means of the heat treatment, or their size distribution have been shifted to smaller dimensions. In correlation therewith, the number of COPs on the wafer surface has been significantly reduced in comparison with the original status.
【００９１】
A transport coefficient characterizing the As extraction was estimated from the well measurable depth Δ of the As deposit-free region. In Fig. 6, the transport coefficient is plotted against the reciprocal annealing temperature. The maintenance time required for obtaining the desired extraction depth at a prescribed temperature may be estimated thereby. It is referred to the above description with respect to a well applicable calculation formula. For example, the required maintenance time is 4 h for a mean extraction depth of 70 μm at 980°C. The mean size of As deposits rapidly increases to sizes typical for unannealed wafers at a distance from the wafer surface which is larger than the mean extraction depth. 
【００９２】
With wedge-etched samples of annealed wafers it was determined that a layer, which is close to the surface of the annealed wafer and which depends on the mean extraction depth having a decreased size of As deposits, has p-type conductivity due to a decrease of the EL2 concentration. With a mean extraction depth of 70 μm, the thickness of the p type layer is about 20 μm. The thickness region further extending into the annealed wafer still affected by As extraction remains semi-isolating (SI). The p type layer is reliably removed by damage etching and by advance polishing of the annealed wafer.
【００９３】
An evaluation of the structural perfection of the annealed wafers by means of dislocation etch pit density, residual strain level determined in a tensio-optical manner, and half width value determined by means of double crystal rocking curve mapping elucidated no differences to the corresponding results with crystal annealed wafers.
【００９４】
(Example 2)
Unannealed, cylindrically grinded and notched SI VGF GaAs single crystals having a diameter of 152 mm were worked to wafers having a mean thickness of (774 ± 8) μm by means of wire lapping. The wafers were purity-etched and damage-etched and were placed, as described in the first example, into the cassettes according to the invention having an inner diameter of about 153 mm and with providing a height of the free space above the wafers of 0.4 mm. The heat treatment was carried out at 980°C with a maintenance time of 4 h. Heating and cooling rates were identical to the values mentioned in the first example. The operating pressure of N2/H2 process gases at the nominal temperature was 12 bar, the hydrogen content was 1 vol.%.
【００９５】
The annealed wafers as well as the comparison wafers originating from the same crystals were edge-grinded, laser-labelled, damage-etched as well as double-sided pre-polished and one-sided final polished as well as finally purified. The final thickness of the wafer was (690 ± 5) μm and therefore lied at the upper tolerance limit for wafers having 150 mm diameter. Using standard procedures, subsequently the number of COPs in the classified size range of (0.2-2.0) μm and (0.3-2.0) μm, through a determination of the so-called "light point defects" (lpd) by using Surfscan 6420 (KLA-Tencor), as well as the geometric parameters of the wafers, by using SUPERSORTTM, were measured.
【００９６】
In Table 1, the mean number of COPs after wafer annealing is compared with that of the comparison wafers that have been subjected conventionally to a crystal annealing. It is apparent that by the wafer annealing the number of COPs was decreased in the respective size ranges by more than one order of magnitude. Compared with the comparison material, the frequency distribution is narrow after wafer annealing according to the invention, indicating a very good reproduceability and reliability of the extraction process according to the invention for the control of As deposits.
【００９７】
【表１】
2007081372.tif 000024
【００９８】
The annealed wafers were double-sided pre-polished and one-sided final-polished a second time and were again measured. The thickness was now in a range of the lower tolerance limit of (655 ± 5) μm. The number of COPs on the wafer surface was higher than after the first polishing step, but still was lower than the specification limit. By choosing the extraction depth it is thus possible to decrease the number of COPs in the whole allowable thickness range of the wafer below the respective specification limits.
【００９９】
The results of the measurement of the geometric parameters of the wafers are shown in Table 2. There are not significant differences. Thus, the annealing in the cassettes of the invention does not lead to a deterioration of the geometric parameters of the wafers in comparison with the conventional procedural operation. 
【０１００】
【表２】
2007081372.tif 000025
【０１０１】
For evaluating the homogeneity of properties being relevant for device elements, the EL20concentration of the annealed wafers was illustratively measured at a sector having a width of 7.5 mm along a wafer radius (0-RW) in <110> direction, at a lateral resolution of about 30 μm across and 270 μm parallel to the sector. The measurements were carried out by the known method of absorption in the near infrared at λ = 1064 nm, using the photo ionization cross sections of Silverberg et al. (P. Silverberg, P. Omeling, L. Samuelson: Appl. Phys. Lett. 52(1988)1689). Furthermore, whole wafer mappings of the electric resistivity with a resolution of 1.0 mm were measured by the TDCM method according to R. Stibal et al. (R. Stibal, J. Windscheif, W. Jantz: Contactless evaluation of semi-insulating GaAs wafer resistivity using the time dependent charge measurement, Semicond. Sci. Technol. 6 (1991)995-1001).
【０１０２】
The mean EL20concentration of the wafers was increased by the wafer annealing according to the invention by about 30% up to 1.40 x 1016cm-3 in comparison to wafers originating from crystals after the standard crystal annealing. As becomes apparent from Table 3, the relative standard deviation of the mean EL20 concentration is decreased from 12-16% to 4-5% after wafer annealing. The mesoscopic homogeneity of the EL20 distribution (see: M. Wickert: "Physikalische Mechanismen der Homogenisierung elektrischer Eigenschaften von GaAs-Substraten" ("Physical Mechanisms of the Homogenization of Electric Properties of GaAs Substrates"), Dissertation, Albert-Ludwigs-Universitat Freiburg im Breisgau, 1998), which was about 9% after crystal annealing, improved to about 4% by means of the wafer annealing. Corresponding to the increase of the EL20 concentration, the mean resistivity of the wafer decreased. Analogous to an improved EL20homogeneity, the annealed wafers were improved in the macroscopic and mesoscopic homogeneity of the resistance.
【０１０３】
【表３】
2007081372.tif 000026
【０１０４】
For evaluating the structural perfection of the annealed wafers, the dislocation etch pit density was determined according to the standard KOH etching and by determining the whole wafer mappings, and the mean half width value of the {004}-Cu-Kα double crystal rocking curve mappings with <110> rocking axis and 1x1 mm2 step width as well as 1x2 mm2 measurement spot size was determined. The results of these evaluations are contained in Table 4.
【０１０５】
【表４】
2007081372.tif 000027
【０１０６】
No significant differences to the corresponding results of crystal annealed wafers were found, i.e. the structural perfection of the annealed wafers is not altered by the heat treatment according to the invention in the annealing device of the invention.
【０１０７】
(Example 3)
Three unannealed and three crystal annealed SI VGF GaAs single crystals, each having a target diameter of 150 mm, were worked, after cropping and cylindrical grinding, to wafers having a mean thickness of (770±8) μm by means of wire lapping. The wafers were purification-etched and damage-etched, and, as described in the first example, were placed into the cassettes of the invention having an inner diameter of about 153 mm and a free space height of 0.4 mm. The heat treatment was carried out at 980°C for a maintenance time of 4 h. Heating and cooling rates were identical to those mentioned in the first example. The operation pressure of the N2/H2 process gases at the nominal temperature was 11-13 bar, the hydrogen content was 1 vol.%. 
【０１０８】
The annealed wafers were edge-grinded, laser-labelled, damage-etched as well as double-sided pre- and one-sided final-polished as well as final-polished according to standard procedures. A part of the wafers was double sided pre- and one-sided final-polished for a second time. 
【０１０９】
With these wafers, the fracture strength was measured after determining the number of COPs. The measurements were carried out by using a modified double ring test as described in more detail by SCHAPER et al. (M. Schaper, M. Jurisch, H.-J. Klaus, H. Balke, F. Bergner, R. Hammer, M. Winkler: Fracture Strength of GaAs Wafers, in B. Michel, T. Winkler, M. Werner, H. Fecht (Eds.): Proceedings 3rdInternat. Conf. MicroMat 2000, April  17-19, 2000, Berlin). The support ring having an inner diameter of 142 mm was made of PTFE, the load was applied to the center of the wafer by a stainless steel ball with 1/8". The final polished front sides of the wafers were respectively loaded in tension. The load/bending-curves were recorded until fracture. The examination result consists of the pair of the values fracture load/maximal bending (Fmax, f). The measurement results were standardized to a uniform wafer thickness of 675 μm. This standardization, as well as the calculation of the fracture strength based on the fracture load, were carried out on the basis of the theoretical analysis of the fracture tests by F. DUDERSTADT (F. Duderstadt: "Anwendung der von Karman'schen Plattentheorie und der Hertz'schen Pressung fur die Spannungsanalyse zur Biegung von GaAs-Wafern im modifizierten Doppelringtest" ("application of the Karman plate theory and the Hertz pressing for the tension analysis for the bending of GaAs wafers in the modified double ring test"), PhD thesis, TU Berlin, 2003).
【０１１０】
The characteristic fracture strength of the wafers after wafer annealing in comparison with the corresponding results with wafers of crystal annealed SI VGF GaAs single crystals are represented in Table 5.
【０１１１】
【表５】
2007081372.tif 000028
【０１１２】
The characteristic fracture strength of the annealed wafers is significantly higher than that of crystal annealed wafers. The reason for this difference is considered to be based on a decreased mean size of As deposits, obtained by the wafer annealing in the surface near regions, and the lower mean size of the COPs on the wafer surface resulting therefrom compared to the crystal annealed material. Apparently, the COPs act as seeds for initiating the fracture process.
【０１１３】
Comparison Wafers
【０１１４】
The wafers taken for comparison were made of SI VGF GaAs single crystals after crystal annealing. The annealing was carried out in quartz ampoules under an As partial pressure of 1 bar at 800°C with a holding time of 10 h. The heating and cooling rates were 0.5 K/min above 400°C.
【０１１５】
The invention is not limited to the specific examples; these are only illustrative in nature and serve for explanation. Individual features of various embodiments and examples can be combined as desired and as appropriate. Further, the person skilled in the art will note that various modifications and variations of the embodiments described herein are possible within the spirit and scope of the invention as defined by the appended claims.
【図面の簡単な説明】
【０１１６】
【図１】Fig. 1 schematically shows, in cross section, an embodiment of stacked annealing cassettes comprising a plurality of single wafer support units according to the invention.
【図２】Fig. 2 schematically shows the embodiment according to Fig. 1 in further detail, with an embodiment for an additional diffusion barrier.
【図３】Fig. 3 schematically shows, in cross section, an annealing furnace, in which a stack of plural wafer support units is placed.
【図４】Fig. 4 shows an example for a temperature/time-profile for the one-step wafer annealing according to the invention.
【図５】Fig. 5 shows a LST mapping of an annealed wafer, shown in a sectional edge view, with respect to matrix precipitates (left illustration) and decoration precipitates (right illustration).
【図６】Fig. 6 shows the temperature dependency of the effective transport coefficient for the extractive wafer annealing.
【符号の説明】
【０１１７】
10    wafer support unit
15    cover/bottom engaging structure
16    circular ridge
17    recesse
100    reference sign
200    jacket heater
300    heater
【請求項１】
A device for heat treating a wafer, which comprises a III-V semiconductor material at least at a surface thereof, at an increased temperature, wherein the device comprises at least one wafer support unit which is defined in its dimensions such that, after laying the wafer to be annealed onto the support, a cover is provided above said surface of the wafer,
without a distance, or
with a distance of maximally about 2 mm to said surface of the wafer.
【請求項２】
The device according to claim 1, wherein the wafer support unit comprises a continuous bottom, on which the wafer may lie flat, and thereby defining a micro volume by said cover being provided free of gap or spaced apart as specified.
【請求項３】
The device according to claim 1, wherein the wafer support unit is defined in its dimension such that the distance between the surface of the wafer to be annealed and the overlaid cover is 0.05-0.75 mm.
【請求項４】
The device according to claim 1, wherein the wafer support unit is further defined in its dimension such that a space diameter is defined which essentially corresponds to the wafer diameter, or which is maximally 110% of the diameter of the wafer to be annealed.
【請求項５】
The device according to claim 1, wherein the wafer support unit forms, together with the cover, a defined space for housing the wafer in such a manner that an unhindered free gas access to the wafer surfaces is not possible, but a limited gas exchange to the outside of the wafer support unit is possible.
【請求項６】
The device according to claim 1, comprising a multitude of wafer support units, which can be stacked in cassette form such that a wafer support unit comprises a support bottom for a first (nth) wafer, and that a wafer support unit stacked thereupon for an overlaying second ((n+1)th) wafer forms a height-limiting, complete cover for the space of the first (nth) wafer.
【請求項７】
The device according to claim 1, wherein the wafer support unit comprises a support bottom which is, at least partially or completely, made of a gas-permeable and/or porous material.
【請求項８】
The device according to claim 1, wherein the cover is made of a gas permeable and/or porous material.
【請求項９】
The device according to claim 7 or 8, wherein said material is made of a gas-permeable or micro-porous material obtained by pressing graphite particles.
【請求項１０】
The device according to claim 1, wherein the materials of the support, on which said wafer is supported, and/or the cover have a high thermal conductivity and a high flatness.
【請求項１１】
The device according to claim 1, wherein the wafer support unit forms a closed space and comprises a diffusion barrier which closes the micro volume formed by the closed space to the outside.
【請求項１２】
The device according to claim 1, which comprises no components made of fused silica or quartz glass.
【請求項１３】
A process for the heat treating a wafer, which had been prepared by separation from as-grown III-V single crystals having a diameter of ≧ 100 mm and which comprises a III-V semiconductor material at least at a surface thereof, at an increased temperature, wherein said wafer is heat treated in a status wherein said surface of the wafer
- is either directly covered by a gas-permeable and/or a porous material, or
- is covered by a material, which may be gas-permeable and/or porous or not, above said surface of the wafer at a distance of more than 0 mm to maximally about 2 mm.
【請求項１４】
A process for the heat treatment of wafers comprising a III-V semiconductor material at an increased temperature, wherein wafers, which had been prepared by separation from as-grown III-V single crystals having a diameter of ≧ 100 mm, are heat treated, after a step for purifying and etching and before a step for edge-grinding, in a heat treatment device free of quartz, the device comprising at least one wafer support.
【請求項１５】
The process according to claim 13 or 14, wherein the wafer is placed into the device according to claim 1 such that the front side of the wafer faces to the space which is defined in size by the overlay of the cover. 
【請求項１６】
The process according to claim 13 or 14, wherein a wafer is used which comprises single crystal GaAs.
【請求項１７】
The process according to claim 13 or 14, wherein the wafer had been prepared from single crystals grown by VGF or VB process.
【請求項１８】
The process according to claim 13 or 14, wherein the wafer is subjected to annealing in a one-step process only.
【請求項１９】
The process according to claim 13 or 14, wherein the heat treatment of the wafer is carried out in a temperature range of about 750-1150°C under inert gas atmosphere with a hydrogen content of at least about 0.5 vol.% and a total pressure of about 10-20 bar.
【請求項２０】
The process according to claim 13 or 14, wherein no As partial pressure is generated outside the wafer support unit by evaporating solid arsenic or in any other manner.
【請求項２１】
The process according to claim 13 or 14, wherein the device is placed into a container or furnace which provides for a temperature constant room.
【請求項２２】
The process according to claim 13 or 14, wherein the time for maintaining an annealing temperature is determined such that an As extraction depth is at least about 20 μm.
【請求項２３】
The process according to claim 13 or 14, wherein the time for maintaining an annealing temperature is determined such that a mean As extraction depth Leff is determined by, or results from the following formula:
【数１】
2007081372.tif 000029
,wherein D(T) is the transport coefficient of arsenic and T(t) denotes the temperature/time-profile of the annealing, the total time of which is t0;
or approximately according to
【数２】
2007081372.tif 000030
,wherein D(T) is the temperature coefficient at the annealing temperature T and t is the maintenance time at this temperature.
【請求項２４】
The process according to claim 13 or 14, wherein, in a temperature range between about 400°C and the nominal temperature, the heating rate is decreased from about 30-40 K/min to 0, and the cooling rate is increased from about 0 to 30-40 K/min.
【請求項２５】
The process according to claim 13 or 14, wherein the EL20 concentration of as-grown VB/VGF wafers having a dislocation density of about ≦ 1 x 104cm-2 is increased by at least about 30%.
【請求項２６】
A GaAs semiconductor single crystal wafer having a diameter of ≧ 100 mm and a dislocation density of about 
≦ 1 x 104 cm-2, wherein the characteristic fracture strength, up to which about 63.2% (Weibull distribution) of wafers have failed, is by at least about 25% higher than that of SI GaAs wafers from crystal annealed material.
【請求項２７】
A GaAs semiconductor single crystal wafer having a diameter of ≧ 100 mm and a dislocation density of about 
≦ 1 x 104 cm-2, wherein the characteristic fracture strength, up to which about 63.2% (Weibull distribution) of wafers fail, is higher than about 1900 MPa.
【請求項２８】
The GaAs semiconductor single crystal wafer according to claim 26 or 27, being further defined by at least one of the following features:
-      a concentration of total impurities other than carbon and boron of about ≦ 5 x 1014cm-3,
-      |Δ[EL2o]/[EL2o]| ≦ 7.5 % and σmesos≦ 6 %
-      lpd(0.3 - 2.0 μm) < 0.3 cm-2.
【請求項２９】
The GaAs semiconductor single crystal wafer according claim 26 or 27, which is obtainable by a process according to claim 13 or 14.
【要約】
A device for heat treating (annealing) a wafer comprising III-V semiconductor material at an increased temperature is described, wherein the device comprises at least one wafer support unit which is defined in its dimension such that, after overlaying the wafer to be annealed on the support, a cover is provided above the wafer surface without any distance or with a distance of maximally about 2 mm to the wafer surface.
Further, a process for heat treating III-V semiconductor material wafers and in particular of SI GaAs wafers having diameters larger than 100 mm and a dislocation density below 1 x 104cm-2 is described, wherein the wafers are placed into the device of the invention such that the front sides of the wafers face into the room defined in size by the overlay of the cover. The SI GaAs wafers being annealed in the device of the invention according to the inventive process have an at least 25% increased characteristic fracture strength (Weibull distribution), an improved radial macroscopic and mesoscopic homogeneity and an improved quality of the mechano-chemically polished surface. The characteristic fracture strength is higher than 1900 MPa. The structural perfection of the wafers is not altered by the wafer annealing.
【選択図】図１
【図１】
2007081372.tif 000031
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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