(57)【要約】【課題】ドリフト領域を位置制御性よく形成して耐圧を確保することが可能な半導体装置およびその製造方法を提供すること。【解決手段】第１の水平方向に延びる第１の部位とこれに直行する第２の水平方向の第２の部位とを有するゲート電極と、その両側壁の第１、第２の側壁絶縁膜と、ゲート電極の平面図形に内包される位置および大きさでゲート電極に対向位置する高抵抗半導体領域と、ゲート電極にゲート絶縁膜を介して対向する位置から第１の側壁絶縁膜の下側位置まで延在し、ゲート電極の第２の部位に対向する第１の水平方向の長さがゲート電極の第１の部位に対向する第２の水平方向の長さより長いドリフト領域と、これに隣接するドレイン領域と、ゲート電極にゲート絶縁膜を介して対向する位置から第２の側壁絶縁膜の下側位置まで延在する低濃度ソース領域と、これに隣接するソース領域とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の水平方向に延びる第１の部位と該第１の部位の端部から前記第１の水平方向に直行する第２の水平方向に延びる第２の部位とを有するゲート電極と、
前記ゲート電極の垂直方向下側に位置するゲート絶縁膜と、
前記ゲート電極の両側壁にそれぞれ形成された第１および第２の側壁絶縁膜と、
前記ゲート電極の平面図形に内包される位置および大きさで前記ゲート絶縁膜のみを介して前記ゲート電極に対向位置する高抵抗半導体領域と、
前記高抵抗半導体領域に隣接し、かつ、前記ゲート電極の前記第１、第２の部位に前記ゲート絶縁膜を介して対向する位置から前記第１の側壁絶縁膜の下側位置まで延在し、かつ、前記ゲート電極の前記第２の部位に対向する前記第１の水平方向の長さが前記ゲート電極の前記第１の部位に対向する前記第２の水平方向の長さより長いドリフト領域と、
前記ドリフト領域に隣接するドレイン領域と、
前記高抵抗半導体領域に隣接し、かつ、前記ゲート電極の前記第１、第２の部位に前記ゲート絶縁膜を介して対向する位置から前記第２の側壁絶縁膜の下側位置まで延在する低濃度ソース領域と、
前記低濃度ソース領域に隣接するソース領域と
を具備することを特徴とする半導体装置。
【請求項２】
前記ゲート電極の前記第２の部位の前記第１の水平方向の長さが、該ゲート電極の前記第１の部位の前記第２の水平方向の長さより長いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース領域が、前記低濃度ソース領域であって、前記ゲート電極の前記第２の部位に前記ゲート絶縁膜を介して対向する位置から前記第２の側壁絶縁膜の下側位置まで延在する前記低濃度ソース領域には隣接していないことを特徴とする請求項１記載の半導体装置。
【請求項４】
高抵抗半導体領域上に、第１の水平方向に延びる第１の部位と該第１の部位の端部から前記第１の水平方向に直行する第２の水平方向に延びる第２の部位とを備えたゲート電極と、該ゲート電極の垂直方向下側に位置するゲート絶縁膜とを有する積層構造を形成する工程と、
前記ゲート電極をマスクの一部にして、該ゲート電極の前記第１、第２の部位の連続する側方片側に位置する前記高抵抗半導体領域に対して、実質的に垂直方向に不純物注入して第１のドリフト領域を形成する工程と、
前記マスクを用いて、前記ゲート電極の前記第２の部位の下側にも不純物が注入されるように意図的な角度をつけて不純物注入し前記第１のドリフト領域に連続する第２のドリフト領域を形成する工程と、
前記ゲート電極の両側壁にそれぞれ第１、第２の側壁絶縁膜を形成する工程と、
前記第１、第２の側壁絶縁膜を別のマスクの一部にして実質的に垂直方向に不純物注入を行いドレイン領域とソース領域とを形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
第２のドリフト領域を形成する前記工程における前記意図的な角度が、垂直方向に対して３０度以上であることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、微細プロセスを適用する場合に好適な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置としてＬＤＭＯＳ（lateral diffused MOSFET）の分野でも近年急速に微細化が進んでおり、ＣＭＯＳで適用されてきた０．３５μｍルールや０．１８μｍルールというような微細プロセスの適用が増加している。微細プロセスでは、マスク合わせずれなどによる各領域の形成精度の確保がより難しくなる。確保ができない場合でも設計マージンを見ることで不都合のないように通常は製造を行う。
【０００３】
ＬＤＭＯＳでは、ドリフト領域がその耐圧にもっとも影響を与える領域であり、その領域形成にはそれなりの考慮が必要である。このための一つの例として、ゲート電極の側壁に接して側壁絶縁膜を形成し、この側壁絶縁膜を不純物注入のマスクの一部とすることでドリフト領域を位置精度よく形成するＬＤＭＯＳがある（例えば下記特許文献１）。
【特許文献１】特開２００４−２８８７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ドリフト領域を位置制御性よく形成して耐圧を確保することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、第１の水平方向に延びる第１の部位と該第１の部位の端部から前記第１の水平方向に直行する第２の水平方向に延びる第２の部位とを有するゲート電極と、前記ゲート電極の垂直方向下側に位置するゲート絶縁膜と、前記ゲート電極の両側壁にそれぞれ形成された第１および第２の側壁絶縁膜と、前記ゲート電極の平面図形に内包される位置および大きさで前記ゲート絶縁膜のみを介して前記ゲート電極に対向位置する高抵抗半導体領域と、前記高抵抗半導体領域に隣接し、かつ、前記ゲート電極の前記第１、第２の部位に前記ゲート絶縁膜を介して対向する位置から前記第１の側壁絶縁膜の下側位置まで延在し、かつ、前記ゲート電極の前記第２の部位に対向する前記第１の水平方向の長さが前記ゲート電極の前記第１の部位に対向する前記第２の水平方向の長さより長いドリフト領域と、前記ドリフト領域に隣接するドレイン領域と、前記高抵抗半導体領域に隣接し、かつ、前記ゲート電極の前記第１、第２の部位に前記ゲート絶縁膜を介して対向する位置から前記第２の側壁絶縁膜の下側位置まで延在する低濃度ソース領域と、前記低濃度ソース領域に隣接するソース領域とを具備する。
【０００６】
また、本発明の一態様に係る半導体装置の製造方法は、高抵抗半導体領域上に、第１の水平方向に延びる第１の部位と該第１の部位の端部から前記第１の水平方向に直行する第２の水平方向に延びる第２の部位とを備えたゲート電極と、該ゲート電極の垂直方向下側に位置するゲート絶縁膜とを有する積層構造を形成する工程と、前記ゲート電極をマスクの一部にして、該ゲート電極の前記第１、第２の部位の連続する側方片側に位置する前記高抵抗半導体領域に対して、実質的に垂直方向に不純物注入して第１のドリフト領域を形成する工程と、前記マスクを用いて、前記ゲート電極の前記第２の部位の下側にも不純物が注入されるように意図的な角度をつけて不純物注入し前記第１のドリフト領域に連続する第２のドリフト領域を形成する工程と、前記ゲート電極の両側壁にそれぞれ第１、第２の側壁絶縁膜を形成する工程と、前記第１、第２の側壁絶縁膜を別のマスクの一部にして実質的に垂直方向に不純物注入を行いドレイン領域とソース領域とを形成する工程とを具備する。
【発明の効果】
【０００７】
本発明によれば、ドリフト領域を位置制御性よく形成して耐圧を確保することが可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明に係る半導体装置の実施態様として、前記ゲート電極の前記第２の部位の前記第１の水平方向の長さが、該ゲート電極の前記第１の部位の前記第２の水平方向の長さより長い、とすることができる。
【０００９】
また、実施態様として、前記ソース領域が、前記低濃度ソース領域であって、前記ゲート電極の前記第２の部位に前記ゲート絶縁膜を介して対向する位置から前記第２の側壁絶縁膜の下側位置まで延在する前記低濃度ソース領域には隣接していない、とすることができる。
【００１０】
また、実施態様として、前記ドレイン領域および前記ソース領域が、ｎ型である、とすることができる。
【００１１】
また、実施態様として、前記ゲート電極が、前記第１、第２の部位としてそれぞれ２つの部位を有し、全体としてリング状である、とすることができる。
【００１２】
また、本発明の製造方法としての実施態様として、積層構造を形成する前記工程における前記ゲート電極が、前記第２の部位の前記第１の水平方向の長さとして、該ゲート電極の前記第１の部位の前記第２の水平方向の長さより長い、とすることができる。
【００１３】
また、実施態様として、ドレイン領域とソース領域とを形成する前記工程が、前記ゲート電極の前記側壁に形成された前記側壁絶縁膜のうち前記第２の部位の側壁に形成された前記側壁絶縁膜を該ソース領域を形成するためのマスクの一部とはしない、とすることができる。
【００１４】
また、実施態様として、積層構造を形成する前記工程における前記ゲート電極が、前記第１、第２の部位としてそれぞれ２つの部位があり、全体としてリング状である、とすることができる。
【００１５】
また、実施態様として、第２のドリフト領域を形成する前記工程における前記意図的な角度が、垂直方向に対して３０度以上である、とすることができる。
【００１６】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置（ＬＤＭＯＳ）の半導体領域上面を仮想的に示す模式的配置図である。図２は、図１中に示したＡ−Ａａ位置相当における矢視方向の断面を模式的に示す断面構造図である。図３は、図１中に示したＢ−Ｂａ位置相当における矢視方向の断面を模式的に示す断面構造図である。図２、図３では、図１において省略した半導体領域上に構造も主なものは示している。なお主なものでないとして省略の構成には例えばコンタクトや配線がある。
【００１７】
これらの図に示すように、このＬＤＭＯＳは、半導体領域上面に現われ出るものとして、ｎ型ドレイン領域１０、高抵抗ｐ型半導体領域２０、ｎ型ソース領域３０、ｐ型コンタクト領域４０、ｐ型ウェル領域５０を有し、半導体領域は、さらに、その上面に表出しない埋め込みｐ型領域７０、ｐ型半導体基板８０を有する。半導体領域上面の上には、ゲート電極６０、ゲート絶縁膜１０５、側壁絶縁膜９１、９２、層間絶縁膜１００を有する。ｎ型ドレイン領域１０は、ドリフト領域１２とこれを除くｎ型ドレイン領域１１とからなる。ｎ型ソース領域３０は、低濃度ソース領域３２とこれを除くｎ型ソース領域３１とからなる。
【００１８】
図１に示すように、半導体領域の上面は、内側からｎ型ドレイン領域１１、ドリフト領域１２、高抵抗ｐ型半導体領域２０、低濃度ソース領域３２、ｎ型ソース領域３１、ｐ型コンタクト領域４０、ｐ型ウェル領域５０の配置になっている。このうちのｎ型ソース領域３１（および最内側のｎ型ドレイン領域１１）を除き、それぞれが枠状の形状になっている。
【００１９】
図２に示すように、図示左右方向には、ｎ型ドレイン領域１０はそのドリフト領域１２がわずかにゲート電極６０に対向するように位置している。ゲート電極６０のドリフト領域１２が位置する側と反対の側には、ｎ型ソース領域３０の低濃度ソース領域３２がわずかにゲート電極６０に対向するように位置している。このような各配置とゲート絶縁膜１０５とにより、ゲート絶縁膜１０５直下の高抵抗ｐ型半導体領域２０にはチャネルが形成され得る。なお、ゲート絶縁膜１０５直下の高抵抗ｐ型半導体領域２０には、いわゆるチャネルインプラント領域が追加で形成されていてもよい。このインプラントによりしきい値電圧を所定に設定することができる。
【００２０】
図２において、ｎ型ドレイン領域１０のドリフト領域１２とこれを除くｎ型ドレイン領域１１との境界は、ゲート電極６０の片方の側壁上に形成された側壁絶縁膜９２の平面位置に対応している。また、ｎ型ソース領域３０の低濃度ソース領域３２とこれを除くｎ型ソース領域３１との境界は、ゲート電極６０のもう一方の側壁上に形成された側壁絶縁膜９１の平面位置に対応している。
【００２１】
また、図３に示すように、図示上下方向には、ｎ型ドレイン領域１０はそのドリフト領域１２が上記図２より長い寸法でゲート電極６０に対向するように位置している（対向長Ｌｄ２は例えば０．１μｍ）。ゲート電極６０のドリフト領域１２が位置する側と反対の側には、ｎ型ソース領域３０の低濃度ソース領域３２が上記図２と同様にわずかにゲート電極６０に対向するように位置している。なお、ゲート絶縁膜１０５直下の高抵抗ｐ型半導体領域２０であって低濃度ソース領域３２寄りには、いわゆるチャネルインプラント領域が形成されていてもよい。
【００２２】
図３において、ｎ型ドレイン領域１０のドリフト領域１２とこれを除くｎ型ドレイン領域１１との境界は、ゲート電極６０の片方の側壁上に形成された側壁絶縁膜９２の平面位置に対応している。側壁絶縁膜９２の平面位置に対応する図示のＬｄ１は例えば０．１μｍである。また、低濃度ソース領域３２は、ゲート電極６０のもう一方の側壁上に形成された側壁絶縁膜９１の平面位置に対応している。ここで、低濃度ソース領域３２に隣接してｎ型ソース領域３１は形成されていない。代わりにｐ型コンタクト領域４０となっている。
【００２３】
なお、本実施形態では、図２に示した方向のゲート電極６０の長さより図３に示した方向のゲート電極６０の長さの方が長い。こうすることでゲート電極下方の実質的にチャネルとなる領域の長さが短くなることはなく、耐圧劣化の恐れもなくなる。一方チャネル長を十分に長くとってある設計では、ゲート電極の長さが図２に示す方向と図３に示す方向とで同じ長さであってもよい。
【００２４】
ゲート電極６０は、全体として、第１の水平方向（図１で上下方向）に延びる第１の部位とこの第１の部位の端部から第１の水平方向に直行する第２の水平方向（図１で左右方向）に延びる第２の部位とを有し、かつ、第１、第２の部位としてそれぞれ２つの部位を有して全体としてリング形状である。
【００２５】
高抵抗ｐ型半導体領域２０は、動作中、ｎ型ソース領域３０の下側で高抵抗ｐ型半導体領域２０に隣接するｐ型ウェル領域５０、およびその上層側一部に隣接・形成されたｐ型コンタクト領域４０、さらにｐ型コンタクト領域４０上の図示省略したコンタクトの電気的導通により一定電位（通常はｎ型ソース領域３１と同電位）に保たれる。
【００２６】
ｐ型半導体基板８０上の埋め込みｐ型領域７０、ｐ型ウェル領域５０、および高抵抗ｐ型半導体領域２０の各領域は例えば以下のようにして形成される。まず、ｐ型半導体基板８０を用意し、この基板８０のある程度の深さに埋め込みｐ型領域７０を、例えばｐ型不純物の高加速注入を施し形成する。次に、基板８０の表層の所定一部領域にｐ型ウェル領域５０を形成する。ここでｐ型ウェル領域５０にならなかった基板８０の残り表層が高抵抗ｐ型半導体領域２０になる。
【００２７】
なお、図２、図３における基板８０および埋め込みｐ型領域７０については、上記とは別の製造方法を採用することにより、図示した導電型とは別の導電型とすることも可能である。またいずれの場合にもそれらの不純物濃度には相当に大きな自由度がある。
【００２８】
本実施形態に示した構造によれば、図１の上下方向にドリフト領域１２がより長く形成され、製造上発生し得る各領域の形成位置ずれに対する十分なマージンの確保がされている。したがって、この方向に実際に形成位置ずれが発生しても耐圧劣化が発生しない。この点に関しては、図２に示した方向のゲート電極６０の長さより図３に示した方向のゲート電極６０の長さの方が長い点も同様な寄与となる。例えば、５Ｖ耐圧の仕様のＬＤＭＯＳとして本実施形態を適用して、実際上７Ｖないし１０Ｖの耐圧とすることができる。さらに、図３に示したＢ−Ｂａ方向では、ｎ型ソース領域３１が形成されていないので、この方向でのゲート−ドレイン間容量が増加せず、高速動作が可能である。
【００２９】
次に、上記実施形態に係るＬＤＭＯＳの製造工程についてその主要部を図４、図５を参照して説明する。図４は、図１に示したＬＤＭＯＳを製造するための工程の一つを模式的に示す断面図である。図５は、図１に示したＬＤＭＯＳを製造するための工程の一つであって、図４に示した工程の後に行われる工程の一つを模式的に示す断面図である。図４、図５においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。両図の（ａ）は図１のＡ−Ａａ位置相当、（ｂ）は図１のＢ−Ｂａ位置相当の図示である。
【００３０】
図４に示す段階ではドリフト領域１２を形成する。なおこの段階で、図示するようにすでに低濃度ソース領域３２は形成されている。低濃度ソース領域３２は、ゲート電極６０をマスクの一部として用いて図示するような領域にあらかじめ形成しておくことができる。ドリフト領域１２は、ゲート電極６０の低濃度ソース領域３２が位置する側とは反対の側をマスクの一部とするように図示のマスク１１０を設けて行う。
【００３１】
より具体的には、Ａ−Ａａ方向に投影される面においては、図４（ａ）に示すように実質的に半導体領域に対して垂直に不純物注入を行う。「実質的に垂直」は例えば多少角度があってもよく例えば７度（垂直を０度として）とすることができる。また、Ｂ−Ｂａ方向に投影される面では、図４（ｂ）に示すようにゲート電極６０の下側にも不純物が注入されるように意図的な角度をつけて不純物注入を行う。意図的な角度としては例えば３０度以上（垂直を０度として）とすることができる。このようにして方向によって長さの異なるドリフト領域１２を形成する。
【００３２】
図５に示す段階は、ｎ型ドレイン領域１０のうちドリフト領域１２を除くｎ型ドレイン領域１１、およびｎ型ソース領域３０のうち低濃度ソース領域３２を除くｎ型ソース領域３１を形成する段階である。なお、図４に示す段階から図５に示す段階に至るまでの間に、ゲート電極６０の両側壁に接するように側壁絶縁膜９１、９２をあらかじめ形成しておく。側壁絶縁膜９１、９２の形成には、例えば、図４に示すドリフト領域１２の形成のあとマスク１１０を除去し、全面に絶縁膜を堆積させ、この堆積させた絶縁膜を中途段階までエッチングすればよい。この中途段階の残渣が側壁絶縁膜９１、９２である。
【００３３】
ｎ型ドレイン領域１１およびｎ型ソース領域３１の形成は、Ａ−Ａａ方向に投影の面では、形成すべきｎ型ドレイン領域１１およびｎ型ソース領域３１相当の位置が抜けていてかつゲート電極６０および側壁絶縁膜９１、９２がすべて現われているマスク１２０を形成して行う（図５（ａ））。このマスク１２０は、Ｂ−Ｂａ方向に投影の面では、形成すべきｎ型ドレイン領域１１の位置が抜けるようにゲート電極６０の位置の中途まで形成されている（図５（ｂ））。マスク１２０を用いた不純物注入は、図示するように半導体領域に対して実質的に垂直の向きで行う。
【００３４】
図５に示すようなマスク１２０を用いた不純物注入により、ゲート電極６０および側壁絶縁膜９１、９２も実際上マスクとして機能する。これによるｎ型ドレイン領域１１およびｎ型ソース領域３１形成の結果として、ドリフト領域１２（および低濃度ソース領域３１）をゲート電極６０に対して位置制御性よく存在させることができる。なお、図５に示す段階のあと、所定の別のマスクを用いてｐ型コンタクト領域４０を形成する。
【００３５】
本実施形態によれば、微細プロセスの適用に伴い側壁絶縁膜９１、９２をドリフト領域１２形成のためのマスクに用いるプロセスであっても、図３に示したＢ−Ｂａ方向のドリフト領域１２の長さを、素子オン抵抗等の特性に関与するＡ−Ａａ方向のドリフト領域１２の長さより確実に長く形成することができる。これにより、素子のオン抵抗等の特性に直接関与しないＢ−Ｂａ方向のドリフト領域１２の長さに起因して耐圧劣化が発生することがない。
【００３６】
以上本発明の実施形態について詳細を述べたが、種々の変形が可能である。例えばｎ型ソース領域３１は、あまり高速動作を必要としない用途であれば、Ｂ−Ｂａ位置の断面でも現われるように形成されてもよい。また、各半導体領域の導電型を逆にしてｐチャネルのデバイスとすることもできる。さらに。基板上に図１に示したユニットを複数有するようなデバイスとすることもできる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る半導体装置（ＬＤＭＯＳ）の半導体領域上面を仮想的に示す模式的配置図。
【図２】図１中に示したＡ−Ａａ位置相当における矢視方向の断面を模式的に示す断面構造図。
【図３】図１中に示したＢ−Ｂａ位置相当における矢視方向の断面を模式的に示す断面構造図。
【図４】図１に示したＬＤＭＯＳを製造するための工程の一つを模式的に示す断面図。
【図５】図１に示したＬＤＭＯＳを製造するための工程の一つであって、図４に示した工程の後に行われる工程の一つを模式的に示す断面図。
【符号の説明】
【００３８】
１０…ｎ型ドレイン領域、１１…ｎ型ドレイン領域（ドリフト領域除く）、１２…ドリフト領域、２０…高抵抗ｐ型半導体領域、３０…ｎ型ソース領域、３１…ｎ型ソース領域（低濃度ソース領域除く）、３２…低濃度ソース領域、４０…ｐ型コンタクト領域、５０…ｐ型ウェル領域、６０…ゲート電極、７０…埋め込みｐ型領域、８０…ｐ型半導体基板、９１、９２…側壁絶縁膜、１００…層間絶縁膜、１０５…ゲート絶縁膜、１１０…マスク（ドリフト領域１２形成用）、１２０…マスク（ｎ型ドレイン領域１１およびｎ型ソース領域３１の形成用）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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