(57)【要約】【課題】通信線の接続極性が入れ替わっていても、受信した信号レベルを反転させることなくスタートビットを検出することができる通信装置を提供する。【解決手段】アイドル状態がハイレベルの信号で表され、スタートビットがローレベルの信号で表され、データビット列の先頭のデータビットがハイレベルの信号である通信フレームを用いて、通信信号が所定の時間変化しない場合にアイドル状態であると判断すると共に通信線における実際の信号レベルに関わらず、通信線の信号レベルをハイレベルであるとする一方、通信信号が変化した場合にアイドル状態ではないと判断すると共に通信線における信号レベルを受け付けるハイレベル保持回路１０３と、ハイレベル保持回路１０３で受け付けられた信号レベルに基づいてスタートビットを検出して通信フレームの先頭を識別し、データビット列を取得するシリアル信号非同期受信部１０８とを備えた。【選択図】図１
2007150396.tif 000002
【特許請求の範囲】
【請求項１】
スタートビットとデータを表すデータビット列とを備える通信フレームを２線式の通信線を介して受信することにより、前記データを受信する通信装置であって、
前記通信線におけるアイドル状態は、前記通信線における第１の信号レベルによって表され、
前記スタートビットは、前記通信線における前記第１の信号レベルが反転した第２の信号レベルによって表され、
前記データビット列の先頭のデータビットは、前記第１の信号レベルにされているものであって、
前記通信線における信号レベルが予め設定された所定の時間継続して変化しない場合に、前記通信線がアイドル状態であると判断すると共に前記通信線における実際の信号レベルに関わらず、前記通信線の信号レベルを前記第１の信号レベルであるとする一方、前記通信線における信号レベルが変化した場合に前記通信線がアイドル状態ではないと判断すると共に前記通信線における信号レベルを受け付ける受付部と、
前記受付部により受け付けられた信号レベルに基づいて前記スタートビットを検出することにより前記通信フレームの先頭を識別し、前記データビット列を取得する受信部とを備えることを特徴とする通信装置。
【請求項２】
前記データビット列は、それぞれ前記第１及び第２の信号レベルの組み合わせにより構成された、第１の信号パターンと第２の信号パターンとをそれぞれ論理値０と論理値１とに対応させて前記データを表すものであり、
前記第２の信号パターンは、前記第１の信号パターンの信号レベルを反転させ、先頭の１ビットを削除して最後尾に前記第２の信号レベルによる１ビットを付加して得られる第３の信号パターンとは異なる信号パターンにされており、
前記第１の信号パターンは、前記第２の信号パターンの信号レベルを反転させ、先頭の１ビットを削除して最後尾に前記第２の信号レベルによる１ビットを付加して得られる第４の信号パターンとは異なる信号パターンにされていることを特徴とする請求項１記載の通信装置。
【請求項３】
前記第１の信号パターンと、前記第２及び第４の信号パターンとの間には、それぞれ少なくとも３ビットの異なるビットが設けられると共に、前記第３の信号パターンと、前記第２及び第４の信号パターンとの間にも、それぞれ少なくとも３ビットの異なるビットが設けられていることを特徴とする請求項２記載の通信装置。
【請求項４】
前記通信フレームは、最後尾に前記第１の信号レベルにされたストップビットをさらに備え、
前記受信部は、前記データビット列を取得した後に引き続き前記ストップビットが検出されなかった場合に、前記通信フレームの受信エラーであると判断するものであり、
前記通信フレームの後ろには、引き続き、前記通信フレームにおいて前記データビット列のすべてのビットが前記第２の信号レベルにされているダミーフレームが付加されていることを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２線式の通信線を介して通信を行うシリアル通信装置に関する。
【背景技術】
【０００２】
図６は、背景技術に係る通信装置の構成を示すブロック図である。図６に示すデータ伝送装置１００１は、シリアル信号送信部１１０１と、シリアル信号受信部１１０２と、を備え、２線式の通信線１００３を介してデータ伝送装置１００２と接続されている。シリアル信号送信部１１０１は、データ符号化部１１０４と、シリアル信号非同期送信部１１０５と、送信ラインドライバ回路１１０６とを備える。シリアル信号受信部１１０２は、データ復号化部１１０７と、シリアル信号非同期受信部１１０８と、レシーバ回路１１０９とを備える。
【０００３】
また、データ伝送装置１００１は、例えば、データ伝送装置１００１全体の動作を制御するための制御プログラム、送信しようとするデータを符号化するための符号化プログラム、及び受信した通信符号を復号化するための復号化プログラム等を記憶するＲＯＭ（Read Only Memory）、プログラムの実行中や実行後に生じるデータを一時的に保管したりするＲＡＭ（Random Access Memory）、及びシリアルＩ／Ｏ（シリアル信号非同期送受信インターフェース：ＵＡＲＴ（Universal Asynchronous Receiver Transmitter））等を１チップに集積したいわゆるシングルチップマイクロコントローラであるＣＰＵ１１１０を備える。
【０００４】
そして、ＣＰＵ１１１０は、前記符号化プログラムを実行することによりデータ符号化部１１０４として機能し、前記復号化プログラムを実行することによりデータ復号化部１１０７として機能する。さらに、シリアルＩ／Ｏは、シリアル信号非同期送信部１１０５、及びシリアル信号非同期受信部１１０８として機能する。
【０００５】
シリアル信号非同期送信部１１０５は、データ符号化部１１０４からの符号化されたデータを、シリアル変換すると共にスタートビット及びストップビットを付加して通信フレームとして送信ラインドライバ回路１１０６へ出力する。シリアル信号非同期受信部１１０８は、レシーバ回路１１０９で受信された信号からデータビット列を取得し、パラレル変換してデータ復号化部１１０７へ出力する。
【０００６】
送信ラインドライバ回路１１０６は、シリアル信号非同期送信部１１０５から出力されたシリアル信号を、通信線１００３を介してデータ伝送装置１００２へ送信するバッファアンプ回路等であり、例えばシリアル信号非同期送信部１１０５から出力されたシリアル信号の、論理値が「１」の場合に所定の正電圧、例えば２Ｖを、論理値が「０」の場合に所定の逆電圧、例えば−２Ｖを出力する。
【０００７】
レシーバ回路１１０９は、データ伝送装置１００２から通信線１００３を介して送信されたシリアル信号の信号レベルを検出し、その信号レベルが正電圧、例えば２Ｖであれば論理値「１」、その信号レベルが負電圧、例えば−２Ｖであれば論理値「０」としてデータを取得し、例えばＴＴＬ（Transisiter-Transister-Logic）レベルの信号に変換してシリアル信号非同期受信部１１０８へ出力する。
【０００８】
データ伝送装置１００２は、データ伝送装置１００１と同様に構成されており、シリアル信号送信部１２０１、シリアル信号受信部１２０２、データ符号化部１２０４、シリアル信号非同期送信部１２０５、送信ラインドライバ回路１２０６、データ復号化部１２０７、シリアル信号非同期受信部１２０８、及びレシーバ回路１２０９を備え、これらはシリアル信号送信部１１０１、シリアル信号受信部１１０２、データ符号化部１１０４、シリアル信号非同期送信部１１０５、送信ラインドライバ回路１１０６、データ復号化部１１０７、シリアル信号非同期受信部１１０８、及びレシーバ回路１１０９と、それぞれ同様であるのでその説明を省略する。
【０００９】
ところで、従来、一対の通信線１００３を介して調歩同期シリアル通信を行う場合、例えば図７に示すように、通信線１００３の配線間違いにより通信線の接続極性が入れ替わると、図８に示すように伝送符号の信号レベル（ハイ／ロー）が反転し、受信側で正しく通信信号を受信することができないという不都合があった。特に、スタートビットが反転してしまうと、受信側では通信フレームの先頭を検出できなかったり、誤ったビット位置で先頭を検出してしまったりするため、正しく通信データを取得することができなかった。
【００１０】
そこで、受信機側において、受信した伝送符号の信号レベルが反転していることを検出し、通信フレームの信号レベルを反転させることにより、通信線の接続極性が入れ替わっている場合であってもスタートビットを正しく検出することができるようにした通信装置が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平６−１９７１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上述のように、受信した伝送符号の信号レベルが反転していることを検出して通信フレームの信号レベルを反転させる場合には、伝送符号の信号レベルが反転していることを検出するための論理回路や、受信した通信フレームの信号レベルを反転させるための信号反転回路等を備える必要があり、回路規模が増大したり、受信信号の判定論理を反転させるといったアルゴリズムの複雑化を生じるという不都合があった。
【００１２】
本発明は、このような問題に鑑みて為された発明であり、通信線の接続極性が入れ替わっている場合であっても、受信した信号レベルを反転させることなくスタートビットを検出することができる通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述の目的を達成するために、本発明の第１の手段に係る通信装置は、スタートビットとデータを表すデータビット列とを備える通信フレームを２線式の通信線を介して受信することにより、前記データを受信する通信装置であって、前記通信線におけるアイドル状態は、前記通信線における第１の信号レベルによって表され、前記スタートビットは、前記通信線における前記第１の信号レベルが反転した第２の信号レベルによって表され、前記データビット列の先頭のデータビットは、前記第１の信号レベルにされているものであって、前記通信線における信号レベルが予め設定された所定の時間継続して変化しない場合に、前記通信線がアイドル状態であると判断すると共に前記通信線における実際の信号レベルに関わらず、前記通信線の信号レベルを前記第１の信号レベルであるとする一方、前記通信線における信号レベルが変化した場合に前記通信線がアイドル状態ではないと判断すると共に前記通信線における信号レベルを受け付ける受付部と、前記受付部により受け付けられた信号レベルに基づいて前記スタートビットを検出することにより前記通信フレームの先頭を識別し、前記データビット列を取得する受信部とを備えることを特徴としている。
【００１４】
この構成によれば、通信線の接続極性が入れ替わっているために信号レベルが反転している場合であっても、データビット列の先頭のデータビットは第１の信号レベルにされているので、データビット列の先頭のビットがスタートビットとして機能する。このため受信した信号レベルを反転させることなくスタートビットを検出することができる。
【００１５】
また、上述の通信装置において、前記データビット列は、それぞれ前記第１及び第２の信号レベルの組み合わせにより構成された、第１の信号パターンと第２の信号パターンとをそれぞれ論理値０と論理値１とに対応させて前記データを表すものであり、前記第２の信号パターンは、前記第１の信号パターンの信号レベルを反転させ、先頭の１ビットを削除して最後尾に前記第２の信号レベルによる１ビットを付加して得られる第３の信号パターンとは異なる信号パターンにされており、前記第１の信号パターンは、前記第２の信号パターンの信号レベルを反転させ、先頭の１ビットを削除して最後尾に前記第２の信号レベルによる１ビットを付加して得られる第４の信号パターンとは異なる信号パターンにされていることを特徴としている。
【００１６】
この構成によれば、通信線の接続極性が入れ替わって信号レベルが反転しているために、受信部によって、第１の信号パターンにおける先頭の１ビットを削除して最後尾に前記第２の信号レベルによる１ビットを付加して得られる第３の信号パターンが受信された場合であっても、第３の信号パターンは第２の信号パターンとは異なる信号パターンとなり、第２の信号パターンにおける先頭の１ビットを削除して最後尾に前記第２の信号レベルによる１ビットを付加して得られる第４の信号パターンが受信された場合であっても、第４の信号パターンは第１の信号パターンとは異なる信号パターンとなるので、通信線の接続極性が入れ替わっている場合であっても、第１の信号パターンで示される論理値０と、第２の信号パターンで示される論理値１とを判別することができる。
【００１７】
そして、上述の通信装置において、前記第１の信号パターンと、前記第２及び第４の信号パターンとの間には、それぞれ少なくとも３ビットの異なるビットが設けられると共に、前記第３の信号パターンと、前記第２及び第４の信号パターンとの間にも、それぞれ少なくとも３ビットの異なるビットが設けられていることを特徴としている。
【００１８】
この構成によれば、第１の信号パターンと、第２、第４の信号パターンとの間、及び第３の信号パターンと、第２、第４の信号パターンとの間で、少なくとも３ビット異なっているので、通信で１ビット誤りが生じた場合であっても、正しいデータビット列に対しては１ビットしか異ならないのに対して、他のデータビット列に対しては少なくとも２ビット異なるので、一致するビット数が最も多いデータビット列を選択することにより、正しい論理値を検出することができる。
【００１９】
また、上述の通信装置において、前記通信フレームは、最後尾に前記第１の信号レベルにされたストップビットをさらに備え、前記受信部は、前記データビット列を取得した後に引き続き前記ストップビットが検出されなかった場合に、前記通信フレームの受信エラーであると判断するものであり、前記通信フレームの後ろには、引き続き、前記通信フレームにおいて前記データビット列のすべてのビットが前記第２の信号レベルにされているダミーフレームが付加されていることを特徴としている。
【００２０】
この構成によれば、データビット列を取得した後に引き続きストップビットが検出されなかった場合に通信フレームの受信エラーを検出することができると共に、通信線の接続極性が入れ替わって信号レベルが反転している場合であっても当該通信フレームに引き続き付加されているダミーフレームをストップビットとして検出することができるので、通信線の接続極性が入れ替わって信号レベルが反転している場合において受信エラーを検出することが抑制される。
【発明の効果】
【００２１】
このような構成の通信装置は、通信線の接続極性が入れ替わっているために信号レベルが反転している場合であっても、データビット列の先頭のデータビットは第１の信号レベルにされているので、データビット列の先頭のビットがスタートビットとして機能する。このため受信した信号レベルを反転させることなくスタートビットを検出することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。また、本実施形態においては、請求項における第１のレベルを電圧ハイレベルとし、第２のレベルを電圧ローレベルとする。
【００２３】
図１は、本発明の一実施形態に係るデータ伝送装置の構成の一例を説明するためのブロック図である。図１に示すデータ伝送装置１は、シリアル信号送信部１０１と、シリアル信号受信部１０２と、ハイレベル保持回路１０３とを備え、２線式の通信線３を介してデータ伝送装置２と接続されている。シリアル信号送信部１０１は、データ符号化部１０４と、シリアル信号非同期送信部１０５と、送信ラインドライバ回路１０６とを備える。シリアル信号受信部１０２は、データ復号化部１０７と、シリアル信号非同期受信部１０８と、レシーバ回路１０９とを備える。
【００２４】
また、データ伝送装置１は、例えば、データ伝送装置１全体の動作を制御するための制御プログラム、送信しようとするデータを符号化するための符号化プログラム、及び受信した通信符号を復号化するための復号化プログラム等を記憶するＲＯＭ（Read Only Memory）、プログラムの実行中や実行後に生じるデータを一時的に保管したりするＲＡＭ（Random Access Memory）、及びシリアルＩ／Ｏ（シリアル信号非同期送受信インターフェース：ＵＡＲＴ（Universal Asynchronous Receiver Transmitter））等を１チップに集積したいわゆるシングルチップマイクロコントローラであるＣＰＵ１１０を備える。
【００２５】
そして、ＣＰＵ１１０は、前記符号化プログラムを実行することによりデータ符号化部１０４として機能し、前記復号化プログラムを実行することによりデータ復号化部１０７として機能する。さらに、シリアルＩ／Ｏは、シリアル信号非同期送信部１０５、及びシリアル信号非同期受信部１０８として機能する。
【００２６】
シリアル信号非同期送信部１０５は、データ符号化部１０４からの符号化されたデータを、シリアル変換すると共にスタートビット及びストップビットを付加して通信フレームとして送信ラインドライバ回路１０６へ出力する。シリアル信号非同期受信部１０８は、ハイレベル保持回路１０３からの受信信号ＲＤ２において、スタートビットを検出することにより通信フレームを同期して受信すると共に通信フレームからデータビット列を取得し、パラレル変換してデータ復号化部１０７へ出力する。また、シリアル信号非同期受信部１０８は、受信した通信フレームの最後尾にストップビットがなかった場合、受信エラーと判定する。
【００２７】
送信ラインドライバ回路１０６は、シリアル信号非同期送信部１０５から出力されたシリアル信号を、通信線３を介してデータ伝送装置２へ送信するバッファアンプ回路等であり、例えばシリアル信号非同期送信部１０５から出力されたシリアル信号の、論理値が「１」の場合に所定の正電圧、例えば２Ｖを、論理値が「０」の場合に所定の逆電圧、例えば−２Ｖを出力する。
【００２８】
図２は、レシーバ回路１０９の構成の一例を示すブロック図である。図２に示すレシーバ回路１０９は、フィルタ回路１１１と、リミッタアンプ１１２とを備える。そして、レシーバ回路１０９において、データ伝送装置２から通信線３を介して受信した差動信号１１３は、フィルタ回路１１１を介してリミッタアンプ１１２に入力され、リミッタアンプ１１２によって、例えばＴＴＬ（Transistor transistor logic）レベル等、ハイレベル保持回路１０３により受信可能な信号レベルに変換されると共に受信信号ＲＤ１として出力される。
【００２９】
図１に戻って、ハイレベル保持回路１０３は、例えば、エッジ検出部１１５と、インバータ１１６と、ＮＡＮＤゲート１１７とから構成される。エッジ検出部１１５は、例えばフリップフロップ回路等を用いて構成されており、レシーバ回路１０９からの受信信号ＲＤ１の立ち上がり、及び立ち下がりのワンショットのトリガに応じて、予め設定された一定時間、ＮＡＮＤゲート１１７へ出力する制御信号をハイレベルに保持した後、ローレベルに変化させることにより、立ち上がり、及び立ち下がりのエッジがあるときはハイレベルを出力し、エッジがないときはローレベルを出力する。
【００３０】
また、レシーバ回路１０９からの受信信号ＲＤ１は、インバータ１１６を介してＮＡＮＤゲート１１７へ出力される。そして、ＮＡＮＤゲート１１７によって、エッジ検出部１１５からの制御信号と、インバータ１１６からの反転された受信信号ＲＤ１とに対してＮＡＮＤ演算が施された信号が、シリアル信号非同期受信部１０８へ受信信号ＲＤ２として出力される。
【００３１】
これにより、通信線３における信号レベルが予め設定された所定の時間、継続して変化しない場合に、通信線３がアイドル状態であると判断されてエッジ検出部１１５からＮＡＮＤゲート１１７への制御信号がローレベルにされ、通信線３における実際の信号レベルに関わらず、ＮＡＮＤゲート１１７からシリアル信号非同期受信部１０８へハイレベルにされた受信信号ＲＤ２が出力される。
【００３２】
また、通信線３における信号レベルが変化した場合に、ハイレベル保持回路１０３によって、通信線３がアイドル状態ではないと判断されてＮＡＮＤゲート１１７へ出力される制御信号がハイレベルにされ、レシーバ回路１０９から出力された受信信号ＲＤ１が、ＮＡＮＤゲート１１７から受信信号ＲＤ２としてシリアル信号非同期受信部１０８へ出力される。
【００３３】
データ伝送装置２は、データ伝送装置１と同様に構成されており、シリアル信号送信部２０１、シリアル信号受信部２０２、ハイレベル保持回路２０３、データ符号化部２０４、シリアル信号非同期送信部２０５、送信ラインドライバ回路２０６、データ復号化部２０７、シリアル信号非同期受信部２０８、及びレシーバ回路２０９を備え、これらはシリアル信号送信部１０１、シリアル信号受信部１０２、ハイレベル保持回路１０３、データ符号化部１０４、シリアル信号非同期送信部１０５、送信ラインドライバ回路１０６、データ復号化部１０７、シリアル信号非同期受信部１０８、及びレシーバ回路１０９と、それぞれ同様であるのでその説明を省略する。
【００３４】
次に、上述のように構成されたデータ伝送装置２から送信されたデータをデータ伝送装置１によって受信する動作を説明する。図３は、データ符号化部２０４による符号化動作を説明するための図である。
【００３５】
まず、データ符号化部２０４によって、送信しようとするデータ「１００１」の各論理値が、第１の信号レベルに対応するビット「１」と、第２の信号レベルに対応するビット「０」との組み合わせにより構成された８ビットのデータビット列により符号化される。具体的には、データ「１００１」の論理符号「０」は、データビット列「１０１０１０１０」（第１の信号パターンに対応）により表され、データ「１００１」の論理符号「１」は、データビット列「１００１１００１」（第２の信号パターンに対応）により表される。
【００３６】
この場合、論理符号「０」を表すデータビット列「１０１０１０１０」と、データビット列「１０１０１０１０」をビット反転させ、先頭の１ビットを削除して最後尾にビット「０」を付加して得られるデータビット列「１０１０１０１０」（第３の信号パターンに対応）とは等しく、論理符号「１」を表すデータビット列「１００１１００１」（第２の信号パターン）とは異なる。一方、論理符号「１」を表すデータビット列「１００１１００１」をビット反転させ、先頭の１ビットを削除して最後尾にビット「０」を付加して得られるデータビット列は、「１１００１１００」（第４の信号パターンに対応）となる。
【００３７】
ＣＰＵでは、スタートビットを起点にデータビット列を受信するので、通信線３が正しく接続された場合の論理符号「０」及び通信線３の接続極性が入れ替わって接続された場合の論理符号「０」は、データビット列「１０１０１０１０」としてＣＰＵに認識され、通信線３が正しく接続された場合の論理符号「１」がデータビット列「１００１１００１」としてＣＰＵに認識され、通信線３の接続極性が入れ替わって接続された場合の論理符号「１」（図３では「１」のオーバーバーで示す）が、データビット列「１１００１１００」としてＣＰＵに認識される。
【００３８】
また、これらのデータビット列「１０１０１０１０」「１００１１００１」「１１００１１００」は、いずれも先頭ビットが「１」にされている。そして、論理符号「０」を表すデータビット列「１０１０１０１０」と、論理符号「１」を表すデータビット列「１００１１００１」とは、３，４，７，８ビット目の計４ビットが異なり、論理符号「０」を表すデータビット列「１０１０１０１０」と、通信線３の接続極性が入れ替わって接続された場合の論理符号「１」を表すデータビット列「１１００１１００」とは、２，３，６，７ビット目の計４ビットが異なるようにされている。
【００３９】
また、３，７ビット目がビット「１」のデータビット列は、論理符号「０」を表すデータビット列「１０１０１０１０」のみとされており、４，８ビット目がビット「１」のデータビット列は、論理符号「１」を表すデータビット列「１００１１００１」のみとされており、２，６ビット目がビット「１」のデータビット列は、通信線３の接続極性が入れ替わって接続された場合の論理符号「１」を表すデータビット列「１１００１１００」のみとされているので、各論理符号を表すデータビット列をそれぞれ判別可能にされている。
【００４０】
次に、符号化されたデータ「１００１」、すなわちデータビット列「１００１１００１」「１０１０１０１０」「１０１０１０１０」「１００１１００１」が、データ符号化部２０４からシリアル信号非同期送信部２０５へ出力される。図４は、データ伝送装置２の送信動作及びデータ伝送装置１の受信動作を説明するためのタイミングチャートである。シリアル信号非同期送信部２０５は、データ符号化部２０４からの符号化されたデータを８ビット毎のシリアルデータに変換し、各シリアルデータの先頭にスタートビットＳＴ「０」、最後尾にストップビットＳＰ「１」を付加して通信フレーム３０１，３０２，３０３，３０４を生成すると共に、当該通信フレームを送信信号ＳＤとして、送信ラインドライバ回路２０６と通信線３とを介してデータ伝送装置１へ送信する。
【００４１】
具体的には、図４の送信信号ＳＤに示すように、通信線３がアイドル状態の場合、送信信号ＳＤはハイレベルにされている。そして、シリアル信号非同期送信部２０５によって、送信信号ＳＤの送信が開始され、通信フレーム３０１，３０２，３０３，３０４が連続して送信される。さらに、例えば、データ符号化部２０４からシリアル信号非同期送信部２０５へデータビット列「００００００００」が出力されることにより、シリアル信号非同期送信部２０５によって、通信フレーム３０４の後ろに連結してダミーフレーム３０５が出力される。
【００４２】
ダミーフレーム３０５は、データビット列「００００００００」の前後にそれぞれスタートビットＳＴ「０」とストップビットＳＰ「１」とが付加されたものであり、ダミーフレーム３０５が送信されると、スタートビットＳＴの１ビット＋データビット８ビット、計９ビット分、送信信号ＳＤがローレベルにされた後、ストップビットＳＰによって送信信号ＳＤがハイレベルにされる。以降、通信線３は、アイドル状態を示すべくハイレベルにされる。
【００４３】
次に、データ伝送装置１におけるレシーバ回路１０９よって、送信ラインドライバ回路２０６から出力された送信信号ＳＤが、通信線３を介して受信され、受信信号ＲＤ１としてハイレベル保持回路１０３へ出力される。通信線３が正しく配線されている場合、受信信号ＲＤ１として送信信号ＳＤと同様の信号が得られるので、以降、送信信号ＳＤと同様の信号がハイレベル保持回路１０３を介して受信信号ＲＤ２としてシリアル信号非同期受信部１０８へ出力され、シリアル信号非同期受信部１０８によって、本来のスタートビットＳＴが検出されると共にデータビット列が取得される。
【００４４】
しかし、配線間違いにより通信線３の接続極性が入れ替わって接続されていると、図４に示すように、受信信号ＲＤ１は送信信号ＳＤの信号レベル（ハイ／ロー）が反転し、通信フレーム３０１，３０２，３０３，３０４及びダミーフレーム３０５がビット反転した信号となる。
【００４５】
そして、ハイレベル保持回路１０３によって、受信信号ＲＤ１に基づき受信信号ＲＤ２が生成されると共にシリアル信号非同期受信部１０８へ出力される。この場合、例えば、ハイレベル保持回路１０３を備えない従来の構成によるデータ電送装置においては、まず、通信線３がアイドル状態の場合、例えば、受信信号ＲＤ１がそのままシリアル信号非同期受信部１０８に入力され、アイドル状態において受信信号ＲＤ１がローレベルになっているためにシリアル信号非同期受信部１０８は、アイドル状態を検出することができず、また、スタートビットＳＴ及びストップビットＳＰがビット反転しているため、通信フレームの先頭を検出できないために同期がとれない結果、通信フレーム３０１，３０２，３０３，３０４のデータを正しく受信することができない。
【００４６】
しかし、図１に示すデータ伝送装置１においては、受信信号ＲＤ１が変化しない場合には、ハイレベル保持回路１０３によって、シリアル信号非同期受信部１０８への受信信号ＲＤ２がアイドル状態を示すべくハイレベルにされている。そのため、シリアル信号非同期受信部１０８は、通信線３の接続極性が入れ替わって接続されている場合であっても、アイドル状態を検出することができる。
【００４７】
また、ハイレベル保持回路１０３におけるエッジ検出部１１５によって、受信信号ＲＤ１における反転したスタートビットＳＴの立ち上がりが検出され、通信線３がアイドル状態ではないと判断されてＮＡＮＤゲート１１７への制御信号がハイレベルにされ、以降、反転した通信フレーム３０１，３０２，３０３，３０４及びダミーフレーム３０５が、受信信号ＲＤ２としてシリアル信号非同期受信部１０８へ出力される。
【００４８】
そうすると、シリアル信号非同期受信部１０８によって、まず受信信号ＲＤ２の通信フレーム３０１におけるデータビット列の先頭ビットが反転してローレベルになっていることにより、スタートビットＳＴと判断され、以降の８ビット＋１ビットが、通信フレーム３０６のデータビット列＋ストップビットＳＰとして受信される。
【００４９】
この場合、データビット列の先頭ビットは、必ず「１」となるように符号化されているので、シリアル信号非同期受信部１０８は、通信線３の接続極性が入れ替わって接続されている場合であっても、必ずデータビット列の先頭ビットをスタートビットＳＴとして検出することができ、受信した信号レベルを反転させることなくスタートビットを検出して同期をとることができる。
【００５０】
以降、通信フレーム３０１の場合と同様に、通信フレーム３０２，３０３，３０４についても、シリアル信号非同期受信部１０８によって、データビット列の先頭ビットが反転していることにより、スタートビットＳＴと判断され同期されて、以降の８ビット＋１ビットが、それぞれ通信フレーム３０７，３０８，３０９のデータビット列＋ストップビットＳＰとして受信される。
【００５１】
図４において、通信フレーム３０４の後ろに引き続き、ダミーフレーム３０５が連結されている例を示したが、図５に示すように、通信フレーム３０４の後ろにダミーフレーム３０５が連結されていない場合には、受信信号ＲＤ２における通信フレーム３０９のデータビット列の後ろは、ハイレベル保持回路１０３によってハイレベルにされた後も、ローレベルからハイレベルへ変化するまでの遅延時間τが生じる。
【００５２】
この場合、エッジ検出部１１５に、エッジが入力されなくなった後にハイレベル保持回路１０３によって受信信号ＲＤ２がハイレベルにされるまでの遅延時間τがビット長よりも長いと、本来、通信フレーム３０９のストップビットＳＰ「１」があるべきビット位置Ｘが、ビット「０」になってしまい、シリアル信号非同期受信部１０８によって、ストップビットＳＰが検出されないために受信エラーと判定されてしまう。
【００５３】
しかし、図４において、通信フレーム３０４の後ろに引き続きダミーフレーム３０５が連結されているので、ダミーフレーム３０５の先頭すなわちスタートビットＳＴが反転したビット「１」が、シリアル信号非同期受信部１０８によって通信フレーム３０９のストップビットＳＰとして受信されるので、シリアル信号非同期受信部１０８の受信エラーを回避することができる。
【００５４】
次に、シリアル信号非同期受信部１０８によって、通信フレーム３０６，３０７，３０８，３０９のデータビット列「１１００１１００」「１０１０１０１０」「１０１０１０１０」「１１００１１００」が、それぞれパラレル変換され受信データとしてデータ復号化部１０７へ出力される。
【００５５】
次に、データ復号化部１０７によって、シリアル信号非同期受信部１０８からのデータビット列「１１００１１００」「１０１０１０１０」「１０１０１０１０」「１１００１１００」が、復号化される。すなわち、データビット列「１１００１１００」は、通信線３の接続極性が入れ替わって接続された場合の論理符号「１」のデータビット列と一致するので、論理符号「１」に復号される。次に、データビット列「１０１０１０１０」は、論理符号「０」のデータビット列と一致するので、論理符号「０」に復号される。同様にして、データ復号化部１０７によって、データビット列「１０１０１０１０」「１１００１１００」が復号化され、受信データ「１００１」が生成される。
【００５６】
以上の動作により、データ伝送装置１は、通信線３の接続極性が入れ替わって接続されている場合であっても、データ伝送装置２から送信されたデータを正しく受信することができる。
【００５７】
なお、データ復号化部１０７は、シリアル信号非同期受信部１０８からのデータビット列と、論理符号「１」「０」を表すデータビット列との一致を検出することにより、データビット列から論理符号への復号を行う例を示したが、例えば、データビット列が１ビット毎に「０」「１」を繰り返す短パルス符号列で構成されている場合にこれを論理符号「０」とし、データビット列が２ビット毎に「００」「１１」を繰り返す長パルス符号列で構成されている場合にこれを論理符号「１」として復号化する構成としても良い。
【００５８】
また、データ復号化部１０７は、シリアル信号非同期受信部１０８からのデータビット列が、論理符号「０」を表すデータビット列「１０１０１０１０」及び論理符号「１」を表すデータビット列「１００１１００１」「１１００１１００」との間で一致するビット数が最も多いデータビット列により表されている論理符号への復号を行う構成であっても良い。
【００５９】
例えば、受信データが通信誤り等によって１ビット誤りを生じ、例えば論理符号「０」を表すデータビット列「１０１０１０１０」のうち２ビット目が「１」に化けて「１１１０１０１０」となった場合、各論理符号を表すデータビット列との間で一致するビット数は、論理符号「０」を表すデータビット列「１０１０１０１０」との間では７ビット一致、論理符号「１」を表すデータビット列「１００１１００１」との間では３ビット一致、通信線３の接続極性が入れ替わって接続された場合の論理符号「１」を表すデータビット列「１１００１１００」との間では、５ビット一致する。
【００６０】
そうすると、論理符号「０」を表すデータビット列「１０１０１０１０」との間での一致するビットの個数が最も多いので、データビット列「１１１０１０１０」は、論理符号「０」へ、復号される。これにより、受信データの１ビット誤りを訂正することができる。
【００６１】
なお、論理符号「０」を表すデータビット列「１０１０１０１０」と、論理符号「１」を表すデータビット列「１００１１００１」とは、３，４，７，８ビット目の計４ビットが異なり、論理符号「０」を表すデータビット列「１０１０１０１０」と、通信線３の接続極性が入れ替わって接続された場合の論理符号「１」を表すデータビット列「１１００１１００」とは、２，３，６，７ビット目の計４ビットが異なる例を示したが、それぞれ計４ビットではなく計３ビット異なるようにされていてもよい。
【００６２】
各データビット列間で、少なくとも３ビット異なっていれば、１ビット誤りに対して、正しいデータビット列に対しては１ビットしか異ならないのに対して、他のデータビット列に対しては少なくとも２ビット異なるので、一致するビット数が最も多いデータビット列を選択することにより、１ビット誤りを正しい論理符号に訂正することができる。
【００６３】
また、例えば、論理符号「１」を表すデータビット列「１００１１００１」の１，３，５，８ビット目にビット誤りが生じて、データ復号化部１０７に「０１１００１０１」が入力された場合、論理符号「１」のデータビット列とは４ビット一致し、論理符号「０」のデータビット列とは２ビット一致し、通信線３の接続極性が入れ替わって接続された場合における論理符号「１」のデータビット列とは２ビット一致するため、データ誤りを生じたビット位置によっては、一致するビット数が最も多いデータビット列を選択することにより４ビット誤りを正しい論理符号に訂正することができる。
【００６４】
また、データ復号化部１０７は、シリアル信号非同期受信部１０８からのデータビット列がデータビット列「１０１０１０１０」「１００１１００１」「１１００１１００」のいずれとも一致しない場合、これを通信誤りとして検出することができるので、通信フレームに別途パリティビット等、誤り検出用のビットを備える必要がなく、誤り検出を容易にすることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態に係るデータ伝送装置の構成の一例を説明するためのブロック図である。
【図２】図１に示すレシーバ回路の構成の一例を示すブロック図である。
【図３】図１に示すデータ符号化部による符号化動作を説明するための図である。
【図４】図１に示すデータ伝送装置の送信動作及び受信動作を説明するためのタイミングチャートである。
【図５】通信フレームの後ろにダミーフレームが連結されていない場合におけるデータ伝送装置の送信動作及び受信動作を説明するためのタイミングチャートである。
【図６】背景技術に係る通信装置の構成を示すブロック図である。
【図７】誤接続状態を説明するための説明図である。
【図８】図６に示す通信装置における誤接続状態での動作を説明するための信号波形図である。
【符号の説明】
【００６６】
１，２  データ伝送装置（通信装置）
３    通信線
１０１，２０１  シリアル信号送信部
１０２，２０２  シリアル信号受信部
１０３，２０３  ハイレベル保持回路（受付部）
１０４，２０４  データ符号化部
１０５，２０５  シリアル信号非同期送信部
１０６，２０６  送信ラインドライバ回路
１０７，２０７  データ復号化部
１０８，２０８  シリアル信号非同期受信部（受信部）
１０９，２０９  レシーバ回路
３０１，３０２，３０３，３０４  通信フレーム
３０５  ダミーフレーム
ＳＰ  ストップビット
ＳＴ  スタートビット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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