(57)【要約】【課題】電流検出型のセンスアンプの待機状態から動作状態への移行時間を短縮する。【解決手段】比較対象の電流に対応する検出電圧ＤＴＯを出力する電流センス回路１０と、基準の電流に対応する基準電圧ＶＲＥＦを出力する電流センス回路２０と、検出電圧ＤＴＯと基準電圧ＶＲＥＦを比較してその比較結果を出力する比較回路３０を備えたセンスアンプにおいて、電流センス回路２０はチップ制御信号ＣＥＢに従って動作させ、電流センス回路１０は、このチップ制御信号ＣＥＢを遅延回路４０で所定時間遅延させた遅延チップ制御信号ＤＣＥＢで動作させる。これにより、電流センス回路１０の動作が開始する時点では、電流センス回路２０は所定の基準電圧ＶＲＥＦを出力するので、検出電圧ＤＴＯは、急激な上昇や下降を繰り返す帰還動作をすることなく、急速に所定のレベルに収束する。【選択図】図１
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【特許請求の範囲】
【請求項１】
遅延信号に基づいて活性化し、比較対象の電流を検出して該電流に対応する検出電圧を出力する第１の電流センス回路と、
動作許可信号に基づいて活性化し、基準となる電流を検出して該電流に対応する基準電圧を出力する第２の電流センス回路と、
前記検出電圧と前記基準電圧を比較してその比較結果を出力する比較回路と、
前記動作許可信号を遅延させた前記遅延信号を出力する遅延回路と、
を備えたことを特徴とするセンスアンプ。
【請求項２】
前記第１の電流センス回路は、
電源電位と前記検出電圧が出力される第１ノードの間に接続され、前記遅延信号が与えられた時にオン状態となる第１のトランジスタと、
前記第１ノードと前記比較対象の電流が与えられる第２ノードの間に接続され、前記基準電圧によって導通状態が制御される第２のトランジスタと、
前記第２ノードと接地電位の間に接続され、前記第１ノードの電位によって導通状態が制御される第３のトランジスタとを有し、
前記第２の電流センス回路は、
前記電源電位と前記基準電圧が出力される第３ノードの間に接続され、前記動作許可信号が与えられた時にオン状態となる第４のトランジスタと、
前記第３ノードと前記基準となる電流が与えられる第４ノードの間に接続され、該第３ノードの電位によって導通状態が制御される第５のトランジスタと、
前記第４ノードと前記接地電位の間に接続され、前記第３ノードの電位によって導通状態が制御される第６のトランジスタとを有する、
ことを特徴とする請求項１記載のセンスアンプ。
【請求項３】
前記第１の電流センス回路は、
電源電位と前記検出電圧が出力される第１ノードの間に接続され、動作許可信号が与えられた時にオン状態となる第１のトランジスタと、
前記第１ノードと前記比較対象の電流が与えられる第２ノードの間に接続される第２のトランジスタと、
前記第２ノードと接地電位の間に接続され、前記第１ノードの電位によって導通状態が制御される第３のトランジスタとを有し、
前記第２の電流センス回路は、
前記電源電位と前記基準電圧が出力される第３ノードの間に接続され、前記動作許可信号が与えられた時にオン状態となる第４のトランジスタと、
前記第３ノードと前記基準となる電流が与えられる第４ノードの間に接続され、該第３ノードの電位によって導通状態が制御される第５のトランジスタと、
前記第４ノードと前記接地電位の間に接続され、前記第３ノードの電位によって導通状態が制御される第６のトランジスタとを有し、
前記センスアンプは、前記遅延信号の状態に応じて前記第２のトランジスタの導通状態を、前記第１のノードの電位あるいは前記基準電圧にて選択的に制御するスイッチ回路を備えた
ことを特徴とする請求項１記載のセンスアンプ。
【請求項４】
前記比較対象の電流は選択されたメモリセルに流れる電流であり、前記基準となる電流はダミーセルに流れる電流であることを特徴とする請求項１〜３のいずれか１つに記載のセンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択されたメモリセルに流れる電流を検出して書き込まれているデータを読み出すセンスアンプに関するものである。
【背景技術】
【０００２】
従来のセンスアンプとして、例えば、ＲＯＭ(Read  Only  Memory)において、選択されたメモリセルに流れる電流を検出することによって書き込まれているデータを読み出すものがある。このセンスアンプは、マトリクス状に配列されたメモリセルアレイに流れる電流を検出する電流センス回路と、比較用のメモリセルアレイに流れる電流を検出する比較用の電流センス回路と、比較回路とで構成されている。
【０００３】
下記特許文献１，２には、いずれも電流検出型のセンスアンプが開示されており、特に特許文献２には、クロック信号が“Ｈ”のときにメモリセルを選択し、クロック信号が“Ｌ”のときに、選択したメモリセルのデータに応じて基準電圧を変化させることで、高速かつ低消費電流でデータを読み出すことを目的とした読み出し回路が記載されている。
【０００４】
【特許文献１】特開平８−７７７７９号公報
【特許文献２】特開２００４−２０６８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１，２等の従来のセンスアンプでは、消費電流の削減を目的として、チップ選択信号を用いて待機状態時に電流センス回路、比較用の電流センス回路や比較回路に流れる電流を遮断するようにしている。このため、チップ選択信号によってセンスアンプが通常動作状態に切り替えられたときに、２つの電流センス回路が平衡して正常な動作状態になるまでの時間が必要になる。
【０００６】
本発明は、電流検出型のセンスアンプにおいて、待機状態から動作状態への移行時間を短縮することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、比較対象の電流を検出して該電流に対応する検出電圧を出力する第１の電流センス回路と、基準となる電流を検出して該電流に対応する基準電圧を出力する第２の電流センス回路と、前記検出電圧と前記基準電圧を比較してその比較結果を出力する比較回路とを備えたセンスアンプにおいて、前記第１及び第２の電流センス回路を次のように構成したことを特徴としている。
【０００８】
第１の電流センス回路は、遅延信号に基づいて活性化するものであり、第２の電流センス回路は動作許可信号に基づいて活性化するものとしている。このため、遅延回路を設け、動作許可信号を遅延して遅延信号を出力するものとしている。
【発明の効果】
【０００９】
本発明では、第１の電流センス回路を動作許可信号より遅延した遅延信号により活性化を制御している。従って、動作許可信号によって第２の電流センス回路が動作して所定の基準電圧が生成された後、第１のセンス回路が活性化するようになる。これにより、第１ノードの検出電圧は急激な上昇や下降を繰り返す帰還動作をすることなく、急速に所定のレベルに収束するので、待機状態から動作状態への移行時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
第１の電流センス回路を、動作許可信号を遅延した遅延信号に基づいて活性化が制御されるものとしている。これにより、待機状態から動作状態への移行時間を、更に短縮できる。
【００１１】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１２】
図２は待機機能を有するセンスアンプの回路図である。
マトリクス状に配列されたメモリセルアレイＡ１は複数のメモリセルで構成される。各メモリセルは、メモリセルを構成する個々のトランジスタの閾値電圧をイオン注入等で制御することによってデータを書き込んだものである。ワード線ＷＬｎで選択されたときに、イオンが注入されていないメモリセルはオン（例えば、データ“１”）となり、イオンが注入されたメモリセルはオフ（例えば、データ“０”）となるように設定されている。これにより、ワード線ＷＬｎで選択されたメモリセルＭＣ１がオンに設定されていれば、ビット線ＢＬに電流が流れ込むようになっている。
【００１３】
一方、比較用のメモリセルアレイＡ２は、閾値電圧の制御が行われていない（即ち、イオンが注入されていない）トランジスタで構成されており、メモリセルアレイＡ１と共通のワード線Ｗｎで選択されたメモリセルＭＣ１１から、ダミーのビット線ＤＢＬに常に電流が流れ込むようになっている。
【００１４】
電流センス回路１０は、メモリセルアレイＡ１のビット線ＢＬに流れる電流を電圧に変換し、検出電圧ＤＴＯとして出力するものである。電流センス回路１０は、電源電位源と接地電位源の間に直列に配置されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１２，１３で構成されている。ＰＭＯＳ１１一方の電極には電源電圧ＶＣＣが与えられ、他方の電極はノードＮ１に接続されている。ＮＭＯＳ１２はノードＮ１とノードＮ２の間に接続されている。ＮＭＯＳ１３は一方の電極がノードＮ２に接続され、他方の電極には接地電圧ＶＳＳが与えられている。ＮＭＯＳ１２，１３の接続点であるノードＮ２は、ビット線ＢＬに接続され、このＮＭＯＳ１３のゲートは、ＰＭＯＳ１１とＮＭＯＳ１２の接続点であるノードＮ１に接続されている。ＮＭＯＳ１２のゲートには基準電圧ＶＲＥＦが与えられ、ＰＭＯＳ１１のゲートにはチップ選択信号ＣＥＢが与えられ、ノードＮ１から検出電圧ＤＴＯが出力されるようになっている。
【００１５】
電流センス回路２０は、メモリセルアレイＡ２のビット線ＤＢＬに流れる電流を電圧に変換し、基準電圧ＶＲＥＦとして出力するものである。電源電位源と接地電位源の間に直列に接続されたＰＭＯＳ２１ａ、ＮＭＯＳ２２ａ，２３ａを有している。ＰＭＯＳ２１ａの一方の電極には電源電圧ＶＣＣが与えられ、他方の電極はノードＮ３に接続されている。ＮＭＯＳ２２ａはノードＮ３とノードＮ４の間に接続されている。ＮＭＯＳ２３ａは一方の電極がノードＮ４に接続され、他方の電極には接地電圧ＶＳＳが与えられている。これらのＰＭＯＳ２１ａ、ＮＭＯＳ２２ａ，２３ａには、それぞれＰＭＯＳ２１ｂ、ＮＭＯＳ２２ｂ，２３ｂが並列に接続されている。ＰＭＯＳ２１ｂ、ＮＭＯＳ２２ｂ，２３ｂは、各ノードや与えられる電圧が、それぞれＰＭＯＳ２１ａ、ＮＭＯＳ２２ａ，２３ａと同様となるように接続がなされている。なお、ＰＭＯＳ２１ａ，２１ｂのゲート幅及びゲート長のディメンジョンは、ＰＭＯＳ１１と同じディメンジョンに設定されている。また、ＮＭＯＳ２２ａ，２２ｂのディメンジョンはＮＭＯＳ１２と同じディメンジョンに、ＮＭＯＳ２３ａ，２３ｂのディメンジョンはＮＭＯＳ１３と同じディメンジョンに、それぞれ設定されている。
【００１６】
ＮＭＯＳ２２ａ，２２ｂとＮＭＯＳ２３ａ，２３ｂの接続点であるノードＮ４は、ビット線ＤＢＬに接続され、これらのＮＭＯＳ２２ａ，２２ｂ，２３ａ，２３ｂのゲートは、ＰＭＯＳ２１ａ，２１ｂとＮＭＯＳ２２ａ，２２ｂの接続点であるノードＮ３に接続されている。また、ＰＭＯＳ２１ａ，２１ｂのゲートにはチップ選択信号ＣＥＢが与えられ、ノードＮ３から基準電圧ＶＲＥＦが出力されるようになっている。
【００１７】
比較回路３０は、差動アンプで構成されている。比較回路３０は、電流センス回路１０から与えられる検出電圧ＤＴＯで導通状態が制御されるＮＭＯＳ３１と、電流センス回路２０から与えられる基準電圧ＶＲＥＦで導通状態が制御されるＮＭＯＳ３２を有している。ＮＭＯＳ３１，３２のドレインは、それぞれＰＭＯＳ３３，３４を介して電源電圧ＶＣＣが与えられ、これらのＰＭＯＳ３３，３４のゲートは、ＮＭＯＳ３１のドレインに接続されている。また、ＮＭＯＳ３１，３２のソースは共通接続され、ＮＭＯＳ３５を介して接地電位圧ＶＳＳが与えられている。ＮＭＯＳ３５のゲートには、チップ選択信号ＣＥＢをインバータ３６で反転したチップ選択信号ＣＥが与えられている。ＮＭＯＳ３２のドレインにはインバータ３７が接続され、このインバータ３７からデータＤＡＴＡが出力されるようになっている。
【００１８】
次に動作を説明する。なお、この説明中においては、通常の動作時（センス回路の活性化状態時）は接地電圧ＶＳＳ＜基準電圧ＶＲＥＦ＜電源電圧ＶＣＣである。
【００１９】
このセンスアンプでは、チップ選択信号ＣＥＢがレベル“Ｈ”（電源電圧ＶＣＣレベル）のときは待機状態となり、このチップ選択信号ＣＥＢがレベル“Ｌ”（接地電圧ＶＳＳレベル）になると、通常の動作状態となり、電流センス回路１０，２０及び比較回路３０の動作が開始される。
【００２０】
電流センス回路１０自体には、メモリセルアレイＡ１から流れ込む電流に関係なく、電流Ｉが流れる。従って、選択されたワード線Ｗｎに接続されるメモリセルＭＣ１がオフ状態であれば、ＮＭＯＳ１３の電流はＩとなり、オン状態であればＩ＋Ｉmc（但し、Ｉmcはオン状態のメモリセルに流れる電流）となる。ＮＭＯＳ１２，１３の抵抗値をそれぞれＲａ，Ｒｂとすれば、ノードＮ１の検出電圧ＤＴＯは、メモリセルＭＣ１がオフ状態のときはＩＲａ＋ＩＲｂとなり、オン状態のときにＩＲａ＋（Ｉ＋Ｉmc）Ｒｂとなる。
【００２１】
一方、電流センス回路２０には、選択されたワード線Ｗｎに拘らず、メモリセルアレイＡ２のメモリセルＭＣ１１から電流Ｉmcが流れ込む。また、ＮＭＯＳ２２ａ，２２ｂの合成抵抗値はＲａ／２、ＮＭＯＳ２３ａ，２３ｂの合成抵抗値はＲｂ／２であるので、電流センス回路２０自体に流れる電流は２Ｉである。従って、ノードＮ３の基準電圧ＶＲＥＦは、ＩＲａ＋（２Ｉ＋Ｉmc）Ｒｂ／２となる。
【００２２】
これにより、選択されたメモリセルＭＣ１がオフ状態であれば、検出電圧ＤＴＯは基準電圧ＶＲＥＦよりもＩmc・Ｒｂ／２だけ低くなり、選択されたメモリセルＭＣ１がオン状態であれば、検出電圧ＤＴＯは基準電圧ＶＲＥＦよりもＩmc・Ｒｂ／２だけ高くなる。
【００２３】
比較回路３０では、検出電圧ＤＴＯと基準電圧ＶＲＥＦが差動増幅され、インバータ３７から“Ｌ”または“Ｈ”のデータＤＡＴＡが出力される。
【００２４】
図３は、図２の待機機能を有するセンスアンプの信号波形図である。
動作状態の検出電圧ＤＴＯは、ＮＭＯＳ１２のゲートに印加される基準電圧ＶＲＥＦと、ドレインであるビット線ＢＬの電位に影響されるが、待機状態から動作状態に変化するときは、基準電圧ＶＲＥＦを出力すべきノードＮ３は接地電圧ＶＳＳから上昇していくので、初期状態ではこのＮＭＯＳ１２はオフ状態となっている。一方、ＰＭＯＳ１１のゲートに印加されるチップ選択信号ＣＥＢは“Ｌ”となるので、このＰＭＯＳ１１はオン状態となって検出電圧ＤＴＯを出力すべきノードＮ１の電位は上昇する。検出電圧ＤＴＯは、ＮＭＯＳ１３のゲートに入力される。
【００２５】
待機状態から動作状態に変化して時間が経過すると、ＮＭＯＳ１２のゲートに印加されるノードＮ３の電位が上昇してＮＭＯＳ１２，１３がオン状態となり、ノードＮ１の電位を下げるような帰還動作が行われる。これにより、検出電圧ＤＴＯの電位は、図３に示すように、上昇と下降を繰り返して一定の電位に落ち着くことになる。つまり、検出電圧ＤＴＯの上昇と下降の期間はメモリセルＭＣ１の正しいデータが出力されないことを考慮し、正常な出力を得るためにはある程度の時間を確保しておくこととなる。
【００２６】
そこで図１に示すセンスアンプでは、図２のセンスアンプに対して遅延回路４０を追加している。
【００２７】
図１において、図２中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、図２同様に、ＲＯＭにおいて選択されたメモリセルに流れる電流を検出することによって書き込まれているデータを読み出すものである。図１のセンスアンプは、マトリクス状に配列されたメモリセルアレイＡ１に流れる電流を検出する図２と同様の電流センス回路１０と、比較用のメモリセルアレイＡ２に流れる電流を検出する図２と同様の電流センス回路２０と、図２と同様の比較回路３０と、新たに追加された遅延回路４０とで構成されている。
【００２８】
遅延回路４０は、チップ選択信号ＣＥＢを一定時間遅延させた遅延チップ選択信号ＤＣＥＢを生成するものである。遅延回路４０は、インバータ３６から出力されるチップ選択信号ＣＥを一定時間遅延させる遅延部４１と、この遅延部４１の出力信号とチップ選択信号ＣＥの否定的論理和を遅延チップ選択信号ＤＣＥＢとして出力するＮＡＮＤゲート４２とで構成されている。そして、ＮＡＮＤゲート４２から出力される遅延チップ選択信号ＤＣＥＢが、電流センス回路１０のＰＭＯＳ１１のゲートに与えられるようになっている。
【００２９】
つまり、電流センス回路１０のＰＭＯＳ１１のゲートには、遅延回路４０から遅延チップ選択信号ＤＣＥＢが与えられ、電流センス回路２０のＰＭＯＳ２１ａ，２１ｂのゲートにはチップ選択信号ＣＥＢが与えられるようになっている。
【００３０】
図４は、図１のセンスアンプの動作開始時の信号波形図である。以下、この図４を参照しつつ、図１のセンスアンプにおいて、動作開始時にチップ選択信号ＣＥＢが“Ｈ”から“Ｌ”に変化するときの動作を説明する。
【００３１】
チップ選択信号ＣＥＢが“Ｈ”のときは、インバータ３６から出力されるチップ選択信号ＣＥは“Ｌ”であり、遅延回路４０から出力される遅延チップ選択信号ＤＣＥＢは“Ｈ”である。従って、電流センス回路１０のＰＭＯＳ１１はオフ状態となって検出電圧ＤＴＯを出力すべきノードＮ１は接地電位ＶＳＳであり、電流センス回路２０のＰＭＯＳ２１ａ，２１ｂもオフ状態となって基準電圧ＶＲＥＦを出力すべきノードＮ３も接地電圧ＶＳＳである。
【００３２】
チップ選択信号ＣＥＢが“Ｈ”から“Ｌ”に変化すると、インバータ３６から出力されるチップ選択信号ＣＥは“Ｈ”となるが、遅延回路４０から出力される遅延チップ選択信号ＤＣＥＢは、遅延部４１による遅延時間の間、“Ｈ”のままである。これにより、電流センス回路１０のＰＭＯＳ１１はオフ状態に維持され、検出電圧ＤＴＯを出力すべきノードＮ１は接地電圧ＶＳＳである。一方、電流センス回路２０のＰＭＯＳ２１ａ，２１ｂはオン状態となり、ノードＮ３は所定の基準電圧ＶＲＥＦまで単調に上昇する。また、比較回路３０のＮＭＯＳ３５はオン状態となり、この比較回路３０による差動増幅動作が開始される。
【００３３】
遅延部４１による遅延時間が経過すると、遅延回路４０から出力される遅延チップ選択信号ＤＣＥＢは、“Ｌ”に変化する。これにより、電流センス回路１０のＰＭＯＳ１１がオン状態となり、この電流センス回路１０の動作が開始される。この時点では、電流センス回路１０のＮＭＯＳ１２のゲートには、所定の基準電圧ＶＲＥＦが印加されており、かつノードＮ２にはメモリセルアレイＡ１の選択されたメモリセルＭＣ１が接続されている。このため、ノードＮ１の検出電圧ＤＴＯのレベルは、急激な上昇や下降を繰り返す帰還動作をすることなく、急速に所定のレベルに収束する。なお、通常の動作状態になった後の動作は、従来と同様である。
【００３４】
以上のように、この図１に示す実施例のセンスアンプは、電流センス回路２０から電流センス回路１０に与えられる基準電圧ＶＲＥＦを出力すべきノードＮ３が所定の電圧まで上昇した後で、この電流センス回路１０の動作を開始させるための遅延回路４０を有している。これにより、電流センス回路１０の検出電圧ＤＴＯを出力すべきノードＮ１のレベルは、急激な上昇や下降を繰り返す帰還動作をすることなく、急速に所定のレベルに収束するので、待機状態から動作状態への移行時間を短縮することができるという利点がある。
【実施例２】
【００３５】
図５は、本発明の実施例２を示すセンスアンプの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
このセンスアンプは、図１と同様の電流センス回路１０，２０、比較回路３０、及び遅延回路４０に加えて、スイッチ回路５０を設けたものである。
【００３７】
スイッチ回路５０は、遅延チップ選択信号ＤＣＥＢが“Ｌ”のときに、電流センス回路１０のＮＭＯＳ１２のゲートに基準電圧ＶＲＥＦを出力すべきノードＮ３の電圧を与え、“Ｈ”のときにはこのＮＭＯＳ１２のゲートをノードＮ１に接続するものである。即ち、スイッチ回路５０は、ノードＮ３とＮＭＯＳ１２のゲートの間に接続され、遅延チップ選択信号ＤＣＥＢでオン・オフ制御されるＮＭＯＳ５１と、ノードＮ１とＮＭＯＳ１２のゲートの間に接続され、インバータ５３で反転された遅延チップ選択信号ＤＣＥでオン・オフ制御されるＮＭＯＳ５２とで構成されている。一方、電流センス回路１０のＰＭＯＳ１１のゲートには、遅延チップ選択信号ＤＣＥＢに代えて、チップ選択信号ＣＥＢが与えられるようになっている。その他の構成は、図１と同様である。
【００３８】
図６は、図５のセンスアンプの動作開始時の信号波形図である。以下、この図６を参照しつつ、図５のセンスアンプにおいて、動作開始時にチップ選択信号ＣＥＢが“Ｈ”から“Ｌ”に変化するときの動作を説明する。
【００３９】
待機状態から動作が開始され、チップ選択信号ＣＥＢが“Ｈ”から“Ｌ”に変化すると、インバータ３６から出力されるチップ選択信号ＣＥは“Ｈ”となり、電流センス回路１０，２０と比較回路３０の動作が開始される。但し、遅延回路４０から出力される遅延チップ選択信号ＤＣＥＢは、遅延部４１による遅延時間の間、“Ｈ”のままである。また、遅延チップ選択信号ＤＣＥは“Ｌ”となっている。従って、スイッチ回路５０のＮＭＯＳ５１はオフ、ＮＭＯＳ５２はオンであり、ＮＭＯＳ１２のゲートはノードＮ１に接続され、電流センス回路１０は、電流センス回路２０と同じ接続構成となる。これにより、電流センス回路１０の検出電圧ＤＴＯを出力すべきノードＮ１は、電流センス回路２０の基準電圧ＶＲＥＦを出力すべきノードＮ３と同様に、所定の電位まで単調に上昇する。
【００４０】
遅延部４１による遅延時間が経過すると、遅延回路４０から出力される遅延チップ選択信号ＤＣＥＢは“Ｌ”に変化し、遅延チップ選択信号ＤＣＥは“Ｈ”となる。これにより、スイッチ回路５０のＮＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなり、電流センス回路１０のＮＭＯＳ１２のゲートには所定の電圧値を有する基準電圧ＶＲＥＦが印加され、通常の接続構成となる。従って、比較回路３０による通常の差動増幅動作が行われ、比較結果がデータＤＡＴＡとして出力される。
【００４１】
以上のように、この図５に示す実施例のセンスアンプは、待機状態から動作状態へ移行するときに、電流センス回路１０，２０を同じタイミングで立ち上げ、基準電圧ＶＲＥＦを出力するためのノードＮ３と検出電圧ＶＴＯを出力するためのノードＮ１がそれぞれ所定のレベルに達した時点で、電流センス回路１０を本来の回路構成に切り替えるための遅延回路４０とスイッチ回路５０を有している。これにより、電流センス回路１０の検出電圧ＤＴＯを出力ためのノードＮ１のレベルは、急激な上昇や下降を繰り返す帰還動作をすることなく、基準電圧ＶＲＥＦと同時に急速に所定のレベルに収束するので、待機状態から動作状態への移行時間を、更に短縮することができるという利点がある。
【００４２】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  メモリセルアレイＡ１，Ａ２として、ＲＯＭを対象としているが、それ以外のメモリにも同様に適用可能である。
（ｂ）  比較対象の電流は、ＲＯＭ等のメモリセルから流れる電流に限定せず、電流差を検出して電圧として増幅するセンスアンプとして適用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例１を示すセンスアンプの構成図である。
【図２】待機機能を有するセンスアンプの回路図である。
【図３】図２のセンスアンプの信号波形図である。
【図４】図１のセンスアンプの動作開始時の信号波形図である。
【図５】本発明の実施例２を示すセンスアンプの構成図である。
【図６】図５のセンスアンプの動作開始時の信号波形図である。
【符号の説明】
【００４４】
１０，２０    電流センス回路
１１，２１ａ，２１ｂ    ＰＮＯＳ
１２，１３，２２ａ，２２ｂ，２３ａ，２３ｂ    ＮＭＯＳ
３０    比較回路
４０    遅延回路
５０    スイッチ回路
【図１】
2007234150.tif 000003
【図２】
2007234150.tif 000004
【図３】
2007234150.tif 000005
【図４】
2007234150.tif 000006
【図５】
2007234150.tif 000007
【図６】
2007234150.tif 000008