(57)【要約】【課題】新たな画素構成を有する液晶表示装置を提供する。【解決手段】液晶セルと、ｎ個の第１メモリと、ｎ個の第１メモリのそれぞれに電気的に接続された、ｎ個の第２メモリと、ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて液晶セルがオンになる期間を定める手段と、を有する画素が複数備えられている液晶表示装置である。ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて液晶セルがオンになる期間を定める手段はカウンタ回路を有する。【選択図】図２１
2007047807.tif 000002
【特許請求の範囲】
【請求項１】
液晶セルと、
ｎ個の第１メモリと、
前記ｎ個の第１メモリのそれぞれに電気的に接続された、ｎ個の第２メモリと、
前記ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて前記液晶セルがオンになる期間を定める手段と、
を有する画素が複数備えられていることを特徴とする液晶表示装置。
【請求項２】
液晶セルと、
ｎ個の第１メモリと、
前記ｎ個の第１メモリのそれぞれに、ソース又はドレインの一方が電気的に接続されたｎ個の第１薄膜トランジスタと、
前記ｎ個の第１メモリのそれぞれに電気的に接続された、ｎ個の第２メモリと、
前記ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて前記液晶セルがオンになる期間を定める手段と、
を有する画素が複数備えられていることを特徴とする液晶表示装置。
【請求項３】
液晶セルと、
ｎ個の第１メモリと、
前記ｎ個の第１メモリのそれぞれに、ソース又はドレインの一方が電気的に接続されたｎ個の第１薄膜トランジスタと、
前記ｎ個の第１メモリのそれぞれに電気的に接続された、ｎ個の第２メモリと、
前記ｎ個の第２メモリのそれぞれに、ソース又はドレインの一方が電気的に接続され、且つ前記ｎ個の第１メモリのそれぞれに、ソース又はドレインの他方が電気的に接続されたｎ個の第２薄膜トランジスタと、
前記ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて前記液晶セルがオンになる期間を定める手段と、
を有する画素が複数備えられていることを特徴とする液晶表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて前記液晶セルがオンになる期間を定める手段は、カウンタ回路を有することを特徴とする液晶表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて前記液晶セルがオンになる期間を定める手段は、信号生成部を有することを特徴とする液晶表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ｎ個の第２メモリは、前記ｎ個の第１メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号を、それぞれ記憶することを特徴とする液晶表示装置。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記ｎ個の第１薄膜トランジスタのゲートに電気的に接続された、第１信号線を有することを特徴とする液晶表示装置。
【請求項８】
請求項２乃至請求項６のいずれか一において、
前記ｎ個の第１薄膜トランジスタのゲートにそれぞれ電気的に接続された、ｎ本の第１信号線を有することを特徴とする液晶表示装置。
【請求項９】
請求項２乃至請求項８のいずれか一において、
前記ｎ個の第１薄膜トランジスタのソース又はドレインの他方に電気的に接続された、第２信号線を有することを特徴とする液晶表示装置。
【請求項１０】
請求項３乃至請求項９のいずれか一において、
前記ｎ個の第２薄膜トランジスタのゲートに電気的に接続された、第３信号線を有することを特徴とする液晶表示装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、前記第１メモリまたは前記第２メモリがＳＲＡＭであることを特徴とする発光装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一に記載の前記液晶表示装置を有することを特徴とする電子機器。
【請求項１３】
請求項１２において、デジタルスチルカメラ、ノート型パーソナルコンピュータ、モバイルコンピュータ、画像再生装置、ゴーグル型ディスプレイ、ビデオカメラまたは携帯電話であることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した表示用パネルに関する。また、該表示用パネルにＩＣを実装した表示用モジュールに関する。なお本明細書において、表示用パネル及び表示用モジュールを発光装置と総称する。本発明はさらに、該発光装置の駆動方法及び該発光装置を用いた電子機器に関する。
【背景技術】
【０００２】
発光素子は、自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年、発光素子を用いた発光装置はＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、有機化合物層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置では、蛍光と燐光の両方、またはいずれか一方を用いていても良い。
【０００４】
なお、本明細書では、発光素子の陽極と陰極の間に設けられた全ての層を有機化合物層と定義する。有機化合物層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また本明細書において、発光素子が発光することを、発光素子が駆動すると呼ぶ。また、本明細書中では、陽極、有機化合物層及び陰極で形成される素子を発光素子と呼ぶ。
【０００６】
ところで、発光素子を有する発光装置の駆動方法には、主にアナログ駆動とデジタル駆動とがある。デジタル駆動は、近年の放送電波のデジタル化に対応して、画像情報を有するデジタルのビデオ信号（デジタルビデオ信号）をアナログに変換せずにそのまま用いることが可能なため、発光装置の駆動方法として有望視されている。
【０００７】
デジタルビデオ信号が有する２値の電圧により階調表示を行う駆動方法には、面積分割駆動法と、時間分割駆動法とが挙げられる。
【０００８】
面積分割駆動法とは、１画素を複数の副画素に分割し、各副画素をデジタルビデオ信号に基づいて独立に駆動させることによって階調表示を行う駆動法である。この面積分割駆動法は、１画素が複数の副画素に分割されていなければならなく、さらに各副画素を独立して駆動するために、各副画素にそれぞれ対応する画素電極を設ける必要がある。そのために画素の構造が複雑になるという不都合が生じる。
【０００９】
一方、時間分割駆動法とは、画素の点灯する長さを制御することで階調表示を行う駆動法である。具体的には、１フレーム期間を複数のサブフレーム期間に分割する。そして、各サブフレーム期間において、デジタルビデオ信号により各画素が点灯するかしないかが選択される。１フレーム期間中に出現する全てのサブフレーム期間の内、画素が点灯したサブフレーム期間の長さを積算することで、該画素の階調が求められる。
【００１０】
一般的に、有機化合物層は液晶などに比べて応答速度が速いため、発光素子は時間分割駆動に適している。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
発光装置の画素部には複数の画素が設けられている。図１６に、一般的な発光装置の画素９００４の回路図を示す。
【００１２】
画素９００４は、ソース信号線９００５の１つと、電源供給線９００６の１つと、ゲート信号線９００７の１つとを有している。また画素９００４はスイッチング用ＴＦＴ９００８と電流制御用ＴＦＴ９００９とを有している。
【００１３】
スイッチング用ＴＦＴ９００８のゲート電極は、ゲート信号線９００７に接続されている。スイッチング用ＴＦＴ９００８のソース領域とドレイン領域は、一方がソース信号線９００５に、もう一方が電流制御用ＴＦＴ９００９のゲート電極、各画素が有するコンデンサ９０１０にそれぞれ接続されている。
【００１４】
コンデンサ９０１０はスイッチング用ＴＦＴ９００８がオフの時、電流制御用ＴＦＴ９００９のゲート電圧（ゲート電極とソース領域間の電位差）を保持するために設けられている。
【００１５】
また、電流制御用ＴＦＴ９００９のソース領域とドレイン領域は、一方が電源供給線９００６に接続され、もう一方は発光素子９０１１に接続される。電源供給線９００６はコンデンサ９０１０に接続されている。
【００１６】
発光素子９０１１は陽極と陰極と、陽極と陰極の間に設けられた有機化合物層とからなる。陽極が電流制御用ＴＦＴ９００９のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が電流制御用ＴＦＴ９００９のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【００１７】
発光素子９０１１の対向電極には所定の電位（対向電位）が与えられている。
また電源供給線９００６にも所定の電位（電源電位）が与えられている。電源電位と対向電位は、表示装置の外付けのＩＣに設けられた電源によって与えられる。
【００１８】
次に、図１６に示した画素の動作について説明する。図１６に示した発光装置の動作は、書き込み期間と表示期間とに分けて説明することができる。
【００１９】
まず、書き込み期間において、対向電位と電源電位とは同じ高さに保たれている。そしてゲート信号線９００７に入力された選択信号によって、スイッチング用ＴＦＴ９００８がオンになる。そして、ソース信号線９００５に入力された画像情報を有するｎビットのデジタル信号（以下、デジタルビデオ信号と呼ぶ）のうち、１ビット分のデジタルビデオ信号が、スイッチング用ＴＦＴ９００８を介して電流制御用ＴＦＴ９００９のゲート電極に入力される。電流制御用ＴＦＴ９００９のゲート電極に入力されたデジタルビデオ信号が有する１または０の情報によって、電流制御用ＴＦＴ９００９のスイッチングは制御される。
【００２０】
そして、全ての画素において１ビット分のデジタルビデオ信号が電流制御用ＴＦＴ９００９のゲート電極に入力されると、書き込み期間が終了し、表示期間が開始される。
【００２１】
表示期間において、対向電位と電源電位の間に電位差が生じる。よって、デジタルビデオ信号によって電流制御用ＴＦＴ９００９がオフになっている場合、電源供給線９００６の電位が発光素子９０１１の有する画素電極に与えられないので、発光素子９０１１は発光しない。また逆に電流制御用ＴＦＴ９００９がオンになっている場合、電源電位が発光素子９０１１の有する画素電極に与えられ、対向電位と電源電位との電位差により発光素子９０１１が発光する。
【００２２】
上記動作を全てのビットのデジタルビデオ信号について行うことで、書き込み期間と表示期間が交互に出現する。そして発光素子が発光した全ての表示期間の長さを積算することにより、当該画素の表示する階調が決まる。
【００２３】
図１７に、図１６に示した画素を有する発光装置の、１フレーム期間における書き込み期間と表示期間の出現するタイミングを示す。横軸は時間を示しており、縦軸は当該画素の発光素子の輝度を示している。なお図１７では説明を容易にするために、４ビットのデジタルビデオ信号を用いて駆動する場合で、なおかつ、全ての表示期間において発光素子が発光している場合について示している。
【００２４】
４ビットのデジタルビデオ信号の各ビットに対応して、１フレーム期間に４つの書き込み期間Ｔａ１〜Ｔａ４と、４つの表示期間Ｔｒ１〜Ｔｒ４とが出現している。
【００２５】
書き込み期間において発光素子９０１１は発光しないので、全ての書き込み期間Ｔａ１〜Ｔａ４における発光素子９０１１の輝度は０である。
【００２６】
表示期間Ｔｒ１〜Ｔｒ４のそれぞれが開始されると、当該画素の有する発光素子９０１１が発光している状態（発光状態）になる。そして、表示期間Ｔｒ１〜Ｔｒ４のそれぞれが終了すると、発光素子９０１１は発光していない状態（非発光状態）になる。
【００２７】
図１７では、１つの画素における表示期間と書き込み期間の出現するタイミングを示しているが、画素部が有する全ての画素において、図１７に示した動作が行われる場合について考察する。
【００２８】
全ての画素において図１７に示した動作が行われると、書き込み期間が終了して表示期間が開始される際に、全ての画素の発光素子９０１１に一斉に電流が流れる。よって電源供給線９００６に流れる電流が急激に増大する。
【００２９】
電源供給線９００６には配線抵抗が存在するため、一時的に各画素９００４の発光素子９０１１への電流の供給が追いつかなくなり、表示期間開始直後において、発光素子９０１１の輝度が所望の輝度よりも低くなる。図１７では、発光素子９０１１の理想的な輝度を実線で、実際の輝度を点線で示している。
【００３０】
この現象は、画素部に設けられた全ての画素を発光させる場合に限られるわけではなく、画素部に設けられた画素のうち、複数の画素を発光させる場合において、程度の差はあれ、起こりうる現象であった。
【００３１】
そして、図１７に示した４ビットのデジタルビデオ信号対応する駆動方法では、１フレーム期間において、書き込み期間が終了して表示期間が開始される瞬間が４回現れる。そしてそのたび毎に発光素子の輝度が一時的に低下し、画面がちらついたりしていた。
【００３２】
また図１７に示したのとは別の駆動方法として、電源電位と対向電位を常に一定にする方法がある。この駆動方法の場合、書き込み期間においても発光素子は発光しているので、電流制御用ＴＦＴが常にオンになっていれば、複数の画素の発光素子が一斉に非発光状態から発光状態になる瞬間が存在しなくなる。
【００３３】
しかし上記駆動方法でも、画素の表示する階調によっては、複数の画素の発光素子が一斉に非発光状態から発光状態になる瞬間が、１フレーム期間中に複数回出現し、そのたび毎に発光素子の輝度が一時的に低下する。
【００３４】
上述した問題に鑑み、本発明は、複数の画素の発光素子が一斉に非発光状態から発光状態になることによって、発光素子の輝度が一時的に低下する回数を抑え、画面のちらつきを低減することを課題とする。
【課題を解決するための手段】
【００３５】
本発明者らは、画面のちらつきを低減するためには、どのような階調を表示する場合でも、各画素が有する発光素子が非発光状態から発光状態になる瞬間が、１フレーム期間中２回以上出現しないようにすれば良いと考えた。
【００３６】
そのために、本発明では各画素にメモリ等の記憶手段を設け、フレーム期間開始時に、全ビットのデジタルビデオ信号を該記憶手段に書き込む。そして、該記憶手段に書き込まれたデジタルビデオ信号に基づき、当該フレーム期間において発光素子が発光する期間（発光期間）を算出し、該発光期間において発光素子に電流を流す制御手段とを設けた。上記構成によって、１フレーム期間において、発光素子を所定の期間だけ連続して発光させることが可能になった。
【００３７】
よって、複数の画素の発光素子が一斉に非発光状態から発光状態になる瞬間が、どのような階調を表示する場合でも、１フレーム期間中に１回以下しか現れなくなる。したがって、複数の画素の発光素子が一斉に非発光状態から発光状態になることによる発光素子の輝度の一時的な低下の回数を抑え、画面のちらつきを低減することができる。また中間階調の表示を行う際、連続して出現するフレーム期間において、発光素子が発光している期間が続けて出現することがなく、動画擬似輪郭の発生を防ぐことができる。
【００３８】
以下に、本発明の構成を示す。
【００３９】
本明細書で開示する発明は、  発光素子と、デジタルビデオ信号を記憶する手段と、前記記憶されたデジタルビデオ信号が有する画像情報に基づいて前記発光素子の発光する期間を定める手段とを、画素内に有することを特徴とする発光装置である。
【００４０】
本明細書で開示する発明は、  発光素子と、デジタルビデオ信号を記憶する手段と、前記記憶されたデジタルビデオ信号が有する画像情報に基づいて前記発光素子の発光する期間を定める手段とを画素内に有する発光装置であって、  前記発光素子が発光する期間は、１フレーム期間において連続して出現することを特徴とする発光装置である。
【００４１】
本明細書で開示する発明は、  ｎ個の第１メモリと、ｎ個の第２メモリと、表示信号生成部と、カウンタ回路と、発光素子とを有する画素が複数設けられた発光装置であって、  前記ｎ個の第１メモリのそれぞれに、ｎビットのデジタルビデオ信号の各ビットが順に書き込まれ、  前記ｎ個の第１メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記ｎ個の第２メモリのそれぞれに一斉に書き込まれ、  前記ｎ個の第２メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記表示信号生成部に入力され、  リセット信号によって前記カウンタ回路から周波数の異なるｎ個のカウンタ信号の出力が開始され、  前記ｎ個のカウンタ信号は前記表示信号生成部に入力され、  前記ｎ個のカウンタ信号の出力が開始されてから、前記表示信号生成部に入力されたｎビットのデジタルビデオ信号の各ビットが有する情報と、ｎ個のカウンタ信号のそれぞれが有する情報とが一致するまでの期間のみ、前記発光素子が発光することを特徴とする発光装置である。
【００４２】
本明細書で開示する発明は、  ｎ個の第１メモリと、ｎ個の第２メモリと、ｎ個の第１スイッチング用ＴＦＴと、ｎ個の第２スイッチング用ＴＦＴと、表示信号生成部と、カウンタ回路と、発光素子とを有する画素が複数設けられた発光装置であって、  前記ｎ個の第１スイッチング用ＴＦＴが順にオンになることで、前記ｎ個の第１メモリのそれぞれに、ｎビットのデジタルビデオ信号の各ビットが順に書き込まれ、  前記ｎ個の第２スイッチング用ＴＦＴが一斉にオンになることで、前記ｎ個の第１メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記ｎ個の第２メモリのそれぞれに一斉に書き込まれ、  前記ｎ個の第２メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記表示信号生成部に入力され、  リセット信号によって前記カウンタ回路から周波数の異なるｎ個のカウンタ信号の出力が開始され、  前記ｎ個のカウンタ信号は前記表示信号生成部に入力され、  前記ｎ個のカウンタ信号の出力が開始されてから、前記表示信号生成部に入力されたｎビットのデジタルビデオ信号の各ビットが有する情報と、ｎ個のカウンタ信号のそれぞれが有する情報とが一致するまでの期間のみ、前記発光素子が発光することを特徴とする発光装置である。
【００４３】
本明細書で開示する発明は、  ｎ個の第１メモリと、ｎ個の第２メモリと、ｎ個の第１スイッチング用ＴＦＴと、ｎ個の第２スイッチング用ＴＦＴと、表示信号生成部と、カウンタ回路と、電流制御用ＴＦＴと、発光素子とを有する画素が複数設けられた発光装置であって、  前記ｎ個の第１スイッチング用ＴＦＴが順にオンになることで、前記ｎ個の第１メモリのそれぞれに、ｎビットのデジタルビデオ信号の各ビットが順に書き込まれ、  前記ｎ個の第２スイッチング用ＴＦＴが一斉にオンになることで、前記ｎ個の第１メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記ｎ個の第２メモリのそれぞれに一斉に書き込まれ、  前記ｎ個の第２メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記表示信号生成部に入力され、  リセット信号によって前記カウンタ回路から周波数の異なるｎ個のカウンタ信号の出力が開始され、  前記ｎ個のカウンタ信号は前記表示信号生成部に入力され、  前記ｎ個のカウンタ信号の出力が開始されてから、前記表示信号生成部に入力されたｎビットのデジタルビデオ信号の各ビットが有する情報と、ｎ個のカウンタ信号のそれぞれが有する情報とが一致するまでの期間のみ、前記表示信号生成部から出力される表示信号によって前記電流制御用ＴＦＴがオンになり、  前記電流制御用ＴＦＴがオンになることで、前記発光素子が発光することを特徴とする発光装置である。
【００４４】
本明細書で開示する発明は、  ｎ個の第１メモリと、ｎ個の第２メモリと、表示信号生成部と、カウンタ回路と、発光素子とを有する画素が複数設けられた発光装置であって、  前記ｎ個の第１メモリのそれぞれに、ｎビットのデジタルビデオ信号の各ビットが順に書き込まれ、  前記ｎ個の第１メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記ｎ個の第２メモリのそれぞれに一斉に書き込まれ、  前記ｎ個の第２メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記表示信号生成部に入力され、  リセット信号によって前記カウンタ回路から周波数の異なるｎ個のカウンタ信号の出力が開始され、  前記ｎ個のカウンタ信号は前記表示信号生成部に入力され、  前記表示信号生成部は、前記表示信号生成部に入力される前記ｎビットのデジタルビデオ信号の各ビットと、前記表示信号生成部に入力されるｎ個のカウンタ信号とが有する情報を比較し、合致するかしないか判断する第１の機能と、  前記ｎ個のカウンタ信号の出力が開始されてから、前記表示信号生成部に入力されたｎビットのデジタルビデオ信号の各ビットが有する情報と、ｎ個のカウンタ信号のそれぞれが有する情報とが合致するまでの期間のみ、前記発光素子を発光させる第２の機能とを有することを特徴とする発光装置である。
【００４５】
本明細書で開示する発明は、  ｎ個の第１メモリと、ｎ個の第２メモリと、ｎ個の第１スイッチング用ＴＦＴと、ｎ個の第２スイッチング用ＴＦＴと、表示信号生成部と、カウンタ回路と、発光素子とを有する画素が複数設けられた発光装置であって、  前記ｎ個の第１スイッチング用ＴＦＴが順にオンになることで、前記ｎ個の第１メモリのそれぞれに、ｎビットのデジタルビデオ信号の各ビットが順に書き込まれ、  前記ｎ個の第２スイッチング用ＴＦＴが一斉にオンになることで、前記ｎ個の第１メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記ｎ個の第２メモリのそれぞれに一斉に書き込まれ、  前記ｎ個の第２メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記表示信号生成部に入力され、  リセット信号によって前記カウンタ回路から周波数の異なるｎ個のカウンタ信号の出力が開始され、  前記ｎ個のカウンタ信号は前記表示信号生成部に入力され、  前記表示信号生成部は、前記表示信号生成部に入力される前記ｎビットのデジタルビデオ信号の各ビットと、前記表示信号生成部に入力されるｎ個のカウンタ信号とが有する情報を比較し、合致するかしないか判断する第１の機能と、  前記ｎ個のカウンタ信号の出力が開始されてから、前記表示信号生成部に入力されたｎビットのデジタルビデオ信号の各ビットが有する情報と、ｎ個のカウンタ信号のそれぞれが有する情報とが合致するまでの期間のみ、前記発光素子を発光させる第２の機能とを有することを特徴とする発光装置である。
【００４６】
本明細書で開示する発明は、  ｎ個の第１メモリと、ｎ個の第２メモリと、ｎ個の第１スイッチング用ＴＦＴと、ｎ個の第２スイッチング用ＴＦＴと、表示信号生成部と、カウンタ回路と、電流制御用ＴＦＴと、発光素子とを有する画素が複数設けられた発光装置であって、  前記ｎ個の第１スイッチング用ＴＦＴが順にオンになることで、前記ｎ個の第１メモリのそれぞれに、ｎビットのデジタルビデオ信号の各ビットが順に書き込まれ、  前記ｎ個の第２スイッチング用ＴＦＴが一斉にオンになることで、前記ｎ個の第１メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記ｎ個の第２メモリのそれぞれに一斉に書き込まれ、  前記ｎ個の第２メモリのそれぞれに書き込まれたｎビットのデジタルビデオ信号の各ビットは、前記表示信号生成部に入力され、  リセット信号によって前記カウンタ回路から周波数の異なるｎ個のカウンタ信号の出力が開始され、  前記ｎ個のカウンタ信号は前記表示信号生成部に入力され、  前記表示信号生成部は、前記表示信号生成部に入力される前記ｎビットのデジタルビデオ信号の各ビットと、前記表示信号生成部に入力されるｎ個のカウンタ信号とが有する情報を比較し、合致するかしないか判断する第１の機能と、  前記ｎ個のカウンタ信号の出力が開始されてから、前記表示信号生成部に入力されたｎビットのデジタルビデオ信号の各ビットが有する情報と、ｎ個のカウンタ信号のそれぞれが有する情報とが合致するまでの期間のみ、前記電流制御用ＴＦＴをオンにする第２の機能とを有し、  前記電流制御用ＴＦＴがオンになることで、前記発光素子が発光することを特徴とする発光装置である。
【００４７】
本発明は、前記電流制御用ＴＦＴがｎチャネル型ＴＦＴであることを特徴としていても良い。
【００４８】
本発明は、前記表示信号生成部がＮＯＲと、ｎ個のエクスクルーシブＯＲとを有しており、  前記ｎ個のエクスクルーシブＯＲがぞれぞれ有する２つの入力端子のうち、一方の入力端子には、前記表示信号生成部に入力される前記ｎビットのデジタルビデオ信号の各ビットが入力され、もう一方の入力端子には前記ｎ個のカウンタ信号が入力され、  前記ｎ個のエクスクルーシブＯＲがそれぞれ有する出力端子は、全て前記ＮＯＲの入力端子に接続されており、  前記ＮＯＲの出力端子から出力される信号の有する情報によって、前記表示信号生成部に入力される前記ｎビットのデジタルビデオ信号の各ビットと、前記表示信号生成部に入力されるｎ個のカウンタ信号のそれぞれとが有する情報が合致するかしないかが判断されることを特徴としていても良い。
【００４９】
本発明は、前記表示信号生成部がＲ−Ｓフリップフロップ回路を有しており、  前記Ｒ−Ｓフリップフロップ回路が有する２つの入力端子のうち、いずれか一方の入力端子にはリセット信号が入力され、もう一方の入力端子には、前記表示信号生成部に入力される前記ｎビットのデジタルビデオ信号の各ビットと、前記表示信号生成部に入力されるｎ個のカウンタ信号のそれぞれとが有する情報が合致するかしないかの情報を有する信号が入力され、  前記Ｒ−Ｓフリップフロップ回路が有する出力端子から出力される信号によって、前記ｎ個のカウンタ信号の出力が開始されてから、前記表示信号生成部に入力されたｎビットのデジタルビデオ信号の各ビットが有する情報と、ｎ個のカウンタ信号のそれぞれが有する情報とが合致するまでの期間のみ、前記発光素子を発光させることを特徴としていても良い。
【００５０】
本発明は、前記第１メモリまたは前記第２メモリがＳＲＡＭであることを特徴としていても良い。
【００５１】
本発明は、前記カウンタ回路にクロック信号が入力されており、前記ｎ個のカウンタ信号の周波数が、高いほうから順に、前記クロック信号の周波数の１／２、１／２2、…、１／２nに相当することを特徴としていても良い。
【００５２】
本発明は、前記発光装置を有することを特徴とする電子機器であっても良い。
【００５３】
本発明は、エレクトロルミネッセンス表示装置、デジタルスチルカメラ、ノート型パーソナルコンピュータ、モバイルコンピュータ、画像再生装置、ゴーグル型ディスプレイ、ビデオカメラまたは携帯電話であることを特徴とする電子機器であっても良い。
【発明の効果】
【００５４】
本発明の発光装置では、複数の画素の発光素子が一斉に非発光状態から発光状態になるのは、書き込み期間が終了して発光期間が開始される瞬間のみである。
よって、複数の画素の発光素子が一斉に非発光状態から発光状態になる瞬間が、どのような階調を表示する場合でも、１フレーム期間中に１回以下しか現れなくなる。したがって、複数の画素の発光素子が一斉に非発光状態から発光状態になることによる発光素子の輝度の一時的な低下の回数を抑え、画面のちらつきを低減することができる。
【００５５】
また中間階調の表示を行う際、連続して出現するフレーム期間において、発光素子が発光している期間が続けて出現することがなく、動画擬似輪郭の発生を防ぐことができる。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の発光装置の構成について説明する。なお、説明を容易にするために、４ビットのデジタルビデオ信号に対応する発光装置を例にとって説明するが、本発明はこのビット数に限定されない。
【００５７】
本発明の発光装置の画素部には、ソース信号線Ｓ１〜Ｓｘと、電源供給線Ｖ１〜Ｖｘと、ラッチ信号線ＬＡＴ１〜ＬＡＴｙと、ゲート信号線Ｇ１＿１〜４、…、Ｇｙ＿１〜４とが設けられている。なお、ソース信号線と電源供給線の数は必ずしも同じであるとは限らない。また、ゲート信号線の数は、必ずしもラッチ信号線の数に、デジタルビデオ信号のビット数を掛けた数に相当するとは限らない。
【００５８】
そして本発明の発光装置では、画素部に複数の画素がマトリクス状に設けられている。図１に本発明の発光装置の画素の構成を示す。
【００５９】
図１に示した画素１００は、１つのソース信号線Ｓｉ（ｉは１〜ｘの任意の数）と、１つの電源供給線Ｖｉと、１つのラッチ信号線ＬＡＴｊ（ｊは１〜ｙの任意の数）とを有している。またデジタルビデオ信号のビット数と同じ数（本実施の形態では４つ）のゲート信号線Ｇｊ＿１〜Ｇｊ＿４を有している。
【００６０】
また各画素は、デジタルビデオ信号のビット数と同じ数（本実施の形態では４つ）の、第１スイッチング用ＴＦＴ１０１＿１〜１０１＿４と、第１メモリ１０２＿１〜１０２＿４と、第２スイッチング用ＴＦＴ１０３＿１〜１０３＿４と、第２メモリ１０４＿１〜１０４＿４とを有している。
【００６１】
さらに各画素は、発光素子駆動部１０９と、電流制御用ＴＦＴ１０７と、発光素子１０８とを有している。発光素子駆動部１０９は、デジタルビデオ信号の有する画像情報によって定められる期間のみ、電流制御用ＴＦＴ１０７をオンにする信号を生成する部分である。
【００６２】
第１スイッチング用ＴＦＴ１０１＿１〜１０１＿４のゲート電極は、それぞれゲート信号線Ｇｊ＿１〜Ｇｊ＿４のそれぞれに接続されている。つまり、第１スイッチング用ＴＦＴ１０１＿１のゲート電極はゲート信号線Ｇｊ＿１に、第１スイッチング用ＴＦＴ１０１＿２のゲート電極はゲート信号線Ｇｊ＿２に、第１スイッチング用ＴＦＴ１０１＿３のゲート電極はゲート信号線Ｇｊ＿３に、第１スイッチング用ＴＦＴ１０１＿４のゲート電極はゲート信号線Ｇｊ＿４に、それぞれ接続されている。
【００６３】
また第１スイッチング用ＴＦＴ１０１＿１〜１０１＿４のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ１０２＿１〜１０２＿４の入力端子にそれぞれ接続されている。つまり、第１スイッチング用ＴＦＴ１０１＿１のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ１０２＿１の入力端子に接続されている。また、第１スイッチング用ＴＦＴ１０１＿２のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ１０２＿２の入力端子に接続されている。また、第１スイッチング用ＴＦＴ１０１＿３のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ１０２＿３の入力端子に接続されている。つまり、第１スイッチング用ＴＦＴ１０１＿４のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ１０２＿４の入力端子に接続されている。
【００６４】
第２スイッチング用ＴＦＴ１０３＿１〜１０３＿４のゲート電極は、ラッチ信号線ＬＡＴｊに接続されている。
【００６５】
また、第２スイッチング用ＴＦＴ１０３＿１〜１０３＿４のソース領域とドレイン領域は、一方は第１メモリ１０２＿１〜１０２＿４の出力端子に接続されており、もう一方は第２メモリ１０４＿１〜１０４＿４の入力端子にそれぞれ接続されている。つまり、第２スイッチング用ＴＦＴ１０３＿１のソース領域とドレイン領域は、一方は第１メモリ１０２＿１の出力端子に接続されており、もう一方は第２メモリ１０４＿１の入力端子にそれぞれ接続されている。また、第２スイッチング用ＴＦＴ１０３＿２のソース領域とドレイン領域は、一方は第１メモリ１０２＿２の出力端子に接続されており、もう一方は第２メモリ１０４＿２の入力端子にそれぞれ接続されている。また、第２スイッチング用ＴＦＴ１０３＿３のソース領域とドレイン領域は、一方は第１メモリ１０２＿３の出力端子に接続されており、もう一方は第２メモリ１０４＿３の入力端子にそれぞれ接続されている。また、第２スイッチング用ＴＦＴ１０３＿４のソース領域とドレイン領域は、一方は第１メモリ１０２＿４の出力端子に接続されており、もう一方は第２メモリ１０４＿４の入力端子にそれぞれ接続されている。
【００６６】
発光素子駆動部１０９には、デジタルビデオ信号のビット数と同じ数（本実施の形態では４つ）の入力端子（ｉｎ１〜ｉｎ４）が設けられており、第２メモリ１０４＿１〜１０４＿４の出力端子と一対一で接続されている。
【００６７】
発光素子駆動部１０９の出力端子（ｏｕｔ）は、電流制御用ＴＦＴ１０７のゲート電極に接続されている。電流制御用ＴＦＴ１０７のソース領域とドレイン領域は、一方は電源供給線Ｖｉに、もう一方は発光素子１０８が有する画素電極に接続されている。
【００６８】
なお、発光素子１０８は、陽極と、陰極と、陽極と陰極の間に設けられた有機化合物層とを有しており、陽極を画素電極として用いる場合、電流制御用ＴＦＴ１０７はｐチャネル型ＴＦＴであることが望ましい。また、陰極を画素電極として用いる場合、電流制御用ＴＦＴ１０７はｎチャネル型ＴＦＴであることが望ましい。なお、陽極を画素電極として用いる場合、陰極を対向電極と呼ぶ。また、陰極を画素電極として用いる場合、陽極を対向電極と呼ぶ。
【００６９】
本発明の発光装置の場合、各画素が有するＴＦＴの数が一般的な発光装置に比べて多いため、発光素子１０８から発せられる光を対向電極の側から表示用パネルの外部に出すようにする方が、光の取りだし効率の観点から好ましい。よって対向電極は陽極であることが好ましく、その場合は電流制御用ＴＦＴ１０７がｎチャネル型ＴＦＴであることが望ましい。しかし本発明はこれに限定されず、対向電極を陰極にしても良く、この場合は電流制御用ＴＦＴ１０７がｐチャネル型ＴＦＴであることが望ましい。
【００７０】
次に本発明の発光装置の動作について説明する。本発明の発光装置の動作は、書き込み期間Ｔａと、発光期間Ｔｓと、非発光期間Ｔｂとに分けて説明することできる。
【００７１】
書き込み期間Ｔａでは、発光装置の画素部に設けられてた全ての画素の第１メモリに、全ビット（本実施の形態では１〜４ビット）のデジタルビデオ信号が順に入力され、保持される。そして入力されたデジタルビデオ信号が有する画像情報に基づいて、発光素子駆動部１０９において発光期間Ｔｓと非発光期間Ｔｂの長さが定められる。発光期間Ｔｓにおいて各画素の発光素子は発光状態にあり、非発光期間Ｔｂにおいて非発光状態にある。
【００７２】
以下に本発明の発光装置の動作について、図１及び図２を参照してより詳しく説明する。なお図２は、図１に示した画素における書き込み期間Ｔａ、発光期間Ｔｓ、非発光期間Ｔｂの出現するタイミングを示している。
【００７３】
まず、書き込み期間Ｔａが開始されると、ゲート信号線Ｇ１＿１に入力される信号（選択信号）によって、ゲート信号線Ｇ１＿１が選択される。なお本明細書において信号線が選択されるとは、該信号線にゲート電極が接続されたＴＦＴが全てオンになることを意味する。ゲート信号線Ｇ１＿１が選択されると、ゲート信号線Ｇ１＿１にゲート電極が接続された全ての第１スイッチング用ＴＦＴ１０１＿１がオンになる。
【００７４】
そして、ソース信号線Ｓ１〜Ｓｘのそれぞれに入力された１ビット分のデジタルビデオ信号が、オンの第１スイッチング用ＴＦＴ１０１＿１を介して第１メモリ１０２＿１の入力端子に入力される。入力された１ビット分のデジタルビデオ信号は、第１メモリ１０２＿１において保持される。なおメモリに信号が入力されて保持されることを、本明細書では信号がメモリに書き込まれると呼ぶ。
【００７５】
次に、ゲート信号線Ｇ１＿１の選択が終了し、選択信号によって、ゲート信号線Ｇ１＿２が選択される。ゲート信号線Ｇ１＿２が選択されると、ゲート信号線Ｇ１＿２にゲート電極が接続された全ての第１スイッチング用ＴＦＴ１０１＿２がオンになる。
【００７６】
そして、ソース信号線Ｓ１〜Ｓｘのそれぞれに入力された次の１ビット分のデジタルビデオ信号が、オンの第１スイッチング用ＴＦＴ１０１＿２を介して第１メモリ１０２＿２の入力端子に入力される。入力された１ビット分のデジタルビデオ信号は、第１メモリ１０２＿２において保持される。
【００７７】
そして、ゲート信号線Ｇ１＿３、Ｇ１＿４も順に選択され、同様の動作が行われる。その結果、ゲート信号線Ｇ１＿１〜Ｇ１＿４を有する画素（１ライン目の画素）の第１メモリ１０２＿１〜１０２＿４に、４ビットのデジタルビデオ信号の各ビットがそれぞれ入力され、保持される。
【００７８】
次に、ゲート信号線Ｇ２＿１〜Ｇ２＿４が順に選択され、同様に４ビットのデジタルビデオ信号の各ビットが、２ライン目の画素の第１メモリ１０２＿１〜１０２＿４にそれぞれ入力される。
【００７９】
そして、ゲート信号線Ｇ３＿１〜Ｇ３＿４、…、Ｇｙ＿１〜Ｇｙ＿４も順に選択され、同様に４ビットのデジタルビデオ信号の各ビットが、３〜ｙライン目の画素の第１メモリ１０２＿１〜１０２＿４にそれぞれ入力される。なお本明細書において画素にデジタルビデオ信号が入力されるというのは、画素の有する第１メモリの入力端子にデジタルビデオ信号が入力されることを意味する。
【００８０】
全ての画素においてデジタルビデオ信号が入力されると、書き込み期間Ｔａが終了し、発光期間Ｔｓが開始される。
【００８１】
発光期間Ｔｓが開始されると、ラッチ信号線ＬＡＴ１〜ＬＡＴｙに入力されるラッチ信号によって、全画素の第２スイッチング用ＴＦＴ１０３＿１〜１０３＿４が、一斉にオンになる。
【００８２】
そしてオンになった第２スイッチング用ＴＦＴ１０３＿１〜１０３＿４を介して、第１メモリ１０２＿１〜１０２＿４において保持されているデジタルビデオ信号の各ビットが、第２メモリ１０４＿１〜１０４＿４の入力端子に入力される。よって、４ビットのデジタルビデオ信号の各ビットは、第２メモリ１０４＿１〜１０４＿４においてそれぞれ保持される。
【００８３】
第２メモリ１０４＿１〜１０４＿４において保持されているデジタルビデオ信号は、発光素子駆動部１０９が有する入力端子（ｉｎ１〜ｉｎ４）に入力される。なお発光素子駆動部１０９は、デジタルビデオ信号のビット数（本実施の形態では４つ）と同じ数の入力端子を有している。
【００８４】
そして、デジタルビデオ信号は、当該フレーム期間において画素が表示する階調数を情報として有している。発光素子駆動部１０９では、入力端子（ｉｎ１〜ｉｎ４）から入力された４ビットのデジタルビデオ信号から、所定の階調を表示することができる発光期間Ｔｓの長さを算出する。
【００８５】
そして、発光期間Ｔｓの間においてのみ、電流制御用ＴＦＴ１０７をオンにする信号（表示信号）が、発光素子駆動部１０９の出力端子（ｏｕｔ）から出力され、電流制御用ＴＦＴ１０７のゲート電極に入力される。
【００８６】
表１に、発光素子駆動部１０９の入力端子（ｉｎ１〜ｉｎ４）に入力される信号と、出力端子（ｏｕｔ）から表示信号が出力される期間の、１フレーム期間における割合（階調）の関係を示す。
【００８７】
【表１】
2007047807.tif 000003
【００８８】
本発明において発光素子駆動部１０９は、表１に示す動作を行う回路であれば、どのような論理回路を有していても良い。
【００８９】
また表１とは逆に、表２に示す動作を行う回路であっても良い。
【００９０】
【表２】
2007047807.tif 000004
【００９１】
表示信号が電流制御用ＴＦＴ１０７のゲート電極に入力されると、電流制御用ＴＦＴ１０７はオンになり、電源供給線Ｖｉの電源電位が発光素子１０８の画素電極に与えられる。対向電極の対向電位と電源電位との間には電位差があり、電源電位が画素電極に与えられると該電位差が発光素子１０８が有する有機化合物層にかかる。本明細書では、このときの発光素子１０８の画素電極と対向電極の電位差を発光素子駆動電圧と呼ぶ。発光素子駆動電圧は、発光素子駆動電圧が有機化合物層にかかったときに発光素子が発光する大きさである。発光素子駆動電圧が有機化合物層にかかると発光素子１０８は発光する。
【００９２】
そして、発光期間Ｔｓが終了すると非発光期間Ｔｂが開始される。非発光期間Ｔｂが開始されると、発光素子駆動部１０９から表示信号が電流制御用ＴＦＴ１０７に入力されなくなり、代わりに発光素子駆動部１０９から非表示信号が電流制御用ＴＦＴ１０７のゲート電極に入力される。非表示信号が電流制御用ＴＦＴ１０７のゲート電極に入力されると、電流制御用ＴＦＴ１０７はオフになる。よって、電源電位が発光素子１０８の画素電極に与えられなくなり、発光素子１０８は非発光状態になる。
【００９３】
非発光期間Ｔｂが終了すると１フレーム期間が終了し、次の１フレーム期間の書き込み期間Ｔａが開始され、同様の動作が繰り返される。
【００９４】
なお図２では、１フレーム期間において発光期間Ｔｓと、非発光期間Ｔｂが出現する場合について説明したが、本発明はこの構成に限定されない。画素が表示する階調によっては、発光期間Ｔｓは出現せず、書き込み期間Ｔａが終了した直後に、非発光期間Ｔｂが出現する場合もある。逆に、非発光期間Ｔｂは出現せず、発光期間Ｔｓが出現した後に、次の１フレーム期間の書き込み期間が開始される場合もある。
【００９５】
本発明の発光装置では、発光期間Ｔｓと非発光期間Ｔｂの長さの割合によって、当該フレーム期間における画素の階調が定まる。１フレーム期間における発光期間Ｔｓの長さの割合が大きくなればなるほど、画素において明るい階調が表示される。逆に発光期間Ｔｓの長さの割合が小さくなればなるほど、画素において暗い階調が表示される。
【００９６】
また本実施の形態では、書き込み期間Ｔａと、発光期間Ｔｓまたは非発光期間Ｔｂとを別個に設けたが、書き込み期間Ｔａと、発光期間Ｔｓまたは非発光期間Ｔｂとが互いに重なっていても良い。つまり発光素子が発光している間に、次のフレーム期間の画像情報を有するデジタルビデオ信号の第１メモリへの書き込みが開始されていても良い。
【００９７】
本発明の発光装置では、複数の画素の発光素子が一斉に非発光状態から発光状態になるのは、書き込み期間が終了して発光期間が開始される瞬間のみである。
よって、発光素子の発光している期間において、発光素子の輝度が低下するのを極力抑えることができる。
【００９８】
また中間階調の表示を行う際、連続して出現するフレーム期間において、発光素子が発光している期間が続けて出現することがなく、動画擬似輪郭の発生を防ぐことができる。
【００９９】
以下に、本発明の実施例について説明する。
【実施例１】
【０１００】
本実施例では、図１に示した画素が有する、発光素子駆動部１０９がカウンタ回路を有する場合について、図３を用いて説明する。なお本実施例では、４ビットのデジタルビデオ信号に対応している発光装置の画素の構成について説明するが、本発明の発光装置がこのビット数に限定されないことは言うまでもない。
【０１０１】
図３に本実施例の発光装置の画素の構成を示す。なお図１において既に示したものは、同じ符号を付す。本実施例では、発光素子駆動部１０９は、表示信号生成部１０５と、カウンタ回路１０６とを有している。
【０１０２】
そして、実施の形態において示した発光素子駆動部１０９の入力端子は、本実施例では表示信号生成部１０５の第１入力端子に相当する。表示信号生成部１０５には、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）の第１入力端子が設けられており、第２メモリ１０４＿１〜１０４＿４の出力端子が、表示信号生成部１０５が有する４つの第１入力端子に一対一で接続されている。
【０１０３】
また実施の形態において示した発光素子駆動部１０９の出力端子は、本実施例では表示信号生成部１０５の出力端子に相当する。表示信号生成部１０５の出力端子は、電流制御用ＴＦＴ１０７のゲート電極に接続されている。
【０１０４】
カウンタ回路１０６にはデジタルビデオ信号のビット数と同じ数（本実施例では４つ）の出力端子が設けられている。また、表示信号生成部１０５には、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）の第２入力端子が設けられている。そして、カウンタ回路１０６の出力端子と表示信号生成部１０５の第２入力端子は一対一で接続されている。
【０１０５】
本実施例では、第２メモリ１０４＿１〜１０４＿４において保持されているデジタルビデオ信号は、表示信号生成部１０５が有する第１入力端子に入力される。
【０１０６】
一方カウンタ回路１０６にはクロック信号ＣＫと、クロック信号の極性を反転させた信号ＣＫｂと、第１リセット信号Ｒｅｓ１とが入力されている。そしてカウンタ回路１０６では、Ｒｅｓ１によりリセットされてから入力されたＣＫまたはＣＫｂが何周期分あるかをカウントする。そしてカウンタ回路１０６から、カウントされたＣＫまたはＣＫｂの周期数を情報として有する信号（カウンタ信号）が、表示信号生成部１０５の第２入力端子に入力される。
【０１０７】
なおカウンタ信号は、デジタルビデオ信号のビット数（本実施例では４つ）と同じ数の第２入力端子のそれぞれから出力されている。本明細書では、ｎビットのデジタルビデオ信号に対応している発光装置の場合、第２入力端子のそれぞれから出力されるカウンタ信号を、第１〜第ｎカウンタ信号と呼ぶ。そして、第１〜第ｎカウンタ信号をあわせてカウンタ信号と総称する。本実施の形態では、カウンタ信号は第１〜第４カウンタ信号に相当する。
【０１０８】
また、表示信号生成部１０５には、第１リセット信号Ｒｅｓ１に同期している第２リセット信号Ｒｅｓ２が入力されている。そして、第２リセット信号Ｒｅｓ２によって発光期間Ｔｓが開始され、表示信号生成部１０５の出力端子から表示信号が出力される。表示信号が電流制御用ＴＦＴ１０７のゲート電極に入力されると、電流制御用ＴＦＴ１０７はオンになり、電源電位が発光素子１０８の画素電極に与えられ、発光素子１０８は発光状態になる。
【０１０９】
そして、表示信号生成部１０５では、第１入力端子から入力された４ビットのデジタルビデオ信号と、第２入力端子から入力されたカウンタ信号を比較する。
そしてデジタルビデオ信号とカウンタ信号とが合致した時点で発光期間Ｔｓが終了し、表示信号の代わりに非表示信号が、表示信号生成部１０５の出力端子から出力され、非発光期間Ｔｂが開始される。
【０１１０】
非表示信号が電流制御用ＴＦＴ１０７のゲート電極に入力されると、電流制御用ＴＦＴ１０７はオフになり、電源電位が発光素子１０８の画素電極に与えられなくなり、発光素子１０８は非発光状態になる。
【０１１１】
非発光期間Ｔｂが終了すると１フレーム期間が終了し、次の１フレーム期間の書き込み期間Ｔａが開始され、同様の動作が繰り返される。
【０１１２】
本実施例において表示信号生成部１０５は、Ｒｅｓ２によって表示信号を出力し、第１入力端子と第２入力端子にそれぞれ入力されるデジタルビデオ信号とカウンタ信号とが合致したら表示信号の代わりに非表示信号を出力するならば、どのような論理回路を有していても良い。
【０１１３】
また、第１リセット信号Ｒｅｓ１と第２リセット信号Ｒｅｓ２とが、１つの信号源から出力される全く同じ信号であっても良い。
【０１１４】
なお本発明の発光装置の画素に設けられたカウンタ回路は、入力信号（ＣＫ、ＣＫｂ、Ｒｅｓ１）を受けると加算或いは減算を行い、入力信号のカウントを行う回路であれば、どのような構成を有していても良い。
【実施例２】
【０１１５】
本実施例では、図３に示した画素が有する、表示信号生成部１０５の具体的な構成について、図４を用いて説明する。なお本実施例では、４ビットのデジタルビデオ信号に対応している発光装置の画素の構成について説明するが、本発明の発光装置がこのビット数に限定されないことは言うまでもない。
【０１１６】
図４に本実施例の発光装置の画素の構成を示す。図４では、図３において既に示してあるものには、同じ符号を付している。また説明をわかりやすくするために本実施例では、カウンタ回路１０６の出力端子（本実施例では４つ）をｏｕｔ１〜ｏｕｔ４と呼ぶ。出力端子ｏｕｔ１〜ｏｕｔ４から、第１〜第４カウンタ信号が出力される。
【０１１７】
本実施例の表示信号生成部１０５は、具体的には、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）のエクスクルーシブＯＲ（ｅｘＯＲ）１１０＿１〜１１０＿４と、ＮＯＲ１１１、１１２、１１３と、インバーター１１４とを有している。
【０１１８】
４つのｅｘＯＲ１１０＿１〜１１０＿４はそれぞれ２つの入力端子を有しており、一方が第１入力端子、もう一方が第２入力端子に相当する。４つのｅｘＯＲ１１０＿１〜１１０＿４の出力端子は、ＮＯＲ１１１の有する４つの入力端子に接続されている。
【０１１９】
ＮＯＲ１１１の有する出力端子は、ＮＯＲ１１２が有する２つの入力端子のうち、いずれか一方と接続されている。また、ＮＯＲ１１２が有する２つの入力端子のうち、ＮＯＲ１１１の有する出力端子と接続されていない方の入力端子は、ＮＯＲ１１３の出力端子と接続されている。ＮＯＲ１１３が有する２つの入力端子のうち、いずれか一方はＮＯＲ１１２が有する出力端子に接続されており、もう一方には第２リセット信号Ｒｅｓ２が入力されている。また、ＮＯＲ１１２の出力端子は、インバーター１１４の入力端子に接続されており、インバーター１１４の出力端子は電流制御用ＴＦＴ１０７のゲート電極に入力されている。
【０１２０】
以下、表示信号生成部１０５の動作について説明する。
【０１２１】
第２メモリ１０４＿１〜１０４＿４の出力端子から出力される４ビットのデジタルビデオ信号の各ビットが、表示信号生成部１０５が有する４つの第１入力端子にそれぞれ入力される。また、カウンタ回路１０６の出力端子ｏｕｔ１〜ｏｕｔ４から出力される第１〜第４カウンタ信号が、４つの第２入力端子にそれぞれ入力される。
【０１２２】
表示信号生成部１０５は、第１入力端子から入力される全てのデジタルビデオ信号と、第２入力端子から入力される全てのカウンタ信号とを比較し、合致するかしないかを判断する第１の機能を有している。本実施例の表示信号生成部１０５では、４つのｅｘＯＲ１１０＿１〜１１０＿４と、ＮＯＲ１１１とで、第１の機能を果たしている。
【０１２３】
さらに表示信号生成部１０５には、第１リセット信号Ｒｅｓ１に同期している第２リセット信号Ｒｅｓ２が入力されている。そして、表示信号生成部１０５は、第１リセット信号Ｒｅｓ１によってカウンタ回路１０６がリセットされると同時に、第２リセット信号Ｒｅｓ２によって電流制御用ＴＦＴ１０７のゲート電極への表示信号の入力を開始し、なおかつ、第１の機能によってデジタルビデオ信号とカウンタ信号とが合致していると判断されたときに表示信号の代わりに非表示信号を電流制御用ＴＦＴ１０７のゲート電極に入力し、電流制御用ＴＦＴ１０７をオフにする第２の機能を有している。本実施例の表示信号生成部１０５では、２つのＮＯＲ１１２、１１３とで、第２の機能を果たしている。
【０１２４】
なお、インバーター１１４は、ＮＯＲ１１２の出力端子から表示信号が出力されたときに電流制御用ＴＦＴ１０７がオンになり、ＮＯＲ１１２の出力端子から非表示信号が出力されたときに電流制御用ＴＦＴ１０７がオフになるように、ＮＯＲ１１２の出力端子から出力される表示信号または非表示信号の極性を反転させる機能を有している。電流制御用ＴＦＴ１０７の極性によっては必ずしも設けなくとも良い。本実施例では、電流制御用ＴＦＴ１０７がｎチャネル型ＴＦＴの場合について説明しており、ＮＯＲ１１２の出力端子から表示信号が出力されたときに電流制御用ＴＦＴ１０７をオンにし、ＮＯＲ１１２の出力端子から非表示信号が出力されたときに電流制御用ＴＦＴ１０７をオフにするためには、インバーター１１４を設ける必要がある。逆に、電流制御用ＴＦＴ１０７がｎチャネル型ＴＦＴの場合、インバーター１１４を設ける必要はない。
【０１２５】
また、実施の形態において説明した通り、カウンタ回路１０６にはクロック信号ＣＫと、クロック信号の極性を反転させた信号ＣＫｂと、第１リセット信号Ｒｅｓ１とが入力されている。そして第１リセット信号Ｒｅｓ１によってカウンタ回路がリセットされた時点から、カウンタ回路１０６の出力端子から、クロック信号ＣＫとは周波数が異なるカウンタ信号が出力される。図５に第１リセット信号Ｒｅｓ１と、クロック信号ＣＫと、出力端子ｏｕｔ１〜ｏｕｔ４から出力される第１〜第４カウンタ信号のタイミングチャートを示す。
【０１２６】
４つの出力端子ｏｕｔ１〜ｏｕｔ４から出力される第１〜第４カウンタ信号の周波数は、それぞれ異なっている。例えば、ｍ番目の出力端子ｏｕｔｍ（ｍは１から４の任意の自然数）から、クロック信号ＣＫの周波数を２m分の１にした第ｍカウンタ信号が出力される。
【０１２７】
なお、ｎビット（ｎは任意の自然数）のデジタルビデオ信号に対応する発光装置においても、ｍ番目の出力端子ｏｕｔｍ（ｍは１からｎの任意の自然数）から、クロック信号ＣＫの周波数を２m分の１にした信号が出力される。
【０１２８】
全ての出力端子（本実施例ではｏｕｔ１〜ｏｕｔ４）から出力されたカウンタ信号の極性によって、Ｒｅｓ１によりリセットされてからカウンタ回路１０６に入力されたＣＫまたはＣＫｂが何周期分あるかをカウントすることができる。
【０１２９】
ＮＯＲ１１１の出力端子から出力される信号は、ｅｘＯＲ１１０＿１〜１１０＿４のそれぞれに入力されたカウンタ信号とデジタルビデオ信号が一致したとき、１（Ｈｉ）の信号を出力し、一致しないときは０（Ｌｏ）の信号を出力している。なお図５では、ｅｘＯＲ１１０＿１〜１１０＿４に入力されるデジタルビデオ信号が順にＬｏ、Ｌｏ、Ｌｏ、Ｈｉの場合の、ＰｏｉｎｔＡにおける電位を示している。
【０１３０】
一方、Ｒｅｓ１によってカウンタ回路１０６がリセットされるのと同期して、ＮＯＲ１１３の入力端子に入力されるＲｅｓ２が０（Ｌｏ）になっている。よって、カウンタ信号とデジタルビデオ信号が一致していないときは、ＮＯＲ１１１の出力は０（Ｌｏ）であるので、ＰｏｉｎｔＢにおける電位はＨｉになっており、ｎチャネル型ＴＦＴである電流制御用ＴＦＴ１０７はオンになる。したがってこのとき、発光素子１０８は発光状態になる。
【０１３１】
逆に、カウンタ信号とデジタルビデオ信号が一致したとき、ＮＯＲ１１１の出力は１（Ｈｉ）になるので、ＰｏｉｎｔＢにおける電位はＬｏになり、ｎチャネル型ＴＦＴである電流制御用ＴＦＴ１０７はオフになる。したがってこのとき、発光素子１０８は非発光状態になる。
【０１３２】
発光素子１０８が発光している期間は発光期間Ｔｓに相当する。よって、Ｒｅｓ１によってカウンタ回路１０６がリセットされ、なおかつＲｅｓ２が１（Ｈｉ）になったときから、表示信号生成部１０５に入力されるカウンタ信号とデジタルビデオ信号が合致する直前までの期間が、当該画素の発光期間Ｔｓに相当する。また、表示信号生成部１０５に入力されるカウンタ信号とデジタルビデオ信号が合致してから、次のフレーム期間の書き込み期間Ｔａが開始されるまでの期間が、当該画素の非発光期間Ｔｂに相当する。
【０１３３】
本発明の発光装置では、表示期間と非表示期間の割合によって、当該フレーム期間における画素の階調が決まる。そして表示期間の長さは、デジタルビデオ信号が有する情報によって変わる。
【０１３４】
なお、本実施例では正論理を用いたが、負論理を用いても良い。
【０１３５】
本発明の発光装置では、複数の画素の発光素子が一斉に非発光状態から発光状態になるのは、書き込み期間が終了して発光期間が開始される瞬間のみである。
よって、複数の画素の発光素子が一斉に非発光状態から発光状態になる瞬間が、どのような階調を表示する場合でも、１フレーム期間中に１回以下しか現れなくなる。したがって、複数の画素の発光素子が一斉に非発光状態から発光状態になることによる発光素子の輝度の一時的な低下の回数を抑え、画面のちらつきを低減することができる。
【０１３６】
また中間階調の表示を行う際、連続して出現するフレーム期間において、発光素子が発光している期間が続けて出現することがなく、動画擬似輪郭の発生を防ぐことができる。
【実施例３】
【０１３７】
本実施例では、本発明の発光装置の画素に設けられる第１メモリと第２メモリの構成について説明する。本実施例では、第１メモリ、第２メモリとしてＳＲＡＭを用いる。図６に本実施例で用いられるＳＲＡＭの等価回路図を示す。
【０１３８】
図６（Ａ）に示すＳＲＡＭは、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを２つづつ有している。そして、ｐチャネル型ＴＦＴのソース領域は高電圧側の電源Ｖｄｄｈに、ｎチャネル型ＴＦＴのソース領域は低電圧側の電源Ｖｓｓに、それぞれ接続されている。１つのｐチャネル型ＴＦＴと１つのｎチャネル型ＴＦＴとが対になっており、１つのＳＲＡＭの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの対が２組存在している。
【０１３９】
対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのドレイン領域が互いに接続されている。また対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのゲート電極が互いに接続されている。そして互いに一方の対のｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域が、もう一方の対のｐチャネル型及びｎチャネル型ＴＦＴのゲート電極と同じ電位に保たれている。そして一方の対のｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域が入力端子に相当し、入力の信号（Ｖｉｎ）が入る。また、もう一方の対のｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は出力端子に相当し、出力の信号（Ｖｏｕｔ）が出力される。
【０１４０】
ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転させた信号であるＶｏｕｔを出力するように設計されている。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄｄｈ相当のＨｉの信号となる。
【０１４１】
図６（Ｂ）に示すＳＲＡＭは、ｎチャネル型ＴＦＴと抵抗とを２つづつ有している。１つのｎチャネル型ＴＦＴと１つの抵抗とが対になっており、１つのＳＲＡＭの中にｎチャネル型ＴＦＴと抵抗との対が２組存在している。そして、ｎチャネル型ＴＦＴのドレイン領域は高電圧側の電源Ｖｄｄｈに、ソース領域は抵抗を介して低電圧側の電源Ｖｓｓにそれぞれ接続されている。
【０１４２】
ｎチャネル型ＴＦＴのドレイン領域は、互いに他のｎチャネル型ＴＦＴのゲート電極と同じ電位に保たれている。そして一方のｎチャネル型ＴＦＴのドレイン領域は入力端子に相当し、入力の信号（Ｖｉｎ）が入る。また、もう一方のｎチャネル型ＴＦＴのドレイン領域は出力端子に相当し、出力の信号（Ｖｏｕｔ）が出力される。
【０１４３】
ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転させた信号であるＶｏｕｔを出力するように設計されている。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄｄｈ相当のＨｉの信号となる。
【０１４４】
図６（Ｂ）に示したＳＲＡＭは、抵抗をｎチャネル型ＴＦＴと同時に形成することが可能なので、ｐチャネル型ＴＦＴを形成する必要がなく、図６（Ａ）で示したＳＲＡＭに比べて行程数を削減することができる。
【０１４５】
図６（Ｃ）に示すＳＲＡＭは、ｐチャネル型ＴＦＴと抵抗とを２つづつ有している。１つのｐチャネル型ＴＦＴと１つの抵抗とが対になっており、１つのＳＲＡＭの中にｐチャネル型ＴＦＴと抵抗の対が２組存在する。そして、ｐチャネル型ＴＦＴのソース領域は高電圧側の電源Ｖｄｄｈに、ドレイン領域は抵抗を介して低電圧側の電源Ｖｓｓにそれぞれ接続されている。
【０１４６】
ｐチャネル型ＴＦＴのドレイン領域は、互いに他のｐチャネル型ＴＦＴのゲート電極と同じ電位に保たれている。そして一方のｐチャネル型ＴＦＴのドレイン領域は入力端子に相当し、入力の信号（Ｖｉｎ）が入る。また、もう一方のｐチャネル型ＴＦＴのドレイン領域は出力端子に相当し、出力の信号（Ｖｏｕｔ）が出力される。
【０１４７】
ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転させた信号であるＶｏｕｔを出力するように設計されている。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄｄｈ相当のＨｉの信号となる。
【０１４８】
図６（Ｃ）に示したＳＲＡＭは、抵抗をｐチャネル型ＴＦＴと同時に形成することが可能なので、ｎチャネル型ＴＦＴを形成する必要がなく、図６（Ａ）で示したＳＲＡＭに比べて行程数を削減することができる。
【０１４９】
なお本発明の発光装置の画素が有する第１メモリ及び第２メモリは、本実施例で示した構成に限定されない。本発明の発光装置の画素が有する第１メモリ及び第２メモリは、入力された信号を一時記憶することができる論理回路であれば良い。
【０１５０】
本実施例は、実施例１または２の構成と自由に組み合わせて実施することが可能である。
【実施例４】
【０１５１】
本実施例では、本発明の発光装置の画素が有するカウンタ回路の構成について説明する。
【０１５２】
図７に本実施例のカウンタ回路の回路図を示す。なお本実施例では、４ビットのデジタルビデオ信号に対応する発光装置の画素に設けられているカウンタ回路について説明する。
【０１５３】
図７に示すカウンタ回路は、５つのフリップフロップ回路６０１＿１〜６０１＿５と、４つのハーフアダー回路６０２＿１〜６０２＿４と、インバーター６０３とを有している。なお、本実施例では４ビットのデジタルビデオ信号に対応する発光装置について説明しているので、カウンタ回路はフリップフロップ回路を５つ、ハーフアダー回路を４つ有している。ｎビットのデジタルビデオ信号に対応する発光装置の場合、カウンタ回路が有するフリップフロップ回路をｎ＋１、ハーフアダー回路をｎ有している。また、インバーター６０３の数は、図７に示したカウンタ回路が有する数に限定されない。
【０１５４】
カウンタ回路には、図７に示す配線からクロック信号ＣＫ、クロック信号の極性を反転させた信号ＣＫｂ、第１リセット信号Ｒｅｓが入力されている。またｏｕｔ１〜ｏｕｔ４はカウンタ回路の出力端子を意味している。
【０１５５】
図８を用いて、フリップフロップ回路６０１＿１〜６０１＿５の構成について説明する。図８（Ａ）には、図７で示したフリップフロップ回路６０１＿１〜６０１＿５の論理記号が示されている。図８（Ａ）に示すフリップフロップ回路は、リセット付遅延型フリップフロップ回路（以下ＲＤ型ＦＦと示す）である。図８（Ｂ）、図８（Ｃ）には、図８（Ａ）に示した論理記号に対応するＲＤ型ＦＦの詳しい回路図が示されている。
【０１５６】
図８（Ｂ）に示すＲＤ型ＦＦは、クロックドインバーター７０１〜７０４、インバーター７０５、ＮＡＮＤ７０６を有している。ＣＫとＣＫｂはクロックドインバーター７０１〜７０４に入力されている。
【０１５７】
図８（Ｃ）に示すＲＤ型ＦＦは、アナログスイッチ７１１〜７１４、インバーター７１５〜７２２、ＮＯＲ７２３、ＮＡＮＤ７２４を有している。
【０１５８】
本実施例で用いられるフリップフロップ回路は、図８に示した構成に限定されない。本実施例で用いられるフリップフロップ回路は、ＲＤ型ＦＦであればどのような構成を有していても良い。
【０１５９】
次に図９を用いて、ハーフアダー回路６０２＿１〜６０２＿４の構成について説明する。図９（Ａ）には、図７で示したハーフアダー回路６０２＿１〜６０２＿４の論理記号が示されている。図９（Ａ）に示すハーフアダー回路は、入力端子Ａ、Ｂに入力される信号によって、出力端子Ｃ、Ｓから出力される信号が定まる。表３にハーフアダー回路６０２＿１〜６０２＿４の動作機能を示す。
【０１６０】
【表３】
2007047807.tif 000005
【０１６１】
図９（Ｂ）、図９（Ｃ）、図９（Ｄ）には、図９（Ａ）に示した論理記号に対応するハーフアダー回路の詳しい回路図が示されている。
【０１６２】
図９（Ｂ）に示すハーフアダー回路は、ＮＡＮＤ７３１、インバーター７３２、ＮＯＲ７３３、７３４を有している。
【０１６３】
図９（Ｃ）に示すハーフアダー回路は、アナログスイッチ７３５、７３６、インバーター７３７、７３８、ＮＯＲ７３９を有している。
【０１６４】
図９（Ｄ）に示すハーフアダー回路は、アナログスイッチ７４０、インバーター７４１、７４２、ＮＯＲ７４３、ｐチャネル型ＴＦＴ７４４、ｎチャネル型ＴＦＴ７４５を有している。
【０１６５】
本実施例で用いられるハーフアダー回路は、図９に示した構成に限定されない。本実施例で用いられるハーフアダー回路は、表３に示した動作機能を有していれば、どのような構成を有していても良い。
【０１６６】
なお本発明の発光装置の画素に設けられたカウンタ回路は、本実施例で示した構成に限定されない。入力信号を受けると加算或いは減算を行い、入力信号のカウントを行う回路であれば、どのような構成を有していても良い。
【０１６７】
本実施例は、実施例１〜３の構成と自由に組み合わせて実施することが可能である。
【実施例５】
【０１６８】
本発明の発光装置では、ソース信号線に入力されるデジタルビデオ信号は、ソース信号線駆動回路から出力されている。またゲート信号線に入力される選択信号は、ゲート信号線駆動回路から出力されている。本実施例では、本発明において用いられるソース信号線駆動回路及びゲート信号線駆動回路の構成について説明する。
【０１６９】
図１０（Ａ）に本実施例のソース信号線駆動回路３０１のブロック図を示す。
ソース信号線駆動回路３０１は、シフトレジスタ３０２、ラッチ（Ａ）３０３、ラッチ（Ｂ）３０４を有している。
【０１７０】
ソース信号線駆動回路３０１において、シフトレジスタ３０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ３０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
【０１７１】
シフトレジスタ３０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０１７２】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）３０３に入力される。ラッチ（Ａ）３０３は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）３０３は、前記タイミング信号が入力されると、ソース信号線駆動回路３０１の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０１７３】
なお、ラッチ（Ａ）３０３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）３０３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）３０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。
なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１７４】
ラッチ（Ａ）３０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１７５】
１ライン期間が終了すると、ラッチ（Ｂ）３０４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）３０３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）３０４に一斉に送出され、ラッチ（Ｂ）
３０４の全ステージのラッチに書き込まれ、保持される。
【０１７６】
デジタルビデオ信号をラッチ（Ｂ）３０４に送出し終えたラッチ（Ａ）３０３には、シフトレジスタ３０２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０１７７】
この２順目の１ライン期間中には、ラッチ（Ｂ）３０４に書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０１７８】
図１０（Ｂ）はゲート信号線駆動回路の構成を示すブロック図である。
【０１７９】
ゲート信号線駆動回路３０５は、それぞれシフトレジスタ３０６、バッファ３０７を有している。また場合によってはレベルシフトを有していても良い。
【０１８０】
ゲート信号線駆動回路３０５において、シフトレジスタ３０６からのタイミング信号がバッファ３０７に入力され、対応するゲート信号線に入力される。ゲート信号線には、１ライン分の画素の第１スイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素の第１スイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０１８１】
なお、本発明の発光装置が有するソース信号線駆動回路とゲート信号線駆動回路は、本実施例で示した構成に限定されない。また、ソース信号線駆動回路とゲート信号線駆動回路の数は、必ずしも１つづつとは限らない。１つの画素部に画像を表示するために、ソース信号線駆動回路が複数設けられていても良いし、ゲート信号線駆動回路が複数設けられていても良い。
【０１８２】
また、ソース信号線駆動回路とゲート信号線駆動回路は、必ずしも画素部と同じ基板上に形成されていなくても良く、異なる基板上に形成してＦＰＣ等のコネクターを介して接続されていても良い。
【０１８３】
本実施例は実施例１〜４と自由に組み合わせて実施することが可能である。
【実施例６】
【０１８４】
本発明の発光装置の作成方法の一例について、図１１〜図１３を用いて説明する。なおここでは、発光装置の画素部に設けられた第１スイッチング用ＴＦＴ、電流制御用ＴＦＴ、第１または第２メモリが有するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴについてのみ示している。第２スイッチング用ＴＦＴや、第１メモリ及び第２メモリが有するその他のＴＦＴも、同様に作成することが可能である。
【０１８５】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板９００を用いる。なお、基板９００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０１８６】
次いで、図１１（Ａ）に示すように、基板９００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜９０１を形成する。本実施例では下地膜９０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜９０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜９０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜９０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜９０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【０１８７】
次いで、下地膜９０１上に半導体層９０２〜９０５を形成する。半導体層９０２〜９０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。
この半導体層９０２〜９０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層９０２〜９０５を形成した。
【０１８８】
また、半導体層９０２〜９０５を形成した後、ＴＦＴのしきい値を制御するために、半導体層９０２〜９０５に微量な不純物元素（ボロンまたはリン）をドーピングしてもよい。
【０１８９】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2(代表的には２００〜３００ｍＪ／ｃｍ2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的には３５０〜５００ｍＪ／ｃｍ2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【０１９０】
次いで、半導体層９０２〜９０５を覆うゲート絶縁膜９０６を形成する。ゲート絶縁膜９０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１９１】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosiliｃate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１９２】
そして、ゲート絶縁膜９０６上にゲート電極を形成するための耐熱性導電層９０７を２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）の厚さで形成する。耐熱性導電層９０７は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００ｎｍの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１９３】
一方、耐熱性導電層９０７にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層９０７の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層９０７が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜９０６に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層９０７は抵抗率を１０〜５０μΩｃｍの範囲とすることが好ましい。
【０１９４】
次に、フォトリソグラフィーの技術を使用してレジストによるマスク９０８を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Ｐａの圧力で３．２Ｗ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを形成して行う。
基板側（試料ステージ）にも２２４ｍＷ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００ｎｍ／ｍｉｎである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【０１９５】
第１のエッチング処理により第１のテーパー形状を有する導電層９０９〜９１２が形成される。導電層９０９〜９１２のテーパー部の角度は１５〜３０°となるように形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜９０６）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。（図１１（Ｂ））
【０１９６】
そして、第１のドーピング処理を行い一導電型の不純物元素を半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク９０８をそのまま残し、第１のテーパー形状を有する導電層９０９〜９１２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜９０６とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域９１４〜９１７には１×１０20〜１×１０21atoｍiｃ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が添加される。（図１１（Ｃ））
【０１９７】
この工程において、ドーピングの条件によっては、不純物が第１の形状の導電層９０９〜９１２の下に回りこみ、第１の不純物領域９１４〜９１７が第１の形状の導電層９０９〜９１２と重なることも起こりうる。
【０１９８】
次に、図１１（Ｄ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２Ｗ／ｃｍ2(１３.５６ＭＨｚ)、バイアス電力４５ｍＷ／ｃｍ2(１３.５６ＭＨｚ)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層９１８〜９２１が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。マスク９０８はエッチングされて端部が削れ、マスク９２２となる。また、図１１（Ｄ）の工程において、ゲート絶縁膜９０６の表面が４０ｎｍ程度エッチングされる。
【０１９９】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、不純物濃度が大きくなった第１の不純物領域９２４〜９２７と、前記第１の不純物領域９２４〜９２７に接する第２の不純物領域９２８〜９３１とを形成する。この工程において、ドーピングの条件によっては、不純物が第２の形状の導電層９１８〜９２１の下に回りこみ、第２の不純物領域９２８〜９３１が第２の形状の導電層９１８〜９２１と重なることも起こりうる。第２の不純物領域における不純物濃度は、１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3となるようにする。（図１２（Ａ））
【０２００】
そして、（図１２（Ｂ））に示すように、ｐチャネル型ＴＦＴを形成する半導体層９０２に一導電型とは逆の導電型の不純物領域９３３（９３３ａ、９３３ｂ）を形成する。この場合も第２の形状の導電層９１８をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体層９０３、９０４、９０５は、レジストのマスク９３２を形成し全面を被覆しておく。ここで形成される不純物領域９３３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域９３３のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにする。
【０２０１】
しかしながら、この不純物領域９３３は詳細にはｎ型を付与する不純物元素を含有する２つの領域に分けて見ることができる。第３の不純物領域９３３ａは１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域９３３ｂは１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域９３３ｂのｐ型を付与する不純物元素の濃度を１×１０19ａｔｏｍｓ／ｃｍ3以上となるようにし、第３の不純物領域９３３ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０２０２】
その後、図１２（Ｃ）に示すように、第２の形状を有する導電層９１８〜９２１およびゲート絶縁膜９０６上に第１の層間絶縁膜９３７を形成する。第１の層間絶縁膜９３７は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜９３７は無機絶縁物材料から形成する。第１の層間絶縁膜９３７の膜厚は１００〜２００ｎｍとする。第１の層間絶縁膜９３７として酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、第１の層間絶縁膜９３７として酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Ｐａ、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、第１の層間絶縁膜９３７としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０２０３】
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板９００に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０２０４】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、半導体層９０２〜９０５中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０２０５】
そして、有機絶縁物材料からなる第２の層間絶縁膜９３９を１．０〜２．０μｍの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【０２０６】
このように、第２の層間絶縁膜９３９を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜９３７として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０２０７】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜９０６をエッチングすることによりコンタクトホールを形成することができる。
【０２０８】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３と、ドレイン配線９４４〜９４５と、画素電極９４７とを形成する。なお、本実施例ではこの配線を、下層側から５０ｎｍのチタン膜、２００ｎｍのチタンを含むアルミニウム膜、２００ｎｍのリチウムを含むアルミニウム膜をスパッタ法で連続形成した三層構造の積層膜とする。また、リチウムを含むアルミニウム膜のみ蒸着法で形成することもできる。但し、その場合においても大気開放しないで連続形成することが望ましい。
【０２０９】
ここで画素電極９４７の最表面が仕事関数の小さい金属面となるようにすることは重要である。これは画素電極９４７がそのまま発光素子の陰極として機能することになるからである。そのため、少なくとも画素電極９４７の最表面は周期表の１族もしくは２族に属する元素を含む金属膜またはビスマス（Ｂｉ）膜とすることが好ましい。また、ソース配線９４０〜９４３と、ドレイン配線９４４〜９４５は、画素電極９４７と同時に形成されるため、同一の導電膜で形成されることになる（図１３（Ａ））。
【０２１０】
次に、図１３（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９４９を形成する。第３の層間絶縁膜９４９は絶縁性を有していて、バンクとして機能し、隣接する画素の有機化合物層を分離する役割を有している。本実施例ではレジストを用いて第３の層間絶縁膜９４９を形成する。
【０２１１】
本実施例では、第３の層間絶縁膜９４９の厚さを１μｍ程度とし、開口部は画素電極９４７に近くなればなるほど広くなる、所謂逆テーパー状になるように形成する。これはレジストを成膜した後、開口部を形成しようとする部分以外をマスクで覆い、ＵＶ光を照射して露光し、露光された部分を現像液で除去することによって形成される。また、第３の層間絶縁膜９４９は、次に形成する発光層等の有機化合物層が画素電極９４７の端部に直接触れないようにする目的もある。
【０２１２】
また本実施例のように、第３の層間絶縁膜９４９を逆テーパー状にすることで、後の工程において有機化合物層を成膜した時に、隣り合う画素同士で有機化合物層が分断されるため、有機化合物層と、第３の層間絶縁膜９４９の熱膨張係数が異なっていても、有機化合物層がひび割れたり、剥離したりするのを抑えることができる。
【０２１３】
なお、本実施例においては、第３の層間絶縁膜９４９としてレジストでなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、酸化珪素膜等を用いることもできる。第３の層間絶縁膜９４９は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。
【０２１４】
次に、有機化合物層９５０を蒸着法により形成する。なお、本実施例では、正孔注入層および発光層の積層体を有機化合物層と呼んでいる。即ち、発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体を有機化合物層と定義する。なお、これらは有機材料であっても無機材料であっても良いし、高分子であっても低分子であっても良い。
【０２１５】
本実施例では、まず電子注入層としてフッ化リチウム（ＬｉＦ）膜を２０ｎｍの厚さに成膜し、さらに発光層としてアルミキノリラト錯体（Ａｌｑ3）を８０ｎｍの厚さに形成する。また、発光層に対して発光中心となるドーパント（代表的には蛍光色素）を共蒸着により添加しても良い。
【０２１６】
次に、有機化合物層９５０を形成したら、仕事関数が大きく、可視光に対して透明な酸化物導電膜からなる陽極９５１を３００ｎｍの厚さに形成する。本実施例では、酸化亜鉛に酸化ガリウムを添加した酸化物導電膜を蒸着法を用いて形成する。また、他の酸化物導電膜として、酸化インジウム、酸化亜鉛、酸化スズ、もしくはそれらを組み合わせた化合物からなる酸化物導電膜を用いることも可能である。こうして画素電極（陰極）９４７、有機化合物層９５０および陽極９５１を含む発光素子９５４が形成される。
【０２１７】
なお、陽極９５１を形成した後、発光素子９５４を完全に覆うようにして保護膜９５３を設けることは有効である。保護膜９５３としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０２１８】
この際、カバレッジの良い膜を保護膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い有機化合物層９５０の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、有機化合物層９５０の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に有機化合物層９５０が酸化するといった問題を防止できる。
【０２１９】
こうして図１３（Ｂ）に示すような構造の表示用パネルが完成する。
【０２２０】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は第１メモリまたは第２メモリが有するＴＦＴである。９６２は第１スイッチング用ＴＦＴ、９６３は電流制御用ＴＦＴである。
【０２２１】
なお、本実施例で示した作成方法を用いて、駆動回路が有するＴＦＴを、画素部が有するＴＦＴと同時に形成することが可能である。発光素子を用いた発光装置の場合、駆動回路の電源の電圧は５〜６Ｖ程度、最大でも１０Ｖ程度で十分なので、駆動回路においてＴＦＴのホットエレクトロンによる劣化があまり問題にならない。また駆動回路を高速で動作させる必要があるので、ＴＦＴのゲート容量は小さいほうがより好ましい。よって、ＴＦＴの半導体層が有する第２の不純物領域と、第４の不純物領域とが、それぞれゲート電極と重ならない本実施例の構成を有するＴＦＴは、発光装置の駆動回路のＴＦＴとしてより好ましい。
【０２２２】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作成することが可能である。
【０２２３】
なお本実施例は、実施例１〜５と自由に組み合わせて実施することが可能である。
【実施例７】
【０２２４】
本実施例では、実施例６とは異なる発光装置の作製方法について説明する。
【０２２５】
第２の層間絶縁膜９３９を形成するまでの工程は、実施例６と同じである。図１４（Ａ）に示すように、第２の層間絶縁膜９３９を形成した後、第２の層間絶縁膜９３９に接するように、パッシベーション膜９８１を形成する。
【０２２６】
パッシベーション膜９８１は、第２の層間絶縁膜９３９に含まれる水分が、画素電極９４７や、第３の層間絶縁膜９８２を介して、有機化合物層９５０に入るのを防ぐのに効果的である。第２の層間絶縁膜９３９が有機樹脂材料を有している場合、有機樹脂材料は水分を多く含むため、パッシベーション膜９８１を設けることは特に有効である。
【０２２７】
本実施例では、パッシベーション膜９８１として、窒化珪素膜を用いた。
【０２２８】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、まずエッチングガスにＣＦ4、Ｏ2の混合ガスを用いてパッシベーション膜９８１をエッチングし、次にエッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜９０６をエッチングすることによりコンタクトホールを形成することができる。
【０２２９】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３と、ドレイン配線９４４〜９４５と、画素電極９４７とを形成する。なお、本実施例ではこの配線を、下層側から５０ｎｍのチタン膜、２００ｎｍのチタンを含むアルミニウム膜、２００ｎｍのリチウムを含むアルミニウム膜をスパッタ法で連続形成した三層構造の積層膜とする。また、リチウムを含むアルミニウム膜のみ蒸着法で形成することもできる。但し、その場合においても大気開放しないで連続形成することが望ましい。
【０２３０】
ここで画素電極９４７の最表面が仕事関数の小さい金属面となるようにすることは重要である。これは画素電極９４７がそのまま発光素子の陰極として機能することになるからである。そのため、少なくとも画素電極９４７の最表面は周期表の１族もしくは２族に属する元素を含む金属膜またはビスマス（Ｂｉ）膜とすることが好ましい。また、ソース配線９４０〜９４３と、ドレイン配線９４４〜９４５は、画素電極９４７と同時に形成されるため、同一の導電膜で形成されることになる。
【０２３１】
次に、図１４（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９８２を形成する。本実施例では、開口部を形成する際、ウエットエッチング法を用いることでテーパー形状の側壁とした。実施例６に示した場合と異なり、第３の層間絶縁膜９８２上に形成される有機化合物層は分断されないため、開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２３２】
なお、本実施例においては、第３の層間絶縁膜９８２として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０２３３】
そして、第３の層間絶縁膜９８２上に有機化合物層９５０を形成する前に、第３の層間絶縁膜９８２の表面にアルゴンを用いたプラズマ処理を施し、第３の層間絶縁膜９８２の表面を緻密化しておくのが好ましい。上記構成によって、第３の層間絶縁膜９８２から有機化合物層９５０に水分が入るのを防ぐことができる。
【０２３４】
次に、有機化合物層９５０を蒸着法により形成する。なお、本実施例では、正孔注入層および発光層の積層体を有機化合物層と呼んでいる。即ち、発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体を有機化合物層と定義する。なお、これらは有機材料であっても無機材料であっても良いし、高分子であっても低分子であっても良い。
【０２３５】
本実施例では、まず電子注入層としてフッ化リチウム（ＬｉＦ）膜を２０ｎｍの厚さに成膜し、さらに発光層としてアルミキノリラト錯体（Ａｌｑ3）を８０ｎｍの厚さに形成する。また、発光層に対して発光中心となるドーパント（代表的には蛍光色素）を共蒸着により添加しても良い。
【０２３６】
次に、有機化合物層９５０を形成したら、仕事関数が大きく、可視光に対して透明な酸化物導電膜からなる陽極９５１を３００ｎｍの厚さに形成する。本実施例では、酸化亜鉛に酸化ガリウムを添加した酸化物導電膜を蒸着法を用いて形成する。また、他の酸化物導電膜として、酸化インジウム、酸化亜鉛、酸化スズ、もしくはそれらを組み合わせた化合物からなる酸化物導電膜を用いることも可能である。こうして画素電極（陰極）９４７、有機化合物層９５０および陽極９５１を含む発光素子９５４が形成される。
【０２３７】
なお、陽極９５１を形成した後、発光素子９５４を完全に覆うようにして保護膜９５３を設けることは有効である。保護膜９５３としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０２３８】
この際、カバレッジの良い膜を保護膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い有機化合物層９５０の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、有機化合物層９５０の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に有機化合物層９５０が酸化するといった問題を防止できる。
【０２３９】
こうして図１４（Ｂ）に示すような構造の表示用パネルが完成する。
【０２４０】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は第１メモリまたは第２メモリが有するＴＦＴである。９６２は第１スイッチング用ＴＦＴ、９６３は電流制御用ＴＦＴである。
【０２４１】
なお、本実施例で示した作成方法を用いて、駆動回路が有するＴＦＴを、画素部が有するＴＦＴと同時に形成することが可能である。発光素子を用いた発光装置の場合、駆動回路の電源の電圧は５〜６Ｖ程度、最大でも１０Ｖ程度で十分なので、駆動回路においてＴＦＴのホットエレクトロンによる劣化があまり問題にならない。また駆動回路を高速で動作させる必要があるので、ＴＦＴのゲート容量は小さいほうがより好ましい。よって、ＴＦＴの半導体層が有する第２の不純物領域と、第４の不純物領域とが、それぞれゲート電極と重ならない本実施例の構成を有するＴＦＴは、発光装置の駆動回路のＴＦＴとしてより好ましい。
【０２４２】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作成することが可能である。
【０２４３】
なお本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【実施例８】
【０２４４】
本実施例では、本発明の発光装置に用いられるＴＦＴとして、活性層に有機半導体を用いた場合について説明する。なお、以下、活性層に有機半導体を用いたＴＦＴを、有機ＴＦＴと呼ぶ。
【０２４５】
図１８（Ａ）に、プレーナー型の有機ＴＦＴの断面図を示す。基板８００１上にゲート電極８００２が形成されている。そしてゲート電極８００２を覆って、基板８００１上にゲート絶縁膜８００３が形成されている。また、ゲート絶縁膜８００３上にソース電極８００５及びドレイン電極８００６が形成されている。
さらに、ソース電極８００５及びドレイン電極８００６を覆って、ゲート絶縁膜８００３上に有機半導体からなる膜（有機半導体膜）８００４が形成されている。
【０２４６】
図１８（Ｂ）に、逆スタガー型の有機ＴＦＴの断面図を示す。基板８１０１上にゲート電極８１０２が形成されている。そしてゲート電極８１０２を覆って、基板８１０１上にゲート絶縁膜８１０３が形成されている。また、ゲート絶縁膜８１０３上に有機半導体膜８１０４が形成されている。さらに、有機半導体膜８１０４上にソース電極８１０５及びドレイン電極８１０６が形成されている。
【０２４７】
図１８（Ｃ）に、スタガー型の有機ＴＦＴの断面図を示す。基板８２０１上にソース電極８２０５及びドレイン電極８１０６が形成されている。そしてソース電極８２０５及びドレイン電極８１０６を覆って、基板８２０１上に有機半導体膜８２０４が形成されている。また、有機半導体膜８２０４上にゲート絶縁膜８２０３が形成されている。さらに、ゲート絶縁膜８２０３上にゲート電極８２０２が形成されている。
【０２４８】
有機半導体は高分子系と低分子系に分類される。高分子系の代表的な材料は、ポリチオフェン、ポリアセチレン、ポリ（Ｎ−メチルピロール）、ポリ（３−アルキルチオフェン）、ポリアリレンビニレン等が挙げられる。
【０２４９】
ポリチオフェンを有する有機半導体膜は、電界重合法または真空蒸着法で形成することができる。ポリアセチレンを有する有機半導体膜は、化学重合法または塗布法で形成することができる。ポリ（Ｎ−メチルピロール）を有する有機半導体膜は、化学重合法で形成することができる。ポリ（３−アルキルチオフェン）
を有する有機半導体膜は、塗布法またはＬＢ法で形成することができる。ポリアリレンビニレンを有する有機半導体膜は、塗布法で形成することができる。
【０２５０】
また、低分子系の代表的な材料は、クォータチオフェン、ジメチルクォータチオフェン、ジフタロシアニン、アントラセン、テトラセン等が挙げられる。これら低分子系の材料を用いた有機半導体膜は、主に、蒸着法や、溶剤を用いたキャストによって形成することができる。
【０２５１】
本実施例の構成は、実施例１〜７の構成と自由に組み合わせて実施することができる。
【実施例９】
【０２５２】
本発明において、三重項励起子からの燐光を発光に利用できる電場を加えることで発生するルミネッセンスが得られる有機化合物材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２５３】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)      
【０２５４】
上記の論文により報告された有機化合物材料（クマリン色素）の分子式を以下に示す。
【０２５５】
【化１】
2007047807.tif 000006
【０２５６】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)      
【０２５７】
上記の論文により報告された有機化合物材料（Ｐｔ錯体）の分子式を以下に示す。
【０２５８】
【化２】
2007047807.tif 000007
【０２５９】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)      
【０２６０】
上記の論文により報告された有機化合物材料（Ｉｒ錯体）の分子式を以下に示す。
【０２６１】
【化３】
2007047807.tif 000008
【０２６２】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２６３】
なお、本実施例の構成は、実施例１〜実施例８のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例１０】
【０２６４】
図１９は発光装置の外観を示す図であり、基板７２１に画素部７２２、ゲート信号線駆動回路７２４、ソース信号線駆動回路７２３、端子７２６が形成された状態を示している。端子７２６と各駆動回路は引き回し配線７２５で接続されている。画素部７２２には、映像信号を入力する信号線が延びる方向に隔壁層を兼ねた配線７２８が形成されている。これらの配線７２８は、ソース信号線や電源供給線などが含まれるが、ここではその詳細を省略している。配線７２８のうち、電源供給線は引き回し配線７２５によって端子７２６に接続されている。
【０２６５】
また、引き回し配線７２７は対向電極と端子とを接続するための配線である。
【０２６６】
また、必要に応じてＣＰＵ、メモリーなどを形成したＩＣチップがＣＯＧ（Chip on Glass）法などにより素子基板に実装されていても良い。
【０２６７】
発光素子は配線７２８の間に形成され、その構造は図２０に示されている。画素電極７３０は各画素に対応する電極であり、配線７２８の間に形成されている。その上層には有機化合物層７３１が配線７２８の間に形成され、複数の画素電極７３０に渡ってストライプ状に連続的に形成されている。
【０２６８】
対向電極７３２は、有機化合物層７３１の上層に形成され、同様に配線７２８の間にストライプ状に形成されている。さらに対向電極７３２は、配線７２８で挟まれない領域、即ち画素部７２２の外側の領域において接続されている。接続部は、対向電極の一方の端部または、その両端に形成されていても良い。
【０２６９】
引き回し配線７２７はゲート信号線（図示せず）と同じ層に形成されており、配線７２８とは直接接触していない。そして引き回し配線７２７と対向電極７３２は重なっている部分においてコンタクトを取っている。
【０２７０】
発光素子は、画素電極７３０、有機化合物層７３１、対向電極７３２が重なる領域によって定義される。画素電極７３２はアクティブマトリクス型の発光装置において、個々に能動素子と接続されている。対向電極に欠陥が有り、仮に画素部の内側で欠陥があると、線欠陥として認識されてしまう可能性があるが、図２０で示すように対向電極の両端を接続し、共通電極とする構造は、そのような線欠陥が発生する確率を低減させることを可能としている。
【実施例１１】
【０２７１】
発光素子を用いた発光装置は自発光型であるため、液晶を用いた電気光学装置に比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０２７２】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１５に示す。
【０２７３】
図１５（Ａ）はエレクトロルミネッセンス表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶表示装置よりも薄い表示部とすることができる。なお、エレクトロルミネッセンス表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２７４】
図１５（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０２７５】
図１５（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０２７６】
図１５（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０２７７】
図１５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２７８】
図１５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
【０２７９】
図１５（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。本発明の発光装置は表示部２６０２に用いることができる。
【０２８０】
ここで図１５（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０２８１】
なお、将来的に電場を加えることで発生するルミネッセンスが得られる有機化合物材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２８２】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機化合物材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２８３】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２８４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１０に示したいずれの構成の発光装置を用いても良い。
【実施例１２】
【０２８５】
本実施例では、本発明を液晶表示装置に適用した例について説明する。図２１に本発明の液晶表示装置の画素の構成を示す。
【０２８６】
図２１に示した画素８００は、１つのソース信号線Ｓｉ（ｉは１〜ｘの任意の数）と、１つのラッチ信号線ＬＡＴｊ（ｊは１〜ｙの任意の数）とを有している。またデジタルビデオ信号のビット数と同じ数（本実施例では４つ）のゲート信号線Ｇｊ＿１〜Ｇｊ＿４を有している。
【０２８７】
また各画素は、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）
の、第１スイッチング用ＴＦＴ８０１＿１〜８０１＿４と、第１メモリ８０２＿１〜８０２＿４と、第２スイッチング用ＴＦＴ８０３＿１〜８０３＿４と、第２メモリ８０４＿１〜８０４＿４とを有している。
【０２８８】
なお、第２スイッチング用ＴＦＴ８０３＿１〜８０３＿４は、全て同じ極性を有している。
【０２８９】
さらに各画素は、液晶セル駆動部８０９と、液晶セル８０８とを有している。
液晶セル駆動部８０９は、デジタルビデオ信号の有する画像情報によって定められる期間のみ、液晶セル８０８をオンにする信号を生成する部分である。なお、本発明において液晶セルがオンになるとは、液晶セルが有する画素電極と対向電極の間に電圧差を生じさせて、画素電極と対向電極の間に挟持されている液晶の透過率を変化させることを意味する。
【０２９０】
第１スイッチング用ＴＦＴ８０１＿１〜８０１＿４のゲート電極は、それぞれゲート信号線Ｇｊ＿１〜Ｇｊ＿４のそれぞれに接続されている。つまり、第１スイッチング用ＴＦＴ８０１＿１のゲート電極はゲート信号線Ｇｊ＿１に、第１スイッチング用ＴＦＴ８０１＿２のゲート電極はゲート信号線Ｇｊ＿２に、第１スイッチング用ＴＦＴ８０１＿３のゲート電極はゲート信号線Ｇｊ＿３に、第１スイッチング用ＴＦＴ８０１＿４のゲート電極はゲート信号線Ｇｊ＿４に、それぞれ接続されている。
【０２９１】
また第１スイッチング用ＴＦＴ８０１＿１〜８０１＿４のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ８０２＿１〜８０２＿４の入力端子にそれぞれ接続されている。つまり、第１スイッチング用ＴＦＴ８０１＿１のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ８０２＿１の入力端子に接続されている。また、第１スイッチング用ＴＦＴ８０１＿２のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ８０２＿２の入力端子に接続されている。また、第１スイッチング用ＴＦＴ８０１＿３のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ８０２＿３の入力端子に接続されている。また、第１スイッチング用ＴＦＴ８０１＿４のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第１メモリ８０２＿４の入力端子に接続されている。
【０２９２】
第２スイッチング用ＴＦＴ８０３＿１〜８０３＿４のゲート電極は、ラッチ信号線ＬＡＴｊに接続されている。
【０２９３】
また、第２スイッチング用ＴＦＴ８０３＿１〜８０３＿４のソース領域とドレイン領域は、一方は第１メモリ８０２＿１〜８０２＿４の出力端子に接続されており、もう一方は第２メモリ８０４＿１〜８０４＿４の入力端子にそれぞれ接続されている。つまり、第２スイッチング用ＴＦＴ８０３＿１のソース領域とドレイン領域は、一方は第１メモリ８０２＿１の出力端子に接続されており、もう一方は第２メモリ８０４＿１の入力端子にそれぞれ接続されている。また、第２スイッチング用ＴＦＴ８０３＿２のソース領域とドレイン領域は、一方は第１メモリ８０２＿２の出力端子に接続されており、もう一方は第２メモリ８０４＿２の入力端子にそれぞれ接続されている。また、第２スイッチング用ＴＦＴ８０３＿３のソース領域とドレイン領域は、一方は第１メモリ８０２＿３の出力端子に接続されており、もう一方は第２メモリ８０４＿３の入力端子にそれぞれ接続されている。また、第２スイッチング用ＴＦＴ８０３＿４のソース領域とドレイン領域は、一方は第１メモリ８０２＿４の出力端子に接続されており、もう一方は第２メモリ８０４＿４の入力端子にそれぞれ接続されている。
【０２９４】
液晶セル駆動部８０９には、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）の入力端子（ｉｎ１〜ｉｎ４）が設けられており、第２メモリ８０４＿１〜８０４＿４の出力端子と一対一で接続されている。
【０２９５】
液晶セル駆動部８０９の出力端子（ｏｕｔ）は、液晶セル８０８の画素電極に接続されている。液晶セル８０８は、画素電極と、対向電極と、画素電極と対向電極の間に挟持された液晶とを有している。
【０２９６】
そして本実施例の液晶表示装置は発光装置の場合と同様に、ゲート信号線Ｇｊ＿１〜Ｇｊ＿４が順に選択されることで、第１スイッチング用ＴＦＴ８０１＿１〜８０１＿４が順にオンになり、デジタルビデオ信号が順に第１メモリ８０２＿１〜８０２＿４に書き込まれる。そしてＬＡＴｊに入力されるラッチ信号によって、第２スイッチング用ＴＦＴ８０３＿１〜８０３＿４が一斉にオンになり、第１メモリ１０２＿１〜１０２＿４において保持されているデジタルビデオ信号の各ビットが、第２メモリ１０４＿１〜１０４＿４に書き込まれ、保持される。そして第２メモリ１０４＿１〜１０４＿４に保持されているデジタルビデオ信号が液晶セル駆動部８０９に入力されることで、デジタルビデオ信号が有する情報によって定められる期間のみ、液晶セルがオンになる。
【０２９７】
本実施例の電子機器は実施例１〜６、８、１１に示したいずれの構成の発光装置を用いても良い。
【実施例１３】
【０２９８】
本実施例では、本発明を液晶表示装置に適用した例について説明する。図２２に本発明の液晶表示装置の画素の構成を示す。
【０２９９】
図２２に示した画素８１０は、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）のソース信号線Ｓｉ＿１〜Ｓｉ＿４（ｉは１〜ｘの任意の数）と、１つのゲート信号線Ｇｊを有している。
【０３００】
また各画素は、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）
の、スイッチング用ＴＦＴ８１１＿１〜８１１＿４と、メモリ８１２＿１〜８１２＿４とを有している。なお、スイッチング用ＴＦＴ８１１＿１〜８１１＿４は、全て同じ極性を有している。
【０３０１】
さらに各画素は、液晶セル駆動部８１９と、液晶セル８１８とを有している。
液晶セル駆動部８１９は、デジタルビデオ信号の有する画像情報によって定められる期間のみ、液晶セル８１８をオンにする信号を生成する部分である。
【０３０２】
スイッチング用ＴＦＴ８１１＿１〜８１１＿４のゲート電極は、全てゲート信号線Ｇｊに接続されている。
【０３０３】
またスイッチング用ＴＦＴ８１１＿１〜８１１＿４のソース領域とドレイン領域は、一方はソース信号線Ｓｉ＿１〜Ｓｉ＿４に、もう一方はメモリ８１２＿１〜８１２＿４の入力端子にそれぞれ接続されている。つまり、スイッチング用ＴＦＴ８１１＿１のソース領域とドレイン領域は、一方はソース信号線Ｓｉ＿１に、もう一方はメモリ８１２＿１の入力端子に接続されている。また、スイッチング用ＴＦＴ８１１＿２のソース領域とドレイン領域は、一方はソース信号線Ｓｉ＿２に、もう一方はメモリ８１２＿２の入力端子に接続されている。また、スイッチング用ＴＦＴ８１１＿３のソース領域とドレイン領域は、一方はソース信号線Ｓｉ＿３に、もう一方はメモリ８１２＿３の入力端子に接続されている。また、スイッチング用ＴＦＴ８１１＿４のソース領域とドレイン領域は、一方はソース信号線Ｓｉ＿４に、もう一方はメモリ８１２＿４の入力端子に接続されている。
【０３０４】
液晶セル駆動部８１９には、デジタルビデオ信号のビット数と同じ数（本実施例では４つ）の入力端子（ｉｎ１〜ｉｎ４）が設けられており、メモリ８１２＿１〜８１２＿４の出力端子と一対一で接続されている。
【０３０５】
液晶セル駆動部８１９の出力端子（ｏｕｔ）は、液晶セル８１８の画素電極に接続されている。液晶セル８１８は、画素電極と、対向電極と、画素電極と対向電極の間に挟持された液晶とを有している。
【０３０６】
そして本実施例の液晶表示装置は発光装置の場合と同様に、ゲート信号線Ｇｊが選択されることで、スイッチング用ＴＦＴ８１１＿１〜８１１＿４が同時にオンになる。そしてソース信号線Ｓｉ＿１〜Ｓｉ＿４に順に入力されたデジタルビデオ信号が、メモリ８１２＿１〜８１２＿４に書き込まれ、保持される。そしてメモリ８１２＿１〜８１２＿４に保持されているデジタルビデオ信号が液晶セル駆動部８１９に入力されることで、デジタルビデオ信号が有する情報によって定められる期間のみ、液晶セルがオンになる。
【０３０７】
本実施例の電子機器は実施例１〜６、８、１１に示したいずれの構成の発光装置を用いても良い。
【図面の簡単な説明】
【０３０８】
【図１】本発明の発光装置の画素の回路図。
【図２】本発明の発光装置の駆動方法を示す図。
【図３】本発明の発光装置の画素の回路図。
【図４】本発明の発光装置の画素の回路図。
【図５】本発明の駆動方法のタイミングチャート。
【図６】第１メモリまたは第２メモリの等価回路図。
【図７】カウンタ回路の回路図。
【図８】フリップフロップ回路の論理記号及び等価回路図。
【図９】ハーフアダー回路の論理記号及び等価回路図。
【図１０】ソース信号線駆動回路及びゲート信号線駆動回路のブロック図。
【図１１】ＴＦＴの作成工程を示す図。
【図１２】ＴＦＴの作成工程を示す図。
【図１３】ＴＦＴの作成工程を示す図。
【図１４】ＴＦＴの作成工程を示す図。
【図１５】本発明の発光装置を用いた電子機器の図。
【図１６】一般的な画素の回路図。
【図１７】一般的な画素の駆動方法を示す図。
【図１８】有機ＴＦＴの断面図。
【図１９】本発明の発光装置の上面図。
【図２０】本発明の発光装置の上面図。
【図２１】本発明の液晶表示装置の画素の回路図。
【図２２】本発明の液晶表示装置の画素の回路図。
【符号の説明】
【０３０９】
１００  画素
１０１＿１〜１０１＿４  第１スイッチング用ＴＦＴ
１０２＿１〜１０２＿４  第１メモリ
１０３＿１〜１０３＿４  第２スイッチング用ＴＦＴ
１０４＿１〜１０４＿４  第２メモリ
１０５  表示信号生成部
１０６  カウンタ回路
１０７  電流制御用ＴＦＴ
１０８  発光素子
【図１】
2007047807.tif 000009
【図２】
2007047807.tif 000010
【図３】
2007047807.tif 000011
【図４】
2007047807.tif 000012
【図５】
2007047807.tif 000013
【図６】
2007047807.tif 000014
【図７】
2007047807.tif 000015
【図８】
2007047807.tif 000016
【図９】
2007047807.tif 000017
【図１０】
2007047807.tif 000018
【図１１】
2007047807.tif 000019
【図１２】
2007047807.tif 000020
【図１３】
2007047807.tif 000021
【図１４】
2007047807.tif 000022
【図１５】
2007047807.tif 000023
【図１６】
2007047807.tif 000024
【図１７】
2007047807.tif 000025
【図１８】
2007047807.tif 000026
【図１９】
2007047807.tif 000027
【図２０】
2007047807.tif 000028
【図２１】
2007047807.tif 000029
【図２２】
2007047807.tif 000030