(57)【要約】【課題】    高耐圧を維持しつつオン抵抗を低減できる半導体装置及びその製造方法を提供すること。【解決手段】  半導体装置１０は、第１導電型の半導体基板２と、半導体基板２の主面上に並列して設けられた第１導電型の第１の半導体ピラー領域１２と、第２導電型の第２の半導体ピラー領域１４と、第２の半導体ピラー領域１４の上に設けられた第２導電型の半導体ベース領域１８、１９と、半導体ベース領域１８、１９の表面に選択的に設けられた第１導電型の半導体ソース領域２１と、半導体ベース領域１８に隣接して第１の半導体ピラー領域１２の上に設けられ、不純物濃度が第１の半導体ピラー領域１２の１倍より大きく５倍以下である第１導電型の半導体領域１３と、を備える。【選択図】    図１
2007081168.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体主電極領域と、
前記半導体ベース領域に隣接して前記第１の半導体ピラー領域の上に設けられ、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域と、
前記半導体主電極領域と前記半導体領域との間の前記半導体ベース領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体主電極領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体領域及び前記第１の半導体ピラー領域に隣接し前記半導体ベース領域及び前記第２の半導体ピラー領域から離れて設けられたトレンチと、
前記トレンチを充填する誘電体と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体領域に隣接する前記トレンチの側壁の上端部が拡開する方向に前記主面に対して傾斜していることを特徴とする請求項２記載の半導体装置。
【請求項４】
第１導電型の第１の半導体層の主面上に形成された第２の半導体層の表面から前記第１の半導体層に達するトレンチを形成する工程と、
前記第２の半導体層の表面と、前記表面から続く前記トレンチの側壁の上端部とをマスクで覆った状態で、前記トレンチの前記側壁に第２導電型不純物を注入する工程と、
前記トレンチの前記側壁の前記上端部を覆う前記マスクの少なくとも一部を除去して、前記上端部の少なくとも一部を露出させた状態で、前記トレンチの前記側壁に第１導電型不純物を注入する工程と、
前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域と、前記トレンチの前記上端部に隣接して前記第１の半導体ピラー領域の上に設けられ前記第１の半導体ピラー領域よりも不純物濃度が大なる第１導電型の半導体領域と、前記トレンチから離れて前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記トレンチの内部に誘電体を埋め込む工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の第１の半導体層の主面上に交互に並列して設けられた第１導電型の第１の半導体ピラー領域と、第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記第１の半導体ピラー領域の表面に、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域を形成する工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置をパワーエレクトロニクス用途に用いる場合には、高い耐圧が要求され、且つ電力損失を抑制するために低オン抵抗も要求される。このような要求を満足するものとして、例えば特許文献１に開示されるようなパワーＭＯＳＦＥＴが提案されている。このＭＯＳＦＥＴの要部構造をその製造プロセスに沿って説明すると、以下の如くである。
【０００３】
まず、Ｎ＋型シリコン基板上にエピタキシャル成長されたＮ−型シリコン層の表面から基板に達するトレンチを形成する。このトレンチの側壁から、拡散係数の異なるＰ型不純物（例えばボロン）及びＮ型不純物（例えばヒ素）のイオン注入を行い、その後、熱拡散工程を行う。Ｎ型不純物よりも拡散係数が大きいＰ型不純物を用いることにより、トレンチから離れてＰ型ピラー領域が、トレンチの近くにＮ型ピラー領域が形成される。その後、トレンチ内は充填材により埋められる。その後、Ｐ型ピラー領域の上にＰ型ベース領域が、Ｐ型ピラー領域の表面にＮ＋型ソース領域が、ソース領域とＮ型ピラー領域との間のＰ型ベース領域の上にゲート絶縁膜を介してゲート電極が、それぞれ形成される。
【０００４】
上記構造において、ゲート電極に所定のゲート電圧を印加すると、その直下のＰ型ベース領域の表面付近にＮチャネルが形成され、Ｎ＋型ソース領域とＮ型ピラー領域とが導通し、ソース−ドレイン間がオン状態とされる。このような構造において、プロセスのばらつきにより、Ｎ型ピラー領域の不純物濃度が比較的低濃度になってしまった場合には、オン時にチャネルに隣接する部分も低濃度になりオン抵抗が増大してしまう。逆にＮ型ピラー領域の不純物濃度が高くなると耐圧を低下させてしまう。
【０００５】
また、特許文献２には、第１のＮ型ピラー領域の上部に第１のＮ型ピラー領域よりも不純物濃度が大なる第２のＮ型ピラー領域を設けた構造が開示されている。ただし、第２のＮ型ピラー領域の不純物濃度は、第１のＮ型ピラー領域の不純物濃度の１０倍以上とされている。
【特許文献１】特開２００２−１７０９５５号公報
【特許文献２】特開２００３−４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高耐圧を維持しつつオン抵抗を低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体主電極領域と、
前記半導体ベース領域に隣接して前記第１の半導体ピラー領域の上に設けられ、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域と、
前記半導体主電極領域と前記半導体領域との間の前記半導体ベース領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体主電極領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備えたことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の一態様によれば、
第１導電型の第１の半導体層の主面上に形成された第２の半導体層の表面から前記第１の半導体層に達するトレンチを形成する工程と、
前記第２の半導体層の表面と、前記表面から続く前記トレンチの側壁の上端部とをマスクで覆った状態で、前記トレンチの前記側壁に第２導電型不純物を注入する工程と、
前記トレンチの前記側壁の前記上端部を覆う前記マスクの少なくとも一部を除去して、前記上端部の少なくとも一部を露出させた状態で、前記トレンチの前記側壁に第１導電型不純物を注入する工程と、
前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域と、前記トレンチの前記上端部に隣接して前記第１の半導体ピラー領域の上に設けられ前記第１の半導体ピラー領域よりも不純物濃度が大なる第１導電型の半導体領域と、前記トレンチから離れて前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記トレンチの内部に誘電体を埋め込む工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明のさらに他の一態様によれば、
第１導電型の第１の半導体層の主面上に交互に並列して設けられた第１導電型の第１の半導体ピラー領域と、第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記第１の半導体ピラー領域の表面に、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域を形成する工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、高耐圧且つ低消費電力の半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照しつつ、本発明の実施形態について説明する。なお、以下の実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型とするものも本発明に含まれる。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１０の要部構造を例示する模式断面図である。本実施形態に係る半導体装置１０は、ＤＴ（Deep Trench）ＭＯＳ型の構造を有する。
【００１３】
高不純物濃度のＮ＋＋型シリコン基板２の主面上に、Ｎ型シリコンの第１のピラー領域（以下、単に「Ｎ型ピラー領域」とも称する）１２と、Ｐ型シリコンの第２のピラー領域（以下、単に「Ｐ型ピラー領域」とも称する）１４とが並列して設けられている。Ｎ型ピラー領域１２及びＰ型ピラー領域１４は、それぞれ、基板２の主面に対して略垂直に延在して設けられている。Ｐ型ピラー領域１４の両側面にはＮ型ピラー領域１２が隣接してＰＮ接合部を形成している。
【００１４】
Ｎ型ピラー領域１２において、Ｐ型ピラー領域１４が隣接する面の反対側の面には、トレンチＴ及びこのトレンチＴに埋め込まれた誘電体１６が隣接している。トレンチＴ及び誘電体１６は、Ｎ型ピラー領域１２間に挟まれるようにして設けられている。トレンチＴの側壁は上端部８を除いて基板２の主面に対して略垂直である。トレンチＴの側壁の上端部８は基板２の主面に対して拡開する方向に傾斜し、この部分に充填されている誘電体１６の断面形状は逆円錐台形状となっている。
【００１５】
Ｐ型ピラー領域１４の上にはＰ型シリコンのベース領域（Ｐウェル）１８が設けられ、さらにこの表面部分にはベース領域１８よりも不純物濃度が大なるＰ＋型シリコンのベース領域（Ｐ＋ウェル）１９が設けられている。これらベース領域１８、１９の表面部分には、選択的に、Ｎ＋型シリコンのソース領域（半導体主電極領域）２１が設けられている。
【００１６】
Ｎピラー領域１２の上には、Ｎ型ピラー領域１２よりも不純物濃度が大なるＮ＋型シリコンの半導体領域１３が設けられている。半導体領域１３は、ベース領域１８と、トレンチＴの側壁の上端部８近傍部分との間に挟まれるようにして設けられている。半導体領域１３は、ベース領域１８に隣接しＰＮ接合を形成している。半導体領域１３の深さは、ベース領域１８の深さと略等しい。
【００１７】
誘電体１６（トレンチＴ）から、この両側の半導体領域１３、ベース領域１８を経てソース領域２１に至る部分の表面上にはゲート絶縁膜２３が設けられ、このゲート絶縁膜２３の上にゲート電極２７が設けられている。ゲート電極２７の周囲と上面は層間絶縁膜２５により覆われている。層間絶縁膜２５に覆われていないソース領域２１の一部とベース領域１９の上、および層間絶縁膜２５の上にはソース電極２９が設けられ、ソース領域２１はソース電極２９に接続されている。基板２の主面の反対面にはドレイン電極３１が設けられている。
【００１８】
以上のように構成される半導体装置１０において、ゲート電極２７に所定のゲート電圧を印加すると、その直下のＰ型ベース領域１８の表面付近にＮチャネルが形成され、Ｎ＋型ソース領域２１とＮ＋型半導体領域１３とが導通する。その結果、Ｎ＋型ソース領域２１、Ｎ＋型半導体領域１３、Ｎ型ピラー領域１２、Ｎ＋＋型基板２を介して、ソース電極２９とドレイン電極３１間に主電流経路が形成され、ソース電極２９とドレイン電極３１間はオン状態とされる。
【００１９】
素子耐圧は、Ｎ＋型半導体領域１３とＰ型ベース領域１８との間のＰＮ接合、およびＮ型ピラー領域１２とＰ型ピラー領域１４との間のＰＮ接合から横方向に伸びる空乏層と、トレンチＴに埋め込まれた誘電体１６とによって維持できる。これら空乏層と誘電体１６とで主電流経路を完全に遮断し、高い耐圧を実現できる。
【００２０】
ここで比較例として、特許文献１の構成では、プロセスのばらつきにより、Ｎ型ピラー領域の不純物濃度が比較的低濃度になってしまった場合には、オン時にチャネルに隣接する部分も低濃度になりオン抵抗が増大してしまう。これに対して、本実施形態では、チャネルに隣接する部分である半導体領域１３の不純物濃度をＮ型ピラー領域１２の不純物濃度より高くしているためオン抵抗を低減できる。Ｎ型ピラー領域１２は高濃度にされず、主電流経路の一部分である半導体領域１３のみを高濃度にするので、耐圧を低下させることなくオン抵抗の低減を実現できる。
【００２１】
ただし、半導体領域１３の不純物濃度をあまり高くすると、比較的低濃度のＰ型ベース領域１８に高濃度の半導体領域１３が接することになり、このＰＮ接合部分の空乏層はＰ型ベース領域１８内部にしか広がらず、ここでの電界強度が局部的に高くなり耐圧の低下をまねいてしまう。
【００２２】
図２は、Ｎ型ピラー領域１２の不純物濃度に対するＮ＋型半導体領域１３の不純物濃度の倍率を変えた場合における耐圧の変化を表すグラフである。縦軸は耐圧を、横軸はＮ＋型半導体領域１３の不純物濃度を、Ｎ型ピラー領域１２の不純物濃度の何倍にしたかを表す。この結果によると、半導体領域１３の不純物濃度をＮ型ピラー領域１２の不純物濃度の１倍以上５倍以下した範囲では、ほぼ一定の所望の高耐圧を維持できるが、５倍より大きくするにつれて耐圧が低下していく。したがって、本具体例では、高耐圧維持の点から、半導体領域１３の不純物濃度を高くする程度を、Ｎ型ピラー領域１２の不純物濃度の５倍以下としている。
【００２３】
次に、上述した半導体装置１０の製造方法の一例について説明する。  
図３乃至図１０は、半導体装置１０の製造工程の要部を例示する工程断面図である。
【００２４】
まず、図３に表されるように、高不純物濃度のＮ＋＋型シリコン基板２の主面上に、低不純物濃度のＮ−型シリコン層４をエピタキシャル成長させる。なお、シリコン層４はＰ−型であってもよい。
【００２５】
次いで、Ｎ−型シリコン層４の表面に図示しないエッチングマスクを形成する。例えば、Ｎ−型シリコン層４の表面に熱酸化膜を形成した後、その酸化膜に選択的に開口を形成する。次いで、その開口を通して、Ｎ−型シリコン層４を異方性エッチングする。これにより、図４に表されるように、Ｎ−型シリコン層４の表面から基板２に達するトレンチＴが形成される。トレンチＴは基板２の主面に対して略垂直である。なお、基板２とシリコン層４との間に、これらの中間の不純物濃度のＮ型層を介在させてもよい。
【００２６】
次いで、Ｎ−型シリコン層４の表面からエッチングマスクを除去した後、図５に表されるように、熱酸化法によりＮ−型シリコン層４の表面に酸化膜６を成長させる。図５中、１点鎖線は酸化前のＮ−型シリコン層４の表面及びトレンチＴの側壁の上端部を表す。このとき、Ｎ−型シリコン層４の表面だけではなく、その表面から続く部分であるトレンチＴの側壁の上端部８にも熱酸化を進行させる。その結果、側壁の上端部８は、酸化膜６が成長した分、Ｎ−型シリコン層４側に後退し、Ｎ−型シリコン層４の表面側に向かうにつれてトレンチＴの内径が徐々に大となる、すなわちトレンチが拡開するように傾斜する。トレンチＴの側壁に酸化膜６が形成される部分の、Ｎ−型シリコン層４表面からの深さが例えば１マイクロメータ以内になるように酸化膜形成プロセスは制御される。以上のようにして、Ｎ−型シリコン層４の表面、およびトレンチＴの側壁の上端部８が酸化膜６で覆われる。この酸化膜６は、後述するイオン注入のマスクとして機能する。
【００２７】
次いで、図６に表されるように、トレンチＴの側壁に対して斜め方向からＰ型不純物である例えばボロン（Ｂ）を打ち込む。これは、トレンチＴの側壁の片側面にイオン注入した後、ウェーハを１８０度回転させて反対側面にもイオン注入を行う。トレンチＴの側壁において、酸化膜６で覆われていないＮ−型シリコン層４が露出した部分にボロンが注入され、酸化膜６で覆われた上端部８にはボロンは注入されない。
【００２８】
次いで、図７に表されるように、トレンチＴの側壁の上端部８を覆っている酸化膜６の端を等方性エッチングにより除去する。これにより、トレンチＴの側壁の上端部８においてＮ−型シリコン層４の表面から遠い側の一部分が露出される。もちろん、上端部８のすべてを露出させてもかまわないが、この場合エッチングの制御性が悪いとＮ−型シリコン層４の表面を覆う部分の酸化膜６も除去してしまう可能性がある。
【００２９】
次いで、図８に表されるように、トレンチＴの側壁に対して斜め方向からＮ型不純物である例えばヒ素（Ａｓ）を打ち込む。これは、トレンチＴの側壁の片側面にイオン注入した後、基板を１８０度回転させて反対側面にもイオン注入を行う。ヒ素は、トレンチＴの側壁において、酸化膜６で覆われずに露出している上端部８の一部にも注入される。
【００３０】
上述したイオン注入工程の後、熱処理を施すことにより、Ｎ−型シリコン層４に注入されたヒ素とボロンを拡散及び活性化させる。この熱処理工程の後の状態を図９に表す。活性化されたヒ素とボロンはそれぞれドナーとアクセプタとして機能し、Ｎ−型シリコン層４にＮ型ピラー領域１２とＰ型ピラー領域１４が形成される。ここで、ボロンの拡散係数の方がヒ素の拡散係数よりも大きいので、ボロンの方がトレンチＴの側壁からより離れたＮ−型シリコン層４の内部にまで拡散する。したがって、トレンチＴの側壁近傍においてはヒ素の濃度の方がボロンの濃度より高くなることからトレンチＴの側壁により近い側にＮ型ピラー領域１２が形成される。トレンチＴの側壁からみてより奥に入った部分にＰ型ピラー領域１４が形成される。
【００３１】
また、トレンチＴの側壁の上端部８には、上述したようにＰ型不純物であるボロンは注入されず、Ｎ型不純物であるヒ素のみが注入されているため、他の部分に比べてヒ素の濃度が高く、Ｎ型ピラー領域１２よりも高不純物濃度（低抵抗）のＮ＋型半導体領域１３が形成される。
【００３２】
以上の熱処理工程の後、図１０に表すように、トレンチＴに誘電体１６を埋め込む。具体的には、例えば、トレンチＴの側壁及び底面に熱酸化により酸化膜を形成し、さらに気相成長法などにより酸化シリコンまたは窒化シリコンなどを、トレンチＴ内を埋め込むように堆積する。この後、ＣＭＰ（Chemical Mechanical Polishing）やエッチングなどにより、トレンチＴを充填する部分以外の不要な誘電体１６を除去すると共に、表面を平坦化する。
【００３３】
次いで、シリコン層４の表面に選択的にゲート絶縁膜２３を形成し、そのゲート絶縁膜２３の上にゲート電極２７を形成する。次いで、それらゲート絶縁膜２３及びゲート電極２７をマスクとしてＰ型ピラー領域１４の表面にイオン注入を行い、自己整合的にＰ型ベース領域１８を形成する。Ｐ型ベース領域１８の表面には、ソース電極２９とのオーミックコンタクトのためのＰ＋型ベース領域１９をさらに形成する。次いで、ベース領域１８、１９の表面に選択的にＮ＋型ソース領域２１を形成する。
【００３４】
以上により、ベース領域１８において、ソース領域２１と半導体領域１３とで挟まれた部分（チャネル領域）上にゲート絶縁膜２３を介してゲート電極２７が存在する構造が得られる。なお、ゲート電極２７はトレンチＴの上に形成しなくてもよい。
【００３５】
次いで、ゲート電極２７を覆うように層間絶縁膜２５を形成し、その層間絶縁膜２５に、ソースコンタクトのためのコンタクトホールを形成する。このコンタクトホールからは、ベース領域１９及びソース領域２１の一部が露出される。そして、コンタクトホールを埋めるようにして層間絶縁膜２５の上にソース電極２９を形成する。これにより、ソース領域２１はソース電極２９と接続される。また、基板２の主面の反対面には、ドレイン電極３１を形成する。
【００３６】
以上のようにして、図１に表される構造が得られる。特許文献１と比べると、トレンチＴの側壁の上端部８の酸化膜６をエッチング除去する１工程の追加だけで済み、大幅なコスト上昇をまねくことなく、上述したような高耐圧且つ低オン抵抗の半導体装置を得ることが可能となる。
【００３７】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、第１の実施形態と同様の要素については、同一の符号を付して詳細な説明は省略する。  
図１１は、第２の実施形態に係る半導体装置４０の要部構造を例示する模式断面図である。
【００３８】
Ｎ＋＋型シリコン基板２の主面上に、Ｎ型ピラー領域４１とＰ型ピラー領域４３とが交互に並列して設けられている。Ｎ型ピラー領域４１及びＰ型ピラー領域４３は、それぞれ、基板２の主面に対して略垂直に延在して設けられ、両者はＰＮ接合を形成して隣接している。
【００３９】
Ｐ型ピラー領域４３の上にはＰ型ベース領域（Ｐウェル）１８が設けられ、さらにこの表面部分にはベース領域１８よりも不純物濃度が大なるＰ＋型ベース領域（Ｐ＋ウェル）１９が設けられている。これらベース領域１８、１９の表面部分には、選択的に、Ｎ＋型ソース領域（半導体主電極領域）２１が設けられている。
【００４０】
Ｎピラー領域４１の上には、Ｎ型ピラー領域４１よりも不純物濃度が大なるＮ＋型半導体領域４５が設けられている。半導体領域４５は、ベース領域１８間に挟まれるようにして設けられている。半導体領域４５は、ベース領域１８に隣接しＰＮ接合を形成している。半導体領域４５の深さは、ベース領域１８の深さと略等しい。
【００４１】
半導体領域４５から、この両側のベース領域１８を経てソース領域２１に至る部分の表面上にはゲート絶縁膜２３が設けられ、このゲート絶縁膜２３の上にゲート電極２７が設けられている。ゲート電極２７の周囲と上面は層間絶縁膜２５により覆われている。層間絶縁膜２５に覆われていないソース領域２１の一部とベース領域１９の上、および層間絶縁膜２５の上にはソース電極２９が設けられ、ソース領域２１はソース電極２９に接続されている。基板２の主面の反対面にはドレイン電極３１が設けられている。
【００４２】
以上のように構成される半導体装置４０において、ゲート電極２７に所定のゲート電圧を印加すると、その直下のＰ型ベース領域１８の表面付近にＮチャネルが形成され、Ｎ＋型ソース領域２１とＮ＋型半導体領域４５とが導通する。その結果、Ｎ＋型ソース領域２１、Ｎ＋型半導体領域４５、Ｎ型ピラー領域４１、Ｎ＋＋型基板２を介して、ソース電極２９とドレイン電極３１間に主電流経路が形成され、ソース電極２９とドレイン電極３１間はオン状態とされる。
【００４３】
素子耐圧は、Ｎ＋型半導体領域４５とＰ型ベース領域１８との間のＰＮ接合、およびＮ型ピラー領域４１とＰ型ピラー領域４３との間のＰＮ接合から横方向に伸びる空乏層によって維持できる。
【００４４】
本実施形態においても第１の実施形態と同様、チャネルに隣接する部分である半導体領域４５の不純物濃度をＮ型ピラー領域４１の不純物濃度より高くしているためオン抵抗を低減できる。Ｎ型ピラー領域４１は高濃度にされず、主電流経路の一部分である半導体領域４５のみを高濃度にするので、耐圧を低下させることなくオン抵抗の低減を実現できる。また、半導体領域４５の不純物濃度を高くする程度は、Ｎ型ピラー領域４１の不純物濃度の５倍以下であり、高耐圧を維持できる。
【００４５】
次に、上述した半導体装置４０の製造方法の一例について説明する。  
図１２乃至図１５は、半導体装置４０の製造工程の要部を例示する工程断面図である。
【００４６】
まず、図１２に表されるように、高不純物濃度のＮ＋＋型シリコン基板２の主面上に、低不純物濃度のＮ−型シリコン層４７をエピタキシャル成長させる。
【００４７】
次いで、Ｎ型不純物として例えばヒ素と、Ｐ型不純物として例えばボロンをそれぞれＮ−型シリコン層４７の表面から選択的に導入することにより、図１３に表されるように、Ｎ型ピラー領域４１とＰ型ピラー領域４３の一部をそれぞれ形成する。
【００４８】
その後、Ｎ−型シリコン層を再びエピタキシャル成長させた後、ヒ素とボロンの選択的な導入を行うことにより、図１４に表されるように、Ｎ型ピラー領域４１とＰ型ピラー領域４３の一部をさらに形成する。さらに、以上の工程を数回繰り返して、基板２の主面上に交互に並列して設けられたＮ型ピラー領域４１とＰ型ピラー領域４３を形成する。
【００４９】
その後、Ｎ型ピラー領域４１の表面に選択的にＮ型不純物を導入して、図１５に表されるように、Ｎ型ピラー領域４１の表面にＮ型ピラー領域４１よりも不純物濃度が大なるＮ＋型半導体領域４５を形成する。
【００５０】
次いで、上記積層体の表面に選択的にゲート絶縁膜２３を形成し、そのゲート絶縁膜２３の上にゲート電極２７を形成する。次いで、それらゲート絶縁膜２３及びゲート電極２７をマスクとしてＰ型ピラー領域４３の表面にイオン注入を行い、自己整合的にＰ型ベース領域１８を形成する。Ｐ型ベース領域１８の表面には、ソース電極２９とのオーミックコンタクトのためのＰ＋型ベース領域１９をさらに形成する。次いで、ベース領域１８、１９の表面に選択的にＮ＋型ソース領域２１を形成する。
【００５１】
次いで、ゲート電極２７を覆う層間絶縁膜２５を形成し、層間絶縁膜２５にコンタクトホールを開口して、この開口を介してソース領域２１に接続するソース電極２９を形成する。また、基板２の主面の反対面には、ドレイン電極３１を形成する。以上のようにして、図１１に表される高耐圧且つ低オン抵抗の半導体装置４０が得られる。本具体例においても、図１５に関して前述したように、Ｎ型ピラー領域４１の表面に選択的にＮ型不純物を導入する１工程の追加のみで、低オン抵抗と高耐圧とを両立できる半導体装置を製造できる。
【００５２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらの具体例に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００５３】
以上の図１乃至図１５に表した構造において、各要素の導電型を逆にしてもよい。
【００５４】
また、第１の実施形態において、トレンチＴの側壁に打ち込むＰ型とＮ型の２種類の不純物の組み合わせは上述したものに限らず、Ｎチャネル型の場合には両者の拡散係数を比較してＰ型不純物の方が大きくなる組み合わせであればよい。
【００５５】
一方、本発明は、ＭＯＳＦＥＴのみならず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のように、いわゆるＵ−ＭＯＳゲート構造を有する半導体装置に適用でき、これらも本発明の範囲に包含される。  
図１６は、本発明の実施の形態にかかるＩＧＢＴの構造を表す模式断面図である。  
同図に例示した縦型ＩＧＢＴは、Ｎ＋型層２の裏面側にＰ＋コレクタ層６０が形成されている。そして、ソース電極の代わりにエミッタ電極２９が設けられ、ドレイン電極の代わりにコレクタ電極３１が設けられている。図１に関して前述したＭＯＳＦＥＴと比べて、個々の名称や一部の構造が異なるものの、Ｕ−ＭＯＳゲート構造付近の構造は同じである。従って、Ｎ型ピラー領域１２に対して不純物濃度が１倍より大で５倍以下の半導体領域１３を設けることにより、高耐圧を維持しつつオン抵抗を下げることができる。なお、図１１に関して前述した構造についても、同様にＩＧＢＴに変形することが可能であり、これも本発明の範囲に包含される。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る半導体装置の要部の模式断面図である。
【図２】Ｎ型ピラー領域の不純物濃度に対するＮ＋型半導体領域の不純物濃度の倍率を変えた場合における耐圧の変化を表すグラフである。
【図３】同第１の実施形態に係る半導体装置の製造工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の要部の模式断面図である。
【図１２】同第２の実施形態に係る半導体装置の製造工程断面図である。
【図１３】図１２に続く工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】本発明の実施の形態にかかるＩＧＢＴを例示する模式断面図である。
【符号の説明】
【００５７】
２  半導体基板（Ｎ＋＋型シリコン基板）
４  半導体層（Ｎ−型シリコン層）
６  酸化膜
８  トレンチの側壁の上端部
１０  半導体装置
１２  第１の半導体ピラー領域（Ｎ型ピラー領域）
１３  半導体領域（Ｎ＋型半導体領域）
１４  第２の半導体ピラー領域（Ｐ型ピラー領域）
１６  誘電体
１８  半導体ベース領域（Ｐ型ベース領域）
１９  半導体ベース領域（Ｐ＋型ベース領域）
２１  半導体ソース領域（Ｎ＋型ソース領域）
２３  ゲート絶縁膜
２５  層間絶縁膜
２７  ゲート電極
２９  ソース電極
３１  ドレイン電極
４０  半導体装置
４１  第１の半導体ピラー領域（Ｎ型ピラー領域）
４３  第２の半導体ピラー領域（Ｐ型ピラー領域）
４５  半導体領域（Ｎ＋型半導体領域）
４７  半導体層（Ｎ−型シリコン層）
Ｔ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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