(57)【要約】【課題】７０ｎｍ級以下の金属配線を有する次世代ＤＲＡＭ製品で必要とされる静電容量を確保し、かつ、漏れ電流特性をも改善できる半導体素子のキャパシタ製造方法を提供すること。【解決手段】下部電極１５を形成するステップと、該下部電極上にＡＬＤ法でジルコニウム、アルミニウム及び酸素がそれぞれ所定のモル分率ｘ、ｙ、ｚを有して混合されたＺｒｘＡｌｙＯｚ誘電膜１６を形成するステップと、該誘電膜上に上部電極１７を形成するステップとを含む。【選択図】図２Ｃ
2007150242.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に下部電極を形成するステップと、
前記下部電極上にＡＬＤ法を利用して、ジルコニウム、アルミニウム及び酸素がそれぞれ所定のモル分率ｘ、ｙ、及びｚを有して混合されたＺｒｘＡｌｙＯｚ誘電膜を形成するステップと、
前記誘電膜上に上部電極を形成するステップと、を含むことを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
前記ＺｒｘＡｌｙＯｚ誘電膜において、
前記モル分率ｘ、ｙ及びｚの合計が１であり、前記モル分率ｘを前記モル分率ｙで除した値が１〜１０の範囲内の値であることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項３】
前記ＺｒｘＡｌｙＯｚ誘電膜を形成する前記ステップが、
Ｚｒソースガスを用いて前記下部電極にＺｒソースを吸着させるステップと、
第１のパージガスを供給して未吸着の前記Ｚｒソースガスを除去するステップと、
前記下部電極上に吸着された前記Ｚｒソース上に、Ａｌソースガスを用いてＡｌソースを吸着させるステップと、
第２のパージガスを供給して未吸着の前記Ａｌソースガスを除去するステップと、
反応ガスを供給し、前記下部電極上に吸着された前記Ｚｒソース及びＡｌソースと反応させて前記ＺｒｘＡｌｙＯｚ誘電膜を形成するステップと、
第３のパージガスを供給して未反応の前記反応ガスを除去するステップと、を含むことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記Ｚｒソースガスが、
ＺｒＣｌ４、Ｚｒ[Ｎ（ＣＨ３）Ｃ２Ｈ５]４、Ｚｒ（Ｏ−ｔＢｕ）４、 Ｚｒ[Ｎ（ＣＨ３）２]４、Ｚｒ[Ｎ（Ｃ２Ｈ５）（ＣＨ３）]４、Ｚｒ[Ｎ（Ｃ２Ｈ５）２）]４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｔｄ）、Ｚｒ（ＯｔＢｕ）４、及びＺｒを含有した化合物からなる群の中から選択されるいずれか１つを含むことを特徴とする請求項３に記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記Ａｌソースガスが、
Ａｌ（ＣＨ３）３、Ａｌ（Ｃ２Ｈ５）３、及びＡｌを含有した化合物からなる群の中から選択されるいずれか１つを含むことを特徴とする請求項３に記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記反応ガスが、濃度が１００〜５００ｇ／ｍ３であるＯ３、Ｏ２、プラズマＯ２、 Ｎ２Ｏ、プラズマＮ２Ｏ、及びＨ２Ｏ蒸気からなる群の中から選択されるいずれか１つを含み、０．１〜１ｓｌｍの範囲の流量で３〜１０秒間供給され、
前記第１、第２、及び第３のパージガスが、Ｎ２ガス又はＡｒガスを含むことを特徴とする請求項３に記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記ＺｒｘＡｌｙＯｚ誘電膜が、５０Å〜１００Åの範囲の厚さに形成されることを特徴とする請求項１又は３に記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記ＺｒｘＡｌｙＯｚ誘電膜を形成する際、前記半導体基板の温度を２００℃〜５００℃の範囲内の温度にし、反応チャンバーの圧力を１３．３〜１３３．３Ｐａ（０．１〜１Ｔｏｒｒ）の範囲内の圧力にすることを特徴とする請求項１又は３に記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記ＺｒｘＡｌｙＯｚ誘電膜を形成する前記ステップの後に、アニーリングを行うステップをさらに含むことを特徴とする請求項１又は３に記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記アニーリングが、
２００℃〜５００℃の温度、１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）の圧力、及び５ｓｃｃｍ〜５ｓｌｍの流量で供給される、Ｎ２、Ｈ２、Ｎ２／Ｈ２、ＮＨ３、Ｎ２Ｏ、Ｎ２／Ｏ２及びＯ３からなる群の中から選択されるいずれか１つのガスの雰囲気で、プラズマを用いた１〜５分間のアニーリングであり、且つ、前記プラズマが、１００〜５００Ｗの範囲のＲＦパワーを有することを特徴とする請求項９に記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記アニーリングが、５００℃〜８００℃の温度を有する９３３〜１０１３ｈＰａ（７００〜７６０Ｔｏｒｒ）の常圧又は１．３〜１３３．３ｈＰａ（１〜１００Ｔｏｒｒ）の減圧のチャンバー内で、Ｎ２、Ｈ２、Ｎ２／Ｈ２、ＮＨ３、Ｎ２Ｏ、Ｎ２／Ｏ２、及びＯ３からなる群の中から選択されるいずれか１つのガスを５ｓｃｃｍ〜５ｓｌｍの範囲内の流量でフローさせながら、ＲＴＰ法によって行われることを特徴とする請求項９に記載の半導体素子のキャパシタ製造方法。
【請求項１２】
前記アニーリングが、
６００℃〜８００℃の範囲の温度でＮ２、Ｈ２、Ｎ２／Ｈ２、ＮＨ３、Ｎ２Ｏ、Ｎ２／Ｏ２及びＯ３からなる群の中から選択されるいずれか１つのガスを５ｓｃｃｍ〜５ｓｌｍの範囲内の流量でフローさせながら、電気炉で行われるアニーリングであることを特徴とする請求項９に記載の半導体素子のキャパシタ製造方法。
【請求項１３】
前記下部電極及び前記上部電極が、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、及びＰｔからなる群の中から選択されるいずれか１つの物質を含んで形成されることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１４】
前記下部電極を形成する前記ステップの後に、Ｎ２、Ｈ２、Ｎ２／Ｈ２、Ｏ２、Ｏ３、及びＮＨ３からなる群の中から選択されるいずれか１つのガスの雰囲気でアニーリングを行うステップをさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１５】
前記上部電極を形成する前記ステップの後に、前記上部電極が形成された基板上にＡｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＴｉＯ２及びＬａ２Ｏ３からなる群の中から選択されるいずれか１つの酸化膜又は金属膜からなる保護膜をＡＬＤ法で５０〜２００Åの厚さに形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、さらに詳細には、所望の静電容量を確保し、かつ、優れた漏れ電流特性及び熱安定性をも確保することができる半導体素子のキャパシタ製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子製造技術の進歩によりメモリ製品の高集積化が加速化されるにつれて、単位セルの面積が著しく減少しており、動作電圧の低電圧化も進んでいる。この結果、素子のリフレッシュ時間が短縮され、ソフトエラー（soft error）が生じるという問題が引き起こされている。このような問題を防止するために、２５ｆＦ／セル以上の高い静電容量を有し、漏れ電流の発生が少ないキャパシタの開発が依然として求められている。
【０００３】
近年、Ｓｉ３Ｎ４（ε＝７）薄膜を誘電膜として使用するＮＯ（Nitride-Oxide）キャパシタは、高集積化につれて静電容量の確保に限界を見せるようになり、十分な静電容量の確保のために、Ｓｉ３Ｎ４（ε＝７）よりも高い比誘電率を有するＴａ２Ｏ５（ε＝２５）、Ｌａ２Ｏ３（ε＝３０）、及びＨｆＯ２（ε＝２０）などを単一の誘電体として適用したＳＩＳ（Polisilicon-Insulator-Polisilicon）構造のキャパシタが開発されている。
【０００４】
しかし、Ａｌ２Ｏ３誘電膜を採用したＳＩＳ（Silicon-Insulator-Silicon）型キャパシタも、５１２Ｍ以上の次世代ＤＲＡＭ製品に必要な静電容量を確保するのにその限界を見せているため、ＴｉＮ電極とＨｆＯ２／Ａｌ２Ｏ３誘電膜とを採用したＭＩＳ（Metal-Insulator-Silicon）型又はＨｆＯ２／Ａｌ２Ｏ３／ＨｆＯ２誘電膜を採用したＭＩＭ（Metal-Insulator-Metal）型のキャパシタの開発が主流をなしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したそれらのキャパシタの場合においても、期待できる等価酸化膜の厚さ（Equivalent oxide thickness、Ｔｏｘ）は約１２Åが限界となるため、７０ｎｍ級以下の金属配線工程が適用される半導体ＤＲＡＭ製品群で２５ｆＦ／セル以上のセル静電容量を確保するためには、下部電極の構造を複雑に変化させて、下部電極の面積を増大させない限り、事実上困難である。
【０００６】
このため、最近では、ルテニウム（Ｒｕ）のような貴金属メタル（Noble metal）を電極として採用し、Ｔａ２Ｏ５、ＨｆＯ２のような単一誘電膜を採用したＭＩＭキャパシタの開発が本格的に行われてきている。
【０００７】
しかし、ルテニウム電極を採用して等価酸化膜の厚さを約１２Å以下に低下させても、ＭＩＭキャパシタの漏れ電流が依然として１ｆＡ／セル程度の高い水準で生じるため、７０ｎｍ級以下の金属配線を有する５１２Ｍ級以上の次世代ＤＲＡＭに適用することは困難であった。
【０００８】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、７０ｎｍ級以下の金属配線を有する次世代ＤＲＡＭ製品で必要とされる静電容量を確保し、かつ、優れた漏れ電流特性をも確保することができる半導体素子のキャパシタ製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
そこで、上記の目的を達成するために、本発明に係る半導体素子のキャパシタ製造方法は、半導体基板上に下部電極を形成するステップと、前記下部電極上にＡＬＤ法を利用して、ジルコニウム、アルミニウム及び酸素がそれぞれ所定のモル分率ｘ、ｙ及びｚを有して混合されたＺｒｘＡｌｙＯｚ誘電膜を形成するステップと、前記誘電膜上に上部電極を形成するステップとを含むことを特徴とする。
【００１０】
前記モル分率ｘ、ｙ及びｚの合計が１であり、前記モル分率ｘを前記モル分率ｙで除した値が１〜１０の範囲内の値であることを特徴とする。
【００１１】
前記ＺｒｘＡｌｙＯｚ誘電膜を形成する前記ステップが、Ｚｒソースガスを用いて前記下部電極にＺｒソースを吸着させるステップと、第１のパージガスを供給して未吸着の前記Ｚｒソースガスを除去するステップと、前記下部電極上に吸着された前記Ｚｒソース上に、Ａｌソースガスを用いてＡｌソースを吸着させるステップと、第２のパージガスを供給して未吸着の前記Ａｌソースガスを除去するステップと、反応ガスを供給し、前記下部電極上に吸着された前記Ｚｒソース及びＡｌソースと反応させて前記ＺｒｘＡｌｙＯｚ誘電膜を形成するステップと、第３のパージガスを供給して未反応の前記反応ガスを除去するステップとを含むことを特徴とする。
【発明の効果】
【００１２】
本発明は、大きなバンドギャップエネルギー値を有するＺｒＯ２薄膜と、熱安定性の優れたＡｌ２Ｏ３薄膜とが混合されたＺｒｘＡｌｙＯｚ誘電膜をキャパシタの誘電膜として形成することにより、漏れ電流の発生の抑制力を向上させることができることはもちろん、降伏電圧値を高め、併せて、大容量の静電容量をも得ることができ、７０ｎｍ級以下の高集積メモリ製品で求められる十分な静電容量を有し、かつ、優れた漏れ電流特性及び降伏電圧特性を有するＭＩＭキャパシタを実現することができる。
【００１３】
さらに、ＺｒｘＡｌｙＯｚ誘電膜は、ＨｆＯ２などの単一誘電膜より優れた熱安定性を有することにより、キャパシタ形成後の集積工程で不回避である高温の熱処理時に電気的特性の劣化をも防止できる。したがって、本発明は、７０ｎｍ以下の金属配線工程が適用される次世代半導体メモリ素子におけるキャパシタの耐久性と信頼性とを同時に向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。
【００１５】
図１は、本発明の実施の形態に係るキャパシタの概略構造を示した断面図であって、下部電極１５上にＺｒｘＡｌｙＯｚ誘電膜１６が形成され、ＺｒｘＡｌｙＯｚ誘電膜１６上に上部電極１７が形成されている。
【００１６】
ＺｒｘＡｌｙＯｚ誘電膜１６は、ジルコニウム成分、アルミニウム成分及び酸素成分がそれぞれ所定のモル分率（molar fraction）を有して含有されており、原子層蒸着（Atomic Layer Deposition、以下「ＡＬＤ」とも記す）法を利用して約５０Å〜１００Åの範囲の厚さに形成される。なお、ここでは、ｘ、ｙ、ｚはそれぞれ、ジルコニウム、アルミニウム及び酸素のモル分率を表している。
【００１７】
そして、ＺｒｘＡｌｙＯｚ誘電膜１６において、各成分のモル分率の合計（ｘ＋ｙ＋ｚ）は、約１である。なお、ここで、ｘ／ｙは約１〜１０の範囲内である。すなわち、ＺｒｘＡｌｙＯｚ誘電膜１６においてジルコニウム（Ｚｒ）成分、アルミニウム（Ａｌ）成分及び酸素（Ｏ）成分のモル分率の合計が約１となるが、アルミニウム成分対ジルコニウム成分のモル分率割合（ｘ／ｙ）は、約１〜１０の範囲を有する。さらに説明すれば、モル分率割合（ｘ／ｙ）が約１〜１０の範囲を有することとは、ＺｒｘＡｌｙＯｚ誘電膜１６内でジルコニウム成分がアルミニウム成分と同じモル分率（ｘ／ｙ＝１）で含有されるか、又は、最大でジルコニウム成分がアルミニウム成分より約１０倍大きいモル分率を有して含有されることを意味する。
【００１８】
図２Ａ〜図２Ｃは、本発明の実施の形態に係る半導体素子のキャパシタ形成方法を説明するための図であって、形成過程の各段階における素子の構造を示す断面図である。以下、これらの図面を参照しながら、キャパシタ形成方法を詳細に説明する。
【００１９】
図２Ａに示すように、トランジスタ及びビットラインを含む下部パターン（図示せず）が形成された半導体基板１１の全面上に、下部パターンを覆うように層間絶縁膜１２を形成する。
【００２０】
次に、層間絶縁膜１２をエッチングして基板接合領域又はランディングプラグポリ（ＬＰＰ）を露出させるコンタクトホール１３を形成した後、該コンタクトホール１３内に導電膜を埋め込んでストレージノードコンタクト１４を形成する。
【００２１】
次いで、ストレージノードコンタクト１４を含む層間絶縁膜１２上に下部電極物質の蒸着及びＣＭＰ、又はエッチバック工程により分離処理を行って、ストレージノードコンタクト１４と接続される下部電極１５を形成する。
【００２２】
ここで、下部電極１５は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２及びＰｔからなる群の中から選択されるいずれか１つの金属物質で、約２００Å〜５００Åの範囲の厚さに形成される。また、下部電極１５は、図示したような円筒形（cylinder）構造の他に、凹形（concave）構造、又は、単純なスタック（Stack）構造としても形成が可能である。
【００２３】
例えば、下部電極１５をＴｉＮで蒸着する場合、ソース物質には、ＴｉＣｌ４を使用し、反応ガスには、ＮＨ３を使用し、ソース物質及び反応ガスの流量をそれぞれ約１０ｓｃｃｍ〜１０００ｓｃｃｍの範囲に維持する。この時、反応チャンバーの圧力は、約１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）に維持され、基板温度は、約５００〜７００℃に維持され、ＴｉＮは、約２００Å〜５００Åの範囲の厚さに蒸着される。
【００２４】
上記した下部電極１５を形成した後には、下部電極１５を緻密化させ、漏れ電流の増大の原因となる電極内の残留不純物を除去し、かつ、電極表面の粗さ（roughness）を緩和して電界集中が防止されるように、Ｎ２、Ｈ２、Ｎ２／Ｈ２、Ｏ２、Ｏ３及びＮＨ３からなる群の中から選択されるいずれか１つのガスの雰囲気でアニーリングを行う。
【００２５】
この時、アニーリングは、プラズマ、電気炉及びＲＴＰ（Rapid Thermal Process）法からなる群の中から選択されるいずれか１つの方法で行われる。プラズマを用いてアニーリングする場合、約１００Ｗ〜５００Ｗの範囲のＲＦパワーを有するプラズマを用いて、約２００℃〜５００℃の温度範囲と約１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）の圧力範囲とで、選択された雰囲気ガスを約５ｓｃｃｍ〜５ｓｌｍの範囲の流量でフローさせながら、約１〜５分間行う。一方、電気炉を用いてアニーリングする場合、約６００℃〜８００℃の範囲の温度で選択された雰囲気ガスを約５ｓｃｃｍ〜５ｓｌｍの範囲の流量でフローさせながら行い、ＲＴＰ法でアニーリングする場合、約５００℃〜８００℃の温度を有する常圧（約９３３〜１０１３ｈＰａ（７００〜７６０Ｔｏｒｒ））又は減圧（約１．３〜１３３．３ｈＰａ（１〜１００Ｔｏｒｒ））のチャンバー内で、選択されたガスを約５ｓｃｃｍ〜５ｓｌｍの範囲の流量でフローさせながら行う。
【００２６】
次に、図２Ｂに示すように、下部電極１５上にＺｒＯ２薄膜とＡｌ２Ｏ３薄膜とが混合されたＺｒｘＡｌｙＯｚ誘電膜１６を形成する。ここで、ＺｒｘＡｌｙＯｚ誘電膜１６は、例えば、ＡＬＤ法で蒸着される。その詳細は、図３を参照して後述する。
【００２７】
次に、図２Ｃに示すように、ＺｒｘＡｌｙＯｚ誘電膜１６上に、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２及びＰｔからなる群の中から選択されるいずれか１つの金属物質で上部電極１７を形成する。これにより、ＺｒｘＡｌｙＯｚ誘電膜１６が採用されたＭＩＭキャパシタが完成する。
【００２８】
ここで、上部電極１７は、ＣＶＤ ＴｉＮ／ＰＶＤ ＴｉＮで形成される。例えば、ＣＶＤ ＴｉＮの蒸着方法は、次の通りである。ソース物質には、ＴｉＣｌ４を使用し、反応ガスには、ＮＨ３を使用し、ソース物質及び反応ガスの流量をそれぞれ約１０ｓｃｃｍ〜１０００ｓｃｃｍの範囲に維持する。この時、反応チャンバーの圧力は、約１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）の範囲内に維持され、基板温度は、約５００℃〜６００℃の範囲に維持され、ＴｉＮは、約２００Å〜４００Åの範囲の厚さに蒸着される。
【００２９】
上部電極１７の形成後には、後続の集積工程（バックエンド工程）での熱工程及び硬化工程（熱工程及び硬化工程は、Ｈ２、Ｎ２、Ｎ２／Ｈ２雰囲気で行う）、ウェット工程、その他のパッケージ工程、及び信頼性と関連する環境実験進行過程で湿度、温度、又は電気的衝撃に対する構造的な安定性を向上させるために、一種の保護膜又は緩衝層としてＡｌ２Ｏ３、Ｔａ２Ｏ５、 ＺｒＯ２、ＴｉＯ２及びＬａ２Ｏ３のような酸化膜又はＴｉＮのような金属物質をさらに、約５０Å〜２００Åの範囲の厚さにＡＬＤ法で蒸着するのが好ましい。
【００３０】
図３は、ＡＬＤ法によるＺｒｘＡｌｙＯｚ誘電膜の形成過程を説明するための図である。
【００３１】
図３に示すように、ＺｒｘＡｌｙＯｚ誘電膜の形成は、「ソースガスフロー、パージ、反応ガスフロー、パージ」を順次行う単位サイクルを、所望の厚さの薄膜が得られるまで繰り返し遂行するＡＬＤ法で行われる。すなわち、単位サイクルは、ソースガスをフローさせてソースガスを吸着させ、吸着されずにチャンバー内に残留するソースガスを外部へパージし、そしてチャンバー内に反応ガスをフローさせて吸着されたソースガスとの反応により所望の薄膜を蒸着した後、再度パージガスをフローさせてチャンバー内に残留する未反応の反応ガスを外部へパージする。
【００３２】
望ましくは、ＺｒｘＡｌｙＯｚ誘電膜の形成は、「Ｚｒソースガスフロー、パージ、Ａｌソースガスフロー、パージ、反応ガスフロー、パージ」を順次行う単位サイクルを所望の厚さ（約５０Å〜１００Åの範囲の厚さ）のＺｒｘＡｌｙＯｚ誘電膜が得られるまで繰り返し遂行するＡＬＤ法で行われる。そして、このようなＺｒｘＡｌｙＯｚ誘電膜を蒸着する際、基板温度は、約２００℃〜５００℃の範囲に、反応チャンバーの圧力は、約１３．３〜１３３．３Ｐａ（０．１〜１Ｔｏｒｒ）の範囲に維持される。
【００３３】
詳細に説明すれば、ＺｒＣｌ４、Ｚｒ［Ｎ（ＣＨ３）Ｃ２Ｈ５］４、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｔｄ）、Ｚｒ（ＯｔＢｕ）４及びジルコニウムを含有する化合物からなる群の中から選択されるいずれか１つのＺｒソースガスをＡＬＤ装置のチャンバー内に注入してＺｒソースを吸着させる。この時、Ｚｒソースガスは、運搬ガスであるＡｒガスによってチャンバーに注入されるが、Ａｒガスは、約１５０ｓｃｃｍ〜２５０ｓｃｃｍの範囲の流量で約０．１秒〜１０秒間フローされる。
【００３４】
次に、チャンバー内にパージガス（Ｎ２又はＡｒ）をフローさせて、吸着されずにチャンバー内に残留するＺｒソースガスを外部にパージする。この時、パージガスは、約２００ｓｃｃｍ〜４００ｓｃｃｍの範囲の流量で約３〜１０秒間フローされる。
【００３５】
次いで、Ａｌ（ＣＨ３）３、Ａｌ（Ｃ２Ｈ５）３及びＡｌを含有する化合物からなる群の中から選択されるいずれか１つのＡｌソースガスをＡＬＤ装置のチャンバー内にフローさせてＡｌソースを吸着させる。この時、Ａｌソースガスは、運搬ガスであるＡｒガスによってチャンバー内に注入されるが、Ａｒは、約２０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量で約０．１〜５秒間フローされる。
【００３６】
次に、チャンバー内にパージガス（Ｎ２又はＡｒ）をフローさせて、吸着されずにチャンバー内に残留するＡｌソースガスを外部にパージする。この時、パージガスは、約２００ｓｃｃｍ〜４００ｓｃｃｍの範囲の流量で約３〜１０秒間フローされる。
【００３７】
次に、チャンバー内にＯ３（濃度が約１００ｇ／ｍ３〜５００ｇ／ｍ３）、Ｏ２、プラズマＯ２、Ｎ２Ｏ、プラズマＮ２Ｏ及びＨ２Ｏ蒸気からなる群の中から選択されるいずれか１つの反応ガスをフローさせて吸着されたＺｒソース／Ａｌソースと反応させてＺｒｘＡｌｙＯｚ薄膜を形成する。この時、反応ガスは、約０．１ｓｌｍ〜１ｓｌｍの範囲の流量で約３〜１０秒間フローされる。
【００３８】
最後に、チャンバー内にパージガス（Ｎ２又はＡｒ）をフローさせて、吸着されずにチャンバー内に残留する未反応の反応ガスを外部にパージする。この時、パージガスは、約５０ｓｃｃｍ〜２００ｓｃｃｍの範囲の流量で約３〜１０秒間フローされる。
【００３９】
上記のように「Ｚｒソースガスフロー、パージ、Ａｌソースガスフロー、パージ、反応ガスフロー、パージ」を順次行う単位サイクルを繰り返し遂行してＺｒｘＡｌｙＯｚ誘電膜は約５０Å〜１００Åの範囲の厚さに形成される。
【００４０】
上述したように、ＡＬＤ法によりＺｒｘＡｌｙＯｚ誘電膜を蒸着した後には、蒸着の後続工程として、誘電膜を緻密化及び均質化させたり、薄膜内又は表面に漏れ電流の原因となる残留不純物を揮発させて除去したりする目的、その他、誘電膜表面の粗さの緩和、結晶粒（crystallite）の除去などを目的として、Ｎ２、Ｈ２、Ｎ２／Ｈ２、Ｏ２、Ｏ３及びＮＨ３からなる群の中から選択されるいずれか１つのガスの雰囲気でアニーリングを行う。
【００４１】
この時、アニーリングは、プラズマ、電気炉及びＲＴＰ法からなる群の中から選択されるいずれか１つの方法で行われる。プラズマを用いてアニーリングする場合、約１００Ｗ〜５００Ｗの範囲のＲＦパワーを有するプラズマを用いて、約２００℃〜５００℃の温度範囲と約１３．３〜１３３３Ｐａ（０．１〜１０Ｔｏｒｒ）の圧力範囲とで、選択された雰囲気ガスを約５ｓｃｃｍ〜５ｓｌｍの範囲の流量でフローさせながら約１〜５分間行う。
【００４２】
電気炉を用いてアニーリングする場合、約６００℃〜８００℃の範囲の温度で選択された雰囲気ガスを約５ｓｃｃｍ〜５ｓｌｍの範囲の流量でフローさせながら行い、ＲＴＰ法でアニーリングする場合、約５００℃〜８００℃の温度範囲を有する常圧（約９３３〜１０１３ｈＰａ（７００〜７６０Ｔｏｒｒ））又は減圧（約１．３〜１３３．３ｈＰａ（１〜１００Ｔｏｒｒ））のチャンバー内で、選択された雰囲気ガスを約５ｓｃｃｍ〜５ｓｌｍの範囲の流量でフローさせながら行う。
【００４３】
一方、電気炉及びＲＴＰ法でアニーリングを行えば、ＺｒｘＡｌｙＯｚ誘電膜の比誘電率を増大させる効果をさらに得ることができる。
【００４４】
上述した実施の形態によれば、本発明は、ＺｒｘＡｌｙＯｚ誘電膜を採用したキャパシタを形成することによって、７０ｎｍ級以下のＤＲＡＭキャパシタに求められている約２５ｆＦ／セル以上の静電容量、約０．５ｆＦ／セル以下の漏れ電流、及び約２．０Ｖ（１pA／セルの場合）以上の降伏電圧を実現することができる。
【００４５】
ＺｒＯ２（Ｅｇ＝７．８ｅＶ、ε＝２０〜２５）薄膜がＴａ２Ｏ５（Ｅｇ＝４．５ｅＶ、ε＝２５）誘電膜及びＨｆＯ２（Ｅｇ＝５．７ｅＶ、ε＝２０）誘電膜よりも大きなバンドギャップエネルギーＥｇ（Band Gap Energy）と比誘電率とを有する物質であり、また、Ａｌ２Ｏ３（Ｅｇ＝８．７ｅＶ、ε＝９）薄膜がＨｆＯ２（Ｅｇ＝５．７ｅＶ、ε＝２０）誘電膜に比べてより優れた熱安定性を有する物質であるため、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜とが混合された構造のＺｒｘＡｌｙＯｚ誘電膜は、従来の単一誘電膜を採用したキャパシタにおいて生じていた漏れ電流の問題と熱安定性の問題の発生を抑制することができる。
【００４６】
これにより、ＺｒｘＡｌｙＯｚ誘電膜の等価酸化膜の厚さを約１２Å以下に低下させることができ、したがって、ＺｒｘＡｌｙＯｚ誘電膜を採用した本発明のキャパシタは、７０ｎｍ級以下のＤＲＡＭ素子でも３０ｆＦ／セル以上の大容量の静電容量を実現することができる。
【００４７】
結果的に、ＺｒｘＡｌｙＯｚ誘電膜を採用した本発明のキャパシタは、７０ｎｍ級以下の金属配線を有する次世代ＤＲＡＭ製品で必要とする静電容量を確保し、量産化が可能で、且つ、優れた漏れ電流及び降伏電圧特性をも確保することができる。
【００４８】
以上では、本発明を複数の実施の形態に関連して説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係るキャパシタの概略構造を示す断面図である。
【図２Ａ】本発明の実施の形態に係る半導体素子のキャパシタ形成方法を説明するための図であって、各形成段階における素子の構造を示す断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体素子のキャパシタ形成方法を説明するための図であって、各形成段階における素子の構造を示す断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体素子のキャパシタ形成方法を説明するための図であって、各形成段階における素子の構造を示す断面図である。
【図３】ＡＬＤ法によるＺｒｘＡｌｙＯｚ誘電膜の蒸着過程を説明するための図である。
【符号の説明】
【００５０】
１１      半導体基板
１２      層間絶縁膜
１３      コンタクトホール
１４      ストレージノードコンタクト
１５      下部電極
１６      ＺｒｘＡｌｙＯｚ誘電膜
１７      上部電極
【図１】
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【図２Ａ】
2007150242.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図３】
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