(57)【要約】【課題】  高温環境におけるＭＯＳ型電界効果トランジスタのリーク電流を抑制するようにした半導体装置を提供する。【解決手段】    ソース領域３とチャンネル形成領域４の間にソースオフセット領域７とその上にゲート酸化膜５を介して第２電極８を設けて、第２電極とドレイン領域を同電位に結線したので、温度環境の上昇によるソースオフセット領域とチャンネル形成領域間のポテンシャル障壁の低下を低減し、リーク電流を抑制することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域とドレイン領域と、
前記ソース領域と前記ドレイン領域との間に前記半導体基板領域のチャネル形成領域と、
前記チャネル形成領域に接して前記ソース領域の一部に設けられた第２導電型のソースオフセット領域と、
前記チャネル形成領域および前記ソースオフセット領域の上に設けられたゲート酸化膜と、
前記チャネル形成領域の上にゲート酸化膜を介して設けられたゲート電極と、
前記ソースオフセット領域の上にゲート酸化膜を介して第2ソース電極が設けられていることを特徴とするMOS型電界効果トランジスタ。
【請求項２】
前記第2ソース電極の電位は前記ドレイン領域の電位と同じであることを特徴とする請求項１に記載のMOS型電界効果トランジスタ。
【請求項３】
第１導電型の半導体基板領域表面に互いに間隔をおいて設けられた第2導電型のソース領域とドレイン領域と、
前記ソース領域と前記ドレイン領域との間に前記半導体基板領域のチャネル形成領域と、
前記チャネル形成領域に接して前記ドレイン領域の一部に設けられた低濃度ドレイン領域と、
前記チャネル形成領域に接して前記ソース領域の一部に設けられた第２導電型のソースオフセット領域と、
前記チャネル形成領域および前記ソースオフセット領域の上に設けられたゲート酸化膜と、
前記低濃度ドレイン領域の上に設けられた前記ゲート酸化膜より厚い高耐圧用絶縁膜と、
前記ゲート酸化膜及び高耐圧用絶縁膜の上に設けられたゲート電極と、
前記ソースオフセット領域の上にゲート酸化膜を介して第2ソース電極が設けられていることを特徴とするMOS型電界効果トランジスタ。
【請求項４】
前記第2ソース電極の電位は前記ドレイン領域の電位と同じであることを特徴とする請求項３に記載のMOS型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リーク電流を抑制することのできるMOS型電界効果トランジスタに関わる。
【背景技術】
【０００２】
MOS型電界効果トランジスタのリーク電流を抑制して、低消費電力化を達成しようとする場合、最も簡単な方法は、半導体基板の濃度を高濃度にして、しきい値電圧を高くする方法である。
【０００３】
しかし、しきい値電圧を高くすれば、MOS型電界効果トランジスタを高速動作させる場合に障害となることから、更なる改善策として半導体基板にソースと半導体基板により形成されたpn接合ダイオードのビルドイン電圧よりも小さい順方向電圧を印加する方法などが考えられた。
【特許文献１】特開平９−２５２１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の方法の場合、半導体基板に印加できる電圧は、上記pn接合ダイオードのビルドイン電圧までであるが、MOS型電界効果トランジスタを高温環境で使用する場合には、温度の上昇に伴って、上記ビルドイン電圧が下がってしまい十分な効果が得られない。
【０００５】
また、高耐圧が必要になる場合には、半導体基板の濃度を低濃度にする必要が出てくるため、半導体基板を高濃度にすること自体が難しくなる。
【０００６】
本発明は、高耐圧のMOS型電界効果トランジスタを高温環境で使用することを考慮して、MOS型電界効果トランジスタのしきい値電圧を低く保ったまま、即ち半導体基板の濃度を低濃度にしたまま、リーク電流を抑制する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
半導体基板に形成されたMOS型電界効果トランジスタのソース電極とチャンネル形成領域の間にソース領域と同じ導電型を有するソースオフセット領域を形成し、ソースオフセット領域の上部にゲート酸化膜を介してゲート電極とは別の第２ソース電極を形成し、第２ソース電極とドレイン領域の電位が同じになるようにした。
【発明の効果】
【０００８】
温度環境の上昇によるMOS型電界効果トランジスタのリーク電流は、温度上昇によってソース領域と半導体基板領域(ウェル領域)の界面で作られるpn接合の表面近傍のポテンシャル障壁が下がることによって発生する。
【０００９】
本発明のように、ソース領域とチャネル形成領域の間にソースオフセット領域を設けて、ソースオフセット領域を該第２ソース電極によって蓄積状態にバイアスすることより、ソースオフセット領域の表面近傍の濃度は、温度に依存することなしに、上記バイアスに対応したキャリア濃度に固定することができる。その結果、温度上昇による上記pn接合の表面近傍のポテンシャル障壁の低下を抑制するから、リーク電流が抑制される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。
【００１１】
図１は、本発明の第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、第１導電型の半導体基板領域(ウェル領域)1表面に互いに間隔をおいて設けられた第２導電型のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャンネル形成領域４と、チャンネル形成領域４に接してソース領域３の一部に設けられたソース領域３と同じ導電型を有するソースオフセット領域７と、チャンネル形成領域４およびソースオフセット領域７の上に設けられたゲート酸化膜５と、チャンネル形成領域４の上にゲート酸化膜を介して設けられたゲート電極６と、ソースオフセット領域７の上にゲート酸化膜を介して第２ソース電極８が設けられている。
【００１２】
以下、リーク電流を抑制するしくみをn型のMOS型電界効果トランジスタの例で説明する。
【００１３】
図２は、従来の最も簡単なMOS型電界効果トランジスタの断面図１０１の例である。温度上昇によるリーク電流の主な電流経路の一つは、ソース領域3から半導体基板領域(ウェル領域)1の表面であるチャンネル形成領域４を通って、ドレイン領域２に達する経路である。ソース領域３と半導体基板領域(ウェル領域)１の界面はpn接合を形成しているので、ソース領域３からチャンネル形成領域４へ電流が流れるためには、ソース領域３のフィルミエネルギー準位とチャンネル形成領域４のフェルミ準位の差に相当するポテンシャル障壁を乗り越える必要がある。従来のMOS型電界効果トランジスタの室温環境における上記pn接合のウエハ表面付近のバンド図を図４の１０３とする。一般的に不純物半導体のフェルミ準位は、図３に示すように、温度環境が上昇した場合、ｐ型、ｎ型に関わらず、それぞれ真性半導体のフェルミ準位に近づいてゆくことから、ソース領域３及びチャンネル形成領域４のフェルミ準位は、それぞれ真性半導体のフェルミ準位に近づいてゆき、結果としてpn接合のバンド図は、図５の１０４のようになる。
【００１４】
上記ポテンシャル障壁11は、室温よりも高温の方が低くなり、従ってリーク電流は高温の方が増加することになる。
【００１５】
本発明では、ソース領域３とチャネル形成領域４の間にソースオフセット領域７を設けて、ゲート酸化膜５を介する第２ソース電極８を用いてソースオフセット領域７が蓄積状態になるように電圧を印加して、ソースオフセット領域７の表面のキャリア濃度を固定することにより、高温環境でもソースオフセット領域７の表面のフェルミ準位が変化しないようにした。
【００１６】
ゆえに、温度環境が上昇した場合のソースオフセット領域7とチャンネル形成領域４界面のポテンシャル障壁１１の低下は、チャンネル形成領域４の部分だけとなる。
【００１７】
本発明の実施形態における室温での上記pn接合のバンド図を図６の１０５とすれば、高温環境では図７の１０６のようになり、上記ポテンシャル障壁１１の低下は、従来のMOS型電界効果トランジスタに比べて小さくなる。よって、高温環境でのリーク電流は抑制される。
【００１８】
ソースオフセット領域７を蓄積状態にするための電圧を印加する方法としては、別の回路を用いて電圧制御する方法も考えられるが、第２ソース電極８をドレイン電極と結線する方法が最も簡単である。
【００１９】
図８は、本発明の第２の実施形態に係る半導体装置１０２の断面図である。
【００２０】
高耐圧用絶縁膜１０をもつ高耐圧MOS型電界効果トランジスタに本発明を適用したものである。
【００２１】
半導体装置１０２は、第１導電型の半導体基板領域(ウェル領域)１表面に互いに間隔をおいて設けられた第２導電型のソース領域３とドレイン領域２と、ソース領域３とドレイン領域２との間に半導体基板領域(ウェル領域)１のチャンネル形成領域４と、チャンネル形成領域４に接してソース領域３の一部に設けられたソース領域３と同じ導電型を有するソースオフセット領域７と、チャンネル形成領域４に接してドレイン領域２の一部に設けられた低濃度ドレイン領域８と、チャンネル形成領域４およびソースオフセット領域７の上に設けられたゲート酸化膜５と、低濃度ドレイン領域９の上に設けられたゲート酸化膜より厚い高耐圧用絶縁膜９と、チャンネル形成領域４及び低濃度ドレイン領域９の上にゲート酸化膜５及び高耐圧用絶縁膜９を介して設けられたゲート電極６と、ソースオフセット領域７の上にゲート酸化膜を介して第２ソース電極８が設けられている。リーク電流が抑制されるしくみは、第１の実施形態と同じである。ソースオフセット領域７を蓄積状態にするための電圧の印加方法も、別の回路を用いて電圧制御する方法や、第２ソース電極8をドレイン電極と結線する方法が考えられる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係る半導体装置１００の断面図である。
【図２】従来の最も簡単なMOS型トランジスタ１０１の断面図である。
【図３】濃度の異なる不純物半導体に対する温度とフェルミ準位の関係を表す図である。(参考 Andrew S.Grove著 "Physics and Technology of Semiconductor Device")
【図４】従来のMOS型電界効果トランジスタの室温環境におけるソース領域とチャネル形成領域界面のエネルギーバンド図１０３である。
【図５】従来のMOS型電界効果トランジスタの高温環境におけるソース領域とチャネル形成領域界面のエネルギーバンド図１０４である。
【図６】本発明実施形態のMOS型電界効果トランジスタの室温環境におけるソース領域とチャネル形成領域界面のエネルギーバンド図１０５である。
【図７】本発明実施形態のMOS型電界効果トランジスタの高温環境におけるソース領域とチャネル形成領域界面のエネルギーバンド図１０６である。
【図８】本発明の第２の実施形態に係る半導体装置１０２の断面図である。
【符号の説明】
【００２３】
１      半導体基板領域(ウェル領域)
２      ドレイン領域
３      ソース領域
４      チャネル形成領域
５      ゲート酸化膜
６      ゲート電極
７      ソースオフセット領域
８      第2ソース電極
９      低濃度ドレイン領域
１０    高耐圧用絶縁膜
１１    ポテンシャル障壁
１２    伝導帯
１３    真性半導体のフェルミ準位
１４    フェルミ準位
１５    価電子帯
１０３  室温環境におけるソース領域とチャネル形成領域界面のエネルギーバンド図
１０４  高温環境におけるソース領域とチャネル形成領域界面のエネルギーバンド図
１０５  室温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
１０６  高温環境におけるソースオフセット領域とチャネル形成領域界面のエネルギーバンド図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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