(57)【要約】【課題】シリサイド膜を有する半導体装置において、電流集中とリーク電流を共に抑制する。【解決手段】半導体装置５０は、半導体基板上のゲート電極４と、ゲート電極４の側面上のサイドウォールスペーサー７と、半導体基板におけるサイドウォールスペーサー７の外側方のソース領域８Ｓ及びドレイン領域８Ｄと、ソース領域８Ｓ上のソース上シリサイド膜５Ｓと、ドレイン領域８Ｄ上のドレイン上シリサイド膜５Ｄと、ソース領域８Ｓ上のソースコンタクト１０Ｓと、ドレイン領域８Ｄ上に形成され且つゲート電極４のゲート幅方向に並ぶ少なくとも一対のドレインコンタクト１０Ｄとを備える。一対のドレインコンタクト１０Ｄ間に位置するドレイン領域８Ｄのうち、少なくともドレインコンタクト１０Ｄのゲート電極４側の端部位置とサイドウォールスペーサー７との間の領域に、ドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄが設けられている。【選択図】図１
2007234987.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールスペーサーと、
前記半導体基板における前記サイドウォールスペーサーの外側方に形成されたソース領域及びドレイン領域と、
前記ソース領域上に形成されたソース上シリサイド膜と、
前記ドレイン領域上に形成されたドレイン上シリサイド膜と、
前記ソース領域上に前記ソース上シリサイド膜を介して形成され且つ前記ゲート電極のゲート幅方向に並ぶ少なくとも一対のソースコンタクトと、
前記ドレイン領域上に前記ドレイン上シリサイド膜を介して形成され且つ前記ゲート電極のゲート幅方向に並ぶ少なくとも一対のドレインコンタクトとを備え、
前記一対のドレインコンタクト間に位置する前記ドレイン領域のうち、少なくとも前記ドレインコンタクトのゲート電極側の端部位置と前記サイドウォールスペーサーとの間の領域に、前記ドレイン上シリサイド膜が形成されていない高抵抗領域が設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高抵抗領域は、前記ドレインコンタクト間領域にも延びていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ソース領域の全面上に前記シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記一対のソースコンタクト間に位置するソース領域のうち、少なくとも前記ソースコンタクトのゲート電極側の端部位置と前記サイドウォールスペーサーとの間の領域に、前記ソース上シリサイド膜が形成されていない他の高抵抗領域が設けられていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記他の高抵抗領域は、前記ソースコンタクト間領域にも延びていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記ゲート電極上に、ゲート上シリサイド膜が形成されており、
前記ゲート電極は、前記高抵抗領域及び前記他の高抵抗領域の少なくとも一方と平面的に連続する部分において、前記ゲート上シリサイド膜が形成されていないゲート上高抵抗領域を有することを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体装置において、
前記高抵抗領域には、保護膜が形成されていることを特徴とする半導体装置。
【請求項８】
半導体基板上にゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上にサイドウォールスペーサーを形成する工程（ｂ）と、
前記半導体基板における前記サイドウォールスペーサーの外側方にソース領域及びドレイン領域を形成する工程（ｃ）と、
前記ソース領域上にソース上シリサイド膜を形成すると共に前記ドレイン領域上にドレイン上シリサイド膜を形成する工程（ｄ）と、
前記ソース領域上に、前記ソース上シリサイド膜を介し且つ前記ゲート電極のゲート幅方向に並ぶ少なくとも一対のソースコンタクトを形成すると共に、前記ドレイン領域上に、前記ドレイン上シリサイド膜を介し且つ前記ゲート電極のゲート幅方向に並ぶ少なくとも一対のドレインコンタクトを形成する工程（ｅ）とを備え、
前記工程（ｄ）において、前記一対のドレインコンタクト間に位置するドレイン領域のうち、少なくとも前記ドレインコンタクトのゲート電極側の端部位置と前記サイドウォールスペーサーとの間の領域に、前記ドレイン上シリサイド膜が形成されていない高抵抗領域を設けることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｃ）の後で且つ前記工程（ｄ）の前に、前記ドレイン領域上の前記高抵抗領域となる領域に保護膜を形成する工程を更に有し、
前記工程（ｄ）において、前記保護膜によって前記シリサイド膜の形成を防止することにより前記高抵抗領域を設けることを特徴とする半導体装置の製造方法。
【請求項１０】
前記請求項９に記載の半導体装置の製造方法において、
前記工程（ｄ）において、前記ゲート電極上にゲート上シリサイド膜を形成し、
前記保護膜を、前記ドレイン領域上から平面的に連続して前記ゲート電極上にまで延びた領域に形成し、該領域に前記高抵抗領域を設けることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｄ）において、前記半導体基板上に、前記ソース領域及び前記ドレイン領域を覆う金属膜を形成した後、前記ドレイン領域上の前記高抵抗領域となる領域の前記金属膜を除去し、その後熱処理を行って前記ソース上シリサイド膜及び前記ドレイン上シリサイド膜を形成することにより、前記シリサイド膜の形成を防止して前記高抵抗領域を設けることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｄ）において、前記ゲート電極上にゲート上シリサイド膜を形成し、
前記ドレイン領域上から平面的に連続して前記ゲート電極上にまで延びた領域について前記金属膜を除去することにより、該領域に前記高抵抗領域を設けることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にシリサイド膜を有する静電放電保護トランジスタに関するものである。
【背景技術】
【０００２】
近年、ＭＯＳ（Metal Oxide Semiconductor ）デバイスに関し、その微細化に伴う拡散層の浅接合化により寄生抵抗が増大するのを防止するために、シリサイド構造が多く採用されている。これは、拡散抵抗を低下させる性質を有するシリサイド構造を取ると、寄生抵抗を低下することができるからである。
【０００３】
しかし、複数の素子形成領域の上に亘ってシリサイド膜を形成した場合、隣り合う素子形成領域間に電流が流れやすくなってしまう。そのため、電流が一点に集中し、その結果として熱破壊が引き起こされるという問題があった。これは、静電放電保護トランジスタ等の急激に大電流を流す必要のある素子にシリサイド構造を適用した場合に特に発生しやすい。
【０００４】
そこで、静電放電保護トランジスタを小分けした構造（Semiconductor moats ）とし、各々の静電放電保護トランジスタ間を高抵抗にして電流集中を防止することが提案されている（例えば、特許文献１参照）。
【０００５】
以下に、そのような小分けされた静電放電保護トランジスタについて、図面を参照しながら説明する。
【０００６】
図１３は、従来のシリサイド膜を有する静電放電保護トランジスタ１００を示す平面図である。また、図１４（ａ）〜（ｃ）は、図１３に示す静電放電保護トランジスタ１００を示す断面図であり、図１４（ａ）は図１３のXIIIa-XIIIa'線における断面、図１４（ｂ）は図１３のXIIIb-XIIIb'線における断面、図１４（ｃ）は図１３のXIIIc-XIIIc'線における断面をそれぞれ示している。
【０００７】
図１３に示すように、従来の静電放電保護トランジスタ１００には、トレンチに絶縁物が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造の素子分領域１０２に囲まれた複数（ここでは三つ）のトランジスタ１２１がゲート電極１０４を共有して配置されている。これらの三つのトランジスタ１２１は、同じ断面構造（図１４（ａ）に示す構造）を有する。また、隣り合う２つのトランジスタ１２１について、ソース同士及びドレイン同士の間に素子分領域１０２が突出するように形成されて分離されている（図１４（ｂ）及び（ｃ）を参照）と共に、ゲート電極１０４の下方においては電気的に接続されている。つまり、図１４（ｂ）に示すように、ソース同士及びドレイン同士の間に突出する素子分領域１０２は、ゲート電極１０４の下には形成されていない。また、三つのトランジスタ１２１がそれぞれ有するドレインコンタクト１１０Ｄ及びソースコンタクト１１０Ｓについて、それぞれ、共通の金属配線１１１Ｄ及び金属配線１１１Ｓに接続されている。以上により、静電放電保護トランジスタ１００は、小分けした構造を実現しており、一つのトランジスタとして機能する。
【０００８】
次に、図１４（ａ）に示すように、トランジスタ１２１は、シリコンからなるＰ型の半導体基板１０１（図１３においては図示を省略している）を用いて形成されている。該半導体基板１０１は、素子分離領域１０２によって区画されている。このように区画された半導体基板１０１の活性領域（個別の図示は省略）上に、シリコン酸化膜からなるゲート絶縁膜１０３と、ゲート絶縁膜１０３上に設けられ、ドープされたシリコンからなるゲート電極１０４と、ゲート電極１０４上に設けられたゲート上シリサイド膜１０５Ｇとが形成されている。
【０００９】
また、ゲート絶縁膜１０３、ゲート電極１０４及びゲート上シリサイド膜１０５Ｇの側面に、絶縁性のサイドウォールスペーサ１０７が設けられている。
【００１０】
また、Ｐ型の半導体基板１０１の活性領域のうち、サイドウォールスペーサ１０７の下方にはＮ型の低濃度拡散層１０６が設けられている。更に、半導体基板１０１において、サイドウォールスペーサ１０７の両外側には、一方にＮ型且つ高濃度のドレイン領域１０８Ｄ、他方にＮ型且つ高濃度のソース領域１０８Ｓが設けられている。また、それぞれの上には順にドレイン上シリサイド膜１０５Ｄ及びソース上シリサイド膜１０５Ｓが設けられている。
【００１１】
また、半導体基板１０１上に、ゲート電極１０４、ドレイン領域１０８Ｄ及びソース領域１０８Ｓ等を覆うように、層間絶縁膜１０９が形成されている。更に、層間絶縁膜１０９を貫通するように、いずれもＡｌ又はＡｌ合金からなり、ドレイン上シリサイド膜１０５Ｄに到達するドレインコンタクト１１０Ｄと、ソース上シリサイド膜１０５Ｓに到達するソースコンタクト１１０Ｓとが形成されている。
【００１２】
また、ドレインコンタクト１１０Ｄ及びソースコンタクト１１０Ｓの上には、それぞれ金属配線１１１Ｄ及び金属配線１１１Ｓが形成されている。図１３に示すように、金属配線１１１Ｄは、三つのトランジスタ１２１のドレインに対して共通して電気的に接続する配線である。同様に、金属配線１１１Ｓは、三つのトランジスタ１２１のソースに対して共通して電気的に接続する配線である（図１３を参照）。
【００１３】
更に、層間絶縁膜１０９上に、金属配線１１１Ｄ及び金属配線１１１Ｓを覆うように、層間絶縁膜１１２が形成されている。
【００１４】
次に、図１４（ｂ）に、２つのトランジスタ１２１の間に位置するXIIIb-XIIIb'線における断面を示している。図１４（ｂ）において、ゲート絶縁膜１０３、ゲート電極１０４、ゲート上シリサイド膜１０５Ｇ及びサイドウォールスペーサ１０７については図１４（ａ）と同様である。しかし、図１４（ｂ）の断面において、素子分離領域１０２はゲート電極１０４の両側にまで形成されており、隣り合う２つのトランジスタ１２１のソース同士及びドレイン同士を分離している。ゲート絶縁膜１０３の下にはＰ型半導体基板１０１の活性領域が位置しており、このことによって、複数のトランジスタ１２１についての電気的な接続が残されている。
【００１５】
尚、層間絶縁膜１０９と、その上に位置する金属配線１１１Ｓ及び金属配線１１１Ｄと、層間絶縁膜１１２とについても、図１４（ａ）の断面と同様である。この断面にはドレイン領域１０８Ｄ及びソース領域１０８Ｓは存在せず、当然ながら、これらに対してコンタクトを取るソースコンタクト１１０Ｓ及びドレインコンタクト１１０Ｄも存在しない。
【００１６】
また、図１４（ｃ）に、３つのトランジスタ１２１を横切るXIIIc-XIIIc'線における断面を示している。ここでは、Ｐ型の半導体基板１０１の表面が素子分領域１０２によって区画され、ドレイン領域１０８Ｄ及びその上のドレイン上シリサイド膜１０５Ｄがそれぞれ形成されていることが示されている。更に、ドレイン上シリサイド膜１０５Ｄ等を覆う層間絶縁膜１０９、層間絶縁膜１０９を貫通してドレイン上シリサイド膜１０５Ｄに達するドレインコンタクト１１０Ｄ、ドレインコンタクト１１０Ｄに接続する金属配線１１１Ｄ及び金属配線１１１Ｄ上に形成された層間絶縁膜１１２が示されている。
【００１７】
以上のように、静電放電保護トランジスタ１００が有する三つのトランジスタ１２１は、図１４（ｂ）に示すように、ゲート電極１０４の下方においてはそれぞれ電気的に接続されている。しかし、ドレイン領域１０８Ｄ及びその上のドレイン上シリサイド膜１０５Ｄについては、図１３及び図１４（ｃ）に示すように、それぞれ素子分領域１０２によって分離されている。ソース領域１０８Ｓ及びその上のソース上シリサイド膜１０５Ｓについても、同様に分離されている。このため、ゲート電極１０４を挟んで対向する位置にあるソースコンタクト１１０Ｓ及びドレインコンタクト１１０Ｄの間を電流は主に流れるようになっている。言い換えると、あるトランジスタ１２１のソースと、別のトランジスタ１２１のドレインとの間に流れる電流は抑制されている。
【００１８】
このような構造により、静電放電保護トランジスタ１００は、全体として一つのトランジスタとして機能すると共に、局所的な電流集中の発生が防止されている。
【特許文献１】米国特許４，８２５，２８０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、以上に説明した従来の静電放電保護トランジスタ１００について、次のような課題があった。
【００２０】
従来の静電放電保護トランジスタ１００においては、素子分領域１０２によって三つのトランジスタ１２１が小分けされた構造となっている。つまり、素子分領域１０２がソース同士及びドレイン同士の間に突出して割込むように形成されており、この結果としてトランジスタ１２１の形成されている領域に高いストレスが発生している。このため、リーク電流が増加するという問題が生じ、解決が課題となっている。
【００２１】
このような課題に鑑み、本発明の目的は、シリサイドトランジスタを備える集積回路において、局所的な電流の集中を防止すると共に、ストレスを低減してリーク電流を抑制することである。
【課題を解決するための手段】
【００２２】
前記の目的を達成するため、本発明の半導体装置は、半導体基板上に形成されたゲート電極と、ゲート電極の側面上に形成されたサイドウォールスペーサーと、半導体基板におけるサイドウォールスペーサーの外側方に形成されたソース領域及びドレイン領域と、ソース領域上に形成されたソース上シリサイド膜と、ドレイン領域上に形成されたドレイン上シリサイド膜と、ソース領域上にソース上シリサイド膜を介して形成され且つゲート電極のゲート幅方向に並ぶ少なくとも一対のソースコンタクトと、ドレイン領域上にドレイン上シリサイド膜を介して形成され且つゲート電極のゲート幅方向に並ぶ少なくとも一対のドレインコンタクトとを備え、一対のドレインコンタクト間に位置するドレイン領域のうち、少なくともドレインコンタクトのゲート電極側の端部位置とサイドウォールスペーサーとの間の領域に、ドレイン上シリサイド膜が形成されていない高抵抗領域が設けられている。
【００２３】
本発明の半導体装置によると、ソース領域上及びドレイン領域上にシリサイド膜（ソース上シリサイド膜及びドレイン上シリサイド膜）が形成され且つソースコンタクト及びドレインコンタクトがそれぞれ少なくとも一対ずつ形成されたトランジスタにおいて、ドレイン領域上に、シリサイド膜を欠く領域が設けられている。
【００２４】
シリサイド膜はドレイン領域に比べて電気抵抗が小さいため、これを欠く領域（シリサイド膜が形成されていない領域）は、シリサイド膜の形成されている領域に比べて抵抗が高い高抵抗領域となっている。この結果、電流は高抵抗領域を避け、シリサイド膜の形成されている部分を流れる傾向を示す。
【００２５】
このような高抵抗領域は、複数設けられたドレインコンタクトのうちの隣り合う２つ（一対）のドレインコンタクト間に位置するドレイン領域のうち、少なくともドレインコンタクトのゲート電極側の端部位置とサイドウォールスペーサーとの間の領域に設けられている。言い換えると、隣り合う一対のドレインコンタクト同士に挟まれた領域と、ゲート電極とに挟まれた部分の少なくとも１つに設けられている。
【００２６】
これらの結果、高抵抗領域を避ける経路を取る電流は、ゲート電極を挟んで対向する位置にある一対のソースコンタクトとドレインコンタクトとの間に流れやすい。言い換えると、ある一つのソースコンタクトから、該ソースコンタクトとゲート電極を挟んで対向するような位置にあるドレインコンタクト以外のドレインコンタクトに向かって電流が流れることは、高抵抗領域によって抑制されている。
【００２７】
このため、複数のソースコンタクトから一つのドレインコンタクトに向かって電流が流れるような、局所的な電流集中が抑制されている。尚、個々のドレインコンタクトとゲート電極とに挟まれた領域にはシリサイド膜が存在し、高抵抗領域は位置しないため、ゲート電極を挟んで対向するソースコンタクトとドレインコンタクトとの間における電流の流れが妨げられることは回避されている。
【００２８】
ここで、本発明の半導体装置において、トランジスタは平面的に素子分離領域によって囲まれている。しかし、トランジスタを小分けした構造を有する従来技術の半導体装置に比べ、素子分領域によるストレスは緩和されている。
【００２９】
つまり、従来の半導体装置の場合には、局所的な電流集中を避けることを目的としてトランジスタを小分けした構造とするために、素子分離領域がソースコンタクト同士の間の領域及びドレインコンタクト同士の間の領域に突出して割込むように形成されていた。この結果、素子分離領域によって高いストレスが生じ、リーク電流が増加する原因となっていた。
【００３０】
これに対し、本発明の半導体装置の場合には、トランジスタは、周囲を素子分領域によって囲まれているのみであるから、素子分領域によるストレスは従来技術の場合よりも小さくなっている。この結果、ストレスに起因するリーク電流が抑制されている。
【００３１】
尚、高抵抗領域は、前記ドレインコンタクト間領域にも延びていることが好ましい。
【００３２】
このようにすると、隣り合う２つのドレインコンタクトの間に電流が流れることが抑制され、局所的な電流の集中がより確実に抑制される。
【００３３】
また、ソース領域の全面上にシリサイド膜が形成されていてもよい。通常、ドレイン領域の電界に比べてソース領域の電界は低く、その結果、ドレイン領域に比べればソース領域における電流集中は生じにくい。このことから、シリサイド膜を欠く高抵抗領域がドレイン領域上に設けられていれば、電流の集中を抑制する効果は得られる。
【００３４】
また、一対のソースコンタクト間に位置するソース領域のうち、少なくともソースコンタクトのゲート電極側の端部位置とサイドウォールスペーサーとの間の領域に、ソース上シリサイド膜が形成されていない他の高抵抗領域が設けられていることが好ましい。
【００３５】
前記の通りドレイン領域に比べると生じにくいが、電流集中はソース領域においても発生し得る。そのため、ドレイン領域上に加えてソース領域上においても高抵抗領域を設けることにより、より確実に電流集中を防止することが可能である。このためには、ゲート電極を挟んで対向するソースコンタクトとドレインコンタクトとの間の電流の流れを妨げることなく且つそれ以外の組み合わせのソースコンタクトとドレインコンタクトとの間に電流が流れるのを抑制することができる、前記の位置に高抵抗領域を設けるのがよい。
【００３６】
また、高抵抗領域は、前記ソースコンタクト間領域にも延びていることが好ましい。
【００３７】
このようにすると、隣り合う２つのソースコンタクトの間に電流が流れることが抑制され、局所的な電流の集中がより確実に抑制される。
【００３８】
また、ゲート電極上に、ゲート上シリサイド膜が形成されており、ゲート電極は、高抵抗領域及び他の高抵抗領域の少なくとも一方と平面的に連続する部分において、ゲート上シリサイド膜が形成されていないゲート上高抵抗領域を有することが好ましい。
【００３９】
このような領域に高抵抗領域が設けられていると、より確実に、局所的な電流集中の防止が可能となる。これは、サイドウォールスペーサーと高抵抗領域との間にシリサイド膜の存在する領域を残さない構造を確実に形成できるためである。
【００４０】
また、高抵抗領域には、保護膜が形成されていることが好ましい。保護膜により、シリサイド膜が形成されていない高抵抗領域を確実に実現することが可能であることから、このような構成が好ましい。
【００４１】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程（ａ）と、ゲート電極の側面上にサイドウォールスペーサーを形成する工程（ｂ）と、半導体基板におけるサイドウォールスペーサーの外側方にソース領域及びドレイン領域を形成する工程（ｃ）と、ソース領域上にソース上シリサイド膜を形成すると共にドレイン領域上にドレイン上シリサイド膜を形成する工程（ｄ）と、ソース領域上に、ソース上シリサイド膜を介し且つゲート電極のゲート幅方向に並ぶ少なくとも一対のソースコンタクトを形成すると共に、ドレイン領域上に、ドレイン上シリサイド膜を介し且つゲート電極のゲート幅方向に並ぶ少なくとも一対のドレインコンタクトを形成する工程（ｅ）とを備え、工程（ｄ）において、一対のドレインコンタクト間に位置するドレイン領域のうち、少なくともドレインコンタクトのゲート電極側の端部位置とサイドウォールスペーサーとの間の領域に、ドレイン上シリサイド膜が形成されていない高抵抗領域を設ける。
【００４２】
該半導体装置の製造方法によると、シリサイド膜（ソース上シリサイド膜及びドレイン上シリサイド膜）が形成されている領域に比べて抵抗の高い高抵抗領域により電流の局所的集中を避けると共に、ストレスを緩和してリーク電流を低減している本発明の半導体装置を製造することができる。
【００４３】
尚、工程（ｃ）の後で且つ工程（ｄ）の前に、ドレイン領域上の高抵抗領域となる領域に保護膜を形成する工程を更に有し、工程（ｄ）において、保護膜によってシリサイド膜の形成を防止することにより高抵抗領域を設けることが好ましい。
【００４４】
このようにすると、シリサイド膜を欠く高抵抗領域は、保護膜を設けてシリサイド膜の形成を防止することにより実現される。
【００４５】
また、工程（ｄ）において、ゲート電極上にゲート上シリサイド膜を形成し、保護膜を、ドレイン領域上から平面的に連続してゲート電極上にまで延びた領域に形成し、該領域に高抵抗領域を設けることが好ましい。
【００４６】
このようにすると、保護膜を形成する際の位置合わせにズレが生じたような場合にも、ドレイン領域上の高抵抗領域とゲート電極との間にドレイン上シリサイド膜の形成された部分を残さすことなく高抵抗領域を形成することができる。この結果、より確実な電流集中の防止が可能な半導体装置を製造することができる。
【００４７】
また、工程（ｄ）において、半導体基板上に、ソース領域及びドレイン領域を覆う金属膜を形成した後、ドレイン領域上の高抵抗領域となる領域の金属膜を除去し、その後熱処理を行ってソース上シリサイド膜及びドレイン上シリサイド膜を形成することにより、シリサイド膜の形成を防止して高抵抗領域を設けることが好ましい。
【００４８】
このように、シリサイド膜を形成するための金属膜を部分的に除去することによって該部分におけるシリサイド膜の形成を防止し、シリサイド膜が形成されていない高抵抗領域を形成することも可能である。
【００４９】
また、工程（ｄ）において、ゲート電極上にゲート上シリサイド膜を形成し、ドレイン領域上から平面的に連続してゲート電極上にまで延びた領域について金属膜を除去することにより、該領域に高抵抗領域を設けることが好ましい。
【００５０】
このようにすると、金属膜を部分的に除去する領域にズレが生じたような場合にも、ドレイン領域上の高抵抗領域とゲート電極との間にドレイン上シリサイド膜の形成された部分を残さすことなく高抵抗領域を形成することができる。この結果、より確実な電流集中の防止が可能な半導体装置を製造することができる。
【００５１】
尚、高抵抗領域とするためにシリサイド膜の形成を防止する部分、つまり、保護膜を形成する部分及び金属膜を除去する部分は、前記の他に、ドレインコンタクト同士に挟まれた領域にも延びていることが好ましい。また、複数のソースコンタクト同士に挟まれた領域と、ゲート電極との間に位置する部分の少なくとも１つに設けることが好ましい。更に、ソースコンタクト同士に挟まれた領域にも延びていることが好ましい。このようにすると、より確実な電流集中の抑制が可能な半導体装置を製造することができる。
【発明の効果】
【００５２】
本発明の半導体装置によると、それぞれ複数のソースコンタクト及びドレインコンタクトと、シリサイド膜とを備えるトランジスタにおいて、素子分領域によるストレスに起因するリーク電流の増加を抑えながら、局所的な電流集中を避けることができる。また、そのような半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００５３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５４】
まず、図１に、本実施形態の静電放電保護トランジスタ５０の平面構造を示している。但し、一部構成要素については図示を省略している。また、図２（ａ）〜（ｄ）は、静電放電保護トランジスタ５０の断面を示す図であり、それぞれ順に、図１のIa-Ia'線、Ib-Ib'線、Ic-Ic'線及びId-Id'線における断面を示している。
【００５５】
図１に示すように、静電放電保護トランジスタ５０は、ＳＴＩ構造の素子分離領域２に囲まれるように、複数（ここでは三つ）のトランジスタ構造２１がゲート電極４を共有して配置され、全体として一つのトランジスタとなっている。ここで、素子分離領域２は、例えば図２（ａ）に示すように、シリコンからなる半導体基板１（図１においては図示省略）に形成されている。言い換えると、静電放電保護トランジスタ５０は、ドレインコンタクト１０Ｄ及びソースコンタクト１０Ｓをそれぞれ三つずつ有するトランジスタである。また、ドレイン領域８Ｄ上には、後に詳しく説明するが、高抵抗領域３０Ｄが設けられている。
【００５６】
三つのトランジスタ構造２１は、それぞれがドレインコンタクト１０Ｄ及びソースコンタクト１０Ｓ等を有し、いずれも同じ断面構造を有する。このため、図２（ａ）により代表してトランジスタ構造２１の断面構造を説明する。
【００５７】
ゲート電極４は、ドープされたシリコンからなり、素子分離領域２に囲われて区画されたＰ型の半導体基板１における活性領域（個別の図示は省略）上に、シリコン酸化膜又はシリコン窒化膜等からなるゲート絶縁膜３を介して形成され、その上にはゲート上シリサイド膜５Ｇが形成されている。また、ゲート絶縁膜３及びゲート電極４の側面上には、絶縁性のサイドウォールスペーサー７が形成されている。
【００５８】
また、半導体基板１の活性領域のうち、サイドウォールスペーサー７の下方に位置する領域には、ＬＤＤ領域又はエクステンション領域となるＮ型の低濃度拡散層６が形成されている。更に、半導体基板１の活性領域のうち、サイドウォールスペーサー７に対して外側に位置する領域において、ゲート電極４の一方にはＮ型且つ高濃度のドレイン領域８Ｄ、他方にはＮ型且つ高濃度のソース領域８Ｓが形成されている。また、ドレイン領域８Ｄ上にはドレイン上シリサイド膜５Ｄ、ソース領域８Ｓ上にはソース上シリサイド膜５Ｓが形成されている。尚、ドレイン領域８Ｄ及びソース領域８Ｓには、低濃度拡散層６（例えば、５×１０17atoms/cm3 ）よりも高い濃度（例えば、１×１０20atoms/cm3 ）の不純物が導入されている。また、ゲート上シリサイド膜５Ｇ、ドレイン上シリサイド膜５Ｄ及びソース上シリサイド膜５Ｓとしては、コバルトシリサイド膜又はニッケルシリサイド膜等を用いることが望ましい。
【００５９】
また、半導体基板１上に、ゲート電極４、ドレイン領域８Ｄ及びソース領域８Ｓ等を覆うように、層間絶縁膜９が形成されている。更に、層間絶縁膜９を貫通するように、いずれもＴｉ／ＴｉＮ及びタングステン（Ｗ）からなり、ドレイン上シリサイド膜５Ｄに到達するドレインコンタクト１０Ｄと、ソース上シリサイド膜５Ｓに到達するソースコンタクト１０Ｓとが形成されている。
【００６０】
更に、ドレインコンタクト１０Ｄ及びソースコンタクト１０Ｓの上には、それぞれ、Ａｌ又はＡｌ合金からなる金属配線１１Ｄ及び金属配線１１Ｓが形成されている。図１に破線で示すように、金属配線１１Ｄは、三つのトランジスタ構造２１のドレインコンタクト１０Ｄに対して共通して接続する配線である。同様に、金属配線１１Ｓは、三つのトランジスタ構造２１のソースコンタクト１０Ｓに対して共通して接続する配線である。
【００６１】
更に、層間絶縁膜９の上に、金属配線１１Ｄ及び金属配線１１Ｓを覆うように、層間絶縁膜１２が形成されている。
【００６２】
次に、本発明の静電放電保護トランジスタ５０において設けられている高抵抗領域について説明する。シリサイド膜を有するトランジスタにおいて、シリサイド膜の機能の一つは、ドレイン領域又はソース領域の表面における抵抗を低減することである。そのため、シリサイド膜が形成されていない領域（シリサイド膜を欠く領域）は、シリサイド膜の存在する領域に比べて抵抗が高くなる。
【００６３】
図１に示すように、静電放電保護トランジスタ５０において、ドレイン領域８Ｄ上のうち、隣り合う２つ（一対）のドレインコンタクト１０Ｄに挟まれたドレインコンタクト間に位置する領域と、ゲート電極４との間には、それぞれ保護膜３１Ｄが設けられている。この保護膜３１Ｄが形成されているドレイン領域８Ｄ上には、ドレイン上シリサイド膜５Ｄが形成されていないため、ドレイン上シリサイド膜５Ｄが形成されている他の領域に比べて抵抗が高い高抵抗領域３０Ｄとなっている。
【００６４】
図２（ｂ）には、２つのトランジスタ構造２１の間に位置し且つ高抵抗領域３０Ｄを通過する図１のIb-Ib'線における断面を示している。本実施形態の場合には、図２（ｂ）に示すように、ドレイン領域８Ｄ上に保護膜３１Ｄを設けることによって保護膜３１Ｄの存在する領域におけるドレイン上シリサイド膜５Ｄの形成を防止している。これにより、ドレイン領域８Ｄ上に、ドレイン上シリサイド膜５Ｄの無い高抵抗領域３０Ｄが設けられている。このような構造の製造方法については後に更に説明する。
【００６５】
尚、図２（ｂ）の構造は、図２（ａ）の構造と比較すると、ドレインコンタクト１０Ｄ及びソースコンタクト１０Ｓが形成されていないことと、保護膜３１Ｄがドレイン領域８Ｄ上のサイドウォールスペーサー７側方に形成されて高抵抗領域３０Ｄを構成し、その下方にはドレイン上シリサイド膜５Ｄが存在しないこととにおいて異なっている。その他については同じであるから、図２（ａ）と同様の符号を用いることで詳しい説明は省略する。
【００６６】
また、図２（ｃ）には、ドレインコンタクト１０Ｄに接続する金属配線１１Ｄを通る図１のIc-Ic'線における断面を示している。また、図２（ｄ）には、ゲート電極４に沿い高抵抗領域３０Ｄ上を通る図１のId-Id'線における断面を示している。
【００６７】
図２（ｃ）及び（ｄ）に示すように、静電放電保護トランジスタ５０において、ドレイン領域８Ｄは三つのトランジスタ構造２１に亘って一体に形成されている。これは、図１４（ｂ）の断面に示す従来の静電放電保護トランジスタ１００において、ドレイン領域が素子分離領域によって三つに分けられていたことに対する違いの一つである。このことは、図１４（ｂ）に示す従来の静電放電保護トランジスタ１００におけるトランジスタ１２１の間に位置する断面と、図２（ｂ）に示す静電放電保護トランジスタ５０における同様の断面との比較によっても示されている。
【００６８】
尚、素子分離領域２に平面的に囲まれることによって静電放電保護トランジスタ５０が半導体基板１の他の領域から分離されていることについては、従来の装置と同様である。
【００６９】
また、従来の静電放電保護トランジスタ１００において、ドレイン上シリサイド膜１０５Ｄについても、当然、ドレインコンタクト１１０Ｄの間に位置する素子分領域１０２の部分において途切れていた。これに対し、本実施形態の静電放電保護トランジスタ５０の場合、ドレイン領域８Ｄ上にドレインコンタクト１０Ｄを３つ備える構造であり、ドレインコンタクト１０Ｄの間においてもドレイン領域８Ｄ上にドレイン上シリサイド膜５Ｄが形成されている。
【００７０】
以上のような構造により、本実施形態の静電放電保護トランジスタ５０によると、電流の局所的集中を防ぐと共に、従来の構造に比べてストレスを緩和し、リーク電流を軽減することができる。以下にこれを説明する。
【００７１】
まず、ドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄは、既に説明したように、ドレイン上シリサイド膜５Ｄの形成されている領域に比べて抵抗が高い。このため、高抵抗領域３０Ｄは電流が通過しにくい。言い換えると、電流は高抵抗領域３０Ｄを避ける経路を通りやすい。
【００７２】
ここで、高抵抗領域３０Ｄは、ゲート電極４のゲート幅方向について、隣り合う２つ（一対）のドレインコンタクト１０Ｄに挟まれる位置に形成されている。また、これに直交する方向、つまり、ゲート電極４のゲート長方向については、ドレインコンタクト１０Ｄとゲート電極４との間に位置している。
【００７３】
このように高抵抗領域３０Ｄが配置されていることにより、ゲート電極４に関して対向する位置に形成されているソースコンタクト１０Ｓとドレインコンタクト１０Ｄとの間における電流の流れが妨げられることはない。これと共に、ゲート電極４に関して対向する位置にないソースコンタクト１０Ｓとドレインコンタクト１０Ｄとの間における電流の流れは、高抵抗領域３０Ｄによって抑制される。つまり、一つのトランジスタ構造２１が有するソースコンタクト１０Ｓから、別の（例えば、隣の）トランジスタ構造２１が有するドレインコンタクト１０Ｄに電流が流れるようなことは、抑制されている。
【００７４】
尚、一般に、ドレイン領域における電界はソース領域における電界よりも高く、このことから、電流の集中はソース領域よりもドレイン領域において発生しやすい。そこで、ドレイン領域８Ｄにおいて高抵抗領域３０Ｄを設けることにより、電流の集中を効果的に抑制することができる。
【００７５】
また、従来の静電放電保護トランジスタ１００の場合、複数のトランジスタ１２１の間に突出するように形成された素子分領域１０２が高いストレスを生じ、リーク電流を増加させることが問題となっていた。しかし、本実施形態の場合、素子分離領域２は、静電放電保護トランジスタ５０の周囲を平面的に囲う形状であり、ドレインコンタクト１０Ｄ同士の間の領域等に割込む形状にはなっていない。このため、素子分離領域２によるストレスは従来に比べて緩和されており、この結果として、リーク電流が低減されている。
【００７６】
尚、図１に示すように、本実施形態の静電放電保護トランジスタ５０の場合には、高抵抗領域３０Ｄはゲート電極４の側面上に形成されているサイドウォールスペーサー７と平面的に接する配置となっている。つまり、高抵抗領域３０Ｄとゲート電極４との間には、ドレイン上シリサイド膜５Ｄの形成された領域は存在しない。これは、電流集中の抑制のためには望ましい配置である。しかし、ゲート電極４と高抵抗領域３０Ｄとの間に、ドレイン上シリサイド膜５Ｄの存在する部分がある場合にも、電流集中の抑制という機能は実現される。
【００７７】
また、静電放電保護トランジスタ５０の場合、ゲート幅方向について隣り合うドレインコンタクト１０Ｄの間に位置する複数（ここでは２つ）の領域の両方に高抵抗領域３０Ｄが設けられている。これは、確実に電流集中を抑制するために望ましい構成である。しかし、前記２つの領域の少なくとも１つに高抵抗領域３０Ｄが設けられていれば、電流集中の抑制は可能である。
【００７８】
−半導体装置の製造方法−
次に、静電放電保護トランジスタ５０の製造方法、特に、高抵抗領域３０Ｄの形成方法について、図面を参照しながら説明する。図３（ａ）〜（ｅ）は、図１のIb-Ib'線による断面（つまり、図２（ｂ）と同じ断面）における静電放電保護トランジスタ５０の製造工程を示している。
【００７９】
まず、図３（ａ）においては、素子分離領域２によって区画された半導体基板１の活性領域上に、ゲート絶縁膜３、ゲート電極４及びサイドウォールスペーサー７等が形成された状態を示している。これらの構造は、フォトリソグラフィ及びエッチング等の公知の技術を用いて形成すればよい。また、図３（ａ）において、半導体基板１のそれぞれの領域に対するヒ素（Ａｓ）又はリン（Ｐ）等のＮ型不純物の導入（例えばイオン注入）により、Ｎ型の低濃度拡散層６、ドレイン領域８Ｄ及びソース領域８Ｓの形成が完了している。
【００８０】
次に、図３（ｂ）に示すように、半導体基板１上を覆うように、例えばＣＶＤ法を用いてシリコン酸化膜からなる保護膜３１を形成する。
【００８１】
次に、図３（ｃ）に示すように、図１に示す高抵抗領域３０Ｄに相当する領域を残して保護膜３１を除去し、高抵抗領域３０Ｄを形成するための保護膜３１Ｄを形成する。これには、たとえば、フォトリソグラフィ及びエッチング等の技術を用いればよい。
【００８２】
この後、図３（ｄ）に示すように、半導体基板１上を覆う金属膜、ここではコバルト膜３２を形成する。更に、熱処理を行なうことにより、図３（ｅ）に示すように、ドレイン上シリサイド膜５Ｄ、ソース上シリサイド膜５Ｓ及びゲート上シリサイド膜５Ｇを形成する。この際、ドレイン領域８Ｄ上において、保護膜３１Ｄの存在する領域についてはシリサイド化が起こらず、ドレイン上シリサイド膜５Ｄは形成されない。結果として、保護膜３１の下には、シリサイド化していないドレイン領域８Ｄが位置している。尚、金属膜は、コバルト膜には限られず、他の金属膜、例えばニッケル膜を用いても良い。
【００８３】
この後、図２（ａ）〜（ｄ）に示す構造を得るために、半導体基板１上に層間絶縁膜９を形成し、ドレイン上シリサイド膜５Ｄ及びソース上シリサイド膜５Ｓに到達するコンタクトホールをそれぞれ複数形成する。更に、該コンタクトホールに導電材料を埋め込むことにより、ドレインコンタクト１０Ｄ及びソースコンタクト１０Ｓをそれぞれ形成する。
【００８４】
更に、複数のドレインコンタクト１０Ｄに接続する金属配線１１Ｄと、複数のソースコンタクト１０Ｓに接続する金属配線１１Ｓとを形成した後、これらを覆うように、層間絶縁膜９上に層間絶縁膜１２を形成する。
【００８５】
但し、ドレインコンタクト１０Ｄ、ソースコンタクト１０Ｓ、金属配線１１Ｄ及び金属配線１１Ｓについては、いわゆるデュアルダマシン法によって形成しても良い。つまり、層間絶縁膜に対してコンタクトホール及び配線溝を形成し、これをＣｕ膜によって充填し、表面を研磨することによって形成しても良い。
【００８６】
以上のようにして、ドレイン領域８Ｄに高抵抗領域３０Ｄを有する本実施形態の静電放電保護トランジスタ５０を製造することができる。尚、図３（ｅ）の工程の後、保護膜３１Ｄについて、本実施形態のように残しておいても良いし、エッチング等により除去してから層間絶縁膜９を形成しても良い。保護膜３１Ｄの有無には関わりなく、図１に示すような位置にドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄが設けられていれば、電流の集中を避ける効果が実現する。
【００８７】
（第１の実施形態の変形例）
次に、第１の実施形態の静電放電保護トランジスタ５０について、別の製造方法を変形例として示す。
【００８８】
図４（ａ）〜（ｄ）は、静電放電保護トランジスタ５０と同様に高抵抗領域３０Ｄを設けるための別の製造方法を示す図である。これらは、図３（ａ）〜（ｅ）と同様に、図１におけるIb-Ib'線による断面を示している。
【００８９】
まず、図４（ａ）は、図３（ａ）と同じ図であり、ドレイン領域８Ｄ、ソース領域８Ｓ、ゲート電極４等の形成が完了した状態を示している。
【００９０】
この後、図４（ｂ）に示すように、半導体基板１上を覆うコバルト膜３２を形成する。続いて、図４（ｃ）に示すように、図１に示す高抵抗領域３０Ｄに相当する領域におけるコバルト膜３２を除去し、開口３３Ｄを形成する。
【００９１】
この後、熱処理によってシリサイド化を行なうことにより、ドレイン領域８Ｄ上にドレイン上シリサイド膜５Ｄ、ソース領域８Ｓ上にソース上シリサイド膜５Ｓ、ゲート電極４上にゲート上シリサイド膜５Ｇを形成する。但し、開口３３Ｄの部分においては、シリサイド化を行なうためのコバルト膜３２が除去されていることからシリサイド化は起こらず、シリサイド膜が形成されていない高抵抗領域３０Ｄが設けられることになる。この状態を、図４（ｄ）に示している。
【００９２】
この後、第１の実施形態の場合と同様に、層間絶縁膜９、ドレインコンタクト１０Ｄ、ソースコンタクト１０Ｓ、金属配線１１Ｄ、金属配線１１Ｓ及び層間絶縁膜１２を形成すると、図１に示すのと同様の位置に高抵抗領域３０Ｄを有する静電放電保護トランジスタを形成することができる。ここで、本変形例の静電放電保護トランジスタは、図２（ｂ）等における保護膜３１Ｄが形成されていないことを除き、図１及び図２（ａ）〜（ｄ）に示す第１の実施形態の静電放電保護トランジスタ５０と同様の構造とすることができる。ドレイン上シリサイド膜５Ｄが形成されていないことにより抵抗が高くなっている高抵抗領域３０Ｄが設けられていれば電流集中の抑制は実現し、保護膜３１Ｄの有無が直接影響することはない。
【００９３】
また、図４（ｂ）の工程の後、熱処理を行なってドレイン領域８Ｄ上の全面に亘ってドレイン上シリサイド膜５Ｄを形成し、高抵抗領域３０Ｄに相当する領域のドレイン上シリサイド膜５Ｄを除去することにしてもよい。このように、シリサイド膜の形成を防ぐ方法以外に、一旦形成したシリサイド膜を除去するような方法によっても、所定の領域においてドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄを形成することができる。この場合、高抵抗領域３０Ｄにおいてはドレイン領域８Ｄの上面が窪み、ここに層間絶縁膜９が充填された構造となる。
【００９４】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。静電放電保護トランジスタ５０ａは、第１の実施形態の静電放電保護トランジスタ５０（図１及び図２（ａ）〜（ｄ）を参照）とは共通の構成要素を含む。そこで、以下に説明する図５、図６（ａ）及び（ｂ）において、図１及び図２（ａ）〜（ｄ）と同様の符号を用いることによって同様の構成要素については詳しい説明を省略する。また、一部構成要素については図示を省略している。
【００９５】
まず、図５は、本実施形態の静電放電保護トランジスタ５０ａの平面構造を示す図である。
【００９６】
本実施形態の静電放電保護トランジスタ５０ａにおいても、ドレイン領域８Ｄ上に、ドレイン上シリサイド膜５Ｄが形成されていない（ドレイン上シリサイド膜５Ｄを欠く）高抵抗領域３０Ｄａが設けられている。但し、第１の実施形態の場合とは設けられている領域が異なる。
【００９７】
第１の実施形態の場合、高抵抗領域３０Ｄは、ゲート電極４のゲート長方向に関してドレインコンタクト１０Ｄとゲート電極４との間に位置していた。これに対し、本実施形態の場合、高抵抗領域３０Ｄａは、隣り合う２つのドレインコンタクト１０Ｄの間において、ゲート電極４から、ゲート電極４とは反対側の素子分離領域２にまで到達する領域が高抵抗領域３０Ｄａとなっている。言い換えると、本実施形態の高抵抗領域３０Ｄａは、第１の実施形態の高抵抗領域３０Ｄと同じ領域に加えて、ドレイン領域８Ｄ上のドレインコンタクト１０Ｄに挟まれた部分にまで延びており、更に、ゲート電極４とは反対側の素子分離領域２にまで到達している。
【００９８】
このような構造は、静電放電保護トランジスタ５０ａの断面からも確認することができる。そこで、図５におけるVa-Va'線、Vb-Vb'線、Vc-Vc'線及びVd-Vd'線による断面を、順に、図２（ａ）、図６（ａ）、図６（ｂ）及び図２（ｄ）に示す。
【００９９】
つまり、個々のトランジスタ構造２１のゲート長方向の断面（Va-Va'線による断面）と、ゲート電極４に平行なゲート電極４とドレインコンタクト１０Ｄとの間に位置する断面（Vd-Vd'線による断面）とに関し、本実施形態の場合と第１の実施形態の場合とは同様である。
【０１００】
また、Vb-Vb'線による静電放電保護トランジスタ５０ａの断面である図６（ａ）は、第１の実施形態の静電放電保護トランジスタ５０における同様の断面である図２（ｂ）と比較すると、前記した通りの高抵抗領域の形成位置を除いて同様である。つまり、保護膜３１Ｄａがゲート電極４からゲート電極４とは反対側の素子分離領域２にまで到達するように形成され、この領域が高抵抗領域３０Ｄａとなっている。更に、３つのドレインコンタクト１０Ｄを横断するVc-Vc'線による断面である図６（ｂ）においても、保護膜３１Ｄａが形成され且つドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄａが、ドレインコンタクト１０Ｄの間に確認できる。
【０１０１】
以上のような構成により、本実施形態の静電放電保護トランジスタ５０ａは、第１の実施形態と同様に電流の集中を抑制している。つまり、一つのトランジスタ構造２１が有するソースコンタクト１０Ｓと、該トランジスタ構造２１とは異なる他のトランジスタ構造２１が有するドレインコンタクト１０Ｄとの間において電流が流れることは抑制されている。ゲート電極４を挟んで対向するように位置するソースコンタクト１０Ｓとドレインコンタクト１０Ｄとの間における電流は、その流れを抑制する位置には高抵抗領域３０Ｄａが設けられていないため、問題なく流れることができる。この点についても、第１の実施形態と同様である。
【０１０２】
更に、隣り合うドレインコンタクト１０Ｄに挟まれる領域にも高抵抗領域３０Ｄａが形成されているため、電流集中を抑制する効果はより顕著である。尚、高抵抗領域３０Ｄａがゲート電極４と反対側の素子分離領域２にまで到達していることは、より確実に電流集中を抑制するために有用な構成であるが、必須ではない。
【０１０３】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。本実施形態の静電放電保護トランジスタ５０ｂについても、第１の実施形態の静電放電保護トランジスタ５０とは高抵抗領域の形成位置を除いて同じであるため、以下には主に高抵抗領域について説明する。
【０１０４】
図７に、静電放電保護トランジスタ５０ｂの平面構成を示す。これは、図５に示す第２の実施形態に係る静電放電保護トランジスタ５０ａに対し、ソース領域８Ｓ上にソース上シリサイド膜５Ｓが形成されていない高抵抗領域３０Ｓを追加して設けた構成である。２つのトランジスタ構造２１の間に位置するVIIb-VIIb'線による断面を示す図８においても、第２の実施形態の場合を示す図６（ａ）の構成に対し、ソース領域８Ｓ上に設けられた高抵抗領域３０Ｓを更に備えている。つまり、この断面において、ソース領域８Ｓ上に保護膜３１Ｓが設けられ、ソース上シリサイド膜５Ｓは形成されていないことが確認できる。尚、VIIa-VIIa'線、VIIc-VIIc'線及びVIId-VIId'線による断面は、それぞれ、第２の実施形態と同様に図２（ａ）、図６（ｂ）及び図２（ｄ）によって示すことができる。
【０１０５】
このようにして、ソース領域８Ｓ上にも高抵抗領域３０Ｓを設けることにより、静電放電保護トランジスタ５０ｂにおける電流の局所的集中はより確実に抑制されている。尚、ソース領域８Ｓ上に設ける高抵抗領域は、図７のようなゲート電極４からその反対側の素子分離領域２にまで到達するような領域には限らない。例えば、ゲート電極４のゲート長方向について、ゲート電極４とソースコンタクト１０Ｓとの間の部分だけに高抵抗領域が設けられているような構成であっても良い。
【０１０６】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。本実施形態の静電放電保護トランジスタ５０ｃについても、第１の実施形態の静電放電保護トランジスタ５０とは高抵抗領域の形成位置を除いて同じであるため、以下には主に高抵抗領域について説明する。
【０１０７】
図９に、静電放電保護トランジスタ５０ｃの平面構成を示す。これは、図５に示す第２の実施形態の静電放電保護トランジスタ５０ａにおける高抵抗領域３０Ｄａを、ゲート電極４上にまで延長して、高抵抗領域３０Ｄｃとした構成である。IXb-IXb'線による断面である図１０に示すように、保護膜３１Ｄｃがドレイン領域８Ｄ上に加えてサイドウォールスペーサー７上及びゲート電極４の一部分の上にも形成されており、このような領域において、シリサイド膜（ドレイン上シリサイド膜５Ｄ及びゲート上シリサイド膜５Ｇ）が形成されていない高抵抗領域３０Ｄｃとなっている。尚、サイドウォールスペーサー７上の部分については元からシリサイド膜は形成されていないため、この部分に関しては高抵抗化されているわけではない。しかし、ここでは、保護膜３１Ｄｃの形成されている範囲を、サイドウォールスペーサー７上の部分を含めて高抵抗領域３０Ｄｃと呼ぶことにする。
【０１０８】
高抵抗領域３０Ｄｃの効果は、第２の実施形態等の場合と同様に、電流集中の抑制を行なうことである。この目的を果たすためには、ゲート電極４と高抵抗領域とが接しており、間にドレイン上シリサイド膜５Ｄの形成される領域は残らないようになっていることが望ましい。そこで、このような構造を、ドレイン領域８Ｄ上からゲート電極４上に亘る範囲に保護膜３１Ｄｃを形成することにより実現している。つまり、静電放電保護トランジスタ５０ｃを製造する際、保護膜３１Ｄｃを形成する位置にズレが生じたとしても、ゲート電極４と高抵抗領域との間にドレイン上シリサイド膜５Ｄの残存する領域が発生することは確実に防止できる。
【０１０９】
尚、保護膜３１Ｄｃを形成するのは、第１の実施形態において説明した静電放電保護トランジスタ５０の製造方法（図３（ａ）〜（ｅ）参照）に準じる方法で本実施形態の静電放電保護トランジスタ５０ｃを製造する場合である。つまり、図３（ｃ）において保護膜３１Ｄを残している領域を変更し、ゲート電極４上にまで延びた領域とする。
【０１１０】
これに対し、第１の実施形態の変形例において説明した方法（図４（ａ）〜（ｄ））により、静電放電保護トランジスタ５０ｃを製造することも当然可能である。この場合、図４（ｃ）において形成している開口３３Ｄの範囲を変更し、ゲート電極４上にまで延びた範囲のコバルト膜３２を除去するようにすればよい。こちらの方法を用いた場合、保護膜３１Ｄｃは形成されず、ドレイン領域８Ｄ上と、ゲート電極４上とにシリサイド膜が形成されていない高抵抗化された領域が形成されることになる。
【０１１１】
また、保護膜３１Ｄｃは、ドレイン領域８Ｄ上と、サイドウォールスペーサー７上とに亘り、ゲート電極上にはかからない範囲に形成しても良い。この場合、ゲート電極４上には高抵抗領域は形成されない。このようにした場合にも、高抵抗領域とゲート電極との間にシリサイド膜の形成された領域を残さないようにする効果は実現する。
【０１１２】
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体装置について、図面を参照しながら説明する。本実施形態の静電放電保護トランジスタ５０ｄについても、第１の実施形態の静電放電保護トランジスタ５０とは高抵抗領域の形成位置を除いて同じであるため、以下には主に高抵抗領域について説明する。
【０１１３】
図１１に、静電放電保護トランジスタ５０ｄの平面構成を示す。これは、図９に示す第４の実施形態の静電放電保護トランジスタ５０ｃにおける高抵抗領域３０Ｄｃを、更に、ソース領域８Ｓ上にまで延長し、更に、ドレイン領域８Ｄとは反対側の素子分離領域２にまで到達する高抵抗領域３０ｄとした構成である。また、図７に示す第３の実施形態の静電放電保護トランジスタ５０ｂにおいて、高抵抗領域３０Ｄｂと高抵抗領域３０Ｓとを、サイドウォールスペーサー７及びゲート電極４の上にまで延長して接続した構成と見ても良い。
【０１１４】
このような構成は、XIb-XIb'線による断面を示す図１２にも表されているように、トランジスタ構造２１のドレイン領域８Ｄからソース領域８Ｓにまで亘って形成された保護膜３１ｄにより、この領域におけるシリサイド膜の形成を防止することによって実現される。尚、第４の実施形態の場合と同様、サイドウォールスペーサー７上の部分については元からシリサイド膜は形成されていないため、この部分に関しては高抵抗化されているわけではない。しかし、本実施形態においても、サイドウォールスペーサー７上の部分を含めて高抵抗領域３０ｄと呼ぶことにする。
【０１１５】
これにより、一つのトランジスタ構造２１が有するソースコンタクト１０Ｓと、該トランジスタ構造２１とは異なる他のトランジスタ構造２１が有するドレインコンタクト１０Ｄとの間において電流が流れることは確実に抑制されている。また、保護膜３１ｄを形成する際にズレ等が生じた場合にも、ゲート電極４と高抵抗領域との間にシリサイド膜の残る領域が生じることは防止されている。
【０１１６】
尚、本実施形態の場合にも、第１の実施形態において説明した製造方法の他に、第１の実施形態の変形例において説明した製造方法を応用して製造することも可能である。この場合、保護膜３１ｄが設けられていない点を除いて図１１及び図１２に示された静電放電保護トランジスタ５０ｄと同様の構造となる。
【０１１７】
以上に説明したように、本発明の半導体装置を用いると、高抵抗領域を設けることによって電流集中の抑制を実現すると共に、従来技術において問題であった素子分離領域によるストレスの発生を回避し、リーク電流を低減することができる。また、第２〜第５の実施形態の場合も、第１の実施形態及びその変形例に説明した製造方法を用いることができる。このとき、シリサイド膜の形成を防止するために保護膜又は開口を設ける範囲を必要に合わせて設定することにより、高抵抗領域をそれぞれの位置に設けることができる。
【０１１８】
尚、第１〜第５の実施形態においては、いずれもＰ型の半導体基板を用いたｎチャネル型トランジスタの場合を説明した。しかし、ｐチャネル型トランジスタの場合にも、同様に高抵抗領域を設けることにより電流集中の抑制とリーク電流の低減とを両立することが可能である。
【０１１９】
また、いずれもトランジスタ構造２１は３つ設けられているが、これには限らず、２つであっても良いし、４つ以上であっても良い。
【産業上の利用可能性】
【０１２０】
本発明の半導体装置によると、電流集中の抑制とリーク電流の低減とを共に実現することが可能であり、静電放電保護トランジスタ等として有用である。
【図面の簡単な説明】
【０１２１】
【図１】図１は、本発明の第１の実施形態に係る静電放電保護トランジスタ５０の平面構成を示す図である。
【図２】図２（ａ）〜（ｄ）は、図１に平面構成を示す静電放電保護トランジスタ５０の断面を示す図であり、それぞれ順に、図１のIa-Ia'線、Ib-Ib'線、Ic-Ic'線及びId-Id'線における断面を示している。
【図３】図３（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を説明する図である。
【図４】図４（ａ）〜（ｄ）は、第１の実施形態の変形例に係る半導体装置の製造方法を説明する図である。
【図５】図５は、本発明の第２の実施形態に係る静電放電保護トランジスタ５０ａの平面構成を示す図である。
【図６】図６（ａ）及び（ｂ）は、図５に平面構成を示す静電放電保護トランジスタ５０ａの断面を示す図であり、それぞれ順に、図５のVb-Vb'線及びVc-Vc'線における断面を示している。
【図７】図７は、本発明の第３の実施形態に係る静電放電保護トランジスタ５０ｂの平面構成を示す図である。
【図８】図８は、図７に平面構成を示す静電放電保護トランジスタ５０ｂのVIIb-VIIb'線における断面を示す図である。
【図９】図９は、本発明の第４の実施形態に係る静電放電保護トランジスタ５０ｃの平面構成を示す図である。
【図１０】図１０は、図９に平面構成を示す静電放電保護トランジスタ５０ｃのIXb-IXb'線における断面を示す図である。
【図１１】図１１は、本発明の第５の実施形態に係る静電放電保護トランジスタ５０ｄの平面構成を示す図である。
【図１２】図１２は、図１１に平面構成を示す静電放電保護トランジスタ５０ｄのXIb-XIb'線における断面を示す図である。
【図１３】図１３は、従来の静電放電保護トランジスタ１００の平面構成を示す図である。
【図１４】図１４（ａ）〜（ｃ）は、図１３に平面構成を示す従来の静電放電保護トランジスタ１００の断面を示す図であり、それぞれ順に、図１３のXIIIa-XIIIa'線、XIIIb-XIIIb'線及びXIIIc-XIIIc'線における断面を示している。
【符号の説明】
【０１２２】
１        半導体基板
２        素子分離領域
３        ゲート絶縁膜
４        ゲート電極
５        シリサイド膜
５Ｄ      ドレイン上シリサイド膜
５Ｓ      ソース上シリサイド膜
５Ｇ      ゲート上シリサイド膜
６        低濃度拡散層
７        サイドウォールスペーサ
８Ｄ      ドレイン領域
８Ｓ      度ソース領域
９        層間絶縁膜
１０Ｄ    ドレインコンタクト
１０Ｓ    ソースコンタクト
１１Ｄ    金属配線
１１Ｓ    金属配線
１２      層間絶縁膜
２１      トランジスタ構造
３０Ｄ、３０Ｄａ、３０Ｄｃ、３０ｄ、３０Ｓ            高抵抗領域
３１、３１Ｄ、３１Ｄａ、３１Ｄｃ、３１ｄ、３１Ｓ      保護膜
３２      コバルト膜
３３Ｄ    開口
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ      静電放電保護トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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