(57)【要約】【課題】入力回路および／または出力回路のACタイミング特性が、製造時の電気的特性のばらつきや使用時の電源電圧・温度などの動作条件の変化の影響を受け難くなり、高速なインターフェースの実現に寄与し得る半導体集積回路を提供する。【解決手段】半導体集積回路において、所定回路の動作速度を測定するための測定データの発生および制御を行う測定制御回路１２と、測定データ出力FF回路１３と、測定データ出力FF回路により発生された測定データを遅延する複数段の測定データ遅延回路１４と、測定データ遅延回路により遅延され、最終段および途中段の出力ノードから出力された複数ビットの各測定データを同期クロック信号に同期してラッチして回路の動作速度を検出する動作速度検出回路１５と、動作速度検出回路により検出された結果に基づいて半導体集積回路から出力あるいは入力される所定データのACタイミング特性を満足させるように所定データの遅延量を切り換える遅延量切換回路２０を備えたACタイミング調整回路を有する。【選択図】    図１
2007003337.tif 000002
【特許請求の範囲】
【請求項１】
所定回路の動作速度を測定するための測定データの発生および制御を行う測定制御回路と、
測定データを出力する測定データ出力フリップフロップ回路と、
前記測定データ出力フリップフロップ回路から出力された測定データを遅延する複数段の測定データ遅延回路と、
前記測定データ遅延回路により遅延され、最終段および途中段の出力ノードから出力された複数ビットの各測定データを同期クロック信号に同期してラッチし、回路の動作速度を検出する動作速度検出回路と、
前記動作速度検出回路により検出された結果に基づいて半導体集積回路から出力あるいは入力される所定データのACタイミング特性を満足させるように前記所定データの遅延量を切り換える遅延量切換回路
を備えたACタイミング調整回路を内蔵してなることを特徴とする半導体集積回路。
【請求項２】
前記動作速度検出回路により検出された結果は複数ビットの信号であり、前記遅延量切換回路は前記複数ビットの信号により対応して制御される複数の切り換え回路を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記動作速度検出回路は、前記データ出力フリップフロップ回路から出力される１ビットの測定データが入力する複数段の遅延回路と、前記複数段の遅延回路の最終段および途中段の出力ノードから出力された各測定データを前記同期クロックに同期してラッチする複数段の第１のラッチ回路とを有することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記動作速度検出回路は、前記複数段の第１のラッチ回路の各出力をそれぞれ前記同期クロックに同期してラッチする複数段の第２のラッチ回路をさらに有することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記出力回路は、前記出力データとともにACタイミングの基準となるクロック信号を出力し、前記複数段の第２のラッチ回路の各出力をそれぞれ前記クロック信号に同期してラッチする複数段の第３のラッチ回路をさらに有し、当該複数段の第３のラッチ回路の各出力に基づいて前記出力データの遅延量を切り換えることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に入力回路および／または出力回路のACタイミング調整に使用されるACタイミング調整回路に関するもので、例えば高速のインターフェースを必要とする半導体集積回路に使用されるものである。
【背景技術】
【０００２】
半導体集積回路の出力回路のACタイミング特性として、出力クロック信号の立ち上がりを基準にして出力データのホールド時間tHO 、セットアップ時間tSU が規定されている。この規定を満たすように出力回路のACタイミング特性を調整するために使用されるACタイミング調整回路において、通常は、出力データ遅延回路を挿入して出力データを遅らせる。この場合、ベスト条件でｔHOを満たす遅延量になるように出力データ遅延回路の段数を調整して挿入する。しかし、ワースト条件での遅延量は、ベスト条件での遅延量の3.5 倍〜4 倍程度の差が有り、ワースト条件での遅延量で出力データが遅れすぎると、tSU を圧迫する結果になる。このようなワースト条件での出力データの遅れは、高速のインターフェースでは、tSU の規定を満足できなくなるという問題がある。
【０００３】
一方、半導体集積回路の入力回路についても、入力クロック信号の立ち上りを基準とする入力データのtHO 、tSU の規定を満たすように入力回路（例えばフリップフロップ回路）のACタイミング特性を調整するためにACタイミング調整回路が使用される。このACタイミング調整回路において、通常は、入力データ遅延回路を挿入して入力データを遅らせる。この場合、入力クロック信号に対する入力バッファによる遅延と入力クロックツリーシンセシス（CTS）による遅延に見合うようにベスト条件でｔHOを満たす遅延量になるように入力データ遅延回路の遅延段数を調整して挿入する。
【０００４】
しかし、ワースト条件での遅延量で入力データが遅れすぎると、tSU を圧迫する結果になる。このようなワースト条件での入力データの遅れは、入力クロック信号が高速のインターフェースでは、tSU の規定を満足できなくなるなど、ACスペックの合わせ込みが困難になるという問題がある。
【０００５】
なお、特許文献１には、Ｄ型フリップフロップ回路の出力タイミングについて製造時の電気的特性のばらつきの影響を軽減するように調整するために、Ｄ型フリップフロップ回路の出力を期待値と比較し、比較結果に基づいて遅延セルを選択するようにフィードバック制御する点が開示されている。
【特許文献１】特開平１０−２２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した従来の問題点を解決すべくなされたもので、入力回路および／または出力回路のACタイミング特性が、製造時の電気的特性のばらつきや使用時の電源電圧・温度などの動作条件の変化の影響を受け難くなり、クロック周波数が低い周波数から高い周波数まで大幅に切り換えられた場合でも外部とのインターフェースの高速化の実現に寄与し得る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路は、所定回路の動作速度を測定するための測定データの発生および制御を行う測定制御回路と、測定データを出力する測定データ出力フリップフロップ回路と、前記測定データ出力フリップフロップ回路から出力された測定データを遅延する複数段の測定データ遅延回路と、前記測定データ遅延回路により遅延され、最終段および途中段の出力ノードから出力された複数ビットの各測定データを同期クロック信号に同期してラッチし、回路の動作速度を検出する動作速度検出回路と、前記動作速度検出回路により検出された結果に基づいて半導体集積回路から出力あるいは入力される所定データのACタイミング特性を満足させるように前記所定データの遅延量を切り換える遅延量切換回路を備えたACタイミング調整回路を内蔵してなることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体集積回路によれば、入力回路および／または出力回路のACタイミング特性が、製造時の電気的特性のばらつきや使用時の電源電圧・温度などの動作条件の変化に影響を受け難くなり、クロック周波数が低い周波数から高い周波数まで大幅に切り換えられた場合でも外部とのインターフェースの高速化を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１０】
＜第１の実施形態＞
図１は、本発明の第１の実施態様の半導体集積回路の出力回路における出力データACタイミング調整回路を示す回路図である。
【００１１】
図１の回路は、例えば出力クロック信号CLOCK の立ち上がりを基準に出力データDATAのACタイミングを調整する回路であり、大別して、動作速度測定回路１０と、内部クロック信号線１から出力される内部クロック信号を受けて出力クロック信号CLOCK として出力するクロックバッファ５ａと、内部データを内部クロック信号に同期してラッチする出力データラッチ回路２と、出力データラッチ回路２の出力側に挿入された遅延切替回路２０と、遅延切替回路２０の出力を受けて出力データDATAを出力するデータバッファ５ｂとから構成されている。
【００１２】
動作速度測定回路１０は、所定回路の動作速度を測定するための測定データの発生および制御を行う測定制御回路１２、測定データを出力する測定データ出力フリップフロップ(FF)回路１３、複数段の測定データ遅延回路１４、複数段の速度検出FF回路１５、複数段の同期化FF回路１６から構成されている。遅延切替回路２０は、複数段の出力データ遅延回路２１、複数段の切替マルチプレクサ２２から構成されている。
【００１３】
動作速度測定回路１０では、測定データ出力FF回路１３から出力された測定データが、動作速度検出回路を成す複数段の測定データ遅延回路１４の初段に入力され、当該回路の動作速度（伝播速度）が検出される。この複数段の測定データ遅延回路１４の遅延量（遅延回路の段数）は、測定クロック信号線１１から供給される測定クロック信号の１周期の間に、ベスト条件であれば丁度到達する程度とする。
【００１４】
測定クロック信号は、半導体集積回路の中でギヤ切替によって変化しないような高速のクロック信号、例えば位相同期ループ(PLL) の出力クロック信号を用いることが望ましく、内部クロック信号と同期／非同期のいずれでもよい。そして、複数段の測定データ遅延回路１４から数本の信号が出力される。この数本の信号は、最終段遅延回路の出力端と、ワースト条件で測定クロック信号の１周期の間に丁度到達する寸前の遅延回路の出力端と、それらの中間段の遅延回路の出力端の信号である。このように取り出された信号は、複数段の速度検出FF回路１５に入力し、測定クロック信号に同期してラッチされる。この場合、信号に対して非同期でラッチすると、非安定状態（メタステーブル状態）もあり得るので、速度検出FF回路１５の出力を同期化FF回路１６にてさらに測定クロック信号に同期してラッチする。つまり、ダブルラッチ構成をとる。
【００１５】
動作条件がベスト条件であれば、測定データ遅延回路１４の後段側に接続された速度検出FF回路１５にまで“１”がラッチされ、この信号を使って、出力データ遅延回路２１が最も長いパスを選択するように切替マルチプレクサ２２が切り換えられる。
【００１６】
上記とは逆にワースト条件であれば、速度検出FF回路１５まで信号が到達しないので、全ての速度検出FF回路１５で“０”がラッチされ、この信号を使って出力データ遅延回路２１がワースト条件で必要な最小のパスを選択するように切替マルチプレクサ２２が切り換えられる。
【００１７】
図２は、図１の出力回路において、測定データ出力FF回路１３から出力される測定データと、測定制御回路１２から出力されるラッチイネーブル(EN)信号および速度検出FF回路１５に到達する測定データのタイミング関係の一例を示している。
【００１８】
データ取り込みの条件範囲(1) 〜(4) が異なると、速度検出FF回路１５に取り込まれるデータが異なる。速度検出FF回路１５の初段FF回路DFF1に到達する測定データは、条件範囲(1) 〜(4) では“１”であるが、ワースト条件に近くなった時に“０”になる。なお、リセット動作の直後における速度検出FF回路１５の各段FF回路DFF1〜DFF4のデータ内容をそれぞれ所望値にセットするようにしてもよい。
【００１９】
図３は、図１中の切替マルチプレクサ２２の段数、つまり遅延回路切替段数が少ない場合における出力データ遅延回路２１に挿入される遅延量の関係の一例を示す。図３中、遅延回路切替段数Ｎ１，Ｎ２，Ｎ３の大小関係は、Ｎ１＜Ｎ２＜Ｎ３である。
【００２０】
図３に示すように、例えば、電源電圧が低い、動作温度が高い、使用トランジスタの特性のばらつきが大きい、などのワースト条件では、ワースト条件での遅延特性上の図中Ａ点で動作し、ベスト条件ではベスト条件での遅延特性上の図中Ｆ点で動作する。
【００２１】
＜第１の実施形態の変形例＞
図１の出力回路においてAC特性が厳しい場合には、遅延回路切替段数を増やして対応するように変形実施することが可能である。
【００２２】
図４は、図１中の切替マルチプレクサ２２の段数（遅延回路切替段数）が多い場合における出力データ遅延回路２１に挿入される遅延量の関係の一例を示す。図４中、遅延回路切替段数Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５の大小関係は、Ｎ１＜Ｎ２＜Ｎ３＜Ｎ４＜Ｎ５である。このように遅延回路切替段数を増やすことにより、図中D1，D2で表されるACタイミングの範囲を狭めることが可能となり、これにより高速のインターフェースに対応可能となる。
【００２３】
上記した第１の実施形態およびその変形例の半導体集積回路によれば、内部回路の伝播速度を検出し、出力回路に対するACタイミング調整用遅延量を切り換えるようにしている。これにより、出力回路のACタイミング特性は、製造時の電気的特性のばらつきや使用時の電源電圧・温度などの動作条件の変化に影響を受け難くなり、一定のACタイミングを実現することができる。この場合、同期クロック信号を使用することにより、回路設計時に特別なクロック調整を必要とせず、容易に実現することができる。
【００２４】
また、デジタル回路のみにより構成されるので設計の自由度がある。さらに、速度検出フリップフロップ回路の数を変えることにより、容易に精度を調整することも可能である。したがって、クロック周波数が大幅に切り換えられた場合でも外部とのインターフェースの高速化を実現することができる。
【００２５】
＜第２の実施形態＞
図５は、本発明の第２の実施態様の半導体集積回路の入力回路における入力データACタイミング調整回路を示す回路図である。
【００２６】
本実施形態は、例えば入力クロック信号CLOCK の立ち上がりを基準に、入力データDATAのACタイミングを調整して内部データとして取り込む回路であり、大別して、動作速度測定回路１０ａと、入力クロック信号CLOCK を受けて内部クロック信号とするクロックバッファ５ａと、入力データDATAを受けて内部データとするデータバッファ５ｂと、データバッファ５ｂの出力側に挿入された遅延切替回路２０ａから構成されている。
【００２７】
本例の動作速度測定回路１０ａの速度検出箇所は３箇所としており、切替マルチプレクサ２２の切替段数も検出箇所数にあわせて３段切替となっている。
【００２８】
第２の実施態様によれば、第１の実施態様の出力回路と同様に、入力回路のACタイミング特性は、製造時の電気的特性のばらつきや使用時の電源電圧・温度などの動作条件の変化に影響を受け難くなり、一定のACタイミングを実現することができる。
【００２９】
＜第３の実施形態＞
図６は、本発明の第３の実施態様の半導体集積回路の出力回路における出力データACタイミング調整回路を示す回路図である。
【００３０】
本実施形態は、図１を参照して前述した出力データACタイミング調整回路と比べて、速度検出した信号を、一旦、出力クロック信号１でラッチするための同期化用FF回路３０を追加した点が異なる。
【００３１】
このようにすれば、出力データの切替が出力クロック信号に同期して行われるので、切替段数の変更時に出力データの前縁あるいは後縁にヒゲ状の雑音が発生することを防ぐことができる。
【００３２】
＜第４の実施形態＞
図７は、本発明の第４の実施態様の半導体集積回路の出力回路における出力データACタイミング調整回路を示す回路図である。
【００３３】
本実施形態は、図１を参照して前述した出力データACタイミング調整回路と比べて、出力クロック信号CLOCK に代えて、または、並行して、出力データDATAのACタイミングの基準となる信号を出力させる基準信号出力回路７０が設けられている点が異なる。
【００３４】
この基準信号出力回路７０は、内部クロック信号を例えば１個のフリップフロップ回路F/Fを通して出力クロック信号CLOCK2として出力するように構成されている。
【００３５】
＜第５の実施形態＞
前記各実施形態では、動作速度検出回路により検出された結果は複数ビットの信号であり、前記遅延量切換回路は前記複数ビットの信号により対応して１対１で制御される複数の切り換え回路を使用するものであった。
【００３６】
第５の実施形態では、前記複数ビットの信号をより少数のビット信号に変換するデコーダ（図示せず）を追加し、前記遅延量切換回路は上記デコーダの出力信号により対応して制御される少数の切り換え回路を使用するようにしてもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施態様の半導体集積回路の出力回路における出力データACタイミング調整回路を示す回路図。
【図２】図１の出力回路において測定データ出力FF回路から出力される測定データと測定制御回路から出力されるラッチイネーブル信号および速度検出FF回路に到達する測定データのタイミング関係の一例を示すタイミング図。
【図３】図１中の切替マルチプレクサによる遅延回路切替段数が少ない場合における出力データ遅延回路に挿入される遅延量の関係の一例を示す特性図。
【図４】図１中の切替マルチプレクサによる遅延回路切替段数が多い場合における出力データ遅延回路に挿入される遅延量の関係の一例を示す特性図。
【図５】本発明の第２の実施態様の半導体集積回路の入力回路における入力データACタイミング調整回路を示す回路図。
【図６】本発明の第３の実施態様の半導体集積回路の出力回路における出力データACタイミング調整回路を示す回路図。
【図７】本発明の第４の実施態様の半導体集積回路の出力回路における出力データACタイミング調整回路を示す回路図。
【符号の説明】
【００３８】
１…出力クロック信号、２…出力データラッチ回路、１０…動作速度測定回路、１１…測定クロック信号、１２…測定制御回路、１３…測定データ出力フリップフロップ回路、１４…測定データ遅延回路、１５…速度検出FF回路、１６…同期化FF回路、２０…遅延切替回路、２１…出力データ遅延回路、２２…切替マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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