(57)【要約】【課題】同一の測定対象に対し、ドレイン電流とゲート・ソース／ドレイン容量和とを精度良く測定することができる半導体デバイスの評価回路を得る。【解決手段】セレクタ回路５１は、制御信号Ｓ５０の制御下で第１／第２の選択状態が決定され、Ｓパッド３５及びノードＮ１のうち、一方を選択して測定対象ＮＭＯＳトランジスタＭＴのソース端子ＮＳに電気的に接続する。セレクタ回路５２は制御信号Ｓ５０の制御下で第１／第２の選択状態が決定され、Ｄパッド３１及びノードＮ１のうち、一方を選択して測定対象ＮＭＯＳトランジスタＭＴのドレイン端子ＮＤに電気的に接続する。セレクタ回路５３は制御信号Ｓ５０の制御下で第１／第２の選択状態が決定され、Ｂパッド３９及びノードＮ２のうち、一方を選択して測定対象ＮＭＯＳトランジスタＭＴのバックゲート端子ＮＢに電気的に接続する。【選択図】図２
2007003378.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードから充電電流が供給可能な充電部を含み、前記充電電流に基づきＣＢＣＭ（Charge Based Capacitance Measurement）法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ回路と、
前記ＣＢＣＭ法による測定時に、第２のノードの電位として、前記第１のノードの電位と同電位を設定可能な電位設定部と、
第１〜第４のパッドと、
ゲート電極が前記第１のパッドに接続され、前記ターゲット容量測定対象となる測定対象ＭＯＳトランジスタと、
前記第１のノード，前記測定対象ＭＯＳトランジスタの一方電極、及び前記第２のパッドに接続され、第１の選択状態時に前記第１のノードと前記測定対象ＭＯＳトランジスタの一方電極とを電気的に接続し、第２の選択状態時に前記第２のパッドと前記測定対象ＭＯＳトランジスタの一方電極とを電気的に接続する第１の選択回路と、
前記第１のノード，前記測定対象ＭＯＳトランジスタの他方電極、及び前記第３のパッドに接続され、前記第１の選択状態時に前記第１のノードと前記測定対象ＭＯＳトランジスタの他方電極とを電気的に接続し、前記第２の選択状態時に前記第３のパッドと前記測定対象ＭＯＳトランジスタの他方電極とを電気的に接続する第２の選択回路と、
前記第２のノード、前記測定対象ＭＯＳトランジスタのバックゲート端子、及び前記第４のパッドに接続され、前記第１の選択状態時に前記第２のノードと前記測定対象ＭＯＳトランジスタのバックゲート端子とを電気的に接続し、前記第２の選択状態時に前記第４のパッドと前記測定対象ＭＯＳトランジスタのバックゲート端子とを電気的に接続する第３の選択回路と、
を備える半導体デバイスの評価回路。
【請求項２】
請求項１記載の半導体デバイスの評価回路であって、
前記ＣＢＣＭ回路は、参照用ノードから、前記充電電流と等価な参照用充電電流が供給可能な参照用充電部をさらに含み、前記ＣＢＣＭ回路は前記第１のノードに付随する第１の容量値と前記参照用ノードに付随する第２の容量値との差に基づき前記ターゲット容量が測定され、
前記半導体デバイスの評価回路は、
前記参照用ノードに接続され、前記参照用ノードに付随する容量成分が、前記第１の選択回路が前記第１のノードに付随する容量と等価になるように設けられた第１の参照用選択回路と、
前記参照用ノードに接続され、前記参照用ノードに付随する容量成分が、前記第２の選択回路が前記第１のノードに付随する容量と等価になるように設けられた第２の参照用選択回路と、
をさらに備える半導体デバイスの評価回路。
【請求項３】
請求項１あるいは請求項２記載の半導体デバイスの評価回路であって、
前記ＣＢＣＭ回路の前記充電部は、第１及び第２の電位間に直列に接続された第１及び第２のＭＯＳトランジスタを含み、
前記第１及び第２のＭＯＳトランジスタはすべて同一の所定の導電型で構成される、
半導体デバイスの評価回路。
【請求項４】
請求項３記載の半導体デバイスの評価回路であって、
前記所定の導電型はＮ型を含む、
半導体デバイスの評価回路。
【請求項５】
請求項３記載の半導体デバイスの評価回路であって、
前記所定の導電型はＰ型を含む、
半導体デバイスの評価回路。
【請求項６】
請求項３ないし請求項５のうち、いずれか１項に記載の半導体デバイスの評価回路であって、
前記充電部において、前記第１及び第２のＭＯＳトランジスタのうち一方がオン状態時に前記充電電流が供給される充電動作が実行され、他方がオン状態時に放電動作が実行され、
前記ＣＢＣＭ法による測定の際、前記第１及び第２のＭＯＳトランジスタのオン状態期間が重複することなく交互に設定される、
半導体デバイスの評価回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスの評価回路に関し、特にＭＯＳトランジスタのゲート・ソース間容量、ゲート・ドレイン間容量及びドレイン電流の評価回路に関する。
【背景技術】
【０００２】
回路シミュレーション用の（ＭＯＳ）トランジスタのパラメータ抽出として、ドレイン電流Ｉd、並びにゲート・ソース間容量Ｃgs及びゲート・ドレイン間容量Ｃgdの和（以下、「ゲート・ソース／ドレイン容量和」と略する場合あり）は、共に必要な電気的特性である。これらの電気的特性の測定には、ドレイン電流Ｉd測定用とゲート・ソース／ドレイン容量和測定用にそれぞれ別々のトランジスタを用いて行っている。なお、ゲート・ソース間容量Ｃgsは、ゲート・ソース間オーバーラップ容量Ｃovsと（チャネルを介した）ゲート・ソース間容量Ｃgc(s)との和を意味し、ゲート・ドレイン間容量Ｃgdは、ゲート・ドレイン間オーバーラップ容量Ｃovdと（チャネルを介した）ゲート・ドレイン間容量Ｃgc(d)との和を意味する。
【０００３】
別々のトランジスタを用いるのは、微細化が進んだトランジスタでは容量の絶対値が小さくなり、容量測定に一般的に用いられているＡＣインピーダンス測定器では困難なため、容量測定用のトランジスタを別途準備する必要があるからである。
【０００４】
一方、ＡＣインピーダンス測定器では、１ｐＦ以上の微小容量測定は困難であるため、解決策としてＣＢＣＭ（Charge Based Capacitance Measurement）回路を用いた測定が行われる。ＣＢＣＭ回路は例えば非特許文献１に開示されている。
【０００５】
ＣＢＣＭ法では、トランジスタのゲート容量Ｃgg等、電圧に依存した容量値の抽出はできないため、例えば、特願２００４−１２７６７３号の先願において、ＣＢＣＭ法の拡張法として、ドレイン電流Ｉd、オーバーラップ容量Ｃov及びゲート容量Ｃggを同一パターンで測定する方法が述べられている。この拡張法により、微細トランジスタのゲート容量Ｃgg、ドレイン電流Ｉdのバラツキを同時に評価することができる。なお、ゲート容量Ｃggは、（ゲート・ドレイン間オーバーラップ容量Ｃovd、ゲート・ソース間オーバーラップ容量Ｃovs及びゲート・チャネル間容量Ｃgcの和を意味する。ゲート・チャネル間容量Ｃgcは、ゲート・ドレイン間容量Ｃgc(d)、ゲート・ソース間容量Ｃgc(s)にゲート・チャネル間容量Ｃgc(c)（＝ゲート・基板間容量Ｃgb）を加えた値となる。
【０００６】
【非特許文献１】James C.Chen,外３名、"An On-Chip Attofarad Interconnect Charge-Based Capacitance Measurement(CBCM) Technique",IEDM Technial Digest 1996,pp.69-72
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、従来のＡＣインピーダンス測定器を用いた場合、測定対象のＭＯＳトランジスタのドレイン電流Ｉdと容量とを同一パターンの測定対象を用いて測定できないため、微細トランジスタの電気的特性の測定としては精度が低いという問題点があった。
【０００８】
また、上述したＣＢＣＭ法の拡張法では、ゲート容量Ｃggとして、オーバーラップ容量（Ｃovs，Ｃovd）とゲート・チャネル間容量Ｃgcとの和を求めている。前述したように、「Ｃgs＝Ｃovs＋Ｃgc(s)」であり、「Ｃgd＝Ｃovd＋Ｃgc(d)」であるため、「Ｃgs＋Ｃgd＝Ｃgg−Ｃgb（＝Ｃgc(c)）」が成立するため、測定対象のゲート・ソース／ドレイン容量和「Ｃgs＋Ｃgd」に関し、ゲート・基板間容量Ｃgbが余分に測定されていることになる。
【０００９】
したがって、上記拡張法では、ゲート・基板間容量Ｃgbは、ゲート・ソース／ドレイン容量和「Ｃgs＋Ｃgd」に比べ、無視できる程小さいという仮定が必須前提条件となり、ゲート・基板間容量Ｃgbが無視できない場合、ゲート・ソース／ドレイン容量和の測定精度が低いという問題点があった。
【００１０】
この発明は上記問題点を解決するためになされたもので、同一の測定対象に対し、ドレイン電流とゲート・ソース／ドレイン容量和とを精度良く測定することができる半導体デバイスの評価回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る請求項１記載の半導体デバイスの評価回路は、第１のノードから充電電流が供給可能な充電部を含み、前記充電電流に基づきＣＢＣＭ（Charge Based Capacitance Measurement）法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ回路と、前記ＣＢＣＭ法による測定時に、第２のノードの電位として、前記第１のノードの電位と同電位を設定可能な電位設定部と、第１〜第４のパッドと、ゲート電極が前記第１のパッドに接続され、前記ターゲット容量測定対象となる測定対象ＭＯＳトランジスタと、前記第１のノード，前記測定対象ＭＯＳトランジスタの一方電極、及び前記第２のパッドに接続され、第１の選択状態時に前記第１のノードと前記測定対象ＭＯＳトランジスタの一方電極とを電気的に接続し、第２の選択状態時に前記第２のパッドと前記測定対象ＭＯＳトランジスタの一方電極とを電気的に接続する第１の選択回路と、前記第１のノード，前記測定対象ＭＯＳトランジスタの他方電極、及び前記第３のパッドに接続され、前記第１の選択状態時に前記第１のノードと前記測定対象ＭＯＳトランジスタの他方電極とを電気的に接続し、前記第２の選択状態時に前記第３のパッドと前記測定対象ＭＯＳトランジスタの他方電極とを電気的に接続する第２の選択回路と、前記第２のノード、前記測定対象ＭＯＳトランジスタのバックゲート端子、及び前記第４のパッドに接続され、前記第１の選択状態時に前記第２のノードと前記測定対象ＭＯＳトランジスタのバックゲート端子とを電気的に接続し、前記第２の選択状態時に前記第４のパッドと前記測定対象ＭＯＳトランジスタのバックゲート端子とを電気的に接続する第３の選択回路とを備えている。
【発明の効果】
【００１２】
この発明における請求項１記載の半導体デバイスの評価回路は、第１〜第３の選択回路を第１の選択状態に設定すると、第１のノードと測定対象ＭＯＳトランジスタの一方電極及び他方電極とがそれぞれ電気的に接続され、第２のノードと測定対象ＭＯＳトランジスタのバックゲート端子とが電気的に接続される。
【００１３】
この状態でＣＢＣＭ法により容量を測定すると、測定対象ＭＯＳトランジスタの一方電極、他方電極及びバックゲート端子が同電位に設定されるため、測定対象ＭＯＳトランジスタの一方電極，ゲート電極間容量と他方電極，ゲート電極間容量との和を測定することができる。
【００１４】
一方、第１〜第３の選択回路を第２の選択状態に設定すると、測定対象ＭＯＳトランジスタの一方電極及び他方電極とがそれぞれ第２及び第３のパッドに電気的に接続され、測定対象ＭＯＳトランジスタのバックゲート端子と第４のパッドが電気的に接続される。
【００１５】
この状態で第１〜第４のパッドに測定対象ＭＯＳトランジスタにドレイン電流が流れる電位を付与することにより、測定対象ＭＯＳトランジスタの一方電極，他方電極間を流れる電流ＣＢＣＭ法により容量を測定すると、測定対象ＭＯＳトランジスタの一方電極、他方電極を流れる電流を精度良く測定することができる。
【発明を実施するための最良の形態】
【００１６】
＜実施の形態１＞
（ＭＯＳトランジスタに付随する容量）
図１はＭＯＳトランジスタに付随するゲート容量と接合容量との模式的に示す説明図である。同図に示すように、半導体基板１の上層部にソース領域２及びドレイン領域３が選択的に形成され、ソース領域２，ドレイン領域３間の半導体基板１の上層部に相当するチャネル領域１ａ上にゲート絶縁膜４及びゲート電極５が形成されている。上述したチャネル領域１ａ，ソース領域２，ドレイン領域３及びゲート絶縁膜４及びゲート電極５によりＭＯＳトランジスタが構成される。
【００１７】
このような構成のＭＯＳトランジスタのゲート容量Ｃggは、ゲート・ソース間容量Ｃgs、ゲート・基板間容量Ｃgb及びゲート・ドレイン間容量Ｃgdの容量の和となる。
【００１８】
ゲート・ソース間容量Ｃgsは、図１で示すゲート・ソース間オーバーラップ容量Ｃovsとチャネルを介したゲート・ソース間容量Ｃgc(s)との和となる。
【００１９】
ゲート・基板間容量Ｃgbは、図１で示すチャネルを介したゲート・基板間容量Ｃgc(b)と等しくなる。
【００２０】
ゲート・ドレイン間容量Ｃgdは、図１で示すゲート・ドレイン間オーバーラップ容量Ｃovdとチャネルを介したゲート・ドレイン間容量Ｃgc(d)との和となる。
【００２１】
また、図１に示すように、半導体基板１とソース領域２との間にソース・基板間接合容量Ｃjsが形成され、半導体基板１とドレイン領域３との間にドレイン・基板間接合容量Ｃjdが形成される。なお、ソース・基板間接合容量Ｃjs及びドレイン・基板間接合容量Ｃjdを総称して接合容量Ｃjと呼ぶ場合がある。
【００２２】
（基本回路構成）
図２はこの発明の実施の形態１である半導体デバイスの評価回路の回路構成を示す回路図である。同図に示すように、ＣＢＣＭ回路２０は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２により構成される。
【００２３】
ノードＮ０（参照用ノード）から参照用充電電流を供給する参照用充電部を構成するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２が直列に接続され、ＰＭＯＳトランジスタＭＰ２のソースにＲＥＦパッド２２を介して基準電位ＲＥＦが付与され、ＮＭＯＳトランジスタＭＮ２のソースが接地される。
【００２４】
一方、ノードＮ１（第１のノード）から充電電流を供給する充電部を構成するトランジスタであるＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１が直列に接続され、ＰＭＯＳトランジスタＭＰ１のソースにＴＳＴパッド２１を介してテスト電位ＴＳＴが付与され、ＮＭＯＳトランジスタＭＮ１のソースは接地される。
【００２５】
そして、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲートにＧｐパッド２３を介してＰＭＯＳゲート電位Ｇｐが付与され、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートにＧｎパッド２４を介してＮＭＯＳゲート電位Ｇｎが付与される。ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインとの間のノードＮ１がセレクタ回路５１及びセレクタ回路５２（第１及び第２の選択回路）に接続される。
【００２６】
なお、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は同一のトランジスタサイズで形成され、ＮＭＯＳトランジスタＭＮ１，ＭＮ２は同一のトランジスタサイズで形成される。
【００２７】
図３は測定対象ＮＭＯＳトランジスタＭＴの分離構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１の表面内にソース領域２Ｎ及びドレイン領域３Ｎが形成され、ソース領域２Ｎ，ドレイン領域３Ｎ間のＰ型半導体基板１１の表面上にゲート絶縁膜４Ｎ及びゲート電極５Ｎが形成される。そして、ソース領域２Ｎ，ドレイン領域３Ｎ，ゲート絶縁膜４Ｎ及びゲート電極５ＮによりＣＢＣＭ用ＮＭＯＳトランジスタＭＮ（ＭＮ１，ＭＮ２）を構成する。
【００２８】
一方、Ｐ型半導体基板１１の上部に形成されたボトムＮウェル領域７内に選択的にＰウェル領域８を形成し、Ｐウェル領域８内にソース領域１２及びドレイン領域１３を形成し、ソース領域１２，ドレイン領域１３間のＰウェル領域８上にゲート絶縁膜１４及びゲート電極１５を形成している。なお、Ｐウェル領域８のエッジ箇所、ボトムＮウェル領域７のエッジ箇所等に複数のＳＴＩ（Shallow Trench Isolation）領域１８を設けている。
【００２９】
このように、ボトムＮウェル領域７の存在により、ＣＢＣＭ用ＮＭＯＳトランジスタＭＮと測定対象ＮＭＯＳトランジスタＭＴとは分離形成される。
【００３０】
図２に戻って、外部より電位設定可能なＳパッド３５（第２のパッド）及びＤパッド３１（第３のパッド）を設けることにより、セレクタ回路５１及び５２によるＳパッド３５及びＤパッド３１の選択時（第２の選択状態時）に、測定対象ＮＭＯＳトランジスタＭＴのソース領域及びドレイン領域それぞれに対する独立した電位設定が可能となる。さらに、ＮＭＯＳトランジスタＭＮと測定対象ＮＭＯＳトランジスタＭＴとを分離し、外部より電位設定可能なＢパッド３９（第４のパッド）を設けることにより、セレクタ回路５３（第３の選択回路）によるＢパッド３９の選択時（第２の選択状態時）にＰウェル領域８の電位（基板電位（バックゲート電位））を設定できるため、測定対象ＮＭＯＳトランジスタＭＴのソース領域、ドレイン領域に加え、基板電位をＮＭＯＳトランジスタＭＮと独立して設定できる。また、ボトムＮウェル領域７を図２では図示しないパッドによってＰＮ接合に逆バイアスがかかる電位固定することにより、ＮＭＯＳトランジスタＭＮ，測定対象ＮＭＯＳトランジスタＭＴ間の分離特性の向上を図ることができる。
【００３１】
測定対象ＮＭＯＳトランジスタＭＴのソース端子ＮＳはセレクタ回路５１及びソース用ＮＭＯＳトランジスタＭＳのドレインに接続され、セレクタ回路５１はＣＢＣＭ回路２０のノードＮ１及びＳパッド３５に接続され、制御信号発生回路５０から制御信号Ｓ５０を受け、制御信号Ｓ５０の制御下で第１／第２の選択状態が決定され、Ｓパッド３５及びノードＮ１のうち、一方を選択してソース端子ＮＳに電気的に接続する。ソース用ＮＭＯＳトランジスタＭＳのソースにＳＭパッド３４が設けられ、ゲートに制御信号Ｓ５０を受ける。
【００３２】
測定対象ＮＭＯＳトランジスタＭＴのドレイン端子ＮＤはセレクタ回路５２及びドレイン用ＮＭＯＳトランジスタＭＤのドレインに接続され、セレクタ回路５２はＣＢＣＭ回路２０のノードＮ１及びＤパッド３１に接続され、制御信号発生回路５０から制御信号Ｓ５０を受け、制御信号Ｓ５０の制御下で第１／第２の選択状態が決定され、Ｄパッド３１及びノードＮ１のうち、一方を選択してドレイン端子ＮＤに電気的に接続する。ドレイン用ＮＭＯＳトランジスタＭＤのソースにＤＭパッド３２が設けられ、ゲートに制御信号Ｓ５０を受ける。
【００３３】
測定対象ＮＭＯＳトランジスタＭＴのバックゲート端子ＮＢはセレクタ回路５３に接続され、セレクタ回路５３はインバータ回路４０（電位設定部）のノードＮ２（第２のノード）及びＢパッド３９に接続され、制御信号発生回路５０から制御信号Ｓ５０を受け、制御信号Ｓ５０の制御下で第１／第２の選択状態が決定され、Ｂパッド３９及びノードＮ２のうち、一方を選択してバックゲート端子ＮＢに電気的に接続する。
【００３４】
一方、インバータ回路４０を構成するＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３が直列に接続され、ＰＭＯＳトランジスタＭＰ３のソースにＣｎｔパッド３６を介してテスト電位Ｃｎｔが付与され、ＮＭＯＳトランジスタＭＮ３のソースは接地される。なお、ＰＭＯＳトランジスタＭＰ３はＰＭＯＳトランジスタＭＰ１と同一のトランジスタサイズで形成され、ＮＭＯＳトランジスタＭＮ３はＮＭＯＳトランジスタＭＮ１と同一のトランジスタサイズで形成される。
【００３５】
そして、ＰＭＯＳトランジスタＭＰ３にＧｐパッド３７を介してＰＭＯＳゲート電位Ｇｐが付与され、ＮＭＯＳトランジスタＭＮ３のゲートにＧｎパッド３８を介してＮＭＯＳゲート電位Ｇｎが付与される。ＰＭＯＳトランジスタＭＰ３のドレインとＮＭＯＳトランジスタＭＮ３のドレインとの間がノードＮ２となる。
【００３６】
また、測定対象ＮＭＯＳトランジスタＭＴのゲートにＧパッド３３（第１のパッド）が設けられており、外部よりＧパッド３３を介して所望の動作電圧を設定することができる。
【００３７】
（参照用回路構成）
図４はＣＢＣＭ回路２０のノードＮ０に接続される参照用回路構成を示す回路図である。
【００３８】
同図に示すように、ボトムＮウェル領域７と等価なボトムＮウェル領域７内に、測定対象ＮＭＯＳトランジスタＭＴと同一条件で参照用測定対象ＮＭＯＳトランジスタＭＴＲを設け、参照用測定対象ＮＭＯＳトランジスタＭＴＲのゲートに参照用Ｇパッド３３Ｒを接続し、ソース及びドレインはフローティング状態にしている。
【００３９】
また、ソース用ＮＭＯＳトランジスタＭＳ及びドレイン用ＮＭＯＳトランジスタＭＤと等価な参照ソース用ＮＭＯＳトランジスタＭＳＲ及び参照ドレイン用ＮＭＯＳトランジスタＭＤＲを設け、参照ソース用ＮＭＯＳトランジスタＭＳＲのドレインは参照用セレクタ回路５１Ｒ（第１の参照用選択回路）に接続され、ゲートに制御信号Ｓ５０を受け、ソースがフローティング状態にされ、参照ドレイン用ＮＭＯＳトランジスタＭＤＲのドレインは参照用セレクタ回路５２Ｒ（第２の参照用選択回路）に接続され、ゲートに制御信号Ｓ５０を受け、ソースはフローティング状態に設定される。
【００４０】
参照用セレクタ回路５１ＲはＣＢＣＭ回路２０のノードＮ０に接続され、制御信号発生回路５０から制御信号Ｓ５０を受け、制御信号Ｓ５０の制御下で制御信号Ｓ５０の“Ｌ”時に、ノードＮ０と参照ソース用ＮＭＯＳトランジスタＭＳＲのドレインとを電気的に接続する。
【００４１】
参照用セレクタ回路５２ＲはＣＢＣＭ回路２０のノードＮ０に接続され、制御信号発生回路５０から制御信号Ｓ５０を受け、制御信号Ｓ５０の制御下で制御信号Ｓ５０の“Ｌ”時に、ノードＮ０と参照ソース用ＮＭＯＳトランジスタＭＳＤのドレインとを電気的に接続する。
【００４２】
参照用セレクタ回路５１Ｒ及びソース用ＮＭＯＳトランジスタＭＳＲは、制御信号Ｓ５０が“Ｌ”の際に、ノードＮ０に付随する寄生容量Ｃ５１Ｒ及びＣＭＳＲは、セレクタ回路５１及びソース用ＮＭＯＳトランジスタＭＳがノードＮ１に付随する寄生容量Ｃ５１及びＣＭＳそれぞれと等価になるように設けられ、参照用セレクタ回路５２Ｒ及び参照ドレイン用ＮＭＯＳトランジスタＭＤＲは、制御信号Ｓ５０が“Ｌ”の際に、ノードＮ０に付随する寄生容量Ｃ５２Ｒ及びＣＭＤＲが、セレクタ回路５２がノードＮ１に付随する寄生容量Ｃ５２及びＣＭＤそれぞれと等価になるように設けられる。
【００４３】
（ゲート・ソース／ドレイン容量和の測定）
図５は実施の形態１の半導体デバイスの評価回路によるゲート・ソース／ドレイン容量和測定時の状態（第１の選択状態）を示す説明図である。同図に示すように、制御信号発生回路５０から第１の選択状態を指示する“Ｌ”の制御信号Ｓ５０がセレクタ回路５１〜５３が与えられる。
【００４４】
その結果、セレクタ回路５１〜５３は第１の選択状態となる。すなわち、セレクタ回路５１はソース端子ＮＳとノードＮ１とを電気的に接続し、セレクタ回路５２はドレイン端子ＮＤとノードＮ１とを電気的に接続し、セレクタ回路５３はバックゲート端子ＮＢとノードＮ２とを電気的に接続する。
【００４５】
一方、ソース用ＮＭＯＳトランジスタＭＳ及びドレイン用ＮＭＯＳトランジスタＭＤはゲート電位（制御信号Ｓ５０）が“Ｌ”のため共にオフする。したがって、ＳＭパッド３４，ソース端子ＮＳ間及びＤＭパッド３２，ドレイン端子ＮＤ間はそれぞれ電気的に分離される。
【００４６】
このような接続状態において、互いに同一電位に設定された基準電位ＲＥＦ、テスト電位ＴＳＴ、及びテスト電位Ｃｎｔを、ＲＥＦパッド２２、ＴＳＴパッド２１及びＣｎｔパッド３６から付与する。そして、Ｇパッド３３に所定の動作電圧を有するゲート電位を付与する。
【００４７】
この状態で、ＣＢＣＭ回路２０のノードＮ１から充電電流を供給しＣＢＣＭ法を用いた測定を行うと、Ｇパッド３３に付与されるゲート電位とテスト電位ＴＳＴ（ソース端子ＮＳ、ドレイン端子ＮＤの電位）との間に電位差が生じ、ノードＮ１に付随するテスト容量Ｃ１（第１の容量値）は、「Ｃ１＝Ｃgs＋Ｃgd＋Ｃ５１＋Ｃ５２＋ＣＭＳ＋ＣＭＤ」となる。ここで、Ｃ５１，Ｃ５２はセレクタ回路５１，５２に付随する寄生容量、ＣＭＳ，ＣＭＤはソース用ＮＭＯＳトランジスタＭＳ及びドレイン用ＮＭＯＳトランジスタＭＤの寄生容量を意味する。
【００４８】
なお、テスト電位ＴＳＴとテスト電位Ｃｎｔは同電位であり、ＰＭＯＳトランジスタＭＰ１，ＭＮ１及びＰＭＯＳトランジスタＭＰ３，ＭＮ３とは同一トランジスタサイズであることから、ＣＢＣＭ法測定時におけるノードＮ１及びノードＮ２の電位は同電位となるため、ソース・基板間接合容量Ｃjs及びドレイン・基板間接合容量Ｃjdは“０”となる。すなわち、接合容量Ｃjへの充電は観測されない。
【００４９】
一方、ノードＮ０から充電電流と等価な参照用充電電流が供給され、ノードＮ０に付随するダミー容量Ｃ０（第２の容量値）は、「Ｃ０＝Ｃ５１Ｒ＋Ｃ５２Ｒ＋ＣＭＳＲ＋ＣＭＤＲ」となる。ここで、Ｃ５１Ｒ，Ｃ５２Ｒはセレクタ回路５１Ｒ，５２Ｒに付随する寄生容量、ＣＭＳＲ，ＣＭＤＲは参照ソース用ＮＭＯＳトランジスタＭＳＲ及び参照ドレイン用ＮＭＯＳトランジスタＭＤＲの寄生容量を意味し、前述したように、Ｃ５１Ｒ＝Ｃ５１、Ｃ５２Ｒ＝Ｃ５２、ＣＭＳＲ＝ＣＭＳ、ＣＭＤＲ＝ＣＭＤの等価関係にあるため、ＣＢＣＭ法によって最終的に得られるターゲット容量Ｃｔは「Ｃｔ＝Ｃ１−Ｃ０＝Ｃgs＋Ｃgd」となり、ゲート・ソース／ドレイン容量和となる。その結果、実施の形態１の半導体デバイスの評価回路は、精度良くゲート・ソース／ドレイン容量和を測定することができる。
【００５０】
なお、ＣＢＣＭ回路２０のノードＮ１は測定対象ＮＭＯＳトランジスタＭＴのソース端子ＮＳ及びドレイン端子ＮＤに電気的に接続されることにより、測定対象ＮＭＯＳトランジスタＭＴのゲート，ソース間と、ゲート，ドレイン間が測定対象となり、ゲート・基板間容量Ｃgbは最初から測定対象から除外されているため、ゲート・基板間容量Ｃgbが加味されてターゲット容量Ｃｔとして測定されることはない。
【００５１】
このように、実施の形態１の半導体デバイスの評価回路は、セレクタ回路５１〜５３を制御して、図５に示すように接続してＣＢＣＭ法によりターゲット容量Ｃｔを測定することにより、精度良くゲート・ソース／ドレイン容量和を測定することができる。
【００５２】
（ドレイン電流の測定）
図６は実施の形態１の半導体デバイスの評価回路によるドレイン電流Ｉd測定時の状態（第２の選択状態）を示す説明図である。同図に示すように、制御信号発生回路５０から“Ｈ”の制御信号Ｓ５０がセレクタ回路５１〜５３が与えられる。
【００５３】
その結果、セレクタ回路５１〜５３は第２の選択状態となる。すなわち、セレクタ回路５１はソース端子ＮＳとＳパッド３５とを電気的に接続し、セレクタ回路５２はドレイン端子ＮＤとＤパッド３１とを電気的に接続し、セレクタ回路５３はバックゲート端子ＮＢとＢパッド３９とを電気的に接続する。
【００５４】
一方、ソース用ＮＭＯＳトランジスタＭＳ及びドレイン用ＮＭＯＳトランジスタＭＤはゲート電位が“Ｈ”となるため共にオンする。したがって、ＳＭパッド３４，ソース端子ＮＳ間及びＤＭパッド３２，ドレイン端子ＮＤ間は電気的に接続される。
【００５５】
このような接続状態において、Ｇパッド３３に所定のゲート電位を付与して、ＳＭパッド３４及びＤＭパッド３２から得られる電圧をモニタし、Ｄパッド３１，Ｓパッド３５間の電流を測定すると、ＳＭパッド３４，Ｓパッド３５間の電位差及びＤＭパッド３２，Ｄパッド３１間の電位差に基づき、セレクタ回路５１，５２による電圧降下を補正したドレイン電流Ｉdの測定が可能となる。以下、この点を詳述する。
【００５６】
図７はセレクタ回路５１による電圧降下説明用の回路図である。同図に示すように、セレクタ回路５１は、トランスファゲート５６及び５７より構成され、トランスファゲート５６のＮＭＯＳゲートは制御信号Ｓ５０を受け、ＰＭＯＳゲートは制御信号Ｓ５０がインバータ５５を介して得られる反転制御信号バーＳ５０を受け、一方、トランスファゲート５７のＮＭＯＳゲートは反転制御信号バーＳ５０を受け、ＰＭＯＳゲートは制御信号Ｓ５０を受ける。
【００５７】
このような構成のセレクタ回路５１は、制御信号Ｓ５０が“Ｌ”（反転制御信号バーＳ５０が“Ｈ”）のとき、トランスファゲート５６がオフ状態、トランスファゲート５７がオン状態となり、ノードＮ１とソース端子ＮＳとを電気的に接続する。一方制御信号Ｓ５０が“Ｈ”のとき、トランスファゲート５６がオン状態、トランスファゲート５７がオフ状態となり、Ｓパッド３５とソース端子ＮＳとを電気的に接続する。セレクタ回路５２も同様にして、制御信号Ｓ５０が“Ｈ”の時Ｄパッド３１とドレイン端子ＮＤとを電気的に接続する。
【００５８】
したがって、制御信号Ｓ５０が“Ｈ”のときは、Ｄパッド３１、セレクタ回路５２、測定対象ＮＭＯＳトランジスタＭＴ、セレクタ回路５１及びＳパッド３５の電流経路が形成されることになる。
【００５９】
ここで、セレクタ回路５１は図７で示すようなＭＯＳトランジスタ（トランスファゲート）によって構成されるため、図７の例では、トランスファゲート５６のＮＭＯＳゲート及びＰＭＯＳゲートを経由することになり、電圧降下が生じる。同様なことは、セレクタ回路５２においても生じる。
【００６０】
そこで、セレクタ回路５１，５２を介することなく、ＳＭパッド３４，ＤＭパッド３２からソース電圧，ドレイン電圧をモニタすることにより、セレクタ回路５１，５２による電圧降下を補正したドレイン電流Ｉdを測定することができる。
【００６１】
一方、Ｄパッド３１及びＳパッド３５から得られる電圧をモニタし、ＤＭパッド３２，ＳＭパッド３４間の電流を測定すると、ソース用ＮＭＯＳトランジスタＭＳ及びドレイン用ＮＭＯＳトランジスタＭＤによる電圧降下を補正したドレイン電流Ｉdを測定することができる。
【００６２】
（効果）
このように、実施の形態１の半導体デバイスの評価回路では、ＣＢＣＭ法により、ゲート・ソース／ドレイン容量和を精度良く測定するとともに、ドレイン電流Ｉdをも精度良く測定することができる。
【００６３】
さらに、測定対象ＮＭＯＳトランジスタＭＴとして実際の回路で使用するトランジスタのみを用いてゲート・ソース／ドレイン容量和及びドレイン電流Ｉdを測定することができるため、実施の形態１の半導体デバイスの評価回路で得られたゲート・ソース／ドレイン容量和及びドレイン電流Ｉdをパラメータとして回路シミュレーションを実行することにより、回路シミュレーション精度の向上を図ることができる。
【００６４】
その結果、微細パターンで顕著となる電気的特性のバラツキも正確に評価できるため、回路特性がばらついた場合の動作特性を検証するための回路特性ばらつきのシミュレーションの高精度化、または歩留まりはプロセス管理に適用できる。
【００６５】
＜実施の形態２＞
図８はこの発明の実施の形態２である半導体デバイスの評価回路の一部を示す説明図である。同図に示すように、ＣＢＣＭ回路２０のＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１に置き換えて、互いに直列に接続されたＮＭＯＳトランジスタＭＮ１１及びＭＮ１２を設けている。
【００６６】
そして、ＮＭＯＳトランジスタＭＮ１１はドレインにテスト電位ＴＳＴを受け、ゲートがＧｎ１パッド２５を介してＮＭＯＳゲート電位Ｇｎ１を受け、ＮＭＯＳトランジスタＭＮ１２はドレインがＮＭＯＳトランジスタＭＮ１１のソース（ノードＮ１）に接続され、ゲートがＧｎ２パッド２６を介してＮＭＯＳゲート電位Ｇｎ２を受け、ソースが接地される。
【００６７】
他の構成は、図２及び図４で示した実施の形態１の構成と同様である。ただし、ＣＢＣＭ回路２０の参照用充電部（ＭＰ２，ＭＮ２）及びインバータ回路４０の回路構成は、それぞれ図８で示す回路と等価な構成に変更する方が望ましい。特に、インバータ回路４０の構成は、ノードＮ１及びノードＮ２の電位を同一にして正確なゲート・ソース／ドレイン容量和を求める上では、図８に示す構成と等価な構成で形成する方が望ましい。
【００６８】
図９は実施の形態２の半導体デバイスの評価回路におけるＣＢＣＭ法による測定時の充放電動作を示すタイミング図である。同図に示すように、ＮＭＯＳゲート電位Ｇｎ１とＮＭＯＳゲート電位Ｇｎ２との“Ｈ”期間が重複することなく、ＮＭＯＳゲート電位Ｇｎ１の“Ｈ”（ＶＧｎ１＿high）のとき充電動作が行われ、ＮＭＯＳゲート電位Ｇｎ２が“Ｈ”（ＶＧｎ２＿high）のとき放電動作が行われる。なお、ＶＧｎ１＿highはＮＭＯＳトランジスタＭＮ１１の閾値電圧をＶth１とすると、（ＴＳＴ＋Ｖth１）以上に設定され、ＶＧｎ２＿highはＮＭＯＳトランジスタＭＮ１２の閾値電圧をＶth２とすると、Ｖth２以上に設定される。
【００６９】
上記のように、ＮＭＯＳゲート電位Ｇｎ１とＮＭＯＳゲート電位Ｇｎ２との“Ｈ”期間が重複することなく充放電動作が行われるため、ＣＢＣＭ回路２０をＮＭＯＳトランジスタのみで構成しても充放電動作に支障が生じることはない。
【００７０】
このように、実施の形態２の半導体デバイスの評価回路は、ＣＢＣＭ回路２０を全てＮＭＯＳトランジスタで構成している。ＣＢＣＭ法によってFemto Ｆ以下程度の測定対象ＮＭＯＳトランジスタＭＴを含む微小容量測定ＣＢＣＭ測定用ＴＥＧを使用し、その測定に必要な高周波パルスを入力するためには、ＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）のゲート幅を大きくして駆動能力を上げる必要ある。
【００７１】
この際、ＮＭＯＳトランジスタはＰＭＯＳトランジスタに比べ駆動能力が大きく、ＰＭＯＳトランジスタに比べてゲート幅増加量を抑えることができるため、実施の形態１に比べ、レイアウト面積を小さくして高周波測定が行える分、集積度の向上を図ることができるという効果を奏する。
【００７２】
＜実施の形態３＞
図１０はこの発明の実施の形態３である半導体デバイスの評価回路の一部を示す説明図である。同図に示すように、ＣＢＣＭ回路２０の充電部であるＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１に置き換えて、互いに直列に接続されたＰＭＯＳトランジスタＭＰ１１及びＭＰ１２を設けている。
【００７３】
そして、ＰＭＯＳトランジスタＭＰ１１はソースにテスト電位ＴＳＴ（＜Ｖcc）を受け、ゲートがＧｐ１パッド２７を介してＰＭＯＳゲート電位Ｇｐ１を受け、ＰＭＯＳトランジスタＭＰ１２はソースがＰＭＯＳトランジスタＭＰ１１のドレイン（ノードＮ１）に接続され、ゲートがＧｐ２パッド２８を介してＰＭＯＳゲート電位Ｇｐ２を受け、ドレインに電源電圧Ｖccを受ける。なお、テスト電位ＴＳＴは電源電圧Ｖccより小さい電位に設定される。
【００７４】
他の構成は、図２及び図４で示した実施の形態１の構成と同様である。ただし、ＣＢＣＭ回路２０の参照用充電部（ＭＰ２，ＭＮ２）及びインバータ回路４０の回路構成は、それぞれ図１０で示す回路と等価な構成に変更する方が望ましい。特に、インバータ回路４０の構成は、正確なゲート・ソース／ドレイン容量和を求める上では、図１０に示す構成と等価な構成で形成する方が望ましい。
【００７５】
図１１は実施の形態３の半導体デバイスの評価回路におけるＣＢＣＭ法による測定時の充放電動作を示すタイミング図である。同図に示すように、ＰＭＯＳゲート電位Ｇｐ１とＰＭＯＳゲート電位Ｇｐ２との“Ｌ”期間が重複することなく、ＰＭＯＳゲート電位Ｇｐ１の“Ｌ”（ＶＧｐ１＿low）のとき放電動作が行われ、ＰＭＯＳゲート電位Ｇｐ２が“Ｌ”（ＶＧｐ２＿low）のとき充電動作が行われる。なお、ＶＧｐ１＿lowはＰＭＯＳトランジスタＭＰ１１の閾値電圧をＶth３とすると、（ＴＳＴ−Ｖth３）以下に設定され、ＶＧｐ２＿lowはＰＭＯＳトランジスタＭＰ１２の閾値電圧をＶth４とすると、（Ｖcc−Ｖth４）以下に設定される。
【００７６】
上記のように、ＰＭＯＳゲート電位Ｇｐ１とＰＭＯＳゲート電位Ｇｐ２との“Ｌ”期間が重複することなく充放電動作が行われるため、ＣＢＣＭ回路２０をＰＭＯＳトランジスタのみで構成しても充放電動作に支障が生じることはない。
【００７７】
このように、実施の形態３の半導体デバイスの評価回路は、ＣＢＣＭ回路２０を全てＰＭＯＳトランジスタで構成している。ＣＢＣＭ回路の一部をＮＭＯＳトランジスタで構成する場合、測定対象ＮＭＯＳトランジスタＭＴにおいて基板電圧制御を行うためには、ボトムＮウェル領域７（図３参照）でＣＢＣＭ回路の充放電用ＮＭＯＳトランジスタ（図２のＭＮ１，ＭＮ２に相当）と分離する必要があった。
【００７８】
しかし、実施の形態３はＣＢＣＭ回路を全てＰＭＯＳトランジスタで構成しているため、測定対象ＮＭＯＳトランジスタＭＴとは（ＰＭＯＳトランジスタ形成用の）Ｎウェル領域によって分離されているため、ボトムＮウェル領域７の存在を不要にできる分、レイアウト面積を小さくでき、集積度の向上を図ることができるという効果を奏する。
【図面の簡単な説明】
【００７９】
【図１】ＭＯＳトランジスタに付随するゲート容量と接合容量との模式的に示す説明図である。
【図２】この発明の実施の形態１である半導体デバイスの評価回路の回路構成を示す回路図である。
【図３】測定対象ＮＭＯＳトランジスタの分離構造を示す断面図である。
【図４】ＣＢＣＭ回路の参照用ノードに接続される参照用回路構成を示す回路図である。
【図５】実施の形態１の半導体デバイスの評価回路によるゲート・ソース／ドレイン容量和測定時の状態を示す説明図である。
【図６】実施の形態１の半導体デバイスの評価回路によるドレイン電流測定時の状態を示す説明図である。
【図７】セレクタ回路による電圧降下説明用の回路図である。
【図８】この発明の実施の形態２である半導体デバイスの評価回路の一部を示す説明図である。
【図９】実施の形態２の半導体デバイスの評価回路におけるＣＢＣＭ法による測定時の充放電動作を示すタイミング図である。
【図１０】この発明の実施の形態３である半導体デバイスの評価回路の一部を示す説明図である。
【図１１】実施の形態３の半導体デバイスの評価回路におけるＣＢＣＭ法に測定時の充放電動作を示すタイミング図である。
【符号の説明】
【００８０】
２０  ＣＢＣＭ回路、５０  制御信号発生回路、５１〜５３  セレクタ回路、ＭＤ  ドレイン用ＮＭＯＳトランジスタ、ＭＮ１〜ＭＮ３，ＭＮ１１，ＭＮ１２  ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ３，ＭＰ１１，ＭＰ１２  ＰＭＯＳトランジスタ、ＭＳ  ソース用ＮＭＯＳトランジスタ、ＭＴ  測定対象ＮＭＯＳトランジスタ。
【図１】
2007003378.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007003378.tif 000009
【図８】
2007003378.tif 000010
【図９】
2007003378.tif 000011
【図１０】
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【図１１】
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