(57)【要約】【課題】直接非同期リセットをいれても誤動作なく処理可能な集積回路の提供。【解決手段】本集積回路装置１０は、非同期リセット入力９０が非同期入力に接続されるフィリップフロップ２０を含んで構成されるＣＰＵ１０と、非同期リセット入力９０及びクロック入力８０に基づき、非同期リセット入力解除後の最初のクロックでディセーブル状態からイネーブル状態に変化するライトディセーブル信号５２を生成するライトディセーブル信号生成回路５０を含み、ＣＰＵ１０は、ライトディセーブル信号５２がディセーブル状態の間は前記フィリップフロップ２０へ新たなデータが書き込まれるのを防止する書き込み防止回路６０を含む。また非同期リセット入力解除に所定クロックだけ遅延させてディセーブル状態からイネーブル状態に変化するライトディセーブル信号を生成するようにしてもよい。【選択図】図１
2007199991.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置であって、
非同期リセット入力が非同期入力に接続されるフィリップフロップを含んで構成されるＣＰＵと、
非同期リセット入力及びクロック入力に基づき、非同期リセット入力解除後の最初のクロックでディセーブル状態からイネーブル状態に変化するライトディセーブル信号を生成するライトディセーブル信号生成回路を含み、
前記ＣＰＵは、
ライトディセーブル信号がディセーブル状態の間は前記フィリップフロップへ新たなデータが書き込まれるのを防止する書き込み防止回路を含むことを特徴とする集積回路装置。
【請求項２】
集積回路装置であって、
非同期リセット入力が非同期入力に接続されるフィリップフロップ回路を含んで構成されるＣＰＵと、
非同期リセット入力及びクロック入力を受け付け、非同期リセット入力解除に所定クロックだけ遅延させてディセーブル状態からイネーブル状態に変化するライトディセーブル信号を生成するライトディセーブル信号生成回路を含み、
前記ＣＰＵは、
ライトディセーブル信号がディセーブル状態の間は前記フィリップフロップへ新たなデータが書き込まれるのを防止する書き込み防止回路を含むことを特徴とする集積回路装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
ライトディセーブル信号生成回路は、
非同期リセット入力が非同期入力に接続され、同期入力に固定値が接続された１ビットのフィリップフロップとして構成されることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
書き込み防止回路は、
ＣＰＵの各フィリップフロップに対応して、ライトディセーブル信号がディセーブル状態の間は前記各フィリップフロップへ当該フィリップフロップの値を再び書き込むように制御する回路を含むことを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
書き込み防止回路は、
ＣＰＵの各フィリップフロップに対応して、ライトディセーブル信号がディセーブル状態の間は前記フィリップフロップへのクロックの供給を停止するクロックマスク回路を含むことを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかに記載の集積回路装置を含むことを特徴とするマイクロコンピュータ。
【請求項７】
請求項６に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、マイクロコンピュータ及び電子機器に関する。
【背景技術】
【０００２】
ＣＰＵやマイクロコンピュータでは外部から非同期リセット入力を受けつけると、外部から非同期リセット入力を、リセットの必要な全フィリップフロップに入れていた。
【０００３】
リセット入力は、例えば一定時間だけリセット状態がアクティブになったあと、リセット解除となる。
【特許文献１】特開平６−９６２３８号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、クロックとリセット解除のタイミングが重なると、リセット入力がされた複数のフィリップフロップのうちあるフィリップフロップはリセットが解除されて動作開始するが、あるフィリップフロップはまだリセット状態のままであるというレーシング問題が発生し、誤動作につながるという問題があった。
【０００５】
本発明は以上のような問題点に鑑みてなされたものであり、直接非同期リセットをいれても誤動作なく処理可能な集積回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明は、
集積回路装置であって、
非同期リセット入力が非同期入力に接続されるフィリップフロップを含んで構成されるＣＰＵと、
非同期リセット入力及びクロック入力に基づき、非同期リセット入力解除後の最初のクロックでディセーブル状態からイネーブル状態に変化するライトディセーブル信号を生成するライトディセーブル信号生成回路を含み、
前記ＣＰＵは、
ライトディセーブル信号がディセーブル状態の間は前記フィリップフロップへ新たなデータが書き込まれるのを防止する書き込み防止回路を含む特徴とする。
【０００７】
ここで非同期リセット入力が非同期入力（クリア入力、セット入力等）に接続されるフィリップフロップは例えばＤフィリップフロップである。非同期入力とはクリア入力やセット入力等の非同期入力を受け付ける入力であれよい。
【０００８】
非同期リセット入力が非同期入力（クリア入力、セット入力等）に接続されるとは例えば非同期リセット入力の反転値がフィリップフロップの非同期入力に接続される場合でもよい。
【０００９】
また書き込み防止回路は、
ライトディセーブル信号がディセーブル状態の間は、ＣＰＵのすべてのフィリップフロップに対して新たなデータが書き込まれるのを防止するようにしてもよい。
【００１０】
本発明によれば、ライトディセーブル信号は、フィリップフロップのリセット時はライトディセーブル、リセット解除後の最初のクロックでライトイネーブルとなり、書き込み防止回路が当該ライトディセーブル信号に基づきＣＰＵのフィリップフロップのライトプロテクトを行う。
【００１１】
従って直接非同期リセットをいれても誤動作なく処理可能な集積回路を提供することができる。
【００１２】
またＣＰＵのフィリップフロップに直接非同期入力を入れてもレーシング問題等の誤動作が発生しないので、ＣＰＵの外部リセット設計も不要となる。
【００１３】
（２）本発明は、
集積回路装置であって、
非同期リセット入力が非同期入力に接続されるフィリップフロップ回路を含んで構成されるＣＰＵと、
非同期リセット入力及びクロック入力を受け付け、非同期リセット入力解除に所定クロックだけ遅延させてディセーブル状態からイネーブル状態に変化するライトディセーブル信号を生成するライトディセーブル信号生成回路を含み、
前記ＣＰＵは、
ライトディセーブル信号がディセーブル状態の間は前記フィリップフロップへ新たなデータが書き込まれるのを防止する書き込み防止回路を含むことを特徴とする。
【００１４】
ここで非同期リセット入力が非同期入力（クリア入力、セット入力等）に接続されるフィリップフロップは例えばＤフィリップフロップである。非同期入力とはクリア入力やセット入力等の非同期入力を受け付ける入力であれよい。
【００１５】
非同期リセット入力が非同期入力（クリア入力、セット入力等）に接続されるとは例えば非同期リセット入力の反転値がフィリップフロップの非同期入力に接続される場合でもよい。
【００１６】
また書き込み防止回路は、
ライトディセーブル信号がディセーブル状態の間は、ＣＰＵのすべてのフィリップフロップに対して新たなデータが書き込まれるのを防止するようにしてもよい。
【００１７】
本発明によれば、ライトディセーブル信号は、フィリップフロップのリセット時はライトディセーブル、リセット解除に所定クロックだけ遅延してライトイネーブルとなり、書き込み防止回路が当該ライトディセーブル信号に基づきＣＰＵのフィリップフロップのライトプロテクトを行う。
【００１８】
従って直接非同期リセットをいれても誤動作なく処理可能な集積回路を提供することができる。
【００１９】
またＣＰＵのフィリップフロップに直接非同期入力を入れてもレーシング問題等の誤動作が発生しないので、ＣＰＵの外部リセット設計も不要となる。
【００２０】
（３）本発明の集積回路装置は、
ライトディセーブル信号生成回路は、
非同期リセット入力が非同期入力に接続され、同期入力に固定値が接続された１ビットのフィリップフロップとして構成されることを特徴とする。
【００２１】
ここで１ビットのフィリップフロップは非同期リセット入力が非同期入力（クリア入力、セット入力等）に接続されるフィリップフロップであり、例えばＤフィリップフロップである。非同期入力とはクリア入力やセット入力等の非同期入力を受け付ける入力であれよい。
【００２２】
同期入力とは例えばＤフィリップフロップのＤ入力等である。
【００２３】
固定値とは例えば１や０（ＨやＬ）である。
【００２４】
（４）本発明の集積回路装置は、
書き込み防止回路は、
ＣＰＵの各フィリップフロップに対応して、ライトディセーブル信号がディセーブル状態の間は前記各フィリップフロップへ当該フィリップフロップの値を再び書き込むように制御する回路を含むことを特徴とする。
【００２５】
例えば各フィリップフロップに対して、入力が各フィリップフロップの出力と各フィリップフロップへの入力データに接続され、出力が各フィリップフロップの入力に接続された選択回路を設け、選択回路の選択信号をライトディセーブル信号に基づき生成することにより、ライトディセーブル信号がディセーブル状態の間は各フィリップフロップの出力を選択して各フィリップフロップに対して出力するようにしてもよい。
【００２６】
（５）本発明の集積回路装置は、
書き込み防止回路は、
ＣＰＵの各フィリップフロップに対応して、ライトディセーブル信号がディセーブル状態の間は前記フィリップフロップへのクロックの供給を停止するクロックマスク回路を含むことを特徴とする。
【００２７】
ＣＰＵの各フィリップフロップに対応してクロックマスク回路を設け、各フィリップフロップのクロック入力をクロックマスク回路の出力に接続、クロックマスク回路の入力はクロック入力とラッチ用フィリップフロップを入力とするアンド回路の出力に接続、ラッチ用フィリップフロップの入力はクロックディセーブル信号に接続するようにしてもよい。
【００２８】
（６）本発明は、
上記のいずれかに記載の集積回路装置を含むことを特徴とするマイクロコンピュータである。
【００２９】
（７）本発明の集積回路装置は、
上記に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３１】
１．情報処理装置
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３２】
図１は、第１の本実施の形態の集積回路装置の構成について説明するための機能ブロック図である。
【００３３】
本実施の形態の集積回路装置１０は、ＣＰＵ１０と、ライトディセーブル信号生成回路５０とを含む。
【００３４】
ライトディセーブル信号生成回路５０は、非同期リセット入力９０及びクロック入力８０を受け付け、非同期リセット入力解除後の最初のクロックでディセーブル状態からイネーブル状態に変化するライトディセーブル信号５２を生成する。
【００３５】
またライトディセーブル信号生成回路５０は、非同期リセット入力９０がフィリップフロップ５０の非同期入力に接続され、同期入力に固定値７０が接続された１ビットのフィリップフロップとして構成してもよい。
【００３６】
ＣＰＵ１０は、非同期リセット入力９０（図１で非同期リセット入力の反転値が接続されているがこの場合も同様）が非同期入力（クリア入力、セット入力等）に接続されるフィリップフロップ２０−０、２０−１、２０−２、・・・を含む。
【００３７】
ＣＰＵ１０は、ライトディセーブル信号５２がディセーブル状態の間は前記フィリップフロップ２０−０、２０−１、２０−２、・・・へ新たなデータが書き込まれるのを防止する同期書き込み防止回路６０を含む。
【００３８】
また書き込み防止回路６０は、ライトディセーブル信号５２がディセーブル状態の間は、ＣＰＵのすべてのフィリップフロップに対して新たなデータが書き込まれるのを防止するようにしてもよい。
【００３９】
書き込み防止回路６０は各フィリップフロップ２０−０、２０−１、２０−２、・・・に対応したアンド回路４０−０、４０−１、４０−２、・・・、各フィリップフロップ２０−０、２０−１，・・・に対応した選択回路３０−０、３０−１，・・・を含むように構成することができる。
【００４０】
アンド回路４０−０の入力は、フィリップフロップ２０−０に対応するライトイネーブル４２−０とライトディセーブル信号５２に接続され、出力は選択信号３２−０となる。
【００４１】
選択回路３０−０の入力は、フィリップフロップ２０−０の出力４３−０と入力データ３２−０に接続され、選択回路３０−０の出力はフィリップフロップの入力（ＤフィリップフロップであればＤ入力）に接続される。
【００４２】
このようにすることで、ＣＰＵの各フィリップフロップに対応して、ライトディセーブル信号５２がディセーブル状態の間は、選択回路３０−０がフィリップフロップ２０−０の出力を選択して出力するように制御して、前記同期フィリップフロップへ当該フィリップフロップの値を再び書き込むように制御することができる。
【００４３】
図２は、第１の実施の形態のタイミングチャート図である。
【００４４】
クロック入力８０は、ライトディセーブルフィリップフロップ５０やＣＰＵの非同期リセット入力が非同期入力に接続されるフィリップフロップ２０−０、２０−１、２０−２、・・・に供給されるクロックである。
【００４５】
非同期リセット入力９０は、ライトディセーブルフィリップフロップ５０やＣＰＵのフィリップフロップ２０−０、２０−１、２０−２、・・・の非同期入力に接続される信号である。リセット時にＬレベル（０）となり、リセット解除でＨレベル（１）となる。
【００４６】
ライトディセーブル信号５２は、ライトディセーブル信号生成フィリップフロップ５２の出力信号であり、リセット時にディセーブル状態（Ｈレベル（１））となり、リセット解除後の最初のクロックｃ１の立ち上がりｅ１でイネーブル状態（Ｌレベル（０））となる。
【００４７】
ＣＰＵ内の各フィリップフロップのライトイネーブル４２−０は、アンド回路４０−０の入力となる信号である。ライトディセーブル時にＬレベル（０）となり、ライトイネーブル時にＨレベル（１）となる。
【００４８】
選択信号３２−０は、アンド回路４０−０の出力信号であって、選択回路３９−０の選択信号となる信号である。選択信号３２−０がＨレベル（１）の時にはフィリップフロップ２０−０の出力が選択され、Ｌレベル（０）の時には入力データ３２−０が選択される。
【００４９】
ＣＰＵ内のフィリップフロップの出力値４２−０は、リセット時にはリセット値（例えばリセット時に１が設定される仕様の場合には１、またリセット時に０が設定される仕様の場合には０）が出力される（２１０参照）。
【００５０】
選択信号３２−１がＬレベルになると（２２０参照）、フィリップフロップの入力に入力データ３２−０が入ってくるので、次のクロックｃ２の立ち上がりｅ２で出力値が入力値（入力データ３２−０）となる。
【００５１】
このように本実施の形態では、例えば所与のクロックの区間ｃ１で非同期リセット入力９０があると、次のクロックｃ１の立ち上がりｅ１でライトディセーブル信号がディセーブル状態（Ｈレベル（１））となる。選択信号３２−０も同様である。したがってクロックＣ１の間にフィリップフロップ２０−０の入力がリセット値から入力データにきりかわるので、２クロック後のクロックｃ２の立ち上がりｅ２でフィリップフロップ２０−０の出力が入力値となる（２３０参照）。
【００５２】
図３は書き込み防止回路の他の構成を示した図である。
【００５３】
書き込み防止回路は、ＣＰＵの各フィリップフロップ２０−０に対して、ライトディセーブル信号５２がディセーブル状態の間は前記フィリップフロップ２０−０へのクロックの供給を停止するクロックマスク回路１６０−０を含むようにしてもよい。
【００５４】
ＣＰＵの各フィリップフロップ２０−０、２０−１、・・・に対してそれぞれクロックマスク回路１６０−０、１６０−１、・・を設け、クロックマスク回路の出力１６３−０、１６３−１、・・・に各フィリップフロップ２０−０、２０−１、・・・のクロック入力を接続する。
【００５５】
クロックマスク回路１６０−０は、例えばラッチ用フィリップフロップとアンド回路１６２−０を含んで構成することができる。
【００５６】
ラッチ用フィリップフロップ１６４−０は、ライトディセーブル信号５０をＤ入力とし、クロック入力８０をクロック入力とするＤフィリップフロップでもよい。
【００５７】
アンド回路１６２−０はラッチ用フィリップフロップ１６４−０の出力１６５−０とクロック入力８０を入力とするアンド回路であり、その出力がＣＰＵのフィリップフロップ２０−０へのクロックに接続される。
【００５８】
このようにすることによりライトディセーブル信号５２がディセーブルの場合には、ＣＰＵのフィリップフロップ２０−０へのクロックの供給を停止して、ライトディセーブル信号５２がディセーブル状態の間は前記フィリップフロップへ新たなデータが書き込まれるのを防止することができる。
【００５９】
図４は、第２の本実施の形態の集積回路装置の構成について説明するための機能ブロック図である。本実施の形態の集積回路装置は、非同期リセット入力解除に所定クロックだけ遅延させてＣＰＵのフィリップフロップがリセット解除する構成を有する。
【００６０】
本の実施の集積回路装置１００’は、非同期リセット入力９０が非同期入力に接続されるフィリップフロップ２０−０、２０−１、・・・を含んで構成されるＣＰＵ１０と、非同期リセット入力９０及びクロック入力８０を受け付け、非同期リセット入力解除に所定クロックだけ遅延させてディセーブル状態からイネーブル状態に変化するライトディセーブル信号５２’を生成するライトディセーブル信号生成回路５０’を含む。
【００６１】
ＣＰＵ１０は、ライトディセーブル信号５２’がディセーブル状態の間は前記フィリップフロップへ新たなデータが書き込まれるのを防止する書き込み防止回路６０を含む。
【００６２】
図１と同じ構成の部分については同じ番号を付しており説明を省略する。
【００６３】
ライトディセーブル信号生成回路５０’は、例えば第１のフィリップフロップ１２０と第２のフィリップフロップ１３０を含んで構成することができる。
【００６４】
第１のフィリップフロップ１２０は、非同期リセット入力がフィリップフロップ１２０の非同期入力に接続され、同期入力（例えばＤ入力）に固定値７０が接続された１ビットのフィリップフロップ（例えばＤフィリップフロップ）として構成してもよい。
【００６５】
また第２のフィリップフロップ１３０は、非同期リセット入力がフィリップフロップ１３０の非同期入力に接続され、同期入力（例えばＤ入力）に第１のフィリップフロップ１２０が接続された１ビットのフィリップフロップ（例えばＤフィリップフロップ）として構成してもよい。
【００６６】
このようにして第２のフィリップフロップ１３０の出力をライトディセーブル信号５２’として用いることにより、ライトディセーブル信号５２’がディセーブル状態の間はＣＰＵのフィリップフロップへ新たなデータが書き込まれるのを防止することができる。
【００６７】
図５は、第２の実施の形態のタイミングチャート図である。
【００６８】
クロック入力８０は、ライトディセーブル信号生成回路５０’の第１のフィリップフロップ１２０や第２のフィリップフロップ１３０、ＣＰＵの非同期リセット入力が非同期入力に接続されるフィリップフロップ２０−０、２０−１、２０−２、・・・に供給されるクロックである。
【００６９】
非同期リセット入力９０は、ライトディセーブル信号生成回路５０’の第１のフィリップフロップ１２０や第２のフィリップフロップ１３０、ＣＰＵのフィリップフロップ２０−０、２０−１、２０−２、・・・の非同期入力に接続される信号である。リセット時にＬレベル（０）となり、リセット解除でＨレベル（１）となる。
【００７０】
第１のフィリップフロップ１２０の出力１２２は、リセット時にディセーブル状態（Ｈレベル（１））となり、リセット解除後の最初のクロックｃ１の立ち上がりｅ１でイネーブル状態（Ｌレベル（０））となる。
【００７１】
ライトディセーブル信号５２’は、第２のフィリップフロップ１３０の出力信号であり、リセット時にディセーブル状態（Ｈレベル（１））となり、リセット解除後の２番目のクロックｃ２の立ち上がりｅ２でイネーブル状態（Ｌレベル（０））となる。
【００７２】
ＣＰＵ内の各フィリップフロップのライトイネーブル４２−０は、アンド回路４０−０の入力となる信号である。ライトディセーブル時にＬレベル（０）となり、ライトイネーブル時にＨレベル（１）となる。
【００７３】
選択信号３２−０は、アンド回路４０−０の出力信号であって、選択回路３９−０の選択信号となる信号である。選択信号３２−０がＨレベル（１）の時にはフィリップフロップ２０−０の出力が選択され、Ｌレベル（０）の時には入力データ３２−０が選択される。
【００７４】
ＣＰＵ内のフィリップフロップの出力値４２−０は、リセット時にはリセット値（例えばリセット時に１が設定される仕様の場合には１、またリセット時に０が設定される仕様の場合には０）が出力される（３１０参照）。
【００７５】
選択信号３２−１がＬレベルになると（３２０参照）、フィリップフロップの入力に入力データ３２−０が入ってくるので、３番目クロックｃ３の立ち上がりｅ３で出力値が入力値（入力データ３２−０）となる。
【００７６】
このように本実施の形態では、例えば所与のクロックの区間ｃ０で非同期リセット入力９０があると、２クロック後のクロックｃ２の立ち上がりｅ２でライトイディセーブル信号がディセーブル状態（Ｈレベル（１））となる。選択信号３２−０も同様である。したがってクロックＣ２の間にフィリップフロップ２０−０の入力がリセット値から入力データにきりかわるので、３クロック後のクロックｃ３の立ち上がりｅ３でフィリップフロップ２０−０の出力が入力値となる（２３０参照）。
【００７７】
第２の実施の形態では、ライトディセーブル信号生成回路５０’が第１のフィリップフロップ１２０と第２のフィリップフロップ１３０の２個のフィリップフロップを含んで構成されているため、非同期リセット解除に２クロックだけ遅延させて、ライトディセーブル信号５２’がディセーブル状態からイネーブル状態に変化する。
【００７８】
例えば、ライトディセーブル信号生成回路５０’をｎ個のフィリップフロップを含んで構成することにより、非同期リセット解除にｎクロックだけ遅延させて、ライトディセーブル信号５２’をディセーブル状態からイネーブル状態に変化させるようにしてもよい。
【００７９】
２．マイクロコンピュータ
図６は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００８０】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する汎用バス６８０、専用バス７３０等、ライトディセーブル信号生成回路７４０、各種ピン６９０等を含む。
【００８１】
ＣＰＵ５１０、ライトディセーブル信号生成回路７４０は、例えば図１〜図５で説明した構成を有する。
【００８２】
３．電子機器
図７に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００８３】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００８４】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００８５】
図８（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００８６】
図８（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００８７】
図８（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００８８】
本実施の形態のマイクロコンピュータを図１０（Ａ）〜図１０（Ｃ）の電子機器に組みむことにより、低消費電力でコストパフォーマンスの高い電子機器を提供することができる。
【００８９】
なお、本実施形態を利用できる電子機器としては、図１０（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００９０】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００９１】
【図１】第１の本実施の形態の集積回路装置の構成について説明するための機能ブロック図である。
【図２】第１の実施の形態のタイミングチャート図である。
【図３】書き込み防止回路の他の構成を示した図である。
【図４】第２の本実施の形態の集積回路装置の構成について説明するための機能ブロック図である。
【図５】第２の実施の形態のタイミングチャート図である。
【図６】本実施の形態のマイクロコンピュータのハードウエアブロック図。
【図７】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図８】図８（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
【００９２】
１  集積回路装置、２０−０、２０−１、・・  フィリップフロップ、３０−０、３０−１、・・  選択回路、３２−０、３２−２、・・入力データ、４０−０、４０−１、・・アンド回路、５０  ライトディセーブル信号生成回路、５２  ライトディセーブル信号、６０  書き込み防止回路、７０  固定値  ８０  クロック入力、９０  非同期リセット入力、５１０  ＣＰＵ、５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＲＡＭコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  シリアルインターフェース、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、７４０  ライトディセーブル信号生成回路、８００  電子機器、８５０  ＬＣＤ
【図１】
2007199991.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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