(57)【要約】【課題】半導体チップに接続される受動素子を有する実装基板であって、当該受動素子の特性の調整が容易である実装基板を提供する。【解決手段】半導体チップを実装する実装基板であって、前記半導体チップに接続されるための、互いに独立に形成される複数の受動素子と、複数の前記受動素子とそれぞれ独立に接続される複数のビアプラグと、当該ビアプラグと接続されるパターン配線とを含む配線部と、を有し、前記配線部は、前記パターン配線を変更することで、前記半導体チップと複数の前記受動素子の接続状態が変更可能となるように構成されていることを特徴とする実装基板。【選択図】図６Ｅ
2007150202.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを実装する実装基板であって、
前記半導体チップに接続されるための、互いに独立に形成される複数の受動素子と、
複数の前記受動素子とそれぞれ独立に接続される複数のビアプラグと、当該ビアプラグと接続されるパターン配線とを含む配線部と、を有し、
前記配線部は、前記パターン配線を変更することで、前記半導体チップと複数の前記受動素子の接続状態が変更可能となるように構成されていることを特徴とする実装基板。
【請求項２】
前記受動素子は、第１の電極部と第２の電極部を有し、当該受動素子は、
前記第１の電極部と前記第２の電極部の間に形成された誘電体部を有するキャパシタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された抵抗体部を有するレジスタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された誘導体部を有するインダクタ、を含み、
前記ビアプラグは、前記第１の電極部と前記第２の電極部にそれぞれ対応して独立に形成されていることを特徴とする請求項１記載の実装基板。
【請求項３】
前記第１の電極部に接続される第１のビアプラグと前記第２の電極部に接続される第２のビアプラグとが隣接して設置されてなるビアプラグ対が形成されるとともに、当該ビアプラグ対が複数配列されるように形成されていることを特徴とする請求項２記載の実装基板。
【請求項４】
半導体チップに接続されるための複数の受動素子を有する、当該半導体チップを実装する実装基板の製造方法であって、
複数の前記受動素子を、互いに独立となるように設置する受動素子設置工程と、
複数の前記受動素子とそれぞれ独立に接続されるビアプラグと、当該ビアプラグと接続されるパターン配線とを含む配線部を形成する配線部形成工程と、を有し、
前記配線部は、前記パターン配線を変更することで、前記半導体チップと複数の前記受動素子の接続状態が変更可能となるように構成されることを特徴とすることを特徴とする実装基板の製造方法。
【請求項５】
前記配線部形成工程の後で、
前記パターン配線を変更することで、前記受動素子と前記半導体チップの接続状態を変更する接続変更工程をさらに有することを特徴とする請求項４記載の実装基板の製造方法。
【請求項６】
前記配線部形成工程の後に、前記受動素子の特性を測定する測定工程をさらに有し、前記接続変更工程は前記測定工程の結果に対応して行われることを特徴とする請求項５記載の実装基板の製造方法。
【請求項７】
前記受動素子は、第１の電極部と第２の電極部を有し、当該受動素子は、
前記第１の電極部と前記第２の電極部の間に形成された誘電体部を有するキャパシタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された抵抗体部を有するレジスタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された誘導体部を有するインダクタ、を含み、
前記ビアプラグは、前記第１の電極部と前記第２の電極部にそれぞれ対応して独立に形成されていることを特徴とする請求項４乃至６のうち、いずれか１項記載の実装基板の製造方法。
【請求項８】
半導体チップに接続される受動素子を有する、当該半導体チップが実装基板に実装されてなる半導体装置の製造方法であって、
複数の前記受動素子を、互いに独立となるように設置する受動素子設置工程と、
複数の前記受動素子とそれぞれ独立に接続されるビアプラグと、当該ビアプラグと接続されるパターン配線とを含む配線部を形成する配線部形成工程と、
前記受動素子の特性を測定する測定工程と、
前記受動素子を、前記配線部を介して前記半導体チップに接続する接続工程と、を有し、
前記接続工程では、前記測定工程の結果に対応して前記受動素子を前記半導体チップに接続することを特徴とする半導体装置の製造方法。
【請求項９】
前記接続工程では、前記配線部形成工程で形成された前記パターン配線を、前記測定工程の結果に対応して変更する工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１０】
前記受動素子は、第１の電極部と第２の電極部を有し、当該受動素子は、
前記第１の電極部と前記第２の電極部の間に形成された誘電体部を有するキャパシタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された抵抗体部を有するレジスタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された誘導体部を有するインダクタ、を含み、
前記ビアプラグは、前記第１の電極部と前記第２の電極部にそれぞれ対応して独立に形成されていることを特徴とする請求項８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを実装する実装基板であって、当該半導体チップに接続される受動素子を有する実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置に関する。
【背景技術】
【０００２】
近年、半導体チップを実装する半導体装置（半導体パッケージ）の薄型化・小型化にともない、半導体チップの受動素子を半導体装置に内蔵する構造が様々に提案されている。
【０００３】
例えば、上記の受動素子の一例としては、薄膜キャパシタがある。薄膜キャパシタは、半導体チップと接続されて様々な用途に用いられるが、例えば、半導体チップの電源電圧の変動を抑えて動作を安定させるためのデカップリングキャパシタとして用いられる場合がある。
【０００４】
例えば、図１Ａ〜図１Ｄは、受動素子を内蔵した半導体チップの実装基板の製造方法の一例を、手順を追って示したものである。
【０００５】
まず、図１Ａに示す工程では、基板１１上に、第２の電極部１３と第１の電極部１５の間に誘電体部１４が形成されてなるキャパシタ１２を形成する。この場合、前記誘電体部１４の外側に延伸する前記第２の電極部１３上には、電極パッド１３Ａが、また、前記第１の電極部１５上には電極パッド１５Ａが形成されていてもよい。さらに、前記キャパシタ１２を覆うように、絶縁層１６を形成し、キャパシタが設置されてなる受動素子基板１０を形成する。
【０００６】
次に、図１Ｂに示す工程において、基板２１上に形成された絶縁層２３上に、前記受動素子基板１０を設置する。また、前記基板２１上には、前記絶縁層２３に覆われる配線部２２が形成されている。また、前記絶縁層２３には、前記配線部２２に接続されるビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２４が形成されている。
【０００７】
次に、図１Ｃに示す工程において、前記受動素子基板１０および前記配線部２４を覆うように、絶縁層（ビルドアップ樹脂層）２５を形成する。その後、当該絶縁層２５に対して、例えばレーザにより、前記配線部２４に到達するビアホール２５Ｃと、前記電極パッド１５Ａに到達するビアホール２５Ａ、および前記電極パッド１５Ｂに到達するビアホール２５Ｂをそれぞれ形成する。
【０００８】
次に、図１Ｄに示す工程において、例えばセミアディティブ法などにより、前記ビアホール２５Ａに形成されるビアプラグと該ビアプラグに接続されるパターン配線よりなる配線部２６、前記ビアホール２５Ｂに形成されるビアプラグと該ビアプラグに接続されるパターン配線よりなる配線部２７、および、前記ビアホール２５Ｃに形成されるビアプラグと該ビアプラグに接続されるパターン配線よりなる配線部２８、をそれぞれ形成する。
【０００９】
このようにして、受動素子（例えば、キャパシタ）を内蔵した実装基板を形成することができる。
【特許文献１】特開平７−３０２５８号公報
【特許文献２】特開平８−１８１４５３号公報
【特許文献３】特開２００５−７２３１１号公報
【特許文献４】特開２００５−１９１２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来の、例えばキャパシタなどの受動素子を内蔵した実装基板では、当該受動素子の特性の調整（合わせ込み）が困難である問題を有していた。
【００１１】
例えば、受動素子内蔵型の基板の場合、内蔵した受動素子が、接続される配線などの取り回しなどで発生する抵抗や寄生容量、あるいは寄生誘導などの影響を受ける場合がある。このため、受動素子を半導体チップに接続する場合に、目的とする特性が得られない場合があった。この場合、受動素子が表面に露出していれば、例えばレーザトリミングなどで特性の調整が可能となる場合があるが、受動素子が内蔵されている場合では、これらの調整が困難となってしまう。
【００１２】
また、受動素子内蔵型の実装基板では、配線を複雑に引き回す必要があり、表面実装型の配線に比べてその特性を予め予測することが困難である。このため、場合によっては、最終的な製品を製造するために設計・試作・評価の繰り返しを必要とする場合が生じてしまう。
【００１３】
例えば、上記の特許文献１（特開平７−３０２５８号公報）には、実装基板に内蔵させるキャパシタの電極を複数形成し、短絡しているキャパシタ（電極）は接続から除外することで、実装基板の歩留まりを向上させる方法が開示されている。しかし、上記の方法では、キャパシタの特性を調整する具体的な方法については開示されていない。
【００１４】
また、上記の特許文献２（特開平８−１８１４５３号公報）には、電極面積の異なるキャパシタを複数内蔵した実装基板において、最上層で接続するキャパシタを選択する方法が開示されている。しかし、上記の方法では、キャパシタの一方の電極は共通であり、キャパシタの接続が並列接続に限られ、設計の自由度や調整の幅が十分であるとはいえない。
【００１５】
そこで、本発明では、上記の問題を解決した、新規で有用な実装基板、当該実装基板の製造方法、および当該実装基板に半導体チップが実装されてなる半導体装置の製造方法を提供することを統括的課題としている。
【００１６】
本発明の具体的な課題は、半導体チップに接続される受動素子を有する実装基板であって、当該受動素子の特性の調整が容易である実装基板と、当該実装基板の製造方法、および当該実装基板に半導体チップが実装されてなる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の第１の観点では、上記の課題を、半導体チップを実装する実装基板であって、前記半導体チップに接続されるための、互いに独立に形成される複数の受動素子と、複数の前記受動素子とそれぞれ独立に接続される複数のビアプラグと、当該ビアプラグと接続されるパターン配線とを含む配線部と、を有し、前記配線部は、前記パターン配線を変更することで、前記半導体チップと複数の前記受動素子の接続状態が変更可能となるように構成されていることを特徴とする実装基板により、解決する。
【００１８】
当該実装基板は、当該受動素子の特性の調整が容易である特徴を有している。
【００１９】
また、前記受動素子は、第１の電極部と第２の電極部を有し、当該受動素子は、前記第１の電極部と前記第２の電極部の間に形成された誘電体部を有するキャパシタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された抵抗体部を有するレジスタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された誘導体部を有するインダクタ、を含み、前記ビアプラグは、前記第１の電極部と前記第２の電極部にそれぞれ対応して独立に形成されていると、当該受動素子の特性を調整することが容易となる。
【００２０】
また、前記第１の電極部に接続される第１のビアプラグと前記第２の電極部に接続される第２のビアプラグとが隣接して設置されてなるビアプラグ対が形成されるとともに、当該ビアプラグ対が複数配列されるように形成されていると、前記パターン配線によるキャパシタの調整が容易となる。
【００２１】
また、本発明の第２の観点では、上記の課題を、半導体チップに接続されるための複数の受動素子を有する、当該半導体チップを実装する実装基板の製造方法であって、複数の前記受動素子を、互いに独立となるように設置する受動素子設置工程と、複数の前記受動素子とそれぞれ独立に接続されるビアプラグと、当該ビアプラグと接続されるパターン配線とを含む配線部を形成する配線部形成工程と、を有し、前記配線部は、前記パターン配線を変更することで、前記半導体チップと複数の前記受動素子の接続状態が変更可能となるように構成されることを特徴とすることを特徴とする実装基板の製造方法により、解決する。
【００２２】
当該製造方法によれば、当該受動素子の特性の調整が容易である実装基板を製造することが可能となる。
【００２３】
また、前記配線部形成工程の後で、前記パターン配線を変更することで、前記受動素子と前記半導体チップの接続状態を変更する接続変更工程をさらに有すると、前記実装基板の特性の変更が容易となる。
【００２４】
また、前記配線部形成工程の後に、前記受動素子の特性を測定する測定工程をさらに有し、前記接続変更工程は前記測定工程の結果に対応して行われると、前記実装基板の特性の詳細な調整が可能となる。
【００２５】
また、前記受動素子は、第１の電極部と第２の電極部を有し、当該受動素子は、前記第１の電極部と前記第２の電極部の間に形成された誘電体部を有するキャパシタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された抵抗体部を有するレジスタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された誘導体部を有するインダクタ、を含み、前記ビアプラグは、前記第１の電極部と前記第２の電極部にそれぞれ対応して独立に形成されていると、当該受動素子の特性を調整することが容易となる。
【００２６】
また、本発明の第３の観点では、上記の課題を、半導体チップに接続される受動素子を有する、当該半導体チップが実装基板に実装されてなる半導体装置の製造方法であって、複数の前記受動素子を、互いに独立となるように設置する受動素子設置工程と、複数の前記受動素子とそれぞれ独立に接続されるビアプラグと、当該ビアプラグと接続されるパターン配線とを含む配線部を形成する配線部形成工程と、前記受動素子の特性を測定する測定工程と、前記受動素子を、前記配線部を介して前記半導体チップに接続する接続工程と、を有し、前記接続工程では、前記測定工程の結果に対応して前記受動素子を前記半導体チップに接続することを特徴とする半導体装置の製造方法により、解決する。
【００２７】
当該製造方法によれば、前記測定工程の結果に対応して、特性を調整して所定の特性として半導体装置を製造することが可能となる。
【００２８】
また、前記接続工程では、前記配線部形成工程で形成された前記パターン配線を、前記測定工程の結果に対応して変更する工程を含むと、半導体装置の特性の調整が容易となる。
【００２９】
また、前記受動素子は、第１の電極部と第２の電極部を有し、当該受動素子は、前記第１の電極部と前記第２の電極部の間に形成された誘電体部を有するキャパシタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された抵抗体部を有するレジスタ、あるいは、前記第１の電極部と前記第２の電極部の間に形成された誘導体部を有するインダクタ、を含み、前記ビアプラグは、前記第１の電極部と前記第２の電極部にそれぞれ対応して独立に形成されていると、当該受動素子の特性を調整することが容易となる。
【発明の効果】
【００３０】
本発明によれば、半導体チップに接続される受動素子を有する実装基板であって、当該受動素子の特性の調整が容易である実装基板と、当該実装基板の製造方法、および当該実装基板に半導体チップが実装されてなる半導体装置の製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００３１】
次に、本発明の実施の形態に関して図面に基づき、説明する。
【実施例１】
【００３２】
図２Ａ〜図２Ｄは、本発明の実施例１による、半導体チップを実装する実装基板の製造方法を、手順を追って示す図である。
【００３３】
まず、図２Ａに示す工程において、基板１０１上に、複数の受動素子（例えばキャパシタ）を独立に形成する。例えば、前記基板１０１上に、第２の電極部１０３Ａと第１の電極部１０５Ａの間に誘電体部１０４Ａが形成されてなるキャパシタ（受動素子）１０２Ａを形成する。この場合、前記誘電体部１０４Ａの外側に延伸する前記第２の電極部１０３Ａ上には、電極パッド１０３ａが、また、前記第１の電極部１０５Ａ上には電極パッド１０５ａが形成されていてもよい。
【００３４】
同様に、前記基板１０１上に、第２の電極部１０３Ｂと第１の電極部１０５Ｂの間に誘電体部１０４Ｂが形成されてなるキャパシタ１０２Ｂを形成する。この場合、前記誘電体部１０４Ｂの外側に延伸する前記第２の電極部１０３Ｂ上には、電極パッド１０３ｂが、また、前記第１の電極部１０５Ｂ上には電極パッド１０５ｂが形成されていてもよい。
【００３５】
また、本図では図示を省略しているが、上記のキャパシタ１０２Ａ，１０２Ｂに加えて、さらにキャパシタ（受動素子）が多数形成されるようにしてもよい。この場合、形成されるキャパシタ（受動素子）は、それぞれ互いに独立となるようにする。次に、前記キャパシタ１０２Ａ，１０２Ｂを覆うように、絶縁層１０７を形成し、キャパシタ１０２Ａ，１０２Ｂが設置されてなる受動素子基板１００を形成する。
【００３６】
次に、図２Ｂに示す工程において、基板２０１上に形成された絶縁層２０３上に、前記受動素子基板１００を設置する。前記基板２０１上には、前記絶縁層２０３に覆われるパターン配線よりなる配線部２０２が形成されている。また、前記絶縁層２０３には、前記配線部２０２に接続されるビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０４が形成されている。前記受動素子基板１００は、前記絶縁層２０３を介して前記配線部２０２と対向するように、また前記配線部２０４と隣接するようにして前記絶縁層２０３上に設置される。
【００３７】
次に、図２Ｃに示す工程において、前記受動素子基板１００および前記配線部２０４を覆うように、絶縁層（ビルドアップ樹脂層）２０５を形成する。前記絶縁層２０５が形成された後、当該絶縁層２０５に対して、例えばレーザにより、前記配線部２０４に到達するビアホール２０６、前記電極パッド１０３ａ，１０５ａ，１０３ｂ，１０５ｂにそれぞれ到達するビアホール２０７Ａ，２０８Ａ，２０７Ｂ，２０８Ｂを形成する。
【００３８】
次に、図２Ｄに示す工程において、例えばセミアディティブ法などにより、前記ビアホール２０６に形成されるビアプラグと該ビアプラグに接続されるパターン配線よりなる配線部２１５を形成する。
【００３９】
また、前記ビアホール２０７Ａに形成されるビアプラグ２１０Ａと該ビアプラグ２１０Ａに接続されるパターン配線２１１Ａよりなる配線部２０９Ａ、および、前記ビアホール２０８Ａに形成されるビアプラグ２１３Ａと該ビアプラグ２１３Ａに接続されるパターン配線２１４Ａよりなる配線部２１２Ａを、それぞれ形成する。
【００４０】
同様に、前記ビアホール２０７Ｂに形成されるビアプラグ２１０Ｂと該ビアプラグ２１０Ｂに接続されるパターン配線２１１Ｂよりなる配線部２０９Ｂ、および、前記ビアホール２０８Ｂに形成されるビアプラグ２１３Ｂと該ビアプラグ２１３Ｂに接続されるパターン配線２１４Ｂよりなる配線部２１２Ａを、それぞれ形成する。
【００４１】
このようにして、互いに独立な複数の受動素子（例えばキャパシタ１０２Ａ，１０２Ｂなど）を内蔵した実装基板２００を形成することができる。この後、半導体チップを、例えば前記配線部２１５，２０９Ａ，２０９Ｂ，２１２Ａ，２１２Ｂなどと接続されるようにして実装することができる。
【００４２】
上記の実装基板２００では、互いに独立な複数の受動素子（キャパシタ１０２Ａ，１０２Ｂ）が、絶縁層２０５に埋設されるようにして内蔵されている。さらに、当該絶縁層２０５には、それぞれの受動素子（キャパシタ１０２Ａ，１０２Ｂ）に独立に接続されるビアプラグ（ビアプラグ２１０Ａ，２１３Ａ，２１０Ｂ，２１３Ｂ）が形成されている。このため、当該絶縁層２０５上に形成される、これらのビアプラグに接続されるパターン配線２１１Ａ，２１４Ａ，２１１Ｂ，２１４Ｂを様々に形成することで、実装される半導体チップと複数の当該受動素子（例えばキャパシタ１０２Ａ，１０２Ｂなど）の接続状態が容易に調整可能となる。このため、上記の本実施例による実装基板では、受動素子を埋設後であっても半導体チップに接続される受動素子の特性を容易に調整することが可能である特徴を有している。
【００４３】
従来の、受動素子内蔵型の実装基板では、受動素子が絶縁層に埋設されてしまうと、受動素子の特性を調整することが困難である問題があった。特に、受動素子と半導体チップを接続する配線構造の電気特性の影響を正確に算出することは困難であるため、実装基板の試作を繰り返す必要が生じる場合があった。
【００４４】
一方、本実施例による実装基板では、複数の独立した受動素子の接続状態を、該複数の受動素子を埋設する絶縁層上に形成されたパターン配線を様々に形成することで容易に調整可能に構成されている。このため、半導体チップに実質的に接続されて機能する受動素子の特性を、必要に応じて様々に調整することが可能になっている。
【００４５】
図３Ａ、図３Ｂは、上記の実装基板１００におけるパターン配線の構成の一例を示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、図３Ａ，図３Ｂでは、図２Ｄで図示を省略した、ビアプラグ２１０Ｃ，２１３Ｃ，２１０Ｄ，２１３Ｄを記載している。上記のビアプラグ２１０Ｃ，２１３Ｃは、図２Ｄで図示を省略したキャパシタの第２の電極部および第１の電極部とそれぞれ接続され、同様に、上記のビアプラグ２１０Ｄ，２１３Ｄは、図２Ｄで図示を省略したキャパシタの第２の電極部および第１の電極部とそれぞれ接続されている。すなわち、上記の実装基板１００では、例えば４つのキャパシタが形成され、前記絶縁層２０５上に形成される、これらのビアプラグに接続されるパターン配線の形状により、半導体チップに接続される受動素子の特性が調整される。
【００４６】
図３Ａを参照するに、本図に示す場合、パターン配線Ｌ（図２Ｄのパターン配線２１１Ａ，２１１Ｂ，２１４Ａ，２１４Ｂなどに相当）によって、正極にビアプラグ２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄが接続され、また同様に負極にビアプラグ２１３Ａ，２１３Ｂ，２１３Ｃ，２１３Ｄが接続されている。すなわち、本図に示す場合には、全てのキャパシタが並列接続されることになる。この場合、一つのキャパシタの容量をＣとすると、接続されるキャパシタで合成されるキャパシタの容量は４Ｃとなる。
【００４７】
また、図３Ｂを参照するに、本図に示す場合、パターン配線Ｌによって、全てのキャパシタが直列になるように接続されている。この場合、一つのキャパシタの容量をＣとすると、合成される容量はＣ／４となる。
【００４８】
また、上記の実装基板１００では、上記のビアプラグ２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ，２１３Ａ，２１３Ｂ，２１３Ｃ，２１３Ｄが、キャパシタ（受動素子）の第１の電極部と第２の電極部にそれぞれ対応して独立に形成されているため、キャパシタ（受動素子）の直列接続や並列接続、または直列接続と並列接続の組み合わせなどの接続を容易に行うことが可能になっている。その結果、キャパシタの容量の調整の幅が大きくなるとともに、キャパシタの調整のステップを微細にすることが可能になっている。
【００４９】
また、上記の実装基板１００では、キャパシタの第１の電極部に接続されるビアプラグ（例えばビアプラグ２１０Ａ）と第２の電極部に接続されるビアプラグ（例えばビアプラグ２１３Ａ）とが隣接して設置されてなるビアプラグ対Ｐ１が形成されている。同様に、キャパシタの第１の電極部に接続されるビアプラグ（２１０Ｂ，２１０Ｃ，２１０Ｄ）と、キャパシタの第２の電極部に接続されるビアプラグ（２１３Ｂ，２１３Ｃ，２１３Ｄ）とが、それぞれ隣接して設置されてなる、ビアプラグ対Ｐ２，Ｐ３，Ｐ４が、それぞれ形成されている。さらに、当該ビアプラグ対Ｐ１〜Ｐ４が、配列されるように形成されている。
【００５０】
このため、上記のキャパシタ（受動素子）の直列接続や並列接続、または直列接続と並列接続の組み合わせなどの接続を行うことがさらに容易になっている。
【００５１】
例えば、図４Ａ〜図４Ｎは、上記の実装基板１００のパターン配線の構成の例を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５２】
図４Ａ〜図４Ｎに示すように、上記の実装基板１００では、ビアプラグに接続されるパターン配線を様々に形成することで、半導体チップに接続される受動素子の特性（例えばキャパシタの容量）を、容易に、様々に変更することが可能になっている。この場合、キャパシタの容量は、最小でＣ／４から最大で４Ｃまで、１４通りに変更することができる。
【００５３】
また、上記の実装基板１００では、一端形成した実装基板のパターン配線を変更することで、半導体チップに実質的に接続されて機能する受動素子の特性を、必要に応じて様々に変更することが容易になっている。
【００５４】
図５Ａ、図５Ｂは、上記の実装基板１００における、パターン配線の接続の変更方法を模式的に示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、詳細な説明を省略する。
【００５５】
まず、図５Ａを参照するに、図５Ａは図３Ａの状態に相当し、パターン配線Ｌによって、正極にビアプラグ２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄが接続され、また同様に負極にビアプラグ２１３Ａ，２１３Ｂ，２１３Ｃ，２１３Ｄが接続されている。すなわち、本図に示す場合には、全てのキャパシタが全て並列接続され、接続されるキャパシタで合成されるキャパシタの容量は４Ｃとなっている。
【００５６】
また、図５Ｂは、上記のパターン配線の変更を模式的に示した図であり、本図に示すように、パターン配線Ｌの一部を、例えばレーザやＦＩＢなどで切断することで、接続されていたキャパシタの一つを孤立させて接続されないように変更することができる。本図に示す場合には、接続されるキャパシタで合成されるキャパシタの容量は３Ｃに変更されている。
【００５７】
このように、本実施例による実装基板では、パターン配線形成後であっても、当該パターン配線が絶縁層上に露出しているため、容易にパターン配線を変更して、半導体チップに接続される受動素子の特性を容易に変更（調整）することが可能となっている。また、パターン配線の変更は、上記のようにパターン配線を切断する場合に限らず、例えば、導電性インク、半田ペーストなどで、離間したパターン配線を接続する変更を行うことも可能である。
【００５８】
また、このようなパターン配線の変更による、半導体チップに接続される受動素子の特性の変更（調整）は、パターン配線形成後の受動素子の測定に対応して実施されることが好ましい。
【００５９】
また、上記の実施例では、受動素子として、おもにキャパシタの場合を例にとって説明したが、本発明はこれに限定されるものではない。例えば、上記のキャパシタ１０２Ａ（１０２Ｂ）に換えて、第１の電極部１０５Ａ（１０５Ｂ）と第２の電極部１０３Ａ（１０３Ｂ）の間に形成された抵抗体部を含む受動素子（レジスタ）や、第１の電極部１０５Ａ（１０５Ｂ）と第２の電極部１０３Ａ（１０３Ｂ）の間に形成された誘導体部を含む受動素子（インダクタ）を用いてもよい。
【００６０】
また、上記のキャパシタ１０２Ａ（１０２Ｂ）に換えて、第１の電極部１０５Ａ（１０５Ｂ）と第２の電極部１０３Ａ（１０３Ｂ）の間に、誘電体部、抵抗体部、誘導体部などを、必要に応じて様々に組み合わせて形成した受動素子を用いてもよい。こられの受動素子に構造については、以下の実装基板（半導体装置）についても同様である。
【実施例２】
【００６１】
次に、上記の受動素子の測定とパターン配線の変更を含む、実装基板の製造方法の詳細の例を、図６Ａ〜図６Ｆに基づき、説明する。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００６２】
まず、図６Ａに示す工程は、先に説明した図２Ｃ〜図２Ｄにかけての工程に対応している。本実施例の場合、基板４０１、配線部４０２、絶縁層４０３、および絶縁層４０５は、それぞれ実施例１の、基板２０１、配線部２０２、絶縁層２０３、および絶縁層２０５にそれぞれ対応し、同様の方法で形成することができる。
【００６３】
また、本実施例による受動素子基板３００は、実施例１の受動素子基板１００に相当する。この場合、本実施例による、基板３０１、絶縁層３０７、キャパシタ３０２Ａ（第２の電極部３０３Ａ，誘電体部３０４Ａ，第１の電極部３０５Ａ）、電極パッド３０３ａ，３０５ａ、キャパシタ３０２Ｂ（第２の電極部３０３Ｂ，誘電体部３０４Ｂ，第１の電極部３０５Ｂ）、電極パッド３０３ｂ，３０５ｂ、は、それぞれ、実施例１の、基板１０１、絶縁層１０７、キャパシタ１０２Ａ（第２の電極部１０３Ａ，誘電体部１０４Ａ，第１の電極部１０５Ａ）、電極パッド１０３ａ，１０５ａ、キャパシタ１０２Ｂ（第２の電極部１０３Ｂ，誘電体部１０４Ｂ，第１の電極部１０５Ｂ）、電極パッド１０３ｂ，１０５ｂに相当し、同様の方法で形成することができる。
【００６４】
本実施例の場合、前記基板３０１上に、さらに、上記のキャパシタ３０２Ａ，３０２Ｂと同様の構造を有するキャパシタ３０２Ｃ（第２の電極部３０３Ｃ，誘電体部３０４Ｃ，第１の電極部３０５Ｃ）と、電極パッド３０３ｃ，３０５ｃが形成されている。
【００６５】
本工程では、前記絶縁層４０５、３０７に形成された、前記電極パッド３０３ａ，３０５ａ，３０３ｂ，３０５ｂ，３０３ｃ，３０５ｃに到達するビアホールに、それぞれ、ビアプラグ４１０Ａ，４１３Ａ，４１０Ｂ，４１３Ｂ，４１０Ｃ，４１３Ｃを、さらに上記のビアプラグア上に、導電層４１５を、例えば、Ｃｕのメッキ法で形成する。この場合、上記のビアプラグと導電層は、Ｃｕの無電解メッキによりシード層（図示せず）が形成された後、当該シード層を給電層としたＣｕの電解メッキにより、形成される。
【００６６】
次に、図６Ｂに示す工程において、前記導電層４１５上に、レジスト層を形成した後、露光・現像してパターニングすることにより、開口部を有するレジストパターン４１６を形成する。
【００６７】
次に、図６Ｃに示す工程において、前記レジストパターン４１６から露出する前記導電層４１５をエッチングすることで、当該導電層４１５のパターニングを行う。その結果、前記ビアプラグ４１０Ａに接続されるパターン配線４１５Ａ，前記ビアプラグ４１３Ａ，４１３Ｂに接続されるパターン配線４１５Ｂ，前記ビアプラグ４１０Ｂ，４１０Ｃに接続されるパターン配線４１５Ｃ、および前記ビアプラグ４１３Ｃに接続されるパターン配線４１５Ｄがそれぞれ形成される。この後、前記レジストパターン４１６は剥離される。
【００６８】
次に、図６Ｄに示す工程において、前記パターン配線４１５Ａ，４１５Ｂ，４１５Ｃ，４１５Ｄの一部がそれぞれ露出するように、前記絶縁層４０５上にソルダーレジスト層４１７を形成する。
【００６９】
次に、図６Ｅに示す工程において、測定装置Ｒに接続されたプローブＰｒを、前記パターン配線４１５Ａ，４１５Ｂ，４１５Ｃ，４１５Ｄに接触させて、内蔵された受動素子（キャパシタ３０２Ａ，３０２Ｂ，３０２Ｃ）の測定を行う。ここで、測定された結果に対応して、前記パターン配線４１５Ａ，４１５Ｂ，４１５Ｃ，４１５Ｄの接続の変更を行って、受動素子（キャパシタ３０２Ａ，３０２Ｂ，３０２Ｃ）が半導体チップに接続される状態を変更する。
【００７０】
例えば、本工程においては、前記パターン配線４１５Ｂ、４１５Ｃを、レーザによって切断する加工を行う。ここで、半導体チップに接続される受動素子の特性（例えばキャパシタの容量など）が変更される。そこで、図６Ｆに示す、実装基板３００が形成される。
【００７１】
さらに、図６Ｇに示す工程において、上記の実装基板３００に半導体チップを実装し、実装基板３００に半導体チップが実装されてなる半導体装置を形成することが可能となる。
【００７２】
図６Ｇに示す工程では、半田バンプ５０２が形成された半導体チップ５０１が、例えば当該半田バンプ５０２と前記パターン配線４１５Ａ，４１５Ｄが電気的に接続されるようにして実装される。また、前記半田バンプ５０２と前記パターン配線４１５Ａ，４１５Ｄの間には、電気的な接続を良好とするためのメッキ層５０３が形成されていてもよい。
【００７３】
また、前記半導体チップ５０１を実装後、当該半導体チップ５０１と前記実装基板３００の間に、例えば樹脂よりなるアンダーフィル５０４が挿入される。このようにして、半導体装置５００を形成することができる。
【００７４】
上記の半導体装置５００では、受動素子（キャパシタ３０２Ａ〜３０２Ｃ）が絶縁層に埋設されて受動素子と半導体チップを接続するビアプラグなどが当該絶縁層に形成された後、実際に受動素子の特性を測定し、当該測定に対応して受動素子の特性が調整されている。
【００７５】
このため、形成されるビアプラグなどの、受動素子と半導体チップの接続の構造に対応して受動素子の特性が調整された、良好な特性の半導体装置を形成することが可能となっている。
【００７６】
また、上記の実装基板３００（半導体装置５００）では、いわゆるサブトラクティブ法により、半導体チップと受動素子を接続する配線部を形成しているが、本発明はこれに限定されるものではない。例えば、次に示すように、いわゆるセミアディティブ法により、半導体チップと受動素子を接続する配線部を形成することも可能である。
【実施例３】
【００７７】
次に、実施例３による実装基板の製造方法を、図７Ａ〜図７Ｆに基づき、説明する。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００７８】
まず、図７Ａに示す工程は、先に説明した実施例２の図６Ａに示す工程に相当する。但し、本実施例の場合、まず、Ｃｕの無電解メッキにより、ビアプラグ４１０Ａ，４１３Ａ，４１０Ｂ，４１３Ｂ，４１０Ｃ，４１３Ｃと、当該ビアプラグ上（前記絶縁層４０５上に）のシード層４２０を形成する。
【００７９】
次に、前記シード層４２０上にレジスト層を形成した後、露光・現像してパターニングすることにより、開口部を有するレジストパターン４２１を形成する。
【００８０】
次に、図７Ｂに示す工程において、前記レジストパターン４２１から露出する前記シード層４２０上に、例えばＣｕの電解メッキにより、前記ビアプラグ４１０Ａに接続されるパターン配線４２０Ａ，前記ビアプラグ４１３Ａに接続されるパターン配線４２０Ｂ，前記ビアプラグ４１３Ｂに接続されるパターン配線４２０Ｃ，前記ビアプラグ４１０Ｂに接続されるパターン配線４２０Ｄ，前記ビアプラグ４１０Ｃに接続されるパターン配線４２０Ｅ、および前記ビアプラグ４１３Ｃに接続されるパターン配線４２０Ｆがそれぞれ形成される。
【００８１】
次に、図７Ｃに示す工程において、前記レジストパターン４２１が剥離され、前記パターン配線４２０Ａ，４２０Ｂ，４２０Ｃ，４２０Ｄ，４２０Ｅ，４２０Ｆが分離される。
【００８２】
次に、図７Ｄに示す工程において、測定装置Ｒに接続されたプローブＰｒを、前記パターン配線４２０Ａ，４２０Ｂ，４２０Ｃ，４２０Ｄ，４２０Ｅ，４２０Ｆに接触させて、内蔵された受動素子（キャパシタ３０２Ａ，３０２Ｂ，３０２Ｃ）の測定を行う。ここで、測定された結果に対応して、前記パターン配線４２０Ａ，４２０Ｂ，４２０Ｃ，４２０Ｄ，４２０Ｅ，４２０Ｆの接続の変更を行って、受動素子（キャパシタ３０２Ａ，３０２Ｂ，３０２Ｃ）が半導体チップに接続される状態を変更する。
【００８３】
例えば、本工程においては、前記パターン配線４２０Ｂと前記パターン配線４２０Ｃを、導電性インク、または半田ペーストなどの接続線４２０ＢＣにより接続し、パターン配線４２０Ｇを形成する加工をおこなう。同様にして、前記パターン配線４２０Ｄと前記パターン配線４２０Ｅを接続線４２０ＤＥにより接続し、パターン配線４２０Ｈを形成する加工をおこなう。ここで、半導体チップに接続される受動素子の特性（例えばキャパシタの容量など）が変更される。
【００８４】
次に、図７Ｅに示す工程において、前記パターン配線４２０Ａ，４２０Ｆの一部がそれぞれ露出するように、前記パターン配線４２０Ｇ，４２０Ｈと前記絶縁層４０５を覆うように、ソルダーレジスト層４２２を形成する。このようにして、実装基板３００Ａが形成される。
【００８５】
さらに、図７Ｇに示す工程において、図６Ｇに示した工程と同様にして、上記の実装基板３００Ａに半導体チップ５０１を実装し、実装基板３００Ａに半導体チップが実装されてなる半導体装置５００Ａを形成することが可能である。この場合、半導体チップ５０１は、前記半田バンプ５０２と前記パターン配線４２０Ａ，４２０Ｆが電気的に接続されるようにして実装される。また、前記半田バンプ５０２と前記パターン配線４２０Ａ，４２０Ｆの間には、電気的な接続を良好とするためのメッキ層５０３が形成されていてもよい。
【００８６】
また、前記半導体チップ５０１を実装後、当該半導体チップ５０１と前記実装基板３００Ａの間に、例えば樹脂よりなるアンダーフィル５０４が挿入される。このようにして、半導体装置５００Ａを形成することができる。
【００８７】
このように、配線部を形成する方法は、サブトラクティブ法やセミアディティブ法など様々な方法を用いることが可能である。また、パターン配線の接続を変更する場合、パターン配線を切断する変更や、パターン配線を接続する変更など、必要に応じて様々な変更を加えることが可能である。
【実施例４】
【００８８】
また、パターン配線を接続する変更を行う場合、例えば以下に示すようにワイヤーボンディングによって行っても良い。
【００８９】
図８Ａ〜図８Ｂは、実施例４による実装基板の製造方法を示す図である。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９０】
まず、実施例３の、図７Ａ〜図７Ｃに示した工程を実施する。次に、図８Ａに示す工程において、前記パターン配線４２０Ａ，４２０Ｂ，４２０Ｃ，４２０Ｄ，４２０Ｅ，４２０Ｆの一部がそれぞれ露出するように、前記絶縁層４０５上にソルダーレジスト層４２３を形成する。
【００９１】
次に、図８Ｂに示す工程において、測定装置Ｒに接続されたプローブＰｒを、前記パターン配線４２０Ａ，４２０Ｂ，４２０Ｃ，４２０Ｄ，４２０Ｅ，４２０Ｆに接触させて、内蔵された受動素子（キャパシタ３０２Ａ，３０２Ｂ，３０２Ｃ）の測定を行う。ここで、測定された結果に対応して、前記パターン配線４２０Ａ，４２０Ｂ，４２０Ｃ，４２０Ｄ，４２０Ｅ，４２０Ｆの接続の変更を行って、受動素子（キャパシタ３０２Ａ，３０２Ｂ，３０２Ｃ）が半導体チップに接続される状態を変更する。
【００９２】
例えば、本工程においては、前記パターン配線４２０Ｂと前記パターン配線４２０Ｃを、ワイヤよりなる接続線４２０ＢＣにより接続し、パターン配線４２０Ｇを形成する加工をおこなう。同様にして、前記パターン配線４２０Ｄと前記パターン配線４２０Ｅをワイヤよりなる接続線４２０ＤＥにより接続し、パターン配線４２０Ｈを形成する加工をおこなう。ここで、半導体チップに接続される受動素子の特性（例えばキャパシタの容量など）が変更される。以下は、先に説明した実施例と同様にして、半導体チップを実装することができる。
【実施例５】
【００９３】
また、図９は、本発明の実施例５による、半導体チップを実装する実装基板６００を示す図である。本実施例による実装基板６００は、図６Ｄで示した実装基板の構造を含み、図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９４】
図９を参照するに、実装基板６００は、コア基板６０１の第１の側（半導体チップが実装される側）と第２の側の両面に多層配線構造が形成された構造を有している。前記コア基板６０１には、該コア基板６０１を貫通するビアプラグ６０２が形成されている。
【００９５】
また、前記コア基板６０１の第１の側には配線部６０３Ａが、前記コア基板６０１の第２の側には配線部６０３Ｂが形成されている。また、前記配線部６０３Ａを覆うように、ビルドアップ樹脂（エポキシ樹脂）よりなる、絶縁層６０４Ａ，６０６Ａが順に積層され、該絶縁層６０４Ａ，６０６Ａに、ビアプラグとパターン配線よるなる配線部６０５Ａ，６０７Ａがそれぞれ形成されている。同様に、前記配線部６０３Ｂを覆うように、ビルドアップ樹脂（エポキシ樹脂）よりなる、絶縁層６０４Ｂ，６０６Ｂが順に積層され、該絶縁層６０４Ｂ，６０６Ｂに、ビアプラグとパターン配線よるなる配線部６０５Ｂ，６０７Ｂがそれぞれ形成されている。
【００９６】
また、前記配線部６０７Ａのパターン配線の一部が露出するように、前記絶縁層６０６Ａ上にソルダーレジスト層６０８Ａが形成され、露出した前記配線部６０７Ａ上には、Ａｕなどよりなる接続層６０９Ａと半田ボール６１０Ａが形成されている。
【００９７】
同様に、前記配線部６０７Ｂのパターン配線の一部が露出するように、前記絶縁層６０６Ｂ上にソルダーレジスト層６０８Ｂが形成され、露出した前記配線部６０７Ｂ上には、Ａｕなどよりなる接続層６０９Ｂと半田ボール６１０Ａが形成されている。
【００９８】
上記の構造において、図６Ｄに示した構造は、前記コア基板６０１の第１の側に形成される。この場合、図６Ｄに示した、配線部４０２、絶縁層４０３，４０５、およびソルダーレジスト層４１７は、それぞれ、配線部６０３Ａ、絶縁層６０４Ａ，６０６Ａ、およびソルダーレジスト層６０８Ａに相当する。
【００９９】
また、上記の多層配線構造は、いわゆるビルドアップ法により形成され、先に説明したセミアディティブ法、サブトラクティブ法などを適用することが可能である。
【０１００】
このように、本発明は、コア基板の両面に多層配線が形成される構造に適用することができる。また、本発明は、コア基板を用いた構造に限定されず、他にも様々な構造に適用することが可能なことは明らかである。
【実施例６】
【０１０１】
また、図１０は、本発明の実施例５による半導体装置６００を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１０２】
図１０を参照するに、本実施例による半導体装置７００は、上記の実装基板６００に半導体チップ７０１が実装されてなる構造を有している。また、前記半導体チップ７０１と前記実装基板６００の間には、例えば樹脂よりなるアンダーフィル７０２が挿入されている。
【０１０３】
このように、本発明を適用して、様々な構造の実装基板に対して半導体チップが実装されてなる半導体装置を構成することが可能である。
【０１０４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【０１０５】
本発明によれば、半導体チップに接続される受動素子を有する実装基板であって、当該受動素子の特性の調整が容易である実装基板と、当該実装基板の製造方法、および当該実装基板に半導体チップが実装されてなる半導体装置の製造方法を提供することが可能になる。
【図面の簡単な説明】
【０１０６】
【図１Ａ】従来の実装基板の製造方法を示す図（その１）である。
【図１Ｂ】従来の実装基板の製造方法を示す図（その２）である。
【図１Ｃ】従来の実装基板の製造方法を示す図（その３）である。
【図１Ｄ】従来の実装基板の製造方法を示す図（その４）である。
【図２Ａ】実施例１による実装基板（半導体装置）の製造方法を示す図（その１）である。
【図２Ｂ】実施例１による実装基板（半導体装置）の製造方法を示す図（その２）である。
【図２Ｃ】実施例１による実装基板（半導体装置）の製造方法を示す図（その３）である。
【図２Ｄ】実施例１による実装基板（半導体装置）の製造方法を示す図（その４）である。
【図３Ａ】実装基板のパターン配線の構成の例を示す図（その１）である。
【図３Ｂ】実装基板のパターン配線の構成の例を示す図（その２）である。
【図４Ａ】実装基板のパターン配線の構成の例を示す図（その３）である。
【図４Ｂ】実装基板のパターン配線の構成の例を示す図（その４）である。
【図４Ｃ】実装基板のパターン配線の構成の例を示す図（その５）である。
【図４Ｄ】実装基板のパターン配線の構成の例を示す図（その６）である。
【図４Ｅ】実装基板のパターン配線の構成の例を示す図（その７）である。
【図４Ｆ】実装基板のパターン配線の構成の例を示す図（その８）である。
【図４Ｇ】実装基板のパターン配線の構成の例を示す図（その９）である。
【図４Ｈ】実装基板のパターン配線の構成の例を示す図（その１０）である。
【図４Ｉ】実装基板のパターン配線の構成の例を示す図（その１１）である。
【図４Ｊ】実装基板のパターン配線の構成の例を示す図（その１２）である。
【図４Ｋ】実装基板のパターン配線の構成の例を示す図（その１３）である。
【図４Ｌ】実装基板のパターン配線の構成の例を示す図（その１４）である。
【図４Ｍ】実装基板のパターン配線の構成の例を示す図（その１５）である。
【図４Ｎ】実装基板のパターン配線の構成の例を示す図（その１６）である。
【図５Ａ】実装基板のパターン配線の変更方法を示す図（その１）である。
【図５Ｂ】実装基板のパターン配線の変更方法を示す図（その２）である。
【図６Ａ】実施例２による実装基板（半導体装置）の製造方法を示す図（その１）である。
【図６Ｂ】実施例２による実装基板（半導体装置）の製造方法を示す図（その２）である。
【図６Ｃ】実施例２による実装基板（半導体装置）の製造方法を示す図（その３）である。
【図６Ｄ】実施例２による実装基板（半導体装置）の製造方法を示す図（その４）である。
【図６Ｅ】実施例２による実装基板（半導体装置）の製造方法を示す図（その５）である。
【図６Ｆ】実施例２による実装基板（半導体装置）の製造方法を示す図（その６）である。
【図６Ｇ】実施例２による実装基板（半導体装置）の製造方法を示す図（その７）である。
【図７Ａ】実施例３による実装基板（半導体装置）の製造方法を示す図（その１）である。
【図７Ｂ】実施例３による実装基板（半導体装置）の製造方法を示す図（その２）である。
【図７Ｃ】実施例３による実装基板（半導体装置）の製造方法を示す図（その３）である。
【図７Ｄ】実施例３による実装基板（半導体装置）の製造方法を示す図（その４）である。
【図７Ｅ】実施例３による実装基板（半導体装置）の製造方法を示す図（その５）である。
【図７Ｆ】実施例３による実装基板（半導体装置）の製造方法を示す図（その６）である。
【図８Ａ】実施例４による実装基板（半導体装置）の製造方法を示す図（その１）である。
【図８Ｂ】実施例４による実装基板（半導体装置）の製造方法を示す図（その２）である。
【図９】実施例５による実装基板を示す図である。
【図１０】実施例６による実装基板を示す図である。
【符号の説明】
【０１０７】
１００  受動素子基板
２００  実装基板
１０１，２０１  基板
１０７，２０３，２０５  絶縁層
１０２Ａ，１０２Ｂ  キャパシタ
１０３Ａ，１０３Ｂ  第２の電極部
１０４Ａ，１０４Ｂ  誘電体部
１０５Ａ，１０５Ｂ  第１の電極部
１０３ａ，１０３ｂ，１０５ａ，１０５ｂ  電極パッド
２０２，２０４，２１５  配線部
２０９Ａ，２０９Ｂ  配線部
２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ，２１３Ａ，２１３Ｂ，２１３Ｃ，２１３Ｄ  ビアプラグ
Ｐ１，Ｐ２，Ｐ３，Ｐ４  ビアプラグ対
２１１Ａ，２１１Ｂ，２１４Ａ，２１４Ｂ  パターン配線
３００  受動素子基板
４００  実装基板
５００  半導体装置
２０１，３０１  基板
３０７，４０３，４０５  絶縁層
３０２Ａ，３０２Ｂ，３０２Ｃ  キャパシタ
３０３Ａ，３０３Ｂ，３０３Ｃ  第２の電極部
３０４Ａ，３０４Ｂ，３０４Ｃ  誘電体部
３０５Ａ，３０５Ｂ，３０５Ｃ  第１の電極部
３０３ａ，３０３ｂ，３０３ｃ，３０５ａ，３０５ｂ，３０５ｃ  電極パッド
４０２  配線部
４１０Ａ，４１０Ｂ，４１０Ｃ，４１３Ａ，４１３Ｂ，４１３Ｃ  ビアプラグ
４１５Ａ，４１５Ｂ，４１５Ｃ，４１５Ｄ，４２０Ａ，４２０Ｂ，４２０Ｃ，４２０Ｄ，４２０Ｅ，４２０Ｆ，４２０Ｇ，４２０Ｈ  パターン配線
４１７  ソルダーレジスト層
４２０ＢＣ，４２０ＤＥ  接続線
５０１  半導体チップ
５０２  半田バンプ
５０３  接続層
５０４  アンダーフィル
【図１Ａ】
2007150202.tif 000003
【図１Ｂ】
2007150202.tif 000004
【図１Ｃ】
2007150202.tif 000005
【図１Ｄ】
2007150202.tif 000006
【図２Ａ】
2007150202.tif 000007
【図２Ｂ】
2007150202.tif 000008
【図２Ｃ】
2007150202.tif 000009
【図２Ｄ】
2007150202.tif 000010
【図３Ａ】
2007150202.tif 000011
【図３Ｂ】
2007150202.tif 000012
【図４Ａ】
2007150202.tif 000013
【図４Ｂ】
2007150202.tif 000014
【図４Ｃ】
2007150202.tif 000015
【図４Ｄ】
2007150202.tif 000016
【図４Ｅ】
2007150202.tif 000017
【図４Ｆ】
2007150202.tif 000018
【図４Ｇ】
2007150202.tif 000019
【図４Ｈ】
2007150202.tif 000020
【図４Ｉ】
2007150202.tif 000021
【図４Ｊ】
2007150202.tif 000022
【図４Ｋ】
2007150202.tif 000023
【図４Ｌ】
2007150202.tif 000024
【図４Ｍ】
2007150202.tif 000025
【図４Ｎ】
2007150202.tif 000026
【図５Ａ】
2007150202.tif 000027
【図５Ｂ】
2007150202.tif 000028
【図６Ａ】
2007150202.tif 000029
【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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