(57)【要約】【課題】      高耐圧、高速化を可能とするトレンチゲート構造を有する半導体装置の製造方法を提供する。【解決手段】    第１導電型の半導体層の表面に、第１の深さのトレンチを形成する工程と、前記第１の深さのトレンチ内を酸化物で埋め込む工程と、前記第１導電型の半導体層のうち、前記酸化物で埋め込まれたトレンチを取り囲む領域の表面を、前記第１の深さより浅い第２の深さまでエッチングして凹部を形成する工程と、前記凹部を埋め込むように第２導電型の半導体層をエピタキシャル成長するさせる工程と、前記第２導電型の半導体層をエピタキシャル成長させた後、前記酸化物を前記トレンチの底部に残しつつ除去する工程と、前記酸化物が除去されたトレンチの側壁部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜で覆われた前記トレンチ内部をゲート電極で埋め込む工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。【選択図】    図３
2007081167.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の表面に、第１の深さのトレンチを形成する工程と、
前記第１の深さのトレンチ内を酸化物で埋め込む工程と、
前記第１導電型の半導体層のうち、前記酸化物で埋め込まれたトレンチを取り囲む領域の表面を、前記第１の深さより浅い第２の深さまでエッチングして凹部を形成する工程と、
前記凹部を埋め込むように第２導電型の半導体層をエピタキシャル成長させる工程と、
前記第２導電型の半導体層をエピタキシャル成長させた後、前記酸化物を前記トレンチの底部に残しつつ除去する工程と、
前記酸化物が除去されたトレンチの側壁部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜で覆われた前記トレンチ内部をゲート電極で埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化物を除去する際、前記酸化物を略第２の深さまで前記トレンチの底部に残すことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
第１導電型の半導体層の表面に、トレンチを形成する工程と、
前記トレンチ内を酸化物で埋め込む工程と、
前記酸化物を前記トレンチの底部に残しつつ除去する工程と、
底部が前記酸化物で埋め込まれたトレンチの側壁部を絶縁層で覆う工程と、
前記絶縁層で覆われた前記トレンチ内部を半導体材料で埋め込む工程と、
前記トレンチ内部に埋め込まれた前記半導体材料と、前記第１導電型の半導体層のうち前記トレンチを取り囲む領域の表面と、をエッチングして、前記トレンチ内部に埋め込まれた前記半導体材料を除去するとともに、前記トレンチを取り囲む領域に凹部を形成する工程と、
前記凹部を埋め込むように第２導電型の半導体層をエピタキシャル成長させる工程と、
前記第２導電型の半導体層をエピタキシャル成長させた後、前記トレンチの側壁部の前記絶縁層を除去する工程と、
前記絶縁層が除去されたトレンチの側壁部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜で覆われた前記トレンチ内部をゲート電極で埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記エッチングの際の前記半導体材料と前記第１導電型の半導体層のエッチングレートが同程度であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記絶縁層として、上層側をシリコン窒化膜とする少なくとも２層を含んでなる積層膜を形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、トレンチゲート構造を有する縦型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度の向上に伴い、トレンチ内に絶縁膜を介して電極を形成した埋め込みゲート（トレンチゲート）構造を有する半導体装置が提案されている。この構造を有するＭＯＳＦＥＴは、一般的にゲート近傍の断面構造がＵ字型形状のトレンチを使用しているので、「Ｕ−ＭＯＳＦＥＴ」などと呼ばれている。  
トレンチゲートを形成するための方法も、従来より種々提案されている。
【０００３】
例えば、特許文献１はトレンチゲートにより駆動されるパワー素子である縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）の製造方法に関するものである。このようなトレンチゲート構造の素子においては、ゲート電極とベース層の深さには以下のような関係がある。  
ゲート電極がベース層の厚さより長いと、ゲート・ドレイン間の寄生容量が大きくなり、これに伴って素子耐圧は低下するとともに、スイッチング損失が増加する。逆に、ゲート電極がベース層の厚さより短いと、素子のオン抵抗（ＲＯＮ）が大きくなるかオンしなくなる場合がある。
また、ドリフト層は高耐圧化のためにはある程度の厚みが必要となるが、ドリフト層を不用意に厚くすると、オン抵抗（ＲＯＮ）が大きくなり高速化の妨げとなってしまう。
【０００４】
このため、ゲート電極の長さとベース層の厚さとは等しく、ドリフト層の働きを最適化させたトレンチゲートが理想的な素子構造となる。このようなトレンチゲートの形成方法は、素子の高耐圧、高速化のための課題である。
【特許文献１】特開２００４−１６５６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高耐圧、高速化を可能とするトレンチゲート構造を有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、
第１導電型の半導体層の表面に、第１の深さのトレンチを形成する工程と、
前記第１の深さのトレンチ内を酸化物で埋め込む工程と、
前記第１導電型の半導体層のうち、前記酸化物で埋め込まれたトレンチを取り囲む領域の表面を、前記第１の深さより浅い第２の深さまでエッチングして凹部を形成する工程と、
前記凹部を埋め込むように第２導電型の半導体層をエピタキシャル成長させる工程と、
前記第２導電型の半導体層をエピタキシャル成長させた後、前記酸化物を前記トレンチの底部に残しつつ除去する工程と、
前記酸化物が除去されたトレンチの側壁部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜で覆われた前記トレンチ内部をゲート電極で埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本発明の他の一態様によれば、
第１導電型の半導体層の表面に、トレンチを形成する工程と、
前記トレンチ内を酸化物で埋め込む工程と、
前記酸化物を前記トレンチの底部に残しつつ除去する工程と、
底部が前記酸化物で埋め込まれたトレンチの側壁部を絶縁層で覆う工程と、
前記絶縁層で覆われた前記トレンチ内部を半導体材料で埋め込む工程と、
前記トレンチ内部に埋め込まれた前記半導体材料と、前記第１導電型の半導体層のうち前記トレンチを取り囲む領域の表面と、をエッチングして、前記トレンチ内部に埋め込まれた前記半導体材料を除去するとともに、前記トレンチを取り囲む領域に凹部を形成する工程と、
前記凹部を埋め込むように第２導電型の半導体層をエピタキシャル成長させる工程と、
前記第２導電型の半導体層をエピタキシャル成長させた後、前記トレンチの側壁部の前記絶縁層を除去する工程と、
前記絶縁層が除去されたトレンチの側壁部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜で覆われた前記トレンチ内部をゲート電極で埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、トレンチゲート構造を有する素子の耐圧を維持しつつオン抵抗を小さくして、高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１の実施の形態にかかる半導体装置の製造方法により形成されるトレンチゲート構造を有する電界効果型トランジスタ（以下、Ｕ−ＭＯＳＦＥＴ：trench U shape Metal Oxide Semiconductor Field Effect Transistor）の一部の断面構造を表す模式図である。
【００１０】
第１導電型（ここでは、ｎ型）の半導体基板１０１上に第１導電型のコレクタドリフト層１０２が形成され、周端領域を除くコレクタドリフト層１０２の表面には第２導電型（ここでは、ｐ型）のベース層１０３が形成されている。ベース層１０３内にはトレンチ１０４が形成され、トレンチ１０４の底面および側面は酸化膜１０５で覆われた上にゲート電極（ここではポリシリコン）１０６が埋め込まれている。ベース層１０３の表面には、第１導電型の拡散層１０７が形成されている。  
拡散層１０７はソースとして働き、これに接続して形成される図示しないソース電極と、コレクタ層（半導体基板）１０１に接続して形成されるドレイン電極と共にＭＯＳＦＥＴを構成している。このＭＯＳＦＥＴは、ゲート電極１０６に所定のバイアス電圧を印加することにより、トレンチ１０４の周囲にチャネル領域を形成して、ソースとドレインとの間をオン状態とするスイッチング動作をさせることができる。
【００１１】
図２は、この半導体装置の電極構造を例示する透視平面図である。  
図２を参照しつつ、このＭＯＳＦＥＴの平面構造について説明すると、図１において互いに並行して形成された複数の埋め込みゲート電極１０６は、ゲートコンタクトＧＣにより、これら埋め込みゲート電極１０６と略直交して形成されたゲート配線ＧＥと接続されている。また、図示しない層間絶縁膜を介したソースコンタクトＳＣにより、ソース領域１０７に図示しないソース配線が接続される。これらゲート配線ＧＥとソース配線とは、図示しない層間絶縁膜により絶縁されている。
【００１２】
図３および図４は、本発明の実施の形態にかかる半導体装置の製造方法を表す工程断面図である。  
まず、図３（ａ）に表すように、ｎ型シリコン（Ｓｉ）基板１０１上にｎ型シリコン（Ｓｉ）層１０２を２マイクロメータ程度の厚みにエピタキシャル成長（epitaxial growth）させる。例えば、ｎ型シリコン基板１０１はヒ素（Ａｓ）の濃度を１×１０２０ａｔｏｍｓ／ｃｍ３、ｎ型シリコン層１０２はリン（Ｐ）の濃度を１×１０１６ａｔｏｍｓ／ｃｍ３とする。  
その後、ｎ型シリコン層１０２表面を４０００オングストローム程度酸化した後、選択的にエッチングする。この酸化膜をマスクとしｎ型シリコン層１０２を反応性イオンエッチング（以下、ＲＩＥ：Reactive Ion Etching）にてエッチングし、深さ１．５マイクロメータのトレンチ１０４を形成する。  
次に、同図（ｂ）に表すように、酸化シリコン（ＳｉＯ２）にてトレンチ１０４を埋め込んだ後、ベース層となる部分のシリコン（Ｓｉ）のみを露出させるように酸化シリコンをエッチングする。次いで、同図（ｃ）に表すように、トレンチ内とベース層となる部分の外側に残留した酸化膜３０１ａ、３０１ｂをマスクとしてケミカルドライエッチング（以下、ＣＤＥ：Chemical Dry Etching）にて、ｎ型シリコン層１０２を深さ方向に１マイクロメータ、エッチングする。このとき、ｎ型シリコン層１０２は等方的にエッチングされるため、酸化膜３０１ｂ下の領域も一部エッチングされる。また、トレンチ１０４に埋め込まれた酸化膜３０１ａはエッチングされずに、トレンチ１０４形成領域にそのままの形状で残る。
【００１３】
次に、図４（ａ）に表すように、選択エピタキシャル成長技術によりｐ型シリコン（Ｓｉ）層１０３を形成し、化学的機械的研磨（以下、ＣＭＰ：Chemical Mechanical Polishing）によって表面を平坦化する。具体的には、例えば、モノシランとｐ型のドーピングガスに、エッチングガスとして塩酸などのガスを添加しながら摂氏８００度で３０分程度、ｐ型シリコン層１０３をエピタキシャル成長させる。選択エピタキシャル成長技術においては、シリコン層はシリコン上にのみ成長し酸化膜上には成長しないため、ＣＤＥによってエッチングされた領域にシリコンが埋め込まれる。こうして、トレンチ状の酸化膜３０１ａはｐ型シリコン（Ｓｉ）層１０３に埋め込まれる。  
次に、図４（ｂ）に表すように、酸化膜３０１ａをトレンチ１０４底部に０．５マイクロメータ程度残すようにエッチングする。このとき、トレンチ１０４底部に残す酸化膜１０５ａの上面は、コレクタドリフト層となるｎ型シリコン層１０２の上面とほぼ同じ高さとなる。  
次に、図４（ｃ）に表すように、トレンチ１０４側壁およびシリコン（Ｓｉ）表面を５００オングストローム程度酸化して、ゲート酸化膜１０５ｂを形成する。  
引き続き、トレンチ１０４内をポリシリコン（Poly-Si）で埋め込み、リン（Ｐ）をドープして、ゲート電極１０６を形成する。
【００１４】
最後に、ポリシリコン（Poly-Si）を表面より２０００オングストローム程度の深さまでエッチバックし、化学気相成長法（以下、ＣＶＤ：Chemical Vapor Deposition）により、酸化膜を６０００オングストローム程度成長させる。その後、図１に表すソース層１０７となる領域のシリコン（Ｓｉ）表面を露出させるようにエッチングし、砒素（Ａｓ）をインプラ、拡散させてソース層１０７を形成する。  
これに、バリアメタル、メタル電極を形成後、ゲート配線、ソース配線を形成する。最後に、シリコン基板１０１の裏面にドレイン電極を形成して、Ｕ−ＭＯＳＦＥＴを完成する。
【００１５】
図５は、一般的なＵ−ＭＯＳＦＥＴと、上記製造方法を用いて得られるＵ−ＭＯＳＦＥＴの一部をそれぞれ拡大して表した、模式図である。
【００１６】
図５（ａ）に表す一般的なＵ−ＭＯＳＦＥＴは、先にベース層５０１を不純物のインプラ、拡散によって形成し、その後、トレンチ５０２を形成して得られたものである。
【００１７】
同図より、ゲート電極５０３はベース層５０１の底面を突き抜けてコレクタドリフト層５０４まで達している。一般的に、トレンチ５０２を形成するためのエッチング工程における微細な深さの制御は、エッチング時間を調整することによって行われる。この方法によると、トレンチ５０２の深さをベース層５０１底部とぴったり合わせることは困難である。ゲート電極５０３の深さがベース層５０１の底面より浅い場合、Ｕ−ＭＯＳＦＥＴがオンしなくなることがあるので、ベース深さにはある程度の余裕を持たせる必要がある。
【００１８】
さらに、同図のＵ−ＭＯＳＦＥＴにおいて例えば、ｐチャネル型のＵ−ＭＯＳＦＥＴを製造することを想定すると、ベース層５０１形成時に１１００℃程度の高温で不純物のリン（Ｐ）を熱拡散させるため、ベース層５０１中で、リン（Ｐ）の濃度が深さ方向に勾配をもってしまう。このような場合、ゲート電極５０３の深さにある程度の余裕をもたせていないと、ベース層５０１の底部付近でチャネルを確保できなくなりＵ−ＭＯＳＦＥＴがオンしなくなることがある。このため、同図のＵ−ＭＯＳＦＥＴにおいて、ゲート電極５０３の長さは、ベース層５０１を突き抜けてコレクタドリフト層５０４に達する構造が採用されている。
【００１９】
しかしながら、ゲート電極５０３を深く形成することによって、チャネル長は長くなり、オン抵抗（ＲＯＮ）が大きくなってしまう。さらに、ゲート・ドレイン間の寄生容量が大きくなり、これに伴って、素子耐圧の低下およびスイッチング損失の増大をまねいてしまう。
【００２０】
また、特にｐチャネル型のＵ−ＭＯＳＦＥＴにおいては、ベース層５０１形成時の熱工程により、コレクタ層５０５から不純物のボロン（Ｂ）がコレクタドリフト層５０４に染み出してくる傾向がある。一方、コレクタドリフト層５０４は、耐圧をもたせるために低濃度に保つ必要がある。このため、ボロン（Ｂ）の染み出しによる高濃度化を抑えるために、コレクタドリフト層５０４を厚くせざるをえなくなる。コレクタドリフト層５０４を厚くすることにより、オン抵抗（ＲＯＮ）が大きくなってしまう。
【００２１】
このように、一般的な製造方法を用いて形成されるＵ−ＭＯＳＦＥＴにおいては、オン抵抗（ＲＯＮ）の低減および高速化への課題が存在していた。
【００２２】
これに対して、図５（ｂ）に表す、本発明の実施の形態にかかる半導体装置の製造方法を用いて得られるＵ−ＭＯＳＦＥＴは、ゲート電極１０６とベース層１０３の底面がほぼ同じ深さに形成されているのが分かる。トレンチ１０４の底部に形成させる酸化膜１０５ａによって、ポリシリコン（Poly-Si）１０６の深さを調整することが可能となるからである。先に説明した図４（ｂ）に表す製造工程において、酸化膜１０５ａはエッチング速度の制御が比較的容易であるため、酸化膜上面をベース層１０３底部と略同じ高さになるよう調整可能となる。さらに、ベース層１０３の厚みに関しても、図３（ｃ）および図４（ａ）に表したようにエッチングとエピタキシャル成長技術とを用いることにより、インプラ・拡散を用いた場合と比べて、精密な寸法制御が可能となる。  
このように、酸化膜１０５ａの厚みによって、ゲート電極１０６の下端をベース層１０３とコレクタドリフト層１０２の境界線に合わせることにより、オン抵抗（ＲＯＮ）を最小値にすることができる。
【００２３】
すなわち、トレンチ１０４底部と側壁部はそれぞれ酸化膜１０５ａと酸化膜１０５ｂとで覆われており、側壁部に形成される酸化膜１０５ｂはＵ−ＭＯＳＦＥＴのゲート酸化膜となる。これらの酸化膜を同一の工程で形成せずに、別工程にて形成することにより、それぞれを任意の厚さにすることが可能となる。トレンチ１０４底部の酸化膜１０５ａを厚くすることで、ゲート電極１０６とコレクタ層１０１との寄生容量を低減しスイッチング損失を抑えることができる。さらに、電界集中が起こりやすいトレンチ１０４底のコーナー部分の酸化膜厚を厚くすることにより、素子の信頼性も向上する。
【００２４】
また、同図（ｂ）に表すＵ−ＭＯＳＦＥＴは、ベース層１０３をエピタキシャル成長技術により形成するため、ベース層１０３において不純物の濃度勾配が生じ難い。このため、ゲート電極１０６をコレクタドリフト層１０２まで伸張させる必要がなく、ゲート電極１０６の長さをベース層１０３深さまで短くすることができる。  
さらに、ベース層１０３をエピタキシャル成長技術によって形成することにより、ｐチャネル型のＵーＭＯＳＦＥＴを製造する場合であっても、コレクタドリフト層１０２の厚さを薄くすることができる。ベース層１０３を形成するためのエピタキシャル成長工程は温度８００℃程度でよいため、コレクタ層１０１からの不純物ボロンの染み出しが抑制できるからである。  
例えば、本実施の形態を用いて、コレクタドリフト層１０２の厚さを５分の１まで小さくすると、耐圧を同じとして算出した場合にオン抵抗を２割程度削減することが可能となる。
【００２５】
このように、本発明の実施の形態にかかる半導体装置の製造方法を用いることにより、Ｕ−ＭＯＳＦＥＴのオン抵抗（ＲＯＮ）を低下するだけでなく、ゲート長を短くすることによる設計マージンの低減、素子の微細化などの効果も得ることができる。
【００２６】
図６および図７は、本発明の別の実施の形態にかかる半導体装置の製造方法を表す工程断面図である。
【００２７】
まず、図６（ａ）に表すように、ｎ型シリコン（Ｓｉ）基板１０１上にｎ型シリコン（Ｓｉ）層１０２を２マイクロメータ程度の厚みにエピタキシャル成長（epitaxial growth）させる。例えば、ｎ型シリコン基板１０１はヒ素（Ａｓ）の濃度を１×１０２０ａｔｏｍｓ／ｃｍ３、ｎ型シリコン層１０２はリン（Ｐ）の濃度を１×１０１６ａｔｏｍｓ／ｃｍ３とする。  
その後、ｎ型シリコン層１０２表面を４０００オングストローム程度酸化し、この酸化膜をマスクとしｎ型シリコン層１０２を反応性イオンエッチング（以下、ＲＩＥ：Reactive Ion Etching）にて選択的にエッチングし、深さ１．５マイクロメータ程度のトレンチ１０４を形成する。  
次に、同図（ｂ）に表すように、酸化シリコンなどの酸化膜６０１にてトレンチ１０４を埋め込む。  
次いで、同図（ｃ）に表すように、トレンチ１０４内部の酸化膜６０１を０．５マイクロメータ程度残すようにエッチングする。  
次に、同図（ｄ）に表すように、再度酸化を行いシリコン表面にシリコン酸化膜６０２を１０００オングストローム程度形成した後、減圧気相化学成長法（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）によりシリコン窒化膜（ＳｉＮ）６０３を５００オングストローム程度形成し、トレンチ１０４の側壁部を覆う。
【００２８】
次に、図７（ａ）に表すように、トレンチ１０４内部を埋め込むようにポリシリコン（Poly-Si）６０４を堆積させた後、ベース層形成予定領域のポリシリコン６０４、シリコン窒化膜（ＳｉＮ）６０３、シリコン酸化膜６０２をエッチング除去する。  
このとき、フィールド領域６０５に堆積されるポリシリコン（Poly-Si）６０４ｂの厚みを、トレンチ１０４内に埋め込まれるポリシリコン（Poly-Si）６０４ａの厚みより十分薄くしておく。
【００２９】
次に、図７（ｂ）に表すように、ポリシリコン（Poly-Si）６０４ａおよび６０４ｂと、シリコン窒化膜（ＳｉＮ）６０３ａおよび６０３ｂと、ｎ型シリコン（Ｓｉ）層１０２と、とをＣＤＥにてエッチングする。エッチングには、例えばＣＦ４＋Ｏ２ガスを用い、シリコン（Ｓｉ）とシリコン窒化膜（ＳｉＮ）との選択比をとらない条件とする。  
このような条件下でエッチングを行うと、トレンチ１０４内に埋め込まれたポリシリコン（Poly-Si）６０４ａより薄いフィールド領域６０５のポリシリコン（Poly-Si）６０４ｂとこの下に形成されるシリコン窒化膜（ＳｉＮ）６０３ｂのエッチングが先に完了し、次いでトレンチ１０４内のポリシリコン（Poly-Si）６０４ａおよびシリコン窒化膜（ＳｉＮ）６０３ａのエッチングが完了する。  
ＣＤＥを用いた場合、ポリシリコン６０４ａと、単結晶のｎ型シリコン層１０２のエッチングレートはほぼ同一であるので、トレンチ１０４内に埋め込まれたポリシリコン６０３ａがエッチングにより消失した時には、図７（ｂ）に表したように、ｎ型シリコン層１０２もほぼ同じ深さまでエッチングされている。
トレンチ１０４内のエッチングの終点検出として、エッチングにより生成されるガスの成分を分析する方法が挙げられる。ガスの組成を分析し、窒素（Ｎ）のプラズマ発光が無くなった時点がシリコン窒化膜（ＳｉＮ）６０３ａがエッチングにより消失した瞬間であると判断できる。このように、シリコン窒化膜（ＳｉＮ）６０３のエッチング時に発生する窒素（Ｎ）をエッチングモニターとして用いることにより、エッチング深さの精度を上げることができる。
【００３０】
次いで、図７（ｃ）に表すように、選択エピタキシャル成長技術によりｐ型シリコン層１０３を形成し、ＣＭＰによって表面を平坦化する。ここでも、選択エピタキシャル成長技術を用いることにより、シリコン酸化膜６０２の上にシリコンは成長しないので、トレンチ１０４の内部は空洞のまま残る。
【００３１】
シリコン酸化膜６０２をエッチングした後、新たにトレンチ側壁およびシリコン（Ｓｉ）表面を５００オングストローム酸化する。引き続き、トレンチ１０４内をポリシリコン（Poly-Si）で埋め込み、リン（Ｐ）をドープする。  
最後に、ポリシリコン（Poly-Si）を表面より２０００オングストロームの深さまでエッチバックし、ＣＶＤにより、酸化膜を６０００オングストローム成長させる。その後、ソース層となる領域となる領域のシリコン（Ｓｉ）表面を露出させるようにエッチングし、砒素（Ａｓ）をインプラ、拡散させてソース層を形成する。  
これに、バリアメタル、メタル電極を形成後、ゲート配線、ソース配線を形成する。最後に、ｎ型シリコン基板１０１の裏面にドレイン電極を形成して、Ｕ−ＭＯＳＦＥＴを完成する。
【００３２】
本実施の形態は、先に説明した図３、４に表す実施の形態と比べて、底部が酸化膜６０１で埋め込まれたトレンチ１０４の側壁部にシリコン窒化膜（ＳｉＮ）６０３ａをエッチングモニターとして設けたうえで、トレンチ１０４内を半導体材料で埋め込んだ点が大きく異なる。トレンチ１０４内に埋め込まれたポリシリコン（Poly-Si）６０４ａおよびフィールド領域６０５に形成されたポリシリコン（Poly-Si）６０４ｂと、ｎ型シリコン層１０２とのエッチングレートがほぼ等しいため、これらはほぼ同じレートでエッチングされる。このため、図５（ｂ）で表したゲート電極１０６の深さとベース層１０２の深さとをより高精度に一致させることができる。ポリシリコン（Poly-Si）とシリコン（Ｓｉ）以外の材料であっても、エッチング選択比が略等しい組み合わせであれば、この限りではない。  
また、本実施の形態において、フィールド領域１０５に薄く形成したポリシリコン（Poly-Si）６０４ｂはなくても構わない。すなわち図７（ａ）の工程で、ポリシリコン（Poly-Si）６０４ｂを残さないようにエッチングを行えばよい。
【００３３】
本実施の形態においても、ベース層をエピタキシャル成長技術にて形成させるため、第１の実施の形態と同様の効果も有する。また、第１の実施の形態同様、ベース層形成後に酸化膜をエッチングし再度ゲート酸化膜を形成するという工程を有するため、犠牲酸化と同様の効果を得ることができる。犠牲酸化処理を行うことにより、チャネルを形成するデリケートな箇所の表面欠陥を除去することもできる。
【００３４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、ＩＧＢＴのように、トレンチゲート構造を有するものはいずれも本発明の範囲に包含される。  
図８は、本発明の実施の形態にかかる半導体装置の製造方法により形成されるＩＧＢＴの構造を表す、模式図である。  
図８に表すように、縦型ＩＧＢＴは、ｐ型コレクタ層８０１とｎ型バッファ層８０２とｎ型ドリフト層８０３と、ｎ型ドリフト層８０３の表面に形成されるｐ型ベース層８０４と、ｐ型ベース層８０４内に形成されるトレンチ型ゲート電極８０５と、エミッタ８０６と、により形成される。図１に表すＵ−ＭＯＳＦＥＴと比べて、個々の名称や一部の構造が異なるものの、トレンチゲート構造付近の構造は同じであるため、先に説明した製造方法が適用できる。また、その製造方法を用いて得られるデバイスにおいても同様の効果を得ることができる。
【００３５】
また、トレンチゲート構造を形成する部分の材料、寸法の詳細などに関して当業者が適宜設計変更したものも本発明の要旨を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態にかかる半導体装置の製造方法により形成されるＵ−ＭＯＳＦＥＴの断面構造を表す、模式図である。
【図２】図１に表すＵ−ＭＯＳＦＥＴの電極構造を例示する、模式図である。
【図３】本発明の実施の形態にかかる半導体装置の製造方法を表す、工程断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法を表す、工程断面図である。
【図５】一般的なＵ−ＭＯＳＦＥＴと本発明の実施の形態にかかる製造方法を用いて得られるＵ−ＭＯＳＦＥＴとの一部を拡大して表した、模式図である。
【図６】本発明の別の実施の形態にかかる半導体装置の製造方法を表す、工程断面図である。
【図７】本発明の別の実施の形態にかかる半導体装置の製造方法を表す、工程断面図である。
【図８】本発明の実施の形態にかかる半導体装置の製造方法により形成されるＩＧＢＴの構造を表す、模式図である。
【符号の説明】
【００３７】
１０１、５０５    コレクタ層
１０２、５０４    コレクタドリフト層
１０３、５０１    ベース層
１０４、５０２    トレンチ
１０５、１０５ａ、１０５ｂ、３０１ａ、３０１ｂ、６０１、６０２    酸化膜
１０６、５０３    ゲート電極
６０３、６０３ａ、６０３ｂ    シリコン窒化膜
６０４ａ、６０４ｂ    ポリシリコン
６０５      フィールド領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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