(57)【要約】【課題】  高周波数の周期パルス信号を低コストで狭い回路面積にて実現することができる周期パルス発生回路を提供すること。【解決手段】  ｎ相（ｎは３以上の整数）の周期信号を発生するインバータ回路１０１〜１０３と、これらインバータ回路１０１〜１０３からの周期信号の各相の移相差を抽出するｎ組の否定論理積回路１０４〜１０６と、これら否定論理積回路１０４〜１０６の出力信号の論理和を取る否定論理和回路１０７とを備えて周期パルス発生回路を構成する。つまり、ｎ相の周期信号を発生する発振回路に僅かな数の論理積回路を付加して周期パルス発生回路を構成することで、その発振回路の発振周波数をもとに、より高い周波数の周期パルス信号を生成するため素子性能限界までの高い周波数の周期パルス信号を発生可能とする。【選択図】      図１
2007081656.tif 000002
【特許請求の範囲】
【請求項１】
ｎ相（ｎは３以上の整数）の周期信号を発生する発振回路と、前記周期信号の各相の移相差を抽出するｎ組の論理積回路と、前記ｎ組の論理回路の出力信号の論理和を取る論理和回路とを備えたことを特徴とする周期パルス発生回路。
【請求項２】
前記発振回路は、リング発振回路であることを特徴とする請求項１に記載の周期パルス発生回路。
【請求項３】
前記リング発振回路は、流入電流を制御する手段を有し、該手段への入力信号に応じて当該リング発振回路の発振周波数が可変可能であることを特徴とする請求項２に記載の周期パルス発生回路。
【請求項４】
９０度位相の異なる周期的な２つの信号を発生する発振回路と、前記２つの信号の排他的論理和を取る排他的論理和回路とを備えたことを特徴とする周期パルス発生回路。
【請求項５】
前記発振回路は、ＣＭＯＳ電流モードロジック回路で構成されたインバータ回路で構成され、前記インバータ回路の流入電流の制御によって発振周波数を可変可能とすることを特徴とする請求項４に記載の周期パルス発生回路。
【請求項６】
前記論理積回路、前記論理和回路及び前記排他的論理和回路の何れかは、ＣＭＯＳ電流モードロジック回路で構成されることを特徴とする請求項１から５の何れか１項に記載の周期パルス発生回路。
【請求項７】
前記リング発振回路は、位相固定ループに含まれ、該位相固定ループは所定の基準周波数信号に位相同期するように制御されることを特徴とする請求項３から６の何れか１項に記載の周期パルス発生回路。
【請求項８】
前記リング発振回路と相似な特性を持つ素子により構成された第２のリング発振回路と、前記第２のリング発振回路を含み所定の基準周波数となる信号に位相同期するように制御される第２の位相固定ループとを備え、前記第２のリング発振回路の流入電流は前記第２の位相固定ループの位相同期制御により制御されることを特徴とする請求項３から６の何れか１項に記載の周期パルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数の高い周期パルス信号を発生する周期パルス発生回路に関する。
【背景技術】
【０００２】
周期的なパルス信号はデジタル回路のクロック信号や、アナログ回路における通信用の搬送波信号や局部発振信号としてよく使用される。このための発振回路は幅広く研究されている。また、発振回路は、その本質上システムの性能を決めることが多く、システムを高速で動作させるために極力高い周波数の発振が要求される。また、近年ではシステムオンチップの要求が増え、発振回路を含むシステム全体を半導体チップ上に形成する要求が多い。
【０００３】
半導体チップ上で発振回路を形成する場合、クロスカップル素子によるＬＣ発振回路は半導体チップ上の浮遊容量に充電される電荷がインダクタンスにより引き戻されて補償される状態となる。このため、低消費電力でしかもその素子性能の限界まで高い周波数の発振が可能であるとされている（非特許文献１参照）。
しかしながら、半導体チップ上に形成しなければならないインダクタンス素子は大きくコストが高い。
【０００４】
また、半導体チップ上に形成する発振回路としてよく使われる例にリング発振回路がある。これは、インダクタンス素子を必要としないので非常にコンパクトに作りこむことができコスト的な課題はないが、ＬＣ共振回路のような発振周波数を制限する素子を持たないので位相ノイズ当の雑音が多いとされている。また、集積回路上の浮遊容量やその負荷を駆動する能動素子の性能を一定の値に作り込むことが困難で精度の高い発振を行うことが困難とされていたが、優れたアイデアによりこれらの困難は取り除かれつつある（特許文献１参照）。
【０００５】
リング発振回路の例として、図７に従来の最も簡単な３段のリング発振回路を示す。３段のインバータ回路７０１，７０２，７０３をリング状に接続すると、それぞれのインバータ出力Ｎ１，Ｎ２，Ｎ３が図８に示す波形のように発振する。いま各インバータの遅延時間をｔｄとすると、その発振周期は６ｔｄであることが分かる。但し、ここでは簡単のためにインバータ７０１〜７０３の入力立ち上がりから出力が立ち下がるまでの時間と、入力立ち下りから出力立ち上がりまでの時間とは同じと仮定した。
【特許文献１】特許２７３７７４７号公報
【非特許文献１】Ａ ９０−ＧＨｚ Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌｌａｔｏｒ ｗｉｔｈ ａ ２．２ＧＨｚ Ｔｕｎｉｎｇ Ｒａｎｇｅ ｉｎ ａ １３０−ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ，Ｃｈａｎｇｈｕａ ｅｔ．ａｌ， ２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ２４２−２４３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の周期パルス発生回路であるリング発振回路では、本質的に回路の浮遊容量によってその最高発振周波数が決まってしまうので、それ以上高い周波数のパルス信号を得ることができないという問題がある。図７に示した３段のリング発振回路においては、図８に示す発振周期６ｔｄの逆数が最高発振周波数の限界となる。
また、ＬＣ発振回路では、リング発振回路よりも高周波数の周期パルス信号を発生することが可能であるが、素子面積が大きくコスト高となる問題がある。
【０００７】
そこで、本発明の目的は、高周波数の周期パルス信号を低コストで狭い回路面積にて実現することができる周期パルス発生回路を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る周期パルス発生回路によれば、ｎ相（ｎは３以上の整数）の周期信号を発生する発振回路と、前記周期信号の各相の移相差を抽出するｎ組の論理積回路と、前記ｎ組の論理回路の出力信号の論理和を取る論理和回路とを備えたことを特徴とする。
これによって、ｎ相の周期信号を発生する発振回路に僅かな数の論理積回路を付加して周期パルス発生回路を構成することで、その発振回路の発振周波数をもとに、より高い周波数の周期パルス信号を生成するため素子性能限界までの高い周波数の周期パルス信号を発生することができる。
【０００９】
また、本発明の一態様に係る周期パルス発生回路によれば、前記発振回路は、リング発振回路であることを特徴とする。
これによって、発振回路としてＬＣ発振回路のような大きな素子面積の発振回路でなく小型のリング発振回路を利用することができるので、従来のリング発振回路と同程度の小さな回路規模で従来のＬＣ発振回路と同程度の高い周波数の周期パルス信号を発生することが可能である。
【００１０】
また、本発明の一態様に係る周期パルス発生回路によれば、前記リング発振回路は、流入電流を制御する手段を有し、該手段への入力信号に応じて当該リング発振回路の発振周波数が可変可能であることを特徴とする請求項２に記載の周期パルス発生回路。
これによって、リング発振回路の発振周波数を外部からの入力信号によって制御することを可能とし、その制御により発生周期パルス信号の周波数や精度のコントロールが可能となり、安定で高精度の信号発生を可能とする。
【００１１】
また、本発明の一態様に係る周期パルス発生回路によれば、９０度位相の異なる周期的な２つの信号を発生する発振回路と、前記２つの信号の排他的論理和を取る排他的論理和回路とを備えたことを特徴とする。
これによって、発振回路が発生する９０度位相の異なる２つの周期信号の排他的論理和を取って周期パルス信号列を発生させるので該発振回路が発振できる最高周波数の２倍の周波数の周期パルス信号を発生することができる。
【００１２】
また、本発明の一態様に係る周期パルス発生回路によれば、前記発振回路は、ＣＭＯＳ電流モードロジック回路で構成されたインバータ回路で構成され、前記インバータ回路の流入電流の制御によって発振周波数を可変可能とすることを特徴とする。
これによって、ＣＭＯＳ電流モードロジック回路で発振回路を構成するので高周波でエネルギー効率の良い発振を行うことができ、しかもその発振振幅及び周波数を調整することが可能となる。
【００１３】
また、本発明の一態様に係る周期パルス発生回路によれば、前記論理積回路、前記論理和回路及び前記排他的論理和回路の何れかは、ＣＭＯＳ電流モードロジック回路で構成されることを特徴とする。
これによって、ＣＭＯＳ電流モードロジック回路で論理回路を構成するので高周波でエネルギー効率の良い回路の構成が可能となり、しかもその発する信号の振幅を調整することが可能となる。
【００１４】
また、本発明の一態様に係る周期パルス発生回路によれば、前記リング発振回路は、位相固定ループに含まれ、該位相固定ループは所定の基準周波数信号に位相同期するように制御されることを特徴とする。
これによって、リング発振回路は位相固定ループに含まれ所定の基準周波数に位相固定されるので、その発振周波数は所定の値に固定され正確な周波数の周期パルス信号の発生が可能となる。
【００１５】
また、本発明の一態様に係る周期パルス発生回路によれば、前記リング発振回路と相似な特性を持つ素子により構成された第２のリング発振回路と、前記第２のリング発振回路を含み所定の基準周波数となる信号に位相同期するように制御される第２の位相固定ループとを備え、前記第２のリング発振回路の流入電流は前記第２の位相固定ループの位相同期制御により制御されることを特徴とする。
【００１６】
これによって、周期パルス発生に使用されるリング発振回路と相似な特性を持つ第２のリング発振回路があり、この第２のリング発振回路が位相固定ループで所定の基準周波数に位相固定された時に、第２のリング発振回路の発振周波数制御信号と相似な信号で、当該周期パルス発生回路の発振周波数が制御されるので、正確な周波数の周期パルスを発生することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係るパルス発生回路について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る周期パルス発生回路の要部を示す回路図、図２は、その動作を模式的に示すタイム図である。
図１において１０１〜１０３はリング状に接続されたインバータ回路であり、リング発振回路を構成する。それぞれの出力端子にはＮ１〜Ｎ３のように端子名が付けられている。各出力端子Ｎ１，Ｎ２，Ｎ３は、図２に示すように各インバータ回路１０１〜１０３の遅延時間ｔｄずつの遅れを伴って周期的な信号を発生する。
【００１８】
否定論理積回路１０４〜１０６は、それらの入力端子が各インバータ回路１０１〜１０３の出力端子Ｎ１〜Ｎ３に接続されており、出力端子Ｎ３とＮ１、Ｎ１とＮ２、Ｎ２とＮ３の双方の信号がＨ（ハイレベル）のときにＬ（ローレベル）を端子ＮＤ１〜ＮＤ３に出力する。
否定論理和回路１０７（負論理の否定論理和回路）は、その入力端子が各否定論理積回路１０４〜１０６の出力端子ＮＤ１〜ＮＤ３に接続されており、各ＮＤ１〜ＮＤ３が一つでもＬのとき出力端子ＮＲにＨを出力し、目的のパルス波形が得られる。
【００１９】
なお、図２では、それぞれの否定論理積回路１０４〜１０６及び否定論理和回路１０７が遅れを伴って信号を出力する状況も図示されている。例えば同図において時間ｔ１でＮ１，Ｎ２がＨであるがＮＤ１は即座にＬを出力せず時間ｔｄ遅れて、時間ｔ２でＬを出力する。さらにＮＲは時間ｔｄ遅れて時間ｔ３でＨを出力する。
なお、図２は模式的な図であり、各ノードの出力がデジタル的に描かれているが、素子性能の限界近くの高周波で動作させる場合は、それらの信号出力が十分な論理レベルまで振り切れずに殆ど正弦波に近いアナログ的な信号を出力することになる。
【００２０】
否定論理積回路１０４〜１０６が出力するパルス信号のパルス幅はインバータ回路１０１〜１０３の遅延時間ｔｄのみであり、最終段の出力端子ＮＲに出力される周期信号の周期は２ｔｄとなる。これは、従来の３段リング発振回路の発振周期６ｔｄに比較すると、３倍高周波数となる効果が得られる。
即ち第１実施形態の周期パルス発生回路によれば、従来の回路では達成し得なかった高周波の周期パルス信号の発生が可能である。また、インバータ回路１０１〜１０３、否定論理積回路１０４〜１０６並びに否定論理和回路１０７しか使用しないので、簡便なＣＭＯＳ(Complementary Metal-Oxide Semiconductor)プロセスによって狭い面積上に高周波の発振回路を実現することが可能になる。従って、周期パルス発生回路を、高周波数の周期パルス信号を低コストで狭い回路面積にて実現することができる。
（第２実施形態）
図３は、本発明の第２実施形態に係る周期パルス発生回路の要部を示す回路図である。
【００２１】
３０１，３０２，３０３，…，３０ｎはインバータ回路であり、ｎ段（ｎは３以上の整数）をリング状に接続してリング発振回路を構成している。これらは、第１実施形態のインバータ回路１０１〜１０３によるリング発振回路構成に相当する。
このようなリング発振回路の発振周波数は、発振回路を構成するインバータ回路の駆動能力とそれに接続される負荷容量によって決まる。高い周波数の発振を望むならばインバータ回路の駆動能力を上げ、かつ駆動すべき負荷容量を減らさなければならない。負荷容量には、配線の浮遊容量やその信号を取り出すために接続される回路の入力容量に加えて、リング発振回路を構成するために接続される次段のインバータ回路の入力容量がある。
【００２２】
インバータ回路の駆動能力を増やせば、配線の浮遊容量や信号取り出し回路の入力容量に対しては、充放電がより急速になり発振周波数を上げることができる。しかしながら、インバータ回路の駆動能力を増やせばインバータ回路の入力容量も増大するため、駆動能力増大により高い周波数の発振を得ようとするには限度がある。配線浮遊容量や信号の取り出し回路がなければ、リング発振回路の発信周波数はそれを構成するインバータ回路の駆動能力に関係なく決まってしまう。高い周波数の発振を行わせるためには配線の浮遊容量と信号取り出し回路の容量を減らすのが効果的である。
【００２３】
このことから、各インバータ回路３０１〜３０ｎの出力側に接続される信号取り出し用のバッファ回路３１１，３１２，３１３，…，３１ｎには、その入力容量を減らすために意図的に駆動能力の低いインバータ回路を使用した。このようにして取り出した信号は、駆動能力の大きなバッファ回路３２１，３２２，３２３，…，３２ｎによって、もう一度増幅した後、論理積回路３３１，３３２，…，３３ｎによって論理積を取り、これを更に論理和回路３４０によって論理和処理で合成する。これによって、高周波の周期パルス信号を生成する。
【００２４】
このようにして、高い周波数を発振するリング発振回路を構成することが可能となり半導体集積回路の能力の限界までの高周波の周期パルス信号の発生が可能となる。
以上説明したように、第２実施形態では、リング発振回路の段数を３以上の整数ｎ段としている。ｎは普通奇数とされるが差動回路を使用すれば偶数段のリング発振回路も構成が可能である。ｎを大きくすることによってリング発振回路の発振周波数を下げることが可能となるが回路が複雑となる。得られる周期パルスの周波数はｎ＝３の場合と同じであり、またリング発振回路の消費電力も同じである。ｎ＞３の回路はリング発振回路の発振周波数がシステム内の他の部分へ雑音として影響する場合にその周波数を避けたい場合などに有効な手段となる。
【００２５】
このようにして第２実施の形態では、簡単な小規模の回路で素子限界までの高い周波数の高精度の周期パルス信号を容易に発生できる。半導体集積回路上に容易に実装が可能であり製造も容易である。
（第３実施形態）
図４は、本発明の第３実施形態に係る周期パルス発生回路の要部を示す回路図、図５は、その動作を説明するタイム図である。
【００２６】
本周期パルス発生回路は、４相の差動リング発振回路４１１と、排他的論理和回路４０６とを備えて構成されている。差動リング発振回路４１１は、同一構成の２つのフリップフロップ回路４０３，４０５を備えて構成され、フリップフロップ回路４０３，４０５は、一方４０３に代表して符号を付したように２つの否定論理和回路４０１，４０２を備えて構成されている。一方の否定論理和回路４０１はＭＯＳ型のトランジスタＭ１〜Ｍ３を備え、他方の否定論理和回路４０２はＭＯＳ型のトランジスタＭ４〜Ｍ６を備えて構成されている。
【００２７】
一方の否定論理和回路４０１は、ＮＭＯＳトランジスタＭ２，Ｍ３のゲートに印加される電圧の否定論理和がノードＱ１に出力される。ＰＭＯＳトランジスタＭ１は、負荷抵抗として働きトランジスタＭ２またはＭ３に電流が流れると電圧降下を生じ信号を出力する。また、電源は端子４０８に供給し、端子４０９は接地する。トランジスタＭ１のゲートは、端子４０４に接続され該端子４０４に印加される電圧によってトランジスタＭ１に流入する電流値を制御することができ、これによって否定論理和回路４０１の動作スピードを制御することができるようになっている。
【００２８】
同様の接続で否定論理和回路４０２を構成し、互いに一方の入力、即ちトランジスタＭ３のゲート及びＭ５のゲートを出力ノードＸＱ１及びＱ１に接続することによってセット・リセット型のフリップフロップ回路４０３を構成する。ここでノードＱ１及びＸＱ１が出力端子、Ｓ１がセット端子、Ｒ１がリセット端子となる。
このフリップフロップ回路４０３と同じ構成で、もう一つのフリップフロップ回路４０５を用意し、この２つのフリップフロップ回路によりリング発振回路４１１を構成する。即ちフリップフロップ回路４０３の出力端子Ｑ１、ＸＱ１は、各々もう一つのフリップフロップ回路４０５のリセット端子Ｒ２、セット端子Ｓ２に接続し、またフリップフロップ回路４０５の出力端子Ｑ２、ＸＱ２は、それぞれフリップフロップ回路４０３のセット端子Ｓ１、リセット端子Ｒ１に接続することにより構成することができる。これによって、位相が９０度ずつ異なる４相の発振出力Ｑ１，Ｑ２，ＸＱ１，ＸＱ２を得ることができる。
【００２９】
また、フリップフロップ回路４０３，４０５の入力端子、即ちセット、リセット端子Ｒ１，Ｓ１，Ｒ２，Ｓ２はＮＭＯＳトランジスタのゲート１つのみであり、これは第１実施形態で述べたインバータ回路をＣＭＯＳで構成する場合に比較して負荷を約１／３に軽くすることが可能である。何故ならば、ＣＭＯＳインバータ回路では、入力側にＰＭＯＳ及びＮＭＯＳの２つのトランジスタのゲートが接続され、しかもＰＭＯＳトランジスタはＮＭＯＳトランジスタに比較して約２倍の大きさを要するからである。これによって差動リング発振回路４１１は高い周波数の発振が可能である。
【００３０】
４０６は電流モードロジック回路により構成した排他的論理和回路であり、ＭＯＳ型のトランジスタＭ１３〜Ｍ２１を備えて構成されている。電流モードロジック回路は入出力として差動の信号が使われる。従って、差動対のどちらをプラス端子と考えるかにより、負論理、正論理での演算のどちらへの対応も可能であり、論理積と論理和も同一の回路で実現が可能である。ここでは以後の説明に排他的論理和という表現を使うがそれぞれの端子の解釈の仕方により他の表現も可能であることを含むものとする。
【００３１】
４相の差動リング発振回路４１１の４本の出力Ｑ１，ＸＱ１とＱ２，ＸＱ２は、それぞれ差動信号であり、その位相が９０度ずれていると考えられるから各々を２対の入力として図４のように接続すると、図５に各信号の波形を示すように、端子Ｘ，ＸＸには差動信号として、差動信号Ｑ１，ＸＱ１と差動信号Ｑ２，ＸＱ２との排他的論理和の結果が出力される。即ち、端子ＸにはＸ＝ＸＱ１・Ｑ２＋Ｑ１・ＸＱ２が、端子ＸＸにはＸＸ＝ＸＱ１・ＸＱ２＋Ｑ１・Ｑ２が出力される。このようにして、差動リング発振回路４１１の２倍の周波数の周期パルス信号Ｘ，ＸＸを得ることが可能となる。
【００３２】
また、端子４１０は、ここに印加する電圧に応じて排他的論理和回路４０６の動作電流を決めその動作速度を決定するために用いられる端子である。通常は排他的論理和回路４０６が適正なエネルギー効率で十分な動作速度が得られるような印加電圧が選ばれ印加される。また、端子４０７に与える電圧によって差動出力対に出力される信号の振幅値を決定することができる。振幅値は小さいほど高い周波数まで動作させることができるが、あまり小さいと回路のＳＮ比が悪化する。そこで、十分な動作速度とＳＮ比の取れる適正な電圧値が選ばれて端子４０７に印加される。
【００３３】
この印加で得られる出力信号は差動信号であり、通常このような高い周波数の動作では差動信号のほうが都合が良い。また出力される周期パルス信号は周波数が高いのであまり大きな振幅では、周囲の電子回路に対する雑音等の妨害となる可能性も大きくなるので、このように振幅値がある程度小さく、また自由に設定できるのは都合が良い。
この第３実施形態では、その構成要素は全て半導体集積回路上に集積することが可能であり、また素子面積も小さくてすむので、コスト的な負担を伴わずに、高速高性能の半導体集積回路を実現することができる。
【００３４】
特に、発振回路の構成要素の入力はＮＭＯＳトランジスタが１つであり負荷容量が小さくてので高速発振が可能であり、さらに高速動作が可能な電流モードロジックを使用しているので回路を構成する素子性能の限界の高い周波数で、しかも低消費電力で動作させることが可能である。
従って、簡単な回路で、高周波の精度の高いパルスを発生することが可能となる。出力したいパルス信号の振幅値も調整できるので特に高周波を使う場合には有効である。
（第４実施形態）
図６（ａ）は、本発明の第４実施形態に係る第１の周期パルス発生回路の要部を示す回路図、同図（ｂ）は、第２の周期パルス発生回路の要部を示す回路図である。
【００３５】
上記の第１〜第３実施形態ではリング発振回路を使用しており、このリング発振回路の発振周波数は回路を構成する能動素子の駆動能力とそれに接続される負荷容量によって決まる。一般に半導体集積回路上に回路を作りこんだ場合、半導体プロセスの製造ばらつきが伴い、その発振周波数は大きく変わる。第４実施形態の回路は、発生する周期パルス信号の周波数を目的の周波数に合わせるための構成である。
【００３６】
図６（ａ）の第１の周期パルス発生回路は、位相固定ループを用いて発生信号の周波数を目的の周波数に合わせる一方法による構成である。
即ち、６１０は第１〜第３実施形態に示した回路であり、リング発振回路６０１と、このリング発振回路６０１の出力から、より高周波の信号を作り出す高周波作成論理回路６０２とによって構成される。６０８はリング発振回路６０１の発振周波数を制御する制御端子であり第３実施形態の端子４０４に相当する。第１及び第２実施形態ではその制御端子に相当する端子は示されていないが、リング発振回路を構成する能動素子に流入する電流を制御するための制御素子（トランジスタ）を、その電流閉ループのどこか１箇所に挿入することにより容易にこの端子を追加することができる。このようにして、本実施の形態による周期パルス発生回路に使うリング発振回路６０１は電圧制御発振回路として考えることができる。
【００３７】
従って、そのリング発振回路６０１を含む位相固定ループによりその発振周波数を目的の周波数にすることができる。即ち、そのリング発振回路６０１の出力を分周回路６０３により適当な分周比で分周し、この分周された信号を、位相比較回路６０４によって端子６０７に入力される基準信号の周波数と位相比較し、この位相比較結果に応じて電圧発生回路６０５から出力されて端子６０８に印加される電圧を制御する。電圧発生回路６０５は、チャージポンプやローパスフィルタを含んで構成される。
【００３８】
なお、分周回路６０３の入力はリング発振回路６０１の出力からとってもよいし、破線で示すように論理回路６０２の出力から取っても良い。前者の場合は、分周する分周比を小さくできるが、一般に本実施の形態ではリング発振回路６０１から論理回路６０２に複数本の信号線が接続され、そのうちの１本だけを分周回路に接続することになるので、リング発振回路６０１の各出力線の負荷がばらつきリング発振回路６０１のデユーティ比が狂いやすい。後者の場合は、分周回路６０３の分周すべき周波数が本実施の形態の目的から言ってその素子性能の限界に近く分周しにくいが上述のような困難は回避される。どちらの場合も多少の困難が伴うが、現在可能な技術により回避可能で有る。
【００３９】
図６（ｂ）の第２の周期パルス発生回路は、位相固定ループを用いて発生信号の周波数を目的の周波数に合わせる他の方法による構成である。
６２０は第１〜第３実施形態に示した回路であり、リング発振回路６１１と、このリング発振回路６１１の出力から、より高周波の信号を作り出す高周波作成論理回路６１２とによって構成される。６１８はリング発振回路６１１の発振周波数を制御する制御端子であり第３実施形態の回路の端子４０４に相当する。第１及び第２実施形態では、その制御端子に相当する端子は示されていないが、上記に述べた方法によって容易に追加が可能である。６１３は電圧制御発振回路であり、この電圧制御発振回路６１３、分周回路６１４、位相比較回路６１５、チャージポンプ及びローパスフィルタを含んで構成される電圧発生回路６１６によって位相固定ループを構成する。
【００４０】
即ち、電圧制御発振回路６１３は、端子６１７に入力される基準周波数信号に位相固定され、基準周波数信号の周波数の分周回路６１４で分周する分周比倍の周波数で発振するように電圧発生回路６１６が発する電圧によって制御される。
ここで、リング発振回路６１１と電圧制御発振回路６１３とが、同一半導体基板上に製造された同一回路であると仮定すると、それらの特性は揃っていると考えられるので、図６のように電圧制御発振回路６１３の制御端子とリング発振回路６１１の制御端子６１８に同一の電圧を印加すれば、それらの発振周波数は一致する。即ちリング発振回路６１１は、位相固定ループで位相固定されたときの電圧制御発振回路６１３の発振周波数で発振することになり、本周期パルス発生回路の発生信号の周波数精度を高めることが可能となる。
【００４１】
上記ではリング発振回路６１１と電圧制御発振回路６１３とが同一回路であるとしたが、それらの回路を構成する構成要素（インバータ回路など）が同一であれば、回路が異なっていてもよい。即ち、同一半導体チップ上に製造することにより、同一チップ内の素子性能が一様であると考え、上記２つの発振回路６１３，６１８の性能が相似であるように作りこむことができれば、発生する周期パルス信号の周波数を目的の周波数とすることが可能である。
【００４２】
例えば、電圧制御発振回路６１３を、より多段のリング発振回路として、或いは、より負荷容量の大きい回路を意図的に作りこむことでその発振周波数を下げることによって、分周回路６１４の動作速度を下げることや回路の消費電力を下げることが可能となる。このようにして図６（ｂ）の第２の周期パルス発生回路では、同図（ａ）の第１の周期パルス発生回路で述べたような困難を取り除くことが可能となる。
【００４３】
この第４実施形態の第１又は第２の周期パルス発生回路の構成によって、半導体製造プロセスによる製造ばらつきをおさえ、精度の高い高速の周期パルス信号の発生が可能となる。
【産業上の利用可能性】
【００４４】
本発明は、半導体集積回路上に本周期パルス発生回路を作り込んでシステムオンチップ化すれば特に低コストで狭い回路面積にて実現する等その効果が大きい。特に高周波の必要な通信システムなどへの応用で効果が大きい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態に係る周期パルス発生回路の要部を示す回路図。
【図２】第１実施形態の周期パルス発生回路の動作を模式的に示すタイム図。
【図３】本発明の第２実施形態に係る周期パルス発生回路の要部を示す回路図。
【図４】本発明の第３実施形態に係る周期パルス発生回路の要部を示す回路図。
【図５】第２実施形態の周期パルス発生回路の動作を模式的に示すタイム図。
【図６】本発明の第４実施形態に係る周期パルス発生回路の要部を示す回路図。
【図７】従来の３段のリング発振回路の要部を示す回路図。
【図８】従来の３段のリング発振回路の動作を模式的に示すタイム図。
【符号の説明】
【００４６】
１０１，１０２，１０３，３０１，３０２,３０３，３０ｎ インバータ回路、１０４，１０５，１０６，１１３、３３１，３３２，３３ｎ 否定論理積回路、１０７，３４０ 否定論理和回路、４０３，４０５ フリップフロップ回路、４０６ 排他的論理和回路、４１１，６０１，６１１ リング発振回路、６０２，６１２ 高周波作成論理回路、６０４，６１５ 位相比較回路、６０５，６１６ 電圧発生回路、６１３ 電圧制御発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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