(57)【要約】      （修正有）【課題】各画素セルを確実に画素データに応じた状態に設定すること。【解決手段】１フィールド表示期間の先頭のサブフィールドＳＦ１のアドレス期間ＷWにおいて、全ての行電極対における一方の行電極と他方の行電極について交互に、夫々正極性の走査ベース電位ＢＰ＋を印加しつつ正極性の所定電位ＳＰを順次重畳させて印加すると共に、かかる書込アドレス放電の終了後に前縁部が緩やかな電位推移区間を有する負極性の壁電荷調整パルスＣＰを印加して消去放電を生起させる。その後負極性の一斉書込パルスＡＰを印加することにより壁電荷を形成させる書込放電を生起させる。【選択図】図７
2007316296.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と、前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって画像表示を行う表示装置であって、
放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対と、前記行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルと、
１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において、全ての前記行電極対における一方の行電極に夫々正極性の走査ベース電位を印加すると共に正極性の所定電位を前記一方の行電極各々に順次重畳させて印加しつつ、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内において壁電荷を形成さえるべき書込アドレス放電を生起させるアドレス手段と、
前記書込アドレス放電の終了後に前記一方の行電極各々に前縁部が緩やかな電位推移区間を有する負極性の壁電荷調整パルスを印加することにより前記第２放電セル内に形成されている壁電荷の一部を消去する消去放電を生起させる壁電荷調整手段と、を備えたことを特徴とする表示装置。
【請求項２】
前記壁電荷調整パルスの印加直後に前記一方の行電極各々に負極性の一斉書込パルスを印加することにより前記第２放電セル内において壁電荷を形成させる書込放電を生起せしめる一斉書込手段を更に備えたことを特徴とする請求項１記載の表示装置。
【請求項３】
前記一斉書込パルス及び前記壁電荷調整パルス各々のパルス電圧を連動させて調整する調整手段を更に備えたことを特徴とする請求項２記載の表示装置。
【請求項４】
前記サスティン期間において、前記行電極対における一方の行電極及び他方の行電極各々に負極性のサスティンパルスを印加するサスティン手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項５】
前記１フィールドの表示期間の少なくとも先頭のサブフィールドのアドレス期間の直前に、前記第２放電セル内において前記アドレス放電と同一放電電流方向にリセット放電を生じせしめるリセット手段を更に備えることを特徴とする請求項１記載の表示装置。
【請求項６】
前記リセット手段は、前記列電極が相対的に負極性となるように前記一方の行電極及び前記列電極間にリセットパルスを印加して前記第２放電セル内でリセット放電を生ぜしめることを特徴とする請求項１記載の表示装置。
【請求項７】
前記アドレス手段は、前記１フィールドの表示期間の先頭サブフィールドのアドレス期間において、前記列電極が相対的に負極性となるように前記一方の行電極に走査電位を印加しつつ前記列電極に前記画素データに応じた電位を印加することを特徴とする請求項１記載の表示装置。
【請求項８】
前記アドレス手段は、前記１フィールドの表示期間の先頭サブフィールドのアドレス期間において、正極性の走査ベース電位に正極性の所定電位を重畳させて得た走査電位を前記一方の行電極各々に順次印加することを特徴とする請求項１記載の表示装置。
【請求項９】
前記遮光層は前記第２放電セル内における前面基板側に形成されていることを特徴とする請求項１記載の表示装置。
【請求項１０】
前記第２放電セル内の背面基板側に２次電子放出層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項１１】
前記第１放電セル及び第２放電セルの内の第１放電セル内にのみ蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項１２】
前記第１放電セルは、前記行電極対における一方の行電極と他方の行電極とが放電空間内で第１放電間隙を介して対向する部分を含み、前記第２放電セルは、前記列電極と前記一方の行電極とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１３】
前記行電極対における一方の行電極及び他方の行電極は、夫々行方向に延びる本体部と前記画素セル毎に前記第１放電間隙を介して前記本体部から列方向に突出する突出部とを備え、
前記第１放電セルは前記突出部が放電空間内で第１放電間隙を介して対向する部分を含み、
前記第２放電セルは前記列電極と前記一方の行電極の本体部とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１４】
前記表示パネルは、隣接する前記画素セルの放電空間を行方向に区画する縦壁部と列方向に区画する横壁部とからなる隔壁と、前記画素セル内の前記第１放電セルの放電空間と前記第２放電セルの放電空間とを区画する仕切り壁とを備え、
前記第２放電セルの放電空間は隣接する前記画素セルの放電空間と前記隔壁により閉じられており、前記画素セル内の前記第1放電セルの放電空間と前記第２放電セル内の放電空間とは連通していることを特徴とする請求項１記載の表示装置。
【請求項１５】
前記行方向に隣接する前記画素セルの前記第１放電セルの放電空間は連通していることを特徴とする請求項１記載の表示装置。
【請求項１６】
表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、
１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において前記画素データに応じて前記第２放電セル内に書込アドレス放電を生起させることにより前記画素セルを前記点灯モードに設定する書込アドレス行程と、
前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間において前記画素データに応じて前記第２放電セル内に消去アドレス放電を生起させることにより前記画素セルを前記消灯モードに設定する消去アドレス行程と、を備え、
前記書込アドレス行程は、全ての前記行電極対における一方の行電極に夫々正極性の走査ベース電位を印加しつつ正極性の電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に前記書込アドレス放電を生起させ、当該書込アドレス放電の終了後に前記一方の行電極各々に前縁部が緩やかな電位推移区間を有する負極性の壁電荷調整パルスを印加することにより前記第２放電セル内に形成されている壁電荷の一部を消去する消去放電を生起させることを特徴とする表示パネルの駆動方法。
【請求項１７】
前記書込アドレス行程は、前記壁電荷調整パルスの印加直後に前記一方の行電極各々に負極性の一斉書込パルスを印加することにより前記第２放電セル内において壁電荷を形成させる書込放電を生起せしめることを特徴とする請求項１６記載の表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置及び表示パネルの駆動方法に関する
【背景技術】
【０００２】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。更に、かかる面放電方式交流型プラズマディスプレイパネルとして、各画素を担う画素セルが選択セルと表示セルとから構成される表示パネルが知られている（例えば、特許文献１参照）。かかる表示パネルは、放電空間を挟んで対向配置された前面基板及び背面基板と、その前面基板の内面に設けられている複数の行電極対と、背面基板の内面において行電極対に交叉して配列された複数の列電極とが備えられている。行電極対及び列電極の各交叉部に、表示セルＣ１と、選択セルＣ２とからなる画素セルＰＣが形成されている（特許文献１の図２及び図３参照）。かかる表示パネルを駆動する場合には、１フィールド表示期間毎に、複数のサブフィールドＳＦ各々において、各画素セルの状態を点灯セル状態及び消灯セル状態のいずれか一方に決定するアドレス行程Ｗと、点灯セル状態にある放電セルのみを繰り返し放電させるサスティン行程Ｉとを実行する（特許文献１の図７及び図８参照）。例えば先頭のサブフィールドＳＦ１のアドレス行程Ｗでは、点灯セル状態に設定させる画素セルＰＣに対してはその画素セルＰＣが属する列電極Ｄに０ボルトの電位を印加させつつ、正極性の走査パルスＳＰを行電極Ｙに印加することにより、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間においてアドレス放電を生起させる。そして、かかるアドレス行程Ｗに引き続き実行されるサスティン行程Ｉにおいて、正極性のアドレスパルスＡＰを全ての列電極Ｄに印加しつつ負極性のサスティンパルスＩＰを全ての行電極Ｙ及びＸに交互に一斉に印加する。この際、最初に行電極Ｙに印加される負極性のサスティンパルスＩＰYに応じて、上記アドレス行程Ｗにてアドレス放電の生起された画素セルＰＣを対象として、この画素セルＰＣの選択セルＣ２内における列電極Ｄ及び行電極Ｙ間で一斉に書込放電が生起される。かかる書込放電が間隙ｒを介して表示セルＣ１に拡張されることにより、この画素セルＰＣは、その表示セルＣ１内の行電極Ｙに正極性の電荷、行電極Ｘには負極性の電荷が形成された状態、すなわち、点灯セル状態に設定される。そして、点灯セル状態に設定された画素セルＰＣは、サスティンパルスＩＰが印加される度にその表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起されることになる。
【０００３】
ところが、製造上の各画素セルＰＣのバラツキ等の影響により、上記の如きアドレス放電の生起された後に、最初の負極生のパルス（サスティンパルス）が印加されても、上記書込放電を確実に生起させることができないという問題があった。
【特許文献１】特開２００５−１０７４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、かかる問題を解決すべく為されたものであり、各画素セルを確実に画素データに応じた状態（点灯セル状態、又は消灯セル状態）に設定することが可能な表示装置及び表示パネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
請求項１記載による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と、前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって画像表示を行う表示装置であって、放電空間を挟んで対向した前面基板及び背面基板と、前記前面基板の内面に表示ラインを構成する複数の行電極対と、前記行電極対を覆う誘電体層と、前記背面基板の内面に前記行電極対と交叉して配列された複数の列電極とを有し、前記行電極対と前記列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルと、１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において、全ての前記行電極対における一方の行電極に夫々正極性の電位を有する走査ベース電位を印加すると共に正極性の所定電位を前記一方の行電極各々に順次重畳させて印加しつつ、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内において壁電荷を形成さえるべき書込アドレス放電を生起させるアドレス手段と、前記書込アドレス放電の終了後に前記一方の行電極各々に前縁部が緩やかな電位推移区間を有する負極性の壁電荷調整パルスを印加することにより前記第２放電セル内に形成されている壁電荷の一部を消去する消去放電を生起させる壁電荷調整手段と、を備える。
【０００６】
又、請求項１６記載による表示パネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、１フィールド表示期間の先頭の前記サブフィールドの前記アドレス期間において前記画素データに応じて前記第２放電セル内に書込アドレス放電を生起させることにより前記画素セルを前記点灯モードに設定する書込アドレス行程と、前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間において前記画素データに応じて前記第２放電セル内に消去アドレス放電を生起させることにより前記画素セルを前記消灯モードに設定する消去アドレス行程と、を備え、前記書込アドレス行程は、全ての前記行電極対における一方の行電極に夫々正極性の走査ベース電位を印加しつつ正極性の所定電位を前記一方の行電極各々に順次重畳させて印加すると共に、前記画素データに応じた電位を前記列電極に印加することにより前記第２放電セル内に前記書込アドレス放電を生起させ、当該書込アドレス放電の終了後に前記一方の行電極各々に前縁部が緩やかな電位推移区間を有する負極性の壁電荷調整パルスを印加することにより前記第２放電セル内に形成されている壁電荷の一部を消去する消去放電を生起させる。
【発明を実施するための最良の形態】
【０００７】
本発明においては、表示ラインを担う複数の行電極対と列電極各々との交叉部に第１放電セルと遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを以下の如く駆動する。１フィールド表示期間の先頭のサブフィールドのアドレス期間において、全ての行電極対における一方の行電極に夫々正極性の走査ベース電位を印加しつつ正極性の所定電位を一方の行電極各々に順次重畳させて印加すると共に、画素データに応じた電位を列電極に印加することにより第２放電セル内に書込アドレス放電を生起させる。ここで、かかる書込アドレス放電の終了後に一方の行電極各々に前縁部が緩やかな電位推移区間を有する負極性の壁電荷調整パルスを印加することにより前記第２放電セル内に形成されている壁電荷の一部を消去する消去放電を生起させる。そして、かかる壁電荷調整パルスの印加直後に一方の行電極各々に負極性の一斉書込パルスを印加することにより第２放電セル内で壁電荷を形成させる書込放電を生起させる。つまり、書込アドレス放電に応じて形成された比較的多めの壁電荷を、壁電荷調整パルスの印加に応じた消去放電によって一部の壁電荷を消去させることにより、一斉書込パルスの印加直前に誤った放電が生起されてしまうのを防止するのである。これにより、例え各画素セルに製造上のバラツキが生じていても、各画素セルを画素データに応じた状態（壁電荷が残留する点灯モード状態、壁電荷が残留しない消灯モード状態）に確実に設定することが可能となる。
【実施例】
【０００８】
図１は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【０００９】
図１に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、入力映像信号に応じてＰＤＰ５０を駆動制御する駆動制御回路５４とから構成される。
【００１０】
ＰＤＰ５０は、列電極ドライバ５５、第１行電極ドライバ５１０、第２行電極ドライバ５２０、及び表示電極形成部ＤＰＥからなる。
【００１１】
表示電極形成部ＤＰＥには、表示画面の列方向（上下方向）に夫々伸長している帯状の列電極（アドレス電極）Ｄ1〜Ｄmが形成されている。更に、表示電極形成部ＤＥには、表示画面の行方向（左右方向）に夫々伸長している帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々が、図１に示す如く、ＸＹ交互に且つ番号順に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ1、Ｙ1)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ1〜Ｄmとの各交叉部、つまり図１中の一点鎖線にて囲まれた単位発光領域には画素を担う画素セルＰＣが形成されている。
【００１２】
図２〜図４は、表示電極形成部ＤＰＥの構造の一部を抜粋して示す図である。
【００１３】
尚、図２は、ＰＤＰ５０の表示面側から眺めた平面図である。又、図３は図２に示されるＶ−Ｖ線から眺めた断面図であり、図４は図２に示されるＷ−Ｗ線から眺めた断面図である。
【００１４】
図２に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長するバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長するバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定長の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。尚、上記バス電極Ｙｂ及びＸｂは夫々、図３に示す如き黒色の遮光導電層ＢＥと主導電層ＭＥとから構成される。
【００１５】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した誘電体層嵩上げ部１２が形成されている。尚、誘電体層嵩上げ部１２は、黒色または暗色の顔料を含んだ光吸収層からなり、ＰＤＰ５０の表示面側から眺めた場合には図２の２点鎖線にて示される領域に形成されている。誘電体層嵩上げ部１２の表面及び誘電体層嵩上げ部１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層ＭＧによって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。
【００１６】
第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図４に示すように、誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと誘電体層嵩上げ部１２との間には、放電ガスの流通が可能な隙間ｒが存在する。ところが、誘電体層１１の表面上において第１横壁１５Ａに対向した部分には図３に示す如く誘電体層嵩上げ部１２が設けられている。これら第１横壁１５Ａ及び誘電体層嵩上げ部１２によって放電ガスの流通が遮断されている。
【００１７】
上記第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。尚、かかる画素セルＰＣは、図２及び図３に示す如く、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。
【００１８】
列電極保護層１４上における選択セルＣ２に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。
【００１９】
一方、列電極保護層１４上における表示セルＣ１に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。
【００２０】
上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。
【００２１】
このように、表示セルＣ１は、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。又、図３に示すように、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ、誘電体層嵩上げ部１２及び保護層ＭＧによって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き隙間ｒにて連通している。又、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、誘電体層嵩上げ部１２及び第１横壁１５Ａによって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００２２】
駆動制御回路５４は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５４は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤSとし、これを図５に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図５に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５４は、１画面分の画素駆動データＧＤ1、1〜ＧＤn、m毎に、これら画素駆動データＧＤ1、1〜ＧＤn、m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、1〜ＧＤn、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、1〜ＧＤn、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、1〜ＧＤn、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、1〜ＧＤn、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２３】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５４は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつ列電極ドライバ５５に供給する。
【００２４】
更に、駆動制御回路５４は、図６に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種駆動制御信号を、列電極ドライバ５５、第１行電極ドライバ５１０及び第２行電極ドライバ５２０各々に供給する。
【００２５】
ここで、図６に示す発光駆動シーケンスは、映像信号における各単位表示期間（１フィールド又は１フレーム表示期間）内において、１５個のサブフィールドＳＦ１〜ＳＦ１５毎に以下の如き駆動を実施させるものである。
【００２６】
図６において、先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉを順に実行する。サブフィールドＳＦ２〜ＳＦ１５各々では、奇数行選択消去アドレス行程ＷOR、サスティン行程Ｉ、偶数行選択消去アドレス行程ＷER及びサスティン行程Ｉを順に実行する。
【００２７】
図７は、図６に示す発光駆動シーケンスに従って、列電極ドライバ５５、第１行電極ドライバ５１０、及び第２行電極ドライバ５２０各々が列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスを示す図である。尚、図７は、図６に示すサブフィールドＳＦ１〜ＳＦ１５の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２及びＳＦ３での動作のみを抜粋して示すものである。
【００２８】
先ず、サブフィールドＳＦ１のリセット行程Ｒでは、第１行電極ドライバ５１０が、後述するサスティンパルスに比して立ち上がり変化の緩やかなパルス波形を有する正極性のリセットパルスＲＰを発生し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、サブフィールドＳＦ１のリセット行程Ｒでは、第２行電極ドライバ５２０が、上記の如きリセットパルスＲＰを発生し、これを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。
【００２９】
このように、リセット行程Ｒでは、図７に示す如き立ち上がり時の電圧推移が緩やかな波形を有する正極性のリセットパルスＲＰがＰＤＰ５０の全ての行電極Ｘ及びＹに同時に印加される。かかるリセットパルスＲＰの印加に応じて、全ての画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄにおいて微弱なリセット放電が生起される。かかるリセット放電終息後、選択セルＣ２内の列電極Ｄ上には正極性の電荷が形成され、行電極Ｙ上には負極性の電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。すなわち、リセット行程Ｒの実行により、全ての画素セルＰＣは、その表示セルＣ１内の行電極Ｘ及びＹに互いに同一極性の電荷が形成された状態である、消灯モードに初期化される。
【００３０】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、第１行電極ドライバ５１０が、図７に示す如き、正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+（走査ベース電位）を発生し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、この間、第１行電極ドライバ５１０は、走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰ（走査電位）を発生して、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。
【００３１】
又、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、第２行電極ドライバ５２０が、図７に示す如き正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+を発生し、これを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。更に、この間、第２行電極ドライバ５２０は、走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に順次、択一的に印加して行く。
【００３２】
この間、列電極ドライバ５５は、サブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。一方、消灯モードに設定されるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。
【００３３】
上記選択書込アドレス行程ＷWにおいて、行電極Ｙ1〜Ｙnに対する走査パルスＳＰの印加が全て終了したら、行電極Ｘ及びＹに印加されている走査ベースパルスＢＰ+はピーク電位Ｖ１から徐々に低下して０ボルトに推移する。ここで、第１行電極ドライバ５１０は、図７に示す如き、０ボルトの状態から緩やかに負極生のピーク電位−Ｖeに到る波形を有する壁電荷調整パルスＣＰを生成し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。又、この間、第２行電極ドライバ５２０も上記壁電荷調整パルスＣＰを生成し、これを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。
【００３４】
すなわち、走査ベースパルスＢＰ+の印加終了直後に、負極生のピーク電位−Ｖeを有する壁電荷調整パルスＣＰが全ての行電極Ｘ及びＹに印加されるのである。かかる壁電荷調整パルスＣＰの印加に応じて、各画素セルＰＣの選択セルＣ２内において壁電荷の量を減らす為の微弱な消去放電が生起される。かかる消去放電により、上記選択書込アドレス放電によって選択セルＣ２内に形成された電荷の内で余剰分の電荷が消去される。すなわち、後述する一斉書込パルスＡＰの印加に応じた書込放電を確実に生起させる為に、その直前の段階において選択セルＣ２内に残留する壁電荷の一部（所定量分だけ）消去するという、壁電荷量の調整を行うのである。尚、走査ベースパルスＢＰ+の立ち下がり区間、及び上記壁電荷調整パルスＣＰが印加されている間に亘り、列電極ドライバ５５は、図７に示す如き正極性の一定電位を全ての列電極Ｄに印加する。
【００３５】
そして、上記壁電荷調整パルスＣＰの印加後、第１行電極ドライバ５１０は、図７に示す如き負極性のピーク電位（−Ｖs）を有する一斉書込パルスＡＰを発生して、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に同時に印加する。かかる一斉書込パルスＡＰの印加に応じて、奇数番目の表示ラインに属する画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内における行電極Ｙ及び列電極Ｄ間において書込放電が生起される。そして、かかる書込放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣの表示セルＣ１内では、行電極Ｘには負極性の電荷、行電極Ｙには正極性の電荷が形成された状態となる。つまり、この画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態のままであるので、消灯モードの状態が維持される。
【００３６】
ここで、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に対する一斉書込パルスＡＰの印加が終了したら、第２行電極ドライバ５２０は、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。かかる一斉書込パルスＡＰの印加に応じて、偶数番目の表示ラインに属する画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内における行電極Ｙ及び列電極Ｄ間において書込放電が生起される。そして、かかる書込放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。よって、この際、偶数番目の表示ラインに属する画素セルＰＣの表示セルＣ１内では、行電極Ｘには負極性の電荷、行電極Ｙには正極性の電荷が形成された状態となる。つまり、この画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態のままであるので、消灯モードの状態が維持される。
【００３７】
このように、選択書込アドレス行程ＷWによれば、上記リセット行程Ｒにて消灯モードに初期化された画素セルＰＣは、画素データに応じて選択的に点灯モードに遷移するのである。
【００３８】
次に、先頭サブフィールドＳＦ１のサスティン行程Ｉでは、第１行電極ドライバ５１０が、図７に示すように、負極性のピーク電位（−Ｖs）を有するサスティンパルスＩＰを発生し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。かかるサスティンパルスＩＰの印加に応じて、上記点灯モードの状態にある画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。尚、図７に示されるように、サスティンパルスＩＰのパルス電圧は、上記一斉書込パルスＡＰのパルス電圧と同一の電圧（−Ｖs）である。
【００３９】
次に、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）の奇数行選択消去アドレス行程ＷORでは、第１行電極ドライバ５１０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ-を発生し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、この間、第１行電極ドライバ５１０は、この走査ベースパルスＢＰ-のピーク電位（−Ｖ２）に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ２（又はＤＢ３〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で奇数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、奇数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００４０】
このように、上記選択消去アドレス行程ＷORの実行により、奇数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４１】
尚、サブフィールドＳＦ２において上記選択消去アドレス行程ＷORの終了直後に実施されるサスティン行程Ｉでは、第２行電極ドライバ５２０が、負極性のピーク電位を有するサスティンパルスＩＰを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加する。かかるサスティンパルスＩＰの印加に応じて、点灯モードの状態にある画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴って蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００４２】
そして、かかるサスティン行程Ｉの終了直後に実施される偶数行選択消去アドレス行程ＷERでは、第２行電極ドライバ５２０が、図７に示す如き、負極性のピーク電位（−Ｖ２）を有する走査ベースパルスＢＰ-を発生し、これを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加する。更に、この間、第２行電極ドライバ５２０は、上記走査ベースパルスＢＰ-のピーク電位（−Ｖ２）に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、サブフィールドＳＦ２（又はＳＦ３〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ２（又はＤＢ３〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で偶数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、偶数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、偶数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００４３】
このように、上記選択消去アドレス行程ＷERの実行により、偶数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４４】
サブフィールドＳＦ２において上記選択消去アドレス行程ＷERの終了直後に実施されるサスティン行程Ｉでは、第１行電極ドライバ５１０が、図７に示す如き、負極性のピーク電位を有するサスティンパルスＩＰを発生し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。かかるサスティンパルスＩＰの印加に応じて、上記点灯モードの状態にある画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起され、このサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００４５】
尚、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、第２行電極ドライバ５２０が、負極性のピーク電位を有するサスティンパルスＩＰを断続的に繰り返し発生して、奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2、及びＹn各々に印加する。更に、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、上述した如く偶数番目の行電極Ｙ及び奇数番目の行電極Ｘに印加されたサスティンパルスＩＰとは異なるタイミングにて、第１行電極ドライバ５１０が、負極性のサスティンパルスＩＰを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2、及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。尚、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、そのサブフィールドに割り当てられている輝度重みに対応した回数だけ繰り返しサスティンパルスＩＰが印加される。よって、サブフィールドＳＦ３〜ＳＦ１５各々のサスティン行程Ｉでは、点灯モードに設定されている画素セルＰＣの表示セルＣ１内における行電極Ｘ及びＹ間において繰り返しサスティン放電が生起され、そのサスティン放電の回数に対応した輝度が視覚されることになる。
【００４６】
そして、図６及び図７に示される駆動を、図５に示す如き１６通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図５に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１５各々の内の１のサブフィールドの選択消去アドレス行程ＷOR又はＷERのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、１フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図５に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００４７】
ここで、図１に示されるプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図２及び図３に示す如き表示セルＣ１及び選択セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に選択セルＣ２内にて生起させるようにしている。この際、選択セルＣ２には、リセット放電及びアドレス放電に伴って蛍光体層１６から放射される光が前面透明基板１０を通過して外部に漏れる量を低減させるべく、図３に示す如き遮光導電層ＢＥが各バス電極Ｘｂ及びＹｂに設けられている。すなわち、リセット放電及びアドレス放電に伴って蛍光体層１６から放射される光の一部が遮光導電層ＢＥによって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。又、選択セルＣ２内には、その背面基板１３側に図３に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。
【００４８】
そこで、先頭のサブフィールドＳＦ１の選択書込アドレス行程ＷWでは、図７に示す如き正極性の走査パルスＳＰを行電極Ｙに印加すると同時に、０ボルトの画素データパルスＤＰを列電極Ｄに印加することにより、列電極Ｄを相対的に陰極側にして、アドレス放電を生起させるようにしている。これにより、選択セルＣ２内に形成されている２次電子放出材料層３０が陰極側となるので、この２次電子放出材料層３０から効果的に２次電子が放出されるようになり、選択セルＣ２内においてアドレス放電が確実に生起されるようになる。
【００４９】
更に、図７に示す駆動においては、走査パルスＳＰが印加された行電極Ｙ以外の行電極Ｙと列電極Ｄとの間での誤ったアドレス放電を防止すべく、リセット行程Ｒでは、アドレス放電と同様に行電極及び列電極間でリセット放電を生起させるようにしている。行電極Ｙと列電極Ｄ間でリセット放電を生起させると、選択セルＣ２内の列電極Ｄには正極性の壁電荷、行電極Ｙには負極性の壁電荷が夫々形成される状態となる。このような壁電荷の形成状態において、正極性の走査パルスＳＰの印加により選択セルＣ２内にアドレス放電を生起させるには、この走査パルスＳＰを高電圧にする必要がある。換言すると、選択セルＣ２内の列電極Ｄに正極性の壁電荷、行電極Ｙに負極性の壁電荷が形成された状態では、列電極Ｄ及び行電極Ｙ間に比較的高い電圧が印加されない限り放電は生起されないので、誤放電が防止されるのである。
【００５０】
ところが、先頭のサブフィールドＳＦ１の選択書込アドレス行程ＷWでは、図７に示す如く最も高い電圧を有する走査パルスＳＰに応じて選択書込アドレス放電を生起させているので、この際、選択セルＣ２内には多くの壁電荷が形成される。よって、かかる選択書込アドレス放電の生起後、行電極Ｙ上に印加された電位を走査ベースパルスＢＰ+に基づく正極性の電位Ｖ１から接地電位（０ボルト）に変化させるだけで誤放電が生起されてしまい、その壁電荷量が低減してしまう。
【００５１】
そこで、先頭サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、走査ベースパルスＢＰ+によって行電極Ｘ及びＹに印加される電位Ｖ１を緩やかに低下させるようにしたのである。これにより、走査ベースパルスＢＰ+の電位の立ち下がり区間において生起されてしまう誤放電を微弱化することができるので、選択セルＣ２内の壁電荷量の低減が抑制される。
【００５２】
更に、図７に示される駆動では、選択書込アドレス行程ＷWにおいて走査ベースパルスＢＰ+の印加後、壁電荷調整パルスＣＰを全行電極Ｘ及びＹに印加することにより、微弱な消去放電を各選択セルＣ２内で生起させるようにしている。すなわち、上記選択書込アドレス放電に応じて形成された比較的多めの壁電荷をかかる消去放電によって一部だけ消去することにより、一斉書込パルスＡＰの印加に応じた書込放電を生起させる前に誤った放電が生起されてしまうのを防止するのである。これにより、一斉書込パルスＡＰの印加に応じて各選択セルＣ２内において書込放電を確実に生起させることが可能となる。
【００５３】
よって、上述した如き壁電荷調整によれば、例え製造上のばらつき等が生じていても上記の如き誤放電が防止されるので、各画素セルを確実に画素データに応じた状態（点灯セル状態、又は消灯セル状態）に設定することが可能になる。
【００５４】
ここで、一斉書込パルスＡＰの印加に応じて確実に書込放電を生起させる為には、壁電荷調整パルスＣＰのピーク電位（−Ｖe）を適切な値に調整する必要がある。
【００５５】
図８（ａ）は、壁電荷調整パルスＣＰのピーク電位（−Ｖe）が適切な電位である場合に、一斉書込パルスＡＰの印加に応じて生起される書込放電の状態を模式的に表す図である。このように、壁電荷調整パルスＣＰのピーク電位（−Ｖe）が適切な電位であれば、図８（ａ）に示されるように、一斉書込パルスＡＰのピーク電位の区間において放電が生起され、これが壁電荷を形成させる書込放電となる。
【００５６】
しかしながら、壁電荷調整パルスＣＰのピーク電位（−Ｖe）が適切な電位よりも低い場合には、この壁電荷調整パルスＣＰによって生起される消去放電が弱くなり、所定量分の壁電荷を消去できなくなる。すると、選択セルＣ２内に残留する壁電荷の量が過剰気味となり、図８（ｂ）のように、一斉書込パルスＡＰのピーク電位の直前の段階で放電が生起されてしまう。この際、かかる放電は壁電荷を消去する消去放電となり、正しい書込が為されなくなる。
【００５７】
一方、壁電荷調整パルスＣＰのピーク電位（−Ｖe）が適切な電位よりも高い場合には、この壁電荷調整パルスＣＰによって生起される消去放電が強くなり、所定量分以上の壁電荷が消去されてしまう。すると、選択セルＣ２内に残留する壁電荷の量が不足気味となり、図８（ｃ）のように、一斉書込パルスＡＰのピーク電位のタイミングで書込放電が生起されても、その放電自体が弱い為、十分な量の壁電荷を形成できなくなる。
【００５８】
そこで、図８（ｂ）及び図８（ｃ）の如き状態に到らない範囲内で、壁電荷調整パルスＣＰのピーク電位（−Ｖe）を調整するのである。尚、この範囲内に収まるように壁電荷調整パルスＣＰのピーク電位（−Ｖe）を調整するにあたり、図１に示される第１行電ドライバ５１０及び第２行電極ドライバ５２０においては、かかる壁電荷調整パルスＣＰ及び一斉書込パルスＡＰ各々のピーク電位を連動して調整できる構成となっている。
【００５９】
図９は、第１行電ドライバ５１０及び第２行電極ドライバ５２０各々内から、壁電荷調整パルスＣＰ及び一斉書込パルスＡＰを発生するパルス発生部のみを抜粋して示す図である。
【００６０】
図９において、電圧調整回路５１１は、電源電位ＶDDを調整信号に応じた電位ＶCCに調整しこれを壁電荷調整パルス発生回路５１２及び一斉書込パルス発生回路５１３各々に供給する。壁電荷調整パルス発生回路５１２は、かかる電位ＶCCに基づいて図７に示す如き負極性のピーク電位（−Ｖe）を有する壁電荷調整パルスＣＰを発生し、これを駆動制御回路５４から供給された駆動制御信号に応じて、偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。一斉書込パルス発生回路５１３は、かかる電位ＶCCに基づいて図７に示す如き負極性のピーク電位（−Ｖs）を有する一斉書込パルスＡＰを発生し、これを駆動制御回路５４から供給された駆動制御信号に応じて、偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に同時に印加する。又、電圧調整回路５２１は、電源電位ＶDDを調整信号に応じた電位ＶCCに調整しこれを壁電荷調整パルス発生回路５２２及び一斉書込パルス発生回路５２３各々に供給する。壁電荷調整パルス発生回路５２２は、かかる電位ＶCCに基づいて図７に示す如き負極性のピーク電位（−Ｖe）を有する壁電荷調整パルスＣＰを発生し、これを駆動制御回路５４から供給された駆動制御信号に応じて、奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。一斉書込パルス発生回路５２３は、かかる電位ＶCCに基づいて図７に示す如き負極性のピーク電位（−Ｖs）を有する一斉書込パルスＡＰを発生し、これを駆動制御回路５４から供給された駆動制御信号に応じて、奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。
【００６１】
すなわち、調整信号によって壁電荷調整パルスＣＰのピーク電位を高めるべき調整を行うと、壁電荷調整パルス発生回路５１２（５２２）及び一斉書込パルス発生回路５１３（５２３）各々に供給される電位ＶCCが高くなり、壁電荷調整パルスＣＰ及び一斉書込パルスＡＰ各々のピーク電位が連動して高まる。一方、壁電荷調整パルスＣＰのピーク電位を低下させるべき調整を行うと、壁電荷調整パルス発生回路５１２（５２２）及び一斉書込パルス発生回路５１３（５２３）各々に供給される電位ＶCCが低くなるので、壁電荷調整パルスＣＰ及び一斉書込パルスＡＰ各々のピーク電位が連動して低下するのである。
【００６２】
この際、図８（ｂ）及び図８（ｃ）の如き状態に到らない範囲内において、壁電荷調整パルスＣＰのピーク電位（−Ｖe）が比較的高めに設定された場合、つまりパルスの振幅が小となる場合には、壁電荷調整パルスＣＰの印加に応じて生起される消去放電が比較的弱くなるので、消去される壁電荷の量も少なくなる。よって、選択セルＣ２内に残留する壁電荷の量も比較的多めとなり、この際、一斉書込パルスＡＰのピーク電位（−Ｖs）が高くても、つまり一斉書込パルスＡＰの振幅が小となる場合にも確実に書込放電を生起させることが可能になる。
【００６３】
そこで、図９に示される電圧調整回路５１１（５２２）にて、壁電荷調整パルスＣＰ及び一斉書込パルスＡＰ各々のパルス電圧を連動させて調整できるようにすることにより、壁電荷調整パルスＣＰのパルス電圧が最適値に設定されれば自動的に一斉書込パルスＡＰのパルス電圧も最適値に設定されるようにしたのである。
【図面の簡単な説明】
【００６４】
【図１】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図２】図１に示されるＰＤＰ５０における表示電極形成部ＤＰＥの構造の一部を表示面側から眺めた平面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図６】図１に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。
【図７】図６に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図８】一斉書込パルスＡＰの印加に応じて生起される書込放電を模式的に表す図である。
【図９】第１行電ドライバ５１０及び第２行電極ドライバ５２０各々内から、壁電荷調整パルスＣＰ及び一斉書込パルスＡＰを発生するパルス発生部のみを抜粋して示す図である。
【符号の説明】
【００６５】
５０      ＰＤＰ
５４      駆動制御回路
５５      アドレスドライバ
510       第１行電極ドライバ
511,521   電圧調整回路
512,522   壁電荷調整パルス発生回路
513,523   一斉書込パルス発生回路
520       第２行電極ドライバ
Ｃ１      表示セル
Ｃ２      選択セル
DPE      表示電極形成部
ＰＣ      画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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