(57)【要約】      （修正有）【課題】集積化ＭＯＳキャパシタの製造工数の削減を図る。【解決手段】ＭＯＳトランジスタおよびＭＯＳキャパシタを集積化する半導体装置の製法において、（Ａ）トランジスタ形成領域１００Ｐ内に第１導電型の不純物でチャネルドープを行い、同時に、キャパシタ形成領域２００Ｃ内に第１導電型の第１不純物層３８を形成する工程と、（Ｂ）トランジスタ形成領域１００Ｐにゲート絶縁層７０を形成し、キャパシタ形成領域２００Ｃの第１不純物層３８の上方に誘電体層３０を形成する工程（Ｃ）ゲート絶縁層７０の上方にゲート電極７２を形成する工程、（Ｄ）誘電体層３０の上方に導電層３２を形成する工程、（Ｅ）トランジスタ形成領域１００Ｐに第２導電型のソース７４およびドレイン７６を形成する工程と、（Ｆ）キャパシタ形成領域２００Ｃの導電層３２の側方の半導体層１０内に、第１導電型の第２不純物層３４および第３不純物層３６を形成する工程を含む。【選択図】      図１
2007081040.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体層に素子分離領域を形成する工程と、
（Ｂ）トランジスタ形成領域の前記半導体層内に第１導電型の第１ウェルを形成する工程と、
（Ｃ）キャパシタ形成領域の前記半導体層内に第２導電型の第２ウェルを形成する工程と、
（Ｄ）前記トランジスタ形成領域の前記半導体層内に第１導電型の不純物を注入してチャネルドープを行い、同時に、前記キャパシタ形成領域の前記半導体層内に第１導電型の第１不純物層を形成する工程と、
（Ｅ）前記トランジスタ形成領域にゲート絶縁層を形成し、前記キャパシタ形成領域の前記第１不純物層の上方に誘電体層を形成する工程と、
（Ｆ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（Ｇ）前記誘電体層の上方に導電層を形成する工程と、
（Ｈ）前記トランジスタ形成領域に第２導電型のソース領域およびドレイン領域を形成する工程と、
（Ｉ）前記キャパシタ形成領域の前記導電層の側方であって前記半導体層内に、第１導電型の第２不純物層および第３不純物層を形成する工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載される半導体装置を縮小化するための研究開発が行われている。このような技術として、トランジスタと、ＭＯＳキャパシタとを同一基板（同一チップ）に混載し、電子機器に搭載される半導体装置の全体を縮小化する方法がある（例えば特開平５−８２７３０号公報参照）。
【特許文献１】特開平５−８２７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、生産性の向上および生産コストの低減を図ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る半導体装置の製造方法は、
（Ａ）半導体層に素子分離領域を形成する工程と、
（Ｂ）トランジスタ形成領域の前記半導体層内に第１導電型の第１ウェルを形成する工程と、
（Ｃ）キャパシタ形成領域の前記半導体層内に第２導電型の第２ウェルを形成する工程と、
（Ｄ）前記トランジスタ形成領域の前記半導体層内に第１導電型の不純物を注入してチャネルドープを行い、同時に、前記キャパシタ形成領域の前記半導体層内に第１導電型の第１不純物層を形成する工程と、
（Ｅ）前記トランジスタ形成領域にゲート絶縁層を形成し、前記キャパシタ形成領域の前記第１不純物層の上方に誘電体層を形成する工程と、
（Ｆ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（Ｇ）前記誘電体層の上方に導電層を形成する工程と、
（Ｈ）前記トランジスタ形成領域に第２導電型のソース領域およびドレイン領域を形成する工程と、
（Ｉ）前記キャパシタ形成領域の前記導電層の側方であって前記半導体層内に、第１導電型の第２不純物層および第３不純物層を形成する工程と、を含む。
【０００５】
この半導体装置の製造方法では、前記トランジスタ形成領域の前記半導体層内に第１導電型の前記不純物を注入してチャネルドープを行い、同時に、前記キャパシタ形成領域の前記半導体層内に第１導電型の前記第１不純物層を形成する。これにより、例えば、前記キャパシタ形成領域をレジスト層により覆った状態で、前記トランジスタ形成領域にチャネルドープを行い、別工程として、前記第１トランジスタ形成領域をレジスト層により覆った状態で、前記キャパシタ形成領域に前記第１不純物層を形成するような場合に比べ、製造工程の簡素化を図ることができる。延いては、生産性の向上および生産コストの低減を図ることができる。
【０００６】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【０００８】
１．  まず、本実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置を模式的に示す断面図である。
【０００９】
本実施形態に係る半導体装置は、半導体層１０を有する。半導体層１０は、例えばｐ型のシリコン基板などからなることができる。半導体装置には、第１トランジスタ形成領域１００Ｐと、第２トランジスタ形成領域１００Ｎと、キャパシタ形成領域２００Ｃとが設けられている。第１トランジスタ形成領域１００Ｐには、ｐ型の第１トランジスタ１００ｐが形成されている。第２トランジスタ形成領域１００Ｎには、ｎ型の第２トランジスタ１００ｎが形成されている。キャパシタ形成領域２００Ｃには、キャパシタ２００が形成されている。
【００１０】
即ち、同一基板（同一チップ）に、ｐ型の第１トランジスタ１００ｐと、ｎ型の第２トランジスタ１００ｎと、キャパシタ２００と、が混載されている。なお、図１には２つのトランジスタおよび１つのキャパシタしか記載されていないが、これは便宜的なものであって、各トランジスタおよびキャパシタの個数は特に限定されない。
【００１１】
以下、第１トランジスタ形成領域１００Ｐ、第２トランジスタ形成領域１００Ｎ、およびキャパシタ形成領域２００Ｃについて、具体的に説明する。
【００１２】
１．１．  まず、第１トランジスタ形成領域１００Ｐについて説明する。
【００１３】
第１トランジスタ形成領域１００Ｐには、ｐ型第１トランジスタ１００ｐが設けられている。第１トランジスタ形成領域１００Ｐは、素子分離領域２０に囲まれている。第１トランジスタ形成領域１００Ｐは、第２トランジスタ形成領域１００Ｎと隣り合っており、その境界には、素子分離領域２０が形成されている。
【００１４】
ｐ型第１トランジスタ１００ｐは、第１ゲート絶縁層７０と、第１ゲート電極７２と、ｐ型の第１ソース領域７４と、ｐ型の第１ドレイン領域７６と、第１チャネル領域７８と、ｎ型の第１ウェル８０と、を含む。
【００１５】
第１ゲート絶縁層７０は、第１ウェル８０内の第１チャネル領域７８の上に設けられている。第１ゲート電極７２は、第１ゲート絶縁層７０の上に形成されている。第１ソース領域７４および第１ドレイン領域７６は、第１ウェル８０内の上部であって、第１ゲート絶縁層７０下の第１チャネル領域７８と素子分離領域２０との間に形成されている。第１ウェル８０は、半導体層１０内の上部に形成されている。第１ウェル８０は、第１ソース領域７４、第１ドレイン領域７６、および第１チャネル領域７８を内包している。
【００１６】
１．２．  次に、第２トランジスタ形成領域１００Ｎについて説明する。
【００１７】
第２トランジスタ形成領域１００Ｎには、ｎ型第２トランジスタ１００ｎが設けられている。第２トランジスタ形成領域１００Ｎは、素子分離領域２０に囲まれている。
【００１８】
ｎ型第２トランジスタ１００ｎは、第２ゲート絶縁層５０と、第２ゲート電極５２と、ｎ型の第２ソース領域５４と、ｎ型の第２ドレイン領域５６と、第２チャネル領域５８と、ｐ型の第２ウェル４０と、を含む。
【００１９】
第２ゲート絶縁層５０は、第２ウェル４０内の第２チャネル領域５８の上に設けられている。第２ゲート電極５２は、第２ゲート絶縁層５０の上に形成されている。第２ソース領域５４および第２ドレイン領域５６は、第２ウェル４０内の上部であって、第２ゲート絶縁層５０下の第２チャネル領域５８と素子分離領域２０との間に形成されている。第２ウェル４０は、半導体層１０内の上部に形成されている。第２ウェル４０は、第２ソース領域５４、第２ドレイン領域５６、および第２チャネル領域５８を内包している。第２ウェル４０は、第２トランジスタ形成領域１００Ｎおよびキャパシタ形成領域２００Ｃにおいて、連続して形成されている。
【００２０】
１．３．  次に、キャパシタ形成領域２００Ｃについて説明する。
【００２１】
キャパシタ形成領域２００Ｃには、キャパシタ２００が設けられている。キャパシタ形成領域２００Ｃは、素子分離領域２０に囲まれている。キャパシタ形成領域２００Ｃは、第２トランジスタ形成領域１００Ｎと隣り合っており、その境界には、素子分離領域２０が形成されている。
【００２２】
キャパシタ２００は、誘電体層３０と、導電層３２と、ｎ型の第１不純物層３８と、ｎ型の第２不純物層３４と、ｎ型の第３不純物層３６と、ｐ型の第２ウェル４０と、を含む。
【００２３】
誘電体層３０は、第２ウェル４０内の第１不純物層３８の上に設けられている。導電層３２は、誘電体層３０の上に形成されている。第２不純物層３４および第３不純物層３６は、第２ウェル４０内の上部であって、誘電体層３０下の第１不純物層３８と素子分離領域２０との間に形成されている。第２ウェル４０は、半導体層１０内の上部に形成されている。第２ウェル４０は、第１〜第３不純物層３８，３４，３６を内包している。
【００２４】
２．  次に、本実施形態に係る半導体装置の製造方法について説明する。図２〜図４は、本実施形態に係る半導体装置の一製造工程を模式的に示す断面図である。なお、図２〜図４は、それぞれ図１に示す断面図に対応している。
【００２５】
（１）まず、公知の方法により、図２に示すように、第１トランジスタ形成領域１００Ｐの半導体層１０内にｎ型の第１ウェル８０を形成する。同様にして、第２トランジスタ形成領域１００Ｎおよびキャパシタ形成領域２００Ｃの半導体層１０内にｐ型の第２ウェル４０を形成する。なお、第１ウェル８０および第２ウェル４０を形成する順番は特に限定されない。次に、図２に示すように、例えばＳＴＩ法などにより、素子分離領域２０を形成する。
【００２６】
（２）次に、図３に示すように、半導体層１０の上に、所定のパターンのレジスト層Ｒ１を形成する。次に、レジスト層Ｒ１をマスクとして、ｐ型の不純物９０を半導体層１０内に注入してチャネルドープを行う。これにより、第２トランジスタ形成領域１００Ｎの第２チャネル領域５８が形成される。その後、レジスト層Ｒ１を除去する。
【００２７】
（３）次に、図４に示すように、半導体層１０の上に、所定のパターンのレジスト層Ｒ２を形成する。次に、レジスト層Ｒ２をマスクとして、第１トランジスタ形成領域１００Ｐの半導体層１０内にｎ型の不純物９２を注入してチャネルドープを行う。同時に、キャパシタ形成領域２００Ｃの半導体層１０内にｎ型の不純物９２を注入する。その結果、第１トランジスタ形成領域１００Ｐの第１チャネル領域７８が形成され、キャパシタ形成領域２００Ｃの第１不純物層３８が形成される。ｎ型の不純物９２としては、例えば、ヒ素（Ａｓ）やリン（Ｐ）などを用いることができる。本工程における不純物９２の注入条件としては、例えば、注入エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１．０×１０１３／ｃｍ２〜３．０×１０１３／ｃｍ２とすることができる。その後、レジスト層Ｒ２を除去する。
【００２８】
（４）次に、図１に示すように、熱酸化法により、第１トランジスタ形成領域１００Ｐの第１ゲート絶縁層７０、第２トランジスタ形成領域１００Ｎの第２ゲート絶縁層５０、および、キャパシタ形成領域２００Ｃの誘電体層３０を形成する。第１ゲート絶縁層７０、第２ゲート絶縁層５０、および誘電体層３０は、公知の方法によりパターニングされることができる。
【００２９】
次に、第１ゲート絶縁層７０の上に第１ゲート電極７２を形成し、第２ゲート絶縁層５０の上に第２ゲート電極５２を形成し、誘電体層３０の上に導電層３２を形成する。第１ゲート電極７２、第２ゲート電極５２、および導電層３２は、例えばＣＶＤ法などにより形成される。第１ゲート電極７２としては、例えばｐ型のポリシリコンなどを用いることができる。第２ゲート電極５２および導電層３２としては、例えばｎ型のポリシリコンなどを用いることができる。第１ゲート電極７２、第２ゲート電極５２、および導電層３２は、公知のリソグラフィ技術およびエッチング技術を用いてパターニングされる。
【００３０】
次に、所定のパターンを有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、ｎ型の不純物イオンを第２トランジスタ形成領域１００Ｎおよびキャパシタ形成領域２００Ｃにおける半導体層１０の所定の領域に注入する。これにより、図１に示すように、第２トランジスタ形成領域１００Ｎの第２ソース領域５４および第２ドレイン領域５６、並びに、キャパシタ形成領域２００Ｃの第２不純物層３４および第３不純物層３６が形成される。その後、レジスト層を除去する。同様にして、第１トランジスタ形成領域１００Ｐにおける半導体層１０の所定の領域に、第１ソース領域７４および第１ドレイン領域７６を形成する。
【００３１】
以上の工程によって、本実施形態に係る半導体装置を製造することができる。
【００３２】
３．  本実施形態に係る半導体装置の製造方法では、第１トランジスタ形成領域１００Ｐの半導体層１０内にｎ型の不純物９２を注入してチャネルドープを行い、同時に、キャパシタ形成領域２００Ｃの半導体層１０内にｎ型の第１不純物層３８を形成する（図４参照）。これにより、例えば、キャパシタ形成領域２００Ｃをレジスト層により覆った状態で、第１トランジスタ形成領域１００Ｐにチャネルドープを行い、別工程として、第１トランジスタ形成領域１００Ｐをレジスト層により覆った状態で、キャパシタ形成領域２００Ｃに第１不純物層３８を形成するような場合に比べ、製造工程の簡素化を図ることができる。延いては、生産性の向上および生産コストの低減を図ることができる。
【００３３】
４．  上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【００３４】
例えば、上述した実施形態における各層のｐ型とｎ型とをすべて入れ替えて半導体装置を形成することができる。
【図面の簡単な説明】
【００３５】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図３】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図４】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【符号の説明】
【００３６】
１０  半導体層、２０  素子分離領域、３０  誘電体層、３２  導電層、３４  第２不純物層、３６  第３不純物層、３８  第１不純物層、４０  第２ウェル、５０  第２ゲート絶縁層、５２  第２ゲート電極、５４  第２ソース領域、５６  第２ドレイン領域、５８  第２チャネル領域、７０  第１ゲート絶縁層、７２  第１ゲート電極、７４  第１ソース領域、７６  第１ドレイン領域、７８  第１チャネル領域、８０  第１ウェル、９０  不純物、９２  不純物、１００ｐ  第１トランジスタ、１００Ｐ  第１トランジスタ形成領域、１００ｎ  第２トランジスタ、１００Ｎ  第２トランジスタ形成領域、２００  キャパシタ，２００Ｃ  キャパシタ形成領域
【図１】
2007081040.tif 000003
【図２】
2007081040.tif 000004
【図３】
2007081040.tif 000005
【図４】
2007081040.tif 000006