(57)【要約】【課題】  異なるインタフェースを内蔵した電子機器にデバイスを接続するにあたり、いずれのインタフェースにも対応可能とし、外部端子数の削減及びコストの低減化に寄与することができる「異種インタフェース対応レジスタ」を提供すること。【解決手段】  異なるインタフェース（ＳＲＡＭ／ＡＴＡＰＩ）を内蔵した電子機器に接続可能なレジスタ２０は、所要のデータを格納しておくためのレジスタ部２４と、外部から供給される制御信号ＳＥＬとＳＲＡＭインタフェース又はＡＴＡＰＩインタフェースから供給される信号群ＳＩＧとを入力する制御部２１とを備える。この制御部２１は、制御信号ＳＥＬの設定された論理レベル（「０」又は「１」）に応じて、入力された信号群ＳＩＧからレジスタ部２４を選択するための内部選択信号ＩＣＳを生成する。【選択図】  図２
2007018403.tif 000002
【特許請求の範囲】
【請求項１】
データ転送方式の異なる第１のインタフェース及び第２のインタフェースを内蔵した電子機器に接続可能な異種インタフェース対応レジスタであって、
所要のデータを格納しておくためのレジスタ部と、
外部から供給される制御信号と前記第１のインタフェース又は第２のインタフェースから供給される信号群とを入力し、前記制御信号の設定された論理レベルに応じて、入力された信号群から前記レジスタ部を選択するための内部選択信号を生成する制御部とを備えたことを特徴とする異種インタフェース対応レジスタ。
【請求項２】
前記第１のインタフェース及び第２のインタフェースは、それぞれＳＲＡＭインタフェース及びＡＴＡＰＩインタフェースであることを特徴とする請求項１に記載の異種インタフェース対応レジスタ。
【請求項３】
前記制御部は、前記第１のインタフェースから供給される信号群に含まれる外部選択信号又は前記第２のインタフェースから供給される信号群に含まれる外部選択信号を前記制御信号の設定された論理レベルに応じて選択し、該選択した外部選択信号を前記内部選択信号として出力するロジック回路を有することを特徴とする請求項１に記載の異種インタフェース対応レジスタ。
【請求項４】
前記制御部は、前記制御信号を入力するための端子と、前記信号群を入力するための複数の入力端子とを有し、該複数の入力端子は、前記第１のインタフェースと前記第２のインタフェースのそれぞれ対応する複数の制御信号線に対応して設けられていることを特徴とする請求項１に記載の異種インタフェース対応レジスタ。
【請求項５】
前記レジスタ部は、前記内部選択信号がアクティブ状態のときに前記信号群に含まれるアドレス信号をデコードするデコード回路を有し、該デコード結果に基づいて複数の格納領域のうちいずれかの領域を選択することを特徴とする請求項１に記載の異種インタフェース対応レジスタ。
【請求項６】
ＬＳＩチップに内蔵されていることを特徴とする請求項１に記載の異種インタフェース対応レジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送を制御するインタフェース技術に係り、特に、データ転送方式の異なる複数のインタフェースを内蔵したマイクロコンピュータ等の電子機器にＳＲＡＭやＨＤＤ等の外部記憶装置（以下、単に「デバイス」ともいう。）を接続する際に有用な異種インタフェース対応レジスタに関する。
【背景技術】
【０００２】
従来の技術では、ホストとなるマイクロコンピュータ（マイコン）に外部記憶装置（デバイス）を接続するには、各デバイスにそれぞれ専用のインタフェースを内蔵させる必要があった。そのインタフェースの形態として、現状の技術では、ＳＲＡＭやフラッシュメモリ等のデバイスを接続する際に用いられるＳＲＡＭインタフェースと、ＨＤＤやＤＶＤ等のデバイスを接続する際に用いられるＡＴＡＰＩ(AT Attachment Packet Interface)インタフェースの２種類が知られている。
【０００３】
図１は、従来技術に係るＳＲＡＭインタフェースとＡＴＡＰＩインタフェースを使用したデータ転送システムの構成を概略的に示したものである。図示の例では、ＳＲＡＭインタフェース１ａとＡＴＡＰＩインタフェース１ｂを内蔵したナビゲーションユニット（ホスト側電子機器）１に、それぞれ専用のＳＲＡＭインタフェース２ａ，４ａ又はＡＴＡＰＩインタフェース６ｂ，８ｂを内蔵した各デバイス（ＳＲＡＭ２、フラッシュメモリ４、ＨＤＤ６、ＤＶＤ８）が、それぞれ対応するインタフェース及びバスを介してナビゲーションユニット１に接続されている。また、各デバイス２，４，６，８には、各インタフェース２ａ，４ａ，６ｂ，８ｂに対応してそれぞれレジスタ３，５，７，９が設けられており、各レジスタには、当該デバイスにおいて所定の機能を実現する機能ブロック（図示せず）を制御するのに用いられるデータが格納されている。各レジスタ３，５，７，９は、それぞれ対応するインタフェース２ａ，４ａ，６ｂ，８ｂを介して外部からアクセスされる。また、デバイスによっては、インタフェース、レジスタ及び機能ブロックの部分がＬＳＩ（チップ）の形態で実現されているものもある。
【０００４】
このように従来の技術では、各デバイス（ＬＳＩ）をホスト側電子機器に接続するにはそれぞれ対応する専用のインタフェース（ＳＲＡＭ／ＡＴＡＰＩ）を内蔵させる必要があり、言い換えると、ホスト側電子機器に内蔵されている特定のインタフェースに接続できるデバイス（ＬＳＩ）は限定されていた。例えば、図１の例では、ナビゲーションユニット１のＳＲＡＭインタフェース１ａに接続できるデバイスはＳＲＡＭ２とフラッシュメモリ４に限られ、ＡＴＡＰＩインタフェース１ｂに接続できるデバイスはＨＤＤ６とＤＶＤ８に限られていた。
【０００５】
上記の従来技術に関連する技術としては、例えば、特許文献１に記載されるように、通信装置と通信回線の間に接続される変換アダプタにおいて、通信装置で通信可能な信号と通信回線で使用される信号の種類が異なる場合でも、それぞれに対応した信号での通信を可能とするようにしたものがある。
【特許文献１】特開２００２−２９０６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、従来のＳＲＡＭインタフェースとＡＴＡＰＩインタフェースを使用したデータ転送システム（図１）では、ＳＲＡＭ／ＡＴＡＰＩインタフェースを内蔵したホスト側電子機器１に各デバイス２，４，６，８を接続するにはそれぞれ専用のインタフェース２ａ，４ａ，６ｂ，８ｂを内蔵させる必要があったため、ホスト側電子機器１に接続可能なデバイスが限定されるといった不都合があった。つまり、接続できるデバイスの自由度が低く、その適用範囲が狭められるといった課題があった。
【０００７】
これに対処するには、例えば、ホスト側電子機器と同様に、各デバイス（ＬＳＩ）にもＳＲＡＭインタフェースとＡＴＡＰＩインタフェースの両方を内蔵させることが考えられる。しかし、この方法では、内蔵した各インタフェース（ＳＲＡＭ／ＡＴＡＰＩ）とホスト側電子機器とを接続する制御信号線が２倍になり、それに伴いＬＳＩの外部端子数（ピン数）も増加するため、ＬＳＩのチップ外形が大きくなり、チップ単価のコストアップにつながるといった問題が生じる。また、各インタフェースに対応させてそれぞれレジスタも内蔵させる必要があり、各レジスタを制御するのに必要なロジック数がほぼ２倍になるため、チップ単価の上昇を招き、消費電力も増大するといった問題が生じる。
【０００８】
本発明は、かかる従来技術における課題に鑑み創作されたもので、異なるインタフェースを内蔵した電子機器にデバイスを接続するにあたり、いずれのインタフェースにも対応可能とし、外部端子数の削減及びコストの低減化に寄与することができる異種インタフェース対応レジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の従来技術の課題を解決するため、本発明によれば、データ転送方式の異なる第１のインタフェース及び第２のインタフェースを内蔵した電子機器に接続可能な異種インタフェース対応レジスタであって、所要のデータを格納しておくためのレジスタ部と、外部から供給される制御信号と前記第１のインタフェース又は第２のインタフェースから供給される信号群とを入力し、前記制御信号の設定された論理レベルに応じて、入力された信号群から前記レジスタ部を選択するための内部選択信号を生成する制御部とを備えたことを特徴とする異種インタフェース対応レジスタが提供される。
【００１０】
本発明に係る異種インタフェース対応レジスタによれば、制御部により、外部から供給される制御信号の設定された論理レベルに応じて、電子機器の第１、第２の異なるインタフェースのいずれか一方から供給される信号群を有効にし、その信号群から内部選択信号を生成してレジスタ部を選択するようにしている。つまり、制御部は、外部からの異なるインタフェースに対して共通かつ単一のインタフェースとして機能し、同一のレジスタ部を制御している。
【００１１】
これにより、従来の技術では外部からの異なるインタフェースに対してそれぞれ専用のインタフェースを備える必要があったものが、本発明では共通化した単一のインタフェースで済むため、この単一のインタフェース（制御部）と電子機器とを接続する制御信号線を共有することができる。その結果、外部端子数の削減及びそれに伴うコストの低減化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、添付の図面を参照しながら説明する。
【００１３】
図２は本発明の一実施形態に係る異種インタフェース（ＳＲＡＭインタフェース／ＡＴＡＰＩインタフェース）対応レジスタの要部の構成を示したものである。
【００１４】
本実施形態に係る異種インタフェース対応レジスタ２０は、基本的には、ＳＲＡＭインタフェースとＡＴＡＰＩインタフェースを内蔵したホスト側電子機器にＳＲＡＭやＨＤＤ等の外部記憶装置（デバイス）を接続してデータ転送システム（図６参照）を構築する場合に使用される。本実施形態では、異種インタフェース対応レジスタ２０はＬＳＩチップに内蔵され、このＬＳＩチップの外部端子を介してホスト側電子機器に接続され、また、所望のデバイス（あるいはシステムの機能拡張のために新たに追加するデバイス）に組み込まれて使用される。
【００１５】
本実施形態に係る異種インタフェース対応レジスタ２０は、基本的な構成として、所要のデータを格納しておくためのレジスタ部２４と、外部からアクセスされるＳＲＡＭインタフェース又はＡＴＡＰＩインタフェースに応じてレジスタ部２４の選択を制御するためのＣＳ（チップセレクト）制御部２１とを有している。さらに、異種インタフェース対応レジスタ２０を内蔵しているＬＳＩには、当該ＬＳＩの機能を実現する種々の回路（機能ブロック２７）も内蔵されており、この機能ブロック２７を制御するのに用いられるデータがレジスタ部２４に格納されている。
【００１６】
ＣＳ制御部２１は、本発明を特徴付ける機能ブロックであり、外部から供給される制御信号（ＣＳ選択信号ＳＥＬ）と、ホスト側電子機器のＳＲＡＭインタフェース又はＡＴＡＰＩインタフェースから供給される信号群ＳＩＧ（図示の例では、５本の制御信号線に相当し、当該チップ（ＬＳＩ）を選択するための外部選択信号と、レジスタ部２４内の格納領域を選択するためのアドレス信号を含む）とを入力し、ＣＳ選択信号ＳＥＬの設定された論理レベルに応じて、入力された信号群ＳＩＧからレジスタ部２４を選択するための内部選択信号ＩＣＳを生成するものである。つまり、ＣＳ制御部２１は、外部からアクセスされるＳＲＡＭインタフェースとＡＴＡＰＩインタフェースのいずれにも対応できるように機能して、レジスタ部２４をアクセスする。そして、これを実現するためにＳＲＡＭとＡＴＡＰＩに共通のロジック回路を備えており、さらに、ＣＳ選択信号ＳＥＬと信号群ＳＩＧを入力するための外部端子（ＬＳＩピン）Ｐ１〜Ｐ６を備えている。
【００１７】
ＣＳ制御部２１を構成するロジック回路は、図示のように２入力反転型のＮＯＲ（否定論理和）ゲート２２と選択ゲート２３からなっている。ＮＯＲゲート２２の一方の反転入力端には、いずれかのインタフェースから供給される信号群ＳＩＧに含まれる外部選択信号が外部端子Ｐ２を介して入力され、ＮＯＲゲート２２の他方の反転入力端には、信号群ＳＩＧに含まれるアドレス信号（ＳＲＡＭインタフェースの場合）又は外部選択信号（ＡＴＡＰＩインタフェースの場合）が外部端子Ｐ３を介して入力される。また、ＮＯＲゲート２２の出力信号は、その一方の反転入力端に入力される外部選択信号と共に、選択ゲート２３に入力される。この選択ゲート２３は、外部端子Ｐ１を介して供給されるＣＳ選択信号ＳＥＬが論理的に低いレベル（「０」レベル）に設定されているときは、外部端子Ｐ２を介して入力された外部選択信号を内部選択信号ＩＣＳとして出力し、ＣＳ選択信号ＳＥＬが論理的に高いレベル（「１」レベル）に設定されているときは、ＮＯＲゲート２２の出力信号、すなわち、外部端子Ｐ２を介して入力された外部選択信号又は外部端子Ｐ３を介して入力された外部選択信号を内部選択信号ＩＣＳとして出力する。
【００１８】
一方、レジスタ部２４は、図示のように１６の領域（レジスタ０〜レジスタ１５）に分割された格納領域２５と、各レジスタ０〜１５のうちいずれかを選択するためのデコード回路２６とを有している。各レジスタ０〜１５には、上記の機能ブロック２７を制御するのに用いられるデータが格納されている。レジスタ部２４（デコード回路２６）では、ＣＳ制御部２１から出力された内部選択信号ＩＣＳがアクティブ状態（「０」レベル）のときに、選択されたこと（アクセス）を検出し、入力された４ビットのアドレス信号ＡＤＤをデコードしてレジスタ０〜レジスタ１５のうちいずれかの格納領域２５を選択する。
【００１９】
なお、図２の構成では本発明の要旨と直接関係しないので図示を省略しているが、実際には、ホスト側電子機器（ＳＲＡＭインタフェース又はＡＴＡＰＩインタフェース）あるいは内部の機能ブロック２７からレジスタ部２４に対してデータの書き込み及び読み出しを制御するための制御信号線や、ＬＳＩ（異種インタフェース対応レジスタ２０）側からホスト側電子機器に対してデータを転送するための信号線等が設けられている。
【００２０】
次に、本実施形態に係る異種インタフェース対応レジスタ２０をホスト側電子機器に接続した場合の構成について、図３及び図４を参照しながら説明する。
【００２１】
図３は異種インタフェース対応レジスタ２０をナビゲーションユニット１０（ホスト側電子機器）のＳＲＡＭインタフェース１０ａに接続した場合の構成、図４は異種インタフェース対応レジスタ２０をナビゲーションユニット１０のＡＴＡＰＩインタフェース１０ｂに接続した場合の構成をそれぞれ示している。なお、外部端子Ｐ１〜Ｐ６（図２）と機能ブロック２７（図２）については図示を省略している。
【００２２】
本実施形態の異種インタフェース対応レジスタ２０をＳＲＡＭインタフェース１０ａに接続する場合には（図３参照）、ＣＳ制御部２１に供給する制御信号（ＣＳ選択信号ＳＥＬ）をグランドレベル（論理レベル＝「０」レベル）に設定する。この設定により、ＣＳ制御部２１は、上述したように外部端子Ｐ２を介して入力された外部選択信号（図３の例では、ＣＳ）を内部選択信号ＩＣＳとして生成し、レジスタ部２４のデコード回路２６に出力する。また、外部端子Ｐ３〜Ｐ６を介して入力されたアドレス信号（図３の例では、Ａ５〜Ａ２）は、ＣＳ制御部２１を通してレジスタ部２４のデコード回路２６に入力されると共に、最上位ビットのアドレス信号Ａ５についてはＮＯＲゲート２２の他方の反転入力端にも入力される。
【００２３】
一方、本実施形態の異種インタフェース対応レジスタ２０をＡＴＡＰＩインタフェース１０ｂに接続する場合には（図４参照）、ＣＳ制御部２１に供給する制御信号（ＣＳ選択信号ＳＥＬ）を所定の電圧レベルＶｃｃ（論理レベル＝「１」レベル）に設定する。この設定により、ＣＳ制御部２１は、上述したように外部端子Ｐ２を介して入力された外部選択信号（図４の例では、ＣＳ０）又は外部端子Ｐ３を介して入力された外部選択信号（図４の例では、ＣＳ１）を内部選択信号ＩＣＳとして生成し、レジスタ部２４のデコード回路２６に出力する。また、外部端子Ｐ４〜Ｐ６を介して入力されたアドレス信号（図４の例では、Ａ２〜Ａ０）は、外部選択信号ＣＳ１と共に、ＣＳ制御部２１を通してレジスタ部２４のデコード回路２６に入力される。
【００２４】
図５は、レジスタ部２４において行うアドレスデコードの一例を示したものである。図示の例では、レジスタ部２４内の１６の格納領域（レジスタ０〜レジスタ１５）を選択するための４ビットの信号（ＳＲＡＭインタフェースの場合はアドレス〔５〜２〕信号、ＡＴＡＰＩインタフェースの場合はＣＳ１信号とアドレス〔２〜０〕信号）の組合せを示している。ここに、アドレス〔５〜２〕信号は、図３においてアドレス信号Ａ５〜Ａ２に対応し、ＣＳ１信号及びアドレス〔２〜０〕信号は、図４において外部選択信号ＣＳ１及びアドレス信号Ａ２〜Ａ０にそれぞれ対応する。レジスタ部２４内の各レジスタ０〜１５を選択するために用いるＳＲＡＭインタフェース１０ａのアドレス〔５〜２〕信号と、ＡＴＡＰＩインタフェース１０ｂのＣＳ１信号及びアドレス〔２〜０〕信号は、各インタフェースのそれぞれ対応する４本の制御信号線（図３、図４参照）に対応している。
【００２５】
図５に示したように、ＳＲＡＭ／ＡＴＡＰＩの各インタフェース１０ａ，１０ｂのそれぞれ対応する制御信号（アドレス〔５〜２〕信号と、ＣＳ１信号及びアドレス〔２〜０〕信号）は、各ビットの組合せが同じ条件でデコードすることができる。例えば、レジスタ２を選択する場合、いずれのインタフェースからも同じビットの組合せ「００１０」でデコードすることができる。このため、ＣＳ制御部２１において内部選択信号ＩＣＳを生成するだけで、ＳＲＡＭインタフェース１０ａとＡＴＡＰＩインタフェース１０ｂのいずれからもレジスタ部２４内の同一の格納領域（レジスタ０〜１５）をアクセスすることが可能となる。このとき、ＳＲＡＭインタフェース１０ａからの指示（外部選択信号ＣＳ）とＡＴＡＰＩインタフェースからの指示（外部選択信号ＣＳ０，ＣＳ１）のいずれに基づいて内部選択信号ＩＣＳを生成するかは、外部から供給されるＣＳ選択信号ＳＥＬの設定された論理レベル（「０」又は「１」）に応じて決定される。本実施形態では、図３に示したようにＣＳ選択信号ＳＥＬが「０」レベルに設定されたときはＳＲＡＭインタフェース１０ａからの外部選択信号ＣＳが有効となり、図４に示したようにＣＳ選択信号が「１」レベルに設定されたときはＡＴＡＰＩインタフェース１０ｂからの外部選択信号ＣＳ０，ＣＳ１が有効となる。
【００２６】
以上説明したように、本実施形態に係る異種インタフェース対応レジスタ２０の構成によれば、ＣＳ制御部２１において、外部から供給されるＣＳ選択信号ＳＥＬとナビゲーションユニット１０のＳＲＡＭインタフェース１０ａ又はＡＴＡＰＩインタフェース１０ｂから供給される信号群ＳＩＧ（図２）とを入力し、ＣＳ選択信号ＳＥＬの設定された論理レベル（「０」又は「１」）に応じて、入力された信号群から内部選択信号ＩＣＳを生成してレジスタ部２４を選択し、さらにアドレス信号ＡＤＤのデコードに基づいて各レジスタ０〜１５のうちいずれかを選択するようにしている。つまり、ＣＳ制御部２１は、外部からの異なるインタフェース（ＳＲＡＭ／ＡＴＡＰＩ）に対して共通かつ単一のインタフェースとして機能し、同一のレジスタ部２４を制御している。
【００２７】
これにより、従来の技術では外部からの異なるインタフェースに対してそれぞれ専用のインタフェース（ＳＲＡＭ／ＡＴＡＰＩ）を備える必要があったものが、本実施形態では共通化した単一のインタフェースで済むため、この単一のインタフェース（ＣＳ制御部２１）とナビゲーションユニット１０（ホスト側電子機器）とを接続する制御信号線を共有することができ、その数をほぼ１／２に削減することができる。その結果、ピン数（外部端子数）を削減することができ、また、ピン数の削減によりＬＳＩのチップ外形を小さくできるため、チップ単価のコストダウンを図ることが可能となる。
【００２８】
また、ＣＳ制御部２１を構成するロジック回路２２，２３の構成を共通化することでインタフェースとなるブロック（ＣＳ制御部２１）が単一になるため、従来のようにＳＲＡＭインタフェースとＡＴＡＰＩインタフェースに対応させてそれぞれレジスタを設ける場合と比べて、レジスタ部２４を制御するのに必要なロジック数をほぼ１／２に削減することができる。さらに、ロジック数の削減により従来よりもチップ単価を安くすることができ、消費電力の低減にも寄与することができる。
【００２９】
また、ホスト側電子機器のＳＲＡＭインタフェース１０ａとＡＴＡＰＩインタフェース１０ｂのいずれにも対応できるように共通のロジック回路２２，２３を備えたインタフェース（ＣＳ制御部２１）を同じＬＳＩに内蔵しているので、このＬＳＩを介して接続可能なデバイスの適用範囲を広くする（つまり、接続し得るデバイスの自由度を高める）ことができる。その一例を図６に示す。
【００３０】
図６は、本実施形態に係る異種インタフェース対応レジスタ２０をデータ転送システムに適用した場合の構成例を概略的に示したものである。図中、（ａ）に示す例では、ナビゲーションユニット１０のＳＲＡＭインタフェース１０ａに新たなデバイス（外部記憶装置）としてＤＶＤ３５を接続するために異種インタフェース対応レジスタ２０を介在させた場合の構成を示しており、（ｂ）に示す例では、同じ外部記憶装置（ＤＶＤ）３５をナビゲーションユニット１０のＡＴＡＰＩインタフェース１０ｂに接続するために異種インタフェース対応レジスタ２０を介在させた場合の構成を示している。
【図面の簡単な説明】
【００３１】
【図１】従来技術に係るＳＲＡＭインタフェースとＡＴＡＰＩインタフェースを使用したデータ転送システムの構成を概略的に示すブロック図である。
【図２】本発明の一実施形態に係る異種インタフェース（ＳＲＡＭインタフェース／ＡＴＡＰＩインタフェース）対応レジスタの要部の構成を示す図である。
【図３】図２の異種インタフェース対応レジスタをホスト側電子機器のＳＲＡＭインタフェースに接続した場合の構成を示す図である。
【図４】図２の異種インタフェース対応レジスタをホスト側電子機器のＡＴＡＰＩインタフェースに接続した場合の構成を示す図である。
【図５】図２におけるレジスタ部において行うアドレスデコードの一例を示す図である。
【図６】図２の異種インタフェース対応レジスタをデータ転送システムに適用した場合の構成例を概略的に示すブロック図である。
【符号の説明】
【００３２】
１０…ナビゲーションユニット（ホスト側電子機器）、
１０ａ…ＳＲＡＭインタフェース、
１０ｂ…ＡＴＡＰＩインタフェース、
２０…異種インタフェース対応レジスタ、
２１…ＣＳ制御部、
２２，２３…ロジック回路、
２４…レジスタ部、
２５…格納領域（レジスタ０〜レジスタ１５）、
２６…デコード回路、
２７…機能ブロック、
３１〜３５…デバイス（外部記憶装置）、
ＡＤＤ，Ａ５〜Ａ２，Ａ２〜Ａ０…アドレス信号、
ＣＳ，ＣＳ０，ＣＳ１…外部選択信号、
ＩＣＳ…内部選択信号、
Ｐ１〜Ｐ６…外部端子（ＬＳＩピン）、
ＳＥＬ…ＣＳ選択信号（制御信号）、
ＳＩＧ…（各インタフェースから供給される）信号群。
【図１】
2007018403.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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