(57)【要約】【課題】高耐圧ＭＯＳトランジスタのＥＳＤ耐性を向上する。【解決手段】Ｎ型高濃度ドレイン層４１にＰ型シリコン基板１００の内部側から被さるようにＮ型低濃度ドリフト層１１が設けられており、同様にＮ型高濃度ソース層４２に対してＮ型低濃度ドリフト層１２が設けられている。Ｐ型のＥＳＤサージ回収層２０はドリフト層１１，１２よりも深い領域に設けられ両層１１，１２とＰＮ接合を成している。トップコンタクト層３０はＥＳＤサージ回収層２０よりも浅い領域に設けられており、基板表面１０１の平面視においてＥＳＤサージ回収層２０に重なっている。電極８１へ印加されたＥＳＤサージ電流は、ドレイン層４１へ流れ、ドリフト層１１とＥＳＤサージ回収層２０とが成す上記ＰＮ接合でのアバランシェブレークダウンによってＥＳＤサージ回収層２０へ導かれ、トップコンタクト層３０を介して電極８３へ回収される。【選択図】図４
2007150125.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の素子形成層を含む半導体基板と、
前記素子形成層内に設けられた前記第１導電型とは反対の第２導電型の第１不純物層と、
前記素子形成層内において前記第１不純物層よりも深い領域に設けられ、前記第１不純物層とともにＰＮ接合を構成し、前記素子形成層よりも高い不純物濃度を有する、前記第１導電型の第２不純物層と、
前記素子形成層内において前記第２不純物層よりも浅い領域に設けられ、前記半導体基板の平面視において前記第２不純物層に重なるように設けられた、前記第１導電型の第３不純物層とを備えることを特徴とする半導体装置。
【請求項２】
前記第２不純物層は前記第３不純物層に接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子形成層は前記半導体基板内に設けられたウェルであり、
前記第２不純物層は前記平面視において前記ウェルの全域に広がっていることを特徴とする請求項１ないし請求項２のいずれかに記載の半導体装置。
【請求項４】
前記素子形成層内に互いに隔離して設けられた前記第２導電型のドレイン層およびソース層と、
前記ドレイン層と前記ソース層との間の部分上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極とをさらに備え、
前記第１不純物層は、
前記ドレイン層に接して前記ドレイン層よりも深くまで設けられ、前記ドレイン層よりも低い不純物濃度を有する、第１部分と、
前記ソース層に接して前記ソース層よりも深くまで設けられ、前記ソース層よりも低い不純物濃度を有する、第２部分とを含み、
前記第１部分と前記第２部分との少なくとも一方が前記第２不純物層とともに前記ＰＮ接合を構成していることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１不純物層について前記第１部分と前記第２部分との両方が前記第２不純物層とともに前記ＰＮ接合を構成していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２不純物層は、前記ドレイン層、前記ソース層、前記ゲート絶縁膜、前記ゲート電極および前記第３不純物層に対向するように広がっていることを特徴とする請求項４ないし請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第１不純物層の前記第１部分および前記第２部分は前記平面視において前記ゲート電極に一部、重なっていることを特徴とする請求項４ないし請求項６のいずれかに記載の半導体装置。
【請求項８】
請求項１ないし請求項７のいずれかに記載の半導体装置の製造方法であって、
前記半導体基板上に不純物注入用のマスクを形成するマスク形成工程と、
前記マスクの側から前記半導体基板内へ前記素子形成層用の不純物を注入して前記素子形成層としてのウェルを形成するウェル形成工程と、
前記マスクの側から前記半導体基板内へ前記第２不純物層用の不純物を注入して前記第２不純物層を形成する不純物層形成工程とを備え、
前記ウェル形成工程と前記不純物層形成工程とで前記マスクを共用することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれの製造方法に関し、具体的には例えば高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタのＥＳＤ（Electro-Static Discharge）耐性を向上するための技術に関する。
【背景技術】
【０００２】
図１１に従来の第１のＮチャネル型高耐圧ＭＯＳトランジスタ１Ｚ１を説明するための断面図を示す。
【０００３】
まず、図１１に示すように、シリコン基板１００Ｚ内にはＰ型ウェル１０２Ｚが設けられており、当該Ｐ型ウェル１０２Ｚ内に、ドレイン層４１Ｚと、ソース層４２Ｚと、ドリフト層１１Ｚ，１２Ｚとが設けられている。なお、シリコン基板１００Ｚは表面１０１Ｚに形成された素子分離層１０９Ｚによって区画されている。具体的には、Ｐ型ウェル１０２Ｚ内には、互いに隔離されたＮ型高濃度ドレイン層４１ＺおよびＮ型高濃度ソース層４２Ｚが設けられており、ドレイン層４１Ｚにシリコン基板１００Ｚの内部側から被さるようにＮ型低濃度ドリフト層１１Ｚが設けられており、ソース層４２Ｚにシリコン基板１００Ｚの内部側から被さるようにＮ型低濃度ドリフト層１２Ｚが設けられている。
【０００４】
そして、ドレイン層４１Ｚとソース層４２Ｚとの間の領域（ＭＯＳトランジスタ１Ｚ１のチャネル領域を成す）上にゲート絶縁膜５０Ｚおよびゲート電極６０Ｚがこの順序で配置されている。
【０００５】
さらに、ゲート電極６０Ｚおよびゲート絶縁膜５０Ｚに被さるようにシリコン基板１００Ｚの表面１０１Ｚ上に層間絶縁膜７０Ｚが配置されている。層間絶縁膜７０Ｚにはドレイン層４１Ｚに通じるコンタクトホールが形成されており、当該コンタクトホール内にはコンタクト電極８１Ｚが配置されており、これによりコンタクト電極８１Ｚがドレイン層４１Ｚに電気的に接続されている。同様に、層間絶縁膜７０Ｚにはソース層４２Ｚに通じるコンタクトホールが形成されており、当該コンタクトホール内のコンタクト電極８２Ｚはソース層４２Ｚに電気的に接続されている。
【０００６】
また、Ｐ型ウェル１０２Ｚ内にはＰ型のトップコンタクト層３０Ｚが設けられている。層間絶縁膜７０Ｚにはトップコンタクト層３０Ｚに通じるコンタクトホールが形成されており、当該コンタクトホール内のコンタクト電極８３Ｚはトップコンタクト層３０Ｚに電気的に接続されている。
【０００７】
ここで、ＭＯＳトランジスタ１Ｚ１では、ドリフト層１１Ｚの端部はゲート電極６０Ｚの端部にゲート絶縁膜５０Ｚを介して重なっており、同様にドリフト層１２Ｚとゲート電極６０Ｚとが互いの端部において重なっている。なお、このような重なり構造（以下「ゲート−ドリフト・オーバーラップ構造」とも呼ぶ）は例えば下記特許文献１に開示されている。
【０００８】
ゲート−ドリフト・オーバーラップ構造によれば基板電流を低減できる一方で、上述の重なり部分（オーバーラップ部分）にＥＳＤ（Electro-Static Discharge）サージ電流が集中すると熱破壊を招くという問題がある。
【０００９】
このような問題は、図１２に示す従来の第２のＮチャネル型高耐圧ＭＯＳトランジスタ１Ｚ２によれば、解決しうると考えられる。当該ＭＯＳトランジスタ１Ｚ２は、上述のＭＯＳトランジスタ１Ｚ１に対して、Ｎ型高濃度ドレイン層４１Ｚの下方にＥＳＤサージ回収用Ｐ型層２１Ｚを追加した構造を有している。なお、このような構造は下記特許文献２に開示されている。
【００１０】
当該ＭＯＳトランジスタ１Ｚ２によれば、ＥＳＤサージ回収用Ｐ型層２１Ｚでのアバランシェ耐圧（図１２中のＢ部参照）を、ドリフト層１１Ｚにおけるゲート電極６０Ｚ下の端部（図１２中のＣ部参照）よりも下げ、ＥＳＤサージ電流をＢ部へ導く。これにより、Ｃ部へのＥＳＤサージ電流の集中が回避されて熱破壊が抑制されると考えられる。
【００１１】
【特許文献１】特開２００３−１００７７１号公報
【特許文献２】特開２００４−３１８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＭＯＳトランジスタ１Ｚ２では図１２中のＢ部へＥＳＤサージ電流を導いても当該電流を外部接地（ＧＮＤ）へ導く経路が確保されておらず、ＥＳＤ耐性の改善効果は小さいと考えられる。
【００１３】
本発明は、かかる点にかんがみてなされたものであり、ＥＳＤ耐性を向上しうる半導体装置およびそれの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために本発明は、半導体装置において、第１導電型の素子形成層を含む半導体基板と、前記素子形成層内に設けられた前記第１導電型とは反対の第２導電型の第１不純物層と、前記素子形成層内において前記第１不純物層よりも深い領域に設けられ、前記第１不純物層とともにＰＮ接合を構成し、前記素子形成層よりも高い不純物濃度を有する、前記第１導電型の第２不純物層と、前記素子形成層内において前記第２不純物層よりも浅い領域に設けられ、前記半導体基板の平面視において前記第２不純物層に重なるように設けられた、前記第１導電型の第３不純物層とを備えることを特徴とする。このような構成によれば、第１不純物層とともにＰＮ接合を構成する第２不純物層は素子形成層よりも不純物濃度が高いので、当該ＰＮ接合の耐圧は、第２不純物層が無い構造において第１不純物層と素子形成層とで構成されるＰＮ接合に比べて低い。このため、第１不純物層へ印加されたＥＳＤ（Electro-Static Discharge）サージ電流は、上記ＰＮ接合のアバランシェブレークダウンによって、第２不純物層へ導かれやすくなっている。そして、第２不純物層に重なって第３不純物層が設けられているので、ＥＳＤサージ電流は速やかに第２不純物層から第３不純物層へ導かれ回収される。したがって、ＥＳＤ耐性が向上する。
【００１５】
また、前記第２不純物層は前記第３不純物層に接していることが好ましい。このような構成によれば、第２不純物層と第３不純物層との間に両層よりも不純物濃度が低い領域が介在する場合に比べて、第２不純物層から第３不純物層へのＥＳＤサージ電流の回収経路がより確実になる。このため、ＥＳＤ耐性がさらに向上する。
【００１６】
また、前記素子形成層は前記半導体基板内に設けられたウェルであり、前記第２不純物層は前記平面視において前記ウェルの全域に広がっていることが好ましい。このような構成によれば、ウェルと第２不純物層とが不純物注入用マスクを共用して形成可能になるので、工程の追加を抑えて第２不純物層を形成可能な半導体装置を提供することができる。
【００１７】
また、前記素子形成層内に互いに隔離して設けられた前記第２導電型のドレイン層およびソース層と、前記ドレイン層と前記ソース層との間の部分上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とをさらに備え、前記第１不純物層は、前記ドレイン層に接して前記ドレイン層よりも深くまで設けられ、前記ドレイン層よりも低い不純物濃度を有する、第１部分と、前記ソース層に接して前記ソース層よりも深くまで設けられ、前記ソース層よりも低い不純物濃度を有する、第２部分とを含み、前記第１部分と前記第２部分との少なくとも一方が前記第２不純物層とともに前記ＰＮ接合を構成していることが好ましい。このような構成によれば、第２不純物層は素子形成層よりも不純物濃度が高いので、第２不純物層と上記ＰＮ接合を構成している第１不純物層の第１部分および／または第２部分について空乏化が促進される。このため、第１不純物層の第１部分および／または第２部分におけるゲート電極付近の端部での電圧を下げることができる。したがって、第１不純物層の第１部分および／または第２部分をゲート電極に重なるようにした構造（ゲート−ドリフトオーバーラップ構造）を採用しなくても、基板電流を低減することができる。また、ゲート−ドリフト・オーバーラップ構造の不採用により、当該重なり部分（オーバーラップ部分）にＥＳＤサージ電流が集中して生じる熱破壊が起きることがない。
【００１８】
また、前記第１不純物層について前記第１部分と前記第２部分との両方が前記第２不純物層とともに前記ＰＮ接合を構成していることが好ましい。このような構成によれば、第１不純物層の第１部分と第２部分と同時に形成可能な半導体装置を提供することができる。
【００１９】
また、前記第２不純物層は、前記ドレイン層、前記ソース層、前記ゲート絶縁膜、前記ゲート電極および前記第３不純物層に対向するように広がっていることが好ましい。このような構成によれば、例えばドレイン層の下方のみといった局所的な配置に比べて、微細なパターンのマスクを用いることなく第２不純物層を形成することができる。このため、第２不純物層を採用しても歩留まり低下を回避することができる。
【００２０】
また、前記第１不純物層の前記第１部分および前記第２部分は前記平面視において前記ゲート電極に一部、重なっていることが好ましい。このような構成によれば、ゲート−ドリフト・オーバーラップ構造によって、基板電流をさらに低減することができる。このとき、上述のようにＥＳＤサージ電流は第３不純物層へ導かれるので、第１不純物層の第１部分および／または第２部分とゲート電極との重なり部分へのＥＳＤサージ電流の集中は抑制され、熱破壊は低減される。
【００２１】
さらに、本発明は、前記半導体装置の製造方法において、前記半導体基板上に不純物注入用のマスクを形成するマスク形成工程と、前記マスクの側から前記半導体基板内へ前記素子形成層用の不純物を注入して前記素子形成層としてのウェルを形成するウェル形成工程と、前記マスクの側から前記半導体基板内へ前記第２不純物層用の不純物を注入して前記第２不純物層を形成する不純物層形成工程とを備え、前記ウェル形成工程と前記不純物層形成工程とで前記マスクを共用することを特徴とする。このような構成によれば、ウェル形成工程と不純物層形成工程とで単一のマスクを共用するので（両工程の実施順序は問わない）、ウェルと第２不純物層とで別個のマスクを形成する必要がない。したがって、工程の追加を抑えて第２不純物層を形成することができる。
【発明の効果】
【００２２】
このように本発明によれば、ＥＳＤ耐性を向上可能な半導体装置およびそれの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
図１に実施形態１に係る半導体装置１を説明するための断面図を示し、図２および図３に半導体装置１を説明するための平面図（レイアウト図）を示す。当該半導体装置１は半導体基板であるＰ型シリコン基板１００内および当該基板１００上に種々の要素が形成されて成り、以下の説明から明らかになるようにＮチャネル型高耐圧ＭＯＳトランジスタを含んでいる。すなわち、半導体装置１は、いわゆる高耐圧ＭＯＳ型半導体装置である。
【００２４】
詳細には、シリコン基板１００には基板表面１０１から所定深さまで素子形成層であるＰ型ウェル１０２が設けられており、当該Ｐ型ウェル１０２内に（したがってシリコン基板１００内に）、ドレイン層４１と、ソース層４２と、ドリフト層（第１不純物層の第１部分）１１と、ドリフト層（第１不純物層の第２部分）１２と、ＥＳＤサージ回収層（第２不純物層）２０と、トップコンタクト層（第３不純物層）３０とが設けられている。なお、シリコン基板１００は基板表面１０１に形成された素子分離層１０９によって区画されている。他方、基板表面１０１上には、ゲート絶縁膜５０と、ゲート電極６０と、層間絶縁膜７０と、コンタクト電極８１，８２，８３とが配置されている。
【００２５】
ここで、シリコン基板１００は例えば約１×１０15個／ｃｍ3のボロン濃度を有しており、Ｐ型ウェル１０２の不純物濃度は例えば１０16個／ｃｍ3オーダー程度であり、ドレイン層４１およびソース層４２はＮ型の高濃度不純物層（不純物濃度は例えば１０20個／ｃｍ3オーダー程度）であり、ドリフト層１１，１２はドレイン層４１およびソース層４２よりも不純物濃度が低いＮ型の低濃度不純物層（不純物濃度は例えば１０17個／ｃｍ3オーダー程度以下）である。また、ＥＳＤサージ回収層２０およびトップコンタクト層３０はＰ型シリコン基板１００およびＰ型ウェル１０２よりも不純物濃度が高いＰ型不純物層である（不純物濃度は例えば１０17〜１０18個／ｃｍ3オーダー程度）。
【００２６】
まず、ドレイン層４１およびソース層４２は、基板表面１０１から所定深さまで（したがってシリコン基板１００内に）それぞれ設けられているが、互いには接しておらず隔離されている。なお、両層４１，４２は近接する素子分離層１０９まで延在している。
【００２７】
ドレイン層４１にシリコン基板１００の内部側から被さるように、ドリフト層（第１不純物層の第１部分）１１がＰ型ウェル１０２内に設けられている。具体的には、ドリフト層１１はドレイン層４１に接し当該ドレイン層４１よりも深くまで延在しており、当該ドリフト層１１の端部は基板表面１０１および近接する素子分離層１０９まで延在している。同様に、ドリフト層（第１不純物層の第２部分）１２は、ソース層４２にシリコン基板１００の内部側から被さるようにＰ型ウェル１０２内に設けられている。具体的には、ドリフト層１２はソース層４２に接し当該ソース層４２よりも深くまで延在しており、当該ドリフト層１２の端部は基板表面１０１および近接する素子分離層１０９まで延在している。両ドリフト層１１，１２は互いには接しておらず隔離されている。
【００２８】
そして、シリコン基板１００におけるドレイン層４１とソース層４２との間の部分上に、例えば厚さ３０〜６０ｎｍのシリコン酸化膜から成るゲート絶縁膜５０が配置されている。なお、図示の例では、ゲート絶縁膜５０は、シリコン基板１００の基板表面１０１の平面視において、ドレイン層４１およびソース層４２にほとんど重なっていないが、ドリフト層１１，１２には重なっている。さらに、ゲート絶縁膜５０よりも基板表面１０１から遠い側において、ゲート絶縁膜５０上に、例えば厚さ１５０〜３００ｎｍのＮ型ポリシリコン膜から成るゲート電極６０が配置されている。なお、図示の例では、ゲート電極６０は、ゲート絶縁膜５０よりも小さく基板表面１０１の平面視においてドレイン層４１およびソース層４２には重なっておらず、さらにドリフト層１１，１２にもほとんど重なっていない。
【００２９】
このように、Ｐ型ウェル１０２（またはシリコン基板１００）と、ドレイン層４１と、ソース層４２と、ドリフト層１１，１２と、ゲート絶縁膜５０と、ゲート電極６０とによって、高耐圧ＭＯＳトランジスタが形成されている。なお、シリコン基板１００内において両ドリフト層１１，１２間の部分にＭＯＳトランジスタのチャネル領域が形成される。
【００３０】
ゲート電極６０およびゲート絶縁膜５０に被さるように基板表面１０１上に、層間絶縁膜７０が配置されている。層間絶縁膜７０にはドレイン層４１へ通じるコンタクトホールが設けられており、当該コンタクトホール内にドレイン層４１に接するようにコンタクト電極８１が配置されており、これによりコンタクト電極８１がドレイン層４１に電気的に接続されている。同様に、層間絶縁膜７０にはソース層４２へ通じるコンタクトホールが設けられており、当該コンタクトホール内に配置されたコンタクト電極８２はソース層４２に電気的に接続されている。なお、半導体装置１では、ドレイン層４１がコンタクト電極８１およびシリコン基板１００のパッド部（図示せず）を介して半導体装置１のリード端子（図示せず）に電気的に接続されているものとする。
【００３１】
さらに、半導体装置１では、Ｐ型ウェル１０２内（したがってシリコン基板１００内に）Ｐ型のＥＳＤサージ回収層（第２不純物層）２０が設けられている。具体的には、ＥＳＤサージ回収層２０は、ドレイン層４１、ソース層４２、ドリフト層１１，１２、トップコンタクト層３０および素子分離層１０９よりも深い領域に設けられており、ドリフト層１１，１２の底部に接している。なお、図示の例では、ＥＳＤサージ回収層２０は、ドレイン層４１、ソース層４２、トップコンタクト層３０、および素子分離層１０９には接していない。
【００３２】
Ｐ型不純物層であるＥＳＤサージ回収層２０は、Ｎ型低濃度ドリフト層１１とＰＮ接合を構成し、Ｎ型低濃度ドリフト層１２ともう一つＰＮ接合を構成している。ＥＳＤサージ回収層２０は上述のようにＰ型ウェル１０２よりも不純物濃度が高いので、これら２つのＰＮ接合の耐圧は、ＥＳＤサージ回収層２０が無い構造においてＰ型ウェル１０２とＮ型ドリフト層１１，１２とによって構成されるＰＮ接合に比べて低くなる。具体的には、上記２つのＰＮ接合の耐圧がＥＳＤサージ回収層２０が無い上記構造に対して１０〜３０％程度低下するように、ＥＳＤサージ回収層２０の不純物濃度が設定されている。
【００３３】
なお、両ドリフト層１１，１２を「不純物層（第１不純物層）１０」と総称した場合、ＥＳＤサージ回収層２０は、Ｐ型ウェル１０２内において不純物層１０よりも深い領域に設けられ、当該不純物層１０とともにＰＮ接合を構成している。
【００３４】
ＥＳＤサージ回収層２０は、ゲート電極６０、ゲート絶縁膜５０、ドレイン層４１、ソース層４２、ドリフト層１１，１２、素子分離層１０９、およびトップコンタクト層３０の下方において２次元的に広がっており、これらの要素６０，５０，４１，４２，１１，１２，１０９，３０に対向している。このとき、ＥＳＤサージ回収層２０を、図２に示すように所定のＭＯＳトランジスタに対して選択的に設けてもよいし、図３に示すように単一のＰ型ウェル１０２内に形成された複数のＭＯＳトランジスタに対して共通に設けてもよい。なお、図３の形態の場合、ＥＳＤサージ回収層２０は、シリコン基板１００の基板表面１０１の平面視においてＰ型ウェル１０２の全域に広がっており、換言すれば上記平面視においてＰ型ウェル１０２と同じ平面パターンを有している。なお、図２および図３では、図面を分かりやすくするために、Ｐ型ウェル１０２を太破線で図示し、一部の要素の図示を省略している。
【００３５】
なお、シリコン基板１００において、ドレイン層４１、ドリフト層１１およびＥＳＤサージ回収層２０が基板表面１０１から深さ方向にこの順序で並んでおり、深さ方向において隣接する層同士は接している。同様に、ソース層４２、ドリフト層１２およびＥＳＤサージ回収層２０が基板表面１０１から深さ方向にこの順序で並んでおり、深さ方向において隣接する層同士は接している。
【００３６】
そして、Ｐ型のトップコンタクト層３０が、Ｐ型ウェル１０２内において基板表面１０１から所定深さまで、しかもＥＳＤサージ回収層２０よりも浅い領域に設けられている。このとき、シリコン基板１００において、トップコンタクト層３０およびＥＳＤサージ回収層２０が基板表面１０１から深さ方向にこの順序で並んでいるが、半導体装置１では両層３０，２０は接していない。上述のようにＥＳＤサージ回収層２０がドレイン層４１等に対向して２次元的に広がっており、このためトップコンタクト層３０は基板表面１０１の平面視においてＥＳＤサージ回収層２０に重なっている。トップコンタクト層３０は、素子分離層１０９で画定されたＭＯＳトランジスタ領域の外に設けられており、図２および図３に示すようにＭＯＳトランジスタを取り囲むように（図示の例では４角形の枠状に）設けられている。なお、図１にはトップコンタクト層３０が素子分離層１０９に接する場合を図示し、図２および図３には隣接する枠状のトップコンタクト層３０が互いの一部を共有して一体化した場合を図示している。
【００３７】
さらに、トップコンタクト層３０上において層間絶縁膜７０にはコンタクトホールが設けられており、当該コンタクトホール内にはトップコンタクト層３０に接するようにコンタクト電極８３が配置されており、これによりコンタクト電極８３がトップコンタクト層３０に電気的に接続されている。なお、図１〜図３にはトップコンタクト層３０上に複数のコンタクト電極８３が配置された場合を図示している。コンタクト電極８３は外部接地（ＧＮＤ）へ接続され、このためトップコンタクト層３０は接地される。これによりトップコンタクト層３０およびコンタクト電極８３を介してＰ型ウェル１０３が、したがってシリコン基板１００が接地される。
【００３８】
このような半導体装置１によれば、図４に矢印Ａで示すように、半導体装置１のリード端子（図示せず）を介してコンタクト電極８１へ印加されたＥＳＤサージ電流は、ドレイン層４１を介してドリフト層１１へ流れ込む。上述のようにＮ型のドリフト層１１，１２とＰ型のＥＳＤサージ回収層２０とによるＰＮ接合の耐圧はＥＳＤサージ回収層２０が無い構造においてＮ型ドリフト層１１，１２とＰ型ウェル１０２とによって構成されるＰＮ接合に比べて低い。このため、ドリフト層１１へ流入したＥＳＤサージ電流は、ドリフト層１１とＥＳＤサージ回収層２０とによるＰＮ接合でのアバランシェブレークダウンによって、ＥＳＤサージ回収層２０へ導かれやすくなっている。そして、当該サージ電流は、ＥＳＤサージ回収層２０を通ってトップコンタクト層３０へ至り、コンタクト電極８３へ回収され、当該コンタクト電極８３が接続された外部接地電位（ＧＮＤ）へ回収される。このとき、トップコンタクト層３０はＥＳＤサージ回収層２０に重なっているので、ＥＳＤサージ電流を速やかにトップコンタクト層３０へ導くことができる。このように半導体装置１によれば、ＥＳＤサージ電流を外部へ導き回収する経路が確立されているので、従来の高耐圧ＭＯＳトランジスタ１Ｚ１，１Ｚ２（図１１および図１２参照）に比べて、ＥＳＤ耐性が向上する。
【００３９】
ここで、上述のように半導体装置１ではドレイン層４１が半導体装置１のリード端子（図示せず）に電気的に接続されているので当該ドレイン層４１へサージ電流が侵入するが、ソース層４２がリード端子に電気的に接続されている構造であればソース層４２へサージ電流が侵入する。しかし、そのような構造でも、上述と同様に、サージ電流は、ソース層４２、ドリフト層１２、ＥＳＤサージ回収層２０、およびトップコンタクト層３０を介して、コンタクト電極８３へ回収される。かかる点にかんがみれば、ドレイン層４１とソース層４２とのうちでリード端子に接続されておらずＥＳＤサージ電流の侵入の可能性が低い方の層はＥＳＤサージ回収層２０に接していなくても構わない。ただし、ドレイン層４１とソース層４２との両方がＥＳＤサージ回収層２０に接している構造によれば、後述の製造方法において形成深さを違えるために両層４１，４２を別々に形成する必要がないので、つまり両層４１，４２を同時に形成可能なので、製造工程が少なくて済む。
【００４０】
さらに、ＥＳＤサージ回収層２０はウェル１０２よりも不純物濃度が高いので、ＥＳＤサージ回収層２０と上記ＰＮ接合を構成しているＮ型低濃度ドリフト層１１，１２では空乏化が促進される。このため、ドリフト層１１，１２におけるゲート電極６０付近の端部（図１２中のＣ部参照）での電圧を下げることができる。したがって、従来の高耐圧ＭＯＳトランジスタ１Ｚ１，１Ｚ２（図１１および図１２参照）におけるゲート−ドリフト・オーバーラップ構造を採用しなくても、基板電流を低減することができる。また、半導体装置１では上述のようにゲート−ドリフト・オーバーラップ構造を採用していないので、オーバーラップ部分にＥＳＤサージ電流が集中して生じる熱破壊が起きることはない。
【００４１】
さらに、ＥＳＤサージ回収層２０は、ゲート電極６０、ゲート絶縁膜５０、ドレイン層４１、ソース層４２、ドリフト層１１，１２、素子分離層１０９、およびトップコンタクト層３０に対向するように広がっているので、従来の高耐圧ＭＯＳトランジスタ１Ｚ２（図１２参照）のようにドレイン層４１Ｚ下のみに局所的にＥＳＤサージ回収用Ｐ型層２１Ｚを設ける場合に比べて、微細なパターンのマスクを用いることなくＥＳＤサージ回収層２０を形成することが可能である。このため、ＥＳＤサージ回収層２０を採用しても歩留まり低下を回避することができる。
【００４２】
また、図３の形態の場合、ＥＳＤサージ回収層２０は基板表面１０１の平面視においてＰ型ウェル１０２の全域に広がっているので、後述するようにＰ型ウェル１０２とＥＳＤサージ回収層２０とで不純物注入用マスクを共用することができる。このため、ＥＳＤサージ回収層２０を適用しても工程の大幅追加を回避することができる。
【００４３】
次に、図５〜図８の断面図も参照しつつ、半導体装置１の製造方法の一例を説明する。まず、Ｐ型シリコン基板１００（ボロン濃度約１×１０15個／ｃｍ3）の基板表面１０１に、ＬＯＣＯＳ（Local Oxidation of Silicon）等の選択酸化法によって、素子分離層１０９を形成する（図５参照）。
【００４４】
次いで、図５に示すように、Ｐ型ウェル１０２の形成領域が開口したフォトレジスト等から成る不純物注入用のマスク３０２を基板表面１０１上に形成する（マスク形成工程）。そして、当該マスク３０２の側から例えばボロン（素子形成層用の不純物）２０２をシリコン基板１００内へ注入し、これによりＰ型ウェル１０２を形成する（ウェル形成工程）。その後、図６に示すように、例えばボロン（第２不純物層用の不純物）２２０を０．５〜１０×１０13個／ｃｍ2のドーズ量および３００〜１０００ｋｅＶの注入エネルギーで以てシリコン基板１００内へ導入してＥＳＤサージ回収層２０を形成する（不純物層形成工程）。
【００４５】
図６にはＥＳＤサージ回収層２０をＰ型ウェル１０２の全域に設ける場合（図３参照）を図示しており、Ｐ型ウェル１０２の形成工程に引き続いて（連続して）、当該ウェル１０２用の上記マスク３０２をそのまま再度利用して、当該マスク３０２の側からシリコン基板１００内へボロン２２０を注入する。なお、このようにマスク３０２を共用する場合、当該マスク３０２の形成後、ＥＳＤサージ回収層２０をＰ型ウェル１０２よりも先に形成してもよい。これに対して、上述の図２に示すようにＥＳＤサージ回収層２０を所定のＭＯＳトランジスタについて選択的に設ける場合には、それに応じたマスクを利用して所定領域へボロン２２０を注入する。
【００４６】
その後、図７に示すように熱酸化法によって基板表面１０１を酸化してゲート絶縁膜５０を形成する。さらに、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によってポリシリコン膜（厚さ１５０〜３００ｎｍ）を堆積し、当該ポリシリコン膜を例えばフォトレジストマスクを利用したドライエッチング法によってパターニングし、図７に示すようにゲート電極６０を形成する。そして、例えばフォトレジストマスクを利用してリンを２〜１０×１０12個／ｃｍ2のドーズ量および８０〜１６０ｋｅＶの注入エネルギーで以てシリコン基板１００内へ導入することにより、図７に示すようにＮ型層１１Ａ，１１Ｂ（後にＮ型ドリフト層１１，１２を構成する）を形成する。
【００４７】
次に、例えばフォトレジストマスクを利用して砒素を２〜５×１０15個／ｃｍ2のドーズ量および３０〜５０ｋｅＶの注入エネルギーで以てシリコン基板１００内へ、より具体的には上記Ｎ型層１１Ａ，１１Ｂ（図７参照）内へ導入することにより、図８に示すようにＮ型ドレイン層４１およびＮ型ソース層４２を形成する。なお、ドレイン層４１およびソース層４２の形成によって上記Ｎ型層１１Ａ，１１Ｂのうちで残った部分がＮ型ドリフト層１１，１２になる。
【００４８】
さらに、例えばフォトレジストマスクを利用してＢＦ2を１〜５×１０15個／ｃｍ2のドーズ量および２０〜５０ｋｅＶの注入エネルギーで以てシリコン基板１００内へ導入することにより、図８に示すようにＰ型トップコンタクト層３０を形成する。
【００４９】
その後、例えばＣＶＤ法によって層間絶縁膜７０を堆積する。そして、当該層間絶縁膜７０を例えばフォトレジストマスクを利用してドライエッチング法によってパターニングし、コンタクトホールを形成する。次いで、コンタクトホールが埋まるように例えばＣＶＤ法によってタングステンを堆積し、当該タングステンを例えばフォトレジストマスクを利用したドライエッチング法によりパターニングし、コンタクト電極８１，８２，８３を形成する。
【００５０】
これにより、図１の半導体装置１が製造される。ここで、上述のようにＥＳＤサージ回収層形成工程（不純物層形成工程）を、ウェル形成工程に引き続いて実施し、しかもウェル形成工程でのマスク３０２をそのまま利用して実施することによって（すなわち共用することによって）、両工程で別個のマスクを形成する必要がなく、ＥＳＤサージ回収層２０用の不純物注入工程を追加するだけで当該層２０を形成することができる。つまり、追加工程を抑えてＥＳＤ回収層２０を形成することができる。かかる点はＰ型ウェル１０２よりも先にＥＳＤサージ回収層２０を形成する場合も同様である。ここで、特許文献２に紹介されるＰ+埋込層はＮ+ドレイン層の下にのみ局所的に設けられているので、ウェル形成用マスクをそのまま利用可能とは考えがたい。
【００５１】
なお、上述した製造方法はあくまで一例であり、その他の製造方法によっても上述の構造を有する半導体装置１を製造することは可能である。
【００５２】
次に、図９に実施形態２に係る半導体装置２を説明するための断面図を示す。半導体装置２は、上述の図１の半導体装置１においてドリフト層１１，１２が互いの方向へさらに延在した構造（ただし互いに接してはいない）にあたる。このため、半導体装置２では基板表面１０１の平面視において、ドリフト層１１とゲート電極６０とが互いの端部において（したがって一部において）重なっており、ドリフト層１２とゲート電極６０とが互いの端部において（したがって一部において）重なっている。つまり、半導体装置２ではゲート電極６０とドリフト層１１，１２とについてゲート−ドリフト・オーバーラップ構造を適用している。
【００５３】
したがって、半導体装置２によれば、ゲート−ドリフト・オーバーラップ構造によって、半導体装置１よりもさらに基板電流を低減することができる。このとき、半導体装置２においてもＥＳＤサージ電流はＥＳＤサージ回収層２０を介してトップコンタクト層３０へ導かれるので、ゲート電極６０とドリフト層１１，１２との重なり部分へのＥＳＤサージ電流の集中が抑制され、熱破壊は低減される。
【００５４】
なお、ゲート−ドリフト・オーバーラップ構造は、例えばドリフト層１１，１２の形成後にゲート電極６０を形成することにより、形成可能である。
【００５５】
次に、図１０に実施形態３に係る半導体装置３を説明するための断面図を示す。半導体装置３は、上述の図１の半導体装置１においてＥＳＤサージ回収層２０がトップコンタクト層３０の底部に接している場合にあたる。既述のようにＥＳＤサージ回収層２０とトップコンタクト層３０とは同じＰ型であり、しかも両層２０，３０はＰ型ウェル１０２よりも不純物濃度が高いので、半導体装置３によれば、半導体装置１，２（図１および図９参照）のようにＥＳＤサージ回収層２０とトップコンタクト層３０との間に両層２０，３０よりも不純物濃度が低い領域が介在する場合に比べて、ＥＳＤサージ回収層２０からトップコンタクト層３０へのＥＳＤサージ電流の回収経路がより確実になる。このため、ＥＳＤ耐性がさらに向上する。
【００５６】
なお、図１０ではＥＳＤサージ回収層２０が素子分離層１０９の底部にも接する場合を例示しているが、半導体装置１，２（図１および図９参照）と同様に素子分離層１０９に接しないように構成してもよい。また、半導体装置２（図９参照）においてＥＳＤサージ回収層２０をトップコンタクト層３０に接するように構成してもよい。
【００５７】
なお、以上の説明で例示した導電型（Ｐ型およびＮ型）を逆にして半導体装置１〜３を構成することも可能である。また、シリコン以外の半導体基板を利用することも可能である。また、素子形成層としてのウェル１０２を利用しない場合、シリコン基板１００のうちでドリフト層１１，１２、ＥＳＤサージ回収層２０、トップコンタクト層３０等が形成される領域が「素子形成層」にあたる。また、ゲート絶縁膜５０にシリコン窒化膜等の絶縁膜を用いてもよく、この点にかんがみれば上述のＭＯＳトランジスタはＭＩＳ（Metal Insulator Semiconductor）トランジスタであってもよい。
【００５８】
さて、ＥＳＤサージ回収層２０は上述の高耐圧ＭＯＳトランジスタ以外にも適用可能である。すなわち、各種半導体装置に対して、不純物層１０に相当する第１不純物層と、ＥＳＤサージ回収層２０に相当する第２不純物層と、トップコンタクト層３０に相当する第３不純物層とを設けることによって、ＥＳＤ耐性を向上させることができる。
【図面の簡単な説明】
【００５９】
【図１】は、本発明の実施形態１に係る半導体装置を説明するための断面図である。
【図２】は、本発明の実施形態１に係る半導体装置を説明するための平面図（レイアウト図）である。
【図３】は、本発明の実施形態１に係る半導体装置を説明するための平面図（レイアウト図）である。
【図４】は、本発明の実施形態１に係る半導体装置を説明するための断面図である。
【図５】は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。
【図６】は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。
【図９】は、本発明の実施形態２に係る半導体装置を説明するための断面図である。
【図１０】は、本発明の実施形態３に係る半導体装置を説明するための断面図である。
【図１１】は、従来の第１の高耐圧ＭＯＳトランジスタを説明するための断面図である。
【図１２】は、従来の第２の高耐圧ＭＯＳトランジスタを説明するための断面図である。
【符号の説明】
【００６０】
１〜３    半導体装置
１０    不純物層（第１不純物層）
１１    ドリフト層（第１不純物層の第１部分）
１２    ドリフト層（第１不純物層の第２部分）
２０    ＥＳＤサージ回収層（第２不純物層）
３０    トップコンタクト層（第３不純物層）
４１    ドレイン層
４２    ソース層
５０    ゲート絶縁膜
６０    ゲート電極
１００    シリコン基板（半導体基板）
１０２    Ｐ型ウェル（素子形成層）
２０２    ボロン（素子形成層用の不純物）
２２０    ボロン（第２不純物層用の不純物）
３０２    マスク（不純物注入用のマスク）
【図１】
2007150125.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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