(57)【要約】      （修正有）【課題】ゲートエッチングの際にポリシリコン膜の残留を防止するためのフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板１００上に、トンネル酸化膜１０２、およびドープされたポリシリコン膜１０６と非晶質ポリシリコン膜１０８で積層された第１ポリシリコン膜１０４を形成した後、前記第１ポリシリコン膜１０４とトンネル酸化膜１０２と半導体基板１００の一部をエッチングしてトレンチを形成する段階と、前記トレンチ内の表面に側壁酸化膜を形成し、前記トレンチが埋め込まれるように全体構造上に酸化膜１２０を形成した後、熱処理工程を行って前記第１ポリシリコン膜がネガティブなプロファイルを持つようにする段階と、前記酸化膜１２０が前記トレンチ内にのみ形成されるように研磨して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、トンネル酸化膜、およびドープされたポリシリコン膜と非晶質ポリシリコン膜で積層された第１ポリシリコン膜を形成した後、前記第１ポリシリコン膜と前記トンネル酸化膜と前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
前記トレンチ内の表面に側壁酸化膜を形成し、前記トレンチが埋め込まれるように全体構造上に酸化膜を形成した後、熱処理工程を行って前記第１ポリシリコン膜がネガティブなプロファイルを持つようにする段階と、
前記酸化膜が前記トレンチ内にのみ形成されるように研磨して素子分離膜を形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項２】
前記第１ポリシリコン膜は、２００Å〜４００Åの厚さに形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記ドープされたポリシリコン膜：前記非晶質ポリシリコン膜の厚さ比は、０．５：１〜１：１で形成し、前記ドープされたポリシリコン膜と前記非晶質ポリシリコン膜は、５５０℃〜５８０℃で形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記非晶質ポリシリコン膜とドープされたポリシリコン膜のエッチング選択比を３：１〜５：１にすることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第１ポリシリコン膜のエッチング工程は、５ｍＴ〜２０ｍＴの圧力、２００Ｗ〜５００Ｗのソースパワー、および５０Ｗ〜２００Ｗのバイアスパワーの条件で行い、Ｃｌ２、ＨＢｒ、ＣＦ４およびＯ２を混合した混合ガスを用いることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、フローティングゲート用ポリシリコン膜のプロファイル(profile)をネガティブ的に形成するフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
現在開発中である７０ｎｍ以下のフラッシュメモリ素子における素子分離膜の形成工程は、次のとおりである。半導体基板上にトンネル酸化膜、フローティングゲート用第１ポリシリコン膜、窒化膜およびＳｉＯＮを形成した後、所定のマスクを用いたフォトリソグラフィおよびエッチング工程によってＳｉＯＮ、窒化膜、第１ポリシリコン膜、トンネル酸化膜および半導体基板の一部をエッチングしてトレンチを形成する。トレンチ内の表面に側壁酸化膜を形成し、全体構造上にＨＤＰ酸化膜を形成した後、窒化膜の上部が露出されるまで酸化膜を研磨して素子分離膜を形成する。その後、窒化膜を除去する。この際、第１ポリシリコン膜のエッチング時の第１ポリシリコン膜のプロファイルは、ポジティブスロープ(positive slope)形状を持つが、後続工程段階である側壁酸化膜およびＨＤＰ酸化膜の形成工程によって、第１ポリシリコン膜のプロファイルはさらに分明なポジティブスロープを持つことになる。
【０００３】
全体構造上にフローティングゲート用第２ポリシリコン膜を形成し、所定のマスクを用いたフォトリソグラフィおよびエッチング工程によって第２ポリシリコン膜をエッチングして、第１ポリシリコン膜と第２ポリシリコン膜からなるフローティングゲートを形成する。全体構造上に誘電体膜およびコントロールゲート用導電層を形成した後、導電層、誘電体膜、第２および第１ポリシリコン膜をパターニングすることにより、素子分離膜と垂直な方向にコントロールゲートを形成する。
【０００４】
ところが、前述したようにゲートを形成すると、ゲートエッチングの際に第１ポリシリコン膜の一部が素子分離膜の下に入り込み、ゲートエッチング時の素子分離膜によるエッチング停止によって、素子分離膜の両側壁エッジ部に第1ポリシリコン膜が残存することになる。これにより、素子分離膜の方向に隣り合うフローティングゲート同士が互いに連結される不良が発生して信頼性が低下する。
【０００５】
一方、第１ポリシリコン膜がポジティブプロファイル形状を持つことによりアクティブ領域のＣＤが大きくなってパターンが微細化されるにつれて、フォトリソグラフィ工程のマージンが足りなく、エッチングの際にパターンの崩れまたは歪み現象が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、フローティングゲート用ポリシリコン膜のプロファイル(profile)をネガティブ的に形成してフローティングゲート用ポリシリコン膜が素子分離膜の下に入り込まなくなるようにすることにより、ゲートエッチングの際にポリシリコン膜の残留を防止するためのフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、半導体基板上に、トンネル酸化膜、およびドープされたポリシリコン膜と非晶質ポリシリコン膜で積層された第１ポリシリコン膜を形成した後、前記第１ポリシリコン膜とトンネル酸化膜と半導体基板の一部をエッチングしてトレンチを形成する段階と、前記トレンチ内の表面に側壁酸化膜を形成し、前記トレンチが埋め込まれるように全体構造上に酸化膜を形成した後、熱処理工程を行って前記第１ポリシリコン膜がネガティブなプロファイルを持つようにする段階と、前記酸化膜が前記トレンチ内にのみ形成されるように研磨して素子分離膜を形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【０００８】
上述したように、本発明によれば、第１ポリシリコン膜の形成の際に、ドープされたポリシリコン膜と非晶質ポリシリコン膜が積層されるように二重に形成した後、側壁酸化膜および酸化膜形成工程と熱処理工程を行って第１ポリシリコン膜のプロファイルをネガティブ的に形成することにより、素子分離膜の下部への第１ポリシリコン膜の残留を防止することができる。したがって、第１ポリシリコン膜の残留物によって素子分離膜の方向に隣り合うフローティングゲート同士が連結される不良を防止することができる。
【０００９】
また、第１ポリシリコン膜がネガティブプロファイル形状を持つことにより、アクティブ領域のＣＤを小さくすることができるため、パターン微細化により発生するフォトリソグラフィ工程のマージン不足とパターンの崩れまたは歪みを改善することができる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
【００１１】
図１（ａ）〜図１（ｃ）は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１２】
図１（ａ）を参照すると、半導体基板１００上にトンネル酸化膜１０２及び第１ポリシリコン膜１０４を形成する。この際、第１ポリシリコン膜１０４は、ドープされたポリシリコン膜１０６と非晶質ポリシリコン膜１０８が積層された構造を有し、２００Å〜４００Åの厚さに形成する。ここで、ドープされたポリシリコン膜１０６と非晶質ポリシリコン膜１０８は、０．５：１〜１：１の厚さ比を有し、５５０℃〜５８０℃の温度で形成する。
【００１３】
第１ポリシリコン膜１０４上に窒化膜１１０、ハードマスク膜１１２、酸化窒化膜１１４、およびフォトレジストパターン１１６を形成する。この際、窒化膜１１０は、Ｓｉ３Ｎ４、またはＳｉ３Ｎ４とＳｌＯ２が積層された構造で形成する。
【００１４】
図１（ｂ）を参照すると、フォトレジストパターン１１６をマスクとして酸化窒化膜１１４、ハードマスク膜１１２および窒化膜１１０をエッチングした後、フォトレジストパターン１１６を除去する。エッチングされた酸化窒化膜１１４、ハードマスク膜１１２および窒化膜１１０をマスクとして第１ポリシリコン膜１０４、トンネル酸化膜１０２および半導体基板１００の一部をエッチングしてトレンチ１１８を形成する。この際、第１ポリシリコン膜１０４のエッチング工程の際に非晶質ポリシリコン膜１０８とドープされたポリシリコン膜１０６のエッチング選択比が３：１〜５：１となるようにし、５ｍＴ〜２０ｍＴの圧力でＣｌ２、ＨＢｒ、ＣＦ４およびＯ２を混合した混合ガスを導入させ、２００Ｗ〜５００Ｗのソースパワーおよび５０Ｗ〜２００Ｗのバイアスパワーを使用する。このような工程を行うと、非晶質ポリシリコン膜１０８とドープされたポリシリコン膜１０６のエッチング速度の差により、非晶質ポリシリコン膜１０８はポジティブスロープ形状を持つことになり、ドープされたポリシリコン膜１０６はネガティブスロープ形状を持つことになる。
【００１５】
図１（ｃ）を参照すると、トレンチ１１８内の表面に側壁酸化膜を形成し、トレンチ１１８が埋め込まれるように全体構造上にＨＤＰ酸化膜を形成した後、熱処理工程を行う。側壁酸化膜およびＨＤＰ酸化膜形成工程と熱処理工程の際にトレンチ１１８内の非晶質ポリシリコン膜１０８とドープされたポリシリコン膜１０６が酸化するが、非晶質ポリシリコン膜１０８に形成される酸化膜の厚さは薄く、ドープされたポリシリコン膜１０６に形成される酸化膜の厚さは相対的に厚いため、第１ポリシリコン膜１０４のプロファイルがネガティブ形状に作られる。
【００１６】
次いで、前記窒化膜１１０の上部が露出されるまで前記酸化窒化膜１１４、ハードマスク膜１１２、ＨＤＰ酸化膜を研磨して素子分離膜１２０を形成した後、窒化膜１１０を除去する。全体構造上に第２ポリシリコン膜１２２を形成し、所定のマスクを用いたフォトリソグラフィおよびエッチング工程によって第２ポリシリコン膜１２２をエッチングして、第１ポリシリコン膜１０４と第２ポリシリコン膜１２２からなるフローティングゲートを形成する。全体構造上に誘電体膜１２４および導電層１２６を形成した後、導電層１２６、誘電体膜１２４、第２ポリシリコン膜１２２、および第１ポリシリコン膜１０４をエッチングマスクとしてパターニングして、素子分離膜１２０と垂直な方向にコントロールゲートを形成する。
【００１７】
第１ポリシリコン膜１０４のプロファイルがネガティブであって、素子分離膜１２０の下方に第１ポリシリコン膜１０４が入らなくなる。よって、前記ゲートエッチングの際、素子分離膜１２０の下部への第１ポリシリコン膜１０４の残留を防止することができる。
【００１８】
以上、本発明の技術的思想は好適な実施例で具体的に述べられたが、これらの実施例は、本発明の技術的思想を説明するためのもので、制限するものではないことに注意すべきである。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、各種変形例または変更例に想到し得ることを理解するであろう。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００２０】
１００    半導体基板
１０２    トンネル酸化膜
１０４    第１ポリシリコン膜  
１０６    ドープされたポリシリコン膜
１０８    非晶質ポリシリコン膜
１１０    窒化膜
１１２    ハードマスク膜
１１４    酸化窒化膜
１１６    フォトレジストパターン
１１８    トレンチ
１２０    素子分離膜
１２２    第２ポリシリコン膜
１２４    誘電体膜
１２６    導電層
【図１】
2007150236.tif 000003