(57)【要約】【課題】ヘテロ半導体領域と半導体基体とにイオンエッチングによるダメージを生じることなく、低オン抵抗・高耐圧の電界効果トランジスタを製造する、半導体装置の製造方法を提供すること。【解決手段】炭化珪素半導体基体１００とヘテロ接合を形するヘテロ半導体領域４と、前記ヘテロ接合にゲート絶縁膜を介して接するゲート電極と、ヘテロ半導体領域４に接触するソース電極と、半導体基体１００に接触するドレイン電極とを有する半導体装置を製造する方法において、半導体基体１００の所定領域にマスク層（シリコン酸化膜層）４１を形成する工程と、半導体基体１００及びマスク層４１の表面に接触するようにヘテロ半導体材料からなるヘテロ半導体層４８を形成する工程と、へテロ半導体層４８を平坦化する工程と、マスク層４１を除去する工程とを有することを特徴とする半導体装置の製造方法を構成する。【選択図】図３
2007234923.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、前記半導体基体を構成する半導体材料とはバンドギャップが異なる半導体材料からなり前記半導体基体の第一主面とヘテロ接合を形成しているヘテロ半導体領域と、前記ヘテロ接合にゲート絶縁膜を介して接するゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置を製造する半導体装置の製造方法において、
前記半導体基体の第一主面の所定領域にマスク層を形成する工程と、
前記半導体基体の第一主面及び前記マスク層の表面に接触するように、前記半導体基体を構成する半導体材料とはバンドギャップが異なる半導体材料からなるヘテロ半導体層を形成する工程と、
前記へテロ半導体層の、前記半導体基体の第一主面から遠い側の部分をエッチバックして前記へテロ半導体層を平坦化する平坦化工程と、
前記平坦化工程後に、前記マスク層を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基体と、前記半導体基体を構成する半導体材料とはバンドギャップが異なる半導体材料からなり前記半導体基体の第一主面とヘテロ接合を形成しているヘテロ半導体領域と、前記ヘテロ接合にゲート絶縁膜を介して接するゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置を製造する半導体装置の製造方法において、
前記半導体基体の第一主面の所定領域にマスク層を形成する工程と、
前記マスク層によって被覆されていない前記半導体基体の第一主面の所定領域に電界緩和領域を形成する工程と、
前記マスク層の一部分を除去する工程と、
前記マスク層の一部分を除去する工程後に、前記半導体基体の第一主面及び前記マスク層の表面に接触するように、前記半導体基体を構成する半導体材料とはバンドギャップが異なる半導体材料からなるヘテロ半導体層を形成する工程と、
前記へテロ半導体層の、前記半導体基体の第一主面から遠い側の部分をエッチバックして前記へテロ半導体層を平坦化する平坦化工程と、
前記平坦化工程後に、前記マスク層を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記マスク層の少なくとも一部がシリコン酸化膜からなることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基体の第一主面の所定領域にマスク層を形成する工程が、
前記半導体基体の第一主面の所定領域に感光性組成物からなる層を形成する工程と、
前記感光性組成物からなる層を炭化する工程とを含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記半導体基体の第一主面の所定領域にマスク層を形成する工程が、
前記半導体基体の第一主面の所定領域に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層の少なくとも一部にシリコン酸化膜が形成されるように熱酸化を行う工程とを含むことを特徴とする請求項１、２または３に記載の半導体装置の製造方法。
【請求項６】
前記半導体基体の第一主面の所定領域にマスク層を形成する工程が、
前記半導体基体の第一主面の所定領域にブロック層を形成する工程と、
前記ブロック層に接し、前記ブロック層を構成する材料と異なる材料からなるサイドウォール領域を形成する工程とを含むことを特徴とする請求項１、２または３に記載の半導体装置の製造方法。
【請求項７】
前記ヘテロ半導体領域を構成する半導体材料が、単結晶シリコン、多結晶シリコン、アモルファスシリコンのいずれかであることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記半導体基体を構成する半導体材料が炭化珪素であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素は、シリコンと比較して絶縁破壊電界強度がひと桁大きく、またシリコンと同様に熱酸化が行えることから、次世代の半導体材料として注目されている。中でも電力変換用素子への応用への期待が高く、近年、炭化珪素を材料に用いた高耐圧かつ低損失のパワートランジスタが提案されている。パワートランジスタの低損失化には、低オン抵抗化が必須であり、効果的にオン抵抗を低減可能なパワートランジスタの構造を有する電界効果トランジスタが提案されている（例えば、下記特許文献１参照）。
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のような電界効果トランジスタを製造する方法において、多結晶シリコンからなるヘテロ半導体領域をドライエッチングで形成する場合は、ゲート絶縁膜と隣接するヘテロ接合界面におけるヘテロ半導体領域及び炭化珪素エピタキシャル層の双方に、イオンエッチングによるダメージが生じる。このヘテロ接合界面は、ＭＯＳＦＥＴなどのチャネル領域に相当するため、ここにダメージが生じると、トランジスタの特性が劣化するため、低オン抵抗化には限界があった。また、電界緩和領域のマスクパターンとヘテロ半導体領域のマスクパターンの合わせが必要となるため、パターンずれが生じ、電界緩和領域の効果を十分に活用するには限界があった。
【０００４】
本発明は上記の点に鑑みて成されたものであり、本発明が解決しようとする課題は、ヘテロ半導体領域と半導体基体とにイオンエッチングによるダメージを生じることなく、低オン抵抗・高耐圧の電界効果トランジスタを製造する、半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
半導体基体とテロ半導体領との間に形成されるヘテロ接合にゲート絶縁膜を介して接するゲート電極を有する半導体装置を製造する方法であって、前記半導体基体の第一主面の所定領域にマスク層を形成する工程と、前記第一主面及び前記マスク層の表面に接触するようにヘテロ半導体層を形成する工程と、前記へテロ半導体層をエッチバックして平坦化する平坦化工程と、前記平坦化工程後に、前記マスク層を除去する工程とを有することを特徴とする半導体装置の製造方法を構成する。
【発明の効果】
【０００６】
ヘテロ半導体領域をパターニングする際にダメージが導入されないため、駆動電流の増大を図ることができ、ヘテロ半導体領域と半導体基体とにイオンエッチングによるダメージを生じることなく、低オン抵抗・高耐圧の電界効果トランジスタを製造する、半導体装置の製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明を実施するための最良の形態を、実施の形態例によって説明する。
【０００８】
［第１の実施の形態例］
図１は、本発明の第１の実施の形態例である半導体装置の製造方法によって製造される半導体装置の断面図である。図において、高濃度のＮ型の炭化珪素基板１の第一主面に、炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２が積層され、炭化珪素基板１と炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）の所定領域には、炭化珪素とはバンドギャップが異なる半導体材料からなり、炭化珪素とヘテロ接合を形成するヘテロ半導体領域４が形成されている。ヘテロ半導体領域４は、この場合、多結晶シリコンから構成されている。ヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するゲート電極６が形成され、ヘテロ半導体領域４に接するソース電極７が形成され、炭化珪素半導体基体１００の第二主面において、炭化珪素基板１に接するドレイン電極８が形成され、ゲート電極６とソース電極７とは層間絶縁膜５２によって電気的に絶縁されている。
【０００９】
以下、本発明の第１の実施の形態例である、半導体装置の製造方法を、図２の（Ａ）から図５の（Ｊ）までの図を用いて説明する。
【００１０】
図２の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層してなる炭化珪素半導体基体１００を用意する。その炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）にシリコン酸化膜４０を例えば２μｍの厚さに堆積する。
【００１１】
図２の（Ｂ）に示すように、フォトリソグラフィとエッチングを用いて、堆積したシリコン酸化膜４０をパターニングし、シリコン酸化膜層４１を形成する。このシリコン酸化膜層４１はマスク層として機能する。
【００１２】
図２の（Ｃ）に示すように、炭化珪素半導体基体１００の第一主面およびシリコン酸化膜層４１の表面に接するように、ヘテロ半導体領域４の構成材料である多結晶シリコンを例えば５０００Åの厚さに堆積した後、多結晶シリコンへの不純物ドーピングとして砒素を例えば加速電圧：７０ＫＶ、ドーズ量：５×１０１５ｃｍ−３でイオン注入する。注入する不純物は燐またはアンチモンでも良い。また、イオン注入ではなく、拡散法でドーピングしても良い。これによりヘテロ半導体層４８が形成される。
【００１３】
図３の（Ｄ）に示すように、ヘテロ半導体層４８の、半導体基体１００の第一主面から遠い側にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）５１をスピンコート（回転塗布）し、堆積したヘテロ半導体層４８の凹凸を平坦にする。
【００１４】
図３の（Ｅ）に示すように、ＳＯＧ５１と、ヘテロ半導体層４８を構成する多結晶シリコンのエッチング速度が等しくなる条件下、例えばＣＦ系のエッチングガス（炭素とフッ素とを含有する化合物のガス）を用いて、ＳＯＧ５１とヘテロ半導体層４８をエッチバックする。エッチバックする深さは、マスク層であるシリコン酸化膜層４１上に堆積されたヘテロ半導体層４８が除去される深さとする。これにより、ヘテロ半導体層４８が平坦化され、ヘテロ半導体領域４が形成される。ヘテロ半導体領域４は炭化珪素エピタキシャル層２とヘテロ接合を形成している。
【００１５】
図３の（Ｆ）に示すように、マスク層であるシリコン酸化膜層４１を緩衝フッ酸溶液で除去する。シリコン酸化膜は緩衝フッ酸溶液などのフッ酸系溶液よって、ヘテロ半導体領域４を構成する多結晶シリコンに対して、選択的且つ容易に除去することができる。また、このようにヘテロ半導体領域４を形成すると、エッチング時におけるダメージがヘテロ接合部に導入されない。
【００１６】
図４の（Ｇ）に示すように、マスク層であるシリコン酸化膜層４１が除去された炭化珪素半導体基体１００の第一主面およびヘテロ半導体領域４の表面に接するようにゲート絶縁膜５を例えば１０００Åの厚さに堆積する。
【００１７】
図４の（Ｈ）に示すように、多結晶シリコンを例えば５０００Åの厚さに堆積し、不純物を導入した後にフォトリソグラフィとエッチングにより多結晶シリコンをパターニングしてゲート電極６を形成する。これにより、ゲート電極６がヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するように形成される。
【００１８】
図４の（Ｉ）に示すように、層間絶縁膜５２を例えば２μｍの厚さに堆積する。
【００１９】
図５の（Ｊ）に示すように、層間絶縁膜５２にコンタクトホールを開孔した後、ヘテロ半導体領域４に接するようにアルミニウムを例えば２μｍの厚さに堆積して、ソース電極７を形成する。炭化珪素基板１に接するようにチタン／アルミニウムを例えば０．２μｍ／２μｍの厚さに堆積してドレイン電極８を形成して、図１に示した半導体装置を完成させる。
【００２０】
このようにして製造した半導体装置は、ゲート電極６の電界が印加されるヘテロ接合の部分に、ヘテロ半導体領域４をパターニングする際にダメージが導入されないため、駆動電流の増大を図ることができる。すなわち、従来技術を用いて製造した場合に比べて、さらにオン抵抗を低減することができる。
【００２１】
半導体基体を構成する半導体材料に炭化珪素を用いることで、より高耐圧な半導体装置を実現できる。
【００２２】
また、ヘテロ半導体材料に多結晶シリコンを用いることで、ヘテロ半導体領域４の伝導度制御などのプロセスを簡便に行うことができる。
【００２３】
［第２の実施の形態例］
図６は、本発明の第２の実施の形態例である半導体装置の製造方法によって製造された半導体装置の断面図である。図において、高濃度のＮ型の炭化珪素基板１の第一主面に、炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２が積層され、炭化珪素基板１と炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）の所定領域には、電界緩和領域３が形成されている。炭化珪素半導体基体１００の第一主面の所定領域には、炭化珪素とはバンドギャップが異なる半導体材料からなり、炭化珪素とヘテロ接合を形成するヘテロ半導体領域４が形成されている。ヘテロ半導体領域４は、この場合、多結晶シリコンから構成されている。ヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するゲート電極６が形成され、ヘテロ半導体領域４に接するソース電極７が形成され、炭化珪素基板１に接するドレイン電極８が形成され、ゲート電極６とソース電極７とは層間絶縁膜５２によって電気的に絶縁されている。なお、図６には図示していないが、電界緩和領域３とソース電極７は紙面奥行き方向で接触している。
【００２４】
以下、本発明の第２の実施の形態例である、半導体装置の製造方法を図７の（Ａ）から図１１の（Ｍ）までの図を用いて説明する。
【００２５】
図７の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層した炭化珪素半導体基体１００を用意する。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）に多結晶シリコン４２を例えば２μｍの厚さに堆積する。
【００２６】
図７の（Ｂ）に示すように、フォトリソグラフィとエッチングを用いて、堆積した多結晶シリコン４２をパターニングし、多結晶シリコン層４３を形成する。この多結晶シリコン層４３はマスク層の母体として機能する
図７の（Ｃ）に示すように、多結晶シリコン層４３の表面近傍のみにシリコン酸化膜４０が形成されるように熱酸化を行い、マスク層がシリコン酸化膜４０と多結晶シリコン４２との異なる材料から構成されるようにする。多結晶シリコンは、炭化珪素と比較して、酸化速度が一桁以上大きいため、容易に多結晶シリコン層４３の表面のみにシリコン酸化膜４０を形成することができる。熱酸化によって形成されるシリコン酸化膜４０の厚さは例えば２μｍである。
【００２７】
図８の（Ｄ）に示すように、シリコン酸化膜４０と多結晶シリコン層４３との異なる材料から構成されたマスク層をマスクにして、ボロンイオン５３を例えば加速電圧：３０、６０、１００ＫＶ、総ドーズ量：３×１０１５ｃｍ−３でイオン注入し、電界緩和領域３を形成する。
【００２８】
図８の（Ｅ）に示すように、電界緩和領域３形成後、マスク層のシリコン酸化膜４０にて構成されている領域のみを選択的に除去する。シリコン酸化膜４０は緩衝フッ酸溶液などのフッ酸系溶液よって、多結晶シリコン層４３に対して、選択的且つ容易に除去することができる。
【００２９】
図８の（Ｆ）に示すように、シリコン酸化膜４０除去後に残った多結晶シリコン層４３から構成されるマスク層の全域を熱酸化し、シリコン酸化膜層４１を形成する。多結晶シリコンは、炭化珪素と比較して、酸化速度が一桁以上大きいため、容易に多結晶シリコン層４３のみを熱酸化し、シリコン酸化膜層４１にすることができる。
【００３０】
図９の（Ｇ）に示すように、炭化珪素半導体基体１００の第一主面およびシリコン酸化膜層４１の表面に接するように、炭化珪素とヘテロ接合を形成し、且つバンドギャップが炭化珪素と異なる多結晶シリコンを例えば５０００Åの厚さに堆積した後、多結晶シリコンへの不純物ドーピングとして砒素を例えば加速電圧：７０ＫＶ、ドーズ量：５×１０１５ｃｍ−３でイオン注入する。注入する不純物は燐またはアンチモンでも良い。またイオン注入ではなく、拡散法でドーピングしても良い。これによりヘテロ半導体層４８が形成される。ヘテロ半導体層４８の第一主面から遠い側にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）５１をスピンコート（回転塗布）し、堆積したヘテロ半導体層４８の凹凸を平坦にする。
【００３１】
図９の（Ｈ）に示すように、ＳＯＧ５１と、多結晶シリコンで構成されるヘテロ半導体層４８のエッチング速度が等しくなる条件下、例えばＣＦ系のエッチングガスを用いて、ＳＯＧ５１とヘテロ半導体層４８をエッチバックする。エッチバックする深さは、マスク層であるシリコン酸化膜層４１上に堆積されたヘテロ半導体層４８が除去される深さとする。これにより、ヘテロ半導体層４８が平坦化され、ヘテロ半導体領域４が形成される。
【００３２】
図９の（Ｉ）に示すように、マスク層であるシリコン酸化膜層４１を緩衝フッ酸溶液で除去する。シリコン酸化膜４０は緩衝フッ酸溶液などのフッ酸系溶液よって、ヘテロ半導体領域４を構成する多結晶シリコンに対して、選択的且つ容易に除去することができる。また、このようにヘテロ半導体領域４を形成すると、エッチング時におけるダメージがヘテロ接合部に導入されない。
【００３３】
図１０の（Ｊ）に示すように、マスク層であるシリコン酸化膜層４１が除去された炭化珪素半導体基体１００の第一主面およびヘテロ半導体領域の表面に接するようにゲート絶縁膜５を例えば１０００Åの厚さに堆積する。
【００３４】
図１０の（Ｋ）に示すように、多結晶シリコンを例えば５０００Åの厚さに堆積し、不純物を導入した後にフォトリソグラフィとエッチングにより多結晶シリコンをパターニングしてゲート電極６を形成する。これにより、ゲート電極６がヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）にゲート絶縁膜５を介して接するように形成される。
【００３５】
図１０の（Ｌ）に示すように、層間絶縁膜５２を例えば２μｍの厚さに堆積する。
【００３６】
図１１の（Ｍ）に示すように、層間絶縁膜５２にコンタクトホールを開孔した後、ヘテロ半導体領域４に接するようにアルミニウムを例えば２μｍの厚さに堆積してソース電極７を形成する。炭化珪素基板１に接するようにチタン／アルミニウムを例えば０．２μｍ／２μｍの厚さに堆積してドレイン電極８を形成して、図６に示した半導体装置を完成させる。
【００３７】
なお、図７の（Ａ）から図８の（Ｆ）までの図で説明している工程は、次のようにしても良い。
【００３８】
［第３の実施の形態例］
以下、本発明の第３の実施の形態例である、半導体装置の製造方法を図１２の（Ａ）から図１３の（Ｅ）までの図を用いて説明する。
【００３９】
図１２の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層した炭化珪素半導体基体１００を用意する。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）にシリコン酸化膜４０を例えば２μｍの厚さに堆積する。
【００４０】
図１２の（Ｂ）に示すように、フォトリソグラフィとエッチングを用いて、堆積したシリコン酸化膜４０をパターニングし、シリコン酸化膜層４１を形成する。このシリコン酸化膜層４１はブロック層として機能する。
【００４１】
図１２の（Ｃ）に示すように、シリコン窒化膜４４を例えば1μｍの厚さに形成する。
【００４２】
図１３の（Ｄ）に示すように、シリコン窒化膜４４をエッチバックし、ブロック膜であるシリコン酸化膜層４１に接したシリコン窒化膜４４からなるサイドウォール領域４５を形成する。その後、シリコン酸化膜層４１とサイドウォール領域４５から構成されたマスク層をマスクにボロンイオン５３を例えば加速電圧：３０、６０、１００ＫＶ、総ドーズ量：３×１０１５ｃｍ−３でイオン注入し、電界緩和領域３を形成する。
【００４３】
図１３の（Ｅ）に示すように、電界緩和領域３形成後、マスク層のシリコン窒化膜４４にて構成されているサイドウォール領域４５のみを選択的に除去する。シリコン窒化膜は燐酸溶液などの燐酸系溶液よって、シリコン酸化膜に対して、選択的且つ容易に除去することができる。このように、ブロック膜とサイドウォール領域４５をそれぞれ異なる材料で構成することで、サイドウォール領域４５のみを選択的に精度良く除去することができる。この図に示した状態は、図８の（Ｆ）示した状態と同じである。
【００４４】
以降は、第２の実施の形態例において図９の（Ｇ）から図１１の（Ｍ）までの図を用いて説明した工程を行い、図６に示した半導体装置を完成させる。
【００４５】
［第４の実施の形態例］
以下、本発明の第４の実施の形態例である、半導体装置の製造方法を図１４の（Ａ）から図１６の（Ｉ）までの図を用いて説明する。
【００４６】
図１４の（Ａ）に示すように、炭化珪素基板１の第一主面に炭化珪素エピタキシャル層２を積層した炭化珪素半導体基体１００を用意する。炭化珪素半導体基体１００の第一主面（エピタキシャル層２側）に、感光性組成物としてのフォトレジスト４６を例えば厚さ２μｍ堆積する。
【００４７】
図１４の（Ｂ）に示すように、露光と現像を行い、堆積したフォトレジスト４６をパターニングする。
【００４８】
図１４の（Ｃ）に示すように、例えば真空中において９００℃で熱処理を行い、パターニングしたフォトレジスト４６を炭化させ、炭化層４７を形成する。
【００４９】
図１５の（Ｄ）に示すように、炭化層４７からなるマスク層をマスクとして、ボロンイオン５３を例えば加速電圧：３０、６０、１００ＫＶ、総ドーズ量：３×１０１５ｃｍ−３でイオン注入し、電界緩和領域３を形成した後、窒素雰囲気中にて１７００℃、３０分間の熱処理を行う。マスク材料に炭化層４７を用いることで、高温の熱処理を行うことが可能になる。これによって、電界緩和領域３の結晶性が向上し、ドレイン電極８に高電圧が印加された場合、すなわち逆バイアス時における電位緩和領域３／炭化珪素エピタキシャル層２からのリーク電流を低減することができる。また、ヘテロ接合を形成する領域は、炭化層４７によって覆われているため、高温の熱処理後においても表面荒れが発生しない効果も併せ持つ。
【００５０】
図１５の（Ｅ）に示すように、例えば水素もしくは酸素雰囲気中において１０００℃で熱処理を行い、炭化層４７の一部を除去する。
【００５１】
図１５の（Ｆ）：に示すように、炭化珪素半導体基体１００の第一主面および炭化層４７の表面に接するように、炭化珪素とヘテロ接合を形成し、且つバンドギャップが炭化珪素と異なる多結晶シリコンを例えば５０００Åの厚さに堆積した後、多結晶シリコンへの不純物ドーピングとして砒素を例えば加速電圧：７０ＫＶ、ドーズ量：５×１０１５ｃｍ−３でイオン注入する。注入する不純物は燐またはアンチモンでも良い。またイオン注入ではなく、拡散法でドーピングしても良い。これによりヘテロ半導体層４８が形成される。
【００５２】
図１６の（Ｇ）に示すように、ヘテロ半導体層４８の、半導体基体１００の第一主面から遠い側にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）５１をスピンコート（回転塗布）し、堆積したヘテロ半導体層４８の凹凸を平坦にする。
【００５３】
図１６の（Ｈ）に示すように、ＳＯＧ５１と、多結晶シリコンで構成されるヘテロ半導体層４８のエッチング速度が等しくなる条件下、例えばＣＦ系のエッチングガスを用いて、ＳＯＧ５１とヘテロ半導体層４８をエッチバックする。エッチバックする深さは、マスク層である炭化層４７の上に堆積されたヘテロ半導体層４８が除去される深さとする。これにより、ヘテロ半導体層４８が平坦化され、ヘテロ半導体領域４が形成される。
【００５４】
図１６の（Ｉ）に示すように、例えば水素もしくは酸素雰囲気中において１０００℃で熱処理を行い、マスク層である炭化層４７を除去する。このようにヘテロ半導体領域４を形成すると、エッチング時におけるダメージがヘテロ接合部（ヘテロ半導体領域４と炭化珪素エピタキシャル層２との接合部）に導入されない。この図に示した状態は、図９の（Ｉ）示した状態と同じである。
【００５５】
以降は、第２の実施の形態例において図９の（Ｊ）から図１１の（Ｍ）までの図を用いて説明した工程を行い、図６に示した半導体装置を完成させる。
【００５６】
第２乃至第４の実施の形態例においては、第１の実施の形態例における効果に加え、電界緩和領域３を形成する工程を有し、しかも、製造プロセスにおいて、電界緩和領域３とヘテロ半導体領域４とのマスクパターン合わせの必要がない。すなわち、電界緩和領域３を形成する際に用いたマスク層の一部を除去し、その除去した領域にヘテロ接合を形成するため、極めて微細なヘテロ接合をセルフアラインで形成することができる。
【００５７】
また、電界緩和領域３端部からのヘテロ接合部までの距離を精度良く微細化できるため、ドレイン電極８に高電圧が印加された場合、すなわち逆バイアス時における電位緩和領域３から炭化珪素エピタキシャル層２側に伸張する空乏層によって電界を電位緩和する効果を最大限に活用することができ、ヘテロ接合界面から発生するリーク電流を激減させることができる。すなわち、より高耐圧な半導体装置を実現できる。
【００５８】
なお、ヘテロ接合のセルフアライン構造の精度は、電界緩和領域３を形成する際に用いたマスク層の一部を除去する工程における、マスクの除去量の精度に依存するが、第２の実施の形態例においては、多結晶シリコン層４３の表面部にシリコン酸化膜４１を選択的に形成し、そのシリコン酸化膜４１のみを除去する工程を行うため、マスク層の一部を除去する工程の精度は、多結晶シリコン層４３の表面に形成されるシリコン酸化膜４０の厚さ、すなわち多結晶シリコン層４３の熱酸化時間のみに依存する。熱酸化は極めて再現性・制御性の高いプロセスであり、これによって、ヘテロ接合のセルフアライン構造を精度良く形成することができる。
【００５９】
また、第３の実施の形態例においては、マスク層がシリコン酸化膜４０のブロック膜とシリコン窒化膜４４からなるサイドウォール領域４５から構成されており、電界緩和領域３を形成する際に用いたマスク層の一部を除去する工程においては、サイドウォール領域４５のみを選択的に除去する工程を行うため、マスク層の一部を除去する工程の精度は、サイドウォール領域４５の幅の精度のみに依存する。サイドウォール領域４５の幅は、ブロック膜であるシリコン酸化膜層４１の厚さで制御可能であるため、ヘテロ接合のセルフアライン構造を精度良く形成することができる。
【００６０】
上記の実施の形態例においては、炭化珪素半導体基体１００およびヘテロ半導体領域４をＮ型として説明しているが、Ｐ型を用いても良い。
【００６１】
また、半導体基体を構成する半導体材料に炭化珪素を用いているが、窒化ガリウムなどを用いても良い。さらに、ヘテロ半導体領域４を構成する半導体材料に多結晶シリコンを用いているが、単結晶シリコン、アモルファスシリコン、シリコンゲルマニウム、砒化ガリウムなどを用いても良い。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態例によって製造した半導体装置の断面図である。
【図２】本発明の第１の実施の形態例の工程を説明する図である。
【図３】図２の続きである。
【図４】図３の続きである。
【図５】図４の続きである。
【図６】本発明の第２乃至第４の実施の形態例によって製造した半導体装置の断面図である。
【図７】本発明の第２の実施の形態例の工程を説明する図である。
【図８】図７の続きである。
【図９】図８の続きである。
【図１０】図９の続きである。
【図１１】図１０の続きである。
【図１２】本発明の第３の実施の形態例の工程を説明する図である。
【図１３】図１２の続きである。
【図１４】本発明の第４の実施の形態例の工程を説明する図である。
【図１５】図１４の続きである。
【図１６】図１５の続きである。
【符号の説明】
【００６３】
１：炭化珪素基板、２：炭化珪素エピタキシャル層、３：電界緩和領域、４：ヘテロ半導体領域、５：ゲート絶縁膜、６：ゲート電極、７：ソース電極、８：ドレイン電極、４０：シリコン酸化膜、４１：シリコン酸化膜層、４２：多結晶シリコン、４３：多結晶シリコン層、４４：シリコン窒化膜、４５：サイドウォール領域、４６：フォトレジスト、４７：炭化層、４８：ヘテロ半導体層、５１：ＳＯＧ、５２：層間絶縁膜、５３：ボロンイオン、１００：炭化珪素半導体基体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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