(57)【要約】【課題】メモリブロックを１Ｔ／１Ｃ型領域と２Ｔ／２Ｃ型領域とに任意に分割できる強誘電体メモリを提供する。【解決手段】メモリセルアレイ１１０は、行列状に配置された１Ｔ／１Ｃ型メモリセルを有する。アドレス記憶部１４０は、メモリセル毎に１ビットデータを記憶させる第１ブロックと、メモリセル対毎に１ビットデータを記憶させる第２ブロックとにメモリセルアレイ１１０を分けるための閾値メモリアドレスを記憶する。アドレス比較部１５０は、メモリアドレスの列アドレスと閾値メモリアドレスと比較して、該メモリアドレスが第１、第２ブロックのどちらに属するかの判断を行う。アドレス切替部１６０は、第１ブロックに属すると判断された場合には対応するワード線およびプレート線のみが活性化され且つ第２ブロックに属すると判断された場合には対応するワード線対およびプレート線対のみが活性化されるようにドライバ１２０，１３０を制御する。【選択図】図１
2007234166.tif 000002
【特許請求の範囲】
【請求項１】
各々がキャパシタと該キャパシタに接続されたトランジスタとで構成された複数のメモリセルが行列状に配列されたメモリセルアレイと、
各々が列方向に配置された前記メモリセルと接続された複数のワード線と、
各々が行方向に配置された前記メモリセルに接続された複数のビット線対と、
前記ワード線を選択的に活性化するワード線ドライバと、
１個の前記メモリセル毎に１ビットのデータを記憶させる第１ブロックと、一対の前記メモリセル毎に１ビットのデータを記憶させる第２ブロックとに、前記メモリセルアレイを分けるための閾値メモリアドレスを記憶するアドレス記憶部と、
該アドレス記憶部に格納された前記閾値メモリアドレスと比較することによって、アクセスすべきメモリセルを特定するメモリアドレスが前記第１、第２ブロックのどちらに属するかの判断を行うアドレス比較部と、
前記アクセスすべきメモリセルを特定するメモリアドレスが前記第１ブロックに属すると判断された場合には対応する１本の前記ワード線が活性化され、且つ、該アクセスすべきメモリセルを特定するメモリアドレスが前記第２ブロックに属すると判断された場合には対応する一対のワード線が活性化されるように、前記ワード線ドライバを制御するアドレス切替部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記アドレス記憶部が前記閾値メモリアドレスとして前記メモリセルアレイの列アドレスのみを記憶し、且つ、前記アドレス比較部が該閾値メモリアドレスを前記アクセスすべきメモリセルを特定するアドレスの列アドレスと比較することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルが強誘電体メモリセルであり、
各々の列方向に配置された前記メモリセルと接続された複数のプレート線を有し、且つ、
対応する列の前記ワード線が活性化された場合にのみ、当該列の前記プレート線を活性化するプレート線ドライバを有する、
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記アクセスすべきメモリセルを特定するメモリアドレスが前記第２ブロックに属すると判断された場合に、該第２ブロック内の他のメモリセル対をパリティ値記憶用メモリセルとして使用することを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、強誘電体メモリ等の半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としては、例えば強誘電体メモリが知られている。強誘電体メモリとは、強誘電体キャパシタの分極を利用して二値化データを記録するメモリである。強誘電体メモリの構造および原理を開示した文献としては、例えば、下記非特許文献１がある。非特許文献１に示されているように、強誘電体メモリとしては、１Ｔ／１Ｃ型のものと２Ｔ／２Ｃ型のものとが知られている。
【０００３】
１Ｔ／１Ｃ型強誘電体メモリでは、１個のトランジスタと１個の強誘電体キャパシタとによって、１個のメモリセルが構成される。そして、強誘電体キャパシタから読み出された電位を参照電位と比較することにより、記憶値が判断される。
【０００４】
一方、２Ｔ／２Ｃ型強誘電体メモリでは、２個のトランジスタと２個の強誘電体キャパシタとによって、１個のメモリセルが構成される。２個の強誘電体キャパシタには、値「１」および「０」が、相補的に記憶される。そして、これら２個の強誘電体キャパシタからそれぞれ読み出された電位の大小関係を検出することにより、記憶値が判断される。
【０００５】
強誘電体メモリでは、長期間にわたってデータを保存する場合に、読み出し電位が経時的に変化する。図７は、読み出し電位の経時変化を示すグラフである。図７に示されたように、強誘電体キャパシタの劣化に伴い、読み出し電位のハイレベルＶ１は低下していき且つローレベルＶ０は上昇していく。
【０００６】
上述のように、１Ｔ／１Ｃ型強誘電体メモリは、読み出し電位Ｖ０またはＶ１を、参照電位Ｖref と比較する。一方、２Ｔ／２Ｃ型強誘電体メモリは、読み出し電位Ｖ０と読み出し電位Ｖ１とを比較する。したがって、２Ｔ／２Ｃ型強誘電体メモリの方が、１Ｔ／１Ｃ型強誘電体メモリよりも、読み出しマージンは大きい（図７参照）。
【０００７】
このように、２Ｔ／２Ｃ型強誘電体メモリには、１Ｔ／１Ｃ型強誘電体メモリと比較して、記憶データの長期間にわたる信頼性を確保しやすいという利点がある。
【０００８】
一方、１Ｔ／１Ｃ型強誘電体メモリには、メモリセルの回路規模が小さいので、高集積化が容易であるという長所がある。さらに、１Ｔ／１Ｃ型強誘電体メモリには、２Ｔ／２Ｃ型強誘電体メモリと比較して、動作速度が速いという長所もある。また、例えば強誘電体メモリをＳＲＡＭ(Static Random Access Memory) 等の揮発性メモリの代替品として使用する場合（すなわち、データの一時保存に使用するような場合）には、記憶データの長期間にわたる信頼性は要求されない。
【０００９】
このように、強誘電体メモリとしては、長期間の信頼性が要求される用途では２Ｔ／２Ｃ型が望ましいが、そのような信頼性が要求されない用途では１Ｔ／１Ｃ型が望ましい場合も多い。このような理由から、その用途に応じて、１Ｔ／１Ｃ型としても２Ｔ／２Ｃ型としても使用できる強誘電体メモリが、提案されている（下記特許文献１参照）。特許文献１の強誘電体メモリは、ユーザやベンダーがモード信号の電位を設定することによって１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とを切り換えることができる（同文献の、例えば段落００４２、００４６参照）。
【００１０】
しかしながら、特許文献１の強誘電体メモリでは、メモリセルブロックに含まれるすべてのメモリセルを、１Ｔ／１Ｃ型或いは２Ｔ／２Ｃ型の一方に設定する（同文献の、例えば段落００２９参照）。すなわち、特許文献１の強誘電体メモリは、１個のメモリセルブロックを１Ｔ／１Ｃ型ブロックと２Ｔ／２Ｃ型ブロックとに分割して使用することはできない。加えて、特許文献１の強誘電体メモリでは、モード信号を入力するための端子が必要となり、したがって、素子の小面積化が図り難くなる。
【００１１】
１個のチップ内に１Ｔ／１Ｃ型と２Ｔ／２Ｃ型の両方が形成された強誘電体メモリは、例えば、下記特許文献２に開示されている。特許文献２の強誘電体メモリは、１Ｔ／１Ｃ型のデータ用メモリセルと、２Ｔ／２Ｃ型の試験用メモリセルとを備えている。しかしながら、特許文献２の強誘電体メモリは、データ用メモリセルを２Ｔ／２Ｃ型に切り換えることはできない。
【非特許文献１】深水克郎「低消費電力、高速ＬＳＩ技術」リアライズ社、平成１０年１月３１日
【特許文献１】特開平１０−７９１９６号公報
【特許文献２】特許第３５９２３２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この発明の解決課題は、１個のチップに設けられた１個のメモリブロックを１Ｔ／１Ｃ型の領域と２Ｔ／２Ｃ型の領域とに任意に分割して使用することができ、且つ、１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とを切り換えるための信号端子を必要としない半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１３】
この発明に係る半導体記憶装置は、各々がキャパシタとキャパシタに接続されたトランジスタとで構成された複数のメモリセルが行列状に配列されたメモリセルアレイと、各々が列方向に配置されたメモリセルと接続された複数のワード線と、各々が行方向に配置されたメモリセルに接続された複数のビット線対と、ワード線を選択的に活性化するワード線ドライバと、１個のメモリセル毎に１ビットのデータを記憶させる第１ブロックと、一対のメモリセル毎に１ビットのデータを記憶させる第２ブロックとに、メモリセルアレイを分けるための閾値メモリアドレスを記憶するアドレス記憶部と、アドレス記憶部に格納された閾値メモリアドレスと比較することによって、アクセスすべきメモリセルを特定するメモリアドレスが第１、第２ブロックのどちらに属するかの判断を行うアドレス比較部と、アクセスすべきメモリセルを特定するメモリアドレスが第１ブロックに属すると判断された場合には対応する１本のワード線が活性化され、且つ、アクセスすべきメモリセルを特定するメモリアドレスが第２ブロックに属すると判断された場合には対応する一対のワード線が活性化されるように、ワード線ドライバを制御するアドレス切替部とを備える。
【発明の効果】
【００１４】
この発明によれば、データの読み出しや書き込みのためにアクセスすべきメモリセルを特定するメモリアドレス（以下、読出／書込メモリアドレス）と閾値メモリアドレスとを比較することによって、１Ｔ／１Ｃ型メモリセルブロック（すなわち第１メモリブロック）と２Ｔ／２Ｃ型メモリセルブロック（すなわち第２メモリブロック）とを判別する。そして、読出／書込メモリアドレスが１Ｔ／１Ｃ型メモリセルブロックに対応するときは１本のワード線のみが活性化され、読出／書込メモリアドレスが２Ｔ／２Ｃ型メモリセルブロックに対応するときは一対のワード線が活性化される。
【００１５】
このようにして、この発明では、１個のチップに設けられた１個のメモリブロックを１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とに任意に分割して使用することができる。
【００１６】
さらに、この発明では、１Ｔ／１Ｃ型メモリセルブロックと２Ｔ／２Ｃ型メモリセルブロックとの境界をアドレス記憶部の格納値（閾値メモリアドレス）によって設定するので、１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とを切り換えるための専用の信号端子を必要としない。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１８】
第１の実施形態
以下、第１の実施形態について、図１〜図３を用いて説明する。
【００１９】
図１は、この実施形態に係る強誘電体メモリの要部構成を示す回路図である。
【００２０】
図１に示したように、この実施形態の強誘電体メモリ１００は、メモリセルアレイ１１０、ワード線ドライバ１２０、プレート線ドライバ１３０、アドレス記憶部１４０、アドレス比較部１５０およびアドレス切替部１６０を備えている。
【００２１】
メモリセルアレイ１１０は、１行８列に配置されたメモリセルＭ０〜Ｍ７を備えている。なお、図１の例では、説明を簡略化するためにメモリセルを１行分だけ示したが、２行以上の構成としてもよいことはもちろんである。各メモリセルＭ０〜Ｍ７は、１個のスイッチトランジスタと１個の強誘電体キャパシタとを備えている。スイッチトランジスタＴ０〜Ｔ７は、ビット線ＢＬ，ＢＬｂに交互に一端が接続され、且つ、ワード線ＷＬ０〜ＷＬ７のいずれかにゲートが接続されている。強誘電体キャパシタＣ０〜Ｃ７は、対応するスイッチトランジスタの他端に一端が接続され、且つ、プレート線ＰＬ０〜ＰＬ７のいずれかに他端が接続されている。このように、各メモリセルＭ０〜Ｍ７は、１Ｔ／１Ｃ型である。
【００２２】
ワード線ドライバ１２０は、８個の３入力ＡＮＤ回路１２０−０〜１２０−７を備えている。また、ワード線ドライバ１２０は、アドレス切替部１６０から、３対の制御信号（Ｘ０，Ｘ０ｂ）、（Ｘ１，Ｘ１ｂ）、（Ｘ２，Ｘ２ｂ）を入力する。ＡＮＤ回路１２０−０〜１２０−７は、これらの信号線対の一方ずつをそれぞれ入力する。ＡＮＤ回路１２０−０〜１２０−７は、入力信号がすべてハイレベル（電源電圧レベル）の場合にのみ、対応するワード線を活性化する。この実施形態では、ハイレベルを活性化レベルとする。
【００２３】
プレート線ドライバ１３０は、８個の２入力ＡＮＤ回路１３０−０〜１３０−７を備えている。各ＡＮＤ回路１３０−０〜１３０−７は、一方の入力端子からプレートイネーブル信号ＰＬＥを入力し、他方の入力端子から対応するワード線の電位を入力する。すなわち、ＡＮＤ回路１３０−０〜１３０−７は、プレートイネーブル信号ＰＬＥがハイレベルであり且つ対応するワード線の電位がハイレベルの場合にのみ、対応するプレート線を活性化する。
【００２４】
アドレス記憶部１４０は、閾値メモリアドレス（ｂａ２，ｂａ１，ｂａ０）を記憶する。閾値メモリアドレスとは、１個のメモリセル毎に１ビットのデータを記憶させるブロック（すなわち、１Ｔ／１Ｃ型のブロック）と、一対のメモリセル毎に１ビットのデータを記憶させるブロック（すなわち、２Ｔ／２Ｃ型のブロック）とにメモリセルアレイ１１０を分けたときの境界を示すメモリアドレスである。アドレス記憶部１４０は、例えばレジスタ等の書き換え可能メモリで構成することが望ましい。閾値メモリアドレスを自由に変更できることとすれば、１Ｔ／１Ｃ型ブロックと２Ｔ／２Ｃ型ブロックとの記憶容量比を、ユーザが自由に変更できるからである。
【００２５】
アドレス比較部１５０は、外部から入力された読出／書込メモリアドレス（ｅａ２，ｅａ１，ｅａ０）と閾値メモリアドレス（ｂａ２，ｂａ１，ｂａ０）とを比較する。そして、アドレス比較部１５０は、比較結果を示す信号ＳＥＬを出力する。この実施形態では、読出／書込メモリアドレス（ｅａ２，ｅａ１，ｅａ０）が、１Ｔ／１Ｃ型ブロックに対応している場合の信号ＳＥＬをローレベル（接地電圧レベル）、２Ｔ／２Ｃ型ブロックに対応している場合の信号ＳＥＬをハイレベルとする。
【００２６】
アドレス切替部１６０は、信号ＳＥＬと、読出／書込メモリアドレス（ｅａ２，ｅａ１，ｅａ０）とを入力する。そして、アドレス切替部１６０は、信号ＳＥＬの値に基づいて、読出／書込メモリアドレス（ｅａ２，ｅａ１，ｅａ０）を、制御信号（Ｘ０ｂ，Ｘ０）、（Ｘ１ｂ，Ｘ１）、（Ｘ２ｂ，Ｘ２）に変換する。これにより、アドレス切替部１６０は、信号ＳＥＬがローレベルの場合には、読出／書込メモリアドレス（ｅａ２，ｅａ１，ｅａ０）に対応する１本のワード線が活性化され、且つ、信号ＳＥＬがハイレベルの場合には、該読出／書込メモリアドレスに対応する一対のワード線が活性化されるように、ワード線ドライバ１２０を制御する。
【００２７】
アドレス切替部１６０は、２入力のＯＲ回路１６１−１，１６１−２、バッファ１６２−１〜１６２−４、インバータ１６３−１〜１６３−４およびトランジスタ１６４−１〜１６４−４を備えている。ＯＲ回路１６１−１は、信号ＳＥＬがローレベルのときはノードＮ０（すなわちメモリアドレス信号ｅａ０の電位）の反転電位を、信号ＳＥＬがハイレベルのときはハイレベルを、制御信号Ｘ０ｂとして出力する。ＯＲ回路１６１−２は、信号ＳＥＬがローレベルのときはノードＮ０の電位を、信号ＳＥＬがハイレベルのときはハイレベルを、制御信号Ｘ０として出力する。バッファ１６２−１は、ノードＮ１の反転電位を、制御信号Ｘ１ｂとして出力する。バッファ１６２−２は、ノードＮ１の電位を、制御信号Ｘ１として出力する。バッファ１６２−３は、ノードＮ２の反転電位を、制御信号Ｘ２ｂとして出力する。バッファ１６２−４は、ノードＮ２の電位を、制御信号Ｘ２として出力する。インバータ１６３−１〜１６３−３は、ノードＮ０〜Ｎ２の電位を反転する。インバータ１６３−４は、信号ＳＥＬを反転して、トランジスタ１６４−１，１６４−２のゲートに供給する。トランジスタ１６４−１は、信号ＳＥＬがローレベルのときにメモリアドレス信号ｅａ１をノードＮ１に供給し、信号ＳＥＬがハイレベルのときにオフする。トランジスタ１６４−２は、信号ＳＥＬがローレベルのときにメモリアドレス信号ｅａ２をノードＮ２に供給し、信号ＳＥＬがハイレベルのときにオフする。トランジスタ１６４−３は、信号ＳＥＬがハイレベルのときにメモリアドレス信号ｅａ０をノードＮ１に供給し、信号ＳＥＬがローレベルのときにオフする。トランジスタ１６４−４は、信号ＳＥＬがハイレベルのときにメモリアドレス信号ｅａ１をノードＮ２に供給し、信号ＳＥＬがローレベルのときにオフする。
【００２８】
次に、この実施形態に係る強誘電体メモリ１００の全体的な動作について、図２および図３を用いて説明する。
【００２９】
以下、メモリセルＭ０〜Ｍ３を１Ｔ／１Ｃ型として使用し、且つ、メモリセルＭ４〜Ｍ７を２Ｔ／２Ｃ型として使用する場合を例に採って説明する。
【００３０】
アドレス記憶部１４０には、予め、閾値メモリアドレスとして（ｂａ２，ｂａ１，ｂａ０）＝（１，０，０）が記憶される。
【００３１】
まず、１Ｔ／１Ｃ型のメモリセルに関する動作について、メモリセルＭ０の場合を例に採って説明する。
【００３２】
最初に、外部から、読出／書込メモリアドレス（ｅａ２，ｅａ１，ｅａ０）が入力される。アドレス比較部１５０は、この読出／書込メモリアドレスを、閾値メモリアドレス（ｂａ２，ｂａ１，ｂａ０）と比較する。ここでは、（ｅａ２，ｅａ１，ｅａ０）＝（０，０，０）、且つ、（ｂａ２，ｂａ１，ｂａ０）＝（１，０，０）である。したがって、読出／書込メモリアドレスは、閾値メモリアドレスよりも小さい。この場合、アドレス比較部１５０は、信号ＳＥＬとして、ローレベルを出力する。これにより、アドレス切替部１６０において、トランジスタ１６４−１，１６４−２はオンし、トランジスタ１６４−３，１６４−４はオフする。このため、ノードＮ１の電位はｅａ１と一致し、且つ、ノードＮ２の電位はｅａ２と一致する。また、上述のように、信号ＳＥＬがローレベルのとき、ＯＲ回路１６１−１はノードＮ０の反転電位を出力し、ＯＲ回路１６１−２はノードＮ０の電位を出力する。したがって、読出／書込メモリアドレスが（０，０，０）のとき、制御信号は、（Ｘ０ｂ，Ｘ０，Ｘ１ｂ，Ｘ１，Ｘ２ｂ，Ｘ２）＝（１，０，１，０，１，０）となる。
【００３３】
これらの制御信号は、ワード線ドライバ１２０に送られる。これにより、Ｘ０ｂ，Ｘ１ｂ，Ｘ２ｂを入力するＡＮＤ回路１２０−０のみがハイレベルを出力し、他のＡＮＤ回路１２０−１〜１２０−７はローレベルを出力する。したがって、ワード線ＷＬ０は活性化され、他のワード線ＷＬ１〜ＷＬ７は活性化されない（図２参照）。
【００３４】
これにより、プレート線ドライバ１３０のＡＮＤ回路１３０−０は、プレートイネーブル信号ＰＬＥがハイレベルになると、ハイレベルを出力する。一方、他のＡＮＤ回路１３０−１〜１３０−７は、ローレベルに維持される。すなわち、プレート線ＰＬ０は活性化され、他のプレート線ＰＬ１〜ＰＬ７は活性化されない。
【００３５】
ワード線ＷＬ０が活性化されることにより、メモリセルＭ０のスイッチトランジスタＴ０がオンする。したがって、プレート線ＰＬ０とビット線ＢＬｂとが、強誘電体キャパシタＣ０を介して接続される。これにより、強誘電体キャパシタＣ０に対する読み出しまたは書き込みを行うことができる。例えば、読み出し時であれば、ビット線ＢＬｂに読み出されたデータは、従来のように参照電圧と比較されて、‘１’または‘０’として読み出されることになる。
【００３６】
一方、他のメモリセルＭ１〜Ｍ７に対しては、スイッチトランジスタＴ１〜Ｔ７がオンしないので、読み出し或いは書き込みが行われない。
【００３７】
以上のように、読出／書込メモリアドレスが閾値メモリアドレス（１，０，０）よりも小さい場合には、対応する強誘電体メモリセルが、１Ｔ／１Ｃ型メモリセルとして使用される。
【００３８】
次に、２Ｔ／２Ｃ型のメモリセルに関する動作について、メモリセルＭ７の場合を例に採って説明する。
【００３９】
最初に、外部から、読出／書込メモリアドレス（ｅａ２，ｅａ１，ｅａ０）が入力される。アドレス比較部１５０は、この読出／書込メモリアドレスを、閾値メモリアドレス（ｂａ２，ｂａ１，ｂａ０）と比較する。ここでは、（ｅａ２，ｅａ１，ｅａ０）＝（１，１，１）とする。上述の動作説明と同様、（ｂａ２，ｂａ１，ｂａ０）＝（１，０，０）である。したがって、読出／書込メモリアドレスは、閾値メモリアドレスよりも大きい。このため、アドレス比較部１５０は、信号ＳＥＬとして、ハイレベルを出力する。これにより、アドレス切替部１６０において、トランジスタ１６４−１，１６４−２はオフし、トランジスタ１６４−３，１６４−４はオンする。このため、ノードＮ１の電位はｅａ０と一致し、且つ、ノードＮ２の電位はｅａ１と一致する。また、上述のように、信号ＳＥＬがハイレベルのとき、ＯＲ回路１６１−１，１６１−２は、ハイレベルを出力する。したがって、読出／書込メモリアドレスが（１，１，１）のとき、制御信号は、（Ｘ０ｂ，Ｘ０，Ｘ１ｂ，Ｘ１，Ｘ２ｂ，Ｘ２）＝（１，１，０，１，０，１）となる。
【００４０】
これらの制御信号は、ワード線ドライバ１２０に送られる。これにより、Ｘ０ｂ，Ｘ１，Ｘ２を入力するＡＮＤ回路１２０−６と、Ｘ０，Ｘ１，Ｘ２を入力するＡＮＤ回路１２０−７とがハイレベルを出力し、他のＡＮＤ回路１２０−１〜１２０−７はローレベルを出力する。したがって、ワード線ＷＬ６，ＷＬ７は活性化され、他のワード線ＷＬ０〜ＷＬ５は活性化されない（図３参照）。
【００４１】
プレート線ドライバ１３０のＡＮＤ回路１３０−６，１３０−７は、プレートイネーブル信号ＰＬＥがハイレベルになると、ハイレベルを出力する。一方、他のＡＮＤ回路１３０−０〜１３０−５は、ローレベルに維持される。すなわち、プレート線ＰＬ６，ＰＬ７は活性化され、他のプレート線ＰＬ０〜ＰＬ５は活性化されない。
【００４２】
ワード線ＷＬ６，ＷＬ７が活性化されることにより、メモリセルＭ６，Ｍ７のスイッチトランジスタＴ６，Ｔ７がオンする。したがって、プレート線ＰＬ６とビット線ＢＬｂとが強誘電体キャパシタＣ６を介して接続され、且つ、プレート線ＰＬ７とビット線ＢＬとが強誘電体キャパシタＣ７を介して接続される。これにより、強誘電体キャパシタＣ６，Ｃ７に対する読み出しまたは書き込みを行うことができる。例えば、読み出しの場合、ビット線ＢＬ，ＢＬｂの電位を比較することで、‘１’または‘０’として読み出される。
【００４３】
一方、他のメモリセルＭ０〜Ｍ５に対しては、スイッチトランジスタＴ０〜Ｔ５がオンしないので、読み出し或いは書き込みが行われない。
【００４４】
このように、読出／書込メモリアドレスが閾値メモリアドレス（１，０，０）以上の場合には、対応する強誘電体メモリセルが、２Ｔ／２Ｃ型メモリセルとして使用される。なお、閾値メモリアドレスと一致する読出／書込アドレスが入力された場合には、その読出／書込アドレスに対応するメモリセルを１Ｔ／１Ｃ型として使用するのか或いは２Ｔ／２Ｃ型として使用するのかを予め決定しておき、この決定結果に応じて選択信号ＳＥＬをハイレベルとするかローレベルとするかを決定することにより、対応できる。
【００４５】
以上説明したように、この実施形態によれば、１個の強誘電体メモリ１００に設けられた１個のメモリブロックを１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とに任意に分割して使用することができ、さらに、１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とを切り換えるための信号端子が不要である。
【００４６】
第２の実施形態
以下、第２の実施形態について、図４を用いて説明する。この実施形態に係る強誘電体メモリは、エラー訂正機能を備えている点で、上述の第１の実施形態と異なる。
【００４７】
図４〜図６は、この実施形態に係る強誘電体メモリの要部構成を示す回路図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１と同じものである。
【００４８】
この実施形態に係る強誘電体メモリ４００は、メモリセル領域４１０と、ＡＮＤ回路４２１〜４２４とを備えている。
【００４９】
メモリセル領域４１０は、６個のメモリセルブロックＭＢ０〜ＭＢ５を含む。各メモリセルブロックＭＢ０〜ＭＢ５は、それぞれ、８×８個のメモリセルＭ（０、０）〜Ｍ（４７，７）を有している（図では一部省略）。各メモリセルの構成は、上述した第１の実施形態と同じである。メモリセルブロックＭＢ４は２個のサブブロックＭＢ４ａ，ＭＢ４ｂからなり、且つ、メモリセルブロックＭＢ５は２個のサブブロックＭＢ５ａ，ＭＢ５ｂからなる。各サブブロックＭＢ４ａ，ＭＢ４ｂ，ＭＢ５ａ，ＭＢ５ｂは、それぞれ、８×４個のメモリセルを有する。後述するように、この実施形態では、下４段のメモリセルブロックＭＢ０〜ＭＢ４が２Ｔ／２Ｃ型として使用されるとき、サブブロックＭＢ４ａ，ＭＢ４ｂ，ＭＢ５ａ，ＭＢ５ｂの各メモリセルはパリティビット（４ビット）格納用の２Ｔ／２Ｃ型メモリセルとして使用される。
【００５０】
ＡＮＤ回路４２１〜４２４は、一方の入力端がＥＣＣ（Error-Correcting Code ）イネーブル信号ＥＣＣＥＮを入力し、且つ、他方の入力端から制御信号ｙ０〜ｙ３のいずれかを入力する。そして、ＡＮＤ回路４２１〜４２４は、入力信号が共にハイレベルのとき、出力信号Ｐｙ０〜Ｐｙ３をハイレベルにする。この実施形態では、ＥＣＣイネーブル線ＥＣＣＥＮとして、アドレス比較部１５０の信号ＳＥＬをそのまま使用する。
【００５１】
データ用のゲートトランジスタ５０１−０〜５０１−４７（図では一部省略）は、対応するビット線ＢＬ０〜ＢＬ４７に一端で接続され、且つ、対応するデータ線Ｄ０〜Ｄ７に他端で接続される。
【００５２】
ＡＮＤ回路５０２−０〜５０２−５（図では一部省略）は、図示しないビット線ドライバから、３対の制御信号（Ｙ０ｂ，Ｙ０）、（Ｙ１ｂ，Ｙ１）、（Ｙ２ｂ，Ｙ２）の一方ずつをそれぞれ入力する。ＡＮＤ回路５０２−１〜５０２−５は、入力信号がすべてハイレベルの場合にのみ、出力をハイレベルにする。ＡＮＤ回路５１２−０〜５０２−５の出力は、それぞれ、対応するメモリセルブロックＭＢ０〜ＭＢ５に属するゲートトランジスタ５０１−０〜５０１−４７のゲート電極に印加される。また、下４段のメモリセルブロックＭＢ０〜ＭＢ３では、ＡＮＤ回路５１２−０〜５０２−３の出力が、制御信号ｙ０〜ｙ３として、ＡＮＤ回路４２１〜４２４に入力される。
【００５３】
パリティ用のゲートトランジスタ６０１−３２〜６０１−４７は、サブブロックＭＢ４ａ，ＭＢ４ｂ，ＭＢ５ａ，ＭＢ５ｂ内にのみ設けられる。ゲートトランジスタ６０１−３２〜６０１−４７（図では一部省略）は、対応するビット線ＢＬ０〜ＢＬ４７に一端で接続され、且つ、対応するパリティビット線Ｐ０〜Ｐ３に他端で接続される。ゲートトランジスタ６０１−３２〜６０１−４７のゲート電極には、対応するＡＮＤ回路４２１〜４２４の出力信号Ｐｙ０〜Ｐｙ３が供給される。
【００５４】
次に、この実施形態に係る強誘電体メモリ１００の全体的な動作を説明する。
【００５５】
この実施形態でも、アドレス記憶部１４０には、予め、閾値メモリアドレスとして（ｂａ２，ｂａ１，ｂａ０）＝（１，０，０）が記憶されるものとする。
【００５６】
まず、１Ｔ／１Ｃ型のメモリセルに関する動作について、メモリセルＭ（０，０）〜Ｍ（７、０）が選択された場合を例に採って説明する。
【００５７】
最初に、外部から、カラムアドレス（ｅａ２，ｅａ１，ｅａ０）が入力される。アドレス比較部１５０は、このカラムアドレスを、閾値メモリアドレス（ｂａ２，ｂａ１，ｂａ０）と比較する。ここでは、（ｅａ２，ｅａ１，ｅａ０）＝（０，０，０）、且つ、（ｂａ２，ｂａ１，ｂａ０）＝（１，０，０）である。したがって、カラムアドレスは、閾値メモリアドレスよりも小さい。この場合、アドレス比較部１５０は、信号ＳＥＬとして、ローレベルを出力する。これにより、上述の第１の実施形態と同様にして、アドレス切替部１６０から制御信号（Ｘ０ｂ，Ｘ０，Ｘ１ｂ，Ｘ１，Ｘ２ｂ，Ｘ２）＝（１，０，１，０，１，０）が出力される。したがって、ワード線ＷＬ０およびプレート線ＰＬ０のみが活性化される。
【００５８】
一方、ロウアドレスが外部から入力されると、図示しないビット線ドライバが、該ロウアドレスに基づいて制御信号（Ｙ０ｂ，Ｙ０）、（Ｙ１ｂ，Ｙ１）、（Ｙ２ｂ，Ｙ２）を生成する。ここでは、（Ｙ０ｂ，Ｙ０，Ｙ１ｂ，Ｙ１，Ｙ２ｂ，Ｙ２）＝（１，０，１，０，１，０）とする。これにより、メモリセルブロックＭＢ０〜ＭＢ５内のＡＮＤ回路５０２−１〜５０２−５のうち、ＡＮＤ回路５０２−０のみがハイレベルを出力する。したがって、ゲートトランジスタ５０１−０〜５０１−４７のうち、ゲートトランジスタ５０１−０〜５０１−７のみがオンする。これにより、ビット線ＢＬ０〜ＢＬ７のみがデータ線Ｄ０〜Ｄ７と導通し、他のビット線ＢＬ８〜ＢＬ４７はデータ線Ｄ０〜Ｄ７と導通しない。
【００５９】
以上の動作により、読み出しまたは書き込みは、メモリセルＭ（０、０）〜Ｍ（０，７）のみに対しては行われ、他のメモリセルに対しては行われない。
【００６０】
なお、カラムアドレス（ｅａ２，ｅａ１，ｅａ０）が閾値メモリアドレスとして（ｂａ２，ｂａ１，ｂａ０）よりも小さい場合には、信号ＳＥＬ（すなわちＥＣＣイネーブル線ＥＣＣＥＮ）がローレベルになるので、ＡＮＤ回路４２１〜４２４の出力はローレベルとなり、したがって、ゲートトランジスタ６０１−３２〜６０１−４７はすべてオフする。このため、ビット線ＢＬ３２〜ＢＬ４７とパリティビット線Ｐ０〜Ｐ３とは、導通しない。これにより、メモリセルブロックＭＢ４，ＭＢ５内のメモリセルも、他のメモリセルブロックＭＢ０〜ＭＢ４内のメモリセル等同様、データ記憶用の１Ｔ／１Ｃ型メモリセルとして使用できる。
【００６１】
次に、２Ｔ／２Ｃ型のメモリセルに関する動作について、メモリセルＭ（０，７）〜Ｍ（７，７）が選択された場合を例に採って説明する。
【００６２】
最初に、外部から、カラムアドレス（ｅａ２，ｅａ１，ｅａ０）が入力される。アドレス比較部１５０は、このカラムアドレスを、閾値メモリアドレス（ｂａ２，ｂａ１，ｂａ０）と比較する。ここでは、（ｅａ２，ｅａ１，ｅａ０）＝（１，１，１）、且つ、（ｂａ２，ｂａ１，ｂａ０）＝（１，０，０）である。したがって、カラムアドレスは、閾値メモリアドレスよりも大きいので、アドレス比較部１５０は信号ＳＥＬとしてハイレベルを出力する。したがって、上述の第１の実施形態と同様にして、アドレス切替部１６０から出力される制御信号は、（Ｘ０ｂ，Ｘ０，Ｘ１ｂ，Ｘ１，Ｘ２ｂ，Ｘ２）＝（１，１，０，１，０，１）となる。このため、ワード線ＷＬ６，ＷＬ７およびプレート線ＰＬ６，ＰＬ７が活性化され、他は活性化されない。
【００６３】
また、上述の１Ｔ／１Ｃの場合と同様、ロウアドレスが外部から入力されて、図示しないビット線ドライバから制御信号（Ｙ０ｂ，Ｙ０，Ｙ１ｂ，Ｙ１，Ｙ２ｂ，Ｙ２）＝（１，０，１，０，１，０）が出力される。これにより、メモリセルブロックＭＢ０〜ＭＢ５内のＡＮＤ回路５０２−１〜５０２−５のうちＡＮＤ回路５０２−０のみがハイレベルを出力し、したがって、ゲートトランジスタ５０１−０〜５０１−４７のうちゲートトランジスタ５０１−０〜５０１−７のみがオンする。これにより、ビット線ＢＬ０〜ＢＬ７のみがデータ線Ｄ０〜Ｄ７と導通し、他のビット線ＢＬ８〜ＢＬ４７はデータ線Ｄ０〜Ｄ７と導通しない。
【００６４】
以上により、メモリセルＭ（０，７）〜Ｍ（７，７）が選択され、読み出しまたは書き込みが可能になる。
【００６５】
また、信号ＳＥＬ（すなわちＥＣＣイネーブル線ＥＣＣＥＮ）がハイレベルになり且つＡＮＤ回路５０２−０の出力ｙ０がハイレベルになることにより、ＡＮＤ回路４２１の出力信号Ｐｙ０がハイレベルになる。したがって、ゲートトランジスタ６０１−３２〜６０１−３５がオンするので、パリティビット線Ｐ０〜Ｐ３とビット線ＢＬ３２〜ＢＬ３５とが導通する。上述のように、活性化されたワード線およびビット線はワード線ＷＬ６，ＷＬ７およびプレート線ＰＬ６，ＰＬ７のみなので、パリティビット線Ｐ０〜Ｐ３はサブブロックＭＢ４ａのメモリセルＭ（３２，６）〜Ｍ（３５，６），Ｍ（３２，７）〜Ｍ（３５，７）内に設けられた強誘電体キャパシタ（図示せず）と導通する。そして、データ書き込みの場合、メモリセルＭ（３２，６）〜Ｍ（３５，６），Ｍ（３２，７）〜Ｍ（３５，７）には、図示しないエラー訂正回路から出力されたパリティ値Ｐ０〜Ｐ３が書き込まれる。また、データ読み出しの場合、メモリセルＭ（３２，６）〜Ｍ（３５，６），Ｍ（３２，７）〜Ｍ（３５，７）から、パリティ値Ｐ０〜Ｐ３が読み出される。一方、信号ｙ１〜ｙ３はローレベルに維持されるので、他のサブブロックＭＢ４ｂ〜ＭＢ５ｂ２対する読み出しや書き込みは行われない。
【００６６】
このように、この実施形態では、カラムアドレスが閾値メモリアドレス（１，０，０）以上の場合に、対応する強誘電体メモリセルが２Ｔ／２Ｃ型メモリセルとして使用されるとともに、サブブロックＭＢ４ａ，ＭＢ４ｂ，ＭＢ５ａ，ＭＢ５ｂにパリティ値記憶用メモリセルとして使用される。
【００６７】
なお、この実施形態では、信号ＳＥＬをそのままＥＣＣイネーブル線ＥＣＣＥＮとして使用したが、信号ＳＥＬとは独立にＥＣＣイネーブル線ＥＣＣＥＮを生成することとしてもよい。これにより、強誘電体メモリセルが１Ｔ／１Ｃ型の場合にもパリティ値を記憶することが可能になる。
【００６８】
以上説明したように、この実施形態によれば、第１の実施形態と同様、１個の強誘電体メモリ１００に設けられた１個のメモリブロックを１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とに分割して使用することができ、さらに、１Ｔ／１Ｃ型と２Ｔ／２Ｃ型とを切り換えるための信号端子が不要である。
【００６９】
加えて、この実施形態によれば、強誘電体メモリセルが２Ｔ／２Ｃ型メモリセルとして使用される場合にパリティ値を記憶することができるので、長期間にわたるデータ保存の信頼性を、第１の実施形態よりもさらに高めることができる。
【図面の簡単な説明】
【００７０】
【図１】第１の実施形態に係る強誘電体メモリの要部構成を示す回路図である。
【図２】第１の実施形態に係る強誘電体メモリの動作を説明するための概念図である。
【図３】第１の実施形態に係る強誘電体メモリの動作を説明するための概念図である。
【図４】第２の実施形態に係る強誘電体メモリの要部構成を示す回路図である。
【図５】第２の実施形態に係る強誘電体メモリの要部構成を示す回路図である。
【図６】第２の実施形態に係る強誘電体メモリの要部構成を示す回路図である。
【図７】従来の強誘電体メモリの動作を説明するための概念図である。
【符号の説明】
【００７１】
１００  強誘電体メモリ
１１０  メモリセルアレイ
１２０  ワード線ドライバ
１２０−０〜１２０−７，１３０−０〜１３０−７  ＡＮＤ回路
１３０  プレート線ドライバ
１４０  アドレス記憶部
１５０  アドレス比較部
１６０  アドレス切替部
１６１−１，１６１−２  ＯＲ回路
１６２−１〜１６２−４  バッファ
１６３−１〜１６３−４  インバータ
１６４−１〜１６４−４  トランジスタ
Ｍ０〜Ｍ７  メモリセル
Ｔ０〜Ｔ７  スイッチトランジスタ
Ｃ０〜Ｃ７  強誘電体キャパシタ
ＷＬ０〜ＷＬ７  ワード線
ＰＬ０〜ＰＬ７  プレート線
ＢＬ０〜ＢＬ７  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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