(57)【要約】【課題】  薄膜キャパシタに絶縁破壊等の問題が生じた場合であっても、接続されている他のデバイス等に悪影響を及ぼすことのない、信頼性の高い薄膜キャパシタ素子、インターポーザ、半導体素子、及び、これらの製造方法を提供する。【解決手段】  本発明の薄膜キャパシタ素子１０は、誘電体層１３とそれを挟む２つの電極１２，１４を有する薄膜キャパシタ１５と、前記電極と電気的に接続される外部端子２３とを備え、前記電極と外部端子との間に設けられ、前記電極に隣接するとともに、前記隣接する電極よりも大きな抵抗率を有する材料からなる抵抗層３０を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子において、
前記電極と外部端子との間に設けられ、前記電極に隣接するとともに、前記隣接する電極よりも大きな抵抗率を有する材料からなる抵抗層を有する
ことを特徴とする薄膜キャパシタ素子。
【請求項２】
支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成される薄膜キャパシタと、
前記電極と電気的に接続される外部端子と、
前記下部電極と外部端子との間、或いは、前記上部電極と外部端子との間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする薄膜キャパシタ素子。
【請求項３】
前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記外部端子と接する
ことを特徴とする請求項１または２に記載の薄膜キャパシタ素子。
【請求項４】
前記抵抗層は、遷移金属の窒化物或いは遷移金属の酸化物からなる
ことを特徴とする請求項１〜３のいずれかに記載の薄膜キャパシタ素子。
【請求項５】
前記抵抗層を構成する材料の抵抗率が１００Ωｃｍ以上である
ことを特徴とする請求項１〜４のいずれかに記載の薄膜キャパシタ素子。
【請求項６】
第１の主面に形成された第１の端子と、第２の主面に形成された第２の端子との間を電気的に接続する貫通ビアを備えるインターポーザにおいて、
前記第１の主面と第２の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とするインターポーザ。
【請求項７】
第１の主面に形成された第１の端子と、第２の主面に形成された第２の端子との間を電気的に接続する貫通ビアを備えるインターポーザを介して、半導体素子と回路基板とが電気的に接続される半導体装置において、
前記第１の主面と第２の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする半導体装置。
【請求項８】
誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子の製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記外部端子が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とする薄膜キャパシタ素子の製造方法。
【請求項９】
前記抵抗層を形成する工程は、
前記開口部を含む前記支持基体の表面に、抵抗層を形成するための抵抗層形成層を成膜する工程と、
前記抵抗層形成層が形成された前記支持基体の表面を研磨し、前記開口部の前記抵抗層形成層を選択的に残す工程とを含む
ことを特徴とする請求項８に記載の薄膜キャパシタ素子の製造方法。
【請求項１０】
誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される貫通ビアを備えたインターポーザの製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記貫通ビア或いは貫通ビアと電気的に接続される引き出し配線が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とするインターポーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシタを備えた薄膜キャパシタ素子、インターポーザ、半導体装置、或いは、これらの製造方法に関し、より詳細には、薄膜キャパシタが破損等により短絡状態になった場合であっても、他への悪影響が少ない薄膜キャパシタ素子、インターポーザ、半導体装置、或いは、これらの製造方法に関する。
【背景技術】
【０００２】
近年、電源電圧変動や高周波ノイズ等を要因とする回路の誤動作を防止する目的で、デカップリングキャパシタが使用されている。
【０００３】
このデカップリングキャパシタは、通常、回路基板上において、半導体集積回路等の素子の近傍に配置される。そして、当該素子と低インダクタンスで接続されることを要求される。
【０００４】
このような要求を実現するために、薄膜の微細加工技術を利用して形成される薄膜キャパシタが注目されている。例えば、この薄膜キャパシタを備えた薄膜キャパシタ素子は、外部端子を狭ピッチの多数のバンプ（突起電極）で構成し、尚且つ、異なる電極のバンプを交互に配置することによって、高周波帯域において、半導体集積回路素子と低インダクタンスで接続することを可能とする。
【０００５】
また、薄膜キャパシタ素子は、回路基板への実装の際に、バンプを使用したフリップチップによる実装を行なうことが可能であり、高信頼性化、低コスト化にも寄与する。
【０００６】
このように、近時においては、デカップリングキャパシタとして薄膜キャパシタ素子が使用されつつあるが、このとき、薄膜キャパシタ素子は、回路基板上、半導体集積回路素子の近傍に隣接して実装される。
【０００７】
しかしながら、このような実装形態であっても、薄膜キャパシタ素子と半導体集積回路素子との間に存在する配線の存在は、インダクタンスの増加の要因になる。そして、当該配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げる方向に作用する。
【０００８】
そこで、半導体集積回路素子の直下（の回路基板内）に薄膜キャパシタを配置し、半導体集積回路素子の電源ライン及びグラウンドラインから薄膜キャパシタまでの配線引き回しを最短にすることにより、インダクタンスを低減することが提案されている（例えば、特許文献１参照）。
【０００９】
また、上記の応用として、半導体集積回路素子とそれを搭載するパッケージ基板との間に、薄膜キャパシタを内臓したインターポーザを挿入する形態も提案されている（例えば、特許文献２〜４参照）。
【特許文献１】特開平４−２１１１９１号公報
【特許文献２】特開平７−１７６４５３号公報
【特許文献３】特開２００１−６８５８３号公報
【特許文献４】特開２００１−３５９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、薄膜キャパシタは、誘電体層を構成する薄膜が１００ｎｍ程度と薄いため、絶縁破壊を生じ易く、また、ペロブスカイト結晶構造を有する誘電体層は、特定の条件下で、層（薄膜）内部に格子欠陥及び酸素欠陥を生じリーク電流の増大させることもある。その他、電極界面の電子挙動が、リーク電流の増大を引き起こす可能性もある。
【００１１】
このような絶縁破壊の問題が生じた場合、薄膜キャパシ素子に接続されているデバイス等が故障、或いは破損してしまう等の悪影響を及ぼすことが考えられる。そして、このことは、半導体パッケージ全体の信頼性を損ねることに繋がる。
【００１２】
特に、デカップリングキャパシタは、電源ラインとグラウンドラインとの間に挿入されるため、絶縁破壊が生じた際の損傷は、大規模なものになってしまうと考えられる。
【００１３】
本発明は、以上のような問題点に鑑みてなされたものであり、絶縁破壊等の問題が生じた場合であっても、接続されている他のデバイス等に悪影響を及ぼすことのない、信頼性の高い薄膜キャパシタ素子、インターポーザ、半導体素子、或いは、これらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の課題について、本発明者らは、薄膜キャパシタと外部端子との間に、当該薄膜キャパシタと直列に抵抗体を設けることにより、上記の問題点を解決することが可能であることを見出し、本発明をなすに至った。
【００１５】
この抵抗体は、前記薄膜キャパシタの電極を構成する材料の抵抗率よりも大きな抵抗率の材料からなり、且つ、前記電極に隣接することにより、コンパクトな実装性を実現し、問題の解決を実現する。
【００１６】
本発明の一観点によれば、本発明の薄膜キャパシタ素子は、誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子において、前記電極と外部端子との間に設けられ、前記電極に隣接するとともに、前記隣接する電極よりも大きな抵抗率を有する材料からなる抵抗層を有することを特徴とする。
【００１７】
また、本発明の他の観点によれば、本発明の薄膜キャパシタ素子は、支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成される薄膜キャパシタと、前記電極と電気的に接続される外部端子と、前記下部電極と外部端子との間、或いは、前記上部電極と外部端子との間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有することを特徴とする。
【００１８】
また、本発明の他の観点によれば、本発明のインターポーザは、第１の主面に形成された第１の端子と、第２の主面に形成された第２の端子との間を電気的に接続する貫通ビアを備えるインターポーザにおいて、前記第１の主面と第２の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有することを特徴とする。
【００１９】
また、本発明の他の観点によれば、本発明の半導体装置は、第１の主面に形成された第１の端子と、第２の主面に形成された第２の端子との間を電気的に接続する貫通ビアを備えるインターポーザを介して、半導体素子と回路基板とが電気的に接続される半導体装置において、前記第１の主面と第２の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有することを特徴とする。
【００２０】
また、本発明の他の観点によれば、本発明の薄膜キャパシタ素子の製造方法は、誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子の製造方法であって、支持基体上に前記薄膜キャパシタを形成する工程と、前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、前記外部端子が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、前記開口部に抵抗層を形成する工程とを含むことを特徴とする。
【００２１】
また、本発明の他の観点によれば、本発明のインターポーザ素子の製造方法は、誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される貫通ビアを備えたインターポーザの製造方法であって、支持基体上に前記薄膜キャパシタを形成する工程と、前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、前記貫通ビア或いは貫通ビアと電気的に接続される引き出し配線が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、前記開口部に抵抗層を形成する工程とを含むことを特徴とする。
【００２２】
上記の構成を有することにより、絶縁破壊等の問題が生じた場合であっても、直列に挿入した抵抗層（抵抗体）により電流を制限し、他の半導体デバイスの故障を防ぐことが可能となる。また、前記抵抗層は、保護膜等の形成と同様の工程で簡易に形成することが可能である。
【発明の効果】
【００２３】
このように、本発明によれば、薄膜キャパシタに絶縁破壊等の問題が生じた場合であっても、接続されている他のデバイス等に悪影響を及ぼすことのない、信頼性の高い薄膜キャパシタ素子、インターポーザ、半導体素子、及び、薄膜キャパシタ或いはインターポーザの製造方法を提供することを可能とする。
【００２４】
また、従来の回路基板上に実装されていた保護抵抗或いは保護回路等を削減することも可能となる。特に、薄膜キャパシタが内蔵されたインターポーザのように、薄膜キャパシタの絶縁破壊に対しての保護回路を設置することが難しいパッケージでは、本発明は非常に有効である。
【発明を実施するための最良の形態】
【００２５】
以下に、発明を実施するための最良の形態として、いくつかの実施例を示す。
【実施例１】
【００２６】
以下に、本発明の実施形態に係る詳細を、図面を参照しながら説明する。図１は、本発明の実施例１に係る薄膜キャパシタ素子の一例を示す概略断面図である。
【００２７】
図１に示すように、実施例１に係る薄膜キャパシタ素子１０は、支持基体１１、薄膜キャパシタ１５、薄膜キャパシタ１５を覆う絶縁性の保護膜１９、外部の装置に対して電気的な接続を行なう外部端子２３等から構成されている。
【００２８】
−薄膜キャパシタ−
薄膜キャパシタ１５は、図に示すように、下部電極１２、誘電体層１３、上部電極１４の３層から構成され、これらの各構成体は、支持基体１１上に、下部電極１２、誘電体層１３、上部電極１４の順に形成されている。
【００２９】
また、薄膜キャパシタ１５は、図に示すように、例えば、複数の外部端子２３に対して共通の下部電極１２を有している。
【００３０】
−外部端子−
外部端子２３は、図に示すように、その先端部に形成されるバンプ２１と、先端部と反対側に形成されるＵＢＭ（Under Bump Metal）２２から構成される。ＵＢＭ２２は、バンプの下部に配置されたバリアメタルのことであり、バンプ２１を構成する材料が周囲に拡散することを防止する。
【００３１】
バンプ２１には、一般に、はんだ或いは金が使用される。ＵＢＭ２２に使用される材料としては、例えば、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等が挙げられる。
【００３２】
−保護膜−
保護膜１９は、絶縁性であり薄膜キャパシタ１５を覆う。また、保護膜１９は、図に示すように、例えば、薄膜キャパシタ１５を直接覆い、薄膜キャパシタ１５への水や水素イオンの浸入をバリアするための耐湿性保護膜１７と、それを覆う有機樹脂１８等から構成される。なお、耐湿性保護膜１７は、図に示すように、例えば、薄膜キャパシタ１５の側面にも形成され、薄膜キャパシタ１５を完全に覆うことが望ましい。
【００３３】
−抵抗層−
前記薄膜キャパシタ１５の電極（上部電極１４または下部電極１２）と外部端子２３との間には、誘電体層１３が絶縁破壊を起こしたときに電極間に大電流が流れることを回避するための抵抗層３０が設けられている。
【００３４】
この抵抗層３０は、図に示すように、例えば、対応する下部電極１２或いは上部電極１４に隣接するとともに、当該隣接した下部電極１２或いは上部電極１４よりも大きな抵抗率を有する材料が使用される。
【００３５】
更には、抵抗層３０に使用される材料としては、例えば、遷移金属の窒化物或いは遷移金属の酸化物が挙げられ、中でも、ニッケル（Ｎｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、鉄（Ｆｅ）のうちの少なくとも２つを含む合金が好適である。
【００３６】
また、前記抵抗層３０に使用される材料の抵抗率は、１００Ωｃｍ以上であることが好ましい。このような値を有することにより、１つの外部端子あたり、約０．１ｋΩ／□以上の抵抗値を有することになるため、誘電体層１３が絶縁破壊を起こした場合に、薄膜キャパシタの電極間に流れる電流が数十ｍＡ程度に抑えられる。その結果、このような短絡等のトラブルが発生した場合であっても、薄膜キャパシタ素子１０と電気的に接続されている他の装置や素子が破壊することを回避できる。
【００３７】
更に、前記抵抗層３０は、その表面の一部が保護膜１９から露出する。そして、当該露出した部分（露出面２８）が外部端子２３と接し、外部端子２３と電気的に接続される。
【００３８】
このように、有機樹脂１８と薄膜キャパシタ１５との間に耐湿性保護膜１７が挟まれた形態にすることにより、すなわち、有機樹脂１８が薄膜キャパシタ１５に直接接しないようにすることにより、浸入した水や有機樹脂１８から生じた水素イオンが薄膜キャパシタ１５の誘電体層１３に到達し、薄膜キャパシタ１５の機能を低下させることを抑制する。
【００３９】
更には、耐湿性保護膜１７と薄膜キャパシタ１５の誘電体層１３に使用される材料を、同一の元素にすることにより、機械的な強度を高めることが可能となる。このとき、耐湿性保護膜１７及び誘電体層１３に使用する材料は、非晶質金属酸化物が好適である。
【００４０】
＜薄膜キャパシタ素子の製造方法＞
次に、実施例１に係る薄膜キャパシタ素子の製造方法の一例を、図面を参照しながら説明する。図２〜４は、実施例１に係る薄膜キャパシタ素子の製造方法の一例を示す概略断面図である。
【００４１】
（ｉ）薄膜キャパシタ形成工程
最初に、図２（ａ）及び図２（ｂ）に示すように、支持基体１１上に、下部電極を形成するための下部電極形成層１２ａを成膜する。
【００４２】
支持基体１１は、例えばシリコン（Ｓｉ）からなるシリコンウェハである。下部電極形成層１２ａの成膜は、当該シリコンウェハ上に、スパッタリング法を用いて行なう。具体的には、例えば、下部電極形成層１２ａの成膜は、２０ｎｍ膜厚の酸化チタン（ＴｉＯ２）及び１００ｎｍ膜厚の白金（Ｐｔ）を、順次成膜させることにより行なう。このとき、酸化チタンの膜は、シリコンと白金とを接着させる接着層としての役割を果たす。
【００４３】
酸化チタンを成膜する際のスパッタ条件は、例えば、基板温度５００℃、ＲＦパワー２００Ｗ、ガス圧力０．１Ｐａ、Ａｒ／Ｏ２比＝５／１である。また、白金を成膜する際のスパッタ条件は、基板温度４００℃、ＤＣパワー１００Ｗ、ガス圧力０．１Ｐａである。
【００４４】
次に、図２（ｃ）に示されるように、下部電極形成層１２ａ上に、誘電体層を形成するための誘電体層形成層１３ａを形成する。
【００４５】
誘電体層形成層１３ａには、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、及びチタン（Ｔｉ）から構成される酸化物であるＢａＸＳｒ１−ＸＴｉＯ３（以下、「ＢＳＴ」という。）が使用される。ＢＳＴは、比較的大きな比誘電率を有するため、小型で大容量のキャパシタを実現するために有効な材料である。ＢＳＴは、例えば、バルクで比誘電率１５００を有する。
【００４６】
本実施例では、誘電体層形成層１３ａを、下部電極形成層１２ａと同様に、スパッタリング法により成膜する。ＢＳＴ膜を成膜する際のスパッタ条件は、基板温度６００℃、ＲＦパワー８００Ｗ、ガス圧力０．５Ｐａ、Ａｒ／Ｏ２比＝４／１である。このような条件で成膜を行ない、例えば、膜厚１００ｎｍ、比誘電率４００、誘電損失１％以下のＢＳＴ膜を形成する。
【００４７】
次に、図２（ｄ）に示されるように、誘電体層形成層１３ａ上に、例えば金（Ａｕ）からなる上部電極形成層１４ａを形成する。上部電極形成層１４ａを成膜する際のスパッタ条件は、下部電極形成層１２ａと同条件とし、このような条件で成膜を行ない、例えば、膜厚１００ｎｍの上部電極形成層１４ａを成膜する。
【００４８】
（ｉｉ）下部電極引き出し工程
次に、図２（ｅ）に示すように、下部電極を引き出すための電極引き出し用穴１６を形成する。電極引き出し用穴１６は、外部端子２３を設ける箇所について、上部電極形成層１４ａと誘電体層形成層１３ａとを選択的に除去することにより形成される。
【００４９】
具体的には、上部電極形成層１４ａ上に、フォトリソグラフィ法により（図示しない）レジストマスクを形成する。その後、イオンミリング法により、上部電極形成層１４ａと誘電体層形成層１３ａとを、順次ドライエッチングする。イオンミリング法としては、例えば、アルゴン（Ａｒ）を使用したアルゴンイオンミリング法が使用可能である。なお、必要に応じて、下部電極形成層１２ａの所定箇所について選択的にエッチングを行なっても良い。本工程により、上部電極１４、誘電体層１３及び下部電極１２の各構成体が形成される。
【００５０】
（ｉｉｉ）耐湿性保護膜形成工程
次に、図３（ｆ）〜図３（ｇ）に示すように、薄膜キャパシタ１５を直接覆う耐湿性保護膜１７を形成する。
【００５１】
先ず、図３（ｆ）に示すように、耐湿性保護膜形成層１７ａを、スパッタリング法により形成する。スパッタリング条件は、例えば、基板温度８０℃、ＲＦパワー５００Ｗ、ガス圧力０．１Ｐａ、Ａｒ／Ｎ２比＝１０／１とする。このような条件でスパッタリングを行い、耐湿性保護膜形成層１７ａとして、酸化アルミニウム（Ａｌ２Ｏ３）の膜を１００ｎｍ成膜する。
【００５２】
続いて、図３（ｇ）に示すように、成膜された耐湿性保護膜形成層１７ａについて、外部端子２３を設ける箇所を除去する。具体的には、フォトリソグラフィ法により（図示しない）レジストマスクを形成し、その後、外部端子２３に対応する箇所を、イオンミリング法によりエッチング除去する。このような工程を経て、外部端子２３に対応する箇所について、耐湿性保護膜形成層１７ａから上部電極１４および下部電極１２の表面を露出させ、開口部２６を形成する。その結果、耐湿性保護膜１７が形成される。
【００５３】
（ｉｖ）抵抗層形成工程
次に、図３（ｈ）〜図４（ｉ）に示すように、抵抗層３０を形成する。
【００５４】
抵抗層３０は、スパッタリング法によりＮｉ−Ｃｒ−Ｓｉの合金薄膜（抵抗層形成層３０ａ）を成膜した後、当該成膜された合金薄膜の不要部分を、エッチングにより除去することにより形成される。
【００５５】
上記の合金薄膜を形成する際のスパッタリングの条件は、例えば、基板温度６０℃、ＲＦパワー１ＫＷ、Ａｒガス圧力１．５Ｐａとする。このような条件で成膜を行ない、例えば、膜厚２０ｎｍのＮｉ−Ｃｒ−Ｓｉ合金薄膜を成膜する（図３（ｈ））。
【００５６】
続いて、イオンミリング法により、上記の合金薄膜について、前記図３（ｇ）の工程で形成した開口部２６に対応する窪み部分のみを残すように、当該窪み部分以外の範囲を、エッチング除去する（図４（ｉ））。このような工程を経て、抵抗層３０が形成される。
【００５７】
（ｖ）有機樹脂及び外部端子形成工程
次に、図４（ｊ）〜図４（ｋ）に示すように、有機樹脂１８及び外部端子２３を形成する。
【００５８】
先ず、有機樹脂１８の形成を、スピンコート法により行なう。感光性ポリイミドワニスを塗布した後、例えば、３０００ｒｐｍで３０秒間スピンコートを行い、６μｍの膜厚の感光性ポリイミド膜を成膜する。
【００５９】
次に、６０℃の条件下で１０分間のプリベークを行う。続いて、露光・現像の処理により不要部分を除去し、その後、３７５℃の条件下で２時間の本ベークを行い、４μｍの膜厚のポリイミド膜を成膜する（図４（ｊ））。このとき、形成された有機樹脂１８の開口の直径は５０μｍである。
【００６０】
続いて、外部端子２３の形成を行なう。先ず、各外部端子に対応する箇所にＵＢＭ２２を形成した後、当該ＵＢＭ２２の上にバンプ２１を形成する（図４（ｋ））。
【００６１】
以上の製造工程により、図１に示す薄膜キャパシタ素子１０が形成される。
【実施例２】
【００６２】
本実施例は、実施例１の薄膜キャパシタ形成工程において、下部電極形成層１２ａをゾル・ゲル法により形成するとともに、誘電体層形成層１３ａを、スピンコート法により形成した例である。以下、実施例１と同じ内容については、省略して説明する。
【００６３】
（ｉ）薄膜キャパシタ形成工程
図２（ａ）及び図２（ｂ）に示すように、シリコンウェハである支持基体１１上に、下部電極を形成するための下部電極形成層１２ａを成膜する。
【００６４】
下部電極形成層１２ａの成膜は、シリコンウェハ上に、ゾル・ゲル法を用いて行なう。具体的には、例えば、下部電極形成層１２ａの成膜は、２０ｎｍの酸化チタン（ＴｉＯ２）及び１００ｎｍの白金（Ｐｔ）を、順次成膜させることにより行なう。このとき、下部電極形成層１２ａの材料として、イリジウム（Ｉｒ）を使用してもよい。
【００６５】
次ぎに、図２（ｃ）に示すように、誘電体層形成層１３ａの成膜を行なう。誘電体層形成層１３ａの成膜は、アルコキシドからなる出発溶液を、スピンコート法にて成膜する。スピンコートの条件は、２０００ｒｐｍで３０秒間とする。１回のスピンコートにつき、例えば、約１００ｎｍの膜厚を得る。
【００６６】
このような条件でスピンコートを行い、アルコキシドからなる出発溶液を所定の膜厚塗布した後、プリベーク（４００℃／１０分）を行なう。そして、所定の加工を行なった後、本ベーク（７００℃／１０分）を行ない、ＢＳＴを結晶化させる。以上の工程により、誘電体層形成層１３ａとして、膜厚１００ｎｍ、比誘電率３００、損失２％以下のＢＳＴ薄膜が形成される。
【００６７】
さらに、前記ＢＳＴ薄膜の上に、スパッタ法（基板温度４００℃）にて、上部電極形成層１４ａを形成する。上部電極形成層１４ａは、酸化イリジウム（ＩｒＯ２）からなり、例えば、１００ｎｍの膜厚である。
【００６８】
次に、実施例１と同様の「（ｉｉ）下部電極引き出し工程」及び「（ｉｉｉ）耐湿性保護膜形成工程」を行なう。
【００６９】
なお、本実施例の耐湿性保護膜形成工程においては、耐湿性保護膜形成層１７ａの材料として窒化シリコン（Ｓｉ３Ｎ４）を使用する。スパッタリング法により、窒化シリコンを、１５０ｎｍの膜厚になるように成膜する。このとき、スパッタリングの条件は、例えば、基板温度２００℃、ＲＦパワー５００Ｗ、Ａｒガス圧力０．１Ｐａ、Ａｒ／Ｎ２比＝５／１とする。
【００７０】
（ｉｖ）抵抗層形成工程
次に、図３（ｈ）〜図４（ｉ）に示すように、抵抗層３０を形成する。抵抗層３０は、スパッタリング法によりＦｅ−Ｃｒの合金薄膜を成膜した後、当該成膜された合金薄膜の不要部分を、エッチングにより除去することにより形成される。
【００７１】
上記の合金薄膜を形成する際のスパッタリングの条件は、例えば、基板温度６０℃、ＲＦパワー１ＫＷ、Ａｒガス圧力１．０Ｐａとする。このような条件で成膜を行ない、例えば、膜厚３０ｎｍのＦｅ−Ｃｒ合金薄膜を成膜する（図３（ｈ））。
【００７２】
続いて、イオンミリング法により、上記のＦｅ−Ｃｒ合金薄膜について、前記図３（ｇ）の工程で形成した露出面に対応する開口部分のみを残すようにし、当該開口部分以外の範囲を、エッチング除去する（図４（ｉ））。
【００７３】
次に、実施例１と同様の「（ｖ）有機樹脂及び外部端子形成工程」を行なう。なお、本実施例の有機樹脂形成工程において、形成されたポリイミド膜の開口の直径は、例えば、４０μｍである。
【００７４】
以上の製造工程により、図１に示す薄膜キャパシタ素子１０が形成される。
【実施例３】
【００７５】
本実施例は、実施例１における耐湿性保護膜１７として、誘電体材料と同じアモルファスＢＳＴ材を使用した例である。具体的には、耐湿性保護膜１７として、アモルファスＢＳＴ薄膜を、スパッタリング法により１５０ｎｍ成膜する。
【００７６】
成膜条件は、基板温度は８０℃、ＲＦパワー８００Ｗ、ガス圧力０．２Ｐａ、Ａｒ／Ｏ２比＝８／１とする。このように低温で成膜を行なうことにより、ＢＳＴは結晶化せず、アモルファス状態になる。
【００７７】
このように、薄膜キャパシタの誘電体材料と同じ（元素の）ＢＳＴを使用することにより、誘電体層１４と耐湿性保護膜１７との間の膜密着性が良好になる点と、熱膨張係数が同じため機械的ストレスを受けにくくなるという点でメリットが有る。
【実施例４】
【００７８】
本実施例は、実施例１における有機樹脂１８の樹脂材料として、エポキシ樹脂を用いた例である。
【００７９】
薄膜キャパシタ１５を形成した後、図４（ｊ）の工程において、スピンコート法により、エポキシ樹脂膜を形成する。具体的には、耐湿性保護膜（無機の耐還元性保護膜）の上に、２０００ｒｐｍで３０秒間、エポキシワニスをスピンコートする。続いて、６０℃のプリベーク、露光・現像工程を経て、３００℃で本ベークを行ない、膜厚５μｍのエポキシ樹脂膜を形成した。その後、実施例１と同様な工程を経て、薄膜キャパシタ素子１０が形成される。
【実施例５】
【００８０】
本実施例は、実施例１における誘電体材料として、高誘電率を有する複合酸化物を用いた例である。
【００８１】
具体的には、薄膜キャパシタ１５の誘電体層１３として、複合酸化物であるＰｂ（Ｚｒ、Ｔｉ）Ｏ３からなる膜を、スパッタリング法により成膜する。
【００８２】
基板温度４００℃、ガス圧力０．５Ｐａ、Ａｒ／Ｏ２比＝９：１、印加電力１２０Ｗの条件で、６０分間スパッタリングを行い、膜厚１００ｎｍ、誘電率２００の誘電体膜が成膜される。その後、実施例１と同様な工程を経て、薄膜キャパシタ素子１０が形成される。
【実施例６】
【００８３】
本実施例は、その内部に、実施例１と同様の薄膜キャパシタおよび抵抗層が設けられているインターポーザの例である。
【００８４】
図５は、本発明の実施例３に係るインターポーザの一例を示す概略断面図である。本実施例に係るインターポーザ１１０は、以下のような構成を備えている。
【００８５】
−外部端子−
また、インターポーザ１１０は、その両主面、すなわち、半導体素子１５０に対向する第１の主面１３８と、（当該第１の主面１３８とは反対の面である）第２の主面１３９とに、外部の装置或いは素子等と電気的な接続を行なうための外部端子１２３を有している。なお、本実施例においては、第２の主面１３９は、回路基板１４０と対向している。
【００８６】
−貫通ビア−
更に、前記第１の主面１３８に設けられた外部端子（第１の端子）と、第２の主面１３９に設けられた外部端子（第２の端子）との間には、それらの間を電気的に接続するための貫通ビア１３５が設けられている。
【００８７】
−薄膜キャパシタ−
薄膜キャパシタ１１５は、実施例１と同様に、支持基体１１１上に設けられるとともに、下部電極１１２、誘電体層１１３、上部電極１１４の順に形成されている。
【００８８】
−抵抗層−
上部電極１１４と貫通ビア１３５との間、或いは、下部電極１１２と貫通ビア１３５との間には、実施例１と同様の機能を備える抵抗層１３０が設けられている。前記抵抗層１３０は、対応する上部電極１１４或いは下部電極１１２にそれぞれ隣接しており、また、当該抵抗層１３０の材料は、隣接する上部電極１１４或いは下部電極１１２よりも、大きな抵抗率を有している。
【００８９】
更に、抵抗層１３０は、その表面の一部が保護膜１１９から露出する。そして、当該露出した部分（開口部１２６）が貫通ビア１３５或いは貫通ビアからの引き出し配線１３７と直接接している。
【００９０】
＜インターポーザの製造方法＞
次に、実施例６に係るインターポーザの製造方法の一例を、図面を参照しながら説明する。図６〜１０は、実施例６に係るインターポーザの製造方法の一例を示す概略断面図である。
【００９１】
（ｉ）薄膜キャパシタ形成工程
最初に、図６（ａ）〜図７（ｅ）に示すように、実施例１と略同様の方法で、支持基体１１１上に薄膜キャパシタ１１５を形成する。支持基体１１１は、例えば、シリコンウェーハである。
【００９２】
（ｉｉ）シリコンエッチング工程
次に、図７（ｆ）に示すように、貫通ビア用の穴１４５を形成する。具体的には、ＩＣＰ（Inductively Coupled Plasma）エッチングにより、シリコンウェーハ（支持基体１１１）に、アスペクト比の大きい穴１４５を形成する。このとき、エッチング加工数は、当該インターポーザ１１０が搭載される半導体装置１００のバンプ接続に応じて決められるが、通常、インターポーザ１１０に設けられる貫通ビア１３５の数と同数となる。
【００９３】
ここでは、例えば、バンプ１２１の直径が８０μｍであるため、直径１００μｍ、深さ１５０μｍの穴明け加工（ディープエッチング）を行なう。
【００９４】
（ｉｉｉ）貫通ビア充填工程
次に、図７（ｇ）〜図８（ｈ）に示すように、貫通ビア１３５の主要部分を形成する。
【００９５】
先ず、ＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン（ＳｉＯ２）を所定の厚さ成膜する。続いて、エッチングにより、貫通ビア１３５が形成される部分を除いた範囲を除去する。このような工程により、穴１４２の内部に絶縁部１３６を形成し、穴１４５の内部の絶縁処理を行なう（図７（ｇ））。
【００９６】
続いて、クロム（Ｃｒ）と銅（Ｃｕ）をスパッタリングし、（図示しない）シード層を形成する。その後、めっきにより、前記穴１４５の内部に銅を充填し、導体部１３３を形成する（図８（ｈ））。
【００９７】
（ｉｖ）耐湿性保護膜形成工程
次に、図８（ｉ）に示すように、耐湿性保護膜１１７を形成する。具体的には、スパッタリング法により、アルミナ（ＡｌＯ２）の膜を１００ｎｍ成膜し、続いて、ドライエッチングにより、成膜されたアルミナ膜に対して選択的にパターニングを行い、不要部分を除去する。このような処理により、薄膜キャパシタ１１５の上部電極１１４および下部電極１１２の一部が露出する耐湿性保護膜１１７が形成される。
【００９８】
（ｖ）抵抗層形成工程
次に、図８（ｊ）に示すように、抵抗層１３０を形成する。具体的には、先ず、スパッタリング法により、Ｎｉ−Ｃｒ−Ｓｉの合金薄膜を２０ｎｍ成膜する。スパッタリングを行なう際の条件は、例えば、基板温度６０℃、ＲＦパワー１ｋＷ、ガス圧力１Ｐａ、とする。
【００９９】
続いて、イオンミリング法により、成膜された合金薄膜に対して選択的にパターニングを行う。すなわち、アルミナの開口部分のみを残し、それ以外の不要部分を全て除去する。このような処理により、抵抗層１３０が形成される。
【０１００】
（ｖｉ）保護膜形成工程
次に、図９（ｋ）に示すように、有機樹脂からなる保護膜（１１８−１）を形成する。具体的には、アミノプロピルトリエトキシシランＮＨ２（ＣＨ２）３Ｓｉ（ＯＣＨ２）３を、１５００ｒｐｍで３０秒間スピンコートした後、ホットプレートで９０℃に加熱する。続いて、感光性ポリイミド樹脂を塗布した後に、露光・現像処理、４００℃の加熱（ベーク処理）を順に行なう。
【０１０１】
上記の処理により、保護膜として、膜厚３μｍの感光性ポリイミド樹脂膜が形成される。このように、本実施例では、保護膜としての有機樹脂（感光性ポリイミド樹脂を成膜する前に、密着材として、シランカップリング剤を塗布している。
【０１０２】
（ｖｉｉ）引き出し配線形成工程
次に、図９（ｌ）〜図９（ｍ）に示すように、銅（Ｃｕ）セミアディティブ法により銅の再配線層を成膜し、不要部を除去して引き出し配線１３７を形成する。当該引き出し配線１３７は、貫通ビア１３５を薄膜キャパシタ１１５の各電極と電気的に接続させる。
【０１０３】
（ｖｉｉｉ）背面研磨および端子形成工程
次に、図１０（ｎ）に示すように、公知の研磨法を用いて、支持基体（シリコンウェーハ）１１１の背面を研磨し、前記貫通ビア用の導体部１３３を露出させる。なお、本実施例では、研磨処理において、支持基体（シリコンウェーハ）１１１を１００μｍまで研磨する。
【０１０４】
そして、図１０（ｏ）に示すように、第１の主面及び第２の主面１３９に、それぞれ有機樹脂１１８−２、有機樹脂１１８−３を形成する。
【０１０５】
次に、図１０（ｐ）に示すように、有機樹脂１１８−２及び有機樹脂１１８−３に、それぞれ、貫通ビア１３５を形成するための導体部１３２、導体部１３４を形成する。なお、これらの導体部は、前述のＵＢＭと同様の性能を有することが望ましい。
【０１０６】
以上のような工程を経て、薄膜キャパシタ内蔵のインターポーザ１１０が形成される。
【実施例７】
【０１０７】
本実施例は、実施例６の変形例であり、シリコン製の支持基体を使用しないフィルム状の薄膜インターポーザの例である。図１１は、本発明の実施例７に係るインターポーザの一例を示す概略断面図である。
【０１０８】
本実施例の具体的な構成を図１１に示すとともに、その製造方法を、前述の実施例６と同様、図６〜図１０を参照しながら説明する。
【０１０９】
図１１に示すように、本実施例では、実施例６（図５）におけるシリコンからなる支持基体１１１の部分が無くなっている。以下にその製造方法について述べる。
【０１１０】
最初に、本実施例では、実施例６における（ｉ）薄膜キャパシタ形成工程に入る前に、以下の予備工程（保護層形成工程）を行なう。
【０１１１】
先ず、支持基体としてのシリコンウェーハ１６０上に、薄膜キャパシタ１１５を保護するための（図示しない）保護膜を形成する。すなわち、本実施例では、支持基体１１１上と薄膜キャパシタ１１５との間に、薄膜キャパシタ１１５を保護するための（図示しない）保護膜が形成される。なお、シリコンウェーハ１６０は、図６（ａ）の支持基体１１１に相当するものであるが、本実施例の場合には、シリコンウェーハ１６０は最終的に除去される。
【０１１２】
前記保護膜は、支持基体１１１としてのシリコンウェーハが除去された際に、薄膜キャパシタ１１５の下部電極側、すなわち、第２の主面１３９側を覆うものであり、薄膜キャパシタ１１５が外気に剥き出しにならない機能を有する。このため、前記保護膜は、例えば、実施例６における保護膜１１９と同じものであることが望ましい。
【０１１３】
具体的には、先ず、シリコンウェーハ上に、シリコンウェーハと保護膜とを密着させるための密着層を形成する。密着層は、チタン（Ｔｉ）、銅（Ｃｕ）からなる層であり、これらの層を、スパッタリングにより成膜する。
【０１１４】
次に、密着層の上に、保護膜としてのポリイミド樹脂層を成膜する。ポリイミド樹脂は、通常、耐溶剤に溶解した液体の状態で、ワニス（vanisu）として市販されており、その耐熱温度は、３００℃〜４００℃である。
【０１１５】
このポリイミド樹脂のワニスを、ホットプレートにより９０℃に加熱（プリベーク）し、半硬化（プリキュア）させる。続いて、４００℃に加熱（本ベーク）し、前記半硬化状態のポリイミド樹脂ワニスを硬化させ、膜厚５μｍのポリイミド樹脂層を成膜する。なお、このポリイミド樹脂層の材料は、前述の有機樹脂１１８と同じものである。
【０１１６】
次に、実施例１の「（ｉｉｉ）耐湿性保護膜形成工程」と同様に、スパッタリング法により、薄膜キャパシタ１１５の第２の主面１３９側に、（図示しない）耐湿性保護膜を形成する。
【０１１７】
このとき、スパッタリングを行なう際の条件は、例えば、基板温度８０℃、ＲＦパワー５００Ｗ、ガス圧力０．１Ｐａ、Ａｒ／Ｏ２比＝１０／１とする。
【０１１８】
以上が予備工程である。次に、以下に示すように、薄膜キャパシタを形成する。
【０１１９】
（ｉ）薄膜キャパシタ形成工程
次に、図６（ａ）〜図７（ｅ）に示すように、支持基体１１１としてのシリコンウェーハ上に、薄膜キャパシタ１１５を形成する。
【０１２０】
先ず、実施例６と同様に、スパッタリング法により、薄膜キャパシタ１１５の下部電極１１２を形成する。このとき、白金（Ｐｔ）からなる下部電極１１２の膜厚は２００ｎｍとする。
【０１２１】
次に、実施例６と同様に、スパッタリング法により、薄膜キャパシタ１１５の誘電体層１１３を形成する。本実施例においては、キャパシタ誘電体材料として、ＳｒＴｉＯ３（以下、「ＳＴＯ」という。）を使用する。
【０１２２】
スパッタリングを行なう際の条件は、基板温度２００℃、ＲＦパワー８００Ｗ、ガス圧力０．３Ｐａ、Ａｒ／Ｏ２比＝６／１である。このような条件で２０分間成膜を行ない、例えば、膜厚１００ｎｍ、比誘電率３００、誘電損失１％以下のＳＴＯ膜を形成する。
【０１２３】
次に、フォトリソグラフィ法により、（図示しない）レジストマスクを形成し、続いて、イオンミリング法により、前記ＳＴＯ膜をドライエッチングする。
【０１２４】
次に、下部電極１１２と同様の形成方法で、膜厚が２００ｎｍの上部電極を形成する。
【０１２５】
次に、「（ｉｉ）シリコンエッチング工程」、「（ｉｉｉ）貫通ビア充填工程」及び「（ｉｖ）耐湿性保護膜形成工程」を、実施例６の（ｉｉ）〜（ｉｖ）の形成工程と同様の方法で行なう。
【０１２６】
（ｖ）抵抗層形成工程
次に、図８（ｊ）に示すように、抵抗層１３０を形成する。具体的には、先ず、スパッタリング法により、Ｎｉ−Ｃｒの合金薄膜を３０ｎｍ成膜する。スパッタリングを行なう際の条件は、例えば、基板温度６０℃、ＲＦパワー１ｋＷ、ガス圧力１Ｐａとする。
【０１２７】
続いて、イオンミリング法により、成膜された合金薄膜に対して選択的にパターニングを行う。すなわち、アルミナの開口部分（開口部１２６）のみに前記合金薄膜を残し、それ以外の不要部分を全て除去する。このような処理により、抵抗層１３０が形成される。
【０１２８】
（ｖｉ）保護膜形成工程
次に、実施例６と同様の方法で、膜厚４μｍの感光性ポリイミド樹脂膜を形成する。
【０１２９】
次に、実施例６と同様に、「（ｖｉｉ）引き出し配線形成工程」と「（ｖｉｉｉ）背面研磨および端子形成工程」を行う。
【０１３０】
以上のような工程を経て、支持基体としてシリコンウェーハ１６０が残った状態のインターポーザ１１０が形成される。
【０１３１】
（ｉｘ）シリコン除去工程
次に、ここまでの工程で形成されたインターポーザ１１０から、支持基体としてのシリコンウェーハ１６０を除去する。本除去工程を、図１２（ａ）〜図１３（ｄ）に示す。
【０１３２】
最初に、図１２（ａ）及び図１２（ｂ）に示すように、接着テープ１８１を用いて、支持台座としてのガラス板１８０に、前工程で形成した薄膜インターポーザ１１０を貼り付ける。
【０１３３】
次に、図１３（ｃ）に示すように、ガラス板１８０を貼り付けた面と反対の面から、シリコンウェーハ１６０を研磨する。このとき、シリコンウェーハ１６０の厚さが約１００μｍになるまで研磨する。
【０１３４】
次に、図１３（ｄ）に示すように、フッ酸（ＨＦ）を用いたケミカルエッチングにより、前記シリコンウェーハ１６０を完全に除去する。
【０１３５】
以上のような工程を経て、フィルム状のインターポーザ１１０（薄膜インターポーザ）が形成される。なお、このインターポーザ１１０は、取扱いの便宜上、回路基板等に実装されるまでは、図に示すように、ガラス板に張り付いた状態になっている。
【０１３６】
次に、実施例７におけるインターポーザ１１０を搭載する半導体パッケージの製造工程を、図面を参照しながら説明する。図１４〜図１５は、本発明の実施例８に係る導体パッケージの製造工程の一例を示す概略断面図である。
【０１３７】
最初に、図１４（ａ）及び図１４（ｂ）に示すように、フィルム状のインターポーザ１１０を、例えば、はんだからなるバンプ１２１が形成されたパッケージ基板１８５上に搭載する。なお、インターポーザ１１０は、ガラス板１８０に張り付いた状態になっている。
【実施例８】
【０１３８】
次に、はんだリフローの処理を行ない、パッケージ基板１８５にインターポーザ１１０を接合する。このとき、ガラス板１８０とインターポーザ１１０とを密着させていた（図示しない）テープ材料が熱発泡し、図１４（ｃ）に示すように、ガラス板１８０とインターポーザ１１０は分離される。
【０１３９】
次に、図１４（ｃ）の状態のパッケージ基板１８５に、アンダーフィル材料１７０を流し込み、パッケージ基板１８５にインターポーザ１１０を固着する（図１４（ｄ））。その後、インターポーザ１１０の上部に半導体集積回路１５０を実装することにより、フィルム状の薄膜インターポーザを用いた半導体パッケージ１９０が形成される（図１４（ｅ））。
【０１４０】
以上、本発明の特徴を詳述した。本発明の好ましい諸形態を付記すると、以下の通りである。
（付記１）
誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子において、
前記電極と外部端子との間に設けられ、前記電極に隣接するとともに、前記隣接する電極よりも大きな抵抗率を有する材料からなる抵抗層を有する
ことを特徴とする薄膜キャパシタ素子。
（付記２）
支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成される薄膜キャパシタと、
前記電極と電気的に接続される外部端子と、
前記下部電極と外部端子との間、或いは、前記上部電極と外部端子との間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする薄膜キャパシタ素子。
（付記３）
前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記外部端子と接する
ことを特徴とする付記１または２に記載の薄膜キャパシタ素子。
（付記４）
前記保護膜が、前記薄膜キャパシタを直接覆う耐湿性保護膜と、前記耐湿性保護膜を介して薄膜キャパシタを覆う有機樹脂とを含む
ことを特徴とする付記３に記載の薄膜キャパシタ素子。
（付記５）
前記抵抗層は、遷移金属の窒化物或いは遷移金属の酸化物からなる
ことを特徴とする付記１〜４のいずれかに記載の薄膜キャパシタ素子。
（付記６）
前記抵抗層は、Ｎｉ、Ｃｒ、Ａｌ、Ｓｉ、Ｆｅのうちの少なくとも２つを含む合金からなる
ことを特徴とする付記１〜４のいずれかに記載の薄膜キャパシタ素子。
（付記７）
前記抵抗層を構成する材料の抵抗率が１００Ωｃｍ以上である
ことを特徴とする付記１〜６のいずれかに記載の薄膜キャパシタ素子。
（付記８）
前記耐湿性保護膜と前記誘電体層とは、それぞれ非晶質金属酸化物からなり、且つ共に同一の元素からなる
ことを特徴とする付記４に記載の薄膜キャパシタ素子。
（付記９）
第１の主面に形成された第１の端子と、第２の主面に形成された第２の端子との間を電気的に接続する貫通ビアを備えるインターポーザにおいて、
前記第１の主面と第２の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とするインターポーザ。
（付記１０）
前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記貫通ビア或いは貫通ビアからの引き出し配線と接する
ことを特徴とする付記９に記載のインターポーザ。
（付記１１）
第１の主面に形成された第１の端子と、第２の主面に形成された第２の端子との間を電気的に接続する貫通ビアを備えるインターポーザを介して、半導体素子と回路基板とが電気的に接続される半導体装置において、
前記第１の主面と第２の主面との間に配置され、前記貫通ビアがその内部を貫通する支持基体と、
前記支持基体上に設けられ、下部電極、誘電体層、上部電極の順に形成された薄膜キャパシタと、
前記上部電極と前記貫通ビアとの間、或いは、前記下部電極と前記貫通ビアとの間に設けられ、対応する前記上部電極或いは下部電極に隣接するとともに、前記隣接する上部電極或いは下部電極よりも大きな抵抗率を有する材料からなる抵抗層とを有する
ことを特徴とする半導体装置。
（付記１２）
前記抵抗層の表面の一部が、前記薄膜キャパシタ及び抵抗層を覆う保護膜から露出し、前記露出面が前記貫通ビア或いは貫通ビアからの引き出し配線と接する
ことを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記保護膜が、前記薄膜キャパシタを直接覆う耐湿性保護膜と、前記耐湿性保護膜を介して薄膜キャパシタを覆う有機樹脂とを含む
ことを特徴とする付記１２に記載の半導体装置。
（付記１４）
前記抵抗層は、遷移金属の窒化物或いは遷移金属の酸化物からなる
ことを特徴とする付記１１〜１３のいずれかに記載の半導体装置。
（付記１５）
前記抵抗層は、Ｎｉ、Ｃｒ、Ａｌ、Ｓｉ、Ｆｅのうちの少なくとも２つを含む合金からなる
ことを特徴とする付記１１〜１３のいずれかに記載の半導体装置。
（付記１６）
前記抵抗層を構成する材料の抵抗率が１００Ωｃｍ以上である
ことを特徴とする付記１１〜１５のいずれかに記載の半導体装置。
（付記１７）
前記耐湿性保護膜と誘電体層とは、それぞれ非晶質金属酸化物からなり、且つ共に同一の元素からなる
ことを特徴とする付記１３に記載の半導体装置。
（付記１８）
誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される外部端子とを備えた薄膜キャパシタ素子の製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記外部端子が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とする薄膜キャパシタ素子の製造方法。
（付記１９）
前記抵抗層を形成する工程は、
前記開口部を含む前記支持基体の表面に、抵抗層を形成するための抵抗層形成層を成膜する工程と、
前記抵抗層形成層が形成された前記支持基体の表面を研磨し、前記開口部の前記抵抗層形成層を選択的に残す工程とを含む
ことを特徴とする付記１８に記載の薄膜キャパシタ素子の製造方法。
（付記２０）
誘電体層とそれを挟む２つの電極を有する薄膜キャパシタと、前記電極と電気的に接続される貫通ビアを備えたインターポーザの製造方法であって、
支持基体上に前記薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを覆う保護膜を形成するための保護膜形成層を成膜する工程と、
前記貫通ビア或いは貫通ビアと電気的に接続される引き出し配線が形成される箇所について、前記電極の表面が露出するまで前記保護膜形成層を除去し、開口部を形成する工程と、
前記開口部に抵抗層を形成する工程とを含む
ことを特徴とするインターポーザの製造方法。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施例１に係る薄膜キャパシタ素子の一例を示す概略断面図である。
【図２】薄膜キャパシタ素子の製造方法の一例を示す概略断面図（その１）である。
【図３】薄膜キャパシタ素子の製造方法の一例を示す概略断面図（その２）である。
【図４】薄膜キャパシタ素子の製造方法の一例を示す概略断面図（その３）である。
【図５】本発明の実施例３に係るインターポーザの一例を示す概略断面図である。
【図６】実施例６に係るインターポーザの製造方法の一例を示す概略断面図（その１）である。
【図７】実施例６に係るインターポーザの製造方法の一例を示す概略断面図（その２）である。
【図８】実施例６に係るインターポーザの製造方法の一例を示す概略断面図（その３）である。
【図９】実施例６に係るインターポーザの製造方法の一例を示す概略断面図（その４）である。
【図１０】実施例６に係るインターポーザの製造方法の一例を示す概略断面図（その５）である。
【図１１】本発明の実施例７に係るインターポーザの一例を示す概略断面図である。
【図１２】本発明の実施例７に係るシリコンウェーハの除去工程の一例を示す概略断面図（その１）である。
【図１３】本発明の実施例７に係るシリコンウェーハの除去工程の一例を示す概略断面図（その２）である。
【図１４】本発明の実施例８に係る半導体パッケージの製造工程の一例を示す概略断面図（その１）である。
【図１５】本発明の実施例８に係る半導体パッケージの製造工程の一例を示す概略断面図（その２）である。
【符号の説明】
【０１４２】
１０…薄膜キャパシタ素子
１１、１１１…支持基体
１２、１１２…下部電極
１２ａ、１１２ａ…下部電極形成層
１３、１１３…誘電体層
１３ａ、１１３ａ…誘電体層形成層
１４、１１４…上部電極
１４ａ、１１４ａ…上部電極形成層
１５、１１５…薄膜キャパシタ
１６…電極引き出し用穴
１７、１１７…耐湿性保護膜
１７ａ、１１７ａ…耐湿性保護膜形成層
１８、１１８−１、１１８−２、１１８−３…有機樹脂
１９、１１９…保護膜
２１、１２１…バンプ
２２、１２２…ＵＢＭ
２３、１２３…外部端子
２６、１２６…開口部
２８、１２８…露出面
３０、１３０…抵抗層
３０ａ、１３０ａ…抵抗層形成層
１００…半導体装置
１１０…インターポーザ
１３２、１３３、１３４…導体部
１３５…貫通ビア
１３６…絶縁部
１３７…引き出し配線
１３７ａ…引き出し配線形成層
１３８…第１の主面
１３９…第２の主面
１４０…回路基板
１４２、１５２…パッド
１４５…穴
１５０…半導体素子
１６０…シリコンウェーハ
１７０…アンダーフィル材料
１８０…ガラス板
１８１…接着テープ
１８５…パッケージ基板
１９０…半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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