(57)【要約】【課題】  駆動する定電流駆動差動出力ドライバーのコモンモードノイズを低減でき、かつ、回路構成が簡単でチップ面積の増大を防止することのできるプリドライバー回路を提供する。【解決手段】  プリドライバー回路１Ａは、入力信号ｉｎ_ｐが入力されて出力信号ｐｒｅ＿ｏｕｔ＿ｎ１を出力するインバータ１１と、入力信号ｉｎ_ｐの信号レベルを反転した入力信号ｉｎ_ｎが入力されて出力信号ｐｒｅ＿ｏｕｔ＿ｐ１を出力するインバータ１２と、インバータ１１およびインバータ１２が接続されるＶＤＤ電源にソースが接続され、インバータ１１の出力端子にドレインが接続され、入力信号ｉｎ_ｎがゲートへ入力されるＰＭＯＳトランジスタ１３と、ＶＤＤ電源にソースが接続され、インバータ１２の出力端子にドレインが接続され、入力信号ｉｎ_ｐがゲートへ入力されるＰＭＯＳトランジスタ１４とを備える。【選択図】  図１
2007037032.tif 000002
【特許請求の範囲】
【請求項１】
定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、
入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、
入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、
前記第1および第2のＣＭＯＳインバータが接続されるＶＤＤ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第２の入力信号がゲートへ入力される第１のＰＭＯＳトランジスタと、
前記ＶＤＤ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインが接続され、前記第１の入力信号がゲートへ入力される第２のＰＭＯＳトランジスタと
を備えることを特徴とするプリドライバー回路。
【請求項２】
定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、
入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、
入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、
前記第1および第2のＣＭＯＳインバータが接続されるＶＳＳ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第２の入力信号がゲートへ入力される第１のＮＭＯＳトランジスタと、
前記ＶＳＳ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインが接続され、前記第１の入力信号がゲートへ入力される第２のＮＭＯＳトランジスタと
を備えることを特徴とするプリドライバー回路。
【請求項３】
定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、
入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、
入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、
前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第1および第2のＣＭＯＳインバータが接続されるＶＤＤ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子へゲートが接続される第１のＰＭＯＳトランジスタと、
前記ＶＤＤ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインおよびゲートが接続される第２のＰＭＯＳトランジスタと
を備えることを特徴とするプリドライバー回路。
【請求項４】
定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、
入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、
入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、
前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第1および第2のＣＭＯＳインバータが接続されるＶＳＳ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子へゲートが接続される第１のＮＭＯＳトランジスタと、
前記ＶＳＳ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインおよびゲートが接続される第２のＮＭＯＳトランジスタと
を備えることを特徴とするプリドライバー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアルデータ送信に関し、特に定電流駆動差動出力ドライバーを駆動するプリドライバー回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路において、データレートが数百Ｍｂｐｓ以上の高速信号をシリアルに伝送する場合、回路内部は低消費電力化等のためＣＭＯＳ型で構成し、最終段出力バッファには、ノイズ耐性を確保し仕様で定められた振幅を安定に出力するために抵抗終端型の定電流駆動差動出力ドライバーが用いられることが多い。
【０００３】
図９および図１０にこのような定電流駆動差動出力ドライバーの回路の例を示す。図９は、ＮＭＯＳトランジスタを用いて構成する例であり、図１０は、ＰＭＯＳトランジスタを用いて構成する例である。
【０００４】
図９（ａ）に示す定電流駆動差動出力ドライバー１００は、一端が電源ＶＤＤに接続される抵抗Ｒ１０１、Ｒ１０２と、抵抗Ｒ１０１の他端にソースが接続されるＮＭＯＳトランジスタＭＮ１０１と、抵抗Ｒ１０２の他端にソースが接続されるＮＭＯＳトランジスタＭＮ１０２と、ドレインがＮＭＯＳトランジスタＭＮ１０１のドレインおよびＮＭＯＳトランジスタＭＮ１０２のドレインに共通に接続され、ソースが電源ＶＳＳに接続され、定電流Ｉｔａｉｌが流れるようにゲート電圧Ｖｂ１が設定されるＮＭＯＳトランジスタＭＮ１０３により構成される。
【０００５】
この定電流駆動差動出力ドライバー１００において、出力信号ｏｕｔ＿ｐ１、ｏｕｔ＿ｎ１の波形の対称性が乱れると、コモンモードノイズが発生する。このコモンモードノイズを減らすためには、差動入力信号ｉｎ＿ｐ、ｉｎ＿ｎが交差する電圧においてもＮＭＯＳトランジスタＭＮ１０３を定電流源として動作させる必要があり、ＮＭＯＳトランジスタＭＮ１０３を飽和領域で動作させなければならない。そのため、ＮＭＯＳトランジスタＭＮ１０３のソース−ドレイン間電圧をＶｓｃ、ゲート−ソース間電圧をＶｇｓｎ３、しきい値電圧をＶｔｈｎとすると、Ｖｓｃ≧Ｖｇｓｎ３−Ｖｔｈｎとする必要がある。したがって、ＮＭＯＳトランジスタＭＮ１０１のゲート−ソース間電圧をＶｇｓｎ１、ＮＭＯＳトランジスタＭＮ１０２のゲート−ソース間電圧をＶｇｓｎ２とし、ＮＭＯＳトランジスタＭＮ１０１のゲート電圧ｐｒｅ＿ｏｕｔ＿ｎ１、ＮＭＯＳトランジスタＭＮ１０２のゲート電圧ｐｒｅ＿ｏｕｔ＿ｐ１とすると、ｐｒｅ＿ｏｕｔ＿ｎ１＝ｐｒｅ＿ｏｕｔ＿ｐ１のときに、ｐｒｅ＿ｏｕｔ＿ｎ１、ｐｒｅ＿ｏｕｔ＿ｐ１が、それぞれ次の式を満たす必要がある。  
ｐｒｅ＿ｏｕｔ＿ｎ１≧Ｖｇｓｎ１＋（Ｖｇｓｎ３−Ｖｔｈｎ）・・（１）
ｐｒｅ＿ｏｕｔ＿ｐ１≧Ｖｇｓｎ２＋（Ｖｇｓｎ３−Ｖｔｈｎ）・・（２）
そこで、電源ＶＤＤの電位と電源ＶＳＳの電位間でフルスイングする差動入力信号ｉｎ＿ｐ、ｉｎ＿ｎに対して、定電流駆動差動出力ドライバー１００に与える入力電圧ｐｒｅ＿ｏｕｔ＿ｎ１、ｐｒｅ＿ｏｕｔ＿ｐ１が同一電圧になるときに上記の式（１）、式（２）を満たすように信号レベルの変換を行うプリドライバー回路１が必要となる。
【０００６】
定電流駆動差動出力ドライバー１００の差動出力信号ｏｕｔ＿ｐ１、ｏｕｔ＿ｎ１は、図９（ｂ）に示すような、電源ＶＤＤの電位と、この電位よりＩｔａｉｌ×Ｒ（Ｒは、Ｒ１０１、Ｒ１０２の抵抗値）分だけ下がった電位との間でスイングする波形となる。すなわち、式（１）、式（２）を満たすようなｐｒｅ＿ｏｕｔ＿ｎ１、ｐｒｅ＿ｏｕｔ＿ｐ１を与えることで、出力のコモンモードノイズを削減することができる。
【０００７】
一方、図１０（ａ）に示す定電流駆動差動出力ドライバー２００は、一端が電源ＶＳＳに接続される抵抗Ｒ２０１、Ｒ２０２と、抵抗Ｒ２０１の他端にソースが接続されるＰＭＯＳトランジスタＭＰ２０１と、抵抗Ｒ２０２の他端にソースが接続されるＰＭＯＳトランジスタＭＰ２０２と、ドレインがＰＭＯＳトランジスタＭＰ２０１のドレインおよびＰＭＯＳトランジスタＭＰ２０２のドレインに共通に接続され、ソースが電源ＶＤＤに接続され、定電流Ｉｔａｉｌが流れるようにゲート電圧Ｖｂ２が設定されるＰＭＯＳトランジスタＭＰ２０３により構成される。
【０００８】
この定電流駆動差動出力ドライバー２００においても、図９の定電流駆動差動出力ドライバー１００と同様、ＰＭＯＳトランジスタＭＰ２０３を定電流源として動作させるためには、ＰＭＯＳトランジスタＭＰ２０１のゲート電圧をｐｒｅ＿ｏｕｔ＿ｎ２、ＰＭＯＳトランジスタＭＰ２０２のゲート電圧をｐｒｅ＿ｏｕｔ＿ｐ２として、ｐｒｅ＿ｏｕｔ＿ｎ２＝ｐｒｅ＿ｏｕｔ＿ｐ２のときに、ｐｒｅ＿ｏｕｔ＿ｎ２、ｐｒｅ＿ｏｕｔ＿ｐ２が、それぞれ次の式を満たす必要がある。  
ｐｒｅ＿ｏｕｔ＿ｎ２≦Ｖｇｓｐ１＋（Ｖｇｓｐ３−Ｖｔｈｐ）・・（３）
ｐｒｅ＿ｏｕｔ＿ｐ２≦Ｖｇｓｐ２＋（Ｖｇｓｐ３−Ｖｔｈｐ）・・（４）
ここで、Ｖｇｓｐ１、Ｖｇｓｐ２、Ｖｇｓｐ３は、それぞれＰＭＯＳトランジスタＭＰ２０１、ＭＰ２０２、ＭＰ２０３のゲート−ソース間電圧、Ｖｔｈｐは、ＰＭＯＳトランジスタＭＰ２０１のしきい値電圧である。
【０００９】
電源ＶＤＤの電位と電源ＶＳＳの電位間でフルスイングする差動入力信号ｉｎ＿ｐ、ｉｎ＿ｎに対して、定電流駆動差動出力ドライバー２００に与える入力電圧ｐｒｅ＿ｏｕｔ＿ｎ２、ｐｒｅ＿ｏｕｔ＿ｐ２が同一電圧になるときに上記の式（３）、式（４）を満たすように信号レベルの変換を行うプリドライバー回路２が必要となる。
【００１０】
定電流駆動差動出力ドライバー２００の差動出力信号ｏｕｔ＿ｐ２、ｏｕｔ＿ｎ２は、図１０（ｂ）に示すような、電源ＶＳＳの電位と、この電位よりＩｔａｉｌ×Ｒ（Ｒは、Ｒ２０１、Ｒ２０２の抵抗値）分だけ上がった電位との間でスイングする波形となる。すなわち、式（３）、式（４）を満たすようなｐｒｅ＿ｏｕｔ＿ｎ２、ｐｒｅ＿ｏｕｔ＿ｐ２を与えることで、出力のコモンモードノイズを削減することができる。
【００１１】
上述したように、定電流駆動差動出力ドライバーに対しては、その入力信号のレベルをある一定値以上またはある一定値以下に制御するプリドライバー回路が必要になる。
【００１２】
そこで、従来、このようなプリドライバー回路として、最終段の定電流駆動差動出力ドライバーと同様の構成の抵抗終端型の定電流駆動差動出力回路を用いることが行われていた（例えば、特許文献１参照。）。
【００１３】
しかし、プリドライバー回路として抵抗終端型の定電流駆動差動出力回路を用いることには、抵抗の形成のためなどにチップの面積が増大するという問題があった。
【特許文献１】特開２００１−２５７５７９号公報  （第６−７ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の目的は、駆動する定電流駆動差動出力ドライバーのコモンモードノイズを低減でき、かつ、回路構成が簡単でチップ面積の増大を防止することのできるプリドライバー回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一態様によれば、定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、前記第1および第2のＣＭＯＳインバータが接続されるＶＤＤ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第２の入力信号がゲートへ入力される第１のＰＭＯＳトランジスタと、前記ＶＤＤ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインが接続され、前記第１の入力信号がゲートへ入力される第２のＰＭＯＳトランジスタとを備えることを特徴とするプリドライバー回路が提供される。
【００１６】
また、本発明の別の一態様によれば、定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、前記第1および第2のＣＭＯＳインバータが接続されるＶＳＳ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第２の入力信号がゲートへ入力される第１のＮＭＯＳトランジスタと、前記ＶＳＳ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインが接続され、前記第１の入力信号がゲートへ入力される第２のＮＭＯＳトランジスタとを備えることを特徴とするプリドライバー回路が提供される。
【００１７】
また、本発明の別の一態様によれば、定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第1および第2のＣＭＯＳインバータが接続されるＶＤＤ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子へゲートが接続される第１のＰＭＯＳトランジスタと、前記ＶＤＤ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインおよびゲートが接続される第２のＰＭＯＳトランジスタとを備えることを特徴とするプリドライバー回路が提供される。
【００１８】
また、本発明の別の一態様によれば、定電流駆動差動出力ドライバーを駆動するプリドライバー回路であって、入力端子へ第１の入力信号が入力されて出力端子から第１の出力信号を出力する第１のＣＭＯＳインバータと、入力端子へ前記第１の入力信号の信号レベルを反転した第２の入力信号が入力されて出力端子から第２の出力信号を出力する第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータの出力端子にドレインが接続され、前記第1および第2のＣＭＯＳインバータが接続されるＶＳＳ電源にソースが接続され、前記第１のＣＭＯＳインバータの出力端子へゲートが接続される第１のＮＭＯＳトランジスタと、前記ＶＳＳ電源にソースが接続され、前記第２のＣＭＯＳインバータの出力端子にドレインおよびゲートが接続される第２のＮＭＯＳトランジスタとを備えることを特徴とするプリドライバー回路が提供される。
【発明の効果】
【００１９】
本発明によれば、駆動する定電流駆動差動出力ドライバーのコモンモードノイズを低減できるプリドライバー回路を提供できる。また、回路構成が簡単なので、プリドライバー回路を搭載する集積回路のチップ面積の増大を防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００２１】
図１は、本発明の実施例１のプリドライバー回路の回路図である。本実施例のプリドライバー回路１Ａは、図９に示した定電流駆動差動出力ドライバー１００を駆動するプリドライバー回路１に相当するプリドライバー回路である。
【００２２】
プリドライバー回路１Ａは、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ１１と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ１１とからなるインバータ１１と、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ１２と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ１２とからなるインバータ１２と、電源ＶＤＤとインバータ１１の出力端子との間に接続されたＰＭＯＳトランジスタＭＰ１３と、電源ＶＤＤとインバータ１２の出力端子との間に接続されたＰＭＯＳトランジスタＭＰ１４とを有する。
【００２３】
インバータ１１へは入力信号ｉｎ_ｐが入力され、ＰＭＯＳトランジスタＭＰ１３のゲートへは入力信号ｉｎ_ｐの反転信号ｉｎ＿ｎが入力されて、インバータ１１の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｎ１が出力される。
【００２４】
また、インバータ１２へは入力信号ｉｎ_ｐの反転信号ｉｎ＿ｎが入力され、ＰＭＯＳトランジスタＭＰ１４のゲートへは入力信号ｉｎ_ｐが入力されて、インバータ１２の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｐ１が出力される。
【００２５】
図２は、入力信号ｉｎ_ｐ、ｉｎ＿ｎの変化に対するプリドライバー回路１Ａの出力信号ｐｒｅ＿ｏｕｔ＿ｎ１、ｐｒｅ＿ｏｕｔ＿ｐ１の変化の様子を示した波形図である。
【００２６】
入力信号ｉｎ_ｐ、ｉｎ＿ｎは、電源ＶＤＤの電位と電源ＶＳＳの電位との間をフルスイングする信号である。
【００２７】
いま、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４のしきい値電圧をＶｔｈｐ（負電圧）とすると、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４は、入力信号ｉｎ_ｐ、ｉｎ＿ｎの信号レベルがＶＤＤ−｜Ｖｔｈｐ｜以下になるとオンし、ＶＤＤ−｜Ｖｔｈｐ｜以上になるとオフする。また、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のしきい値電圧をＶｔｈｎとすると、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、入力信号ｉｎ_ｐ、ｉｎ＿ｎの信号レベルがＶｔｈｎ以上になるとオンし、Ｖｔｈｎ以下になるとオフする。
【００２８】
したがって、入力信号ｉｎ＿ｐがＶＳＳレベルからＶＤＤレベルへ変化し、同時に入力信号ｉｎ＿ｎがＶＤＤレベルからＶＳＳレベルへ変化するとき、インバータ１１を構成するＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１、およびインバータ１１の出力端子に接続されるＰＭＯＳトランジスタＭＰ１３のオン／オフは次のように変化する。
【００２９】
入力信号ｉｎ＿ｐがＶＳＳレベルであるとき、ＰＭＯＳトランジスタＭＰ１１はオンしており、ＮＭＯＳトランジスタＭＮ１１はオフしている。このとき、入力信号ｉｎ＿ｎはＶＤＤレベルであるので、ＰＭＯＳトランジスタＭＰ１３はオフしている。したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｎ１のレベルはＶＤＤである。
【００３０】
その後、入力信号ｉｎ＿ｐが上昇してＶｔｈｎを超えると、ＮＭＯＳトランジスタＭＮ１１がオンし始める。そのため、出力信号ｐｒｅ＿ｏｕｔ＿ｎ１のレベルがＶＤＤレベルから下がり始める。同時に、入力信号ｉｎ＿ｎも下降し始めるので、そのレベルがＶＤＤ−｜Ｖｔｈｐ｜より下がると、ＰＭＯＳトランジスタＭＰ１３がオンし始める。
【００３１】
その後、さらに入力信号ｉｎ＿ｐが上昇して、ＶＤＤ−｜Ｖｔｈｐ｜より高くなるとＰＭＯＳトランジスタＭＰ１１はオフし、入力信号ｉｎ＿ｐがＶＤＤレベルに達したときに、ＰＭＯＳトランジスタＭＰ１１はオフ状態である。一方、このとき、ＮＭＯＳトランジスタＭＮ１１はオンになり、また、入力信号ｉｎ＿ｎがＶＳＳレベルに達するので、ＰＭＯＳトランジスタＭＰ１３も完全にオンする。
【００３２】
すなわち、入力信号ｉｎ＿ｐがＶＤＤレベルに達したときは、ＰＭＯＳトランジスタＭＰ１１はオフしているが、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１３はともにオンしている状態になる。よって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｎ１のレベルは、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１３のオン抵抗の比で決まり、ＶＳＳレベルから引き上げることができる。
【００３３】
同様に、インバータ１２を構成するＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２、およびインバータ１２の出力端子に接続されるＰＭＯＳトランジスタＭＰ１４のオン／オフの状態を見ると、入力信号ｉｎ＿ｎがＶＤＤレベルであるときに、ＰＭＯＳトランジスタＭＰ１２がオフし、ＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１４がともにオンしている状態になる。
【００３４】
したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｐ１のレベルは、ＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１４のオン抵抗の比で決まり、ＶＳＳレベルから引き上げることができる。
【００３５】
そこで、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１３のオン抵抗の比、およびＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１４のオン抵抗の比を設定することにより、ｐｒｅ＿ｏｕｔ＿ｎ１＝ｐｒｅ＿ｏｕｔ＿ｐ１のときに式（１）および（２）の条件を満たすレベルの出力信号ｐｒｅ＿ｏｕｔ＿ｎ１およびｐｒｅ＿ｏｕｔ＿ｐ１を発生させることができる。
【００３６】
このような本実施例のプリドライバー回路によれば、２つのインバータのそれぞれの出力端子に１個ずつＰＭＯＳトランジスタを接続する簡単な回路構成で、このプリドライバー回路の出力で駆動される定電流駆動差動出力ドライバーの定電流電源となるＮＭＯＳトランジスタを飽和領域で動作させるのに必要な出力信号レベルを発生させることができる。
【実施例２】
【００３７】
図３は、本発明の実施例１のプリドライバー回路の回路図である。本実施例のプリドライバー回路２Ａは、図１０に示した定電流駆動差動出力ドライバー２００を駆動するプリドライバー回路２に相当するプリドライバー回路である。
【００３８】
プリドライバー回路２Ａは、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ２１と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ２１とからなるインバータ２１と、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ２２と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ２２とからなるインバータ２２と、電源ＶＳＳとインバータ２１の出力端子との間に接続されたNＭＯＳトランジスタＭN２３と、電源ＶＳＳとインバータ２２の出力端子との間に接続されたNＭＯＳトランジスタＭN２４とを有する。
【００３９】
インバータ２１へは入力信号ｉｎ_ｐが入力され、ＮＭＯＳトランジスタＭＮ２３のゲートへは入力信号ｉｎ_ｐの反転信号ｉｎ＿ｎが入力されて、インバータ２１の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｎ２が出力される。
【００４０】
また、インバータ２２へは入力信号ｉｎ_ｐの反転信号ｉｎ＿ｎが入力され、ＮＭＯＳトランジスタＭＮ２４のゲートへは入力信号ｉｎ_ｐが入力されて、インバータ２２の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｐ２が出力される。
【００４１】
図４は、入力信号ｉｎ_ｐ、ｉｎ＿ｎの変化に対するプリドライバー回路２Ａの出力信号ｐｒｅ＿ｏｕｔ＿ｎ２、ｐｒｅ＿ｏｕｔ＿ｐ２の変化の様子を示した波形図である。
【００４２】
入力信号ｉｎ_ｐ、ｉｎ＿ｎは、電源ＶＤＤの電位と電源ＶＳＳの電位との間をフルスイングする信号である。
【００４３】
いま、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のしきい値電圧をＶｔｈｐとすると、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、入力信号ｉｎ_ｐ、ｉｎ＿ｎの信号レベルがＶＤＤ−｜Ｖｔｈｐ｜以下になるとオンし、ＶＤＤ−｜Ｖｔｈｐ｜以上になるとオフする。また、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４のしきい値電圧をＶｔｈｎとすると、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４は、入力信号ｉｎ_ｐ、ｉｎ＿ｎの信号レベルがＶｔｈｎ以上になるとオンし、Ｖｔｈｎ以下になるとオフする。
【００４４】
したがって、入力信号ｉｎ＿ｐがＶＤＤレベルからＶＳＳレベルへ変化し、同時に入力信号ｉｎ＿ｎがＶＳＳレベルからＶＤＤレベルへ変化するとき、インバータ２１を構成するＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１、およびインバータ２１の出力端子に接続されるＮＭＯＳトランジスタＭＮ２３のオン／オフは次のように変化する。
【００４５】
入力信号ｉｎ＿ｐがＶＤＤレベルであるとき、ＰＭＯＳトランジスタＭＰ２１はオフしており、ＮＭＯＳトランジスタＭＮ２１はオンしている。このとき、入力信号ｉｎ＿ｎはＶＳＳレベルであるので、ＮＭＯＳトランジスタＭＮ２３はオフしている。したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｎ２のレベルはＶＳＳである。
【００４６】
その後、入力信号ｉｎ＿ｐが下降してＶＤＤ−｜Ｖｔｈｐ｜より下がると、ＰＭＯＳトランジスタＭＰ２１がオンし始める。そのため、出力信号ｐｒｅ＿ｏｕｔ＿ｎ２のレベルがＶＳＳレベルから上がり始める。同時に、入力信号ｉｎ＿ｎも上昇し始めるので、そのレベルがＶｔｈｎより上がると、ＮＭＯＳトランジスタＭＮ２３がオンし始める。
【００４７】
その後、さらに入力信号ｉｎ＿ｐが下降して、Ｖｔｈｎより低くなるとＮＭＯＳトランジスタＭＮ２１はオフし、入力信号ｉｎ＿ｐがＶＳＳレベルに達したときに、ＮＭＯＳトランジスタＭＮ２１はオフ状態である。一方、このとき、ＰＭＯＳトランジスタＭＰ２１は完全にオンになり、また、入力信号ｉｎ＿ｎがＶＤＤレベルに達するので、ＮＭＯＳトランジスタＭＮ２３も完全にオンする。
【００４８】
すなわち、入力信号ｉｎ＿ｐがＶＳＳレベルに達したときは、ＮＭＯＳトランジスタＭＮ２１はオフしているが、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２３はともにオンしている状態になる。よって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｎ２のレベルは、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２３のオン抵抗の比で決まり、ＶＤＤレベルから引き下げることができる。
【００４９】
同様に、インバータ２２を構成するＰＭＯＳトランジスタＭＰ２２とＮＭＯＳトランジスタＭＮ２２、およびインバータ２２の出力端子に接続されるＮＭＯＳトランジスタＭＮ２４のオン／オフの状態を見ると、入力信号ｉｎ＿ｎがＶＳＳレベルであるときに、ＮＭＯＳトランジスタＭＮ２２がオフし、ＰＭＯＳトランジスタＭＰ２２とＮＭＯＳトランジスタＭＮ２４がともにオンしている状態になる。
【００５０】
したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｐ２のレベルは、ＰＭＯＳトランジスタＭＰ２２とＮＭＯＳトランジスタＭＮ２４のオン抵抗の比で決まり、ＶＤＤレベルから引き下げることができる。
【００５１】
そこで、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２３のオン抵抗の比、およびＰＭＯＳトランジスタＭＰ２２とＮＭＯＳトランジスタＭＮ２４のオン抵抗の比を設定することにより、ｐｒｅ＿ｏｕｔ＿ｎ２＝ｐｒｅ＿ｏｕｔ＿ｐ２のときに式（３）および（４）の条件を満たすレベルの出力信号ｐｒｅ＿ｏｕｔ＿ｎ２およびｐｒｅ＿ｏｕｔ＿ｐ２を発生させることができる。
【００５２】
このような本実施例のプリドライバー回路によれば、２つのインバータのそれぞれの出力端子に１個ずつＮＭＯＳトランジスタを接続する簡単な回路構成で、このプリドライバー回路の出力で駆動される定電流駆動差動出力ドライバーの定電流電源となるＰＭＯＳトランジスタを飽和領域で動作させるのに必要な出力信号レベルを発生させることができる。
【実施例３】
【００５３】
図５は、本発明の実施例３のプリドライバー回路の回路図である。本実施例のプリドライバー回路１Ｂは、図９に示した定電流駆動差動出力ドライバー１００を駆動するプリドライバー回路１に相当するプリドライバー回路である。
【００５４】
本実施例のプリドライバー回路１Ｂも、実施例１のプリドライバー回路１Ａと同様、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ３１と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ３１とからなるインバータ３１と、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ３２と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ３２とからなるインバータ３２と、電源ＶＤＤとインバータ３１の出力端子との間に接続されたＰＭＯＳトランジスタＭＰ３３と、電源ＶＤＤとインバータ３２の出力端子との間に接続されたＰＭＯＳトランジスタＭＰ３４とを有する。
【００５５】
インバータ３１へは入力信号ｉｎ_ｐが入力されて、インバータ１１の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｎ１が出力される。
【００５６】
また、インバータ３２へは入力信号ｉｎ_ｐの反転信号ｉｎ＿ｎが入力されて、インバータ３２の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｐ１が出力される。
【００５７】
本実施例のプリドライバー回路１Ｂが実施例１のプリドライバー回路１Ａと異なる点は、ＰＭＯＳトランジスタＭＰ３３のゲートがインバータ３１の出力端子に接続され、ＰＭＯＳトランジスタＭＰ３４のゲートがインバータ３２の出力端子に接続されることである。
【００５８】
そのため、ＰＭＯＳトランジスタＭＰ３３のオン／オフは、実施例１のＮＭＯＳトランジスタＭＰ１３のオン／オフに比べると、インバータ３１による遅延分の遅れが生じる。同様に、ＰＭＯＳトランジスタＭＰ３４のオン／オフは、実施例１のＰＭＯＳトランジスタＭＰ１４のオン／オフに比べると、インバータ３２による遅延分の遅れが生じる。この遅れのため、出力信号ｐｒｅ＿ｏｕｔ＿ｎ１、ｐｒｅ＿ｏｕｔ＿ｐ１のレベル変化は実施例１に比べると緩やかになる。
【００５９】
図６に、本実施例のプリドライバー回路１Ｂの出力信号ｐｒｅ＿ｏｕｔ＿ｎ１、ｐｒｅ＿ｏｕｔ＿ｐ１のレベル変化の様子を示す。
【００６０】
本実施例のプリドライバー回路１Ｂにおいても、実施例１のプリドライバー回路１Ａと同様、入力信号ｉｎ_ｐがＶＤＤレベルであるとき、ＰＭＯＳトランジスタＭＰ３１はオフし、ＮＭＯＳトランジスタＭＮ３１とＰＭＯＳトランジスタＭＰ３３がともにオンしている。
【００６１】
したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｎ１のレベルは、ＮＭＯＳトランジスタＭＮ３１とＰＭＯＳトランジスタＭＰ３３のオン抵抗の比で決まる。そこで、このＮＭＯＳトランジスタＭＮ３１とＰＭＯＳトランジスタＭＰ３３のオン抵抗の比を設定することにより、式（１）の条件を満たすレベルの出力信号ｐｒｅ＿ｏｕｔ＿ｎ１を発生させることができる。
【００６２】
また、入力信号ｉｎ_ｎがＶＤＤレベルであるとき、ＰＭＯＳトランジスタＭＰ３２はオフし、ＮＭＯＳトランジスタＭＮ３２とＰＭＯＳトランジスタＭＰ３４がともにオンしている。
【００６３】
したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｐ１のレベルは、ＮＭＯＳトランジスタＭＮ３２とＰＭＯＳトランジスタＭＰ３４のオン抵抗の比で決まる。そこで、このＮＭＯＳトランジスタＭＮ３２とＰＭＯＳトランジスタＭＰ３４のオン抵抗の比を設定することにより、式（２）の条件を満たすレベルの出力信号ｐｒｅ＿ｏｕｔ＿ｐ１を発生させることができる。
【００６４】
このような本実施例のプリドライバー回路によっても、実施例１と同様、簡単な回路構成で、このプリドライバー回路の出力で駆動される定電流駆動差動出力ドライバーの定電流電源となるＮＭＯＳトランジスタを飽和領域で動作させるのに必要な出力信号レベルを発生させることができる。
【００６５】
さらに、本実施例のプリドライバー回路によれば、インバータの出力端子に接続されるＰＭＯＳトランジスタへ、入力信号ｉｎ＿ｐ、ｉｎ＿ｎを与える必要がないので、この入力信号ｉｎ＿ｐ、ｉｎ＿ｎを生成する回路の出力負荷が小さくなり、入力信号ｉｎ＿ｐ、ｉｎ＿ｎの波形のなまりを小さくすることができる。
【実施例４】
【００６６】
図７は、本発明の実施例４のプリドライバー回路の回路図である。本実施例のプリドライバー回路２Ｂは、図１０に示した定電流駆動差動出力ドライバー２００を駆動するプリドライバー回路２に相当するプリドライバー回路である。
【００６７】
本実施例のプリドライバー回路２Ｂも、実施例２のプリドライバー回路２Ａと同様、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ４１と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ４１とからなるインバータ４１と、高電位の電源ＶＤＤに接続されたＰＭＯＳトランジスタＭＰ４２と低電位の電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ４２とからなるインバータ４２と、電源ＶＳＳとインバータ４１の出力端子との間に接続されたＮＭＯＳトランジスタＭＮ４３と、電源ＶＳＳとインバータ４２の出力端子との間に接続されたＮＭＯＳトランジスタＭＮ４４とを有する。
【００６８】
インバータ４１へは入力信号ｉｎ_ｐが入力されて、インバータ４１の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｎ２が出力される。
【００６９】
また、インバータ４２へは入力信号ｉｎ_ｐの反転信号ｉｎ＿ｎが入力されて、インバータ４２の出力端子から出力信号ｐｒｅ＿ｏｕｔ＿ｐ２が出力される。
【００７０】
本実施例のプリドライバー回路２Ｂが実施例２のプリドライバー回路２Ａと異なる点は、ＮＭＯＳトランジスタＭＮ３３のゲートがインバータ４１の出力端子に接続され、ＮＭＯＳトランジスタＭＮ４４のゲートがインバータ４２の出力端子に接続されることである。
【００７１】
そのため、ＮＭＯＳトランジスタＭＮ４３のオン／オフは、実施例２のＮＭＯＳトランジスタＭＮ２３のオン／オフに比べると、インバータ４１による遅延分の遅れが生じる。同様に、ＮＭＯＳトランジスタＭＮ４４のオン／オフは、実施例２のＮＭＯＳトランジスタＭＮ２４のオン／オフに比べると、インバータ４２による遅延分の遅れが生じる。この遅れのため、出力信号ｐｒｅ＿ｏｕｔ＿ｎ１、ｐｒｅ＿ｏｕｔ＿ｐ１のレベル変化は実施例２に比べると緩やかになる。
【００７２】
図８に、本実施例のプリドライバー回路２Ｂの出力信号ｐｒｅ＿ｏｕｔ＿ｎ２、ｐｒｅ＿ｏｕｔ＿ｐ２のレベル変化の様子を示す。
【００７３】
本実施例のプリドライバー回路２Ｂにおいても、実施例２のプリドライバー回路２Ａと同様、入力信号ｉｎ_ｐがＶＳＳレベルであるとき、ＮＭＯＳトランジスタＭＮ４１はオフし、ＰＭＯＳトランジスタＭＰ４１とＮＭＯＳトランジスタＭＮ４３がともにオンしている。
【００７４】
したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｎ２のレベルは、ＰＭＯＳトランジスタＭＰ４１とＮＭＯＳトランジスタＭＮ４３のオン抵抗の比で決まる。そこで、このＰＭＯＳトランジスタＭＰ４１とＮＭＯＳトランジスタＭＮ４３のオン抵抗の比を設定することにより、式（３）の条件を満たすレベルの出力信号ｐｒｅ＿ｏｕｔ＿ｎ２を発生させることができる。
【００７５】
また、入力信号ｉｎ_ｎがＶＳＳレベルであるとき、ＮＭＯＳトランジスタＭＮ４２はオフし、ＰＭＯＳトランジスタＭＰ４２とＮＭＯＳトランジスタＭＮ４４がともにオンしている。
【００７６】
したがって、このときの出力信号ｐｒｅ＿ｏｕｔ＿ｐ２のレベルは、ＰＭＯＳトランジスタＭＰ４２とＮＭＯＳトランジスタＭＮ４４のオン抵抗の比で決まる。そこで、このＰＭＯＳトランジスタＭＰ４２とＮＭＯＳトランジスタＭＮ４４のオン抵抗の比を設定することにより、式（４）の条件を満たすレベルの出力信号ｐｒｅ＿ｏｕｔ＿ｐ２を発生させることができる。
【００７７】
このような本実施例のプリドライバー回路によっても、実施例２と同様、簡単な回路構成で、このプリドライバー回路の出力で駆動される定電流駆動差動出力ドライバーの定電流電源となるＰＭＯＳトランジスタを飽和領域で動作させるのに必要な出力信号レベルを発生させることができる。
【００７８】
さらに、本実施例のプリドライバー回路によれば、インバータの出力端子に接続されるＮＭＯＳトランジスタへ、入力信号ｉｎ＿ｐ、ｉｎ＿ｎを与える必要がないので、この入力信号ｉｎ＿ｐ、ｉｎ＿ｎを生成する回路の出力負荷が小さくなり、入力信号ｉｎ＿ｐ、ｉｎ＿ｎの波形のなまりを小さくすることができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係るプリドライバー回路の構成の例を示す回路図。
【図２】本発明の実施例１に係るプリドライバー回路の動作の例を示す波形図。
【図３】本発明の実施例２に係るプリドライバー回路の構成の例を示す回路図。
【図４】本発明の実施例２に係るプリドライバー回路の動作の例を示す波形図。
【図５】本発明の実施例３に係るプリドライバー回路の構成の例を示す回路図。
【図６】本発明の実施例３に係るプリドライバー回路の動作の例を示す波形図。
【図７】本発明の実施例４に係るプリドライバー回路の構成の例を示す回路図。
【図８】本発明の実施例４に係るプリドライバー回路の動作の例を示す波形図。
【図９】定電流駆動差動出力ドライバーを説明するための図。
【図１０】定電流駆動差動出力ドライバーを説明するための図。
【符号の説明】
【００８０】
１Ａ、１Ｂ、２Ａ、２Ｂ  プリドライバー回路
１１、１２、２１、２２、３１、３２、４１、４２  インバータ
ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ２１、ＭＰ２２、
ＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３４、ＭＰ４１、ＭＰ４２  ＰＭＯＳトランジスタ
ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、
ＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２、ＭＮ４３、ＭＮ４４  ＮＭＯＳトランジスタ
【図１】
2007037032.tif 000003
【図２】
2007037032.tif 000004
【図３】
2007037032.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007037032.tif 000009
【図８】
2007037032.tif 000010
【図９】
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【図１０】
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