(57)【要約】【課題】特定のバスマスタが一定期間中に一定量以上のアクセスを確実に行うことが出来る。【解決手段】  複数のマスタ接続ポート１１〜１３から、１つのスレーブ接続ポート１５Ａヘアクセス要求が同時に発生した場合に、優先度の低いマスタ接続ポート１２，１３からのアクセス（アクセス要求信号Ｓ２１−２，Ｓ２１−３）は、スレーブ接続ポート１５Ａ内のＡＮＤゲート２３，２４によりマスクされ、リアルタイム処理が要求される（優先度の高い）マスタ接続ポート１１からのアクセス（アクセス要求信号Ｓ２１−１）が、バス制御回路２２の出力信号Ｓ２２ｇにより優先的に選択される。リアルタイム処理に要求される転送回数が一定期間内に完了すると、出力信号Ｓ２２ｇにより、他のマスタ接続ポート１２又は１３からのアクセスが優先して選択される。【選択図】図１
2007164428.tif 000002
【特許請求の範囲】
【請求項１】
複数のバスマスタからのアクセス要求から１つのバスマスタを選択するバス調停回路において、
一定のサイクル数をカウントする第１のカウント回路と、
前記複数のバスマスタ中のある特定のバスマスタのアクセス回数をカウントしてアクセス回数カウント値を出力する第２のカウント回路と、
前記第１のカウント回路によりカウントされる一定期間の間、ある特定の値と前記アクセス回数カウント値とを比較して比較結果を出力する比較回路と、
前記比較結果において前記アクセス回数カウント値が前記特定の値よりも小さいときには、前記一定期間、前記複数のバスマスタ中の他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させるマスク手段と、
を有することを特徴とするバス調停回路。
【請求項２】
複数のバスマスタからのアクセス要求から１つのバスマスタを選択するバス調停回路において、
一定のサイクル数をカウントする第１のカウント回路と、
前記複数のバスマスタ中のある特定のバスマスタのアクセス回数をカウントしてアクセス回数カウント値を出力する第２のカウント回路と、
前記第１のカウント回路によりカウントされる一定期間の間、ある特定の値と前記アクセス回数カウント値とを比較して比較結果を出力する比較回路と、
前記比較結果において前記アクセス回数カウント値が前記特定の値よりも小さいときには、前記一定期間、前記複数のバスマスタ中の他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させる第１のマスク手段と、
前記比較結果において前記アクセス回数カウント値が前記特定の値よりも大きいときには、前記一定期間、前記特定のバスマスタのアクセス要求をマスクして前記特定のバスマスタのアクセス要求を停止させ、前記他のバスマスタの動作を優先して処理させる第２のマスク手段と、
を有することを特徴とするバス調停回路。
【請求項３】
複数のバスマスタが接続された複数のマスタ接続ポートと複数のバススレーブが接続された複数のスレーブ接続ポートとを有する接続モジュールを備え、前記複数のバスマスタが前記複数のバススレーブに対して同時にアクセスを発行することが可能なマルチレイヤバスシステムにおいて、
前記複数のスレーブ接続ポート中のある特定のスレーブ接続ポートは、
請求項２記載のバス調停回路を有することを特徴とするマルチレイヤバスシステム。
【請求項４】
複数のバスマスタが接続された複数のマスタ接続ポートと複数のバススレーブが接続された複数のスレーブ接続ポートとを有する接続モジュールを備え、前記複数のバスマスタが前記複数のバススレーブに対して同時にアクセスを発行することが可能なマルチレイヤバスシステムにおいて、
前記複数のスレーブ接続ポート中のある特定のスレーブ接続ポートは、
請求項２記載のバス調停回路と、
前記特定のバスマスタの動作を優先して処理する際に、前記他のバスマスタからのアクセス要求をマスクするマスク信号を、前記複数のスレーブ接続ポート中の他のスレーブ接続ポートに通知する通知手段とを有し、
前記他のスレーブ接続ポートは、
前記マスク信号に基づき、前記他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させる機能を有する、
ことを特徴とするマルチレイヤバスシステム。
【請求項５】
複数のバスマスタが接続された複数のマスタ接続ポートと複数のバススレーブが接続された複数のスレーブ接続ポートとを有する接続モジュールを備え、前記複数のバスマスタが前記複数のバススレーブに対して同時にアクセスを発行することが可能なマルチレイヤバスシステムにおいて、
前記複数のスレーブ接続ポート中のある特定のスレーブ接続ポートは、
請求項２記載のバス調停回路と、
前記第１のカウント回路により特定のサイクル数となった時に、前記特定のバスマスタヘのアクセス要求が発生しているかどうかを観測し、発生無し又は発生有りの観測結果を前記複数のスレーブ接続ポート中の他のスレーブ接続ポートに通知する通知手段とを有し、
前記他のスレーブ接続ポートは、
前記発生無しの観測結果の通知を受けると、この通知された信号に基づき、前記他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させ、前記発生有りの観測結果の通知を受けると、この通知された信号に基づき、前記特定のバスマスタのアクセス要求を優先することを停止させる機能を有する、
ことを特徴とするマルチレイヤバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるバス調停回路及びそれを用いたマルチレイヤバスシステムに関するものである。
【背景技術】
【０００２】
従来、マルチレイヤバスシステムに関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平７−３１１７１４号公報
【非特許文献１】ＡＲＭ社「Multi-layer AHB overview」（DVI0045B ,May 2004）
【０００４】
特許文献１には、多層バスシステムにおいて、複数のバスマスタがシステム内で統一されたバストランザクションの順序を尊守できるようにしたバストランザクションの順序付けの技術が記載されている。
【０００５】
又、非特許文献１には、マルチレイヤバスシステムにおいて、複数のバスマスタが複数のバススレーブに対して同時にアクセスすることを可能にし、このような同時アクセスを可能とすることで、システムとしてのバス帯域を広げてシステム性能を上げる技術が記載されている。
【０００６】
図８は、非特許文献１に記載された従来のマルチレイヤバスシステムを示すバス構成図である。
【０００７】
このマルチレイヤバスシステムでは、複数のバスマスタ１−１，１−２，２，３，・・・及び複数のバススレーブ４，５，・・・を接続するための連結マトリクス（Interconnect matrix）からなる接続モジュール１０を備えている。接続モジュール１０は、複数のマスタ接続ポート１１，１２，１３・・・と、これらのマスタ接続ポート１１，１２，１３・・・に相互に接続される複数のスレーブ接続ポート１４，１５，・・・とを有し、例えば、マスタ接続ポート１１にバスマスタ１−１，１−２，・・・が、マスタ接続ポート１２にバスマスタ２が、マスタ接続ポート１３にバスマスタ３が、スレーブ接続ポート１４にバススレーブ４が、スレーブ接続ポート１５にバススレーブ５が、それぞれ接続されている。
【０００８】
接続モジュール１０は、複数のバスマスタ１−１，１−２，・・・から同一バススレーブ（例えば、４）に対して同時にアクセス要求が発生した場合、ラウンドロビン方式（即ち、アクセス要求を行った複数のバスマスタ１−１，１−２，・・・に対して処理要求を順番に割り振る方式）により、１トランザクション（transaction、処理）毎にレイヤ（バスマスタ）を切り替える処理を行っている。
【０００９】
図９は、図８中の例えばスレーブ接続ポート１５を示す構成図である。
このスレーブ接続ポート１５は、バス権要求判定回路１５ａ、調停回路１５ｂ、及びバスセレクト回路１５ｃにより構成されている。
【００１０】
バス権要求判定回路１５ａでは、各マスタ接続ポート１１〜１３から接続されるバス信号を基に、スレーブ接続ポート１５の接続先のバススレーブ５へのアクセス要求があるかどうかを判定し、マスタ接続ポート１１からのアクセス要求の有無を示すアクセス要求信号Ｓ１５ａ１、マスタ接続ポート１２からのアクセス要求の有無を示すアクセス要求信号Ｓ１５ａ２、マスタ接続ポート１３からのアクセス要求の有無を示すアクセス要求信号Ｓ１５ａ３を生成する。調停回路１５ｂでは、アクセス要求信号Ｓ１５ａ１〜Ｓ１５ａ３とバススレーブ５からの応答信号Ｓ５を基に、アクセス要求のあるマスタ接続ポート（例えば、１１）を選択するセレクト信号Ｓ１５ｂを生成する。そして、バスセレクト回路１５ｃにおいて、セレクト信号Ｓ１５ｂを基に、選択されたマスタ接続ポート１１とバススレーブ５とを接続する。
【００１１】
セレクト信号Ｓ１５ｂは、バススレーブ５からの応答信号を観測しており、バススレーブ５へのアクセスが完了すると（即ち、バススレーブ５から応答信号が帰ってくると）、選択するマスタ接続ポート（例えば、１２）を切り替える。従来技術では、複数のマスタ接続ポート１１〜１３から同時にアクセス要求が発生した場合、このマスタ接続ポート１１〜１３の切り替えは、ラウンドロビン方式により行われている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のマルチレイヤバスシステムでは、従来のシングルレイヤのバスシステムのように、あるバスマスタ（例えば、１−２）が動作中に他のバスマスタ（例えば、２）を停止させるといった調停は行わないため、複数のバスマスタ１−２，２が同時に動作する際に、特定のバスマスタ（例えば、２）のリアルタイム処理の確保（一定期間に特定のバスマスタが一定回数バススレーブにアクセスすること）が困難になるという問題があった。
【００１３】
例えば、３レイヤ構成のマルチレイヤバスシステムにおいて、各レイヤのバスマスタ（例えば、１−１，２）が同時に同じバススレーブ（例えば、５）に対してアクセス要求を出した場合、接続モジュール１０は、バススレーブ５の１トランザクション毎にレイヤ（バスマスタ）切り替えるため（ラウンドロビン方式）、特定のバスマスタ（例えば、２）のリアルタイム処理のために、優先してバススレーブ（例えば、５）にアクセスしようとしても、１トランザクションでレイヤが切り替わるために、リアルタイム処理を必要とするバスマスタ２は、一定時間に必要なアクセスが出来ず、リアルタイム処理が困難になるという問題があった。このため、ソフト処理により他レイヤのバスマスタ１−１の動作を中断させる必要があった。
【００１４】
高機能のマルチメディア向けシステムＬＳＩ（大規模集積回路）等では、リアルタイム処理を要求される処理（音声、画像処理）が多く、そのようなシステムＬＳＩにマルチレイヤバスシステムを適用する場合に、リアルタイム処理の確保が問題となっていた。
【００１５】
このような問題を解決してリアルタイム処理の確保を図るため、例えば、リアルタイム処理を必要とする特定のバスマスタ（例えば、２）からバススレーブ（例えば、５）に対するアクセス要求信号に応答して、特定のバスマスタ２以外のバススレーブ１−１，１−２，３からバススレーブ５に対するアクセス要求を一時的に禁止するバス制御回路を、バスマスタ１−１，１−２，３と接続モジュール１０との間に接続する構成が考えられる（以下この構成を「提案回路」という。）。
【００１６】
ところが、このような提案回路では、次のような欠点がある。
提案回路では、バスマスタ２がバス権要求をアサート（assert、主張）期間中、他のバスマスタ１−１，１−２，３は全く動作することが出来ず、バスマスタ２がアクセスしようとするスレーブ接続ポート１５以外へのアクセスまで制限されてしまい、バスの転送性能が低下する。
【００１７】
例えば、バスマスタ１−１がバススレーブ４ヘアクセス中にバスマスタ２がバススレーブ５ヘアクセスしようとした場合、本来、バススレーブ４と５へのアクセスは同時に行えるにも関わらず、バスマスタ２のアクセス要求により、バスマスタ４のアクセスまで停止させられる。
【００１８】
更に、提案回路では、バスマスタ２がバス権要求をアサート期間中、他のバスマスタ１−１，１−２，３は全く動作することが出来ず、もしバスマスタ２がリアルタイム処理に必要なサイクル以上のバス権要求を行った場合、その期間もバスを占有してしまい、バスの転送性能が低下する。
【００１９】
例えば、バスマスタ２が、１０２４クロックサイクル中に１６回の転送が行えれば、リアルタイム処理が可能となるような仕様であるにも関わらず、バスマスタ２が１０２４クロックサイクル中に単純に１６サイクルに１回の割合でバス権要求信号をアサートするような仕様であった場合、バスマスタ２は１０２４サイクル中に６４回の転送を行い、リアルタイム処理に必要な回数以上のアクセスを行ってしまう。
【００２０】
又、図８のようにマスタ接続ポート１１に２つのバスマスタ１−１，１−２が接続されており、
・バスマスタ１−１は、バススレーブ４へのみアクセスし、リアルタイム処理の必要がなく、
・バスマスタ１−２は、バススレーブ５へのみアクセスし、リアルタイム処理が必要
である場合、バスマスタ１−１と１−２は同じレイヤ上に存在するため、同時にマスタ接続ポート１１に対してアクセスを発行することが出来ない。そのため、バスマスタ１−１からバススレーブ４へのアクセスが他のマスタ接続ポート１２，１３のアクセスと競合し、処理完了まで時間がかかることにより、バスマスタ１−２のリアルタイム処理が行えない。
【００２１】
従って、提案回路の技術でも、上記のリアルタイム処理の問題を解決することが困難であるという課題があった。
【課題を解決するための手段】
【００２２】
本発明のバス調停回路は、複数のバスマスタからのアクセス要求から１つのバスマスタを選択するバス調停回路において、一定のサイクル数をカウントする第１のカウント回路と、前記複数のバスマスタ中のある特定のバスマスタのアクセス回数をカウントしてアクセス回数カウント値を出力する第２のカウント回路と、前記第１のカウント回路によりカウントされる一定期間の間、ある特定の値と前記アクセス回数カウント値とを比較して比較結果を出力する比較回路と、前記比較結果において前記アクセス回数カウント値が前記特定の値よりも小さいときには、前記一定期間、前記複数のバスマスタ中の他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させるマスク手段（第１のマスク手段）とを有している。
【００２３】
本発明の他のバス調停回路では、更に、前記比較結果において前記アクセス回数カウント値が前記特定の値よりも大きいときには、前記一定期間、前記特定のバスマスタのアクセス要求をマスクして前記特定のバスマスタのアクセス要求を停止させ、前記他のバスマスタの動作を優先して処理させる第２のマスク手段を有している。
【００２４】
本発明のマルチレイヤバスシステムは、複数のバスマスタが接続された複数のマスタ接続ポートと複数のバススレーブが接続された複数のスレーブ接続ポートとを有する接続モジュールを備え、前記複数のバスマスタが前記複数のバススレーブに対して同時にアクセスを発行することが可能なマルチレイヤバスシステムにおいて、前記複数のスレーブ接続ポートを次のように構成している。
【００２５】
即ち、前記複数のスレーブ接続ポート中のある特定のスレーブ接続ポートは、前記他の発明のバス調停回路を有している。
【００２６】
本発明の他のマルチレイヤバスシステムでは、前記複数のスレーブ接続ポートを次のように構成している。即ち、前記複数のスレーブ接続ポート中のある特定のスレーブ接続ポートは、前記他の発明のバス調停回路と、前記特定のバスマスタの動作を優先して処理する際に、前記他のバスマスタからのアクセス要求をマスクするマスク信号を、前記複数のスレーブ接続ポート中の他のスレーブ接続ポートに通知する通知手段とを有している。前記他のスレーブ接続ポートは、前記マスク信号に基づき、前記他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させる機能を有している。
【００２７】
本発明の更に他のマルチレイヤバスシステムでは、前記複数のスレーブ接続ポートを次のように構成している。即ち、前記複数のスレーブ接続ポート中のある特定のスレーブ接続ポートは、前記他の発明のバス調停回路と、前記第１のカウント回路により特定のサイクル数となった時に、前記特定のバスマスタヘのアクセス要求が発生しているかどうかを観測し、発生無し又は発生有りの観測結果を前記複数のスレーブ接続ポート中の他のスレーブ接続ポートに通知する通知手段とを有している。前記他のスレーブ接続ポートは、前記発生無しの観測結果の通知を受けると、この通知された信号に基づき、前記他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させ、前記発生有りの観測結果の通知を受けると、この通知された信号に基づき、前記特定のバスマスタのアクセス要求を優先することを停止させる機能を有している。
【発明の効果】
【００２８】
請求項１〜３に係る発明によれば、次の（ａ）〜（ｃ）のような効果がある。
【００２９】
（ａ）  優先度の高いマスタ接続ポートからのアクセスがあった場合に、他のマスタ接続ポートからのアクセス要求をマスクすることが可能となり、特定のマスタ接続ポートのリアルタイム処理を行うことが可能となる。
【００３０】
（ｂ）  優先度の高いマスタ接続ポートからのアクセス中に、他のマスタ接続ポートが他のスレーブ接続ポートヘアクセスを行った際には、マスクすることがないため、高バス帯域を確保することが可能なまま、リアルタイム処理の確保も可能となる。
【００３１】
（ｃ）  優先度の高いマスタ接続ポートからのアクセス要求に対して必要な回数以上はバス権を与えないために、一定期間内での他のバスマスタの動作も確保することが可能となる。
【００３２】
請求項４に係る発明によれば、同一レイヤ上に複数のバスマスタが存在し、あるバスマスタがリアルタイム処理が必要な時に、リアルタイム処理が確保できるまでの期間、他のバスマスタから他のバススレーブヘのアクセスの優先順位を上げることで、あるバスマスタのリアルタイム処理を確保することが可能となる。
【００３３】
請求項５に係る発明によれば、同一レイヤ上に複数のバスマスタが存在し、あるバスマスタにおけるリアルタイム処理が必要な時に、一定期間のあるサイクルまでにあるバスマスタからアクセス要求が来ていない場合に、他のバスマスタから他のバススレーブヘのアクセスの優先順位を上げることで、あるバスマスタのリアルタイム処理を確保することが可能となる。
【発明を実施するための最良の形態】
【００３４】
マルチレイヤバスシステムは、複数のバスマスタが接続された複数のマスタ接続ポートと複数のバススレーブが接続された複数のスレーブ接続ポートとを有する接続モジュールを備え、前記複数のバスマスタが前記複数のバススレーブに対して同時にアクセスを発行することが可能な構成になっている。前記複数のスレーブ接続ポート中のある特定のスレーブ接続ポートは、前記複数のバスマスタからのアクセス要求から１つのバスマスタを選択するバス調停回路を有している。
【００３５】
前記バス調停回路は、一定のサイクル数をカウントする第１のカウント回路と、前記複数のバスマスタ中のある特定のバスマスタのアクセス回数をカウントしてアクセス回数カウント値を出力する第２のカウント回路と、前記第１のカウント回路によりカウントされる一定期間の間、ある特定の値と前記アクセス回数カウント値とを比較して比較結果を出力する比較回路と、前記比較結果において前記アクセス回数カウント値が前記特定の値よりも小さいときには、前記一定期間、前記複数のバスマスタ中の他のバスマスタからのアクセス要求をマスクして前記他のバスマスタのアクセス要求を停止させ、前記特定のバスマスタのアクセス要求を優先して処理させる第１のマスク手段と、前記比較結果において前記アクセス回数カウント値が前記特定の値よりも大きいときには、前記一定期間、前記特定のバスマスタのアクセス要求をマスクして前記特定のバスマスタのアクセス要求を停止させ、前記他のバスマスタの動作を優先して処理させる第２のマスク手段とを有している。
【実施例１】
【００３６】
（実施例１の構成）
図１は、本発明の実施例１を示すマルチレイヤバスシステムにおけるスレーブ接続ポートの構成図であり、従来の図８及び図９中の要素と共通の要素には共通の符号が付されている。
【００３７】
本実施例１のマルチレイヤバスシステムの全体の構成は、従来の図８とほぼ同様であるが、この図８の接続モジュール１０に代えて、これとは構成の異なる接続モジュール（以下符号「１０Ａ」を付す。）が設けられている。本実施例１の接続モジュール１０Ａでは、従来の図８の接続モジュール１０内のスレーブ接続ポート１５に代えて、これとは構成の異なるスレーブ接続ポート（以下符号「１５Ａ」を付す。）が設けられている。
【００３８】
本実施例１の接続モジュール１０Ａでは、マスタ接続ポート１１からのアクセスがリアルタイムアクセスを要求されているとする。
【００３９】
本実施例１のスレーブ接続ポート１５Ａは、図９に示す従来のバス権要求判定回路１５ａ、調停回路１５ｂ、及びバスセレクト回路１５ｃと同様のバス権要求判定回路２１、調停回路２５、及びバスセレクト回路２６を有する他に、新たに、バス制御回路２２と、マスク手段（第１のマスク手段）である例えば２入力の論理積ゲート（以下「ＡＮＤゲート」という。）２３，２４とが追加されている。
【００４０】
バス権要求判定回路２１は、各マスタ接続ポート１１〜１３から接続されるバス信号を基に、スレーブ接続ポート１５Ａの接続先のバススレーブ５へのアクセス要求があるかどうかを判定し、マスタ接続ポート１１からのアクセス要求の有無を示すアクセス要求信号Ｓ２１−１、マスタ接続ポート１２からのアクセス要求の有無を示すアクセス要求信号Ｓ２１−２、及びマスタ接続ポート１３からのアクセス要求の有無を示すアクセス要求信号Ｓ２１−３を生成する回路であり、この出力側に、バス制御回路２２が接続されると共に、ＡＮＤゲート２３，２４を介して調停回路２５が接続されている。
【００４１】
バス制御回路２２は、リアルタイム処理を必要とするマスタ接続ポート１１からのアクセス要求の有無を示すアクセス要求信号Ｓ２１−１、バススレーブ５からの応答信号Ｓ５、及び調停回路２５から出力されるセレクト信号Ｓ２５を入力し、比較処理等を行って出力信号Ｓ２２ｇを出力する回路であり、この出力側に、調停回路２５が接続されると共に、ＡＮＤゲート２３，２４を介してその調停回路２５が接続されている。
【００４２】
ＡＮＤゲート２３は、バス制御回路２２の出力信号Ｓ２２ｇにおける反転信号と、マスタ接続ポート１２からのアクセス要求信号Ｓ２１−２との論理積を求めて、調停回路２５へ与える回路である。ＡＮＤゲート２４は、出力信号Ｓ２２ｇの反転信号と、マスタ接続ポート１３からのアクセス要求信号Ｓ２１−３との論理積を求めて、調停回路２５へ与える回路である。
【００４３】
調停回路２５は、バス制御回路２２の出力信号Ｓ２２ｇ、ＡＮＤゲート２３，２４の出力信号、及びバススレーブ５からの応答信号Ｓ５を基に、アクセス要求のあるマスタ接続ポート（１１〜１３中の１つ）を選択するセレクト信号Ｓ２５を生成して、バスセレクト回路２６へ与える回路である。即ち、調停回路２５では、バススレーブ５からの応答信号Ｓ５を観測しており、バススレーブ５へのアクセスが完了すると（即ち、バススレーブ５から応答信号Ｓ５が帰ってくると）、選択するマスタ接続ポート（１１〜１３中の１つ）を切り替えるためのセレクト信号Ｓ２５を生成する機能を有している。
【００４４】
バスセレクト回路２６は、セレクト信号Ｓ２５を基に、選択されたマスタ接続ポート（１１〜１３中の１つ）とバススレーブ５とを接続する回路である。
【００４５】
図２は、図１中のバス制御回路２２の一例を示す構成図である。
このバス制御回路２２は、クロックＣＬＫをベースとし、オーバフロー信号Ｓ２２ａを生成する第１のカウント回路（例えば、フリーランのアップ型のｎビット（ｎは整数）のカウンタ）２２ａと、セレクト信号Ｓ２５をデコードして出力信号Ｓ２２ｂを出力するデコーダ２２ｂと、出力信号Ｓ２２ｂと応答信号Ｓ５の論理積を求めて出力信号Ｓ２２ｃを出力する２入力のＡＮＤゲート２２ｃと、出力信号Ｓ２２ｃをイネーブル信号とし、オーバフロー信号Ｓ２２ａをクリア信号として、クロックＣＬＫをカウントしてカウント値Ｓ２２ｄを出力する第２のカウント回路（例えば、アップ型のｍビット（ｍは整数）のカウンタ）２２ｄと、レジスタ設定値Ｓ２２ｅを出力するｍビットのレジスタ２２ｅと、カウント値Ｓ２２ｄとレジスタ値Ｓ２２ｅを比較して比較結果Ｓ２２ｆを出力する比較回路（例えば、比較器）２２ｆと、アクセス要求信号Ｓ２１−１と比較結果Ｓ２２ｆの論理積を求めて出力信号Ｓ２２ｇを出力する第２のマスク手段（例えば、２入力のＡＮＤゲート）２２ｇとにより構成されている。
【００４６】
ここで、ｎビットのカウンタ２２ａ、ｍビットのカウンタ２２ｄ、比較器２２ｆ、及び図１のＡＮＤゲート２３，２４により、あるいは図２のＡＮＤゲート２２ｇを加えて、バス調停回路が構成されている。
【００４７】
ｎビットのカウンタ２２ａ、ｍビットのカウンタ２２ｄ、デコーダ２２ｂ、及び比較器２２ｆは、以下のような機能を有している。
【００４８】
ｎビットのカウンタ２２ａは、クロックＣＬＫの数をカウントアップしていき、ｎビットのカウンタ値が全て１となった時にのみ、オーバフロー信号Ｓ２２ａを出力する（このオーバフロー信号Ｓ２２ａは、１サイクルのみ出力される）。デコーダ２２ｂは、調停回路２５からのセレクト信号Ｓ２５をデコードし、このセレクト信号Ｓ２５がマスタ接続ポート１１を示す場合にのみ１をアサートする。ｍビットのカウンタ２２ｄは、ＡＮＤゲート２２ｃの出力信号Ｓ２２ｃをイネーブル信号として入力し、このイネーブル信号がアサートされている時のみ、クロックＣＬＫをカウントアップし、オーバフロー信号Ｓ２２ａをクリア信号として入力してこのアサートを受けると、カウント値Ｓ２２ｄを０に初期化する。比較器２２ｆは、カウント値Ｓ２２ｄとレジスタ設定値Ｓ２２ｅを比較し、（カウント値Ｓ２２ｄ≦レジスタ設定値Ｓ２２ｅ）の条件が成り立つ時に比較結果Ｓ２２ｆをアサートし、（カウント値Ｓ２２ｄ≦レジスタ設定値Ｓ２２ｅ）の条件が成り立たないと比較結果Ｓ２２ｆをネゲート（negate、無効に）する。
【００４９】
（実施例１の動作）
複数のマスタ接続ポート１１〜１３から、１つのスレーブ接続ポート（例えば、１５Ａ）ヘアクセス要求が同時に発生した場合に、このスレーブ接続ポート１５Ａ内のバス制御回路２２により、リアルタイム処理が要求される（優先度の高い）マスタ接続ポート１１からのアクセスを優先的に選択することが可能となる。更に、リアルタイム処理に要求される転送回数を一定期間内に完了させると、他のマスタ接続ポート１２又は１３からのアクセスを優先して選択する。
【００５０】
マスタ接続ポート１１からバス権要求判定回路２１を介して送られてくるアクセス要求要求信号Ｓ２１−１がない場合、マスタ接続ポート１２又は１３からバス権要求判定回路２１を介して送られてくるアクセス要求信号Ｓ２１−２又はＳ２１−３は、そのまま調停回路２５に入力され、従来と同様の動作となる。
【００５１】
マスタ接続ポート１１からバス権要求判定回路２１を介して送られてくるアクセス要求信号Ｓ２１−１がある場合、このアクセス要求信号Ｓ２１−１はバス制御回路２２に入力され、調停回路２５へのアクセス要求のための出力信号Ｓ２２ｇが生成される。この出力信号Ｓ２２ｇは、一定期間（Ｘサイクルとする）中に、マスタ接続ポート１１へのアクセスが一定回数（Ｙ回とする）終了するまでアサートされ、Ｙ回のアクセス完了後、Ｘサイクルの残りの期間は、マスタ接続ポート１１からのアクセス要求（アクセス要求信号Ｓ２１−１）がアサートされても、調停回路２５へはアクセス要求（出力信号Ｓ２２ｇ）をアサートしない。
【００５２】
ここで、一定期間Ｘサイクルは、バス制御回路２２内のｎビットのカウンタ２２ａによりカウントされ、アクセス回数Ｙ回はバス制御回路２２内のｍビットのカウンタ２２ｄによりカウントされる。ｍビットのカウンタ２２ｄは、調停回路２５でマスタ接続ポート１１が選択されていることを示すデコーダ２２ｂの出力信号Ｓ２２ｂと、バススレーブ５からの応答信号Ｓ５との、ＡＮＤゲート２２ｃによる論理積の出力信号Ｓ２２ｃをイネーブル信号としている。このイネーブル信号（Ｓ２２ｃ）により、ｍビットのカウンタ２２ｄは、マスタ接続ポート１１からのアクセスが完了した時にのみカウントアップされる（即ち、マスタ接続ポート１１からバススレーブ５へのアクセス回数をカウントすることが出来る。）。
【００５３】
このｍビットのカウンタ２２ｄのカウント値Ｓ２２ｄと、アクセス回数Ｙが設定されたレジスタ２２ｅのレジスタ設定値Ｓ２２ｅとを、比較器２２ｆで比較することで、アクセス回数がＹ回以下の時には、比較結果Ｓ２２ｆがアサートされ、マスタ接続ポート１１からのアクセス要求（アクセス要求信号Ｓ２１−１）とのＡＮＤゲート２２ｇでの論理積により、調停回路２５へのアクセス要求信号である出力信号Ｓ２２ｇが生成される。
【００５４】
アクセス要求信号である出力信号Ｓ２２ｇがアサートされている時、ＡＮＤゲート２３，２４での論理積により、マスタ接続ポート１２及び１３からのアクセス要求がマスクされ、調停回路２５への入力は０となる。このため、アクセス要求の出力信号Ｓ２２ｇがアサートされている期間中、調停回路２５は常にマスタ接続ポート１１を選択する。
【００５５】
ｍビットのカウンタ２２ｄのカウント値Ｓ２２ｄがＹを超えると、比較器２２ｆにより比較結果Ｓ２２ｆがネゲートされ、アクセス要求の出力信号Ｓ２２ｇもネゲートされる。アクセス要求の出力信号Ｓ２２ｇがネゲートされている時は、マスタ接続ポート１２又は１３からのアクセス要求（アクセス要求信号Ｓ２１−２又はＳ２１−３）は、そのまま調停回路２５に入力され、従来と同様の動作となる。
【００５６】
又、ｎビットのカウンタ２２ａにより一定期間Ｘサイクルがカウントされると、ｍビットのカウンタ２２ｄのカウント値Ｓ２２ｄがリセットされるため、比較器２２ｆの比較結果Ｓ２２ｆは再びアサートされ、マスタ接続ポート１１からのアクセス要求（アクセス要求信号Ｓ２１−１）が優先的に処理される。
【００５７】
ここで、カウンタ２２ａ，２２ｄ及びレジスタ２２ｅのビット幅ｎ，ｍは、カウントしたい期間、回数により決定される。例えば、１０２４サイクル中に８回の転送を行いたい場合、カウンタ２２ａのビットは１０ビット、カウンタ２２ｄ及びレジスタ２２ｅのビット幅は４ビットとなり、レジスタ２２ｅのレジスタ設定値Ｓ２２ｅは１６進数（ｈ）の８となる。
【００５８】
（実施例１の効果）
本実施例１によれば、次の（１）〜（３）のような効果が得られる。
【００５９】
（１）  優先度の高いマスタ接続ポート１１からのアクセスがあった場合に、他のマスタ接続ポート１２又は１３からのアクセス要求をマスクすることが可能となり、特定のマスタ接続ポート１１のリアルタイム処理を行うことが可能となる。
【００６０】
（２）  優先度の高いマスタ接続ポート１１からのアクセス中に、他のマスタ接続ポート１２又は１３が他のスレーブ接続ポート１４ヘアクセスを行った際には、マスクすることがないため、高バス帯域を確保することが可能なまま、リアルタイム処理の確保も可能となる。
【００６１】
（３）  優先度の高いマスタ接続ポート１１からのアクセス要求に対して必要な回数以上はバス権を与えないために、一定期間内での他のバスマスタ２，３の動作も確保することが可能となる。
【実施例２】
【００６２】
（実施例２の構成）
図３は、本発明の実施例２を示すマルチレイヤバスシステムのバス構成図であり、実施例１のマルチレイヤバスシステム中の要素と共通の要素には共通の符号が付されている。
【００６３】
本実施例２のマルチレイヤバスシステムでは、実施例１のマルチレイヤバスシステムの接続モジュール１０Ａに代えて、これとは構成の異なる接続モジュール１０Ｂが設けられている。本実施例２の接続モジュール１０Ｂは、実施例１と同様のマスタ接続ポート１１〜１３及びスレーブ接続ポート１５Ａと、実施例１のスレーブ接続ポート１４とは構成の異なるスレーブ接続ポート１４Ｂとを有している。その他の構成は、実施例１と同様である。
【００６４】
本実施例２の接続モジュール１０Ｂでは、マスタ接続ポート１１に接続されているバスマスタ１−２からのアクセスがリアルタイムアクセスを要求されているとする。
【００６５】
図４は、図３中のスレーブ接続ポート１４Ｂを示す構成図である。
このスレーブ接続ポート１４Ｂは、図１に示す実施例１と同様のバス権要求判定回路２１、ＡＮＤゲート２３，２４、調停回路２５、及びバスセレクト回路２６を有すると共に、実施例１のバス制御回路２２に代えて、２入力のＡＮＤゲート２２Ｂを有している。ＡＮＤゲート２２Ｂは、図１に示すスレーブ接続ポート１５Ａ内の通知手段（例えば、バス制御回路２２の出力端子）から通知されるマスク信号（例えば、出力信号）Ｓ２２ｇと、バスマスタ１−１又は１−２からの要求（即ち、バス権要求判定回路２１から出力されるアクセス要求信号Ｓ２１−１）との論理積を求めて、この出力信号Ｓ２２ＢをＡＮＤゲート２３，２４へ与える回路である。なお、調停回路２５は、バススレーブ４からの応答信号Ｓ４に基づき動作する。
【００６６】
本実施例２のスレーブ接続ポート１４Ｂでは、スレーブ接続ポート１５Ａの出力信号Ｓ２２ｇと、マスタ接続ポート１１からのアクセス要求（アクセス要求信号Ｓ２１−１）とから、ＡＮＤゲート２２Ｂで論理積を求め、この出力信号Ｓ２２Ｂの反転信号と、マスタ接続ポート１２からのアクセス要求（アクセス要求信号Ｓ２１−２）とから、ＡＮＤゲート２３で論理積を求めると共に、その出力信号Ｓ２２Ｂの反転信号と、マスタ接続ポート１３からのアクセス要求（アクセス要求信号Ｓ２１−３）とから、ＡＮＤゲート２４で論理積を求め、アクセス要求信号Ｓ２１−１とＡＮＤゲート２３，２４の出力信号とを調停回路２５に入力する。この調停回路２５により、出力信号Ｓ２２ｇがアサートされている時は、マスタ接続ポート１１からのアクセス要求（アクセス要求信号Ｓ２１−１）のみが有効となり、他のマスタ接続ポート１２又は１３からのアクセス要求（アクセス要求信号Ｓ２１−２又はＳ２１−３）がマスクされる。その他の構成は、実施例１と同様である。
【００６７】
（実施例２の動作）
本実施例２では、バスマスタ１−１はリアルタイム処理を要求されておらず、バススレーブ４にのみアクセスを行い、バスマスタ１−２はリアルタイム処理が要求されており、バススレーブ５にのみアクセスを行うとする。
【００６８】
バスマスタ１−２からバススレーブ５へのアクセスは、実施例１と同様の動作により、リアルタイム処理が確保される。
【００６９】
バスマスタ１−１からバススレーブ４へのアクセスは、スレーブ接続ポート１５Ａの出力信号Ｓ２２ｇがアサートされている期間は、スレーブ接続ポート１４Ｂ内のＡＮＤゲート２３，２４により、マスタ接続ポート１２及び１３からのアクセス要求がマスクされるため、マスタ接続ポート１１（バスマスタ１−１）からのアクセスのみ選択される。
【００７０】
実施例１で説明したように、バスマスタ１−２のアクセスが一定期間内に一定回数行われると、出力信号Ｓ２２ｇがネゲートされるため、バスマスタ１−２のリアルタイム処理が確保された後は、スレーブ接続ポート１４Ｂの調停は従来通りに行われる。
【００７１】
（実施例２の効果）
本実施例２によれば、同一レイヤ上に複数のバスマスタ１−１，１−２が存在し、バスマスタ１−２がリアルタイム処理が必要な時に、リアルタイム処理が確保できるまでの期間、バスマスタ１−１から他のバススレーブ４ヘのアクセスの優先順位を上げることで、バスマスタ１−２のリアルタイム処理を確保することが可能となる。
【実施例３】
【００７２】
（実施例３の構成）
図５は、本発明の実施例３を示すマルチレイヤバスシステムのバス構成図であり、実施例２を示す図３中の要素と共通の要素には共通の符号が付されている。
【００７３】
本実施例３のマルチレイヤバスシステムでは、図３に示す実施例２の接続モジュール１０Ｂに代えて、これとは構成の異なる接続モジュール１０Ｃが設けられている。本実施例３の接続モジュール１０Ｃは、図３に示す実施例２と同様のマルチ接続ポート１１〜１３、及びスレーブ接続ポート１４Ｂを有すると共に、図３のスレーブ接続ポート１５Ａに代えて、これとは構成の異なるスレーブ接続ポート１５Ｃを有している。
【００７４】
スレーブ接続ポート１５Ｃの出力信号Ｓ２２ｍは、図４のスレーブ接続ポート１４Ｂ内のＡＮＤゲート２２Ｂに、出力信号Ｓ２２ｇに代えて、与えられる。このＡＮＤゲート２２Ｂにより、出力信号Ｓ２２ｍがアサートされている時は、マスタ接続ポート１１からのアクセス要求（アクセス要求信号Ｓ２１−１）のみが有効となり、他のマスタ接続ポート１２，１３からのアクセス要求はマスクされる。
【００７５】
本実施例３では、実施例２と同様に、マスタ接続ポート１１に接続されているバスマスタ１−２からのアクセスがリアルタイムアクセスを要求されているとする。
【００７６】
図６は、図５中のスレーブ接続ポート１５Ｃを示す構成図であり、実施例１のスレーブ接続ポート１５Ａを示す図１中の要素と共通の要素には共通の符号が付されている。
【００７７】
本実施例３のスレーブ接続ポート１５Ｃは、図１に示す実施例１と同様のバス権要求判定回路２１、ＡＮＤ２３，２４、調停回路２５、及びバスセレクト回路２６を有すると共に、実施例１のバス制御回路２２に代えて、これとは構成の異なるバス制御回路２２Ｃを有している。バス制御回路２２Ｃは、バス権要求判定回路２１からのアクセス要求信号Ｓ２１−１、調停回路２５からのセレクト信号Ｓ２５、及びバススレーブ５からの応答信号Ｓ５を入力し、比較処理等を行って出力信号Ｓ２２ｇ及びＳ２２ｍを出力する回路である。この出力信号Ｓ２２ｇは、図１と同様に、内部の調停回路２５及びＡＮＤゲート２３，２４に与えられ、出力信号Ｓ２２ｍは、外部の図５のスレーブ接続ポート１４Ｂへ通知される。
【００７８】
図７は、図６中のバス制御回路２２Ｃを示す構成図であり、実施例１のバス制御回路２２を示す図２中の要素と共通の要素には共通の符号が付されている。
【００７９】
本実施例３のバス制御回路２２Ｃは、図２に示す実施例１とほぼ同様のオーバフロー信号Ｓ２２ａ１及びカウント値Ｓ２２ａ２を出力するｎビットのカウンタ２２ａと、実施例１と同様のデコーダ２２ｂ、ＡＮＤゲート２２ｃ、ｍビットのカウンタ２２ｄ、レジスタ２２ｅ、比較器２２ｆ、及びＡＮＤゲート２２ｇとを有すると共に、新たに追加されたｉビット（ｉは整数）のレジスタ２２ｈ、比較器２２ｉ、２入力の否定論理和ゲート（以下「ＮＯＲゲート」という。）２２ｊ、２入力のＡＮＤゲート２２ｋ、２入力１出力のセレクタ２２ｌ、及びフリップフロップ（以下「ＦＦ」という。）２２ｍを有している。ここで、ＮＯＲゲート２２ｊ、ＡＮＤゲート２２ｋ、セレクタ２２ｌ、及びＦＦ２２ｍにより、通知手段が構成されている。
【００８０】
ｉビットのレジスタ２２ｈは、レジスタ設定値Ｓ２２ｈを比較器２２ｉへ出力するものである。比較器２２ｉは、ｎビットのカウンタ２２ａのカウント値Ｓ２２ａ２と、ｉビットのレジスタ２２ｈのレジスタ設定値Ｓ２２ｈとを入力し、この２入力を比較して、（レジスタ設定値Ｓ２２ｈ＝カウント値Ｓ２２ａ２）の条件が成り立つ時に比較結果Ｓ２２ｉをアサートし、成り立たない時には比較結果Ｓ２２ｉをネゲートするものである。ＮＯＲゲート２２ｊは、比較結果Ｓ２２ｉとＡＮＤゲート２２ｇの出力信号Ｓ２２ｇとの否定論理和を求める回路である。
【００８１】
ＡＮＤゲート２２ｋは、ＡＮＤゲート２２ｇの出力信号Ｓ２２ｇにおける反転信号と、比較器２２ｆの比較結果Ｓ２２ｆとの論理積を求める回路である。セレクタ２２ｌは、ＮＯＲゲート２２ｊの出力信号をセレクト信号とし、このセレクト信号が“０”の時に、ＡＮＤゲート２２ｋの出力信号を選択し、セレクト信号が“１”の時に、ＦＦ２２ｍの出力信号Ｓ２２ｍを選択し、これらの選択した信号をＦＦ２２ｍへ出力するものである。ＦＦ２２ｍは、クロックＣＬＫに基づき、セレクタ２２ｌの出力信号を入力し、出力信号Ｓ２２ｍを出力する回路である。
【００８２】
（実施例３の動作）
本実施例３では、バスマスタ１−１はリアルタイム処理を要求されておらず、バススレーブ４にのみアクセスを行い、バスマスタ１−２はリアルタイム処理が要求されており、バススレーブ５にのみアクセスを行うとする。
【００８３】
バスマスタ１−２からバススレーブ５へのアクセスは、実施例１と同様の動作によりリアルタイム処理が確保される。
【００８４】
バスマスタ１−１からバススレーブ４へのアクセスは、スレーブ接続ポート１５Ｃからスレーブ接続ポート１４Ｂへ通知される出力信号Ｓ２２ｍがアサートされている期間は、図４のスレーブ接続ポート１４Ｂ内のＡＮＤゲート２２Ｂ，２３，２４により、マスタ接続ポート１２及び１３からのアクセス要求（アクセス要求信号Ｓ２１−２，Ｓ２１−３）がマスクされるため、マスタ接続ポート１１（バスマスタ１−１）からのアクセス要求（アクセス要求信号Ｓ２１−１）のみ選択される。出力信号Ｓ２２ｍがネゲートされていると、スレーブ接続ポート１４Ｂの調停は従来通りに行われる。
【００８５】
以下、スレーブ接続ポート１５Ｃにおける出力信号Ｓ２２ｍのアサート／ネゲートされる論理を説明する。
【００８６】
図７のバス制御回路２２Ｃにおいて、レジスタ２２ｈにある値（Ａとする）を設定する。実施例１の場合と同様に、ｎビットのカウンタ２２ａは一定期間（Ｙサイクル）をカウントし、ｍビットのカウンタ２２ｄは、マスタ接続ポート１１のアクセス回数（Ｘ回）をカウントしている。
【００８７】
ｎビットのカウンタ２２ａのカウント値Ｓ２２ａ２とレジスタ２２ｈのレジスタ設定値Ｓ２２ｈ（Ａ）とが一致するサイクルとなった時、比較器２２ｉにより比較結果Ｓ２２ｉがアサートされる。この時、ＡＮＤゲート２２ｇの出力信号Ｓ２２ｇが“０”且つ比較器２２ｆの比較結果Ｓ２２ｆが“１”、即ち一定期間中のマスタ接続ポート１１からのアクセスが完了しておらず、且つマスタ接続ポート１１からアクセス要求が来ていない状態となっていないと、セレクタ２２ｌの出力信号は“１”となり、ＦＦ２２ｍの出力信号Ｓ２２ｍが“１”となる。比較結果Ｓ２２ｉがアサートされた時に、ＡＮＤゲート２２ｇの出力信号Ｓ２２ｇが“１”又は比較結果Ｓ２２ｆが“０”であれば、セレクタ２２ｌの出力信号が“０”となり、ＦＦ２２ｍの出力信号Ｓ２２ｍが“０”となる。
【００８８】
比較結果Ｓ２２ｉが“０”の時は、出力信号Ｓ２２ｇが“０”であれば、セレクタ２２ｌは出力信号Ｓ２２ｍを選択し、この出力信号Ｓ２２ｍがＦＦ２２ｍに入力されて前の値が保持される。出力信号Ｓ２２ｇが“１”になると、比較結果Ｓ２２ｉの値に関係なく、セレクタ２２ｌの出力信号は“０”となり、出力信号Ｓ２２ｍは“０”となる。
【００８９】
このような動作により、一定期間を経過（Ｙサイクル中のＡサイクル経過）しても、バスマスタ１−２からバススレーブ５へのアクセス要求が発生しない場合（即ち、出力信号Ｓ２２ｇが“０”の場合）、バスマスタ１−１からバススレーブ４へのアクセスが滞っているものと判定し、出力信号Ｓ２２ｍをアサートすることで、マスタ接続ポート１１でのバスマスタ１−１からのアクセス要求を優先して処理する。バスマスタ１−２からバススレーブ５へのアクセスが開始されると（即ち、出力信号Ｓ２２ｇが“１”となると）、バスマスタ１−１からバススレーブ４へのアクセスを優先する必要がなくなり、出力信号Ｓ２２ｍをネゲートする。又、一定期間を経過（Ｙサイクル中のＡサイクル経過）して、既にマスタ接続ポート１１からのアクセスがＹ回完了していれば（即ち、比較結果Ｓ２２ｆが“０”になっていれば）、出力信号Ｓ２２ｍはアサートされることなく、マスタ接続ポート１１の動作が従来通り行われる。
【００９０】
（実施例３の効果）
本実施例３によれば、同一レイヤ上に複数のバスマスタ１−１，１−２が存在し、バスマスタ１−２におけるリアルタイム処理が必要な時に、一定期間のあるサイクルまでにバスマスタ１−２からアクセス要求が来ていない場合に、バスマスタ１−１から他のバススレーブ４ヘのアクセスの優先順位を上げることで、バスマスタ１−２のリアルタイム処理を確保することが可能となる。
【００９１】
なお、本発明は、上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（Ａ）〜（Ｃ）のようなものがある。
【００９２】
（Ａ）  実施例１では、マルチレイヤバスシステムにおけるマスタ接続ポート１１〜１３の調停方法について説明したが、一般的なマスタ／スレーブ系のバスシステムにおいて複数のマスタが存在する場合のマスタ調停機構として適用可能である。
【００９３】
（Ｂ）  一定期間のカウントの開始／停止を端子／ソフト制御することにより、特定のアクセス時のみリアルタイム処理を確保することも可能である。
【００９４】
（Ｃ）  アクセス回数を設定するレジスタ（図２では２２ｅ）をソフト制御可能にすることも可能である。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施例１を示すマルチレイヤバスシステムにおけるスレーブ接続ポート１５Ａの構成図である。
【図２】図１中のバス制御回路２２を示す構成図である。
【図３】本発明の実施例２を示すマルチレイヤバスシステムのバス構成図である。
【図４】図３中のスレーブ接続ポート１４Ｂを示す構成図である。
【図５】本発明の実施例３を示すマルチレイヤバスシステムのバス構成図である。
【図６】図５中のスレーブ接続ポート１５Ｃを示す構成図である。
【図７】図６中のバス制御回路２２Ｃを示す構成図である。
【図８】従来のマルチレイヤバスシステムを示すバス構成図である。
【図９】図８中のスレーブ接続ポート１５を示す構成図である。
【符号の説明】
【００９６】
１−１，１−２，２，３      バスマスタ
４，５      バススレーブ
１０，１０Ａ，１０Ｂ、１０Ｃ      接続モジュール
１１〜１３      マスタ接続ポート
１４，１４Ｂ，１５，１５Ａ，１５Ｃ      スレーブ接続ポート
２１      バス権要求判定回路
２２，２２Ｃ      バス制御回路
２２ａ，２２ｄ      カウンタ
２２ｆ，２２ｉ      比較器
２２Ｂ，２３，２４      ＡＮＤゲート
２５      調停回路
２６      バスセレクト回路
【図１】
2007164428.tif 000003
【図２】
2007164428.tif 000004
【図３】
2007164428.tif 000005
【図４】
2007164428.tif 000006
【図５】
2007164428.tif 000007
【図６】
2007164428.tif 000008
【図７】
2007164428.tif 000009
【図８】
2007164428.tif 000010
【図９】
2007164428.tif 000011