(57)【要約】【課題】  ゲート絶縁膜の信頼性向上とコスト低減を両立した半導体装置及びその製造方法を提供すること。【解決手段】  トレンチゲート構造のＭＯＳトランジスタ２０を含む複数の素子と、素子間を絶縁分離する素子分離領域３０とを有する半導体装置１００であって、ＭＯＳトランジスタ２０のトレンチ２１の開孔角部は、丸みを帯びた緩やかな形状に加工されており、半導体基板１０表面におけるトレンチ２１の開孔角部の端部２１ａと、トレンチ２１近傍の素子分離領域３０のトレンチ側の端部３０ａとの間の間隔をＸｃ、素子分離領域３０の加工ばらつきを許容する許容幅をΔＷｉ、トレンチ２１の加工ばらつきを許容する許容幅をΔＷｔ、素子分離領域３０に対するトレンチ２１の位置ばらつきを許容する許容幅をＸａとすると、０≦Ｘｃ≦ΔＷｉ＋ΔＷｔ＋２Ｘａを満たすように構成した。【選択図】        図２
2007081056.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造のＭＯＳトランジスタを含む複数の素子と、前記素子間を絶縁分離する素子分離領域とを有する半導体装置であって、
前記ＭＯＳトランジスタのトレンチの開孔角部は、丸みを帯びた緩やかな形状に加工されており、
半導体基板表面における前記トレンチの開孔角部の端部と、前記ＭＯＳトランジスタに隣接する前記素子分離領域の前記トレンチ側の端部との間の間隔をＸｃ、
前記素子分離領域の加工ばらつきを許容する許容幅をΔＷｉ、
前記トレンチの加工ばらつきを許容する許容幅をΔＷｔ、
前記素子分離領域に対する前記トレンチの位置ばらつきを許容する許容幅をＸａとすると、
０≦Ｘｃ≦ΔＷｉ＋ΔＷｔ＋２Ｘａを満たすように構成したことを特徴とする半導体装置。
【請求項２】
トレンチゲート構造のＭＯＳトランジスタを含む複数の素子と、前記素子間を絶縁分離する素子分離領域とを有する半導体装置の製造方法であって、
半導体基板に前記素子分離領域を形成する素子分離領域形成工程と、
前記半導体基板の前記素子分離領域近傍にトレンチを形成するトレンチ形成工程と、
前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくし、前記開孔角部を丸みを帯びた緩やかな形状とする曲大化工程と、
前記トレンチ表面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して前記トレンチにゲート電極を形成するゲート形成工程とを備え、
前記半導体基板表面における前記トレンチの開孔角部の端部と、前記ＭＯＳトランジスタに隣接する前記素子分離領域の前記トレンチ側の端部との間の間隔をＸｃ、
前記素子分離領域の加工ばらつきを許容する許容幅をΔＷｉ、
前記トレンチの加工ばらつきを許容する許容幅をΔＷｔ、
前記素子分離領域に対する前記トレンチの位置ばらつきを許容する許容幅をＸａとすると、
前記素子分離領域形成工程、前記トレンチ形成工程、及び前記曲大化工程において、０≦Ｘｃ≦ΔＷｉ＋ΔＷｔ＋２Ｘａを満たすように、前記素子分離領域及び前記トレンチを形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記トレンチ形成工程において、前記素子分離領域を位置基準として、前記トレンチを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造のＭＯＳトランジスタを含む複数の素子と、素子間を絶縁分離する素子分離領域とを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、トレンチゲート構造のＭＯＳトランジスタにおいては、曲率半径の小さいトレンチの開孔角部（肩部）においてゲート絶縁膜に電界集中が生じるので、これによるゲート絶縁膜の耐圧低下を回避するために、例えば熱酸化により曲率半径を大きくする（開孔角部を丸みを帯びた緩やかな形状とする）ことが提案されている（例えば非特許文献１、特許文献１参照）。
【非特許文献１】ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３４，ＮＯ．８，ＡＵＧＵＳＴ  １９８７，ｐ１６８１−１６８７
【特許文献１】特許第３３９６５５３号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、半導体装置においては、１つの半導体基板にＭＯＳトランジスタ等の素子が複数設けられ、各素子は素子分離領域（例えばＬＯＣＯＳ酸化膜やＳＴＩ）によって絶縁分離されている。すなわち、ＭＯＳトランジスタのトレンチ近傍に素子分離領域が設けられている。
【０００４】
本発明者が確認したところ、トレンチの開孔角部を丸みを帯びた緩やかな形状に加工したにも関わらず、素子分離領域とトレンチの位置関係によっては、ゲート絶縁膜に電界集中が生じたり、半導体装置のコストが増加したりすることが明らかとなった。
【０００５】
本発明は上記問題点に鑑み、ゲート絶縁膜の信頼性向上とコスト低減を両立した半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明者が確認したところ、トレンチの開孔角部が丸みを帯びた緩やかな形状に加工されているにも関わらず、開孔角部と素子分離領域が重複する（言い換えれば、開孔角部の端部が素子分離領域内にある）場合、素子分離領域の端部と開孔角部との繋ぎ部位が角張った形状となるため、開孔角部におけるゲート絶縁膜の電界強度が、平坦部におけるゲート絶縁膜の電界強度に比べて著しく大きな値となることが明らかとなった。また、トレンチと素子分離領域とを離間すると、電界集中を抑制することはできるが、離間しすぎても素子面積が増大するので、コストが増加することとなる。したがって、トレンチと素子分離領域を所定の位置関係とすることが好ましい。
【０００７】
それに対し、請求項１に記載の発明は、トレンチゲート構造のＭＯＳトランジスタを含む複数の素子と、素子間を絶縁分離する素子分離領域とを有する半導体装置であって、ＭＯＳトランジスタのトレンチの開孔角部は、丸みを帯びた緩やかな形状に加工されており、半導体基板表面におけるトレンチの開孔角部の端部と、ＭＯＳトランジスタに隣接する素子分離領域のトレンチ側の端部との間の間隔をＸｃ、素子分離領域の加工ばらつきを許容する許容幅をΔＷｉ、トレンチの加工ばらつきを許容する許容幅をΔＷｔ、素子分離領域に対するトレンチの位置ばらつきを許容する許容幅をＸａとすると、０≦Ｘｃ≦ΔＷｉ＋ΔＷｔ＋２Ｘａを満たすように構成したことを特徴とする。尚、上記において、トレンチの開孔角部とは、トレンチの側壁の平坦部と基板表面の平坦部とを繋ぐ、丸みを帯びた緩やかな形状を有する部位を示し、開孔角部の端部とは、基板表面の平坦部との境界部位を示す。
【０００８】
このように本発明によると、０≦Ｘｃであるので、開孔角部と素子分離領域が重複することがない（端部同士が一致することはある）。従って、開孔角部のゲート絶縁膜における電界集中を抑制し、ゲート絶縁膜の信頼性を向上することができる。また、Ｘｃ≦ΔＷｉ＋ΔＷｔ＋２Ｘａであるので、加工ばらつき及び位置ばらつきが生じても０≦Ｘｃとならない範囲でＸｃを最小とすることができる。すなわち、ゲート絶縁膜の信頼性向上とコスト低減を両立することができる。
【０００９】
尚、素子分離領域の加工ばらつきを許容する許容幅ΔＷｉ、トレンチの加工ばらつきを許容する許容幅ΔＷｔ、素子分離領域に対するトレンチの位置ばらつきを許容する許容幅Ｘａは、それぞればらつきの値（加工精度ないし位置決め精度）そのものでも良いし、ばらつきの値に所定のマージンを加味したものでも良い。
【００１０】
次に請求項２に記載の発明は、請求項１に記載の半導体装置を製造するための製造方法に関し、トレンチゲート構造のＭＯＳトランジスタを含む複数の素子と、素子間を絶縁分離する素子分離領域とを有する半導体装置の製造方法であって、半導体基板に素子分離領域を形成する素子分離領域形成工程と、半導体基板の素子分離領域近傍にトレンチを形成するトレンチ形成工程と、トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくし、開孔角部を丸みを帯びた緩やかな形状とする曲大化工程と、トレンチ表面にゲート絶縁膜を形成し、ゲート絶縁膜を介してトレンチにゲート電極を形成するゲート形成工程とを備え、半導体基板表面におけるトレンチの開孔角部の端部と、ＭＯＳトランジスタに隣接する素子分離領域のトレンチ側の端部との間の間隔をＸｃ、素子分離領域の加工ばらつきを許容する許容幅をΔＷｉ、トレンチの加工ばらつきを許容する許容幅をΔＷｔ、素子分離領域に対するトレンチの位置ばらつきを許容する許容幅をＸａとすると、素子分離領域形成工程、トレンチ形成工程、及び曲大化工程において、０≦Ｘｃ≦ΔＷｉ＋ΔＷｔ＋２Ｘａを満たすように、素子分離領域及びトレンチを形成することを特徴とする。
【００１１】
本発明の作用効果は、請求項１に記載の発明の作用効果と同様であるので、その記載を省略する。尚、請求項３に記載のように、トレンチ形成工程において、素子分離領域を位置基準として、トレンチを形成（すなわち素子分離領域に対してトレンチを直接位置決め）しても良いし、素子分離領域以外の部位を基準としてトレンチを形成（すなわち素子分離領域に対してトレンチを間接位置決め）しても良い。しかしながら、直接位置決めする方が、素子分離領域に対するトレンチの位置ばらつきを許容する許容幅Ｘａを小さくすることができるので、コストをより低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図に基づいて説明する。
（第１の実施の形態）
図１は、本実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面における断面図である。図１（ａ），（ｂ）に示すように、本実施形態に係る半導体装置１００は、半導体基板１０にトレンチゲート構造のＭＯＳトランジスタ２０を含む複数の素子と、素子間を絶縁分離する素子分離領域としてのＬＯＣＯＳ酸化膜３０とを有する半導体装置であり、図１においては、便宜上、一部のみを図示する。
【００１３】
半導体基板１０は、特に限定されるものではない。例えばシリコンからなる基板でも良いし、内部に絶縁膜を埋め込んだＳＯＩ（Silicon On Insulator）基板でも良い。
【００１４】
トレンチゲート構造のＭＯＳトランジスタ２０は、例えばＮ導電型領域をソースおよびドレインとする縦型のＮチャネルトランジスタとして構成されている。ＭＯＳトランジスタ２０は、半導体基板１０上に形成されたドレイン領域であるｎ−型の拡散領域（図示略）、この拡散領域の表層部に選択的に形成されたベース領域であるｐ型の拡散領域（ｐウェル）、この拡散領域の表層部に選択的に形成されたソース領域であるｎ＋型の拡散領域、ソース領域である拡散領域とベース領域である拡散領域を貫通し、ドレイン領域である拡散領域に達するように形成されたトレンチ２１（図１（ａ）においては一点鎖線で囲まれる領域）、ゲート絶縁膜２２を介してトレンチ２１に埋め込み形成されたゲート電極２３、及び図示されない層間絶縁膜、ソース電極、ドレイン電極、配線等により構成されている。
【００１５】
トレンチ２１は、トレンチ２１の側壁の平坦部と基板表面の平坦部とを繋ぐ開孔角部（肩部）の形状が、電解集中を抑制するために丸みを帯びた緩やかな形状となっている。そしてＭＯＳトランジスタ２０の周囲には、素子分離領域としてのＬＯＣＯＳ酸化膜３０が形成されている。本実施形態においては、ＬＯＣＯＳ酸化膜３０にて囲まれる領域内に、３つのトレンチ２１が形成されている。尚、図１中において、符号２１ａは、トレンチ２１の開孔角部の端部（言い換えれば、基板表面の平坦部との境界部位或いは丸みを帯びた緩やかな形状の終端部位）を示し、符号３０ａは、トレンチ２１側のＬＯＣＯＳ酸化膜３０の端部を示している。また、符号４０は、ソース領域及びドレイン領域をそれぞれソース電極及びドレイン電極と接続するコンタクトを示している。
【００１６】
ここで、上記構成の半導体装置１００において、本発明者はトレンチ２１とＬＯＣＯＳ酸化膜３０との位置関係と、トレンチ２１の開孔角部における電界集中との関係について調査した。その結果を図２に示す。図２は、トレンチ２１の開孔角部の端部２１ｃとＬＯＣＯＳ酸化膜３０の端部３０ａとの間の距離をＸｃ（図１（ｂ）参照）とした際の、基板表面の平坦部におけるゲート絶縁膜２２に対する開孔角部のゲート絶縁膜２２の電界強度比とＸｃとの関係を示すシミュレーション結果である。また、図３は、トレンチ２１（開孔角部の端部２１ａ）とＬＯＣＯＳ酸化膜３０（端部３０ａ）との位置関係を示す図であり、（ａ）はＸｃ＞０、（ｂ）はＸｃ＝０、（ｃ）はＸｃ＜０の場合を示している。
【００１７】
図３（ａ）に示すように、Ｘｃ＞０、すなわち、開孔角部の端部２１ａとＬＯＣＯＳ酸化膜３０の端部３０ａとの間に繋ぎの平坦部を有する構成においては、図２に示すように開孔角部におけるゲート絶縁膜２２の電界強度は平坦部におけるゲート絶縁膜２２の電界強度の略１．２倍であった。また、図３（ｂ）に示すように、Ｘｃ＝０、すなわち、開孔角部の端部２１ａとＬＯＣＯＳ酸化膜３０の端部３０ａとが一致する構成においても同様であった。
【００１８】
ところが、図３（ｃ）に示すように、Ｘｃ＜０、すなわち、トレンチ２１の開孔角部とＬＯＣＯＳ酸化膜３０が一部重複した構成（言い換えれば、開孔角部の端部２１ａがＬＯＣＯＳ酸化膜３０内にある構成）においては、図２に示すように、開孔角部におけるゲート絶縁膜２２の電界強度が平坦部におけるゲート絶縁膜２２の電界強度に比べて著しく大きな値となり、電界強度比が略１．２よりも大きくなった。
【００１９】
これは、ＬＯＣＯＳ酸化膜３０の端部３０ａとトレンチ２１の開孔角部との繋ぎ部位が角張った形状となるため、開孔角部におけるゲート絶縁膜２２の電界強度が、平坦部におけるゲート絶縁膜２２の電界強度に比べて著しく大きな値となるものと考えられる。
【００２０】
実際、図３（ａ）に示す構成と図３（ｃ）に示す構成のＭＯＳトランジスタを形成し、ゲート電圧とゲート電流を測定したところ、図４に示すように、Ｘｃ＜０となるように構成したトランジスタの方が、Ｘｃ＞０となるように構成したトランジスタよりも大きなゲート電流が流れた。従って、Ｘｃ＜０において、電界集中が生じていることが明らかである。このように電界集中が生じると、ゲート絶縁膜２２に過大な電界が加わり、信頼性が低下することとなる。すなわち、ゲート絶縁膜２２の経時破壊現象に対する寿命が著しく短くなってしまう。図４は、ゲート電圧とゲート電流との関係を示す図である。
【００２１】
電界集中を抑制するためには、Ｘｃ≧０とすることが好ましい。しかしながら、トレンチ２１と素子分離領域であるＬＯＣＯＳ酸化膜３０との間隔を大きくしすぎても素子面積が増大するので、コストが増加することとなる。したがって、ゲート絶縁膜２２の信頼性向上とコスト低減を両立するように、トレンチ２１とＬＯＣＯＳ酸化膜３０を所定の位置関係とする必要がある。
【００２２】
そこで本実施形態においては、上記した半導体装置１００（図１参照）において、Ｘｃが次式を満たすように構成した。
（式１）０≦Ｘｃ≦ΔＷｉ＋ΔＷｔ＋２Ｘａ
尚、ΔＷｉはＬＯＣＯＳ酸化膜３０の加工ばらつき（加工精度）を許容する許容幅、ΔＷｔはトレンチ２１の加工ばらつき（加工精度）を許容する許容幅、ＸａはＬＯＣＯＳ酸化膜３０に対するトレンチ２１の位置ばらつき（位置決め精度）を許容する許容幅である。本実施形態においては、上記許容幅ΔＷｉ、ΔＷｔ、許容幅Ｘａとして、それぞれのばらつきの値（精度）に所定のマージンを加味した値を採用している。しかしながら、上記許容幅ΔＷｉ、ΔＷｔ、Ｘａとして、それぞれのばらつきの値（精度）そのものを採用しても良い。
【００２３】
次に、式１について、図５（ａ），（ｂ）を用いて説明する。図５は式１を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ断面における断面図である。図５は図１に対応している。
【００２４】
上記したように、本実施形態に係る半導体装置１００においては、ＭＯＳトランジスタ２０の周囲がＬＯＣＯＳ酸化膜３０によって囲まれている。そこで、図５（ａ）に示すように、トレンチ２１の長手方向において、トレンチ２１の両端部２１ａ間の距離をＷｔとし、両端部２１ａとそれぞれ対向するＬＯＣＯＳ酸化膜３０の端部３０ａ間の距離をＷｉとする。Ｗｔ、Ｗｉは、ともにそれぞれの形成工程において加工ばらつきを持っており、加工ばらつきが生じても所定範囲の長さとなるように設定されている。ここで、それぞれの狙い値（加工中心値）をＷｔｃ、Ｗｉｃとし、加工ばらつき（加工精度）をそれぞれ上記したΔＷｔ、ΔＷｉとすると、Ｗｔ、Ｗｉをそれぞれ式２，３で示すことができる。
（式２）Ｗｔ＝Ｗｔｃ±ΔＷｔ
（式３）Ｗｉ＝Ｗｉｃ±ΔＷｉ
さらに、本実施形態においては、後述するようにＬＯＣＯＳ酸化膜３０の形成後に、形ＬＯＣＯＳ酸化膜３０を位置決め基準としてトレンチ２１を形成するが、ＬＯＣＯＳ酸化膜３０に対してトレンチ２１の位置ばらつき（位置決め精度）が生じる。そこで、上記したＸａをこの位置ばらつきを許容する許容幅Ｘａとする。
【００２５】
例えば、式２，３に示すＷｔ，Ｗｉが加工中心値（すなわち加工ばらつきなし）で形成され、ＬＯＣＯＳ酸化膜３０に対するトレンチ２１の位置ずれが０の場合、Ｘｃは式４で示され、ＬＯＣＯＳ酸化膜３０に対するトレンチ２１の位置ずれがＸａ（最大）の場合、位置ずれして間隔が狭くなった方のＸｃは式５、位置ずれして間隔が広くなった方のＸｃは式６で示される。
（式４）Ｘｃ＝１／２×ΔＷｉ＋１／２×ΔＷｔ＋Ｘａ
（式５）Ｘｃ＝１／２×ΔＷｉ＋１／２×ΔＷｔ
（式６）Ｘｃ＝１／２×ΔＷｉ＋１／２×ΔＷｔ＋２Ｘａ
また、Ｗｔが最大値，Ｗｉが最小値であり、ＬＯＣＯＳ酸化膜３０に対するトレンチ２１の位置ずれが０の場合、Ｘｃは式７で示され、ＬＯＣＯＳ酸化膜３０に対するトレンチ２１の位置ずれがＸａ（最大）の場合、位置ずれして間隔が狭くなった方のＸｃは式８、位置ずれして間隔が広くなった方のＸｃは式９で示される
（式７）Ｘｃ＝Ｘａ
（式８）Ｘｃ＝０
（式９）Ｘｃ＝２Ｘａ
さらには、Ｗｔが最小値，Ｗｉが最大値であり、ＬＯＣＯＳ酸化膜３０に対するトレンチ２１の位置ずれが０の場合、Ｘｃは式１０で示され、ＬＯＣＯＳ酸化膜３０に対するトレンチ２１の位置ずれがＸａ（最大）の場合、位置ずれして間隔が狭くなった方のＸｃは式１１、位置ずれして間隔が広くなった方のＸｃは式１２で示される。
（式１０）Ｘｃ＝ΔＷｉ＋ΔＷｔ＋Ｘａ
（式１１）Ｘｃ＝ΔＷｉ＋ΔＷｔ
（式１２）Ｘｃ＝ΔＷｉ＋ΔＷｔ＋２Ｘａ
従って、式４〜１２に示した結果から分かるように、Ｘｃを上記式１に示す範囲内で設定すれば、加工ばらつき及び位置（決め）ばらつきを考慮したうえで、トレンチ２１の開孔角部を丸みを帯びた緩やかな形状としたトレンチゲート構造のＭＯＳトランジスタ２０を有する半導体装置１００において、ゲート絶縁膜２２の信頼性向上とコスト低減を両立することができる。
【００２６】
特に、上記した式１２が最大であるので、式１２を満たすようにＸｃ（すなわち、それぞれの加工中心値Ｗｔｃ、Ｗｉｃ）を設定しても良い。この場合、加工ばらつき及び位置（決め）ばらつきが生じる恐れがある場合に、安定してゲート絶縁膜２２の信頼性向上とコスト低減を両立することができる。尚、式１２の右辺（ΔＷｉ＋ΔＷｔ＋２Ｘａ）の値は、一般的に０．５μｍ程度である。従って、Ｘｃの値を無駄に大きくすることなく、素子面積を必要最小限とする（コスト低減する）ことができる。
【００２７】
次に、式１を満たす半導体装置１００の製造方法について以下にその一例を説明する。尚、半導体装置１００を製造する各工程は、公知の半導体製造技術を適用することができる。先ず、半導体基板１０に素子分離領域であるＬＯＣＯＳ酸化膜３０を形成し、各拡散領域形成後、形成されたＬＯＣＯＳ酸化膜３０を位置決め基準として、ＬＯＣＯＳ酸化膜３０の近傍にトレンチ２１を形成する。トレンチ２１形成後、例えば熱酸化による犠牲酸化膜の形成と当該膜の除去により、トレンチ２１の少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくし、開孔角部を丸みを帯びた緩やかな形状とする。
【００２８】
ここで、上記ＬＯＣＯＳ酸化膜３０の形成工程、トレンチ２１の形成工程、及び開孔角部の曲率を大きくする曲大化工程において、上記した式１（又は式１２）を満たすように、ＬＯＣＯＳ酸化膜３０とトレンチ２１を形成すれば良い。
【００２９】
そして、トレンチ２１の表面にゲート絶縁膜２２を熱酸化法、気相成長法等により形成し、ゲート絶縁膜２２を介してトレンチ２１内にゲート電極材料を埋め込んでゲート電極２３を形成する。その後、層間絶縁膜、ソース電極、ドレイン電極、配線等を形成して、式１を満たす構成の図１に示す半導体装置１００が製造される。
【００３０】
以上本発明の好ましい実施形態について説明したが、本発明は上述の実施形態のみに限定されず、種々変更して実施することができる。
【００３１】
本実施形態においては、素子分離領域としてＬＯＣＯＳ酸化膜３０を有する例を示した。しかしながら、ＬＯＣＯＳ酸化膜３０に限定されるものではない。例えば、ＳＴＩ酸化膜でも良いし、トレンチ分離領域でも良い。また、それらの組合せでも良い。
【００３２】
例えば、素子分離領域として、トレンチ分離領域が形成され、トレンチ分離領域を基準としてＬＯＣＯＳ酸化膜３０が形成され、トレンチ分離領域を基準としてトレンチ２１が形成されてなる構成の場合、ＬＯＣＯＳ酸化膜３０とトレンチ２１との位置関係は、トレンチ分離領域を介して間接的に位置決めされた位置関係となる。この場合、本実施形態に示したように、ＬＯＣＯＳ酸化膜３０に対して間接的にトレンチ２１の位置決めすることによるばらつき（位置決め精度）Ｘａ‘を位置ばらつきを許容する許容幅Ｘａとして適用すれば良い。
【００３３】
また、本実施形態においては、素子（ＭＯＳトランジスタ２０）を取り囲むようにＬＯＣＯＳ酸化膜３０が設けられ、トレンチ２１の長手方向において、トレンチ２１の両端部２１ａとそれぞれ対向するＬＯＣＯＳ酸化膜３０の端部３０ａ間の距離をＷｉとし、その加工ばらつきをΔＷｉとする例を示した。しかしながら、素子分離領域の加工ばらつきの基準となる部位（長さ）は上記例に限定されるものではない。例えば、図６に示すように、トレンチ２１の長手方向において、一方の端部３０ａ側にのみＬＯＣＯＳ酸化膜３０が設けられる場合、ＬＯＣＯＳ酸化膜３０の幅をＷｉ、その加工ばらつきをΔＷｉとしても良い。その場合も、本実施形態に示す式１（又は式１２）を満たすようにＸｃを設定することで、ゲート絶縁膜２２の信頼性向上とコスト低減を両立することができる。図６は、本実施形態の変形例を示す図である。
【００３４】
また、本実施形態においては、トレンチ２１の長手方向において、両側にＬＯＣＯＳ酸化膜３０が設けられ、Ｘｃを考慮する例を示した。しかしながら、短手方向においても、同様である。例えば、長手方向と、短手方向の両方向に形成されたＬＯＣＯＳ酸化膜３０とトレンチ２１との位置関係を考慮する必要がある場合（長手方向と短手方向で加工ばらつき、位置ばらつきが異なる場合）には、それぞれの方向において、式１（又は式１２）を満たすように個別にＸｃを設定すれば良い。これにより、ゲート絶縁膜２２の信頼性向上とコスト低減を両立することができる。
【図面の簡単な説明】
【００３５】
【図１】第１の実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面における断面図である。
【図２】基板表面の平坦部におけるゲート絶縁膜に対する開孔角部のゲート絶縁膜の電界強度比とＸｃとの関係を示すシミュレーション結果である。
【図３】トレンチとＬＯＣＯＳ酸化膜との位置関係を示す図であり、（ａ）はＸｃ＞０、（ｂ）はＸｃ＝０、（ｃ）はＸｃ＜０の場合を示している。
【図４】ゲート電圧とゲート電流との関係を示す図である。
【図５】式１を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ断面における断面図である。
【図６】変形例を示す図である。
【符号の説明】
【００３６】
１０・・・半導体基板
２０・・・ＭＯＳトランジスタ（素子）
２１・・・トレンチ
２１ａ・・・開孔角部の端部
２２・・・ゲート絶縁膜
２３・・・ゲート電極
３０・・・ＬＯＣＯＳ酸化膜（素子分離領域）
３０ａ・・・ＬＯＣＯＳ酸化膜の端部
１００・・・半導体装置
【図１】
2007081056.tif 000003
【図２】
2007081056.tif 000004
【図３】
2007081056.tif 000005
【図４】
2007081056.tif 000006
【図５】
2007081056.tif 000007
【図６】
2007081056.tif 000008