(57)【要約】【課題】半導体素子に対するラッチアップ耐量を確保しつつ、かつ、半導体素子を備えたチップのサイズを小型化する。【解決手段】Ｐ型シリコン基板１の表面側に半導体素子が形成されたＬｏｇｉｃ部２０と、Ｐ型シリコン基板１の表面側に形成されたＮ＋型領域１１およびＰ＋型領域１２を備えた入力保護部１０と、を有し、入力保護部１０においてＮ＋型領域１１が入力端子１３に接続されると共に、Ｐ＋型領域１２がグランド１４に接続され、入力端子１３に入力されたサージがＮ＋型領域１１およびＰ＋型領域１２を経由してグランド１４に除去されるようになっている半導体チップにおいて、Ｐ型シリコン基板１の裏面のうち、少なくともＮ＋型領域１１に対向する位置に溝２が形成され、この溝２の底部に電極３が形成されている。そして、この電極３はグランド１４に接続されている。【選択図】図１
2007150046.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）の表面側に半導体素子が形成された半導体デバイス部（２０）と、前記半導体基板の表面側に形成された第１導電型の領域（１１）および第２導電型の領域（１２）を備えた入力保護部（１０）と、を備え、
前記入力保護部において前記第１導電型の領域が入力端子（１３）に接続されると共に、前記第２導電型の領域がグランド（１４）に接続され、前記入力端子に入力されたサージが前記第１導電型の領域および前記第２導電型の領域を経由して前記グランドに除去される半導体装置において、
前記半導体基板の裏面のうち、少なくとも前記第１導電型の領域に対向する位置に電極（３、６）が形成されていると共に、前記電極が前記グランドに接続されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の裏面のうち、少なくとも前記第１導電型の領域に対向する位置に凹部（２）が形成されており、前記電極は少なくとも前記凹部の底部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面のうち、前記入力保護部に凹部（５）が形成され、この凹部に対応する前記半導体基板の表面部に前記第１導電型の領域および前記第２導電型の領域が形成されており、
前記半導体基板の裏面において、少なくとも前記第１導電型の領域に対向する位置に、前記電極が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電極は、前記半導体基板の裏面全体に形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から入力されるサージによって引き起こされるトランジスタのラッチアップを防止するようにした半導体装置に関する。
【背景技術】
【０００２】
従来より、例えばＣＭＯＳトランジスタ等の半導体素子が形成された半導体チップでは、ＣＭＯＳトランジスタの構造に伴って、ＣＭＯＳトランジスタを構成するウェル、ｎ＋拡散層、ｐ＋拡散層等によって寄生バイポーラトランジスタが形成される。このような半導体チップに対して外部からサージが入力されると、このサージがトリガとなって、寄生バイポーラトランジスタがオン状態となる。すなわち、寄生バイポーラトランジスタに貫通電流が流れるラッチアップ現象が発生する。この貫通電流が流れ続けると、半導体チップに熱が発生し、ＣＭＯＳトランジスタを構成するシリコン基板が溶融する等によってＣＭＯＳトランジスタが破壊されるという問題が生じる。
【０００３】
この問題を解決する半導体チップの構造が特許文献１で提案されている。具体的に、この特許文献１では、半導体チップに入力されたサージがＣＭＯＳトランジスタに到達しないようにするため、半導体チップのうち入力端子とＣＭＯＳトランジスタとの間にサージ吸収層（カットウェル）を設け、入力端子から入力されたサージをサージ吸収層で吸収し、ＣＭＯＳトランジスタのラッチアップ耐量を向上させる構造が提案されている。
【特許文献１】特開平７−１１１３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、サージ耐量を確保するためにサージ吸収層の幅（サージが入力端子からＣＭＯＳトランジスタに流れる方向のサージ吸収層の長さ）が必要になっているため、半導体チップを小型化することが困難になっている。すなわち、サージ吸収層の幅が広い場合、サージを十分に吸収することができるが、半導体チップを小型化するためにサージ吸収層の幅を狭くした場合、サージ吸収層でサージを吸収しきれず、ＣＭＯＳトランジスタがラッチアップしてしまう可能性がある。
【０００５】
具体的に、半導体チップを小型化してサージ吸収層の幅を狭くしてしまうと、サージが入力端子としての入力保護素子であるダイオードに入力された場合、サージの一部はダイオード自身に吸収されるが、ダイオードで吸収されなかったサージは、半導体チップを構成する基板に伝搬してしまう。そして、基板に伝搬したサージは、サージ吸収層で吸収されることになるが、このサージ吸収層で吸収されなかったサージは、ＣＭＯＳトランジスタまで伝搬してＣＭＯＳトランジスタのラッチアップを引き起こしてしまう。
【０００６】
なお、半導体チップを例えば車載用として用いる場合、チップサイズの小型化が要望される。したがって、上記サージ吸収層を設けることは好ましくない。
【０００７】
本発明は、上記点に鑑み、半導体素子に対するラッチアップ耐量を確保しつつ、かつ、半導体素子を備えたチップを小型化することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明では、入力端子（１３）が設けられた入力保護部（１０）を備えた半導体基板（１）の裏面のうち、少なくとも第１導電型の領域（１１）に対向する位置に電極（３、６）が形成されていると共に、電極がグランド（１４）に接続されていることを特徴とする。
【０００９】
このように、半導体基板の裏面に電極を設け、この電極をグランドに接続する。これにより、入力端子から入力されたサージが第１導電型の領域および第２導電型の領域で構成されるダイオードで吸収されなかったとき、半導体基板内に流れ出たサージを裏面電極で吸収してグランドに除去することができ、ラッチアップ耐量を確保することができる。
【００１０】
したがって、サージを吸収するためのサージ吸収層を形成することなくラッチアップ耐量を確保できると共に、半導体基板のサイズを小さくすることができ、ひいては半導体装置を小型化することができる。
【００１１】
本発明では、半導体基板の裏面のうち、少なくとも第１導電型の領域に対向する位置に凹部（２）が形成されており、裏面電極は少なくとも凹部の底部に形成されていることを特徴とする。
【００１２】
このように、半導体基板の裏面に凹部を設け、半導体基板に第１導電型の領域が形成された部分において、半導体基板の表面と裏面との距離を小さくしている。これにより、第１導電型の領域と裏面電極との距離を小さくすることができ、サージをより電極で吸収させやすくすることができる。このようにして、さらにラッチアップ耐量を向上させることができる。
【００１３】
本発明では、半導体基板の表面のうち、入力保護部に凹部（５）が形成され、この凹部に対応する半導体基板の表面部に第１導電型の領域および第２導電型の領域が形成されており、半導体基板の裏面において、少なくとも第１導電型の領域に対向する位置に、電極が形成されていることを特徴とする。
【００１４】
このように、半導体基板の表面に凹部を設け、その凹部に対応した半導体基板の表面部に第１導電型の領域および前記第２導電型の領域を形成する。また、第１導電型の領域に対向する半導体基板の裏面に電極を形成する。これにより、第１導電型の領域と裏面電極との距離を小さくすることができ、電極にサージを吸収させやすくすることができる。このようにして、さらにラッチアップ耐量を向上させることができる。
【００１５】
本発明では、裏面電極は、半導体基板の裏面全体に形成されていることを特徴とする。このように、半導体基板の裏面全体に電極を設ける。これにより、入力保護部に入力されたサージが半導体デバイス部の方向に流れたとき、そのサージが半導体デバイスに到達する前に電極で吸収してグランドに除去することができる。したがって、ラッチアップ耐量を向上させることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、半導体素子が形成された半導体チップにおいて、半導体素子にラッチアップが起こる可能性があるものに適用することができる。例えば、車載用ＥＣＵに実装して用いることができる。
【００１９】
図１は、本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図である。この図に示されるように、Ｐ型シリコン基板１には、入力保護部１０と、Ｌｏｇｉｃ部２０と、が設けられている。なお、図１では、Ｐ型シリコン基板１の表面に形成される部分を省略している。また、Ｐ型シリコン基板１は本発明の半導体基板に相当し、Ｌｏｇｉｃ部は本発明の半導体デバイス部に相当する。
【００２０】
入力保護部１０においては、Ｐ型シリコン基板１の表面側にＮ＋型領域１１と、Ｐ＋型領域１２とが形成されており、これらＮ＋型領域１１およびＰ＋型領域１２にてダイオードが構成されている。すなわち、Ｎ＋型領域１１がダイオードのアノード、Ｐ＋型領域１２がダイオードのカソードに相当する。なお、Ｎ＋型領域１１は本発明の第１導電型の領域に相当し、Ｐ＋型領域１２は本発明の第２導電型の領域に相当する。
【００２１】
また、Ｎ＋型領域１１には入力端子１３が接続され、Ｐ＋型領域１２にはグランド１４が接続されている。すなわち、これらＮ＋型領域１１およびＰ＋型領域１２で構成されるダイオードは、その入力端子１３が外部回路に接続されると共に、外部回路から入力されるサージをグランド１４に除去して、Ｌｏｇｉｃ部２０をサージから保護する役割を果たす。
【００２２】
Ｌｏｇｉｃ部２０においては、Ｐ型シリコン基板１の表面部にＮ型ウェル２１が形成されており、このＮ型ウェル２１の内部であって表面部にＰ型ウェル２２が形成されている。そして、このＰ型ウェル２２の表層部において、互いに離間してＮ＋型領域２３、２４が形成されていると共に、Ｎ＋型領域２４に離間してＰ＋型領域２５が形成されている。これらＮ＋型領域２３、２４は、ソース領域およびドレイン領域に相当するものであり、Ｐ＋型領域２５はウェル領域に相当するものである。
【００２３】
さらに、上記各Ｎ＋型領域２３、２４の間に位置するＰ型ウェル２２の表面側部分をチャネル領域として、このチャネル領域上にゲート絶縁膜２６を介してゲート電極２７が形成された状態になっている。このようにして、Ｐ型ウェル２２にｎＭＯＳトランジスタが形成されている。
【００２４】
また、Ｎ型ウェル２１の表面部のうちＰ型ウェル２２が形成されていない領域には、互いに離間してＰ＋型領域２８、２９が形成されており、Ｐ＋型領域２９とＰ型ウェル２２との間にＮ＋型領域３０が形成されている。これらＰ＋型領域２８、２９は、ソース領域およびドレイン領域に相当するものであり、Ｎ＋型領域３０はウェル領域に相当するものである。
【００２５】
そして、各Ｐ＋型領域２８、２９の間に位置するＮ型ウェル２１の表面側部分をチャネル領域として、このチャネル領域上にゲート絶縁膜３１を介してゲート電極３２が形成された状態になっている。このようにして、Ｎ型ウェル２１にｐＭＯＳトランジスタが形成されている。
【００２６】
したがって、Ｌｏｇｉｃ部２０では、これらｎＭＯＳトランジスタおよびｐＭＯＳトランジスタによって、ＣＭＯＳトランジスタが構成されている。
【００２７】
上記構成を有する半導体チップにおいて、入力保護部１０のうち、Ｐ型シリコン基板１の裏面側にはその裏面が凹んだ溝２が形成されている。この溝２の底部には電極３が形成されており、この電極３はグランド１４に接続されている。
【００２８】
このような溝２は、例えばエッチングによってＰ型シリコン基板１の裏面側に部分的に形成することができ、その深さは例えば３０μｍである。また、電極３は、例えば金属スパッタリングにより形成され、電極３の材質として例えばＡｌ（アルミニウム）が採用される。なお、溝２は、本発明の凹部に相当する。
【００２９】
本実施形態では、この溝２は、Ｐ型シリコン基板１において、Ｎ＋型領域１１およびＰ＋型領域１２で構成されるダイオードに対向する位置に形成されている。そして、図１に示されるように、この溝２によって、Ｐ型シリコン基板１の表面と裏面との間の距離が小さくされている。つまり、Ｐ型シリコン基板１が薄くされている（薄膜化されている）。言い換えると、ダイオードが形成された各領域１１、１２、より詳しくはＮ＋型領域１１と溝２の底までとの距離が小さくされている。
【００３０】
なお、サージは入力端子１３からＮ＋型領域１１に入力されるため、溝２は、半導体基板の裏面のうち、少なくともＮ＋型領域１１に対向する位置に形成されていれば良い。
【００３１】
次に、上記半導体チップの製造方法について説明する。まず、Ｐ型シリコン基板１を用意すると共に、マスク等を用いて、Ｐ型シリコン基板１のうち入力保護部１０となる所定領域にＮ＋型領域１１およびＰ＋型領域１２をイオン注入および熱拡散によって随時形成する。同様に、Ｐ型シリコン基板１のうちＬｏｇｉｃ部２０となる所定領域にイオン注入および熱拡散を行い、ゲート絶縁膜２６、３１、ゲート電極２７、３２等を形成することで、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを形成する。そして、Ｐ型シリコン基板１の表面に図示しない配線電極等を形成して、入力保護部１０のＮ＋型領域１１を入力端子１３に接続し、Ｐ＋型領域１２をグランド１４に接続する。また、Ｌｏｇｉｃ部２０の各トランジスタに対して図示しないソース電極、ドレイン電極等を形成する。
【００３２】
この後、Ｐ型シリコン基板１の裏面側のうち、入力保護部１０において、Ｎ＋型領域１１およびＰ＋型領域１２で構成されるダイオードとは反対側に溝２を形成する。具体的には、Ｐ型シリコン基板１の裏面にマスクを形成したのち、このマスクを例えばフォトリソグラフィによってパターニングし、溝２と対応する部分を開口させる。そして、パターニングされたマスクを用いた異方性ドライエッチングにより、所望の深さの溝２を形成する。さらに、スパッタ法によって、少なくとも溝２の底部に電極３を形成し、この電極３をグランド１４に接続する。以上のようにして、図１に示される半導体チップが完成する。
【００３３】
続いて、図１に示される半導体チップにおいて、入力保護部１０の入力端子１３にサージが入力された場合のサージの経路について説明する。まず、入力端子１３にサージが入力されると、サージはＮ＋型領域１１に入力され、Ｎ＋型領域１１と共にダイオードを構成するＰ＋型領域１２を経由してグランド１４に流れる。
【００３４】
そして、さらに高いサージが入力端子１３に入力される場合、入力保護部１０のダイオードでサージを吸収しきれなくなり、サージがＮ＋型領域１１からＰ型シリコン基板１に流れ出す。具体的に、サージはＰ型シリコン基板１の厚さ方向（図１の斜線矢印の方向）に流れ出す。このサージは、Ｐ型シリコン基板１が薄くなった部分、すなわちＰ型シリコン基板１と溝２の底部との間を流れ、溝２の底部に形成された電極３に吸収され、グランド１４に除去される。
【００３５】
このように、Ｐ型シリコン基板１の裏面に電極３が形成されていることで、入力保護部１０のダイオードからＰ型シリコン基板１の厚さ方向に流れたサージを電極３で吸収することができる。また、Ｐ型シリコン基板１の裏面に溝２が形成されており、入力保護部１０のダイオードと電極３との距離が小さくされていることから、効率よくサージをグランド１４に除去することができる。
【００３６】
ここで、発明者らは、Ｐ型シリコン基板１の厚さに依存した半導体チップのラッチアップ耐量についてシミュレーションを行った。図２は、シミュレーションを行う上で対象とした半導体チップの概略断面図である。
【００３７】
本実施形態において、ラッチアップ耐量のシミュレーションを行うにあたり、半導体チップのＣＭＯＳトランジスタの構造を、ＣＭＯＳトランジスタにラッチアップが起こるために必要な構造のみとしている。具体的には、図２に示されるように、ｎＭＯＳトランジスタでは、Ｐ型ウェル２２にＮ＋型領域２４およびＰ＋型領域２５のみを形成し、ｐＭＯＳトランジスタでは、Ｎ＋型領域３０およびＰ＋型領域２９のみを形成したものとしている。
【００３８】
すなわち、Ｐ型シリコン基板１の内部を通過したサージがＮ型ウェル２１に流れ込むことで、ｐＭＯＳトランジスタのＰ＋型領域２９とｎＭＯＳトランジスタのＮ＋型領域２４との間に貫通電流が流れたか否かを判定する。これにより、ＣＭＯＳトランジスタにラッチアップが起こったか否かを判定するシミュレーションを行う。
【００３９】
このシミュレーションでは、入力保護部１０とＬｏｇｉｃ部２０とを通過するＰ型シリコン基板１の幅（入力保護部１０とＬｏｇｉｃ部２０とを通過する方向の長さ）を７０μｍとし、Ｐ型シリコン基板１の裏面全体に電極４が形成されているとする。そして、Ｐ型シリコン基板１の基板厚さを２０〜１００μｍの範囲で変化させてラッチアップ耐量をシミュレートした。なお、本シミュレーションでは、図２に示される入力保護部１０の入力端子１３に負電圧のサージを入力していき、ＣＭＯＳトランジスタに電流が流れる直前のサージ電圧をラッチアップ耐量としている。
【００４０】
図３は、シミュレーションによる基板厚さとラッチアップ耐量との相関関係を示した図である。なお、負電圧のサージを入力するようにしているため、ラッチアップ耐量の単位は−ｋＶとなっている。
【００４１】
この図に示されるように、Ｐ型シリコン基板１の厚さが小さくなるほど、ラッチアップ耐量が大きくなっていることがわかる。すなわち、Ｐ型シリコン基板１の厚さが小さくなくことで、入力保護部１０のＮ＋型領域１１と電極４との間の距離が小さくなり、サージが電極４により吸収されやすくなり、半導体チップのラッチアップ耐量が向上しているからである。
【００４２】
したがって、上記シミュレーションからも明らかなように、図１に示される半導体チップの入力保護部１０において、Ｐ型シリコン基板１に形成されたＮ＋型領域１１の反対側に溝２を設けて、Ｐ型シリコン基板１のうち入力保護部１０の厚さを小さくすることで、入力端子１３に入力されたサージを電極３に吸収させやすくすることができ、半導体チップのラッチアップ耐量を向上させることができる。また、従来のように、Ｐ型シリコン基板１にサージを吸収するためのサージ吸収層を形成する必要がないため、入力保護部１０とＬｏｇｉｃ部２０との間隔を狭めることができ、半導体チップのチップサイズを縮小させることができる。これにより、半導体チップを小型化することができる。
【００４３】
以上説明したように、本実施形態では、Ｐ型シリコン基板１の裏面に形成された溝２内に電極３を設け、この電極３をグランド１４に接続することを特徴としている。これにより、入力端子１３から入力されたサージがＮ＋型領域１１およびＰ＋型領域１２で構成されるダイオードで吸収されなかったとき、Ｐ型シリコン基板１内に流れ出たサージを電極３で吸収してグランド１４に除去することができ、ラッチアップ耐量を確保することができる。
【００４４】
したがって、電極３を設けることにより、サージを吸収するためのサージ吸収層を形成することなくラッチアップ耐量を確保できると共に、Ｐ型シリコン基板１のサイズを小さくすることができ、ひいては半導体チップを小型化することができる。
【００４５】
また、Ｐ型シリコン基板１の裏面に溝２を設け、Ｐ型シリコン基板１の表面と裏面との距離を小さくしている。これにより、Ｎ＋型領域１１と電極３との距離を小さくすることができ、サージをより電極３で吸収させやすくすることができる。このようにして、さらにラッチアップ耐量を向上させることができる。
【００４６】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、Ｐ型シリコン基板１の表面に溝を形成していることが特徴である。
【００４７】
図４は、本発明の第２実施形態に係る半導体チップの概略断面図である。この図に示されるように、Ｐ型シリコン基板１に設けられた入力保護部１０およびＬｏｇｉｃ部２０のうち、入力保護部１０においては、Ｐ型シリコン基板１の表面に溝５が形成されている。これにより、入力保護部１０において、溝５の底とＰ型シリコン基板１の裏面との距離が小さくされている。
【００４８】
そして、Ｐ型シリコン基板１において、溝５に対応する部分の表面部にＮ＋型領域１１およびＰ＋型領域１２が形成されており、第１実施形態と同様に、Ｎ＋型領域１１は入力端子１３に接続され、Ｐ＋型領域１２はグランド１４に接続されている。なお、溝５は、本発明の凹部に相当する。
【００４９】
また、本実施形態では、Ｐ型シリコン基板１の裏面全体に電極６が形成されている。これにより、Ｐ型シリコン基板１の裏面において、少なくとも溝５に対応した部分に電極６が形成された状態になっている。
【００５０】
上記のような構成を有する半導体チップに対して、入力端子１３からサージが入力されると、第１実施形態と同様に、Ｎ＋型領域１１およびＰ＋型領域１２で構成されるダイオードでサージが吸収されるが、ダイオードで吸収されなかったサージがＰ型シリコン基板１に流れ出すと、Ｐ型シリコン基板１の裏面のうち溝５に対応した部分に形成された電極６で吸収されてグランド１４に除去される。
【００５１】
ここで、本実施形態では、Ｐ型シリコン基板１の裏面全体に電極６が形成されている。このため、サージが入力保護部１０からＬｏｇｉｃ部２０の方向に流れ出したとしても、サージがＬｏｇｉｃ部２０に到達する前に電極６にてサージを吸収できるようになっている。したがって、より高いラッチアップ耐量を確保することができる。
【００５２】
以上のように、Ｐ型シリコン基板１の表面に溝５を設け、入力保護部１０におけるＰ型シリコン基板１の薄膜化を図るようにしても構わない。
【００５３】
（他の実施形態）
上記各実施形態において、溝２、５はどのような形状であっても構わない。また、Ｐ型シリコン基板１に溝２、５を形成せず、電極３、６のみを形成するようにしても構わない。すなわち、電極３、６が設けられたことにより電極３、６のみでラッチアップ耐量を確保できるが、溝２、５を設けてＰ型シリコン基板１を薄膜化することで、さらにラッチアップ耐量を向上させることができる。これは、第１実施形態におけるシミュレーションから明らかにされている。
【００５４】
上記第１実施形態では、少なくとも溝２の底部に電極３を形成するようにしているが、溝２の壁にも電極３を形成するようにしても構わない。さらに、第２実施形態と同様に、溝２の壁面のみならず、Ｐ型シリコン基板１の裏面全体に電極３を形成するようにしても良い。
【００５５】
上記第２実施形態では、Ｐ型シリコン基板１の裏面のうち入力保護部１０およびＬｏｇｉｃ部２０全体に電極６が形成されているが、Ｐ型シリコン基板１の裏面のうち、溝５に対応する部分にのみ電極６を形成するようにしても構わない。また、溝５に対応する部分に形成された電極６がＬｏｇｉｃ部２０まで引き伸ばされ、入力保護部１０とＬｏｇｉｃ部２０との間にのみ電極６が形成された形態であっても構わない。
【００５６】
上記各実施形態では、Ｌｏｇｉｃ部２０にＣＭＯＳトランジスタが形成されたものについて説明したが、Ｌｏｇｉｃ部２０に形成される半導体素子はＣＭＯＳトランジスタに限定されるものではなく、ラッチアップが起こる他の半導体素子が形成されていても構わない。
【００５７】
上記各実施形態では、溝２、５を形成して入力保護部１０の薄膜化を図っているが、Ｐ型シリコン基板１全体の厚さを小さくして基板全体の薄膜化を図るようにしても構わない。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図である。
【図２】シミュレーションを行う上で対象とした半導体チップの概略断面図である。
【図３】シミュレーションによる基板厚さとラッチアップ耐量との相関関係を示した図である。
【図４】本発明の第２実施形態に係る半導体チップの概略断面図である。
【符号の説明】
【００５９】
１…Ｐ型シリコン基板、２、５…溝、３、４、６…電極、１０…入力保護部、１１…Ｎ＋型領域、１２…Ｐ＋型領域、１３…入力端子、１４…グランド、２０…Ｌｏｇｉｃ部。
【図１】
2007150046.tif 000003
【図２】
2007150046.tif 000004
【図３】
2007150046.tif 000005
【図４】
2007150046.tif 000006