(57)【要約】【課題】機能素子の特性に悪影響を及ぼすことなく曲げることが可能な半導体装置を提供する。【解決手段】機能素子Ｄ１、Ｄ２が基板１０に設けられた電子装置１であって、基板１０が機能素子Ｄ１、Ｄ２の形成領域から離間した位置で分割され、且つ可撓性膜材１５で連結された複数のブロック体Ｂを有する。【選択図】図１
2007150140.tif 000002
【特許請求の範囲】
【請求項１】
機能素子が基板に設けられた電子装置であって、
前記基板が前記機能素子の形成領域から離間した位置で分割され、且つ可撓性膜材で連結された複数のブロック体を有することを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を有することを特徴とする電子装置。
【請求項３】
請求項１または２記載の電子装置において、
前記機能素子は、互いに離間して複数設けられ、
前記ブロック体は、前記機能素子毎に分割されることを特徴とする電子装置。
【請求項４】
請求項１から３のいずれかに記載の電子装置において、
前記ブロック体は、前記機能素子に接続された外部接続用端子を有することを特徴とする電子装置。
【請求項５】
請求項４記載の電子装置において、
前記可撓性膜材は、前記外部接続端子を介して加わる応力を緩和する応力緩和層を有することを特徴とする電子装置。
【請求項６】
請求項１から５のいずれかに記載の電子装置において、
前記複数のブロック体は、設置された際の曲率に応じた幅の隙間をもって分割されることを特徴とする電子装置。
【請求項７】
請求項１から６のいずれかに記載の電子装置において、
前記基板が半導体素子を有することを特徴とする電子装置。
【請求項８】
請求項１から７のいずれかに記載の電子装置に機能構造体が接続されることを特徴とする電子部品。
【請求項９】
請求項８記載の電子部品を備えることを特徴とする電子機器。
【請求項１０】
機能素子が基板に設けられた電子装置の製造方法であって、
前記基板に前記機能素子の形成領域から離間した分割位置を跨いで可撓性膜材を形成する工程と、
前記基板を前記分割位置で分割して、前記可撓性膜材で連結された複数のブロック体を形成する工程とを有することを特徴とする電子装置の製造方法。
【請求項１１】
請求項１０記載の電子装置の製造方法において、
前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を形成する工程を有することを特徴とする電子装置の製造方法。
【請求項１２】
請求項１０または１１記載の電子装置の製造方法において、
設置された際の曲率に応じた幅の隙間をもって前記基板を分割することを特徴とする電子装置の製造方法。
【請求項１３】
請求項１２記載の電子装置の製造方法において、
前記隙間は、前記基板の前記機能素子が設けられた面と逆側の面を除去して形成されることを特徴とする電子装置の製造方法。
【請求項１４】
請求項１３記載の電子装置の製造方法において、
前記基板の前記機能素子が設けられた側を支持板で支持した状態で、前記逆側の面を除去することを特徴とする電子装置の製造方法。
【請求項１５】
請求項１０から１４のいずれかに記載の電子装置の製造方法において、
前記基板が半導体素子を有することを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置とその製造方法、及び電子部品並びに電子機器に関するものである。
【背景技術】
【０００２】
半導体チップ等の半導体装置は、様々な分野で用いられており、その設置対象も多岐に亘っている。近年では、例えば腕時計等のウエアラブル機器に搭載するために、半導体チップを有する回路基板に対して所定の曲面を保持させる構成が検討されている。
そのため、従来では、薄型化によりフレキシブルな回路基板を実現可能とする各種技術が提供されている。
【０００３】
例えば特許文献１には、破断曲率半径を小さくするためのＩＣ構造が開示され、特許文献２には、素子側電極に金属電極が直接形成されることで、その接合部の耐久性に優れた構造が開示されている。
さらに、特許文献３には、電子部品の実装体を薄く構成する技術が開示されている。
【特許文献１】特開平７−２０２１４７号公報
【特許文献２】特開２００３−２４３６０１号公報
【特許文献３】特開２００４−２６６２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような従来技術には、以下のような問題が存在する。
上記の技術では、基板が曲がった際に半導体チップに歪みが生じ、機能特性に悪影響を及ぼす虞がある。
また、電子機器の小型化のためには、半導体チップ自体を曲げることが望まれているが、そのために半導体チップ自体を薄くする場合、半導体チップを構成する基板を薄く加工する際のストレスで機能素子の特性が変動する虞がある。
【０００５】
本発明は、以上のような点を考慮してなされたもので、機能素子の特性に悪影響を及ぼすことなく曲げることが可能な電子装置とその製造方法、及びこの半導体装置を備えた電子部品並びに電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の電子装置は、機能素子が基板に設けられた電子装置であって、前記基板が前記機能素子の形成領域から離間した位置で分割され、且つ可撓性膜材で連結された複数のブロック体を有することを特徴とするものである。
【０００７】
従って、本発明の電子装置では、複数のブロック体を連結する可撓性膜材において湾曲・屈曲等、容易に曲げることが可能になる。また、本発明では、可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
【０００８】
また、本発明では、前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を有する構成を好適に採用できる。
これにより、本発明では、分割されたブロック体間の機能素子等を電気的に接続することが可能になる。
【０００９】
前記機能素子が互いに離間して複数設けられる場合には、前記ブロック体は、前記機能素子毎に分割される構成を好適に採用できる。
これにより、本発明では、複数の機能素子を有する電子装置であっても、素子特性の変動を招くことなく可撓性膜材において曲げることが可能になる。
【００１０】
前記ブロック体としては、前記機能素子に接続された外部接続用端子を有する構成を採用できる。
これにより、本発明では、フレキシブル基板等の他のデバイスと機能素子とを電気的に接続することが可能になる。
【００１１】
また、前記可撓性膜材は、前記外部接続端子を介して加わる応力を緩和する応力緩和層を有する構成を好適に採用できる。
これにより、本発明では、外部接続端子を介して熱応力等が加わっても機能素子の信頼性や寿命の低下を抑制することができる。
【００１２】
前記複数のブロック体としては、設置された際の曲率に応じた幅の隙間をもって分割される構成を好適に採用できる。
これにより、本発明では、設置面の曲率が大きくて可撓性膜材を大きく曲げた場合でも、ブロック体が接触する等の不具合が生じず、支障なく電子装置を倣わせて設置することが可能になる。
また、本発明では、前記基板に半導体素子が設けられる構成も好適に採用できる。
これにより、本発明では、半導体装置に対しても可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
【００１３】
そして、本発明の電子部品は、先に記載の電子装置に機能構造体が接続されることを特徴とするものである。
また、本発明の電子機器は、先に記載の電気光学装置を備えることを特徴とするものである。
従って、本発明では、機能素子に歪みやストレスが生じず素子特性の変動が抑制された電子部品及び電子機器を得ることができる。
【００１４】
一方、本発明の電子装置の製造方法は、機能素子が基板に設けられた電子装置の製造方法であって、前記基板に前記機能素子の形成領域から離間した分割位置を跨いで可撓性膜材を形成する工程と、前記基板を前記分割位置で分割して、前記可撓性膜材で連結された複数のブロック体を形成する工程とを有することを特徴とするものである。
従って、本発明では、複数のブロック体を連結する可撓性膜材において湾曲・屈曲等、容易に曲げることが可能になる。また、本発明では、可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
【００１５】
また、本発明の製造方法では、前記可撓性膜材上に前記ブロック体の間を電気的に接続する接続配線を形成する工程を有することが好ましい。
これにより、本発明では、分割されたブロック体間の機能素子等を電気的に接続することが可能になる。
【００１６】
また、本発明では、設置された際の曲率に応じた幅の隙間をもって前記基板を分割することが好ましい。
これにより、本発明では、設置面の曲率が大きくて可撓性膜材を大きく曲げた場合でも、ブロック体が接触する等の不具合が生じず、支障なく電子装置を倣わせて設置することが可能になる。
【００１７】
前記隙間としては、前記基板の前記機能素子が設けられた面と逆側の面を除去して形成されることが好ましい。
これにより、本発明では、一旦基板上に機能素子や可撓性膜材等を形成できるので、分割された複数のブロック体を連結するように可撓性膜材を形成する場合と比べて容易に電子装置を製造することが可能になる。
【００１８】
そして、本発明では、前記基板の前記機能素子が設けられた側を支持板で支持した状態で、前記逆側の面を除去することが好ましい。
これにより、本発明では、研削やエッチング等により基板の逆側の面を除去する際のストレスが機能素子に加わることを抑制することが可能になる。
また、本発明の製造方法では、前記基板に半導体素子が設けられる構成も好適に採用できる。
これにより、本発明では、半導体装置に対しても可撓性膜材において曲げられることから、ブロック体に設けられる機能素子に歪みやストレスが生じないため、素子特性が変動することを回避できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の電子装置とその製造方法、及び電子部品並びに電子機器の実施の形態を、図１ないし図９を参照して説明する。
なお、本実施形態では、電子装置として、基板に半導体素子が設けられた半導体装置を用いる場合について説明する。
また、以下の図面においては、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
【００２０】
［半導体装置］
図１、図２は本発明の半導体装置の一実施形態を示す図であり、これらの図において符号１は、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）構造の半導体装置である。なお、図１の側断面図は、図２の模式平面図における、Ａ−Ａ線矢視断面図とする。
【００２１】
図１に示すように半導体装置（電子装置）１は、トランジスタやメモリ素子などの半導体素子からなる集積回路（機能素子）Ｄ１や受動素子（機能素子）Ｄ２を形成してなるシリコン基板（半導体基板、基板）１０と、このシリコン基板１０の能動面１０ａ側、すなわち前記集積回路Ｄ１を形成した側に設けられた第１の電極１１ａ及び第２の電極１１ｂと、該第１の電極１１ａに電気的に接続して前記能動面１０ａ側に設けられた外部接続用端子１２と、を備えて構成されたものである。
【００２２】
このシリコン基板１０は、集積回路Ｄ１及び受動素子Ｄ２の形成領域から離間した位置において、図２に示すように、格子状の溝５１により複数（ここでは９つ）のブロック体Ｂに分割されている。この溝５１の幅は、半導体装置１が曲げて設置される際の曲率（後述）に応じた隙間が形成されるように設定される。
【００２３】
第１の電極１１ａは、シリコン基板１０の前記集積回路Ｄ１に直接導通して形成されたものであり、第２の電極１１ｂは、受動素子Ｄ２に導通して形成されたものである。
また、前記能動面１０ａ上には、図１に示すようにパッシベーション膜となる第１絶縁層１４が形成されており、この第１絶縁層１４には、電極１１ａ、１１ｂ上に開口部１４ａが形成されている。このような構成によって電極１１ａ、１１ｂは、前記開口部１４ａ内にて外側に露出した状態となっている。
【００２４】
第１絶縁層１４上には、前記電極１１ａ、１１ｂを避けた位置に、ポリイミド等の可撓性を有する絶縁樹脂からなる応力緩和層（可撓性膜材）１５が溝５１を跨いで形成されている。また、前記第１の電極１１ａには、前記絶縁層１４の開口部１４ａ内にて配線１６ａが接続されており、第２の電極１１ｂには絶縁層１４の開口部１４ａ内にて配線１６ｂが接続されている。この配線１６ａは、前記集積回路Ｄ１の電極の再配置を行うためのもので、図２に示すように第１の電極１１ａから延びて形成され、さらに図１に示すように応力緩和層１５上にまで引き回されて形成されたものである。この配線１６ａは、シリコン基板１０の第１の電極１１ａと後述する外部接続端子１２との間を配線することから一般的には再配置配線と呼ばれ、微細設計されることの多いシリコン基板１０の電極１１ａの位置と、客先のボード実装で使用されるラフピッチの外部接続端子１２との物理的な位置をずらして配置するための重要な手段である。また、電極１１ｂに接続される配線（接続配線）１６ｂも応力緩和層１５上にまで引き回されて形成される。
【００２５】
また、シリコン基板１０の能動面１０ａ側には、配線１６ａ、１６ｂや応力緩和層１５、第１絶縁層１４を覆って、ソルダーレジストとして耐熱性の第２絶縁層１７が形成されている。この第２絶縁層１７には、前記応力緩和層１５上にて前記配線１６ａ上に開口部１７ａが形成されている。このような構成によって配線１６ａは、前記開口部１７ａ内にて外側に露出した状態となっている。
【００２６】
そして、この開口部１７ａ内に露出した配線１６上に、前記の外部接続端子１２が配設されている。この外部接続端子１２は、例えばはんだボールによってバンプ形状に形成されたもので、図１中二点鎖線で示す、外部機器としてのプリント配線板（回路基板）Ｐに電気的に接続されるものである。このような構成のもとに、シリコン基板１０に形成された集積回路（半導体素子）Ｄ１は、第１の電極１１ａ、再配置配線である配線１６ａ、外部接続端子１２を介してプリント配線板Ｐに電気的に接続される。
【００２７】
前記第１の電極１１ａ、第２の電極１１ｂは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等によって形成されている。
さらに、配線１６ａ、１６ｂは、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等によって形成されている。なお、これら配線１６ａ、１６ｂとしては、前記材料による単層構造としてもよく、複数種を組み合わせた積層構造としてもよい。また、これら配線１６ａ、１６ｂについては、通常は同一工程で形成するため、互いに同じ材料とすることが好ましい。
また、これら配線１６ａ、１６ｂは、応力緩和層１５と同時に溝５１での屈曲に伴って曲がることのできるような柔軟性（可撓性）がある物質であることが好ましい。
【００２８】
また、応力緩和層１５、第１絶縁層１４や第２絶縁層１７を形成するための樹脂としては、溝５１での屈曲に伴って曲がることのできるような柔軟性（可撓性）を有する、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等が用いられる。無機・有機のハイブリッド材料でも良い。
なお、第１絶縁層１７については、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等の無機絶縁材料によって形成することもできるが、なるべく柔軟性（可撓性）を有する方が好ましい。
【００２９】
［半導体装置の製造方法］
次に、前記構成の半導体装置１の製造方法について図４乃至図６を参照して説明する。なお、本実施形態においては、図３に示すように同一のシリコンウエハ（基板）１００上に半導体装置１を複数一括して形成しておき、その後、ダイシング装置１１０によりダイシング（切断）して個片化することにより、半導体装置１を得るようにしているが、図４乃至図６では説明を簡単にするため、単純化して１つの半導体装置１の形成のみを示している。
【００３０】
まず、図４に示すように、シリコン基板１０の能動面１０ａ上の、前記集積回路Ｄ１の導電部となる位置に第１の電極１１ａを形成するとともに、受動素子Ｄ２の導電部となる位置に第２の電極１１ｂを形成する
次に、第１の電極１１ａ及び第２の電極１１ｂを覆ってシリコン基板１０上に第１絶縁層１４を形成し、さらに、この第１絶縁層１４を覆って樹脂層（図示せず）を形成する。
【００３１】
次いで、周知のフォトリソグラフィ法及びエッチング法によって前記樹脂層をパターニングし、所定の形状、すなわち電極１１ａ、１１ｂの直上位置を除いたシリコン基板１０上に、溝５１を跨がせて応力緩和層１５を形成する。
さらに、周知のフォトリソグラフィ法及びエッチング法によって電極１１ａ、１１ｂを覆う位置の絶縁材料を除去し、開口部１４ａを形成する。
これにより、これら開口部１４ａ内に第１の電極１１ａ及び第２の電極１１ｂを露出させる。
【００３２】
次いで、図５に示すように第１の電極１１ａに接続する配線１６ａを形成するとともに、第２の電極１１ｂに接続する配線１６ｂを形成する。これら配線１６ａ、１６ｂの形成については、前記開口部１４ａ内にて第１の電極１１ａ、第２の電極１１ｂに導通するようにして導電材料、例えばＴｉＷ、Ｃｕをこの順にスパッタ法で成膜し、配線形状にパターニングした後、得られたパターン上にＣｕをメッキ法で積層することなどによって行う。
【００３３】
次いで、前記配線１６ａ、１６ｂを覆って第２絶縁層１７を形成し、さらに、周知のフォトリソグラフィ法及びエッチング法によって配線１６ａの一部、すなわち第１の電極１１ａと反対の側を覆う絶縁材料を除去し、開口部１７ａを形成する。これにより、該開口部１７ａ内に配線１６ａを露出させる。
【００３４】
その後、図６に示すように、開口部１７ａ内に露出する配線１６ａ上に例えば鉛フリーはんだからなるはんだボールを配設し、外部接続端子１２を形成する。なお、この外部接続端子１２については、はんだボールを配設して形成するのに代えて、はんだペーストを配線１６ａ上に印刷することで形成するようにしてもよい。
【００３５】
そして、図７に示すように、ダイシング装置１１０等によって、シリコン基板１０の裏面（能動面１０ａと逆側の面）から第１絶縁層１４までを除去して、図１及び図３に示した格子状の溝５１を形成する。
これにより、溝５１の隙間をもって分割され、且つ可撓性を有する応力緩和層１５によって連結された複数のブロック体Ｂが得られる。
【００３６】
この後、ダイシング装置１１０によってシリコンウエハ（基板）１００を半導体装置１毎にダイシング（切断）し、個片化することにより、半導体装置１を得る。
この個片化にあたっては、切断箇所には応力緩和層を配置せず、ウエハ１００を切断（分割）することで半導体装置１に個片化する手順や、切断箇所も含めて応力緩和層を配置し、切断箇所については応力緩和層も分断する手順としてもよい。
なお、上述したシリコン基板１０の分割や半導体装置１の個片化については、特に応力緩和層が薄く機械的なストレスをかけないほうが好ましい場合、機械的なダイシングの他に、ドライエッチングやケミカルエッチング等を用いた方が好ましい。例えば、マイクロマシン加工で多用されるＲＩＥ手法などでも良い。
【００３７】
上記シリコン基板１０の裏面に対するダイシング等の加工を施す際には、紫外光（ＵＶ光）の照射により剥離可能な接着剤で、シリコン基板１０の能動面１０ａ側に不図示のガラス板（支持板）が貼り付けられる。このガラス板はＷＳＳ（Ｗａｆｅｒ Ｓｕｐｐｏｒｔ Ｓｙｓｔｅｍ）と呼ばれるものの一部であって、シリコン基板１０はガラス板に支持される。そして、このガラス板を貼り付けた状態で、シリコン基板１０の裏面に対して研磨処理、ドライエッチング処理、あるいはウエットエッチング処理等の所定の処理が施される。すでに、薄型個加工されているシリコン基板の流動プロセスに、このような低剥離力のサポートシステムの適用は非常に有利である。
そして、シリコン基板１０の裏面への加工が終了した後に、当該シリコン基板１０からガラス板を剥離することにより、ブロック体Ｂを有する半導体装置１が得られる。
【００３８】
ここで、このようにして得られた半導体装置１については、特に外部接続用端子１２が検査や調整用となっている場合、すなわち、外部接続用端子１２が前記集積回路Ｄ１の各種の機能検査や機能調整を電気的に行うためのものとなっている場合、この外部接続用端子１２を利用して前記集積回路Ｄ１の機能検査や機能調整を行う。具体的には、ＩＣプローブ検査や、このプローブ検査と同時に行われるトリミング（ヒューズカット）などを行うことにより、集積回路Ｄ１の機能を保証し、またはその機能を調整する。
これにより、半導体装置１の品質安定性を確保し、信頼性を高めることができる。
【００３９】
得られた半導体装置１は、図７（ａ）に示すように、フレキシブル基板等の湾曲する被搭載物Ｈ１に対して実装する。なお、図７（ａ）、（ｂ）においては、複数のブロック体Ｂが応力緩和層１５に連結された半導体装置１として簡易的に図示している。
湾曲する被搭載物Ｈ１に実装された半導体装置１は、溝５１に臨む応力緩和層１５が曲げられる（撓む）ことで被搭載物Ｈ１に沿って凹形状に湾曲する。
また、図７（ｂ）に示すように、断面視コ字状に屈曲する被搭載物Ｈ２の内面に半導体装置１を実装する。このときも、溝５１に臨む応力緩和層１５が曲げられる（撓む）ことで、半導体装置１は被搭載物Ｈ２に沿ってコ字状に屈曲した状態で実装される。
【００４０】
なお、応力緩和層１５がブロック体Ｂと逆側の面において凹形状に湾曲または屈曲する際には溝５１の幅は問題とならないが、凸形状に湾曲または屈曲する場合には隣り合うブロック体Ｂ同士が接触する虞があるため、溝５１の幅を設定する際には半導体装置１が設置される際の曲率に応じて、ブロック体Ｂが接触しない値とすることが望ましい。
【００４１】
以上のように、本実施の形態では、分割したブロック体Ｂを、可撓性を有する応力緩和層１５で連結しているので、応力緩和層１５において容易、且つ任意の方向に曲げて所望の被搭載物に実装することが可能になる。しかも、本実施形態では、集積回路Ｄ１及び受動素子Ｄ２等の機能素子から離間した位置で分割してブロック体Ｂを形成しているので、半導体装置１を曲げた際にも、撓む位置には機能素子が存在せず、また基板厚さに敏感で薄型化に難があるプロセスの機能素子の場合であっても、機能素子に歪みやストレスが生じず、機能特性に悪影響が及ぶことを防止できる。
【００４２】
また、本実施形態では、可撓性膜材として応力緩和層１５を用いてブロック体Ｂを連結しているので、外部接続端子を介して熱応力等が加わっても機能素子の信頼性や寿命の低下を抑制することができるとともに、ブロック体Ｂを連結するための膜材を別途設ける必要がなく、製造効率の向上及び製造コストの低減に寄与できる。
さらに、本実施形態では、溝５１の幅を被搭載物の曲率に応じて設定しているので、曲率の大きな被搭載物に対しても、半導体装置１を支障なく実装することができる。
加えて、本実施形態では、例えばダイシング等、機能素子に対して負荷が加わる加工を施す際にも、ＷＳＳと称されるガラス板により支持しているので、安定した加工処理を実施することが可能になるとともに、シリコン基板１０の薄型化にも寄与できる。
【００４３】
［電子部品］
前記半導体装置１と、図７（ａ）、（ｂ）に示したような被搭載物である機能構造体とを外部接続用端子１２において接続して一体化することにより、本発明の電子部品を構成することができる。
機能構造体としては、特に限定されることなく各種のものが用いられる。具体的には、水晶発振器や圧電振動子、圧電音叉、弾性表面波素子（ＳＡＷ（Surface Acoustic Wave）素子）、ＭＥＭＳ構造体、半導体装置１とは別の半導体装置、その他各種電子部品構造体などが用いられる。そして、半導体装置１は、例えばこのような機能構造体を駆動するための駆動装置として用いられる。
このような電子部品にあっては、上記の半導体装置１を備えているため、機能素子の特性に悪影響を及ぼすことなく当該半導体基板１を曲げて実装することができ、その分高密度実装が可能となり、したがって高機能化、小型化及び高品質化を図ることができる。
【００４４】
［電子機器］
本発明の電子機器も、前記の電子部品が実装されることで形成される。具体的には、前記電子部品３０を搭載した電子機器の一例として、図８に示すような携帯電話３００を挙げることができる。
この電子機器にあっても、小型化が図られた電子部品が実装されているので、その分高密度実装が可能となり、したがって高機能化、小型化及び高品質化を図ることができる。
また、本発明が適用される電子機器としては、携帯電話以外にも、例えばＩＣカード、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、プロジェクタ、ファックス装置、デジタルカメラ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳等を挙げることができる。
さらに、電子ペーパーやフレキシブルディスプレイ等の屈曲構造を要する電子機器にも適用することが可能である。
【００４５】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【００４６】
例えば、上記実施形態では、可撓性を有する応力緩和層１５によりブロック体Ｂを連結する構成としたが、これに限定されるものではなく、応力緩和層１５とは別にブロック体を連結する可撓性膜材を設けてもよい。
また、上記実施形態では、一部のブロック体Ｂが集積回路Ｄ１や受動素子Ｄ２等の機能素子を有する構成としたが、これに限られず、複数のブロック体Ｂのそれぞれが機能素子を有する構成であってもよい。
【００４７】
また、上記実施形態では、半導体装置１に外部接続用端子１２を設ける構成としたが、この構成以外にも、例えば図９に示すように、第２絶縁層１７の開口部１７ａから露出する配線１６ａを接続パッド１６ｃとして、この接続パッド１６ｃにワイヤーボンディングする構成であってもよい。
さらに、接続パッド１６ｃに金やはんだで形成されたバンプを形成して、そこを電気的接続点とする、いわゆるフリップシップ接続する構成であってもよいし、その接続点をテープ基板のフィンガーリードに接続するＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）構造や、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｌｅｘ）構造としても良い。
【００４８】
さらにまた、説明してきた本実施の形態ではシリコン基板を例に説明してきたが、これに限ることはなく、Ｓｉ−Ｇｅ、ＧａＡｓ、ＧａＩｎＰ、ＧａＮ等の化合物半導体基板や、セラミクス基板、サファイア基板、水晶基板、有機基板等何らかの電気素子や配線が形成されている基板にも本構造、方法は適用でき、通常平面で形成される基板、基板上に形成された素子を容易に曲面に実装することが可能になる。
また、上記実施形態では、半導体素子が設けられた基板を例示して説明したが、必ずしも半導体素子が設けられる必要はなく、半導体素子を有さず、基板に抵抗素子やキャパシタ等の機能素子が設けられた電子装置にも本発明を適用できる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る半導体装置の一実施形態を示す側断面図である。
【図２】図１の半導体装置を模式的に示す平面図である。
【図３】図１の半導体装置の製造方法を説明するための図である。
【図４】図１の半導体装置の製造方法を説明するための図である。
【図５】図１の半導体装置の製造方法を説明するための図である。
【図６】図１の半導体装置の製造方法を説明するための図である。
【図７】半導体装置の実装例を示す図である。
【図８】本発明の電子部品が搭載された電子機器の一例を示す図である。
【図９】本発明の半導体装置の他の実施形態を示す側断面図である。
【符号の説明】
【００５０】
Ｂ…ブロック体、  Ｄ１…集積回路（機能素子）、  Ｄ２…受動素子（機能素子）、  １…半導体装置（電子装置）、  １０…シリコン基板（半導体基板、基板）、  １２…外部接続用端子、  １５…応力緩和層（可撓性膜材）、  １６ｂ…配線（接続配線）、  ３００…携帯電話（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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