(57)【要約】【課題】  ゲート電極の側壁部に電荷蓄積部を配置してなる不揮発性メモリセルにおいて、アライメントずれによる特性バラツキを抑制し、メモリセル面積の縮小化を図る。【解決手段】  半導体基板２上に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６、ゲート電極６の行方向の両側壁部に形成された電荷蓄積部７、ゲート電極６と電荷蓄積部７の下方に位置するチャネル領域３、及び、チャネル領域３の行方向に両側の半導体基板２表面に埋め込み拡散層で形成された２つの拡散層領域４を備え、行方向に隣接する２つのメモリセルのゲート電極６が、２つの拡散層領域４と電荷蓄積部７の上方を通過して相互に接続して行方向に延伸するゲート電極配線６ａを形成し、２つの拡散層領域４がゲート電極配線６ａの下方に位置し、列方向に隣接する２つのメモリセルの各拡散層領域４が相互に接続して、列方向に延伸する埋め込み拡散配線４ａを形成する。【選択図】        図２
2007081106.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを互いに直交する２方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
前記不揮発性メモリセルが、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側壁部の少なくとも何れか一方側に形成された電荷を蓄積可能な電荷蓄積部と、前記ゲート電極及び前記電荷蓄積部の下方に位置するチャネル領域と、前記チャネル領域の両側の前記半導体基板表面に埋め込み拡散層で形成された前記チャネル領域とは逆導電型の２つの拡散層領域を備え、
前記両側壁部が、前記ゲート電極に対して、前記互いに直交する２方向の内の第１の方向に位置し、
前記２つの拡散層領域の夫々が、前記チャネル領域に対して、前記第１の方向に形成され、
前記第１の方向に隣接する２つの前記不揮発性メモリセルの前記ゲート電極が、前記第１の方向に延伸する共通のゲート電極配線に接続し、
前記２つの拡散層領域の夫々が、前記ゲート電極配線の下方に形成され、
前記不揮発性メモリセルの前記２つの拡散層領域が、前記第１の方向に直交する第２の方向に延伸する２つの埋め込み配線に各別に接続することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記埋め込み配線が、前記半導体基板に埋め込み拡散層で形成された拡散層配線であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積部が、前記ゲート電極、前記ゲート電極配線、及び、前記半導体基板から、絶縁膜によって電気的に絶縁していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積部が、前記半導体基板の表面と平行な平板状に形成されていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積部が、シリコン窒化膜で形成されていることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ゲート電極配線が、前記不揮発性メモリセルの形成に使用する半導体製造プロセスの設計ルールで規定される最小加工寸法の２倍の寸法毎に、前記第２の方向に複数配置され、
前記埋め込み配線が、前記最小加工寸法の３倍の寸法毎に、前記第１の方向に複数配置されることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に、前記ゲート絶縁膜とダミーゲート電極層を順次形成し、前記ゲート絶縁膜と前記ダミーゲート電極層を、前記第２の方向に延伸するストライプ状に加工して、前記ゲート絶縁膜を備えたダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側壁部に前記電荷蓄積部を形成する工程と、
前記電荷蓄積部を備えた前記ダミーゲート電極間に挟まれた領域の前記半導体基板の表面に、不純物注入により、前記拡散層領域及び前記埋め込み配線となる拡散領域を形成する工程と、
前記ダミーゲート電極間に挟まれた領域を絶縁物で埋め込んだ後に、前記絶縁物を平坦化して前記ダミーゲート電極の頂部を露出させる工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート電極が除去された領域を含む全面に、ゲート電極材料を堆積する工程と、
前記ゲート電極材料を、前記第１の方向に延伸するストライプ状に加工して、前記ゲート電極と前記ゲート電極配線を形成する工程と、
を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に、第１絶縁膜と電荷蓄積部膜と第２絶縁膜とダミーゲート電極層を順次形成し、前記第１絶縁膜と前記電荷蓄積部膜と前記第２絶縁膜と前記ダミーゲート電極層を、前記第２の方向に延伸するストライプ状に加工して、前記第１絶縁膜と前記電荷蓄積部膜と前記第２絶縁膜を備えたダミーゲート電極を形成する工程と、
前記ダミーゲート電極間に挟まれた領域の前記半導体基板の表面に、不純物注入により、前記拡散層領域及び前記埋め込み配線となる拡散領域を形成する工程と、
前記ダミーゲート電極間に挟まれた領域を絶縁物で埋め込んだ後に、前記絶縁物を平坦化して前記ダミーゲート電極の頂部を露出させる工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート電極を除去して形成された溝部の底部に存在する前記電荷蓄積部膜の中央部分を除去して、前記電荷蓄積部膜を前記第１の方向に分離した２つの前記電荷蓄積部に加工する工程と、
前記分離した２つの前記電荷蓄積部の間の領域に前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上を含む全面に、ゲート電極材料を堆積する工程と、
前記ゲート電極材料を、前記第１の方向に延伸するストライプ状に加工して、前記ゲート電極と前記ゲート電極配線を形成する工程と、
を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より具体的には、ゲート電極の側壁部に電荷を保持可能な電荷蓄積部を有するＭＯＳＦＥＴ構造の不揮発性メモリセルを備えた不揮発性半導体記憶装置、及び、その製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代表されるトランジスタの閾値電圧制御による不揮発性メモリセルを備えた不揮発性半導体記憶装置において、更なる大容量化が要求されている。かかる要求を実現する手段として、主に次の２つの方法が挙げられる。一つは、浮遊ゲート等の電荷蓄積層に蓄積される電荷量を制御し、トランジスタの閾値電圧の制御領域を４以上設けることにより、１つのトランジスタ当たり４値データを記憶させる方法である。他の一つは、１つのトランジスタに物理的に複数の電荷蓄積層を設けることにより、実質的に１つのトランジスタ当たりの記憶容量を増加させる方法である。後者については、現在主に２種類の構造が考案されている。一つは、例えば、下記の特許文献１で示されるような、ゲート絶縁膜にＯＮＯ（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）の３層構造を用い、このシリコン窒化膜中の両端に位置する第１及び第２の拡散領域付近に夫々局所的に電荷を蓄積させることにより、１トランジスタ当たり２ビットの記憶容量を実現するものである。他の一つは、下記の特許文献２及び特許文献３に示されるように、トランジスタのゲート電極の両側に位置する側壁部に夫々独立に電荷を蓄積することにより、１トランジスタ当たり２ビットの記憶容量を実現している。前者は、デバイス構造が単純である反面、２つの電荷蓄積領域が連続した同一膜内に存在するため、微細化の際に電荷蓄積領域の分離が困難となる問題がある。これに対し後者は、電荷蓄積領域がゲート電極の両側に予め分離されているので、微細化に有利である。
【０００３】
【特許文献１】特表２００１−５５２２９０号公報
【特許文献２】国際公開第０３／０４４８６８号パンフレット
【特許文献３】特開２００３−３３２４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図３０に、特許文献２及び特許文献３に開示されている側壁電荷蓄積型不揮発性メモリセルの概略断面図を、図３１に、該不揮発性メモリセルをアレイ状に配置した際の平面図を、夫々模式的に示す。図３０に示すような素子構造を有するメモリセルを出来得る限り高密度でアレイ状に配置するには、図３１に例示するように、縦方向に複数列が延伸するとともに、横方向に各列間を接続する接続部１０３ａを一列置きに縦方向に互い違いに配置したパターンの拡散領域１０３上を、縦方向にずれて配置された接続部１０３ａの間を通過するように、ゲート電極１０１と電荷蓄積部１０２となる側壁部分が、横方向に延伸する構造が一般的である。その際、図３２（ａ）、（ｂ）に示すように素子分離領域１０６と拡散領域１０３の境界において角部が丸みを帯びることにより、その直上を横切る電荷蓄積部１０２と拡散領域１０３の重なる面積が、僅かなアライメントずれにより変化することになる。このようなアライメントずれがゲート電極両側の電荷蓄積部下のチャネルの幅に差異を生じさせ、両ビット間の特性差となって現れることになる。
【０００５】
また、図３１に示す平面構造では、１トランジスタ（即ち２ビット）当たりのメモリセル面積が、最小で１０Ｆ２（Ｆは不揮発性メモリセルの形成に使用する半導体製造プロセスの設計ルールで規定される最小加工寸法）であるが、大容量化には更なるメモリセル面積の縮小が要求される。
【０００６】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、ゲート電極の両側壁部の少なくとも何れか一方側に電荷蓄積部を配置してなるメモリセルを備えた不揮発性半導体記憶装置において、アライメントずれによる特性バラツキを抑制し、メモリセル面積の縮小化を図る点にある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、不揮発性メモリセルを互いに直交する２方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、前記不揮発性メモリセルが、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側壁部の少なくとも何れか一方側に形成された電荷を蓄積可能な電荷蓄積部と、前記ゲート電極及び前記電荷蓄積部の下方に位置するチャネル領域と、前記チャネル領域の両側の前記半導体基板表面に埋め込み拡散層で形成された前記チャネル領域とは逆導電型の２つの拡散層領域を備え、前記両側壁部が、前記ゲート電極に対して、前記互いに直交する２方向の内の第１の方向に位置し、前記２つの拡散層領域の夫々が、前記チャネル領域に対して、前記第１の方向に形成され、前記第１の方向に隣接する２つの前記不揮発性メモリセルの前記ゲート電極が、前記第１の方向に延伸する共通のゲート電極配線に接続し、前記２つの拡散層領域の夫々が、前記ゲート電極配線の下方に形成され、前記不揮発性メモリセルの前記２つの拡散層領域が、前記第１の方向に直交する第２の方向に延伸する２つの埋め込み配線に各別に接続することを特徴とする。
【０００８】
上記特徴の不揮発性半導体記憶装置によれば、従来構造とは異なり、ゲート電極の延伸方向と、チャネル領域とドレイン電極及びソース電極となる２つの拡散層領域の配列方向が、何れも同じ第１の方向であるため、チャネル領域の幅（つまり第２の方向の長さ）は、拡散層領域のパターン幅で規定されるのではなく、ゲート電極及び電荷蓄積部の夫々のパターン幅（つまり第２の方向の長さ）で規定されることになり、従来問題となっていたアライメントずれによる電荷蓄積部下方のチャネル幅のバラツキが解消される。
【０００９】
また、拡散層領域を第２の方向に延伸する埋め込み配線に接続する構造であるため、拡散層領域をメモリセル毎に上層のメタル配線と接続する必要がなく、メモリセルの繰り返しピッチを第１及び第２の両方向に対して縮小でき、メモリセル面積の縮小化が図れる。
【００１０】
更に、上記特徴の不揮発性半導体記憶装置は、前記埋め込み配線が、前記半導体基板に埋め込み拡散層で形成された拡散層配線であることが好ましい。これにより、メモリセルのドレインまたはソース電極となる拡散層領域と埋め込み配線が同じ埋め込み拡散層で形成されるため、メモリセル構造が簡単化され、メモリセル面積の縮小化が図れる。
【００１１】
更に、上記特徴の不揮発性半導体記憶装置は、前記電荷蓄積部が、前記ゲート電極、前記ゲート電極配線、及び、前記半導体基板から、絶縁膜によって電気的に絶縁していることが好ましい。これにより、電荷蓄積部が絶縁体で形成されている場合には、絶縁体中に形成される電荷蓄積部に蓄積された電荷の保存状態がより良好となり、電荷蓄積部が導電体で形成されている場合には、電荷蓄積部に蓄積された電荷がゲート電極、ゲート電極配線、及び、半導体基板へリークするのを防止でき、良好な電荷保存状態が確保でき、不揮発性メモリセルとしてのデータ保持特性が向上される。
【００１２】
更に、上記特徴の不揮発性半導体記憶装置は、前記電荷蓄積部が、前記半導体基板の表面と平行な平板状に形成されていることが好ましい。
【００１３】
更に、上記特徴の不揮発性半導体記憶装置は、前記電荷蓄積部が、シリコン窒化膜で形成されていることが好ましい。
【００１４】
更に、上記特徴の不揮発性半導体記憶装置は、前記ゲート電極配線が、前記不揮発性メモリセルの形成に使用する半導体製造プロセスの設計ルールで規定される最小加工寸法の２倍の寸法毎に、前記第２の方向に複数配置され、前記埋め込み配線が、前記最小加工寸法の３倍の寸法毎に、前記第１の方向に複数配置されることが好ましい。
【００１５】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記特徴の不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に、前記ゲート絶縁膜とダミーゲート電極層を順次形成し、前記ゲート絶縁膜と前記ダミーゲート電極層を、前記第２の方向に延伸するストライプ状に加工して、前記ゲート絶縁膜を備えたダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側壁部に前記電荷蓄積部を形成する工程と、前記電荷蓄積部を備えた前記ダミーゲート電極間に挟まれた領域の前記半導体基板の表面に、不純物注入により、前記拡散層領域及び前記埋め込み配線となる拡散領域を形成する工程と、前記ダミーゲート電極間に挟まれた領域を絶縁物で埋め込んだ後に、前記絶縁物を平坦化して前記ダミーゲート電極の頂部を露出させる工程と、前記ダミーゲート電極を除去する工程と、前記ダミーゲート電極が除去された領域を含む全面に、ゲート電極材料を堆積する工程と、前記ゲート電極材料を、前記第１の方向に延伸するストライプ状に加工して、前記ゲート電極と前記ゲート電極配線を形成する工程と、を少なくとも有することを第１の特徴とする。
【００１６】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記特徴の不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に、第１絶縁膜と電荷蓄積部膜と第２絶縁膜とダミーゲート電極層を順次形成し、前記第１絶縁膜と前記電荷蓄積部膜と前記第２絶縁膜と前記ダミーゲート電極層を、前記第２の方向に延伸するストライプ状に加工して、前記第１絶縁膜と前記電荷蓄積部膜と前記第２絶縁膜を備えたダミーゲート電極を形成する工程と、前記ダミーゲート電極間に挟まれた領域の前記半導体基板の表面に、不純物注入により、前記拡散層領域及び前記埋め込み配線となる拡散領域を形成する工程と、前記ダミーゲート電極間に挟まれた領域を絶縁物で埋め込んだ後に、前記絶縁物を平坦化して前記ダミーゲート電極の頂部を露出させる工程と、前記ダミーゲート電極を除去する工程と、前記ダミーゲート電極を除去して形成された溝部の底部に存在する前記電荷蓄積部膜の中央部分を除去して、前記電荷蓄積部膜を前記第１の方向に分離した２つの前記電荷蓄積部に加工する工程と、前記分離した２つの前記電荷蓄積部の間の領域に前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上を含む全面に、ゲート電極材料を堆積する工程と、前記ゲート電極材料を、前記第１の方向に延伸するストライプ状に加工して、前記ゲート電極と前記ゲート電極配線を形成する工程と、を少なくとも有することを第２の特徴とする。
【００１７】
上記何れかの特徴の不揮発性半導体記憶装置の製造方法によれば、不揮発性半導体記憶装置の不揮発性メモリセルにおいて、ゲート電極の延伸方向と、チャネル領域とドレイン電極及びソース電極となる２つの拡散層領域の配列方向が、何れも同じ第１の方向となり、２つの拡散層領域と埋め込み配線が共に第２の方向に延伸する埋め込み拡散で形成される。この結果、チャネル領域の幅（つまり第２の方向の長さ）は、拡散層領域のパターン幅で規定されるのではなく、ゲート電極及び電荷蓄積部の夫々のパターン幅（つまり第２の方向の長さ）で規定されることになり、従来問題となっていたアライメントずれによる電荷蓄積部下方のチャネル幅のバラツキが解消され、更に、拡散層領域をメモリセル毎に上層のメタル配線と接続する必要がなく、メモリセルの繰り返しピッチを第１及び第２の両方向に対して縮小でき、メモリセル面積の縮小化が図れる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る不揮発性半導体記憶装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００１９】
図１及び図２に、本発明装置の不揮発性メモリセル１の基本的な構成を示す。図１は、メモリセル１を行方向（図１中の横方向、互いに直交する２方向の内の第１の方向に相当）と列方向（図１中の縦方向、互いに直交する２方向の内の第１の方向に相当）に夫々複数配列してメモリセルアレイを構成した状態での１つのメモリセルとその周囲の行方向及び列方向に隣接するメモリセルとの関係を模式的に示す概略平面図である。図１中の破線で囲まれた部分が１つのメモリセルのセル領域を示す。図２は、図１のＡ−Ａ’線で示す基板に垂直な断面におけるメモリセルアレイ要部の概略の断面構造を示す概略断面図である。図２中の破線で囲まれた部分が１つのメモリセル１のセル領域を示し、図２中の左右方向が行方向に相当する。
【００２０】
図１及び図２に示すように、不揮発性メモリセル１は、半導体基板２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、ゲート電極６の行方向の両側壁部に形成された電荷を蓄積可能な電荷蓄積部７と、ゲート電極６及び電荷蓄積部７の下方に位置するチャネル領域３と、チャネル領域３の行方向に両側の半導体基板２の表面に埋め込み拡散層で形成されたチャネル領域３とは逆導電型のドレイン電極及びソース電極として機能する２つの拡散層領域４を備え、ＭＯＳＦＥＴ構造のメモリセルとして構成される。当該メモリセル構成は、図３０及び図３１に示す従来の側壁電荷蓄積型不揮発性メモリセルの概略構成と、拡散層領域４が埋め込み拡散層である点を除いて基本的に同じ構成である。
【００２１】
また、本発明装置の不揮発性メモリセル１は、行方向に隣接する２つのメモリセルのゲート電極６が、２つの拡散層領域４及び電荷蓄積部７の上方を通過して相互に接続し、行方向に延伸する共通のゲート電極配線６ａを形成する。２つの拡散層領域４の夫々は、ゲート電極配線６ａの下方に位置するとともに、列方向に隣接する２つのメモリセルの各拡散層領域４が相互に接続して、列方向に延伸する共通の埋め込み拡散配線４ａを形成する。ゲート電極配線６ａはワード線、１つのメモリセルの２つの拡散層領域４に接続する各埋め込み拡散配線４ａは埋め込みビット線と埋め込みソース線として機能する。ここで、ワード線６ａは行方向に延伸し、埋め込みビット線４ａと埋め込みソース線４ａは、ワード線６ａと直交して列方向に延伸する。
【００２２】
半導体基板２としては、半導体装置に使用されるものであれば特に限定されるものではなく、シリコン基板や、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体基板、または、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板、多層ＳＯＩ基板等の基板を用いることができる。また、半導体基板２は、Ｐ型及びＮ型の導電型を有していてもよく、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。この場合、図２中の半導体基板２がウェル領域となる。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。尚、半導体基板２としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２３】
ゲート絶縁膜５は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電率酸化物薄膜、または、それら絶縁膜の積層膜を使用することができる。通常、半導体基板２としてシリコン基板を使用する場合はシリコン酸化膜を使用することが好ましい。
【００２４】
ゲート電極６に関しても、通常の半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン、銅やアルミニウム等の金属、タングステン、チタン、タンタル等の高融点金属、高融点金属とのシリサイドが使用でき、これらの積層膜でもよい。
【００２５】
電荷蓄積部７は、電荷を蓄積する膜が周囲の導電体部（ゲート電極６、ゲート電極配線６ａ、拡散層領域４、埋め込み拡散配線４ａ、半導体基板２）とは絶縁膜８で隔てられているのが好ましく、これにより電荷の漏れが抑制されて十分なデータ保持時間を得ることができる。従って、本発明装置の高速書換え、信頼性の向上、十分なデータ保持時間の確保が可能となる。また、電荷蓄積部７は、シリコン窒化膜とし、周囲の導電体との絶縁膜をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなメモリウィンドウを得ることができる。
【００２６】
図１及び図２に示すメモリセル構成によれば、ゲート電極６の延伸方向と、チャネル領域３とドレイン電極及びソース電極となる２つの拡散層領域４の配列方向が、何れも同じ行方向であるため、チャネル領域の幅（つまり列方向の長さ）は、拡散層領域４のパターン幅で規定されるのではなく、ゲート電極６及び電荷蓄積部７の夫々のパターン幅（つまり列方向の長さ）で規定されることになり、側壁電荷蓄積型のメモリセルにおいて、１つのメモリセルに配置された２つの電荷蓄積部下方のチャネル幅が、アライメントずれによってビット間でばらつくという従来問題となっていた不都合が解消される。
【００２７】
また、図１及び図２に示すメモリセル構成によれば、半導体製造プロセスの設計ルールで規定される最小加工寸法をＦとした場合に、メモリセルの行方向への繰り返し間隔、つまり、埋め込み拡散配線４ａの配線ピッチを３Ｆ、メモリセルの列方向への繰り返し間隔、つまり、ゲート電極配線６ａの配線ピッチを２Ｆにでき、メモリセルサイズが６Ｆ２と微細化でき、本発明装置のチップサイズの縮小化に寄与する。
【００２８】
〈第１実施形態〉
次に、本発明方法の第１実施形態について説明する。以下、本発明方法では、通常のシリコン半導体プロセスを用いて、本発明装置のメモリセルアレイを実現する処理手順について、図３〜図１３の工程断面図を参照して説明する。尚、図３〜図１３の各工程断面図は、図２と同じ断面を示している。
【００２９】
先ず、図３に示すように、Ｐ型シリコン基板１１上に形成されたＰ型ウェル（半導体基板）１２上に、熱酸化等による通常のゲート酸化膜形成技術を用いてゲート酸化膜（ゲート絶縁膜）１３を形成し、その後ＣＶＤ法等の公知技術によりシリコン窒化膜１４を堆積する。その後、図４に示すように、シリコン窒化膜１４とゲート酸化膜１３を反応性イオンエッチング等により列方向にストライプ状に加工する。この時、シリコン窒化膜１４は、後にゲート電極を形成する際に除去されるダミーゲートとなる。
【００３０】
次に、図５に示すように、シリコン酸化膜１５、電荷蓄積部となるシリコン窒化膜１６をＣＶＤ法等により順次堆積する。シリコン酸化膜１５は周囲のゲート電極、シリコン基板１２と電荷蓄積部を絶縁するためのもので、通常３ｎｍ〜３０ｎｍ程度の膜厚とする。
【００３１】
次に、図６に示すように、不純物注入によりＰ型の電荷蓄積部下部チャネル領域１７を形成する。このチャネル領域１７の不純物注入は、当該領域の閾値電圧を制御するためのもので、初期状態であるＰ型ウェル１２の不純物濃度に対する調整となるため、注入するイオン種は、Ｎ型とＰ型の何れの場合もあり得る。
【００３２】
次に、図７に示すように、ＣＶＤ法等によりシリコン酸化膜１８を堆積する。その後、反応性イオンエッチング等により、図８に示すように、ダミーゲート（シリコン窒化膜）１４の頂部が露出するまでエッチバックする。この結果、後にゲート電極となるダミーゲート１４の両側壁部に、電荷蓄積部となるシリコン窒化膜１６が、シリコン酸化膜１５、１８に挟まれた状態でサイドウォール状に形成される。尚、当該サイドウォール状部分１５，１６，１８は、ダミーゲート１４とともに、列方向に延伸している。
【００３３】
次に、図９に示すように、Ｎ＋不純物注入を行い、チャネル領域１７と逆導電型のＮ型の拡散層領域１９を形成する。尚、拡散層領域１９は、サイドウォール状部分１５，１６，１８の間に挟まれた溝部分に形成されるため、列方向に延伸する埋め込み拡散配線１９として形成される。
【００３４】
次に、図１０に示すように、ＣＶＤ等によりシリコン酸化膜２０を堆積し、引き続き、図１１に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）、または、ドライエッチング技術等を用いた平坦化処理により、シリコン酸化膜２０を平坦化して、ダミーゲート１４の頂部を露出させる。
【００３５】
次に、図１２に示すように、リン酸ボイル等のウェットエッチング技術を用いて、選択的にシリコン窒化膜（ダミーゲート）１４を除去して、ゲート電極を埋め込むための溝構造を形成する。当該溝は、列方向に延伸するストライプ状に形成されている。
【００３６】
次に、図１３に示すように、ゲート電極及びゲート電極配線となるポリシリコン２１（ゲート電極材料）を堆積し、ワード線として機能するゲート電極配線が、埋め込みビット線または埋め込みソース線として機能する埋め込み拡散配線１９と直交する行方向（図中の左右方向）に形成されるように、ポリシリコン２１をストライプ状にドライエッチング等で加工する。
【００３７】
本実施形態では、電荷蓄積部となるシリコン窒化膜１６が絶縁体で形成されているために、列方向に隣接するメモリセル間で個別に分離する必要がないため、ポリシリコン２１の加工時には、サイドウォール状部分１５，１６，１８は加工されずに、列方向に延伸し、列方向に隣接するメモリセルの同じサイドウォール状部分１５，１６，１８に連続する。尚、図示しないが、ポリシリコン２１の加工後の、ゲート電極及びゲート電極配線の列方向の間隙部には、ゲート電極及びゲート電極配線上に堆積される層間絶縁膜が充填され、列方向に隣接するメモリセル間でゲート電極及びゲート電極配線が電気的に絶縁される。
【００３８】
以上の各処理手順を経て、図１及び図２に模式的に示す本発明装置のメモリセルアレイが、具体的に形成される。
【００３９】
〈第２実施形態〉
次に、本発明方法の第２実施形態について説明する。以下、本発明方法では、通常のシリコン半導体プロセスを用いて、本発明装置のメモリセルアレイを実現する処理手順について、図１４〜図２９の工程断面図を参照して説明する。尚、図１４〜図２９の各工程断面図は、図２と同じ断面を示している。
【００４０】
先ず、図１４に示すように、Ｐ型シリコン基板１１上に形成されたＰ型ウェル（半導体基板）１２上に、シリコン酸化膜２５／シリコン窒化膜２４／シリコン酸化膜２３(ＯＮＯ膜)の積層膜をＣＶＤ法等の公知の技術を用いて堆積する。この時の各膜厚は３ｎｍ〜３０ｎｍ程度とする。シリコン窒化膜２４は後に電荷蓄積部として加工される電荷蓄積部膜である。その後、該ＯＮＯ膜上に公知の技術を用いてシリコン窒化膜２６を膜厚１００ｎｍ〜５００ｎｍ程度堆積する。このシリコン窒化膜２６は、後に電荷蓄積部とゲート電極を形成するための溝構造を形成する際に除去されるダミー構造体として寄与する。これにより、図１４に示すように、シリコン窒化膜２６／シリコン酸化膜２５／シリコン窒化膜２４／シリコン酸化膜２３の４層の積層膜がＰ型ウェル１２上に形成される。
【００４１】
次に、図１５に示すように、反応性イオンエッチング等を用いて上記４層の積層膜２３〜２６を列方向に沿ったストライプ状に除去し、列方向に延伸するストライプ状の４層積層膜２３〜２６を形成する。
【００４２】
次に、図１６に示すように、ＣＶＤ法等の公知技術を用いて絶縁膜２７を堆積する。絶縁膜２７の膜厚は、後に形成される拡散層領域の端部と電荷蓄積部の端部との距離を決める要素となり、必要に応じて適宜調整すればよい。
【００４３】
その後、図１７に示すように、反応性イオンエッチング等により絶縁膜２７を、ストライプ状の４層積層膜２３〜２６の両側壁部にのみ絶縁膜２７が残るようにエッチバックを行い、サイドウォール状の絶縁膜２７を形成する。尚、当該サイドウォール状の絶縁膜２７は、ストライプ状の４層積層膜２３〜２６とともに、列方向に延伸している。
【００４４】
次に、図１８に示すように、Ｎ＋不純物注入を行い、Ｐ型ウェル１２と逆導電型のＮ型の拡散層領域２８を形成する。尚、拡散層領域２８は、サイドウォール状の絶縁膜２７の間に挟まれた溝部分に形成されるため、列方向に延伸する埋め込み拡散配線２８として形成される。
【００４５】
ところで、サイドウォール状の絶縁膜２７は、拡散層領域２８の端部と電荷蓄積部となるシリコン窒化膜２４の端部との距離を制御するためのものであり、必要に応じてサイドウォールの厚さ、即ち絶縁膜２７の堆積膜厚を調整すれば良く、また、拡散層領域２８の端部と電荷蓄積部の端部との距離を制御する必要がなければ、絶縁膜２７の堆積工程は省略することも可能である。
【００４６】
次に、更に公知の堆積技術により層間絶縁膜２９を、サイドウォール状の絶縁膜２７間の溝部分が充分に埋まる程度の膜厚まで堆積する。その後、図１９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）による表面平坦化技術を用いて、層間絶縁膜２９の当該溝部分への埋め込みを行う。
【００４７】
次に、図２０に示すように、リン酸ボイル等のウェットエッチング技術を用いて、選択的にシリコン窒化膜２６を除去して、底面にＯＮＯ膜２３〜２５の頂部が露出する溝構造を形成する。当該溝構造の溝３０は、列方向に延伸するストライプ状に形成されている。
【００４８】
次に、図２１に示すように、不純物注入によるチャネル注入を行い、Ｐ型の電荷蓄積部下部チャネル領域３１を形成する。このチャネル領域３１の不純物注入は、当該領域の閾値電圧を制御するためのもので、初期状態であるＰ型ウェル１２の不純物濃度に対する調整となるため、注入するイオン種は、Ｎ型とＰ型の何れの場合もあり得る。
【００４９】
次に、図２２に示すように、第２の層間絶縁膜３２を公知技術により堆積する。本工程もＣＶＤ法等のステップカバレッジの良い堆積方法が望ましい。引き続き、図２３に示すように、反応性イオンエッチング法等により、第２の層間絶縁膜３２とシリコン酸化膜２５のエッチバックを行い、溝３０の側壁部に、層間絶縁膜３２とシリコン酸化膜２５による側壁を形成するとともに、溝３０の底面にシリコン窒化膜２４の表面を露出させる。
【００５０】
次に、図２４に示すように、絶縁膜３３を公知技術により堆積する。引き続き、図２５に示すように、絶縁膜３３堆積後の溝部３０への不純物注入によりＰ型のゲート電極下部チャネル領域３４を形成する。ゲート電極下部チャネル領域３４の不純物注入は、当該領域の閾値電圧を制御するためのもので、初期状態であるＰ型ウェル１２の不純物濃度と先に形成された電荷蓄積部下部チャネル領域３１の不純物濃度を合わせた不純物濃度に対する調整となるため、注入するイオン種は、Ｎ型とＰ型の何れの場合もあり得る。
【００５１】
その後、図２６に示すように、エッチバックにより絶縁膜３３を除去する。更に、図２７に示すように、反応性イオンエッチング等により、溝部３０の底部に露出している部分のシリコン窒化膜２４とシリコン酸化膜２３を除去する。この結果、シリコン窒化膜２４とシリコン酸化膜２３は、溝部３０の底部を挟んで左右（行方向）両側に２分される。溝３０の側壁部に残されたシリコン窒化膜２４は、夫々、１つのメモリセル当たりの２つの電荷蓄積部となる。当該電荷蓄積部の幅は、第２の層間絶縁膜３２の側壁部の膜厚により決まるものであり、必要に応じて該膜厚を調整すれば良い。尚、電荷蓄積部となるシリコン窒化膜２４は、上下をシリコン酸化膜２３，２５で挟まれた状態で、溝３０の側壁部に沿って列方向に延伸している。
【００５２】
次に、図２８に示すように、絶縁膜３５を堆積して、溝部３０の底部を覆うようにゲート絶縁膜を形成する。
【００５３】
引き続き、図２９に示すように、ゲート電極及びゲート電極配線となるポリシリコン３６（ゲート電極材料）を堆積し、ワード線として機能するゲート電極配線が、埋め込みビット線または埋め込みソース線として機能する埋め込み拡散配線２８と直交する行方向（図中の左右方向）に形成されるように、ポリシリコン３６をストライプ状に反応性イオンエッチング等で加工する。
【００５４】
本実施形態では、電荷蓄積部となるシリコン窒化膜２４が絶縁体で形成されているために、列方向に隣接するメモリセル間で個別に分離する必要がないため、ポリシリコン３６の加工時には、溝３０の側壁部のＯＮＯ膜２３，２４，２５は加工されずに、列方向に延伸し、列方向に隣接するメモリセルの同じ側壁部のＯＮＯ膜２３，２４，２５に連続する。尚、図示しないが、ポリシリコン３６の加工後の、ゲート電極及びゲート電極配線の列方向の間隙部には、ゲート電極及びゲート電極配線上に堆積される層間絶縁膜が充填され、列方向に隣接するメモリセル間でゲート電極及びゲート電極配線が電気的に絶縁される。
【００５５】
以上の各処理手順を経て、図１及び図２に模式的に示す本発明装置のメモリセルアレイが、具体的に形成される。特に、本実施形態では、第１実施形態と比較して、電荷蓄積部のサイズを小さく形成できるため、特性変動の少ない高性能な不揮発性メモリセルを実現できる。
【００５６】
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００５７】
〈１〉上記第１及び第２実施形態において、電荷蓄積部１６，２４として、シリコン窒化膜を使用したが、これは量産工場に導入し易く、非常に好ましいためである。しかし、電荷蓄積部１６，２４の膜構成及び材料は、上記実施形態に限定されるものではない。更には、電荷蓄積部１６，２４を絶縁膜で形成するのではなく、導電膜で形成するようにしても構わない。この場合は、列方向に隣接するメモリセル間で連続する電荷蓄積部１６，２４をメモリセル毎に分離する必要があるため、ゲート電極及びゲート電極配線の加工と同時またはその後に、当該分離のための加工処理を行えばよい。
【００５８】
〈２〉上記実施形態（図１及び図２参照）において、電荷蓄積部７がゲート電極６の両側壁部に夫々形成されている場合を説明したが、電荷蓄積部７がゲート電極６の両側壁部の何れか一方側にのみ存在するメモリセル構造に対しても、本発明は適用可能であり、本発明による電荷蓄積部７の下方のチャネル幅の単体でのバラツキを抑制する改善効果は期待できる。
【００５９】
〈３〉上記第１及び第２実施形態において、チャネル領域１７，３１，３４のための不純物注入を行う場合を説明したが、各不純物注入処理は、当該領域での閾値電圧調整を目的としており、当該調整が不要な場合は、その一部または全部を省略しても構わない。
【００６０】
〈４〉上記各実施形態において、本発明装置の不揮発性メモリセルとしては、Ｎチャネル型ＭＯＳＦＥＴを基礎としたメモリセル構造のものを説明したが、メモリセルはＰチャネル型であってもよく、その場合は、各部の導電型（Ｐ型またはＮ型）が、上記実施形態と反転する点、及び、不純物濃度等が変化する以外は、各工程の処理手順は同じである。
【産業上の利用可能性】
【００６１】
本発明に係る不揮発性半導体記憶装置及びその製造方法は、不揮発性半導体記憶装置に利用可能であり、より詳細には、ゲート電極のサードウォール部に電荷を保持可能な電荷蓄積部を備えたＭＯＳＦＥＴ構造の不揮発性メモリセルを備えた不揮発性半導体記憶装置に利用することで、アライメントずれによる特性バラツキを抑制し、メモリセル面積の縮小化が図れる。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る不揮発性半導体記憶装置のメモリセルの基本的な構成を模式的に示す概略平面図
【図２】本発明に係る不揮発性半導体記憶装置のメモリセルの基本的な構成を模式的に示す概略断面図
【図３】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図４】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図５】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図６】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図７】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図８】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図９】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図１０】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図１１】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図１２】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図１３】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における処理手順を示す工程断面図
【図１４】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図１５】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図１６】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図１７】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図１８】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図１９】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２０】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２１】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２２】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２３】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２４】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２５】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２６】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２７】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２８】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図２９】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における処理手順を示す工程断面図
【図３０】従来の側壁電荷蓄積型不揮発性メモリセルの概略構成を模式的に示す素子断面図
【図３１】従来の側壁電荷蓄積型不揮発性メモリセルをアレイ状に配置した状態を模式的に示す平面図
【図３２】従来の側壁電荷蓄積型不揮発性メモリセルにおけるアライメントずれによる電荷蓄積部下のチャネル幅のバラツキが発生する様子を説明する平面図
【符号の説明】
【００６３】
１：    不揮発性メモリセル
２：    半導体基板
３：    チャネル領域
４：    拡散層領域
４ａ：  埋め込み拡散配線（埋め込みビット線、埋め込みソース線）
５：    ゲート絶縁膜
６：    ゲート電極
６ａ：  ゲート電極配線（ワード線）
７：    電荷蓄積部
８：    絶縁膜
１１：  Ｐ型シリコン基板
１２：  Ｐ型ウェル
１３：  ゲート酸化膜（ゲート絶縁膜）
１４：  シリコン窒化膜（ダミーゲート）
１５：  シリコン酸化膜
１６：  シリコン窒化膜（電荷蓄積部）
１７：  電荷蓄積部下部チャネル領域
１８：  シリコン酸化膜
１９：  拡散層領域（埋め込み拡散配線）
２０：  シリコン酸化膜
２１：  ポリシリコン（ゲート電極、ゲート電極配線）
２３：  シリコン酸化膜
２４：  シリコン窒化膜（電荷蓄積部）
２５：  シリコン酸化膜
２６：  シリコン窒化膜
２７：  絶縁膜
２８：  拡散層領域（埋め込み拡散配線）
２９：  層間絶縁膜
３０：  溝
３１：  電荷蓄積部下部チャネル領域
３２：  第２の層間絶縁膜
３３：  絶縁膜
３４：  ゲート電極下部チャネル領域
３５：  絶縁膜（ゲート絶縁膜）
３６：  ポリシリコン（ゲート電極、ゲート電極配線）
１０１：  ゲート電極
１０２：  電荷蓄積部
１０３：  拡散領域
１０３ａ：  接続部
１０４：  シリコン酸化膜
１０５：  ゲート絶縁膜
１０６：  素子分離領域
１０７：  コンタクト
ｗ’，ｗ２”：  電荷蓄積部下部のチャネル幅
【図１】
2007081106.tif 000003
【図２】
2007081106.tif 000004
【図３】
2007081106.tif 000005
【図４】
2007081106.tif 000006
【図５】
2007081106.tif 000007
【図６】
2007081106.tif 000008
【図７】
2007081106.tif 000009
【図８】
2007081106.tif 000010
【図９】
2007081106.tif 000011
【図１０】
2007081106.tif 000012
【図１１】
2007081106.tif 000013
【図１２】
2007081106.tif 000014
【図１３】
2007081106.tif 000015
【図１４】
2007081106.tif 000016
【図１５】
2007081106.tif 000017
【図１６】
2007081106.tif 000018
【図１７】
2007081106.tif 000019
【図１８】
2007081106.tif 000020
【図１９】
2007081106.tif 000021
【図２０】
2007081106.tif 000022
【図２１】
2007081106.tif 000023
【図２２】
2007081106.tif 000024
【図２３】
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【図２４】
2007081106.tif 000026
【図２５】
2007081106.tif 000027
【図２６】
2007081106.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
2007081106.tif 000032
【図３１】
2007081106.tif 000033
【図３２】
2007081106.tif 000034