(57)【要約】  【課題】  サブフィールド方式の映像表示装置において、アドレス期間を短縮し表示映像の品質を確保する。  【解決手段】  現フレームの表示データと１フレーム前の表示データ、または、現ラインの表示データと１ライン前の表示データとを比較し、該比較結果と変換テーブルとにより、入力表示データを、アドレス動作が、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータ、または、ライン内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータに変換し、変換したデータに基づき、セルをサブフィールド毎にアドレス放電させた後表示放電させ、２フレームにおける平均発光回数または２ラインにおける平均発光回数に対応した階調で映像表示する。【選択図】  図１
2007316483.tif 000002
【特許請求の範囲】
【請求項１】
サブフィールドにより画素のセルを発光させ階調のある映像表示を行う映像表示装置であって、
マトリックスの交点位置に上記セルが形成されて成る表示部と、
入力された現フレームの表示データと１フレーム前の表示データとを比較、または、現ラインの表示データと１ライン前の表示データとを比較する比較回路と、
上記比較の結果及び変換テーブルに基づき、上記入力された表示データを、上記セルに対するアドレス動作が、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータ、またはライン内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータに変換するデータ変換回路と、
上記変換されたデータに基づき、上記セルのうち点灯させるものを、上記サブフィールド毎に、アドレス放電及び表示放電のために駆動するセル駆動回路と、
を備え、連続する２フレームにおけるセルの平均発光回数または連続する２ラインにおける該セルの平均発光回数に対応した階調の映像を上記表示部に表示する構成としたことを特徴とする映像表示装置。
【請求項２】
上記データ変換回路は、最下位のサブフィールドまたは該最下位のサブフィールドを含む複数の下位サブフィールドの一部のものまたは全部のものを、上記最初に走査されるサブフィールドとする構成である請求項１に記載の映像表示装置。
【請求項３】
上記データ変換回路は、上記最初に走査される１個または複数のサブフィールドの一部のものまたは全部のもののアドレス期間を、他のサブフィールドのアドレス期間よりも長くする構成である請求項１に記載の映像表示装置。
【請求項４】
サブフィールドにより表示部のセルを発光させ階調のある映像表示を行う映像表示装置用の駆動回路であって、
入力された現フレームの表示データと１フレーム前の表示データとを比較、または、現ラインの表示データと１ライン前の表示データとを比較する比較回路と、
上記比較の結果及び変換テーブルに基づき、上記入力された表示データを、上記セルに対するアドレス動作が、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータ、または、ライン内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータに変換するデータ変換回路と、
上記変換されたデータを記憶するとともに、該変換されたデータ中で指定された上記１個または複数のサブフィールドのアドレス期間にアドレス選択パルスを出力する記憶手段と、
上記表示部のセルのうち発光させるものに対しアドレス放電のために上記アドレス選択パルスを印加するアドレス電極駆動回路と、
サステイン期間に、上記アドレス放電したセルを発光させるためにサブフィールドに対応した表示用パルスを上記セルに印加する表示電極駆動回路と、
上記データ変換回路、上記記憶手段、上記アドレス電極駆動回路及び上記表示電極駆動回路を制御する制御回路と、
を備えたことを特徴とする映像表示装置用の駆動回路。
【請求項５】
上記データ変換回路は、最下位のサブフィールドまたは該最下位のサブフィールドを含む複数の下位サブフィールドの一部のものまたは全部のものを、上記最初に走査されるサブフィールドとする構成である請求項４に記載の映像表示装置。
【請求項６】
上記データ変換回路は、上記最初に走査される１個または複数のサブフィールドの一部のものまたは全部のもののアドレス期間を、他のサブフィールドのアドレス期間よりも長くする構成である請求項４に記載の映像表示装置用の駆動回路。
【請求項７】
サブフィールドにより表示部のセルを発光させ映像表示を行う映像表示方法であって、
映像信号として入力された現フレームの表示データと１フレーム前の表示データ、または、現ラインの表示データと１ライン前の表示データとを比較する第１のステップと、
予め設定されている変換テーブルを参照し、かつ、上記比較の結果に基づき、上記入力された表示データを、上記セルに対するアドレス動作が、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるよう指定したデータ、または、ライン内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるよう指定したデータに変換する第２のステップと、
上記変換されたデータを記憶する第３のステップと、
上記記憶されたデータに基づき、アドレス選択用のアドレス選択パルスを生成する第４のステップと、
上記変換されたデータ中で指定された上記１個または複数のサブフィールドのアドレス期間に、上記アドレス選択パルスを出力する第５のステップと、
上記表示部のセルのうち発光させるものに対しサブフィールド毎に上記アドレス選択パルスを印加しアドレス放電させる第６のステップと、
各サブフィールドのサステイン期間に、上記セルに表示用パルスを印加し、上記アドレス放電したセルを発光させる第７のステップと、
を備え、上記表示部に、連続する２フレームにおけるセルの平均発光回数または連続する２ラインにおける該セルの平均発光回数に対応した階調の映像を表示することを特徴とする映像表示方法。
【請求項８】
上記第２のステップでは、上記最初に走査されるサブフィールドが、最下位のサブフィールドまたは該最下位のサブフィールドを含む複数の下位サブフィールドのうちの一部のものまたは全部のものである請求項７に記載の映像表示方法。
【請求項９】
上記第２のステップでは、上記最初に走査される１個または複数のサブフィールドの一部のものまたは全部のもののアドレス期間を、他のサブフィールドのアドレス期間よりも長くする請求項７に記載の映像表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像表示装置に係り、特に、サブフィールドにより映像表示を行うプラズマディスプレイ装置などの映像表示装置に関する。
【背景技術】
【０００２】
近年、プラズマディスプレイ装置（以下、ＰＤＰ装置という）などの薄型の映像表示装置が実用化されている。例えば、ＰＤＰ装置の場合は、その表示パネル（プラズマディスプレイパネル：ＰＤＰ）の画面上の画素を表示データに応じて発光させるようになっており、前面ガラス基板の内側に１対の電極が形成され、その内部に放電ガスが封入されている。該電極間に電圧を印加して、該電極面上の誘電体層、保護層の表面に面放電を起こし、紫外線を発生させる。該紫外線で、背面ガラス基板に塗布された赤色、青色、緑色の蛍光体を励起発光させ、映像表示を行う。
【０００３】
図１１、図１２は、ＰＤＰ装置における表示パネルの構造の説明図である。該表示パネル構造は、従来技術として既に実用されているが、本発明の実施例も、表示部が該表示パネル構造を有するものとして説明する。なお、本発明は、該表示パネル構造を有する表示部のものに限定されない。
図１１及び図１２において、７は表示パネル、１２は前面ガラス基板、１５はＸ電極用透明電極、１６はＸ電極用バス電極、２１は、前面ガラス基板１２上に設けられたＸ電極、１３はＹ電極用透明電極、１４はＹ電極用バス電極、２２は、前面ガラス基板１２上に設けられたＹ電極、２０は背面ガラス基板、１９は、背面ガラス基板２０に塗布された蛍光体、１７Ｒ、１７Ｇ、１７Ｂは、背面ガラス基板２０上に設けられたアドレス電極、１８は隔壁である。Ｘ電極２１、Ｙ電極２２には誘電体層（図示なし）と保護層（図示なし）が設けられている。さらに、前面ガラス基板１２と背面ガラス基板２０との間には放電ガスが充填され、隔壁１８で仕切られた空間が１つの放電セルを構成している。Ｘ電極２１とＹ電極２２はそれぞれ複数個設けられ、該複数個の各電極が互いに平行に配されている。また、アドレス電極１７Ｒ、１７Ｇ、１７Ｂも、それぞれが複数個設けられ、該複数個の各電極（Ａ１〜Ａｍ）が、Ｘ電極２１及びＹ電極２２に直交して配されている。
【０００４】
図１３は、ＰＤＰ装置の駆動シーケンスの一例を示す図である。
ＰＤＰ装置においては、駆動シーケンスは、画面を形成する１フレームが複数のサブフィールドＳＦ１〜ＳＦｎで構成される。各サブフィールドは、所定の輝度の重みを有し、その組合せによって映像における所定の階調表示を行うようになっている。例えば２の巾乗の輝度の重みを有する８個のサブフィールドＳＦ１〜ＳＦ８では、１：２：４：８：１６：３２：６４：１２８の放電回数比によって映像における２５６階調の階調表示を行う。各サブフィールドは、それぞれ全てのセルの壁電荷を均一にするリセット期間Ｔｒ、映像表示のために点灯させるセルを選択するアドレス期間Ｔａ、選択されたセルを輝度に応じた回数分だけ表示放電させるサステイン期間Ｔｓで構成され、サブフィールド毎に輝度に応じてセルを点灯させ、ｎ個のサブフィールドで１フレームの表示を行う。
【０００５】
図１４は、図１１の表示パネル７を用いたＰＤＰ装置のブロック構成例図である。
図１４において、１は、入力された映像信号の表示データを、表示パネル７に表示可能なサブフィールド方式の表示データに変換するデータ変換回路、２はメモリ、３は、表示パネル７の各アドレス電極を駆動するためのセル駆動回路としてのアドレス側ドライバ、５は、表示パネル７の各Ｙ電極を駆動するためのセル駆動回路としてのＹ側ドライバ、６は、表示パネル７の各Ｘ電極を駆動するためのセル駆動回路としてのＸ側ドライバ、４は、これらの各ドライバ３、５、６を制御する駆動制御回路である。駆動制御回路４には、ＴＶチューナー等から赤、青、緑の３色の輝度レベルを示す表示データＤ、１フレームの開始を示す垂直同期信号Ｖｓｙｎｃ、１ラインの開始を示す水平同期信号Ｈｓｙｎｃ、クロック信号ＣＬＫが入力される。該駆動制御回路４は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期してメモリ２の書込、読込信号を生成する。また、該駆動制御回路４は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期して、後述する矩形電圧Ｖｘや鈍波電圧Ｖｒを生成するためのリセットタイミング信号、後述するライン選択電圧Ｖａｙを生成するための走査タイミング信号、後述する維持電圧Ｖｓｘ、Ｖｓｖを生成するための維持タイミング信号などを生成する。データ変換回路１は、入力された表示データＤを、予め設定されている変換テーブルに従い、サブフィールド方式の表示データに変換する。
【０００６】
図１５は、データ変換回路１における変換テーブルによるデータ変換の説明図である。図１５は、８個のサブフィールドＳＦ１〜ＳＦ８を用いて映像表示を行う場合である。例えば、入力された映像信号（デジタル映像信号）の表示データが「０００００１００」の場合には、サブフィールドＳＦ３でアドレス選択され、そのときの放電回数は４回（相対値。以下の説明中の放電回数は全て相対値であるとする）となる。これによって、階調レベル「４」の映像が表示される。メモリ２は、駆動制御回路４からの書込信号により、データ変換回路１の出力を１画面分書き込む。該メモリ２は、１画面分の出力を書き込み後、該出力を、上記サブフィールド毎のデータとするために各ビット桁に分割する。さらに、該メモリ２は、上記駆動制御回路４からの読込信号により１ライン分毎に、アドレス側ドライバ３に、後述するアドレス選択パルスＶａを供給する。
【０００７】
図１６は、図１４のＰＤＰ装置における駆動波形例を示す図である。リセット期間Ｔｒでは、Ｘ側ドライバ６は、Ｘ電極に矩形電圧Ｖｘを供給し、Ｙ側ドライバ５は、Ｙ電極に鈍波電圧Ｖｒを供給して、全てのセルの壁電荷を消去し、セル中の電荷状態をリセットする。アドレス期間Ｔａでは、ライン方向（Ａ１〜Ａｍ）の表示セルを決めるアドレス放電を行うために、Ｙ側ドライバ５は、Ｙ電極にライン選択電圧Ｖａｙ、Ｘ側ドライバ６は、Ｘ電極に矩形電圧Ｖａｘを印加するとともに、表示データＤに基づいて点灯させるセルに対しては、アドレス選択パルスＶａを印加し、アドレス放電による壁電荷を蓄積する。ライン選択電圧Ｖａｙは、ライン毎にタイミングをずらして印加する。サステイン期間Ｔｓでは、輝度に応じた回数の維持電圧Ｖｓｘ、ＶｓｙをＸ電極、Ｙ電極に印加し、アドレス放電により壁電荷が蓄積されたセルのみを点灯させる。
【０００８】
本発明に関連する従来技術であって、特許文献に記載されたものとしては、例えば、特開平１１−２８２３９８号公報（特許文献１）に記載されたものがある。特開平１１−２８２３９８号公報には、画質の劣化を伴うことなくアドレス側ドライバ３の電流及び電力の低減化を図るために、ラインのスキャン（走査）技術として、ラインのスキャン順序を複数設定し、該設定した複数のスキャン順序から所定のスキャン順序を選択するとした構成が記載されている。
【０００９】
【特許文献１】特開平１１−２８２３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記表示パネル７において、セルにサステイン期間の放電が生じると、セル空間内にプライミング粒子が発生する。該プライミング粒子は、発生後時間が経過するとともに減少する。該プライミング粒子が減少するほど、アドレス期間のアドレス選択パルスの印加からアドレス放電が生じるまでの時間が増大する。図１１〜図１６を用いて説明した上記ＰＤＰ装置において、例えば、階調レベル「８」の場合と階調レベル「９」の場合では、第４サブフィールド（ＳＦ４）におけるアドレス放電までの時間は、階調レベル「９」の場合の方が、階調レベル「８」の場合よりも短くなる。すなわち、階調レベル「９」の場合は、第１サブフィールド（ＳＦ１）でアドレス選択され、該第１サブフィールド（ＳＦ１）でサステイン期間の放電が行われる階調レベル「９」の場合の方が、第４サブフィールド（ＳＦ１）でアドレス選択され該第４サブフィールド（ＳＦ１）で初めてサステイン期間の放電が行われる階調レベル「８」の場合よりも短くなる。各サブフィールドでの初めてのアドレス放電時間を見込むとアドレス期間を長く設定する必要がある。近年の画面の高精細化においては、表示ライン数の増加でアドレス期間はさらに長くなっており、そのために、サステイン期間が短縮され、サブフィールド数も縮減される場合もある。サステイン期間の短縮は映像の輝度低下を招き、サブフィールド数の減少は映像の階調低下を招いて、表示映像の品質を劣化させる。
【００１１】
本発明の課題点は、上記従来技術の状況に鑑み、サブフィールド方式の映像表示装置において、アドレス時、アドレス放電を、放電時期のばらつきを抑えてかつ確実に行わせ、アドレス期間を短縮することができるようにすることである。
本発明の目的は、かかる課題点を解決して、表示映像の品質劣化を抑えられる映像表示技術を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題点を解決するために、本発明では、映像表示装置として、入力された現フレームの表示データと１フレーム前の表示データとを比較、または、現ラインの表示データと１ライン前の表示データとを比較し、該比較結果と、予め設定した変換テーブルとにより、入力された映像信号の表示データを、セルに対するアドレス動作が、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるとするデータ、または、ライン内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるとするデータに変換し、該変換したデータに基づき、セルをサブフィールド毎にアドレス放電させ、該アドレス放電させたセルを表示放電させて映像表示する構成とする。該構成において、表示する映像は、２フレームにおけるセルの平均発光回数または２ラインにおける該セルの平均発光回数に対応した階調となる。
【発明の効果】
【００１３】
本発明によれば、アドレス期間を短縮することができ、表示映像の劣化も抑えられる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の映像表示装置の実施例につき、図面を用いて説明する。本発明の映像表示装置は、例えばＰＤＰ装置など、サブフィールドにより表示部の画素のセルを発光させ階調のある映像表示を行う構成のものである。
図１〜図７は、本発明の第１の実施例としての映像表示装置の説明図である。図１は、本発明の第１の実施例としての映像表示装置の構成例図、図２は、図１の映像表示装置におけるフレーム検出回路の出力波形の説明図、図３、図５、図６及び図７は、図１の映像表示装置におけるデータ変換回路のデータ変換用テーブル（以下、変換テーブルという）、図４は、図１の映像表示装置における駆動シーケンスの説明図である。
【００１５】
本第１の実施例の映像表示装置は、入力された映像信号の表示データを、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間においてアドレス動作が行われるように指定されたデータに変換し、該変換したデータに基づき、サブフィールド毎に、上記セルのうち点灯させるものをアドレス放電及び表示放電のために駆動し、連続する２フレームにおけるセルの平均発光回数に対応した階調の映像を表示する場合の例である。黒以外を表示するセルすなわち点灯させるセルを、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間で放電させることにより、セル空間内のプライミング粒子が、放電時期のばらつきを抑えてかつ確実にアドレス放電を行える程度に残存している状態でアドレス放電を行う。このように、アドレス放電を、その放電時期のばらつきを抑えた状態で確実に行うことは、サブフィールドのアドレス期間の短縮化を可能にする。該アドレス期間の短縮化は、サステイン期間の短縮化を不要にし、サブフィールド数の削減を不要にし、映像品質の劣化を抑える。以下、映像表示装置として、ＰＤＰ装置の場合につき説明する。
【００１６】
図１において、７は、マトリックスの交点位置にセルが形成されて成る表示部としての表示パネル、１は、入力された映像信号における表示データを、上記表示パネル７に表示可能なサブフィールド方式の表示データに変換するデータ変換回路、２は記憶手段としてのメモリ、３は、表示パネル７の各アドレス電極を駆動するためのセル駆動回路またはアドレス電極駆動回路としてのアドレス側ドライバ、５は、表示パネル７の各Ｙ電極を駆動するためのセル駆動回路または表示電極駆動回路としてのＹ側ドライバ、６は、表示パネル７の各Ｘ電極を駆動するためのセル駆動回路または表示電極駆動回路としてのＸ側ドライバ、４は、これら各ドライバ３、５、６、上記メモリ２、データ変換回路などを制御する制御回路としての駆動制御回路である。駆動制御回路４には、ＴＶチューナー等から赤、青、緑の３色の輝度レベルを示す表示データＤ、１フレームの開始を示す垂直同期信号Ｖｓｙｎｃ、１ラインの開始を示す水平同期信号Ｈｓｙｎｃ、クロック信号ＣＬＫなどが入力される。該駆動制御回路４は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期してメモリ２の書込、読込信号を生成する。また、該駆動制御回路４は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期して、矩形電圧Ｖｘや鈍波電圧Ｖｒを生成するためのリセットタイミング信号、ライン選択電圧Ｖａｙを生成するための走査タイミング信号、維持電圧Ｖｓｘ、Ｖｓｖを生成するための維持タイミング信号などを生成する。
【００１７】
また、９は、連続するフレームのうち第１フレームか第２フレームかを検出するフレーム検出回路、１０は、フレーム検出回路９内において垂直同期信号Ｖｓｙｎｃを２分周する２分周回路、８は第２メモリ、１１は、フレーム検出回路９内に設けられ、第２メモリ８からの出力と表示データＤを比較する比較回路、２３は、比較回路１１の出力、２４は、２分周期回路１０の出力である。比較回路１１における比較の結果、１フレーム上の同一アドレスにおける第２メモリ８の出力と表示データＤの内容が異なっている場合には、該比較回路１１は、２分周回路１０をリセットして第１フレームの状態に戻す。駆動制御回路４は、データ変換回路１とメモリ２を制御する。すなわち、駆動制御回路４は、データ変換回路１を制御して、該データ変換回路１が、上記比較回路１１による比較の結果及び変換テーブルに基づき、上記表示データＤを、表示パネル７のセルに対するアドレス動作が、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータに変換するようにさせる。また、駆動制御回路４は、メモリ２を制御して、該メモリ２に、上記変換されたデータを記憶させるとともに、該変換されたデータ中で指定された上記１個または複数のサブフィールドのアドレス期間にアドレス選択パルスを出力させる。
【００１８】
上記データ変換回路１は、入力された表示データＤを、予め設定されている変換テーブルに従い、サブフィールド方式の表示データに変換する。データ変換回路１には、２つの変換テーブルを備える。該２つの変換テーブルは、例えば、図３、図５、図６及び図７に示す内容のものであり、連続する２フレームで分けて使用する。
【００１９】
以下、説明中で用いる図１の構成要素には、図１の場合と同じ符号を付して用いる。
【００２０】
図２は、図１の映像表示装置におけるフレーム検出回路９の各部の信号波形の説明図である。
図２において、（ａ）は垂直同期信号Ｖｓｙｎｃ、（ｂ）は比較回路１１の出力２３、（ｃ）は２分周回路１０の出力２４を示す。２分周回路１０の出力２４は、垂直同期信号Ｖｓｙｎｃにより、連続する２フレームのうち、第１フレームでは「Ｌｏｗ」（以下、「Ｌ」と記す）、第２フレームでは「Ｈｉｇｈ」（以下、「Ｈ」と記す）となるように出力される。また、比較回路１１の出力２３は、表示データＤと第２メモリ８の出力とが不一致の場合すなわち現在のフレームの表示データＤと第２メモリ８から出力される１つ前のフレームの表示データとが不一致の場合には「Ｈ」、表示データＤと第２メモリ８の出力とが一致する場合すなわち現在のフレームの表示データＤと第２メモリ８から出力される１つ前のフレームの表示データとが一致する場合には「Ｌ」となる。
【００２１】
図３は、図１の映像表示装置におけるデータ変換回路１の変換テーブルの例を示す図であり、連続する２フレーム（第１フレーム、第２フレーム）内で最初のアドレス選択が、各フレーム内で最初に走査される１つのサブフィールドで行われる場合である。図３は、８個のサブフィールドＳＦ１〜ＳＦ８を用いて映像表示を行う場合の例である。図３において、該最初に走査される１つのサブフィールドは最下位（輝度の重みが最下位＝サステイン期間が最短）のサブフィールドＳＦ１である。
図３において、例えば、現在の１フレーム上のアドレスの表示データＤ（デジタルデータ）が「０００００１１０」であり、第２メモリ８から出力される１つ前の画面（フレーム）の該アドレスの表示データも「０００００１１０」であった場合は、現在のフレームの表示データＤと第２メモリ８から出力される１つ前のフレームの表示データとが一致するため、フレーム検出回路９における比較回路１１の出力２３が「Ｌ」となる。さらに、フレーム検出回路９における２分周回路１０の出力２４が第１フレームで「Ｌ」の場合、このアドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：１：１になる。放電回数比は、サブフィールドＳＦ８〜ＳＦ１の順に、１２８：６４：３２：１６：８：４：２：１に設定しているため、変換された表示データにおける放電回数は合計７回となる。ここで、第２メモリ８には、駆動制御回路４により、１フレーム前の表示データ読み出し後、上記アドレスに対し、現在の画面（フレーム）の表示データＤが書き込まれる。続く１フレームの上記アドレスにおける表示データが再び「０００００１１０」とされた場合は、比較回路１１の出力２３は「Ｌ」となり、フレーム検出回路９の２分周回路１０の出力２４は第２フレームで「Ｈ」となる。よって、該アドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：０：１となり、放電回数は合計５回となる。従って、放電回数がフレーム毎に切替わり、平均階調は（７＋５）÷２＝６となり、階調レベル「６」の映像を表示することになる。
【００２２】
さらに、画面の表示データが切替わる場合、例えば、第１フレーム終了後に、表示データＤが「００００１０００」に変化したとすると、このときのフレーム検出回路８の比較回路１１の入力は、第２メモリ８から出力される１つ前の画面（フレーム）の表示データ「０００００１１０」とは不一致となるため、比較回路１１の出力２３は「Ｈ」となり、２分周回路１０の出力２３は第１フレームで「Ｌ」となる。このとき、データ変換回路１による該アドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：１：０：０：１となり、放電回数は合計９回となる。従って、この場合も、放電回数がフレーム毎に切替わり、平均階調は（５＋９）÷２＝７となり、階調レベル「７」の映像を表示することになる。
【００２３】
図３に示すように、フレーム内で最初のアドレス選択は、連続する２フレーム（第１フレーム、第２フレーム）内で最初に走査される最下位のサブフィールドＳＦ１で行われる。従って、サステイン期間における放電時点からの時間が経過してプライマリ粒子が減少したセルにおいても、最下位のサブフィールドＳＦ１でサステイン期間に放電する。このため、他のサブフィールドＳＦ２〜ＳＦ８でのアドレス放電の遅れは改善され、該他のサブフィールドＳＦ２〜ＳＦ８のアドレス期間は短縮されることになる。
【００２４】
図４は、図１の映像表示装置における駆動シーケンスの説明図である。
図１の映像表示装置においては、連続する２フレーム（第１フレーム、第２フレーム）内で最初のアドレス選択は、図３の変換テーブルに示したように、フレーム内で最初に走査されるサブフィールドであってしかも最下位（輝度の重みが最下位＝サステイン期間が最短）のサブフィールドであるＳＦ１で行われる。このため、図１の映像表示装置における駆動シーケンスは、図４に示すように、サブフィールドＳＦ１のみについてアドレス期間を長くし、その後のサブフィールドＳＦ２〜ＳＦ８のアドレス期間は短縮してある。アドレス期間が短縮される分は、サステイン期間の増大にまわすことができる。サステイン期間の増大は映像の輝度レベルを増大させ、明るい映像の表示を可能にする。また、アドレス期間が短縮されることで、サブフィールド数の増大も可能となる。サブフィールド数の増大は映像の階調数を増大させる。
【００２５】
図５、図６及び図７は、図１の映像表示装置におけるデータ変換回路１の変換テーブルの他の例を示す図であり、連続する２フレーム（第１フレーム、第２フレーム）内で最初のアドレス選択が、各フレーム内で最初に走査される複数のサブフィールドのうちの一部のサブフィールドまたは全部のサブフィールドで行われるようにした場合である。これら図５、図６及び図７も、８個のサブフィールドＳＦ１〜ＳＦ８を用いて映像表示を行う場合の例である。該複数のサブフィールドは、図５の場合は２個のサブフィールドＳＦ１〜ＳＦ２が該当し、図６及び図７の場合は３個のサブフィールドＳＦ１〜ＳＦ３が該当する。なお、図５の場合、最上位のサブフィールドＳＦ８の放電回数比１２８に対し、サブフィールドＳＦ２の放電回数比を３とし、図６の場合、サブフィールドＳＦ３の放電回数比を５とし、図７の場合、サブフィールドＳＦ１の放電回数比を４、サブフィールドＳＦ２の放電回数比を１、サブフィールドＳＦ３の放電回数比を３としている。図５の場合、図１の映像表示装置における駆動シーケンスは、サブフィールドＳＦ１、ＳＦ２についてアドレス期間を長くし、その後のサブフィールドＳＦ３〜ＳＦ８のアドレス期間は短縮してある。また、図６及び図７の場合、図１の映像表示装置における駆動シーケンスは、サブフィールドＳＦ１、ＳＦ２及びＳＦ３についてアドレス期間を長くし、その後のサブフィールドＳＦ４〜ＳＦ８のアドレス期間は短縮してある。これら図５、図６及び図７の場合も、これらアドレス期間が短縮されたサブフィールドでは、サステイン期間の増大が可能となる。サステイン期間の増大は映像の輝度レベルを増大させ、明るい映像の表示を可能にする。また、アドレス期間が短縮されることで、サブフィールド数の増大も可能となる。サブフィールド数の増大は映像の階調数を増大させる。
【００２６】
図５において、例えば、現在の１フレーム上のアドレスの表示データＤ（デジタルデータ）が「０００００１１０」であり、第２メモリ８から出力される１つ前の画面（フレーム）の該アドレスの表示データも「０００００１１０」であった場合は、現在のフレームの表示データＤと第２メモリ８から出力される１つ前のフレームの表示データとが一致するため、フレーム検出回路９における比較回路１１の出力２３が「Ｌ」となる。さらに、フレーム検出回路９における２分周回路１０の出力２４が第１フレームで「Ｌ」の場合、このアドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：０：１になる。放電回数比は、サブフィールドＳＦ８〜ＳＦ１の順に、１２８：６４：３２：１６：８：４：３：１に設定しているため、変換された表示データにおける放電回数は合計５回となる。ここで、第２メモリ８には、駆動制御回路４により、１フレーム前の表示データ読み出し後、上記アドレスに対し、現在の画面（フレーム）の表示データＤが書き込まれる。続く１フレームの上記アドレスにおける表示データが再び「０００００１１０」とされた場合は、比較回路１１の出力２３は「Ｌ」となり、フレーム検出回路９の２分周回路１０の出力２４は第２フレームで「Ｈ」となる。よって、該アドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：１：０となり、放電回数は合計７回となる。従って、放電回数がフレーム毎に切替わり、平均階調は（５＋７）÷２＝６となり、階調レベル「６」の映像を表示することになる。
【００２７】
さらに、画面の表示データが切替わる場合、例えば、第１フレーム終了後に、表示データＤが「００００１０００」に変化したとすると、このときのフレーム検出回路８の比較回路１１の入力は、第２メモリ８から出力される１つ前の画面（フレーム）の表示データ「０００００１１０」とは不一致となるため、比較回路１１の出力２３は「Ｈ」となり、２分周回路１０の出力２３は第１フレームで「Ｌ」となる。このとき、データ変換回路１による該アドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：１：１となり、放電回数は合計８回となる。従って、この場合も、放電回数がフレーム毎に切替わり、平均階調は（７＋８）÷２＝７．５となり、階調レベル「７．５」の映像を表示することになる。
図５に示すように、フレーム内で最初のアドレス選択は、連続する２フレーム（第１フレーム、第２フレーム）内で最初に走査されるサブフィールドＳＦ１〜ＳＦ２で行われる。このため、他のサブフィールドＳＦ３〜ＳＦ８でのアドレス放電の遅れは改善され、該他のサブフィールドＳＦ３〜ＳＦ８のアドレス期間は短縮されることになる。
【００２８】
図６及び図７の場合も、上記図５の場合と同様の理由からサブフィールドＳＦ４〜ＳＦ８のアドレス期間の短縮化がなされる。例えば、図７において、現在の１フレーム上のアドレスの表示データＤ（デジタルデータ）が「００００００１１」であり、第２メモリ８から出力される１つ前の画面（フレーム）の該アドレスの表示データも「００００００１１」であった場合は、現在のフレームの表示データＤと第２メモリ８から出力される１つ前のフレームの表示データとが一致するため、フレーム検出回路９における比較回路１１の出力２３が「Ｌ」となる。さらに、フレーム検出回路９における２分周回路１０の出力２４が第１フレームで「Ｌ」の場合、このアドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：０：０になる。放電回数比は、サブフィールドＳＦ８〜ＳＦ１の順に、１２８：６４：３２：１６：８：３：１：４に設定されているため、変換された表示データにおける放電回数は合計３回となる。ここで、第２メモリ８には、駆動制御回路４により、１フレーム前の表示データ読み出し後、上記アドレスに対し、現在の画面（フレーム）の表示データＤが書き込まれる。続く１フレームの上記アドレスにおける表示データが再び「００００００１１」とされた場合は、比較回路１１の出力２３は「Ｌ」となり、フレーム検出回路９の２分周回路１０の出力２４は第２フレームで「Ｈ」となる。よって、該アドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果も、順に、０：０：０：０：０：１：０：０となり、放電回数は合計３回となる。従って、上記２フレームの平均階調は（３＋３）÷２＝３となり、階調レベル「３」の映像を表示することになる。
【００２９】
さらに、画面の表示データが切替わる場合、例えば、第１フレーム終了後に、表示データＤが「００００１０００」に変化したとすると、このときのフレーム検出回路８の比較回路１１の入力は、第２メモリ８から出力される１つ前の画面（フレーム）の表示データ「００００００１１」とは不一致となるため、比較回路１１の出力２３は「Ｈ」となり、２分周回路１０の出力２３は第１フレームで「Ｌ」となる。このとき、データ変換回路１による該アドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：１：１となり、放電回数は合計８回となる。従って、この場合は、２フレーム間で放電回数が切替わり、平均階調は（３＋８）÷２＝５．５となり、階調レベル「５．５」の映像を表示することになる。
上記のように、図７の場合も、フレーム内で最初のアドレス選択は、連続する２フレーム（第１フレーム、第２フレーム）内で最初に走査される複数のサブフィールドＳＦ１〜ＳＦ３で行われる。このため、他のサブフィールドＳＦ４〜ＳＦ８でのアドレス放電の遅れは改善され、該他のサブフィールドＳＦ４〜ＳＦ８のアドレス期間は短縮されることになる。
【００３０】
本発明の上記第１の実施例によれば、映像表示装置において、アドレス時、アドレス放電を、放電時期のばらつきを抑えてかつ確実に行わせることができ、アドレス期間の短縮が可能となり、表示映像の品質劣化を抑えられる。
【００３１】
図８〜図１０は、本発明の第２の実施例としての映像表示装置の説明図である。図８は、本発明の第２の実施例としての映像表示装置の構成例図、図９は、図８の映像表示装置におけるライン検出回路の波形の説明図、図１０は、図８の映像表示装置におけるデータ変換回路のデータ変換用テーブルの説明図である。
【００３２】
本第２の実施例の映像表示装置も、サブフィールドにより画素のセルを発光させて階調のある映像表示を行う構成のものであって、入力された映像信号の表示データを、フレーム内で最初に走査される１個または複数のサブフィールドのアドレス期間においてアドレス動作が行われるように指定されたデータに変換し、該変換したデータに基づき、サブフィールド毎に、上記セルのうち点灯させるものをアドレス放電及び表示放電のために駆動し、連続する２ラインにおけるセルの平均発光回数に対応した階調の映像を表示する場合の例である。黒以外を表示するセルすなわち点灯させるセルを、ライン内で最初に走査される１個または複数のサブフィールドのアドレス期間で放電させることにより、セル空間内のプライミング粒子が、放電時期のばらつきを抑えてかつ確実にアドレス放電を行える程度に残存している状態でアドレス放電を行う。このように、アドレス放電を、その放電時期のばらつきを抑えた状態で確実に行うことで、サブフィールドのアドレス期間の短縮化を可能にする。該アドレス期間の短縮化は、サステイン期間の短縮化を不要にし、サブフィールド数の削減を不要にして、表示映像の劣化を抑える。本題２の実施例の場合も、映像表示装置としてはＰＤＰ装置の場合につき説明する。
【００３３】
図８において、７は、表示部としての表示パネル、１は、入力された映像信号の表示データを、表示パネル７に表示可能なサブフィールド方式の表示データに変換するデータ変換回路、２は記憶手段としてのメモリ、３は、表示パネル７の各アドレス電極を駆動するためのセル駆動回路またはアドレス電極駆動回路としてのアドレス側ドライバ、５は、表示パネル７の各Ｙ電極を駆動するためのセル駆動回路または表示電極駆動回路としてのＹ側ドライバ、６は、表示パネル７の各Ｘ電極を駆動するためのセル駆動回路または表示電極駆動回路としてのＸ側ドライバ、４は、これらの各ドライバ３、５、６、メモリ２、データ変換回路などを制御する制御回路としての駆動制御回路である。駆動制御回路４には、ＴＶチューナー等から赤、青、緑の３色の輝度レベルを示す表示データＤ、１フレームの開始を示す垂直同期信号Ｖｓｙｎｃ、１ラインの開始を示す水平同期信号Ｈｓｙｎｃ、クロック信号ＣＬＫなどが入力される。該駆動制御回路４は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期してメモリ２の書込、読込信号を生成する。また、該駆動制御回路４は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃに同期して、矩形電圧Ｖｘや鈍波電圧Ｖｒを生成するためのリセットタイミング信号、ライン選択電圧Ｖａｙを生成するための走査タイミング信号、維持電圧Ｖｓｘ、Ｖｓｖを生成するための維持タイミング信号などを生成する。
【００３４】
また、３２は、連続する２ラインのうち第１ラインか第２ラインかを検出するライン検出回路、２５は、１ライン分の画像データＤを駆動制御回路４からの書込信号により保持する第１ラインメモリ、２６は、ライン検出回路３２内にあって、第１ラインメモリ２５の出力と表示データＤを比較する比較回路、２７は、ライン検出回路３２内にあって、１ライン前が第１ライン状態か第２ライン状態かを保持する第２ラインメモリ、２８は、ライン検出回路３２内にあって、上記比較回路２６の出力と上記第２ラインメモリ２７の出力から、現在のラインが第１ライン状態か第２ライン状態かを判別する判別回路、２９は比較回路２６の出力、３０は第２ラインメモリ２７の出力、３１は判別回路２８の出力である。上記第１ラインメモリ２５も、駆動制御回路４によって制御される。
【００３５】
上記比較回路２６における比較の結果、１ライン上の同一アドレスにおける第１ラインメモリ２５の出力と表示データＤの内容が異なっている場合には、該比較回路２６は、現在のラインを第１ライン状態にする。駆動制御回路４は、データ変換回路１とメモリ２と第１ラインメモリ２５を制御する。すなわち、駆動制御回路４は、データ変換回路１を制御して、該データ変換回路１が、上記判別回路２８による判別の結果及び変換テーブルに基づき、上記表示データＤを、表示パネル７のセルに対するアドレス動作が、ライン内で最初に走査される１個または複数のサブフィールドのアドレス期間において行われるデータに変換させる。また、駆動制御回路４は、メモリ２を制御して、該メモリ２に、上記変換されたデータを記憶させるとともに、該変換されたデータ中で指定された上記１個または複数のサブフィールドのアドレス期間にアドレス選択パルスを出力させる。
【００３６】
上記データ変換回路１は、入力された表示データＤを、予め設定されている変換テーブルに従い、サブフィールド方式の表示データに変換する。データ変換回路１には、２つの変換テーブルを備える。該２つの変換テーブルは、例えば、図１０に示す内容のものであり、連続する２ラインで分けて使用する。
以下、説明中で用いる図８の構成要素には、図８の場合と同じ符号を付して用いる。
【００３７】
図９は、図８の映像表示装置におけるライン検出回路３２の各部の信号波形の説明図である。
図９において、（ａ）はクロック信号ＣＬＫ、（ｂ）は比較回路２６の出力２９、（ｃ）は第２ラインメモリ２７の出力、（ｄ）は判別回路２８の出力３１を、それぞれ示す。比較回路２６において、クロック信号ＣＬＫのタイミングで第１ラインメモリ２５の出力と表示データＤとを比較し、該比較の結果、互いに不一致の場合は、該比較回路２６の出力２９は「Ｈ」（Ｈｉｇｈ）、一致する場合は「Ｌ」（Ｌｏｗ）とされる。また、第２ラインメモリ２７の出力３０は、判別回路２８により、クロック信号ＣＬＫのタイミングで該判別回路２８の出力３１に書き替えられる。該判別回路２８の出力３１は、比較回路２６の出力２９と第２ラインメモリ２７の出力３０により、現在のラインが、第１ラインメモリ２５の出力と表示データＤとが一致する第１ライン状態の場合は「Ｌ」とされ、第１ラインメモリ２５の出力と表示データＤとが一致しない第２ライン状態の場合は「Ｈ」とされる。
【００３８】
図１０は、図８の映像表示装置におけるデータ変換回路１の変換テーブルの例を示す図であり、連続する２ライン（第１フレーム、第２フレーム）内で最初のアドレス選択が、各ライン内で最初に走査される１つのサブフィールドで行われる場合である。図１０において、該最初に走査される１つのサブフィールドは、最下位のサブフィールドＳＦ１である。
図１０において、例えば、現在のある１ライン上の水平アドレスの表示データＤが「０００００１１０」であり、第１ラインメモリ２５から出力される１つ前のラインの同じ水平アドレスの表示データＤも「０００００１１０」である場合には、比較回路２６による比較結果は「一致」となり、判別回路２８の出力３１は、判別回路２８の出力３１は、第１ライン状態の「Ｌ」とされる。従って、データ変換回路１により、このアドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は、順に、０：０：０：０：０：１：１：１になる。放電回数比は、サブフィールドＳＦ８〜ＳＦ１の順に、１２８：６４：３２：１６：８：４：２：１と設定されているため、放電回数は合計７回となる。このとき、第１ラインメモリ２５には、駆動制御回路４により、１ライン前の表示データ読み出し後に、上記水平アドレスに現在の画面の表示データＤが書き込まれる。また、第２ラインメモリ２７には、判別回路２８の出力３１の内容である第１ライン状態が書き込まれる。続く１ラインの上記水平アドレスの表示データが「０００００１１０」の場合、比較回路２６の出力２９は、「一致」状態になり、第２ラインメモリ２７の出力３０は第１ライン状態であるため、判別回路２８の出力３１は第２ライン状態になる。よって、該水平アドレスのサブフィールドＳＦ８〜ＳＦ１毎のデータ変換結果は順に、０：０：０：０：０：１：０：１となり、放電回数は合計５回となる。このように、放電回数は２ライン毎に変わり、平均階調は（７＋５）÷２＝６となり、階調レベル「６」の映像を表示することになる。
【００３９】
さらに、画面の表示データが切替わる場合、例えば、表示データＤが「００００１０００」に変化したとすると、比較回路２６の入力は、第１ラインメモリ２５の出力の前ラインの表示データが「０００００１１０」と異なるため、比較回路２６の出力は、「不一致」状態になる。この「不一致」状態では、第２ラインメモリ２７の出力３０が第１ライン状態であっても、判別回路２８の出力３１は第１ライン状態のままである。このとき、データ変換回路１の、このアドレスのサブフィールドＳＦ８〜ＳＦ１毎の変換結果は、０：０：０：０：１：０：０：０となり、放電回数は合計８回となる。従って、この場合も、放電回数がフレーム毎に切替わり、平均階調は（６＋８）÷２＝７となり、階調レベル「７」の映像を表示することになる。
【００４０】
図１０に示すように、ライン内で最初のアドレス選択は、連続する２ライン（第１ライン、第２ライン）内で最初に走査される最下位のサブフィールドＳＦ１で行われる。従って、サステイン期間における放電時点からの時間が経過してプライマリ粒子が減少したセルにおいても、最下位のサブフィールドＳＦ１でサステイン期間に放電する。このため、他のサブフィールドＳＦ２〜ＳＦ８でのアドレス放電の遅れは改善される。
【００４１】
なお、図８の映像表示装置における駆動シーケンスも、図４に示したように、サブフィールドＳＦ１のみについてアドレス期間を長くし、その後のサブフィールドＳＦ２〜ＳＦ８のアドレス期間は短縮してある。アドレス期間が短縮される分は、サステイン期間の増大にまわすことができる。サステイン期間の増大は映像の輝度レベルを増大させ、明るい映像の表示を可能にする。また、アドレス期間が短縮されることで、サブフィールド数の増大も可能となる。サブフィールド数の増大は映像の階調数を増大させる。
【００４２】
本発明の上記第２の実施例によっても、上記第１の実施例の場合と同様、映像表示装置において、アドレス時、アドレス放電を、放電時期のばらつきを抑えてかつ確実に行わせることができ、アドレス期間の短縮が可能となる。このため、表示映像の品質劣化を抑えられる。
【００４３】
なお、上記第１、第２の実施例は、映像表示装置がＰＤＰ装置である場合であるが、本発明の映像表示装置はこれに限定されず、サブフィールドにより画素のセルを発光させ階調のある映像表示を行う映像表示装置であれば、これを全て含むものとする。また、上記第１、第２の実施例では、８個のサブフィールドＳＦ１〜ＳＦ８を用いる場合につき述べたが、本発明はこれにも限定されず、サブフィールド数は、７個以下であってもよいし、または、９個以上であってもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例としての映像表示装置の構成例図である。
【図２】図１の映像表示装置におけるフレーム検出回路の信号波形の説明図である。
【図３】図１の映像表示装置におけるデータ変換回路のデータ変換用テーブルの一例を示す図である。
【図４】図１の映像表示装置における駆動シーケンスの説明図である。
【図５】図１の映像表示装置におけるデータ変換回路のデータ変換用テーブルの一例を示す図である。
【図６】図１の映像表示装置におけるデータ変換回路のデータ変換用テーブルの一例を示す図である。
【図７】図１の映像表示装置におけるデータ変換回路のデータ変換用テーブルの一例を示す図である。
【図８】本発明の第２の実施例としての映像表示装置の構成例図である。
【図９】図８の映像表示装置におけるライン検出回路の各部の信号波形の説明図である。
【図１０】図８の映像表示装置におけるデータ変換回路のデータ変換用テーブルの説明図である。
【図１１】従来のＰＤＰ装置における表示パネル構造の説明図である。
【図１２】従来のＰＤＰ装置における表示パネル構造の説明図である。
【図１３】従来のＰＤＰ装置における駆動シーケンス例を示す図である。
【図１４】従来のＰＤＰ装置の構成例図である。
【図１５】図１４のＰＤＰ装置のデータ変換回路におけるデータ変換の説明図である。
【図１６】図１４のＰＤＰ装置における駆動波形例を示す図である。
【符号の説明】
【００４５】
１…データ変換回路、
２…メモリ、
３…アドレス側ドライバ、
４…駆動制御回路、
５…Ｙ側ドライバ、
６…Ｘ側ドライバ、
７…表示パネル、
８…第２メモリ、
９…フレーム検出回路、
１０…２分周回路、
１１、２６…比較回路、
２５…第１ラインメモリ、
２７…第２ラインメモリ、
２８…判別回路、
３２…ライン検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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