(57)【要約】【課題】各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる半導体メモリ試験装置を提供する。【解決手段】本実施形態の半導体メモリ試験装置は、デュアルポートメモリＭ１、Ｍ２と、選択器ＤＡＴＳＥＬ１、ＡＤＲＳＥＬ１、ＤＡＴＳＥＬ２、ＡＤＲＳＥＬ２、ＳＥＬと、ＮＯＲ素子Ｒと、ＡＮＤ素子Ａとから構成されている。信号ＷＤＡＴＡ１、ＷＤＡＴＡ２は、デュアルポートメモリＭ１、Ｍ２への書き込み信号である。信号ＬＩＮＥは、デュアルポートメモリＭ１、Ｍ２のライン番号指定のための信号である。【選択図】図１
2007335050.tif 000002
【特許請求の範囲】
【請求項１】
メモリ試験時の不良セルを第１、第２の方向の２方向について計数して、計数結果から不良ラインの判定を行う半導体メモリ試験装置において、
前記第１の方向についての不良ライン情報が記憶された第１のステータスメモリと、前記第２の方向について計数不要のラインの情報が記憶された第１のマスクメモリとが順に配置された第１の記憶手段と、
前記第２の方向についての不良ライン情報が記憶された第２のステータスメモリと、前記第１の方向について計数不要のラインの情報が記憶された第２のマスクメモリとが順に配置された第２の記憶手段と、
前記第１の方向のライン数から算出されたアドレスに基づき前記第１、第２の記憶手段でのデータの入出力制御を行う制御手段と、
を具備する事を特徴とする半導体メモリ試験装置。
【請求項２】
前記制御手段は、前記第２の記憶手段の読出し端子からの出力データを前記第１の記憶手段の書き込み端子に入力する第１の転送手段と、前記第１の記憶手段の読出し端子からの出力データを前記第２の記憶手段の書き込み端子に入力する第２の転送手段とを具備する事を特徴とする請求項１に記載の半導体メモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス及びＬＳＩ内蔵のメモリをテストするテスタ装置において、メモリのアドレスを演算によって発生させる半導体メモリ試験装置に関する。
【背景技術】
【０００２】
従来、半導体メモリ試験装置は、被試験メモリにデータを書き込み、当該メモリへの書き込みデータを読み出して期待値と比較し、読出しデータと期待値との比較結果を不良解析のために判定用メモリに格納する。被試験メモリは、通常不良セルを救済するために、Ｘ、Ｙライン（もしくはロウライン、カラムライン）毎に一定量の予備ラインを有する構成となっている。
【０００３】
従来技術の不良判定用メモリは、Ｘ、Ｙのライン不良メモリを別個に持ち、ＸＹのライン数の設定に関しては規定されていない、もしくは固定的に一定量で限定されている（例えば、特許文献１参照）。
【０００４】
また、図１３、図１４のように被試験セルをＸ、Ｙの２次元座標で捉えた場合、期待値との比較結果が一致しなかった（Ｘ、Ｙ）セルは不良セルと判定される。ここで、全Ｘ、Ｙ座標について比較する過程で、ＸもしくはＹの１ライン毎に不良セル数を計数していき、その不良セル数が閾値を超えた場合に、そのラインを不良ラインと判定する。さらに、その後のそのラインの不良計数をせずに、後続ラインの期待値の比較をすることで、不良が確定したラインの比較を不要にする事ができ、試験の高速化を実現できる。このとき、不良が確定したライン全体を予備ラインと置き換えることにより、被試験メモリを救済する。
【０００５】
一方で、上記のような半導体メモリ試験には実際には様々な方法が考えられる。例えば、初めに全Ｘ、Ｙ領域についてライン毎に不良セルの有無を検索し、その際に不良セル数が閾値を超えたＸもしくはＹラインのデータのみを図１３記載のようなステータスメモリ（ライン確定メモリ）にて記憶する。また、被試験メモリの１ラインずつに対応するアドレスを有するメモリを用意し、そのメモリの各アドレスにビット「１」が格納された場合に、当該ラインの不良セルをマスクする図１４記載のようなマスクメモリを有する構成にする。
【０００６】
このような構成での試験方法では、ステータスメモリに記憶された確定フェイルラインの情報をマスクメモリにコピーして使用することにより、一定数以上の不良セルが存在するＸ、Ｙラインについて新たな不良セルが存在しても、マスクをかけて該当ラインの不良セルを計数させず、不良の確定したラインを除外した状態で残存する不良セルを計数するといった作業が高速に実行できる。或いは、不良セルの検索過程で確定フェイルラインの情報を格納しながら、逐次マスクメモリにコピーすることで、あるラインの不良ライン確定後に、同一ラインの検索をマスクする事ができ、効率的な半導体メモリ試験を行う事ができる。
【特許文献１】特開昭５８−５６８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のようなステータスメモリ及びマスクメモリの構成は、図１５、図１６に記載のようにＸ、Ｙライン用に個別に用意し、かつ、ＸないしはＹラインの最大数で均等に格納メモリのアドレス深さを確保する、もしくは、１つのメモリの１／２の容量でＸＹ各ラインのアドレスを分け合って確保するといったことが考えられていた。
【０００８】
一方で、これらのＸ、Ｙライン数は合計ライン数がハードウェア制約上の最大値を上回らない範囲で、可能な限り任意のライン数に設定する自由度が望まれる。このため、Ｘ、Ｙステータスメモリ、マスクメモリ（Ｘ）、マスクメモリ（Ｙ）それぞれについてメモリとアドレスを用意した場合、使用しないライン数分のメモリアドレスが無駄になる、または、任意のライン数分のメモリ領域を確保しようとした場合に、Ｘ、Ｙの一方のライン数の最大値で制約を受け、メモリが不足する可能性がある。
【０００９】
また、ステータスメモリの情報をマスクメモリに高速でコピーする、または、Ｘ、Ｙラインのマスクメモリのデータやステータスメモリのデータの読出しを高速で行う場合、Ｘ、Ｙ同時に読み出す事が困難であることが問題となっていた。例えば、図１６の構成についてみると、ステータスメモリ・マスクメモリの物理深さの最大までライン数を確保できるメリットはあるが、ステータスメモリ・マスクメモリ独立にメモリを確保すると、いずれかの機能についてメモリアクセスを実行する場合、同一メモリに対してＸ、Ｙの２回のアクセスが必要となるため高速動作できないという問題がある。
【００１０】
本発明はかかる課題を解決するためになされたもので、メモリ試験装置についてフェイル情報を格納するステータスメモリ、マスクメモリに関し、Ｘ、Ｙフェイルライン数のサーチ領域の設計自由度を確保すると共に、各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる半導体メモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、メモリ試験時の不良セルを第１、第２の方向の２方向について計数して、計数結果から不良ラインの判定を行う半導体メモリ試験装置において、前記第１の方向についての不良ライン情報が記憶された第１のステータスメモリと、前記第２の方向について計数不要のラインの情報が記憶された第１のマスクメモリとが順に配置された第１の記憶手段と、前記第２の方向についての不良ライン情報が記憶された第２のステータスメモリと、前記第１の方向について計数不要のラインの情報が記憶された第２のマスクメモリとが順に配置された第２の記憶手段と、前記第１の方向のライン数から算出されたアドレスに基づき前記第１、第２の記憶手段でのデータの入出力制御を行う制御手段と、を具備する事を特徴とする半導体メモリ試験装置である。
【００１２】
また、請求項２に記載の発明は、前記制御手段は、前記第２の記憶手段の読出し端子からの出力データを前記第１の記憶手段の書き込み端子に入力する第１の転送手段と、前記第１の記憶手段の読出し端子からの出力データを前記第２の記憶手段の書き込み端子に入力する第２の転送手段とを具備する事を特徴とする請求項１に記載の半導体メモリ試験装置である。
【発明の効果】
【００１３】
本発明によれば、各メモリへのアクセスやステータスメモリ−マスクメモリ間の情報のコピーや各々の読出しが高速かつ効率的に実行できる。
【００１４】
また、ステータスメモリ、マスクメモリといった２種類のメモリ内容のクリアを、アドレスカウンタのインクリメントと選択器により個別ないし一括で高速で簡便に行える。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１は本実施形態による半導体メモリ試験装置の構成を示す構成図である。本実施形態による半導体メモリ試験装置は、デュアルポートメモリＭ１、Ｍ２と、選択器ＤＡＴＳＥＬ１、ＡＤＲＳＥＬ１、ＤＡＴＳＥＬ２、ＡＤＲＳＥＬ２、ＳＥＬと、ＮＯＲ素子Ｒと、ＡＮＤ素子Ａとから構成されている。信号ＷＤＡＴＡ１、ＷＤＡＴＡ２は、デュアルポートメモリＭ１、Ｍ２への書き込み信号である。信号ＬＩＮＥは、デュアルポートメモリＭ１、Ｍ２のライン番号指定のための信号である。
【００１６】
図１ではクロック信号については記載を省略している。これは、非同期・同期メモリを限定するものではない。本実施形態による半導体メモリ試験装置は被試験メモリをＸ方向、Ｙ方向の２方向についてライン単位で判定する。デュアルポートメモリＭ１はＸ方向のマスクメモリ（Ｘ）とＹ方向のステータスメモリ（Ｙ）とから構成されている。デュアルポートメモリＭ２はマスクメモリ（Ｙ）とステータスメモリ（Ｘ）とから構成されている。デュアルポートメモリＭ１、Ｍ２はデータのリード動作は常時書き込み可能である。また、デュアルポートメモリＭ１、Ｍ２はライトリクエスト信号が入力されるとライトデータが書き込み可能となる。
【００１７】
デュアルポートメモリＭ１内は、マスクメモリ（Ｘ）、ステータスメモリ（Ｙ）の順に配置されている。デュアルポートメモリＭ２内は、ステータスメモリ（Ｘ）、マスクメモリ（Ｙ）の順に配置されている。ライン番号とは、Ｘ方向、Ｙ方向のサーチ結果のメモリ（デュアルポートメモリ内のマスクメモリとステータスメモリ）を一連のラインとみなした時のライン数である。尚、リードリクエスト信号を持つメモリを使用することも可能である。各選択器はデュアルポートメモリＭ１、Ｍ２の各々、もしくはその両方への信号経路を選択する事ができる。
【００１８】
信号ＸＭＡＤＲはデュアルポートメモリＭ１のマスクメモリ（Ｘ）の読出しラインアドレスである。また、信号ＹＭＡＤＲはデュアルポートメモリＭ２のマスクメモリ（Ｙ）の読出しラインアドレスである。信号ＷＤＡＴＡ１、ＷＤＡＴＡ２はそれぞれデュアルポートメモリＭ１、Ｍ２への書き込みデータ信号である。
【００１９】
信号ＸＬＮＵＭは、Ｘ、Ｙ境界ラインの本数を指定するためのＸのライン数に関する設定の信号である。信号ＷＲＥＱは、各メモリへのライトデータを書き込み可能にするためのメモリライトリクエスト信号である。信号Ｓｔａｔｕｓ／Ｍａｓｋは、ステータスメモリ／マスクメモリの選択の切り替え用信号であり、「Ｈ」の時はステータスメモリが選択され、「Ｌ」の時はマスクメモリが選択される。信号Ｃｏｐｙ／Ｎｏｒｍａｌはステータスメモリのコピー動作／通常動作の切り替え用信号であり、「Ｈ」の時はコピー動作が選択され、「Ｌ」の時は通常動作が選択される。
【００２０】
信号ＡＳＥＬ１、ＡＳＥＬ２はそれぞれデュアルポートメモリＭ１、Ｍ２のアドレスセレクト信号である。信号ＤＳＥＬ１、ＤＳＥＬ２はそれぞれデュアルポートメモリＭ１、Ｍ２のデータセレクト信号である。信号ＷＲＥＮ１、ＷＲＥＮ２はそれぞれデュアルポートメモリＭ１、Ｍ２のメモリのライトイネーブル信号である。
【００２１】
デュアルポートメモリＭ１は、リードアドレス信号ＲＡＤＲ１、リードデータ信号ＲＤＡＴ１、ライトアドレス信号ＷＡＤＲ１、ライトデータ信号ＷＤＡＴ１、ライトイネーブル信号ＷＲＥＮ１の信号をそれぞれ入出力するためのリードアドレス端子ＲＡＤＲＥ１、リードデータ端子ＲＤＡＴＡ１、ライトアドレス端子ＷＡＤＲＥ１、ライトデータ端子ＷＤＡＴＡ１、ライトイネーブル端子ＷＥＮ１の各端子を有している。
【００２２】
デュアルポートメモリＭ２は、リードアドレス信号ＲＡＤＲ２、リードデータ信号ＲＤＡＴ２、ライトアドレス信号ＷＡＤＲ２、ライトデータ信号ＷＤＡＴ２、ライトイネーブル信号ＷＲＥＮ２の信号をそれぞれ入出力するためのリードアドレス端子ＲＡＤＲＥ２、リードデータ端子ＲＤＡＴＡ２、ライトアドレス端子ＷＡＤＲＥ２、ライトデータ端子ＷＤＡＴＡ２、ライトイネーブル端子ＷＥＮ２の各端子を有している。
【００２３】
信号ＷＤＡＴＡ１は選択器ＤＡＴＳＥＬ１の端子Ａに接続されている。選択器ＤＡＴＳＥＬ１の端子ＢはデュアルポートメモリＭ２のリードデータ端子ＲＤＡＴＡ２に接続されていて、選択器ＤＡＴＳＥＬ１の端子ＹはデュアルポートメモリＭ１のライトデータ端子ＷＤＡＴＡ１に接続されている。また、選択器ＤＡＴＳＥＬ１の端子Ｓは選択器ＳＥＬの出力端子ＤＳＥＬ１に接続されている。
【００２４】
選択器ＡＤＲＳＥＬ１の端子Ａには、信号ＸＭＡＤＲが入力されている。選択器ＡＤＲＳＥＬ１の端子Ｂには、信号ＷＡＤＲ１が入力されていると共に同端子はデュアルポートメモリＭ１のライトアドレス端子ＷＡＤＲＥ１に接続されている。選択器ＡＤＲＳＥＬ１の端子ＹはデュアルポートメモリＭ１のライトアドレス端子ＲＡＤＲＥ１に接続されている。また、選択器ＡＤＲＳＥＬ１の端子Ｓは選択器ＳＥＬの出力端子ＡＳＥＬ１に接続されている。
【００２５】
信号ＷＤＡＴＡ２は選択器ＤＡＴＳＥＬ２の端子Ａに接続されている。選択器ＤＡＴＳＥＬ２の端子ＢはデュアルポートメモリＭ１のリードデータ端子ＲＤＡＴＡ１に接続されていて、選択器ＤＡＴＳＥＬ２の端子ＹはデュアルポートメモリＭ２のライトデータ端子ＷＤＡＴＡに接続されている。また、選択器ＤＡＴＳＥＬ２の端子Ｓは選択器ＳＥＬの出力端子ＤＳＥＬ２に接続されている。
【００２６】
選択器ＡＤＲＳＥＬ２の端子Ａには、信号ＹＭＡＤＲが入力されている。選択器ＡＤＲＳＥＬ２の端子Ｂには、信号ＷＡＤＲ２が入力されていると共に同端子はデュアルポートメモリＭ２のライトアドレス端子ＷＡＤＲＥ２に接続されている。選択器ＡＤＲＳＥＬ２の端子ＹはデュアルポートメモリＭ２のライトアドレス端子ＲＡＤＲＥ２に接続されている。また、選択器ＡＤＲＳＥＬ２の端子Ｓは選択器ＳＥＬの出力端子ＡＳＥＬ２に接続されている。
【００２７】
選択器ＳＥＬのライトイネーブル信号ＷＲＥＮ１の出力端子はデュアルポートメモリＭ１のライトイネーブル端子ＷＥＮ１に接続されており、ライトイネーブル信号ＷＲＥＮ２の出力端子はデュアルポートメモリＭ２のライトイネーブル端子ＷＥＮ１に接続されている。また、信号ＸＭＡＤＲ、ＹＭＡＤＲ、ＷＡＤＲ１、ＷＡＤＲ２、ＸＬＮＵＭ、ＷＲＥＱ、Ｓｔａｔｕｓ／Ｍａｓｋ、Ｃｏｐｙ／Ｎｏｒｍａｌはそれぞれ選択器ＳＥＬに入力されている。
【００２８】
デュアルポートメモリＭ１のリードデータ端子ＲＤＡＴＡ１とデュアルポートメモリＭ１のリードデータ端子ＲＤＡＴＡ１とはＮＯＲ素子Ｒに入力され、ＮＯＲ素子Ｒの出力信号は、信号ＦａｉｌＤａｔａと共にＡＮＤ素子Ａに入力される。ＡＮＤ素子ＡからはＸ／Ｙのマスクデータが出力される。
【００２９】
図２は、デュアルポートメモリＭ１、Ｍ２の内部構成の一例を示す構成図である。図２のように、２つのメモリの構成で、それぞれマスクメモリ（Ｘ）／ステータスメモリ（Ｙ）とステータスメモリ（Ｘ）／マスクメモリ（Ｙ）である。このように、デュアルポートメモリ内はマスクメモリ／ステータスメモリが入れ子の構成をとっている。マスクメモリ（Ｘ）／ステータスメモリ（Ｙ）は、マスクライン（Ｘ）領域とステータスライン（Ｙ）領域とから構成され、ステータスメモリ（Ｘ）／マスクメモリ（Ｙ）は、ステータスライン（Ｘ）領域とマスクライン（Ｙ）領域とから構成されている。
【００３０】
各メモリは深さ方向（図２の縦方向）に最大限使用可能で、図２の例では最大（ｍ＋１）＋（ｎ＋１）本のラインまでについて任意のｍ、ｎの値を選択できる。また、マスクメモリ・ステータスメモリは２つのデュアルポートメモリで同時に読出し可能である。
【００３１】
図３は本実施形態にかかる半導体メモリ試験装置の前段に配置されるマスクメモリアドレス変換回路の一例である。また、図４は、このマスクメモリアドレスのアドレス対応関係を示す図である。また、図５はＸＹのアドレスとライン番号とのアドレス対応関係をグラフ表示した図である。図３のマスクメモリアドレス変換回路は、Ｘ、ＹアドレスＸＡ、ＹＡと、Ｘ領域のスタートアドレスＸＳＡと、Ｘ、Ｙ領域のエンドアドレスＸＥＡ、ＹＥＡとがそれぞれ入力され、Ｘ、ＹラインのマスクアドレスＸＭＡＤＲ、ＹＭＡＤＲと、Ｘのライン数ＸＬＮＵＭとが出力される。
【００３２】
図４では、Ｘ領域のスタートアドレスＸＳＡと、Ｙ領域のスタートアドレスＹＳＡと、Ｘ領域のエンドアドレスＸＥＡと、Ｙ領域のエンドアドレスＹＥＡと、ＸアドレスＸＡと、ＹアドレスＹＡとが記載されている。ここで、Ｘ、ＹラインのマスクアドレスＸＭＡＤＲ、ＹＭＡＤＲは下式（１）、（２）でそれぞれ示される。
ＸＭＡＤＲ  ＝  ＸＡ−ＸＳＡ                          …（１）
ＹＭＡＤＲ  ＝  ＹＡ−ＹＳＡ＋（ＸＥＡ−ＸＳＡ＋１）
＝  ＹＡ−ＹＳＡ＋ＸＬＮＵＭ              …（２）
図５は、マスクメモリ（Ｘ）／ステータスメモリ（Ｙ）とステータスメモリ（Ｘ）／マスクメモリ（Ｙ）がそれぞれ示されている。ここで、ライン番号によるマスクメモリ（Ｘ）／ステータスメモリ（Ｙ）の各領域の判定もしくはステータスメモリ（Ｘ）／マスクメモリ（Ｙ）の各領域の判定にはＸのライン数ＸＬＮＵＭが用いられる。
【００３３】
次に、本発明の実施形態にかかる半導体メモリ試験装置の動作について説明する。第１にマスクメモリ（Ｘ）、マスクメモリ（Ｙ）からのデータの読出し時の動作内容を示す。ここで、入力の信号ＷＲＥＱ、Ｓｔａｔｕｓ／Ｍａｓｋ、Ｃｏｐｙ／Ｎｏｒｍａｌはすべて「Ｌ」に設定されている。信号ＸＭＡＤＲ、ＹＭＡＤＲでそれぞれマスクメモリ（Ｘ）、マスクメモリ（Ｙ）の読出しラインアドレスが入力され、選択器ＡＤＲＳＥＬ１、ＡＤＲＳＥＬ２の端子Ａにそれぞれ入力される。選択器ＡＤＲＳＥＬ１、ＡＤＲＳＥＬ２では端子Ｙに経路選択がなされ、端子ＹからデュアルポートメモリＭ１、Ｍ２のリードアドレス端子ＲＡＤＲＥ１、ＲＡＤＲＥ２に入力される。
【００３４】
デュアルポートメモリＭ１、Ｍ２では対応するアドレスのマスクメモリのデータがそれぞれリードデータ端子ＲＤＡＴＡ１、ＲＤＡＴＡ２から信号ＲＤＡＴ１、ＲＤＡＴ２として読み出される。このとき、信号ＲＤＡＴ１、ＲＤＡＴ２のＮＯＲ出力と、サーチ時の外部からの信号ＦａｉｌＤａｔａとのＡＮＤ出力がマスク後のフェイル情報として出力される。
【００３５】
図６は、マスクメモリ（Ｘ）、マスクメモリ（Ｙ）からのデータの読出し時の各信号のタイミングチャートである。図６の例は各デュアルポートメモリのレイテンシが１の場合のものである。図６のように信号ＷＲＥＮ１、ＷＲＥＮ２については「Ｌ」のままで、クロック信号ＣＬＫに同期した形でリードアドレスの信号ＲＡＤＲ１、ＲＡＤＲ２が入力され、１クロック遅れてリードデータの信号ＲＤＡＴ１、ＲＤＡＴ２が読み出されている。
【００３６】
次に、マスクメモリ（Ｘ）、マスクメモリ（Ｙ）へのデータの書き込み時の動作内容を示す。ここで、入力の信号Ｓｔａｔｕｓ／Ｍａｓｋ、Ｃｏｐｙ／Ｎｏｒｍａｌは「Ｌ」に設定されている。信号ＷＲＥＱはデータ書き込み時に「Ｈ」になる。図１では、マスクメモリ（Ｘ）書き込み時にはライトイネーブル信号ＷＲＥＮ１が、またマスクメモリ（Ｙ）書き込み時にはライトイネーブル信号ＷＲＥＮ２がアクティブになり、それぞれデュアルポートメモリＭ１、Ｍ２のライトイネーブル端子ＷＥＮ１、ＷＥＮ２に入力される。
【００３７】
信号ＬＩＮＥからは、マスクメモリ（Ｘ）、マスクメモリ（Ｙ）のライン番号が入力されデュアルポートメモリＭ１、Ｍ２のライトアドレス端子ＷＡＤＲＥ１、ＷＡＤＲＥ２にそれぞれ入力される。また、信号ＷＤＡＴＡ１、ＷＤＡＴＡ２が選択器ＤＡＴＳＥＬ１、ＤＡＴＳＥＬ２の端子Ａに入力され、選択器ＤＡＴＳＥＬ１、ＤＡＴＳＥＬ２内で端子Ｙに経路選択される。ここで選択器ＤＡＴＳＥＬ１、ＤＡＴＳＥＬ２から、ライトデータがそれぞれデュアルポートメモリＭ１、Ｍ２のライトデータ端子ＷＤＡＴＡ１、ＷＤＡＴＡ２に入力される。デュアルポートメモリＭ１、Ｍ２では対応するライン番号のアドレスに入力データが書き込まれる。また、ステータスメモリに書き込まれる場合についても、信号ＬＩＮＥ、ＷＲＥＮ１、ＷＲＥＮ２及び選択器の経路設定が異なる以外は同様の動作を行う。
【００３８】
図７は、マスクメモリ（Ｘ）、マスクメモリ（Ｙ）データの書き込み時の各信号のタイミングチャートである。図７の例は各デュアルポートメモリのレイテンシが１の場合のものである。図７のように信号ＷＲＥＮ１、ＷＲＥＮ２が「Ｈ」になったタイミングで入力されたライトアドレス信号ＷＡＤＲ１、ＷＡＤＲ２、ライトデータ信号ＷＤＡＴ１、ＷＤＡＴ２が、１クロック遅れてそれぞれデュアルポートメモリＭ１、Ｍ２に格納される。
【００３９】
次に、ステータスメモリからマスクメモリへのデータコピー時のステータスメモリ読み出しの動作内容を示す。ここで、入力の信号Ｓｔａｔｕｓ／Ｍａｓｋ、Ｃｏｐｙ／Ｎｏｒｍａｌは「Ｈ」に設定されている。信号ＷＲＥＱはデータ書き込み時に「Ｈ」になる。図１では、信号ＬＩＮＥで読み出すステータスメモリのアドレスが入力され、ステータスメモリ（Ｘ）を読み出す時は選択器ＡＤＲＳＥＬ１の端子Ｂに、ステータスメモリ（Ｙ）を読み出す時は選択器ＡＤＲＳＥＬ２の端子Ｂに入力される。
【００４０】
信号ＡＳＥＬ２、ＡＳＥＬ１がアクティブになることで選択器ＡＤＲＳＥＬ２、ＡＤＲＳＥＬ１が端子Ｙに経路選択される。端子Ｙから、リードアドレスがデュアルポートメモリＭ１、Ｍ２のリードアドレス端子ＲＡＤＲＥ２、ＲＡＤＲＥ１に入力される。デュアルポートメモリＭ１、Ｍ２では対応するアドレスのマスクメモリのデータがそれぞれリードデータ端子ＲＤＡＴＡ１、ＲＤＡＴＡ２から信号ＲＤＡＴ１、ＲＤＡＴ２として読み出される。
【００４１】
次に、ステータスメモリからマスクメモリへのデータコピー時のマスクメモリ書き込みの動作内容を示す。信号ＤＳＥＬ２、ＤＳＥＬ１がアクティブになることで選択器ＤＡＴＳＥＬ２、ＤＡＴＳＥＬ１が端子Ｂから端子Ｙに経路選択される。ここで読み出された信号ＲＤＡＴ１、ＲＤＡＴ２はデュアルポートメモリＭ２、Ｍ１のライトデータ端子ＷＤＡＴＡ２、ＷＤＡＴＡ１にそれぞれ入力される。また、信号ＬＩＮＥから書き込み先のアドレスがデュアルポートメモリＭ２、Ｍ１のライトアドレス端子ＷＡＤＲＥ２、ＷＡＤＲＥ１に入力される。デュアルポートメモリＭ２、Ｍ１のデータ書き込みタイミングで信号ＷＲＥＮ２、ＷＲＥＮ１がそれぞれアクティブになる。
【００４２】
図８は、ステータスメモリからマスクメモリへのデータコピー時の各信号のタイミングチャートである。図８の例は各デュアルポートメモリのレイテンシが１の場合のものである。図８のようにリードアドレス信号ＲＡＤＲ１、ＲＡＤＲ２が入力された１クロック後にリードデータ信号ＲＤＡＴ１、ＲＤＡＴ２が読み出され、読み出されたものと同一タイミングで、信号ＷＲＥＮ１、ＷＲＥＮ２が「Ｈ」に、またライトアドレス信号ＷＡＤＲ２、ＷＡＤＲ１、ライトデータ信号ＷＤＡＴ２、ＷＤＡＴ１が出力された後、１クロック遅れてライトデータ信号ＷＤＡＴ２、ＷＤＡＴ１がそれぞれデュアルポートメモリＭ２、Ｍ１のマスクメモリに格納される。
【００４３】
また、図９〜図１１に示すように、メモリ内容の消去に関しては、本実施形態の半導体メモリ試験装置でライトデータをゼロ固定したままでアドレスをインクリメントすることにより、ステータスメモリ・マスクメモリを一括あるいは個別にクリアできる。これによりメモリ消去が高速に実行できる。
【００４４】
このように、デュアルポートメモリ内のステータスメモリ・マスクメモリを入れ子構造にしたことにより下記の効果が得られる。選択器により、書き込み対象となる複数のメモリへライトデータを切替え、同メモリへのライトリクエスト信号を同時にイネーブルにすることで、マスクメモリ・ステータスメモリのいずれのメモリへも同時に書き込みアクセスが可能になる。さらに、例えば被試験メモリのサーチ領域のＸ方向のセルが拡大し、Ｙ方向のセルが縮小したときにはＸ方向のステータスメモリ・マスクメモリを拡大し、Ｙ方向のステータスメモリ・マスクメモリを縮小する等、ＸＹのサーチ領域の状況に応じてステータスメモリ・マスクメモリを適当な大きさに変更することができる。これにより、メモリ試験時のＸＹのサーチ領域が限定されず、かつメモリの最大領域までステータス・マスクメモリを過不足なく使用する事ができる。
【００４５】
図１２は、本実施形態にかかる半導体メモリ試験装置の変形例の構成を示す構成図である。図１２の半導体メモリ試験装置は、書き込みアドレスを汎用化した時の例である。図１に記載の半導体メモリ試験装置からの変更点は次のようなことである。信号ＷＡＤＲ１及びＸＭＡＤＲが選択器ＳＥＬに入力され信号ＡＳＥＬ１が出力されると共に、信号ＷＡＤＲ１が選択器ＡＤＲＳＥＬ１を介しデュアルポートメモリＭ１のリードアドレス端子ＲＡＤＲに入力される。また、それとは別個に信号ＷＡＤＲ２及びＹＭＡＤＲが選択器ＳＥＬに入力され信号ＡＳＥＬ２が出力されると共に、信号ＷＡＤＲ２が選択器ＡＤＲＳＥＬ２を介しデュアルポートメモリＭ２のリードアドレス端子ＲＡＤＲに入力される。
【００４６】
よって、ステータス／マスクメモリのライン番号の信号がデュアルポートメモリＭ１、Ｍ２毎に設定できるようになる。図１２の半導体メモリ試験装置の動作については、デュアルポートメモリＭ１、Ｍ２のマスクメモリ（Ｘ）、マスクメモリ（Ｙ）の読出しラインアドレスである信号ＸＭＡＤＲ、ＹＭＡＤＲをそれぞれ入力する以外は上記の図１の実施形態と同様である。
【００４７】
尚、Ｘ、Ｙアドレスのように２次元のパラメータを有し、かつ２つの情報をメモリに格納して利用するようなケースでは、本構成のように２次元のパラメータと機能種類との関係をもつメモリを構成することで、２つのパラメータについてアクセスの同時性や独立性を保ちつつメモリの容量を無駄なく使用する事が可能である。これにより、コスト低減や高速化などが可能であり、半導体試験装置などについて同様の構成により応用することが可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態にかかる半導体メモリ試験装置の構成を示す構成図である。
【図２】本発明の実施形態にかかる半導体メモリ試験装置のデュアルメモリ内のメモリ構成の一例を示す図である。
【図３】本実施形態にかかる半導体メモリ試験装置の前段に配置されるマスクメモリアドレス変換回路の一例である。
【図４】マスクメモリアドレスのアドレス対応関係を示す図である。
【図５】ＸＹのアドレスとＬｉｎｅ番号とのアドレス対応関係をグラフ表示した図である。
【図６】マスクメモリ（Ｘ）、マスクメモリ（Ｙ）データの読出し時の各信号のタイミングチャートである。
【図７】マスクメモリ（Ｘ）、マスクメモリ（Ｙ）データの書き込み時の各信号のタイミングチャートである。
【図８】ステータスメモリからマスクメモリへのデータコピー時の各信号のタイミングチャートである。
【図９】マスクメモリのメモリ内容の消去時の動作内容を示す図である。
【図１０】ステータスメモリのメモリ内容の消去時の動作内容を示す図である。
【図１１】マスクメモリ・ステータスメモリのメモリ内容の一括消去時の動作内容を示す図である。
【図１２】本実施形態にかかる半導体メモリ試験装置の変形例の構成を示す構成図である。
【図１３】ステータスメモリと被試験メモリのメモリサーチ領域との対応関係を示した図である。
【図１４】マスクメモリと被試験メモリのメモリサーチ領域との対応関係を示した図である。
【図１５】従来技術のステータスメモリ、マスクメモリをＸ、Ｙライン用に個別に用意した一例を示した図である。
【図１６】従来技術のステータスメモリ、マスクメモリを１つのメモリに配置し、１／２の容量でＸＹ各ラインのアドレスを分け合って確保した例を示す図である。
【符号の説明】
【００４９】
Ｍ１、Ｍ２…デュアルポートメモリ、  ＤＡＴＳＥＬ１、ＡＤＲＳＥＬ１、ＤＡＴＳＥＬ２、ＡＤＲＳＥＬ２、ＳＥＬ…選択器、  Ａ…ＡＮＤ素子、  Ｒ…ＮＯＲ素子
【図１】
2007335050.tif 000003
【図２】
2007335050.tif 000004
【図３】
2007335050.tif 000005
【図４】
2007335050.tif 000006
【図５】
2007335050.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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