(57)【要約】     【課題】  不揮発性半導体記憶装置において、記憶保持特性を向上させる。    【解決手段】  この不揮発性半導体記憶装置では、素子分離絶縁膜１１上には電荷保持部１３が存在しないので、活性領域上の電荷保持部１３に注入された電荷は、素子分離領域上に移動することがなく、チャネル領域１９上の電荷保持部１３に蓄える電荷密度が低下することがない。よって、記憶保持特性が改善する。【選択図】  図１Ｃ
2007081294.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板に埋め込まれた素子分離部と、
上記半導体基板内に形成されると共に上記素子分離部によって分離される活性領域と、
上記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体基板中に形成されると共に上記ゲート絶縁膜の少なくとも両側に位置するソース領域およびドレイン領域と、
上記半導体基板上に形成されると共に上記ゲート電極により電圧が印加される誘電体材料からなる電荷保持部と、
を備え、
上記電荷保持部は、
上記活性領域上に存在するが上記素子分離部上に存在しないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
上記電荷保持部は、上記ゲート電極とゲート絶縁膜との間に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置において、
上記電荷保持部は、すくなくとも一部が上記素子分離部の上端面よりも下方に存在していることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置において、
上記電荷保持部は、
上記ゲート電極の側壁に絶縁膜を介して対向するように配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１つに記載の不揮発性半導体記憶装置において、
上記電荷保持部は、第１の絶縁膜と第２の絶縁膜とで挟まれていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１に記載の不揮発性半導体記憶装置を製造する方法であって、
半導体基板に素子分離用の溝を形成する工程と、
上記溝を素子分離絶縁膜で埋め込む工程と、
上記半導体基板上に絶縁膜を介して電荷保持部を形成する工程と、
上記電荷保持部のうち、上記素子分離絶縁膜上に存在する部分を除去する工程と、
上記電荷保持部上にゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記半導体基板中に不純物を注入し、ソース領域およびドレイン領域を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項１に記載の不揮発性半導体記憶装置を製造する方法であって、
半導体基板上に絶縁膜を介して電荷保持部となる誘電体膜を形成する工程と、
上記誘電体膜を貫通して上記半導体基板に素子分離用の溝を形成する工程と、
上記溝を素子分離絶縁膜で埋め込む工程と、
上記電荷保持部上にゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記半導体基板中に不純物を注入し、ソース領域およびドレイン領域を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項４に記載の不揮発性半導体記憶装置を製造する方法であって、
半導体基板に素子分離用の溝を形成する工程と、
上記溝を素子分離絶縁膜で埋め込む工程と、
上記半導体基板上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ゲート電極の側壁に絶縁膜を介して対向するように電荷保持部を形成する工程と、
上記電荷保持部のうち、上記素子分離絶縁膜上の部分を除去する工程と、
上記ゲート電極および上記電荷保持部をマスクとして上記半導体基板中に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項１乃至５のいずれか１つに記載の不揮発性半導体記憶装置を備える携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
現在、電気的に書き換え可能な不揮発性半導体記憶装置として、フラッシュメモリが広く知られている。このフラッシュメモリはフローティングゲートと呼ばれる導電性の電荷蓄積領域に電荷を蓄積することによって情報を記憶している。
【０００３】
また、電荷蓄積領域として、例えば、酸化膜／窒化膜／酸化膜などの絶縁性の膜を用いたタイプのものも提案されている。電荷蓄積領域として絶縁性の膜を用いると、ソース側、およびドレイン側に、それぞれ独立に電荷を蓄積することができ、１つの素子で２ビットの情報を記憶することが可能となる。
【０００４】
図７Ａ〜図７Ｃに、第１の従来例として、電荷蓄積領域として絶縁膜を用いるタイプの不揮発性半導体記憶装置を示す。図７Ａはこの従来例の平面図であり、図７Ｂは図７ＡにおけるＢ−Ｂ’断面図であり、図７Ｃは図７ＡにおけるＡ−Ａ’断面図である。この従来例は、電荷蓄積領域としてゲート電極下に配置された酸化膜／窒化膜／酸化膜の積層構造を持った、いわゆるＭＯＮＯＳ(Ｍｅtａｌ/Ｏｘｉｄｅ/Ｎｉｔｒｉｄｅ/Ｏｘｉｄｅ/Ｓｉｌｉｃｏｎ)タイプの不揮発性半導体記憶装置を示す(例えば、特許文献１(特開２００４−２２１４４８号公報)参照)。
【０００５】
図７Ａ〜図７Ｃにおいて、７１０は半導体基板、７１１は素子分離絶縁膜、７１２は下部絶縁膜、７１３は電荷保持領域となる窒化膜、７１４は上部絶縁膜、７１５はゲート電極、７１６はソース領域、７１７はドレイン領域である。
【０００６】
データの書き込みは、電子を注入し、窒化膜７１３にトラップさせることにより、この不揮発性半導体記憶装置(メモリセルトランジスタ)のしきい値を増大させることにより行う。具体的には、ゲート電極７１５に８(Ｖ)、ドレイン領域７１７に５(Ｖ)、ソース領域７１６と半導体基板７１０に０(Ｖ)を印加することによって、ドレイン領域７１７近傍で発生したホットエレクトロンを窒化膜７１３のドレイン側に注入しトラップさせることにより書き込みを行う。ここで、この書込み時のソース領域７１６とドレイン領域７１７への電圧印加条件を逆にすることによって、図７Ｂにおける窒化膜７１３のソース側のみに電子をトラップさせることも可能となる。つまり、１つの素子で２ビットを記憶させることが可能となる。
【０００７】
一方、データの消去は、ホールをシリコン窒化膜７１３に注入することによって、上記トラップされた電子を中和させ、メモリセルトランジスタのしきい値を下げることにより行う。具体的には、ゲート電極７１５に−６(Ｖ)、ソース領域７１６およびドレイン領域７１７に５(Ｖ)を印加し、バンド間トンネリングにより発生したホットホールをシリコン窒化膜７１３に注入することによって消去を行う。
【０００８】
次に、図８Ａ〜図８Ｃに、第２の従来例として、上記第１の従来例のＭＯＮＯＳタイプの不揮発性半導体記憶装置に比べて、２ビットの記憶部分の分離を改善した不揮発性半導体記憶装置を示す(例えば、特許文献２(特開２００４−５６０９５号公報)参照)。図８Ａはこの従来例の平面図であり、図８Ｂは図８ＡにおけるＢ−Ｂ’断面図であり、図８Ｃは図８ＡにおけるＡ−Ａ’断面図である。
【０００９】
図８Ａ〜図８Ｃにおいて、８１０は半導体基板、８１１は素子分離絶縁膜、８１２は下部絶縁膜、８１３は電荷保持領域となる窒化膜、８１４は上部絶縁膜、８１５はゲート電極、８１６はソース領域、８１７はドレイン領域である。
【００１０】
この第２従来例が、前述のＭＯＮＯＳタイプの第１従来例と異なる点は電荷保持領域８１３がゲート電極８１５の側壁に対向していることである。図８Ｂでは、電荷保持領域８１３がゲート電極８１５により分離されているので、前述の第１従来例に比べて、２ビットの記憶部分の分離を改善することに成功している。
【００１１】
ところで、上述の第１,第２の従来例の不揮発性半導体記憶装置では、電荷保持領域７１３,８１３が素子分離絶縁膜７１１,８１１上まで延在している。
【００１２】
これについての説明をするために、まず、図７Ａ〜図７Ｃに示す第１従来例の不揮発性半導体記憶装置の製造方法を説明する。まず、素子分離絶縁膜７１１を形成した半導体基板７１０上に下部絶縁膜７１２、電荷保持領域となる窒化膜７１３、上部絶縁膜７１４を順次積層し、続いてポリシリコンを堆積する。その後、レジストを用いてパターニングした後、ポリシリコンをエッチングしゲート電極７１５を作製する。ここで、上記レジストパターンで上部絶縁膜７１４、窒化膜７１３、下部絶縁膜７１２も同時にエッチングを行う。その後、ソース領域７１６およびドレイン領域７１７を形成することによって、図７Ａ〜図７Ｃに示す第１従来例の不揮発性半導体記憶装置が完成する。
【００１３】
このように、第１従来例の不揮発性半導体記憶装置では、ゲート電極７１５を形成する時に、同時に電荷保持領域である窒化膜７１３も形成されるので、素子分離絶縁膜７１１上の領域を含むゲート電極７１５の下方の領域のすべてに電荷蓄積領域７１３が形成されてしまう。
【００１４】
ここで、ゲート電極７１５が素子分離絶縁膜７１１上まで延在している理由は、ゲート電極７１５とコンタクトを取る際には、ある程度大きなゲート面積が必要であり、通常そのコンタクト部は素子分離領域上にあるためである。また、図７Ａ〜図７Ｃに示す不揮発性半導体記憶装置を多数並べてセルアレイ化する際には、ゲート電極７１５がワードラインとして機能し、１本のゲート電極が複数の素子のゲート電極を兼ねるため、ゲート電極は必然的に素子分離上に延在することとなるためである。
【００１５】
次に、図８Ａ〜図８Ｃに示す第２従来例の不揮発性半導体記憶装置の製造方法を説明する。まず、素子分離絶縁膜８１１を形成した半導体基板８１０上にゲート絶縁膜８１８を介してゲート電極８１５を形成する。その後、下部絶縁膜８１２、窒化膜８１３を順次積層した後、エッチバックする。その後、上部絶縁膜８１４を堆積し、ソース領域８１６およびドレイン領域８１７を形成することによって、図８Ａ〜図８Ｃに示す第２従来例の不揮発性半導体記憶装置が完成する。
【００１６】
このように、第２従来例の不揮発性半導体記憶装置では、電荷蓄積領域である窒化膜８１３をエッチバックすることによって作製するので、素子分離絶縁膜８１１の上方の領域を含むゲート電極８１５の周りの領域のすべてに電荷蓄積領域８１３が形成されてしまう。
【００１７】
上述の如く、第１,第２の従来例の不揮発性半導体記憶装置では、電荷保持領域７１３,８１３が、素子分離絶縁膜７１１,８１１上に延在して存在していた。
【００１８】
書込みの際、電子が注入されるのは、ゲート幅方向において、電荷保持領域７１３,８１３のうちの、素子分離絶縁膜７１１,８１１で挟まれたチャネル領域上の領域のみである。つまり、電荷保持領域７１３,８１３のうちの、素子分離領域７１１,８１１上の領域には電子は注入されない。窒化膜からなる電荷保持領域７１３,８１３中に注入された電子は、図７Ｃおよび図８Ｃに矢印で示したとおり、時間と共に徐々に絶縁膜７１１,８１１上の電荷保持領域７１３,８１３に移動する。ここで、メモリセルトランジスタのしきい値は、チャネル上の電荷保持領域７１３,８１３中に蓄えられている電荷の密度によって決まるので、上記のように素子分離絶縁膜７１１,８１１上の電荷保持領域７１３,８１３に電荷が移動すると、記憶保持特性が劣化する。なお、図７Ａ〜図７Ｃに示すＭＯＮＯＳタイプの第１従来例の場合、電荷保持領域７１３でチャネル方向にも電荷は移動するが、チャネル幅が小さい現在、素子分離絶縁膜７１１,８１１上への電荷移動の方が影響が大きい。
【特許文献１】特開２００４−２２１４４８号公報
【特許文献２】特開２００４−５６０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこで、この発明の課題は、記憶保持特性を改善できる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するため、この発明の不揮発性半導体記憶装置は、半導体基板と、上記半導体基板に埋め込まれた素子分離部と、上記半導体基板内に形成されると共に上記素子分離部によって分離される活性領域と、上記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記半導体基板中に形成されると共に上記ゲート絶縁膜の少なくとも両側に位置するソース領域およびドレイン領域と、上記半導体基板上に形成されると共に上記ゲート電極により電圧が印加される誘電体材料からなる電荷保持部と、を備え、上記電荷保持部は、上記活性領域上に存在するが上記素子分離部上に存在しないことを特徴としている。
【００２１】
この発明の不揮発性半導体記憶装置では、素子分離部上には電荷保持部が存在しないので、活性領域上の電荷保持部に注入された電荷は、素子分離部上に移動することがなく、チャネル上の電荷保持部に蓄える電荷密度が低下することがない。よって、記憶保持特性が改善する。
【００２２】
また、一実施形態の不揮発性半導体記憶装置では、上記電荷保持部は、上記ゲート電極とゲート絶縁膜との間に形成されている。
【００２３】
この実施形態では、ゲート電極とゲート絶縁膜との間に形成されている電荷保持部のソース側とドレイン側にそれぞれ独立に電荷を保持して、１つの素子で２ビットの情報を記憶することができる。
【００２４】
また、一実施形態の不揮発性半導体記憶装置は、上記電荷保持部は、すくなくとも一部が上記素子分離部の上端面よりも下方に存在している。
【００２５】
この実施形態では、素子分離絶縁膜上に電荷保持部が存在しないように作製することが容易になる。
【００２６】
また、一実施形態の不揮発性半導体記憶装置は、上記電荷保持部は、上記ゲート電極の側壁に絶縁膜を介して対向するように配置されている。
【００２７】
この実施形態によれば、ゲート電極の側壁を挟む両側に電荷保持部を配置することで、２ビットの記憶部分の分離を確実にできる。
【００２８】
また、一実施形態の不揮発性半導体記憶装置では、上記電荷保持部は、第１の絶縁膜と第２の絶縁膜とで挟まれている。
【００２９】
この実施形態によれば、電荷保持部を挟む第１,第２の絶縁膜によって、電荷保持部から電荷が洩れるのを抑制でき、良好な記憶保持特性を得ることができる。
【００３０】
また、一実施形態の不揮発性半導体記憶装置の製造方法では、半導体基板に素子分離用の溝を形成する工程と、
上記溝を素子分離絶縁膜で埋め込む工程と、
上記半導体基板上に絶縁膜を介して電荷保持部を形成する工程と、
上記電荷保持部のうち、上記素子分離絶縁膜上に存在する部分を除去する工程と、
上記電荷保持部上にゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記半導体基板中に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを備える。
【００３１】
この実施形態の製造方法によれば、上記の工程を経ることによって、素子分離絶縁膜上に電荷保持部が存在しない不揮発性半導体記憶装置を良好に作製することが可能となる。
【００３２】
また、一実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に絶縁膜を介して電荷保持部となる誘電体膜を形成する工程と、
上記誘電体膜を貫通して上記半導体基板に素子分離用の溝を形成する工程と、
上記溝を素子分離絶縁膜で埋め込む工程と、
上記電荷保持部上にゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記半導体基板中に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを備える。
【００３３】
この実施形態の製造方法によれば、上記の工程を経ることによって、素子分離絶縁膜上に電荷保持部が存在しない不揮発性半導体記憶装置を良好に作製することが可能となる。
【００３４】
また、一実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板に素子分離用の溝を形成する工程と、
上記溝を素子分離絶縁膜で埋め込む工程と、
上記半導体基板上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ゲート電極の側壁に絶縁膜を介して対向するように電荷保持部を形成する工程と、
上記電荷保持部のうち、上記素子分離絶縁膜上の部分を除去する工程と、
上記ゲート電極および上記電荷保持部をマスクとして上記半導体基板中に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを備える。
【００３５】
この実施形態の製造方法によれば、上記の工程を経ることによって、素子分離絶縁膜上に電荷保持部が存在しない不揮発性半導体記憶装置を良好に作製することが可能となる。
【００３６】
また、一実施形態の携帯電子機器は、上記不揮発性半導体記憶装置を備える。
【００３７】
この実施形態によれば、上記不揮発性半導体記憶装置を備えることによって、記憶保持特性の優れた携帯電子機器を実現することが可能となる。
【発明の効果】
【００３８】
この発明の不揮発性半導体記憶装置よれば、素子分離部上には電荷保持部が存在しないので、活性領域上の電荷保持部に注入された電荷は、素子分離部上に移動することがなく、チャネル上の電荷保持部に蓄える電荷密度が低下することがない。よって、記憶保持特性が改善する。
【発明を実施するための最良の形態】
【００３９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４０】
(第１の実施の形態)
図１Ａ〜図１Ｃに、この発明の不揮発性半導体記憶装置の第１実施形態を示す。図１Ａは第１実施形態の平面図であり、図１Ｂは図１ＡにおけるＢ−Ｂ’断面図であり、図１Ｃは図１ＡにおけるＡ−Ａ’断面図である。
【００４１】
図１Ｃに示すように、この第１実施形態は、半導体基板１０と、この半導体基板１０に埋め込まれた素子分離部としての素子分離絶縁膜１１と、素子分離絶縁膜１１間に形成された第２の絶縁膜としての下部絶縁膜１２を有する。また、素子分離絶縁膜１１間の下部絶縁膜１２上にシリコン窒化膜で作製された電荷保持部１３が形成されている。この電荷保持部１３上には第１の絶縁膜としての上部絶縁膜１４が形成され、この上部絶縁膜１４上にはゲート電極１５が形成されている。
【００４２】
図１Ａ,図１Ｂに示すように、上記半導体基板１０にはソース領域１６とドレイン領域１７が形成されている。このソース領域１６とドレイン領域１７の間はチャネル領域１９となる。ソース領域１６とドレイン領域１７とチャネル領域１９が活性領域を構成している。ここで、電荷保持部１３は、上記活性領域上に存在するが素子分離部としての素子分離絶縁膜１１上に存在していない。
【００４３】
したがって、ゲート電極１５下の電荷保持部１３のソース側とドレイン側にそれぞれ独立に電荷を保持して、１つの素子で２ビットの情報を記憶するに際し、活性領域上の電荷保持部１３に注入された電荷は、素子分離部としての素子分離絶縁膜１１上に移動することがない。よって、チャネル領域１９上の電荷保持部１３に蓄える電荷密度が低下することがないので、記憶保持特性を改善できる。
【００４４】
半導体基板１０は、例えば、Ｐ型シリコン基板、ＳＯＩ(シリコン・オン・インシュレータ)基板などを用いることができる。また、素子分離絶縁膜１１は、ＳＴＩ(シャロウ・トレンチ・アイソレーション)により形成されたシリコン酸化膜、またはＬＯＣＯＳ(ローカル・オキシデーション・オブ・シリコン)法により形成されたシリコン酸化膜などにより形成されている。
【００４５】
また、素子分離部としての素子分離絶縁膜１１の上端１１Ａは電荷保持部１３の上端１３Ａよりも上方に位置している。もしくは、素子分離絶縁膜１１の上端１１Ａは、電荷保持部１３の上端１３Ａと略同じ高さに位置している。このことにより、活性領域上に存在するが素子分離絶縁膜１１上に存在していない電荷保持部１３を有する不揮発性半導体記憶装置を良好に製造することが可能となる。
【００４６】
また、下部絶縁膜１２は、例えば、膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜などから形成されていて、ポテンシャルバリアとして機能する。電荷保持部１３は、その内部に電荷を保持するためのトラップ準位などを有し、電荷を保持する領域として機能する。この電荷保持部１３は、例えば、膜厚１ｎｍ〜１５ｎｍ程度の窒化膜などにより形成されている。また、上部絶縁膜１４は、例えば、膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜などから形成されていて、ポテンシャルバリアとして機能する。したがって、この第１実施形態では、電荷保持部１３を挟む上部絶縁膜１４と下部絶縁膜１２によって、電荷保持部１３から電荷が洩れるのを抑制でき、良好な記憶保持特性を得ることができる。
【００４７】
また、ゲート電極１５は、例えば、Ｎ型にドープされた多結晶シリコンなどを用いることができる。また、ソース領域１６およびドレイン領域１７は、例えば、高濃度にＮ型不純物がドープされた領域より形成されている。
【００４８】
上述の如く、この第１実施形態は、従来の不揮発性半導体記憶装置と異なり、素子分離絶縁膜１１上に電荷保持部１３が存在していない。素子分離絶縁膜１１上に電荷保持部１３が存在しないことによって、書込み動作によってチャネル領域１９の上方の電荷保持領域１３に注入された電子が素子分離絶縁膜１１上に移動することはない。したがって、この第１実施形態では、従来の記憶保持特性劣化の原因である素子分離絶縁膜上の電荷保持領域への電荷移動を防止できるので、記憶保持特性を改善できる。
【００４９】
(製造方法)
次に、図２Ａ〜図２Ｄを参照して、上記第１実施形態の不揮発性半導体記憶装置の製造方法を説明する。なお、図２Ａ〜図２Ｄは、ゲート幅方向の断面図である。
【００５０】
まず、図２Ａに示すように、Ｐ型の不純物がドープされたシリコン基板である半導体基板１０上に熱酸化によって、下部絶縁膜１２となる膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜１１２を形成した後、ＣＶＤ(化学気相成長)法によって、電荷保持部１３となる膜厚１ｎｍ〜１５ｎｍのシリコン窒化膜１１３を形成する。
【００５１】
次に、図２Ｂに示すように、レジスト(図示せず)を用いて、堆積膜(シリコン酸化膜１１２と窒化膜１１３)を活性領域の形状にパターニングし、ＲＩＥ(反応性イオンエッチング)を行うことにより、堆積膜(シリコン酸化膜１１２とシリコン窒化膜１１３)を順次エッチングする。これにより、下部絶縁膜１２と電荷保持部１３を形成する。
【００５２】
続いて、同一パターンのレジストでシリコン基板１０をエッチングし、シリコン基板である半導体基板１０に素子分離用の溝１１７を形成する。その後、ＣＶＤ法によって、上記溝１１７を埋め込むように、素子分離絶縁膜１１となる膜厚２００ｎｍのシリコン酸化膜１１９を堆積させる。
【００５３】
次に、図２Ｃに示すように、ＣＭＰ(化学的機械的研磨)プロセスによって、素子分離絶縁膜１１となるシリコン絶縁膜１１９を平坦化し、電荷保持部１３の上端１３Ａ付近まで研磨を行う。その後、フッ酸により電荷保持領域１３上のシリコン絶縁膜１１９を除去し、素子分離絶縁膜１１を形成する。ここで、シリコン基板である半導体基板１０の表面部の素子分離絶縁膜１１で挟まれる領域がチャネル領域１９となる。
【００５４】
次に、図２Ｄに示すように、ＣＶＤ法により、上部絶縁膜１４となる膜厚１ｎｍ〜２０ｎｍのシリコン酸化膜と、Ｎ型にドープされた多結晶シリコンを順次堆積し、レジストを用いてパターニングしたのち、ＲＩＥにより上記多結晶シリコンをエッチングし、上部絶縁膜１４とゲート電極１５を形成する。その後、上記ゲート電極１５をマスクとして、シリコン基板である半導体基板１０に例えば砒素イオンを注入し、ソース領域１６およびドレイン領域１７を形成する。これにより、図１Ａ〜図１Ｃに示す不揮発性半導体記憶装置が完成する。
【００５５】
図２Ｂを参照して説明したように、電荷保持部１３となる窒化膜１１３を形成した後、素子分離のための溝１１７を形成するレジストパターンで、上記窒化膜１１３をエッチングして、電荷保持部１３を形成する。これにより、素子分離絶縁膜１１上には電荷保持部１３が延在しない。よって、電荷保持部１３の電荷が素子分離領域上へ移動するという記憶保持特性の劣化の原因となる現象を回避でき、記憶保持特性の向上を図ることができる。
【００５６】
(第２の実施の形態)
次に、図３Ａ〜図３Ｄを順に参照して、この発明の第２実施形態としての不揮発性半導体記憶装置の製造方法を説明する。なお、図３Ａ〜図３Ｄは、図１におけるＡ−Ａ’断面図である図１Ｃと同様に、ゲート幅方向の断面図である。
【００５７】
この第２実施形態の製造方法では、まず、図３Ａに示すように、Ｐ型の不純物がドープされたシリコン基板３０上に熱酸化によって膜厚１０ｎｍ程度の酸化膜３９を形成した後、ＣＶＤ(化学気相成長)法によって、ＣＭＰ(化学的機械的研磨)ストッパとなる膜厚１００ｎｍ程度の窒化膜４０を形成する。その後、レジスト(図示せず)を用いて、上記窒化膜４０をパターニングし、ＲＩＥ(反応性イオンエッチング)により上記窒化膜４０をエッチングする。続いて、上記窒化膜４０をマスクとして、シリコン基板３０をエッチングし、シリコン基板３０中に素子分離領域となる溝１３１を形成する。その後、ＣＶＤ法によって、溝１３１を埋め込むようにシリコン酸化膜を膜厚２００ｎｍの厚さで堆積させる。その後、上記窒化膜４０をストッパとして、ＣＭＰプロセスによって、上記シリコン酸化膜の不要部分を除去し、素子分離絶縁膜３１を形成する。
【００５８】
ここで、この素子分離絶縁膜３１の上端３１Ａを、シリコン基板３０の上端面３０Ａよりも３ｎｍ〜１００ｎｍだけ上方に延在させて、この上端３１Ａを後に形成する電荷保持部３３の主要部３３Ａよりも上方に存在させるようにする。ここで、シリコン基板３０の表面の素子分離部である素子分離絶縁膜３１で挟まれる領域がチャネル領域３９となる。
【００５９】
次に、図３Ｂに示すように、リン酸液を用いて窒化膜４０を除去し、熱酸化により下部絶縁膜１２となる膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜１３２を形成する。その後、ＣＶＤにより電荷保持部３４となる膜厚１ｎｍ〜１５ｎｍのシリコン窒化膜１３３を形成する。その後、ＣＶＤにより上部絶縁膜３４となるシリコン酸化膜１３４を膜厚２００ｎｍ程度堆積させる。
【００６０】
次に、図３Ｃに示すように、ＣＭＰプロセスによって、素子分離絶縁膜３１上のシリコン酸化膜１３２とシリコン窒化膜１３３を除去すると共に、シリコン酸化膜１３４の膜厚が１ｎｍ〜２０ｎｍになるまで研磨を行い、上部絶縁膜３４を形成する。ここで、チャネル領域３９上のシリコン窒化膜１３３は、素子分離絶縁膜３１上の窒化膜１３３よりも下方に形成されているので、上記ＣＭＰプロセスでは、チャネル領域３９上の電荷保持部３３となるシリコン窒化膜１３３は研磨されない。
【００６１】
また、ここで、上記ＣＭＰプロセスでは、上部絶縁膜３４の膜厚を制御し難い場合は、ＣＭＰプロセスにより、素子分離部である素子分離絶縁膜３１上のシリコン窒化膜１３３を除去した後、シリコン酸化膜１３２を一端フッ酸で除去した後、ＣＶＤにより窒化膜１３３上に上部絶縁膜３４となるシリコン酸化膜を堆積させてもよい。
【００６２】
次に、図３Ｄに示すように、ＣＶＤによりＮ型にドープされた多結晶シリコンを堆積し、レジストを用いてパターニングしたのち、ＲＩＥにより上記多結晶シリコンをエッチングし、ゲート電極３５を形成する。その後、上記ゲート電極３５をマスクとして、例えば、砒素イオンを注入し、ソース領域(図示せず)およびドレイン領域(図示せず)を形成することによって、不揮発性半導体記憶装置が完成する。
【００６３】
この第２実施形態の製造方法で作製した不揮発性半導体記憶装置によれば、図３Ｃを参照して説明したように、ＣＭＰプロセスによって素子分離絶縁膜３１上のシリコン窒化膜１３３を除去している。よって、素子分離絶縁膜３１上に電荷保持部３３が残らないので、従来のように、素子分離絶縁膜上の電荷保持部へ電荷が移動するという記憶保持特性の劣化の原因となる現象を回避でき、記憶保持特性の向上を図れる。
【００６４】
(第３の実施の形態)
次に、図４Ａ〜図４Ｃを参照して、この発明の第３実施形態としての不揮発性半導体記憶装置を説明する。なお、図４Ａは第３実施形態の平面図であり、図４Ｂは図４ＡにおけるＢ−Ｂ’断面図であり、図４Ｃは図４ＡにおけるＡ−Ａ’断面図である。
【００６５】
図４Ｂに示すように、この第３実施形態は、半導体基板５０と、半導体基板５０に形成されたソース領域５６およびドレイン領域５７と、半導体基板５０上に形成されたゲート電極５５を有する。ソース領域５６とドレイン領域５７との間はチャネル領域５９となっており、チャネル領域５９とゲート電極５５との間にはシリコン酸化膜で作製されたゲート絶縁膜５８が形成されている。ゲート絶縁膜５８およびゲート電極５５の両側壁を挟むように第２の絶縁膜５２が形成されている。また、この第２の絶縁膜５２の外側で、ゲート絶縁膜５８の両側壁を挟むように、シリコン窒化膜で作製された電荷保持部５３が形成されている。また、上記第２の絶縁膜５２とで電荷保持部５３を挟むように、第１の絶縁膜５４が形成されている。なお、第２の絶縁膜５２は、ゲート電極５５の側壁に沿って延在している第１部分５２Ａと、ゲート絶縁膜５８と第１の絶縁膜５４との間に延在している第２部分５２Ｂとを有する。
【００６６】
また、図４Ｃに示すように、この第３実施形態は、第２の絶縁膜５２の両側で半導体基板５０に埋め込まれた素子分離部としての素子分離絶縁膜５１を有する。また、この第３実施形態は、図４Ｂに示すように、半導体基板５０上にシリコン酸化膜で作製されたゲート絶縁膜５８を有し、このゲート絶縁膜５８上にゲート電極５５が形成されている。
【００６７】
半導体基板５０としては、例えば、Ｐ型シリコン基板、ＳＯＩ(シリコン・オン・インシュレータ)基板などを用いることができる。また、素子分離絶縁膜５１は、ＳＴＩ(シャロウ・トレンチ・アイソレーション)により形成されたシリコン酸化膜、またはＬＯＣＯＳ(ローカル・オキシデーション・オブ・シリコン)により形成されたシリコン酸化膜などにより形成されている。また、ゲート絶縁膜５８は、一例として、膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜から形成されている。また、第２の絶縁膜５２は、例えば、膜厚１ｎｍ〜１０ｎｍ程度のシリコン酸化膜などから形成され、ポテンシャルバリアとして機能する。
【００６８】
また、電荷保持部５３は、その内部に電荷を保持するためのトラップ準位などを有し、例えば膜厚１ｎｍ〜１５ｎｍ程度のシリコン窒化膜などにより形成され、電荷を保持する領域として機能する。また、第１の絶縁膜５４は、例えば、膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜などから形成され、ポテンシャルバリアとして機能する。また、ゲート電極５５としては、例えば、Ｎ型にドープされた多結晶シリコンなどを用いることができる。また、上述の如く、第２の絶縁膜５２、電荷保持部５３、第１の絶縁膜５４は、ゲート電極５５の側壁に形成されている。また、ソース領域５６およびドレイン領域５７は、例えば、高濃度にＮ型不純物がドープされた領域で形成されている。
【００６９】
この第３実施形態の不揮発性半導体記憶装置が、従来の不揮発性半導体記憶装置と異なる点は、素子分離部である素子分離絶縁膜５１上に電荷保持部５３が存在しない点である。この第３実施形態では、素子分離絶縁膜５１上に電荷保持部５３が存在しないので、書込み動作によってチャネル領域５９の上方の電荷保持部５３に注入された電子は、チャネル領域５９の上方に存在するが素子分離絶縁膜５１上には存在しない。つまり、この第３実施形態によれば、従来例で記憶保持特性劣化の原因となっていた素子分離絶縁膜上の電荷保持領域への電荷移動を防止できるので、記憶保持特性を改善できる。
【００７０】
次に、図５Ａ〜図５Ｄ,図６Ａ〜図６Ｄを順に参照して、上記第３実施形態の不揮発性半導体記憶装置の製造方法を説明する。なお、図５Ａ〜図５Ｄは平面図であり、図６Ａ〜図６Ｄはそれぞれ図５Ａ〜図５ＤのＡ−Ａ’断面図である。
【００７１】
まず、図５Ａ,図６Ａに示すように、Ｐ型の不純物がドープされたシリコン基板５０上に熱酸化によって膜厚１０ｎｍ程度のシリコン酸化膜６９を形成した後、ＣＶＤ法によって、ＣＭＰストッパとなる膜厚１００ｎｍ程度の窒化膜７０を形成する。その後、レジスト(図示せず)を用いてシリコン窒化膜７０をパターニングし、さらに、ＲＩＥ(反応性イオンエッチング)により上記シリコン窒化膜７０をエッチングする。
【００７２】
続いて、上記シリコン窒化膜７０をマスクとして、シリコン基板５０をエッチングし、シリコン基板５０中に素子分離領域となる溝１５１を形成する。その後、ＣＶＤによって、上記溝１５１を埋め込むようにシリコン酸化膜(図示せず)を膜厚２００ｎｍの厚さで堆積させる。その後、上記窒化膜７０をストッパとして、ＣＭＰプロセスによって、上記シリコン酸化膜の不要部分を除去し、素子分離絶縁膜５１を形成する。ここで、シリコン基板５０表面部の素子分離絶縁膜５１で挟まれる領域がチャネル領域５９となる。
【００７３】
次に、図５Ｂ,図６Ｂに示すように、リン酸液を用いて窒化膜７０を除去し、次に、フッ酸により酸化膜６９を除去する。その後、熱酸化によりゲート絶縁膜５８となる膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜(図示せず)を形成する。次に、ＣＶＤによりＮ型にドープされた多結晶シリコンを堆積し、レジストを用いてパターニングしたのち、ＲＩＥにより上記多結晶シリコンをエッチングし、ゲート電極５５を形成する。その後、熱酸化あるいはＣＶＤにより第２の絶縁膜５２となる膜厚１ｎｍ〜１０ｎｍのシリコン酸化膜１５２を堆積する。その後、第２絶縁膜５２となるシリコン酸化膜１５２上にＣＶＤにより電荷保持部５３となるシリコン窒化膜１５３を膜厚１ｎｍ〜１５ｎｍ程度堆積する。
【００７４】
その後、ＲＩＥにより電荷保持部５３となるシリコン窒化膜１５３、および第２絶縁膜５２となるシリコン酸化膜１５２をエッチバックすることによって、ゲート電極５５の側壁に電荷保持部５３となるシリコン窒化膜１５３が形成される。続いて、全面にＣＶＤにより第１の絶縁膜５４となる膜厚１ｎｍ〜２０ｎｍのシリコン酸化膜１５４を堆積する。その後、上記ゲート電極５５および第２絶縁膜５２となるシリコン酸化膜１５２、電荷保持部５３となるシリコン窒化膜１５３、第１絶縁膜５４となるシリコン酸化膜１５４をマスクとして、例えば砒素イオンを注入し、ソース領域５６およびドレイン領域５７を形成する。その後、エッチバックすることによって、ゲート電極５５の側壁に第１絶縁膜５４となるシリコン酸化膜１５４を形成する。
【００７５】
次に、図５Ｃ,図６Ｃに示すように、チャネル部分をレジスト７１でパターニングした後、素子分離絶縁膜５１上の第２絶縁膜５２となるシリコン酸化膜１５２、電荷保持部５３となるシリコン窒化膜１５３、第１絶縁膜５４となるシリコン酸化膜１５４をエッチングする。ここで、レジストパターン７１をパターニングする際、アライメントずれを考慮して、素子分離部である素子分離絶縁膜５１の端からアライメントずれ分だけ、活性領域上の電荷保持部５３となるシリコン窒化膜１５３がエッチングされるようにレジストパターン７１をパターニングしてもよい。
【００７６】
このようにすると、アライメントずれが発生した場合においても、電荷保持部５３が素子分離絶縁膜５１上まで延在することを防止できる。また、チャネル領域５９上の端部において電荷保持部５３となるシリコン窒化膜１５３を除去した場合、除去した部分の下のチャネル領域５９の電流量は、書込み消去によって変化させることはできなくなるが、書き込み状態および消去状態における読み出し時に一定の電流が加算されるだけなので、動作上の問題は特に生じない。
【００７７】
次に、上記エッチングの後、図５Ｄ,図６Ｄに示すように、レジストパターン７１を除去することによって、図４Ａ〜図４Ｃに示した第３実施形態の不揮発性半導体記憶装置が完成する。
【００７８】
上記で説明したとおり、素子分離絶縁膜５１上の電荷保持部５３をレジスト７１でパターニングしたあと、エッチングにより除去することによって、素子分離絶縁膜５１上に電荷保持部５３が存在しなくなる。よって、この第３実施形態によれば、従来例で記憶保持特性の劣化の原因となっていた素子分離部上の電荷保持部への電荷の移動を回避でき、記憶保持特性を向上できる。
【００７９】
尚、上述の実施形態では、電荷保持部をシリコン窒化膜で作製したが、電荷保持部はシリコン窒化膜以外の他の窒化膜で作製してもよく、他の誘電体材料(例えば、シリコン酸化膜、シリコン酸窒化膜、ポリイミド系有機膜など)で作製してもよい。また、上述の実施形態の不揮発性半導体記憶装置を備える携帯電子機器によれば、記憶保持特性の優れた携帯電子機器を実現できる。
【図面の簡単な説明】
【００８０】
【図１Ａ】この発明の第１実施形態としての不揮発性半導体記憶装置の平面図である。
【図１Ｂ】図１ＡのＢ−Ｂ’断面図である。
【図１Ｃ】図１ＡのＡ−Ａ’断面図である。
【図２Ａ】上記第１実施形態の不揮発性半導体記憶装置の製造方法の一工程を説明する断面図である。
【図２Ｂ】上記第１実施形態の不揮発性半導体記憶装置の製造方法の一工程を説明する断面図である。
【図２Ｃ】上記第１実施形態の不揮発性半導体記憶装置の製造方法の一工程を説明する断面図である。
【図２Ｄ】上記第１実施形態の不揮発性半導体記憶装置の製造方法の一工程を説明する断面図である。
【図３Ａ】この発明の第２実施形態としての不揮発性半導体記憶装置の製造方法の一工程を説明する断面図である。
【図３Ｂ】上記第２実施形態の一工程を説明する断面図である。
【図３Ｃ】上記第２実施形態の一工程を説明する断面図である。
【図３Ｄ】上記第２実施形態の一工程を説明する断面図である。
【図４Ａ】この発明の第３実施形態としての不揮発性半導体記憶装置の平面図である。
【図４Ｂ】図４ＡのＢ−Ｂ’断面図である。
【図４Ｃ】図４ＡのＡ−Ａ’断面図である。
【図５Ａ】上記第３実施形態の製造方法の一工程を示す平面図である。
【図５Ｂ】上記第３実施形態の製造方法の一工程を示す平面図である。
【図５Ｃ】上記第３実施形態の製造方法の一工程を示す平面図である。
【図５Ｄ】上記第３実施形態の製造方法の一工程を示す平面図である。
【図６Ａ】図５ＡのＡ−Ａ’断面図である。
【図６Ｂ】図５ＢのＡ−Ａ’断面図である。
【図６Ｃ】図５ＣのＡ−Ａ’断面図である。
【図６Ｄ】図５ＤのＡ−Ａ’断面図である。
【図７Ａ】第１従来例の不揮発性半導体記憶装置の平面図である。
【図７Ｂ】図７ＡのＢ−Ｂ’断面図である。
【図７Ｃ】図７ＡのＡ−Ａ’断面図である。
【図８Ａ】第２従来例の不揮発性半導体記憶装置の平面図である。
【図８Ｂ】図８ＡのＢ−Ｂ’断面図である。
【図８Ｃ】図８ＡのＡ−Ａ’断面図である。
【符号の説明】
【００８１】
１０,３０…半導体基板
１１,３１…素子分離絶縁膜
１２,３２…下部絶縁膜
１３,３３…電荷保持部
１４,３４…上部絶縁膜
１５,３５…ゲート電極
１６…ソース領域
１７…ドレイン領域
１９,３９…チャネル領域
５０…半導体基板
５１…素子分離絶縁膜
５２…第２の絶縁膜
５３…電荷保持部
５４…第１の絶縁膜
５５…ゲート電極
５９…チャネル領域
７１…レジスト
【図１Ａ】
2007081294.tif 000003
【図１Ｂ】
2007081294.tif 000004
【図１Ｃ】
2007081294.tif 000005
【図２Ａ】
2007081294.tif 000006
【図２Ｂ】
2007081294.tif 000007
【図２Ｃ】
2007081294.tif 000008
【図２Ｄ】
2007081294.tif 000009
【図３Ａ】
2007081294.tif 000010
【図３Ｂ】
2007081294.tif 000011
【図３Ｃ】
2007081294.tif 000012
【図３Ｄ】
2007081294.tif 000013
【図４Ａ】
2007081294.tif 000014
【図４Ｂ】
2007081294.tif 000015
【図４Ｃ】
2007081294.tif 000016
【図５Ａ】
2007081294.tif 000017
【図５Ｂ】
2007081294.tif 000018
【図５Ｃ】
2007081294.tif 000019
【図５Ｄ】
2007081294.tif 000020
【図６Ａ】
2007081294.tif 000021
【図６Ｂ】
2007081294.tif 000022
【図６Ｃ】
2007081294.tif 000023
【図６Ｄ】
2007081294.tif 000024
【図７Ａ】
2007081294.tif 000025
【図７Ｂ】
2007081294.tif 000026
【図７Ｃ】
2007081294.tif 000027
【図８Ａ】
2007081294.tif 000028
【図８Ｂ】
2007081294.tif 000029
【図８Ｃ】
2007081294.tif 000030