(57)【要約】【課題】差動出力回路を構成するトランジスタの信号を伝える速度にばらつきがあったり、差動出力回路に入力される電源電圧に変化が生じた場合等に発生するクロスポイントの変動を、少ない素子で、小さくすることが可能な差動出力回路を提供すること。【解決手段】正信号出力回路2と負信号出力回路3に、P型トランジスタ4に送る信号の遅延を形成し、N型トランジスタを含む遅延回路8と、N型トランジスタ5に送る信号の遅延を形成し、P型トランジスタを含む遅延回路9をそれぞれ設け、遅延回路9は、入力された信号37をP型トランジスタの信号を伝達する速度に応じて遅延し、遅延回路8は、入力された39信号N型トランジスタの信号を伝達する速度に応じて遅延することを特徴とする差動出力回路1である。【選択図】図１
2007081923.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号が入力され、第２の信号を出力する一方の回路と、第１の信号と相補の関係にある第３の信号が入力され、第２の信号と相補の関係にある第４の信号を出力する他方の回路とを含む差動出力回路において、
前記一方の回路は、第４の信号の特性に応じて第１の信号を遅延して第２の信号を出力することを特徴とする差動出力回路。
【請求項２】
請求項１に記載の差動出力回路において、前記一方の回路は、
第１の一導電型半導体素子、および第１の一導電型半導体素子とは反対の導電型の第１の他導電型半導体素子を含み、第１の他導電型半導体素子の信号を伝達する速度に応じて第１の信号を遅延する第１の遅延回路と、
第１の遅延回路により遅延された信号が入力されて第２の信号を伝達する第２の一導電型半導体素子と、
第３の一導電型半導体素子、および第３の一導電型半導体素子とは反対の導電型の第２の他導電型半導体素子を含み、第３の一導電型半導体素子の信号を伝達する速度に応じて第１の信号を遅延する第２の遅延回路と、
第２の遅延回路により遅延された信号が入力されて第２の信号を伝達する、第２の一導電型半導体素子とは反対の導電型の第３の他導電型半導体素子とを含むことを特徴とする差動出力回路。
【請求項３】
請求項２に記載の差動出力回路において、前記他方の回路は、第２の信号の特性に応じて、第３の信号を遅延して第４の信号を出力し、
第４の一導電型半導体素子、および第４の一導電型半導体素子とは反対の導電型の第４の他導電型半導体素子を含み、第４の他導電型半導体素子の信号を伝達する速度に応じて第３の信号を遅延する第３の遅延回路と、
第３の遅延回路により遅延された信号が入力されて第４の信号を伝達する第５の一導電型半導体素子と、
第６の一導電型半導体素子、および第６の一導電型半導体素子とは反対の導電型の第５の他導電型半導体素子を含み、第６の一導電型半導体素子の信号を伝達する速度に応じて第３の信号を遅延する第４の遅延回路と、
第４の遅延回路により遅延された信号が入力されて第４の信号を伝達する、第５の一導電型半導体素子とは反対の導電型の第６の他導電型半導体素子とを含むことを特徴とする差動出力回路。
【請求項４】
請求項３に記載の差動出力回路において、第１および第４の他導電型半導体素子は、それぞれプロセスの最小値と実質的に同じゲート長を有し、
第１および第４の一導電型半導体素子は、それぞれ第１および第４の他導電型半導体素子のゲート長よりも長いゲート長を有し、
第１の他導電型半導体素子は、少なくとも２つ直列に接続されて第１の他導電型半導体素子段を形成し、
第４の他導電型半導体素子は、少なくとも２つ直列に接続されて第２の他導電型半導体素子段を形成し、
第１の遅延回路は、第１の他導電型半導体素子段の信号を伝える速度に応じて第１の信号を遅延し、
第３の遅延回路は、第２の他導電型半導体素子段の信号を伝える速度に応じて第３の信号を遅延することを特徴とする差動出力回路。
【請求項５】
請求項４に記載の差動出力回路において、第１の一導電型半導体素子のゲート長は、第１の他導電型半導体素子のゲート長の4倍以上であり、
第４の一導電型半導体素子のゲート長は、第４の他導電型半導体素子のゲート長の4倍以上であることを特徴とする差動出力回路。
【請求項６】
請求項３ないし請求項５のいずれかに記載の差動出力回路において、第３および第６の一導電型半導体素子は、それぞれプロセスの最小値と実質的に同じゲート長を有し、
第２および第５の他導電型半導体素子は、それぞれ第３および第６の一導電型半導体素子のゲート長よりも長いゲート長を有し、
第３の一導電型半導体素子は、少なくとも２つ直列に接続されて第１の一導電型半導体素子段を形成し、
第６の一導電型半導体素子は、少なくとも２つ直列に接続されて第２の一導電型半導体素子段を形成し、
第２の遅延回路は、第１の一導電型半導体素子段の信号を伝える速度に応じて第１の信号を遅延し、
第４の遅延回路は、第２の一導電型半導体素子段の信号を伝える速度に応じて第３の信号を遅延することを特徴とする差動出力回路。
【請求項７】
請求項６に記載の差動出力回路において、第２の他導電型半導体素子のゲート長は、第３の一導電型半導体素子のゲート長の4倍以上であり、
第５の他導電型半導体素子のゲート長は、第６の一導電型半導体素子のゲート長の4倍以上であることを特徴とする差動出力回路。
【請求項８】
請求項１に記載の差動出力回路において、前記一方の回路は、
第１の一導電型半導体素子、および第１の一導電型半導体素子とは反対の導電型の第１の他導電型半導体素子を含み、第１の信号を遅延する第１の遅延回路と、
第１の遅延回路により遅延された信号が入力されて第２の信号を伝達する第２の一導電型半導体素子と、
第３の一導電型半導体素子、および第３の一導電型半導体素子とは反対の導電型の第２の他導電型半導体素子を含み、第１の信号を遅延する第２の遅延回路と、
第２の遅延回路により遅延された信号が入力されて第２の信号を伝達する、第２の一導電型半導体素子とは反対の導電型の第３の他導電型半導体素子とを含み、
第２の遅延回路は、電源電圧が変化した際、第１の遅延回路が形成する遅延よりも大きいまたは小さい遅延を形成することを特徴とする差動出力回路。
【請求項９】
請求項８に記載の差動出力回路において、前記他方の回路は、第２の信号の特性に応じて、第３の信号を遅延して第４の信号を出力し、
第４の一導電型半導体素子、および第４の一導電型半導体素子とは反対の導電型の第４の他導電型半導体素子を含み、第３の信号を遅延する第３の遅延回路と、
第３の遅延回路により遅延された信号が入力されて第４の信号を伝達する第５の一導電型半導体素子と、
第６の一導電型半導体素子、および第６の一導電型半導体素子とは反対の導電型の第５の他導電型半導体素子を含み、第３の信号を遅延する第４の遅延回路と、
第４の遅延回路により遅延された信号が入力されて第４の信号を伝達する、第５の一導電型半導体素子とは反対の導電型の第６の他導電型半導体素子とを含み、
第４の遅延回路は、電源電圧が変化した際、第３の遅延回路が形成する遅延よりも大きいまたは小さい遅延を形成することを特徴とする差動出力回路。
【請求項１０】
請求項９に記載の差動出力回路において、第３の一導電型半導体素子、および第２の他導電型半導体素子は、縦積みに接続されて第１のインバータ遅延回路を形成し、
第６の一導電型半導体素子、および第５の他導電型半導体素子は、縦積みに接続されて第２のインバータ遅延回路を形成し、
第２の遅延回路は、第３の一導電型半導体素子のゲート、および第２の他導電型半導体素子のゲートにそれぞれ接続された第１のバイアス回路を含み、
第４の遅延回路は、第６の一導電型半導体素子のゲート、および第５の他導電型半導体素子のゲートにそれぞれ接続された第２のバイアス回路を含み、
第１および第２のバイアス回路は、それぞれ、電源電圧の実質的に1/2の電圧を発生して、前記接続したゲートの電位を制御することを特徴とする差動出力回路。
【請求項１１】
請求項１ないし請求項10のいずれかに記載の差動出力回路において、前記一導電型半導体素子はP型トランジスタであり、前記他導電型半導体素子はN型トランジスタであることを特徴とする差動出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動出力回路に関し、例えばUSB(ユニバーサル・シリアル・バス)インタフェースを搭載する半導体集積回路に対して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、USBインタフェースやLVDS (Low Voltage Differential Signaling)インタフェース等の差動信号による入出力のインタフェースが存在する。この差動信号による入出力のインタフェースでは、差動入力回路が相補の関係にある一対の信号が交差する点の電位、すなわちクロスポイントにより作動するため、差動出力回路は相補の関係にある一対の信号を出力するように構成されている。具体的に説明すると、差動出力回路は、正または負の信号が入力され、正または負の信号を出力する一方の回路と、この一方の回路に入力される信号とは相補の関係にある信号が入力され、一方の回路が出力する信号とは相補の関係にある信号を出力する他方の回路を含んでおり、それぞれの回路に相補の関係にある信号を入力することで、それぞれの回路から相補の関係にある信号が出力される。
【０００３】
ここで、相補の関係とは、例えば、0と1の論理レベルで関係を示すと、一方の回路が論理レベル1、すなわち正の信号を出力するときは、他方の回路が論理レベル0、すなわち負の信号を出力するというように、反対の関係にあることを意味する。
【０００４】
しかし、このような差動出力回路は、クロスポイントが基準とする電位からずれてしてしまうという問題を有していた。具体的に説明すると、差動出力回路は、クロスポイントが基準とする電位、すなわち基準値になるよう設計されている。基準値は、差動出力回路を設計する際に決定される電位であり、差動出力回路の使用目的等に応じて異なるが、例えば最大出力電圧や電源電圧の1/2の電位等である。しかし実際には、例えば半導体素子の製造時のばらつきにより、信号を伝える速度にばらつきを有する半導体素子、すなわちトランジスタが製造されてしまい、その結果、例えば一方の回路は立ち上がり、すなわち論理レベル1の速い信号を出力し、逆に他方の回路は立ち下がり、すなわち論理レベル0の遅い信号を出力するようになって、クロスポイントが基準値からずれてしまったり、また入力される電源電圧が変化した結果、例えば一方の回路が他方の回路と比べて電圧が高い信号を出力するようになって、クロスポイントが基準値からずれてしまっていた。このようにクロスポイントが基準値からずれてしまうと、後段の差動入力回路に誤動作等の影響を与えてしまう。
【０００５】
また、EMI (Electro-Magnetic Interference/電磁障害)ノイズを低減するため、差動出力回路が出力する一対の信号は対称を保つ必要があり、クロスポイントは、論理レベル1、すなわち電源電圧の電位と、論理レベル0、すなわち接地の電位との中心点に位置させる必要があった。よって、差動出力回路を構成するトランジスタの信号を伝える速度にばらつきがあったり、差動出力回路に入力される電源電圧に変化が生じた場合であっても、クロスポイントの基準値からのずれ、すなわちクロスポイントの変動を小さくすることが可能な技術が求められていた。
【０００６】
ここで特許文献１には、外部参照電圧を利用してクロスポイントの変動を制御する技術が開示されている。具体的に説明すると、特許文献１に開示されている技術は、一方の回路から出力される信号と他方の回路から出力される信号のクロスポイントと、一方の回路から出力される信号と外部参照電圧とのクロスポイントを比較し、両者にずれが存在する場合には、差動出力回路が有する抵抗を制御して、ずれを修正するというものである。
【０００７】
【特許文献１】特開２００１−１７７３９１号公報  しかし、特許文献１が開示している技術では、外部参照電圧とのクロスポイントを形成する必要があるため、素子数が増えてしまうという問題を有していた。USBインタフェースやLVDSインタフェース等を備えた半導体集積回路は、例えばデジタル家電等の価格競争の激しい市場で主に使用されるため、半導体集積回路の低価格化が必要不可欠であり、これを実現するには半導体集積回路を構成する各回路をより少ない素子にする必要があった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような従来技術の欠点を解消し、差動出力回路を構成するトランジスタの信号を伝える速度にばらつきがあったり、差動出力回路に入力される電源電圧に変化が生じた場合等に発生するクロスポイントの変動を、より少ない素子で小さくすることが可能な差動出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本発明では正または負の信号が入力され、正または負の信号を出力する一方の回路と、この一方の回路に入力される信号とは相補の関係にある信号が入力され、一方の回路が出力する信号とは相補の関係にある信号を出力する他方の回路を含む差動出力回路において、一方の回路は、この回路に入力された信号を、他方の回路が出力する信号の特性、すなわち、信号の速度や、信号の電圧等に応じて遅延して出力し、また他方の回路は、この回路に入力された信号を、一方の回路が出力する信号の特性に応じて遅延して出力する差動出力回路である。このように一方の回路と他方の回路が、互いに相手方が出力する信号の特性に応じて自らが出力する信号を遅延するため、クロスポイントの変動を小さくすることが可能になる。
【００１０】
例えば、一方の回路が立ち上がり、すなわち論理レベル1の速い信号を出力する場合は、他方の回路は、立ち下がり、すなわち論理レベル0の信号を出力するタイミングを、一方の回路が信号を出力するタイミングよりも速くするため、このときのクロスポイントを基準とする電位に近づけることが可能になる。また例えば、一方の回路が電圧の高い立ち上がりの信号を出力した場合は、他方の回路は、立ち下がりの信号を出力するタイミングを、一方の回路が信号を出力するタイミングよりも速くするため、このときのクロスポイントを基準とする電位に近づけることが可能になる。このような信号の遅延は、一方の回路および他方の回路がそれぞれ有する遅延回路により行われる。
【発明の効果】
【００１１】
本発明によれば、差動出力回路を構成するトランジスタの信号を伝える速度にばらつきがあったり、差動出力回路に入力される電源電圧に変化が生じた場合等であっても、遅延回路で遅延を形成することでクロスポイントの変動を小さくすることが可能である。よって、簡単な回路構成かつ少ない素子数で、クロスポイントの変動を小さくすることが可能であり、その結果、反動体集積回路をより低価格にすることが可能になる。
【発明を実施するための最良の形態】
【００１２】
次に添付図面を参照して本発明の差動出力回路の実施例を詳細に説明する。以下の説明において、信号の参照符号は、その現れる接続線参照符号で表す。図１は本発明の差動出力回路1の実施例の構成を示す回路図である。図１において、差動出力回路1は、正または負の信号が入力され、正または負の信号を出力する一方の回路、すなわち正信号出力回路3と、この正信号出力回路3に入力される信号とは相補の関係にある信号が入力され、正信号出力回路3が出力する信号とは相補の関係にある信号を出力する他方の回路、すなわち負信号出力回路5を含んでいる。正信号出力回路3と負信号出力回路5には相補の関係にある信号がそれぞれ入力され、このように相補の関係にある信号が入力されると、正信号出力回路3と負信号出力回路5は、例えば図５、図８に示すような相補の関係にある一対の信号を出力する。出力された一対の信号は図示しない差動入力回路へと伝送され、一対の信号のクロスポイントが差動入力回路の入力信号となる。
【００１３】
本実施例では、作動出力回路1に入力される相補の関係にある一対の信号は、図２に示すように、AP信号7とAM信号9である。AM信号9は、AP信号7を図示しないインバータによって反転することで得ることが可能である。図２において、実線はAP信号7、点線はAM信号9である。なお、本実施例においては、AP信号7とAM信号9だけではなく、出力イネーブル信号であるEB信号11も差動出力回路1に入力される。EB信号11は、差動出力回路1が出力する信号を電気的に接続したり接続しないようにする機能を有する信号であり、本実施例では、EB信号11が論理レベル1のとき差動出力回路1の出力が電気的に接続され、EB信号11が論理レベル0のとき差動出力回路1の出力が電気的に接続されない状態、すなわちハイ・インピーダンスとなる。なお、本実施例では、差動出力回路1にEB信号11も入力しているが、本発明はこれに限定するわけではなく、例えば、EB信号11を設けないことも可能である。
【００１４】
また、本実施例では、差動出力回路1から出力される相補の関係にある一対の信号は、DP信号13とDM信号15である。DP信号13は、正信号出力回路3にAP信号7とEB信号11が入力された際に出力される信号であり、DM信号15は負信号出力回路5にAM信号9とEB信号11が入力された際に出力される信号である。DP信号13とDM信号15は、相補の関係にあり、例えば、0、1の論理レベルで説明すると、DP信号13が論理レベル1のときはDM信号15が論理レベル0となり、逆に、DP信号13が論理レベル0のときはDM信号15が論理レベル15となる。また、DP信号13が論理レベル1となるのは、入力されるAP信号7が論理レベル1のときであり、DP信号13が論理レベル0となるのはAP信号7が論理レベル0のときである。なおDM信号15とAM信号7の関係についても同様である。
【００１５】
図１に戻って、正信号出力回路3と負信号出力回路5は、ともに、入力端子7、9、11、トライステート制御回路17、第１の遅延回路である遅延回路19、第２の遅延回路である遅延回路21、Pチャネルトランジスタ23のプリドライバ25、Pチャネルトランジスタ23、Nチャネルトランジスタ27のプリドライバ29、Nチャネルトランジスタ27、および、出力端子13、15を含んでおり、これらが図1のように接続されている。なお正信号出力回路3と負信号出力回路5は、信号のスルーレートも同一である。以下、正信号出力回路3と負信号出力回路5とは同じ構成であるため、正信号出力回路3のみについて説明する。
【００１６】
正信号出力回路3の入力端子には、AP信号7が入力される入力端子7とEB信号11が入力される入力端子11が存在する。２つの入力端子7、11はそれぞれトライステート制御回路17に連接しており、AP信号7とEB信号11はトライステート制御回路17へと送られる。
【００１７】
トライステート制御回路17は、入力端子7、11から入力された信号を、論理レベル0、論理レベル1、または、ハイ・インピーダンスの３つの状態のうちの１つを割り当てる機能を有する回路であり、３つの状態のうちの１つを割り当てた信号37、39を、第１の遅延回路である遅延回路19と第２の遅延回路である遅延回路21にそれぞれ転送する。信号37、39は、ハイ・インピーダンスの場合、すなわち、EB信号11が論理レベル0の場合を除いて、共に同じ論理レベルの信号となる。例えば、信号37が論理レベル0である場合は、信号39も論理レベル0である。なおハイ・インピーダンスの場合は、信号37と信号39は異なるようになり、具体的には、信号37が論理レベル0となり、信号39が論理レベル1となる。また、正信号出力回路3に入力されるAP信号7と負信号出力回路5に入力されるAM信号9は相補の関係にあるため、ハイ・インピーダンスの場合を除いて、正信号出力回路3が有するトライステート制御回路17からの信号37、39と、負信号出力回路5が有するトライステート制御回路17からの信号37、39も相補の関係にあり、例えば、正信号出力回路3が有するトライステート制御回路17からの信号37、39が論理レベル1である場合は、負信号出力回路5が有するトライステート制御回路17からの信号37、39は論理レベル0となり、逆に、正信号出力回路3のトライステート制御回路17からの信号37、39が論理レベル0である場合は、負信号出力回路5のトライステート制御回路17からの信号37、39は論理レベル1となる。なお、本実施例では、トライステート制御回路17を設けているが、本発明はこれに限定するわけではなく、トライステート制御回路17を設けず、入力端子からのAP信号7とEB信号11が遅延回路19、21に直接入力されるようにしてもよい。
【００１８】
トライステート制御回路17で状態が決定された信号37は遅延回路19に入力される。遅延回路19は、この入力された信号37を遅延する機能を有しており、信号37を遅延した信号41を出力する。信号41は、Pチャネルトランジスタ23のプリドライバ25へと入力される。本実施例では、Pチャネルトランジスタ23のプリドライバ25は、OR回路であり、入力された信号41の論理レベルを反転して信号43を出力し、出力された信号43は、Pチャネルトランジスタ23のゲート45へと入力される。Pチャネルトランジスタ23は、ソース47が出力端子13と連接され、ドレイン49が電源と接続されており、ゲート45に論理レベル0の信号が入力されると、論理レベル1の信号、すなわち、立ち上がる動作波形を形成する電流を伝導する。
【００１９】
また、トライステート制御回路17で状態が決定された信号39は、遅延回路21に入力される。遅延回路21は、この入力された信号39を遅延する機能を有しており、信号39を遅延した信号51を出力する。信号51は、Nチャネルトランジスタ27のプリドライバ29へと入力される。本実施例では、Nチャネルトランジスタ27のプリドライバ29は、OR回路であり、入力された信号51の論理レベルを反転して信号53を出力し、出力された信号53は、Nチャネルトランジスタ27のゲート55へと入力される。Nチャネルトランジスタ27は、ドレイン57が出力端子13と連接され、ソース59が接地されており、ゲート55に論理レベル1の信号が入力されると、論理レベル0の信号、すなわち、立ち下がる動作波形を形成する電流を伝導する。
【００２０】
出力端子13は、Pチャネルトランジスタ23とNチャネルトランジスタ27の両方と接続し、Pチャネルトランジスタ23が伝導した論理レベル1の信号、または、Nチャネルトランジスタ27が伝導した論理レベル0の信号を出力する。この出力される信号がDP信号13である。より具体的に説明すると、出力端子13は、Pチャネルトランジスタ23のソース47と連接し、Pチャネルトランジスタ23のゲート45に論理レベル0の信号が入力された際は、ソース47とドレイン49の間に流れる論理レベル1のDP信号13、すなわち立ち上がる動作波形を形成するDP信号13を出力する。また、出力端子13は、Nチャネルトランジスタ27のドレイン57と連接し、Nチャネルトランジスタのゲート55に論理レベル1の信号が入力された際は、ソース59とドレイン57の間に流れる論理レベル0のDP信号13、すなわち立ち下がる動作波形を形成するDP信号13を出力する。
【００２１】
なお、Pチャネルトランジスタ23のゲートに論理レベル1の信号が入力された場合ではソース47とドレイン49の間に信号が流れず、またNチャネルトランジスタ27に論理レベル0の信号が入力された場合ではソース59とドレイン57の間に信号が流れないため、DP信号13は、論理レベル1の信号、または論理レベル0の信号の、どちらか一方であり、論理レベル1の信号と論理レベル0の信号の両方がDP信号13となることはない。なお本実施例では、正信号出力回路3に設ける出力端子を１つにしたが、本発明はこれに限定するわけではなく、例えばPチャネルトランジスタ23による論理レベル1の信号が出力される出力端子と、Nチャネルトランジスタ27による論理レベル0の信号が出力される出力端子の、２つの出力端子をそれぞれ設けて、論理レベル1の信号と論理レベル0の信号を別々の出力端子で出力させることも可能である。負信号出力回路5では、入力端子7が入力端子9に、また出力端子13が出力端子15に変わるのみで、残りの部分は正信号出力回路3と同じである。
【００２２】
このような構成の差動出力回路1では、例えば、AP信号7に論理レベル1、AM信号9に論理レベル0、および、EB信号11に論理レベル1の信号が入力されると、正信号出力回路3ではトライステート制御回路17から論理レベル1の信号37、39が出力され、遅延回路19とPチャネルトランジスタ23のプリドライバ25を経てPチャネルトランジスタ23へと伝わった信号43により、Pチャネルトランジスタ23が論理レベル1の信号を伝えるようになり、出力端子13から論理レベル1のDP信号13が出力される。また、負信号出力回路5ではトライステート制御回路17から論理レベル0の信号37、39が出力され、遅延回路21とNチャネルトランジスタ27のプリドライバ29を経てNチャネルトランジスタ27へと伝わった信号53により、Nチャネルトランジスタ27が論理レベル0の信号を伝えるようになり、出力端子15から論理レベル0のDM信号15が出力される。また例えば、AP信号7に論理レベル0、AM信号9に論理レベル1、および、EB信号11に論理レベル1の信号が入力されると、正信号出力回路3ではNチャネルトランジスタ27が信号を伝えるようになって、出力端子13から論理レベル0のDP信号13が出力され、また負信号出力回路5ではPチャネルトランジスタ23が信号を伝えるようになって出力端子15から論理レベル1のDM信号15が出力される。
【００２３】
なお、本実施例では、P型トランジスタにMOS型の構造をとる電界効果型トランジスタであるPチャネルトランジスタ23を採用し、同様に、N型トランジスタにMOS型のNチャネルトランジスタ27を採用しているが、本発明はこれに限定するわけではなく、出力端子13、15に論理レベル１の信号および論理レベル0の信号を伝送することが可能であれば、差動出力回路1の目的に応じて、任意のタイプのトランジスタを採用することが可能である。
【００２４】
図３は、図１の遅延回路19の構成の一例を示す回路図である。本実施例では、遅延回路19は、MOS型のON抵抗を利用して遅延を形成する回路であり、P型トランジスタにMOS型の構造をとるPチャネルトランジスタ81を採用し、N型トランジスタにMOS型の構造をとるNチャネルトランジスタ83を採用している。なお、本発明は本実施例に限定するわけではなく、差動出力回路の目的に応じて任意のタイプのトランジスタを採用することが可能である。
【００２５】
本実施例では、図３に示すようにNチャネルトランジスタ83を３つ採用し、これらを多段に直列に接続して、N型トランジスタ段であるNチャネルトランジスタ段85を構成している。また、このNチャネルトランジスタ段85に１つのPチャネルトランジスタ81を並列に接続して遅延回路19を構成している。つまり、Pチャネルトランジスタ81の端点と、Nチャネルトランジスタ段85の端点をそれぞれ連接しており、連接された一方の端点87は信号37が遅延回路19に入力される接続線37と連接し、連接された他方の端点89は遅延回路19によって遅延した信号41をPチャネルトランジスタ23のプリドライバ25へと伝送する接続線41と連接している。
【００２６】
Nチャネルトランジスタ段85を構成する個々のNチャネルトランジスタ83のゲート長は、プロセスの最小値と実質的に同じゲート長であり、本実施例では、0.5μmである。ここで、実質的に同じゲート長とは最小値と同じゲート長が好ましいが、本発明はこれに限定するわけではなく、プロセスの最小値に近い値以上、最小値の約20倍の長さ以下であれば任意の長さを採用することが可能である。ここで、プロセスの最小値とは、半導体デバイス製造時に取りうるゲート長の最小値であり、半導体デバイスを製造する技術に依存する値であって、例えば0.34μm等が存在する。よってNチャネルトランジスタ83のゲート長は、好ましくは0.2μm以上6μm以下、より好ましくは0.3μm以上5μm以下であるが、本発明はこれに限定するわけではなく、任意の値を採用することが可能である。なお、遅延を形成するトランジスタであるため、あまり長くしないほうが好ましいが、これに限定するわけではない。また、本実施例では、Nチャネルトランジスタ83のゲート幅は１μmである。
【００２７】
また、本発明では、Pチャネルトランジスタ81のゲート長は、上述したNチャネルトランジスタ83のゲート長より長いゲート長にする必要があり、本実施例では、Nチャネルトランジスタ83のゲート長の4倍以上の長さである4.0μmである。また、Pチャネルトランジスタ81のゲート幅は3μmである。なお本実施例では、Pチャネルトランジスタ81のゲート長を4.0μmにしているが、本発明はこれに限定するわけではなく、Nチャネルトランジスタ段85を構成する１つのNチャネルトランジスタ83が有するゲート長の2倍以上30倍以下、より好ましくは、4倍以上20倍以下であれば任意の値を採用することが可能である。ただし、あまりにも長くしてしまうと、回路の占める面積が大きくなるだけで実用的ではないため、約１μm以上10μm以下であることが好ましいが、これに限定するわけではない。
【００２８】
遅延回路19をこのような構成にすることで、遅延回路19は、Nチャネルトランジスタ段85、すなわちNチャネルトランジスタ83の信号伝送速度に応じて遅延が形成されるようになる。例えば、Pチャネルトランジスタ81の信号伝送速度が速くなった場合であっても、遅延回路19はNチャネルトランジスタ83の信号伝送速度に応じて遅延が形成されるため遅延回路19による遅延は変化せず、その結果、Pチャネルトランジスタ23が論理レベル1の電流を出力端子13に伝えるタイミングも実質的に変化しない。逆に、Nチャネルトランジスタ83の信号伝送速度が速くなった場合では、遅延回路19のNチャネルトランジスタ段85の信号伝送速度が速くなり遅延が小さくなって、Pチャネルトランジスタ23のプリドライバ25へ信号41を伝送するタイミングを速くする。その結果、プリドライバ25からPチャネルトランジスタ23へ信号43を伝送するタイミングが速くなり、Pチャネルトランジスタ23が論理レベル1の電流を出力端子13に伝えるタイミングを速くすることが可能になる。よって、Nチャネルトランジスタ27と遅延回路19を構成するNチャネルトランジスタ83に信号伝達速度が実質的に同じトランジスタを採用することにより、Nチャネルトランジスタ27が速い信号を出力する場合は、遅延回路19の遅延が小さくなってPチャネルトランジスタ23が出力するタイミングを速くすることが可能になるため、クロスポイントを基準とする電位に近づけることが可能になり、変動を小さくすることが可能である。Nチャネルトランジスタ27の信号伝達速度が遅くなった場合も同様に、遅延回路19の遅延が大きくなってPチャネルトランジスタ23が出力するタイミングを速くすることが可能になるため、クロスポイントの変動を小さくすることが可能になるである。
【００２９】
なお、本実施例では、Nチャネルトランジスタ段85にNチャネルトランジスタを３つ採用したが、本発明はこれに限定するわけではなく、Nチャネルトランジスタ83の数はPチャネルトランジスタ81の数よりも多ければよく、少なくとも２つあればよい。ただし、あまりにもNチャネルトランジスタ83の数が多いとNチャネルトランジスタ段85により回路の占める面積が大きくなってしまうため、好ましくは2個以上7個以下、より好ましくは3個以上5個以下にするとよい。また、Pチャネルトランジスタ81の数は、Nチャネルトランジスタ段85を構成するNチャネルトランジスタ83の数よりも少なくする必要があり、好ましくは２つ以下にするとよい。
【００３０】
図４は、図１の遅延回路21の構成の一例を示す回路図である。本実施例では、遅延回路21は、遅延回路19のPチャネルトランジスタ81とNチャネル83を入れ換えたものである。具体的に説明すると、Pチャネルトランジスタ91を３つ採用してPチャネルトランジスタ段93を構成し、また、Nチャネルトランジスタ95を１つ採用している。Pチャネルトランジスタ段93とNチャネルトランジスタ95は、それぞれの端点同士が連接されて並列に接続され、連接された端点の片方97は信号39が遅延回路21に入力される接続線39と連接し、連接された端点の他方99は遅延回路21によって遅延した信号51をNチャネルトランジスタ27のプリドライバ29へと伝送する接続線51と連接している。
【００３１】
Pチャネルトランジスタ段93を構成する個々のPチャネルトランジスタ91のゲート長は、プロセスの最小値と実質的に同じゲート長であり、本実施例では、0.5μmである。ここで、実質的に同じゲート長とは最小値と同じゲート長が好ましいが、本発明はこれに限定するわけではなく、プロセスの最小値に近い値以上、最小値の約20倍の長さ以下であれば任意の長さを採用することが可能である。ここで、プロセスの最小値とは、半導体デバイス製造時に取りうるゲート長の最小値であり、半導体デバイスを製造する技術に依存する値であって、例えば、0.34μm等が存在する。よって、Pチャネルトランジスタ91のゲート長は、好ましくは0.2μm以上6μm以下、より好ましくは0.3μm以上5μm以下であるが、本発明はこれに限定するわけではなく、任意の値を採用することが可能である。なお、遅延を形成するトランジスタであるため、あまり長くしないほうが好ましいが、これに限定するわけではない。また、本実施例では、１つのPチャネルトランジスタ91のゲート幅は１μmである。
【００３２】
また、１つのNチャネルトランジスタ95のゲート長は、上述したPチャネルトランジスタ91のゲート長より長いゲート長にする必要があり、本実施例においては、Pチャネルトランジスタ91のゲート長の4倍以上の長さである4.0μmである。また、Nチャネルトランジスタ95のゲート幅は、3μmである。なお本実施例では、Nチャネルトランジスタ95のゲート長を4.0μmにしているが、本発明はこれに限定するわけではなく、Pチャネルトランジスタ段93を構成する１つのPチャネルトランジスタ91が有するゲート長の2倍以上30倍以下、より好ましくは、4倍以上20倍以下であれば任意の値を採用することが可能である。ただし、あまりにも長くしてしまうと、回路の占める面積が大きくなるだけで実用的ではないため、約１μm以上10μm以下であることが好ましいが、これに限定するわけではない。
【００３３】
遅延回路21を、このような構成にすることにより、遅延回路21は、Pチャネルトランジスタ段93、すなわちPチャネルトランジスタ91の信号伝送速度に応じて遅延が形成されるようになる。例えば、Nチャネルトランジスタ95の信号伝送速度が速い場合であっても、遅延回路21はPチャネルトランジスタ91の信号伝送速度により遅延が形成されるため、遅延回路21による遅延は変化せず、その結果、Nチャネルトランジスタ27が論理レベル0の電流を出力端子13に伝えるタイミングも実質的に変化しない。逆に、Pチャネルトランジスタ91の信号伝送速度が速い場合では、遅延回路21のPチャネルトランジスタ段93の信号伝送速度が速くなり遅延が小さくなって、Nチャネルトランジスタ27のプリドライバ29へ信号51を伝送するタイミングを速くさせる。その結果、Nチャネルトランジスタ27に信号53を伝送するタイミングが速くなり、Nチャネルトランジスタ27が論理レベル0の電流を出力端子13に伝えるタイミングを速くすることが可能になり、クロスポイントを基準とする電位に近づけることが可能になる。よって、Pチャネルトランジスタ23と遅延回路21を構成するPチャネルトランジスタ91に信号伝達速度が実質的に同じトランジスタを採用することにより、Pチャネルトランジスタ23が速い信号を出力する場合は、遅延回路21の遅延が小さくなってNチャネルトランジスタ27が出力するタイミングを速くすることが可能になるため、クロスポイントを基準とする電位に近づけることが可能になり、変動を小さくすることが可能である。Pチャネルトランジスタ23の信号伝達速度が遅くなった場合も同様に、遅延回路21の遅延が大きくなってNチャネルトランジスタ27が出力するタイミングを速くすることが可能になるため、クロスポイントの変動を小さくすることが可能になるである。
【００３４】
なお、本実施例では、Pチャネルトランジスタ段93に、Pチャネルトランジスタ91を３つ採用したが、本発明はこれに限定するわけではなく、Pチャネルトランジスタ91の数はNチャネルトランジスタ93の数よりも多ければよく、少なくとも２つのPチャネルトランジスタ91を採用することが可能である。ただし、あまりにもPチャネルトランジスタ91の数が多いとPチャネルトランジスタ段93により回路の占める面積が大きくなってしまうため、好ましくは2個以上7個以下、より好ましくは3個以上5個以下にするとよい。また、Nチャネルトランジスタ95の数は、Pチャネルトランジスタ段93を構成するPチャネルトランジスタ91の数よりも少なくする必要があり、好ましくは２つ以下にするとよい。
【００３５】
また本実施例では、差動出力回路を構成するP型トランジスタとN型トランジスタをそれぞれ同じ種類にしたが、本発明はこれに限定するわけではなく、任意のタイプのトランジスタを採用することが可能である。例えば、遅延回路ごとに採用するトランジスタの種類を変えることも可能である。なお、P型トランジスタ段を構成するP型トランジスタと、第１の遅延回路によって遅延された信号が入力されるP型トランジスタに、実質的に同じ時期に製造されたトランジスタを採用したほうが、信号伝送速度が実質的に同じであるため、各トランジスタ信号伝送速度に応じて自動的に遅延を変化させることが可能になり、クロスポイントの変動を小さくすることが可能になるため好ましいが、本発明はこれに限定するわけではない。N型トランジスタについても同様である。
【００３６】
また、差動出力回路を構成するすべてのP型トランジスタとN型トランジスタを、実質的に同じ時期に製造されたトランジスタにしたほうが、信号伝送速度が実質的に同じであるため、例えば、P型ランジスタの信号伝送速度が速く、N型トランジスタの信号伝送速度が遅いというように、P型トランジスタの信号伝送速度とN型トランジスタの信号伝送速度が反対になった場合であっても、自動的にクロスポイントの変動を小さくすることが可能になるため好ましいが、本発明はこれに限定するわけではない。ここで、実質的に同じ時期に製造されたトランジスタとは、同じロットのトランジスタ、または、同時に製造されたトランジスタであることが好ましいが、本発明はこれに限定するわけではなく、製造条件が実質的に同じトランジスタや、製造された時期が近いトランジスタであればよい。
【００３７】
図５は、図１の差動出力回路1において、Pチャネルトランジスタ23、81、91の信号伝送速度が遅くなった場合のDP信号13とDM信号15の動作波形の概念図である。図５において、動作波形111は、図１の正信号出力回路3で出力されるDP信号13の動作波形である。また、動作波形113は、図１の負信号出力回路5で出力されるDM信号15の動作波形である。動作波形111と動作波形113は、基準とする波形であって、例えば信号伝送速度のばらつきや電源電圧の変化等が存在しない場合の波形であり、本実施例では電源電圧3.3Vのときの波形を示している。また、動作波形111と動作波形113の交点のクロスポイント115は、設計時に設定されたクロスポイント、すなわち、基準とする電位であり、本実施例では、クロスポイント115は電源電圧3.3Vの1/2の電位である1.65Vである。
【００３８】
ここで、従来の差動出力回路では、正信号出力回路と負信号出力回路が有するPチャネルトランジスタの信号伝送速度が遅くなると、負信号出力回路で出力されるDM信号が影響を受け、動作波形がなだらかな立ち上がり波形、すなわち、横軸117方向へ傾いた波形である動作波形119に変化する。これは、信号を遅く伝えるようになったPチャネルトランジスタによって出力端子に論理レベル1の信号が伝わったことに起因する。また、従来の差動出力回路では、正信号出力回路と負信号出力回路が有するPチャネルトランジスの信号伝送速度が遅くなると、正信号出力回路が出力するDP信号の立ち下がり波形はほとんど変化せず、動作波形111のままになる。これは、従来の差動出力回路の正信号出力回路が出力するDP信号は、Nチャネルトランジスタの信号伝送速度に対する依存が大きいこと、および、Pチャネルトランジスタが信号を遅く伝えるようになっても、従来の正信号出力回路が有する遅延回路では、形成される遅延が変化しなかったことに起因する。よって、従来の差動出力回路において、Pチャネルトランジスタが信号を遅く伝えるようになった場合、クロスポイント121は、変化しない動作波形111と、横軸117方向へ傾いた波形である動作波形119とが交わった点となるため、基準とするクロスポイント115よりもさらに下方に位置する。
【００３９】
一方、本実施例の差動出力回路１において、Pチャネルトランジスタ23、81、91の信号伝送速度が遅くなると、負信号出力回路3で出力されるDM信号15が影響を受け、従来の差動出力回路の負信号出力回路が出力するDM信号と実質的に同じ波形、すなわち、動作波形113に比べて傾きがなだらかな動作波形119となる。これは、差動出力回路1の遅延回路19の遅延はNチャネルトランジスタ83の信号伝送速度に依存するためPチャネルトランジスタ23、81、91の信号伝送速度が変化しても遅延が変化しないこと、および、信号を遅く伝えるようになったPチャネルトランジスタ23によって出力端子に論理レベル1のDM信号15が伝わったことに起因する。
【００４０】
また、本実施例の差動出力回路１において、Pチャネルトランジスタ23、81、91の信号伝送速度が遅くなると、差動出力回路1の正信号出力回路3が出力するDP信号13の立ち下がり波形は、立ち下がり時間の変化、すなわち、波形の傾きの変化は小さいが、立ち下がるタイミングが遅延時間t1遅くなり、動作波形123ように、波形の形は実質的に同じで、立ち下がるタイミングが動作波形111の立ち下がるタイミングよりも遅延時間t1だけ遅くなった波形となる。これは、本発明の差動出力回路1の正信号出力回路3が含む遅延回路21が、Pチャネルトランジスタ91の信号伝送速度によって遅延を形成するためである。つまり、Pチャネルトランジスタ91の信号伝送速度が遅いため遅延が大きくなり、Nチャネルトランジスタ27のプリドライバ29へ信号51を伝送するタイミングが遅くなる。その結果、Nチャネルトランジスタ27のプリドライバ29からNチャネルトランジスタ27へ信号53を伝送するタイミングも遅くなり、Nチャネルトランジスタ27が論理レベル0の電流を出力端子13に伝え始めるタイミングを、動作波形111より遅延時間t1遅くさせることが可能になる。よってクロスポイント125を、従来の差動出力回路によるクロスポイント121よりも上方に位置させることが可能であり、基準とするクロスポイント115により近づけることが可能である。
【００４１】
なお本実施例の場合、遅延時間t1は、約0.02nsであるが、本発明はこれに限定するわけではなく、クロスポイントの変動に応じて任意に変更することが可能である。遅延時間t1は、例えば遅延回路21の場合では、Pチャネルトランジスタ段93を構成するPチャネルトランジスタ91の数によって変更することで可能であり、Pチャネルトランジスタ91の数を１つ増やすと、遅延はより大きくなって遅延時間t1は約0.05nsとなる。
【００４２】
結局、本実施例の差動出力回路1では、Pチャネルトランジスタ23、81、91の信号伝送速度のばらつきによるクロスポイントの変動の幅127を、従来の差動出力回路におけるクロスポイントの変動の幅129よりも小さくすることが可能である。とくに、遅延回路19、21で信号を遅延させるだけでばらつきによるクロスポイントの変動の幅を小さくすることが可能であるため、例えば電源電圧とクロスポイントを比較する場合等のように余計な素子を使用する必要がない。よって、簡単な構成で、信号伝送速度のばらつきによるクロスポイントの変動を小さくした回路を得ることが可能であり、製造コストが上がってしまうことを防ぐことが可能である。
【００４３】
また図示しないが、Pチャネルトランジスタ23、81、91の信号伝送速度が速くなった場合も同様に、クロスポイントの変動の幅を小さくすることが可能である。具体的には、負信号出力回路のPチャネルトランジスタ23が論理レベル1の電流を速く流すようになるため、DM信号15の動作波形の傾きが急峻となる。一方、正信号出力回路のPチャネルトランジスタ91の信号伝送速度が速くなるため、遅延回路21の遅延が小さくなり、DP信号13の立ち下がり波形は、立ち下がり時間の変化、すなわち、波形の傾きの変化は小さいが、立ち下がるタイミングが動作波形111の立ち下がるタイミングよりも遅延時間t1速くなる。よってこのときのクロスポイントを基準とするクロスポイント115により近づけることが可能である。なお図５では、AP信号が論理レベル0、AM信号が論理レベル1のときのDP信号13とDM信号15の動作波形について説明したが、AP信号が論理レベル1、AM信号が論理レベル0のときは、DP信号13とDM信号15が入れ替わった状態、すなわち、DP信号が立ち上がる波形となりDM信号が立ち下がる波形となるだけであって他は同じである。
【００４４】
また図示しないが、Nチャネルトランジスタ27、83、95の信号伝送速度が速くなった場合や遅くなった場合も同様に、クロスポイントをクロスポイント115に近づけることが可能である。具体的に説明すると、Nチャネルトランジスタ27、83、95の信号伝送速度が速くなった場合は、DP信号13が急峻な傾きの立ち下がる波形となるが、DM信号15が傾きは変化せずに立ち上がるタイミングが速くなった波形となるため、このときのクロスポイントをクロスポイント115に近づけることが可能である。またNチャネルトランジスタ27、83、95の信号伝送速度が遅くなった場合は、DP信号13がなだらかな傾きの立ち下がる波形となるが、DM信号15が傾きは変化せずに立ち上がるタイミングが遅くなった波形となるため、このときのクロスポイントをクロスポイント115に近づけることが可能である。
【００４５】
さらに図示しないが、本実施例では、Pチャネルトランジスタ23、81、91と、Nチャネルトランジスタ27、83、95の信号伝送速度が反対になった場合であっても、クロスポイントの変動の幅を小さくすることが可能である。例えば、Pチャネルトランジスタ23、81、91の信号伝送速度が速くなり、逆に、Nチャネルトランジスタ27、83、95の信号伝送速度が遅くなった場合では、DM信号15は、立ち上がるタイミングが遅い、急峻な傾きの立ち上がり波形となる。また、DP信号13は、立ち下がるタイミングが速い、なだらかな傾きの立ち下がり波形となる。よってクロスポイントを基準とする電位に近づけることが可能になり、クロスポイントの変動の幅を小さくすることが可能になる。また、Pチャネルトランジスタ23、81、91の信号伝送速度が遅くなり、逆に、Nチャネルトランジスタ27、83、95の信号伝送速度が速くなった場合は、DM信号15は、立ち上がるタイミングが速い、なだらかな傾きの立ち上がり波形となり、また、DP信号13は、立ち下がるタイミングが遅い、急峻な傾きの立ち下がり波形となって、クロスポイントを基準とする電位に近づける。
【００４６】
図６は本発明の別の差動出力回路の実施例の構成を示す回路図である。なお、図６において図１と同じ参照番号は同様の構成を示すため説明を省略する。図６において、差動出力回路151は、正信号出力回路153と負信号出力回路155を含んでおり、正信号出力回路153と負信号出力回路155に相補の関係にある信号がそれぞれ入力されると、正信号出力回路153と負信号出力回路155とが相補の関係にある一対の信号をそれぞれ出力する回路である。出力された一対の信号は図示しない差動入力回路へと伝送され、一対の信号のクロスポイントが差動入力回路の入力信号となる。
【００４７】
正信号出力回路153と負信号出力回路155は、ともに、２つの入力端子7、9、11、トライステート制御回路17、第１の遅延回路である遅延回路157、第２の遅延回路である遅延回路159、Pチャネルトランジスタ23のプリドライバ25、P型トランジスタであるPチャネルトランジスタ23、Nチャネルトランジスタ27のプリドライバ29、N型トランジスタであるNチャネルトランジスタ27、および、出力端子13、15をそれぞれ有し、これらが図示のように接続されている。なお正信号出力回路153と負信号出力回路155は、信号のスルーレートも同一である。以下、正信号出力回路153と負信号出力回路155とは同じ構成をしているため、正信号出力回路153のみについて説明する。
【００４８】
トライステート制御回路17で状態が決定された信号37は遅延回路157に入力される。遅延回路157は、信号37を遅延する機能を有しており、信号37を遅延した信号161を出力する。信号161は、Pチャネルトランジスタ23のプリドライバ25へと入力される。本実施例では、遅延回路157は従来より差動出力回路で一般的に用いられている信号を遅延する回路であり、１つのPチャネルトランジスタ163と１つのNチャネルトランジスタ165を縦積みにしたトランジスタ縦積段167が２つ連接された回路である。ここで、「縦積み」とは、１つのトランジスタのソース・ドレイン路を他のトランジスタのそれに電源・接地間で継続に接続した接続形態を言う。なお本実施例では、遅延回路157をこのような構成にしたが、本発明はこれに限定するわけではなく、遅延回路157には通常用いられる信号を遅延する回路であれば任意のものを採用することが可能である。
【００４９】
トライステート制御回路17で状態が決定された信号39は、遅延回路159に入力される。遅延回路159は、信号39を遅延する機能を有しており、信号39を遅延した信号169を出力する。信号169は、Nチャネルトランジスタ27のプリドライバ29へと入力される。ここで、電源電圧が変化した際、遅延回路159は、遅延回路157が形成する遅延よりも、大きな遅延または小さな遅延を形成し、Nチャネルトランジスタ27のプリドライバ29へ伝送する信号169のタイミングを、遅延回路157がPチャネルトランジスタ23のプリドライバ25へ伝送する信号161のタイミングよりも、遅くまたは速くし、Nチャネルトランジスタ27が論理レベル0の電流を出力端子13へと流し始めるタイミングを、Pチャネルトランジスタより23が論理レベル1の電流を流し始めるタイミングよりも遅くまたは速くする。
【００５０】
図７は、図６の遅延回路159の構成の一例を示す回路図である。図７において、遅延回路159は、インバータ遅延回路171と、バイアス回路173を有している。インバータ遅延回路171は、遅延回路159内に存在し、P型トランジスタであるPチャネルトランジスタ175、177と、N型トランジスタであるNチャネルトランジスタ179、181が多段に縦積みに接続されたトランジスタ縦積段183、185を２つ有している。トランジスタ縦積段183、185は同じ構成をしているため、トランジスタ縦積段183についてのみ具体的に説明すると、Nチャネルトランジスタ179の上にNチャネルトランジスタ181が縦積みされ、さらにその上にPチャネルトランジスタ175が縦積みされ、さらにその上にPチャネルトランジスタ177が縦積みされている。またNチャネルトランジスタ179は、ソースが接地され、ドレインが縦積みされるNチャネルトランジスタ181のソースと連接している。またPチャネルトランジスタ177は、ドレインが電源と連接し、ソースが縦積みするPチャネルトランジスタ175のドレインと連接している。またNチャネルトランジスタ181は、ドレインがPチャネルトランジスタ175のソースと連接されている。さらに、Nチャネルトランジスタ179、181とPチャネルトランジスタ175、177は、それぞれのゲート側でも連接している。
【００５１】
2つ存在するトランジスタ縦積段183、185のうち、トランジスタ縦積段183は、遅延回路159内のトライステート制御回路17側に位置し、またトランジスタ縦積段185は、遅延回路159内のNチャネルトランジスタ27のプリドライバ29側に位置しており、それぞれの中央で連接されている。具体的には、トランジスタ縦積段183のPチャネルトランジスタ175とNチャネルトランジスタ181との連接点187と、トランジスタ縦積段185のゲート側の実質的に中央189とが連接されている。なお、トランジスタ縦積段183のゲート側の実質的に中央191は、トライステート制御回路17と連接する接続線39と連接しており、また、トランジスタ縦積段185のPチャネルトランジスタ175とNチャネルトランジスタ181との連接点193は、Nチャネルトランジスタ27のプリドライバ29と連接する接続線169と連接している。
【００５２】
なお、本実施例では、トランジスタ縦積段を２つ採用したが、本発明はこれに限定するわけではなく、差動出力回路の目的に合わせて任意の数を採用することが可能である。また、トランジスタ縦積段を構成するP型トランジスタの数とN型トランジスタの数も本実施例に限定するわけではなく、任意の数を採用することが可能である。なお、あまりにも多くのトランジスタを縦積みにすると、回路の占める面積が大きくなってしまうため、採用するP型トランジスタとN型トランジスタの数は、ぞれぞれ、好ましくは5個以下、より好ましくは3個以下にするとよいが、本発明はこれに限定するわけではない。またトランジスタを縦積みにする順も本実施例に限定するわけではなく、任意の順を採用することが可能である。
【００５３】
バイアス回路173は、遅延回路159内に存在し、インバータ遅延回路171のトランジスタ縦積段183、185が有するトランジスタのうち、任意のトランジスタのゲートと接続し、接続したゲートの電位を制御する役割を果たしている。本実施例では、トランジスタ縦積段183、185がそれぞれ有するNチャネルトランジスタ179、181とPチャネルトランジスタ175、177のうち、Nチャネルトランジスタ181のゲート195と、Pチャネルトランジスタ173のゲート197の、２つのゲートとバイアス回路173とがそれぞれ連接され、バイアス回路173によって電位が制御されている。なおバイアス回路173で電位を制御するトランジスタは、本実施例に限定するわけではなく、トランジスタ縦積段に存在する任意のトランジスタにすることが可能である。
【００５４】
またバイアス回路173には、抵抗199と抵抗201の、２つの抵抗が存在しており、抵抗199と抵抗201が実質的に同じ値になるよう抵抗を分割して、作動出力回路151に入力される電源電圧の実質的に半分に相当する電位を発生し、連接しているNチャネルトランジスタ181のゲート195と、Pチャネルトランジスタ173のゲート197に流す。例えば、電源電圧が3.3Vである場合は、流れる電圧は、1.65Vの電圧である。
【００５５】
このような構成の遅延回路159では、電源電圧の変化に応じて、遅延回路157、すなわち従来の遅延回路が形成する遅延よりも、形成する遅延を変化させることが可能になる。具体的には、電源電圧が変化した際には、遅延回路159は、遅延回路157が形成する遅延の約2倍の遅延、または約1/2の遅延を形成することが可能である。その結果、電源電圧の変化が生じてもクロスポイントを基準とする電位に近づけることが可能になる。例えば3.3Vから3.6Vへ上がる場合のように、電源電圧が上がった場合は、遅延回路159は、遅延回路157が形成する遅延の約1/2の大きさの遅延を形成するため、信号169を伝送するタイミングが、信号161が伝送されるタイミングよりも速くなって、Nチャネルトランジスタ27が論理レベル0の電流を流し始めるタイミングが、Pチャネルトランジスタ23が論理レベル1の電流を流し始めるタイミングよりも速くなる。よってクロスポイントを基準とする電位に近づけることが可能になる。逆に3.3Vから3.0Vへ下がる場合のように、電源電圧が下がった場合では、遅延回路159は、遅延回路157が形成する遅延の約2倍の大きさの遅延を形成して、信号169を伝送するタイミングを信号161が伝送されるタイミングよりも遅くさせる。よって、Nチャネルトランジスタ27が論理レベル0の電流を流し始めるタイミングが、Pチャネルトランジスタ23が論理レベル1の電流を流し始めるタイミングよりも遅くなるため、クロスポイントを基準とする電位に近づけることが可能になる。
【００５６】
図８は、図６の差動出力回路151において、電源電圧が低電位側に変化した場合のDP信号13とDM信号15の動作波形の概念図である。図８において、動作波形211は、図６の正信号出力回路153で出力されるDP信号13の動作波形である。また、動作波形213は、図６の負信号出力回路155で出力されるDM信号15の動作波形である。動作波形211と動作波形213は、基準とする波形であって、例えば電源電圧の変化等が存在しない場合の波形であり、本実施例では電源電圧3.3Vのときの波形を示している。また、動作波形211と動作波形213の交点のクロスポイント215は、設計時に設定されたクロスポイント、すなわち、基準とする電位であり、本実施例では、クロスポイント215は電源電圧3.3Vの1/2の電位である1.65Vである。
【００５７】
ここで、従来の差動出力回路では、電源電圧が3.3Vから3.0Vへと変化すると、負信号出力回路で出力されるDM信号の立ち上がり波形は、論理レベル1が3.0Vと変化するのに対して論理レベル0が変化しないため、動作波形213に比べて傾きがなだらかな波形である動作波形217となる。また、従来の差動出力回路では、電源電圧が3.3Vから3.0Vへと変化すると、正信号出力回路が出力するDP信号の立ち下がり波形もDM信号の立ち上がり波形と同様に、論理レベル1が3.0Vと変化するのに対して論理レベル0が変化しないため、動作波形211に比べて傾きがなだらかな波形である動作波形219となる。よって、このときのクロスポイント221はクロスポイント215よりも下方に位置するようになり、電位は1.65から1.5Vへと変化してしまう。
【００５８】
一方、本実施例の差動出力回路151において、電源電圧が3.3Vから3.0Vへと変化すると、負信号出力回路155で出力されるDM信号15の動作波形217は、従来の差動出力回路の負信号出力回路が出力するDM信号と実質的に同じ波形となり、動作波形213に比べて傾きがなだらかな波形である動作波形217となる。これは、本発明の差動出力回路151の負信号出力回路155では、論理レベル1が3.0Vと変化するのに対して論理レベル0が変化しないこと、および、本実施例の差動出力回路151における遅延回路157は従来の差動出力回路と同じ遅延回路であるため、電源電圧が変化しても遅延回路157によって形成される遅延が実質的に変化しないことに起因する。
【００５９】
また本発明の差動出力回路151において、電源電圧が3.3Vから3.0Vへと変化すると、正信号出力回路153から出力されるDP信号13は、DM信号15よりも遅延時間t2遅くなる。換言すれば、遅延回路159によってDP信号13の立ち下がりのタイミングが、DM信号15立ち上がりのタイミングよりも遅延時間t2遅くなる。これは、遅延回路159では、電源電圧が下がると、形成する遅延が変化することに起因する。つまり、遅延回路159は電源電圧が低電位側に変化すると遅延回路157よりも大きい遅延を形成し、その結果、Nチャネルトランジスタ27のプリドライバ29へ信号169を伝送するタイミングを遅くさせる。よって、Nチャネルトランジスタ27が論理レベル0の電流を流し始めるタイミングを、Pチャネルトランジスタ23が論理レベル1の電流を流し始めるタイミングよりも遅延時間t2遅くさせることが可能になる。よって、この場合のDP信号13の動作波形223は、波形の形は従来の差動出力回路による動作波形219と実質的に同じであるが、立ち下がり始めるタイミングが動作波形219よりも遅延時間t2遅くなった波形となるため、このときのクロスポイント225を、従来の差動出力回路によるクロスポイント221よりも上方に位置させることが可能になり、基準とするクロスポイント215に近づけることが可能になる。
【００６０】
結局、本発明の差動出力回路では、電源電圧が3.3Vから3.0Vへと変化した際のクロスポイントを、従来の差動出力回路によるクロスポイントよりも上方に位置させることが可能になり、基準とするクロスポイントにより近づけることが可能になる。とくに遅延回路159で信号を遅延させるだけで電源電圧の変化によるクロスポイントの変動の幅を小さくすることが可能であるため、例えば電源電圧とクロスポイントを比較する場合等のように余計な素子を使用する必要がない。よって、簡単な構成で、電源電位の変化によるクロスポイントの変動を小さくした回路を得ることが可能であり、製造コストが上がってしまうことを防ぐことが可能である。
【００６１】
なお図示しないが、電源電圧が、例えば3.3Vから3.6Vへと変化する場合のように、高電位側に変化した場合であっても、遅延回路159によって形成される遅延は、遅延回路157によって形成される遅延よりも小さくなるため、DP信号13の立ち下がりのタイミングが、DM信号15の立ち上がりのタイミングよりもより速くなり、クロスポイントを基準とする電位に近づけることが可能である。
【００６２】
なお図８では、AP信号が論理レベル0、AM信号が論理レベル1のときのDP信号13とDM信号15の動作波形について説明したが、AP信号が論理レベル1、AM信号が論理レベル0のときは、DP信号13とDM信号15が入れ替わった状態、すなわち、DP信号が立ち上がる波形となりDM信号が立ち下がる波形となるだけであって他は同じである。また、本実施例では、遅延回路159を、遅延回路157が形成する遅延よりも大きいまたは小さい遅延を形成するように構成したが、本発明はこれに限定するわけではなく、例えば、本実施例とは逆に、遅延回路157を、遅延回路159が形成する遅延よりも大きいまたは小さい遅延を形成するように構成することも可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の差動出力回路の実施例の構成を示す回路図である。
【図２】AP信号とAM信号の動作波形の概念図である。
【図３】図１の遅延回路の構成の一例を示す回路図である。
【図４】図１の遅延回路の構成の一例を示す回路図である。
【図５】Pチャネルトランジスタが信号を遅く伝えるように仕上がった場合のDP信号とDM信号の動作波形の概念図である。
【図６】本発明の別の差動出力回路の実施例の構成を示す回路図である。
【図７】図６の遅延回路の構成の一例を示す回路図である。
【図８】電源電圧が低電位側に変化した場合のDP信号とDM信号の動作波形の概念図である。
【符号の説明】
【００６４】
1  差動出力回路
3  正信号出力回路
5  負信号出力回路
7  AP信号
9  AM信号
11  EB信号
13  DP信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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