(57)【要約】【課題】メモリアレーの複雑化及び面積増加をすることなくビット線外乱を抑制する。【解決手段】メモリアレイを有する集積回路２００であり、そのメモリセル２０５，２０６は、電気的に絶縁された多数の半導体領域で複数の共通ビット線２０７を共有するように構成されている。所定の半導体領域は一般的にタブ２０３，２０４であるが、そのタブで形成されるメモリセルが書き込み動作のためにアクセスされる場合にはそのタブは所定の電圧にバイアスされ、他の場合にはそのタブは別の電圧にバイアスされる。同じビット線２０７に沿って多くのメモリセルがあるが、プログラミング期間中では、選択されたメモリセルだけがタブ・バイアスによる外乱を受ける。選択されない複数のタブにおける他のメモリ素子はビット線外乱から保護される。【選択図】図２
2007150343.tif 000002
【特許請求の範囲】
【請求項１】
ワード線によってアクセスされるロー（行）及びビット線によってアクセスされるカラム（列）に配列された複数のメモリセルを有する集積回路であって、
ａ）第１の半導体領域に形成された前記メモリセルの第１のグループと、
ｂ）前記第１の半導体領域から電気的に絶縁された第２の半導体領域に形成された前記メモリセルの第２のグループと、
ｃ）前記第１のグループ及び前記第２のグループの間に延在するビット線と
を備え、
ｄ）前記第１及び第２の半導体領域のうちの選択された一方の半導体領域に形成されている１つのグループの１つのセルが書き込み動作のためにアクセスされたときは前記選択された一方の半導体領域が所定の電圧にバイアスされ、前記選択された一方の半導体領域におけるいずれのセルも書き込み動作のためにアクセスされないときは前記選択された一方の半導体領域が前記所定の電圧とは異なる電圧にバイアスされることを特徴とするメモリセルを有する集積回路。
【請求項２】
前記メモリセルは、ＥＥＰＲＯＭセルであることを特徴とする請求項１記載の集積回路。
【請求項３】
前記ＥＥＰＲＯＭセルには２次電子注入の補助によって情報が記憶されることを特徴とする請求項２記載の集積回路。
【請求項４】
前記第１及び第２の半導体領域のうち選択された一方の半導体領域に前記所定の電圧の電源を選択的に接続するマルチプレクサをさらに備えたことを特徴とする請求項１記載の集積回路。
【請求項５】
前記第１の半導体領域及び前記第２の半導体領域は、所定の不純物が注入されたタブ領域であり、所定の不純物のタイプとは反対のタイプの不純物が注入された下地層の半導体領域に形成されていることを特徴とする請求項１記載の集積回路。
【請求項６】
ワード線によってアクセスされる行及びビット線によってアクセスされるカラムに配列された複数のメモリセルを有し、前記メモリセルの第１のグループは第１の半導体領域に形成され、前記メモリセルの第２のグループは前記第１の半導体領域から電気的に絶縁された第２の半導体領域に形成された集積回路への情報記憶方法であって、
ａ）前記第１及び第２の半導体領域のうちの選択された一方の半導体領域に形成されている１つのグループの１つのセルが書き込み動作のためにアクセスされたときは前記選択された一方の半導体領域を所定の電圧によってバイアスし、
ｂ）前記選択された一方の半導体領域におけるいずれのセルも書き込み動作のためにアクセスされないときは前記選択された一方の半導体領域を前記所定の電圧とは異なる電圧によってバイアスすることを特徴とする集積回路への情報記憶方法。
【請求項７】
前記メモリセルは、ＥＥＰＲＯＭセルであることを特徴とする請求項６記載の集積回路への情報記憶方法。
【請求項８】
前記ＥＥＰＲＯＭセルには２次電子注入の補助によって情報が記憶されることを特徴とする請求項７記載の集積回路への情報記憶方法。
【請求項９】
前記第１及び第２の半導体領域のうち選択された１つの領域に前記所定の電圧の電源を選択的に接続するマルチプレクサをさらに備えたことを特徴とする請求項６記載の集積回路への情報記憶方法。
【請求項１０】
前記第１の半導体領域及び前記第２の半導体領域は、所定の不純物が注入されたタブ領域であり、所定の不純物のタイプとは反対のタイプの不純物が注入された下地層の半導体領域に形成されていることを特徴とする請求項１記載の集積回路への情報記憶方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを有する集積回路及びこの集積回路への情報記憶方法に関する。
【背景技術】
【０００２】
電気的にプログラム可能なリード・オンリー・メモリ（ＥＥＰＲＯＭ）は、不揮発性メモリを必要とする様々な応用分野に使用されている。特に、いわゆる「フラッシュ」ＥＥＰＲＯＭが近年注目を集めたのは、一度にすべてのアレーの情報を消去できるためである。フラッシュＥＥＰＲＯＭは、メモリに再プログラムするための時間を低減する。特に、２次電子注入がＪ．Ｂｕｄｅ等によって発明されたが、それはフラッシュＥＥＰＲＯＭの低消費電力及びスケーラブル・プログラミング手法である。例えば、この発明とともに共同で譲渡された米国特許５，６５９，５０４を参照する。
【０００３】
上記特許に記載されている内容に基づくＥＥＰＲＯＭの例を図１に示す。図１におけるＥＥＰＲＯＭは２重多結晶シリコンＭＯＳＦＥＴのスタック・ゲート構造になっている。図１におけるＥＥＰＲＯＭは、半導体領域１００、ソース領域１１０、ドレイン領域１２０、チャネル１３０、フローティング・ゲート１４０、及びコントロール・ゲート１６０を有する従来のＥＥＰＲＯＭである。フローティング・ゲート１４０は多結晶シリコン層であり、第１の酸化シリコン層１５０及び第２の酸化シリコン層１７０によって、半導体領域１００及びコントロール・ゲート１６０からそれぞれ絶縁されている。
【０００４】
第１の酸化シリコン層１５０は十分に薄く、約１００オングストロームかそれ以下であり、このためファウラー・ノルトハイム（ＦＮ）トンネルによって又は熱電子注入によって、電子がその中を通り抜ける。半導体領域１００は、一般的には不純物が注入された下地層の領域（図示せず）に形成された所定の導電性タイプからなるタブ領域である。あるいは、一般的にはその所定の導電性タイプからなる下地層のウエハー基板（図示せず）に形成された反対の不純物タイプの別のタブ領域である。他の詳細な動作及び実施形態については上記特許に記載されている。
【０００５】
メモリのアレーは複数のロー（行）及び複数のカラム（列）に配列され、ローは一般的に水平で表されカラムは垂直で表される。ロー導電体は通常「ワード線」と呼ばれ、セルに情報を記憶（すなわち書き込み）するため及びセルから情報を検索（すなわち読み出し）するためにメモリセルを活性化する。通常の場合、ワード線はある１つの電界効果トランジスタのゲートに接続され、その素子自身に情報を記憶するか、あるいは情報記憶用の他の素子にアクセスすることができる。
【０００６】
カラム導電体は通常「ビット線」と呼ばれ、そのトランジスタがワード線によってアクセスされた後に、記憶領域への電荷の転送（すなわち書き込み）及び記憶領域の電荷の検索（すなわち読み出し）のために、一般的には電界効果トランジスタのドレインに接続している。これに匹敵する接続が形成されるのは、電界効果デバイスよりもむしろバイポーラメモリデバイスに使用される場合である。
【０００７】
上記米国特許における複数の素子はタブへの電子注入の効果を得るためにドレイン・タブ・バイアスを用いているので、複数の素子が選択的にイネーブルになったりディスエーブルになったりできるのは、１つの素子又は複数の素子からなる１つのアレーへのサブ電圧の変化によってである。例えば、上記特許の図６に示された複数のＥＥＰＲＯＭセルからなる１つのアレーにおいて、そのアレーが２つのサブ・アレーに分割されている。個々のサブ・アレーに対するタブ接続は、１つのサブ・アレー線に共通に接続されている。複数のサブ・アレー線は互いに絶縁されているので、１つのサブ・アレー線におけるタブ電圧は、他のサブ・アレー線におけるタブ電圧とは別に変調されることが可能である。
【０００８】
上記発明における素子がプログラムされ得るのは、タブ電圧が−５ボルト以下の場合だけである。このため個々のサブ・アレーにおける１つのセルが選択解除されるのは、そのサブ・アレーへのタブ電圧の立ち上がりのときであり（すなわち、タブ電圧をその基板電圧よりも高くするときであり）、そのサブ・アレーの中のそのセルが選択解除されることになる。なお、詳細な動作については、上記特許に記載されている。しかしながら、注目すべきことは１つのサブ・アレーから他のサブ・アレーに延びている共通の複数のワード線を複数のサブ・アレーで共有していることである。
ビット線の方向に沿った素子の選択及び選択解除の目的のために、異なるワード線バイアスが十分にある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
メモリセルの「ビット線外乱」とは、所定のビット線上の１つのセルが書き込み動作のために選択されたときに、そのビット線に沿ったアクセスされていない複数のセルへの外乱のことである。特に、不揮発性メモリのセルはビット線外乱に対するマージンをできるだけ大きく採らなければならない。というのも、一般的にセルの情報はリフレッシュされないので、長い期間情報を保持することが必要だからである。
【００１０】
最近の試験結果で分かっていることは、２次電子注入を用いるＥＥＰＲＯＭセルのビット線外乱マージンは、従来のチャンネル熱電子注入を用いるＥＥＰＲＯＭセルよりも小さいことである。ビット線外乱を低減する既存の方法には、１つの大きなアレーを多くの小さなサブ・アレーに分離した構成にするか、又は、分割ビット線の構造を用いる。しかし、いずれの方法においても付加的なデコードの必要性によって、相当の複雑さと面積とがそのメモリアレイに追加されることになる。
【００１１】
本発明は上記課題を解決するものであり、その概要は以下のようなものである。すなわち、本発明は、メモリアレイを有する集積回路であり、そのメモリ素子は、電気的に絶縁された多数の半導体領域で複数の共通ビット線の組を共有するように構成されている。所定の半導体領域は一般的にタブであるが、そのタブで形成されるメモリセルが書き込み動作のためにアクセスされる場合にはそのタブは所定の電圧にバイアスされ、他の場合にはそのタブは別の電圧にバイアスされる。この技術が特に有利となるのは、セルのプログラミングを援助するために２次電子注入を用いるフラッシュＥＥＰＲＯＭメモリセルに使用する場合である。
【課題を解決するための手段】
【００１２】
本発明は、ワード線によってアクセスされるロー及びビット線によってアクセスされるカラムに配列された複数のメモリセルを有する集積回路であって、
ａ）第１の半導体領域に形成された前記メモリセルの第１のグループと、
ｂ）前記第１の半導体領域から電気的に絶縁された第２の半導体領域に形成された前記メモリセルの第２のグループと、
ｃ）前記第１のグループ及び前記第２のグループの間に延在するビット線とを備え、
ｄ）前記第１及び第２の半導体領域のうちの選択された一方の半導体領域に形成されている１つのグループの１つのセルが書き込み動作のためにアクセスされたときは前記選択された一方の半導体領域が所定の電圧にバイアスされ、前記選択された一方の半導体領域におけるいずれのセルも書き込み動作のためにアクセスされないときは前記選択された一方の半導体領域が前記所定の電圧とは異なる電圧にバイアスされる集積回路を提供する。
【００１３】
また、本発明は、ワード線によってアクセスされるロー及びビット線によってアクセスされるカラムに配列された複数のメモリセルを有し、前記メモリセルの第１のグループは第１の半導体領域に形成され、前記メモリセルの第２のグループは前記第１の半導体領域から電気的に絶縁された第２の半導体領域に形成された集積回路への情報記憶方法であって、
ａ）前記第１及び第２の半導体領域のうちの選択された一方の半導体領域に形成されている１つのグループの１つのセルが書き込み動作のためにアクセスされたときは前記選択された一方の半導体領域を所定の電圧によってバイアスし、
ｂ）前記選択された一方の半導体領域におけるいずれのセルも書き込み動作のためにアクセスされないときは前記選択された一方の半導体領域を前記所定の電圧とは異なる電圧によってバイアスする集積回路への情報記憶方法を提供する。
【発明を実施するための最良の形態】
【００１４】
以下、メモリ素子が電気的に絶縁された少なくとも２つの半導体領域で複数の共通ビット線の組を共有するように構成されたメモリアレイを有する集積回路について詳細に説明する。電気的に絶縁された複数領域は、この実施形態においては「タブ」として例示している。
【００１５】
図２について説明すると、集積回路２００はｐ型基板２０１で形成され、そのメモリアレーはｎ型タブ２０２で構成され基板２０１に形成されている。第１のメモリセルのグループは、図示されているセル２０５を含めて、第１のｐ型タブ２０３に形成されている。また、第２のメモリセルのグループは、図示されているセル２０６を含めて、第２のｐ型タブ２０４に形成されている。２つのｐ型タブはいずれも、下地層のｎ型タブ２０２に形成されている。
【００１６】
図から分かるように、その２つのタブは、下地層のｎ型タブ２０２における１つの領域２１７によって分離されており、その下地層のｎ型タブ２０２はこれらのタブが形成されているシリコン・ウエハーの最上面に達している。その複数のメモリセルは、読み出し動作及び書き込み動作のために１つのビット線ＢＬ０を介してアクセスされる。そのビット線ＢＬ０はカラム導電体２０７であり、第１のグループの複数のセルから第２のグループの複数のセルまで延びているとともに、タブ２０３とタブ２０４とを分離している領域２１７を通り越している。
【００１７】
さらに、その複数のメモリセルは、ワード線ＷＬ０（ロー導電体２０８）及びワード線ＷＬ１（ロー導電体２０９）によってもアクセスされる。複数のカラム・デコーダ（図示せず）が複数のビット線を駆動し、複数のロー・デコーダ（図示せず）が複数のワード線を駆動することについては、この実施形態における公知の原理に基づいて明らかにされる。
【００１８】
第１及び第２の複数のグループにおける所定の１つのグループ内の１つのメモリセルにアクセルするためには、そのワード線はＶｄｄにバイアスされ、そのグループが属するｐ型タブは使用されるメモリセルのタイプに合った適正な電圧、この場合の例では−３ボルトにバイアスされる。このことはマルチプレクサ２１０によって実行され、選択的にバイアス電圧をかける経路を指定し、タブ２０３が選択されるときはワード線２１１とし、タブ２０４が選択されるときはワード線２１３に代える。導線２１１及び２１３は、より不純物濃度の高い（ｐ＋）タブ・タイ領域２１２及び２１４を介して、それぞれのタブに接続されている。選択されないタブは異なる電位、この場合の例ではグラウンド（０ボルト）にバイアスされ、選択されないグループにおける複数のメモリセルの外乱を抑制する電位が選択される。
【００１９】
本発明の実施形態においては、各グループを形成するｐ型タブは６４本のワード線を有する。このため、例えば、同じビット線に沿って５１２個のフラッシュＥＥＰＲＯＭメモリ素子が可能であるが、プログラミング期間中においては、選択されたタブにおける５１２個のフラッシュＥＥＰＲＯＭメモリ素子のうちの６４個だけは、負のタブバイアス（例えば、−３ボルト）によって外乱を受ける。選択されない（例えば、グラウンドに接続された）タブに存在する他の複数のセルは、そのビット線の外乱から保護されている。プログラム外乱のマージンはビット線ごとに設けられたタブの数に依存するので、そのマージンを数桁の大きさで改良することができる。さらに、タブのデコーディングのために必要とされた追加回路（例えば、マルチプレクサ）は、従来技術で使用されている分割ビット線構造と比較すれば、極めて小さい。
【００２０】
図３について説明する。この図は図２に示したメモリアレーを実現する集積回路の断面図であり、同じ要素は同じ参照番号で表されている。基板の表面に積層された様々な誘電層、絶縁された複数のゲート、及び他の導電性の複数の領域は、説明の簡便のために省略されている。ｐ型基板２０１は、その内部にｎ型タブ２０２が形成されている。そのｎ型タブ２０２は内部に２つのｐ型タブ２０３及び２０４が形成され、ｎ型タブ２１７によって分離されている。
【００２１】
２つのｐ型タブと１つのｎ型タブとの間のｐ−ｎ接合は、ｐ型タブがｎ型タブに対して負にバイアスされているときは、ｐ型タブ同士は電気的に絶縁されている。各ｐ型タブには、それぞれのグループのメモリセルが形成されている。例えば、ｐ型タブ２０３には、ＥＥＰＲＯＭフローティング・ゲート・セルが形成され、その構成はソース領域３０６、ドレイン領域３０７、フローティング・ゲート３１１、及びコントロール・ゲート３１２となっている。同様に、ｐ型タブ２０４にはＥＥＰＲＯＭセルが形成され、その構成はソース領域３０９、ドレイン領域３１０、フローティング・ゲート３１４、及びコントロール・ゲート３１５となっている。
【００２２】
図から明らかなように、２つのソースはグラウンド（０ボルト）に接続され、２つのドレインはドレイン電極を介して同じカラム導電体２０７に接続されている。２つのコントロール・ゲートは、ゲート電極を介して別々のロー導電体２０８及び２０９に接続されている。さらに、ｐ型タブ２０３はｐ＋型タブ・タイ２１２を介してタブ選択線２１１に接続され、ｐ型タブ２０４はｐ＋型タブ・タイ２１４を介してタブ選択線２１３に接続されている。
【００２３】
上記の説明は単一のアレーに関してであり、そのアレーが別々にアクセスされる異なるタブに形成されたメモリ素子を有する。ところが、マルチ・アレーは、各々のアレーが独自のロー・デコーダ及びカラム・デコーダを有し、マルチ・アレーもまた単一の集積回路の上で実現され、アレーの各々はこの発明の技術によるマルチ・タブを利用する。分割されたビット線及び又は分割されたワード線を利用する様々な技術もまた、この発明の技術によって実行され、必要ならば、メモリセルのアクセスの高速化のため、上記のビット線外乱の抑制のため、又はその他の目的のために実行される。
【００２４】
さらに、明らかなことは、上記した技術は、アクセスされるメモリセルのタイプにかかわらず、所定の１つのビット線のアクセスによって発生した外乱を抑制することに用いられることである。すなわち、電荷蓄積セル、電磁的セル、光電的セル、及びその他のタイプのセルの種々の形態を含め、不揮発性メモリの他の様々なタイプを有するメモリセルは、そこに提供される抑制された外乱のマージンから利益を得ることができる。上記の特有の電圧のレベル及び極性について明らかなことは、その適切な値はアクセスされるメモリセルのタイプとその集積回路の設計及び動作についての他の様々な条件に依存するということである。
【００２５】
以上説明したように、内部にメモリセルが形成された半導体領域は、不純物が注入された複数のタブ領域であり、そのタブとは反対の不純物タイプの半導体下地層とそのタブとの間の半導体接合によって、複数のタブ領域が互いに絶縁されている。しかしながら、誘電体絶縁（例えば、酸化シリコン、窒化シリコンその他）の使用は、それに加えあるいはそれに代えて、接合絶縁を使用することになる。また、内部にメモリセルが形成された半導体領域は、下地層の半導体基板に形成された領域と言うより、実際は成長された領域と言える。
【００２６】
この実施形態では２つの近接したタブ領域について説明したが、明らかなことは、共通のビット線が２つ以上の半導体領域にわたって延在していることである。
【図面の簡単な説明】
【００２７】
【図１】従来技術による１つのタブにおけるフラッシュＥＥＰＲＯＭセルの実施形態を示す図。
【図２】本発明による複数のビット線を共用するマルチ・タブにおけるフラッシュＥＥＰＲＯＭメモリセルのアレーを示す図。
【図３】図２のアレーの断面図。
【符号の説明】
【００２８】
１００  半導体基板
１１０  ソース領域
１２０  ドレイン領域
１３０  チャンネル
１４０  フローティング・ゲート
１５０、１７０  酸化シリコン
１６０  コントロール・ゲート
２００  集積回路
２０１  ｐ型基板
２０２  ｎ型タブ
２０３  第１のｐ型タブ
２０４  第２のｐ型タブ
２０５、２０６  セル
２０７  カラム導電体
２０８、２０９  ロー導電体
２１０  マルチプレクサ
２１１、２１３  導線
２１２、２１４  ｐ＋タブ・タイ領域
３０７、３１０  ドレイン領域
３０６、３０９  ソース領域
３１１、３１４  フローティング・ゲート
３１２、３１５  コントロール・ゲート
【図１】
2007150343.tif 000003
【図２】
2007150343.tif 000004
【図３】
2007150343.tif 000005