(57)【要約】      （修正有）【課題】入力信号の反射を低減して高利得な半導体装置を提供する。【解決手段】実装基板１１と、実装基板１１上に実装された半導体パッケージ１２とを備え、実装基板１１は、基板本体と、基板本体の表面に形成された入出力線路１４と、基板本体の表面に入出力線路１４から離間して形成された表面接地導体１５と、基板本体の裏面に形成され表面接地導体１５と電気的に接続された裏面接地導体とを有し、半導体パッケージ１２は、入出力線路１４の端部と電気的に接続された入出力端子と、表面接地導体１５と電気的に接続された接地端子と、接地端子上にダイボンドされ入出力端子と電気的に接続された高周波半導体素子とを有し、入出力線路１４と裏面接地導体はマイクロストリップ線路を形成し、表面接地導体１５は、入出力線路１４の端部をアーチ状に取り囲む形状となっている。【選択図】図２
2007335637.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
前記実装基板上に実装された半導体パッケージとを備え、
前記実装基板は、基板本体と、前記基板本体の表面に形成された入出力線路と、前記基板本体の表面に前記入出力線路から離間して形成された表面接地導体と、前記基板本体の裏面に形成され前記表面接地導体と電気的に接続された裏面接地導体とを有し、
前記半導体パッケージは、前記入出力線路の端部と電気的に接続された入出力端子と、前記表面接地導体と電気的に接続された接地端子と、前記接地端子上にダイボンドされ前記入出力端子と電気的に接続された高周波半導体素子とを有し、
前記入出力線路と前記裏面接地導体はマイクロストリップ線路を形成し、
前記表面接地導体は、前記入出力線路の端部をアーチ状に取り囲む形状となっていることを特徴とする高周波半導体装置。
【請求項２】
前記表面接地導体上に、前記入出力線路の端部を取り囲む矩形の半田マスクが設けられていることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
実装基板と、
前記実装基板上に実装された半導体パッケージとを備え、
前記実装基板は、基板本体と、前記基板本体の表面に形成された入出力線路と、前記基板本体の表面に前記入出力線路から離間して形成された表面接地導体と、前記基板本体の裏面に形成され前記表面接地導体と電気的に接続された裏面接地導体とを有し、
前記半導体パッケージは、前記入出力線路の端部と電気的に接続された入出力端子と、前記表面接地導体と電気的に接続された接地端子と、前記接地端子上にダイボンドされ前記入出力端子と電気的に接続された高周波半導体素子とを有し、
前記入出力線路と前記裏面接地導体はマイクロストリップ線路を形成し、
前記接地端子は、前記表面接地導体との接続面において前記入出力線路の端部を取り囲む矩形であり、前記半導体パッケージ内部側において前記入出力線路の端部をアーチ状に取り囲む形状であることを特徴とする高周波半導体装置。
【請求項４】
実装基板と、
前記実装基板上に実装された半導体パッケージとを備え、
前記実装基板は、基板本体と、前記基板本体の表面に形成された入出力線路と、前記基板本体の表面に前記入出力線路から離間して形成された表面接地導体と、前記基板本体の裏面に形成され前記表面接地導体と電気的に接続された裏面接地導体とを有し、
前記半導体パッケージは、前記入出力線路の端部と電気的に接続された入出力端子と、前記表面接地導体と電気的に接続された接地端子と、前記接地端子上にダイボンドされ前記入出力端子と電気的に接続された高周波半導体素子とを有し、
前記入出力線路と前記裏面接地導体はマイクロストリップ線路を形成し、
前記接地端子は、前記入出力線路の端部をアーチ状に取り囲む形状であることを特徴とする高周波半導体装置。
【請求項５】
前記接地端子下に、前記入出力線路の端部を取り囲む矩形の半田マスクが設けられていることを特徴とする請求項４に記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体素子の入力線路としてマイクロストリップ線路を採用した半導体装置に関し、特に入力信号の反射を低減することができる高利得な半導体装置に関するものである。
【背景技術】
【０００２】
ＭＨｚ帯またはＧＨｚ帯の高周波帯で動作する表面実装用の高周波半導体素子が用いられている。通常、この高周波半導体素子はエポキシ樹脂などからなる誘電体基板上に実装される。また、高周波半導体素子の入出力線路には、電気設計の容易さと小面積化の観点からマイクロストリップ線路が採用される場合が多い（例えば、特許文献１参照）。
【０００３】
入出力線路にマイクロストリップ線路を用いた実装基板に半導体パッケージを実装した従来の半導体装置について説明する。図３２は、従来の半導体装置を示す断面図である。そして、図３３は、従来の実装基板を示す上面図であり、図３４は、従来の半導体パッケージを示す上面図である。
【０００４】
実装基板１１は、基板本体１３と、基板本体１３の表面に形成された入出力線路１４と、基板本体１３の表面に入出力線路１４から離間して形成された表面接地導体１５と、基板本体１３の裏面に形成され表面接地導体１５とスルーホール１６を介して電気的に接続された裏面接地導体１７とを有する。そして、入出力線路１４と裏面接地導体１７はマイクロストリップ線路を形成している。
【０００５】
また、半導体パッケージ１２は、入出力線路１４の端部と電気的に接続された金属フレームからなる入出力端子２１と、表面接地導体１５と電気的に接続された接地端子２２と、接地端子２２上にダイボンドされ、ボンディングワイヤ２３を介して入出力端子２１と電気的に接続された高周波半導体素子２４と、これらを封止するモールド樹脂２５とを有する。
【０００６】
また、半導体パッケージ１２は、実装基板１１上に実装する際に半田の表面張力により自己整合的に位置決めされる。この表面張力を有効に働かせるため、従来の表面接地導体１５は矩形であり、実装基板１１上の表面接地導体１５は表面実装される半導体パッケージ１２の接地端子２２より若干（０．１〜０．２ｍｍ程度）大きく設計されている。
【０００７】
【特許文献１】特開２００４−２１４５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、従来の半導体装置に図３２の紙面左より入力信号が伝播してきた場合を考える。端面Ａ−Ａ´から端面Ｂ−Ｂ´までは、入出力線路１４と裏面接地導体１７とから形成されたマイクロストリップ線路の断面は一様であるため、入力信号は無反射で伝播する。端面Ｂ−Ｂ´から端面Ｄ−Ｄ´までは裏面接地導体１７と入出力端子２１又は裏面接地導体１７とボンディングワイヤ２３がマイクロストリップ線路を形成している。この部分の線路インピーダンスは、端面Ａ−Ａ´から端面Ｂ−Ｂ´までの線路インピーダンスと異なることから若干の反射を生じるが、入力信号の伝播モードはマイクロストリップ線路のままであり、通常それほど大きな問題とならない。
【０００９】
しかし、端面Ｄ−Ｄ´で、接地面が裏面接地導体１７から接地端子２２に垂直に移動する。従って、入力信号の進行方向が紙面横方向から紙面上方向へ変化するため、この部分での伝播モードはもはやマイクロストリップではない。このため、端面Ｄ−Ｄ´で入力信号の大きな反射を生じ、半導体装置の利得が低下するという問題があった。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は、入力信号の反射を低減して高利得な半導体装置を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、実装基板と、実装基板上に実装された半導体パッケージとを備え、実装基板は、基板本体と、基板本体の表面に形成された入出力線路と、基板本体の表面に入出力線路から離間して形成された表面接地導体と、基板本体の裏面に形成され表面接地導体と電気的に接続された裏面接地導体とを有し、半導体パッケージは、入出力線路の端部と電気的に接続された入出力端子と、表面接地導体と電気的に接続された接地端子と、接地端子上にダイボンドされ入出力端子と電気的に接続された高周波半導体素子とを有し、入出力線路と裏面接地導体はマイクロストリップ線路を形成し、表面接地導体は、入出力線路の端部を取り囲む形状となっている。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１２】
本発明により、入力信号の反射を低減して高利得な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す縦断面図であり、図２は、図１のＡ−Ａ´における横断面図である。実装基板１１上に半導体パッケージ１２が実装されている。
【００１４】
実装基板１１は、基板本体１３と、基板本体１３の表面に形成された入出力線路１４と、基板本体１３の表面に入出力線路１４から離間して形成された表面接地導体１５と、基板本体１３の裏面に形成され表面接地導体１５とスルーホール１６を介して電気的に接続された裏面接地導体１７とを有する。そして、入出力線路１４と裏面接地導体１７はマイクロストリップ線路を形成している。
【００１５】
また、半導体パッケージ１２は、入出力線路１４の端部と電気的に接続された金属フレームからなる入出力端子２１と、表面接地導体１５と電気的に接続された接地端子２２と、接地端子２２上にダイボンドされ、ボンディングワイヤ２３を介して入出力端子２１と電気的に接続された高周波半導体素子２４と、これらを封止するモールド樹脂２５とを有する。
【００１６】
ここで、本発明では、表面接地導体１５は、入出力端子２１をアーチ状（半円形、楕円形、又はこれらを模擬した直線若しくは曲線からなる形状）に取り囲む形状となっている。このように表面接地導体１５で入出力端子２１を取り囲むことで、表面接地導体１５の端面（Ｂ−Ｂ´端面）での入力信号の反射を低減することができ、特にアーチ状に取り囲むことで更に効果的である。よって、本発明により、高利得な半導体装置を得ることができる。
【００１７】
本発明の効果を検証するため、表面接地導体１５の形状を変えてシミュレーションを実施した。図３は、従来技術に対応する計算用の半導体装置を示す縦断面図であり、図４は、図３のＡ−Ａ´における横断面図である。そして、図５は、本発明の実施の形態１に対応する計算用の半導体装置を示す縦断面図であり、図６は、図５のＡ−Ａ´における横断面図である。また、図７は、比較のための計算用の半導体装置を示す縦断面図であり、図８は、図７のＡ−Ａ´における横断面図である。これらの計算用の半導体装置において、計算量を削減するため、表面接地導体１５とスルーホール１６を一体の金属体とし、それぞれ接地導体２６〜２８としている。
【００１８】
図９は、実施の形態１について最大安定利得及び最大有能電力利得の周波数依存性の計算結果を示す図である。図中、点線は図３、４の装置に対応し、実線は図５、６の装置に対応し、丸印は図７、８の装置に対応する。具体的には、上記の計算用の半導体装置について電磁界計算を実施して得られた半導体パッケージのＳパラメータと、別途取得した半導体素子のＳパラメータとを回路シミュレータで合成して半導体素子の基板実装時のＳパラメータを計算している。計算の結果、本実施の形態によれば、２．３ＧＨｚ以上の半導体装置の最大有能電力利得が、従来技術に比べて約０．５ｄＢ向上することが分かった。
【００１９】
実施の形態２．
図１０は、本発明の実施の形態２に係る半導体装置を示す横断面図である。表面接地導体１５上に、入出力線路１４の端部を取り囲む矩形の半田マスク３１が設けられている。その他の構成は実施の形態１と同様である。これにより、実装位置を正確に定めることができる。
【００２０】
この本実施の形態の効果について詳しく説明する。一般的に表面実装部品は、クリーム半田を用いリフローにて実装基板上に実装される。この際、リフローにより溶けた半田の表面張力により実装位置決めを行う。図１１は、実装基板側のランドと表面実装部品のパッドとの重なりを示す図である。Ｘ方向については、ランド１０１の右辺１０１ｃとパッド１０２の右辺１０２ｃでの半田の表面張力と、ランド１０１の左辺１０１ａとパッド１０２の左辺１０２ａでの半田の表面張力との釣り合いにより、Ｘ方向の実装位置が決まる。同様に、ランド１０１の下辺１０１ｂとパッド１０２下辺１０２ｂでの半田の表面張力と、ランド１０１の上辺１０１ｄとパッド１０２上辺１０２ｄでの半田の表面張力の釣り合いにより、Ｙ方向の実装位置が決まる。このように実装の位置決めを行うので、表面実装部品の正確な位置決めを行うためには、パッドとランドは互いに平行する辺を有することが望ましい。
【００２１】
そこで、本実施の形態では、矩形の半田マスク３１を設けたことにより、表面接地導体１５は入出力端子２１をアーチ状に取り囲む形状としても、半導体パッケージ１２の接地端子２２との接合面に平行な辺を持たすことができるので、実装位置を正確に定めることができる。
【００２２】
実施の形態３．
図１２は、本発明の実施の形態３に係る実装基板を示す上面図である。また、図１３は、本発明の実施の形態３に係る半導体パッケージを示す下面図である。そして、図１４〜１７は、それぞれ本発明の実施の形態３に係る接地端子を示す上面図、側面図、下方から見た斜視図、上方から見た斜視図である。また、図１８は、本発明の実施の形態３に係る半導体装置を示す上面図であり、図１９は図１８のＢ−Ｂ´における断面図である。
【００２３】
このように、接地端子２２は、表面接地導体１５との接続面において入出力線路１４の端部を取り囲む矩形であり、半導体パッケージ１２内部側において入出力線路１４の端部をアーチ状に取り囲む形状である。このような形状の接地端子２２は、ハーフエッチング技術やプレス加工技術その他の加工法により作成することができる。これにより、接地端子２２と表面接地導体１５は接続面において矩形であるため、有効に半田の表面張力が働き、半導体パッケージ１２の実装位置を正確に定めることができる。
【００２４】
通常、高周波伝送にかかわる部分の実装基板１１の厚みは０．４ｍｍ程度であり、例えば３ＧＨｚにおけるガラスエポキシ基板（誘電率４．４）での空間波長４７ｍｍと比較して十分に小さい。また、通常、モールドパッケージ用フレームの厚みは０．２ｍｍ程度と薄い。このため、実装基板１１の裏面接地導体１７と半導体パッケージ１２の接地端子２２で囲まれた部分（図１８のＡ部）には電磁波は入り込まない。よって、実施の形態１と同様の効果が期待できる。
【００２５】
図２０は、本発明の実施の形態３について最大安定利得及び最大有能電力利得の周波数依存性計算結果を示す図である。計算方法は図９の場合と同様である。図中、点線は図４の実装基板に従来の半導体パッケージを実装した半導体装置に対応し、実線は図８の実装基板に従来の半導体パッケージを実装した半導体装置に対応し、丸印は図８の実装基板に実施の形態３に係る半導体パッケージを実装した半導体装置に対応する。計算の結果、本実施の形態によれば、実施の形態１と同様に、２．３ＧＨｚ以上の半導体装置の最大有能電力利得が、従来技術に比べて約０．５ｄＢ向上することが分かった。
【００２６】
実施の形態４．
図２１は、本発明の実施の形態４に係る半導体パッケージを示す下面図であり、図２２は、図２１のＡ−Ａ´における断面図である。そして、図２３は、本発明の実施の形態４に係る接地端子を示す斜視図である。図示のように、接地端子２２は、入出力線路１４の端部をアーチ状に取り囲む形状である。これにより、入力信号の反射を低減することができ、高利得な半導体装置を得ることができる。そして、接地端子２２下に、入出力線路１４の端部を取り囲む矩形の半田マスク３２が設けられている。これにより、表面接地導体１５との接合面に平行な辺を持たすことができるので、実装位置を正確に定めることができる。
【００２７】
実施の形態５．
本実施の形態は、半導体パッケージを多層誘電体基板で作成した例である。図２４は、本発明の実施の形態５に係る多層誘電体基板を示す縦断面図であり、図２５は図２４のＡ−Ａ´での横断面図、図２６は図２４のＢ−Ｂ´での横断面図、図２７は図２４のＣ−Ｃ´での横断面図である。半導体パッケージ４１は中空になっており、上部にふた４２が設けられている。半導体パッケージ４１内には上層メタライズ層４３が設けられ、スルーホール４４を介して半導体パッケージ４１下面の裏面メタライズ層４５に電気的に接続されている。また、半導体パッケージ４１下面には、実装基板の表面接地導体と接続される裏面メタライズ層４６が形成されている。
【００２８】
裏面メタライズ層４５の下面には、実装基板の入出力線路の端部と電気的に接続される入出力端子４７が形成されている。裏面メタライズ層４６は、入出力線路の端部をアーチ状に取り囲む形状である。そして、裏面メタライズ層４６下に薄い矩形の金属体４８が設けられている。これにより、実施の形態３と同様の効果を得ることができる。
【００２９】
実施の形態６．
本実施の形態は、半導体パッケージを多層誘電体基板で作成した例である。図２８は、本発明の実施の形態６に係る多層誘電体基板を示す縦断面図であり、図２９は図２８のＡ−Ａ´での横断面図、図３０は図２８のＢ−Ｂ´での横断面図、図３１は図２８のＣ−Ｃ´での横断面図である。半導体パッケージ４１内には上層メタライズ層５１が設けられ、スルーホール５２を介して半導体パッケージ４１下面の裏面メタライズ層５３に電気的に接続されている。そして、上層メタライズ層５１は入出力線路の端部をアーチ状に取り囲む形状であり、裏面メタライズ層５３は矩形である。その他の構成は実施の形態５と同様である。これにより、実施の形態３と同様の効果を得ることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１に係る半導体装置を示す縦断面図である。
【図２】図１のＡ−Ａ´における横断面図である。
【図３】従来技術に対応する計算用の半導体装置を示す縦断面図である。
【図４】図３のＡ−Ａ´における横断面図である。
【図５】本発明の実施の形態１に対応する計算用の半導体装置を示す縦断面図である。
【図６】図５のＡ−Ａ´における横断面図である。
【図７】比較のための計算用の半導体装置を示す縦断面図である。
【図８】図７のＡ−Ａ´における横断面図である。
【図９】実施の形態１について最大安定利得及び最大有能電力利得の周波数依存性の計算結果を示す図である。
【図１０】本発明の実施の形態２に係る半導体装置を示す横断面図である。
【図１１】実装基板側のランドと表面実装部品のパッドとの重なりを示す図である。
【図１２】本発明の実施の形態３に係る実装基板を示す上面図である。
【図１３】本発明の実施の形態３に係る半導体パッケージを示す下面図である。
【図１４】本発明の実施の形態３に係る接地端子を示す上面図である。
【図１５】本発明の実施の形態３に係る接地端子を示す側面図である。
【図１６】本発明の実施の形態３に係る接地端子を下方から見た斜視図である。
【図１７】本発明の実施の形態３に係る接地端子を上方から見た斜視図である。
【図１８】本発明の実施の形態３に係る半導体装置を示す上面図である。
【図１９】図１８のＢ−Ｂ´における断面図である。
【図２０】本発明の実施の形態３について最大安定利得及び最大有能電力利得の周波数依存性計算結果を示す図である。
【図２１】本発明の実施の形態４に係る半導体パッケージを示す下面図である。
【図２２】図２１のＡ−Ａ´における断面図である。
【図２３】本発明の実施の形態４に係る接地端子を示す斜視図である。
【図２４】本発明の実施の形態５に係る多層誘電体基板を示す縦断面図である。
【図２５】図２４のＡ−Ａ´での横断面図である。
【図２６】図２４のＢ−Ｂ´での横断面図である。
【図２７】図２４のＣ−Ｃ´での横断面図である。
【図２８】本発明の実施の形態６に係る多層誘電体基板を示す縦断面図である。
【図２９】図２８のＡ−Ａ´での横断面図である。
【図３０】図２８のＢ−Ｂ´での横断面図である。
【図３１】図２８のＣ−Ｃ´での横断面図である。
【図３２】従来の半導体装置を示す断面図である。
【図３３】従来の実装基板を示す上面図である。
【図３４】従来の半導体パッケージを示す上面図である。
【符号の説明】
【００３１】
１１  実装基板
１２  半導体パッケージ
１３  基板本体
１４  入出力線路
１５  表面接地導体
１７  裏面接地導体
２１  入出力端子
２２  接地端子
２４  高周波半導体素子
３１，３２  半田マスク
【図１】
2007335637.tif 000003
【図２】
2007335637.tif 000004
【図３】
2007335637.tif 000005
【図４】
2007335637.tif 000006
【図５】
2007335637.tif 000007
【図６】
2007335637.tif 000008
【図７】
2007335637.tif 000009
【図８】
2007335637.tif 000010
【図９】
2007335637.tif 000011
【図１０】
2007335637.tif 000012
【図１１】
2007335637.tif 000013
【図１２】
2007335637.tif 000014
【図１３】
2007335637.tif 000015
【図１４】
2007335637.tif 000016
【図１５】
2007335637.tif 000017
【図１６】
2007335637.tif 000018
【図１７】
2007335637.tif 000019
【図１８】
2007335637.tif 000020
【図１９】
2007335637.tif 000021
【図２０】
2007335637.tif 000022
【図２１】
2007335637.tif 000023
【図２２】
2007335637.tif 000024
【図２３】
2007335637.tif 000025
【図２４】
2007335637.tif 000026
【図２５】
2007335637.tif 000027
【図２６】
2007335637.tif 000028
【図２７】
2007335637.tif 000029
【図２８】
2007335637.tif 000030
【図２９】
2007335637.tif 000031
【図３０】
2007335637.tif 000032
【図３１】
2007335637.tif 000033
【図３２】
2007335637.tif 000034
【図３３】
2007335637.tif 000035
【図３４】
2007335637.tif 000036