(57)【要約】【課題】半導体集積回路の設計においてレイアウトの大幅な変更を招くことがなく、また面積増大も僅かで済むようにしながら、デューティ比改善を行う。【解決手段】デューティ比が劣化するとして特定された配線にデューティ比改善セルを追加接続する。特に、スタンダードセルを使う場合では隙間のスペースを使用し、ゲートアレイでは利用されなかった基本セルを使用し、全体のレイアウトの変更を僅かな部分変更で済ませる。このデューティ比改善セルは、デューティ比が劣化するとして特定された配線をプルアップもしくはプルダウンするトランジスタと、該配線の信号レベルを検出して該トランジスタを駆動するインバータとから構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路内に構成すべき回路を設計し、該設計された回路内で、パルス信号のデューティ比が劣化する配線を特定し、該特定した配線に、デューティ比改善セルを接続することを特徴とする半導体集積回路の設計方法。
【請求項２】
前記デューティ比が劣化する配線の特定を、前記設計された回路を前記半導体集積回路内に構成するためのレイアウト設計を行い、該設計されたレイアウト内での前記パルス信号のデューティ比を評価することによって行うことを特徴とする請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記デューティ比改善セルの接続を前記設計された回路に対して行い、その後、前記設計されたレイアウトに対する部分変更において前記デューティ比改善セルの配置を行うことを特徴とする請求項２記載の半導体集積回路の設計方法。
【請求項４】
前記レイアウトの設計を複数種のスタンダードセルを配置することによって行い、前記部分変更において、前記レイアウト設計において配置されたスタンダードセル間に残された隙間に前記デューティ比改善セルを配置することを特徴とする請求項３記載の半導体集積回路の設計方法。
【請求項５】
前記レイアウトの設計をゲートアレイ上に配線を配置することによって行い、前記部分変更において、前記レイアウト設計において利用されなかった基本セルを利用して、前記デューティ比改善セルを形成することを特徴とする請求項３記載の半導体集積回路の設計方法。
【請求項６】
前記デューティ比改善セルは、前記特定された配線をプルアップもしくはプルダウンするトランジスタと、前記特定された配線の信号レベルを検出して該トランジスタを駆動するインバータとからなることを特徴とする請求項１ないし５のいずれかに記載の半導体集積回路の設計方法。
【請求項７】
半導体集積回路内の特定の配線に接続して、該配線の信号のデューティ比を改善するためのセルであって、
前記配線をプルアップもしくはプルダウンするトランジスタと、前記特定の配線の信号レベルを検出して該トランジスタを駆動するインバータとからなることを特徴とするデューティ比改善セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法およびその設計方法を実施するために直接使用するデューティ比改善セルに関するものである。
【背景技術】
【０００２】
デジタル回路で使用する信号波形は、その“Ｈ”レベルの時間幅と“Ｌ”レベルの時間幅の比（デューティ比）を揃えたものが要求されることが多い。特にクロック系の回路では重要である。
【０００３】
例えば、ＣＭＯＳインバータは、図５に示すようにＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２とで構成され、両トランジスタ１０１，１０２のバランスが良好な場合は、デューティ比５０％の信号を入力すると、出力側にもデューティ比５０％の反転信号が得られる。しかし、現実には、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ１０１の駆動能力とＮＭＯＳトランジスタ１０２の駆動能力を完全に一致させることは困難であり、入力信号のデータ比が５０％である場合にも、出力信号のデューティ比が５０％からずれる場合が多い。しかも１段のインバータでのデューティ比のずれはわずかであっても、段数が多くなるほど出力信号のデューティ比の崩れは大きくなる。また、図６に示す３個のＰＭＯＳトランジスタ１１１〜１１３、３個のＮＭＯＳトランジスタ１１４〜１１６からな３入力ＮＯＲ回路等の、多入力回路では、図５に示すインバータよりもさらにデューティ比悪化の傾向が強い。
【０００４】
出力信号波形のデューティ比が悪くなるのは、セルの出力側の“Ｈ”→“Ｌ”への遷移時間と“Ｌ”→“Ｈ”への遷移時間に差が生じるからである。この遷移時間およびその間の差は、図７に示すように、負荷が重くなるほど大きくなる。図７において、ＴｐＨＬは“Ｈ”→“Ｌ”への遷移の遅延時間、ＴｐＬＨは“Ｌ”→“Ｈ”への遷移時間である。
【０００５】
そこで従来から、デューティ比を調整する提案がなされている。例えば、特許文献１では、デューティ比調整用の可変バッファゲートとして、複数のＰＭＯＳトランジスタと複数のＮＭＯＳトランジスタを、ドレインを出力側配線に共通接続させて設け、スイッチ回路によって動作させるトランジスタの個数を設定できるようにしたものが提案されている。これは、出力波形のデューティ比に応じて制御信号を生成し、その制御信号によって、スイッチ回路の制御を行って、可変バッファゲートの駆動能力を自動調整し、デューティ比を５０％に保持するようにしたものである。
【特許文献１】特開平４−３７１０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、この従来技術の可変バッファゲートは、制御信号を生成するための回路、スイッチ回路、およびさまざまな負荷に対して十分な駆動能力を得ることができるだけの個数のトランジスタを設ける必要があるため、大きな面積が必要となる。従って、このような可変バッファゲートを設けることは、半導体集積回路の全体の面積の増大につながる。
【０００７】
また、この従来技術の可変バッファゲートは、電源電圧の変動やトランジスタ特性のばらつきによって発生したデューティ比のずれを、製造後に自動調整することを目的とする。しかし、実際の半導体集積回路においては、特定の出力回路のみにおいてデューティ比の劣化が問題になるのではなく、回路内のさまざまな箇所（配線）においてデューティ比劣化が発生する可能性がある。よって、そのようなデイーティ比劣化の可能性のある配線の全てに大きな面積を必要とする可変バッファゲートを設けることは、半導体集積回路全体の顕著な面積増大につながり、現実的ではない。
【０００８】
なお、デューティ比が劣化した配線を駆動するバッファのＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅比を変更することにより、デューティ比改善を図ることができる。しかし、このようにトランジスタのゲート幅比を変更すると、半導体集積回路の設計において、レイアウトの大きな変更を招くことがある。レイアウトが変更されれば、配線の変更が必要になり、タイミング解析もやり直すことが必要になるという問題がある。
【０００９】
本発明の目的は、レイアウトの変更を招くことなく、また、面積増大も極力少なく済むようにしながら、デューティ比改善を行うことを可能とする半導体集積回路の設計方法およびデューティ比改善セルを提供することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１にかかる発明の半導体集積回路の設計方法は、半導体集積回路内に構成すべき回路を設計し、該設計された回路内で、パルス信号のデューティ比が劣化する配線を特定し、該特定した配線に、デューティ比改善セルを接続することを特徴とする。
請求項２にかかる発明は、請求項１にかかる発明において、前記デューティ比が劣化する配線の特定を、前記設計された回路を前記半導体集積回路内に構成するためのレイアウト設計を行い、該設計されたレイアウト内での前記パルス信号のデューティ比を評価することによって行うことを特徴とする。
請求項３にかかる発明は、請求項２にかかる発明において、前記デューティ比改善セルの接続を前記設計された回路に対して行い、その後、前記設計されたレイアウトに対する部分変更において前記デューティ比改善セルの配置を行うことを特徴とする。
請求項４にかかる発明は、請求項３にかかる発明において、前記レイアウトの設計を複数種のスタンダードセルを配置することによって行い、前記部分変更において、前記レイアウト設計において配置されたスタンダードセル間に残された隙間に前記デューティ比改善セルを配置することを特徴とする。
請求項５にかかる発明は、請求項３にかかる発明において、前記レイアウトの設計をゲートアレイ上に配線を配置することによって行い、前記部分変更において、前記レイアウト設計において利用されなかった基本セルを利用して、前記デューティ比改善セルを形成することを特徴とする。
請求項６にかかる発明は、請求項１ないし５のいずれかにかかる発明において、前記デューティ比改善セルは、前記特定された配線をプルアップもしくはプルダウンするトランジスタと、前記特定された配線の信号レベルを検出して該トランジスタを駆動するインバータとからなることを特徴とする。
請求項７にかかる発明のデューティ比改善セルは、半導体集積回路内の特定の配線に接続して、該配線の信号のデューティ比を改善するためのセルであって、前記配線をプルアップもしくはプルダウンするトランジスタと、前記特定の配線の信号レベルを検出して該トランジスタを駆動するインバータとからなることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、デューティ比が劣化するとして特定された配線にデューティ比改善セルを接続するので、デューティ比改善セルの接続による面積増大を最小限にすることができる。特に、レイアウト設計後であれば、デューティ比が劣化する配線の特定を確実に行うことができる。更に、スタンダードセルを使う場合では隙間のスペースを使用し、ゲートアレイでは利用されなかった基本セルを使用すれば、全体のレイアウトの変更は不要か、もしくは僅かな部分変更で済む。このときセル全体の面積増大は無いか、あっても僅かである。また、このデューティ比改善セルは、信号端子を１端子とした単純な構成とし、よりレイアウト変更および面積増大を小さくできる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施例では、半導体集積回路の設計において、デューティ比劣化を改善することを可能にするため、設計され、もししくはさらにレイアウトされた後に、デューティ比が劣化する配線が特定できた時点で、デューティ比改善セルを追加して、その配線に接続する。また、これを可能にするため、接続によって回路の論理、レイアウト、タイミングに大きな変化を招くことが無いよう、１端子でコンパクトな寸法のデューティ比改善セルを使用する。
【００１３】
半導体集積回路の設計は、(1)回路設計（ＦＥ）→(2)初回レイアウト（ＢＥ）→(3)タイミング解析と回路修正（ＦＥ）→(4)レイアウト部分変更（ＢＥ）→(5)タイミング解析の手順で行われ、タイミング解析ＯＫでレイアウト完了となる。(3)と(4)は必要に応じて何度か繰り返される。ＦＥはフロントエンド工程、ＢＥはバックエンド工程である。
【００１４】
通常は、(2)の初回レイアウトの後の(3)のタイミング解析で、各信号用配線のデューティ比の評価を行い、デューティ比劣化が発生する配線を特定する。そして、(1)の回路設計された回路データに対して、特定された配線にデューティ比改善セルの接続を行って(3)の回路修正を行い、デューティ比改善セルを配置するために(4)のレイアウト部分変更を行う。
【００１５】
例えば、スタンダードセル方式で設計を行う場合には、半導体集積回路の機能を実現するために必要なスタンダードセルをレイアウトした後にも、スタンダードセルがレイアウトされなかった隙間が残る。そこで、このような隙間に配置することが可能な寸法のデューティ比改善セルを（スタンダードセルの一種として）用意しておけば、既に行ったレイアウトを変更することなく、デューティ比改善セルを追加配置し、前記特定された配線に接続することが可能である。
【００１６】
一方、ゲートアレイ方式で設計を行う場合には、一定の形状の基本セルが配置されたゲートアレイを利用し、レイアウト段階において、配線の配置を行って半導体集積回路の機能を実現するために必要な回路を構成する。この場合にも、利用されなかった基本セルが残る。そこで、利用されなかった基本セルを利用してデューティ比改善セルを形成することにより、既に行ったレイアウトを変更することなく、デューティ比改善セルを追加配置し、前記特定された配線に接続することが可能である。
【００１７】
ただし、回路設計の段階で（レイアウトを行っていないので正確な負荷は分からないが、負荷を仮定してタイミング解析を行い）デューティ比を改善したい配線が特定できている場合もある。その場合には、あらかじめデューティ比改善セルを接続してから、レイアウトを行う。
【００１８】
このように、本実施例では、デューティ比が劣化する（改善したい）配線を特定して、その配線にデューティ比改善セルを接続する。従って、不要なデューティ比改善セルを追加することが無く、レイアウトの変更、面積の増大を最小限にとどめることができる。特に、１端子の構成のデューティ比改善セルを利用した場合には、回路の論理に変化をもたらすことが無い。従って、デューティ比改善対象の配線を変更することなく接続することが可能であり、レイアウトの変更をさらに小さくすることができる。さらに、スタンダードセル間の隙間やゲートアレイの未使用基本セルを利用することにより、レイアウトの変更や面積の増大を招くことなく、デューティ比改善セルを配置することが可能になる。
【００１９】
図１は第１のデューティ比改善セル１０Ａの回路図である。回路セル２０の出力側の配線３０の電圧が“Ｌ”→“Ｈ”に遷移するときに、“Ｈ”→“Ｌ”に遷移するときに比べて大きな遅延が発生する場合、電源端子ＶＤＤと配線３０との間に、このデューティ比改善セル１０Ａを接続する。このデューティ比改善セル１０Ａは、インバータ１１とＰＭＯＳトランジスタ１２からなり、配線３０の電圧が“Ｌ”→“Ｈ”に遷移するとき、ＰＭＯＳトランジスタ１２がオンして、その配線３０の電圧を強制的に電源端子ＶＤＤの電圧に引き上げ、デューティ比を改善する。なお、配線３０の電圧が“Ｈ”→“Ｌ”に遷移するときは、ＰＭＯＳトランジスタ１２がオフとなり、配線３０に影響を与えない。
【００２０】
図２は第２のデューティ比改善セル１０Ｂの回路図である。回路セル２０の出力側の配線３０の電圧が“Ｈ”→“Ｌ”に遷移するときに、“Ｌ”→“Ｈ”に遷移するときに比べて大きな遅延が発生する場合、接地端子ＧＮＤと配線３０との間に、このデューティ比改善セル１０Ｂを接続する。このデューティ比改善セル１０Ｂは、インバータ１３とＮＭＯＳトランジスタ１４からなり、配線３０の電圧が“Ｈ”→“Ｌ”に遷移するとき、ＮＭＯＳトランジスタ１４がオンして、その配線３０の電圧を強制的に接地端子ＧＮＤの電圧に引き下げ、デューティ比を改善する。なお、配線３０の電圧が“Ｌ”→“Ｈ”に遷移するときは、ＮＭＯＳトランジスタ１４がオフとなり、配線３０に影響を与えない。
【００２１】
以上の図１および図２のデューティ比改善セル１０Ａ，１０Ｂは、１個に限られるものではない。これらのデューティ比改善セル１０Ａ，１０Ｂは、デューティ比を改善すべき配線３０に対して同じものを複数並列接続すればするほど、デューティ比改善効果が高くなる。従って、デューティ比５０％を目標として、その並列接続個数を決めればよい。
【００２２】
図３(a)はこれらのデューティ比改善セル１０Ａ，１０Ｂをゲートアレイで構成する場合に使用する基本セル４０の説明図である。４１，４２はＰＭＯＳトランジスタ、４３，４４はＮＭＯＳトランジスタである。デューティ比改善セル１０ＡはＰＭＯＳトランジスタ４１，４２とＮＭＯＳトランジスタ４３を図３(b)に示すように配線して構成し、デューティ比改善セル１０ＢはＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４３，４４を図３(c)に示すように配線して構成する。
【００２３】
図４はスタンダードセルで構成した半導体集積回路７０の説明図である。回路セル２０の出力側から回路セル５０の入力側まで配線３０が配置されている場合におけるものである。右の拡大図に示すように、配線３０の近くの隙間６０にデューティ比改善セル１０Ａ（又は１０Ｂ）を配置する。ここでは、２個のデューティ比改善セル１０Ａを配線３０に並列接続している。デューティ比改善セル１０Ａ，１０Ｂは、図１、図２に示されたように、１端子の構成（ＶＤＤもしくはＧＮＤとに接続する端子を除いては、配線３０に接続するための１つの信号端子しか持たない）を持つ。従って、回路の論理に影響を与えることが無く、配線３０を変要することなく、そのまま接続することができる。また、ＭＯＳトランジスタ３個のみからなるコンパクトなサイズのセルであり、半導体集積回路７０への追加は容易で、配置の自由度も高いので、レイアウト、タイミングに大きな影響を及ぼすことはない。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例の第１のデューティ比改善セルの回路図である。
【図２】本発明の実施例の第２のデューティ比改善セルの回路図である。
【図３】ゲートアレイの基本セルの説明図である。
【図４】スタンダードセルで構成した半導体集積回路上にデューティ改善セルを配置したレイアウトの説明図である。
【図５】デューティ比説明用のＣＭＯＳインバータの回路図である。
【図６】デューティ比説明用の３入力ＮＯＲ回路の回路図である。
【図７】遷移の遅延時間と負荷との関係を示す特性図である。
【符号の説明】
【００２５】
１０Ａ：第１のデューティ比改善セル
１０Ｂ：第２のデューティ比改善セル
２０：回路セル
３０：配線
４０：基本セル
５０：回路セル
６０：隙間
７０：半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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