(57)【要約】【課題】ＭＯＳＦＥＴの半導体リレー装置において、オン時の動作時間を高速化、又は低速化する。【解決手段】半導体リレー装置は、入力信号に応答して光信号を出力するＬＥＤ１と、このＬＥＤ１からの光信号を受光して所定電圧を発生するフォトダイオードアレイ２と、この所定電圧の充放電を制御する充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備え、充放電制御回路３と出力ＭＯＳＦＥＴ４のゲート間に容量Ｃ１を直列接続する。これにより、出力ＭＯＳＦＥＴ４の入力容量を減らすことができ、リレーの動作速度を速めることができる。同様に、容量をゲートに並列接続することによりリレーの動作速度を遅くさせることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に応答して光信号を出力する発光素子と、前記光信号を受光して光起電力により所定電圧を出力する受光素子と、前記所定電圧の充放電の制御を行う充放電制御回路と、この充放電制御回路によりスイッチング制御される出力ＭＯＳＦＥＴとを備え、前記入力信号に応答して開閉する半導体リレー装置において、
前記出力ＭＯＳＦＥＴのゲートと充放電制御回路の間に直列、又は並列に容量成分を接続したことを特徴とする半導体リレー装置。
【請求項２】
前記充放電制御回路と前記出力ＭＯＳＦＥＴのゲートを接続するワイヤーボンディング用のパッドを備え、
前記パッドを２つのパッド用導電部材を絶縁層を介して重ね合わせた２層構造としたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記充放電制御回路は、回路を制御するためのＭＯＳＦＥＴを含んでおり、前記２層構造のパッドの１層目のパッド用導電部材を前記ＭＯＳＦＥＴのゲート電極材料とし、前記２層構造のパッドの２層目のパッド用導電部材として配線に使用する金属膜を用いることを特徴とする請求項２に記載の半導体リレー装置。
【請求項４】
前記２層構造のパッドの１層目のパッド用導電部材を配線に使用する金属膜とし、前記２層構造のパッドの２層目のパッド用導電部材を別途蒸着で形成される金属膜としたことを特徴とする請求項２に記載の半導体リレー装置。
【請求項５】
前記２層構造のパッドの１層目及び２層目のパッド用導電部材を共にポリシリコンにより形成することを特徴とする請求項２に記載の半導体リレー装置。
【請求項６】
前記ポリシリコンを前記受光素子及び前記充放電制御回路の各回路素子を接続する配線部分を避けて前記各素子上に形成したことを特徴とする請求項５に記載の半導体リレー装置。
【請求項７】
前記パッドの内、ワイヤーボンドを行うエリアは２層構造にしないことを特徴とする請求項２乃至請求項６のいずれかに記載の半導体リレー装置。
【請求項８】
前記出力ＭＯＳＦＥＴのゲートに並列に前記容量成分を形成すると共に、前記出力ＭＯＳＦＥＴのソースと接続するパッドを２層構造にしたことを特徴とする請求項２乃至請求項７のいずれかに記載の半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に応答して出力される光信号に基づいて、出力部に接続された負荷電流をスイッチングする半導体リレー装置に関するものである。
【背景技術】
【０００２】
従来、この種の半導体リレー装置において、図１４に示すような構成のものが存在する。この半導体リレー装置は、入力信号に応答して光信号を出力する発光素子のＬＥＤ１０１と光信号を受光して所定電圧を発生する受光素子のフォトダイオードアレイ１０２と、所定電圧の充放電の制御を行う充放電制御回路１０３と、充放電制御回路１０３からの制御信号によりオン、オフする出力ＭＯＳＦＥＴとを備える。ＬＥＤ１０１は、複数のフォトダイオードからなるフォトダイオードアレイ１０２と光結合され、フォトダイオードアレイ１０２は、太陽電池であり、ＬＥＤ１０１よりの光信号を受光して起電力を誘起し、所定電圧を発生する。この所定電圧は、充放電制御回路３に供給される。
【０００３】
充放電制御回路１０３は、電圧制御用のデプレッション型のＭＯＳＦＥＴ１３１及びエンハンスメント型のＭＯＳＦＥＴ１３２と、抵抗１３３とを備える。、ＭＯＳＦＥＴ１３１のドレインとゲートは、フォトダイオードアレイ１０２の高電位側と低電位側にそれぞれ接続される。ＭＯＳＦＥＴ１３２のドレインとソースは、ＭＯＳＦＥＴ１３１のソースとゲートにそれぞれ接続されると共に、抵抗Ｒ１３３で短絡され、そのドレインとゲートは、共通接続される。
【０００４】
上記充放電制御回路１０３において、フォトダイオードアレイ１０２からの所定電圧が、ＭＯＳＦＥＴ１３１のドレインとゲートに加えられると、ＭＯＳＦＥＴ１３２がオフからオンになり、ＭＯＳＦＥＴ１３１がオンからオフになる。この時、ＭＯＳＦＥＴ１０４のゲート、ソース間に電位差が発生し、ゲートが充電され、ＭＯＳＦＥＴ１０４が駆動する。次に、ＬＥＤ１０１からの光信号が遮断されると、上記とは逆に、ＭＯＳＦＥＴ１３２がオンからオフとなり、ＭＯＳＦＥＴ１３１がオフからオンとなる。これにより、出力ＭＯＳＦＥＴ１０４のゲート、ソース間に電位差が消失し、ゲートが放電され、出力ＭＯＳＦＥＴ１０４がオフ状態となる。このように、出力ＭＯＳＦＥＴ１０４がオン、オフされることにより半導体リレー装置が開閉される。
【０００５】
上記の半導体リレー装置では、リレーオン時の動作時間は、入力信号によりＬＥＤ１０１が光信号を発生し、この光信号によりフォトダイオードアレイ１０２が光起電力誘起して所定電圧を出力し、この所定電圧が充放電制御回路１０３を経て出力ＭＯＳＦＥＴ１０４のゲートを充電するという一連のリレー動作により決まる。言い換えれば、リレーオン時の動作時間は、半導体リレー装置に使用される主要デバイスの応答特性でほぼ一義的に決まってくる。特に、出力ＭＯＳＦＥＴ１０４は高電力、高耐圧デバイスであるため、ゲート・ソース間のゲート容量Ｃｇｓが大きいので、フォトダイオードアレイ１０２からの起電力による電流がバイアス抵抗１３３を通して流れると、出力ＭＯＳＦＥＴ１０４のゲート容量Ｃｇｓの存在により、ゲート端子での充電時間が長くなり、出力ＭＯＳＦＥＴ１０４のスイッチングが遅延する。従って、図１５のリレー応答特性に示すように、リレー装置は使用デバイスで決まるオン時の遅延時間ｔ１を必ず有するので、リレーのスイッチング応答時間を遅延時間ｔ１以上に速くできないという問題があった。
【０００６】
一方、例えば入力側が共通で出力側が２つの接点（ａ接点、ｂ接点）に切り替わるＣ接点型リレーにおいては、使用用途によって、リレー開閉の入力信号を発信してから出力側のリレー開閉切替えを行うまでの時間差を長くして使用する場合があり、このような場合、スイッチ遅延時間のより大きいリレーが必要とされる。
【０００７】
しかしながら、上記の半導体リレー装置においては、上述したように、リレーの動作応答特性が半導体リレー装置を構成する使用デバイスでほぼ一義的に決まることから、オン時における動作応答の遅延時間を遅延時間ｔ１より大きくすることが困難であった。
【０００８】
なお、他の従来の半導体リレー装置として、下記の特許文献１に示されるように、発光ダイオードと、フォトダイオードアレイと、このフォトダイオードアレイが抵抗を介して接続される出力ＭＯＳＦＥＴとを備え、さらに、この出力ＭＯＳＦＥＴを駆動する駆動用ＭＯＳＦＥＴと、この駆動用ＭＯＳＦＥＴをスイッチングするスイッチング用ＭＯＳＦＥＴを備えたものが知られている。この特許文献１の半導体リレー装置は、スイッチング用ＭＯＳＦＥＴを設けて駆動用ＭＯＳＦＥＴを低インピーダンスにして出力ＭＯＳＦＥＴのゲート静電容量の充電電流を減少し、これによりゲート静電容量の充電時間を長くし、スイッチオン時の遅延時間を長くしている。しかしながら、この半導体リレー装置では、スイッチオン時の遅延時間を長くすることはできるが、短くすることはできない。また、遅延時間の設定にはスイッチング用ＭＯＳＦＥＴの閾値電圧を調整する必要があり、設計が複雑になる虞があった。
【特許文献１】特開平８−２９８４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の問題を解決するためになされたものであり、従来の使用する主要デバイスで決まる動作時間を、より早く、又はより遅くオンできる半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために請求項１の発明は、入力信号に応答して光信号を出力する発光素子と、前記光信号を受光して光起電力により所定電圧を出力する受光素子と、前記所定電圧の充放電の制御を行う充放電制御回路と、この充放電制御回路によりスイッチング制御される出力ＭＯＳＦＥＴとを備え、前記入力信号に応答して開閉する半導体リレー装置において、前記出力ＭＯＳＦＥＴのゲートと充放電制御回路の間に直列、又は並列に容量成分を接続したものである。
【００１１】
請求項２の発明は、請求項１に記載の半導体リレー装置において、前記充放電制御回路と前記出力ＭＯＳＦＥＴのゲートを接続するワイヤーボンディング用のパッドを備え、前記パッドを２つのパッド用導電部材を絶縁層を介して重ね合わせた２層構造としたものである。
【００１２】
請求項３の発明は、請求項２に記載の半導体リレー装置において、前記充放電制御回路は、回路を制御するためのＭＯＳＦＥＴを含んでおり、前記２層構造のパッドの１層目のパッド用導電部材を前記ＭＯＳＦＥＴのゲート電極材料とし、前記２層構造のパッドの２層目のパッド用導電部材として配線に使用する金属膜を用いるものである。
【００１３】
請求項４の発明は、請求項２に記載の半導体リレー装置において、前記２層構造のパッドの１層目のパッド用導電部材を配線に使用する金属膜とし、前記２層構造のパッドの２層目のパッド用導電部材を別途蒸着で形成される金属膜としたものである。
【００１４】
請求項５の発明は、請求項２に記載の半導体リレー装置において、前記２層構造のパッドの１層目及び２層目のパッド用導電部材を共にポリシリコンにより形成するものである。
【００１５】
請求項６の発明は、請求項５に記載の半導体リレー装置において、前記ポリシリコンを前記受光素子及び充放電制御回路の各回路素子を接続する配線部分を避けて前記各素子上に形成したものである。
【００１６】
請求項７の発明は、請求項２乃至請求項６のいずれかに記載の半導体リレー装置において、前記パッドの内、ワイヤーボンドを行うエリアは２層構造にしないものである。
【００１７】
請求項８の発明は、請求項２乃至請求項７のいずれかに記載の半導体リレー装置において、前記出力ＭＯＳＦＥＴのゲートに並列に前記容量成分を形成すると共に、前記出力ＭＯＳＦＥＴのソースと接続するパッドを２層構造にしたものである。
【発明の効果】
【００１８】
請求項１の発明によれば、出力ＭＯＳＦＥＴに直列に容量成分を接続したときには、容量成分を接続する前に比べて、出力ＭＯＳＦＥＴのゲート容量が小さくなるので、ゲートの充電に必要な電荷量を減らすことができる。これにより、従来より短い時間で出力MOSFETのゲートを充電でき、オン時の動作時間を短くすることができる。また、ゲートに並列に容量成分を接続したときには、容量成分を接続する前と比べて、ゲート容量が増大し、充電に必要な電荷量を増やすことができ、ゲートを充電するために必要な時間を長くできるので、オン時の動作時間を遅延させることができる。
【００１９】
請求項２の発明によれば、ボンディング用のパッドを２層構造にすることにより、パッド部分を利用して直列又は並列にコンデンサを形成することができるので、容量用チップ数を増やすことなく、出力ＭＯＳＦＥＴに直列又は並列に容量成分を接続することができる。また、これにより、部品の追加もパッド位置の変更も必要なく、従来と同様の実装方法をそのまま適用できるので、低コストで製作することが可能となる。さらに、容量成分の直接接続又は並列接続のいずれの場合も、ともにほぼ同じ２層構造で形成できるので、配線パターン、及び配線パターンと各素子を接続するための穴あけパターン等を変更するだけで、簡単に高速な半導体リレー装置、低速な半導体リレー装置の両方を構成でき、これらを低コストで製作することが可能となる。
【００２０】
請求項３の発明によれば、駆動用ＭＯＳＦＥＴ及びバイパス用ＭＯＳＦＥＴのゲート電極の形成時に同時に１層目のパッド用導電部材を形成することができ、アルミニウムの配線形成時に同時に２層目のパッド用導電部材を形成することができるので、製造プロセス行程を削減でき、低コスト化が可能となる。
【００２１】
請求項４の発明によれば、アルミニウムの配線形成時に１層目のパッド用導電部材を同時に形成し、２層目のパッド用導電部材を別途蒸着で金属膜形成時に形成するので、完成品のウェハにおいても絶縁膜を形成し、金属膜を蒸着することによって必要に応じてパッドを２層構造とすることができる。また、このように完成品ウェハに対しても２層構造パッドを追加形成することができるので、２層構造でない回路への適用も可能となり、設計の自由度を増すことができる。
【００２２】
請求項５の発明によれば、１層目、２層目のパッド用導電部材が他のプロセスを流用せずポリシリコンで形成されるので、パッド電極を他のプロセスの影響を受けずに形成することができ、パッド電極間距離を自由に設定することができる。また、ＬＥＤなどの発光素子からの光はポリシリコンを透過するので、受光素子の上にもポリシリコンを形成することができ、パッド電極サイズを大きくとることができる。また、パッド電極間距離及び電極面積を自由に設定することができるために、高精度に容量成分を形成することができる。
【００２３】
請求項６の発明によれば、受光素子及び充放電制御回路の各回路素子を接続する配線部分にポリシリコンが存在しないため、各素子を接続するために各素子表面にエッチングを行う際、エッチングエリアは従来と同様の絶縁膜のみとなるので、エッチング方法を変更する必要が無く、作業工程を増やす必要がない。
【００２４】
請求項７の発明によれば、ワイヤーボンドを行うパッドのエリアが２層構造でないので、パッドのボンディング位置には容量成分が存在せず、ボンディングを行うときに容量成分が押し潰されて貫通する危険性、ならびに容量成分の容量値の設計値からのずれを回避することができる。
【００２５】
請求項８の発明によれば、ゲート接続用パッドの並列容量の形成によるゲート容量に加え、ソース接続用パッドの２層構造による並列容量の形成によるゲート容量成分を加えることができるので、半導体リレー装置のオン時の動作速度をさらに低速化することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態に係る半導体リレー装置について、図面を参照して説明する。まず、第１の実施形態に係る半導体リレー装置について、図１及び図２（ａ）、（ｂ）を参照して説明する。本実施形態における半導体リレー装置は、図１に示すように、入力信号に応答して光信号を出力する発光ダイオードのＬＥＤ１（発光素子）と、このＬＥＤ１からの光信号を受光して光起電力により所定電圧を出力するフォトダイオードアレイ２（受光素子）と、このフォトダイオードアレイ２からの所定電圧の充放電を制御する充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備える。また、充放電制御回路３の出力電圧と出力ＭＯＳＦＥＴ４のゲートとは、容量（請求項における容量成分）Ｃ１を介して接続されている。
【００２７】
ＬＥＤ１は、入力端子１ａ、１ｂからの入力信号により光信号を発光する。フォトダイオードアレイ２は、複数のフォトダイオードから成る太陽電池であり、ＬＥＤ１よりの光信号を受光して起電力を誘起し、所定電圧を出力する。この所定電圧は、充放電を制御する充放電制御回路３に供給される。
【００２８】
充放電制御回路３は、デプレッション型（ノーマリオフ）の駆動用ＭＯＳＦＥＴ３１及びエンハンスメント型（ノーマリオン）のバイパス用ＭＯＳＦＥＴ３２と、バイアス抵抗３３とを備え、駆動用ＭＯＳＦＥＴ３１のドレインとゲートは、フォトダイオードアレイ２の高電位側と低電位側にそれぞれ接続され、ソースはバイアス抵抗３３を介してフォトダイオードアレイ２の低電位側に接続される。バイパス用ＭＯＳＦＥＴ３２のドレインとソースは、駆動用ＭＯＳＦＥＴ３１のソースとゲートにそれぞれ接続されると共に、バイアス抵抗３３で短絡され、そのドレインとゲートは、共通接続される。
【００２９】
この充放電制御回路３において、フォトダイオードアレイ２からの所定電圧が、駆動用ＭＯＳＦＥＴ３１のドレインとゲートに加えられると、バイアス抵抗３３の両端に電位差が発生し、バイパス用ＭＯＳＦＥＴ３２がオフからオンになり、駆動用ＭＯＳＦＥＴ３１がオンからオフになる。この時、出力ＭＯＳＦＥＴ４のゲート、ソース間に電位差が発生し、ゲートが充電され、上記出力ＭＯＳＦＥＴ４が駆動される。次に、ＬＥＤ１からの光信号が遮断されると、上記とは逆に、バイパス用ＭＯＳＦＥＴ３２がオンからオフとなり、駆動用ＭＯＳＦＥＴ３１がオフからオンとなる。これにより、出力ＭＯＳＦＥＴ４のゲート、ソース間に電位差が消失し、ゲートが放電され、出力ＭＯＳＦＥＴ４がオフ状態となる。この充放電制御回路３を設けたことにより、出力ＭＯＳＦＥＴ４の充放電の切替がスムーズに行われる。
【００３０】
出力ＭＯＳＦＥＴ４は、入力端子１a、１ｂへの入力信号がオンになると、充放電制御回路３からの制御電圧が直列容量Ｃ１を介し出力ＭＯＳＦＥＴ４のゲートに加えられて導通状態となり、外部端子４ａ、４ｂ間は導通され、リレーが閉じられる。一方、入力端子１a、１ｂへの入力信号がオフになると、充放電制御回路３からの制御電圧が消失し、出力ＭＯＳＦＥＴ４は非導通状態となり、外部端子４ａ、４ｂ間は遮断され、リレーが開放される。
【００３１】
ここで、充放電制御回路３と出力ＭＯＳＦＥＴ４間に容量Ｃ１を直列に設けたことにより、この容量Ｃ１と出力ＭＯＳＦＥＴ４のゲート・ソース間のゲート容量Ｃｇｓとが充放電制御回路３の出力側から視て直列に接続される。この容量Ｃ１と容量Ｃｇｓとの直列合成容量Ｃａは、
Ｃａ＝Ｃ１・Ｃｇｓ／（Ｃ１＋Ｃｇｓ）＝Ｃｇｓ／（１＋Ｃｇｓ／Ｃ１）＜Ｃｇｓ
となり、直列合成容量Ｃａはゲート容量Ｃｇｓより小さな容量となる。すなわち、容量Ｃ１を接続しなかった場合と比べて、出力ＭＯＳＦＥＴのゲート側の入力容量を低下させることができる。これにより、従来の半導体リレー装置に比べ、オン時の動作時間をより速くすることができる。
【００３２】
図２（ａ）は、本実施形態の半導体リレー装置の動作応答時間特性を示し、図２（ｂ）は比較のための従来の半導体リレー装置の動作応答時間特性を示す。図２（ａ）において、半導体リレー装置のオン時の動作応答時間は、図２（ｂ）の従来の半導体リレーのオン時の動作応答時間ｔ１に比べて時間ｔ２だけ速くなっている。
【００３３】
このように、本実施形態の半導体リレー装置によれば、出力ＭＯＳＦＥＴ４のゲート側に直列の容量Ｃ１を設けたことにより、リレーがオン時のスイッチングの動作応答を従来より速めることができ、リレーの動作応答をより高速化させることができる。
【００３４】
次に、本発明の第２の実施形態に係る半導体リレー装置について図３及び図４（ａ）、（ｂ）を参照して説明する。本実施形態は、上記第１の実施形態の構成において、充放電制御回路３と出力ＭＯＳＦＥＴ４との間に、出力ＭＯＳＦＥＴ４のゲート・ソースと並列に容量Ｃ２を接続したものである。図３に示した本実施形態において、上記第１の実施形態の部材と同等部材には同一符号を付し、重複説明は省く（以下の実施形態において同じ）。
【００３５】
本実施形態における半導体リレー装置は、図３に示すように、入力信号に応答して光信号を出力するＬＥＤ１（発光素子）と、このＬＥＤ１からの光信号を受光して光起電力により所定電圧を出力するフォトダイオードアレイ２と、このフォトダイオードアレイ２による所定電圧の充放電制御を行う充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備える。また、充放電制御回路３と出力ＭＯＳＦＥＴ４間において、出力ＭＯＳＦＥＴ４のゲート・ソース間に並列に容量Ｃ２が接続されている。
【００３６】
上記構成においては、出力ＭＯＳＦＥＴ４のゲート・ソース間に容量Ｃ２を並列に設けたことにより、この容量Ｃ２と出力ＭＯＳＦＥＴ４のゲート・ソース間のゲート容量Ｃｇｓとが充放電制御回路３の出力側から視て並列に接続されることになる。この容量Ｃ２、Ｃｇｓの並列接続における並列合成容量Ｃｂは、
Ｃｂ＝Ｃ２＋Ｃｇｓ＞Ｃｇｓ
となり、並列合成容量Ｃｂはゲート容量Ｃｇｓより大きな容量となる。すなわち、並列に接続された容量Ｃ２により出力ＭＯＳＦＥＴ４のゲート側の入力容量を増加させることができる。これにより、従来の半導体リレー装置よりオン時のスイッチングの動作応答を遅くさせることができる。
【００３７】
図４（ａ）は、本実施形態の半導体リレー装置の動作応答時間特性を示し、図４（ｂ）は比較のための従来の半導体リレーの動作応答時間特性を示す。図４（ａ）において、半導体リレー装置のオン時の動作応答時間は、図４（ｂ）の従来の半導体リレーのオン時の動作応答時間ｔ１に比べて時間ｔ３だけ遅くなっている。
【００３８】
このように、本実施形態の半導体リレー装置は、出力ＭＯＳＦＥＴ４のゲート側に並列の容量Ｃ２を設けたことにより、リレーがオン時のスイッチングの動作応答を従来より遅くさせることができ、リレーの動作応答をより低速化させることができる。
【００３９】
次に、本発明の第３の実施形態に係る半導体リレー装置について図５及び図６を参照して説明する。第３の実施形態は、請求項２に対応する。本実施形態の半導体リレー装置は、基本的には前記各実施形態と同様の構成を持つと共に、充放電制御回路３の出力側と前述の出力ＭＯＳＦＥＴ４のゲートを接続するワイヤーボンディング用のパッドをさらに備え、このパッドは、２つのパッド用導電部材を絶縁層１２を介して重ね合わせた２層構造パッド５で構成される。また、この２層構造パッド５は前述の直列容量Ｃ１又は並列容量Ｃ２を形成するものである。さらに、本実施形態の半導体リレー装置は、フォトダイオードアレイ２、充放電制御回路３及び２層構造パッド５を１チップ化した光電変換チップ１０を備える。
【００４０】
図５は、この光電変換チップ１０の構成を示し、この構成において、光電変換チップ１０は、フォトダイオードアレイ２と、駆動用ＭＯＳＦＥＴ３１、バイパス用ＭＯＳＦＥＴ３２及びバイアス抵抗３３からなる充放電制御回路３と、２層構造パッド５とをシリコン基板７上に一体化して形成している。この光電変換チップ１０における１チップ化形成においては、先ずシリコン基板７の上に、ｐ型単結晶シリコン８が形成され、さらにその上にｐ型イオン注入層９、ゲート酸化膜１１、ＢＰＳＧ層（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）による層間絶縁膜となる絶縁層１２が多層で形成される基本構成を成し、最上部は絶縁膜１３で覆われている。フォトダイオードアレイ２は、ｐ型単結晶シリコン８にイオン注入で形成されたｎ層２ａとｐ層２ｂで形成され、その出力は接続線Ｌ１，Ｌ２により取り出され配線される。また、充放電制御回路３は、駆動用ＭＯＳＦＥＴ３１、バイパス用ＭＯＳＦＥＴ３２及びバイアス抵抗３３を横方向に順次並べて構成したものである。駆動用ＭＯＳＦＥＴ３１は、Ｐ型単結晶シリコン８にイオン注入で形成されたｐ層３１ａとｎ層３１ｂとで形成され、バイパス用ＭＯＳＦＥＴ３２は、Ｐ型単結晶シリコン８にイオン注入で形成されたｐ層３２ａとｎ層３２ｂとで形成される。これらのＭＯＳＦＥＴ３１，３２の各ドレイン、ゲート、ソースは、それぞれ接続線Ｌ３，Ｌ４、Ｌ５及びＬ６，Ｌ７，Ｌ８により配線される。また、バイアス抵抗３３は、ｐ型イオン注入層９に拡散されるｎ層３３ａの拡散抵抗により形成され、接続線Ｌ９、Ｌ１０により配線される。
【００４１】
次に、２つのパッド用導電部材を絶縁層を介して重ね合わせて構成される２層構造パッド５は、１層目のパッド５ａ（パッド用導電部材）と２層目のパッド５ｂ（パッド用導電部材）からなり、パッド５ａはフィールド酸化膜からなる絶縁層１２ａの上にアルミニウムなどを蒸着等することにより導体パターンとして形成され、パッド５ｂも同様に導体パターンとして形成される。このパッド５ａ、５ｂは絶縁層１２を挟んで対向して配設され、この構成によりパッド５ａ、５ｂ間に容量Ｃ（容量成分）が形成される。
【００４２】
この２層構造パッド５は、パッド５ａ、５ｂからの接続線Ｌ１１、Ｌ１２により他の回路と配線される。例えば、接続線Ｌ１１を駆動用ＭＯＳＦＥＴ３１のドレインから出力の接続線Ｌ３に接続する。これにより、充放電制御回路３からの出力電圧はパッド５ａから容量Ｃを経てパッド５ｂに供給されるので、パッド５ｂと出力ＭＯＳＦＥＴ４をボンディングワイヤで接続することにより、充放電制御回路３と出力ＭＯＳＦＥＴ４と容量Ｃとを直列接続することができる。
【００４３】
一方、パット５ａの接続線Ｌ１１を出力ＭＯＳＦＥＴ４のソースと接続される駆動用ＭＯＳＦＥＴ３１のソースからの接続線Ｌ５に接続して、パッド５ｂと出力ＭＯＳＦＥＴ４のゲートとをボンディングワイヤで接続する。これにより、容量Ｃは出力ＭＯＳＦＥＴ４のゲートとソースの間に接続され、この結果、出力ＭＯＳＦＥＴ４のゲートに容量Ｃを並列に接続することができる。
【００４４】
次に、この２層構造パッド５におけるパッド５ａ、５ｂの配設関係の詳細を図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）を参照して説明する。図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）は、容量Ｃを直列接続される直列容量Ｃ１とした場合と、容量Ｃを並列接続される並列容量Ｃ２とした場合について、光電変換チップ１０の各平面構成及び部分断面構成を模式的に示す。ここで、２層構造パッド５が直列容量となる場合は、パッド５ａ、５ｂ間の容量Ｃを容量Ｃ１で示し、並列容量となる場合は容量Ｃ２で示す（以降、同様）。
【００４５】
まず、容量Cが直列容量となる場合について説明する。図６（ａ）、（ｂ）において、パッド５ｂは、面積を広げるため接続配線５ｄによりパッド５ｃと接続され、少なくともパッド５ｂの部分は容量Ｃを形成する２層構造を成している。また、容量Ｃの一端面となるパッド５ａは、スルーホール等を用いて絶縁層１２を貫通する接続配線２３によりフォトダイオードアレイ２の高電位側と接続されると共に、接続配線２４ｃにより駆動用ＭＯＳＦＥＴ３１（ドレイン）とも接続される。これにより容量Ｃは直列容量Ｃ１となる。また、フォトダイオードアレイ２の低電位側は、接続配線２４ａにより、バイパス用ＭＯＳＦＥＴ３２（ソース）及びバイアス抵抗３３の一端と接続される。一方、出力ＭＯＳＦＥＴ４のソースとボンディング接続されるパッド６は、接続配線２４ｂにより駆動用ＭＯＳＦＥＴ３１のソース、バイパス用ＭＯＳＦＥＴ３２のドレイン、及びバイアス抵抗３３の他端にそれぞれ接続される。この構成により、容量Ｃ１が出力ＭＯＳＦＥＴ４のゲートに直列接続され、半導体リレー装置の応答速度を高速化させることができる。
【００４６】
次に、パッド５a、５ｂ間の容量Cが並列容量となる場合について説明する。図７（ａ）、（ｂ）において、パッド５の２層目は、上記と同様にボンディング用面積を広げるためパッド５ｂとパッド５ｃからなり、両者は接続配線５ｄにより接続され、少なくともパッド５ｂの部分は２層構造を成している。また、容量Ｃの一端面となるパッド５ａは、ソース用パッド６の下部近傍まで延長され、スルーホール等を用いて絶縁層１２を貫通する接続配線１４によりフォトダイオードアレイ２の低電位側と接続され、接続配線２４ｃにより駆動用ＭＯＳＦＥＴ３１のドレインとも接続される。これにより容量Ｃは並列容量Ｃ２となる。フォトダイオードアレイ２の高電位側は、フォトダイオード２１から接続配線２３によりパッド５ｂに接続され、パッド５ｂ又は５ｃから出力ＭＯＳＦＥＴ４のゲートにボンディング接続される。フォトダイオードアレイ２の低電位側は、接続配線２４ａにより、バイパス用ＭＯＳＦＥＴ３２のソース及びバイアス抵抗３３の一端と接続される。一方、出力ＭＯＳＦＥＴ４のソースとボンディング接続されるパッド６は、接続配線２４ｂにより駆動用ＭＯＳＦＥＴ３１のソース、バイパス用ＭＯＳＦＥＴ３２のドレイン、及びバイアス抵抗３３の他端にそれぞれ接続される。この構成により、容量Ｃ２が出力ＭＯＳＦＥＴ４のゲート・ソース間に並列接続され、半導体リレー装置の応答速度を低下させることができる。
【００４７】
このように本実施形態の半導体リレー装置によれば、ボンディング用パッド５を２層構造にすることによって、充放電制御回路３と出力ＭＯＳＦＥＴ４間に直列又は並列にコンデンサを形成することができるので、容量用チップ数を増やすことなく、直列又は並列に必要なコンデンサを自由に形成することができる。すなわち、等価的に出力ＭＯＳＦＥＴ４のゲート容量を増減してゲート容量を増加又は低下させることができる。これにより、充電に必要な電荷量を減らす又は増すことができるので、従来より短い時間又長い時間でゲートの充電を完了することができ、オン時の動作時間を短く又は長くすることができることにより、半導体リレー装置のスイッチングの応答速度を変更することができる。
【００４８】
さらに、容量の直接接続又は並列接続のいずれの場合も、ともにほぼ同じ構造にできるので、配線パターン、及び配線パターンと素子を接続するための穴あけパターンを変更するだけで、簡単に高速な半導体リレー装置、低速な半導体リレー装置の両方の素子を作ることができると共に、これらを低コストで製作することが可能となる。
【００４９】
また、ボンディングパッドを２層構造にするだけで、直列又は並列の容量Ｃ１、Ｃ２を形成することができるので、容量用チップ数を増やすことなく、必要なコンデンサを簡単に形成することができる。また、半導体チップの従来のパッド部分の上下方向に容量を形成するので、半導体チップ面積を増やすことなく、従来と同様の実装方法をそのまま適用できるので、半導体リレー装置を低コストで製作することが可能となる。
【００５０】
次に、本発明の第４の実施形態に係る半導体リレー装置について図８（ａ）、（ｂ）、（ｃ）を参照して説明する。第４の実施形態は、請求項３に対応する。本実施形態は、上記第３の実施形態において、充放電制御回路３が、駆動用ＭＯＳＦＥＴ３１、バイパス用ＭＯＳＦＥＴ３２及びバイアス抵抗３３を備え、２層構造パッド５の１層目のパッド５ａのパッド用導電部材を駆動用ＭＯＳＦＥＴ３１及びバイパス用ＭＯＳＦＥＴ３２のゲート電極材料とし、２層目のパッド５ｂのパッド用導電部材として配線に使用する金属膜を用いるものである。
【００５１】
本実施形態において、光電変換チップ１０は、所定電圧を出力するフォトダイオードアレイ２と、容量Ｃ１を形成する２層構造パッド５と、所定電圧の充放電を制御する充放電制御回路３を備え、充放電制御回路３は、駆動用ＭＯＳＦＥＴ３１と、バイパス用ＭＯＳＦＥＴ３２と、バイアス抵抗３３を有する。
【００５２】
フォトダイオードアレイ２は、接続配線２３により２層構造パッド５の１層目のパッド５ａと接続され、パッド５ａと対向する２層目のパッド５ｂは、接続配線２４ｃにより充放電制御回路３に接続される。パッド５ｂは接続配線５ｄにより接続されて同電位となるパッド５ｃと結合され、パッド５ｃはボンディングにより出力ＭＯＳＦＥＴ４のゲートと接続され、これにより出力ＭＯＳＦＥＴ４のゲートに直列の容量Ｃ１が挿入される。充放電制御回路３は、前述の図１の充放電制御回路３と同じ回路構成を成し、前述の図３の充放電制御回路３と同じチップ構造を成す。したがって、充放電制御回路３についての説明を省略する。
【００５３】
上記光電変換チップ１０の構成において、２層構造パッド５における１層目のパッド５ａは、パッド用導電部材を駆動用ＭＯＳＦＥＴ３１及びバイパス用ＭＯＳＦＥＴ３２のゲート電極材料と同じ材料で形成され、２層目のパッド５ｂはパッド用導電部材として配線に使用する金属膜により形成される。
【００５４】
上述のように本実施形態によれば、光電変換チップ１０において、各ＭＯＳＦＥＴ３１，３２のゲート電極の形成時に同時に２層構造パッド５の１層目のパッド５ａを同じゲート電極材料で形成することができ、またアルミニウム等の金属膜による配線形成時に同時に２層目のパッド５ｂ（５ｃ）を同じ金属膜で形成することができるので、製造プロセス工程を削減でき、低コスト化が可能となる。
【００５５】
次に、本発明の第５の実施形態に係る半導体リレー装置について図９（ａ）、（ｂ）を参照して説明する。第５の実施形態は、請求項４に対応する。本実施形態は、上記第４の実施形態において、２層構造パッド５の１層目のパッド５ａを配線に使用する金属膜とし、２層構造のパッド５の２層目のパッド５ｂ（５ｃ）のパッド用導電部材を別途蒸着で形成される金属膜としたものである。
【００５６】
図９（ａ）、（ｂ）において、本実施形態の半導体リレー装置における光電変換チップ１０は、所定電圧を出力するフォトダイオードアレイ２と、容量を形成する２層構造パッド５と、所定電圧の充放電を制御する充放電制御回路３を備え、２層構造パッド５の１層目のパッド５ａは光電変換チップ１０内の配線に使用するアルミニウム等の金属膜で形成され、２層構造のパッド５の２層目のパッド５ｂ（５ｃ）は、パッド用導電部材として別途蒸着で光電変換チップ１０上に形成されるアルミニウム等の金属膜で構成される。
【００５７】
上述のように本実施形態の半導体リレー装置によれば、光電変換チップ１０におけるアルミニウムの配線形成時に、このアルミニウムで１層目のパッド５ａを同時に形成し、別途蒸着で金属膜を形成時に２層目のパッド５ｂを形成するので、完成品のウェハに対しても、ウェハ上に絶縁膜を形成してその上に金属膜を蒸着することによって必要に応じてパッドを２層構造とすることができる。また、このように完成品ウェハに対しても２層構造パッドを追加形成することができるので、２層構造でない回路への適用も可能となり、設計の自由度が増すことができる。
【００５８】
次に、本発明の第６の実施形態に係る半導体リレー装置について図１０（ａ）、（ｂ）を参照して説明する。第６の実施形態は、請求項５に対応する。本実施形態は、上記第４の実施形態において、２層構造パッド５の１層目及び２層目のパッド５ａ、５ｂのパッド用導電部材を共にポリシリコン１５，１６により形成したものである。
【００５９】
図１０（ａ）、（ｂ）において、本実施形態の半導体リレー装置の光電変換チップ１０には、２層構造パッド５の１層目及び２層目のパッド５ａ、５ｂのパッド用導電部材を共にポリシリコン１５，１６により形成し、これらポリシリコン１５，１６は、絶縁層１２ａを介して対向して配置され、直列容量となる容量Ｃ１を形成する。パッド５ｂは、絶縁層１２ｂを挟んでポリシリコン１６上に形成され、接続配線２３ａによりポリシリコン１６と接続されている。
【００６０】
上述のように本実施形態の半導体リレー装置によれば、２層構造パッド５の１層目、２層目のパッド５ａ，５ｂがパッド用導電部材を他のプロセスを流用せずポリシリコンのプロセスを用いて形成され、他のプロセスの影響を受けずにパッド電極を形成できるので、パッド５ａ，５ｂの電極間距離を自由に設定することができる。また、ＬＥＤ１などの発光素子からの光はポリシリコンを透過するので、フォトダイオードアレイ２（太陽電池）の上にポリシリコンを形成することができ、パッド５ａ，５ｂの電極サイズを大きくとることができる。これにより、パッド間容量を増やすことができる。さらに、パッド電極間距離及び電極面積を自由に設定することができるために、高精度に直列又は並列容量を形成することができる。
【００６１】
次に、本発明の第７の実施形態に係る半導体リレー装置について図１１（ａ）、（ｂ）を参照して説明する。第７の実施形態は、請求項６に対応する。本実施形態は、上記第６の実施形態において、ポリシリコンをフォトダイオードアレイ２及び充放電制御回路３の各回路素子を接続する配線部分を避けて前記各素子上に形成したものである。
【００６２】
図１１（ａ）、（ｂ）において、本実施形態の半導体リレー装置の光電変換チップ１０には、２層構造パッド５の１層目及び２層目のパッド５ａ、５ｂのパッド用導電部材を共にポリシリコン１５，１６により形成し、これらポリシリコン１５，１６は、絶縁層１２ａを介して対向して配置され、直列容量となる容量Ｃ１を形成する。このポリシリコン１５は、フォトダイオードアレイ２上に絶縁層１２ｃを介して形成され、このフォトダイオードアレイ２上の１つのフォトダイオード２１と接続配線２３により接続される。また、このフォトダイオード２１は他のフォトダイオードと接続配線２２により順次接続される。パッド５ｂは、絶縁層１２ｂを挟んでポリシリコン１６上に形成され、接続配線２３ａによりポリシリコン１６と接続されている。
【００６３】
また、ポリシリコン１６は、上記接続配線２２及び接続配線２３の接続される各フォトダイオード２１と、パッド５におけるコンタクト部分１７とを部分的に避けてを形成されている。これにより、接続配線する際のエッチングのプロセスにおいて、ポリシリコン層を削除するプロセスの追加が不要になる。
【００６４】
上述のように本実施形態の半導体リレー装置によれば、フォトダイオードアレイ２及び充放電制御回路３上のポリシリコン形成において、各回路素子を接続する配線部分におけるポリシリコン膜を無くしたことにより、各接続配線２２，２３のコンタクト部分１７を取り出すエッチングエリアを従来と同様に絶縁膜のみでよいようにした。これにより、ポリシリコン膜を形成してもエッチング方法を変更する必要がないので、プロセス工程を増加することなく接続配線ができる。このコンタクト部分１７を避けるポリシリコン形成のプロセスは、フォトダイオードアレイ２の部分のみならず充放電制御回路３の部分等についても同様に適用することができる。
【００６５】
次に、本発明の第８の実施形態に係る半導体リレー装置について図１２（ａ）、（ｂ）を参照して説明する。第８の実施形態は、請求項７に対応する。本実施形態は、上記第３の実施形態の構成において、２層構造パッド５の内、ワイヤーボンドを行うエリアは２層構造にしないようにしたものである。
【００６６】
図１２（ａ）、（ｂ）に示すように、本実施形態の半導体リレー装置において、光電変換チップ１０の２層構造パッド５は、ポリシリコンで形成された１層目のパッド５ａとアルミ膜で形成された２層目のパッド５ｂを備え、それらは絶縁層１２を介して対向している。この２層目のパッド５ｂは、１層目のパッド５ａと対向する部分のパッド５ｂ−１と、パッド５ａと対向しない部分のパッド５ｂ−２とからなる。これにより、２層構造パッド５の２層目のパッド５ｂが、２層構造を成して容量を形成するパッド５ｂ−１と、２層構造を成さず容量を形成しないパッド５ｂ−２を有する構成とし、この２層構造を成さないパッド５ｂ−２をボンディングエリアとする。
【００６７】
このように本実施形態の半導体リレー装置によれば、２層構造パッド５のボンディングを行う２層目のパッド５ｂにおいて、ワイヤーボンドを行うエリアに容量を形成しないようにしたパッド５ｂ−２を設けたことにより、ボンディングを行うときに容量が押し潰されて貫通する危険性、ならびに容量値が設計値からずれることを回避することができる。
【００６８】
次に、本発明の第９の実施形態に係る半導体リレー装置について図１３（ａ）、（ｂ）を参照して説明する。第９の実施形態は、請求項８に対応する。本実施形態は、前記第３の実施形態において、光電変換チップ１０の２層構造パッド５により出力ＭＯＳＦＥＴ４のゲートに並列容量Ｃ２を形成すると共に、出力ＭＯＳＦＥＴ４のソースとボンディング接続する光電変換チップ１０のパッド６を２層構造にして、並列容量Ｃ３をさらに形成したものである。
【００６９】
図１３（ａ）、（ｂ）に示すように、本実施形態の半導体リレー装置において、光電変換チップ１０は、先述の出力ＭＯＳＦＥＴ４のゲートに接続される２層構造パッド５と、出力ＭＯＳＦＥＴ４のソースにボンディングで接続される２層構造パッド６を備え、パッド５は１層目のパッド５ａと２層目のパッド５ｂを有し、パッド６は、同様に１層目のパッド６ａと２層目のパッド６ｂを有する２層構造を成している。そして、２層構造パッド５の１層目のパッド５ａは、２層構造パッド６の２層目のパッド６ｂと接続配線１４ａで接続され、２層構造パッド５の２層目のパッド５ｂは、２層構造パッド６の１層目のパッド６ａと接続配線１４ｂで接続される。この接続により、２層構造パッド５で形成された容量Ｃ２と２層構造パッド６で形成された容量Ｃ３が共に出力ＭＯＳＦＥＴ４のゲート・ソース間に並列に接続されるので、ゲート・ソース間の並列容量が容量Ｃ２と容量Ｃ３の合計に増加する。すなわち、充放電制御回路３の出力側から視た出力ＭＯＳＦＥＴ４のゲート・ソース間の並列合成容量Ｃｂは、
Ｃｂ＝Ｃｓｇ＋Ｃ２＋Ｃ３
となり、さらに大きくなる。
【００７０】
このように本実施形態の半導体リレー装置によれば、ゲート接続用の２層構造パッド５によるゲート・ソース間への並列容量Ｃ２の増加に加え、ソース接続用のパッド６の２層構造によるゲート・ソース間への並列容量Ｃ３を形成したことにより、ゲート・ソース間の並列容量をさらに増加させることができる。これにより、ゲートへのトータルの並列合成容量Ｃｂをより大きくすることができるので、半導体リレー装置のオン時の動作応答速度をさらに遅くすることができる。
【００７１】
上述した各種実施形態に係る半導体リレー装置によれば、出力ＭＯＳＦＥＴ４のゲートの入力側に直列容量Ｃ１を接続することにより、出力ＭＯＳＦＥＴのゲート容量を下げることができる。これにより、充電に必要な電荷量を減らすことができ、従来より短い時間でゲートの充電を完了することができ、オン時の動作時間を短くすることができる。また、ゲート・ソース間に並列に並列容量Ｃ２を接続することにより、ゲート容量を増大し、充電に必要な電荷量を増やすことができるので、ゲートを充電するために必要な時間を長くでき、オン時の動作応答時間を遅くすることができる。
【００７２】
また、直列又は並列容量は、パッドを２層構造にすることによって簡単に形成することができるので、容量用チップ数を増やすことなく、直列又は並列に必要なコンデンサを形成することができる。また、このようにパッドを２層構造に形成した場合でも、容量を半導体チップの従来のパッド部分の上下方向に形成するので、半導体チップ面積を増やすことがなく、またリレー装置の回路配置構成を殆ど変更する必要がないため、従来と同様の実装方法をそのまま適用でき、装置を低コストで製作することが可能となる。さらに、容量の直列接続又は並列接続のいずれの場合においても、ともにチップの基本構造を同じ構造で構成できることから、直列容量又は並列容量を配線パターン、及び配線パターンと素子を接続するための穴あけパターン等を変更するだけで構成することができる。したがって、高速な半導体リレー装置、又は低速な半導体リレー装置を簡単に、低コストで製作することができる。
【００７３】
なお、本発明は、上記実施形態に限られるものではなく、様々な変形が可能である。上記では、フォトダイオードアレイ、充放電制御回路、及び２層構造パッドを一体化チップで構成したが、出力ＭＯＳＦＥＴも含めて１チップ化することもできる。また、パッドの２層構造による容量の形成は、他の各種半導体チップにおける容量形成においても同様に用いることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る半導体リレー装置の回路構成図。
【図２】上記装置におけるオン時の動作応答時間の相対的遅延関係を示す図。
【図３】本発明の第２の実施形態に係る半導体リレー装置の回路構成図。
【図４】上記装置におけるオン時の動作応答時間の相対的遅延関係を示す図。
【図５】本発明の第３の実施形態に係る半導体リレー装置の光電変換チップの断面図。
【図６】（ａ）は上記光電変換チップの直列容量を有する場合の平面図、（ｂ）は（ａ）のＹ１−Ｙ１断面図。
【図７】（ａ）は上記光電変換チップの並列容量を有する場合の平面図、（ｂ）は（ａ）のＹ２−Ｙ２断面図。
【図８】（ａ）は第４の実施形態に係る半導体リレー装置の光電変換チップの平面図、（ｂ）は（ａ）のＹ３−Ｙ３断面図、（ｃ）は（ａ）のＸ１−Ｘ１断面図。
【図９】（ａ）は第５の実施形態に係る半導体リレー装置の光電変換チップの平面図、（ｂ）は（ａ）のＹ４−Ｙ４断面図。
【図１０】（ａ）は第６の実施形態に係る半導体リレー装置の光電変換チップの平面図、（ｂ）は（ａ）のＹ５−Ｙ５断面図。
【図１１】（ａ）は第７の実施形態に係る半導体リレー装置の光電変換チップの平面図、（ｂ）は（ａ）のＹ６−Ｙ６断面図。
【図１２】（ａ）は第８の実施形態に係る半導体リレー装置の光電変換チップの平面図、（ｂ）は（ａ）のＹ７−Ｙ７断面図。
【図１３】（ａ）は第９の実施形態に係る半導体リレー装置の光電変換チップの平面図、（ｂ）は（ａ）のＹ８−Ｙ８断面図。
【図１４】従来の半導体リレー装置の回路構成図。
【図１５】上記装置におけるオン時の動作応答時間の相対的遅延関係を示す図。
【符号の説明】
【００７５】
１  発光ダイオード（発光素子）
２  フォトダイオードアレイ（受光素子）
３  充放電制御回路
４  出力ＭＯＳＦＥＴ
５  ゲート接続用２層構造パッド
６  ソース接続用２層構造パッド
５ａ、６ａ  １層目パッド
５ｂ、６ｂ  ２層目パッド
３１  駆動用ＭＯＳＦＥＴ
３２  バイパス用ＭＯＳＦＥＴ
Ｃ１  直列容量
Ｃ２  並列容量
【図１】
2007150381.tif 000003
【図２】
2007150381.tif 000004
【図３】
2007150381.tif 000005
【図４】
2007150381.tif 000006
【図５】
2007150381.tif 000007
【図６】
2007150381.tif 000008
【図７】
2007150381.tif 000009
【図８】
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【図９】
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【図１０】
2007150381.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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