(57)【要約】【課題】従来に比べてより良好な特性の半導体デバイスの製造を可能とするフォトマスクの設計方法及び設計装置を提供する。【解決手段】制御部１１は、ユニットセル開発工程１６でユニットセルのレイアウト設計を行い、ＯＰＣ補正を実施する。機能ブロック開発工程１７では、ユニットセル開発工程で開発されたユニットセルのデータを用いて機能ブロックのレイアウト設計を行い、ＯＰＣ補正を実施する。チップ設計工程では、機能ブロック開発工程で開発された機能ブロックのデータを用いて半導体チップ全体のレイアウト設計を行い、ＯＰＣ補正を実施する。チップ設計工程で設計された半導体チップのレイアウトデータは、フォトマスク製作用データに変換され、テープ出力部１５を介してテープに出力される。【選択図】図３
2007199234.tif 000002
【特許請求の範囲】
【請求項１】
電子回路に使用するユニットセルのレイアウト図を作成するユニットセル開発工程と、
前記ユニットセル開発工程で作成したユニットセルのレイアウト図を用いて機能ブロックのレイアウト図を作成する機能ブロック開発工程と、
前記機能ブロック開発工程で作成した機能ブロックのレイアウト図を用いて半導体チップのレイアウト図を作成するチップ設計工程とを有し、
前記チップ設計工程において、前記半導体チップのレイアウト図に対し光学的近接効果補正を実施して、補正後のレイアウト図を基にフォトマスク製作用データを生成することを特徴とするフォトマスクの設計方法。
【請求項２】
前記ユニットセル開発工程では作成したユニットセルのレイアウト図に対し光学的近接効果補正を実施し、
前記ブロック開発工程では、光学的近接効果補正後のユニットセルのレイアウト図を用いて前記機能ブロックのレイアウト図を作成し、当該機能ブロックのレイアウト図に対し光学的近接効果補正を実施し、
前記チップ設計工程では光学的近接効果補正後の機能ブロックのレイアウト図を用いて前記半導体チップのレイアウト図を作成することを特徴とする請求項１に記載のフォトマスクの設計方法。
【請求項３】
前記機能ブロック開発工程では、前記光学的近接効果補正後のユニットセルの周縁部を除く領域については前記ユニットセル開発工程で実施した光学的近接効果補正の結果をそのまま採用し、それ以外の領域について光学的近接効果補正を実施して前記光学的近接効果補正後の機能ブロックのレイアウト図を作成し、
前記チップ設計工程では前記光学的近接効果補正後の機能ブロックの周縁部を除く領域については前記機能ブロック開発工程で実施した光学的近接効果補正の結果をそのまま採用し、それ以外の領域について光学的近接効果補正を実施して前記半導体チップのレイアウト図を作成することを特徴とする請求項２に記載のフォトマスクの設計方法。
【請求項４】
制御部と、内部データベースと、データ出力部とにより構成されてフォトマスクの設計を行うフォトマスク設計装置において、
前記制御部は、１又は複数の機能ブロックにより構成される半導体チップのレイアウト図を作成する際に光学的近接効果補正を実施し、光学的近接効果補正後の半導体チップのレイアウト図を基づいてフォトマスク製作用データを前記データ出力部を介して出力することを特徴とするフォトマスクの設計装置。
【請求項５】
前記制御部は、前記機能ブロックのレイアウト図及び前記機能ブロックを構成するユニットセルのレイアウト図を作成する際にも、光学的近接効果補正を実施することを特徴とする請求項４に記載のフォトマスクの設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造等に使用されるフォトマスクの設計方法及び設計装置（ＣＡＤ：Computer Aided Design ）に関し、特に光学的近接効果補正（Optical Proximity effect Correction ）を行うフォトマスクの設計方法及び設計装置に関する。
【背景技術】
【０００２】
図１は、半導体デバイス（ＬＳＩ）の製造に使用されるフォトマスク（レチクル）の設計時に実施されるデバイス設計工程（パターン設計工程）とその後のＬＳＩ製作工程とを示すフローチャートである。デバイス設計工程では、この図１に示すように、所望の電子回路に使用するユニットセルの開発（パターン設計）を行うユニットセル開発工程（ステップＳ１）と、開発したユニットセルの合否判定（ＯＫ又はＮＧ）をする機能判定工程（ステップＳ２）と、ユニットセルのデータを用いて１又は複数のユニットセルにより構成される機能ブロックの開発（パターン設計）を行う機能ブロック開発工程（ステップＳ３）と、開発した機能ブロックの合否判定をする機能判定工程（ステップＳ４）と、機能ブロックのデータを用いて１又は複数の機能ブロックにより構成される半導体チップ全体のパターン設計を行うチップ設計工程（ステップＳ５）と、チップ設計の合否判定をする機能判定工程（ステップＳ６）とを順番に実施する。次いで、マスク製作工程に移行し、ステップＳ７において半導体チップ全体のパターンに対し光学的近接効果補正（以下、ＯＰＣ補正という）を実施する。
【０００３】
その後、ステップＳ８に移行してフォトマスクを製作し、ステップＳ９においてフォトマスクの合否を判定する。ステップＳ９において製作されたフォトマスクの状態が良好と判定した場合（ＯＫの場合）はステップＳ１０に移行し、製作されたフォトマスクの状態が良好でないと判定した場合（ＮＧの場合）はステップＳ７又はステップＳ８に戻ってフォトマスクの製作をやり直す。
【０００４】
ステップＳ１０では、製作されたフォトマスクの用いてウェハプロセスを実施し、半導体デバイス（ＬＳＩ）を製作する。その後、ステップＳ１１において、製作されたＬＳＩの合否を判定し、製作されたＬＳＩの状態が良好でないと判定した場合（ＮＧの場合）はステップＳ１、ステップＳ３、ステップＳ４又はステップＳ７に戻る。
【０００５】
この図１のフローチャートに示すように、ユニットセルの合否判定をする機能判定工程（ステップＳ２）で所望の機能が得られないと判定した場合（ＮＧの場合）は、ユニットセル開発工程（ステップＳ１）に戻ってユニットセルの開発をやり直す。これと同様に、機能ブロックの合否判定をする機能判定工程（ステップＳ４）で所望の機能が得られないと判定した場合（ＮＧの場合）は機能ブロック開発工程（ステップＳ３）に戻って機能ブロックの開発をやり直し、チップ設計の合否判定をする機能判定工程（ステップＳ６）で所望の機能が得られないと判定した場合（ＮＧの場合）はチップ設計工程（ステップＳ５）に戻って半導体チップの設計をやり直す。
【０００６】
図２は、ユニットセル開発工程の詳細を示すフローチャートである。この図２に示すように、ユニットセル開発工程では、ユニットセルの論理設計を行う論理設計工程（ステップＳ２１）と、論理設計の合否判定をする機能判定工程（ステップＳ２２）と、ユニットセルの論理設計に基づいて回路設計を行う回路設計工程（ステップＳ２３）と、回路設計の合否判定をする機能判定工程（ステップＳ２４）と、回路設計に基づいてユニットセルを構成する各要素のレイアウト設計を行うレイアウト設計工程（ステップＳ２５）と、レイアウト設計に基づいて物理検証（ＤＲＣ(Design Rule Check) 及びＥＲＣ（Electrical Rule Check)）を行う物理検証工程（ステップＳ２６）と、物理検証後の機能判定工程（ステップＳ２７）とを順番に実施する。
【０００７】
論理設計の合否判定をする機能判定工程（ステップＳ２２）で所望の機能が得られないと判定した場合（ＮＧの場合）は、論理設計工程（ステップＳ２１）に戻って論理設計をやり直す。これと同様に、設計された回路の合否判定をする機能判定工程（ステップＳ２４）で所望の機能が得られないと判定した場合（ＮＧの場合）はステップＳ２３に戻って回路設計をやり直し、設計されたレイアウトの合否判定をする機能判定工程（ステップＳ２７）で所望の機能が得られないと判定した場合（ＮＧの場合）はステップＳ２５に戻ってレイアウト設計をやり直す。
【０００８】
図１の機能ブロック開発工程（ステップＳ３）及びチップ設計工程（ステップＳ５）においても、図２に示すユニットセル開発工程と同様に、論理設計工程（ステップＳ２１）、機能判定工程（ステップＳ２２）、回路設計工程（ステップＳ２３）、機能判定工程（ステップＳ２４）、レイアウト設計工程（ステップＳ２５）、物理検証工程（ステップＳ２６）及び機能判定工程（ステップＳ２７）を順番に実施している。
【０００９】
特許文献１には、ＯＰＣ補正すべきマスクパターンを効率よく抽出することを目的とし、各マスクパターンの形状と位置関係とによりマスクパターンを分類し、その後分類した各マスクパターンに対しＯＰＣ補正を実施することが記載されている。また、特許文献２には、ＯＰＣ補正したパターンが適正か否かを検証する検証方法及び検証装置が開示されている。
【特許文献１】特開２０００−１６２７５８号公報
【特許文献２】特開２００５−１５７０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、本願発明者等は、上述した従来のフォトマスクの設計方法には以下に示す問題点があると考える。
【００１１】
従来は、図１のフローチャートに示すように、機能判定工程（ステップＳ６）でチップ設計の合否判定を行い、“ＯＫ”と判定された半導体チップ全面のパターンに対しマスク製作工程でＯＰＣ補正を実施している。この場合、デバイス設計者がＯＰＣ補正により補正された図形をイメージすることはなく、プロセス工程からのフィードバックによって作成されたデザインルールによる物理検証（ＤＲＣ及びＥＲＣ）を実施するだけで、デバイス設計工程の合否判定を行っている。
【００１２】
近年、半導体装置のより一層の高集積化及び高機能化が要求されており、それに伴ってフォトマスクのパターンにもより一層微細化が要求されている。しかしながら、従来の方法では、デバイス設計工程が完了した後にＯＰＣ補正を行っているので、トランジスタ等の特性が設計時の特性から変化してしまうことがある。
【００１３】
本発明は、従来に比べてより良好な特性の半導体デバイスの製造を可能とするフォトマスクの設計方法及び設計装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、電子回路に使用するユニットセルのレイアウト図を作成するユニットセル開発工程と、前記ユニットセル開発工程で作成したユニットセルのレイアウト図を用いて機能ブロックのレイアウト図を作成する機能ブロック開発工程と、前記機能ブロック開発工程で作成した機能ブロックのレイアウト図を用いて半導体チップのレイアウト図を作成するチップ設計工程とを有し、前記チップ設計工程において、前記半導体チップのレイアウト図に対し光学的近接効果補正を実施して、補正後のレイアウト図を基にフォトマスク製作用データを生成するフォトマスクの設計方法が提供される。
【００１５】
本発明においては、少なくともチップ設計工程において、半導体チップのレイアウト図に対し光学的近接効果補正を行う。これにより、デバイス設計者が光学的近接効果補正されたレイアウト図を把握することができて、光学的近接効果補正によるトランジスタ等の素子又は回路の特性の変化を考慮したデバイス設計が可能になる。その結果、従来に比べてより一層良好な特性の半導体デバイスの製造が可能となる。
【００１６】
光学的近接効果補正はチップ設計工程だけでなく、ユニットセル開発工程及び機能ブロック開発工程においても実施することが好ましい。これにより、光学的近接効果補正されたフォトマスクの設計が効率化される。但し、ユニットセルの周縁部のパターンは、隣接する他のユニットセル又は配線の影響を受けるため、機能ブロック工程においてはユニットセルの周縁部を再計算領域に設定し、機能ブロックの光学的近接効果補正を行うときに、再計算領域の部分も光学的近接効果補正することが好ましい。これと同様の理由により、チップ設計工程においては、機能ブロックの周縁部を再計算領域に設定し、半導体チップ全体の光学的近接効果補正を行うときに、再計算領域の部分も光学的近接効果補正することが好ましい。
【００１７】
なお、光学的近接効果補正されたレイアウト図を用いて露光シミュレーションを実施すると、ウェハの出来上がりイメージ（Wafer View）が得られる。このウェハ出来上がりイメージを用いて、ウェハ出来上がりイメージを考慮したデザイン設計を行うことができる。
【００１８】
本発明の他の観点によれば、制御部と、内部データベースと、データ出力部とにより構成されてフォトマスクの設計を行うフォトマスク設計装置において、前記制御部は、１又は複数の機能ブロックにより構成される半導体チップのレイアウト図を作成する際に光学的近接効果補正を実施し、光学的近接効果補正後の半導体チップのレイアウト図を基づいてフォトマスク製作用データを前記データ出力部を介して出力するフォトマスクの設計装置が提供される。
【００１９】
本発明においては、半導体チップのレイアウト図を作成するときに、制御部により光学的近接効果補正が実施される。そして、この光学的近接効果補正後の半導体チップのレイアウト図に基づいてフォトマスク製作用データが作成される。これにより、デバイス設計者が光学的近接効果補正されたレイアウト図を把握することができて、光学的近接効果補正によるトランジスタ等の素子又は回路の特性の変化を考慮したデバイス設計が可能になる。その結果、従来に比べてより一層良好な特性の半導体デバイスの製造が可能となる。また、本発明のフォトマスクの設計装置では、上記のフォトマスクの設計方法で説明したように、ウェハの出来上がりイメージを考慮したデバイス設計を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００２１】
図３は、本発明の実施形態に係るフォトマスク設計装置（ＣＡＤ装置）の構成を示すブロック図である。本実施形態のフォトマスク設計装置はコンピュータ（ハードウエア）と専用のソフトウエアとにより構成され、制御部１１と、操作部１２と、表示部１３と、内部データベース１４と、テープ出力部１５とを有している。制御部１１は、内部データベース１４に記憶されたデータを用いてユニットセル開発工程１６、機能ブロック開発工程１７及びチップ開発工程１８を順次実施し、フォトマスクのパターンを決定する。そして、制御部１１は、決定したフォトマスクのパターンをフォトマスク製作用データにフォーマット変換し、テープ出力部１５によりテープに出力する。マスク製作工程では、このテープを用いてフォトマスクが製作される。
【００２２】
なお、後述するように、制御部１１は、ユニットセル開発工程１６、機能ブロック開発工程１７及びチップ開発工程１８の各工程の途中、及び工程終了後に機能判定工程を実施する。
【００２３】
図４は、本発明の実施形態に係るフォトマスクの設計方法（デバイス設計工程）とその後のＬＳＩ製作工程とを示すフローチャートである。この図４を参照して、上述のフォトマスク設計装置を用いたフォトマスクの設計方法について説明する。
【００２４】
本実施形態のフォトマスク設計方法は、図４に示すように、所望の電子回路に使用するユニットセルの開発（パターン設計）を行うユニットセル開発工程（ステップＳ３１）と、開発したユニットセルの合否判定をする機能判定工程（ステップＳ３２）と、ユニットセルのデータを用いて１又は複数のユニットセルにより構成される機能ブロックの開発（パターン設計）を行う機能ブロック開発工程（ステップＳ３３）と、開発した機能ブロックの合否判定をする機能判定工程（ステップＳ３４）と、機能ブロックのデータを用いて１又は複数の機能ブロックにより構成される半導体チップ全体のパターン設計を行うチップ設計工程（ステップＳ３５）と、チップ設計の合否判定をする機能判定工程（ステップＳ３６）とを順番に実施する。本実施形態では、後述するように、ユニットセル開発工程（ステップＳ３１）、機能ブロック開発工程（ステップＳ３３）及びチップ設計工程（ステップＳ３５）でそれぞれＯＰＣ補正を行い、デバイス設計工程において半導体チップ全体のＯＰＣ補正レイアウト図を作成する。
【００２５】
次いで、マスク製作工程に移行し、ステップＳ３７において半導体チップ全体に対しＯＰＣ補正が施されているか否かを確認し、ＯＰＣ補正が施されていない部分がある場合はその部分のＯＰＣ補正を行う。その後、ステップＳ３８に移行し、チップ全体のＯＰＣ補正レイアウト図のデータを用いてフォトマスクを製作する。
【００２６】
次に、ステップＳ３９に移行し、製作されたフォトマスクの合否を判定する。ステップＳ３９において製作されたフォトマスクの状態が良好と判定した場合（ＯＫの場合）はステップＳ４０に移行し、製作されたフォトマスクの状態が良好でないと判定した場合（ＮＧの場合）はステップＳ３７又はステップＳ３８に戻ってフォトマスクの製作をやり直す。
【００２７】
ステップＳ４０では、製作されたフォトマスクを用いてウェハプロセスを実施し、半導体デバイス（ＬＳＩ）を製作する。その後、ステップＳ４１に移行して、ＬＳＩの合否判定を行う。ステップＳ４１において製作されたＬＳＩの状態が良好でないと判定した場合（ＮＧの場合）は、ステップＳ３１、ステップＳ３３、ステップＳ３５又はステップＳ３７に戻る。
【００２８】
また、この図４のフローチャートに示すように、ユニットセルの合否判定をする機能判定工程（ステップＳ３２）で所望の機能が得られないと判定した場合（ＮＧの場合）は、ユニットセル開発工程（ステップＳ３１）に戻ってユニットセルの開発をやり直す。これと同様に、機能ブロックの合否判定をする機能判定工程（ステップＳ３４）で所望の機能が得られないと判定した場合（ＮＧの場合）は機能ブロック開発工程（ステップＳ３３）に戻って機能ブロックの開発をやり直し、チップ設計の合否判定をする機能判定工程（ステップＳ３６）で所望の機能が得られないと判定した場合（ＮＧの場合）はチップ設計工程（ステップＳ３５）に戻って半導体チップの設計をやり直す。
【００２９】
図５は、ユニットセル開発工程（ステップＳ３１）の詳細を示すフローチャートである。この図５に示すように、ユニットセル開発工程では、ユニットセルの論理設計を行う論理設計工程（ステップＳ５１）と、論理設計の合否判定をする機能判定工程（ステップＳ５２）と、ユニットセルの論理設計に基づいて回路設計を行う回路設計工程（ステップＳ５３）と、回路設計の合否判定をする機能判定工程（ステップＳ５４）と、回路設計に基づいてユニットセルを構成する各要素のレイアウト設計を行うレイアウト設計工程（ステップＳ５５）と、レイアウト設計後のパターンに対しＯＰＣ補正を行うとともに露光シュミレーションを行ってウエハ上のパターン形状を算出するＯＰＣ補正／シミュレーション工程（ステップＳ５６）と、ＯＰＣ補正されたパターンの物理検証（ＤＲＣ及びＥＲＣ）を行う物理検証工程（ステップＳ５７）と、物理検証後の機能判定工程（ステップＳ５８）とを順番に実行する。
【００３０】
論理設計の合否判定をする機能判定工程（ステップＳ５２）で所望の機能が得られないと判定した場合（ＮＧの場合）は、論理設計工程（ステップＳ５１）に戻って論理設計をやり直す。これと同様に、設計された回路の合否判定をする機能判定工程（ステップＳ５４）で所望の機能が得られないと判定した場合（ＮＧの場合）はステップＳ５３に戻って回路設計をやり直し、設計されたレイアウトの合否判定をする機能判定工程（ステップＳ５８で所望の機能が得られないと判定した場合（ＮＧの場合）はステップＳ５５に戻ってレイアウト設計をやり直す。
【００３１】
図４の機能ブロック開発工程（ステップＳ３３）及びチップ設計工程（ステップＳ３５）においても、図５に示すユニットセル開発工程と同様に、論理設計工程（ステップＳ５１）、機能判定工程（ステップＳ５２）、回路設計工程（ステップＳ５３）、機能判定工程（ステップＳ５４）、レイアウト設計工程（ステップＳ５５）、ＯＰＣ補正／シミュレーション工程（ステップＳ５６）、物理検証工程（ステップＳ５７）及び機能判定工程（ステップＳ５８）を順番に実施している。
【００３２】
図６は、ユニットセル開発工程における動作を具体的に示す模式図である。まず、内部データベース（内部ＤＢ）１４から所望の電子回路に使用するユニットセルのデータを読み込み、そのデータに基づいて回路図が作成される。ここでは、ユニットセルがインバータの場合を示している。このユニットセルの機能判定（ステップＳ５２）、回路設計（ステップＳ５３）及び設計された回路の機能判定（ステップＳ５４）が行われた後、ユニットセルのレイアウト設計が行われ（ステップＳ５５）、レイアウト図が作成される。ユニットセルの回路図及びレイアウト図は、内部データベース１４に格納される。
【００３３】
ＯＰＣ補正／シミュレーション工程（ステップＳ５６）では、内部データベース１４に記憶されているレシピ（ＯＰＣ補正条件、フォトマスク作成のプロセス条件及び各種パラメータ等）からＯＰＣ補正条件及び補正パラメータを読み出し、ＯＰＣ補正テーブルが作成される。制御部１１は、このＯＰＣ補正テーブルを用いてレイアウト図に対しＯＰＣ補正処理を行って、ＯＰＣ補正レイアウト図を生成する。なお、ＯＰＣ補正には前述した特許文献１に記載されているように、ルールベースのＯＰＣ補正とモデルベース（シミュレーションベース）のＯＰＣ補正とがある。本実施形態では、ルールベースのＯＰＣ補正を行ってもよく、モデルベースのＯＰＣ補正を行ってもよい。ＯＰＣ補正処理により作成されたＯＰＣ補正レイアウト図のデータは内部データベース１４に格納される。
【００３４】
また、ＯＰＣ補正／シミュレーション工程では、内部データベース１４に記憶されたレシピからフォトマスク作成時のプロセス条件及びシミュレーションパラメータを読み出し、シミュレーションテーブルが作成される。このシミュレーションテーブルを用いて、ＯＰＣレイアウト図のパターンを用いたときの露光がシミュレーションされ、ウエハ上に形成されるパターン（ウエハ図）が得られる。このシミュレーションにより得られたウエハ図のデータも、内部データベース１４に格納される。
【００３５】
図７，図８は機能ブロック開発工程における動作を具体的に示す模式図である。機能ブロック開発工程では、図７に示すように、内部データベース１４に格納されているユニットセルの回路図、レイアウト図、ＯＰＣ補正レイアウト図及びウェハ図を活用して、機能ブロックの論理設計と、回路設計と、レイアウト設計とを行う。機能ブロックのレイアウト設計では、ユニットセル開発工程で生成したＯＰＣ補正レイアウト図の周縁部（図７中ハッチングを施した部分）を再計算領域に設定する。これは、機能ブロックは通常複数のユニットセルにより構成されており、ユニットセルの周縁部における光学的近接効果は隣接するユニットセル及び配線等の影響を受けるためである。
【００３６】
図８は複数のユニットセル２１により構成される機能ブロック２２を示す模式図である。この図８において、白抜きした部分はユニットセル開発工程（図４のステップＳ３１）で行ったＯＰＣ補正の結果をそのまま使用する部分であり、ハッチングした部分は機能ブロック開発工程（ステップＳ３３）でＯＰＣ補正を行う部分を示している。
【００３７】
このようにして機能ブロックのＯＰＣ補正レイアウト図を作成した後、制御部１１は内部データベース１４からプロセス条件及びシミュレーションパラメータを読み出してシミュレーションテーブルを作成し、ＯＰＣ補正レイアウト図のパターンを用いたときの露光をシミュレーションして、機能ブロックのウエハ図を作成する。機能ブロック開発工程で作成された回路図、レイアウト図、ＯＰＣ補正レイアウト図及びウエハ図は、内部データベース１４に格納される。
【００３８】
図９はチップ設計工程における動作を具体的に示す模式図である。チップ設計工程では、内部データベース１４に格納されている機能ブロックの回路図、レイアウト図、ＯＰＣ補正レイアウト図及びウェハ図を活用して、半導体チップの論理設計と回路設計とレイアウト設計とを行い、半導体チップ全体の回路図及びレイアウト図を作成する。そして、内部データベース１４からＯＰＣ補正条件及び補正パラメータを読み出してＯＰＣ補正テーブルを作成し、レイアウト図に対しＯＰＣ補正を行ってＯＰＣ補正レイアウト図を作成する。このＯＰＣ補正レイアウト図を作成するときには、機能ブロック開発工程で生成した機能ブロックのＯＰＣ補正レイアウト図の周縁部を再計算領域に設定してＯＰＣ補正を行う。
【００３９】
図９は複数の機能ブロック２２により構成される半導体チップ２３を示しており、白抜きした部分は機能ブロック開発工程（図４のステップＳ３３）で行ったＯＰＣ補正の結果をそのまま使用する部分を示し、ハッチングした部分はチップ設計工程（ステップＳ３５）でＯＰＣ補正を行う部分を示している。
【００４０】
このようにして、半導体チップのＯＰＣ補正レイアウト図を作成した後、内部データベース１４からプロセス条件及びシミュレーションパラメータを読み出してシミュレーションテーブルを作成し、ＯＰＣ補正レイアウト図のパターンを用いたときの露光がシミュレーションされ、ウエハ上に形成されるパターン（ウエハ図）が得られる。チップ設計工程で作成した回路図、レイアウト図、ＯＰＣ補正レイアウト図及びウエハ図のデータも、内部データベース１４に格納される。
【００４１】
次いで、制御部１１は、内部データベース１４内に格納されたレイアウト図及びＯＰＣレイアウト図を基にフォトマスク作成用の入図データを作成し、テープ出力部１５を介してテープ出力する。
【００４２】
マスク製作工程では、半導体チップ全体にＯＰＣ補正が施されているかを確認（ステップＳ３７）し、補正されていない部分がある場合はその部分のＯＰＣ補正を行った後、フォトマスクを製作する。
【００４３】
図１０はフォトマスクの製作工程を示す図である。まず、図１０（ａ）に示すように、例えばＳｉＯ２からなる透明な基板３１の上側全面にスパッタ法等によりＣｒ（クロム）膜３２を形成し、その上に感光性レジスト膜３３を形成する。Ｃｒ膜３２の厚さは、露光に使用する光を十分に遮光できる厚さとする。
【００４４】
次に、入図データから形成されたマスクを用いて感光性レジスト膜３３を露光した後、現像処理を施して、図１０（ｂ）に示すように、レジスト膜３３に所望のパターンの開口部３３ａを形成する。次に、図１０（ｃ）に示すように、レジスト膜３３をエッチングマスクとしてＣｒ膜３２をエッチングし、所望のパターンを形成する。
【００４５】
次いで、図１０（ｄ）に示すように、レジスト膜３３を剥離する。これにより、所定の遮光パターンを有するフォトマスクが完成する。
【００４６】
図１１はウエハ露光工程を示す模式図である。まず、ウエハ４１上に感光性レジストを塗布して感光性レジスト膜（図示せず）を形成する。その後、前工程で製作されたフォトマスク４２を介して光を照射し、ウエハ４１上の感光性レジスト膜を露光する。この露光により、フォトマスク４２のパターンは投影レンズ４３を介してウエハ４１上の感光性レジスト膜に転写される。その後、感光性レジスト膜を現像処理する。これにより、ウエハ上に所望のパターンのレジスト膜が形成される。
【００４７】
本実施形態においては、デバイス設計工程内でユニットセルのレイアウトパターン、機能ブロックのレイアウトパターン及び半導体チップのレイアウトパターンのＯＰＣ補正を行うので、デバイス設計者はＯＰＣレイアウト図及びウエハ図を把握し、ＯＰＣ補正によるトランジスタ特性の影響をふまえた設計を行うことが可能となる。その結果、従来に比べてより一層良好な特性の半導体デバイスの製造が可能となる。
【００４８】
また、本実施形態では、デバイス設計工程内でＯＰＣ補正レイアウト図のパターンを用いたときの露光をシミュレーションしてウェハ図（Wefer View）を作成するので、ウェハの出来上がりイメージを考慮したデバイス設計を行うことができる。
【００４９】
更に、従来の設計方法ではデザインに変更があった場合にフォトマスクの設計を最初からやり直す必要があるのに対し、本実施形態では内部データベース１４に各ユニットセル及び機能ブロックの回路図、レイアウト図、ＯＰＣ補正レイアウト図及びウエハ図が記憶されているので、変更した部分のユニットセル又は機能ブロックのみの設計をやり直すことで迅速に対応することができる。
【００５０】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００５１】
（付記１）電子回路に使用するユニットセルのレイアウト図を作成するユニットセル開発工程と、
前記ユニットセル開発工程で作成したユニットセルのレイアウト図を用いて機能ブロックのレイアウト図を作成する機能ブロック開発工程と、
前記機能ブロック開発工程で作成した機能ブロックのレイアウト図を用いて半導体チップのレイアウト図を作成するチップ設計工程とを有し、
前記チップ設計工程において、前記半導体チップのレイアウト図に対し光学的近接効果補正を実施して、補正後のレイアウト図を基にフォトマスク製作用データを生成することを特徴とするフォトマスクの設計方法。
【００５２】
（付記２）前記ユニットセル開発工程では作成したユニットセルのレイアウト図に対し光学的近接効果補正を実施し、
前記ブロック開発工程では、光学的近接効果補正後のユニットセルのレイアウト図を用いて前記機能ブロックのレイアウト図を作成し、当該機能ブロックのレイアウト図に対し光学的近接効果補正を実施し、
前記チップ設計工程では光学的近接効果補正後の機能ブロックのレイアウト図を用いて前記半導体チップのレイアウト図を作成することを特徴とする付記１に記載のフォトマスクの設計方法。
【００５３】
（付記３）前記機能ブロック開発工程では、前記光学的近接効果補正後のユニットセルの周縁部を除く領域については前記ユニットセル開発工程で実施した光学的近接効果補正の結果をそのまま採用し、それ以外の領域について光学的近接効果補正を実施して前記光学的近接効果補正後の機能ブロックのレイアウト図を作成し、
前記チップ設計工程では前記光学的近接効果補正後の機能ブロックの周縁部を除く領域については前記機能ブロック開発工程で実施した光学的近接効果補正の結果をそのまま採用し、それ以外の領域について光学的近接効果補正を実施して前記半導体チップのレイアウト図を作成することを特徴とする付記２に記載のフォトマスクの設計方法。
【００５４】
（付記４）制御部と、内部データベースと、データ出力部とにより構成されてフォトマスクの設計を行うフォトマスク設計装置において、
前記制御部は、１又は複数の機能ブロックにより構成される半導体チップのレイアウト図を作成する際に光学的近接効果補正を実施し、光学的近接効果補正後の半導体チップのレイアウト図を基づいてフォトマスク製作用データを前記データ出力部を介して出力することを特徴とするフォトマスクの設計装置。
【００５５】
（付記５）前記制御部は、前記機能ブロックのレイアウト図及び前記機能ブロックを構成するユニットセルのレイアウト図を作成する際にも、光学的近接効果補正を実施することを特徴とする付記４に記載のフォトマスクの設計装置。
【００５６】
（付記６）前記制御部は、前記機能ブロックのレイアウト図を作成する際に前記ユニットセルのレイアウト図のうちの周縁部を再計算領域に設定して光学的近接効果補正を実施し、前記半導体チップのレイアウト図を作成する際に前記機能ブロックのレイアウト図のうちの周縁部を再計算領域に設定して光学的近接効果補正を実施することを特徴とする付記５に記載のフォトマスクの設計装置。
【００５７】
（付記７）前記内部データベースには、光学的近接効果補正に必要な補正条件及び補正パラメータと、フォトマスク製作時のプロセス条件及びシミュレーションパラメータとが記憶され、前記制御部は、前記補正条件及び補正パラメータを用いてレイアウト図の光学的近接効果補正を実施し、更に前記プロセス条件及び前記シミュレーションパラメータとを用いて補正後のレイアウト図のパターンを用いたときの露光をシミュレーションし、シミュレーション図を作成することを特徴とする付記４に記載のフォトマスクの設計装置。
【図面の簡単な説明】
【００５８】
【図１】図１は、従来のフォトマスクの設計方法（デバイス設計工程）とその後のＬＳＩ製作工程とを示すフローチャートである。
【図２】図２は、ユニットセル開発工程の詳細を示すフローチャートである。
【図３】図３は、本発明の実施形態に係るフォトマスク設計装置（ＣＡＤ装置）の構成を示すブロック図である。
【図４】図４は、本発明の実施形態に係るフォトマスクの設計方法（デバイス設計工程）とその後のＬＳＩ製作工程とを示すフローチャートである。
【図５】図５は、ユニットセル開発工程の詳細を示すフローチャートである。
【図６】図６は、ユニットセル開発工程における動作を具体的に示す模式図である。
【図７】図７は、機能ブロック開発工程における動作を具体的に示す模式図（その１）である。
【図８】図８は、機能ブロック開発工程における動作を具体的に示す模式図（その２）である。
【図９】図９は、チップ設計工程における動作を具体的に示す模式図である。
【図１０】図１０は、フォトマスクの製作工程を示す図である。
【図１１】図１１は、ウエハ露光工程を示す模式図である。
【符号の説明】
【００５９】
１１…制御部、
１２…操作部、
１３…表示部、
１４…内部データベース、
１５…テープ出力部、
１６…ユニットセル開発工程、
１７…機能ブロック開発工程、
１８…チップ設計、
２１…ユニットセル、
２２…機能ブロック、
２３…半導体チップ、
３１…基板、
３２…Ｃｒ膜、
３３…感光性レジスト膜、
４１…ウエハ、
４２…フォトマスク、
４３…投影レンズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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