(57)【要約】 【課題】低消費電力で液晶パネルを駆動するためのシングル入力端子を有するレベルシフタ及びこれを有する表示装置を提供する。【解決手段】ゲート電極が第１電源電圧に連結しソース電極が入力端経由で入力信号の供給を受ける第１トランジスタ、ドレイン電極が第１電源電圧に連結しソース電極が第１ノード経由で第１トランジスタのドレイン電極に連結する第２トランジスタ、ソース電極が第２電源電圧に連結しドレイン電極が第２ノード経由で第２トランジスタのゲート電極に連結しゲート電極が入力端経由で入力信号の供給を受ける第３トランジスタ、ドレイン電極が第１電源電圧に連結しゲート電極が第１ノード経由で第１トランジスタのドレイン電極に連結しソース電極が第２ノード経由で第３トランジスタのドレイン電極に連結する第４トランジスタ、及び第２ノードの信号を反転させて出力端を通じて出力するインバータとを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ゲート電極が第１電源電圧に連結され、ソース電極が入力端を経由して入力信号の供給を受ける第１トランジスタと、
ドレイン電極が第１電源電圧に連結され、ソース電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結される第２トランジスタと、
ソース電極が第２電源電圧に連結され、ドレイン電極が第２ノードを経由して前記第２トランジスタのゲート電極に連結され、ゲート電極が前記入力端を経由して入力信号の供給を受ける第３トランジスタと、
ドレイン電極が第１電源電圧に連結され、ゲート電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結され、ソース電極が前記第２ノードを経由して前記第３トランジスタのドレイン電極に連結される第４トランジスタと、
前記第２ノードの信号を反転させて出力端を通じて出力するインバータとを有することを特徴とするレベルシフタ。
【請求項２】
前記第１及び第３トランジスタはＮＭＯＳトランジスタであり、前記第２及び第４トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１に記載のレベルシフタ。
【請求項３】
前記第１トランジスタのチャンネル幅は、前記第２トランジスタのチャンネル幅より大きいことを特徴とする請求項１に記載のレベルシフタ。
【請求項４】
前記第３トランジスタのチャンネル幅は、前記第４トランジスタのチャンネル幅より大きいことを特徴とする請求項１に記載のレベルシフタ。
【請求項５】
前記第１トランジスタのチャンネル幅／チャンネル長比（Ｗ／Ｌ比）は１０／６であり、
前記第２トランジスタのＷ／Ｌ比は５／１０であり、
前記第３トランジスタのＷ／Ｌ比は５０／６であり、
前記第４トランジスタのＷ／Ｌ比は１０／６であることを特徴とする請求項１に記載のレベルシフタ。
【請求項６】
前記インバータは、ＣＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のレベルシフタ。
【請求項７】
前記ＣＭＯＳトランジスタのＰＭＯＳ部のチャンネル幅／チャンネル長比（Ｗ／Ｌ比）は１０／６であり、
前記ＣＭＯＳトランジスタのＮＭＯＳ部のＷ／Ｌ比は１０／７であることを特徴とする請求項６に記載のレベルシフタ。
【請求項８】
ドレイン電極が前記第２トランジスタのソース電極に連結され、ゲート電極とソース電極が共通連結され前記第１ノードに連結される第５トランジスタを更に有することを特徴とする請求項１に記載のレベルシフタ。
【請求項９】
前記第５トランジスタのチャンネル幅／チャンネル長比（Ｗ／Ｌ比）は５／５であることを特徴とする請求項８に記載のレベルシフタ。
【請求項１０】
前記第５トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項８に記載のレベルシフタ。
【請求項１１】
前記第１電源電圧は５Ｖ〜８．５Ｖであり、前記第２電源電圧はグラウンドレベルであることを特徴とする請求項１に記載のレベルシフタ。
【請求項１２】
前記入力信号は、外部から供給されることを特徴とする請求項１に記載のレベルシフタ。
【請求項１３】
第１電源電圧が供給される第１電源電圧端と、
第２電源電圧が供給される第２電源電圧端と、
入力信号が供給される入力端と、
ゲート電極が前記第１電源電圧端に連結され、ソース電極が前記入力端に連結され入力信号の供給を受ける第１トランジスタと、
ドレイン電極が前記第１電源電圧端に連結され、ソース電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結される第２トランジスタと、
ソース電極が前記第２電源電圧端に連結され、ドレイン電極が第２ノードを経由して前記第２トランジスタのゲート電極に連結され、ゲート電極が前記入力端に連結され入力信号の供給を受ける第３トランジスタと、
ドレイン電極が前記第１電源電圧端に連結され、ゲート電極が前記第１ノードを経由して前記第１トランジスタのドレイン電極に連結され、ソース電極が前記第２ノードを経由して前記第３トランジスタのドレイン電極に連結される第４トランジスタと、
前記第２ノードの信号を反転させるインバータと、
前記インバータによって反転された信号を出力する出力端とを有することを特徴とするレベルシフタ。
【請求項１４】
第２トランジスタの前記ソース電極に連結されたドレイン電極と、前記第１ノードに連結されたゲート電極と、前記ゲート電極に連結されたソース電極とを具備する第５トランジスタを更に有することを特徴とする請求項１３に記載のレベルシフタ。
【請求項１５】
前記入力信号は外部から供給されることを特徴とする請求項１３に記載のレベルシフタ。
【請求項１６】
互いに隣接するデータラインと互いに隣接するゲートラインによって定義される画素領域に形成されたピクセル部を有する表示パネルと、
前記ゲートラインをアクティブにさせるゲート電極電圧を提供するゲート駆動部と、
前記データラインにデータ電圧を提供するデータ駆動部とを有し、
前記ゲート駆動部及びデータ駆動部のうち、少なくともいずれか一つは、第１レベルの第１信号を一つの入力端を通じて供給を受け、一つの出力端を通じて第２レベルの第２信号を出力するレベルシフタを含み、
前記レベルシフタは、ゲート電極が第１電源電圧に連結され、ソース電極が入力端を経由して第１信号の供給を受ける第１トランジスタと、
ドレイン電極が第１電源電圧に連結され、ソース電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結される第２トランジスタと、
ソース電極が第２電源電圧に連結され、ドレイン電極が第２ノードを経由して前記第２トランジスタのゲート電極に連結され、ゲート電極が前記入力端を経由して第１信号の供給を受ける第３トランジスタと、
ドレイン電極が第１電源電圧に連結され、ゲート電極が前記第１ノードを経由して前記第１トランジスタのドレイン電極に連結され、ソース電極が前記第２ノードを経由して前記第３トランジスタのドレイン電極に連結される第４トランジスタと、
前記第２ノードの信号を反転させて出力端を通じて前記第２信号を出力するインバータとを有することを特徴とする表示装置。
【請求項１７】
前記データ駆動部は、水平開始信号の活性化に応答して、クロック信号に同期して入力されるデータ信号を保存した後、保存したデータ信号を順次にシフトさせる複数のシフトレジスタと、
前記シフトされたデータ信号をラインラッチするラッチ部と、
第１ロード信号の印加を受けて前記ラインラッチされたデータ信号をレベルアップさせて出力する一つ以上のレベルシフタを含むレベル変換部とを有することを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記データ駆動部は、前記レベルアップされたデータ信号を第２ロード信号に応答して複数のアナログ信号に変換するデジタル−アナログ変換部と、
前記アナログ信号を増幅して複数の液晶駆動信号として前記データラインに印加するバッファ増幅部とをさらに含むことを特徴とする請求項１７に記載の表示装置。
【請求項１９】
前記データ駆動部は、水平開始信号の印加を受けてデータ信号をレベルアップさせる一つ以上の前記レベルシフタを含むレベル変換部と、
前記水平開始信号の活性化に応答して、クロック信号に同期して入力される前記レベルアップされたデータ信号を保存した後、保存したデータ信号を順次にシフトさせる複数のシフトレジスタと、
前記シフトされたデータ信号をラインラッチするラッチ部とを有することを特徴とする請求項１６に記載の表示装置。
【請求項２０】
前記データ駆動部は、前記ラインラッチされたデータ信号をロード信号に応答して複数のアナログ信号に変換するデジタル−アナログ変換部と、
前記アナログ信号を増幅して複数の液晶駆動信号として前記データラインに印加するバッファ増幅部とをさらに含むことを特徴とする請求項１９に記載の表示装置。
【請求項２１】
前記第１レベルは、前記第２レベルより低いことを特徴とする請求項１６に記載の表示装置。
【請求項２２】
第２トランジスタの前記ソース電極に連結されたドレイン電極と、前記第１ノードに連結されたゲート電極と、前記ゲート電極に連結されたソース電極とを具備する第５トランジスタを更に含むことを特徴とする請求項１６に記載の表示装置。
【請求項２３】
前記第１信号は、外部から供給されることを特徴とする請求項１６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタ、及びこれを有する表示装置に係り、より詳細にはシングル入力端子を有するレベルシフタ、及びこれを有する表示装置に関する。
【背景技術】
【０００２】
一般に、液晶表示装置は、小型及び薄型化と低電力消費の長所を有し、ノートパソコン、事務自動化機器、オーディオ／ビデオ機器等に利用されている。特に、スイッチング素子として薄膜トランジスタ（以下、ＴＦＴと称する）が利用されるアクティブマトリックスタイプの液晶表示装置は、動的な画像を表示するに適合である。
【０００３】
アクティブマトリックスタイプの液晶表示装置は、ゲートラインとデータラインの交差部のそれぞれに配列された画素にビデオ信号を提供して画像を表示する。画素のそれぞれは、データラインを通じて伝達されるデータ信号の電圧レベルによって透過光量を調節する液晶セルを含む。ゲートラインとデータラインの交差部にはＴＦＴが配置され、ゲートラインを通じて伝達されるスキャン信号に応答して液晶セル側に伝送されるデータ信号を切り換える。
【０００４】
液晶表示装置は、液晶パネルの駆動のための低い電圧、例えば、３．３Ｖ以下のデジタル制御信号を外部ＩＣから供給を受けて、液晶パネルで要求される高電圧、例えば、５Ｖ以上の電圧に変更するレベルシフタが要求される。
【０００５】
通常、動作速度と安定的な動作のために、液晶表示装置に採用されるレベルシフタは、デュアル入力端を通じてレベルアップしようとする外部入力信号の供給を受ける。しかし、従来のレベルシフタはデュアル入力を有するので、入力パッドの数が増加するという問題点があり、回路面積が広いという問題点がある。
【０００６】
これによって、多くの数の入力パッドと広い回路面積のレベルシフタを採用する液晶パネルは、駆動時に消費電力が増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は上記従来のレベルシフタにおける問題点に鑑みてなされたものであって、本発明の目的は、低消費電力で液晶パネルを駆動するためのシングル入力端子を有するレベルシフタを提供することにある。
【０００８】
また、本発明の他の目的は、上記レベルシフタを有する表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するためになされた本発明によるレベルシフタは、ゲート電極が第１電源電圧に連結され、ソース電極が入力端を経由して入力信号の供給を受ける第１トランジスタと、ドレイン電極が第１電源電圧に連結され、ソース電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結される第２トランジスタと、ソース電極が第２電源電圧に連結され、ドレイン電極が第２ノードを経由して前記第２トランジスタのゲート電極に連結され、ゲート電極が前記入力端を経由して入力信号の供給を受ける第３トランジスタと、ドレイン電極が第１電源電圧に連結され、ゲート電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結され、ソース電極が前記第２ノードを経由して前記第３トランジスタのドレイン電極に連結される第４トランジスタと、前記第２ノードの信号を反転させて出力端を通じて出力するインバータとを有することを特徴とする。
【００１０】
また、上記目的を達成するためになされた本発明によるレベルシフタは、第１電源電圧が供給される第１電源電圧端と、第２電源電圧が供給される第２電源電圧端と、入力信号が供給される入力端と、ゲート電極が前記第１電源電圧端に連結され、ソース電極が前記入力端に連結され入力信号の供給を受ける第１トランジスタと、ドレイン電極が前記第１電源電圧端に連結され、ソース電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結される第２トランジスタと、ソース電極が前記第２電源電圧端に連結され、ドレイン電極が第２ノードを経由して前記第２トランジスタのゲート電極に連結され、ゲート電極が前記入力端に連結され入力信号の供給を受ける第３トランジスタと、ドレイン電極が前記第１電源電圧端に連結され、ゲート電極が前記第１ノードを経由して前記第１トランジスタのドレイン電極に連結され、ソース電極が前記第２ノードを経由して前記第３トランジスタのドレイン電極に連結される第４トランジスタと、前記第２ノードの信号を反転させるインバータと、前記インバータによって反転された信号を出力する出力端とを有することを特徴とする。
【００１１】
上記目的を達成するためになされた本発明による表示装置は、互いに隣接するデータラインと互いに隣接するゲートラインによって定義される画素領域に形成されたピクセル部を有する表示パネルと、前記ゲートラインをアクティブにさせるゲート電極電圧を提供するゲート駆動部と、前記データラインにデータ電圧を提供するデータ駆動部とを有し、前記ゲート駆動部及びデータ駆動部のうち、少なくともいずれか一つは、第１レベルの第１信号を一つの入力端を通じて供給を受け、一つの出力端を通じて第２レベルの第２信号を出力するレベルシフタを含み、前記レベルシフタは、ゲート電極が第１電源電圧に連結され、ソース電極が入力端を経由して第１信号の供給を受ける第１トランジスタと、ドレイン電極が第１電源電圧に連結され、ソース電極が第１ノードを経由して前記第１トランジスタのドレイン電極に連結される第２トランジスタと、ソース電極が第２電源電圧に連結され、ドレイン電極が第２ノードを経由して前記第２トランジスタのゲート電極に連結され、ゲート電極が前記入力端を経由して第１信号の供給を受ける第３トランジスタと、ドレイン電極が第１電源電圧に連結され、ゲート電極が前記第１ノードを経由して前記第１トランジスタのドレイン電極に連結され、ソース電極が前記第２ノードを経由して前記第３トランジスタのドレイン電極に連結される第４トランジスタと、前記第２ノードの信号を反転させて出力端を通じて前記第２信号を出力するインバータとを有することを特徴とする。
【００１２】
本発明に係るレベルシフタ、及びこれを有する表示装置によれば、４個又は５個のトランジスタでレベルシフタを具現しつつ、外部入力信号が供給される入力端子をシングル入力で入力パッド数が少なく形成することで、レベルシフタの回路面積を減少させて、さらに実際信号が動作する瞬間にのみ電流を消費するので、駆動時に所要される消費電力を節減することができるという効果がある。
また、本発明によるレベルシフタによれば、特性変換にも安定的に動作する優秀な動作マージンを有して動作するという効果がある。
【発明を実施するための最良の形態】
【００１３】
次に、本発明に係るレベルシフタ、及びこれを有する表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例１】
【００１４】
図１は、本発明の第１の実施例によるレベルシフタを示す回路図である。図２は、図１に示したレベルシフタの入出力特性を示す波形図である。
【００１５】
図１を参照すると、本発明の第１の実施例によるレベルシフタ１００は、第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０、第４トランジスタ１４０、及びインバータ１５０を含む。図１では、トランジスタの電極のうち、相対的に高い電圧が印加される電極をドレイン電極として定義し、相対的に低い電圧が印加される電極はソース電極として定義して説明するが、その逆も可能である。
【００１６】
第１トランジスタ１１０のゲート電極は、第１電源電圧ＶＤＤに連結され、ソース電極は入力端ＩＮ１を経由して外部入力信号の供給を受ける。第１トランジスタ１１０は、Ｎ型金属酸化膜半導体（以下、ＮＭＯＳ）トランジスタである。第１トランジスタ１１０のサイズを定義するチャンネル幅／チャンネル長比（以下、Ｗ／Ｌ比）は１０／６である。
【００１７】
第２トランジスタ１２０のドレイン電極は、前記第１電源電圧ＶＤＤに連結され、ソース電極は第１ノードＮ１を経由して第１トランジスタ１１０のドレイン電極に連結される。第２トランジスタ１２０は、Ｐ型金属酸化膜半導体（以下、ＰＭＯＳ）トランジスタである。第２トランジスタ１２０のＷ／Ｌ比は５／１０である。
【００１８】
第３トランジスタ１３０のソース電極が第２電源電圧ＧＮＤに連結され、ドレイン電極は第２ノードＮ２を経由して第２トランジスタ１２０のゲート電極に連結され、ゲート電極が入力端ＩＮ１を経由して外部入力信号の供給を受ける。第３トランジスタ１３０はＮＭＯＳトランジスタである。第３トランジスタ１３０のＷ／Ｌ比は５０／６である。
【００１９】
第４トランジスタ１４０のドレイン電極は第１電源電圧ＶＤＤに連結され、ゲート電極が第１ノードＮ１を経由して第１トランジスタ１１０のドレイン電極に連結され、ソース電極が第２ノードＮ２を経由して第３トランジスタ１３０のドレイン電極に連結される。第４トランジスタ１４０はＰＭＯＳトランジスタである。第４トランジスタ１４０のＷ／Ｌ比は１０／６である。
【００２０】
インバータ１５０は、第２ノードＮ２の信号を反転させて出力端ＯＵＴ１を通じて出力する。インバータ１５０は、ＣＭＯＳトランジスタ素子で構成される。ＣＭＯＳトランジスタのＰＭＯＳ部のＷ／Ｌ比は１０／６で、ＮＭＯＳ部のＷ／Ｌ比は１０／７である。
【００２１】
図２を参照して、上述したレベルシフタの動作過程を説明する。
【００２２】
まず、入力端ＩＮ１を通じてローレベルからハイレベルに上昇する入力信号が入力されることにより、第３トランジスタ１３０はターンオンされ、第２ノードＮ２の電圧をハイレベル状態からローレベル状態に遷移させる。例えば、入力信号のローレベルはグラウンドレベルの電圧で、ハイレベルは３Ｖである。
【００２３】
第２ノードＮ２の電圧がローレベル状態に遷移したことにより、第２トランジスタ１２０はターンオンされ、第１ノードＮ１の電圧をローレベル状態からハイレベル状態に遷移させる。ここで、第１トランジスタ１１０は一種の抵抗的役割を行う。
【００２４】
第１ノードＮ１の電圧がハイレベル状態に遷移したことにより、第４トランジスタ１４０はターンオフされ、第２ノードＮ２の電圧がローレベルに遷移することを加速化させる。第２ノードＮ２の電圧はインバータ１５０によって反転され、出力端ＯＵＴ１を通じて出力される。例えば、第１電源電圧ＶＤＤが５Ｖであれば、出力端ＯＵＴ１を通じて出力される電圧は５Ｖで、第１電源電圧ＶＤＤが８．５Ｖであれば、出力端ＯＵＴ１を通じて出力される電圧は８．５Ｖである。
【００２５】
一方、入力端ＩＮ１を通じてハイレベルからローレベルに下降する入力信号が入力されることにより、第３トランジスタ１３０はターンオフされ、第２ノードＮ２の電圧をローレベル状態からハイレベル状態に遷移させる。
【００２６】
第２ノードＮ２の電圧がハイレベル状態に遷移したことにより、第２トランジスタ１２０はターンオフされ、第１ノードＮ１の電圧をハイレベル状態からローレベル状態に遷移させる。ここで、第１トランジスタ１１０は一種の抵抗的役割を行う。
【００２７】
第１ノードＮ１の電圧がローレベル状態に遷移したことにより、第４トランジスタ１４０はターンオンされ、第２ノードＮ２の電圧がハイレベルに遷移することを加速化させる。第２ノードＮ２の電圧は、インバータ１５０によって反転され出力端ＯＵＴ１を通じて出力される。
【００２８】
図３は、図１に示したレベルシフタの電圧特性を示す波形図である。図４は、図１に示したレベルシフタの消費電流特性を示す波形図である。特に、１．４μｓの周期を有する３Ｖの入力信号を５Ｖにレベルアップさせるレベルシフタの電圧及び電流特性を示す。
【００２９】
図３に示すように、出力端ＯＵＴ１を通じて出力される出力信号は、入力端ＩＮ１を通じて入力される入力信号対比タイミング遅延（ｔｉｍｉｎｇ  ｄｅｌａｙ）も殆どなく、動作特性も非常に優れていることが確認できる。
【００３０】
図４に示すように、本発明によるレベルシフタは、優れる動作特性を有しながら、オフ状態で消費電流は実質的に０（ゼロ）の特性を有する。
【００３１】
特に、３Ｖから５Ｖにレベルアップされる時、上昇期間中で５μＡ程度の電流が漏洩し、下降期間中で若干のピークのみが発生される優秀な特性を示す。このような特性が発生する理由は、ＰＭＯＳトランジスタである第２トランジスタ１２０とＰＭＯＳトランジスタである第４トランジスタ１４０がラッチ形態に電気的に連結され、実際動作する瞬間にのみ電流が流れるためである。
【００３２】
又、ＮＭＯＳトランジスタである第１トランジスタ１１０のゲート電極は第１電源電圧ＶＤＤに連結されているので、ＮＭＯＳトランジスタのしきい電圧Ｖｔｈ特性がある程度変化しても、レベルシフタの動作特性変化に鈍く動作するという長所がある。
【実施例２】
【００３３】
図５は、本発明の第２の実施例によるレベルシフタを示す回路図である。図６は、図５に示したレベルシフタの入出力特性を示す波形図である。
【００３４】
図５を参照すると、本発明の第２の実施例によるレベルシフタ２００は、第１トランジスタ２１０、第２トランジスタ２２０、第３トランジスタ２３０、第４トランジスタ２４０、第５トランジスタ２５０、及びインバータ２６０を含む。
【００３５】
第１トランジスタ２１０のゲート電極が第１電源電圧ＶＤＤに連結され、ソース電極が入力端ＩＮ２を経由して外部入力信号の供給を受ける。第１トランジスタ２１０は、ＮＭＯＳトランジスタである。第１トランジスタ２１０のＷ／Ｌ比は１０／６である。
【００３６】
第２トランジスタ２２０のドレイン電極が第１電源電圧ＶＤＤに連結され、ソース電極が第１ノードＮ１を経由して第５トランジスタ２５０のドレイン電極に連結される。第２トランジスタ２２０はＰＭＯＳトランジスタである。第２トランジスタ２２０のＷ／Ｌ比は５／１０である。
【００３７】
第３トランジスタ２３０のソース電極が第２電源電圧ＧＮＤに連結され、ドレイン電極が第２ノードＮ２を経由して第２トランジスタ２２０のゲート電極に連結され、ゲート電極が入力端ＩＮ２を経由して外部入力信号の供給を受ける。第３トランジスタ２３０はＮＭＯＳトランジスタである。第３トランジスタ２３０のＷ／Ｌ比は５０／６である。
【００３８】
第４トランジスタ２４０のドレイン電極が第１電源電圧ＶＤＤに連結され、ゲート電極が第１ノードＮ１を経由して、第１トランジスタ２１０のドレイン電極に連結され、ソース電極が第２ノードＮ２を経由して第３トランジスタ２３０のドレイン電極に連結される。第４トランジスタ２４０はＰＭＯＳトランジスタである。第４トランジスタ２４０のＷ／Ｌ比は１０／６である。
【００３９】
第５トランジスタ２５０のドレイン電極が第２トランジスタ２２０のソース電極に連結され、ゲート電極とソース電極は共通連結され、第１ノードＮ１に連結される。第５トランジスタ２５０のＷ／Ｌ比は５／５である。
【００４０】
第５トランジスタ２５０は抵抗の役割を行うことにより、レベルシフタの動作期間中の開始期間と終了期間にのみ瞬間的に少量の電流が流れるように誘導して動作期間中の漏洩電流まで遮断する。これによって、第５トランジスタ２５０を有するレベルシフタは、図１に示したレベルシフタに対してより優れる消費電力特性を有する。
【００４１】
インバータ２６０は、第２ノードＮ２の信号を反転させて出力端ＯＵＴ２を通じて出力する。インバータ２６０は、ＣＭＯＳトランジスタ素子で構成される。ＣＭＯＳトランジスタのＰＭＯＳ部のＷ／Ｌ比は１０／６で、ＮＭＯＳ部のＷ／Ｌ比は１０／７である。
【００４２】
図６を参照して、上述したレベルシフタの動作過程を説明する。
【００４３】
まず、入力端ＩＮ２を通じてローレベルからハイレベルに上昇する入力信号が入力されることにより、第３トランジスタ２３０はターンオンされ、第２ノードＮ２の電圧をハイレベル状態からローレベル状態に遷移させる。例えば、入力信号のローレベルはグラウンドレベルの電圧で、ハイレベルは３Ｖである。
【００４４】
第２ノードＮ２の電圧がローレベル状態に遷移したことにより、第２トランジスタ２２０はターンオンされ、第１ノードＮ１の電圧をローレベル状態からハイレベル状態に遷移させる。ここで、第１トランジスタ２１０は一種の抵抗的役割を行い、第５トランジスタ２５０はゲート電極とソース電極が共通連結されるので、一種のダイオード的役割を行う。
【００４５】
第１ノードＮ１の電圧がハイレベル状態に遷移したことにより、第４トランジスタ２４０はターンオフされ、第２ノードＮ２の電圧がローレベルに遷移することを加速化させる。第２ノードＮ２の電圧はインバータ２５０によって反転され出力端ＯＵＴ２を通じて出力される。例えば、第１電源電圧ＶＤＤが５Ｖであれば、出力端ＯＵＴ２を通じて出力される電圧は５Ｖで、第１電源電圧ＶＤＤが８．５Ｖであれば、出力端ＯＵＴ２を通じて出力される電圧は８．５Ｖである。
【００４６】
一方、入力端ＩＮ２を通じてハイレベルからローレベルに下降する入力信号が入力されることにより、第３トランジスタ２３０はターンオフされ、第２ノードＮ２の電圧をローレベル状態からハイレベル状態に遷移させる。
【００４７】
第２ノードＮ２の電圧がハイレベル状態に遷移したことにより、第２トランジスタ２２０はターンオフされ、第１ノードＮ１の電圧をハイレベル状態からローレベル状態に遷移させる。ここで、第１トランジスタ２１０は、一種の抵抗的役割を行う。
【００４８】
第１ノードＮ１の電圧がローレベル状態に遷移したことにより、第４トランジスタ２４０はターンオンされ第２ノードＮ２の電圧がハイレベルに遷移することを加速化させる。第２ノードＮ２の電圧は、インバータ２６０によって反転され、出力端ＯＵＴ２を通じて出力される。
【００４９】
図７は、図５に示したレベルシフタの電圧特性を示す波形図である。図８は、図５に示したレベルシフタの消費電流特性を示す波形図である。特に、１．４μｓの周期を有する３Ｖの入力信号を５Ｖにレベルアップさせるレベルシフタの電圧及び電流特性を示す。
【００５０】
図７に示すように、出力端ＯＵＴ２を通じて出力される出力信号は、入力端ＩＮ２を通じて入力される入力信号対比タイミング遅延も殆どなく、動作特性も非常に優れていることがわかる。
【００５１】
図８に示すように、本発明によるレベルシフタは優秀な動作特性を有しながら、オフ状態で消費電流は実質的に０（ゼロ）の特性を有する
【００５２】
特に、３Ｖから５Ｖにレベルアップされても、上昇期間中で電流が漏洩することなく、下降期間中で非常に小さいピークのみが発生する優秀な特性を示す。このような特性が発生する理由は、ＰＭＯＳトランジスタである第２トランジスタ２２０とＰＭＯＳトランジスタである第４トランジスタ２４０がラッチ形態に電気的に連結され、実際に動作する瞬間にのみ電流が流れるためである。
【００５３】
又、ＮＭＯＳトランジスタである第１トランジスタ２１０のゲート電極は、第１電源電圧ＶＤＤに連結されているので、ＮＭＯＳトランジスタのしきい電圧Ｖｔｈ特性がある程度変化しても、レベルシフタの動作特性変化に鈍く動作するという長所がある。
【実施例３】
【００５４】
図９は、本発明の第３の実施例による表示装置を示す平面図である。
【００５５】
図９を参照すると、本発明の第３の実施例による表示装置は、画像を表示するための表示領域ＤＡ、表示領域ＤＡに隣接する第１周辺領域ＰＡ１、及び第２周辺領域ＰＡ２を有する表示パネル３００を含む。表示パネル３００は、上部基板（図示せず）、下部基板（図示せず）、及び２つの基板の間に形成される液晶層（図示せず）を含む。
【００５６】
表示領域ＤＡには、複数のゲートライン（ＧＬ１、…、ＧＬｑ、ＧＬｑ＋１、…、ＧＬｎ）と複数のデータライン（ＤＬ１、…、ＤＬＰ、ＤＬＰ＋１、…、ＤＬｍ）が具備され、ゲートラインとデータラインは互いに直交する。ゲートラインとデータラインが直交することにより複数の画素が定義される。
【００５７】
複数の画素のうちの一つを表示領域ＤＡ内に図示する。画素は隣接する一対のゲートライン（ＧＬｑ、ＧＬｑ＋１）及び一対のデータライン（ＤＬＰ、ＤＬＰ＋１）によって定義される。この際、Ｐ及びｑは、自然数である。画素は、ゲートラインＧＬｑ及びデータラインＤＬＰに連結されたスイッチング素子Ｑを含む。画素は、スイッチング素子Ｑの間で互いに並列に連結された２つのキャパシタ（ＣＬＣ、ＣＳＴ）を含み、２つの電圧（ＶＣＯＭ、ＶＳＴ）の印加を受ける。
【００５８】
ゲート駆動部４００は、第１周辺領域ＰＡ１に具備され表示領域ＤＡに形成された複数のゲートラインと電気的に連結される。ゲート駆動部４００は、表示領域ＤＡに複数の画素が形成される時に表示パネル３００に形成される。
【００５９】
一方、第２周辺領域ＰＡ２には、データ駆動部５００が形成される。データ駆動部５００は、表示領域ＤＡに形成されたデータライン（ＤＬ１、…、ＤＬＰ、ＤＬＰ＋１、…、ＤＬｍ）と電気的に連結される。データ駆動部５００は、一つ以上のデータ駆動回路を含む。データ駆動部５００はチップ形態に構成され、表示パネル３００に搭載されることもできるが、表示領域ＤＡに画素部を形成する工程を通じて形成されることが好ましい。
【００６０】
表示パネル３００の第２周辺領域ＰＡ２には、フレキシブル印刷回路基板（ＦＰＣ）６００が付着され、フレキシブル印刷回路基板６００は、表示パネル３００の外部に具備される装置から各種信号の入力を受けて、データ駆動部５００及びゲート駆動部４００に提供する。各種信号は、ゲート駆動部４００の駆動を制御する第１制御信号ＧＣ、データ駆動部５００の動作を制御する第２制御信号（図示せず）を出力する。
【００６１】
ゲート駆動部４００は、前記第１制御信号ＧＣによって駆動され、表示領域ＤＡのゲートライン（ＧＬ１、…、ＧＬｑ、ＧＬｑ＋１、…、ＧＬｎ）にゲート電極信号を出力する。ゲート駆動部４００には、第１制御信号ＧＣのレベルをアップさせるレベルシフタを更に含むことができる。勿論、ゲート駆動部４００に含まれるレベルシフタは、図１又は図５に示したシングル入力端子を有するレベルシフタである。
【００６２】
又、データ駆動部５００は、第２制御信号に応答して、表示領域ＤＡのデータライン（ＤＬ１、…、ＤＬＰ、ＤＬＰ＋１、…、ＤＬｍ）にデータ信号を出力する。データ駆動部５００には、フレキシブル印刷回路基板６００から提供される第２制御信号又は画像表示のためのデータ信号のレベルをアップさせるレベルシフタを更に含むことができる。勿論、データ駆動部５００に含まれるレベルシフタは、図１又は図５に示したシングル入力端子を有するレベルシフタである。
【００６３】
また、図示していないが、表示パネル３００の下部には、表示パネル３００に光を提供する光発生部が更に配置される。
【実施例４】
【００６４】
図１０は、本発明の第４の実施例による表示装置のデータ駆動部に適用するデータ駆動回路を示すブロック図であって、特に、本データ駆動回路５１０は複数のデータ信号のレベル変換のために、データ信号に対応する個数のレベルシフタを有する。
【００６５】
図１０を参照すると、データ駆動回路５１０は、データシフティング部５１２、データラッチ部５１３、レベル変換部５１４、デジタル−アナログ変換部５１５、及びバッファ増幅部５１６を含む。
【００６６】
データシフティング部５１２は、従属的に結合された複数のシフトレジスタ（ＳＲ１、ＳＲ２、…、ＳＲｋ−１、ＳＲｋ）を含み、水平開始信号ＳＴＨが活性化される時、クロック信号ＣＬＫに同期して入力されるデータ信号ＤＡＴＡを保存した後、一側方向に順次にシフトさせる。水平開始信号ＳＴＨは、レベルシフタの動作時点を知らせる信号である。
【００６７】
データラッチ部５１３は、データシフティング部５１２から出力される複数のシフトデータをラインラッチする。
【００６８】
レベル変換部５１４は、ロード信号ＬＤ１に応答してデータラッチ部５１３にラッチされたデータ信号をレベル変換、好ましくレベルアップさせて、デジタル−アナログ変換部５１５に出力する。レベル変換部５１４は、複数のレベルシフタ（ＬＳ１、ＬＳ２、…、ＬＳｋ−１、ＬＳｋ）を含む。レベルシフタ（ＬＳ１、ＬＳ２、…、ＬＳｋ−１、ＬＳｋ）のそれぞれは、図１又は図５に示したシングル入力端子を有するレベルシフトである。
【００６９】
デジタル−アナログ変換部５１５は、ロード信号ＬＤ２に応答して、レベル変換部５１４によってレベル変換されたデータ信号をアナログ信号に変換して、複数のアナログ信号をバッファ増幅部５１６に出力する。
【００７０】
バッファ増幅部５１６は、複数のアナログ信号を増幅して、複数の液晶駆動信号（Ｄ１、Ｄ２、…、Ｄｋ−１、Ｄｋ）として表示領域ＤＡに形成された複数のデータライン（ＤＬ１、…、ＤＬＰ、ＤＬＰ＋１、…、ＤＬｍ）のそれぞれに出力する。
【実施例５】
【００７１】
図１１は、本発明の第５の実施例による表示装置のデータ駆動部に適用するデータ駆動回路を示すブロック図であって、特に、本データ駆動回路５２０は複数のデータ信号のレベル変換のために、データ信号の入力端に一つのレベルシフタを有する。
【００７２】
図１１を参照すると、データ駆動回路５２０は、レベル変換部５２２、データシフティング部５２３、データラッチ部５２４、デジタル−アナログ変換部５２５、及びバッファ増幅部５２６を含む。
【００７３】
レベル変換部５２２は、図１又は図５に示したシングル入力端子を有する一つ以上のレベルシフタで構成される。レベル変換部５２２は、水平開始信号ＳＴＨが活性化される時に入力されるデータ信号ＤＡＴＡのレベルを変換して、即ち、データ信号ＤＡＴＡの電圧レベルを上昇させて、レベル変換されたデータ信号を順次に出力する。ここで、水平開始信号ＳＴＨは、レベルシフタの動作時点を知らせる信号である。
【００７４】
例えば、レベル変換部５２２は、単一のレベルシフタで構成することができ、データの速度を考慮して２つのレベルシフタ又はシフトレジスタ数の半分となるレベルシフタでも構成することができる。即ち、レベル変換を行うために、レベルシフタの数は最大限シフトレジスタの数より少なく構成されることができる。
【００７５】
データシフティング部５２３は、従属結合された複数のシフトレジスタ（ＳＲ１、ＳＲ２、…、ＳＲｋ−１、ＳＲｋ）を含む。複数のシフトレジスタ（ＳＲ１、ＳＲ２、…、ＳＲｋ−１、ＳＲｋ）のうち、先端のシフトレジスタＳＲ１は、レベル変換部５２２によってレベル変換されたデータ信号を順次に入力受けて保存する。
【００７６】
シフトレジスタＳＲ１に保存されたレベル変換されたデータ信号はクロック信号ＣＬＫに同期して、一側方向、即ち、図面上、右側方向にシフトされる。先端のシフトレジスタＳＲ１に保存されたレベル変換されたデータ信号が右側にシフトして終端のシフトレジスタＳＲｋに入力される場合、データシフティング部５２３は複数のシフトデータ信号を出力する。
【００７７】
データラッチ部５２４は、データシフティング部５２３から複数のシフトデータ信号の入力を受けてラインラッチした後、複数のラッチ信号を出力する。
【００７８】
デジタル−アナログ変換部５２５は、ロード信号ＬＤとデータラッチ部５２４から複数のラッチ信号の入力を受け、ロード信号ＬＤに応答して複数のラッチ信号をアナログ信号にそれぞれ変換して、複数のアナログ信号をバッファ増幅部５２６に出力する。
【００７９】
バッファ増幅部５２６は、デジタル−アナログ変換部５２５から複数のアナログ信号の入力を受け、複数のアナログ信号を所定のレベルにそれぞれ増幅して、表示領域ＤＡに形成された複数のデータライン（ＤＬ１、…、ＤＬＰ、ＤＬＰ＋１、…、ＤＬｍ）にそれぞれ出力する。
【００８０】
上述した本発明の第５の実施例によるデータ駆動部は、第４の実施例によるデータ駆動部に対してロジック回路が簡単である。これによって、データ駆動部に対応するＩＣを製造するための設計及び工程が簡単になり、回路線幅及びトランジスタのサイズも一定サイズを維持することができ、不良率発生確率を減少させることができるのみならず、製造費用を節減させることができる。
【００８１】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施例によるレベルシフタを示す回路図である。
【図２】図１に示したレベルシフタの入出力特性を示す波形図である。
【図３】図１に示したレベルシフタの電圧特性を示す波形図である。
【図４】図１に示したレベルシフタの消費電流特性を示す波形図である。
【図５】本発明の第２の実施例によるレベルシフタを示す回路図である。
【図６】図５に示したレベルシフタの入出力特性を示す波形図である。
【図７】図５に示したレベルシフタの電圧特性を示す波形図である。
【図８】図５に示したレベルシフタの消費電流特性を示す波形図である。
【図９】本発明の第３の実施例による表示装置を示す平面図である。
【図１０】本発明の第４の実施例による表示装置のデータ駆動部に適用するデータ駆動回路を示すブロック図である。
【図１１】本発明の第５の実施例による表示装置のデータ駆動部に適用するデータ駆動回路を示すブロック図である。
【符号の説明】
【００８３】
１１０、２１０    第１トランジスタ
１２０、２２０    第２トランジスタ
１３０、２３０    第３トランジスタ
１４０、２４０    第４トランジスタ
２５０        第５トランジスタ
１５０、２６０    インバータ
３００        表示パネル
４００        ゲート駆動部
５００        データ駆動部
５１０、５２０    データ駆動回路
５１２、５２３    データシフティング部
５１３、５２４    データラッチ部
５１４、５２２    レベル変換部
５１５、５２５    デジタル−アナログ変換部
５１６、５２６    バッファ増幅部
６００        フレキシブル印刷回路基板
【図１】
2007047785.tif 000003
【図２】
2007047785.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007047785.tif 000009
【図８】
2007047785.tif 000010
【図９】
2007047785.tif 000011
【図１０】
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【図１１】
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