(57)【要約】【課題】オフセット構造になり難く、ショートチャネル特性の悪化を防ぐことができるメモリセルを備えた半導体装置を提供する。【解決手段】半導体基板１１上には、第１トンネル酸化膜１２、第１フローティングゲート５、第１ゲート間絶縁膜１３、第１コントロールゲート４の順序で積層された第１積層ゲートと、第２トンネル酸化膜１２、第２フローティングゲート５、第２ゲート間絶縁膜１３、第２コントロールゲート４の順序で積層された第２積層ゲートとが形成されている。第１積層ゲートの側面上及び第２積層ゲートの側面上には、ゲート側壁絶縁膜１６が形成されている。さらに、第１積層ゲートと第２積層ゲートとの間の半導体基板１１にはｎ+型拡散層２Ｂが形成されている。そして、ゲート側壁絶縁膜１６と接触するｎ+型拡散層２Ｂの表面は、ゲート側壁絶縁膜１６間のｎ+型拡散層２Ｂの表面より高く形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の表面領域に形成された第１半導体領域と、
前記半導体基板の表面領域に前記第１半導体領域と離隔して形成された第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成された第１トンネル絶縁膜と、
前記第１トンネル絶縁膜上に形成された第１フローティングゲートと、
前記第１フローティングゲート上に形成された第１ゲート間絶縁膜と、
前記第１ゲート間絶縁膜上に形成された第１コントロールゲートと、
前記第１フローティングゲートの側面上及び前記第１コントロールゲートの側面上に形成された第１側壁絶縁膜と、
前記半導体基板の表面領域に前記第１、第２半導体領域と離隔して形成された第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記半導体基板上に形成された第２トンネル絶縁膜と、
前記第２トンネル絶縁膜上に形成された第２フローティングゲートと、
前記第２フローティングゲート上に形成された第２ゲート間絶縁膜と、
前記第２ゲート間絶縁膜上に形成された第２コントロールゲートと、
前記第２フローティングゲートの側面上及び前記第２コントロールゲートの側面上に形成された第２側壁絶縁膜とを具備し、
前記第１、第２側壁絶縁膜とそれぞれ接触する前記第２半導体領域の表面は、前記第１側壁絶縁膜と前記第２側壁絶縁膜との間の前記第２半導体領域の表面より高いことを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面領域に前記第１、第２、第３半導体領域と離隔して形成された第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第３コントロールゲートと、
前記第３コントロールゲートの側面上に形成された第３側壁絶縁膜と、
前記半導体基板の表面領域に前記第１、第２、第３、第４半導体領域と離隔して形成された第５半導体領域と、
前記第４半導体領域と前記第５半導体領域との間の前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第４コントロールゲートと、
前記第４コントロールゲートの側面上に形成された第４側壁絶縁膜と、
をさらに具備し、
前記第３、第４側壁絶縁膜とそれぞれ接触する前記第４半導体領域の表面は、前記第３側壁絶縁膜と前記第４側壁絶縁膜との間の前記第４半導体領域の表面より高く、
前記第３側壁絶縁膜と前記第４側壁絶縁膜との間の前記第４半導体領域の表面は、前記第１側壁絶縁膜と前記第２側壁絶縁膜との間の前記第２半導体領域の表面より低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１フローティングゲートの側面及び前記第１コントロールゲートの側面と、前記第１側壁絶縁膜との間に形成された第１保護膜と、
前記第２フローティングゲートの側面及び前記第２コントロールゲートの側面と、前記第２側壁絶縁膜との間に形成された第２保護膜と、
をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１、第２、第３半導体領域には、前記第１、第２、第３半導体領域より不純物濃度が高い半導体領域が前記第１、第２側壁絶縁膜に対してセルフアラインに形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜が形成された半導体基板に素子分離領域を形成する工程と、
前記第１導電膜上及び前記素子分離領域上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２導電膜を形成する工程と、
前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を加工して、前記半導体基板上に、第１トンネル絶縁膜、第１フローティングゲート、第１ゲート間絶縁膜、第１コントロールゲートの順序で積層された第１積層ゲートと、第２トンネル絶縁膜、第２フローティングゲート、第２ゲート間絶縁膜、第２コントロールゲートの順序で積層された第２積層ゲートとを形成する工程と、
前記第１積層ゲートと前記第２積層ゲートとの間の前記半導体基板にソース領域あるいはドレイン領域を形成する工程と、
前記第１積層ゲート上、前記第２積層ゲート上、及び前記半導体基板上に第３絶縁膜を形成する工程と、
異方性エッチングにより前記第３絶縁膜を加工して、前記第１積層ゲートの側面上、及び前記第２積層ゲートの側面上に側壁絶縁膜を形成する工程と、
前記第１積層ゲートの側面上、及び前記第２積層ゲートの側面上に形成された前記側壁絶縁膜に対してセルフアラインに異方性エッチングを行い、前記素子分離領域の高さを下げる工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関するものであり、例えばＮＡＮＤ型メモリセルを備えた不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電気的書き換え可能な不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭが広く用いられている。ＮＡＮＤ型ＥＥＰＲＯＭは、直列に接続された複数のメモリセル（以下、ＮＡＮＤセルと記す）と、このＮＡＮＤセルの両端に配置された選択ゲートトランジスタとを備えている。
【０００３】
図１４に、ＮＡＮＤセルの一部の断面構造を示す。半導体基板１０１上のｐ型ウェル領域１０２に形成されたセル拡散層１０３の間には、トンネル絶縁膜１０４、フローティングゲート１０５、ゲート間絶縁膜（インタポリ絶縁膜）１０６、ポリシリコン膜１０７Ａとメタルシリサイド膜１０７Ｂからなるコントロールゲート１０７、及びゲート用マスク材１０８が積層され、これらによりメモリセルが構成されている。さらに、ゲートを覆うように熱酸化膜１０９が形成されている。このような構造を持つ複数のメモリセルは、隣り合うメモリセル同士でソースあるいはドレインを共有するように複数個直列に接続されている（例えば、特許文献１参照）。
【０００４】
前述したＮＡＮＤセルにおいては、以下のような問題点が生じる場合がある。図１４に示すように、フローティングゲート１０５の端部（ゲートエッジ）近傍の半導体基板（セル拡散層１０３）がエッチングされて後退し（図１４中に１１０にて示す領域）、フローティングゲート端部近傍の半導体基板が基板掘れを起こしている。このため、メモリセルトランジスタはオフセット構造になり易く、セル電流が引けなかったり、またショートチャネル特性が悪いメモリセルが多くなったりする。また、フローティングゲート１０５のゲートエッジ下に形成されたトンネル酸化膜１０４はダメージを受けやすく、トンネル酸化膜中に電子トラップなどが入り、セル電流が劣化したり、またデータリテンションが低下するなどのメモリセルの長期信頼性が悪化したりする。
【０００５】
一方、その他の従来技術として、ゲート加工後、選択ゲート間のみレジストを開口して、ＳＴＩ(Shallow Trench Isolation)の高さを落とし、ビット線コンタクト、ソース線コンタクトの接触面積を確保する方法がある。しかし、この方法では、メモリセル内ではＳＴＩと活性素子領域とに段差が残るため、メモリセルのゲート間でＳＴＩ段差脇にゲートを形成するために堆積されたポリシリコン膜が残り、不良となることが多い。またフォトエッチングプロセス（ＰＥＰ工程）が追加となるため、製造コスト的にも不利である。
【特許文献１】特開２００２−５７２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこでこの発明は、オフセット構造になり難く、ショートチャネル特性の悪化を防ぐことができるメモリセルを備えた半導体装置及びその製造方法を提供することを目的とする。また、ゲート端部近傍のゲート絶縁膜にダメージが入り難く、セル電流の劣化を改善できると共に、データリテンションが改善され長期信頼性を向上させることができるメモリセルを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、この発明の一実施態様の半導体装置は、半導体基板の表面領域に形成された第１半導体領域と、前記半導体基板の表面領域に前記第１半導体領域と離隔して形成された第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成された第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に形成された第１フローティングゲートと、前記第１フローティングゲート上に形成された第１ゲート間絶縁膜と、前記第１ゲート間絶縁膜上に形成された第１コントロールゲートと、前記第１フローティングゲートの側面上及び前記第１コントロールゲートの側面上に形成された第１側壁絶縁膜と、前記半導体基板の表面領域に前記第１、第２半導体領域と離隔して形成された第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記半導体基板上に形成された第２トンネル絶縁膜と、前記第２トンネル絶縁膜上に形成された第２フローティングゲートと、前記第２フローティングゲート上に形成された第２ゲート間絶縁膜と、前記第２ゲート間絶縁膜上に形成された第２コントロールゲートと、前記第２フローティングゲートの側面上及び前記第２コントロールゲートの側面上に形成された第２側壁絶縁膜とを具備し、前記第１、第２側壁絶縁膜とそれぞれ接触する前記第２半導体領域の表面は、前記第１側壁絶縁膜と前記第２側壁絶縁膜との間の前記第２半導体領域の表面より高いことを特徴とする。
【０００８】
また、この発明の他の実施態様の半導体装置は、半導体基板上に、第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜が形成された半導体基板に素子分離領域を形成する工程と、前記第１導電膜上及び前記素子分離領域上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導電膜を形成する工程と、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を加工して、前記半導体基板上に、第１トンネル絶縁膜、第１フローティングゲート、第１ゲート間絶縁膜、第１コントロールゲートの順序で積層された第１積層ゲートと、第２トンネル絶縁膜、第２フローティングゲート、第２ゲート間絶縁膜、第２コントロールゲートの順序で積層された第２積層ゲートとを形成する工程と、前記第１積層ゲートと前記第２積層ゲートとの間の前記半導体基板にソース領域あるいはドレイン領域を形成する工程と、前記第１積層ゲート上、前記第２積層ゲート上、及び前記半導体基板上に第３絶縁膜を形成する工程と、異方性エッチングにより前記第３絶縁膜を加工して、前記第１積層ゲートの側面上、及び前記第２積層ゲートの側面上に側壁絶縁膜を形成する工程と、前記第１積層ゲートの側面上、及び前記第２積層ゲートの側面上に形成された前記側壁絶縁膜に対してセルフアラインに異方性エッチングを行い、前記素子分離領域の高さを下げる工程とを具備することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、オフセット構造になり難く、ショートチャネル特性の悪化を防ぐことができるメモリセルを備えた半導体装置及びその製造方法を提供できる。また、ゲート端部近傍のゲート絶縁膜にダメージが入り難く、セル電流の劣化を改善できると共に、データリテンションが改善され長期信頼性を向上させることができるメモリセルを備えた半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
［第１実施形態］
まず、この発明の第１実施形態の半導体装置について説明する。ここでは、半導体装置としてＮＡＮＤ型メモリセルを備えた不揮発性半導体記憶装置を例に取る。
【００１２】
図１は、第１実施形態のＮＡＮＤ型メモリセルのレイアウト図である。点線で囲まれた領域が１つのメモリセルブロック１を示している。メモリセルブロック１は、隣り合うメモリセル同士でソースあるいはドレインを共有するように複数のメモリセルが直列に接続されたＮＡＮＤセルと、ＮＡＮＤセルの両端に配置された選択ゲートトランジスタとから構成されている。
【００１３】
半導体基板上には、活性素子領域２及び素子分離領域３が形成され、活性素子領域２上及び素子分離領域３上にはメモリセルのコントロールゲート４が平行に複数配列されている。活性素子領域２とコントロールゲート４との間にはフローティングゲート５が形成されている。メモリセルブロック１の一端部にはドレイン側選択ゲートトランジスタ６が形成され、メモリセルブロック１の他端部にはソース側選択ゲートトランジスタ７が形成されている。さらに、ドレイン側選択ゲートトランジスタ６間、及びソース側選択ゲートトランジスタ７間には、それぞれビット線コンタクト８、及びソース線コンタクト９が形成されている。
【００１４】
次に、図１に示したＮＡＮＤ型メモリセルにおけるＡ−Ａ線に沿った断面図を用いて、第１実施形態のＮＡＮＤ型メモリセルの断面構造について説明する。
【００１５】
図２は、第１実施形態のＮＡＮＤ型メモリセルの構造を示す断面図である。
【００１６】
ｐ型半導体基板１１上には、活性素子領域２としてのｐ型ウェル領域２Ａが形成されている。ｐ型ウェル領域２Ａの表面領域には、ソースあるいはドレインを構成するｎ+型拡散層２Ｂが離隔して複数形成されている。ｎ+型拡散層２Ｂの間には、ゲート絶縁膜としてのトンネル酸化膜１２が形成され、トンネル酸化膜１２上にはフローティングゲート５が形成されている。このフローティングゲート５は、例えばポリシリコン膜からなっている。フローティングゲート５上にはゲート間絶縁膜１３が形成され、ゲート間絶縁膜１３上にはコントロールゲート４が形成されている。このコントロールゲート４は、ゲート間絶縁膜１３上に形成されたポリシリコン膜４Ａと、このポリシリコン膜４Ａ上に形成されたメタルシリサイド膜４Ｂからなっている。コントロールゲート４上には、シリコン窒化膜などからなるゲート用マスク材１４が形成されている。また、フローティングゲート５の側面上、コントロールゲート４の側面上、ゲート用マスク材１４の側面上、及びゲート用マスク材１４の上面上には、保護膜としてのシリコン酸化膜１５が形成されている。さらに、フローティングゲート５の側面上、コントロールゲート４の側面上、ゲート用マスク材１４の側面上、及びｎ+型拡散層２Ｂ上に形成されたシリコン酸化膜１５上には、ＴＥＯＳ(Tetraethylorthosilicate)などからなるゲート側壁絶縁膜１６が形成されている。
【００１７】
ここで、メモリセルのゲートの側面上に形成されたゲート側壁絶縁膜１６と、このメモリセルに隣接するメモリセルのゲートの側面上に形成されたゲート側壁絶縁膜１６との間に存在するｎ+型拡散層（半導体基板）２Ｂは、トンネル酸化膜１２下及びゲート側壁絶縁膜１６下の半導体基板より低くなっており、基板掘れが生じている。しかし、フローティングゲート５の端部近傍の半導体基板表面は、トンネル酸化膜１２下の半導体基板表面より低くなっておらず、基板掘れは形成されていない。
【００１８】
図２に示した構造を有するＮＡＮＤ型メモリセルでは、メモリセルのゲートエッジおいて基板掘れを起していないため、メモリセルトランジスタはオフセット構造になり難く、またメモリセルトランジスタにおけるショートチャネル特性の悪化も防ぐことができる。さらに、ゲートエッジおいて基板掘れを起していないため、ゲートエッジのトンネル酸化膜はダメージを受け難く、トンネル酸化膜中に電子トラップなどが入るのを低減できる。これにより、セル電流の劣化を改善できると共に、データリテンションを改善できメモリセルの長期信頼性を向上させることができる。
【００１９】
次に、第１実施形態のＮＡＮＤ型メモリセルの製造方法について説明する。図３〜図１０は、ＮＡＮＤ型メモリセルの製造方法を示す各工程の断面図であり、図１におけるＡ−Ａ線に沿った断面を示している。
【００２０】
図３に示すように、ｐ型半導体基板１１にウェル領域形成のためのイオン注入を行い、ｐ型半導体基板１１上にｐ型ウェル領域２Ａを形成する。その後、ｐ型ウェル領域２Ａにチャネル形成のためのイオン注入を行う。次に、図４に示すように、熱酸化法によりｐ型ウェル領域２Ａ上にトンネル酸化膜１２となるシリコン酸化膜を形成する。続いて、トンネル酸化膜１２上に、ＣＶＤ法によりフローティングゲート５となるポリシリコン膜を形成する。その後、図示していないが、素子分離領域としてＳＴＩを形成する工程が行われる。
【００２１】
次に、図５に示すように、フローティングゲート５となるポリシリコン膜上に、ゲート間絶縁膜１３、コントロールゲート４となるポリシリコン膜４Ａとメタルシリサイド膜４Ｂ、及びゲート用マスク材１４をこの順序で形成する。続いて、ゲート用マスク１４上にレジスト膜を形成し、図６に示すように、このレジスト膜をパターニングしてゲート加工のためのレジストパターン１７を形成する。その後、例えばＲＩＥなどの異方性エッチングを行い、図７に示すように、メモリセルのコントロールゲート４及びフローティングゲート５と選択ゲートトランジスタのゲート（図示しない）を形成する。
【００２２】
次に、従来においては、図１に示したところの選択ゲートトランジスタの間に形成するビット線コンタクト８、及びソース線コンタクト９と拡散層との接触面積を確保するため、素子分離領域３であるＳＴＩの高さを活性素子領域２と同程度の高さまで落とし、ＳＴＩと活性素子領域との段差をなくすことが望ましい。また、メモリセルのゲート間においても、ゲートを形成するために堆積され、ＳＴＩ段差脇に残ったポリシリコン膜によるフローティングゲート間のショート不良を改善するため、ＳＴＩと活性素子領域との段差を小さくすることが望ましい。このような理由から、従来では、ゲートを加工した後、さらに異方性エッチングを追加で行っていた。しかし、このときＳＴＩの高さは落ちるが、図１４に示したように、半導体基板には基板掘れが発生していた。
【００２３】
そこで、この第１実施形態では追加の異方性エッチングを行わず、以下のような工程を実施する。まず、ゲートを加工した後、図７に示すように、ゲート後酸化を行う。すなわち、フローティングゲート５、コントロールゲート４、及びゲート用マスク材１４を形成した後、熱酸化法によりフローティングゲート５の側面上、コントロールゲート４の側面上、ゲート用マスク材１４の側面上、ゲート用マスク材１４の上面上、及びｐ型ウェル領域２Ａ上に、保護膜としてシリコン酸化膜１５を形成する。
【００２４】
次に、図８に示すように、メモリセルのゲート間のｐ型ウェル領域２Ａに、イオン注入法によりソースあるいはドレインを構成するｎ+型拡散層（セル拡散層）２Ｂを形成する。このとき、従来技術と異なり、ゲート間のｎ+型拡散層２Ｂの表面はトンネル酸化膜１２下のｐ型ウェル領域２Ａの表面と同じ高さにあり、基板掘れがないので、ｎ+型拡散層２Ｂの不純物プロファイルは所望のものとなる。
【００２５】
続いて、図９に示すように、シリコン酸化膜１５上に、ＣＶＤ法によりゲート側壁絶縁膜１６となるＴＥＯＳ膜を形成する。そして、例えばＲＩＥなどの異方性エッチングを行い、図１０に示すように、フローティングゲート５の側面上、コントロールゲート４の側面上、ゲート用マスク材１４の側面上、及びｎ+型拡散層２Ｂ上に形成されたシリコン酸化膜１５上に、ゲート側壁絶縁膜１６を形成する。
【００２６】
その後、ＳＴＩの高さを落とすと共に、フローティングゲート５を形成するために堆積されたポリシリコン膜の残りを除去するために、図１０に示すように、ゲート側壁絶縁膜１６をスペーサとして異方性エッチングを行う。言い換えると、ゲート側壁絶縁膜１６に対してセルフアラインに異方性エッチングを行う。このとき、図示しないが、コントロールゲート４間のＳＴＩの高さが、コントロールゲート４下のＳＴＩの高さよりも低くなる。以上の製造工程により、図２に示したＮＡＮＤ型メモリセルが製造される。
【００２７】
前述した製造方法を用いて製造されたＮＡＮＤ型メモリセルを含む半導体装置では、フローティングゲート端部（ゲートエッジ）近傍の半導体基板（図２中に１８にて示した領域）が基板掘れを起していない。このため、メモリセルは、オフセット構造を形成しにくくなり、またショートチャネル特性の悪化も防ぐことができる。さらに、ゲートエッジ近傍に存在するトンネル酸化膜はダメージが入り難くなり、トンネル酸化膜中に電子トラップなどが入るのを低減できる。これにより、セル電流の劣化を低減でき、さらにデータリテンションが低下しメモリセルの長期信頼性が悪化するのを防ぐことができる。
【００２８】
なお、第１実施形態において、図８に示したメモリセル間のｎ+型拡散層を形成するためのイオン注入と同時に、ショートチャネル特性を改善するため、メモリセルのしきい値を調整するためのイオン注入を行う必要が生じる場合がある。このような場合、メモリセルのゲートエッジに基板掘れがないことは、メモリセルトランジスタに発生するオフセット構造を低減する上でさらに有利となる。
【００２９】
［第２実施形態］
次に、この発明の第２実施形態の半導体装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３０】
図１１は、第２実施形態のＮＡＮＤ型メモリセルの構造を示す断面図である。このＮＡＮＤ型メモリセルは、以下のような製造方法により形成される。第１実施形態において、図９に示したように、シリコン酸化膜１５上にゲート側壁絶縁膜１６となるＴＥＯＳ膜を形成した後、選択ゲートトランジスタのゲート間のみレジスト膜を開口する。そして、ＲＩＥなどの異方性エッチングによりＳＴＩの高さをある程度落とす。これにより、選択ゲートトランジスタのゲート間のＳＴＩ側面に残るポリシリコン膜を低減する。その後、レジスト膜を除去し、メモリセル及び選択ゲートトランジスタを含む半導体基板に対して、さらにＲＩＥなどの異方性エッチングを行う。以上の製造方法により、図１１に示した半導体装置が製造される。
【００３１】
図１１に示した構造を有するＮＡＮＤ型メモリセルでは、選択ゲートトランジスタのゲート間のｎ+型拡散層２Ｃのエッチング量ｄ１が、メモリセルのゲート間のｎ+型拡散層２Ｂのエッチング量ｄ２より大きい。すなわち、ｎ+型拡散層２Ｃの表面はｎ+型拡散層２Ｂの表面より低く形成されている。このような第２実施形態の半導体装置によれば、選択ゲートトランジスタのゲート間に存在するＳＴＩの高さがある程度低くなり、ＳＴＩ側面に残るポリシリコン膜を低減できるため、ビット線コンタクトあるいはソース線コンタクトとｎ+型拡散層２Ｃとの接触面積を増やすことができる。その他の構成及び効果は第１実施形態と同様である。
【００３２】
［第３の実施形態］
次に、この発明の第３実施形態の半導体装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３３】
第１実施形態のＮＡＮＤ型メモリセルを形成した後、図１２に示すように、選択ゲートトランジスタのしきい値調整のため、選択ゲートトランジスタのゲート間のみレジスト膜１９を開口して、選択ゲートトランジスタのゲート間にしきい値を調整するための追加のイオン注入を行う場合がある。このような場合は、イオン注入前にウェットエッチングなどによりゲート側壁絶縁膜１６を剥離することが可能である。また、選択ゲートトランジスタのゲートエッジで基板掘れが起きていないことは、このように追加でしきい値調整のためのイオン注入を行う必要がある場合、選択ゲートトランジスタに発生するオフセット構造を低減する上でさらに有利となる。その他の構成及び効果は第１実施形態と同様である。
【００３４】
［第４の実施形態］
次に、この発明の第４実施形態の半導体装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３５】
第１実施形態において、図１０に示したように、ゲート側壁絶縁膜１６をスペーサとして異方性エッチングを行った後、図１３に示すように、メモリセルのゲート間にｎ型拡散層を形成するためのイオン注入を追加で行い、ｎ++型拡散層２Ｄを形成する。これにより、メモリセルのショートチャネル特性を保ちつつ、ソースあるいはドレインを構成するｎ型拡散層の抵抗を下げることができる。その他の構成及び効果は第１実施形態と同様である。
【００３６】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００３７】
【図１】この発明の第１実施形態のＮＡＮＤ型メモリセルのレイアウト図である。
【図２】第１実施形態のＮＡＮＤ型メモリセルの構造を示す断面図である。
【図３】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第１工程の断面図である。
【図４】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第２工程の断面図である。
【図５】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第３工程の断面図である。
【図６】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第４工程の断面図である。
【図７】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第５工程の断面図である。
【図８】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第６工程の断面図である。
【図９】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第７工程の断面図である。
【図１０】第１実施形態のＮＡＮＤ型メモリセルの製造方法を示す第８工程の断面図である。
【図１１】この発明の第２実施形態のＮＡＮＤ型メモリセルの構造を示す断面図である。
【図１２】この発明の第３実施形態のＮＡＮＤ型メモリセルの構造を示す断面図である。
【図１３】この発明の第４実施形態のＮＡＮＤ型メモリセルの構造を示す断面図である。
【図１４】従来のＮＡＮＤセルの一部の断面図である。
【符号の説明】
【００３８】
１…メモリセルブロック、２…活性素子領域、２Ａ…ｐ型ウェル領域、２Ｂ…ｎ+型拡散層、３…素子分離領域、４…コントロールゲート、４Ａ…ポリシリコン膜、４Ｂ…メタルシリサイド膜、５…フローティングゲート、６…ドレイン側選択ゲートトランジスタ、７…ソース側選択ゲートトランジスタ、８…ビット線コンタクト、９…ソース線コンタクト、１１…ｐ型半導体基板、１２…トンネル酸化膜、１３…ゲート間絶縁膜、１４…ゲート用マスク材、１５…シリコン酸化膜、１６…ゲート側壁絶縁膜、１７…レジストパターン、１８…領域、１９…レジスト膜。
【図１】
2007150068.tif 000003
【図２】
2007150068.tif 000004
【図３】
2007150068.tif 000005
【図４】
2007150068.tif 000006
【図５】
2007150068.tif 000007
【図６】
2007150068.tif 000008
【図７】
2007150068.tif 000009
【図８】
2007150068.tif 000010
【図９】
2007150068.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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