(57)【要約】【課題】マルチレベル動的メモリ装置を提供すること。【解決手段】マルチレベル動的メモリ装置は、メインビットライン対とサブビットライン対とに分割されたビットライン対と、メインビットライン対間に接続された第１センスアンプと、サブビットライン対との間に接続された第２センスアンプと、メインビットライン対とサブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、第１及び第２カップリングキャパシタとにそれぞれ並列接続され、制御電圧信号によりキャパシタンスが調節される第１及び第２補正キャパシタと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
メインビットライン対とサブビットライン対とに分割されたビットライン対と、
前記メインビットライン対間に接続された第１センスアンプと、前記サブビットライン対との間に接続された第２センスアンプと、
前記メインビットライン対と前記サブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、
前記第１及び第２カップリングキャパシタとそれぞれ並列接続され、制御電圧信号によりキャパシタンスが調節される第１及び第２補正キャパシタと、を備えることを特徴とするマルチレベル動的メモリ装置。
【請求項２】
前記第１補正キャパシタは、ゲートが前記第１カップリングキャパシタの１つのノードに接続され、ソース及びドレインが前記制御電圧信号に接続されたＭＯＳ型キャパシタであり、前記第２補正キャパシタは、ゲートが前記第２カップリングキャパシタの１つのノードに接続され、ソース及びドレインが前記制御電圧信号に接続されたＭＯＳ型キャパシタであることを特徴とする請求項１に記載のマルチレベル動的メモリ装置。
【請求項３】
トリミング方式によって前記制御電圧信号の電圧レベルを調節できるように、ヒューズを備える制御電圧信号発生回路を備えることを特徴とする請求項２に記載のマルチレベル動的メモリ装置。
【請求項４】
メインビットライン対とサブビットライン対とに分割されたビットライン対と、
前記メインビットライン対間に接続された第１センスアンプと、前記サブビットライン対間に接続された第２センスアンプと、
前記メインビットライン対と前記サブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、を備え、
前記第１及び第２カップリングキャパシタのキャパシタンスは、制御電圧信号により調節されることを特徴とするマルチレベル動的メモリ装置。
【請求項５】
前記第１及び第２カップリングキャパシタは、ＭＯＳ型キャパシタであり、前記制御電圧信号は、前記ＭＯＳ型キャパシタの基板と接続されたことを特徴とする請求項４に記載のマルチレベル動的メモリ装置。
【請求項６】
トリミング方式によって前記制御電圧信号の電圧レベルを調節できるように、ヒューズを備える制御電圧信号発生回路を備えることを特徴とする請求項５に記載のマルチレベル動的メモリ装置。
【請求項７】
複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、各ワードラインと前記ビットライン対のうち一つと接続された複数のメモリセルと、
複数のダミーメモリセルであって、前記複数のダミーメモリセルの各ダミーメモリセルが、各ダミーワードラインと前記ビットライン対のうち一つと接続され、前記メモリセルのリストア動作時に、対応するダミーメモリセルと接続されたダミーワードラインがイネーブルされる複数のダミーメモリセルと、を備えることを特徴とする請求項１または請求項４に記載のマルチレベル動的メモリ装置。
【請求項８】
前記メインビットライン対のキャパシタンスは、前記サブビットライン対のキャパシタンスの２倍であることを特徴とする請求項７に記載のマルチレベル動的メモリ装置。
【請求項９】
前記ダミーワードラインと前記メインビットライン対のうち一つとそれぞれ接続された第１及び第２ダミーメモリセルを備え、前記ダミーワードラインと前記サブビットライン対のうち一つと接続された第３ダミーメモリセルを備えることを特徴とする請求項７に記載のマルチレベル動的メモリ装置。
【請求項１０】
前記メインビットライン対のうち一つと接続されたメモリセルのリストア動作時に、前記第１及び第３ダミーメモリセルと接続されたダミーワードラインがイネーブルされることを特徴とする請求項９に記載のマルチレベル動的メモリ装置。
【請求項１１】
前記サブビットライン対のうち一つと接続されたメモリセルのリストア動作時に、前記第１及び第２ダミーメモリセルと接続されたダミーワードラインがイネーブルされることを特徴とする請求項９に記載のマルチレベル動的メモリ装置。
【請求項１２】
複数のワードライン及び複数のダミーワードラインと、
メインビットライン対とサブビットライン対とに分割されたビットライン対と、
複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、前記複数のワードラインの各ワードラインと前記ビットライン対のうち一つと接続された複数のメモリセルと、
前記メインビットライン対間に接続された第１センスアンプと、前記サブビットライン対との間に接続された第２センスアンプと、
前記メインビットライン対と前記サブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、
複数のダミーメモリセルであって、前記複数のダミーメモリセルの各ダミーメモリセルが、前記複数のダミーワードラインの各ダミーワードラインと前記ビットライン対のうち一つと接続され、前記メモリセルのリストア動作時に、対応するダミーメモリセルと接続されたダミーワードラインがイネーブルされる複数のダミーメモリセルと、を備えることを特徴とするマルチレベル動的メモリ装置。
【請求項１３】
前記メインビットライン対のキャパシタンスは、前記サブビットライン対のキャパシタンスの２倍であることを特徴とする請求項１２に記載のマルチレベル動的メモリ装置。
【請求項１４】
前記メモリセルのキャパシタのキャパシタンスと、前記ダミーメモリセルのキャパシタのキャパシタンスとは同じであることを特徴とする請求項１２に記載のマルチレベル動的メモリ装置。
【請求項１５】
前記ダミーワードラインと前記メインビットライン対のうち一つとそれぞれ接続された第１及び第２ダミーメモリセルを備え、前記ダミーワードラインと前記サブビットライン対のうち一つと接続された第３ダミーメモリセルを備えることを特徴とする請求項１２に記載のマルチレベル動的メモリ装置。
【請求項１６】
前記メインビットライン対のうち一つと接続されたメモリセルのリストア動作時に、前記第１及び第３ダミーメモリセルと接続されたダミーワードラインがイネーブルされることを特徴とする請求項１５に記載のマルチレベル動的メモリ装置。
【請求項１７】
前記サブビットライン対のうち一つと接続されたメモリセルのリストア動作時に、前記第１及び第２ダミーメモリセルと接続されたダミーワードラインがイネーブルされることを特徴とする請求項１５に記載のマルチレベル動的メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル動的メモリ装置に関し、特に、センシングマージンが増加されたマルチレベル動的メモリ装置に関する。
【背景技術】
【０００２】
最近、制限されたウエハ内にさらに多くのビットを保存するためのいろいろな方法が開発されてきた。まず、精巧な（ｓｏｐｈｉｓｔｉｃａｔｅｄ）リソグラフィ方法及び装置を開発し、これを利用することによって、制限されたウエハ内にさらに多くのメモリセルを製造できる。他の方法では、一つのメモリセルに一つ以上のビットを保存することによって、動的メモリ装置の単位面積当たり集積度を高めることができる。これは、通常マルチレベル動的メモリ装置と知られている。
【０００３】
従来のマルチレベル動的メモリ装置は、メインビットライン対とサブビットライン対とに分割されたビットライン対と、メインビットライン対間に接続された第１センスアンプと、サブビットライン対間に接続された第２センスアンプと、メインビットライン対とサブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタとを備える。
【０００４】
このようなマルチレベル動的メモリ装置は、次のような側面でセンシングマージンが減少する。以下では、読み取ろうとするメモリセルがメインビットライン対のうち一つと接続されている場合を例として説明する。
【０００５】
メインビットライン対とサブビットライン対との間に交差結合された第１及び第２カップリングキャパシタがあるので、第１センスアンプがメインビットライン対間の電圧を増幅（ｄｅｖｅｌｏｐ）するときに、サブビットライン対間の電圧が逆方向に変化する。したがって、第１及び第２カップリングキャパシタのキャパシタンスの大きさが小さすぎれば‘１０’センシングマージンが減少し、大きすぎれば‘１１’センシングマージンが減少する。
【０００６】
リストアするときに、従来のマルチレベル動的メモリ装置は、メインビットライン対とサブビットライン対とが電荷分配することで、リストアする。したがって、電荷分配される時点で、サブビットライン対のキャパシタンスがメインビットライン対のキャパシタンスとセルキャパシタのキャパシタンスとの和の１／２に近いほど、リストアされるレベルが正確になる。ところが、１９９０年代には、メモリセルのセルキャパシタのキャパシタンスは、ビットラインのキャパシタンスに比べてかなり小さかったため、メインビットライン対とサブビットライン対との長さを２：１に分割することだけでも十分であった。最近には、セルキャパシタの製造技術の発達により、セルキャパシタのキャパシタンスがビットラインのキャパシタンスの約１／３に増加して、セルキャパシタのキャパシタンスを無視できなくなった。すなわち、セルキャパシタのキャパシタンスの影響でセンシングマージンが減少した。
【特許文献１】特開２００１−２７３７７９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、センシングマージンが増加されたマルチレベル動的メモリ装置を提供することである。
本発明の目的は、上述の目的に限定されず、他の目的は下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の好適な一実施形態に係るマルチレベル動的メモリ装置は、メインビットライン対とサブビットライン対とに分割されたビットライン対と、前記メインビットライン対間に接続された第１センスアンプと、前記サブビットライン対との間に接続された第２センスアンプと、前記メインビットライン対と前記サブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、前記第１及び第２カップリングキャパシタとそれぞれ並列接続され、制御電圧信号によりキャパシタンスが調節される第１及び第２補正キャパシタと、を備える。
前記技術的課題を達成するための本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置は、メインビットライン対とサブビットライン対とに分割されたビットライン対と、前記メインビットライン対間に接続された第１センスアンプと、前記サブビットライン対間に接続された第２センスアンプと、前記メインビットライン対と前記サブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、を備えるが、前記第１及び第２カップリングキャパシタのキャパシタンスは、制御電圧信号により調節される。
前記技術的課題を達成するための本発明のさらに好適な他の実施形態に係るマルチレベル動的メモリ装置は、複数のワードライン及び複数のダミーワードラインと、メインビットライン対とサブビットライン対とに分割されたビットライン対と、複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、前記複数のワードラインの各ワードラインと前記ビットライン対のうち一つと接続された複数のメモリセルと、前記メインビットライン対間に接続された第１センスアンプと、前記サブビットライン対との間に接続された第２センスアンプと、前記メインビットライン対と前記サブビットライン対との間にそれぞれ交差結合された第１及び第２カップリングキャパシタと、複数のダミーメモリセルであって、前記複数のダミーメモリセルの各ダミーメモリセルが、前記複数のダミーワードラインの各ダミーワードラインと前記ビットライン対のうち一つと接続され、前記メモリセルのリストア動作時に、対応するダミーメモリセルと接続されたダミーワードラインがイネーブルされる複数のダミーメモリセルと、を備える。
【発明の効果】
【０００９】
前記のようなマルチレベル動的メモリ装置によれば、次の少なくとも一つの効果がある。
【００１０】
メインビットライン対とサブビットライン対との間に交差結合された第１及び第２カップリングキャパシタが工程によってキャパシタンスが異なっても、第１及び第２補正キャパシタによってメインビットライン対とサブビットライン対との間に往復する電荷の量を一定に維持させることができる。また、セルキャパシタのキャパシタンスとビットラインキャパシタンスとの比率が大きくなるにつれて、セルキャパシタにより発生しうるリストアエラーを、ダミーメモリセルを利用して低減できる。したがって、マルチレベル動的メモリ装置のセンシングマージンを増加させることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の利点及び特徴、そしてこれを実現する方法は添付の図面を参照して詳細に説明する。しかしながら、本発明は下記の実施形態に限定されるものではなく、これらの実施形態の他、多様な形態によって具現することができる。明細書全体にわたって同一の参照符号は、同様の構成要素を示す。
図１は、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。図２Ａ及び図２Ｂは、第１及び第２補正キャパシタが第１制御電圧信号の変化によってキャパシタンスが変化する原理を説明するための図面である。
【００１２】
まず図１を参照すれば、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置１において、メモリセル１１０のビットはビットラインＢＬに提供され、これは、第１及び第２センスアンプＳＡＭ、ＳＡＳを介して増幅され、データライン対ＤＯＭ、ＤＯＢＭ、ＤＯＳ、ＤＯＢＳを介して出力される。
【００１３】
ビットライン対（ＢＬ，ＢＬＢ）は、トランスファ信号ＴＧにより制御されるトランスファトランジスタ１４０を基準に、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とに分割される。メインビットライン対（ＢＬＭ，ＢＬＢＭ）のキャパシタンスは、サブビットライン対（ＢＬＳ，ＢＬＢＳ）のキャパシタンスの２倍でありうる。これを具現する方法を例とすれば、メインビットライン対（ＢＬＭ，ＢＬＢＭ）の長さを、サブビットライン対（ＢＬＳ，ＢＬＢＳ）の長さの２倍とすることができる。
【００１４】
ここで、メモリセル１１０は、ワードライン（ＷＬｉ；ｉ＝０〜３ｍ−１）とビットライン対（ＢＬ，ＢＬＢ）のうち、一つ（ＢＬまたはＢＬＢ）に接続される。ところが、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）との長さが相異なるので、メインビットライン対（ＢＬＭ，ＢＬＢＭ）のうち一つ（ＢＬＭまたはＢＬＢＭ）に接続されたメモリセル１１０は２ｍ個であり、サブビットライン対（ＢＬＳ，ＢＬＢＳ）のうち一つ（ＢＬＳまたはＢＬＢＳ）に接続されたメモリセル１１０はｍ個でありうる。
【００１５】
第１センスアンプＳＡＭは、メインビットライン対（ＢＬＭ，ＢＬＢＭ）の間に接続され、第１センスアンプイネーブル信号ΦＭに応答してメインビットライン対（ＢＬＭ，ＢＬＢＭ）間の電圧差を増幅する役割を果たす。第２センスアンプＳＡＳは、サブビットライン対（ＢＬＳ，ＢＬＢＳ）の間に接続され、第２センスアンプイネーブル信号ΦＳに応答して、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧差を増幅する役割を果たす。図面には示されていないが、第１及び第２センスアンプＳＡＭ、ＳＡＳは、Ｐ型センスアンプとＮ型センスアンプとを備えることができる。
【００１６】
第１スイッチング部１２１は、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とデータライン対（ＤＯＭ，ＤＯＢＭ）との間にそれぞれ形成されたスイッチングトランジスタＳＭ１、ＳＭ２を備え、カラム選択ライン信号ＣＳＬに応答して、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とデータライン対（ＤＯＭ，ＤＯＢＭ）とを電気的に接続する。第２スイッチング部１２２は、サブビットライン対（ＢＬＳ，ＢＬＢＳ）とデータライン対（ＤＯＳ，ＤＯＢＳ）との間にそれぞれ形成されたスイッチングトランジスタＳＳ１、ＳＳ２を備え、カラム選択ライン信号ＣＳＬに応答して、サブビットライン対（ＢＬＳ，ＢＬＢＳ）とデータライン対（ＤＯＳ，ＤＯＢＳ）とを電気的に接続する。
【００１７】
一方、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２は、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）との間にそれぞれ交差結合される。具体的には、第１カップリングキャパシタＣＣ１は、メインビットライン対（ＢＬＭ，ＢＬＢＭ）の相補メインビットラインＢＬＢＭとサブビットライン対（ＢＬＳ，ＢＬＢＳ）のサブビットラインＢＬＢＳとの間に接続され、第２カップリングキャパシタＣＣ２は、メインビットライン対（ＢＬＭ，ＢＬＢＭ）のメインビットラインＢＬＭと、サブビットライン対（ＢＬＳ，ＢＬＢＳ）の相補サブビットラインＢＬＢＳとの間に接続される。このような第１及び第２カップリングキャパシタＣＣ１、ＣＣ２は、第１センスアンプＳＡＭがメインビットライン対（ＢＬＭ，ＢＬＢＭ）間の電圧を増幅するときに、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧が逆方向に変化する。このように変化されたサブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧は、第２センスアンプＳＡＳのオフセット電圧を誘発させる役割を果たす。
【００１８】
本発明の好適な一実施形態に係るマルチレベル動的メモリ装置１は、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２とそれぞれ並列接続され、第１制御電圧信号Ｖｓ＿ｃｔｒｌによりキャパシタンスが調節される第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２を備える。具体的には、第１補正キャパシタＣｃａｌ１は、ゲートが第１カップリングキャパシタＣＣ１の１つのノードに接続され、ソース及びドレインが第１制御電圧信号Ｖｓ＿ｃｔｒｌに接続されたＭＯＳ型キャパシタであり、第２補正キャパシタＣｃａｌ２は、ゲートが第２カップリングキャパシタＣＣ２の１つのノードに接続され、ソース及びドレインが第１制御電圧信号Ｖｓ＿ｃｔｒｌに接続されたＭＯＳ型キャパシタでありうる。
【００１９】
以下、第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２が前述したＭＯＳ型キャパシタであるときに、第１制御電圧信号Ｖｓ＿ｃｔｒｌの変化によってキャパシタンスが変化する原理を説明する。
【００２０】
図２Ａで、ｘ軸はゲート電圧を表し、ｙ軸はしきい値電圧を表す。図２Ａを参照すれば、第１制御電圧信号Ｖｓ＿ｃｔｒｌが０Ｖである場合には（参照符号ａ１を参照）、しきい値電圧は約０．７Ｖであり、第１制御電圧信号Ｖｓ＿ｃｔｒｌが１Ｖである場合には（参照符号ｂ１を参照）、しきい値電圧は約１．０５Ｖであることが分かる。
【００２１】
図２Ｂで、ｘ軸はゲート電圧を表し、ｙ軸はキャパシタンスを表す。ＭＯＳＦＥＴは、ゲート電圧が変わるにつれてＭＯＳＦＥＴの状態が蓄積（ａｃｃｕｍｕｌａｔｉｏｎ）、空乏（ｄｅｐｌｅｔｉｏｎ）、反転（ｉｎｖｅｒｓｉｏｎ）されるので、キャパシタンスが正、負、正に変わる。特に、ＭＯＳＦＥＴのソース及びドレインに接続されている第１制御電圧信号Ｖｓ＿ｃｔｒｌの大きさによって、空乏から反転に変わるゲート電圧が変わる。具体的には、第１制御電圧信号Ｖｓ＿ｃｔｒｌが０Ｖである場合（参照符号ａ２を参照）には、約０．６Ｖ付近で空乏から反転に変わり、第１制御電圧信号Ｖｓ＿ｃｔｒｌが１Ｖである場合（参照符号ｂ２を参照）には、約１．８Ｖ付近で空乏から反転に変わる。結果として、第１制御電圧信号Ｖｓ＿ｃｔｒｌの変化によって、ＭＯＳ型キャパシタの有効キャパシタンスが変わることが分かる。
【００２２】
このような第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２に提供される第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルは、いろいろな方式に調節できる。例えば、第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルは、ウエハレベルまたはパッケージレベルでヒューズトリミング方式により調節されうる。また、マルチレベル動的メモリ装置をセットする時に、モードレジスタセット（ＭｏｄｅＲｅｓｉｓｔｅｒ  Ｓｅｔ；ＭＲＳ）信号を利用するか、マルチレベル動的メモリ装置の動作中に外部温度によって変化する所定の制御信号を利用して、第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルを調節できる。ヒューズトリミング方式により調節される場合には、図５を参照して詳細に後述する。
【００２３】
再び図１を参照すれば、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置１は、リストア動作時に発生しうるエラーを最小化するための複数のダミーメモリセル１３１、１３２、１３３を備える。各ダミーメモリセル１３１、１３２、１３３は、各ダミーワードラインＤＷＬＭ１、ＤＷＬＭ２、ＤＷＬＳとビットライン対（ＢＬ，ＢＬＢ）のうち一つと接続される。具体的には、図１では、ダミーワードラインＤＷＬＭ１、ＤＷＬＭ２とメインビットライン対（ＢＬＭ，ＢＬＢＭ）のうち一つとそれぞれ接続された第１及び第２ダミーメモリセル１３１、１３２を備え、ダミーワードラインＤＷＬＳとサブビットライン対（ＢＬＳ，ＢＬＢＳ）のうち一つとそれぞれ接続された第３ダミーメモリセル１３３を備える。
【００２４】
このような複数のダミーメモリセル１３１、１３２、１３３は、所定のメモリセルのリストア動作時に対応するダミーメモリセル１３１、１３２、１３３と接続されたダミーワードラインＤＷＬＭ１、ＤＷＬＭ２、ＤＷＬＳがイネーブルされる。具体的には、メインビットライン対（ＢＬＭ，ＢＬＢＭ）のうち一つと接続されたメモリセル１１０のリストア動作時には、第１及び第３ダミーメモリセル１３１、１３３と接続されたダミーワードラインＤＷＬＭ１、ＤＷＬＳがイネーブルされ、サブビットライン対（ＢＬＳ，ＢＬＢＳ）のうち一つと接続されたメモリセル１１０のリストア動作時には、第１及び第２ダミーメモリセル１３１、１３２と接続されたダミーワードラインＤＷＬＭ１、ＤＷＬＭ２がイネーブルされる。これを整理すれば、表１の通りである。
【００２５】
【表１】
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【００２６】
このようなダミーメモリセル１３１、１３２、１３３については、図３及び図４を参照して詳細に後述する。
【００２７】
以下、図１、図３、図４を参照して、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明する。
【００２８】
図３は、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明するためのタイミング図であり、読み取ろうとするメモリセル１１０がワードラインＷＬ０とメインビットラインＢＬＭと接続されており、そのメモリセル１１０には２ビットデータ（１，０）が保存された場合を例として説明する。
【００２９】
時間ｔ０でトランスファ信号ＴＧがハイレベルであるため、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とは互いに接続される。この場合、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とが１／２ＶＤＤにプリチャージされている。
【００３０】
時間ｔ１でワードラインＷＬ０がハイレベルになるので、メモリセル１１０のセルキャパシタ内に保存された電荷がビットライン対（ＢＬ，ＢＬＢ）に伝えられて、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）の電圧がそれぞれΔＶ１ほど増加する。
【００３１】
時間ｔ２でトランスファ信号ＴＧがローレベルになるので、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とが電気的に分離される。
【００３２】
時間ｔ３で第１センスアンプイネーブル信号ΦＭがハイレベルになるので、メインビットライン対（ＢＬＭ，ＢＬＢＭ）間の電圧差が増幅される。一方、メインビットライン対（ＢＬＭ，ＢＬＢＭ）間の電圧差が増幅されるときに、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧が逆方向に変化する。すなわち、サブビットラインＢＬＳの電圧がΔＶ２ほど減少した場合、相補サブビットラインＢＬＢＳの電圧はΔＶ２ほど増加する。
【００３３】
このようにサブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧が逆方向に変化することは、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスに依存するが、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスは、製造工程上の変化により一定にならないこともある。ところが、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置１は、第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２を備えて、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスが一定でなくても、このようなサブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧が逆方向に変化する値であるΔＶ２が一定になるように調節できる。
【００３４】
具体的には、第１制御電圧信号Ｖｓ＿ｃｔｒｌを低く供給すれば、第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２の有効キャパシタンスが大きくなって、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２を介してメインビットライン対（ＢＬＭ，ＢＬＢＭ）からサブビットライン対（ＢＬＳ，ＢＬＢＳ）に伝えられる電荷を多く消費する。したがって、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧が逆方向に変化する値であるΔＶ２が小さくなる。
【００３５】
また、第１制御電圧信号Ｖｓ＿ｃｔｒｌを高く供給すれば、第１及び第２補正キャパシタＣｃａｌ１、Ｃｃａｌ２の有効キャパシタンスが小さくなって、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２を介してメインビットライン対（ＢＬＭ，ＢＬＢＭ）からサブビットライン対（ＢＬＳ，ＢＬＢＳ）に伝えられる電荷を少なく消費する。したがって、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧が逆方向に変化する値であるΔＶ２が増加する。
【００３６】
時間ｔ４で第２センスアンプイネーブル信号ΦＳがハイレベルになるので、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧差が増幅される。
【００３７】
時間ｔ５でサブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧差が十分に増幅されれば、カラム選択信号ＣＳＬがハイレベルになり、第１及び第３ダミーメモリセル１３１、１３３と接続されたダミーワードラインＤＷＬＭ１、ＤＷＬＳがハイレベルになる。本発明の好適な一実施形態では、カラム選択信号ＣＳＬとダミーワードラインＤＷＬＭ１、ＤＷＬＳとが同じ時点でハイレベルにイネーブルされたが、これに限定されるものではない。すなわち、カラム選択信号ＣＳＬがまずハイレベルになるか、又はダミーワードラインＤＷＬＭ１、ＤＷＬＳがまずハイレベルになってもよい。
【００３８】
まず、カラム選択信号ＣＳＬがハイレベルになると、第１スイッチング部１２１がイネーブルされて、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とデータライン対（ＤＯＭ，ＤＯＢＭ）とが電気的に接続され、第２スイッチング部１２２がイネーブルされてサブビットライン対（ＢＬＳ，ＢＬＢＳ）とデータライン対（ＤＯＳ，ＤＯＢＳ）とが電気的に接続される。したがって、データライン対（ＤＯＭ，ＤＯＢＭ及びＤＯＳ，ＤＯＢＳ）を介して伝えられたビットは、それぞれ（１，０）に読み取られる。
【００３９】
また、第１及び第３ダミーメモリセル１３１、１３３と接続されたダミーワードラインＤＷＬＭ１、ＤＷＬＳがハイレベルになると、ダミーメモリセル１３１、１３３のセルキャパシタにそれぞれ電荷が充電される。この場合、図３に図示したように、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とが、一定のピークｐ１、ｐ２を持つことができる。
【００４０】
時間ｔ６で第１及び第２センスアンプイネーブル信号ΦＭ、ΦＳがローレベルになって、第１及び第２センスアンプＳＡＭ、ＳＡＳがディセーブルされる。
【００４１】
時間ｔ７でトランスファ信号ＴＧがハイレベルになれば、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とが接続される。したがって、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とが電荷分配されて、メモリセル１１０のセルキャパシタＣＳにビットを再保存するリストア動作が進む。
【００４２】
ここで、本発明の好適な一実施形態に係るマルチビット動的メモリ装置１は、ダミーメモリセル１３１、１３２、１３３を備えることによって、メモリセル１１０のセルキャパシタＣＳのキャパシタンスにリストアされるレベルを正確にすることができる。すなわち、セルキャパシタＣＳのキャパシタンスが、ビットラインＢＬのキャパシタンスの約１／３に増加して、セルキャパシタＣＳのキャパシタンスを無視できない場合にも、正確なレベルにリストアできる。
【００４３】
具体的には、メインビットラインＢＬＭに接続されたメモリセル１１０にリストアされた電圧レベルを表現すれば、数式１のように表現できる。ここで、Ｖｒｓｔ１はリストアされるレベルであり、Ｃｔｏｔａｌは全体キャパシタンスであり、Ｑｔｏｔａｌは全体電荷量であり、ＣＢＬＭはメインビットラインＢＬＭのキャパシタンスであり、ＣＢＬＳはサブビットラインＢＬＳのキャパシタンスであり、ＣＳは、セルキャパシタＣＳのキャパシタンスであり、ＤＣＳは、ダミーセルキャパシタＤＣＳのキャパシタンスを意味する。メインビットラインＢＬＭのキャパシタンスは、サブビットラインＢＬＳのキャパシタンスの２倍であるので、ＣＢＬＭ＝２ＣＢＬＳであり、ダミーセルキャパシタＤＣＳのキャパシタンスは、セルキャパシタＣＳのキャパシタンスと同一であるので、ＣＳ＝ＤＣＳである。数式１のように、ダミーセルキャパシタＤＣＳのキャパシタンスによって、セルキャパシタＣＳのキャパシタンスの影響を受けずにリストアされる電圧レベルが正確に２／３ＶＤＤになりうる。
【００４４】
【数１】
2007164977.tif 000004
…（数式１）
【００４５】
時間ｔ８でワードラインＷＬ０はローレベルになり、ダミーワードラインＤＷＬＭ１、ＤＷＬＳがローレベルになる。ここで、ダミーワードラインＤＷＬＭ１、ＤＷＬＳは、ワードラインＷＬ０に先立ってローレベルになりうる。
【００４６】
図４は、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明するためのタイミング図であり、読み取ろうとするメモリセル１１０がワードラインＷＬ２ｍとサブビットラインＢＬＳと接続されており、そのメモリセル１１０には２ビットデータ（１，１）が保存された場合を例として説明する。
【００４７】
まず、時間ｔ１でワードラインＷＬ２ｍがハイレベルになるので、メモリセル１１０のセルキャパシタ内に保存された電荷がビットライン対（ＢＬ，ＢＬＢ）に伝えられて、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）との電圧がそれぞれ３ΔＶ１ほど増加する。ここで、３ΔＶ１は例示的な値であり、本発明は、これに限定されるものではない。
【００４８】
時間ｔ３で第２センスアンプイネーブル信号ΦＳがハイレベルになるので、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧差が増幅される。一方、サブビットライン対（ＢＬＳ，ＢＬＢＳ）間の電圧差が増幅されるときに、メインビットライン対（ＢＬＭ，ＢＬＢＭ）間の電圧が逆方向に変化する。すなわち、メインビットラインＢＬＭの電圧がΔＶ２ほど減少した場合、相補メインビットラインＢＬＢＭの電圧はΔＶ２ほど増加する。
【００４９】
一方、時間ｔ７でトランスファ信号ＴＧがハイレベルになれば、メインビットライン対（ＢＬＭ，ＢＬＢＭ）とサブビットライン対（ＢＬＳ，ＢＬＢＳ）とが接続される。ここで、サブビットラインＢＬＳに接続されたメモリセル１１０にリストアされた電圧レベルＶｒｓｔ２を表現すれば、数式２のように表現できる。数式２のように、ダミーセルキャパシタ１３１、１３２のキャパシタンスによって、セルキャパシタ１１０のキャパシタンスの影響を受けずにリストアされる電圧レベルが正確にＶＤＤになりうる。
【００５０】
【数２】
2007164977.tif 000005
…（数式２）
【００５１】
図３及び図４では、メモリセル１１０に保存された２ビットデータ（１，０）、（１，１）を読み取る場合のみを説明したが、同様の方式によって２ビットデータ（０、０）、（０、１）も同一に読み取ることができる。
【００５２】
図５は、本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の第１制御電圧信号発生回路の回路図である。
【００５３】
図５を参照すれば、第１制御電圧信号発生回路２００は、第１電圧ＶＤＤと第２電圧ＶＳＳとの間の電圧を分配する抵抗列（Ｒｊ；ｊ＝１〜６）、抵抗列（Ｒｊ；ｊ＝１〜６）の各抵抗間をそれぞれ接続する複数のヒューズ（ｆｕｓｅｊ；ｊ＝１〜６）、抵抗列（Ｒｊ；ｊ＝１〜６）の所定のノードＮ１の電圧と第１制御電圧信号出力ノードＮｓ＿ｃｔｒｌの電圧とを差動増幅する差動増幅器２１０、差動増幅器２１０の出力信号によって第１制御電圧信号出力ノードＮｓ＿ｃｔｒｌに電流を提供する電流駆動トランジスタ２２０を備える。
【００５４】
ここで、出力される第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルが意図する電圧レベルではない場合、電圧レベルをトリミングするために複数のヒューズ（ｆｕｓｅｊ；ｊ＝１〜６）のうち少なくとも一部を切断しつつ出力される第１制御電圧信号Ｖｓ＿ｃｔｒｌの電圧レベルを確認する。一方、ヒューズ（ｆｕｓｅｊ；ｊ＝１〜６）を切断する方式は、レーザービームを利用する方式、電流ブローイング方式、電子線照射方式などがありうるが、これに限定されるものではない。
【００５５】
図６は、本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。図６と実質的に同じ構成要素については、同じ参照符号を使用し、その構成要素についての詳細な説明は省略する。
【００５６】
図６を参照すれば、本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置２は、別途の第１及び第２補正キャパシタ（図１のＣｃａｌ１、Ｃｃａｌ２参照）を備えず、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２のキャパシタンスが第２制御電圧信号Ｖｓｂ＿ｃｔｒｌにより調節される。
【００５７】
具体的には、第１及び第２カップリングキャパシタＣＣ１、ＣＣ２は、ＭＯＳ型キャパシタであり、第２制御電圧信号Ｖｓｂ＿ｃｔｒｌは、ＭＯＳ型キャパシタの基板と接続される。数式３を参照すれば、基板に接続された基板電圧Ｖｓｂは、ＭＯＳＦＥＴのしきい値電圧Ｖｔを効果的に変化させうる。ここで、Ｖｔ０は、基板電圧Ｖｓｂが０である場合のしきい値電圧であり、ψｆは、物理的パラメータ（ただし、２ψｆは通常は０．６Ｖ）であり、γは、工程パラメータである。
【００５８】
【数３】
2007164977.tif 000006
…（数式３）
【００５９】
このような第２制御電圧信号Ｖｓｂ＿ｃｔｒｌの電圧レベルを調節する方式としては、いろいろな方式があり、例えば、ヒューズトリミング方式、モードレジスタセット信号を利用する方式、所定の制御信号を利用する方式などを用いることができる。
【００６０】
以上、添付図面を参照して本発明の好適な実施形態を説明したが、当業者であれば本発明がその技術的思想や必須の特徴を変更することなく他の具体的な形態に実施することができ、それらの形態も本発明に含まれることが理解できるであろう。したがって、前述した実施形態は例示的なものに過ぎず、限定的なものではない。
【産業上の利用可能性】
【００６１】
本発明は、マルチレベル動的メモリ装置に関連する技術分野に好適に用いられる。
【図面の簡単な説明】
【００６２】
【図１】本発明の好適な一実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。
【図２Ａ】、
【図２Ｂ】第１及び第２補正キャパシタが、第１制御電圧信号の変化によってキャパシタンスが変化する理由を説明するための図である。
【図３】、
【図４】本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の動作を説明するためのタイミング図である。
【図５】本発明の好適な一実施形態に係るマルチレベル動的メモリ装置の第１制御電圧信号発生回路の回路図である。
【図６】本発明の好適な他の実施形態に係るマルチレベル動的メモリ装置を説明するための回路図である。
【符号の説明】
【００６３】
１、２  マルチレベル動的メモリ装置
１１０  メモリセル
１２１、１２２  スイッチング部
１３１、１３２、１３３  ダミーメモリセル
１４０  トランスファトランジスタ
ＣＣ１、ＣＣ２  第１及び第２カップリングキャパシタ
Ｃｃａｌ１、Ｃｃａｌ２  第１及び第２補正キャパシタ
【図１】
2007164977.tif 000007
【図２Ａ】
2007164977.tif 000008
【図２Ｂ】
2007164977.tif 000009
【図３】
2007164977.tif 000010
【図４】
2007164977.tif 000011
【図５】
2007164977.tif 000012
【図６】
2007164977.tif 000013