(57)【要約】【課題】リーク電流を抑制でき、絶縁耐圧を向上でき、かつコントロールゲートとフローティングゲートとの間で大きな容量を確保できる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】メモリセルＭＣのフローティングゲート電極層５の上面にシリコン窒化膜６ａが接して形成されており、このシリコン窒化膜６ａは５ｎｍ以上の膜厚を有している。高誘電率薄膜６ｂはシリコン窒化膜６ａ上に形成されている。コントロールゲート電極層７は高誘電率薄膜６ｂ上に形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたフローティングゲート電極層と、
前記フローティングゲート電極層の上面に接して形成され、かつ５ｎｍ以上の膜厚を有するシリコン窒化膜と、
前記シリコン窒化膜上に形成された高誘電率薄膜と、
前記高誘電率薄膜上に形成されたコントロールゲート電極層とを備えた、不揮発性半導体記憶装置。
【請求項２】
前記高誘電率薄膜と前記コントロールゲート電極層との間に形成され、かつ前記高誘電率薄膜よりも大きいバンドギャップを有する絶縁層をさらに備えた、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記絶縁層が、シリコン酸化膜およびシリコン窒化膜の少なくともいずれかであることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記高誘電率薄膜の材質は、ＨｆＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3、ＭｇＯ、Ｔａ2Ｏ5、Ｂｉ2Ｏ3、ＢａＭｇＦ4、ＨｆＡｌＯ、ＳｒＴｉＯ3、ＰｂＴｉＯ3、ＢａＴｉＯ3、ＢａＳｒＴｉＯ3、ＢＳＮ、ＰＺＴおよびＰＬＺＴよりなる群から選ばれた少なくとも１種以上を含むことを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
基板上にフローティングゲート用導電層を形成する工程と、
前記フローティングゲート用導電層の上面に接するように５ｎｍ以上の膜厚でシリコン窒化膜を熱ＣＶＤ法により形成する工程と、
前記シリコン窒化膜上に高誘電率薄膜を形成する工程と、
前記高誘電率薄膜上にコントロールゲート用導電層を形成する工程とを備えた、不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特にフローティングゲート電極層とコントロールゲート電極層とを有する不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルアレイには、通常のゲートであるコントロールゲートと周囲から電気的に絶縁されたフローティングゲートとの２層ゲート構造を有するものがある。このとき、コントロールゲートとフローティングゲートとの絶縁を目的としたゲート間絶縁層に容量増大を目的としてＨｆＯ2（ハフニウムオキサイド）などの高誘電率薄膜を用いることがある。
【０００３】
ゲート間絶縁層に高誘電率薄膜を用いる技術には、たとえば特開平５−１２９６２５号公報、特開平１１−２６０９３８号公報、特開２００５−２６５９０号公報、特開平６−２７５８４０号公報などがある。
【特許文献１】特開平５−１２９６２５号公報
【特許文献２】特開平１１−２６０９３８号公報
【特許文献３】特開２００５−２６５９０号公報
【特許文献４】特開平６−２７５８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、単純にゲート間絶縁層に高誘電率薄膜を用いた場合、コントロールゲートとフローティングゲートとの間に電界を加えたときに生じるリーク電流が大きくなるため不揮発性半導体記憶装置の記憶保持特性が劣化するという問題があった。
【０００５】
また特許文献１および２のように高誘電率薄膜とフローティングゲートとの間にシリコン酸化膜を設けると、コントロールゲートとフローティングゲートとの間の絶縁耐圧が低いものとなる。
【０００６】
また特許文献３のように高誘電率薄膜とフローティングゲートとの間に単純に薄いシリコン窒化膜を設けた場合も、コントロールゲートとフローティングゲートとの間の絶縁耐圧を改善することができない。
【０００７】
さらに特許文献４のように高誘電率薄膜とフローティングゲートとの間にシリコン酸化膜とシリコン窒化膜とを設けると、いきおいコントロールゲートとフローティングゲートとの間隔が大きくなり、コントロールゲートとフローティングゲートとの間で大きな容量を確保することが困難となる。
【０００８】
本発明は、上記の課題を解決するためになされたものであり、リーク電流を抑制でき、絶縁耐圧を向上でき、かつコントロールゲートとフローティングゲートとの間で大きな容量を確保できる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置は、基板と、フローティングゲート電極層と、シリコン窒化膜と、高誘電率薄膜と、コントロールゲート電極層とを備えている。フローティングゲート電極層は基板上に形成されている。シリコン窒化膜はフローティングゲート電極層の上面に接して形成されており、かつ５ｎｍ以上の膜厚を有している。高誘電率薄膜はシリコン窒化膜上に形成されている。コントロールゲート電極層は高誘電率薄膜上に形成されている。
【００１０】
本発明の不揮発性半導体記憶装置の製造方法は、基板上にフローティングゲート用導電層を形成する工程と、フローティングゲート用導電層の上面に接するように５ｎｍ以上の膜厚でシリコン窒化膜を熱ＣＶＤ法により形成する工程と、シリコン窒化膜上に高誘電率薄膜を形成する工程と、高誘電率薄膜上にコントロールゲート用導電層を形成する工程とを備えている。
【発明の効果】
【００１１】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、フローティングゲート電極層とコントロールゲート電極層との間に高誘電率薄膜が形成されているため、フローティングゲート電極層とコントロールゲート電極層との間の容量を向上させることができる。
【００１２】
またフローティングゲート電極層と高誘電率薄膜との間にシリコン窒化膜が形成されているため、フローティングゲート電極層へのリーク電流を防止でき、不揮発性半導体記憶装置の記憶保持特性を良好にすることができる。またシリコン窒化膜の膜厚が５ｎｍ以上であるため、フローティングゲート電極層とコントロールゲート電極層との間の絶縁耐圧を改善することができる。
【００１３】
またシリコン窒化膜はフローティングゲート電極層の上面に接して形成されており、シリコン窒化膜とフローティングゲート電極層との間に無駄な層がないため、フローティングゲート電極層とコントロールゲート電極層との間隔を小さくすることができる。これにより、フローティングゲート電極層とコントロールゲート電極層との間で大きな容量を確保することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
図１は、本発明の一実施の形態における不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリの模式的回路構成を示す図である。なお本実施の形態においてはＮＡＮＤ型を例に挙げて説明するが、本発明はＮＡＮＤ型に限定されるものではなく、ＡＮＤ型、ＯＲ型、ＮＯＲ型、ＤＩＮＯＲ型などの他のタイプに適用できることは言うまでもない。
【００１５】
図１を参照して、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内においては、複数のメモリセルＭＣが行列状に配置されている。行方向（図中横方向）に並んだメモリセルＭＣの各々のコントロールゲートは、行方向に延びるワード線ＷＬに接続されている。
【００１６】
また列方向（図中縦方向）に並んだ複数のメモリセルＭＣは直列に接続されている。直列に接続されたメモリセルＭＣ群の一方の端部にはビット線側選択トランジスタＳＧ１が、他方側にはソース線側選択トランジスタＳＧ２がそれぞれ接続されている。ビット線側選択トランジスタＳＧ１のソースはデータ線であるビット線ＢＬに接続されており、ソース線側選択トランジスタＳＧ２のソースは共通ソース線ＣＳに接続されている。
【００１７】
行方向に並んだビット線側選択トランジスタＳＧ１の各々のゲートは、行方向に延びるビット線側選択ゲート線ＢＳＧに接続されている。行方向に並んだソース線側選択トランジスタＳＧ２の各々のゲートは、行方向に延びるソース線側選択ゲート線ＳＳＧに接続されている。
【００１８】
図２は本発明の一実施の形態における不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内の平面レイアウトを示す概略平面図である。また図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図であり、図４は図２のＩＶ−ＩＶ線に沿う概略断面図である。
【００１９】
主に図２を参照して、たとえばシリコンよりなるｐ型の半導体基板１の表面に複数のメモリセルＭＣが行列状に配置形成されている。各メモリセルＭＣのコントロールゲート電極層と一体化したワード線７が行方向（図中縦方向）に延在している。また各メモリセルＭＣのソース／ドレイン領域２が形成される活性領域は列方向（図中横方向）に延在している。
【００２０】
主に図４を参照して、半導体基板１の表面には、溝１ａが形成されており、その溝１ａ内が埋め込み絶縁層３により充填されている。この溝１ａと埋め込み絶縁層３とによりＳＴＩ（Shallow Trench Isolation）が構成されている。このＳＴＩにより半導体基板１の活性領域が取り囲まれている。
【００２１】
主に図３を参照して、複数のメモリセルＭＣの各々は、１対のｎ型のソース／ドレイン領域２と、ゲート絶縁層４と、フローティングゲート電極層５と、ゲート間絶縁層６と、コントロールゲート電極層７とを有している。１対のソース／ドレイン領域２は、活性領域の表面に互いに距離をおいて形成されている。フローティングゲート電極層５は、１対のソース／ドレイン領域２に挟まれた領域上にゲート絶縁層４を介して位置している。コントロールゲート電極層７は、フローティングゲート電極層５上にゲート間絶縁層６を介して形成されている。
【００２２】
ゲート間絶縁層６は、シリコン窒化膜６ａと、高誘電率薄膜６ｂと、絶縁層６ｃとを有している。シリコン窒化膜６ａはフローティングゲート電極層５の上面に接して形成されおり、５ｎｍ以上の膜厚を有している。高誘電率薄膜６ｂは、シリコン窒化膜６ａ上に形成されている。絶縁層６ｃは、高誘電率薄膜６ｂとコントロールゲート電極層７との間に形成され、かつ高誘電率薄膜６ｂよりも大きいバンドギャップを有している。
【００２３】
本明細書における高誘電率薄膜は１０以上の誘電率を有する薄膜のことであり、具体的には、ＨｆＯ2、Ａｌ2Ｏ3（アルミナ）、Ｙ2Ｏ3（酸化イットリウム）、ＭｇＯ（酸化マグネシウム）、Ｔａ2Ｏ5（酸化タンタル）、Ｂｉ2Ｏ3（酸化ビスマス）、ＢａＭｇＦ4（バリウムマグネシウムフルオライド）、ＨｆＡｌＯ（ハフニウム・アルミネート）、ＳｒＴｉＯ3（チタン酸ストロンチウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＢａＴｉＯ3（チタン酸バリウム）、ＢａＳｒＴｉＯ3（チタン酸バリウムストロンチウム）、ＢＳＮ（ニオブ酸バリウムストロンチウム）、ＰＺＴ（チタン酸ジルコン酸鉛）、ＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）などの材質を単独で、または任意の組合せで含むものである。
【００２４】
また絶縁層６ｃおよびゲート絶縁層４の各々はたとえばシリコン酸化膜であってもよく、シリコン窒化膜であってもよく、シリコン酸化膜とシリコン窒化膜との組合せであってもよい。またフローティングゲート電極層５およびコントロールゲート電極層７の各々は、たとえば不純物がドープされた多結晶シリコン（以下、ドープドポリシリコンと称する）よりなっている。
【００２５】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
図５〜図１２は、本発明の一実施の形態における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図５（ａ）〜図１２（ａ）は図２のＩＩＩ−ＩＩＩ線に対応する断面を示しており、図５（ｂ）〜図１２（ｂ）は図２のＩＶ−ＩＶ線に対応する断面を示している。
【００２６】
図５（ａ）、（ｂ）を参照して、ｐ型シリコン基板１の表面に選択的に溝１ａが形成された後、その溝１ａ内を埋め込むように埋め込み絶縁層３が形成される。この溝１ａと埋め込み絶縁層３とにより、活性領域を分離するためのＳＴＩが形成される。
【００２７】
図６（ａ）、（ｂ）を参照して、ｐ型シリコン基板１の活性領域の表面に、ゲート絶縁層４としてたとえばシリコン酸化膜が熱酸化により９ｎｍの厚みで形成される。
【００２８】
図７（ａ）、（ｂ）を参照して、ゲート絶縁層４上に、フローティングゲート用導電層５としてたとえばドープドポリシリコン層が減圧ＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００２９】
図８（ａ）、（ｂ）を参照して、フローティングゲート用導電層５が、写真製版技術により形成されたフォトレジストのパターン（図示せず）をマスクとして選択的にエッチング除去される。これにより、フローティングゲート用導電層５がパターニングされ、フローティングゲートの行方向の長さが規定される。この後、フォトレジストのパターン（図示せず）が除去される。
【００３０】
図９（ａ）、（ｂ）を参照して、フローティングゲート用導電層５の上面に接するようにシリコン窒化膜６ａがたとえば熱ＣＶＤ法により形成される。このシリコン窒化膜６ａは５ｎｍ以上の膜厚となるように制御される。
【００３１】
図１０（ａ）、（ｂ）を参照して、シリコン窒化膜６ａ上に、高誘電率薄膜６ｂとしてたとえばＨｆＯ2が熱ＣＶＤ法により１０ｎｍの膜厚で形成される。この高誘電率薄膜６ｂ上に、絶縁層６ｃとしてたとえばシリコン酸化膜が減圧ＣＶＤ法により５ｎｍの膜厚で形成される。
【００３２】
図１１（ａ）、（ｂ）を参照して、絶縁層６ｃ上に、コントロールゲート用導電層７としてたとえばドープドポリシリコン層が減圧ＣＶＤ法により形成される。
【００３３】
図１２（ａ）、（ｂ）を参照して、写真製版技術によりコントロールゲート用導電層７上に形成されたフォトレジストのパターン（図示せず）をマスクとして、コントロールゲート用導電層７、絶縁層６ｃ、高誘電率薄膜６ｂ、シリコン窒化膜６ａ、フローティングゲート用導電層５およびゲート絶縁層４が順次エッチング除去される。これにより、コントロールゲート用導電層７からコントロールゲート電極層が、フローティングゲート用導電層５からフローティングゲート電極層が各々、所定のパターンに形成される。この後、フォトレジストのパターン（図示せず）が除去される。
【００３４】
続いて、ソース／ドレインとなるｎ型不純物拡散領域を形成するために、たとえば砒素がイオン注入され、そのイオン注入により生じた欠陥が修復されることにより、図２〜図４に示す不揮発性半導体記憶装置が製造される。
【００３５】
なお、この後さらに、フローティングゲート電極層５の周囲を覆うために熱酸化が行われることにより、メモリセルの周囲にシリコン酸化膜が形成される。さらに表面全面に層間絶縁層が形成され、その後、アルミニウムなどによる配線が施される。
【００３６】
次に本発明者が行った検討について説明する。
本発明者は、ゲート間絶縁層に高誘電率薄膜を用いた場合でも良好な絶縁耐圧を得るべく鋭意検討を行った。そして、その検討にあたり、ＣＶＳ−ＴＤＤＢ（Constant Voltage Stress-Time Dependent Dielectric Breakdown）特性を調べた。そのＣＶＳ−ＴＤＤＢ特性の測定は、図１３に示すように下部電極３５と上部電極３７とを絶縁層３６で絶縁させつつ対向させ、その下部電極３５および上部電極３７に電源３８を接続した状態で行った。そして、電源３８により一定時間の間、たとえば１０〜１５Ｖの高電圧を印加し、その後に電源３８によりたとえば３Ｖを印加したときのリーク電流を電流計３９で測定し、そのときの電流値がたとえば１ｍＡを超えていたときに絶縁破壊を起こしたと判定した。
【００３７】
測定対象として、絶縁層３６の高誘電率薄膜としてアルミナ（Ａｌ2Ｏ3）を用い、そのアルミナと下部電極３５との間にシリコン酸化膜（ＳｉＯ2）を設けた試料と、２ｎｍの膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）を設けた試料と、５ｎｍの膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）を設けた試料との３種類の試料を用いた。その測定の結果を図１４に示す。
【００３８】
図１４において横軸は経過時間を示し、縦軸は横軸の時間が経過したときの累積故障率（絶縁破壊を起こした累積個数／測定個数）を示している。この図１４の結果から、アルミナと下部電極３５との間に５ｎｍの膜厚のシリコン窒化膜を設けた試料は、アルミナと下部電極３５との間にシリコン酸化膜を設けた試料およびアルミナと下部電極３５との間に２ｎｍの膜厚のシリコン窒化膜を設けた試料よりも絶縁破壊を起こしにくく、絶縁耐圧が向上していることがわかる。
【００３９】
このことから、下部電極（フローティングゲート電極層）と高誘電率薄膜との間にシリコン窒化膜を設けることで、シリコン酸化膜を設けた場合よりも、下部電極（フローティングゲート電極層）と上部電極（コントロールゲート電極層）との間の絶縁耐圧を良好にできることがわかる。また下部電極（フローティングゲート電極層）と高誘電率薄膜との間のシリコン窒化膜の膜厚を５ｎｍ以上にすることで、下部電極（フローティングゲート電極層）と上部電極（コントロールゲート電極層）との間の絶縁耐圧を改善できることがわかる。
【００４０】
本実施の形態によれば、フローティングゲート電極層５とコントロールゲート電極層７との間に高誘電率薄膜６ｂが形成されているため、フローティングゲート電極層５とコントロールゲート電極層７との間の容量を向上させることができる。
【００４１】
またフローティングゲート電極層５と高誘電率薄膜６ｂとの間にシリコン窒化膜６ａが形成されている。このシリコン窒化膜６ａは高誘電率薄膜６ｂよりも大きいバンドギャップを有している。このため、フローティングゲート電極層５とゲート間絶縁層６との間の電位障壁が高くなり、フローティングゲート電極層５に蓄積された電子がゲート間絶縁層６側へ移動することが抑制される。これにより、リーク電流の発生を抑制することが可能となり、不揮発性半導体記憶装置の記憶保持特性を良好にすることができる。
【００４２】
またフローティングゲート電極層５と高誘電率薄膜６ｂとの間にシリコン窒化膜６ａが形成されているため、図１４に示すとおり、この２つの層５および６ｂ間にシリコン酸化膜が形成された場合よりも、フローティングゲート電極層５とコントロールゲート電極層７との間の絶縁耐圧を良好にすることができる。
【００４３】
またシリコン窒化膜の膜厚が５ｎｍ以上であるため、図１４に示すとおり、フローティングゲート電極層５とコントロールゲート電極層７との間の絶縁耐圧を改善することができる。
【００４４】
またシリコン窒化膜６ａはフローティングゲート電極層５の上面に接して形成されており、シリコン窒化膜６ａとフローティングゲート電極層５との間に無駄な層がない。このため、フローティングゲート電極層５とコントロールゲート電極層７との間隔を小さくすることができる。これにより、フローティングゲート電極層５とコントロールゲート電極層７との間で大きな容量を確保することが可能となる。
【００４５】
また高誘電率薄膜６ｂとコントロールゲート電極層７との間に、高誘電率薄膜よりもバンドギャップの大きい絶縁層６ｃが設けられている。このため、コントロールゲート電極層７とゲート間絶縁層６との間の電位障壁が高くなる。よって、コントロールゲート電極層７とゲート間絶縁層６との間におけるリーク電流の発生を抑制することが可能となる。
【００４６】
フローティングゲート電極層５とコントロールゲート電極層７との間の容量をさらに大きくしたい場合には、絶縁層６ｃが省略されてもよい。この場合、図１５に示すように、コントロールゲート電極層７は高誘電率薄膜６ｂの上面に接するように形成される。
【００４７】
なお、これ以外の図１５に示す構成は図２〜図４に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４９】
本発明は、フローティングゲート電極層とコントロールゲート電極層とを有する不揮発性半導体記憶装置およびその製造方法に特に有利に適用できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施の形態における不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリの模式的回路構成を示す図である。
【図２】本発明の一実施の形態における不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内の平面レイアウトを示す概略平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図１２】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図１３】ＣＶＳ−ＴＤＤＢ特性の測定の様子を示す図である。
【図１４】ＣＶＳ−ＴＤＤＢ特性の測定結果を示す図である。
【図１５】高誘電率薄膜とコントロールゲート電極層との間の絶縁層を省略した構成を概略的に示す断面図である。
【符号の説明】
【００５１】
１  半導体基板、１ａ  溝、２  ソース／ドレイン領域、３  埋め込み絶縁層、４  ゲート絶縁層、５  フローティングゲート電極層、６  ゲート間絶縁層、６ａ  シリコン窒化膜、６ｂ  高誘電率薄膜、６ｃ  絶縁層、７  コントロールゲート電極層、ＭＣ  メモリセル。
【図１】
2007234959.tif 000003
【図２】
2007234959.tif 000004
【図３】
2007234959.tif 000005
【図４】
2007234959.tif 000006
【図５】
2007234959.tif 000007
【図６】
2007234959.tif 000008
【図７】
2007234959.tif 000009
【図８】
2007234959.tif 000010
【図９】
2007234959.tif 000011
【図１０】
2007234959.tif 000012
【図１１】
2007234959.tif 000013
【図１２】
2007234959.tif 000014
【図１３】
2007234959.tif 000015
【図１４】
2007234959.tif 000016
【図１５】
2007234959.tif 000017