(57)【要約】【課題】ＳＴＩ法により形成する素子分離層をストッパ窒化膜と共に研磨する場合におけるＳＴＩ段差のバラツキ幅を低減する手段を提供する。【解決手段】半導体装置の製造方法が、素子形成領域および素子分離領域を設定した半導体基板上にパッド酸化膜を形成する工程と、パッド酸化膜上にストッパ窒化膜を形成する工程と、ストッパ窒化膜上に素子分離領域を除く領域を覆うレジストマスクを形成する工程と、このレジストマスクをマスクとしてストッパ窒化膜とパッド酸化膜と半導体基板とをエッチングして分離溝を形成する工程と、レジストマスクを除去し、ストッパ酸化膜上と分離溝とにシリコン酸化膜を形成する工程と、セリア系スラリを用いてシリコン酸化膜を研磨してストッパ窒化膜を露出させる第１の研磨工程と、水酸化カリウム系スラリを用いて露出したストッパ窒化膜と、分離溝上のシリコン酸化膜とを研磨して素子分離層を形成する第２の研磨工程とを備える。【選択図】        図１
2007234880.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域および素子分離領域を設定した半導体基板上に、パッド酸化膜を形成する工程と、
該パッド酸化膜上に、ストッパ窒化膜を形成する工程と、
該ストッパ窒化膜上に、前記素子分離領域を除く領域を覆うレジストマスクを形成する工程と、
該レジストマスクをマスクとして、前記ストッパ窒化膜とパッド酸化膜と半導体基板とをエッチングして分離溝を形成する工程と、
前記レジストマスクを除去し、前記ストッパ酸化膜上と分離溝とにシリコン酸化膜を形成する工程と、
セリア系スラリを用いて、前記シリコン酸化膜を研磨してストッパ窒化膜を露出させる第１の研磨工程と、
水酸化カリウム系スラリを用いて、前記露出したストッパ窒化膜と、前記分離溝上のシリコン酸化膜とを研磨して素子分離層を形成する第２の研磨工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記第２の研磨工程における研磨量を、前記第１の研磨工程における研磨量より多くしたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
前記第１の研磨工程における研磨量を３０オングストロームとし、前記第２の研磨工程における研磨量を２００オングストローム以上、３００オングストローム以下の範囲としたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離層を形成した半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法においては、ＳＴＩ法により素子分離層を形成する場合に、シリコン（Ｓｉ）からなる半導体基板上に酸化シリコン（ＳｉＯ２）からなるパッド酸化膜、窒化シリコン（ＳｉＮ）からなるストッパ窒化膜等を順に積層し、フォトリソグラフィにより素子分離領域を露出させたレジストマスクを形成し、これをマスクとしてストッパ窒化膜、パッド酸化膜等および半導体基板をエッチングして分離溝を形成し、レジストマスクの除去後に素子形成領域のストッパ窒化膜上および分離溝にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコンからなるシリコン酸化膜を形成し、酸化セリウム（ＣｅＯ２）を用いたセリア系スラリによるＣＰＭ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨してシリコン酸化膜を平坦化し、その後に希釈したセリア系スラリによりシリコン酸化膜を更に研磨してストッパ窒化膜を露出させ、ウェットエッチングによりストッパ窒化膜等を除去して分離溝に酸化シリコンを埋め込んだ素子分離層を形成し、半導体ウェハ間のＳＴＩ段差Ｔ（ストッパ窒化膜、パッド酸化膜除去後の素子分離層上面の半導体基板上面からの段差をいう。図１の工程Ｐ６参照）のバラツキを低減している（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１７５１１０号公報（第９頁段落００４８−第１０頁段落００５８、第２図−第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した従来の技術においては、素子分離層を形成するためのシリコン酸化膜をセリア系スラリにより研磨してストッパ窒化膜を露出させているため、実際の製造工程においては、ストッパ窒化膜の平坦度等に起因してシリコン酸化膜が残留する場合があり、シリコン酸化膜が残留するとその後の窒化シリコンを選択的にエッチングするストッパ窒化膜の除去工程で残留したシリコン酸化膜がマスクとなってストッパ窒化膜が残留してしまうので、実際にはシリコン酸化膜が残留しないようにストッパ窒化膜を更に研磨する必要がある。
【０００４】
発明者は、セリア系スラリによるＣＭＰ法により素子分離層を形成するためのシリコン酸化膜を研磨し、更にストッパ窒化膜を研磨した場合の半導体ウェハ上に形成した各半導体装置のＳＴＩ段差Ｔの分布について調査した。
図１１はセリア系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ中央部のＳＴＩ段差の分布を示すグラフ、図１２はセリア系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ外周部のＳＴＩ段差の分布を示すグラフ、図１３はセリア系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の半導体装置内のチップ中央部とチップ外周部とのＳＴＩ段差の差の分布を示すグラフである。
【０００５】
図１１ないし図１３における横軸は、図２に示す半導体ウェハ１の黒く塗りつぶした半導体装置２を左側から順に示した測定位置であり、縦軸は半導体ウェハ１の中央部に位置する６番目の半導体装置２（基準チップという。）のＳＴＩ段差Ｔと測定した各半導体装置２のＳＴＩ段差Ｔとの差である。
また、チップ中央部およびチップ外周部は、図３に符号Ａおよび符号Ｂを付して部位を示すために白抜きで示した半導体装置２の位置である。
【０００６】
この調査における半導体ウェハ１の素子分離層を形成するためのシリコン酸化膜の形成後の膜厚分布を図７に示す。なお、図７は図２に示すＳＴＩ段差Ｔを測定した半導体装置２の配列方向に沿ってその近傍の分割線３上のシリコン酸化膜の膜厚分布を１０点測定したものである。
図１１および図１２に示すように、セリア系スラリでシリコン酸化膜およびストッパ窒化膜を研磨した場合は、図７に示すシリコン酸化膜の大きな凹凸は研磨により平坦化される。
【０００７】
また、図１１および図１２に破線で示すストッパ窒化膜の研磨量が少ない場合（図示の例では９８Å（オングストローム））は、半導体ウェハの各測定位置におけるＳＴＩ段差Ｔのバラツキ幅は小さいが、図１１および図１２に実線で示す研磨量が多い場合（図示の例では２０２Å）にはＳＴＩ段差Ｔのバラツキ幅は拡大する。このことは図１３に示す半導体装置２内におけるチップ中央部とチップ外周部とのＳＴＩ段差Ｔの差のバラツキ幅においても同様である。
【０００８】
つまり、シリコン酸化膜が残留しないようにストッパ窒化膜を更に研磨する場合にセリア系スラリで研磨すると、半導体ウェハ内および半導体装置内のＳＴＩ段差Ｔのバラツキ幅が大きくなる。
このように、半導体ウェハ内および半導体装置内のＳＴＩ段差Ｔのバラツキ幅が大きくなると、その後に半導体基板上に形成したポリシリコン層をパターニングしてゲート電極を形成するときのエッチングにより、ＳＴＩ段差Ｔが大きい部位にポリシリコンがエッチング未了の状態で残留し、残留したポリシリコンの導電性に起因して、形成された半導体素子の電気特性にバラツキが生じ、製造された半導体装置の歩留まりを低下させるという問題がある。
【０００９】
また、上記のエッチング残りを解消するためにエッチング時間を長くすると、半導体装置の製造効率を低下させるという問題がある。
このことは、特にＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ）構造の半導体素子を形成する場合に重要である。
本発明は、上記の問題点を解決するためになされたもので、ＳＴＩ法により形成する素子分離層をストッパ窒化膜と共に研磨する場合におけるＳＴＩ段差のバラツキ幅を低減する手段を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するために、半導体装置の製造方法が、素子形成領域および素子分離領域を設定した半導体基板上に、パッド酸化膜を形成する工程と、該パッド酸化膜上に、ストッパ窒化膜を形成する工程と、該ストッパ窒化膜上に、前記素子分離領域を除く領域を覆うレジストマスクを形成する工程と、該レジストマスクをマスクとして、前記ストッパ窒化膜とパッド酸化膜と半導体基板とをエッチングして分離溝を形成する工程と、前記レジストマスクを除去し、前記ストッパ酸化膜上と分離溝とにシリコン酸化膜を形成する工程と、セリア系スラリを用いて、前記シリコン酸化膜を研磨してストッパ窒化膜を露出させる第１の研磨工程と、水酸化カリウム系スラリを用いて、前記露出したストッパ窒化膜と、前記分離溝上のシリコン酸化膜とを研磨して素子分離層を形成する第２の研磨工程と、を備えることを特徴とする。
【発明の効果】
【００１１】
これにより、本発明は、素子分離層を形成するためのシリコン酸化膜上面の凹凸を第１の研磨工程におけるセリア系スラリを用いて平坦化し、次いで第２の研磨工程における水酸化カリウム系スラリを用いて平坦化された状態をそのまま維持してシリコン酸化膜およびストッパ窒化膜を一様に研磨することができ、ＳＴＩ段差のバラツキ幅を低減することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下に、図面を参照して本発明による半導体装置の製造方法の実施例について説明する。
【実施例】
【００１３】
図１は実施例の半導体装置の製造方法を示す説明図、図２は実施例の半導体ウェハのＳＴＩ段差の測定位置を示す説明図、図３は実施例の半導体装置のＳＴＩ段差の測定位置を示す説明図である。
図１、図２において、１は半導体ウェハであり、図２に示すように半導体ウェハ１を個片に分割して半導体装置２を製造するときの分割線３が縦横に設定されている。
【００１４】
図１において、４は半導体ウェハ１の単結晶シリコンからなる半導体基板であり、半導体素子を形成するための領域として素子形成領域５が、隣り合う素子形成領域５間に後述する素子分離層９を形成するための領域として素子分離領域６が設定されている。
７はパッド酸化膜であり、熱酸化法等により半導体基板４上に形成された比較的膜厚の薄い酸化シリコンからなる薄膜（本実施例では１５０Å程度）である。
【００１５】
８はストッパ窒化膜であり、ＣＶＤ法等によりパッド酸化膜７上に形成された比較的膜厚の厚い窒化シリコンからなる厚膜（本実施例では１９００Å程度）であって、後述するセリア系スラリによる研磨の終了を示す指標として機能する。
９は素子分離層であり、半導体基板４の素子形成領域５の周囲に設定された素子分離領域６をドライエッチングにより掘り込んで形成された分離溝１０に埋め込まれた酸化シリコンからなるシリコン酸化膜１１を後述するＣＭＰ法による研磨によって上面側を削り取って形成された絶縁層であって、半導体基板４の隣合う素子形成領域５間を電気的に絶縁分離する機能を有している。
【００１６】
発明者は、セリア系スラリによるＣＭＰ法によりストッパ窒化膜８を更に研磨した場合の問題点を解決するために、ストッパ窒化膜８とシリコン酸化膜１１とを同時に研磨したときに半導体ウェハ１上のＳＴＩ段差Ｔのバラツキ幅を拡大させないスラリについて研究し、水酸化カリウム（ＫＯＨ）を用いた水酸化カリウム系スラリによるＣＰＭ法により研磨すればストッパ窒化膜８とシリコン酸化膜１１とを同時に研磨する場合のＳＴＩ段差Ｔのバラツキ幅の拡大を抑制することが可能であるとの知見を得た。
【００１７】
図４は水酸化カリウム系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ中央部のＳＴＩ段差の分布を示すグラフ、図５は水酸化カリウム系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ外周部のＳＴＩ段差の分布を示すグラフ、図６は水酸化カリウム系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の半導体装置内のチップ中央部とチップ外周部とのＳＴＩ段差の差の分布を示すグラフ、図７は半導体ウェハの素子分離層を形成するためのシリコン酸化膜の形成後の膜厚分布を示すグラフである。
【００１８】
図４ないし図６における横軸および縦軸は、上記図１１ないし図１３と同様である。
また、ＳＴＩ段差Ｔを測定した半導体ウェハ１および半導体装置２の測定位置は、上記の場合と同様である（図２、図３参照）。
図４および図５に示すように、水酸化カリウム系スラリでシリコン酸化膜１１を研磨し、更にストッパ窒化膜８を研磨した場合は、図７に示すシリコン酸化膜１１の大きな凹凸は研磨後においても略そのままの状態で残るが、図４、図５に破線で示すストッパ窒化膜８の研磨量が２４０Å、および実線で示す研磨量が４１０Åの場合におけるＳＴＩ段差Ｔのバラツキ幅は、研磨量が増えた場合においても拡大していない。このことは図６に示す半導体装置２内におけるチップ中央部とチップ外周部とのＳＴＩ段差Ｔの差のバラツキ幅においても同様である。
【００１９】
つまり、水酸化カリウム系スラリで研磨すれば、研磨前の凹凸の状態を維持しながら、異種の材料で形成されたシリコン酸化膜１１およびストッパ窒化膜８が混在する場合においてもシリコン酸化膜１１およびストッパ窒化膜８を一様に研磨することができ、研磨量を増加させてもその傾向が変化することがなく、これを利用すれば、半導体ウェハ１内および半導体装置２内のＳＴＩ段差Ｔのバラツキ幅を低減することが可能であるとの知見を得た。
【００２０】
以下に、図１にＰで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
Ｐ１、素子形成領域５と素子分離領域６とを設定した半導体基板４を準備し、半導体基板４上に熱酸化法により薄膜のパッド酸化膜７を形成し、そのパッド酸化膜７上にＣＶＤ法により厚膜のストッパ窒化膜８を形成する。
【００２１】
Ｐ２、フォトリソグラフィによりストッパ窒化膜８上に、素子分離領域６を除く領域、つまり素子形成領域５を覆うレジストマスクを形成し、これをマスクとしてドライエッチングにより、ストッパ窒化膜８、パッド酸化膜７および半導体基板４をエッチングして半導体基板４の上面からの深さが４０００Å程度の分離溝１０を形成する。
Ｐ３、工程Ｐ２で形成したレジストマスクを除去し、熱酸化法により分離溝１０の内面に酸化シリコンからなる３００Å程度の膜厚の保護酸化膜を形成し、ＣＶＤ法によりストッパ窒化膜８上および分離溝１０に酸化シリコンを堆積して膜厚７０００Å程度のシリコン酸化膜１１を形成する。このとき、シリコン酸化膜１１の上面は、凹凸が形成された状態になっている。
【００２２】
Ｐ４、セリア系スラリを用いたＣＭＰ法により、シリコン酸化膜１１を研磨し、ストッパ窒化膜８を僅かに研磨（本実施例では３０Å程度）してストッパ窒化膜８を露出させる（第１の研磨工程）。
このとき、工程Ｐ３で形成されたシリコン酸化膜１１上面の凹凸が平坦化される。
Ｐ５、次いで、水酸化カリウム系スラリを用いたＣＭＰ法により、露出したストッパ窒化膜８および分離溝１０上のシリコン酸化膜１１を研磨して素子分離層９を形成する（第２の研磨工程）。
【００２３】
このときの研磨量は、ストッパ窒化膜８上に残留するシリコン酸化膜１１が除去できる程度、つまり２００Å以上、３００Å以下の範囲でよいが、下層のパッド酸化膜７が露出しない程度、つまりパッド酸化膜７上にストッパ窒化膜８が２０Å以上、１００Å以下の膜厚で残る程度に研磨することが望ましい。
Ｐ６、水酸化カリウム系スラリによる研磨後に、フッ酸（ＨＦ）によりシリコン酸化膜１１の研磨屑等を洗浄し、熱燐酸（Ｈｏｔ−Ｈ２ＰＯ４）によるウェットエッチングにより窒化シリコンを選択的にエッチングしてストッパ窒化膜を除去し、次いでフッ酸によるウェットエッチングにより酸化シリコンをエッチングしてパッド酸化膜７を除去する。
【００２４】
このパッド酸化膜７を除去するエッチングときに、素子分離層９の上面もエッチングされ、ＳＴＩ段差Ｔはパッド酸化膜７上に残されたストッパ窒化膜８の膜厚と同程度の高さに形成される。
このようにして、本実施例のＳＴＩ法による分離溝１０に埋め込まれた素子分離層９が形成され、素子分離層９により絶縁分離された素子分離領域５に記憶素子やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子を形成した半導体ウェハ１を分割線３に沿って個片に分割して本実施例の半導体装置２が形成される。
【００２５】
上記のようにして形成された半導体ウェハ１内および半導体装置２内のＳＴＩ段差Ｔの分布を図８ないし図１０に示す。
図８は実施例の製造方法によりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ中央部のＳＴＩ段差の分布を示すグラフ、図９は実施例の製造方法によりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ外周部のＳＴＩ段差の分布を示すグラフ、図１０は実施例の製造方法によりシリコン酸化膜およびストッパ窒化膜を研磨した場合の半導体装置内のチップ中央部とチップ外周部とのＳＴＩ段差の差の分布を示すグラフである。
【００２６】
図８ないし図１０における横軸および縦軸は、上記図１１ないし図１３と同様である。
また、ＳＴＩ段差Ｔを測定した半導体ウェハ１および半導体装置２の測定位置は、上記の場合と同様であり（図２、図３参照）、半導体ウェハ１の素子分離層９を形成するためのシリコン酸化膜１１の形成後の膜厚分布は、図７と同様である。
本実施例の製造方法、つまり、第１の研磨工程でセリア系スラリでシリコン酸化膜１１を研磨し、次いで第２の研磨工程で水酸化カリウム系スラリでシリコン酸化膜１１およびストッパ窒化膜８を研磨した場合は、図８および図９に示すように、ストッパ窒化膜８を２００Å以上研磨した場合においても半導体ウェハ１内のＳＴＩ段差Ｔのバラツキ幅は１００Å以内になり、図１１および図１２に示すセリア系スラリのみでストッパ窒化膜８を２００Å以上研磨した場合のＳＴＩ段差Ｔのバラツキ幅２００Åに較べて、バラツキ幅が大幅に抑制されていることが判る。このことは図１０に示す半導体装置２内におけるチップ中央部とチップ外周部とのＳＴＩ段差Ｔの差のバラツキ幅においても同様である。
【００２７】
つまり、本実施例の研磨方法においては、最初に素子分離層９を形成するためのシリコン酸化膜１１上面の凹凸をセリア系スラリを用いて平坦化し、次いで水酸化カリウム系スラリを用いてシリコン酸化膜１１およびストッパ窒化膜８を一様に研磨するので、セリア系スラリで平坦化された状態をそのまま維持してシリコン酸化膜１１およびストッパ窒化膜８を研磨することができ、ＳＴＩ段差Ｔのバラツキ幅を低減することができる。
【００２８】
これにより得られた本実施例のＳＴＩ法による素子分離層９を形成した半導体ウェハ１は、素子分離層９の形成後にストッパ窒化膜８上にシリコン酸化膜１１が残留することはなく、上記工程Ｐ６におけるストッパ窒化膜８の除去を容易に行うことができる他、その後のポリシリコンからなるゲート電極の形成時に、ポリシリコンがエッチング残りにより残留することはなく、素子形成領域５に形成された半導体素子の電気特性が安定し、製造された半導体装置２の歩留まりを向上させることができると共に、エッチング残りを解消するためのエッチング時間の延長を不要にして半導体装置２の製造効率を高めることができる。
【００２９】
このことは、素子形成領域５と素子分離領域６との界面付近までコンタクトプラグの形成を許容するＳＡＣ構造の半導体素子を形成する場合に特に有効である。
以上説明したように、本実施例では、半導体基板に形成された分離溝とストッパ窒化膜上に形成されたシリコン酸化膜を研磨して素子分離層を形成するときに、まずセリア系スラリを用いてシリコン酸化膜を研磨してストッパ窒化膜を露出させ、次いで水酸化カリウム系スラリを用いてストッパ窒化膜と分離溝上のシリコン酸化膜とを研磨して素子分離層を形成するようにしたことによって、素子分離層を形成するためのシリコン酸化膜上面の凹凸をセリア系スラリを用いて平坦化し、次いで水酸化カリウム系スラリを用いて平坦化された状態をそのまま維持してシリコン酸化膜およびストッパ窒化膜を一様に研磨することができ、ＳＴＩ段差Ｔのバラツキ幅を低減することができる。
【００３０】
なお、本実施例においては、半導体基板は単結晶シリコンからなるバルク基板であるとして説明したが、半導体基板は前記に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体基板であっても、ＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）構造の半導体基板等であってもよい。要はＳＴＩ法による素子分離層を形成することができる半導体基板であればどのような半導体基板であっても本発明を適用すれば上記と同様の効果を得ることができる。
【図面の簡単な説明】
【００３１】
【図１】実施例の半導体装置の製造方法を示す説明図
【図２】実施例の半導体ウェハのＳＴＩ段差の測定位置を示す説明図
【図３】実施例の半導体装置のＳＴＩ段差の測定位置を示す説明図
【図４】水酸化カリウム系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ中央部のＳＴＩ段差の分布を示すグラフ
【図５】水酸化カリウム系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ外周部のＳＴＩ段差の分布を示すグラフ
【図６】水酸化カリウム系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の半導体装置内のチップ中央部とチップ外周部とのＳＴＩ段差の差の分布を示すグラフ
【図７】半導体ウェハの素子分離層を形成するためのシリコン酸化膜の形成後の膜厚分布を示すグラフ
【図８】実施例の製造方法によりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ中央部のＳＴＩ段差の分布を示すグラフ
【図９】実施例の製造方法によりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ外周部のＳＴＩ段差の分布を示すグラフ
【図１０】実施例の製造方法によりシリコン酸化膜およびストッパ窒化膜を研磨した場合の半導体装置内のチップ中央部とチップ外周部とのＳＴＩ段差の差の分布を示すグラフ
【図１１】セリア系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ中央部のＳＴＩ段差の分布を示すグラフ
【図１２】セリア系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の各半導体装置のチップ外周部のＳＴＩ段差の分布を示すグラフ
【図１３】セリア系スラリによりシリコン酸化膜およびストッパ窒化膜を研磨した場合の半導体装置内のチップ中央部とチップ外周部とのＳＴＩ段差の差の分布を示すグラフ
【符号の説明】
【００３２】
１    半導体ウェハ
２    半導体装置
３    分割線
４    半導体基板
５    素子形成領域
６    素子分離領域
７    パッド酸化膜
８    ストッパ窒化膜
９    素子分離層
１０  分離溝
１１  シリコン酸化膜
【図１】
2007234880.tif 000003
【図２】
2007234880.tif 000004
【図３】
2007234880.tif 000005
【図４】
2007234880.tif 000006
【図５】
2007234880.tif 000007
【図６】
2007234880.tif 000008
【図７】
2007234880.tif 000009
【図８】
2007234880.tif 000010
【図９】
2007234880.tif 000011
【図１０】
2007234880.tif 000012
【図１１】
2007234880.tif 000013
【図１２】
2007234880.tif 000014
【図１３】
2007234880.tif 000015