(57)【要約】【課題】書き込み要求に対応する応答信号を大きな遅延を仮定することなく生成でき、製造プロセスのばらつき等に起因して各信号の間に生じる遅延が変動しても、データの読み書き動作を確実に実効できる半導体記憶装置の提供。【解決手段】この発明は、書き込み要求信号Ｓ１が入力されると、これに対応する応答信号Ｓ４を生成するために、アンドゲート１３、１４や行選択信号検出回路１５を備えている。行選択信号検出回路１５は、書き込む要求信号Ｓ１に応じてメモリセル１にデータを書き込む際に、メモリセルアレイ２の何れの行が選択されたことを示す行選択信号Ｓ３を検出し、これを検出したときに、書き込み要求信号Ｓ１に対応する応答信号Ｓ４を出力するように構成される。【選択図】図１
2007234107.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイの列方向に配列され、各メモリセルにデータを読み書きするための複数のビット線と、
前記メモリセルアレイの行方向に配列され、そのメモリセルアレイの特定の行に配列されたメモリセルを選択する複数のワード線と、を備え、
書き込み要求に基づいて前記メモリセルにデータを書き込む際には、前記メモリセルアレイの何れの行が選択されたか否かを検出し、この検出後に前記書き込み要求に対応する応答信号を出力するようになっていることを特徴とする半導体記憶装置。
【請求項２】
書き込み要求信号に応じて前記メモリセルにデータを書き込む際に、前記メモリセルアレイの何れの行が選択されたことを示す行選択信号を検出し、これを検出したときに、前記書き込み要求信号に対応する応答信号を出力する行選択信号検出回路を、さらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記行選択信号検出回路は、
前記複数のワード線の一端にダミーセルがそれぞれ接続されたダミーセルアレイと、
そのダミーセルから出力される所定電圧と基準電圧とを比較し、その比較結果に基づいて応答信号を生成出力するダミーセンスアンプと、
を備えていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記行選択信号検出回路は、
前記複数のワード線のうちの所定単位の各一端側と接続される少なくとも１つの論理和回路を備えていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記メモリセルにデータを書き込むためのライトバッファをさらに備え、
前記行選択信号検出回路は、
前記ライトバッファが前記メモリセルにデータの書き込みを行うためのライトイネーブル信号および前記行選択信号の双方が有効になった時点で、前記応答信号を発生するようになっていることを特徴とする請求項２、請求項３、または請求項４に記載の半導体記憶装置。
【請求項６】
前記複数のワード線のうちの１つを指定する行デコーダをさらに備え、
前記行選択信号検出回路は、前記行デコーダの配置位置からできるだけ離れた位置に配置するようにしたことを特徴とする請求項１乃至請求項５のうちの何れかに記載の半導体記憶装置。
【請求項７】
前記書き込み要求信号に基づいて有効となり、前記行選択信号検出回路の検出に基づいて生成される応答信号に基づいて無効となる、ライトイネーブル信号を生成する信号生成回路を、さらに備えることを特徴とする請求項３乃至請求項６のうちの何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハンドシェイクによってアクセスを行う半導体記憶装置に関し、特に、データの書き込み要求に対応する応答信号の生成についての改良に関するものである。
【背景技術】
【０００２】
近年、低消費電力・低ノイズ・高信頼性を実現するために、非同期回路技術が見直されている。
例えば、非同期回路技術を用いる事でトランジスタの特性ばらつきに対する信頼性を向上させた非同期マイクロプロセッサが、Ｎ．Ｋａｒａｋｉ  ｅｔ．ａｌ．，  ”Ａ  Ｆｌｅｘｉｂｌｅ  ８ｂ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  ｂａｓｅｄ  ｏｎ  Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｅｒ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ  ＴＦＴ
Ｔｅｃｈｎｏｌｏｇｙ”，  ＩＳＳＣＣ  ２００５  Ｔｅｃｈ．Ｄｉｇ．，  ｐｐ．２７２−２７３などに発表されている。
【０００３】
このような非同期回路で用いられるインターコネクションプロトコルとして、アクセス要求信号（ｒｅｑ信号）と応答信号（ａｃｋ信号）を用いたハンドシェイクプロトコルが広く知られている。
ハンドシェイクプロトコルを利用した半導体記憶装置としては、例えば、アクセス要求信号を所定時間遅延させて生成したセンスイネーブル信号（センスアンプを動作させるために信号）を利用して、書き込みが終了したことを外部回路に示す応答信号を返す半導体記憶装置が、特許文献１に記載されている。
【０００４】
しかし、この特許文献１に記載の方法では、データの書き込み時においても、応答信号の発生に、本来読み出し時にしか必要でないセンスイネーブル信号を用いているので、好ましくない。
さらに、ある入力信号を遅延させて応答信号を作成する場合には、遅延の仮定（ディレイラインの長さ）を小さくすることが特に重要であるにも関わらず、全く考慮されていない。一般的に、ディレイラインの長さを小さくするほど動作などの信頼性を向上できる。
【０００５】
次に、図９〜図１１を参照して、特許文献１に記載の発明の問題点について以下に検討する。
図９は、特許文献１の発明を適用した半導体記憶装置の一例である。
この半導体記憶装置は、図９に示すように、複数のメモリセル１をマトリクス状に配置したメモリセルアレイ２、複数のビット線３、複数のワード線４、行デコーダ５、列デコーダ６、ライトバッファ７、およびセンスアンプ８などを備えている。
【０００６】
さらに、この半導体記憶装置では、ディレイライン９、アンドゲート１０、インバータ回路１１、アンドゲート１２〜１４を備え、これらを用いて、書き込み要求信号Ｓ１に基づき、ライトイネーブル信号Ｓ２、行選択信号Ｓ３、および応答信号Ｓ４などを生成するようになっている。
このような構成からなる図９に示す半導体記憶装置では、書き込み要求信号Ｓ１が入力されると、行選択信号Ｓ３、応答信号Ｓ４、およびライトイネーブル信号Ｓ２の３つを生成する。
【０００７】
これらの３つの信号は、図１０に示した信号波形の様に、ライトイネーブル信号（ビット線にデータ書き込み終了）Ｓ２、行選択信号Ｓ３、および要求信号Ｓ４の順序で発生しなければ、動作不良を起こす原因となる。
しかしながら、図１１に示す様に、書き込み要求信号が入力されてから各信号が発生するまでには、素子や配線によってそれらに応じた遅延Ｔ１〜Ｔ４、ＴＲ、ＴＣがそれぞれ発生する。
【０００８】
ここで、図１１に示す各遅延などの定義は、以下の通りである。
遅延ＴＣ：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
遅延ＴＲ：行アドレスが確定してから、当該行アドレスが指定する行の行選択信号が有効になるまでの遅延時間。
【０００９】
遅延Ｔ１：書き込み要求信号が有効になってから、ライトイネーブル信号が有効になるまでの遅延時間。
遅延Ｔ２：ライトイネーブル信号が有効になってから、ビット線書き込みが終了するまでの遅延時間。
遅延Ｔ３：書き込み要求信号が有効になってから、入力されている行アドレスが指定する行選択信号が有効になるまでの遅延時間。
【００１０】
遅延Ｔ４：行選択信号が有効になってから、書き込みが終了するまでの遅延時間。
遅延ＴＤ：書き込み要求信号が有効になってから、センスイネーブル信号が有効になるまでの遅延時間であり、ディレイラインにより生成。
ここで、「行アドレス確定」、「列アドレス確定」、「列選択終了」、「ビット線書き込み終了」、および「書き込み終了」は、それぞれ以下の状態であることを示す。
【００１１】
行アドレス確定、列アドレス確定：書き込みまたは読み出しを行うメモリセルを指定するアドレス信号が、半導体記憶装置に入力されている状態。
列選択終了：列セレクタを通して、列アドレスで指定された列のビット線とライトバッファ及びセンスアンプが接続された状態を示す。
ビット線書き込み終了：列アドレスにより指定された列に配置されたビット線が、書き込みデータに応じた電位にチャージされた状態をいう。例えば、一つの列に相補関係にある２本のビット線（ＢＩＴ及び／ＢＩＴ）が配置されている場合には、書き込もうとしているデータが“１”であればＢＩＴの電位がＶＤＤで／ＢＩＴの電位がＶＳＳになった状態を指し、書き込もうとしているデータが“０”であればＢＩＴの電位がＶＳＳで／ＢＩＴの電位がＶＤＤになった状態を指す。
【００１２】
書き込み終了：行アドレスと列アドレスにより指定されたメモリセルにデータが書き込まれた状態。
この第１実施形態では、上記の遅延Ｔ１〜Ｔ４、ＴＲ、ＴＣは、次の関係を満たさなければならない。
Ｔ１＋Ｔ２＜Ｔ３  ・・・式（１）
Ｔ３＋Ｔ４＜ＴＤ  ・・・式（２）
ここでは、書き込み要求信号Ｓ１が入力されるよりも十分に早いタイミングで、行アドレス信号と列アドレス信号が入力されていると仮定し、遅延ＴＲおよび遅延ＴＣを無視している。
【００１３】
一般に、メモリセルアレイ２は、多数（数十〜数千）の行から構成されているので遅延Ｔ３は長くなり易く、式（１）を満たす事は難しくない。また、遅延Ｔ４は非常に短く無視することが出来る。このため、遅延Ｔ３と遅延ＴＤの関係が重要となる。
遅延Ｔ３は長いので、半導体製造プロセスのばらつきなどに起因する誤差も大きくなる。よって、誤差に対する許容範囲を広げるには、遅延ＴＤは遅延Ｔ３に対して十分に長く余裕を持って設計することが望ましい。
【００１４】
しかし、遅延ＴＤをあまり長くするとサイクルタイムも長くなってしまうという問題があった。
【特許文献１】特開平１１−１８５４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明の目的は、上記の点に鑑み、書き込み要求に対応する応答信号を大きな遅延を仮定することなく生成することができ、製造プロセスのばらつき等に起因して各信号の間に生じる遅延が変動しても、データの読み書き動作を確実に実効できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記の課題を解決し本発明の目的を達成するために、本発明は以下のような構成からなる。
すなわち、第１の発明は、メモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの列方向に配列され、各メモリセルにデータを読み書きするための複数のビット線と、前記メモリセルアレイの行方向に配列され、そのメモリセルアレイの特定の行に配列されたメモリセルを選択する複数のワード線と、を備え、書き込み要求に基づいて前記メモリセルにデータを書き込む際には、前記メモリセルアレイの何れの行が選択されたか否かを検出し、この検出後に前記書き込み要求に対応する応答信号を出力するようになっている。
【００１７】
第２の発明は、第１の発明において、書き込み要求信号に応じて前記メモリセルにデータを書き込む際に、前記メモリセルアレイの何れの行が選択されたことを示す行選択信号を検出し、これを検出したときに、前記書き込み要求信号に対応する応答信号を出力する行選択信号検出回路を、さらに備えている。
【００１８】
第３の発明は、第２の発明において、前記行選択信号検出回路は、前記複数のワード線の一端にダミーセルがそれぞれ接続されたダミーセルアレイと、そのダミーセルから出力される所定電圧と基準電圧とを比較し、その比較結果に基づいて応答信号を生成出力するダミーセンスアンプを備えている。
【００１９】
第４の発明は、第２の発明において、前記行選択信号検出回路は、前記複数のワード線のうちの所定単位の各一端側と接続される少なくとも１つの論理和回路と、を備えている。
【００２０】
第５の発明は、第２、第３、または第４の発明において、前記メモリセルにデータを書き込むためのライトバッファをさらに備え、
前記行選択信号検出回路は、前記ライトバッファが前記メモリセルにデータの書き込みを行うためのライトイネーブル信号および前記行選択信号の双方が有効になった時点で、前記応答信号を発生するようになっている。
【００２１】
第６の発明は、第１乃至第５のうちの何れかの発明において、前記複数のワード線のうちの１つを指定する行デコーダをさらに備え、
前記行選択信号検出回路は、前記行デコーダの配置位置からできるだけ離れた位置に配置するようにした。
【００２２】
第７の発明は、第３乃至第６のうちの何れかの発明において、前記書き込み要求信号に基づいて有効となり、前記行選択信号検出回路の検出に基づいて生成される応答信号に基づいて無効となる、ライトイネーブル信号を生成する信号生成回路を、さらに備える。
【００２３】
このような構成からなる本発明によれば、メモリセルへのデータの書き込みは、ビット線にデータが書き込まれ、行選択がなされた後に、ほとんど遅延せずに終了する。
通常、ビット線へのデータの書き込みは、行選択が行われる前に終了しているので、行選択信号が検出されたことを条件に応答信号を返せば、遅延の仮定を考えずに良く、信頼性が向上する。
従って、本発明によれば、書き込み要求に対応する応答信号を大きな遅延を仮定することなく生成することができ、製造プロセスのばらつき等に起因して各信号の間に生じる遅延が変動しても、データの読み書き動作を確実に実効できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
図１は、本発明の半導体記憶装置の第１実施形態の構成を示す図である。
この第１実施形態に係る半導体記憶装置は、図１に示すように、複数のメモリセル１をマトリクス状（縦横方向）に配置したメモリセルアレイ２と、複数のビット線３と、複数のワード線４と、行デコーダ５と、列デコーダ６と、ライトバッファ７と、センスアンプ８とを備えている。
【００２５】
また、この第１実施形態では、書き込み要求信号Ｓ１に基づいて各種の信号を生成するために、アンドゲート（アンド回路）１３、１４、行選択信号検出回路１５、バッファ１８、および端子１６、１７を備えている。
複数のビット線３は、メモリセルアレイ２の列方向に配列され、各メモリセル１にデータを書き込むためのものである。複数のワード線４は、メモリセルアレイ２の行方向に配列され、そのメモリセルアレイ２の特定の行に配列されるメモリセル１を選択するためのものである。
【００２６】
行デコーダ５は、入力された行アドレス信号に対応する行に配列されるワード線４を選択するようになっている。列デコーダ６は、入力された列アドレス信号に対応する列に配列されるビット線３と、ライトバッファ７及びセンスアンプ８を接続するようになっている。
ライトバッファ７は、ライトイネーブル信号Ｓ２が有効（Ｈ）である期間に、外部から入力されたデータを取り込んで、列デコーダ６を通してメモリセル１に向かって出力するようになっている。ライトイネーブル信号Ｓ２が無効（Ｌ）である期間には、出力はハイインピーダンスとなる。
【００２７】
センスアンプ８は、行デコーダ５で選択されたワード線４および列デコーダ６で選択されたビット線３で特定されるメモリセル１からビット線３上に読み出したデータを、増幅して出力するようになっている。
バッファ１８は、ライトイネーブル信号を増幅して出力し、ＲＤＥＣＥ信号Ｓ７を発生させる。
【００２８】
アンドゲート１３、１４は、ＲＤＥＣＥ信号Ｓ７を用いて、行デコーダ５からの行選択信号Ｓ３をワード線４に取り出すようになっている。
行選択信号検出回路１５は、書き込み要求信号Ｓ１に応じてメモリセル１にデータを書き込む際に、行デコーダ５から複数のワード線４のうちの１つに行選択信号Ｓ３が出力されたか否かを検出し、その行選択信号Ｓ３が検出された場合に行選択検出信号Ｓ５が出力され、この行選択検出信号Ｓ５に基づいて応答信号Ｓ４を生成して出力するようになっている。
【００２９】
また、行選択信号検出回路１５は、行デコーダ５の配置位置からできるだけ離れた位置に配置するのが好ましい。このように構成すると、行選択信号検出回路１５は、選択された行のワード線３上に配置される全てメモリセルが選択されてから、行選択検出信号Ｓ５を生成出力することができる。
【００３０】
次に、このような構成からなる第１実施形態の動作例について、図２を参照して説明する。
この動作例では、データの書き込み要求信号Ｓ１に基づいてデータを所望のメモリセルに書き込み、その書き込み要求信号Ｓ１に対応する応答信号Ｓ４を出力する場合について説明する。
また、この動作例では、図１に示す端子１６に入力される書き込み要求信号Ｓ１の入力タイミングに対して、行デコーダ５に入力される行アドレスおよび列デコーダ６に入力される列アドレスは、十分に早いタイミングでそれぞれ入力されているものとする。
【００３１】
このような条件の下で、図２（Ａ）に示すように書き込み要求信号Ｓ１が立ち上がると、その書き込み要求信号Ｓ１は遅延Ｔ１の後に、ライトバッファ７にライトイネーブル信号Ｓ２として入力される（図２（Ｂ）参照）。
一方、その書き込み要求信号Ｓ１は、バッファ１８で遅延されてＲＤＥＣＥ信号Ｓ７となり（図２（Ｃ）参照）、これがアンドゲート１３、１４にそれぞれ入力される。このため、例えば行デコーダ５からの行選択信号Ｓ３がアンドゲート１３に入力されている場合には、その行選択信号Ｓ３がアンドゲート１３から出力されてワード線４上に表れる。
【００３２】
ここで、ワード線４上に表れる行選択信号Ｓ３の立ち上がりは図２（Ｄ）に示すようになり、書き込み要求信号Ｓ１の立ち上がりから行選択信号Ｓ３の立ち上がりまでの遅延はＴ３のようになる。
行選択信号検出回路１５は、行デコーダ５から複数のワード線４のうちの１つの行選択信号Ｓ３が出力されたか否かを検出し、その行選択信号Ｓ３が検出された場合に行選択検出信号Ｓ５を出力する（図２（Ｅ）参照）。
【００３３】
このように行選択信号検出回路１５から出力される行選択検出信号Ｓ５は遅延され、この遅延された行選択検出信号Ｓ５が端子１７から応答信号Ｓ４として出力される（図２（Ｆ）参照）。
【００３４】
次に、この第１実施形態における各信号の間に生じる遅延の詳細について、図３を参照して説明する。
ここで、図３に示す各遅延などの定義（内容）は、以下の通りである。
遅延ＴＣ：列アドレスが確定してから、その列アドレスが指定する列の列選択が終了するまでの遅延時間。
遅延ＴＲ：行アドレスが確定してから、その行アドレスが指定する行の行選択信号が有効になるまでの遅延時間。
【００３５】
遅延Ｔ１：書き込み要求信号が有効になってから、ライトイネーブル信号が有効になるまでの遅延時間。
遅延Ｔ２：ライトイネーブル信号が有効になってから、ビット線書き込みが終了するまでの遅延時間。
Ｔ３：書き込み要求信号が有効になってから、入力されている行アドレスが指定する行選択信号が有効になるまでの遅延時間。
【００３６】
遅延Ｔ４：行選択信号が有効になってから、書き込みが終了するまでの遅延時間。
遅延Ｔ５：行選択信号が有効になってから、応答信号が有効になるまでの遅延時間。
なお、列選択終了、ビット線書き込み終了、書き込み終了、行アドレス確定及び列アドレス確定の定義は、図１２と同様である。
【００３７】
この第１実施形態では、これらの遅延は次の関係を満たす必要がある。
Ｔ１＋Ｔ２＜Ｔ３  ・・・式（３）
Ｔ４＜Ｔ５        ・・・式（４）
【００３８】
この第１実施形態では、上記のようにアドレス信号は書き込み要求信号よりも十分早く入力されているものとして、遅延ＴＲ、ＴＣを無視している。
上記のように遅延Ｔ３は比較的長いので、式（３）は容易に満たされる。また、遅延Ｔ４は非常に短く、インバータなどのゲート１段の遅延と同程度であるので、遅延Ｔ５よりも十分に短く、式（４）も容易に満たされる。
従って、この第１実施形態では、大きな遅延を仮定することなく応答信号を発生させることができ、製造プロセスのばらつき等に起因して各信号の間に生じる遅延が変動しても、確実にデータの書き込み動作ができる。
【００３９】
次に、行選択信号検出回路１５の具体的な構成について、図４および図５を参照して説明する。
図４に示す行選択信号検出回路１５は、ダミーセルアレイ２１と、ダミーセンスアンプ２２とから構成される。
【００４０】
ダミーセルアレイ２１は、図示のように、図１の複数のワード線４の本数に対応する複数のＮ型ＭＯＳトランジスタ２１１とダミービット線２１２とＰ型ＭＯＳトランジスタ２１３とからなる。その複数のＮ型ＭＯＳトランジスタ２１１は、その各ゲートが対応するワード線４にそれぞれ接続され、その各ソースがそれぞれ接地されている。また、その複数のＭＯＳトランジスタ２１１の各ドレインはダミービット線２１１にている。Ｐ型ＭＯＳトランジスタのソースは電源電圧ＶＤＤに接続され、ドレインはダミービット線２１２に接続され、ゲートにはＲＤＥＣＥ信号Ｓ７が入力されている。Ｐ型ＭＯＳトランジスタ２１３は、ＲＤＥＣＥ信号Ｓ７がＬである期間、すなわちワード線４が選択されていない期間に、ダミービット線２１１を電源電圧ＶＤＤにプリチャージする。
ダミーセンスアンプ２２は、＋と−の２つの端子への入力信号を比較増幅するコンパレータ２２１からなる。図示のように、＋入力端子には電源電圧ＶＤＤが印加され、−入力端子はダミービット線に接続されている。コンパレータ２２１は、＋入力端子及び−入力端子の電位が等しい、または−入力端子の電位が＋入力端子よりも高い場合にはＬ（接地電位）を出力し、−入力端子の電位が＋入力端子よりも低い場合にはＨ（電源電位ＶＤＤ）を出力する。
【００４１】
このよう構成からなる行選択信号検出回路１５では、複数のワード線４にうちの１つに行選択信号が表れると、これにより対応するＮ型ＭＯＳトランジスタ２１１がオンとなる。これにより、ダミービット線２１１の電位が電源電位ＶＤＤよりも低くなり、コンパレータ２２１の出力がＨレベルとなる。
図５に示す行選択信号検出回路１５は、ダミーセルアレイ３１と、インバータ３２とから構成される。
【００４２】
ダミーセルアレイ３１は、図示のように、複数のオアゲート３１１と、そのオアゲート３１１に対応するＮ型ＭＯＳトランジスタ３１２と、ダミービット線３１３と、Ｐ型ＭＯＳトランジスタ３１４とからなる。その複数のオアゲート３１１は、図１の複数のワード線４の所定単位の本数（例えば８本）とそれぞれ接続するようになっている。複数のオアゲート３１１の各出力は、対応するＮ型ＭＯＳトランジスタ３１２のゲートにそれぞれ入力されるようになっている。複数のＮ型ＭＯＳトランジスタ３１２は、その各ソースが接地され、その各ドレインがダミービット線３１３に共通接続され、そのダミービット線３１２はインバータ３２の入力側に接続されている。Ｐ型ＭＯＳトランジスタは図４と同様であり、ダミービット線３１３に接続されている。
【００４３】
このよう構成からなる行選択信号検出回路１５では、複数のワード線４にうちの１つに行選択信号Ｓ３が表れると、これにより対応するオアゲート３１１からその行選択信号Ｓ３が出力されて、これに対応するＮ型ＭＯＳトランジスタ３１２がオンとなる。図５に示す行選択信号検出回路では、ダミービット線３１３に接続されているＮ型ＭＯＳトランジスタ３１２の数が少ないので、図４の行選択信号検出回路のダミービット線２１２に比べて寄生容量が小さい（オアゲート３１１に８本のワード線４が接続されている場合には約１／８程度）。これにより、そのためダミービット線３１３の電位は、Ｎ型ＭＯＳトランジスタ３１２がオンすると、短時間でＬレベルとなり、インバータ３２の出力がＨレベルとなる。
【００４４】
図４および図５に示す行選択信号検出回路１５はその一例であり、一般に、ダミーセルアレイとダミーセンスアンプを用いて実現できる。
このようなダミーセルアレイおよびダミーセンスアンプは、例えば特開平９−２５９５８９号公報、特開２００４−２２０７０号公報、および特開２００４−９５０５８号公報などに開示されている。
【００４５】
上記のように、遅延Ｔ４は非常に短く無視できるので、サイクルタイムを向上させるためには遅延Ｔ５ができる限り短いことが望ましい。遅延Ｔ５を短くするには、例えば特開２００４−２２０７０号公報や特開２００４−９５０５８号公報に開示されているように、ダミーセルアレイやダミーセンスアンプを複数に分割する方法がある。
ダミーセンスアンプは、例えば差動増幅器などを用いて構成することもできるし、インバータなどのゲートを用いても構成することも可能である。
【００４６】
ダミーセルに接続されているセルアレイの行またはダミー回路（特開２００４−９５０５８号公報を参照）が多ければ（例えば２５６以上）差動増幅器を用いることが望ましいが、少ない場合（例えば１２８以下）にはインバータ（バッファ）でも良い。
【００４７】
（第２実施形態）
図６は、本発明の半導体記憶装置の第２実施形態の構成を示す図である。
この第２実施形態に係る半導体記憶装置は、図６に示すように、複数のメモリセル１をマトリクス状に配置したメモリセルアレイ２と、複数のビット線３と、複数のワード線４と、行デコーダ５と、列デコーダ／プリチャージ回路６Ａと、ライトバッファ７と、センスアンプ８とを備えている。
また、この第２実施形態では、書き込み要求信号Ｓ１に基づいて各種の信号を生成するために、信号生成回路４０、アンドゲート１３、１４、行選択信号検出回路１５、バッファ１８、および端子１６、１７を備えている。
【００４８】
なお、この第２実施形態は、図１に示す第１実施形態と同様の構成要素を含むので、その同様の構成要素については同一符号を付してその説明を省略する。
列デコーダ／プリチャージ回路６Ａは、入力された列アドレス信号に対応する列に配列されるビット線３とライトバッファ７及びセンスアンプ８とを接続する。
また、列デコーダ／プリチャージ回路６Ａは、当該半導体装置が停止している期間にすべてのビット線３を所定の電位にプリチャージするようになっている。このプリチャージは、書き込み要求信号Ｓ１及びＲＤＥＣＥ信号Ｓ７基づいて発生するプリチャージ信号Ｓ６によって制御され、プリチャージ信号Ｓ６が「Ｌ」レベルのときはビット線３を所定の電位にプリチャージし、「Ｈ」レベルのときにはプリチャージを停止する。プリチャージ信号Ｓ６は、データの書き込み期間中（行選択信号が有効な期間）は「Ｈ」レベルであり、動作が終了すると「Ｌ」レベルとなる。
【００４９】
ライトバッファ７は、ライトイネーブル信号Ｓ２が有効（Ｈ）である期間に、外部から入力されたデータを取り込んで、列デコーダ６を通してメモリセル１に向かって出力するようになっている。ライトイネーブル信号Ｓ２が無効（Ｌ）である期間には、出力はハイインピーダンスとなる。
センスアンプ８は、行デコーダ５で選択されたワード線４および列デコーダ／プリチャージ回路６Ａで選択されたビット線３で特定されるメモリセル１からビット線３上に読み出したデータを、増幅して出力するようになっている。
【００５０】
信号生成回路４０は、図６に示すように、インバータ４１と、アンドゲート４２と、ＭｕｌｌｅｒのＣ素子（以下、Ｃ素子）４３とからなる。
インバータ４１の入力側は、応答信号Ｓ４が出力される端子１７およびＣ素子４３の出力側に接続されている。インバータ４１の出力側は、アンドゲート４２の一方の入力側に接続されている。アンドゲート４２の他方の入力側は、書き込み要求信号が入力される端子１６に接続されるとともに、Ｃ素子４３の一方の入力側に接続されている。Ｃ素子４３の他方の入力側には、行選択信号検出回路１５から出力される行選択検出信号Ｓ５が入力されるようになっている。アンドゲート４２の出力は、ライトバッファ７に入力されるとともに、アンドゲート１３、１４に入力されるようになっている。
【００５１】
ここで、Ｃ素子４３は、２つの入力がいずれも「Ｈ」の場合には「Ｈ」を出力し、いずれも「Ｌ」の場合には「Ｌ」を出力し、２つの入力がそれ以外の場合（「Ｈ」と「Ｌ」または「Ｌ」と「Ｈ」）には出力は変化せずに前の出力を保持するようになっている。
行選択信号検出回路１５は、書き込み要求信号Ｓ１に応じてメモリセル１にデータを書き込む際に、行デコーダ５から複数のワード線４のうちの１つに行選択信号Ｓ３が出力されたか否かを検出し、その行選択信号Ｓ３が検出された場合に行選択検出信号Ｓ５を出力するようになっている。また、第２実施形態の行選択信号検出回路１５は、プリチャージ信号Ｓ６によって制御され、プリチャージ信号Ｓ６がＬである期間にはＬを出力する。
【００５２】
次に、このような構成からなる第２実施形態の動作例について、図７を参照して説明する。
この動作例では、データの書き込み要求信号Ｓ１に基づいてデータを所望のメモリセルに書き込み、その書き込み要求信号Ｓ１に対応する応答信号Ｓ４を出力する場合について説明する。
【００５３】
また、この動作例では、図６に示す端子１６に入力される書き込み要求信号Ｓ１の入力タイミングに対して、行デコーダ５に入力される行アドレスおよび列デコーダ／プリチャージ回路６Ａに入力される列アドレスは、十分に早いタイミングでそれぞれ入力されているものとする。
このような条件の下で、図７（Ａ）に示すように書き込み要求信号Ｓ１が立ち上がると、その書き込み要求信号Ｓ１は遅延されて行デコーダ／プリチャージ回路６Ａに入力されてプリチャージ信号Ｓ６となる（図７（Ｇ）参照）。
【００５４】
一方、その書き込み要求信号Ｓ１は、アンドゲート４２などで遅延されて、ライトバッファ７にライトイネーブル信号Ｓ２として入力されるとともに（図７（Ｂ）参照）、バッファ１８で遅延されて、アンドゲート１３、１４にＲＤＥＣＥ信号Ｓ７（図７（Ｃ）参照）としてそれぞれ入力される。
このため、例えば、行デコーダ５からの行選択信号Ｓ３がアンドゲート１３に入力されている場合には、その行選択信号Ｓ３がアンドゲート１３から出力されてワード線４上に表れる。ここで、ワード線４上に表れる行選択信号Ｓ３の立ち上がりは図７（Ｄ）に示すようになる。
【００５５】
行選択信号検出回路１５は、行デコーダ５から複数のワード線４のうちの１つの行選択信号Ｓ３が出力されたか否かを検出し、その行選択信号Ｓ３が検出された場合に行選択検出信号Ｓ５を出力する（図７（Ｅ）参照）。
このように行選択検出信号Ｓ５が立ち上がると、Ｃ素子４３から出力される応答信号Ｓ４が図７（Ｆ）に示すように立ち上がる。このため、アンドゲート４２から出力されてライトバッファ７に入力されるライトイネーブル信号Ｓ２は、図７（Ｂ）に示すように立ち下がる。
【００５６】
そのライトイネーブル信号Ｓ２が立ち下がると、アンドゲート１３、１４にも入力されるＲＤＥＣＥ信号Ｓ７も立ち下がるので（図７（Ｃ）参照）、ワード線４上に表れている行選択信号Ｓ３も図７（Ｄ）に示すように立ち下がる。
プリチャージ信号Ｓ６は、ＲＤＥＣＥ信号Ｓ７の立下りを検出して、立ち下がるように構成しておく。プリチャージ信号Ｓ６が立ち下がると、図７（Ｅ）に示すように行選択検出信号Ｓ５が立ち下がる。
【００５７】
Ｃ素子３には、行選択検出信号Ｓ５および書き込み要求信号Ｓ１が入力されているので、これら２つの信号が立ち下がると、図７（Ｆ）に示すようにＣ素子４３の応答信号Ｓ４は立ち下がる。
以上のように、この第２実施形態では、書き込み要求信号Ｓ１が入力されると、まずライトイネーブル信号Ｓ２が有効になり、これによってライトバッファ７がデータＤａｔａの出力を開始し、その開始後に行デコーダ５からの出力による行選択（ワード線４の選択）が開始される。
【００５８】
次に、この第２実施形態における各信号の間に生じる遅延の詳細について、図８を参照して説明する。
ここで、図８に示す各遅延などの定義（内容）は、以下の通りである。
ＴＣ：列アドレスが確定してから、当該列アドレスが指定する列の列選択が終了するまでの遅延時間。
【００５９】
ＴＲ：行アドレスが確定してから、当該行アドレスが指定する行の行選択信号が有効になるまでの遅延時間。
Ｔ１：書き込み要求信号が有効になってから、ライトイネーブル信号が有効になるまでの遅延時間。
Ｔ２：ライトイネーブル信号が有効になってから、ビット線書き込みが終了するまでの遅延時間。
【００６０】
Ｔ３：ライトイネーブル信号が有効になってから、入力されている行アドレスが指定する行選択信号が有効になるまでの遅延時間。
Ｔ４：行選択信号が有効になってから、書き込みが終了するまでの遅延時間。
Ｔ５：行選択信号が有効になってから、応答信号が有効になるまでの遅延時間。
なお、列選択終了、ビット線書き込み終了、書き込み終了、行アドレス確定及び列アドレス確定の定義は図１２と同様である。
【００６１】
この第２実施形態では、上記の遅延は次の関係を満たす必要がある。
Ｔ２＜Ｔ３  ・・・式（５）
Ｔ４＜Ｔ５  ・・・式（６）
【００６２】
この第２実施形態では、第１実施形態と同様に遅延Ｔ４は非常に小さく無視することができる。このため、式（５）を満たすように設計するだけで良い。また、通常は、遅延Ｔ３は遅延Ｔ２よりも十分に長く設定されており、式（５）を満たす設計は比較的容易である。
従って、この第２実施形態によれば、大きな遅延を仮定することなく応答信号を発生させることができ、製造プロセスのばらつき等に起因して各信号の間に生じる遅延が変動しても、確実にデータの書き込み動作ができる。
【００６３】
また、第２実施形態によれば、応答信号Ｓ４が有効になると、これに伴ってライトイネーブル信号Ｓ２が立ち下がる。これにより、書き込み要求信号Ｓ１が立ち下がるのを待つことなく、内部の書き込み動作が終了すると直ちにスタンバイ状態に戻ることができるので、より高速に動作する。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態の構成を示す図である。
【図２】第１実施形態のデータの書き込み動作時における各部の波形例を示す図である。
【図３】第１実施形態の信号間の遅延などを説明する説明図である。
【図４】第１実施形態の行選択信号検出回路の具体的な構成を示す図である。
【図５】第１実施形態の行選択信号検出回路の具体的な構成を示す図である。
【図６】本発明の第２実施形態の構成を示す図である。
【図７】第２実施形態のデータの書き込み動作時における各部の波形例を示す図である。
【図８】第２実施形態の信号間の遅延などを説明する説明図である。
【図９】従来装置の構成を示す図である。
【図１０】従来装置の書き込み動作時における各部の波形例を示す図である。
【図１１】従来装置の信号間の遅延などを説明する説明図である。
【符号の説明】
【００６５】
１・・・メモリセル、２・・・メモリセルアレイ、３・・・ビット線、４・・・ワード線、５・・・行デコーダ、６・・・列デコーダ、６Ａ・・・列デコーダ／プリチャージ回路、７・・・ライトバッファ、８・・・センスアンプ、１３、１４・・・アンドゲート、１５、１５Ａ・・・行選択信号検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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