(57)【要約】【課題】書き込み電圧を適切に設定することにより、非選択メモリセルの閾値電圧の変動を防ぎ、かつ、書き込み時間の増大を防ぐことが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１００は、データを不揮発的に記憶する複数個のメモリセルＭＣと、メモリセルＭＣに供給するドレイン電圧およびゲート電圧を発生する電圧発生回路３１と、メモリセルＭＣに対するデータ書き込み時、電圧発生回路３１を制御して、ドレイン電圧およびゲート電圧をメモリセルＭＣに供給し、ゲート電圧の電圧値をドレイン電圧の電圧値に基づいて決定するか、あるいはドレイン電圧の電圧値をゲート電圧の電圧値に基づいて決定する制御部３２とを備える。【選択図】図１
2007164898.tif 000002
【特許請求の範囲】
【請求項１】
データを不揮発的に記憶する複数個のメモリセルと、
前記メモリセルに供給する第１の書き込み電圧および第２の書き込み電圧を発生する電圧発生回路と、
前記メモリセルに対するデータ書き込み時、前記電圧発生回路を制御して、前記第１の書き込み電圧および前記第２の書き込み電圧を前記メモリセルに供給し、前記第２の書き込み電圧の電圧値を前記第１の書き込み電圧の電圧値に基づいて決定する制御部とを備える不揮発性半導体記憶装置。
【請求項２】
前記第１の書き込み電圧は前記メモリセルのドレイン電圧であって前記第２の書き込み電圧は前記メモリセルのゲート電圧であるか、あるいは、前記第１の書き込み電圧は前記メモリセルのゲート電圧であって前記第２の書き込み電圧は前記メモリセルのドレイン電圧である請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、閾値電圧の相違を利用してデータを不揮発的に記憶し、
前記制御部は、さらに、前記メモリセルに対するデータ書き込み時、次に到達する閾値電圧の電圧値が、予め定められた複数個の電圧値のうちのいずれであるかに基づいて前記第１の書き込み電圧の電圧値を決定する請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、さらに、前記メモリセルに対するデータ書き込み時、前記メモリセルの閾値電圧を第１の閾値電圧から第２の閾値電圧に上昇させた後、前記第１の書き込み電圧の電圧値を下げ、
前記制御部は、前記第１の書き込み電圧の電圧値を下げた後、前記メモリセルの閾値電圧を前記第２の閾値電圧から第３の閾値電圧に上昇させる際に、前記第２の閾値電圧に上昇させた時点よりも前記第３の閾値電圧に上昇させた時点における電圧値が大きくなるように前記第１の書き込み電圧を上昇させる請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の書き込み電圧は前記メモリセルのドレイン電圧であって前記第２の書き込み電圧は前記メモリセルのゲート電圧であり、
前記制御部は、前記メモリセルに対するデータ書き込み時、前記ドレイン電圧の電圧値に基づいて前記ゲート電圧を一定の電圧値に決定する請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルは、閾値電圧の相違を利用してデータを不揮発的に記憶し、
前記制御部は、前記メモリセルに対するデータ書き込み時、前記メモリセルの閾値電圧を次の段階の閾値電圧に上昇させる際に、前記第１の書き込み電圧および前記第２の書き込み電圧の少なくともいずれか一方の電圧値を階段状に変化させる請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、閾値電圧の相違を利用してデータを記憶するメモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
浮遊ゲート（ＦＧ）に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる不揮発性半導体記憶装置、たとえばフラッシュメモリが開発されている。フラッシュメモリは浮遊ゲート、制御ゲート（ＣＧ）、ソース、ドレインおよびウエル（基板）を有するメモリセルを含む。メモリセルは、浮遊ゲートに電子が注入されると閾値電圧が上昇し、また、浮遊ゲートから電子を抜き取ると閾値電圧が低下する。一般に、閾値電圧の最も低い分布をメモリセルの消去状態と呼び、また、消去状態より高い閾値電圧の分布をメモリセルの書き込み状態と呼ぶ。たとえば、メモリセルが２ビットのデータを記憶する場合において、電圧の最も低い閾値電圧の分布が論理レベル”１１”に対応し、この状態が消去状態と呼ばれる。そして、メモリセルに対して書き込み動作を行なって閾値電圧を消去状態より高くすることにより、論理レベル”１０”、”０１”および”００”に対応する閾値電圧が得られ、この状態が書き込み状態と呼ばれる。
【０００３】
このようなフラッシュメモリの一例としてＡＧ−ＡＮＤ型フラッシュメモリが提案されている。ＡＧ−ＡＮＤ型フラッシュメモリにおいては、拡散層で構成される単一のビット線に対して複数個のメモリセルが並列に接続される。さらに、このＡＧ−ＡＮＤ型フラッシュメモリのメモリセル面積を縮小するために、たとえば非特許文献１に示されるように、反転層ビット線型ＡＧ−ＡＮＤフラッシュメモリが提案されている。この非特許文献１に示される構成においては、アシストゲート線をＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のゲートとして利用して、その下層の半導体基板領域表面に形成される反転層をビット線として使用する。
【０００４】
この反転層をビット線として利用することにより、ソースおよびドレイン拡散領域が不要となり、メモリセル面積を低減することができる。
【非特許文献１】“90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s”, Y. Sasago et al., IEDM, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、非特許文献１記載のＡＧ−ＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置では、消去状態から書き込みデータの論理レベルに対応する閾値電圧にメモリセルの閾値電圧を変更する際には、書き込み対象のメモリセル（以下、選択メモリセルとも称する）に供給するゲート電圧およびドレイン電圧等の書き込み電圧を書き込み対象でないメモリセル（以下、非選択メモリセルとも称する）に供給されている電圧と比べて高い電圧に設定する。
【０００６】
ここで、データ書き込み時、選択メモリセルと電圧供給ラインが共通する非選択メモリセルでは書き込み電圧による電界に起因して閾値電圧の変動が生じやすい。特に、半導体製造技術の微細化に伴い書き込み電圧による電界の影響が無視できないものとなってきており、非選択メモリセルの閾値電圧の変動を防ぐことが困難になってきている。
【０００７】
このような非選択メモリセルの閾値電圧の変動を防ぐために、書き込み電圧を低く設定する方法が考えられる。しかしながら、書き込み電圧を低く設定する方法では、選択メモリセルに対する書き込み時間が長くなってしまう。
【０００８】
それゆえに、本発明の目的は、書き込み電圧を適切に設定することにより、非選択メモリセルの閾値電圧の変動を防ぎ、かつ、書き込み時間の増大を防ぐことが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、データを不揮発的に記憶する複数個のメモリセルと、メモリセルに供給する第１の書き込み電圧および第２の書き込み電圧を発生する電圧発生回路と、メモリセルに対するデータ書き込み時、電圧発生回路を制御して、第１の書き込み電圧および第２の書き込み電圧をメモリセルに供給し、第２の書き込み電圧の電圧値を第１の書き込み電圧の電圧値に基づいて決定する制御部とを備える。
【発明の効果】
【００１０】
本発明によれば、書き込み電圧を適切に設定することにより、非選択メモリセルの閾値電圧の変動を防ぎ、かつ、書き込み時間の増大を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１２】
図１は、本発明の実施の形態に係る不揮発性半導体記憶装置の全体の構成を概略的に示す図である。なお、以下の説明において、ビット線およびアシストゲート線が延在する方向を列方向と称し、ワード線が延在する方向を行方向と称する。
【００１３】
同図を参照して、不揮発性半導体記憶装置１００は、メモリセルアレイ２１と、データラッチ２５と、入出力バッファ２９と、電圧発生回路３１と、制御部３２とを備える。電圧発生回路３１は、ワード線デコーダ／ドライバ２２と、Ｙデコーダ２３と、ＡＧデコード／ドライブ回路２６と、Ｙゲート／センスアンプ２８とを含む。入出力バッファ２９は、外部との間でデータＤＱの授受を行なう。
【００１４】
メモリセルアレイ２１は、行列状に配列されたメモリセルを含む。メモリセルアレイ２１においては、ワード線ＷＬがビット線ＢＬおよびアシストゲート線ＡＧと交差する方向に配設される。
【００１５】
ワード線デコーダ／ドライバ２２は、図示しないアドレスバッファからのＸアドレス信号ＸＡＤに従ってアドレス指定されたワード線ＷＬを選択状態へ駆動する。
【００１６】
Ｙデコーダ２３は、アドレスバッファからのＹアドレス信号ＹＡＤをデコードして、メモリセルアレイ２１の選択列に対応するビット線ＢＬおよびアシストゲート線ＡＧを指定する列選択信号を生成する。
【００１７】
Ｙゲート／センスアンプ２８は、Ｙデコーダ２３からの列選択信号に従って、メモリセルアレイ２１の選択列に対応するビット線ＢＬを選択状態に駆動する。また、Ｙゲート／センスアンプ２８は、データ読み出し時、選択列に対応するビット線ＢＬを流れる電流を検出して内部読み出しデータを生成するセンスアンプを含む。
【００１８】
ＡＧデコード／ドライブ回路２６は、Ｙアドレス信号ＹＡＤに従って、選択列に対応するアシストゲート線ＡＧを選択し、選択したアシストゲート線ＡＧを選択状態に駆動する。
【００１９】
データラッチ２５は、データ書き込み時、書き込みデータをラッチする。データラッチ２５のラッチする書き込みデータに応じた書き込み電圧がワード線デコーダ／ドライバ２２、ＡＧデコード／ドライブ回路２６およびＹゲート／センスアンプ２８からメモリセルアレイ２１に供給され、データ書き込みが行なわれる。
【００２０】
制御部３２は、電圧発生回路３１を制御することにより、メモリセルアレイ２１のメモリセルに対してデータ書き込みおよびデータ読み出しを行なう。
【００２１】
図２は、本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルの構成を示す図である。
【００２２】
同図を参照して、メモリセルＭＣは、制御ゲートＣＧと、浮遊ゲートＦＧと、ソース４と、ドレイン５と、基板ＳＵＢとを含む。
【００２３】
ドレイン５にＹゲート／センスアンプ２８からのドレイン電圧Ｖｄが供給される。ソース４にＹゲート／センスアンプ２８からのソース電圧Ｖｓが供給される。制御ゲートＣＧにワード線デコーダ／ドライバ２２からのゲート電圧Ｖｃｇが印加される。ソース４付近にＡＧデコード／ドライブ回路２６からのアシストゲート電圧Ｖａｇが供給される。基板ＳＵＢに電圧発生回路３１からの基板電圧Ｖｂが供給される。
【００２４】
メモリセルＭＣに対するデータ書き込み時、ゲート電圧Ｖｃｇ、ドレイン電圧Ｖｄ、ソース電圧Ｖｓ、アシストゲート電圧Ｖａｇおよび基板電圧Ｖｂをそれぞれ適切な電圧値とすることにより、メモリセルＭＣがオン状態となり、かつ、半導体基板ＳＵＢのアシストゲート線ＡＧ直下の領域に反転層ＩＮＶが形成される。そして、反転層ＩＮＶ近傍でホットエレクトロンＥ＿ｂが生成され、浮遊ゲートＦＧに注入される。ホットエレクトロンが浮遊ゲートＦＧに注入されると、メモリセルＭＣの閾値電圧が上昇する。このようなソースサイド注入方式により、低消費電流で高速なデータ書き込みを実現する。
【００２５】
図３は、本発明の実施の形態に係る不揮発性半導体記憶装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧を示す図である。
【００２６】
同図を参照して、電圧の最も低い閾値電圧Ｖｔｈ１の分布が消去状態である論理レベル”１１”に対応する。メモリセルに対してデータ書き込みを行なって閾値電圧を消去状態より高くすることにより、書き込み状態、すなわち論理レベル”１０”、”０１”および”００”に対応する閾値電圧Ｖｔｈ２、Ｖｔｈ３およびＶｔｈ４が得られる。
【００２７】
また、この半導体記憶装置が１ビットのデータを記憶する場合には、消去状態が論理レベル”１”に対応し、書き込み状態が論理レベル”０”に対応する。
【００２８】
なお、閾値電圧と論理レベルとの対応は上記に限定されるものではなく、たとえば、上記と論理レベルが反転した対応関係であってもよい。
【００２９】
図４は、メモリセルアレイ２１の構成を示す図である。
同図を参照して、メモリセルアレイ２１は行列状に配列される複数のメモリセル、および複数のメモリセルの各行に対応して配置される複数のワード線を含む。同図では複数のワード線のうち、代表的にワード線ＷＬＡ〜ＷＬＤを示す。
【００３０】
各メモリセルの制御ゲートＣＧは対応するワード線ＷＬに接続される。たとえばワード線ＷＬＣには、メモリセルＭＣ０Ｃ〜ＭＣ６Ｃの各々の制御ゲートＣＧが接続される。
【００３１】
メモリセルアレイ２１はさらに、列方向に配置された複数のビット線ＢＬを含む。複数のビット線ＢＬの各々は、対応する列に属するメモリセルのドレインに共通に接続される。同図では複数のビット線ＢＬのうち、代表的にビット線ＢＬ０〜ＢＬ３を示す。
【００３２】
メモリセルアレイ２１はさらに、列方向に配置された複数のアシストゲートトランジスタＡＧＴを含む。複数のアシストゲートトランジスタＡＧＴは列方向に延在するアシストゲート線ＡＧを共有する。アシストゲート線ＡＧは、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲートに対応し、その下部の基板ＳＵＢにアシストゲート電圧Ｖａｇに従って反転層が形成される。この反転層によりソース側ビット線ＳＬＢが形成される。ソース側ビット線ＳＬＢはコモン線（図示せず）に結合される。ソース側ビット線ＳＬＢは各列のメモリセルのソースを共通に接続するソース線に相当する。なお、同図に示すようにビット線ＢＬとソース側ビット線ＳＬＢとは各列のメモリセルの両側に交互に配置される。
【００３３】
メモリセルＭＣ２Ａ〜ＭＣ２ＤおよびメモリセルＭＣ４Ａ〜ＭＣ４Ｄに対してデータ書き込みを行なう場合には、ビット線ＢＬ１およびＢＬ３は、書き込み対象のメモリセルのドレインに書き込み電圧を供給するためのビット線となる。ビット線ＢＬ２およびＢＬ４は、書き込み対象のメモリセルのソースに書き込み電圧を供給するためのビット線となる。メモリセルＭＣ１Ａ〜ＭＣ１ＤおよびメモリセルＭＣ３Ａ〜ＭＣ３Ｄに対してデータ書き込みを行なう場合には、ビット線ＢＬ１およびＢＬ３の役割と、ビット線ＢＬ２およびＢＬ４の役割とが逆になる。
【００３４】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置がメモリセルＭＣ２Ｃに対してデータ書き込みを行なう際の動作について説明する。
【００３５】
Ｙゲート／センスアンプ２８は、書き込み対象のメモリセルＭＣ２Ｃに対応するビット線ＢＬ１にたとえば４．５Ｖのドレイン電圧を印加し、ビット線ＢＬ２に０Ｖのソース電圧を印加する。
【００３６】
書き込み対象であるメモリセルＭＣ２Ｃに対応するワード線ＷＬＣには１３Ｖのゲート電圧Ｖｃｇが印加され、他のワード線ＷＬＡ、ＷＬＢおよびＷＬＤには−２Ｖのゲート電圧Ｖｃｇが印加される。書き込み対象であるメモリセルＭＣ２Ｃに対応するアシストゲート線ＡＧ１には１Ｖのアシストゲート電圧Ｖａｇが印加され、他のアシストゲート線ＡＧ０、ＡＧ２およびＡＧ３には−２Ｖのアシストゲート電圧Ｖａｇが印加される。基板ＳＵＢには接地電圧、すなわち０Ｖの基板電圧Ｖｂが印加される。
【００３７】
アシストゲート線ＡＧ１に印加される１Ｖのアシストゲート電圧Ｖａｇによってソース側ビット線ＳＬＢ１が形成される。ソース側ビット線ＳＬＢ１は、メモリセルＭＣ２Ｃのソースに接続される。図中の矢印はビット線ＢＬ２からビット線ＢＬ１に向けて流れる電子の方向を示す。
【００３８】
なお、メモリセルＭＣ３Ｃに対してデータ書き込みを行なう場合、Ｙゲート／センスアンプ２８はビット線ＢＬ１に０Ｖのソース電圧を印加し、ビット線ＢＬ２に４．５Ｖのドレイン電圧を印加する。
【００３９】
図５は、選択メモリセルと、ワードディスターブまたはドレインディスターブが生じる非選択メモリセルとを示す図である。太い実線の丸で囲んだメモリセルが選択メモリセルであり、細い一点鎖線の丸で囲んだメモリセルはワードディスターブの生じる可能性がある非選択メモリセルであり、細い点線の丸で囲んだメモリセルはドレインディスターブが生じる可能性のある非選択メモリセルであり、太い点線の丸で囲んだメモリセルはワードディスターブおよびドレインディスターブの両方が生じる可能性のある非選択メモリセルである。
【００４０】
同図を参照して、選択メモリセルがメモリセルＭＣ２ＣおよびＭＣ６Ｃの場合には、ワードディスターブが生じる可能性のある非選択メモリセルは、メモリセルＭＣ０Ｃ、ＭＣ１ＣおよびＭＣ３Ｃ〜ＭＣ５Ｃである。また、ドレインディスターブが生じる可能性のある非選択メモリセルは、メモリセルＭＣ１Ａ〜ＭＣ１Ｄ、ＭＣ２Ａ〜ＭＣ２Ｂ、ＭＣ２Ｄ、ＭＣ５Ａ〜ＭＣ５Ｄ、ＭＣ６Ａ〜ＭＣ６Ｂ、ＭＣ６Ｄである。
【００４１】
また、ワード線ＷＬＡに対応するメモリセルＭＣ１Ａ、ＭＣ２Ａ、ＭＣ５ＡおよびＭＣ６Ａに対して、ワード線ＷＬＢに対応するメモリセルＭＣ１Ｂ、ＭＣ２Ｂ、ＭＣ５ＢおよびＭＣ６Ｂ、ならびにワード線ＷＬＤに対応するメモリセルＭＣ１Ｄ、ＭＣ２Ｄ、ＭＣ５ＤおよびＭＣ６Ｄは、ビット線ＢＬ１およびＢＬ３に印加された高電圧により生じる電界に加えて、ワード線ＷＬＣに印加された高電圧により生じる電界の影響を受けやすく、メモリセルＭＣの閾値電圧の変動が生じる可能性が高い。
【００４２】
また、ドレインディスターブが生じる可能性のある非選択メモリセルでは、ドレインおよびソース間が導通状態とならないようにワード線ＷＬＡ、ＷＬＢおよびＷＬＤには負側に大きい電圧を印加する必要があり、半導体製造技術が微細化するほど、さらに負側に大きい電圧を印加する必要がある。しかしながら、さらに負側に大きい電圧を印加したワード線に対応するメモリセルでは、浮遊ゲートＦＧの電位がさらに下がるため、浮遊ゲートＦＧから基板ＳＵＢ側に電子が抜けやすくなってしまう。
【００４３】
図６は、選択メモリセルに対するデータ書き込み時の電位関係および電子の流れを示す、図５におけるメモリセルアレイ２１のワード線ＷＬＣによる断面図である。
【００４４】
同図を参照して、ＦＧ１Ｃ〜ＦＧ４ＣはそれぞれメモリセルＭＣ１Ｃ〜メモリセルＭＣ４Ｃの浮遊ゲートを表わす。
【００４５】
メモリセルＭＣ２Ｃへのデータ書き込み時、アシストゲート線ＡＧ１には１Ｖのアシストゲート電圧Ｖａｇが印加される。この場合、メモリセルＭＣ３Ｃを経由してビット線ＢＬ１からビット線ＢＬ２に電流が流れる。アシストゲート線ＡＧ１の下に形成された弱い反転層ではチャネル抵抗が高くなるため、高電界が生じる。この高電界により生じた高エネルギの電子（ホットエレクトロン）がワード線ＷＬＣに印加された１３Ｖの高電圧により生じる電界に引き寄せられ、メモリセルＭＣ２Ｃの浮遊ゲートＦＧに到達する。図中の矢印はビット線ＢＬ２からビット線ＢＬ１に向けて流れる電子の方向を示す。
【００４６】
メモリセルＭＣ２Ｃへのデータ書き込みが終了すると、ビット線ＢＬ２の電圧は２Ｖになる。アシストゲート線ＡＧ１に与えられる電圧が１ＶであるためアシストゲートトランジスタＡＧＴはカットオフする。よってメモリセルＭＣ２Ｃにはホットエレクトロンの注入が行なわれなくなる。
【００４７】
図７（ａ）は、非選択メモリセルに対するワードディスターブの電位関係および電子の流れを示す、図５におけるメモリセルアレイ２１のワード線ＷＬＣによる断面図である。（ｂ）は、図７（ａ）におけるメモリセルＭＣ３Ｃの拡大図である。
【００４８】
同図（ａ）を参照して、メモリセルＭＣ２Ｃへのデータ書き込み時、ワード線ＷＬＣに制御ゲートＣＧが接続されるメモリセルＭＣ１Ｃ、ＭＣ３ＣおよびＭＣ４Ｃにはワードディスターブが生じる場合がある。すなわち、ワード線ＷＬＣに印加された１３Ｖの高電圧により生じる電界によって基板ＳＵＢから浮遊ゲートＦＧに電子が注入されるか、あるいは浮遊ゲートＦＧから基板ＳＵＢ側に電子が抜けてしまう場合がある。同図（ａ）および（ｂ）では、基板ＳＵＢ側からメモリセルＭＣ３Ｃの浮遊ゲートＦＧ３Ｃへ電子が注入される様子を示している。メモリセルＭＣにワードディスターブが生じると、メモリセルＭＣの閾値電圧が変動し、メモリセルＭＣの記憶するデータの内容が変わってしまう。
【００４９】
図８（ａ）は、非選択メモリセルに対するドレインディスターブの電位関係および電子の流れを示す、図５におけるメモリセルアレイ２１のワード線ＷＬＤによる断面図である。（ｂ）は、図８（ａ）におけるメモリセルＭＣ１Ｄの拡大図である。
【００５０】
同図（ａ）を参照して、メモリセルＭＣ２Ｃへのデータ書き込み時、ビット線ＢＬ１にドレインが接続されるメモリセルＭＣ１ＤおよびＭＣ２Ｄにはドレインディスターブが生じる場合がある。すなわち、ビット線ＢＬ１に印加された４．５Ｖの高電圧により生じる電界によって浮遊ゲートＦＧ１ＤおよびＦＧ２Ｄから基板ＳＵＢ側に電子が抜けてしまう場合がある。同図（ｂ）では、メモリセルＭＣ１Ｄの浮遊ゲートＦＧ１Ｄから基板ＳＵＢ側へ電子が抜ける様子を示している。メモリセルＭＣにドレインディスターブが生じると、メモリセルＭＣの閾値電圧が変動し、メモリセルＭＣの記憶するデータの内容が変わってしまう。
【００５１】
このような非選択メモリセルの閾値電圧の変動を防ぐために、選択メモリセルに対応するワード線ＷＬに印加するゲート電圧Ｖｃｇおよび選択メモリセルに対応するビット線ＢＬに印加するドレイン電圧Ｖｄを低く設定する方法が考えられるが、この方法では、選択メモリセルに対する書き込み時間が長くなってしまう。
【００５２】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み時の動作について説明する。以下、単にメモリセルＭＣと称するときは、書き込み対象のメモリセルＭＣを意味するものとする。
【００５３】
［動作］
図９は、本発明の実施の形態に係る不揮発性半導体記憶装置においてドレイン電圧Ｖｄをメモリセルアレイ２１に供給する構成を示す図である。
【００５４】
同図を参照して、Ｙゲート／センスアンプ２８は、ＰチャネルＭＯＳトランジスタ４１と、比較器４２と、チャージポンプ４３とを含む。
【００５５】
ＰチャネルＭＯＳトランジスタ４１は、ゲートが比較器４２の出力に接続され、ソースがチャージポンプ４３の出力に接続され、ドレインがメモリセルアレイ２１および比較器４２の非反転入力端子に接続される。比較器４２は、反転入力端子が制御部３２の出力に接続される。
【００５６】
チャージポンプ４３は、ＰチャネルＭＯＳトランジスタ４１に電流を供給する。
ＰチャネルＭＯＳトランジスタ４１は、比較器４２の比較結果に基づいてメモリセルアレイ２１のメモリセルＭＣにドレイン電圧Ｖｄを供給する。
【００５７】
制御部３２は、メモリセルＭＣに供給すべきドレイン電圧Ｖｄの電圧値に対応する基準電圧を比較器４２の非反転入力端子に出力する。
【００５８】
なお、ゲート電圧ＶｃｇをメモリセルＭＣに供給する構成は、同図に示す構成においてＹゲート／センスアンプ２８をワード線デコーダ／ドライバ２２に置き換えた構成と同様であり、ドレイン電圧Ｖｄをゲート電圧Ｖｃｇに置き換えて説明すれば足りるため、ここでは説明を繰り返さない。
【００５９】
図１０は、データ書き込み時に制御部３２が行なうドレイン電圧Ｖｄの制御方法を示すグラフ図である。
【００６０】
同図を参照して、制御部３２は、Ｙゲート／センスアンプ２８を制御して、たとえば制御方法Ａに基づいてドレイン電圧ＶｄをメモリセルＭＣに供給する。すなわち、時刻ｔ１〜ｔ４の全期間において、ドレイン電圧ＶｄとしてＶｄ０１の一定電圧をメモリセルＭＣに供給する（ａ１〜ａ３）。
【００６１】
図１１は、データ書き込み時に制御部３２が行なうゲート電圧Ｖｃｇの制御方法を示すグラフ図である。
【００６２】
同図を参照して、制御部３２は、制御方法Ａに基づいてドレイン電圧Ｖｄを供給する場合には、ワード線デコーダ／ドライバ２２を制御して、ゲート電圧ＶｃｇをＶｃｇ０１からＶｃｇ２５まで一定の傾きで上昇させ、かつ、時刻ｔ１においてゲート電圧ＶｃｇをＶｃｇ０１とし、時刻ｔ２においてゲート電圧ＶｃｇをＶｃｇ０９とし（ａ１）、時刻ｔ３においてゲート電圧ＶｃｇをＶｃｇ１７とし（ａ２）、時刻ｔ４においてＶｃｇ２５とする（ａ３）。
【００６３】
ここで、時刻ｔ１〜ｔ４におけるドレイン電圧Ｖｄおよびゲート電圧Ｖｃｇの電圧値は、それぞれ時刻ｔ２〜ｔ４において選択メモリセルの閾値電圧がＶｔｈ２〜Ｖｔｈ４に到達するようにあらかじめ実験等で得られた値が設定される。これは、後述する制御方法Ｂ〜Ｄについても同様である。
【００６４】
図１２は、制御方法Ａに基づいてデータ書き込みを行なった場合のゲート電圧Ｖｃｇ、ドレイン電圧ＶｄおよびメモリセルＭＣの閾値電圧の関係を示すグラフ図である。
【００６５】
同図を参照して、ａ１〜ａ３で示す矢印はそれぞれ図１０および図１１に示すａ１〜ａ３に対応しており、制御部３２が制御方法Ａに基づいてメモリセルＭＣに対してデータ書き込みを行なった場合を示している。電圧発生回路３１から供給される書き込み電圧は、書き込みデータの各論理レベルに対応する閾値電圧の間隔が一定になるように制御される。すなわち、電圧発生回路３１から供給される書き込み電圧は、閾値電圧Ｖｔｈ１〜Ｖｔｈ２、Ｖｔｈ２〜Ｖｔｈ３およびＶｔｈ３〜Ｖｔｈ４の電圧差が一定になるように制御される。このような構成により、各論理レベルに対応する閾値電圧の分布を狭くして、データの読み出しエラーを防ぐことができる。
【００６６】
図１３は、データ書き込み時間およびゲート電圧Ｖｃｇの関係を示すグラフ図である。同図は、図１２に示すグラフ図を、横軸がデータ書き込み時間（制御時間）であり、縦軸がゲート電圧Ｖｃｇであるグラフ図に書き換えたものである。
【００６７】
図１４は、データ書き込み時間およびドレイン電圧Ｖｄの関係を示すグラフ図である。同図は、図１２に示すグラフ図を、横軸がデータ書き込み時間であり、縦軸がドレイン電圧Ｖｄであるグラフ図に書き換えたものである。
【００６８】
制御方法Ａに基づいて書き込み電圧をメモリセルアレイ２１に供給すると、データ書き込み時、非選択メモリセルのドレインに常に高い電圧が印加されている状態となるため、ドレインディスターブによる閾値電圧の変動が大きくなる。
【００６９】
ここで、ワードディスターブによって基板ＳＵＢから非選択メモリセルの浮遊ゲートＦＧに電子が注入され、非選択メモリセルの閾値電圧が変動する場合において、浮遊ゲートＦＧから基板ＳＵＢに流れる電流密度をＪｗｄとし、浮遊ゲートＦＧ−基板ＳＵＢ間の電界をＥｏｘとし、ＡおよびＢを定数とすると、Ｊｗｄは以下の式で表わされる。
【００７０】
Ｊｗｄ＝Ａ×Ｅｏｘ2×ｅｘｐ（−Ｂ／Ｅｏｘ）・・・（１）
式（１）より、Ｊｗｄは、Ｅｏｘの変化に対して対数で変化する。したがって、ワードディスターブによる閾値電圧の変動が大きくなる期間は、図１３においてγで示す範囲のゲート電圧Ｖｃｇ、すなわちゲート電圧Ｖｃｇ１９〜Ｖｃｇ２５を供給しているβ１で示す期間だけである。
【００７１】
一方、図１４に示すように非選択メモリセルのドレインにはドレイン電圧Ｖｄとして常に一定の高い電圧Ｖｄ０１が印加されており、ドレインディスターブによる閾値電圧の変動が大きくなる期間は時刻ｔ１〜ｔ４の全期間となる。
【００７２】
したがって、書き込み電圧の制御方法Ａは、ワードディスターブよりもドレインディスターブによって非選択メモリセルの記憶データが書き換えられてしまう可能性の高い制御方法であるといえる。
【００７３】
以下、ゲート電圧Ｖｃｇよりもドレイン電圧Ｖｄの方が非選択メモリセルの閾値電圧変動に対するマージンが少ないと仮定して、本発明の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み時の動作について説明する。
【００７４】
この場合、本発明の実施の形態に係る不揮発性半導体記憶装置では、制御方法Ａの代わりに制御方法Ｂ〜Ｄによる書き込み電圧の制御方法を採用する。
【００７５】
再び図１０を参照して、制御部３２は、メモリセルＭＣに対するデータ書き込み時、Ｙゲート／センスアンプ２８およびワード線デコーダ／ドライバ２２を制御して、ドレイン電圧Ｖｄおよびゲート電圧Ｖｃｇのうち、非選択メモリセルの閾値電圧変動に対するマージンが少ない側の電圧を低く設定する。ゲート電圧Ｖｃｇよりもドレイン電圧Ｖｄの方が非選択メモリセルの閾値電圧変動に対してマージンが少ない場合、制御部３２は、ドレイン電圧Ｖｄを低く設定する。そして、制御部３２は、ドレイン電圧Ｖｄの電圧設定値に基づいてワード電圧Ｖｃｇの電圧値を高く設定する。
【００７６】
制御方法Ｂ〜Ｄにおいては、時刻ｔ２〜ｔ４において選択メモリセルの閾値電圧がＶｔｈ２〜Ｖｔｈ４に到達するように、時刻ｔ２でドレイン電圧ＶｄをＶｄ０３かつゲート電圧ＶｃｇをＶｃｇ１３とし、また、時刻ｔ３でドレイン電圧ＶｄをＶｄ０２かつゲート電圧ＶｃｇをＶｃｇ１９とし、時刻ｔ４でドレイン電圧ＶｄをＶｄ０１かつゲート電圧ＶｃｇをＶｃｇ２５とする。これは、浮遊ゲートＦＧに電子が注入されてメモリセルＭＣの閾値電圧が大きくなると、浮遊ゲートＦＧの電位が下がるため、閾値電圧の電圧値をより大きくするためにはドレイン電圧Ｖｄおよびゲート電圧Ｖｃｇの少なくともいずれか一方をより大きくする必要があるからである。
【００７７】
制御方法Ｂでは、制御部３２は、制御方法Ａよりもドレイン電圧Ｖｄを低く設定する。すなわち、制御部３２は、時刻ｔ１および時刻ｔ２間ではドレイン電圧ＶｄとしてＶｄ０３の一定電圧を供給する（ｂ１）。そして、制御部３２は、時刻ｔ２および時刻ｔ３間ではドレイン電圧ＶｄとしてＶｄ０２の一定電圧を供給する（ｂ２）。そして、制御部３２は、時刻ｔ３および時刻ｔ４間ではドレイン電圧ＶｄとしてＶｄ０１の一定電圧を供給する（ｂ３）。
【００７８】
また、制御方法Ｃでは、制御部３２は、制御方法Ｂよりもドレイン電圧Ｖｄが高電圧となる時間を短くする。すなわち、制御部３２は、時刻ｔ１および時刻ｔ４間でドレイン電圧ＶｄをＶｄ０４からＶｄ０１まで一定の傾きで上昇させ、かつ、時刻ｔ２でドレイン電圧ＶｄをＶｄ０３とし（ｃ１）、時刻ｔ３でドレイン電圧ＶｄをＶｄ０２とし（ｃ２）、時刻ｔ４でドレイン電圧ＶｄをＶｄ０１とする（ｃ３）。
【００７９】
また、制御方法Ｄでは、制御部３２は、制御方法Ｃよりもドレイン電圧Ｖｄが高電圧となる時間を短くする。すなわち、制御部３２は、時刻ｔ１でドレイン電圧ＶｄをＶｄ０７とし、ドレイン電圧Ｖｄを一定の傾きで上昇させ、時刻ｔ２でドレイン電圧ＶｄをＶｄ０３とする（ｄ１）。そして、時刻ｔ２の直後にドレイン電圧ＶｄをＶｄ０３からＶｄ０６に下げ、その後ドレイン電圧Ｖｄを一定の傾きで上昇させ、時刻ｔ３でドレイン電圧ＶｄをＶｄ０２とする（ｄ２）。そして、時刻ｔ３の直後にドレイン電圧ＶｄをＶｄ０２からＶｄ０５に下げ、その後ドレイン電圧Ｖｄを一定の傾きで上昇させ、時刻ｔ４でドレイン電圧ＶｄをＶｄ０１とする（ｄ３）。
【００８０】
このように、制御方法Ｂ〜Ｄでは、制御部３２は、次に到達する閾値電圧の電圧値が、予め定められた複数個の電圧値であるＶｔｈ１〜Ｖｔｈ４のいずれであるかに基づいてドレイン電圧Ｖｄの電圧値を決定する。すなわち、制御部３２は、メモリセルＭＣの閾値電圧をたとえばＶｔｈ１からＶｔｈ２に上昇させ、かつＶｔｈ２からＶｔｈ３に上昇させる際に、次に到達するメモリセルの閾値電圧がＶｔｈ２であるかまたはＶｔｈ３であるかに基づいて、ドレイン電圧Ｖｄの電圧値および電圧の傾き等を変更する。なお、制御部３２は、書き込みデータの論理レベルに対応する閾値電圧の単位でドレイン電圧Ｖｄの電圧値を変更する構成に限らず、さらに細かい単位でドレイン電圧Ｖｄの電圧値を変更する構成であってもよい。
【００８１】
このような構成により、データ書き込み時、非選択メモリセルのドレインに常に一定の高電圧が印加されている状態を解消することができ、ドレインディスターブによる閾値電圧の変動を防ぐことができる。
【００８２】
再び図１１を参照して、制御部３２は、制御方法Ｂに基づいてドレイン電圧Ｖｄを供給する場合には、制御方法Ａよりもゲート電圧Ｖｃｇを高く設定する。すなわち、制御部３２は、時刻ｔ１でゲート電圧ＶｃｇをＶｃｇ０５とし、ゲート電圧Ｖｃｇを一定の傾きで上昇させ、時刻ｔ２でゲート電圧ＶｃｇをＶｃｇ１３とする（ｂ１）。そして、時刻ｔ２の直後にゲート電圧ＶｃｇをＶｃｇ１３からＶｃｇ１１に下げ、その後ゲート電圧Ｖｃｇを一定の傾きで上昇させ、時刻ｔ３でゲート電圧ＶｃｇをＶｃｇ１９とする（ｂ２）。そして、時刻ｔ３の直後にゲート電圧ＶｃｇをＶｃｇ１９からＶｃｇ１７に下げ、その後ゲート電圧Ｖｃｇを一定の傾きで上昇させ、時刻ｔ４でゲート電圧ＶｃｇをＶｃｇ２５とする（ｂ３）。
【００８３】
制御部３２は、制御方法Ｃに基づいてドレイン電圧Ｖｄを供給する場合には、制御方法Ｂよりもゲート電圧Ｖｃｇが高電圧となる時間を長くする。すなわち、制御部３２は、ゲート電圧ＶｃｇをＶｃｇ０７からＶｃｇ２５まで一定の傾きで上昇させ、かつ、時刻ｔ２でゲート電圧ＶｃｇをＶｃｇ１３とし（ｃ１）、時刻ｔ３でゲート電圧ＶｃｇをＶｃｇ１９とし（ｃ２）、時刻ｔ４でゲート電圧ＶｃｇをＶｃｇ２５とする（ｃ３）。
【００８４】
制御部３２は、制御方法Ｄに基づいてドレイン電圧Ｖｄを供給する場合には、制御方法Ｃよりもゲート電圧Ｖｃｇが高電圧となる時間を長くする。すなわち、制御部３２は、時刻ｔ１および時刻ｔ２間ではゲート電圧ＶｃｇとしてＶｃｇ１３の一定電圧を供給する（ｄ１）。そして、制御部３２は、時刻ｔ２および時刻ｔ３間ではゲート電圧ＶｃｇとしてＶｃｇ１９の一定電圧を供給する（ｄ２）。そして、制御部３２は、時刻ｔ３および時刻ｔ４間ではゲート電圧ＶｃｇとしてＶｃｇ２５の一定電圧を供給する（ｄ３）。
【００８５】
ここで、本発明の実施の形態に係る不揮発性半導体記憶装置では、たとえば、制御方法Ａ〜Ｄに対応するドレイン電圧Ｖｄおよびゲート電圧Ｖｃｇの制御内容を不揮発的に保存する図示しないＲＯＭ（Read  Only  Memory）およびフューズ等の記憶回路を備え、制御部３２が、記憶回路から読み出した制御内容に基づいて基準電圧を出力する。
【００８６】
図１５は、制御方法Ｂに基づいてデータ書き込みを行なった場合のゲート電圧Ｖｃｇ、ドレイン電圧ＶｄおよびメモリセルＭＣの閾値電圧の関係を示すグラフ図である。
【００８７】
同図を参照して、ｂ１〜ｂ３で示す矢印はそれぞれ図１０および図１１に示すｂ１〜ｂ３に対応しており、制御部３２が制御方法Ｂに基づいてメモリセルＭＣに対してデータ書き込みを行なった場合を示している。電圧発生回路３１から供給される書き込み電圧は、閾値電圧Ｖｔｈ１〜Ｖｔｈ２、Ｖｔｈ２〜Ｖｔｈ３およびＶｔｈ３〜Ｖｔｈ４の電圧差が一定になるように制御される。
【００８８】
図１６は、データ書き込み時間およびゲート電圧Ｖｃｇの関係を示すグラフ図である。同図は、図１５に示すグラフ図を、横軸がデータ書き込み時間であり、縦軸がゲート電圧Ｖｃｇであるグラフ図に書き換えたものである。
【００８９】
図１７は、データ書き込み時間およびドレイン電圧Ｖｄの関係を示すグラフ図である。同図は、図１５に示すグラフ図を、横軸がデータ書き込み時間であり、縦軸がドレイン電圧Ｖｄであるグラフ図に書き換えたものである。
【００９０】
図１６および図１７を参照して、図１６においてγで示す範囲のゲート電圧Ｖｃｇ、すなわちゲート電圧Ｖｃｇ１９〜Ｖｃｇ２５を供給している期間β２は、図１３に示す期間β１に対して閾値電圧がＶｔｈ３に上昇した時刻等がさらに含まれるため、長くなる。
【００９１】
一方、制御方法Ｂに基づいて書き込み電圧を供給すると、データ書き込み時、非選択メモリセルのドレインに高電圧のＶｄ０１が印加されている期間が時刻ｔ３および時刻ｔ４間だけとなり、制御方法Ａと比べて短くすることができる。
【００９２】
ところで、非特許文献１記載のＡＧ−ＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置では、データ書き込み時、選択メモリセルと電圧供給ラインが共通する非選択メモリセルでは書き込み電圧による電界に起因して閾値電圧の変動が生じやすく、また、書き込み電圧を低く設定する方法では、選択メモリセルに対する書き込み時間が長くなってしまうという問題点があった。
【００９３】
しかしながら、本発明の実施の形態に係る不揮発性半導体記憶装置では、制御部３２は、ゲート電圧Ｖｃｇよりもドレイン電圧Ｖｄの方が非選択メモリセルの閾値電圧変動に対してマージンが少ない場合には、ドレイン電圧Ｖｄを低く設定することにより、ワードディスターブよりもドレインディスターブに対してマージンをとることができ、ドレインディスターブによる閾値電圧の変動を防ぐことができる。また、メモリセルＭＣに供給するドレイン電圧Ｖｄを低く設定する一方で、ドレイン電圧Ｖｄの電圧設定値に基づいてゲート電圧Ｖｃｇを高く設定することにより、データ書き込みを製品規格等で定められた所定時間内に終了させることができる。
【００９４】
また、制御方法Ｂではなく制御方法Ｃ、さらには制御方法Ｄに基づいて書き込み電圧を供給する構成により、ゲート電圧Ｖｃｇよりもドレイン電圧Ｖｄの方がさらに非選択メモリセルの閾値電圧変動に対するマージンが少ない場合に対応することができる。また、時刻ｔ１〜ｔ４の全期間においてゲート電圧ＶｃｇとしてＶｃｇ２５の一定電圧をメモリセルアレイ２１に供給し、ドレイン電圧Ｖｄを制御方法Ｂ〜Ｄまたはさらに低い電圧に設定する構成とすることも可能である。この場合、制御方法Ｂ〜Ｄよりもさらに、ゲート電圧Ｖｃｇよりもドレイン電圧Ｖｄの方が非選択メモリセルの閾値電圧変動に対するマージンが少ない場合に対応することができる。
【００９５】
図１８は、データ書き込み時の選択メモリセルにおける各電圧の具体値を示す図である。図１９は、データ書き込み時の非選択メモリセルにおける各電圧の具体値およびワードディスターブによる移動電荷量を示す図である。図２０は、データ書き込み時の非選択メモリセルにおける各電圧の具体値およびドレインディスターブによる移動電荷量を示す図である。
【００９６】
図１９〜２０において、Ｊｗｄは、ワードディスターブによって非選択メモリセルの浮遊ゲートＦＧ−基板ＳＵＢ間を流れる電流の電流密度を表わし、Ｊｄｄは、ドレインディスターブによって非選択メモリセルの浮遊ゲートＦＧ−基板ＳＵＢ間を流れる電流の電流密度を表わす。また、ΔＱｗｄは、ワードディスターブによる非選択メモリセルの浮遊ゲートＦＧ−基板ＳＵＢ間の移動電荷量を表わし、ΔＱｄｄは、ドレインディスターブによる非選択メモリセルの浮遊ゲートＦＧ−基板ＳＵＢ間の移動電荷量を表わす。Ｅｏｘは、○印における電界の強さを表わす。また、ｔａおよびｔｂはデータ書き込み時間を表わす。
【００９７】
図１８〜２０は、制御部３２が、制御方法Ｅに基づいてメモリセルＭＣに対してデータ書き込みを行なった場合を示している。より詳細には、制御部３２は、時刻ｔ１〜ｔ４の全期間で４．５Ｖの一定電圧をドレイン電圧ＶｄとしてメモリセルＭＣに供給する。また、制御部３２は、時刻ｔ１でゲート電圧Ｖｃｇを９．０Ｖとし、ゲート電圧Ｖｃｇを一定の傾きで上昇させ、時刻ｔ２でゲート電圧Ｖｃｇを１０．０Ｖとする。そして、時刻ｔ２の直後にゲート電圧Ｖｃｇを１０．５Ｖに上げ、その後ゲート電圧Ｖｃｇを一定の傾きで上昇させ、時刻ｔ３でゲート電圧Ｖｃｇを１１．５Ｖとする。そして、時刻ｔ３の直後から時刻ｔ４間ではゲート電圧Ｖｃｇとして１３．０Ｖの一定電圧を供給する。
【００９８】
すなわち、制御部３２は、制御方法Ａに基づいてドレイン電圧ＶｄをメモリセルＭＣに供給する。また、制御部３２は、時刻ｔ１〜ｔ２では制御方法Ａ（ａ１）、時刻ｔ２〜ｔ３では制御方法Ｂ（ｂ２）、時刻ｔ３〜ｔ４では制御方法Ｄ（ｄ３）に基づいてゲート電圧ＶｃｇをメモリセルＭＣに供給する。
【００９９】
図２１は、データ書き込み時の選択メモリセルにおける各電圧の具体値の他の例を示す図である。図２２は、データ書き込み時の非選択メモリセルにおける各電圧の具体値およびワードディスターブによる移動電荷量の他の例を示す図である。図２３は、データ書き込み時の非選択メモリセルにおける各電圧の具体値およびドレインディスターブによる移動電荷量の他の例を示す図である。図の見方は図１８〜２０と同様である。
【０１００】
図２１〜２３は、制御部３２が、制御方法Ｆに基づいてメモリセルＭＣに対してデータ書き込みを行なった。より詳細には、制御部３２は、ドレイン電圧Ｖｄとして、それぞれ時刻ｔ１および時刻ｔ２間では３．８Ｖの一定電圧を供給し、時刻ｔ２および時刻ｔ３間では４．２Ｖの一定電圧を供給し、時刻ｔ３および時刻ｔ４間では４．５Ｖの一定電圧を供給する。また、制御部３２は、時刻ｔ１でゲート電圧Ｖｃｇを１０．８Ｖとし、ゲート電圧Ｖｃｇを一定の傾きで上昇させ、時刻ｔ２でゲート電圧Ｖｃｇを１１．８Ｖとする。そして、時刻ｔ２の直後にゲート電圧Ｖｃｇを１１．３Ｖに下げ、その後ゲート電圧Ｖｃｇを一定の傾きで上昇させ、時刻ｔ３でゲート電圧Ｖｃｇを１２．３Ｖとする。そして、時刻ｔ３の直後から時刻ｔ４間ではゲート電圧Ｖｃｇとして１３．０Ｖの一定電圧を供給する。
【０１０１】
すなわち、制御部３２は、制御方法Ｂに基づいてドレイン電圧ＶｄをメモリセルＭＣに供給する。また、制御部３２は、時刻ｔ１〜ｔ２では制御方法Ｂ（ｂ１）、時刻ｔ２〜ｔ３では制御方法Ｂ（ｂ２）、時刻ｔ３〜ｔ４では制御方法Ｄ（ｄ３）に基づいてゲート電圧ＶｃｇをメモリセルＭＣに供給する。
【０１０２】
時刻ｔ３〜ｔ４では、制御方法Ｅおよび制御方法ＦでメモリセルＭＣに印加する各電圧は同じ電圧値であるため、ワードディスターブおよびドレインディスターブによる、非選択メモリセルの浮遊ゲートＦＧ−基板ＳＵＢ間を流れる電流の電流密度は等しい。このため、時刻ｔ３〜ｔ４での、非選択メモリセルの浮遊ゲートＦＧ−基板ＳＵＢ間を流れる電流の電流密度ＪｗｄをＪｗｄ１とおき、電流密度ＪｄｄをＪｄｄ１とおいて制御方法Ｅおよび制御方法Ｆを比較する。
【０１０３】
図２０および図２３より、制御方法Ｆに基づいてデータ書き込みを行なった場合のドレインディスターブによる移動電荷量ＱｄｄはＪｄｄ１×ｔａ×１．７５となり、Ｊｄｄ１×ｔａ×３．０となる制御方法Ｅに対して約０．６倍となる。これは、制御方法Ｆでは、制御方法Ｅに対して時刻ｔ１〜時刻ｔ３におけるドレイン電圧Ｖｄを低く設定しているため、ドレイン電圧Ｖｄにより生じる電界が小さくなり、電流密度Ｊｄｄが小さくなるためである。
【０１０４】
また、図１９および図２２より、制御方法Ｆに基づいてデータ書き込みを行なった場合のワードディスターブによる移動電荷量ＱｗｄはＪｗｄ１×ｔａ×１．１５となり、Ｊｗｄ１×ｔａ×１．０３となる制御方法Ｅに対して約１．１倍となる。これは、制御方法Ｆでは、制御方法Ｅに対して時刻ｔ１〜時刻ｔ３におけるゲート電圧Ｖｃｇを高く設定するため、ゲート電圧Ｖｃｇにより生じる電界が大きくなり、電流密度Ｊｗｄが大きくなるためである。
【０１０５】
なお、制御方法Ｆ（図２１〜図２３）では、制御方法Ｅ（図１８〜図２０）に対して時刻ｔ１〜時刻ｔ３におけるドレイン電圧Ｖｄを低く設定する一方で、制御方法Ｅに対して時刻ｔ１〜時刻ｔ３におけるゲート電圧Ｖｃｇを高く設定することで、制御方法Ｅと同じデータ書き込み時間を実現している。
【０１０６】
図２４は、データ書き込み時に制御部３２が行なうドレイン電圧Ｖｄの制御方法の他の例を示すグラフ図である。
【０１０７】
同図を参照して、制御部３２は、制御方法Ｇに基づいてメモリセルＭＣにドレイン電圧Ｖｄを供給する。すなわち、制御部３２は、時刻ｔ１および時刻ｔ４間でドレイン電圧ＶｄをＶｄ０４からＶｄ０１まで上昇させるとともに、ドレイン電圧Ｖｄを階段状に増加させる。
【０１０８】
図２５は、データ書き込み時に制御部３２が行なうゲート電圧Ｖｃｇの制御方法の他の例を示すグラフ図である。
【０１０９】
同図を参照して、制御部３２は、制御方法Ｇに基づいてメモリセルＭＣにゲート電圧Ｖｃｇを供給する。すなわち、制御部３２は、時刻ｔ１および時刻ｔ４間でゲート電圧ＶｃｇをＶｃｇ０７からＶｃｇ２５まで上昇させるとともに、ゲート電圧Ｖｃｇを階段状に増加させる。言い換えれば、制御部３２は、メモリセルＭＣの閾値電圧を次の段階の閾値電圧に上昇させる際に、たとえばＶｔｈ１からＶｔｈ２に上昇させる際に、ゲート電圧Ｖｃｇを階段状に増加させる。
【０１１０】
制御方法Ｇでは、制御部３２は、マクロ的には図１０および図１１に示す制御方法Ｃを実現している。制御部３２は、たとえば、パルス状のドレイン電圧Ｖｄおよびゲート電圧ＶｃｇをメモリセルＭＣに供給し、パルスごとにドレイン電圧Ｖｄおよびゲート電圧Ｖｃｇを増加させる。このような構成により、書き込み電圧の供給制御をデジタル的に行なうことができ、不揮発性半導体記憶装置の構成および制御の簡易化を図ることができる。
【０１１１】
なお、本発明の実施の形態に係る不揮発性半導体記憶装置では、制御部３２は、ゲート電圧Ｖｃｇよりもドレイン電圧Ｖｄの方が非選択メモリセルの閾値電圧変動に対するマージンが少ない場合には、メモリセルＭＣに供給するドレイン電圧Ｖｄを低く設定し、かつゲート電圧Ｖｃｇを高く設定する構成としたが、これに限定するものではない。ドレイン電圧Ｖｄよりもゲート電圧Ｖｃｇの方が非選択メモリセルの閾値電圧変動に対するマージンが少ない場合には、メモリセルＭＣに供給するゲート電圧Ｖｃｇを低く設定し、かつドレイン電圧Ｖｄを高く設定する構成とすることができる。
【０１１２】
また、本発明の実施の形態に係る不揮発性半導体記憶装置では、２ビットのデータを記憶するメモリセルを備える構成としたが、３ビット以上のデータを記憶するメモリセルを備える構成であってもよいし、１ビットのデータを記憶するメモリセルを備える構成であってもよい。
【０１１３】
また、本発明の実施の形態に係る不揮発性半導体記憶装置は、ＡＧ型フラッシュメモリであるとしたが、これに限定されるものではない。たとえば、ＡＧ型以外のフラッシュメモリに適用することが可能であり、また、メモリセル配置がＮＡＮＤ型およびＮＯＲ型のいずれの不揮発性メモリにも適用することが可能である。
【０１１４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルの構成を示す図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧を示す図である。
【図４】メモリセルアレイ２１の構成を示す図である。
【図５】選択メモリセルと、ワードディスターブまたはドレインディスターブが生じる非選択メモリセルとを示す図である。
【図６】選択メモリセルに対するデータ書き込み時の電位関係および電子の流れを示す、図５におけるメモリセルアレイ２１のワード線ＷＬＣによる断面図である。
【図７】（ａ）非選択メモリセルに対するワードディスターブの電位関係および電子の流れを示す、図５におけるメモリセルアレイ２１のワード線ＷＬＣによる断面図である。（ｂ）図７（ａ）におけるメモリセルＭＣ３Ｃの拡大図である。
【図８】（ａ）非選択メモリセルに対するドレインディスターブの電位関係および電子の流れを示す、図５におけるメモリセルアレイ２１のワード線ＷＬＤによる断面図である。（ｂ）図８（ａ）におけるメモリセルＭＣ１Ｄの拡大図である。
【図９】本発明の実施の形態に係る不揮発性半導体記憶装置においてドレイン電圧Ｖｄをメモリセルアレイ２１に供給する構成を示す図である。
【図１０】データ書き込み時に制御部３２が行なうドレイン電圧Ｖｄの制御方法を示すグラフ図である。
【図１１】データ書き込み時に制御部３２が行なうゲート電圧Ｖｃｇの制御方法を示すグラフ図である。
【図１２】制御方法Ａに基づいてデータ書き込みを行なった場合のゲート電圧Ｖｃｇ、ドレイン電圧ＶｄおよびメモリセルＭＣの閾値電圧の関係を示すグラフ図である。
【図１３】データ書き込み時間およびゲート電圧Ｖｃｇの関係を示すグラフ図である。
【図１４】データ書き込み時間およびドレイン電圧Ｖｄの関係を示すグラフ図である。
【図１５】制御方法Ｂに基づいてデータ書き込みを行なった場合のゲート電圧Ｖｃｇ、ドレイン電圧ＶｄおよびメモリセルＭＣの閾値電圧の関係を示すグラフ図である。
【図１６】データ書き込み時間およびゲート電圧Ｖｃｇの関係を示すグラフ図である。
【図１７】データ書き込み時間およびドレイン電圧Ｖｄの関係を示すグラフ図である。
【図１８】データ書き込み時の選択メモリセルにおける各電圧の具体値を示す図である。
【図１９】データ書き込み時の非選択メモリセルにおける各電圧の具体値およびワードディスターブによる移動電荷量を示す図である。
【図２０】データ書き込み時の非選択メモリセルにおける各電圧の具体値およびドレインディスターブによる移動電荷量を示す図である。
【図２１】データ書き込み時の選択メモリセルにおける各電圧の具体値の他の例を示す図である。
【図２２】データ書き込み時の非選択メモリセルにおける各電圧の具体値およびワードディスターブによる移動電荷量を示す図である。
【図２３】データ書き込み時の非選択メモリセルにおける各電圧の具体値およびドレインディスターブによる移動電荷量の他の例を示す図である。
【図２４】データ書き込み時に制御部３２が行なうドレイン電圧Ｖｄの制御方法の他の例を示すグラフ図である。
【図２５】データ書き込み時に制御部３２が行なうゲート電圧Ｖｃｇの制御方法の他の例を示すグラフ図である。
【符号の説明】
【０１１６】
４  ソース、５  ドレイン、２１  メモリセルアレイ、２２  ワード線デコーダ／ドライバ、２３  Ｙデコーダ、２５  データラッチ、２６  ＡＧデコード／ドライブ回路、２８  Ｙゲート／センスアンプ、２９  入出力バッファ、３１  電圧発生回路、３２  制御部、４１  ＰチャネルＭＯＳトランジスタ、４２  比較器、４３  チャージポンプ、１００  不揮発性半導体記憶装置、ＡＧ  アシストゲート線、ＡＧＴ  アシストゲートトランジスタ、ＢＬ  ビット線、ＣＧ  制御ゲート、ＦＧ  浮遊ゲート、ＭＣ  メモリセル、ＳＵＢ  基板、ＷＬ  ワード線、ＳＬＢ  ソース側ビット線。
【図１】
2007164898.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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