(57)【要約】【課題】セルの閾値電圧のばらつきを抑制可能な、半導体記憶装置を提供する。【解決手段】書き込み制御部１０４は、書き込み動作時に、例えばビット線電流を計測することで、セル１０１ａの書き込みレベルを監視し、所定の設定レベル（所定の電流値）と比較する。そして、書き込みレベルが設定レベルに達した場合に、書き込み動作を終了させる制御信号Φ１を出力するので、書き込み動作後のセル１０１ａの閾値電圧のばらつきが抑制される。【選択図】図１
2007234161.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の不揮発性メモリセルを有するメモリセルアレイ部と、
書き込み動作時に前記不揮発性メモリセルの書き込みレベルが所定の設定レベルに達した場合に、前記書き込み動作を終了させる制御信号を出力する書き込み制御部と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記書き込みレベルは、前記書き込み動作時の前記不揮発性メモリセルに接続したビット線の電流値で表され、前記設定レベルは所定の電流値で表され、前記書き込み制御部は、前記ビット線の電流値が減少し、前記所定の電流値に達した場合に前記制御信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記書き込み制御部は、前記不揮発性メモリセルに接続したビット線を選択する選択回路に接続しており、前記書き込み動作時に前記選択回路で選択された前記ビット線に接続した前記不揮発性メモリセルの、前記書き込みレベルを監視することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記書き込み制御部は、前記書き込み動作が開始すると、所定時間経過後に前記書き込みレベルと前記設定レベルとの比較を開始することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記制御信号は、前記不揮発性メモリセルに接続したワード線を非活性化する信号であることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記制御信号は、前記不揮発性メモリセルに接続したビット線を非活性化する信号であることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記書き込み制御部は、
前記書き込みレベルを監視する状態監視回路と、
前記設定レベルを出力する設定レベル発生回路と、
監視した前記書き込みレベルと、前記設定レベルとを比較し、前記書き込みレベルが前記設定レベルに達した場合に、前記制御信号を出力する比較回路と、
を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記状態監視回路は前記不揮発性メモリセルに接続したビット線の電流値を監視し、
前記設定レベル発生回路は所定の電流値を出力し、
前記比較回路は前記ビット線の電流値と前記所定の電流値とを比較し、前記ビット線の電流値が減少し、前記所定の電流値に達した場合に、前記制御信号を出力することを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記状態監視回路は電流計測回路であることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記設定レベル発生回路は、定電流源であることを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にフラッシュメモリセルなどの不揮発性メモリセルを有した半導体記憶装置に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリの１つとして、フラッシュメモリがある。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ（Insulated Gate Field-Effect Transistors））のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報の書き込みを行う。なお、フラッシュメモリでは、フローティングゲート中に電荷が蓄積された状態を‘０’とし、電荷が蓄積されていない状態を‘１’としている。
【０００３】
図６は、従来のフラッシュメモリへの書き込み動作を説明する概略図である。
書き込み時、図示しないワード線制御回路により、選択するフラッシュメモリセル（以下単にセルという。）５０のワード線ＷＬに電圧ＶＷＬを印加する。電圧ＶＷＬがセル５０の閾値電圧を超えると、電圧Ｖｄによりビット線ＢＬにビット線電流ＩＢＬが流れ始める。それと同時にセル５０への書き込み動作が始まり、セル５０に電荷が蓄積していく。これにより閾値電圧が上昇し、ビット線電流ＩＢＬが減少を始める。
【０００４】
図７は、書き込み時にワード線に印加する電圧パルスとビット線電流の関係を示す図である。
従来のフラッシュメモリでは、図のように、ワード線ＷＬに印加する電圧ＶＷＬは所定のパルス幅を有しており、所定のタイミングΦで電圧ＶＷＬの印加を停止して書き込み動作を終了するようにしていた。但し、メモリセルアレイにおけるセル５０ごとの特性のばらつきなどにより、図のようにビット線電流ＩＢＬ１、ＩＢＬ２がセルごとに異なり、書き込み動作終了後の閾値電圧がばらつく場合があった。
【０００５】
図８は、従来のフラッシュメモリにおける、セルの書き込み終了時の閾値電圧の分布を示す図である。
縦軸がセル数で横軸が閾値電圧ＶＴＨである。
【０００６】
図のようにセルの閾値電圧ＶＴＨは、図７で示したような電圧ＶＷＬのパルス幅やパルス数を調整することによって、書き込み判定値よりも高いレベルの電圧となり、書き込み状態となる。しかし、前述のような特性のばらつきなどにより分布を示す。
【０００７】
なお、セル５０ごとの特性のばらつきとは、膜厚や線幅、熱履歴などのばらつきなどがある。他にも、書き込み試験ごとに変動する要素、例えば、温度、電圧、時間、接触抵抗などのばらつきも閾値電圧ＶＴＨが分布を持つ要因となる。
【０００８】
ところで、フラッシュメモリのような不揮発性メモリにおいては、書き込み情報の保持特性を保証するために、高温放置（エージング）などの加速試験を行っている。
エージングは、経時劣化で早期に不良セルとなりうる潜在的な不良セルを加速的に劣化させて、市場に出ないようにする方法である。具体的には、エージング後に、閾値電圧ＶＴＨが図８で示した書き込み判定値よりも低くなったセルをスクリーニングする。
【０００９】
なお、フラッシュメモリにおいて、セルのデータの消去時の過剰消去により閾値電圧が負になる場合に、その閾値電圧を適正な消去状態に書き戻す技術が、例えば、特許文献１に開示されている。
【特許文献１】特開２００４−３３４９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、書き込み動作後に、セルの閾値電圧が図８のような分布を有していると、エージングなどの加速試験の際に、以下のような問題が生じる場合があった。
図９は、エージング前後のセルの閾値電圧の変化を示す図である。
【００１１】
ここで、セル５１、５２はエージングによって、図の矢印のように書き込み情報が減衰した（閾値電圧ＶＴＨが低下した）セルである。減衰量はセル５１、５２で同量とする。
分布の左裾に位置するセル５１の閾値電圧ＶＴＨは、エージングによって書き込み判定値よりも低くなる。これにより、スクリーニング可能である。これに対し、分布の右裾に位置するセル５２の閾値電圧ＶＴＨは、セル５１と同量の減衰量にも拘らず書き込み判定値を超えないので、スクリーニング不可能であった。
【００１２】
前述したように、従来のフラッシュメモリにおいて書き込み後のセルの閾値電圧ＶＴＨは、書き込み時にワード線に印加する電圧のパルス幅やパルス数など、試験環境や使用環境によってばらつきをもつ。そのため、セル５２の閾値電圧ＶＴＨが、市場投入後に図９の分布の左裾にくる場合も考えられる。その場合、劣化によって書き込み判定値以下になり、不良セルとなってしまう問題があった。
【００１３】
また、従来のフラッシュメモリではセルの閾値電圧ＶＴＨがばらつくため、書き込み試験を行う際、複数のサンプルに対して同時に試験を行うことができないという問題がある。
【００１４】
図１０は、書き込み試験の概略を示すブロック図である。
ＩＣ（Integrated Circuit）テスタ５３により、フラッシュメモリ５４、５５への書き込み試験を行う場合を示している。前述のように閾値電圧ＶＴＨがセルごとにばらつくため、書き込みに必要なパルス数が、例えば、フラッシュメモリ５４では３パルス必要であり、フラッシュメモリ５５では２パルス必要であるなど、サンプルごとに異なる場合が発生する。このとき、ＩＣテスタ５３によりフラッシュメモリ５４、５５に同時に３パルスを供給すると、フラッシュメモリ５５は、過書き込みになってしまう。そのため、ＩＣテスタ５３は、サンプル個々に測定を行う必要があり、試験コストがかかるという問題があった。
【００１５】
本発明はこのような点に鑑みてなされたものであり、セルの閾値電圧のばらつきを抑制可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では上記問題を解決するために、図１に示すように、行列状に配置された複数の不揮発性メモリセル（以下セルと表記する。）１０１ａを有するメモリセルアレイ部１０１と、書き込み動作時にセル１０１ａの書き込みレベルが所定の設定レベルに達した場合に、書き込み動作を終了させる制御信号Φ１を出力する書き込み制御部１０４と、を有することを特徴とする半導体記憶装置１００ａが提供される。
【００１７】
上記の構成によれば、書き込み制御部１０４は、書き込み動作時にセル１０１ａの書き込みレベルが所定の設定レベルに達した場合に、書き込み動作を終了させる制御信号Φ１を出力するので、書き込み動作後のセル１０１ａの閾値電圧ＶＴＨのばらつきが抑制される。
【発明の効果】
【００１８】
本発明の半導体記憶装置によれば、書き込み制御部は、セルの書き込み動作時に、セルの書き込みレベルが所定の設定レベルに達した場合に、書き込み動作を終了させる制御信号を出力するようにしたので、書き込み動作後のセルの閾値電圧のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体記憶装置の構成を示す図である。
第１の実施の形態の半導体記憶装置１００ａは、例えばフラッシュメモリであり、行列状に配置された複数のセル１０１ａ（なお、図では１つのみ図示している。）と、それに接続したワード線ＷＬ及びビット線ＢＬと、ワード線ＷＬを駆動するためのワード線駆動回路１０２と、ビット線ＢＬを選択するための列デコーダ１０３と、書き込み制御部１０４を有している。
【００２０】
書き込み制御部１０４は、セル１０１ａへの書き込み動作時に、セル１０１ａの書き込みレベルが、ある設定レベルに達した場合に、書き込み動作を終了させる制御信号Φ１を出力する機能を有している。具体的には、書き込み制御部１０４は、セル１０１ａの書き込みレベルを監視する状態監視回路１０４ａと、所定の設定レベルを出力する設定レベル発生回路１０４ｂと、監視した書き込みレベルと、所定の設定レベルとを比較する比較回路１０４ｃを有している。
【００２１】
状態監視回路１０４ａは、書き込み動作時に、例えば、セル１０１ａに接続されたビット線ＢＬの電流値を監視することにより、セル１０１ａの書き込みレベルの監視を行う。
設定レベル発生回路１０４ｂは、所定の設定レベル（例えば、フラッシュメモリの場合、非書き込み状態の‘１’と書き込み状態の‘０’との閾値に、所定のマージンを加えた書き込み状態のレベル）を出力する。設定レベルは、例えば、所定の電流値で表され、所望の値に変更可能である。
【００２２】
比較回路１０４ｃは、状態監視回路１０４ａで監視したセル１０１ａの書き込みレベルと、設定レベル発生回路１０４ｂから出力される設定レベルとを比較する。そして、書き込みレベルが設定レベルに達した場合に、書き込み動作を終了させる制御信号Φ１を出力する。第１の実施の形態の半導体記憶装置１００ａでは、この制御信号Φ１をワード線駆動回路１０２に供給し、セル１０１ａに接続したワード線ＷＬを非活性化させることで、書き込み動作を終了させる。
【００２３】
なお、書き込み制御部１０４は、ビット線ＢＬを選択する列デコーダ１０３と接続しており、列デコーダ１０３で選択されたビット線ＢＬに接続されたセル１０１ａの書き込みレベルを監視する。これにより、ビット線ＢＬごとに書き込み制御部１０４を設ける必要がなく回路面積の増大を回避できる。
【００２４】
以下、第１の実施の形態の半導体記憶装置１００ａの書き込み動作について説明する。
図２は、書き込み動作を説明するための第１の実施の形態の半導体記憶装置の要部構成図である。
【００２５】
なお、ここでは状態監視回路１０４ａとしてビット線電流ＩＢＬにより書き込みレベルを監視する電流計測回路１１０を用い、設定レベル発生回路１０４ｂとして定電流源１１１を用いた場合について示している。なお、定電流源１１１の代わりに一定の電流値ＩＴＨを記憶した記憶回路（例えば、フラッシュメモリ）などを用いるようにしてもよい。
【００２６】
書き込み活性化信号Φ０がワード線駆動回路１０２に入力され、書き込み動作が開始すると、ワード線駆動回路１０２は、指定されたアドレスのセル１０１ａに接続されたワード線ＷＬに高電圧の電圧ＶＷＬを印加する。そして、図１の列デコーダ１０３により、指定されたビット線ＢＬに所定の電圧Ｖｄを印加すると、セル１０１ａに電荷が書き込まれていく。一方、電流計測回路１１０は、書き込み活性化信号Φ０により書き込み動作が開始したことを検知すると、ビット線ＢＬのビット線電流ＩＢＬで表されるセル１０１ａの書き込みレベルの監視を開始する。
【００２７】
図３は、特性の異なるセルにおける書き込み動作時のワード線の電圧とビット線電流を示す図である。
例えば、電流計測回路１１０は、あるセル１０１ａにおいて図３（Ａ）で示すようなビット線電流ＩＢＬ１を計測する。比較回路１０４ｃは、計測されたビット線電流ＩＢＬ１と、定電流源１１１から出力される電流値ＩＴＨとを比較する。そして、ビット線電流ＩＢＬ１が電流値ＩＴＨと一致したタイミング（図３（Ａ）のｔ１）のときに、ワード線ＷＬを非活性化するための制御信号Φ１をワード線駆動回路１０２に出力する。なお、ビット線電流ＩＢＬ１の立ち上がり時にビット線電流ＩＢＬ１が電流値ＩＴＨと一致して制御信号Φ１が出力されることを防止するために、比較回路１０４ｃでの比較を、書き込み開始から所定期間経過後に開始する。また、電流計測回路１１０でのビット線電流ＩＢＬ１の計測開始時間を書き込み開始から所定期間経過後に開始するようにしてもよい。
【００２８】
これにより、書き込み動作時にセル１０１ａに電荷が書き込まれ、閾値電圧ＶＴＨが上昇するとともにビット線電流ＩＢＬ１が減少し、電流値ＩＴＨに達したタイミングｔ１でワード線ＷＬが非活性化され（電圧ＶＷＬ１が立ち下がり）、書き込み動作が終了される。
【００２９】
ところで、特性のばらつきなどにより、図３（Ｂ）のように、図３（Ａ）と異なるビット線電流ＩＢＬ２の特性を有するセル１０１ａがあった場合も同様に、ビット線電流ＩＢＬ２が減少して電流値ＩＴＨに達するタイミングｔ２でワード線ＷＬが非活性化され（電圧ＶＷＬ２が立ち下がり）、書き込み動作が終了される。
【００３０】
つまり、本実施の形態の半導体記憶装置１００ａによれば、セル１０１ａごとに特性のばらつきなどがあっても、書き込みレベルが定電流源１１１の電流値ＩＴＨで表される設定レベルに達したときに、書き込み動作が終了されることになる。これにより、閾値電圧ＶＴＨのばらつきを抑制することができる。
【００３１】
図４は、セルの書き込み終了後の閾値電圧の分布と、エージング前後のセルの閾値電圧の変化を示す図である。
セル１２０、１２１はエージングによって、図の矢印のように書き込み情報が減衰した（閾値電圧ＶＴＨが低下した）セルである。減衰量はセル１２０、１２１で同量とする。
【００３２】
図のように、本実施の形態の半導体記憶装置１００ａでは、書き込み動作後の閾値電圧ＶＴＨのばらつきが抑制され、分布は図８で示したような従来のものよりもシャープになる。よって、分布の左裾に位置するセル１２０も、分布の右裾に位置するセル１２１も、その閾値電圧ＶＴＨは、エージングによって同様に書き込み判定値よりも低くすることが可能となり、スクリーニング可能となる。これにより、信頼性試験の精度が向上し、不良セルが市場に出ることを防止できる。
【００３３】
また、閾値電圧ＶＴＨのばらつきが少ないので、書き込み試験を行う際、複数のサンプルに対して、ワード線ＷＬに印加する電圧ＶＷＬを同時に印加できる。また、ワード線ＷＬの非活性化は、書き込み制御部１０４が自動的に行うので、過書き込みが防止できる。そして、図１０で示したようなＩＣテスタ５３は、複数のサンプルの半導体記憶装置１００ａに対し同時に書き込み試験を行うことができるようになる。これにより、試験コストを大幅に削減することができる。
【００３４】
なお、上記では、書き込み制御部１０４は、書き込みレベルとしてビット線電流を監視した場合について説明したが、セル１０１ａの閾値電圧ＶＴＨを監視するようにして、所定の設定レベル（例えば、書き込み判定値にマージンを加えた電圧レベル）と閾値電圧ＶＴＨを比較し、閾値電圧ＶＴＨが設定レベルに達した場合に、書き込み動作を終了させる制御信号Φ１を出力するようにしてもよい。
【００３５】
また、セル１０１ａとしてフラッシュメモリセルの代わりに、ＮＲＯＭ（Ｒ）セルや強誘電体メモリセルなどの不揮発性メモリセルを用いてもよい。
次に、第２の実施の形態の半導体記憶装置を説明する。
【００３６】
図５は、第２の実施の形態の半導体記憶装置の構成を示す図である。
なお、第１の実施の形態の半導体記憶装置１００ａと同一の構成要素については、同一符号とし説明を省略する。
【００３７】
前述した第１の実施の形態の半導体記憶装置１００ａにおいて、比較回路１０４ｃは書き込みレベルが所定の設定レベルに達した場合に、ワード線駆動回路１０２に対して制御信号Φ１を出力してワード線ＷＬを非活性化することで書き込み動作を終了させていた。
【００３８】
これに対し、第２の実施の形態の半導体記憶装置１００ｂにおいて、比較回路１０４ｄは、書き込みレベルが所定の設定レベルに達した場合に、列デコーダ１０３に対して制御信号Φ２を出力してビット線ＢＬを非活性化することで書き込み動作を終了させる。その他の動作は第１の実施の形態の半導体記憶装置１００ａと同様である。
【００３９】
このような第２の実施の形態の半導体記憶装置１００ｂによっても、第１の実施の形態の半導体記憶装置１００ａと同様の効果を得ることができる。
（付記１）  行列状に配置された複数の不揮発性メモリセルを有するメモリセルアレイ部と、
書き込み動作時に前記不揮発性メモリセルの書き込みレベルが所定の設定レベルに達した場合に、前記書き込み動作を終了させる制御信号を出力する書き込み制御部と、
を有することを特徴とする半導体記憶装置。
【００４０】
（付記２）  前記書き込みレベルは、前記書き込み動作時の前記不揮発性メモリセルに接続したビット線の電流値で表され、前記設定レベルは所定の電流値で表され、前記書き込み制御部は、前記ビット線の電流値が減少し、前記所定の電流値に達した場合に前記制御信号を出力することを特徴とする付記１記載の半導体記憶装置。
【００４１】
（付記３）  前記書き込み制御部は、前記不揮発性メモリセルに接続したビット線を選択する選択回路に接続しており、前記書き込み動作時に前記選択回路で選択された前記ビット線に接続した前記不揮発性メモリセルの、前記書き込みレベルを監視することを特徴とする付記１記載の半導体記憶装置。
【００４２】
（付記４）  前記書き込み制御部は、前記書き込み動作が開始すると、所定時間経過後に前記書き込みレベルと前記設定レベルとの比較を開始することを特徴とする付記１記載の半導体記憶装置。
【００４３】
（付記５）  前記制御信号は、前記不揮発性メモリセルに接続したワード線を非活性化する信号であることを特徴とする付記１記載の半導体記憶装置。
（付記６）  前記制御信号は、前記不揮発性メモリセルに接続したビット線を非活性化する信号であることを特徴とする付記１記載の半導体記憶装置。
【００４４】
（付記７）  前記書き込み制御部は、
前記書き込みレベルを監視する状態監視回路と、
前記設定レベルを出力する設定レベル発生回路と、
監視した前記書き込みレベルと、前記設定レベルとを比較し、前記書き込みレベルが前記設定レベルに達した場合に、前記制御信号を出力する比較回路と、
を有することを特徴とする付記１記載の半導体記憶装置。
【００４５】
（付記８）  前記比較回路は、前記書き込み動作が開始すると、所定時間経過後に前記書き込みレベルの比較を開始することを特徴とする付記７記載の半導体記憶装置。
（付記９）  前記状態監視回路は前記不揮発性メモリセルに接続したビット線の電流値を監視し、
前記設定レベル発生回路は所定の電流値を出力し、
前記比較回路は前記ビット線の電流値と前記所定の電流値とを比較し、前記ビット線の電流値が減少し、前記所定の電流値に達した場合に、前記制御信号を出力することを特徴とする付記７記載の半導体記憶装置。
【００４６】
（付記１０）  前記状態監視回路は電流計測回路であることを特徴とする付記９記載の半導体記憶装置。
（付記１１）  前記設定レベル発生回路は、定電流源であることを特徴とする付記９記載の半導体記憶装置。
【００４７】
（付記１２）  前記設定レベル発生回路は、設定電流値を格納した記憶回路であることを特徴とする付記９記載の半導体記憶装置。
【図面の簡単な説明】
【００４８】
【図１】第１の実施の形態の半導体記憶装置の構成を示す図である。
【図２】書き込み動作を説明するための第１の実施の形態の半導体記憶装置の要部構成図である。
【図３】特性の異なるセルにおける書き込み動作時のワード線の電圧とビット線電流を示す図である。
【図４】セルの書き込み終了後の閾値電圧の分布と、エージング前後のセルの閾値電圧の変化を示す図である。
【図５】第２の実施の形態の半導体記憶装置の構成を示す図である。
【図６】従来のフラッシュメモリへの書き込み動作を説明する概略図である。
【図７】書き込み時にワード線に印加する電圧パルスとビット線電流の関係を示す図である。
【図８】従来のフラッシュメモリにおける、セルの書き込み終了時の閾値電圧の分布を示す図である。
【図９】エージング前後のセルの閾値電圧の変化を示す図である。
【図１０】書き込み試験の概略を示すブロック図である。
【符号の説明】
【００４９】
１００ａ  半導体記憶装置
１０１  メモリセルアレイ部
１０１ａ  セル
１０２  ワード線駆動回路
１０３  列デコーダ
１０４  書き込み制御部
１０４ａ  状態監視回路
１０４ｂ  設定レベル発生回路
１０４ｃ  比較回路
【図１】
2007234161.tif 000003
【図２】
2007234161.tif 000004
【図３】
2007234161.tif 000005
【図４】
2007234161.tif 000006
【図５】
2007234161.tif 000007
【図６】
2007234161.tif 000008
【図７】
2007234161.tif 000009
【図８】
2007234161.tif 000010
【図９】
2007234161.tif 000011
【図１０】
2007234161.tif 000012