(57)【要約】【課題】Ｌ字形スペーサを埋め込んだ半導体デバイスを形成する方法を提供する。【解決手段】この方法は、基板のゲート領域の各側にＬ字形スペーサを画成するステップと、Ｌ字形スペーサを酸化膜に埋め込んで、酸化膜がＬ字形スペーサの側縁から所定の距離まで基板の一部を覆うようにするステップとを含む。さらに、酸化膜を除去して、Ｌ字形スペーサを露出させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板のゲート領域の各側にＬ字形スペーサを画成するステップと、
前記Ｌ字形スペーサを酸化膜に埋め込んで、前記酸化膜が前記Ｌ字形スペーサの側縁から所定の距離まで前記基板の一部を覆うようにするステップとを有する、半導体デバイスを形成する方法。
【請求項２】
前記所定の距離が最大約６００オングストロームである、請求項１の方法。
【請求項３】
前記所定の距離が約２００から約４００オングストロームの間である、請求項１の方法。
【請求項４】
前記酸化膜をエッチングして、前記ゲート領域の上部と前記Ｌ字形スペーサの上部を露出させるステップと、
前記基板にイオン注入して、前記酸化膜の両側に注入領域を画成するステップとをさらに有する、請求項１の方法。
【請求項５】
前記注入領域をアニールして、ソース・ドレイン領域を画成するステップをさらに有し、前記ソース・ドレイン領域がそれぞれ前記側縁から約２００オングストローム未満離れた縁をもつ、請求項４の方法。
【請求項６】
前記縁が前記側縁と同一平面上にある、請求項５の方法。
【請求項７】
前記酸化膜を除去するステップと、
前記側縁と実質的に同一平面上にある内側縁をもつシリサイド領域を形成するステップとをさらに有する、請求項５の方法。
【請求項８】
前記シリサイド領域、前記Ｌ字形スペーサ、および前記ゲート領域の前記上部にわたって窒化膜応力層を堆積するステップをさらに有する、請求項７の方法。
【請求項９】
ゲート領域と半導体基板にわたって第１酸化膜を堆積するステップと、
前記第１酸化膜上に窒化膜を堆積するステップと、
前記窒化膜上に第２酸化膜を堆積するステップと、
前記第１酸化膜、前記第２酸化膜、および前記窒化膜をエッチングして、前記ゲート領域の各側にＬ字形スペーサを形成するステップと、
前記Ｌ字形スペーサ上に第３酸化膜を堆積して、前記第３酸化膜が前記Ｌ字形スペーサの側縁から所定の距離まで前記半導体基板の一部を覆うようにするステップとを有する、半導体デバイスを形成する方法。
【請求項１０】
前記所定の距離が最大約６００オングストロームである、請求項９の方法。
【請求項１１】
前記所定の距離が約２００から約４００オングストロームの間である、請求項９の方法。
【請求項１２】
前記第３酸化膜をエッチングして、前記ゲート領域の上部と前記Ｌ字形スペーサの上部を露出させるステップと、
前記基板にイオン注入して、前記基板に前記側縁から前記所定の距離のところに注入領域を画成するステップとをさらに有する、請求項９の方法。
【請求項１３】
前記注入領域をアニールしてソース・ドレイン領域を画成するステップをさらに有し、前記ソース・ドレイン領域が前記側縁から約２００オングストローム未満にある縁をもつ、請求項１２の方法。
【請求項１４】
前記縁が前記側縁と同一平面上にある、請求項１３の方法。
【請求項１５】
前記第２および第３酸化膜を除去するステップと、
前記側縁と実質的に同一平面上にある縁をもつシリサイド領域を形成するステップとをさらに有する、請求項１３の方法。
【請求項１６】
前記シリサイド領域、前記Ｌ字形スペーサ、および前記ゲート領域の前記上部にわたって窒化膜応力層を堆積するステップをさらに有する、請求項１５の方法。
【請求項１７】
半導体基板上のゲート領域と、
前記ゲート領域の少なくとも片側に画成されるＬ字形スペーサで、側縁をもつ前記Ｌ字形スペーサと、
前記側縁から約±２００オングストローム未満にある縁をもつソース・ドレイン領域と、
前記側縁と実質的に同一平面上にある縁をもつシリサイド領域とを有する、半導体デバイス。
【請求項１８】
前記シリサイド領域にエッチングにより生じる損傷がない、請求項１７の半導体デバイス。
【請求項１９】
さらに、前記シリサイド領域、前記Ｌ字形スペーサ、および前記ゲート領域にわたる窒化膜応力層を有する、請求項１７の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体デバイス、および埋め込み型Ｌ字形スペーサを使用した同デバイスを形成する方法に関係する。
【背景技術】
【０００２】
理論的研究においても、また実験による研究においても、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のキャリア移動度は、トランジスタの伝導チャネル領域に十分な大きさの応力をかけて、そこにひずみを生じさせると大幅に高められることが実証されている。
【０００３】
従って、応力増強層をチャネル領域に適用することによって、ＭＯＳＦＥＴの性能を高めることが提唱されている。ほとんどの先行技術の方法には、複数のスペーサの使用と複数回のエッチング・ステップを必要とする。残念ながら、複数のスペーサを使用すると莫大な処理コストがかかり、複数回のエッチング・ステップを行うと、特に、エッチングによりシリコン層に無視できない穴ができる場合またはシリサイドをエッチングで除去する場合、もしくはその両方の場合には、トランジスタの性能が低下することになりうる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そのため、先行技術の方法の上記およびその他有害な影響、もしくは上記又はその他有害な影響のひとつ又は複数を克服および緩和、もしくは克服又は緩和する方法が必要である。
【課題を解決するための手段】
【０００５】
半導体デバイを形成する方法を提供する。この方法は、基板のゲート領域の各側にＬ字形のスペーサを画成するステップと、Ｌ字形のスペーサを酸化膜に埋め込んで、酸化膜がＬ字形スペーサの側縁から所定の距離まで基板の一部を覆うようにするステップとを含む。
【０００６】
ゲート領域および半導体基板にわたって第１酸化膜を堆積するステップと、第１酸化膜上に窒化膜を堆積するステップと、窒化膜上に第２酸化膜を堆積するステップと、第１酸化膜、第２酸化膜、および窒化膜をエッチングして、ゲート領域の各側にＬ字形のスペーサを形成するステップと、Ｌ字形スペーサ上に第３酸化膜を堆積して、第３酸化膜がＬ字形スペーサの側縁から所定の距離まで半導体基板の一部を覆うようにするステップとを含む、半導体デバイスを形成する方法も提供する。
【０００７】
ゲート領域と、Ｌ字形スペーサと、ソース・ドレイン領域と、シリサイド領域とを含む半導体デバイスを提供する。ゲート領域は半導体基板上にある。Ｌ字形スペーサは、ゲート領域の少なくとも１側面上に画成して、側縁を含む。ソース・ドレイン領域は、側縁から約２００オングストローム未満の縁をもつ。シリサイド領域は側縁と実質的に同一平面上にある縁をもつ。
【０００８】
本発明の前述した特徴および利点、並びにその他の特徴と利点は、以下の詳細な説明、図面、および請求項から当業者には認識、理解されるであろう。
【発明を実施するための最良の形態】
【０００９】
ここで図面、特に図１から図８を参照して、本開示に従う半導体デバイス１０を製作する方法の例示的な実施例を説明する。
【００１０】
図１に示すように、半導体デバイス１０は、基板１２と、ゲート領域１４と、ゲート領域の対向する側面にある対のＬ字形スペーサ１６と、Ｌ字形スペーサ上の第２酸化膜２６とを有する。明確にするために、半導体デバイス１０は１つのゲート領域１４を有する例で説明する。当然ながら、半導体デバイス１０が任意の数のゲート領域を含み、当該ゲート領域の一部もしくは全部がＬ字形スペーサ１６を有することは、本開示で想定される。
【００１１】
ゲート領域１４は、ゲート絶縁体１８とゲート絶縁体の上に重なるゲート材料２０とを含む。ゲート絶縁体１８は従来の酸化物、酸窒化物、他の高誘電率材料、又はそのあらゆる組合せでよい。ゲート材料２０はポリシリコンが好ましいが、どの導電材料で構成してもよい。基板１２はシリコンが好ましいが、どの半導体材料でもよく、又は少なくとも１つの半導体材料を含む層状基板でもよい。
【００１２】
各Ｌ字形スペーサ１６は、第１酸化膜２２と窒化膜２４を含む。加えて、Ｌ字形スペーサ１６は、プロセス中にその上に配設される第２酸化膜２６を含むことができる。第１および第２酸化膜２２、２６は、低温酸化物（ＬＴＯ）、テトラエチル・オルソシリケート（ＴＥＯＳ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）酸化物、同様に熱酸化物（これらに限定されない）、およびそのあらゆる組み合わせなどの多くの形態の酸化シリコンから作ることができる。窒化膜２４は、急速熱処理化学気相成長（ＲＴＣＶＤ）窒化物、プラズマ化学気相成長（ＰＥＣＶＤ）窒化物、液相化学気相成長（ＬＰ  ＣＶＤ：liquid phase CVD）窒化物、高密度プラズマ（ＨＤＰ）窒化物、原子層堆積（ＡＬＤ）窒化物（これらに限定されない）、およびそのあらゆる組み合わせなどの材料から作ることができる。
【００１３】
本開示の方法の間、第１酸化膜２２をゲート領域１４上に堆積する。次に、窒化膜２４を第１酸化膜２２上に堆積し、第２酸化膜２６を窒化膜上に堆積する。最後に、酸化膜および窒化膜２２、２４、２６をエッチングして、図１に示すようにＬ字形スペーサ１６を得る。例えば、Ｌ字形スペーサ１６の形成には反応性イオン・エッチング（ＲＩＥ）を使用できる。
【００１４】
Ｌ字形スペーサ１６は垂直成分と水平成分とをもち、水平成分を基板１２の一部の上に形成し、垂直成分をゲート領域１４の壁の上に形成する。
【００１５】
有利なことに、本開示の方法は図２に示すようにＬ字形スペーサ１６を第３酸化膜２８に埋め込む。例えば、第３酸化膜２８は、基板１２の一部３０が第３酸化膜で覆われるように堆積する。このため、部分３０はＬ字形スペーサ１６の側縁３２から所定の距離張り出す。好ましくは、部分３０は側縁３２から最大約６００オングストロームの所定の距離、さらに好ましくは約２００から約４００オングストロームまでの所定の距離張り出す。
【００１６】
第３酸化膜２８を堆積した後、第３酸化膜をエッチングして、図３に示すようにポリシリコン・ゲート材料２０の上部３４を露出させる。例えば、第３酸化膜２８の一部の除去には反応性イオン・エッチング（ＲＩＥ）を使用できる。
【００１７】
図４に示すように、半導体デバイス１０に周知のイオン注入プロセス３６を施して、基板１２内にイオン注入領域３８を画成する。有利なことに、第３酸化膜２８は基板１２の一部３０を覆って、この部分がプロセス３６から遮蔽されるようにする。このように、イオン注入領域３８が側縁３２から所定の距離のところに画成される。
【００１８】
イオン注入プロセス３６の後、半導体デバイス１０に周知のアニーリング・プロセスを施して、注入されるイオンをイオン注入領域３８に拡散し、基板１２内にソース・ドレイン領域４０を画成する。図５に示すように、ソース・ドレイン領域４０は側縁３２から約２００オングストローム未満にある縁４２をもつ。ある実施例では、縁４２は側縁３２と同一平面上にある。
【００１９】
ソース・ドレイン領域４０を画成した後、図６に示すように第２および第３酸化膜２６、２８を除去する。例えば、第２および第３酸化膜２６、２８の除去には反応性イオン・エッチング（ＲＩＥ）を使用できる。
【００２０】
第３酸化膜２８で以前に覆った基板１２の一部３０は、ここで第３酸化膜の除去により露出することが分かる。その状態で、半導体デバイス１０に周知のプロセスを施して、図７に示すように基板１２の露出面上にシリサイド・コンタクト４４を画成できる。このように、シリサイド・コンタクト４４を、側縁３２と実質的に同一平面上にある内側縁４６で画成できる。有利なことに、シリサイド・コンタクト４４は、シリサイド・コンタクトを損傷することで知られるその後のエッチング・ステップを行わなくても画成できる。こうして、半導体デバイス１０は側縁３２と実質的に同一平面上にある内側縁４６をもつシリサイド・コンタクト４４を含み、そのシリサイド・コンタクトにはエッチングにより生じる損傷がない。
【００２１】
チャネルの応力を引き起こすおよび高めるために、もしくは応力を引き起こす又は高めるために、半導体デバイスは図８に示すように周知のプロセスによってその上に堆積される応力増強層４８を含むことができる。応力増強層は、急速熱処理化学気相成長（ＲＴＣＶＤ）窒化物、プラズマ化学気相成長（ＰＥＣＶＤ）窒化物、高密度プラズマ（ＨＤＰ）窒化物（これらに限定されない）、およびそのあらゆる組み合わせなどのＣＡ窒化物を有することが好ましい。
【００２２】
当業者には、本開示の範囲を逸脱することなく本発明に様々な変更を行うことができ、同等物をその要素の代わりに使用できることは理解されるであろう。また、本開示の範囲を逸脱することなく、ある特定の状況又は材料に適応させるために本開示に数多くの修正を行うことができる。本開示は開示したままの実施例に制限するのではなく、本開示は添付の請求項の範囲にあるすべての実施例を含むことを意図している。
【図面の簡単な説明】
【００２３】
【図１】ゲート領域の対応する側面に追加酸化膜を備える対のＬ字形スペーサの形成後の、本開示に従う半導体デバイスの断面図を示す概略図である。
【図２】Ｌ字形スペーサを酸化膜に埋め込んだ後の、図１の半導体デバイスを表す図である。
【図３】酸化膜の一部を除去するエッチング・プロセス後の、図２の半導体デバイスを表す図である。
【図４】イオン注入領域を画成するイオン注入中の、図３の半導体デバイスを表す図である。
【図５】注入領域をアニールしてソース・ドレイン領域を画成した後の、図４の半導体デバイスを表す図である。
【図６】酸化膜の残りの部分を除去した後の、図５の半導体デバイスを表す図である。
【図７】シリサイド領域を形成後の、図６の半導体デバイスを示す図である。
【図８】応力層の堆積後の、図７の半導体を表す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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