(57)【要約】【課題】  容易に接続される機能ブロックの個数を変更でき、高速で信号伝送を行うデータ制御装置を提供する。【解決手段】  本発明におけるデータ制御装置１は、直列に接続された複数の機能ブロック装置３と、前記複数の機能ブロック装置３の初段に接続され、前記複数の機能ブロック装置３を制御する制御手段２とを備え、前記各機能ブロック３は、前段の機能ブロック装置から出力された複数の信号を１対１に受信する第一の信号受信手段４３ａと、後段の機能ブロック装置に複数の信号を１対１に送信する第一の信号送信手段４４ｂと、後段の機能ブロック装置から出力された複数の信号を１対１に受信する第二の信号受信手段４４ａと、前段の機能ブロック装置に複数の信号を１対１に送信する第二の信号送信手段４４ｂとを備え、前記複数の信号は、クロック信号５１と、データ信号５２とを含む。【選択図】      図４
2007079731.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ブロック装置が直列に接続されるデータ制御装置に用いられる機能ブロック装置であって、
前段の機能ブロック装置から出力された複数の信号を１対１に受信する第一の信号受信手段と、
後段の機能ブロック装置に複数の信号を１対１に送信する第一の信号送信手段と、
後段の機能ブロック装置から出力された複数の信号を１対１に受信する第二の信号受信手段と、
前段の機能ブロック装置に複数の信号を１対１に送信する第二の信号送信手段とを備え、
前記複数の信号は、クロック信号とデータ信号とを含む
ことを特徴とする機能ブロック装置。
【請求項２】
請求項１記載の直列に接続された複数の機能ブロック装置と、
前記複数の機能ブロック装置の初段に接続され、前記複数の機能ブロック装置を制御する制御手段とを備える
ことを特徴とするデータ制御装置。
【請求項３】
前記制御手段は、
初段の機能ブロック装置に複数の信号を１対１に送信する信号送信手段と、
初段の機能ブロック装置から出力された複数の信号を１対１に受信する信号受信手段とを備え、
初段の機能ブロック装置の第一の信号受信手段は、制御手段の信号送信手段と接続され、
初段以外の機能ブロック装置の第一の信号受信手段は、前段の第一の信号送信手段と接続され、
初段の機能ブロック装置の第二の信号送信手段は、制御手段の信号受信手段と接続され、
初段以外の機能ブロック装置の第二の信号送信手段は、前段の第二の信号受信手段と接続され、
最終段の機能ブロック装置の第一の信号送信手段から送信された複数の信号は、最終段の機能ブロック装置の第二の信号受信手段に受信される
ことを特徴とする請求項２記載のデータ制御装置。
【請求項４】
前記各機能ブロック装置は、さらに、
前記各機能ブロック装置の一方の側面に設けられた第一の接続コネクタと、
前記各機能ブロック装置の他方の側面に設けられた第二の接続コネクタとを備え、
前記各機能ブロック装置の第一の接続コネクタは、前段の機能ブロックの第二の接続コネクタに接続され、
前記各機能ブロック装置の第二の接続コネクタは、後段の機能ブロック装置の第一の接続コネクタに接続される
ことを特徴とする請求項２または３記載のデータ制御装置。
【請求項５】
前記データ制御装置は、さらに、
前記最終段の機能ブロック装置に接続される終端装置を備え、
前記最終段の機能ブロック装置の第一の信号送信手段から送信された複数の信号は、前記終端装置を介し、最終段の機能ブロック装置の第二の信号受信手段に受信される
ことを特徴とする請求項２、３または４記載のデータ制御装置。
【請求項６】
前記各機能ブロックは、さらに、
前記機能ブロックの後段に機能ブロック装置が接続されているか否かを判定する接続判定手段と、
前記接続判定手段により、前記機能ブロック装置の後段に機能ブロック装置が接続されていない判定がなされた場合に、前記機能ブロック装置の第一の信号送信手段から送信される信号を、前記機能ブロック装置の第二の信号受信手段に帰還する帰還形成手段とを備える
ことを特徴とする請求項２、３または４記載のデータ制御装置。
【請求項７】
前記複数の信号は、一定の時間周期を有し、
前記時間周期は、複数のタイムスロットを有し、
前記各タイムスロットには、各機能ブロック装置に対応する信号が置かれる
ことを特徴と請求項２、３、４、５または６記載のデータ制御装置。
【請求項８】
前記各機能ブロックは、さらに、
前記タイムスロットが、自身の機能ブロックに対応しているか否かを判定するタイムスロット判定手段と、
前記タイムスロットが前記機能ブロック装置に対応するタイムスロットでない場合、前記第一の信号受信手段が受信した信号を、前記第一の信号送信手段に中継する信号中継手段と、
前記タイムスロットが前記機能ブロック装置に割り当てられたタイムスロットである場合、前記第一の信号受信手段が受信した信号を読込む信号読込み手段と、
前記第一の信号受信手段が受信した信号の、信号伝送先の機能ブロック装置に割り当てられたタイムスロットの信号を置き換え、前記第一の信号送信手段に置き換えた信号を送る信号置換手段とを備える
ことを特徴とする請求項７記載のデータ制御装置。
【請求項９】
前記各機能ブロックは、さらに、
前記タイムスロットが前記機能ブロック装置に対応するタイムスロットでない場合、前記第二の信号受信手段が受信した信号を、前記第二の信号送信手段に中継する信号中継手段と、
前記タイムスロットが前記機能ブロック装置に割り当てられたタイムスロットである場合、前記第二の信号受信手段が受信した信号を読込む信号読込み手段と、
前記第二の信号受信手段が受信した信号の、信号伝送先の機能ブロック装置に割り当てられたタイムスロットの信号を置き換え、前記第二の信号送信手段に置き換えた信号を送る信号置換手段とを備える
ことを特徴とする請求項８記載のデータ制御装置。
【請求項１０】
請求項１〜９記載のデータ制御装置は、プログラマブルロジックコントローラ（ＰＬＣ）またはプログラマブルコントローラ（ＰＣ）である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ制御装置に関し、特に、複数の機能ブロック装置が連結して構成されるデータ制御装置に関する。
【背景技術】
【０００２】
複数の機能ブロック装置を組み合わせることで、任意の機能を持つ電子機器を形成するデータ制御装置として、プログラマブルコントローラ（ＰＣ）またはプログラマブルロジックコントローラ（ＰＬＣ）等がある。プログラマブルコントローラ（ＰＣ）またはプログラマブルロジックコントローラ（ＰＬＣ）は、工場等での機械または装置のシーケンス制御等に用いられている。
【０００３】
従来のデータ制御装置では、図１４に示す構成が用いられている。
図１４に示すデータ制御装置は、カードフレーム９１と、バックプレーン９２と、カードユニット９３とを備える。バックプレーン９２は、カードユニット９３が接続されるコネクタ９４を備える。
【０００４】
従来のデータ制御装置は、図１４に示すように、バックプレーン９２に複数のカードユニット９３が接続される。そのため、各カードユニット９３に対する信号伝送は、バスを用いて行われる。すなわち、一つの信号ラインに対し複数のカードユニット９３が接続された状態となる。このため、各信号ラインの負荷が増加し、信号伝送の高速化が困難であるという問題がある。なお、バックプレーン９２の代わりにマザーボード等も用いられる。また、カードユニット９３の代わりにドーダーボード等の任意の機能を有する機能ブロック装置が用いられる。
【０００５】
上記問題を解決する方法として、シリアルバスを用いた方法が提案されている（例えば、特許文献１）。
【０００６】
図１５は、従来のシリアルバスを用いたプルグラマブルコントローラの構成を示す図である。図１５に示すように、複数のモジュール１０１〜１０６に対し、シリアルに信号ラインが接続され、シリアルリンクバス１０７を形成している。これにより、各モジュール間の一つの信号ラインに対し一つのモジュールのみが接続されるので、各信号ラインの負荷を軽減することができる。
【特許文献１】特開平１１−３３８５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のシリアルバスを用いたデータ制御装置は、各モジュール間での信号伝送を非同期で行っている。そのため、信号伝送の時に、これから信号伝送を開始することを示すコード等を送る必要がある。これにより、受信時にはコードの検出、送信時にはコードの付加が必要である。よって、高速に信号伝送を行えないという問題がある。
【０００８】
また、図１４に示す従来のデータ制御装置では、バックプレーン９２に複数のカードユニット９３を接続する。このため、接続するカードユニット９３の個数には制限がある。また、接続するカードユニット９３の個数の制限を越えて、カードユニット９３を接続する場合には、カードフレーム９１およびバックプレーン９２を変更しなくてはならない。すなわち、複数種類のカードフレーム９１およびバックプレーン９２を用意する必要がある。よって、接続するカードユニット９３の個数を変更するのに手間がかかるという問題がある。
【０００９】
そこで、本発明は、容易に接続される機能ブロック装置の個数を変更でき、高速で信号伝送を行うデータ制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る機能ブロック装置は、複数の機能ブロック装置が直列に接続されるデータ制御装置に用いられる機能ブロック装置であって、前段の機能ブロック装置から出力された複数の信号を１対１に受信する第一の信号受信手段と、後段の機能ブロック装置に複数の信号を１対１に送信する第一の信号送信手段と、後段の機能ブロック装置から出力された複数の信号を１対１に受信する第二の信号受信手段と、前段の機能ブロック装置に複数の信号を１対１に送信する第二の信号送信手段とを備え、前記複数の信号は、クロック信号とデータ信号とを含む。
【００１１】
これにより、本発明における機能ブロック装置をデータ制御装置に用いることで、各機能ブロック装置の間での信号伝送を同期制御することができる。よって、従来のデータ制御装置で必要であった、信号伝送の開始を示すコード等を送る必要がない。これにより、高速で信号伝送を行うことができる。また、本発明における機能ブロック装置を用いたデータ制御装置は、複数の機能ブロック装置を任意の個数直列に接続することができる。よって、本発明におけるデータ制御装置は、従来のデータ制御装置で必要であった各カードユニット９３を接続するためのバックプレーン９２を必要としない。これにより、任意の個数の機能ブロック装置を簡単に接続することができる。よって、接続する機能ブロック装置の個数を簡単に変更することができる。
【００１２】
また、上記目的を達成するために、本発明に係るデータ制御装置は、直列に接続された複数の前記機能ブロック装置と、複数の前記機能ブロック装置の初段に接続され、複数の前記機能ブロック装置を制御する制御手段とを備えてもよい。
【００１３】
これにより、本発明におけるデータ制御装置は、制御手段および各機能ブロック装置の間での信号伝送を同期制御することができる。よって、従来のデータ制御装置で必要であった、信号伝送の開始を示すコード等を送る必要がない。これにより、高速で信号伝送を行うことができる。また、本発明におけるデータ制御装置は、複数の機能ブロック装置を任意の個数直列に接続することができる。よって、本発明におけるデータ制御装置は、従来のデータ制御装置で必要であった各カードユニット９３を接続するためのバックプレーン９２を必要としない。これにより、任意の個数の機能ブロック装置を簡単に接続することができる。よって、接続する機能ブロック装置の個数を簡単に変更することができる。
【００１４】
また、前記制御手段は、初段の機能ブロック装置に複数の信号を１対１に送信する信号送信手段と、初段の機能ブロック装置から出力された複数の信号を１対１に受信する信号受信手段とを備え、初段の機能ブロック装置の第一の信号受信手段は、制御手段の信号送信手段と接続され、初段以外の機能ブロック装置の第一の信号受信手段は、前段の第一の信号送信手段と接続され、初段の機能ブロック装置の第二の信号送信手段は、制御手段の信号受信手段と接続され、初段以外の機能ブロック装置の第二の信号送信手段は、前段の第二の信号受信手段と接続され、最終段の機能ブロック装置の第一の信号送信手段から送信された複数の信号は、最終段の機能ブロック装置の第二の信号受信手段に受信されてもよい。
【００１５】
これにより、本発明におけるデータ制御装置の大きさは、接続された機能ブロック装置の大きさで決まる。従来のデータ制御装置は、カードフレーム９１およびバックプレーン９２の大きさでデータ制御装置の大きさが決まっていた。つまり、カードユニット９３をカードフレーム９１およびバックプレーン９２に接続できる個数の最大数接続していない場合、カードユニット９３が接続されていない領域は、必要のない領域になっていた。一方、本発明におけるデータ制御装置は、接続された機能ブロック装置の大きさで決まるので、データ制御装置の大きさを必要最小限に抑えることができる。さらに、本発明におけるデータ制御装置は、一つの送信信号に対し、一つの受信手段のみが接続される構成をもつ。これにより、各信号の負荷が軽減される。よって、高速に信号伝送を行うことができる。また、各端子における負荷がほぼ等しくなるので、各信号の遅延を考慮する必要がない。よって、各信号の制御を容易に行うことができる。
【００１６】
また、前記各機能ブロック装置は、さらに、前記各機能ブロック装置の一方の側面に設けられた第一の接続コネクタと、前記各機能ブロック装置の他方の側面に設けられた第二の接続コネクタとを備え、前記各機能ブロック装置の第一の接続コネクタは、前段の機能ブロックの第二の接続コネクタに接続され、前記各機能ブロック装置の第二の接続コネクタは、後段の機能ブロック装置の第一の接続コネクタに接続されてもよい。
【００１７】
これにより、配線長を最短で形成することができるので、各信号の負荷が軽減される。よって、本発明におけるデータ制御装置は、高速に信号伝送を行うことができる。
【００１８】
また、前記データ制御装置は、さらに、前記最終段の機能ブロック装置に接続される終端装置を備え、前記最終段の機能ブロック装置の第一の信号送信手段から送信された複数の信号は、前記終端装置を介し、最終段の機能ブロック装置の第二の信号受信手段に受信されてもよい。
【００１９】
また、前記各機能ブロックは、さらに、前記機能ブロックの後段に機能ブロック装置が接続されているか否かを判定する接続判定手段と、前記接続判定手段により、前記機能ブロック装置の後段に機能ブロック装置が接続されていない判定がなされた場合に、前記機能ブロック装置の第一の信号送信手段から送信される信号を、前記機能ブロック装置の第二の信号受信手段に帰還する帰還形成手段とを備えてもよい。
【００２０】
これにより、前記終端装置を用いることなく、信号伝送経路としてループを形成することができる。よって、終端装置の大きさの分だけデータ制御装置の大きさを小さくできる。また、自動的に最終段の機能ブロック装置に折り返しループが形成せれるので、データ制御装置の設計を容易に行うことができる。
【００２１】
また、前記複数の信号は、一定の時間周期を有し、前記時間周期は、複数のタイムスロットを有し、前記各タイムスロットには、各機能ブロック装置に対応する信号が置かれてもよい。
【００２２】
これにより、信号の一定の時間周期において各機能ブロック装置が使用するタイムスロットを決め信号伝送を行う。よって、各機能ブロック装置が使用するデータを容易に制御することができる。さらに、信号伝送量の多い機能ブロック装置に対して、使用するタイムスロットを広くとり、信号伝送量の少ない機能ブロック装置に対しては、使用するタイムスロットを狭くすることができる。よって、信号伝送速度の異なる複数の機能ブロック装置を使用する場合でも、各機能ブロック装置に使用するタイムスロットの大きさを変更することで効率良く、信号を伝送することができる。
【００２３】
また、前記各機能ブロックは、さらに、前記タイムスロットが、自身の機能ブロックに対応しているか否かを判定するタイムスロット判定手段と、前記タイムスロットが前記機能ブロック装置に対応するタイムスロットでない場合、前記第一の信号受信手段が受信した信号を、前記第一の信号送信手段に中継する信号中継手段と、前記タイムスロットが前記機能ブロック装置に割り当てられたタイムスロットである場合、前記第一の信号受信手段が受信した信号を読込む信号読込み手段と、前記第一の信号受信手段が受信した信号の、信号伝送先の機能ブロック装置に割り当てられたタイムスロットの信号を置き換え、前記第一の信号送信手段に置き換えた信号を送る信号置換手段とを備えてもよい。
【００２４】
また、前記各機能ブロックは、さらに、前記タイムスロットが前記機能ブロック装置に対応するタイムスロットでない場合、前記第二の信号受信手段が受信した信号を、前記第二の信号送信手段に中継する信号中継手段と、前記タイムスロットが前記機能ブロック装置に割り当てられたタイムスロットである場合、前記第二の信号受信手段が受信した信号を読込む信号読込み手段と、前記第二の信号受信手段が受信した信号の、信号伝送先の機能ブロック装置に割り当てられたタイムスロットの信号を置き換え、前記第二の信号送信手段に置き換えた信号を送る信号置換手段とを備えてもよい。
【００２５】
これにより、本発明におけるデータ制御装置は、信号の伝送経路が最終段の機能ブロック装置まで行き折り返すループを形成する。これにより、どの機能ブロック装置間であっても、信号の伝送を１サイクルで行うことができる。よって、高速で信号伝送を行うことができる。
【００２６】
また、データ制御装置は、プログラマブルロジックコントローラ（ＰＬＣ）またはプログラマブルコントローラ（ＰＣ）であってもよい。
【発明の効果】
【００２７】
本発明は、接続される機能ブロック装置の個数を容易に変更でき、高速で信号伝送を行うデータ制御装置を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係るデータ制御装置の実施の形態について、図面を参照しながら詳細に説明する。
【００２９】
（実施の形態１）
まず、本実施の形態におけるデータ制御装置の構成について説明する。
【００３０】
図１は、本実施の形態におけるデータ制御装置の外観を示す斜視図である。
図１に示すデータ制御装置１は、接続する機能ブロック装置（以下、「機能ブロック」と呼ぶ。）の種類および個数を変更することで、種々な機能を有する装置を構成することができる。また、各機能ブロックを接続するためにバックプレーン９２またはマザーボード等を必要としない。よって、容易に機能ブロックの個数を変更することができる。
【００３１】
図１に示すように、データ制御装置１は、制御装置２と、機能ブロック３および４と、終端装置５とを備える。
【００３２】
制御装置２は、機能ブロック３および４の制御を行うＣＰＵモジュール等である。制御装置２は、機能ブロック３と接続される。
【００３３】
機能ブロック３および４は、種々な機能を有するブロックである。例えば、機能ブロック３および４は、記憶素子、通信モジュール、画像処理モジュールまたは音声処理モジュール等である。機能ブロック４は、機能ブロック３および終端装置５と接続される。また、機能ブロック３および４は、従来におけるカードユニットおよびドーターボード等に対応する。
【００３４】
終端装置５は、機能ブロック４より出力された信号を受け取り、受け取った信号を機能ブロック４に出力する。
【００３５】
図２は、機能ブロック３の図１における右上方向からの斜視図である。
図３は、機能ブロック３の図１における左上方向からの斜視図である。
【００３６】
図２に示すように、機能ブロック３は、機能ブロック３の側面の一方に連結コネクタ８を備える。また、図３に示すように、機能ブロック３は、機能ブロック３の側面の他方（連結コネクタ８を有する側面と逆方向の側面）に連結コネクタ９を備える。なお、機能ブロック４も機能ブロック３と同様に連結コネクタ８および９を備える。また、制御装置２は、図２と同様に、制御装置２の側面（図１の右方向）に連結コネクタ８を備える。また、終端装置５は、図３と同様に、終端装置５の側面（図１の左方向）に連結コネクタ９を備える。
【００３７】
データ制御装置１は、制御装置２、機能ブロック３、機能ブロック４および終端装置５が有する連結コネクタ８および９を接続することにより、制御装置２、機能ブロック３、機能ブロック４および終端装置５をそれぞれ接続する。すなわち、制御装置２の連結コネクタ８と機能ブロック３の連結コネクタ９が接続される。機能ブロック３の連結コネクタ８と機能ブロック４の連結コネクタ９が接続される。機能ブロック４の連結コネクタ８と終端装置５の連結コネクタ９が接続される。また、接続された連結コネクタ８および９を介し、制御装置２、機能ブロック３、機能ブロック４および終端装置５の間で信号の受け渡しが行われる。このように、データ制御装置１は、ビルディングブロック方式によって、任意な機能ブロックを任意な個数だけ接続してシステム構築できる。
【００３８】
以上の構成により、本実施の形態におけるデータ制御装置１は、従来のデータ制御装置で必要であった各機能ブロックを接続するためのバックプレーン９２またはマザーボード等を必要としない。これにより、任意の個数の機能ブロックを簡単に接続することができる。また、データ制御装置１の大きさは接続された機能ブロックの大きさで決まる。よって、データ制御装置１の大きさを必要最小限に抑えることができる。
【００３９】
図４は、図１に示すデータ制御装置１のブロック構成を示す図である。
図４に示すように、制御装置２、機能ブロック３、機能ブロック４および終端装置５が電気的に直列に接続される。
【００４０】
制御装置２と機能ブロック３との間で信号１１、１６、２１および２６の受け渡しが行われる。同様に、機能ブロック３と機能ブロック４との間で信号１２、１５、２２および２５の受け渡しが行われる。機能ブロック４と終端装置５との間で信号１３、１４、２３および２４の受け渡しが行われる。また、信号１１〜１６および２１〜２６は、連結コネクタ８および９を介して、制御装置２と機能ブロック３との間、機能ブロック３と機能ブロック４との間、および、機能ブロック４と終端装置５との間で受け渡しが行われる。
【００４１】
図５は、図４に示す制御装置２のブロック構成を示す図である。
図５に示すように、制御装置２は、構成制御部３１と、機能制御部３２と、信号受信部３３ａおよび３４ａと、信号送信部３３ｂおよび３４ｂとを備える。
【００４２】
構成制御部３１は、機能ブロック３および４にアクセスし、各機能ブロックより送られてきた識別ＩＤより、各機能ブロックの機能、および、何個の機能ブロックが接続されている等を判定する構成認証動作を行う。
【００４３】
機能制御部３２は、機能ブロック３および４の制御を行う。
信号受信部３３ａは、機能ブロック３から送信された信号を受信し、構成制御部３１に送る。
【００４４】
信号受信部３４ａは、機能ブロック３から送信された信号を受信し、機能制御部３２に送る。
【００４５】
信号送信部３３ｂは、構成制御部３１から出力された信号を機能ブロック３に送信する。
【００４６】
信号送信部３４ｂは、機能制御部３２から出力された信号を機能ブロック３に送信する。
【００４７】
図６は、図４に示す機能ブロック３のブロック構成を示す図である。
図６に示す機能ブロック３は、構成格納部４１と、機能部４２と、信号受信部４３ａ、４４ａ、４５ａおよび４６ａと、信号送信部４３ｂ、４４ｂ、４５ｂおよび４６ｂとを備える。
【００４８】
構成格納部４１は、機能ブロック３の備える機能および端子情報等を示す、識別ＩＤ等を格納する。
【００４９】
機能部４２は、各機能ブロックの有する機能を実行する。例えば、各機能ブロックが有する機能は、信号記憶機能、通信機能、画像処理機能または音声処理機能等である。また、機能部４２は、隣接する機能ブロックまたは制御装置２から入力された信号の中継、読込み、および、隣接する機能ブロックまたは制御装置２へ出力する信号の置き換え等を判定する。機能部４２は、前記判定に従い、信号の中継、信号の読み込み、および、信号の置き換え等を行う。
【００５０】
信号受信部４３ａは、前段に接続されている制御装置２から送信された複数の信号を受信し、構成格納部４１に送る。
【００５１】
信号受信部４４ａは、後段に接続されている機能ブロック４から送信された信号を受信し、構成格納部４１に送る。
【００５２】
信号受信部４５ａは、前段に接続されている制御装置２から送信された信号を受信し、機能部４２に送る。
【００５３】
信号受信部４６ａは、後段に接続されている機能ブロック４から送信された信号を受信し、機能部４２に送る。
【００５４】
信号送信部４３ｂは、構成格納部４１から出力された信号を前段に接続されている制御装置２に送信する。
【００５５】
信号送信部４４ｂは、構成格納部４１から出力された信号を後段に接続されている機能ブロック４に送信する。
【００５６】
信号送信部４５ｂは、機能部４２から出力された信号を前段に接続されている制御装置２に送信する。
【００５７】
信号送信部４６ｂは、機能部４２から出力された信号を後段に接続されている機能ブロック４に送信する。
【００５８】
機能ブロック４は、図６に示す機能ブロック３と同様のブロック構成であり、説明は省略する。
【００５９】
機能ブロック４の信号送信部４４ｂから送信された信号１３は、終端装置５を介し、機能ブロック４の信号受信部４４ａに受信される。同様に、機能ブロック４の信号送信部４６ｂから送信された信号２３は、終端装置５を介し、機能ブロック４の信号受信部４６ａに受信される。
【００６０】
このように、データ制御装置１は、図４に示すように、信号伝送経路が折り返しループを形成する特徴をもつ。すなわち、制御装置２より出力された信号１１は、機能ブロック３および機能ブロック４を介し、信号１３として終端装置５に送られる。終端装置５は、信号１３を折り返し、信号１４として機能ブロック４に出力する。終端装置５より出力された信号１４は、機能ブロック４および機能ブロック３を介し、制御装置２に送られる。このように、制御装置２より出力された信号は、機能ブロック３、機能ブロック４、終端装置５、機能ブロック４および機能ブロック３の順に構成される折り返しループ経路を伝送される。つまり、制御装置２から送信された信号は、機能ブロック３および４を２度通過し、制御装置２に戻ってくる。同様に、信号２１〜２６が伝送される経路も折り返しループを構成する。
【００６１】
また、データ制御装置１は、一つの送信された信号に対し、一つの受信部のみが接続される構成をもつ。つまり、各信号が１対１で接続される。例えば、信号１１は、制御装置２の信号送信部３３ｂから送信され、機能ブロック３の信号受信部４３ａに１対１に受信される。また、データ制御装置１は、伝送する信号を連結コネクタ８および９を介し接続するので、配線長も最短で形成することができる。これらより、伝送経路の浮遊容量を削減し、インピーダンスマッチングが容易になるので、信号の高速伝送が可能となる。
【００６２】
次に、本実施の形態におけるデータ制御装置１に用いられる、伝送信号の形式について説明する。
【００６３】
図７は、データ制御装置１の信号伝送に用いられる信号１１の一例を示す図である。なお、信号１２〜１６および２１〜２６も同様の構成である。
【００６４】
図７に示すように、信号１１は、クロック５１と、制御信号５２と、データ５３とを有する。
【００６５】
例えば、図７に示すように、１サイクルを１６クロックとする。ここで、１サイクルとは、データ制御装置１に用いられる信号処理の基準となる一定の時間周期であり、例えば、１２５μｓｅｃである。
【００６６】
制御信号５２は、機能ブロック３および機能ブロック４の動作を制御する信号であり、１ビットまたは複数ビットからなる。機能ブロック３および機能ブロック４は、制御信号５２により、データ５３の中継、受信および書き換え等の動作を行う。
【００６７】
データ５３は、制御装置２、機能ブロック３および機能ブロック４に送られるデータ信号であり、１ビットまたは複数ビットからなる。
【００６８】
データ制御装置１は、信号の１サイクルを複数のタイムスロットに分割し信号伝送を行う。各タイムスロットには、各機能ブロックに対応する信号が置かれる。例えば、１サイクルにおいて、最初の４クロックを機能ブロック３に対応するタイムスロットとし、次の４クロックを機能ブロック４に対応するタイムスロットとして使用する。すなわち、機能ブロック３は、制御信号５２の制御コードＡ５４により、データ５３のデータＡ５６を読込む。機能ブロック４は、制御信号５２の制御コードＢ５５により、データ５３のデータＢ５７を読込む。このような信号伝送方法をもちいることで、各機能ブロックが使用するデータを容易に制御することができる。
【００６９】
また、データ制御装置１は、上述したように、一つの出力信号に対し、一つの受け手のみが接続される構成をもつ。これにより、各端子における負荷がほぼ等しくなるので、各信号の遅延を考慮する必要がない。すなわち、クロック５１と、制御信号５２およびデータ５３とに生じる遅延は少ない。よって、各信号の制御を容易に行うことができる。
【００７０】
また、図７では、機能ブロック３および４に対応するタイムスロットは共に４クロックであるが、各機能ブロックに対応するタイムスロットは同じクロック数である必要はない。例えば、機能ブロック３が６クロック使用し、機能ブロック４が２クロック使用してもよい。つまり、信号伝送量の多い機能ブロックに対して、使用するタイムスロットを広くとり、信号伝送量の少ない機能ブロックに対しては、使用するタイムスロットを狭くすることができる。これにより、信号伝送速度の異なる複数の機能ブロックを使用する場合でも、各機能ブロックに使用するタイムスロットのクロック数を変更することで効率良く、信号を伝送することができる。
【００７１】
次に、本実施の形態におけるデータ制御装置１の動作を説明する。
図８は、データ制御装置１における接続された機能ブロックの構成認証動作のフローチャートである。以下、図７および図８を用いて、データ制御装置１における接続された機能ブロックの構成認証動作を説明する。
【００７２】
まず、制御装置２の構成制御部３１より、機能ブロック３および４にアクセスが行われる(Ｓ１)。すなわち、構成制御部３１は、制御信号５２の制御コードＡ５４に、機能ブロック３が機能ブロック３の構成格納部４１に格納している識別ＩＤを出力する命令を出力する。構成制御部３１は、制御信号５２の制御コードＢ５５に、機能ブロック４が機能ブロック４の構成格納部４１に格納している識別ＩＤを出力する命令を出力する。
【００７３】
上記命令に従い、各機能ブロック３および４は、指定されたタイムスロットに識別ＩＤを示す信号を出力する（Ｓ２）。すなわち、機能ブロック３は、データＡ５６に機能ブロック３の識別ＩＤを出力する。機能ブロック４は、データＢ５７に機能ブロック４の識別ＩＤを出力する。
【００７４】
構成制御部３１は、各ブロックより出力された識別ＩＤを読込む。構成制御部３１は、読込んだ識別ＩＤと、構成制御部３１が格納しているテーブルとから、各機能ブロックの機能（端子情報、信号伝送速度および処理機能等）を判定する。ここで、前記テーブルには、識別ＩＤに対する機能ブロックの機能を示す情報が含まれている。また、構成制御部３１は、接続された機能ブロックの個数を判定する（Ｓ３）。構成制御部３１は、各機能ブロックの機能の判定結果より、各機能ブロックに対応するタイムスロットの割り当てを行う。
【００７５】
構成制御部３１は、割り当てたタイムスロットの情報を、機能ブロック３および４の構成格納部４１および制御装置２の機能制御部３２に出力する（Ｓ４）。
【００７６】
以上の動作より、接続された各機能ブロックの機能および個数が判定される。また、判定結果より、各機能ブロックに対応するタイムスロットの割り当てが行われる。
【００７７】
図９は、各機能ブロックの信号受信動作を示すフローチャートである。
図１０は、データ制御装置１を伝送される信号の一例を示した図である。
【００７８】
図９および図１０を用いて、制御装置２から機能ブロック３に信号を伝送する動作を説明する。なお、制御装置２から機能ブロック３に信号１Ａ６１が伝送されるとする。
【００７９】
まず、制御装置２は、機能ブロック３に対応するタイムスロットにデータ１Ａ６１を出力する。また、制御装置２は、機能ブロック４に対応するタイムスロットにデータ１Ｂ６２を出力する。また、データ１Ａ６１の制御信号５２には受信命令が含まれる。
【００８０】
機能ブロック３の機能部４２は、送られてきた信号２１が自身の機能ブロック３に対応するタイムスロットであるか否かを判定する（Ｓ１１）。データ１Ａ６１は、機能ブロック３に対応するタイムスロットなので（Ｓ１１でＹｅｓ）、機能ブロック３の機能部４２は、データ１Ａ６１に受信命令が含まれているか否かを判定する（Ｓ１２）。受信命令が含まれているので（Ｓ１２でＹｅｓ）、機能ブロック３の機能部４２は、データ１Ａ６１を読込む（Ｓ１３）。すなわち、機能ブロック３の機能部４２は、機能ブロック３の信号受信手段４５ａが受信した信号を読込む。機能ブロック３は、送られてきた信号２１のデータ１Ａ６１を信号２２として出力する（Ｓ１４）。また、データ１Ｂ６２は、機能ブロック３に対応するタイムスロットではないので（Ｓ１１でＮｏ）、機能ブロック３は、送られてきた信号２１のデータ１Ｂ６２を中継し、信号２２として出力する（Ｓ１４）。すなわち、機能ブロック３の機能部４２は、機能ブロック３の信号受信部４５ａが受信した信号を、機能ブロック３の信号送信手段４６ｂに中継する。
【００８１】
機能ブロック４の機能部４２は、送られてきた信号２２が自身の機能ブロック４に対応するタイムスロットであるか否かを判定する（Ｓ１１）。データ１Ａ６１は、機能ブロック４に対応するタイムスロットではないので（Ｓ１１でＮｏ）、機能ブロック４は、送られてきた信号２２のデータ１Ａ６１を中継し、信号２３として出力する（Ｓ１４）。また、データ１Ｂ６２は、機能ブロック４に対応するタイムスロットなので（Ｓ１１でＹｅｓ）、機能ブロック４の機能部４２は、データ１Ｂ６２に受信命令が含まれているか否かを判定する（Ｓ１２）。受信命令が含まれていないので（Ｓ１２でＮｏ）、機能ブロック４は、送られてきた信号２２のデータ１Ｂ６２を中継し、信号２３として出力する（Ｓ１４）。
【００８２】
上記動作により、制御装置２より出力されたデータ１Ａ６１を機能ブロック３に伝送することができる。
【００８３】
図１１は、各機能ブロックの信号送信動作を示すフローチャートである。
図１０および図１１を用いて、機能ブロック４から機能ブロック３に信号伝送を行う動作について説明する。機能ブロック４から出力されたデータ３Ａ６４が機能ブロック３に伝送されるとする。また、以下の説明において、受信動作についての詳細な説明は、上述の説明と重複するので省略する。
【００８４】
制御装置２は、信号２１の機能ブロック３に対応するタイムスロットにデータ２Ａ６３を出力する。また、データ２Ａ６３の制御信号５２には、機能ブロック４に対する送信命令が含まれる。信号２１は、機能ブロック３を介し信号２２として出力される。
【００８５】
機能ブロック４の機能部４２は、送られてきた信号２２に、自身の機能ブロック４に対する送信命令が含まれているか否かを判定する（Ｓ２１）。データ３Ａ６４には、機能ブロック４に対する送信命令が含まれているので（Ｓ２１でＹｅｓ）、機能ブロック４の機能部４２は、データ２Ａ６３をデータ３Ａ６４に置き換える（Ｓ２２）。すなわち、機能ブロック４の機能部４２は、機能ブロック４の信号受信手段４５ａが受信した信号の、信号伝送先の機能ブロック３に割り当てられたタイムスロットの信号を置き換え、機能ブロック４の信号送信手段４６ｂに置き換えた信号を送る。また、データ３Ａ６４には、機能ブロック３に対する受信命令が含まれる。機能ブロック４は、置き換えたデータ３Ａ６４を信号２３として出力する（Ｓ２３）。また、データ２Ｂ６５には、機能ブロック４に対する送信命令が含まれていないので（Ｓ２１でＮｏ）、機能ブロック４は、送られてきた信号２２のデータ２Ｂ６５を中継し、信号２３として出力する（Ｓ２３）。
【００８６】
信号２３は、終端装置５および機能ブロック４を介し信号２５として、機能ブロック３に送られる。
【００８７】
機能ブロック３は、信号２５の機能ブロック３に対応するタイムスロットのデータ３Ａ６４を受信する。
【００８８】
上記動作により、機能ブロック４より出力されたデータ３Ａ６４を機能ブロック３に伝送することができる。例えば、図１５に示す従来の方法では、上記動作（信号の送信および受信）を行うためには２回の非同期動作（送信動作および受信動作）が必要となる。一方、本実施の形態におけるデータ制御装置１では、上記動作を１サイクルで行うことができる。すなわち、信号の伝送経路が終端装置５を介して折り返すループを形成することにより、どの機能ブロック間であっても、信号の伝送を１サイクルで行うことができる。よって、高速で信号伝送を行うことができる。
【００８９】
また、本実施の形態におけるデータ制御装置１は、各機能ブロックおよび制御装置２との間における信号伝送を同期して行うことができる。これにより、従来のデータ制御装置で必要であった、信号伝送の開始を示すコード等を送る必要がない。これにより、高速で信号伝送を行うことができる。また、種々の機能を有するデータ制御装置１を、容易に制御することができる。
【００９０】
以上より、本実施の形態におけるデータ制御装置１は、従来のデータ制御装置で必要であった各機能ブロックを接続するためのバックプレーン９２またはマザーボード等を必要としない。これにより、任意の個数の機能ブロックを簡単に接続することができる。また、データ制御装置１の大きさは接続された機能ブロックの大きさで決まる。よって、データ制御装置１の大きさを必要最小限に抑えることができる。
【００９１】
また、本実施の形態におけるデータ制御装置１は、各機能ブロックおよび制御装置２との間における信号伝送を同期して行うことができる。これにより、従来のデータ制御装置で必要であった、信号伝送の開始を示すコード等を送る必要がない。これにより、高速で信号伝送を行うことができる。また、種々の機能を有するデータ制御装置１を、容易に制御することができる。
【００９２】
また、本実施の形態におけるデータ制御装置１は、信号の１サイクルにおいて各機能ブロックが使用する領域を決め信号伝送を行う。これにより、各機能ブロックが使用するデータを容易に制御することができる。
【００９３】
また、本実施の形態におけるデータ制御装置１は、一つの出力信号に対し、一つの受け手のみが接続される構成をもつ。また、配線長も最短で形成することができる。これらより、各信号の負荷が軽減される。よって、高速に信号伝送を行うことができる。また、各端子における負荷がほぼ等しくなるので、各信号の遅延を考慮する必要がない。よって、各信号の制御を容易に行うことができる。
【００９４】
また、本実施の形態におけるデータ制御装置１は、信号伝送量の多い機能ブロックに対して、使用するタイムスロットを広くとり、信号伝送量の少ない機能ブロックに対しては、使用するタイムスロットを狭くすることができる。よって、信号伝送速度の異なる複数の機能ブロックを使用する場合でも、各機能ブロックに使用するタイムスロットのクロック数を変更することで効率良く、信号を伝送することができる。
【００９５】
また、本実施の形態におけるデータ制御装置１は、信号の伝送経路が終端装置５を介して折り返すループを形成する。これにより、どの機能ブロック間であっても、信号の伝送を１サイクルで行うことができる。よって、高速で信号伝送を行うことができる。
【００９６】
なお、上記説明では、機能ブロックは２個としているが、機能ブロックの数はこれに限らない。また、機能ブロック数が増えた場合には、伝送される信号に新たな機能ブロックが使用するタイムスロットが作成される。
【００９７】
また、１サイクルのクロック数を１６としているが、１サイクルのクロック数はこれに限らない。また、１サイクルを１２５μｓとしているがこれに限らない。
【００９８】
また、上記説明では、各機能ブロックに対するタイムスロットを４クロックとしているが、クロック数はこれに限らない。
【００９９】
また、連結コネクタ８および９は、図２および図３に示す形状を用いているが、各機能ブロックを電気的に接続する構成であればこれに限らない。
【０１００】
また、図１において、箱状の形状の終端装置５を用いているが、形状はこれに限らない。例えば、終端装置５は、機能ブロック４の連結コネクタ８に嵌合するコネクタでもよい。
【０１０１】
また、信号伝送に用いる信号として、図７に示すように、クロック５１、制御信号５１およびデータ５３を示したが、これに加えタイミングパルス等を用いてもよい。また、制御信号５１の代わりにタイミングパルスのみを用いてもよい。
【０１０２】
また、信号伝送に制御信号５１を用いているが、制御信号５１を用いず、タイムスロットに読み出しおよび置き換えを割り当て用いてもよい。すなわち、各タイムスロットは、対応する機能ブロックおよび動作に割り当てられる。
【０１０３】
また、１サイクルを複数のタイムスロットに対応する機能ブロックを割り当て、信号伝送の制御を行っているが、タイムスロットを分割せず、制御信号５２に送信および受信を行う機能ブロックの情報を加えてもよい。
【０１０４】
（実施の形態２）
実施の形態１におけるデータ制御装置１では、信号を伝送するループ経路を形成するために、終端装置５が必要である。そのため、任意の機能を有するデータ制御装置１を設計する場合、常に終端装置５を組み込まなくてはならない。これにより、データ制御装置１の大きさが大きくなる問題がある。また、データ制御装置１の設計に手間がかかるという問題がある。実施の形態２では、終端装置５を必要としない、データ制御装置１について説明する。
【０１０５】
図１２は、実施の形態２におけるデータ制御装置１の構成を示すブロック図である。図１２に示すデータ制御装置１は、終端装置５を有さない点が、実施の形態１におけるデータ制御装置１と異なる。
【０１０６】
図１３は、図１２における機能ブロック６の構成を示すブロック図である。なお、図６と同様の要素には同様の符号が付しており、詳しい説明は省略する。
【０１０７】
図１３に示す、機能ブロック６は、構成格納部４１と、機能部４２と、信号受信部４３ａ、４４ａ、４５ａおよび４６ａと、信号送信部４３ｂ、４４ｂ、４５ｂおよび４６ｂと、接続判定部８１と、ループ形成部８２および８３とを備える。
【０１０８】
接続判定部８１は、機能ブロック６の後段（制御装置２が接続されている方向の逆の方向）に、機能ブロックが接続されているか否かを判定する。また、判定した結果をループ形成部８２および８３に送る。
【０１０９】
ループ形成部８２は、接続判定部８１により機能ブロック６の後段に機能ブロックが接続されていない判断がなされた場合に、信号送信部４４ｂから送信された信号を、信号受信部４４ａに帰還する。
【０１１０】
ループ形成部８３は、接続判定部８１により機能ブロック６の後段に機能ブロックが接続されていない判断がなされた場合に、信号送信部４６ｂから送信された信号を、信号受信部４６ａに帰還する。
【０１１１】
よって、機能ブロック６は、機能ブロック６の後段に、機能ブロックが接続されている場合には、図６に示す機能ブロック３と同様に、信号送信部４４ｂおよび４６ｂより出力された信号を、後段の機能ブロックに出力する。また、機能ブロック６の後段に、機能ブロックが接続されていない場合には、信号送信部４４ｂおよび４６ｂより出力された信号は、ループ形成部８２および８３により形成されたループ経路を介し、信号受信部４４ａおよび４６ａに入力される。
【０１１２】
以上の構成により、実施の形態２におけるデータ制御装置１は、終端装置５を用いることなく、信号伝送経路としてループを形成することができる。よって、データ制御装置１の大きさを小さくできる。また、自動的に後段に機能ブロックが接続されているか否かを判定し、接続されていない場合には折り返しループ経路を形成する。よって、データ制御装置１の設計を容易に行うことができる。
【産業上の利用可能性】
【０１１３】
本発明は、データ制御装置に適用でき、特に工業用電子機器、デジタルＡＶ応用機器、有線、無線および衛星通信機器等の複数の機能ブロック装置が連結して構成されるデータ制御装置に適用できる。
【図面の簡単な説明】
【０１１４】
【図１】実施の形態１におけるデータ制御装置の斜視図である。
【図２】機能ブロック３の斜視図である。
【図３】機能ブロック３の斜視図である。
【図４】実施の形態１におけるデータ制御装置のブロック図である。
【図５】制御装置２のブロック図である。
【図６】実施の形態１における機能ブロック３のブロック図である。
【図７】伝送される信号のタイミングチャートである。
【図８】接続された機能ブロックの構成認証動作のフローチャートである。
【図９】各機能ブロックの信号受信動作を示すフローチャートである。
【図１０】伝送される信号のタイミングチャートである。
【図１１】各機能ブロックの信号送信動作を示すフローチャートである。
【図１２】実施の形態２におけるデータ制御装置のブロック図である。
【図１３】実施の形態２における機能ブロック６のブロック図である。
【図１４】従来のデータ制御装置の斜視図である。
【図１５】従来のシリアルバスを用いたデータ制御装置の構成を示す図である。
【符号の説明】
【０１１５】
１  データ制御装置
２  制御装置
３、４、６、７  機能ブロック
５  終端装置
８、９  接続コネクタ
１１〜１６、２１〜２６  信号
３１  構成制御部
３２  機能制御部
３３ａ、３４ａ、４３ａ〜４６ａ  信号受信部
３３ｂ、３４ｂ、４３ｂ〜４６ｂ  信号送信部
４１  構成格納部
４２  機能部
５１  クロック
５２  制御信号
５３  データ
８１  接続判定部
８２、８３  ループ形成部
９１  カードフレーム
９２  バックプレーン
９３  カードユニット
９４  コネクタ
１０１〜１０６  モジュール
１０７  シリアルリンクバス
【図１】
2007079731.tif 000003
【図２】
2007079731.tif 000004
【図３】
2007079731.tif 000005
【図４】
2007079731.tif 000006
【図５】
2007079731.tif 000007
【図６】
2007079731.tif 000008
【図７】
2007079731.tif 000009
【図８】
2007079731.tif 000010
【図９】
2007079731.tif 000011
【図１０】
2007079731.tif 000012
【図１１】
2007079731.tif 000013
【図１２】
2007079731.tif 000014
【図１３】
2007079731.tif 000015
【図１４】
2007079731.tif 000016
【図１５】
2007079731.tif 000017