(57)【要約】【課題】ＢＩＳＴ技術を用いた検査の際に、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業を不要とすることを目的とする。【解決手段】検査対象回路３１０が出力する第１の検査応答ビット列３１２に対して付加ビット列３２１を組み込み、検査対象回路３１０の変更に伴って第１の検査応答ビット列３１０に変更が生じた場合でも、付加ビット列３２１を適当に選択することにより圧縮シグネチャの期待値３４１を一定の値に留まらせることができる。従って、期待値比較回路を含む良否判定部３４０の構成が簡略化でき、面積増加が抑えられる。期待値比較を検査対象の半導体集積回路外で行う場合は、期待値が不変であることから検査プログラムの変更が不要となる。【選択図】図３
2007240390.tif 000002
【特許請求の範囲】
【請求項１】
検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査方法であって、
前記検査対象回路に対して所定の検査ビット列を供給して第１の検査応答ビット列を出力する工程と、
前記第１の検査応答ビット列の直後に付加ビット列を組み込んで第２の検査応答ビット列を生成する工程と、
前記第２の検査応答ビット列から圧縮シグネチャを算出する工程と、
前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品／不良品の判定を行なう工程と
を有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査方法。
【請求項２】
前記検査対象回路が読み出し専用記憶装置であることを特徴とする請求項１記載の半導体集積回路の検査方法。
【請求項３】
検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査方法であって、
複数の前記検査対象回路に対して所定の検査ビット列を供給して得られる出力値を直列に接続して第１の検査応答ビット列を出力する工程と、
前記第１の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで第２の検査応答ビット列を生成する工程と、
前記第２の検査応答ビット列を最終ビットが組み込んだ付加ビット列となるような単位に分割してそれぞれの単位毎に圧縮シグネチャを算出する工程と、
前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記各検査対象回路の良品／不良品の判定を行なう工程と
を有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記各付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査方法。
【請求項４】
前記検査対象回路が複数の読み出し専用記憶装置であることを特徴とする請求項３記載の半導体集積回路の検査方法。
【請求項５】
検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査装置であって、
検査ビット列を生成して前記検査対象回路に出力する検査ビット列供給部と、
前記検査ビット列を入力して前記検査対象回路が生成する第１の検査応答ビット列の直後に付加ビット列を組み込んで得られる第２の検査応答ビット列を出力する付加ビット列組み込み部と、
前記第２の検査応答ビット列から圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、
前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品／不良品の判定を行なう良否判定部と
を有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査装置。
【請求項６】
前記検査対象回路が読み出し専用記憶装置であることを特徴とする請求項５記載の半導体集積回路の検査装置。
【請求項７】
検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査装置であって、
検査ビット列を生成して複数の前記検査対象回路に出力する検査ビット列供給部と、
前記検査ビット列を入力して出力する前記各検査対象回路の出力値を直列に接続して生成する第１の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで得られる第２の検査応答ビット列を出力する付加ビット列組み込み部と、
最終ビットが前記付加ビット列となるような単位に分割された前記第２の検査応答ビット列に対してそれぞれの単位毎に圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、
前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品／不良品の判定を行なう良否判定部と
を有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする半導体集積回路の検査装置。
【請求項８】
前記検査対象回路が複数の読み出し専用記憶装置であることを特徴とする請求項７記載の半導体集積回路の検査装置。
【請求項９】
前記読み出し専用記憶装置の格納データを区別するために用いるビアのレイヤが、前記付加ビット列組み込み部の付加ビット列の格納データを区別するために用いるビアと同じレイヤで形成されることを特徴とする請求項６または請求項８のいずれかに記載の半導体集積回路の検査装置。
【請求項１０】
前記付加ビット列が前記検査対象回路の任意の回路中に格納されることを特徴とする請求項５または請求項６または請求項７または請求項８または請求項９のいずれかに記載の半導体集積回路の検査装置。
【請求項１１】
前記付加ビット列が前記読み出し専用記憶装置に格納されることを特徴とする請求項６または請求項８または請求項９のいずれかに記載の半導体集積回路の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＩＳＴ技術を用いた半導体集積回路の検査方法および半導体集積回路の検査装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路の検査は、ＬＳＩテスタ等、専用の検査設備を用いて行なうのが一般的であった。すなわち、検査設備内の記憶装置に格納された検査ビット列を半導体集積回路に供給し、それに応じて半導体集積回路から出力される検査応答ビット列を、検査設備内の記憶装置に格納された期待値と比較して、良否判定を行なうというものである。また、半導体集積回路上に実装された読み出し専用記憶装置に関しては、検査ビット列として読み出しアドレスを供給し、検査応答ビット列として格納データが出力され、全てのデータを期待値と比較して読み出し専用記憶装置の良否判定を行なう。
【０００３】
近年、半導体製造プロセスの微細化の進展に伴い、半導体の回路集積度が年々向上している。大規模な半導体集積回路では、検査に必要な検査ビット列および検査応答ビット列の期待値が長大になり、これを格納するために検査設備の記憶装置に必要とされる容量も大幅に増加して検査設備のコストを押し上げている。同時に、検査に要する時間も大幅に増加しており、半導体集積回路の総コスト中の多くの割合を検査コストが占めるまでに至っている。
【０００４】
以上の状況を改善するための手法の１つとして、組み込み自己検査（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）技術が挙げられる。
ＢＩＳＴでは、検査ビット列および検査応答ビット列の期待値を半導体集積回路上に実装するため、検査設備内の記憶装置の容量を大きくする必要はない。
【０００５】
また、検査設備と半導体集積回路の間の信号のやり取りとしては、自己検査の動作の起動および検査結果の確認等、ごく少数に限られる。したがって、多くの信号線を扱わない検査設備でも複数の半導体集積回路を同時測定でき、検査設備コストの低減や実質的な検査時間の短縮に繋がる。
【０００６】
読み出し専用記憶装置を対象とするＢＩＳＴ技術に関しては、一般に、読み出し専用記憶装置から読み出された全データの期待値を簡単な回路で生成することは困難なため、通常は、読み出された全データに対する圧縮シグネチャ等を算出し、最終的に残った同シグネチャのみ期待値と比較することにより良否判定を行なう（例えば、特許文献１、特許文献２、特許文献３参照）。
【０００７】
以下、図１２，図１３を用いて従来の読み出し専用記憶装置のＢＩＳＴ技術について説明する。
図１２は従来の読み出し専用記憶装置におけるＢＩＳＴの構成例を示す図であり、図１３は従来の検査応答ビット列に対して圧縮シグネチャの期待値を算出する過程を示す図である。
【０００８】
図１２において、検査ビット列供給部１２００、検査対象回路１２１０、圧縮シグネチャ算出部１２３０および良否判定部１２４０からなる。
検査ビット列供給部１２００は、検査ビット列１２０１として読み出しアドレス信号１２０１を発生し、検査対象回路１２１０に供給する。
【０００９】
検査対象回路１２１０は４ビット幅データ
「０１００」、「１０１１」、「１００１」、「００１０」
を格納する１つのＲＯＭモジュールであり、読み出しアドレス信号に従い格納されたデータを出力する。ここで、読み出しアドレス信号は、検査対象回路１２１０の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ１２１１は同順序に配列されて
「０１００  １０１１  １００１  ００１０」
という検査応答ビット列１２１２を構成する。
【００１０】
圧縮シグネチャ算出部１２３０は、検査応答ビット列１２１２に対する圧縮シグネチャを算出する。以下、圧縮シグネチャについて簡単に説明する。
検査応答ビット列１２１２はｘの多項式として表現される。これをＦ（ｘ）とすると、以下のようになる。
【００１１】
Ｆ（ｘ）＝  ｘ１４＋ｘ１１＋ｘ９＋ｘ８＋ｘ７＋ｘ４＋ｘ
ここで、ｘｋの乗数ｋは検査応答ビット列１２１２の何ビット目であるかを表し、ここでは検査応答ビット列１２１２は１６ビットであるので、ｋは０〜１５となる。ｘｋの係数は、検査応答ビット列１２１２の各ビットの値である。
【００１２】
次に、圧縮シグネチャ算出部１２３０の特性を表す多項式をＰ（ｘ）とし、ここでは
Ｐ（ｘ）＝  ｘ４＋ｘ＋１
となるものを使用するものとする。
【００１３】
圧縮シグネチャの多項式表示をＲ（ｘ）とすると、Ｒ（ｘ）は
Ｆ（ｘ）＝  Ｑ（ｘ）Ｐ（ｘ）＋  Ｒ（ｘ）
という除算形式における剰余に相当する部分として得られる。ここで、Ｑ（ｘ）は、ｘの多項式である。
【００１４】
Ｒ（ｘ）は、図１３に示すような筆算を行うことにより求められる。ただし、ここで使用される演算はｍｏｄｕｌｏ２によるものであり、加算、減算および乗算は次のように定義される。
【００１５】
加算：０＋０＝０
０＋１＝１＋０＝１
１＋１＝０
減算：０−０＝０
０−１＝１−０＝１
１−１＝０
乗算：０・０＝０
０・１＝１・０＝０
１・１＝１
筆算を実行した結果は
ｘ１４＋ｘ１１＋ｘ９＋ｘ８＋ｘ７＋ｘ４＋ｘ
＝（ｘ１０＋ｘ６＋ｘ５＋ｘ４）（ｘ４＋ｘ＋１）＋  ｘ
となり、Ｒ（ｘ）は次のようになる。
【００１６】
Ｒ（ｘ）＝  ０ｘ３＋０ｘ２＋１ｘ＋０
この計算で得られた「００１０」というビット列は、圧縮シグネチャの期待値１２４１として別途格納される。
【００１７】
圧縮シグネチャ算出部１２３０は、上記の除算を回路動作により実現する。回路構成としては線形フィードバックシフトレジスタ（ＬＦＳＲ：Ｌｉｎｅａｒ  Ｆｅｅｄｂａｃｋ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）と呼ばれるもので、図１２に示すように４つのフリップフロップＦＦ３〜ＦＦ０によるシフトレジスタ構成の中に、２つの排他的論理和（ＸＯＲ：ｅＸｃｌｕｓｉｖｅ  ＯＲ）回路を挿入したものである。回路動作としては、初期状態として全てのフリップフロップが０である状態から動作を開始し、検査応答ビット列１２１２を先頭から１ビットずつ入力するのに応じて状態が推移していく。検査応答ビット列１２１２の最終ビットを入力した後の状態、すなわち、４つのフリップフロップＦＦ３〜ＦＦ０に格納されている値が圧縮シグネチャ１２３１となる。
【００１８】
良否判定部１２４０は、圧縮シグネチャ算出部１２３０が出力する圧縮シグネチャ１２３１と圧縮シグネチャの期待値１２４１とをビットごとに比較し、全ビットが一致した場合に良否判定結果１２４２として「パス」を出力する。不一致があった場合は、良否判定結果１２４２として「フェイル」を出力する。
【００１９】
なお、良否判定部１２４０および圧縮シグネチャの期待値１２４１を半導体集積回路上に実装せず、圧縮シグネチャ算出部１２３０の圧縮シグネチャ１２３１を半導体集積回路の外部端子から出力する場合もある。この場合、圧縮シグネチャの期待値１２４１は、半導体集積回路外部の検査設備が持つ記憶装置に格納されており、良否判定部１２４０の役割も同検査設備が担うことになる。
【特許文献１】特開２０００−３２２３２９号公報
【特許文献２】特開２００１−２２２４４４号公報
【特許文献３】特開２００４−３０４１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図１２に示す従来の読み出し専用記憶装置のＢＩＳＴ構成では、圧縮シグネチャの期待値１２４１が検査応答ビット列１２１２の内容に依存するため、検査対象回路１２１０の変更により圧縮シグネチャの期待値１２４１の内容にも変更が生じる。
【００２１】
検査対象回路１２１０が読み出し専用記憶装置である場合、格納されたデータの変更により期待値１２４１も変更が必要になる。このため、通常、良否判定部１２４０は任意の値同士の比較を可能とするために大掛かりな回路構成となり、半導体集積回路の面積の増加に繋がるという問題点があった。
【００２２】
一方、良否判定部１２４０を半導体集積回路上に実装せず、圧縮シグネチャの期待値１２４１とともに半導体集積回路外部の検査設備に機能分担させた場合には、検査対象回路１２１０の変更に伴い、同検査設備内の記憶装置に格納された圧縮シグネチャの期待値１２４１を変更しなければならない。
【００２３】
検査対象回路１２１０が読み出し専用記憶装置である場合、格納されたデータの変更は比較的頻繁に発生するため、同検査設備側での圧縮シグネチャの期待値１２４１の変更作業は煩雑なものとなるという問題点があった。
【００２４】
本発明の目的は、以上のような問題点を解消するためになされたものであり、ＢＩＳＴ技術を用いた検査の際に、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要な半導体集積回路の検査方法および半導体集積回路の検査装置を提供することである。
【課題を解決するための手段】
【００２５】
上記の目的を達成するために、請求項１記載の半導体集積回路の検査方法は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査方法であって、前記検査対象回路に対して所定の検査ビット列を供給して第１の検査応答ビット列を出力する工程と、前記第１の検査応答ビット列の直後に付加ビット列を組み込んで第２の検査応答ビット列を生成する工程と、前記第２の検査応答ビット列から圧縮シグネチャを算出する工程と、前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品／不良品の判定を行なう工程とを有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする。
請求項２記載の半導体集積回路の検査方法は、請求項１記載の半導体集積回路の検査方法において、前記検査対象回路が読み出し専用記憶装置であることを特徴とする。
【００２６】
請求項３記載の半導体集積回路の検査方法は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査方法であって、複数の前記検査対象回路に対して所定の検査ビット列を供給して得られる出力値を直列に接続して第１の検査応答ビット列を出力する工程と、前記第１の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで第２の検査応答ビット列を生成する工程と、前記第２の検査応答ビット列を最終ビットが組み込んだ付加ビット列となるような単位に分割してそれぞれの単位毎に圧縮シグネチャを算出する工程と、前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記各検査対象回路の良品／不良品の判定を行なう工程とを有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記各付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする。
【００２７】
請求項４記載の半導体集積回路の検査方法は、請求項３記載の半導体集積回路の検査方法において、前記検査対象回路が複数の読み出し専用記憶装置であることを特徴とする。
請求項５記載の半導体集積回路の検査装置は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査装置であって、検査ビット列を生成して前記検査対象回路に出力する検査ビット列供給部と、前記検査ビット列を入力して前記検査対象回路が生成する第１の検査応答ビット列の直後に付加ビット列を組み込んで得られる第２の検査応答ビット列を出力する付加ビット列組み込み部と、前記第２の検査応答ビット列から圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、前記圧縮シグネチャの値と圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品／不良品の判定を行なう良否判定部とを有し、前記検査対象回路が良品の場合に、前記圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする。
【００２８】
請求項６記載の半導体集積回路の検査装置は、請求項５記載の半導体集積回路の検査装置において、前記検査対象回路が読み出し専用記憶装置であることを特徴とする。
請求項７記載の半導体集積回路の検査装置は、検査装置を用いて半導体集積回路上の検査対象回路の検査を組み込み自己検査により行なう半導体集積回路の検査装置であって、検査ビット列を生成して複数の前記検査対象回路に出力する検査ビット列供給部と、前記検査ビット列を入力して出力する前記各検査対象回路の出力値を直列に接続して生成する第１の検査応答ビット列の直後を含む複数の直列接続箇所に対応する付加ビット列を組み込んで得られる第２の検査応答ビット列を出力する付加ビット列組み込み部と、最終ビットが前記付加ビット列となるような単位に分割された前記第２の検査応答ビット列に対してそれぞれの単位毎に圧縮シグネチャを算出して出力する圧縮シグネチャ算出部と、前記それぞれの圧縮シグネチャの値と対応する圧縮シグネチャの期待値との一致を確認することにより前記検査対象回路の良品／不良品の判定を行なう良否判定部とを有し、前記各検査対象回路が良品の場合に、前記それぞれの圧縮シグネチャの期待値が常に特定の値に留まるように、前記付加ビット列を前記第１の検査応答ビット列の値に応じて選定することを特徴とする。
【００２９】
請求項８記載の半導体集積回路の検査装置は、請求項７記載の半導体集積回路の検査装置において、前記検査対象回路が複数の読み出し専用記憶装置であることを特徴とする。
請求項９記載の半導体集積回路の検査装置は、請求項６または請求項８のいずれかに記載の半導体集積回路の検査装置において、前記読み出し専用記憶装置の格納データを区別するために用いるビアのレイヤが、前記付加ビット列組み込み部の付加ビット列の格納データを区別するために用いるビアと同じレイヤで形成されることを特徴とする。
【００３０】
請求項１０記載の半導体集積回路の検査装置は、請求項５または請求項６または請求項７または請求項８または請求項９のいずれかに記載の半導体集積回路の検査装置において、前記付加ビット列が前記検査対象回路の任意の回路中に格納されることを特徴とする。
【００３１】
請求項１１記載の半導体集積回路の検査装置は、請求項６または請求項８または請求項９のいずれかに記載の半導体集積回路の検査装置において、前記付加ビット列が前記読み出し専用記憶装置に格納されることを特徴とする。
【００３２】
以上により、ＢＩＳＴ技術による半導体集積回路の検査において、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要な半導体集積回路の検査方法および半導体集積回路の検査装置を提供することができる。
【発明の効果】
【００３３】
以上のように、半導体装置のＢＩＳＴ技術を用いた検査の際に、検査対象データに付加ビット列を付加し、圧縮シグネチャを算出して圧縮シグネチャの期待値と比較して良否判定を行なうことにより、検査対象回路に変更があったとしても、付加ビット列を選定して圧縮シグネチャの期待値が変更しないように検査することができ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要となる。また、圧縮シグネチャの期待値を変更する必要がないため、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００３４】
本発明は、ＬＳＩテスタ等の検査装置を用いて、半導体集積回路に構成された読み取り専用記憶装置等の検査対象回路をＢＩＳＴ技術等の組み込み自己検査技術により検査する半導体集積回路の検査方法および半導体集積回路の検査装置であり、まず、アドレスデータ等の検査ビット列を入力することにより検査対象回路が出力する検査応答ビット列に対して付加ビット列を組み込む。次に、付加ビット列を組み込んだ検査応答ビット列より、あらかじめ定められた要領で圧縮シグネチャを算出して、圧縮シグネチャの期待値と比較することにより良否判定を行なうものである。
【００３５】
この時、検査対象回路が変更された時でも、圧縮シグネチャの期待値を変更しないように付加ビット列を選定することにより、良否判定を行なう回路が１つの圧縮シグネチャの期待値に対して比較を行なう回路構成ですむために簡略化でき、半導体集積回路全体の面積の増加を抑制することができる。また、圧縮シグネチャの期待値を変更する必要がないため、外部の検査設備に格納される期待値の変更の必要は全くなく、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要とすることができる。
【００３６】
以下、各実施の形態における半導体集積回路の検査方法および半導体集積回路の検査装置について、検査対象回路が読み取り専用記憶装置である場合を例として説明する。
まず、本発明の第１の実施の形態を図１，図８，図９に基づいて説明する。
【００３７】
図１は第１の実施の形態における半導体集積回路の検査方法に関する説明図、図８は第１の実施の形態における圧縮シグネチャの期待値算出過程を示す図、図９は第１の実施の形態における圧縮シグネチャの期待値算出過程を示す図であり、図８とは第１の検査応答ビット列が異なる場合を示す図である。
【００３８】
図１において、ステップ１００は検査ビット列供給過程であり、検査ビット列を発生し、半導体集積回路上の検査対象回路に対して供給する。
ステップ１１０は検査対象回路動作過程であり、半導体集積回路上の検査対象回路が、検査ビット列を入力されたことによる回路動作の結果として第１の検査応答ビット列１１１を出力する。本実施の形態では、第１の検査応答ビット列１１１として図１２と同じ１６ビットのビット列を使用するものとする。
【００３９】
ステップ１２０は付加ビット列組み込み過程であり、第１の検査応答ビット列１１１の後に付加ビット列１２１を組み込んで第２の検査応答ビット列１２２として出力する。
ステップ１３０は圧縮シグネチャ算出過程であり、第２の検査応答ビット列１２２に対して、従来技術と同様に圧縮シグネチャ１３１を算出し、出力する。本実施の形態では、圧縮シグネチャを算出するための回路構成として図１２と同じものを使用するものとする。
【００４０】
１４０は良否判定過程であり、圧縮シグネチャ１３１が圧縮シグネチャの期待値１４１と一致する場合に検査対象回路を良品と判定し、一致しない場合に不良品と判定する。
以下、第１の検査応答ビット列１１１の値に応じて、付加ビット列１２１を適切に選択することにより、圧縮シグネチャ１３１の期待値が特定の値に留まるようにできることを示す。
【００４１】
図８は、第１の検査応答ビット列１１１の値を
「０１００  １０１１  １００１  ００１０」
とした場合に、付加ビット列１２１として
「ｄ３ｄ２ｄ１ｄ０」
を組み込んで得られる第２の検査応答ビット列１２２
「０１００  １０１１  １００１  ００１０  ｄ３ｄ２ｄ１ｄ０」
に対して圧縮シグネチャを算出する過程を示したものである。
【００４２】
筆算による多項式の除算の手順は図１３と同様であるため、ここでは変数ｄを含むｍｏｄｕｌｏ２演算について説明する。ｍｏｄｕｌｏ２演算では加算と減算は等価であるので、ここでは演算記号は加算のみで代表させて表記する。
【００４３】
加算／減算：ｄ＝０のとき、ｄ＋０＝０＋ｄ＝０＋０＝０
ｄ＋１＝０＋１＝１    １＋ｄ＝１＋０＝１
ｄ＝１のとき、ｄ＋０＝１＋０＝１    ０＋ｄ＝０＋１＝１
ｄ＋１＝１＋ｄ＝１＋１＝０
乗算：      ｄ＝０のとき、ｄ・０＝０・ｄ＝０・０＝０
ｄ・１＝０・１＝０    １・ｄ＝１・０＝０
ｄ＝１のとき、ｄ・０＝１・０＝０    ０・ｄ＝０・１＝０
ｄ・１＝１・ｄ＝１・１＝１
であるので、
加算／減算：ｄ＋０＝０＋ｄ＝ｄ    ｄ＋１＝１＋ｄ＝／ｄ
乗算：      ｄ・０＝０・ｄ＝０    ｄ・１＝１・ｄ＝／ｄ
が成り立つ。ここで、／ｄはｄの反転を意味する。なお、反転演算に関しては、
／（／ｄ）＝ｄ
が成り立つ。
【００４４】
以上を適用すると、圧縮シグネチャの期待値として
「ｄ３  ／ｄ２  ／ｄ１  ｄ０」
が得られる。圧縮シグネチャの期待値の各ビット位置に付加ビット列１２１の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値を任意の値に設定できることが分かる。一例として  ｄ３＝１、ｄ２＝０、ｄ１＝０、ｄ０＝１  とすると、圧縮シグネチャの期待値は
「１１１１」
となる。
【００４５】
次に、図９は、第１の検査応答ビット列１１１の値を
「１００１  ０１０１  １１００  ００１１」
とした場合に、付加ビット列１２１として
「ｄ３ｄ２ｄ１ｄ０」
を組み込んで得られる第２の検査応答ビット列１２２
「１００１  ０１０１  １１００  ００１１  ｄ３ｄ２ｄ１ｄ０」
に対して圧縮シグネチャを算出する過程を示したものである。
【００４６】
筆算による多項式の除算の手順は図１３と同様であるため、除算操作の詳細な説明は省略する。
除算の結果、圧縮シグネチャの期待値として
「／ｄ３  ｄ２  ／ｄ１  ／ｄ０」
が得られる。図８の場合と同様、圧縮シグネチャの期待値の各ビット位置に付加ビット列１２１の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値を任意の値に設定できることが分かる。
【００４７】
先に設定した圧縮シグネチャの期待値と同じ値にするには、付加ビット列１２１の各ビット値をｄ３＝０、ｄ２＝１、ｄ１＝０、ｄ０＝０  とすればよいことが分かる。
以上のように、第１の検査応答ビット列の値に応じて適切に選択された付加ビット列を組み込む過程を備えることにより、圧縮シグネチャの期待値を任意の値に設定することができる。そのため、検査対象回路が変更された場合でも、変更後の第１の検査応答ビット列の値に応じて付加ビット列の値を適切に選択すれば、圧縮シグネチャの期待値を先に設定した値に据え置くことができる。したがって、検査対象回路の良否判定を行なう過程における圧縮シグネチャの期待値との比較操作が大幅に簡単化される。また、同過程を半導体集積回路の外部に配置する場合、検査対象回路に変更があったとしても、外部の検査設備に格納される期待値の変更の必要は全くない。
【００４８】
次に、本発明の第２の実施の形態を図２，図１０に基づいて説明する。
図２は第２の実施の形態における半導体集積回路の検査方法に関する説明図、図１０は第２の実施の形態における圧縮シグネチャの期待値算出過程を示す図である。
【００４９】
図２において、ステップ２００は検査ビット列供給過程であり、検査ビット列を発生し、半導体集積回路上の検査対象回路に対して供給する。
ステップ２１０は検査対象回路動作過程であり、半導体集積回路上の検査対象回路が、検査ビット列を入力されたことによる回路動作の結果として第１の検査応答ビット列２１１を出力する。本実施の形態では、検査対象回路が２つの読み出し専用記憶装置（４ビット×４ワード）からなるものとし、検査ビット列供給過程ステップ２００からの検査ビット列として読み出しアドレス信号を供給され、全格納データを順次出力するものとする。すなわち、第１の検査応答ビット列２１１として、第１の実施の形態で使用した２つの１６ビットのビット列を並べて得られる３２ビットのビット列を使用する。
【００５０】
ステップ２２０は付加ビット列組み込み過程であり、第１の検査応答ビット列２１１に付加ビット列を組み込んで第２の検査応答ビット列２２２として出力する。本実施の形態では、各読み出し専用記憶装置からの全格納データの読み出しを完了するごとに付加ビット列を組み込み、第２の検査応答ビット列２２２を生成するものとする。すなわち、第１の検査応答ビット列の途中（この場合は最初の読み出し専用記憶装置からの全格納データの直後）に付加ビット列２２１１を、最後に付加ビット列２２１２を組み込み、第２の検査応答ビット列とする。
【００５１】
ステップ２３０は圧縮シグネチャ算出過程であり、第２の検査応答ビット列２２２に対して、第２の検査応答ビット列２２２を最終ビットが組み込んだ付加ビット列となるような単位に分割して、それぞれの単位毎に圧縮シグネチャ２３１１および２３１２を算出し、出力する。圧縮シグネチャを算出するための回路構成としては、図１２と同じものを使用する。
【００５２】
ステップ２４０は良否判定過程であり、圧縮シグネチャ２３１１および２３１２の算出値の値がそれぞれ対応する期待値２４１１および２４１２と一致する場合に検査対象回路を良品と判定し、一致しない場合に不良品と判定する。
【００５３】
以下、第１の検査応答ビット列２１１の途中および後に付加ビット列２２１１および２２１２を組み込むにあたり、各付加ビット列の値を適切に選択することにより、付加ビット列ごとに圧縮シグネチャの期待値２４１１および２４１２が特定の値に留まるようにできることを示す。
【００５４】
図１０は、第１の検査応答ビット列２１１の値
「０１００  １０１１  １００１  ００１０
１００１  ０１０１  １１００  ００１１」
に対して、付加ビット列２２１１、２２１２として
「ｄ１３  ｄ１２  ｄ１１  ｄ１０」
「ｄ２３  ｄ２２  ｄ２１  ｄ２０」
を組み込んで得られる第２の検査応答ビット列２２２
「０１００  １０１１  １００１  ００１０  ｄ１３  ｄ１２  ｄ１１  ｄ１０
１００１  ０１０１  １１００  ００１１  ｄ２３  ｄ２２  ｄ２１  ｄ２０」
に対して圧縮シグネチャを算出する過程を示したものである。
【００５５】
筆算による多項式の除算は図１３と同様であるため、除算操作の詳細な説明は省略する。
除算の結果、付加ビット列２２１１までを含む第２の検査応答ビット列２２２に対する圧縮シグネチャの期待値２４１１として
「ｄ１３  ／ｄ１２  ／ｄ１１  ｄ１０」
が得られる。圧縮シグネチャの期待値の各ビット位置に付加ビット列２２１１の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、期待値を任意の値に設定できることが分かる。一例として、付加ビット列２２１１をｄ１３＝１、ｄ１２＝０、ｄ１１＝０、ｄ１０＝１  とすると、圧縮シグネチャの期待値２４１１は
「１１１１」
となる。
【００５６】
次に、付加ビット列２２１１を上記の値に確定させて得られる第２の検査応答ビット列２２２に対して、さらに除算を進めると、付加ビット列２２１２までを含む第２の検査応答ビット列２２２に対する圧縮シグネチャの期待値２４１２として
「／ｄ２３  ／ｄ２２  ／ｄ２１  ／ｄ２０」
が得られる。先の場合と同様、圧縮シグネチャの期待値の各ビット位置に付加ビット列２２１２の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値を任意の値に設定できることが分かる。
【００５７】
先に設定した圧縮シグネチャの期待値（ここでは「１１１１」）と同じ値にするには、付加ビット列２２１２をｄ２３＝０、ｄ２２＝０、ｄ２１＝０、ｄ２０＝０  とすればよいことが分かる。
【００５８】
以上より、付加ビット列ごとに圧縮シグネチャの期待値２４１１および２４１２が特定の値に留まるようにできることが示された。良否判定部は、圧縮シグネチャ算出部が出力する圧縮シグネチャ２３１１および２３１２を常に同じ圧縮シグネチャの期待値と比較するだけでよいので、その回路構成が大幅に簡単化される。
【００５９】
なお、本実施の形態では、２つの読み出し専用記憶装置からの読み出しデータの検査の際に、各読み出し専用記憶装置からの読み出しデータの直後にそれぞれに対応する付加ビット列を組み込む場合について説明したが、元の検査応答ビット列の途中に２つ以上の付加ビット列を組み込む場合も、圧縮シグネチャの期待値が特定の値に留まるように付加ビット列の値を選択することが同様の手順により可能である。
【００６０】
以上のように、第１の検査応答ビット列の先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、それぞれ適切に選択された各付加ビット列を組み込む過程を備えることにより、各圧縮シグネチャの期待値を全て同一の任意の値に設定することができる。そのため、検査対象回路が変更された場合でも、変更後の第１の検査応答ビット列について、先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、対応する付加ビット列の値をそれぞれ適切に選択すれば、各圧縮シグネチャの期待値の全てを先に設定した値に据え置くことができる。したがって、検査対象回路の良否判定を行なう過程における圧縮シグネチャの期待値との比較操作が大幅に簡単化される。また、同過程を半導体集積回路の外部に配置する場合、検査対象回路に変更があったとしても、外部の検査設備に格納される期待値の変更の必要は全くなくなる。
【００６１】
さらに、第１の検査応答ビット列の途中に付加ビット列を組み込み、第１の検査応答ビット列の先頭ビットから付加ビット列の最終ビットまでを含む部分ビット列に対して圧縮シグネチャを算出して良否判定を行なうため、付加ビット列を組み込む箇所を選択することにより、良否判定における不良箇所を限定することが可能である。
【００６２】
次に、本発明の第３の実施の形態を図３に基づいて説明する。
図３は第３の実施の形態における半導体集積回路の検査装置を示す構成図である。
図３において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部３００、検査対象回路３１０、付加ビット列組み込み部３２０、圧縮シグネチャ算出部３３０および良否判定部３４０からなる。
【００６３】
検査ビット列供給部３００は、検査ビット列３０１として読み出しアドレス信号を発生し、検査対象回路３１０に供給する。
検査対象回路３１０は４ビット幅データ
「０１００」、「１０１１」、「１００１」、「００１０」
を格納する、読み出し専用記憶装置として、例えば１つのＲＯＭモジュールであり、読み出しアドレス信号３０１に従い格納されたデータを出力する。ここで、読み出しアドレス信号３０１は、検査対象回路３１０の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ３１１は同順序に配列されて
「０１００  １０１１  １００１  ００１０」
という第１の検査応答ビット列３１２を構成する。
【００６４】
３２０は付加ビット列組み込み部であり、第１の検査応答ビット列３１２の後に付加ビット列３２１
「ｄ３  ｄ２  ｄ１  ｄ０」
を組み込み、
「０１００  １０１１  １００１  ００１０  ｄ３  ｄ２  ｄ１  ｄ０」
という第２の検査応答ビット列３２２として出力する。
【００６５】
３３０は圧縮シグネチャ算出部であり、第２の検査応答ビット列３２２に対して圧縮シグネチャ３３１を算出し、出力する。本実施の形態では、圧縮シグネチャ３３１を算出するための回路構成として図１２と同じものを使用する。
【００６６】
３４０は良否判定部であり、圧縮シグネチャ３３１の値が圧縮シグネチャの期待値３４１と一致する場合に検査対象回路３１０を良品と判定し、一致しない場合に不良品と判定し、良否判定結果３４２として出力する。
【００６７】
本構成によれば、図８の除算結果により圧縮シグネチャの期待値３４１として
「ｄ３  ／ｄ２  ／ｄ１  ｄ０」
が得られる。期待値の各ビット位置に付加ビット列３２１の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、期待値３４１を任意の値に設定できることが分かる。一例として、付加ビット列３２１の各ビットを  ｄ３＝１、ｄ２＝０、ｄ１＝０、ｄ０＝１  とすると、圧縮シグネチャの期待値３４１は
「１１１１」
となる。
【００６８】
検査対象回路３１０の変更に伴い第１の検査応答ビット列３１２に変更が発生しても、付加ビット列３２１を適当に選択することにより、圧縮シグネチャの期待値３４１が特定の値に留まるようにすることができることは第１の実施の形態で示した通りであり、同様の効果を奏する。
【００６９】
次に、本発明の第４の実施の形態を図４，図１１に基づいて説明する。
図４は第４の実施の形態における半導体集積回路の検査装置を示す構成図、図１１は第４の実施の形態におけるＭＩＳＲの動作を説明する図である。
【００７０】
図４において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部４００、検査対象回路４１０１および４１０２、付加ビット列組み込み部４２０、圧縮シグネチャ算出部４３０および良否判定部４４０からなる。
【００７１】
検査ビット列供給部４００は、検査ビット列４０１として読み出しアドレス信号およびモジュール選択信号を発生し、検査対象回路４１０１および４１０２に供給する。
検査対象回路４１０１および４１０２はともに、例えば４ビット幅データを４個格納するＲＯＭモジュールであり、それぞれ
４１０１：「０１００」、「１０１１」、「１００１」、「００１０」
４１０２：「１００１」、「０１０１」、「１１００」、「００１１」
を格納し、検査ビット列４０１中のモジュール選択信号および読み出しアドレス信号に従い格納されたデータを出力する。ここで、検査ビット列４０１は、検査対象回路４１０１、４１０２の順でＲＯＭモジュールを選択し、各ＲＯＭモジュールにおいて全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして各ＲＯＭモジュールからの読み出しデータ４１１１および４１１２は同順序に配列されて
「０１００
１０１１
１００１
００１０
１００１
０１０１
１１００
００１１」
という４ビット幅の第１の検査応答ビット列４１２を構成する。
【００７２】
４２０は付加ビット列組み込み部であり、第１の検査応答ビット列４１２の検査対象回路４１０１、４１０２それぞれの直後に対応する付加ビット列４２１１および４２１２
「ｄ１３  ｄ１２  ｄ１１  ｄ１０」
「ｄ２３  ｄ２２  ｄ２１  ｄ２０」
を組み込み、
「０１００
１０１１
１００１
００１０
ｄ１３ｄ１２ｄ１１ｄ１０
１００１
０１０１
１１００
００１１
ｄ２３ｄ２２ｄ２１ｄ２０」
という第２の検査応答ビット列４２２として出力する。
【００７３】
４３０は圧縮シグネチャ算出部であり、第２の検査応答ビット列４２２に対して圧縮シグネチャ４３１を算出し、出力する。本実施の形態では、圧縮シグネチャを算出するための回路構成として、図１２で使用したＬＦＳＲを元に多ビット入力に拡張した多入力シグネチャレジスタ（ＭＩＳＲ：Ｍｕｌｔｉ−Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）を採用する。
【００７４】
４４０は良否判定部であり、圧縮シグネチャ４３１の値が圧縮シグネチャの期待値４４１１および４４１２と一致する場合に検査対象回路４１０を良品と判定し、一致しない場合に不良品と判定し、良否判定結果４４２として出力する。
【００７５】
ここで、図１１を用いて図４のＭＩＳＲの動作を説明する。
図１１は、各時刻におけるＭＩＳＲのフリップフロップＦＦ３〜ＦＦ０の入力および状態を示したものである。１行が１つの時刻に対応し、時刻とともに下の行へと推移していく。
【００７６】
まず、初期状態では、ＭＩＳＲの各フリップフロップは全て０である。次の時刻において、各フリップフロップの状態は次のように求められる。
ＦＦ３の状態：
前の時刻のＦＦ３の入力「０」とＦＦ２の状態「０」とのＸＯＲ  →  「０」
ＦＦ２の状態：
前の時刻のＦＦ２の入力「１」とＦＦ１の状態「０」とのＸＯＲ  →  「１」
ＦＦ１の状態：
前の時刻のＦＦ１の入力「０」とＦＦ０の状態「０」とＦＦ３の状態「０」との
ＸＯＲ  →  「０」
ＦＦ０の状態：
前の時刻のＦＦ０の入力「０」とＦＦ３の状態「０」のＸＯＲ  →  「０」
以上の操作を繰り返して、付加ビット列４２１１を入力した次の時刻の各フリップフロップの状態として
「／ｄ１３  ／ｄ１２  ｄ１１  ／ｄ１０」
が得られる。これが、付加ビット列４２１１までを含む第２の検査応答ビット列４２２に対する圧縮シグネチャの期待値４４１１となる。圧縮シグネチャの期待値４４１１の各ビット位置に付加ビット列４２１１の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値４４１１を任意の値に設定できることが分かる。一例として付加ビット列４１１１の各ビットを  ｄ１３＝０、ｄ１２＝０、ｄ１１＝１、ｄ１０＝０  とすると、圧縮シグネチャの期待値４４１１は
「１１１１」
となる。
【００７７】
次に、付加ビット列４２１１を上記の値に確定させて得られる第２の検査応答ビット列４２２に対して、さらに回路動作を進めると、付加ビット列４２１２までを含む第２の検査応答ビット列４２２に対する圧縮シグネチャの期待値４４１２として
「ｄ２３  ｄ２２  ｄ２１  ／ｄ２０」
が得られる。先の場合と同様、圧縮シグネチャの期待値４４１２の各ビット位置に付加ビット列４２１２の各ビット値が独立して含まれているので、付加ビット列の値を適切に選択することにより、圧縮シグネチャの期待値４４１２を任意の値に設定できることが分かる。
【００７８】
先に設定した圧縮シグネチャの期待値４４１１（ここでは「１１１１」）と同じ値にするには、付加ビット列４１１１の各ビットをｄ２３＝１、ｄ２２＝１、ｄ２１＝１、ｄ２０＝０  とすればよいことが分かる。
【００７９】
以上より、付加ビット列ごとに圧縮シグネチャの期待値４４１１および４４１２が特定の値に留まるようにできることが示された。良否判定部４４０は、圧縮シグネチャ算出部４３０が出力する圧縮シグネチャを常に同じ圧縮シグネチャの期待値と比較するだけでよいので、その回路構成が大幅に簡単化される。
【００８０】
以上のように、第１の検査応答ビット列の先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、それぞれ適切に選択された付加ビット列を組み込む付加ビット列組み込み部を備えることにより、各圧縮シグネチャの期待値を全て同一の任意の値に設定することができる。そのため、検査対象回路が変更された場合でも、変更後の第１の検査応答ビット列について、先頭ビットから各付加ビット列の最終ビットまでを含む各部分ビット列の値に応じて、対応する付加ビット列の値をそれぞれ適切に選択すれば、各圧縮シグネチャの期待値の全てを先に設定した値に据え置くことができる。したがって、検査対象回路の良否判定部における圧縮シグネチャの期待値との比較回路構成が大幅に簡単化される。また、良否判定部を半導体集積回路の外部に配置する場合、検査対象回路に変更があったとしても、外部の検査設備に格納される期待値の変更の必要は全くなくなる。
【００８１】
なお、本実施の形態では、２つの読み出し専用記憶装置からの読み出しデータの検査の際に、各読み出し専用記憶装置からの読み出しデータの直後にそれぞれに対応する付加ビット列を組み込む場合について説明したが、元の検査応答ビット列の途中に２つ以上の付加ビット列を組み込む場合も、圧縮シグネチャの期待値が特定の値に留まるように付加ビット列の値を選択することが同様の構成により可能である。
【００８２】
さらに、第１の検査応答ビット列の途中に付加ビット列を組み込み、第１の検査応答ビット列の先頭ビットから付加ビット列の最終ビットまでを含む部分ビット列に対して圧縮シグネチャを算出して良否判定を行なうため、付加ビット列を組み込む箇所を選択することにより、良否判定における不良箇所を限定することが可能である。
【００８３】
次に、本発明の第５の実施の形態を図５に基づいて説明する。
図５は第５の実施の形態における半導体集積回路の検査装置を示す構成図であり、図３または図４における検査対象回路３１０、４１０１あるいは４１０２におけるデータ表現の構造、付加ビット組み込み部３２０、４２０内の付加ビット生成の構造について説明している。
【００８４】
図５における、本実施の形態における半導体集積回路の検査装置において、５１０は検査対象回路であり、読み出し専用記憶装置で構成されている。データを格納する領域においては、配線レイヤによるビット線５１５に対し、ワード線５１６が直交して配置され、両者の交差する場所にＮチャネルＭＯＳトランジスタ５１７が配置されている。
【００８５】
トランジスタ５１７のソース側は接地され、ドレイン側はビット線５１５と対向しており、ビア５１８を介してビット線５１５と接続する場合と、ビアがない場合がある。
ビット線５１５は、格納データの読み出しに先立って電源電位側の電位に設定され、読み出し動作によってワード線５１６が活性化されるとトランジスタ５１７がＯＮ状態になる。ビア５１８がある場合は、トランジスタ５１７を通じてビット線５１５の電荷が接地側へ流れるため、ビット線５１５の電位は低下する。ビアがない場合はビット線５１５の電位は保持される。以上により、格納データ「０」あるいは「１」が区別される。
【００８６】
５２０は付加ビット列組み込み部であり、特に付加ビット列５２１の生成の構成を示す。ここで、付加ビット列５２１として「０１００」という値を持つものとする。
付加ビット列５２１の各ビット信号は、それぞれ配線パターン５２３１〜５２３４の電位を反映している。配線パターン５２３１〜５２３４は、それぞれ電源電位側に接続している配線パターン５２４１〜５２４４と対向しており、同時に、接地電位側に接続している配線パターン５２５１〜５２５４と対向している。
【００８７】
各配線パターン間は、検査対象回路５１０のビア５１８と同じレイヤであるビア５２６１〜５２６４を介して、それぞれ配線パターン５２３１と５２５１、５２３２と５２４２、５２３３と５２５３、５２３４と５２５４が接続され、「０１００」という付加ビット列５２１の値を生成する。
【００８８】
本構成により、第３および第４の実施の形態で得られる効果に加えて、読み出し専用記憶装置が特定のマスクレイヤを用いて格納データを表現する構成であり、付加ビット列組み込み部における付加ビット列が同じマスクレイヤを用いて実現されたものであるため、検査対象回路５１０の変更に応じて付加ビット列５２１を変更する際に必要となるマスク変更コストが最低限で抑えられるという経済的効果も得られる。
【００８９】
次に、第６の実施の形態を図６に基づいて説明する。
図６は第６の実施の形態における半導体集積回路の検査装置を示す構成図である。
図６において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部６００、検査対象回路６１０、付加ビット列組み込み部６２０、圧縮シグネチャ算出部６３０および良否判定部６４０からなる。
【００９０】
検査ビット列供給部６００は、検査ビット列６０１として読み出しアドレス信号を発生し、検査対象回路６１０に供給する。
検査対象回路６１０は４ビット幅データ
「０１００」、「１０１１」、「１００１」、「００１０」
を格納する、読み出し専用記憶装置として、例えば１つのＲＯＭモジュールであり、読み出しアドレス信号である検査ビット列６０１に従い格納されたデータを出力する。ここで、読み出しアドレス信号は、検査対象回路６１０の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ６１１は同順序に配列されて
「０１００  １０１１  １００１  ００１０」
という第１の検査応答ビット列６１２を構成する。
【００９１】
６２０は付加ビット列組み込み部であり、第１の検査応答ビット列６１２の直後に付加ビット列６２１
「ｄ３  ｄ２  ｄ１  ｄ０」
を組み込み、
「０１００  １０１１  １００１  ００１０  ｄ３  ｄ２  ｄ１  ｄ０」
という第２の検査応答ビット列６２２として出力する。
【００９２】
ここで、付加ビット列６２１は、検査対象回路６１０の第５の格納データとして実現されており、第１〜第４の格納データの読み出し動作に続いて第５の格納データである付加ビット列を読み出すことにより、第２の検査応答ビット列６２２が生成される。
【００９３】
６３０は圧縮シグネチャ算出部であり、第２の検査応答ビット列６２２に対して圧縮シグネチャ６３１を算出し、出力する。本実施の形態では、圧縮シグネチャ６３１を算出するための回路構成として図１２と同じものを使用する。
【００９４】
６４０は良否判定部であり、圧縮シグネチャ６３１の値が圧縮シグネチャの期待値６４１と一致する場合に検査対象回路６１０を良品と判定し、一致しない場合に不良品と判定し、良否判定結果６４２として出力する。
【００９５】
本構成による半導体集積回路装置における圧縮シグネチャ６３１の算出および良否判定の動作は、第３の実施の形態と全く同じであるので詳細は省略する。第３の実施の形態で得られる効果に加えて、付加ビット組み込み部６２０の構成要素が検査対象回路６１０に吸収合併されるため、回路面積が削減されるという効果も得られる。
【００９６】
次に、本発明の第７の実施の形態を図７に基づいて説明する。
図７は第７の実施の形態における半導体集積回路の検査装置を示す構成図である。
図７において、本実施の形態における半導体集積回路の検査装置は、検査ビット列供給部７００、検査対象回路７１０、付加ビット列組み込み部７２０、圧縮シグネチャ算出部７３０および良否判定部７４０からなる。
【００９７】
検査ビット列供給部７００は、検査ビット列７０１として読み出しアドレス信号を発生し、検査対象回路７１０に供給する。
検査対象回路７１０は４ビット幅データ
「０１００」、「１０１１」、「１００１」、「００１０」
を格納する１つのＲＯＭモジュールであり、読み出しアドレス信号である検査ビット列７０１に従い格納されたデータを出力する。ここで、読み出しアドレス信号は、検査対象回路７１０の全アドレスを昇順に推移していくものとし、この順序に従って格納されたデータが読み出される。こうして読み出しデータ７１１は同順序に配列されて
「０１００  １０１１  １００１  ００１０」
という第１の検査応答ビット列７１２を構成する。
【００９８】
７２０は付加ビット列組み込み部であり、第１の検査応答ビット列７１２の後に付加ビット列７２１
「ｄ３  ｄ２  ｄ１  ｄ０」
を組み込み、
「０１００  １０１１  １００１  ００１０  ｄ３  ｄ２  ｄ１  ｄ０」
という第２の検査応答ビット列７２２として出力する。
【００９９】
ここで、付加ビット列７２１は、検査対象回路７１０内の格納データ以外の場所に別途格納されたデータとして実現されており、通常の格納データの読み出し動作モードとは別の動作モードで読み出すことが出来る。第２の検査応答ビット列７２２を生成するに際し、まず第１〜第４の格納データの読み出し動作を行い、続いて、動作モードを切り替えて付加ビット列の読み出し動作を行なう。
【０１００】
７３０は圧縮シグネチャ算出部であり、第２の検査応答ビット列７２２に対して圧縮シグネチャ７３１を算出し、出力する。本実施の形態では、圧縮シグネチャ７３１を算出するための回路構成として図１２と同じものを使用する。
【０１０１】
７４０は良否判定部であり、圧縮シグネチャ７３１の値が圧縮シグネチャの期待値７４１と一致する場合に検査対象回路７１０を良品と判定し、一致しない場合に不良品と判定し、良否判定結果７４２として出力する。
【０１０２】
本構成による半導体集積回路装置における圧縮シグネチャの算出および良否判定の動作は、第３の実施の形態と全く同じであるので詳細は省略する。第３の実施の形態で得られる効果に加えて、付加ビット組み込み部７２０の構成要素が検査対象回路６１０に吸収合併されるため、回路面積が削減されるという効果も得られる。さらに、検査対象回路がデータ格納領域を全て使い切っており、付加ビット列のためのデータ格納領域が残されていない場合にも有効である。
【０１０３】
以上の説明では、検査対象回路として読み取り専用記憶装置を例に説明したが、その他一般的なロジック回路を検査対象回路としても、同様の構成で検査を行なうことにより、同様の効果を奏することができる。
【産業上の利用可能性】
【０１０４】
本発明は、比較器を大幅に簡単化して半導体集積回路の面積の増加を最小限に抑え、かつ、検査対象回路の変更に伴う半導体集積回路外部の検査設備における変更作業が不要となり、ＢＩＳＴ技術を用いた半導体集積回路の検査方法および半導体集積回路の検査回路等に有用である。
【図面の簡単な説明】
【０１０５】
【図１】第１の実施の形態における半導体集積回路の検査方法に関する説明図
【図２】第２の実施の形態における半導体集積回路の検査方法に関する説明図
【図３】第３の実施の形態における半導体集積回路の検査装置を示す構成図
【図４】第４の実施の形態における半導体集積回路の検査装置を示す構成図
【図５】第５の実施の形態における半導体集積回路の検査装置を示す構成図
【図６】第６の実施の形態における半導体集積回路の検査装置を示す構成図
【図７】第７の実施の形態における半導体集積回路の検査装置を示す構成図
【図８】第１の実施の形態における圧縮シグネチャの期待値算出過程を示す図
【図９】第１の実施の形態における圧縮シグネチャの期待値算出過程を示す図
【図１０】第２の実施の形態における圧縮シグネチャの期待値算出過程を示す図
【図１１】第４の実施の形態におけるＭＩＳＲの動作を説明する図
【図１２】従来の読み出し専用記憶装置におけるＢＩＳＴの構成例を示す図
【図１３】従来の検査応答ビット列に対して圧縮シグネチャの期待値を算出する過程を示す図
【符号の説明】
【０１０６】
１２１、２２１１、２２１２    付加ビット列
１２２、２２２    第２の検査応答ビット列
１３１、２３１１、２３１２    圧縮シグネチャ
１４１、２４１１、２４１２    圧縮シグネチャの期待値
３００、４００、６００、７００、１２００    検査ビット列供給部
３０１、４０１、６０１、７０１、１２０１    検査ビット列
３１０、４１０１、４１０２、５１０、６１０、７１０、１２１０    検査対象回路
３１１、４１１１、４１１２、６１１、７１１、１２１１    読み出しデータ
３１２、４１２、６１２、７１２    第１の検査応答ビット列
１２１２    検査応答ビット列
３２０、４２０、５２０、６２０、７２０    付加ビット列組み込み部
３２１、４２１１、４２１２、５２１、６２１、７２１    付加ビット列
３２２、４２２、６２２、７２２    第２の検査応答ビット列
３３０、４３０、６３０、７３０、１２３０    圧縮シグネチャ算出部
３３１、４３１、６３１、７３１、１２３１    圧縮シグネチャ
３４０、４４０、６４０、７４０、１２４０    良否判定部
３４１、４４１１、４４１２、６４１、７４１、１２４１    圧縮シグネチャの期待値
３４２、４４２、６４２、７４２、１２４２    良否判定結果
ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３    フリップフロップ
ＸＯＲ０、ＸＯＲ１、ＸＯＲ２、ＸＯＲ３    排他的論理和（ｅＸｃｌｕｓｉｖｅ  ＯＲ）回路
５１５    ビット線
５１６    ワード線
５１７    トランジスタ
５１８    ビア
５２３１、５２３２、５２３３、５２３４    配線パターン
５２４１、５２４２、５２４３、５２４４    配線パターン
５２５１、５２５２、５２５３、５２５４    配線パターン
５２６１、５２６２、５２６３、５２６４    ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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