(57)【要約】【課題】組み合わせ回路の動作終了信号を出力する遅延回路の遅延時間を適宜変更することを可能にし、動作環境の変化に柔軟に対応して、安定かつ高速に動作する電子回路を提供することを課題とする。【解決手段】本発明の電子回路はデータ及び動作開始信号を入力として、入力データに対応するデータを出力する組み合わせ回路と、制御信号を入力として、それに応じた遅延時間を発生して組み合わせ回路の出力データが安定したことを外部に知らせる動作終了信号を出力する遅延回路と、リセット信号を入力として遅延回路の制御信号を出力する制御回路とを含み、制御回路はリセット信号が入力されると、組み合わせ回路の出力データを安定して取り込むことが可能な遅延回路の遅延時間を探索し、その中で最も短い遅延時間を発生させるよう制御信号を制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
データ及び動作開始信号を入力として、前記データに対応する値を出力する組み合わせ回路と、
前記動作開始信号を入力として、所定の遅延時間を計測し、前記所定の遅延時間が経過後、動作終了信号を出力する遅延回路と、
前記データおよび前記動作開始信号を出力し、前記動作終了信号を入力として、前記組み合わせ回路が出力する前記値を取得する制御回路と、
を含む電子回路。
【請求項２】
前記制御回路にリセット信号が入力されると、前記制御回路は前記組み合わせ回路および前記遅延回路に制御信号を出力して前記組み合わせ回路および前記遅延回路を制御し、前記遅延回路に前記組み合わせ回路の出力する前記値が安定するのに必要な前記所定の遅延時間を設定することを特徴とする請求項１記載の制御回路。
【請求項３】
前記データは最長時間データであることを特徴とする請求項１または２記載の電子回路。
【請求項４】
請求項１〜３のいずれか一項記載の電子回路の制御方法であって、前記制御回路に前記リセット信号が入力されると、前記組み合わせ回路の出力する前記値が安定するのに必要な前記遅延回路の遅延時間を探索し、その中で最も短い遅延時間を前記所定の遅延時間として前記遅延回路に設定させるよう前記制御回路を制御する制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路とその制御方法に関する。より詳しくは、各回路間の通信に共通のクロック信号を必要としない非同期回路であって、任意の組み合わせ回路及び制御回路としてのＣＰＵを含む電子回路に関する。
【背景技術】
【０００２】
特開平８‐９６００８には、組み合わせ回路に付随した遅延回路が組み合わせ回路の出力データが安定したことを外部に知らせる動作終了信号を出力することで、２線式回路と比べて回路規模の小さい非同期回路を実現する技術が公開されている。図１にそのブロック図を示す。図１において、１０１は動作開始信号入力、１０２はＡ、Ｂ、Ｃ、Ｄ４本のデータ入力、１０３はクロック信号入力、１０４はカウンタ、１０５は検出回路、１０６は補正回路、１０７は遅延回路、１０８は動作終了信号出力、１０９はデータ出力、１１０は組み合わせ回路である。尚、４ビットのデータ入力１０２を構成するＡＢＣＤはＡを最上位ビットとして、（ＡＢＣＤ）2と定義する。データ入力１０２にデータが入力されると、補正回路１０６は入力されたデータに応じてカウント数を計算して検出回路１０５に出力する。そして、動作開始信号１０１が入力されると、組み合わせ回路１１０はデータ出力１０９に出力すべきデータを計算し始め、カウンタ１０４はクロック信号１０３に同期してカウントを開始する。検出回路１０５は補正回路１０６から入力されたカウント数と、カウンタ１０４から入力されるカウントとを比較し、それらが一致したことを検出すると動作終了信号出力１０８に動作終了信号を出力する。この時、補正回路１０６から出力されるカウント数は、組み合わせ回路１１０の計算が完了し、出力が安定するまでの時間をあらかじめ計算して決定されている。
【０００３】
【特許文献１】特開平８‐９６００８公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来技術では補正回路が出力するカウント数があらかじめ決定されているため、温度などの動作環境に依って、組み合わせ回路の出力が安定するまでの時間が変化することに柔軟に対応することが出来ず、回路の誤動作を招く可能性があった。そこで、本発明は上述の諸事情を鑑みてなされたものであり、動作環境の変化に柔軟に対応し、安定かつ高速に動作する電子回路を提供することを課題とする。
【課題を解決するための手段】
【０００５】
上述の課題を解決するため、本発明の一態様に係る電子回路によれば、データ及び動作開始信号を入力として、前記データに対応する値を出力する組み合わせ回路と、前記動作開始信号を入力として、所定の遅延時間を計測し、前記所定の遅延時間が経過後、動作終了信号を出力する遅延回路と、前記データおよび前記動作開始信号を出力し、前記動作終了信号を入力として、前記組み合わせ回路が出力する前記値を取得する制御回路と、を含む。
【０００６】
又、本発明の一態様に係る電子回路によれば、前記制御回路にリセット信号が入力されると、前記制御回路は前記組み合わせ回路および前記遅延回路に制御信号を出力して前記組み合わせ回路および前記遅延回路を制御し、前記遅延回路に前記組み合わせ回路の出力する前記値が安定するのに必要な前記所定の遅延時間を設定することを特徴とする。
【０００７】
又、本発明の一態様に係る電子回路によれば、前記データは最長時間データであることを特徴とする。
【０００８】
又、本発明の一態様に係る電子回路の制御方法によれば、上記発明の電子回路において、前記制御回路に前記リセット信号が入力されると、前記組み合わせ回路の出力する前記値が安定するのに必要な前記遅延回路の遅延時間を探索し、その中で最も短い遅延時間を前記所定の遅延時間として前記遅延回路に設定させるよう前記制御回路を制御する。
【発明の効果】
【０００９】
本発明の電子回路及びその制御方法によれば、組み合わせ回路の動作終了信号を出力する遅延回路の遅延時間を適宜変更することが可能になるため、動作環境の変化に柔軟に対応して、安定かつ高速に動作する電子回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
［実施例１］
図２に本発明の第一実施形態のブロック図を示す。図２において、２２０は制御回路としてのＣＰＵ、２１０は組み合わせ回路、２０７は、レジスタ２０６、カウンタ２０４、検出回路２０５を含む遅延回路である。ＣＰＵ２２０において、２０１は組み合わせ回路２１０及びカウンタ２０４への動作開始信号出力、２０２はＡ、Ｂ、Ｃ、Ｄ４本へのデータ出力、２２２はレジスタ２０６への書き込み信号出力、２０９は組み合わせ回路２１０からのデータ出力、２２１はリセット信号入力、２０８は検出回路２０７からの動作終了信号入力である。又、カウンタ２０４において、２０３はクロック信号入力である。尚、４ビットのデータ出力２０２を構成するＡＢＣＤはＡを最上位ビットとして、（ＡＢＣＤ）2と定義する。
【００１１】
図３にＣＰＵ２２０が行う制御のフローチャートを示し、第一実施形態の動作を説明する。ＣＰＵ２２０にリセット信号が入力されると、ＣＰＵ２２０はデータ出力２０２に“１１１１”を出力した後に、レジスタ２０６への書き込み信号を出力する（３０１）。次にＣＰＵ２２０はデータ出力２０２に所定の値を出力した後に、組み合わせ回路２１０及びカウンタ２０４の動作開始信号を出力する（３０２）。カウンタ２０４は動作開始信号が入力されるとクロック信号に同期してカウントを行い、それを検出回路２０５に出力する。検出回路２０５はレジスタ２０６から入力される“１１１１”と、カウンタ２０４から入力されるカウントとを比較し、それらが一致したことを検出すると動作終了信号を出力する。ＣＰＵ２２０は動作終了信号が入力されると、組み合わせ回路２１０の出力（値）を取り込み（３０３）、その値が期待される値（所定のデータを組み合わせ回路に入力したときに、組み合わせ回路の出力として得られるべき値）と一致するかを判断する（３０４）。それらが一致すると、フローは３０１に戻り、ＣＰＵ２２０はデータ出力２０２に、先述の“１１１１”から１減じた“１１１０”を出力した後に、レジスタ２０６への書き込み信号を出力し、それ以降のフローを繰り返す。このフローを３０４の判断が不一致となるまで繰り返す。不一致となるのはレジスタ２０６に設定するカウント数が少なすぎたため、動作終了信号が組み合わせ回路２１０の出力が安定する前に出力されてしまい、ＣＰＵ２２０がその出力を取り込んでしまったためである。この時のカウント数をＮとすると、Ｎ＋１をレジスタ２０６に設定することで、最も速くかつ安定して組み合わせ回路２１０の出力を取り込むことが可能となる（３０５）。
【００１２】
組み合わせ回路に入力され得るデータのうち、組み合わせ回路２１０の出力が安定するのに最も時間がかかる入力データ（最長時間データ）をあらかじめ推定し、３０２でそれをデータ出力２０２に出力すれば、その他の値についてはそれよりも速く出力が安定するため、全ての値で出力が安定することが保証される。又、複数の入力データについて３０１〜３０５のフローを実施し、全ての値で出力が安定することを確かめても良い。
【００１３】
又、レジスタ２０６のビット数及びカウンタのビット数は、想定される動作環境の中で、組み合わせ回路２１０の出力が安定するのに最も時間を要する場合に必要とされる遅延時間に相当するカウント数を設定できるよう調整されるべきであり、４ビットに限られるものではない。
【００１４】
上述のフローはＣＰＵ２２０にリセット信号が入力される度に行われるので、そのときの動作環境に応じてカウント数が設定されることとなり、安定かつ高速に動作する電子回路を提供することが可能となる。
【００１５】
［実施例２］
図４に本発明の第二実施形態のブロック図を示す。図４において、４０１は制御回路としてのＣＰＵ、４０２は組み合わせ回路Ａ、４０３は組み合わせ回路Ａの動作終了信号を出力する遅延回路Ａ、４０４は組み合わせ回路Ｂ、４０５は組み合わせ回路Ｂの動作終了信号を出力する遅延回路Ｂである。ＣＰＵ４０１において、４０８は組み合わせ回路Ａ４０２及び遅延回路Ａ４０３への動作開始信号出力、４１５はＡ、Ｂ、Ｃ、Ｄ４本へのデータ出力、４０７は遅延回路４０３に含まれるレジスタへの書き込み信号出力、４１７は組み合わせ回路Ａ４０２からのデータ入力、４０６はリセット信号入力、４１６は遅延回路Ａ４０３からの動作終了信号入力である。又、４１０は組み合わせ回路Ｂ４０４及び遅延回路Ｂ４０５への動作開始信号出力、４０９は遅延回路４０５に含まれるレジスタへの書き込み信号出力、４１９は組み合わせ回路Ｂ４０４からのデータ入力、４１８は遅延回路Ｂ４０５からの動作終了信号入力である。尚、４ビットのデータ出力４１５を構成するＡＢＣＤはＡを最上位ビットとして、（ＡＢＣＤ）2と定義する。第二実施形態では、組み合わせ回路Ａ及び遅延回路Ａと、組み合わせ回路Ｂ及び遅延回路Ｂに対してそれぞれ第一実施形態で説明した３０１〜３０５のフローを実施することで、動作環境に応じて、安定かつ高速に動作する電子回路を提供することが可能となる。
【産業上の利用可能性】
【００１６】
本発明は例えばパーソナルコンピュータや携帯電話などの組み込み機器などに適用できる。  
【図面の簡単な説明】
【００１７】
【図１】従来技術を示すブロック図。
【図２】本発明の第一実施形態の電子回路のブロック図。
【図３】上記第一実施形態のＣＰＵが実行する制御のフローチャート。
【図４】本発明の第二実施形態の電子回路のブロック図。
【符号の説明】
【００１８】
２２０…ＣＰＵ  ２１０…組み合わせ回路  ２０７…遅延回路  ２０６…レジスタ  ２０４…カウンタ  ２０５…検出回路
【図１】
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【図２】
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【図３】
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【図４】
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