(57)【要約】【課題】  スナップバック現象の発生が抑えられた横型の半導体装置を提供すること。【解決手段】  半導体装置１０は、ドレイン領域３２と、ボディ領域３８と、ボディコンタクト領域３７と、ソース領域３６を備えている。ソース領域３６は、半導体上層２４の上表面３０に形成されている凸部５２内に形成されている。ボディコンタクト領域３７は、凸部５２以外に設けられている。ソース領域３６が、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内から外れた位置に形成されている。【選択図】  図１
2007234897.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置であり、
半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含む第１半導体領域と、
半導体基板の上表面部の他の一部に形成されており、第１半導体領域に接しており、第２導電型の不純物を低濃度に含む第２半導体領域と、
第２半導体領域によって第１半導体領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含む第３半導体領域と、
第２半導体領域によって第１半導体領域から隔てられており、第１半導体領域と第３半導体領域の間に位置しており、半導体基板の上表面に露出しており、第１導電型の不純物を含む第４半導体領域と、
第１半導体領域と第４半導体領域を隔てている第２半導体領域に、ゲート絶縁膜を介して対向しているゲート電極を備え、
半導体基板の上表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有しており、第２表面と側面は、第１表面上に凸部を構成しており、
第３半導体領域は、その凸部以外に設けられており、
第４半導体領域は、その凸部内に設けられていることを特徴とする半導体装置。
【請求項２】
第４半導体領域は、前記凸部の範囲内に収められていることを特徴とする請求項１の半導体装置。
【請求項３】
ゲート電極の一部は、前記凸部を構成している側面に対向していることを特徴とする請求項２の半導体装置。
【請求項４】
半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置であり、
半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含むドレイン領域と、
半導体基板の上表面部の他の一部に形成されており、ドレイン領域に接しており、第２導電型の不純物を低濃度に含むボディ領域と、
ボディ領域によってドレイン領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含むボディコンタクト領域と、
ボディ領域によってドレイン領域から隔てられており、ドレイン領域とボディコンタクト領域の間に位置しており、半導体基板の表面に露出しており、第１導電型の不純物を含むソース領域と、
ドレイン領域とソース領域を隔てているボディ領域に、ゲート絶縁膜を介して対向しているゲート電極を備え、
半導体基板の表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有しており、第２表面と側面は、第１表面上に凸部を構成しており、
ボディコンタクト領域は、その凸部以外に設けられており、
ソース領域は、その凸部内に設けられていることを特徴とする半導体装置。
【請求項５】
ソース領域は、前記凸部の範囲内に収められていることを特徴とする請求項４の半導体装置。
【請求項６】
ゲート電極の一部は、前記凸部を構成している側面に対向していることを特徴とする請求項５の半導体装置。
【請求項７】
半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置を製造する方法であり、
第１導電型の不純物を含む半導体基板の一部を残して残部の半導体基板を上表面から所定深さまで除去し、半導体基板の上表面に凸部を形成する工程と、
凸部を含む半導体基板の上表面部の一部に第２導電型の不純物を低濃度に導入し、半導体基板の上表面部を不純物を導入しなかった第１半導体領域と不純物を導入した第２半導体領域に区画する工程と、
凸部の側面と、凸部と第１半導体領域の間の第２半導体領域の上表面に、ゲート絶縁膜を形成し、そのゲート絶縁膜上にゲート電極を形成する工程と、
第２半導体領域の上表面部の一部であって、第１半導体領域との間に凸部が配置されている領域に、第２導電型の不純物を高濃度に導入し、第３半導体領域を形成する工程と、
凸部に第１導電型の不純物を導入し、第４半導体領域を形成する工程と、
備えている製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置に関する。本発明はまた、この種の半導体装置を製造する際に好適に利用することができる製造方法にも関する。本発明の半導体装置には、例えば、横型のMISFET（Metal Insulator Semiconductor Field Effect Transistor）、横型のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）、横型のIGBT（Insulated Gate Bipolar Transistor）等が含まれる。
【背景技術】
【０００２】
横型の半導体装置は、一対の主電極の双方を半導体基板の上表面に備えている。横型の半導体装置は、その一対の主電極の間であり、半導体基板の上表面部（上表面からある程度の深さを含めた部分をいう）に、複数の半導体領域を備えている。例えば、車載用のモータをインバータ制御するために用いられる半導体装置には、横型のパワーMOSFETが用いられている。
【０００３】
横型のパワーMOSFETは、ドレイン電極とソース電極を半導体基板の上表面に備えている。パワーMOSFETはさらに、半導体基板の上表面部に、ｎ−型のドレイン領域と、ｐ型のボディ領域と、ｐ＋型のボディコンタクト領域と、ｎ＋型のソース領域を備えている。ドレイン領域は、半導体基板の上表面部の一部に形成されている。ボディ領域は、半導体基板の上表面部の他の一部に形成されており、ドレイン領域に接している。ボディコンタクト領域は、ボディ領域によってドレイン領域から隔てられており、半導体基板の上表面に露出している。ソース領域は、ボディ領域によってドレイン領域から隔てられており、ボディコンタクト領域とドレイン領域の間に位置しており、半導体基板の上表面に露出している。ドレイン領域は、ドレイン電極に電気的に接続されている。ボディコンタクト領域とソース領域は、ソース電極に電気的に接続されている。ドレイン領域とソース領域を隔てているボディ領域に、ゲート絶縁膜を介してゲート電極が対向している。パワーMOSFETでは、ドレイン領域、ボディ領域、ソース領域及びボディコンタクト領域が、半導体基板の上表面部の水平面内において、横方向に並んで配置されている。
この種の半導体装置に関連する特許文献を以下に示す。
【０００４】
【特許文献１】特開２００３−１９７６３４号公報
【特許文献２】特開平１１−４０００５号公報
【特許文献３】特開平８−１２５１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
パワーMOSFETのオフ状態において、一対の主電極の間に高い電圧が加わると、ドレイン領域とボディ領域のｐｎ接合近傍でインパクトイオン化現象に起因して電子と正孔が生成する。電子と正孔は、これ以外の場所でも生成することがある。いずれも場合でも、電子は、ドレイン領域を介してドレイン電極に排出される。正孔は、ボディ領域及びボディコンタクト領域を介してソース電極に排出される。しかし、正孔の排出経路の途中には、ソース領域が存在している。このため、正孔は、このソース領域を避けるように、ボディ領域の深部側を迂回し、ボディコンタクト領域まで移動する。
【０００６】
この種のパワーMOSFETは、半導体基板の上表面部に、ｎ型のドレイン領域と、ｐ型のボディ領域と、ｎ型のソース領域で構成される寄生のNPNトランジスタを備えている。前記したように、インパクトイオン化現象に起因して発生した正孔は、ソース領域を避けるように、ボディ領域の深部側を迂回し、ボディコンタクト領域まで移動する。このため、正孔の移動方向に沿って、正孔の移動距離に応じた電位差が形成される。この電位差は、ボディ領域とボディコンタクト領域の間に形成される。ボディコンタクト領域とソース領域は同電位であるので、電位差は、ボディ領域とソース領域の間にも形成される。したがって、寄生のNPNトランジスタのゲートに電圧が加わった状態になり、寄生のNPNトランジスタがオン状態に移行する（スナップバック現象という）。このため、パワーMOSFETは、オフ状態を維持することができなくなり、耐圧特性が低下してしまう。
本発明は、スナップバック現象の発生が抑えられた横型の半導体装置を提供することを目的とする。本発明はまた、この種の半導体装置を製造する際に好適に利用することができる製造方法も提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、寄生のNPNトランジスタのゲートに加わる電圧を低減し、寄生のNPNトランジスタがオン状態に移行することを抑制する。本発明は、寄生のNPNトランジスタのゲートに加わる電圧を低減するために、例えば上記のパワーMOSFETであれば、ボディ領域内を移動する正孔の移動距離が短くなる形態を採用する。具体的には、上記のパワーMOSFETであれば、ソース領域が、ドレイン領域とボディ領域とボディコンタクト領域が横方向に並んでいる水平面内から外れた位置に形成されていることを特徴としている。このため、正孔は、ボディコンタクト領域に向けてボディ領域の上表面部を直線的に移動することができる。正孔は、ソース領域を避けるように、ボディ領域の深部側を迂回して移動することがない。このため、正孔がボディ領域内を移動する距離が短くなる。正孔の移動距離が短くなれば、正孔の移動距離に応じた電位差が小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。
【０００８】
ここで、本明細書で用いられる用語に関して説明する。
「高濃度」と「低濃度」という用語が、不純物濃度の説明に対して使用される。この用語は、両者の相対的な濃度関係を説明するためのものであり、特定の濃度範囲を意味するものではない。
「第２導電型キャリア」という用語が、明細書中で使用される。第２導電型がｎ型を意味する場合は、第２導電型キャリアは電子を意味する。第２導電型がｐ型を意味する場合は、第２導電型キャリアは正孔を意味する。
【０００９】
本発明は、半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置に具現化することができる。本発明の半導体装置は、少なくとも第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、ゲート電極を備えている。第１半導体領域は、半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含んでいる。第２半導体領域は、半導体基板の上表面部の他の一部に形成されており、第１半導体領域に接しており、第２導電型の不純物を低濃度に含んでいる。第３半導体領域は、第２半導体領域によって第１半導体領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含んでいる。第４半導体領域は、第２半導体領域によって第１半導体領域から隔てられており、第１半導体領域と第３半導体領域の間に位置しており、半導体基板の上表面に露出しており、第１導電型の不純物を含んでいる。ゲート電極は、第１半導体領域と第４半導体領域を隔てている第２半導体領域に、ゲート絶縁膜を介して対向している。本発明の半導体基板の上表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有している。その第２表面と側面は、第１表面上に凸部を構成している。本発明の半導体装置では、第３半導体領域がその凸部以外に設けられており、第４半導体領域がその凸部内に設けられている。
上記の半導体装置は、半導体基板の上表面部に、第１半導体領域と、第２半導体領域と、第４半導体領域で構成される寄生のNPNトランジスタを備えている。上記の半導体装置では、第４半導体領域が凸部内に設けられている。このため、第４半導体領域は、第１半導体領域と第２半導体領域と第３半導体領域が横方向に並んでいる水平面内から外れた位置に形成されている。このため、第２導電型キャリアは、第３半導体領域に向けて第２半導体領域の上表面部を直線的に移動することができる。第２導電型キャリアは、第４半導体領域を避けるように、第２半導体領域の深部側を迂回して移動することがない。このため、第２導電型キャリアがボディ領域内を移動する距離が短くなる。第２導電型キャリアの移動距離が短くなれば、第２導電型キャリアの移動距離に応じた電位差が小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。
【００１０】
本発明の半導体装置では、第４半導体領域が、凸部の範囲内に収められていることが好ましい。
この形態によると、第４半導体領域の存在する範囲が、凸部内に収められている。第４半導体領域の存在する範囲が、凸部の高さを超えて、第２半導体領域内に侵入して形成されていない。このため、第２導電型キャリアが、第４半導体領域を避けるように、第２半導体領域の深部側を迂回する現象が顕著に低減される。第２導電型キャリアの大多数が、第３半導体領域に向けて第２半導体領域の上表面部を直線的に移動することができる。したがって、第２導電型キャリアの移動距離が短くなる現象を有効的に得ることができ、第２導電型キャリアの移動距離に応じた電位差が顕著に小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。
【００１１】
本発明の半導体装置では、ゲート電極の一部が、凸部を構成する側面に対向していることが好ましい。
この形態によると、第１半導体領域と第４半導体領域の間のチャネル領域の一部が、凸部を構成する側面を利用して、縦方向に形成されている。したがって、チャネル領域に要する距離の一部を縦方向で確保することができるので、チャネル領域に要する距離を横方向で長く確保する必要がない。チャネル領域のための横方向の面積を小さくすることができるので、半導体装置の全体の面積も小さくなり、半導体装置を小型化することができる。
【００１２】
本発明は、横型のＭＯＳＦＥＴに具現化することができる。本発明のＭＯＳＦＥＴは、少なくともドレイン領域と、ボディ領域と、ボディコンタクト領域と、ソース領域と、ゲート電極を備えている。ドレイン領域は、半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含んでいる。ボディ領域は、半導体基板の上表面部の他の一部に形成されており、ドレイン領域に接しており、第２導電型の不純物を低濃度に含んでいる。ボディコンタクト領域は、ボディ領域によってドレイン領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含んでいる。ソース領域は、ボディ領域によってドレイン領域から隔てられており、ドレイン領域とボディコンタクト領域の間に位置しており、半導体基板の上表面に露出しており、第１導電型の不純物を含んでいる。ゲート電極は、ドレイン領域とソース領域を隔てているボディ領域に、ゲート絶縁膜を介して対向している。本発明の半導体基板の上表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有している。その第２表面と側面は、第１表面上に凸部を構成している。本発明の半導体装置では、ボディコンタクト領域がその凸部以外に設けられており、ソース領域がその凸部内に設けられている。
上記のＭＯＳＦＥＴでは、ソース領域が、凸部の範囲内に収められていることが好ましい。
さらに、上記のＭＯＳＦＥＴでは、ゲート電極の一部が、凸部を構成する側面に対向していることが好ましい。
【００１３】
本発明は、上記の半導体装置を製造する際に好適に利用することができる製造方法も提供することができる。本発明は、半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置を製造する方法に関する。本発明の製造方法は、少なくとも以下の各工程を備えている。以下の各工程は、工程を実行する順序が記載する順序と違うこともある。
本発明の製造方法は、第１導電型の不純物を含む半導体基板の一部を残して残部の半導体基板を上表面から所定深さまで除去し、半導体基板の上表面に凸部を形成する工程を備えている。本発明の製造方法は、凸部を含む半導体基板の上表面部の一部に第２導電型の不純物を低濃度に導入し、半導体基板の上表面部を不純物を導入しなかった第１半導体領域と不純物を導入した第２半導体領域に区画する工程を備えている。本発明の製造方法はさらに、凸部の側面と、凸部と第１半導体領域の間の第２半導体領域の上表面に、ゲート絶縁膜を形成し、そのゲート絶縁膜上にゲート電極を形成する工程を備えている。本発明の製造方法はさらに、第２半導体領域の上表面部の一部であって、第１半導体領域との間に凸部が配置されている位置に、第２導電型の不純物を高濃度に導入し、第３半導体領域を形成する工程を備えている。本発明の製造方法はその他に、凸部に第１導電型の不純物を導入し、第４半導体領域を形成する工程を備えている。
半導体基板の上表面部を区画する工程では、不純物の導入の有無によって、第１半導体領域と第２半導体領域が区画される。しかしながら、その後の工程において、第１半導体領域に不純物を導入し、第１半導体領域の不純物濃度を所望の値に調整してもよい。
上記の製造方法は、半導体基板の上表面に、凸部を形成する工程を備えていることを特徴としている。さらに、上記の製造方法は、その凸部内に第４半導体領域を設ける工程を備えていることを特徴としている。これらの工程を実行すれば、本発明の半導体装置に特徴的な形態を形成することができる。
【発明の効果】
【００１４】
本発明によると、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられた横型の半導体装置を提供することができる。また、本発明によると、そのような横型の半導体装置を製造する際に利用できる製造方法も提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の特徴を記載する。
（第１形態）  半導体基板の上表面には、凸部が形成されている。その凸部は、第２半導体領域の上表面に形成されている。第４半導体領域は、その凸部内に形成されている。
（第２形態）  第４半導体領域は、第１半導体領域と第２半導体領域と第３半導体領域が横方向に並んでいる水平面内よりも上側に形成されている。
（第３形態）  第４半導体領域の存在範囲は、含まれる不純物の濃度が１×１０18cm−3以上の領域をいう。第４半導体領域の存在範囲が、凸部の高さを超えないことが好ましい。
（第４形態）  第４半導体領域の存在範囲は、第１半導体領域と第２半導体領域と第３半導体領域が横方向に並んでいる水平面内に形成されていないことが好ましい。
【実施例】
【００１６】
以下に、図面を参照して実施例を説明する。以下の実施例では、半導体材料にシリコンが用いられている。シリコンに代えて、他の半導体材料を用いてもよい。
図１に、横型の半導体装置１０の要部断面図を模式的に示す。図１は、半導体装置１０の単位構造を示している。実際の半導体装置１０は、図１の単位構造を反転した構造と組になって、一つの構造を構成する（図８〜図１４の製造方法を参照）。半導体装置１０は、横型のMOSFETである。
【００１７】
半導体装置１０は、半導体基板２０を備えている。半導体基板２０は、半導体下層２２と、半導体上層２４を備えている。半導体下層２２は、半導体基板２０の下部分に形成されており、ｐ型の不純物（典型的にはボロン）を含んでいる。半導体下層２２の不純物濃度は、概ね１×１０18cm−3〜１×１０20cm−3に調整されている。半導体上層２４は、半導体基板２０の上部分に形成されている。半導体上層２４の上表面部２６には、複数の部分領域が形成されている。複数の部分領域を除いた半導体上層２４は、ｎ型の不純物（典型的にはリン）を含んでおり、その不純物濃度は、概ね１×１０14cm−3〜１×１０16cm−3に調整されている。
【００１８】
半導体装置１０は、半導体上層２４の上表面部２６に、ｎ−型のドレイン領域３２と、ｐ−型のボディ領域３８と、ｐ＋型のボディコンタクト領域３７と、ｎ＋型のソース領域３６を備えている。
ドレイン領域３２は、半導体上層２４の上表面部２６の一部に形成されている。ドレイン領域３２は、ｎ型の不純物（典型的にはリン）を低濃度に含んでおり、その不純物濃度は、概ね１×１０16cm−3〜１×１０18cm−3に調整されている。ドレイン領域３２は、ｎ型の不純物（典型的にはリン）を高濃度に含むドレインコンタクト領域３１を備えている。ドレインコンタクト領域３１は、半導体上層２４の上表面３０に露出している。ドレイン領域３２は、そのドレインコンタクト領域３１介して、ドレイン電極（図示しない）に電気的に接続されている。
【００１９】
ボディ領域３８は、半導体上層２４の上表面部２６の他の一部に形成されており、ドレイン領域３２にｐｎ接合界面３９を介して接している。ボディ領域３８は、ｐ型の不純物（典型的にはボロン）を低濃度に含んでおり、その不純物濃度は、概ね１×１０16cm−3〜１×１０18cm−3に調整されている。
【００２０】
半導体上層２４の上表面３０は、第１表面３０ｃと、その第１表面３０ｃよりも上方に位置している第２表面３０ａと、第１表面３０ｃと第２表面３０ａの間に形成されている側面３０ｂを有している。第１表面３０ｃは、半導体上層２４の上表面３０の大部分を占めている。第２表面３０ａは凸部５２の頂面を構成しており、側面３０ｂは凸部５２の側面を構成している。第２表面３０ａと側面３０ｂは、第１表面３０ｃ上に凸部５２を構成している。第１表面３０ｃと第２表面３０ａは、略平行に形成されている。側面３０ｂは、第１表面３０ｃと第２表面３０ａに対して直交している。
【００２１】
ボディコンタクト領域３７は、ボディ領域３８によってドレイン領域３２から隔てられており、半導体上層２４の上表面３０ｃに露出している。ボディコンタクト領域３７は、ｐ型の不純物（典型的にはボロン）を高濃度に含んでおり、その不純物濃度は、概ね１×１０18cm−3〜１×１０21cm−3に調整されている。ボディコンタクト領域３７は、凸部５２以外に形成されている。ボディコンタクト領域３７は、ソース電極（図示しない）に電気的に接続されている。
【００２２】
ソース領域３６は、ボディ領域３８によってドレイン領域３２から隔てられており、ボディコンタクト領域３７とドレイン領域３２の間に位置している。ソース領域３６は、ｎ型の不純物（典型的にはリン）を含んでおり、その不純物濃度は、概ね１×１０18cm−3〜１×１０21cm−3に調整されている。ソース領域３６は、凸部５２内に形成されている。ソース領域３６は、半導体上層２４の上表面３０ａに露出している。ソース領域３６とボディ領域３８の接合面３６ａは、凸部５２内に存在している。したがって、ソース領域３６は、凸部５２の範囲内に収められている。ソース領域３６は、ソース電極（図示しない）に電気的に接続している。
【００２３】
半導体装置１０はさらに、ゲート絶縁膜３５とゲート電極３４を備えている。ゲート電極３４は、ドレイン領域３２とソース領域３６を隔てているボディ領域３８に、ゲート絶縁膜３５を介して対向している。ゲート絶縁膜３５の材料には、酸化シリコンが用いられている。ゲート電極３４の材料には、不純物が導入されたポリシリコンが用いられている。図１に示すように、ゲート電極３５の一部は、凸部５２を構成する側面３０ｂに対向している。このため、ドレイン領域３２とソース領域３６の間のチャネル領域の一部が、縦方向に形成されている。したがって、チャネル領域に要する距離の一部を縦方向で確保することができるので、チャネル領域に要する距離を横方向で長く確保する必要がない。チャネル領域のための横方向の面積を小さくすることができるので、半導体装置１０の全体の面積も小さくなっている。
【００２４】
半導体装置１０はさらに、フィールド酸化膜３３を備えている。フィールド酸化膜３３は、ドレイン領域３２の上表面３０ｃに形成されている。フィールド酸化膜３３の上表面の一部には、ゲート電極３４の一部が延設している。このゲート電極３４の一部は、フィールドプレートと呼ばれ、ドレイン領域３２の上表面部の電界を緩和することができる。
【００２５】
次に、図２を参照して、半導体装置１０の作用に関する特徴を説明する。なお、半導体装置１０の特徴を明瞭にするために、図３の半導体装置１００と図４の半導体装置１１０を比較例として用いる。また、半導体装置１００及び半導体装置１１０の構成要素のうち半導体装置１０と同一の構成要素に関しては、同一符号を付し、その説明を省略する。
図３の第１比較例の半導体装置１００は、凸部を備えていない例である。ボディコンタクト領域２３７とソース領域２３６は、半導体上層２４の上表面部２６の水平面内において、横方向に並んで形成されている。この形態は、一般的な横型のMOSFETの構造に対応している。
図４の第２比較例の半導体装置１１０は、ボディ領域３３８内に凹部を備えている例である。半導体装置１１０のボディコンタクト領域３３７は、その凹部の底に形成されている。
【００２６】
まず、図３に示す第１比較例の半導体装置１００に関して検討する。半導体装置１００では、オフ状態において、一対の主電極の間に高い電圧が加わると、フィールド酸化膜３３のバーズビーク近傍７４でインパクトイオン化現象に起因して電子と正孔が生成する。また、ドレイン領域３２とボディ領域２３８のｐｎ接合面３９の近傍でも、インパクトイオン化現象に起因して電子と正孔が生成する。生成した電子は、ドレイン領域３２を介してドレイン電極に排出される（経路７２参照）。正孔は、ボディ領域２３８及びボディコンタクト領域２３７を介してソース電極に排出される（経路７６参照）。しかし、正孔の排出経路の途中には、ソース領域２３６が存在している。このため、正孔は、このソース領域２３６を避けるように、ボディ領域２３８の深部側を迂回し、ボディコンタクト領域２３７まで移動する。このため、正孔の移動方向に沿って、正孔の移動距離に応じた電位差が形成される。
【００２７】
半導体装置１００は、半導体上層２４の上表面部２６に、ｎ型のドレイン領域３２と、ｐ型のボディ領域２３８と、ｎ型のソース領域２３６で構成される寄生のNPNトランジスタを備えている。このため、正孔の移動によって形成された電位差は、寄生のNPNトランジスタを構成するボディ領域２３８と、ボディコンタクト領域２３７の間に形成される。ボディコンタクト領域２３７とソース領域２３６は同電位であるので、電位差は、ボディ領域２３８とソース領域２３６の間にも形成される。したがって、寄生のNPNトランジスタのゲートに電圧が加わった状態になり、寄生のNPNトランジスタがオン状態に移行する（スナップバック現象という）。
図６に、半導体装置１００の電流・電圧特性を示す。横軸にドレイン電圧、縦軸にドレイン電流を示す。図６には、ゲート電圧が、0、5、10、15、20、25Ｖにおける電流・電圧特性が示されている。ゲート電圧が0Ｖの場合、即ち、半導体装置１００がオフ状態において、ドレイン電圧が40Ｖまで上昇すると、ドレイン電流が急激に増加することが分かる。この現象がスナップバック現象であり、寄生のNPNトランジスタがオン状態に移行している。このため、半導体装置１００は、オフ状態を維持することができず、耐圧特性が低下している。
【００２８】
図４に示す第２比較例の半導体装置１１０では、ボディコンタクト領域３３７が凹部の底に形成されている。ボディコンタクト領域３３７は、正孔がボディ領域３３８の深部側を迂回する経路７６に対応して形成されている。これにより、正孔の移動距離が、半導体装置１００の場合に比して、僅かに短縮されている。しかしながら、正孔がボディ領域３３８内を移動する経路７６は、ソース領域３３６を迂回する点において、半導体装置１００と変わらない。インパクトイオン化現象に起因する電子と正孔の大多数は、半導体基板２０の上表面の近傍で生成する。このため、半導体装置１１０の形態であったとしても、正孔がボディ領域３３８の深部側を迂回することを回避することができない。半導体装置１１０の形態では、正孔の移動距離の短縮させる効果は僅かなものである。
図７に、半導体装置１１０の電流・電圧特性を示す。図７に示すように、半導体装置１１０の形態では、正孔の移動距離の短縮化が僅かなものに留まっており、スナップバック現象を実効的に抑えることができない。
図３及び図４の比較例の半導体装置１００及び半導体装置１１０の形態では、スナップバック現象を回避することができないことが確認された。
【００２９】
一方、図２に示すように、半導体装置１０では、ソース領域３６が凸部５２内に設けられている。ソース領域３６は、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内から外れた位置に形成されている。このため、生成した正孔は、ボディコンタクト領域３７に向けてボディ領域３８の上表面部を直線的に移動することができる（経路７６参照）。正孔は、ソース領域３６を避けるように、ボディ領域３８の深部側を迂回して移動することがない。このため、正孔がボディ領域３８内を移動する距離が短くなる。正孔の移動距離が短くなるので、正孔の移動距離に応じた電位差が小さくなる。
図５に、半導体装置１０の電流・電圧特性を示す。図５に示すように、半導体装置１０では、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられることが確認された。
【００３０】
以下に、半導体装置１０の他の特徴を記載する。
半導体装置１０は、ソース領域３６が凸部５２の範囲内に収められていることを他の特徴としている。ソース領域３６の存在する範囲が、凸部５２の高さ３０Ｈを超えて、ボディ領域３８内に侵入して形成されていない。また、ソース領域３６の存在する範囲が、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内にまで達していない。なお、ソース領域３６の存在範囲は、ソース領域３６の不純物濃度によって画定される。不純物の濃度が１×１０18cm−3以上の領域は、ソース領域３６と評価される。半導体装置１０では、ソース領域３６とボディ領域３８の接合面３６ａの不純物濃度が、５×１０16cm−3である。ソース領域３６が、凸部５２の範囲内に収められていると、正孔がソース領域３６を避けるように、ボディ領域３８の深部側を迂回する現象が顕著に低減される。このため、正孔の大多数が、ボディコンタクト領域３７に向けてボディ領域の上表面部を直線的に移動することができる。したがって、正孔の移動距離が短くなる現象を有効的に得ることができ、正孔の移動距離に応じた電位差が顕著に小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。
【００３１】
（半導体装置１０の製造方法）
以下、図８〜図１４を参照して、半導体装置１０の製造方法を説明する。
まず、図８に示すように、半導体下層２２と半導体上層２４を備えている半導体基板２０を準備する。半導体基板２０は、半導体下層２２の表面に、半導体上層２４をエピタキシャル成長して形成することができる。
【００３２】
次に、図９に示すように、リソグラフィー技術及びエッチング技術を利用して、半導体上層２４の一部を残して残部の半導体上層２４を上表面から所定深さまで除去する。これにより、半導体上層２４の上表面に、凸部５２を形成することができる。
【００３３】
次に、図１０に示すように、LOCOS（Local Oxidation of Silicon）法を利用して、半導体上層２４の上表面の一部に、フィールド酸化膜３３を形成する。LOCOS法は、以下の工程を含む。まず、半導体上層２４の表面に酸化膜と窒化膜の積層膜を形成する。次に、フィールド酸化膜３３を形成したい領域の積層膜を除去し、露出した半導体上層２４の上表面を熱処理する。熱処理の条件は、酸素雰囲気下で、約１１００℃が選択される。これにより、半導体上層２４の上表面の局所的範囲に、約５００nmの厚みを有するフィールド酸化膜３３を形成することができる。
【００３４】
次に、図１１に示すように、リソグラフィー技術及びイオン注入技術を利用して、凸部５２を含む半導体上層２４の上表面部の一部に、ｐ型の不純物（典型的にはボロン）を低濃度に導入し、半導体上層２４の上表面部を不純物を導入しなかったドレイン領域３２と不純物を導入したボディ領域３８に区画する。イオン注入は、照射エネルギーを変えて複数回に分けて実施するのが好ましい。これにより、ボディ領域３８は、深さ方向の不純物濃度の変化の小さい状態に形成される。
【００３５】
次に、図１２に示すように、リソグラフィー技術及びイオン注入技術を利用して、ドレイン領域３２の不純物濃度を所望の値に調整する。イオン注入は、照射エネルギーを変えて複数回に分けて実施するのが好ましい。これにより、ドレイン領域３２は、深さ方向の不純物濃度の変化の小さい状態に形成される。
【００３６】
次に、図１３に示すように、CVD（Chemical Vapor Deposition）法を利用して、凸部５２の頂面の一部からフィールド酸化膜３３までに亘って、ゲート絶縁膜３５を形成する。ゲート絶縁膜３５を形成するのに先立って、半導体上層２４の上表面に犠牲酸化膜を形成し、その犠牲酸化膜をウェットエッチングすることによって、半導体上層２４の上表面に存在する欠陥層を除去しておくことが好ましい。次に、CVD法を利用して、そのゲート絶縁膜３５上にゲート電極３４を形成する。ゲート電極３４には、リンが高濃度に導入されており、低抵抗化されている。ゲート電極３４のパターニングには、リソグラフィー技術及びエッチング技術が利用される。
【００３７】
次に、図１４に示すように、リソグラフィー技術及びイオン注入技術を利用して、ボディ領域３８の上表面部の一部であって、ドレイン領域３２との間に凸部５２が配置されている位置に、ｐ型の不純物を高濃度に導入し、ボディコンタクト領域３７を形成する。次いで、リソグラフィー技術及びイオン注入技術を利用して、凸部５２にｎ型の不純物を導入し、ソース領域３６を形成する。さらに、リソグラフィー技術及びイオン注入技術を利用して、ドレイン領域３２の上表面部の一部に、ドレインコンタクト領域３１を形成する。
これらの工程を経て、半導体装置１０を製造することができる。
【００３８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３９】
【図１】実施例の半導体装置の要部断面図を模式的に示す。
【図２】実施例の半導体装置の動作を説明する図を示す。
【図３】第１比較例の半導体装置の動作を説明する図を示す。
【図４】第２比較例の半導体装置の動作を説明する図を示す。
【図５】実施例の半導体装置の電流・電圧特性を示す。
【図６】第１比較例の半導体装置の電流・電圧特性を示す。
【図７】第２比較例の半導体装置の電流・電圧特性を示す。
【図８】実施例の半導体装置の製造過程を示す（１）。
【図９】実施例の半導体装置の製造過程を示す（２）。
【図１０】実施例の半導体装置の製造過程を示す（３）。
【図１１】実施例の半導体装置の製造過程を示す（４）。
【図１２】実施例の半導体装置の製造過程を示す（５）。
【図１３】実施例の半導体装置の製造過程を示す（６）。
【図１４】実施例の半導体装置の製造過程を示す（７）。
【符号の説明】
【００４０】
２０：半導体基板
２２：半導体下層
２４：半導体上層
２６：上表面部
３０、３０ａ、３０ｂ、３０ｃ：上表面
３１：ドレインコンタクト領域
３２：ドレイン領域
３３：フィールド酸化膜
３４：ゲート電極
３５、３５ａ、３５ｂ：ゲート絶縁膜
３６：ソース領域
３７：ボディコンタクト領域
３８：ボディ領域
５２：凸部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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