(57)【要約】【課題】  半導体装置においては、各種の内部電源電圧が使用されている。電源電圧発生回路及びその電源電圧が使用されるそれぞれの内部回路においても、電源投入時の最適な動作タイミングが異なり、最適なタイミングで初期設定を行わなければならないという問題がある。【解決手段】  本発明の半導体装置は、電源電圧発生回路及びその電源電圧が使用されるそれぞれの内部回路に対して、各々最適化した内部回路プリセット信号を発生させ、入力させる構成とする。これらの構成とすることで、各種内部回路では最適化された内部回路プリセット信号により電源投入時の安定した動作を行うことができる半導体装置を提供することが出来る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体装置において、電源投入時に、内部電源電圧発生回路と、該内部電源電圧発生回路で発生された電源電圧を電源とする内部回路とを、異なるタイミングを有するプリセット信号で初期設定することを特徴とする半導体装置。
【請求項２】
前記内部回路を複数備え、これらの内部回路を異なるタイミングを有するプリセット信号で初期設定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部電源電圧発生回路を複数備え、これらの内部電源電圧発生回路を異なるタイミングを有するプリセット信号で初期設定することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記内部電源電圧発生回路は、外部から供給される電源電圧を昇圧することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記内部電源電圧発生回路に対して、外部から供給される電源電圧が投入された初期においては動作が停止され、規定値まで上昇したときに動作開始するように初期設定することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記内部電源電圧発生回路は、外部から供給される電源電圧を降圧することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記内部電源電圧発生回路に対して、外部から供給される電源電圧が投入された初期においては補助トランジスタを導通させ、早く規定値まで上昇させるように初期設定することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記内部電源電圧発生回路は、外部から供給される電源電圧を昇圧及び降圧させ、昇圧電源電圧発生回路を初期設定するタイミングは降圧電源電圧発生回路を初期設定するタイミングよりは遅いことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に電源投入時における内部回路の初期動作を設定するプリセット発生回路を備えた半導体装置に関する。
【背景技術】
【０００２】
最近の半導体装置は大規模集積化、高速化が進むとともに、使用される半導体デバイスは微細化が進んでいる。これら半導体デバイスの微細化にともなって半導体装置の電源電圧は低電圧化されている。半導体装置の内部回路においては、電源の低電圧化にともなって最適な電源電圧を供給し最適動作させることが必要となる。この最適化により、大規模集積化、高速化が達成される。そのため半導体装置内部には、各種の内部回路用の電源電圧を発生させる内部電源電圧発生回路が設けられている。内部電源電圧発生回路は、外部から供給される電源電圧を昇圧、又は降圧させ、各種の内部電源電圧を発生させている。
【０００３】
さらにこれらの半導体装置では、電源投入時に、内部回路プリセット信号を発生させ、電源電圧発生回路及びその電源電圧が供給される周辺制御回路の電源電圧の立ち上がりを制御している。図１８に従来例のプリセット信号を使用した概略ブロック図を示す。１１は内部回路プリセット信号ＰＲＥＳＥＴを発生するプリセット（ＰＲＥＳＥＴ）発生回路、２１は内部電源ＶＩＮＴを発生する電源電圧ＶＩＮＴ発生回路、２２は内部電源ＶＩＮＴが供給され、内部電源ＶＩＮＴで動作する様々な周辺制御回路である。
【０００４】
電源電圧ＶＩＮＴ発生回路２１及び周辺制御回路２２に対して、プリセット発生回路１１からの同一内部回路プリセット信号ＰＲＥＳＥＴ１が入力されている。電源投入時に入力された内部回路プリセット信号ＰＲＥＳＥＴ１は、補助的に電源ＶＤＤと接続させて内部電源電圧ＶＩＮＴの生成を早くする。また、周辺制御回路２２の内部節点をプリセットする。この内部回路プリセット信号は、複数の電源電圧発生回路及びその内部電源で動く回路群のセットに対して、それぞれ備える場合もある。
【０００５】
この内部回路プリセット信号、電源投入に関しては、いくつかの先行文献がある。特許文献１（特開２００２−１１１４６６）では、外部から供給される異なる電源電圧のそれぞれにパワーオンリセット回路を設けている。特許文献２（特開２００３−２２３７８３）では、内部電源Ｖｄｄ１を供給されたパワーオンリセット回路からのパワーオンリセット信号により、内部電源Ｖｄｄ１を供給される回路をリセットしている。特許文献３（特開２００４―２７９０５２）では、閾値電圧の異なるパワーオンリセット回路を設けている。特許文献４（特開２００４−１５２４０５）では、複数のチップを搭載した不揮発性記憶装置において、各チップへの電源供給を遅らせることでパワーオン時の立ち上がり電流の増大を防止している。
【０００６】
上記した文献１，２，３においては、複数のパワーオンリセット信号を用いているが、１つの内部発生電源電圧が使用される回路群に対しては同一のパワーオンリセット信号が使用されている。また、文献４は電源電圧の供給時期を遅らせるものであり、電源電圧の立ち上がりに合せてプリセットするものではない。従って、これらの先行文献に記載された技術は、本願発明とは異なるもので、本願発明に関する技術は、記載されていない。
【０００７】
【特許文献１】特開２００２−１１１４６６号公報
【特許文献２】特開２００３−２２３７８３号公報
【特許文献３】特開２００４―２７９０５２号公報
【特許文献４】特開２００４−１５２４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記した従来の内部回路プリセット信号の初期設定にはいくつかの問題がある。第１の問題点は、各種内部回路では内部回路プリセット信号の最適なタイミングが違っているということである。この問題が発生する原因は、各回路で電源投入時の動作を行うタイミングおよび期間がずれていることに起因する。たとえば、内部電源電圧ＶＩＮＴ発生回路では、電源投入時に補助的に外部電源ＶＤＤと接続させて内部電源ＶＩＮＴの 生成を早くする必要がある。その周辺回路では、なるべく内部電源ＶＩＮＴが立ち上がった状態で回路内部の節点をプリセットするタイミングおよび期間が必要であった。第２の問題点は、同一の内部回路プリセット信号で電源投入時の初期動作を十分に行うマージンが少ないということである。この問題が発生する原因は、同一の内部回路プリセット信号を利用するため各種内部回路で妥協したタイミングで電源投入時の初期動作を行うことに起因する。
【０００９】
このように、低電源電圧化された半導体装置においては、各種の内部電源電圧が使用されている。電源電圧発生回路、その電源電圧が使用されるそれぞれの内部回路においても、電源投入時の最適な動作タイミングが異なり、最適なタイミングで初期設定を行わなければならないという問題がある。
【００１０】
本発明の目的は、上記した問題に鑑み、各種内部回路に対して各々最適化した内部回路プリセット信号を発生させるプリセット発生回路を備え、プリセット発生回路からの最適化された内部回路プリセット信号を各種内部回路へ入力される構成を有する。これらの構成とすることで、各種内部回路では最適化された内部回路プリセット信号により電源投入時の安定した動作を行うことができる半導体装置を提供することが出来る。
【課題を解決するための手段】
【００１１】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１２】
本発明の半導体装置は、電源投入時に、内部電源電圧発生回路と、該内部電源電圧発生回路で発生された電源電圧を電源とする内部回路とを、異なるタイミングを有するプリセット信号で初期設定することを特徴とする。
【００１３】
本発明の半導体装置においては、前記内部回路を複数備え、これらの内部回路を異なるタイミングを有するプリセット信号で初期設定することを特徴とする。
【００１４】
本発明の半導体装置においては、前記内部電源電圧発生回路を複数備え、これらの内部電源電圧発生回路を異なるタイミングを有するプリセット信号で初期設定することを特徴とする。
【００１５】
本発明の半導体装置においては、前記内部電源電圧発生回路は、外部から供給される電源電圧を昇圧することを特徴とする。
【００１６】
本発明の半導体装置においては、前記内部電源電圧発生回路に対して、外部から供給される電源電圧が投入された初期においては動作が停止され、規定値まで上昇したときに動作開始するように初期設定することを特徴とする。
【００１７】
本発明の半導体装置においては、前記内部電源電圧発生回路は、外部から供給される電源電圧を降圧することを特徴とする。
【００１８】
本発明の半導体装置においては、前記内部電源電圧発生回路に対して、外部から供給される電源電圧が投入された初期においては補助トランジスタを導通させ、早く規定値まで上昇させるように初期設定することを特徴とする。
【００１９】
本発明の半導体装置においては、前記内部電源電圧発生回路は、外部から供給される電源電圧を昇圧及び降圧させ、昇圧電源電圧発生回路を初期設定するタイミングは降圧電源電圧発生回路を初期設定するタイミングよりは遅いことを特徴とする。
【００２０】
本発明の半導体装置は、上記した半導体装置を備えた半導体記憶装置であることを特徴とする。
【発明の効果】
【００２１】
本願の半導体装置は、各回路群に対し最適なタイミングで内部回路プリセット信号を入力する。この構成とすることで、下記の効果が得られる。第１の効果は、最適なタイミングで内部回路プリセット信号を入力することで、各回路群に最適なタイミングで電源投入時の動作を行わせることができることである。第２の効果は、内部電源の立ち上げを補助することで、電源投入時の内部電源の立ち上がりを最適に早めることができることである。第３の効果は、内部電源の立ち上げをある期間停止することで、電源投入時の消費電流を抑制し、無駄に電流を損失することなく内部電源を安定発生させることができることである。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置について、図面を参照して説明する。
【実施例１】
【００２３】
実施例１として、図１〜図１３を用いて説明する。図１は本発明のプリセット信号を使用した概略ブロック図である。図２は本発明の第一の実施例のプリセット信号を使用した概略ブロック図である。図３はプリセット発生回路、図４は基準電源（ＶＲＥＦ）発生回路、図５は電源電圧ＶＩＮＴ発生回路の回路図である。図６はレベル変換回路のブロック図である。図７は本発明のプリセット信号を使用した電源電圧ＶＰＰ発生回路のブロック図であり、図８は図７におけるＶＰＰ検出器（ＶＰＰ  ＤＥＴＥＣＴＯＲ）の回路図、図９は図７における発振器（ＯＳＣＩＬＡＴＯＲ）の回路図、図１０は図７におけるＶＰＰ発生回路（ＶＰＰ  ＧＥＮＥＲＡＴＯＲ）の回路ブロック図である。図１１は図７におけるＶＰＰ発生回路の動作波形図である。図１２は電源投入時の各基準電源とプリセット（ＰＲＥＳＥＴ）信号のタイミングチャート図である。図１３は電源投入時の各電源とプリセット（ＰＲＥＳＥＴ）信号のタイミングチャート図である。
【００２４】
図１は本発明の基本を示すもので、本発明のプリセット信号を使用した概略ブロック図である。プリセット発生回路１１から出力される内部回路プリセット信号ＰＲＥＳＥＴ１〜ＰＲＥＳＥＴＮは、各々の回路群２１〜２Ｎに入力され電源投入時の初期設定（プリセット）を行うものである。本発明のプリセット信号は、先行特許文献においてはパワーオンリセット信号と呼ばれている。図２は本発明の第一の実施例のプリセット信号を使用した概略ブロック図である。図１の回路群２１〜２Ｎにおいて、回路群２１を電源電圧ＶＩＮＴ発生回路、回路群２２を内部電源ＶＩＮＴで動く様々な周辺制御回路、及び回路群２３を電源電圧ＶＰＰ発生回路に置き換えたものである。
【００２５】
１１は内部回路プリセット信号ＰＲＥＳＥＴ１〜３を発生するプリセット発生回路であり、２１は外部から供給される電源ＶＤＤより低い降圧された内部電源電圧ＶＩＮＴを発生する電源電圧ＶＩＮＴ発生回路、２２は内部電源ＶＩＮＴで動く様々な周辺制御回路、２３は電源ＶＤＤより高い昇圧された内部電源ＶＰＰを発生する電源電圧ＶＰＰ発生回路である。電源電圧ＶＩＮＴ発生回路２１には内部回路プリセット信号ＰＲＥＳＥＴ１が入力される。内部電源ＶＩＮＴで動く様々な周辺制御回路２２には内部回路プリセット信号ＰＲＥＳＥＴ２が入力される。電源電圧ＶＰＰ発生回路２３には内部回路プリセット信号ＰＲＥＳＥＴ３が入力される。電源投入時に各回路は入力されるそれぞれの内部回路プリセット信号により初期設定される。また電源電圧ＶＩＮＴ発生回路２１及び電源電圧ＶＰＰ発生回路２３からは他の周辺回路へも電源電圧として供給される。
【００２６】
図３はプリセット発生回路１１の回路図である。プリセット発生回路１１は、内部回路プリセット信号ＰＲＥＳＥＴ１〜３のそれぞれを出力するプリセット発生回路１１−１〜１１−３の３つの回路部から構成される。プリセット発生回路１１−１は、大本の根源基準電源ＶＢＧＲと内部電源の発生等に使われる基準電源ＶＲＥＦ１を比較して、内部回路プリセット信号ＰＲＥＳＥＴ１を出力する比較回路である。ＶＢＧＲ電位レベ ル＞ＶＲＥＦ１電位レベルならＰＲＥＳＥＴ１を‘Ｈレベル’、ＶＢＧＲ電位レベル＜ＶＲＥＦ１電位レベルならＰＲＥＳＥＴ１を‘Ｌレベル’として出力する。
【００２７】
同様にプリセット発生回路１１−２は、根源基準電源ＶＢＧＲと基準電源ＶＲＥＦ２を比較して、内部回路プリセット信号ＰＲＥＳＥＴ２を出力する比較回路である。プリセット発生回路１１−３は、根源基準電源ＶＢＧＲと基準電源ＶＲＥＦ３を比較して、内部回路プリセット信号ＰＲＥＳＥＴ３を出力する比較回路である。これらの構成、動作はプリセット発生回路１１−１と同様である。
【００２８】
図４は基準電源ＶＲＥＦを発生させる基準電源（ＶＲＥＦ）発生回路の回路図である。比較回路と、電源と接地電位間にトランジスタＴｒ４１と直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５から構成される。比較回路からの出力によりトランジスタＴｒ４１の導通を制御し、抵抗分割されたそれぞれの節点から各基準電源ＶＲＥＦ１，２，３を発生させる。比較回路は大本の根源基準電源ＶＢＧＲと、直列に接続された抵抗Ｒ４とＲ５との節点Ａの電位を比較する。ＶＢＧＲ電位＞節点Ａ電位のとき、比較回路はローレベル出力しトランジスタＴｒ４１を導通させ、抵抗群に電圧が供給される。節点ＶＦの電位が上昇することで各基準電源ＶＲＥＦ１〜３を発生させる。そしてＶＢＧＲ電位＝Ａ電位で電位安定状態となる。
【００２９】
本実施例においては、抵抗分割によりそれぞれの基準電圧を発生させたが、特にこれらに限定されるものではない。同様な機能を有する回路なら適用することができる。また、図３、図４においては、３個の基準電圧を生成し、３個の内部回路プリセット信号を生成している。しかし、これらの数は特に限定されるものではなく、必要に応じた数量とすることができる。
【００３０】
図５には、内部回路プリセット信号ＰＲＥＳＥＴを使用した応用例として、電源電圧ＶＩＮＴ発生回路２１の回路図を示す。電源電圧ＶＩＮＴ発生回路は、比較回路と内部電源電圧ＶＩＮＴを出力するトランジスタＴｒ５１，Ｔｒ５２から構成される。比較回路は、基準電源ＶＩＮＴＲＥＦと内部電源電圧ＶＩＮＴのレベルを比較して、その出力をトランジスタＴｒ５２のゲートに出力する。ＶＩＮＴＲＥＦレベル＞ＶＩＮＴレベルならトランジスタＴｒ５２が導通し、ＶＤＤからＶＩＮＴへ電流が流れＶＩＮＴのレベルが引きあがる。ＶＩＮＴＲＥＦベル ＜ＶＩＮＴレベルならＴｒ５２が非導通し、電源ＶＤＤとＶＩＮＴは切り離される。
【００３１】
電源投入で内部回路プリセット信号ＰＲＥＳＥＴ１が‘Ｈレベル’の場合は、その反転信号をゲートに入力されるトランジスタＴｒ５１が導通し、補助的にＶＤＤからＶＩＮＴへ電流が流れ、ＶＩＮＴが引き上げられる。従って電源投入時には、電源電圧ＶＩＮＴ発生回路は内部回路プリセット信号ＰＲＥＳＥＴ１により補助のトランジスタＴｒ５１が導通することで、早く立ち上がることが可能となる。内部電源電圧ＶＩＮＴがある程度立ち上がった状態で内部回路プリセット信号ＰＲＥＳＥＴ１が‘Ｌレベル’に遷移することでトランジスタＴｒ５１が非導通となる。電源安定状態においては、基準電源ＶＩＮＴＲＥＦを電源電圧ＶＩＮＴと等しく設定することで、トランジスタ５２により安定した電源電圧ＶＩＮＴを発生できる。
【００３２】
図６にレベル変換回路のブロック図を示す。電源投入時は各レベルが不安定なためトランジスタＴｒ６１，Ｔｒ６２が不安定に導通して内部昇圧電源ＶＰＰからＧＮＤへ貫通電流ＩＡを流すことがある。この貫通電流を防止するためには、電源投入時、内部電源ＶＩＮＴがある程度立ち上がるまで電源電圧ＶＰＰ発生回路を止めることが有効である。以下に、電源電圧ＶＰＰ発生回路における内部回路プリセット信号を使った初期設定を説明する。
【００３３】
図７は電源電圧ＶＰＰ発生回路のブロック図である。７１はＶＰＰ検出器（ＶＰＰ  ＤＥＴＥＣＴＯＲ）、７２は発振器（ＯＳＣＩＬＡＴＯＲ）、７３はＶＰＰ発生回路（ＶＰＰ  ＧＥＮＥＲＡＴＯＲ）である。ＶＰＰ検出器７１は昇圧電源ＶＰＰ（実際には昇圧電源ＶＰＰを分割されたＶＰＰＡ）と基準電源ＶＰＰＲＥＦとを比較し、昇圧電源ＶＰＰが基準電源ＶＰＰＲＥＦより低い場合には、発振器７２を発振させる検出信号ＶＤＥＴを出力する。発振器７２は信号ＶＤＥＴにより発振し、クロックＯＳＣを出力する。ＶＰＰ発生回路７３はクロックＯＳＣを入力され、昇圧電源ＶＰＰを発生させる。
【００３４】
図８はＶＰＰ検出器（ＶＰＰ  ＤＥＴＥＣＴＯＲ）７１の回路図であり、昇圧電源ＶＰＰを抵抗分割した節点ＶＰＰＡと、基準電源ＶＰＰＲＥＦのレベルを比較する比較器と、検出信号ＶＤＥＴの出力部から構成される。ＶＰＰＲＥＦ＞ＶＰＰＡのとき、検出信号ＶＤＥＴは‘Ｈレベル’を出力し、発振器７２を発振させる。電源投入時には内部回路プリセット信号ＰＲＥＳＥＴ３の‘Ｈレベル’により、比較器は動作を停止され、検出信号ＶＤＥＴは‘Ｌレベル’を出力する。図９は発振器（ＯＳＣＩＬＡＴＯＲ）７２であり、検出信号ＶＤＥＴ‘Ｌレベル’では、クロックＯＳＣは‘Ｈレベル’で一定であり、発振動作を停止している。検出信号ＶＤＥＴ‘Ｈレベル’で発振を開始して  ‘Ｈレベル’と‘Ｌレベル’を交互に繰り返し、クロックＯＳＣを出力する。
【００３５】
図１０はＶＰＰ発生回路（ＶＰＰ  ＧＥＮＥＲＡＴＯＲ）７３の回路ブロック図であり、図１１はＶＰＰ発生回路７３の動作波形図である。以下、図１１を使ってＶＰＰ発生回路の動作を説明する。図１１においては簡単のため電源電圧が立ち上がり、定常的な昇圧動作時点のみを示している。
【００３６】
電源投入時（不図示）には、内部回路プリセット信号ＰＲＥＳＥＴ３の‘Ｈレベル’により、ＶＰＰ検出器７１は動作を停止される。発振器７２も動作を停止し、その出力であるクロックＯＳＣは‘Ｈレベル’に固定される。ＶＰＰ発生回路７３も動作停止する。後述するように電源投入され、電源電圧が規定電圧ＶＤＤ近傍に立ち上がった時点で内部回路プリセット信号ＰＲＥＳＥＴ３が‘Ｌレベル’に変化することで、ＶＰＰ検出器７１、発振器７２、ＶＰＰ発生器７３は、それぞれ動作開始することになる。従って、ＶＰＰ発生に関係する回路は、電源電圧が規定電圧ＶＤＤ近傍に立ち上がるまではその動作を停止する。このときＶＰＰ発生器７３は昇圧動作を停止し、電源電圧の立ち上がりにつれて電源ＶＤＤ近傍まで引き上げられる。
【００３７】
電源電圧が立ち上がった後には、クロックＯＳＣが‘Ｈレベル’のとき、節点ＤはＶＤＤから２ＶＤＤレベル付近に上がり、節点ＣもＶＤＤから２ＶＤＤレベル付近にあがる。そしてトランジスタＴｒ１が導通してＶＰＰへ電流が供給される。電流供給とともに節点Ｄの電位はＶＰＰ付近へ遷移する。このとき、トランジスタＴｒ３、Ｔｒ４は導通しており節点Ａ，ＢはＶＤＤにプリチャージされている。クロックＯＳＣが‘Ｌレベル’のとき、節点ＣはＶＤＤに下がり、節点ＤもＶＤＤ以下に引き下げられる。そしてトランジスタＴｒ５、Ｔｒ６が導通して節点Ｃ，ＤはＶＤＤにプリチャージされる。そして、節点ＢはＶＤＤから２ＶＤＤレベル付近に上がり、節点ＡもＶＤＤから２ＶＤＤレベル付近にあがる。そしてトランジスタＴｒ２が導通してＶＰＰへ電流が供給される。電流供給とともに節点Ｂの電位はＶＰＰ付近へ遷移する。以下、このような動作を繰り返しＶＰＰへ電流が供給される。
【００３８】
また、昇圧電源ＶＰＰが規定された電圧値よりも昇圧されて高くなると、図８の昇圧検出器７１からは検出信号ＶＤＥＴ‘Ｌレベル’が出力される。発振器７２が発振停止し、クロックＯＳＣ‘Ｈレベル’のまま固定され、節点ＤはＶＰＰレベル、節点Ｃは２ＶＤＤレベル付近になり、節点Ａ，ＢはＶＤＤにプリチャージされたままとなる。この状態で、昇圧電源ＶＰＰが内部回路で消費され、電圧が低下した場合には昇圧検出器７１からは検出信号ＶＤＥＴ‘Ｈレベル’が出力されることで再び昇圧動作が開始されることになる。
【００３９】
このように電源投入時には、昇圧電源発生回路は、内部回路プリセット信号ＰＲＥＳＥＴ３によりその動作を停止される。動作が停止されることで、電源立ち上がり時の不安定動作がなく、貫通電流等の無駄な電流を消費させない効果が得られる。
【００４０】
図１２は電源投入時の各基準電源とプリセット（ＰＲＥＳＥＴ）信号のタイミングチャート図である。図３のプリセット発生回路、図４の基準電源発生回路を参照して説明する。
【００４１】
外部から供給される電源ＶＤＤ投入により、大本の根源基準電源ＶＢＧＲは電源ＶＤＤが一定電圧以上上昇した時点から、上昇を始める。基準電源ＶＲＥＦ１〜３は抵抗分割された電位であり、さらに低いレベルとして上昇を始める。プリセット発生回路の内部回路プリセット信号ＰＲＥＳＥＴ１〜３は電源ＶＤＤとともに‘Ｈレベル’のまま遷移する。電源ＶＤＤが徐々に高くなると基準電源ＶＲＥＦ１〜３の電位も上昇し、基準電源ＶＲＥＦ１電位が根源基準電源ＶＢＧＲ電位より大きくなると、プリセット発生回路の内部回路プリセット信号ＰＲＥＳＥＴ１は‘Ｌレベル’に遷移する。以下、同様に電源ＶＤＤの上昇とともに、基準電源ＶＲＥＦ２，３の電位も上昇する。基準電源ＶＲＥＦ２，３の電位が根源基準電源ＶＢＧＲ電位より大きくなるとプリセット発生回路の内部回路プリセット信号ＰＲＥＳＥＴ２，３は、ＶＤＤの上昇とともに順次‘Ｌレベル’に遷移する。
【００４２】
ここでは例えば、図４に示すように各抵抗の節点を、根源基準電源ＶＧＢＲ、基準電源ＶＲＥＦ３、基準電源ＶＲＥＦ２、基準電源ＶＲＥＦ１の順に高い電位に設定する。基準電源ＶＲＥＦ１から発生する内部回路プリセット信号ＰＲＥＳＥＴ１は、電源ＶＤＤの立ち上がりの早い時期に初期設定させたい回路のプリセット信号として使用する。また反対に、基準電源ＶＲＥＦ３から発生する内部回路プリセット信号ＰＲＥＳＥＴ３は、電源ＶＤＤがほぼ立ち上がって時点に初期設定させたい回路のプリセット信号として使用する。
【００４３】
図１３は電源投入時の各電源とプリセット（ＰＲＥＳＥＴ）信号のタイミングチャート図である。まず電源ＶＤＤ投入により、プリセット発生回路のＰＲＥＳＥＴ１〜３はＶＤＤとともに‘Ｈレベル’のまま遷移する。図５の内部電源ＶＩＮＴ発生回路２１を参照して説明する。
【００４４】
プリセット信号ＰＲＥＳＥＴ１は、‘Ｈレベル’の期間、内部電源ＶＩＮＴと電源ＶＤＤとを接続するトランジスタＴｒ５１を導通させ、内部電源ＶＩＮＴの立ち上げを早くする。そして、内部電源ＶＩＮＴがほぼ立ち上った時点で、‘Ｌレベル’に遷移し、内部電源ＶＩＮＴと電源ＶＤＤとを接続しているトランジスタＴｒ５１を非導通とする。
【００４５】
ＰＲＥＳＥＴ２信号は、ＨＩＧＨレベルの期間、装置内部の周辺制御回路をリセットさせている。そして、内部電源ＶＩＮＴがほぼ立ち上がり、各節点の電位が安定した後、‘Ｌレベル’となり、周辺制御回路のリセットが終了する。プリセット信号ＰＲＥＳＥＴ３は、ＨＩＧＨレベルの期間、内部電源ＶＰＰの発生を停止させている。そして、電源ＶＤＤがほぼ立ち上がった後、プリセット信号ＰＲＥＳＥＴ３は‘Ｌレベル’となり、内部電源ＶＰＰの電源電圧発生回路が起動してＶＰＰを所定のレベルに設定する。
【００４６】
本実施例においては、内部回路プリセット信号ＰＲＥＳＥＴ１〜３を、内部電源ＶＩＮＴの立ち上げを早くする信号、周辺制御回路のリセット信号、電源電圧発生回路の停止信号として使用している。しかしこれらは特に限定されることなく、多様な内部回路が最適なタイミングで動作でき、電源投入時の無駄な電流を消費することなく内部電源を安定発生させるように初期設定できるものである。また、内部電源ＶＩＮＴを電源とする周辺制御回路群を複数設け、異なる内部回路プリセット信号ＰＲＥＳＥＴを供給することで初期設定することも可能である。
【００４７】
本実施例においては、電源投入時において、電源電圧発生回路と、その電源電圧発生回路で発生された電源電圧が使用される内部回路とを異なるプリセット信号で初期設定する。それぞれの回路に対して、異なるプリセット信号で最適な初期設定を行うことで、最適なタイミングで電源投入時の動作を行わせる。さらに内部電電の立ち上がりを補助し、内部電源の立ち上がりを早める。また電源立ち上げ時に動作を停止させることで消費電流を抑制し、無駄な電流を消費することなく内部電源を安定発生させることが可能となる。
【実施例２】
【００４８】
本発明の実施例２として、プリセット信号を使った回路例を図１４〜図１６を用いて説明する。図１４には内部制御信号発生回路図、図１５にはレジスタ制御信号発生回路図、図１６にはセット補助回路図を示す。
【００４９】
図１４にテストモードなどに使用される内部制御信号発生回路を示す。電源電圧としては内部回路プリセット信号ＰＲＥＳＥＴ１で初期設定される内部電源ＶＩＮＴが使用され、回路内部は内部回路プリセット信号ＰＲＥＳＥＴ３により初期設定される回路例である。テストモード関係の回路は内部電源ＶＩＮＴを電源とするが、実際にテストモード動作を行うのは電源が十分立ち上がった後である。そのために電源投入時にはプリセット信号により初期設定することが有効である。
【００５０】
内部制御信号発生回路は、テスト信号Ｔｅｓｔが入力される第１のＮＡＮＤ回路と、テストイネ−ブル信号ＴＥが入力される第２のＮＡＮＤ回路とはお互いの出力を入力するように接続され、さらに第１のＮＡＮＤ回路の出力を入力される第１のインバータ回路から構成される。本実施例ではさらに、内部回路プリセット信号ＰＲＥＳＥＴ３を入力とする第２のインバータ回路を追加する。このインバータ回路で反転された内部回路プリセット信号ＰＲＥＳＥＴ３は第１のＮＡＮＤ回路に入力する。
【００５１】
電源投入時には、内部回路プリセット信号ＰＲＥＳＥＴ３が入力された第２のインバータ回路は‘Ｌレベル’を出力する。‘Ｌレベル’を入力された第１のＮＡＮＤ回路はテスト信号Ｔｅｓｔのレベルにかかわらず‘Ｈレベル’を出力する。そのため第１のインバータ回路はテスト信号出力Ｔ−ＯＵＴとして‘Ｌレベル’を出力する。このようにＰＲＥＳＥＴ３により電源投入時の内部制御信号発生回路を初期設定するとともに、その制御信号出力によりさらにその次段回路を初期設定している。また、投入された電源電圧が立ち上がり、内部回路プリセット信号ＰＲＥＳＥＴ３が‘Ｌレベル’になると、その反転された‘Ｈレベル’がＮＡＮＤ回路に入力される。‘Ｈレベル’が入力されたＮＡＮＤ回路は、残りの入力信号によりその論理出力が決定されることから、公知の動作を行うようになる。
【００５２】
図１５に示す回路は、モードレジスタ等のラッチ回路内節点を初期設定するレジスタ制御信号発生回路図である。電源電圧としては内部電源ＶＩＮＴを使用し、内部回路プリセット信号ＰＲＥＳＥＴ３によりレジスタ内の節点電位を設定する制御信号を発生させる回路例である。クロック信号ＣＬＫはレジスタを設定するときのワンショットパルスである。レジスタを設定する場合には‘Ｌレベル’とすることで、入力されたリセット信号Ｒｓｅｔが反転され、セット信号出力ＲＳ−ＯＵＴとして出力することで、レジスタの状態を設定する。これらの基本構成は公知であり、詳細説明は省略する。本実施例では、これらの回路に内部回路プリセット信号ＰＲＥＳＥＴ３を入力することで電源投入時の初期設定を行う。
【００５３】
電源投入時には、内部回路プリセット信号ＰＲＥＳＥＴ３が入力されたインバータ回路は‘Ｌレベル’を出力する。‘Ｌレベル’を入力されたＮＡＮＤ回路は入力されるリセット信号Ｒｓｅｔのレベルにかかわらず‘Ｈレベル’を出力する。そのため出力段のインバータ回路はセット信号出力Ｓ−ＯＵＴとして‘Ｌレベル’を出力する。この出力により電源投入時のレジスタの節点をセットすることになる。投入された電源電圧が立ち上がり、内部回路プリセット信号ＰＲＥＳＥＴ３が‘Ｌレベル’になると、その反転された‘Ｈレベル’がＮＡＮＤ回路に入力される。‘Ｈレベル’が入力されたＮＡＮＤ回路は、もう一方の入力信号によりその論理出力が決定されることから、公知の動作を行うようになる。本回路においては、電源電圧としては内部回路プリセット信号ＰＲＥＳＥＴ１で初期設定される内部電源ＶＩＮＴが使用され、回路内部は内部回路プリセット信号ＰＲＥＳＥＴ３により初期設定される。
【００５４】
図１６には信号のセット補助回路図を示す。例えば半導体記憶装置では、４ビット製品と８ビット製品の切換をボンディングオプションとして行っている。この場合には、セット信号を‘Ｈレベル’又は‘Ｌレベル’とすることで選択される。ここでは‘Ｌレベル’出力する回路において、電源投入時にプリセット信号により補助することで早く‘Ｌレベル’に設定する回路である。これらの回路は通常電源ＶＤＤが供給される。
【００５５】
ここでのセット補助回路は例えば‘Ｌレベル’を出力する回路とする。セット補助回路はインバータ回路と、インバータ回路の入力を電源電圧にプルアップするトランジスタ及びインバータ回路の出力により入力をプルアップするトランジスタから構成される。これらのトランジスタはインバータの入力節点を‘Ｈレベル’固定するだけであり、その駆動能力は非常に小さく設計されている。この回路にさらに内部回路プリセット信号ＰＲＥＳＥＴ３を入力されるインバータ回路と、そのインバータ回路の出力をゲート入力されるプルアップトランジスタを追加する。
【００５６】
電源投入時には内部回路プリセット信号ＰＲＥＳＥＴ３が‘Ｈレベル’であり、追加されたプルアップトランジスタにより、そのドレインに接続された入力節点は‘Ｈレベル’に早急に引き上げられる。このように電源投入時には、補助として追加されたプルアップトランジスタにより ‘Ｈレベル’に早く引き上げ、セット信号Ｓｅｔを‘Ｌレベル’として早く確定させる。投入された電源電圧が立ち上がり、内部回路プリセット信号ＰＲＥＳＥＴ３が‘Ｌレベル’になると、追加された補助のプルアップトランジスタはオフとなり、通常のトランジスタのみでプルアップする。
【００５７】
本実施例においては、いろんな周辺制御回路を内部回路プリセット信号ＰＲＥＳＥＴ３によって初期設定させる実施例を示した。この周辺制御回路に使用される電源は内部電源ＶＩＮＴ、外部電源ＶＤＤである。このようにいろんな電源が使用される周辺制御回路においても、いろんな内部回路プリセット信号ＰＲＥＳＥＴで初期設定できる。このように、周辺制御回路がもっとも必要かつ最適なタイミングに初期設定することで、最適なタイミングで電源投入時の動作を行わせることが可能となる。
【実施例３】
【００５８】
本発明の実施例３として、図１７を用いて説明する。図１７には本実施例３に係るプリセット信号を使用した概略ブロック図である。プリセット発生回路と、２つの電源電圧発生回路及び発生された電源電圧がそれぞれ使用される周辺制御回路から構成される。実施例１と同様の構成には、同じ符号とし、その説明は省略する。
【００５９】
プリセット発生回路１１からは４つの内部回路プリセット信号ＰＲＥＳＥＴ１，２，３，４は出力される。内部回路プリセット信号ＰＲＥＳＥＴ１は電源電圧ＶＩＮＴ１を発生する電源電圧ＶＩＮＴ１発生回路２１に入力される。プリセット信号ＰＲＥＳＥＴ２は電源電圧ＶＩＮＴ１が使用される周辺制御回路２２に入力される。プリセット信号ＰＲＥＳＥＴ３は電源電圧ＶＩＮＴ２を発生する電源電圧ＶＩＮＴ２発生回路２４に入力される。内部回路プリセット信号ＰＲＥＳＥＴ４はその電源電圧ＶＩＮＴ２が使用される様々な周辺制御回路２５に入力されている。
【００６０】
このように、異なる内部電源で駆動される回路群に対しても、各々の回路群の中の様々な回路に対して最適なタイミングで内部回路プリセット信号を発生させ、最適な動作を行わせることができる。実施例１においては３つの基準電源と内部回路プリセット信号ＰＲＥＳＥＴを使用していたが、本実施の４つの基準電源と内部回路プリセット信号ＰＲＥＳＥＴも同様な回路構成で生成できることは理解できるであろう。したがって、回路構成、動作は実施例１と同様のため省略する。
【００６１】
本実施例においては、電源投入時において、複数の電源電圧発生回路と、その電源電圧発生回路で発生された電源電圧が使用される内部回路群とを異なるプリセット信号で初期設定する。それぞれの回路に対して、異なるプリセット信号で最適な初期設定を行うことで、最適なタイミングで電源投入時の動作を行わせることが可能となる。
【００６２】
以上、実施例につき詳述したが、本願は前記実施例に限定されるものではなく、本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００６３】
【図１】本発明のプリセット信号を使用した概略ブロック図である。
【図２】第一実施例におけるプリセット信号を使用した概略ブロック図である。
【図３】プリセット発生回路の回路図である。
【図４】基準電源（ＶＲＥＦ）発生回路の回路図である。
【図５】本発明のプリセット信号を使用した電源電圧ＶＩＮＴ発生回路の回路図である。
【図６】従来のレベル変換回路のブロック図である。
【図７】本発明のプリセット信号を使用した電源電圧ＶＰＰ発生回路のブロック図である。
【図８】図７におけるＶＰＰ検出器（ＤＥＴＥＣＴＥＲ）の回路図である。
【図９】図７における発振器（ＯＳＣＩＬＡＴＯＲ）の回路図である。
【図１０】図７におけるＶＰＰ発生回路（ＶＰＰ  ＧＥＮＥＲＡＴＥＲ）の回路ブロック図である。
【図１１】図７におけるＶＰＰ発生回路の動作波形図である。
【図１２】電源投入時の各基準電源とプリセット（ＰＲＥＳＥＴ）信号のタイミングチャート図である。
【図１３】電源投入時の各電源とプリセット（ＰＲＥＳＥＴ）信号のタイミングチャート図である。
【図１４】第二実施例におけるプリセット信号を使用した内部制御信号発生回路図である。
【図１５】第二実施例におけるプリセット信号を使用したレジスタ制御信号発生回路図である。
【図１６】第二実施例におけるプリセット信号を使用したセット補助回路図である。
【図１７】第三実施例におけるプリセット信号を使用した概略ブロック図である。
【図１８】従来例におけるプリセット信号を使用した概略ブロック図である。
【符号の説明】
【００６４】
１１、１１−１〜１１−３    プリセット発生回路
２１    電源電圧ＶＩＮＴ発生回路（回路群２１）
２２    周辺制御回路（回路群２２）
２３    電源電圧ＶＰＰ発生回路（回路群２３）
２４    電源電圧ＶＩＮＴ２発生回路
２５    周辺制御回路
７１  ＶＰＰ検出器（ＶＰＰ  ＤＥＴＥＣＴＯＲ）
７２  発振器（ＯＳＣＩＬＡＴＯＲ）
７３  ＶＰＰ発生回路（ＶＰＰ  ＧＥＮＥＲＡＴＯＲ）
ＯＳＣ    クロック
ＰＲＥＳＥＴ１〜３    プリセット信号
Ｔｒ１、Ｔｒ４１、Ｔｒ５１，Ｔｒ５２、Ｔｒ６１、Ｔｒ６２  トランジスタ
Ｒ１，Ｒ２、Ｒ３，Ｒ４，Ｒ５    抵抗
ＶＢＧＲ    根源基準電源
ＶＩＮＴ    内部電源電圧
ＶＲＥＦ、ＶＲＥＦ１〜３、ＶＩＮＴＲＥＦ、ＶＰＰＲＥＦ    基準電源
Ｔｅｓｔ    テスト信号
ＴＥ    テストイネーブル信号
Ｔ−ＯＵＴ  テスト信号出力
Ｒｓｅｔ    リセット信号
ＲＳ−ＯＵＴ    リセット信号出力  
ＣＬＫ    クロック
Ｓｅｔ    セット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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