(57)【要約】【課題】ＬＳＩの小型化に伴った縮小化に対応可能な、分離能力に優れたトレンチ素子分離構造を得ること。【解決手段】半導体基板の表面に設けられたトレンチに絶縁材料が埋め込まれてなるトレンチ素子分離と、前記トレンチ素子分離上に配置された高誘電率絶縁層と、前記高誘電率絶縁層に当接して配置され、少なくとも前記高誘電率絶縁層との当接面にシリコンを含有した導電層と、を備え、前記半導体基板において近接して設けられた半導体素子同士間に配置され、前記半導体素子を分離する。【選択図】        図１−１
2007150092.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に設けられたトレンチに絶縁材料が埋め込まれてなるトレンチ素子分離と、
前記トレンチ素子分離上に配置された高誘電率絶縁層と、
前記高誘電率絶縁層に当接して配置され、少なくとも前記高誘電率絶縁層との当接面にシリコンを含有した導電層と、
を備え、
前記半導体基板において近接して設けられた半導体素子同士間に配置され、前記半導体素子を分離すること
を特徴とするトレンチ素子分離構造。
【請求項２】
前記高誘電率絶縁層と前記導電層との幅が、前記トレンチ素子分離の表面の分離幅よりも小とされること
を特徴とする請求項１に記載のトレンチ素子分離構造。
【請求項３】
前記高誘電率絶縁層と前記導電層との幅が、前記トレンチ素子分離の表面の分離幅と略同一であること
を特徴とする請求項１に記載のトレンチ素子分離構造。
【請求項４】
前記高誘電率絶縁層と前記導電層との幅が、前記トレンチ素子分離の表面の分離幅よりも大とされること
を特徴とする請求項１に記載のトレンチ素子分離構造。
【請求項５】
前記トレンチ素子分離の深さが、前記半導体基板に設けられるとともに前記高誘電率絶縁層と前記導電層とを有さないトレンチ素子分離の深さよりも浅いこと
を特徴とする請求項１に記載のトレンチ素子分離構造。
【請求項６】
前記半導体基板における前記トレンチ素子分離の下部に、異なるウェル同士の境界が存在すること
を特徴とする請求項１に記載のトレンチ素子分離構造。
【請求項７】
前記導電層に導通する配線層を備え、該配線層を介して前記導電層に所定の電位を印加可能であること
を特徴とする請求項１に記載のトレンチ素子分離構造。
【請求項８】
半導体基板の表面に設けられたトレンチに高誘電率絶縁層を介して絶縁材料が埋め込まれてなるトレンチ素子分離と、
前記トレンチ素子分離上に配置された絶縁層と、
前記絶縁層上に配置された導電層と、
を備え、
前記半導体基板において近接して設けられた半導体素子同士間に配置され、前記半導体素子を分離すること
を特徴とするトレンチ素子分離構造。
【請求項９】
前記半導体基板がシリコン基板であること
を特徴とする請求項８に記載のトレンチ素子分離構造。
【請求項１０】
前記絶縁層が高誘電率絶縁層であること
を特徴とする請求項８に記載のトレンチ素子分離構造。
【請求項１１】
前記導電層に導通する配線層を備え、該配線層を介して前記導電層に所定の電位を印加可能であること
を特徴とする請求項８に記載のトレンチ素子分離構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子同士の素子分離を行うトレンチ素子分離構造に関し、特に、縮小化が図られた場合においても十分な素子分離能力を発揮することが可能なトレンチ素子分離構造に関するものである。
【背景技術】
【０００２】
ＬＳＩチップ面積の縮小化に伴い、トランジスタや配線とともに素子分離幅も縮小されている。かつて素子分離はシリコン基板の選択的熱酸化法（いわゆるＬＯＣＯＳ法）で作製されていた。しかしながら、現在の先端デバイスにおいては、シリコン基板にトレンチを形成してシリコン酸化膜を埋め込むトレンチ分離法が主流を占めている。
【０００３】
トレンチ分離は、素子間にトレンチ（溝）を形成するため、パンチスルーや寄生トランジスタのオンなどによる分離不良が生じにくいという利点を有する。しかし、近年のスケーリング、たとえば４５ｎｍ世代の素子分離では、１００ｎｍ以下の分離幅が要求されており、現状のトレンチ素子分離では分離能力が不足する虞がある。
【０００４】
図６は、従来のトレンチ素子分離を示す断面図であり、近接して設けられた半導体素子の活性領域５１１ａと活性領域５１１ｂとを分離するトレンチ素子分離５０５が、シリコン基板５０１に形成されたウェル５０３に形成されている。素子分離の幅はＬＳＩの世代が進むにつれて縮小されており、近接する活性領域同士の、トレンチ素子分離を介した距離が縮小されつつある。ここで、トレンチ素子分離の深さが一定の状態で縮小化が進むと、アスペクト比が大きくなって絶縁材料のトレンチへの埋め込みが難しくなるため、トレンチの深さも縮小化してシャロウ化する傾向にある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この場合、隣接する素子の活性層間の距離は縮小され、たとえば図７の矢印で示すように空乏層が伸長してパンチスルー状態となり、電気的な分離が不完全になるという問題がある。また、このような分離能力の不足は同ウェル内に限らず、図８に示すようなウェル５０３ａとウェル５０３ｂとのウェル境界での分離においても分離能力不足が生じ、たとえば図９の矢印で示すようなパンチスルー経路が発生し、ウェル分離能力が低下するという問題がある。
【０００６】
ところで、半導体素子に関する技術として、閾値の変動に関する技術が研究されている。図１０は、高誘電率膜からなるゲート絶縁膜とポリシリコンゲートとを用いたトランジスタ構造を示す。図１０においては、高誘電率膜からなるゲート絶縁膜５１０と、ポリシリコンからなるゲート電極５１５と、活性領域５２０ａと活性領域５２０ｂと、を備えたトランジスタが、ウェル５０３が形成されたシリコン基板５０１に形成されている。
【０００７】
このようなトランジスタ構造においては、従来の酸化膜または酸窒化膜のゲート絶縁膜を用いたトランジスタ構造の場合と比較して閾値が大きく上昇することが近年わかってきている。高誘電率膜とポリシリコンゲートとを用いた場合、該高誘電率膜とポリシリコンゲートとの間で反応が生じ、図１１−１〜図１１−３に示すようにポリシリコンゲートのフェルミレベルが変動する。
【０００８】
ここで、図１１−１は、ゲート絶縁膜として酸窒化シリコン（ＳｉＯＮ）膜を用いた場合のゲート電圧と容量との関係を示した特性図である。図１１−２は、ゲート絶縁膜としてハフニウムアルミネート（ＨｆＡｌＯx）膜を用いた場合のゲート電圧と容量との関係を示した特性図である。図１１−３は、ゲート絶縁膜としてハフニウムシリケート（ＨｆＳｉＯx）膜を用いた場合のゲート電圧と容量との関係を示した特性図である。この変動はＮ+ポリシリコンゲートよりもＰ+ポリシリコンゲートの方が顕著である。
【０００９】
図１２は、この場合のバンド図を示しており、従来の酸化膜または酸窒化膜のゲート絶縁膜を用いた場合と比較してＮ+ポリシリコンゲートの場合で０．２ｅＶ低下、Ｐ+ポリシリコンゲートの場合で０．６ｅＶ上昇することが報告されている。これにより、Ｎ+ポリシリコンゲートおよびＰ+ポリシリコンゲートのいずれのゲートを用いた場合においてもギャップ中心方向にシフトし、いずれの場合も閾値が上昇する（2004 Symposium on VLSI Technology , P108）。
【００１０】
図１３は、トランジスタのゲート電圧と電流との関係を示す特性図である。図１３において、点線が酸窒化膜のゲート絶縁膜とポリシリコンゲートとを用いてトランジスタを構成した場合であり、実線が高誘電率膜のゲート絶縁膜とポリシリコンゲートとを用いてトランジスタを構成した場合である。以上のように、高誘電率膜からなるゲート絶縁膜とポリシリコンゲートとを用いたトランジスタを構成することにより、閾値が高い位置でピンニングされることがわかってきている。
【００１１】
しかしながら、このような技術を有効に活用し、トレンチ素子分離の素子分離能力の改善を図った技術は未だ確立されていない。
【００１２】
本発明は、上記に鑑みてなされたものであって、ＬＳＩの小型化に伴った縮小化に対応可能な、分離能力に優れたトレンチ素子分離構造を得ることを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、目的を達成するために、本発明にかかるトレンチ素子分離構造は、半導体基板の表面に設けられたトレンチに絶縁材料が埋め込まれてなるトレンチ素子分離と、トレンチ素子分離上に配置された高誘電率絶縁層と、高誘電率絶縁層に当接して配置され、少なくとも高誘電率絶縁層との当接面にシリコンを含有した導電層と、を備え、半導体基板において近接して設けられた半導体素子同士間に配置され、半導体素子を分離することを特徴とする。
【発明の効果】
【００１４】
この発明によれば、トレンチ素子分離上に配置された高誘電率絶縁層と、高誘電率絶縁層に当接して配置され、少なくとも高誘電率絶縁層との当接面にシリコンを含有した導電層と、を備えることにより、高誘電率絶縁層と、導電層に含まれるシリコンと、の間でエネルギー準位を変動させる反応を生じさせて導電層のフェルミレベルを変動させ、トレンチ素子分離構造全体として分離閾値を上昇させる。これにより、本発明にかかるトレンチ素子分離構造では、上記の高誘電率絶縁層とシリコンを含有した導電層とを有さないトレンチ素子分離構造の場合と比べて素子分離能力を向上させることができる。そして、以上の構成を半導体基板において近接して設けられた半導体素子同士間に配置することにより、パンチスルー等に起因した素子分離能力の低下を防止することができる。したがって、この発明によれば、ＬＳＩチップ面積の縮小化に伴って素子分離の縮小が図られた場合においても十分な素子分離能力を発揮するトレンチ素子分離構造を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明にかかるトレンチ素子分離構造の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１６】
実施の形態１．
図１−１および図１−２は、本発明の実施の形態１にかかるトレンチ素子分離構造を示す図であり、図１−１は本実施の形態にかかるトレンチ素子分離構造を示す断面図、図１−２は本実施の形態にかかるトレンチ素子分離構造を示す上面図である。本実施の形態にかかるトレンチ素子分離構造においては、図１−１および図１−２に示すようにトランジスタＡとトランジスタＢとの素子分離を行う素子分離構造が形成されている。
【００１７】
このトレンチ素子分離構造においては、図１−１および図１−２に示すように半導体基板であるＰ型シリコン基板１（以下、単にシリコン基板１と呼ぶ）に形成されたウェル３にトレンチ素子分離５が形成されている。このトレンチ素子分離５は、シリコン基板１に所定の幅のトレンチ３７が形成され、ここにシリコン酸化膜（ＳｉＯ2）等の絶縁膜がシリコン基板１の表面位置まで埋め込まれて形成されている。なお、図１−１においては図示を省略しているが、トレンチ３７の内壁には薄い酸化膜が形成されており、該酸化膜上にトレンチ３７を埋めるようにシリコン酸化膜（ＳｉＯ2）等の絶縁膜が埋め込まれてトレンチ素子分離５が形成されている。
【００１８】
また、トレンチ素子分離５のシリコン酸化膜の上には、該トレンチ素子分離５の表面に当接して形成された高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）７ａと、該Ｈｉｇｈ−ｋ膜上に形成されたゲート配線９ａと、が設けられている。したがって、このトレンチ素子分離構造においては、トレンチ素子分離とＨｉｇｈ−ｋ膜７ａと、ゲート配線９ａとがスタック構造を構成している。また、図１−２に示すようにゲート配線９ａに導通するコンタクト１９が設けられている。そして、このコンタクト１９を用いてゲート配線９ａに所定の電位が印加されることにより、ゲート配線９ａの電位が固定される。
【００１９】
高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）７ａは、たとえばハフニウムアルミネート（ＨｆＡｌＯx）、ハフニウムシリケート（ＨｆＳｉＯx）などを用いることができる。また、このＨｉｇｈ−ｋ膜７ａは、後述するようにトレンチ素子分離５が分離するトランジスタＡおよびトランジスタＢのゲート絶縁膜と同時に形成されるため、該ゲート絶縁膜と同一材料からなる。
【００２０】
ゲート配線９ａは、少なくともＨｉｇｈ−ｋ膜７ａに接する部分にシリコンを含有させて形成されている。これは、高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）７ａと、ゲート配線９ａに含まれるシリコンと、の間で反応が生じさせてゲート配線９ａフェルミレベルを変動させ、分離閾値を上昇させることにより、確実に素子分離を実現するためである。このようなゲート配線９ａとしては、たとえば、広く用いられているポリシリコンや、上部のみがシリサイド化されたポリシリコン、全てがシリサイド化されたポリシリコン（ＦＵＳｉ）などのより形成することができる。また、ゲート配線９ａの構成材料をゲート電極と同一とすることにより、後述するようにトレンチ素子分離５が分離するトランジスタＡおよびトランジスタＢのゲート電極と同時に形成することが可能である。
【００２１】
このゲート配線９ａには、一定の範囲内で電位が印加される。好ましい電位は、接地電位から電源電圧電位までの範囲の電位とされ、一定の電位または前記の範囲内に収まる範囲で経時的に変動する変動波形を有する電位でも良い。なお、本発明においては、上記の条件を満たすものであれば、ゲート配線９ａの代わりに他の配線を配しても良い。
【００２２】
また、このトレンチ素子分離構造においては、Ｈｉｇｈ−ｋ膜７ａと該Ｈｉｇｈ−ｋ膜上に形成されたゲート配線９ａとの幅はトレンチ素子分離５の分離幅よりも小とされている。これにより、ゲート配線９ａとＨｉｇｈ−ｋ膜７ａとは、拡散層１１ａ、１１ｂとの関係で絶縁膜耐圧を確保することができ、良好な素子分離機能を発揮することができる。
【００２３】
トランジスタＡは、図１−２に示すように活性領域（拡散層１１ａ）と、ゲート電極１５ａと、該拡散層１１ａに導通して層間絶縁膜１３に形成されたコンタクト１７とを備えて構成されている。なお、図１−２は層間絶縁膜１３を透過させて上面から見た図である。同様にトランジスタＢは、図１−２に示すように活性領域（拡散層１１ｂ）と、ゲート電極１５ｂと、該拡散層１１ｂに導通して層間絶縁膜１３に形成されたコンタクト１７とを備えて構成されている。なお、図１−２は層間絶縁膜１３を透過させて上面から見た図である。また、図１−２においては図示していないが、ゲート電極１５ａ、１５ｂの下部には、それぞれゲート絶縁膜２１ａ、２１ｂが形成されている（図１−２２参照）。
【００２４】
以上のような構造のトレンチ素子分離５は、図１−１に示した左側の活性領域（拡散層１１ａ）と右側の活性領域（拡散層１１ｂ）とを分離する。すなわち、このトレンチ素子分離５は、同一基板上に形成された接近する拡散層１１ａと拡散層１１ｂとを分離し、接近するトランジスタＡとトランジスタＢとを素子分離する。
【００２５】
以上のような本実施の形態にかかるトレンチ素子分離構造では、高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）７ａと、少なくともＨｉｇｈ−ｋ膜７ａに接する部分にシリコンを含有させたゲート配線９ａと、を備えることにより、高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）７ａと、ゲート配線９ａに含まれるシリコンと、の間でエネルギー準位を変動させる反応を生じさせてゲート配線９のフェルミレベルを変動させ、トレンチ素子分離構造全体として分離閾値を上昇させている。これにより、本実施の形態にかかるトレンチ素子分離構造では、高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）７ａとゲート配線９ａとを有さないトレンチ素子分離構造の場合と比べて素子分離能力を向上させることができ、パンチスルーに起因した素子分離能力の低下を防止することができる。
【００２６】
また、本実施の形態にかかるトレンチ素子分離構造では、ゲート配線９ａに接続するコンタクト１９を設け、該コンタクト１９を介して所定の電位を印加する（フローティング状態にしない）。これにより、ゲート配線９のフェルミレベルを高い値で固定（ピンニング）し、トレンチ素子分離構造全体として分離閾値を高い値で固定することができ、素子分離能力の向上効果を確実に維持することができる。
【００２７】
したがって、本実施の形態にかかるトレンチ素子分離構造によれば、ＬＳＩの小型化に伴ったトレンチ素子分離構造の縮小化により隣接する素子の活性領域間の距離が縮小され、空乏層が伸長してパンチスルー状態となり易い条件下においても、確実に素子分離を行うことが可能であり、分離能力に優れたトレンチ素子分離構造を実現することができる。
【００２８】
なお、本発明に用いる高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）としては、ハフニウム（Ｈｆ）を含有した高誘電率膜やアルミニウムを含有した（Ａｌ）高誘電率膜が好ましく、特にハフニウム（Ｈｆ）を含有した高誘電率膜が好ましい。このような高誘電率膜を用いることにより、確実に本発明の効果を得ることができる。
【００２９】
つぎに、上述した本実施の形態にかかるトレンチ素子分離構造の製造方法について図面を参照して説明する。まず、図１−３に示すようにシリコン基板１の上面を熱酸化して、シリコン酸化膜３１をたとえば５ｎｍ〜３０ｎｍ程度の膜厚で形成する。つぎに、図１−３に示すように該シリコン酸化膜３１上にシリコン窒化膜３３をたとえば５０ｎｍ〜２００ｎｍ程度の膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図１−４に示すようにトレンチを形成する部分を開口したフォトレジスト３５をパターニングする。その後、該フォトレジスト３５をマスクに用いてシリコン窒化膜３３、シリコン酸化膜３１およびシリコン基板１の異方性エッチングを行ってトレンチ３７を形成し、フォトレジスト３５を除去する。図１−５にフォトレジスト３５の除去後の状態を示す。ここで、トレンチ３７の深さは、たとえば基板表面から１５０ｎｍ〜５００ｎｍ程度の深さとする。
【００３０】
トレンチ３７の形成後、該トレンチ３７の内壁表面の熱酸化を行うことにより該トレンチ３７の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図１−６に示すようにトレンチ３７の内壁に保護膜として内壁酸化膜であるシリコン酸化膜３９を形成する。このようなシリコン酸化膜３９は、たとえば５ｎｍ〜３０ｎｍ程度の厚みで形成する。
【００３１】
続いて、図１−７に示すようにトレンチ３７の内壁上およびシリコン窒化膜３３上に、たとえばＣＶＤ法により、シリコン酸化膜５ａを堆積する。そして、シリコン酸化膜５ａを堆積した後、ＣＭＰ法を用いてシリコン酸化膜５ａの表面を研磨してシリコン窒化膜３５上のシリコン酸化膜５ａを除去し、さらに熱リン酸などによるウェットエッチングにより、図１−８に示すようにシリコン窒化膜３５を除去する。これにより、トレンチ素子分離５が形成される。
【００３２】
そして、トレンチ素子分離５の完成後、従来公知のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の形成工程に従って、ボロン（Ｂ）のイオン注入を行い、図１−９に示すようにＰ型ウェル３を形成する。その後、シリコン酸化膜３１を除去し、図１−１０に示すようにシリコン基板１上にＨｉｇｈ−ｋ膜７ａ用およびゲート絶縁膜２１ａ、２１ｂ用のＨｉｇｈ−ｋ膜７′として、たとえばハフニウムシリケート（ＨｆＳｉＯx）膜を形成する。さらに、該Ｈｉｇｈ−ｋ膜７′上にゲート配線９ａ用およびゲート電極１５ａ、１５ｂ用のポリシリコン膜９′を形成する。図１−１１にポリシリコン膜９′形成後のトレンチ素子分離５の周辺部の状態を示す。また、図１−１２にポリシリコン膜９′形成後のトランジスタ形成領域の状態を示す。
【００３３】
つぎに、ポリシリコン膜９′上にレジストを成膜し、図１−１３および図１−１４に示すようにトレンチ素子分離５の上部およびトランジスタの形成領域において、それぞれＨｉｇｈ−ｋ膜７ａおよびゲート配線９ａ、ゲート電極１５ａ、１５ｂおよびゲート絶縁膜２１ａ、２１ｂを形成するためのフォトレジスト４１をパターニングする。その後、該フォトレジスト４１をマスクに用いてポリシリコン膜９′およびＨｉｇｈ−ｋ膜７′の異方性エッチングを行って、トレンチ素子分離５上にＨｉｇｈ−ｋ膜７ａおよびゲート配線９ａを形成する。また、トランジスタ形成領域にゲート絶縁膜２１ａ、２１ｂおよびゲート電極１５ａ、１５ｂを形成する。その後、フォトレジスト４１を除去する。図１−１５にフォトレジスト４１を除去後のトレンチ素子分離５の周辺部の状態を示す。また、図１−１６にフォトレジスト４１を除去後のトランジスタ形成領域の状態を示す。
【００３４】
つぎに、イオン注入法を用いて注入量と注入エネルギーを調整することにより図１−１７、図１−１８に示すように拡散層１１ａ、１１ｂを、ゲート電極１５ａ、１５ｂに対して自己整合的に形成する。さらに、ゲート電極１５ａ、１５ｂの側壁にサイドウォールを形成しても良い（図示せず）。
【００３５】
その後、図１−２０、図１−２１に示すように層間絶縁膜１３として酸化膜を堆積し、該層間絶縁膜１３の表面から拡散層１１ａ、１１ｂまで達するコンタクトホールを形成する。そして、少なくとも導電材料を含む材料により該コンタクトホールを埋め込んで、図１−２２に示すように拡散層１１ａ、１１ｂに導通するコンタクト１７を形成する。これにより、図１−１、図１−２に示すようなに示すように、トレンチ素子分離５により素子分離された半導体装置を製造することができる。
【００３６】
つぎに、図１−１および図１−２に示した本実施の形態にかかるトレンチ素子分離構造において、Ｈｉｇｈ−ｋ膜７ａとゲート配線９ａとの幅を変更した変形例について説明する。
【００３７】
図１−２３および図１−２４は、図１−１および図１−２に示したトレンチ素子分離構造において、トレンチ素子分離５の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜７ｂとゲート配線９ｂとを形成した場合の変形例である。この場合も、図１−２４に示すようにゲート配線９ｂに導通するコンタクト１９が設けられる。そして、このコンタクト１９を用いてゲート配線９ｂに所定の電位が印加されることにより、ゲート配線９ｂの電位が固定される。
【００３８】
Ｈｉｇｈ−ｋ膜とゲート配線との幅は、拡散層１１ａ、１１ｂとの絶縁膜耐圧を確保するために狭いものが好ましいが、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜７ｂとゲート配線９ｂとの幅をトレンチ素子分離５の分離幅と略同一とすることも可能である。この場合においても、本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜７とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅と略同一とすることが好ましい。前記耐圧は、たとえば、コア部に用いる場合は、０．８Ｖ以上、Ｉ／Ｏ部に用いる場合は１．５Ｖ以上が好ましく、さらに好ましくはいずれも５Ｖ以上の場合に適用できる。
【００３９】
なお、このトレンチ素子分離構造は、Ｈｉｇｈ−ｋ膜７ｂおよびゲート配線９ｂの幅をトレンチ素子分離５の分離幅と略同一に形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００４０】
図１−２５および図１−２６は、図１−１および図１−２に示したトレンチ素子分離構造において、トレンチ素子分離５の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜７ｃとゲート配線９ｃとを形成した場合の変形例である。この場合も、図１−２６に示すようにゲート配線９ｃに導通するコンタクト１９が設けられる。そして、このコンタクト１９を用いてゲート配線９ｃに所定の電位が印加されることにより、ゲート配線９ｃの電位が固定される。
【００４１】
Ｈｉｇｈ−ｋ膜とゲート配線との幅は、拡散層１１ａ、１１ｂとの絶縁膜耐圧を確保するために狭いものが好ましいが、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅よりも大とすることも可能である。この場合においても、本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅よりも大とすることがより好ましい。前記耐圧は、たとえば、コア部に用いる場合は、０．８Ｖ以上、Ｉ／Ｏ部に用いる場合は１．５Ｖ以上が好ましく、さらに好ましくはいずれも５Ｖ以上の場合に適用できる。
【００４２】
なお、このトレンチ素子分離構造は、Ｈｉｇｈ−ｋ膜７ｂおよびゲート配線９ｂの幅をトレンチ素子分離５の分離幅より大として形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００４３】
つぎに、図１−１および図１−２に示した本実施の形態にかかるトレンチ素子分離構造において、素子分離対象面である半導体素子をダイオードとした変形例について説明する。
【００４４】
図１−２７は、図１−１および図１−２に示したトレンチ素子分離構造において、素子分離対象面である半導体素子をダイオードとした場合の変形例である。トレンチ素子分離周辺の断面図は図１−１と同様であるため、図１−１を参照し、ここでは省略する。この変形例においては、トレンチ素子分離５は図１−２７に示した左側の活性領域２４ａと右側の活性領域２４ｂとを分離する。すなわち、このトレンチ素子分離５は、同一基板上に形成された接近する活性領域２４ａと活性領域２４ｂとを分離し、接近するダイオードＣとダイオードＤとを素子分離する。この場合においても、本発明にかかるトレンチ素子分離構造によりトランジスタの素子分離を行った図１−１および図１−２の場合と同様に上述した本発明の効果を得ることができる。
【００４５】
なお、このトレンチ素子分離構造は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００４６】
図１−２８は、図１−２３および図１−２４に示したトレンチ素子分離構造において、素子分離対象面である半導体素子をダイオードとした場合の変形例である。トレンチ素子分離周辺の断面図は図１−２３と同様であるため、図１−２３を参照し、ここでは省略する。この変形例においては、図１−２８および図１−２３に示すようにトレンチ素子分離５の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜７ｂとゲート配線９ｂとを備える。
【００４７】
そして、この変形例においては、トレンチ素子分離５は図１−２８に示した左側の活性領域２４ａと右側の活性領域２４ｂとを分離する。すなわち、このトレンチ素子分離５は、同一基板上に形成された接近する活性領域２４ａと活性領域２４ｂとを分離し、接近するダイオードＣとダイオードＤとを素子分離する。
【００４８】
この場合においても、本発明にかかるトレンチ素子分離構造によりトランジスタの素子分離を行った図１−２３および図１−２４の場合と同様に上述した本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜７とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅と略同一とすることが好ましい。
【００４９】
なお、このトレンチ素子分離構造は、Ｈｉｇｈ−ｋ膜７ｂおよびゲート配線９ｂの幅をトレンチ素子分離５の分離幅と略同一に形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００５０】
図１−２９は、図１−２５および図１−２６に示したトレンチ素子分離構造において、素子分離対象面である半導体素子をダイオードとした場合の変形例である。トレンチ素子分離周辺の断面図は図１−２５と同様であるため、図１−２５を参照し、ここでは省略する。この変形例においては、図１−２９および図１−２５に示すようにトレンチ素子分離５の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜７ｃとゲート配線９ｃとを備える。
【００５１】
そして、この変形例においては、トレンチ素子分離５は図１−２９に示した左側の活性領域２４ａと右側の活性領域２４ｂとを分離する。すなわち、このトレンチ素子分離５は、同一基板上に形成された接近する活性領域２４ａと活性領域２４ｂとを分離し、接近するダイオードＣとダイオードＤとを素子分離する。
【００５２】
この場合においても、本発明にかかるトレンチ素子分離構造によりトランジスタの素子分離を行った図１−２５および図１−２６の場合と同様に上述した本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅よりも大とすることがより好ましい。
【００５３】
なお、このトレンチ素子分離構造は、Ｈｉｇｈ−ｋ膜７ｂおよびゲート配線９ｂの幅をトレンチ素子分離５の分離幅より大として形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００５４】
実施の形態２．
実施の形態２では、Ｈｉｇｈ−ｋ膜をトレンチの内壁に形成した場合について説明する。図２−１は、本発明の実施の形態２にかかるトレンチ素子分離構造を示す断面図である。本実施の形態にかかるトレンチ素子分離構造の基本的な構造は図１−１および図１−２に示したトレンチ素子分離構造と同様であるため、図１−１および図１−２と同様の構成については同じ符号を付すことで詳細な説明は省略する。
【００５５】
図２−１に示した本実施の形態にかかるトレンチ素子分離構造が図１−１および図１−２に示したトレンチ素子分離構造と異なる点は、Ｈｉｇｈ−ｋ膜７ａの代わりにトレンチの内壁に形成したＨｉｇｈ−ｋ膜２０１を備える点と、高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）７ａの代わりに酸窒化シリコン膜２０３を備える点である。すなわち、本実施の形態にかかるトレンチ素子分離構造では、Ｈｉｇｈ−ｋ膜をトレンチ素子分離５とゲート配線９ａとの間ではなく、トレンチの内壁に備える。また、この場合も、ゲート配線９ａに導通するコンタクトが設けられる（図示せず）。このコンタクトを用いてゲート配線９ａに所定の電位が印加されることにより、ゲート配線９ａの電位が固定される。
【００５６】
そして、このような構成のトレンチ素子分離構造により図２−１に示した左側の活性領域（拡散層１１ａ）と右側の活性領域（拡散層１１ｂ）とを分離する。すなわち、このトレンチ素子分離５は、同一基板上に形成された接近する拡散層１１ａと拡散層１１ｂとを分離し、接近するトランジスタＡとトランジスタＢとを素子分離する。
【００５７】
この場合には、トレンチの内壁に備えられたＨｉｇｈ−ｋ膜２０１とシリコンであるトレンチの内壁との間でエネルギー準位が変動する反応が生じる。これにより、ウェルがＮｃｈ、Ｐｃｈの両方の場合においてトレンチ素子分離の分離閾値を上昇させることができ、トレンチ素子分離の分離能力を向上させることができる。したがって、この場合においても、上述したようにＨｉｇｈ−ｋ膜をトレンチ素子分離５とゲート配線９ａとの間に備える実施の形態１の場合と同様の効果を得ることができる。
【００５８】
なお、このトレンチ素子分離構造は、トレンチをシリコン酸化膜５ａで埋める前にトレンチの内壁にＨｉｇｈ−ｋ膜２０１を形成し、また、高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）７ａの代わりに酸窒化シリコン膜２０３を形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００５９】
図２−２は、図１−１および図２−１に示したトレンチ素子分離構造において、Ｈｉｇｈ−ｋ膜７ａをトレンチ素子分離５とゲート配線９ａとの間にさらに備えた変形例を示す断面図である。この場合においては、Ｈｉｇｈ−ｋ膜をトレンチの内壁に加えて、トレンチ素子分離５とゲート配線９ａと間にも備えるため、閾値の上昇効果が増大し、本発明にかかる素子分離効果がより大きくなる。
【００６０】
なお、このトレンチ素子分離構造は、トレンチをシリコン酸化膜５ａで埋める前にトレンチの内壁にＨｉｇｈ−ｋ膜２０１を形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００６１】
図２−３は、図２−２に示したトレンチ素子分離構造において、トレンチ素子分離５の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜７ｂとゲート配線９ｂとを形成した場合の変形例を示す断面図である。また、この場合も、ゲート配線９ｂに導通するコンタクトが設けられる（図示せず）。このコンタクトを用いてゲート配線９ｂに所定の電位が印加されることにより、ゲート配線９ｂの電位が固定される。この場合においても、図２−２に示したトレンチ素子分離構造の場合と同様の効果を得ることができる。
【００６２】
また、Ｈｉｇｈ−ｋ膜とゲート配線との幅は、拡散層１１ａ、１１ｂとの絶縁膜耐圧を確保するために狭いものが好ましいが、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜７ｂとゲート配線９ｂとの幅をトレンチ素子分離５の分離幅と略同一とすることも可能である。この場合においても、本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜７とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅と略同一とすることが好ましい。
【００６３】
なお、このトレンチ素子分離構造は、トレンチをシリコン酸化膜５ａで埋める前にトレンチの内壁にＨｉｇｈ−ｋ膜２０１を形成すること以外は、図１−２３に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００６４】
図２−４は、図２−２に示したトレンチ素子分離構造において、トレンチ素子分離５の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜７ｃとゲート配線９ｃとを形成した場合の変形例を示す断面図である。また、この場合も、ゲート配線９ｃに導通するコンタクトが設けられる（図示せず）。このコンタクトを用いてゲート配線９ｃに所定の電位が印加されることにより、ゲート配線９ｃの電位が固定される。この場合においても、図２−２に示したトレンチ素子分離構造の場合と同様の効果を得ることができる。
【００６５】
また、Ｈｉｇｈ−ｋ膜とゲート配線との幅は、拡散層１１ａ、１１ｂとの絶縁膜耐圧を確保するために狭いものが好ましいが、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅よりも大とすることも可能である。この場合においても、本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅よりも大とすることがより好ましい。
【００６６】
なお、このトレンチ素子分離構造は、トレンチをシリコン酸化膜５ａで埋める前にトレンチの内壁にＨｉｇｈ−ｋ膜２０１を形成すること以外は、図１−２５に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００６７】
実施の形態３．
実施の形態３では、実施の形態１の場合と同様の構成においてトレンチ素子分離の深さを浅くした場合について説明する。本実施の形態においては、実施の形態１の場合と同様にトレンチ素子分離５とゲート配線９ａとの間形成されたＨｉｇｈ−ｋ膜と、シリコンを含有するゲート配線と、の組み合わせによりトレンチ素子分離の素子分離能力を強化した構成とする。この場合、本発明の効果により、トレンチ素子分離の素子分離能力が強化されているため、トレンチ素子分離の深さを浅くすることが可能である。すなわち、トレンチ素子分離の素子分離能力が強化されているため、トレンチ素子分離の深さを浅くしても、十分に素子分離効果を得ることが可能である。
【００６８】
図３−１および図３−２は、本発明の実施の形態３にかかるトレンチ素子分離構造を示す図であり、図３−１は本実施の形態にかかるトレンチ素子分離構造を示す断面図、図３−２は本実施の形態にかかるトレンチ素子分離構造を示す上面図である。
【００６９】
図３−１および図３−２においては、トランジスタの集積密度の比較的低く、トレンチ素子分離が広く設けられた広分離領域において、トランジスタＥとトランジスタＡとが、従来のトレンチ素子分離２０５ａにより素子分離（広分離）されている。そして、本実施の形態においては、図３−１および図３−２に示すようにトランジスタの集積密度の比較的高く、トレンチ素子分離が狭く設けられた狭分離領域において、トレンチ素子分離２０５ｂによりトランジスタＡとトランジスタＢとの素子分離（狭分離）が行われている。なお、本実施の形態にかかるトレンチ素子分離構造の基本的な構造は図１−１および図１−２に示したトレンチ素子分離構造と同様であるため、図１−１および図１−２と同様の構成については同じ符号を付すことで詳細な説明は省略する。
【００７０】
トレンチ素子分離２０５ｂにおいては、実施の形態１の場合と同様の構成を備えるため、トレンチ素子分離の素子分離能力が強化されている。このため、トレンチ素子分離２０５ｂはその深さが浅く形成されてしても、十分にトランジスタＡとトランジスタＢとの素子分離（狭分離）効果を得ることが可能である。すなわち、トレンチ素子分離上にゲート配線とＨｉｇｈ−ｋ膜とを有さないトレンチ素子分離構造の場合よりも、トレンチ素子分離の深さを浅くすることができる。また、この場合におけるトレンチ素子分離の好ましい深さは、たとえば１５０ｎｍ〜３００ｎｍ程度である。
【００７１】
なお、このトレンチ素子分離構造は、トレンチ素子分離を形成する際に深さの異なるトレンチ素子分離２０５ａとトレンチ素子分離２０５ｂとを形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００７２】
図３−３は、図３−１および図３−２に示したトレンチ素子分離構造において、実施の形態２の場合と同様にトレンチの内壁にも備える変形例を示す断面図である。この場合には、Ｈｉｇｈ−ｋ膜をトレンチ素子分離５とゲート配線９ａと間に加えてトレンチの内壁にもＨｉｇｈ−ｋ膜を備えるため、トレンチ素子分離の分離閾値の上昇効果が増大し、素子分離効果がより大きくなる。このため、より確実にトランジスタＡとトランジスタＢとの素子分離効果を得ることができる。
【００７３】
なお、上記においては、狭分離領域をコア領域、広分離領域をＩ／Ｏ領域とすることができる。また、狭分離領域をメモリ領域、広分離領域をロジック領域や周辺回路領域とすることもできる。
【００７４】
なお、このトレンチ素子分離構造は、トレンチをシリコン酸化膜５ａで埋める前にトレンチの内壁にＨｉｇｈ−ｋ膜２０３を形成すること以外は、図３−１に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００７５】
実施の形態４．
実施の形態４では、本発明をウェル分離に適用した場合について説明する。図４−１および図４−２は、本発明の実施の形態４にかかるトレンチ素子分離構造を示す図であり、図４−１は本実施の形態にかかるトレンチ素子分離構造を示す断面図、図４−２は本実施の形態にかかるトレンチ素子分離構造を示す上面図である。
【００７６】
本実施の形態においては、図４−１および図４−２に示すようにＰウェルに形成されたトランジスタＡと、Ｎウェルに形成されたトランジスタＢとの素子分離を行う素子分離構造が形成されている。すなわち、本実施の形態にかかるトレンチ素子分離構造においては、トレンチ素子分離５によりウェル境界における素子分離が行われている。なお、本実施の形態においては、ウェルとしてＰウェル３ａとＮウェル３ｂとが形成され、Ｐウェル３ａにトランジスタＡが、Ｎウェル３ｂにトランジスタＢが形成されていること以外は、トレンチ素子分離構造の基本的な構造は図１−１および図１−２に示したトレンチ素子分離構造と同様であるため、上記の説明を図１−１および図１−２と同様の構成については同じ符号を付すことで詳細な説明は省略する。
【００７７】
上記のようにウェル境界における素子分離に本発明にかかるトレンチ素子分離構造を適用した場合においても、図１−１および図１−２の場合と同様に上述した本発明の効果を得ることができる。
【００７８】
なお、このトレンチ素子分離構造は、ウェルとしてＰウェル３ａとＮウェル３ｂとの２つのウェルを形成すること以外は、図１−１および図１−２に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００７９】
つぎに、図４−１および図４−２に示した本実施の形態にかかるトレンチ素子分離構造において、Ｈｉｇｈ−ｋ膜７ａとゲート配線９ａとの幅を変更した変形例について説明する。
【００８０】
図４−３および図４−４は、図４−１および図４−２に示した構造において、トレンチ素子分離５の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜７ｂとゲート配線９ｂとを形成した場合の変形例である。この場合も、図１−２４に示すようにゲート配線９ｂに導通するコンタクト１９が設けられる。そして、このコンタクト１９を用いてゲート配線９ｂに所定の電位が印加されることにより、ゲート配線９ｂの電位が固定される。
【００８１】
ウェル境界における素子分離においても、Ｈｉｇｈ−ｋ膜とゲート配線との幅は、拡散層１１ａ、１１ｂとの絶縁膜耐圧を確保するために狭いものが好ましいが、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜７ｂとゲート配線９ｂとの幅をトレンチ素子分離５の分離幅と略同一とすることも可能である。この場合においても、本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜７とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅と略同一とすることが好ましい。
【００８２】
なお、このトレンチ素子分離構造は、ウェルとしてＰウェル３ａとＮウェル３ｂとの２つのウェルを形成すること以外は、図１−２３および図１−２４に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００８３】
図４−５および図４−６は、図４−１および図４−２に示したトレンチ素子分離構造において、トレンチ素子分離５の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜７ｃとゲート配線９ｃとを形成した場合の変形例である。この場合も、図４−６に示すようにゲート配線９ｃに導通するコンタクト１９が設けられる。そして、このコンタクト１９を用いてゲート配線９ｃに所定の電位が印加されることにより、ゲート配線９ｃの電位が固定される。
【００８４】
ウェル境界における素子分離においても、Ｈｉｇｈ−ｋ膜とゲート配線との幅は、拡散層１１ａ、１１ｂとの絶縁膜耐圧を確保するために狭いものが好ましいが、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅よりも大とすることも可能である。この場合においても、本発明の効果を得ることができる。そして、本発明においてはＨｉｇｈ−ｋ膜とゲート配線との幅が広いほど、本発明の効果が大きくなり良好な素子分離機能を発揮することができるため、Ｈｉｇｈ−ｋ膜の絶縁耐圧が十分に高い場合には、Ｈｉｇｈ−ｋ膜とゲート配線との幅をトレンチ素子分離５の分離幅よりも大とすることがより好ましい。
【００８５】
なお、このトレンチ素子分離構造は、ウェルとしてＰウェル３ａとＮウェル３ｂとの２つのウェルを形成すること以外は、図１−２５および図１−２６に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００８６】
図４−７は、図４−３および図４−４に示した構造において実施の形態２の場合と同様にトレンチの内壁にも備える変形例を示す断面図である。この場合には、Ｈｉｇｈ−ｋ膜をトレンチ素子分離５とゲート配線９ａと間に加えてトレンチの内壁にもＨｉｇｈ−ｋ膜を備えるため、トレンチ素子分離の分離閾値の上昇効果が増大し、素子分離効果がより大きくなる。このため、ウェル境界における素子分離においても、より確実に素子分離効果を得ることができる。
【００８７】
なお、このトレンチ素子分離構造は、ウェルとしてＰウェル３ａとＮウェル３ｂとの２つのウェルを形成すること以外は、図２−１に示したトレンチ素子分離構造と同様の方法で作製することができる。
【００８８】
実施の形態５．
実施の形態５では、ウェル境界における素子分離構成においてトレンチ素子分離の深さを浅くした場合について説明する。本実施の形態においては、実施の形態１の場合と同様にトレンチ素子分離５とゲート配線９ａとの間形成されたＨｉｇｈ−ｋ膜と、シリコンを含有するゲート配線と、の組み合わせによりトレンチ素子分離の素子分離能力を強化した構成とする。この場合、本発明の効果によりトレンチ素子分離の素子分離能力が強化されているため、ウェル境界においてもトレンチ素子分離の深さを浅くすることが可能である。すなわち、トレンチ素子分離の素子分離能力が強化されているため、ウェル境界においてトレンチ素子分離の深さを浅くしても、十分に素子分離効果を得ることが可能である。
【００８９】
図５−１および図５−２は、本発明の実施の形態５にかかるトレンチ素子分離構造を示す図であり、図５−１は本実施の形態にかかるトレンチ素子分離構造を示す断面図、図５−２は本実施の形態にかかるトレンチ素子分離構造を示す上面図である。
【００９０】
図５−１および図５−２においては、ダイオードの集積密度の比較的低く、トレンチ素子分離が広く設けられた広分離領域において、従来のトレンチ素子分離２０５ａにより活性領域１１ｃと活性領域１１ａとが素子分離（広分離）されている。そして、本実施の形態においては、図５−１および図５−２に示すようにダイオードの集積密度の比較的高く、トレンチ素子分離が狭く設けられた狭分離領域において、トレンチ素子分離２０５ｂにより活性領域１１ａと活性領域１１ｂとが素子分離（狭分離）されている。なお、本実施の形態にかかるトレンチ素子分離構造の基本的な構造は図１−１および図１−２に示したトレンチ素子分離構造と同様であるため、図１−１および図１−２と同様の構成については同じ符号を付すことで詳細な説明は省略する。
【００９１】
トレンチ素子分離２０５ｂにおいては、実施の形態１の場合と同様の構成を備えるため、トレンチ素子分離の素子分離能力が強化されている。このため、トレンチ素子分離２０５ｂはその深さがウェル境界において浅く形成されてしても、十分に素子分離効果を得ることが可能である。
【００９２】
なお、上記においては、狭分離領域をコア領域、広分離領域をＩ／Ｏ領域とすることができる。また、狭分離領域をメモリ領域、広分離領域をロジック領域とすることもできる。
【００９３】
なお、このトレンチ素子分離構造は、ウェルとして異なる型の複数のウェルを形成すること以外は、図３−１に示したトレンチ素子分離構造と同様の方法で作製することができる。
【産業上の利用可能性】
【００９４】
以上のように、本発明にかかるトレンチ素子分離構造は、半導体素子同士の素子分離に有用であり、特に、ゲート長が４５ｎｍ以下の半導体装置など、ＬＳＩの小型化に伴ってトレンチ素子分離の縮小化が図られた場合に適している。
【図面の簡単な説明】
【００９５】
【図１−１】本発明の実施の形態１にかかるトレンチ素子分離構造を示す断面図である。
【図１−２】本発明の実施の形態１にかかるトレンチ素子分離構造を示す上面図である。
【図１−３】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−４】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−５】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−６】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−７】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−８】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−９】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１０】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１１】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１２】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１３】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１４】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１５】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１６】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１７】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１８】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−１９】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−２０】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−２１】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−２２】本発明の実施の形態１にかかるトレンチ素子分離構造の製造工程を説明する断面図である。
【図１−２３】図１−１および図１−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜ｂとゲート配線とを形成した場合の変形例を示す断面図である。
【図１−２４】図１−１および図１−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜ｂとゲート配線とを形成した場合の変形例を示す上面図である。
【図１−２５】図１−１および図１−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す断面図である。
【図１−２６】図１−１および図１−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す上面図である。
【図１−２７】図１−１および図１−２に示したトレンチ素子分離構造において、素子分離対象面である半導体素子をダイオードとした場合の変形例を示す上面図である。
【図１−２８】図１−２３および図１−２４に示したトレンチ素子分離構造において、素子分離対象面である半導体素子をダイオードとした場合の変形例を示す上面図である。
【図１−２９】図１−２５および図１−２６に示したトレンチ素子分離構造において、素子分離対象面である半導体素子をダイオードとした場合の変形例を示す上面図である。
【図２−１】本発明の実施の形態２にかかるトレンチ素子分離構造を示す断面図である。
【図２−２】図１−１および図２−１に示したトレンチ素子分離構造において、Ｈｉｇｈ−ｋ膜をトレンチ素子分離とゲート配線との間にさらに備えた変形例を示す断面図である。
【図２−３】図２−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す断面図である。
【図２−４】図２−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す断面図である。
【図３−１】本発明の実施の形態３にかかるトレンチ素子分離構造を示す断面図である。
【図３−２】本発明の実施の形態３にかかるトレンチ素子分離構造を示す上面図である。
【図３−３】図３−１および図３−２に示したトレンチ素子分離構造において、トレンチの内壁にも備える変形例を示す断面図である。
【図４−１】本発明の実施の形態４にかかるトレンチ素子分離構造を示す断面図である。
【図４−２】本発明の実施の形態４にかかるトレンチ素子分離構造を示す上面図である。
【図４−３】図４−１および図４−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す断面図である。
【図４−４】図４−１および図４−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅と略同一の幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す上面図である。
【図４−５】図４−１および図４−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す断面図である。
【図４−６】図４−１および図４−２に示したトレンチ素子分離構造において、トレンチ素子分離の分離幅よりも大とされた幅を有するＨｉｇｈ−ｋ膜とゲート配線とを形成した場合の変形例を示す上面図である。
【図４−７】図４−３および図４−４に示した構造においてトレンチの内壁にも備える変形例を示す断面図である。
【図５−１】本発明の実施の形態５にかかるトレンチ素子分離構造を示す断面図である。
【図５−２】本発明の実施の形態５にかかるトレンチ素子分離構造を示す上面図である。
【図６】従来のトレンチ素子分離構造を示す断面図である。
【図７】従来のトレンチ素子分離構造におけるパンチスルー状態の概念を説明するための断面図である。
【図８】ウェル境界上に形成された従来のトレンチ素子分離構造を示す断面図である。
【図９】ウェル境界上に従来のトレンチ素子分離構造が形成された場合のパンチスルー状態の概念を説明するための断面図である。
【図１０】高誘電率膜からなるゲート絶縁膜とポリシリコンゲートとを用いたトランジスタ構造を示す断面図である。
【図１１−１】ゲート絶縁膜として高誘電率膜を用いた場合のゲート電圧と容量との関係を示した特性図である。
【図１１−２】ゲート絶縁膜として高誘電率膜を用いた場合のゲート電圧と容量との関係を示した特性図である。
【図１１−３】ゲート絶縁膜として高誘電率膜を用いた場合のゲート電圧と容量との関係を示した特性図である。
【図１２】ゲート絶縁膜として高誘電率膜を用いた場合のバンド図である。
【図１３】トランジスタのゲート電圧と電流との関係を示す特性図である。
【符号の説明】
【００９６】
１  シリコン基板
３  ウェル
３ａ  ウェル
３ｂ  ウェル
５  トレンチ素子分離
５ａ  シリコン酸化膜
７  高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）
７ａ  高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）
７ｂ  高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）
７ｃ  高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）
９ａ  ゲート配線
９ｂ  ゲート配線
９ｃ  ゲート配線
１１ａ  拡散層
１１ｂ  拡散層
１３  層間絶縁膜
１５ａ  ゲート電極
１５ｂ  ゲート電極
１７  コンタクト
１９  コンタクト
２１ａ  ゲート絶縁膜
２１ｂ  ゲート絶縁膜
２４ａ  活性領域
２４ｂ  活性領域
３１  シリコン酸化膜
３１  該シリコン酸化膜
３３  シリコン窒化膜
３５  フォトレジスト
３７  トレンチ
３９  シリコン酸化膜
４１  フォトレジスト
２０１  Ｈｉｇｈ−ｋ膜
２０５ａ  トレンチ素子分離
２０５ｂ  トレンチ素子分離
２０５ａ  トレンチ素子分離
２０５ｂ  トレンチ素子分離
５０１  シリコン基板
５０３  ウェル
５０３ａ  ウェル
５０３ｂ  ウェル
５０５  トレンチ素子分離
５１０  ゲート絶縁膜
５１１ａ  活性領域
５１１ｂ  活性領域
５１５  ゲート電極
５２０ａ  活性領域
５２０ｂ  活性領域
Ａ  トランジスタ
Ｂ  トランジスタ
Ｃ  ダイオード
Ｄ  ダイオード
Ｅ  トランジスタ
【図１−１】
2007150092.tif 000003
【図１−２】
2007150092.tif 000004
【図１−３】
2007150092.tif 000005
【図１−４】
2007150092.tif 000006
【図１−５】
2007150092.tif 000007
【図１−６】
2007150092.tif 000008
【図１−７】
2007150092.tif 000009
【図１−８】
2007150092.tif 000010
【図１−９】
2007150092.tif 000011
【図１−１０】
2007150092.tif 000012
【図１−１１】
2007150092.tif 000013
【図１−１２】
2007150092.tif 000014
【図１−１３】
2007150092.tif 000015
【図１−１４】
2007150092.tif 000016
【図１−１５】
2007150092.tif 000017
【図１−１６】
2007150092.tif 000018
【図１−１７】
2007150092.tif 000019
【図１−１８】
2007150092.tif 000020
【図１−１９】
2007150092.tif 000021
【図１−２０】
2007150092.tif 000022
【図１−２１】
2007150092.tif 000023
【図１−２２】
2007150092.tif 000024
【図１−２３】
2007150092.tif 000025
【図１−２４】
2007150092.tif 000026
【図１−２５】
2007150092.tif 000027
【図１−２６】
2007150092.tif 000028
【図１−２７】
2007150092.tif 000029
【図１−２８】
2007150092.tif 000030
【図１−２９】
2007150092.tif 000031
【図２−１】
2007150092.tif 000032
【図２−２】
2007150092.tif 000033
【図２−３】
2007150092.tif 000034
【図２−４】
2007150092.tif 000035
【図３−１】
2007150092.tif 000036
【図３−２】
2007150092.tif 000037
【図３−３】
2007150092.tif 000038
【図４−１】
2007150092.tif 000039
【図４−２】
2007150092.tif 000040
【図４−３】
2007150092.tif 000041
【図４−４】
2007150092.tif 000042
【図４−５】
2007150092.tif 000043
【図４−６】
2007150092.tif 000044
【図４−７】
2007150092.tif 000045
【図５−１】
2007150092.tif 000046
【図５−２】
2007150092.tif 000047
【図６】
2007150092.tif 000048
【図７】
2007150092.tif 000049
【図８】
2007150092.tif 000050
【図９】
2007150092.tif 000051
【図１０】
2007150092.tif 000052
【図１１−１】
2007150092.tif 000053
【図１１−２】
2007150092.tif 000054
【図１１−３】
2007150092.tif 000055
【図１２】
2007150092.tif 000056
【図１３】
2007150092.tif 000057