(57)【要約】【課題】部品や回路ブロックに動作異常が発生しても、複雑な外部処理を必要とすることなく、可能な限り復旧を試み、復旧不能の場合でもリセットを際限なく繰り返さないようにし得る電子機器を提供する。【解決手段】プログラマブルデバイスによりリセットカウンタ回路を形成し、電源オフから電源オンとなった時にシステムリセットの回数値を自動的に初期値にセットするＦＰＧＡ１５を用い、ＬＡＮインタフェース部１１及び音声ビデオＣＯＤＥＣ１６といった信号処理部単位でデバイスリセットを実行し、一定回数のデバイスリセットを繰り返した後にシステムリセットを行い、ＦＰＧＡ１５に保持されるシステムリセットの回数値がリセット設定回数値に達した場合には、システムの起動停止もしくは電源オフを行うようにしている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
プロセッサと単一または複数の信号処理部を備えると共に、前記プロセッサが前記複数の信号処理部の一部または全ての動作状態を個別に監視し、正常でない信号処理部があることを検出した場合には前記単一または複数の信号処理部を含む機器全体をリセットするためのシステムリセットを実行する電子機器において、
電源オン時に、前記システムリセットの回数値をカウントするカウンタ回路を形成し前記カウンタ回路の初期値を設定するための形成回路情報が記憶素子からロードされ、通電状態でシステムリセットが発生するごとに前記カウンタ回路で前記システムリセットの回数値をカウントし、前記カウント値を記録するレジスタについてはシステムリセットと独立しているプログラマブル論理デバイスを具備し、
前記プロセッサは、起動処理時に、このプログラマブル論理デバイスに保持される前記システムリセットの回数値を読み込み予め設定した基準回数に達するか否かを判定し、基準回数に達していた場合に起動処理を停止することを特徴とする電子機器。
【請求項２】
前記複数の信号処理部の一部またはすべてについて部分リセットを行う制御手段を備え、
前記プロセッサは、前記複数の信号処理部の一部またはすべての動作状態を個別に監視し正常でない信号処理部があることを検出した場合には、前記制御手段に対し当該信号処理部の部分リセットを実行させ、正常状態にならない場合あらかじめ設定した基準回数まで部分リセットを繰り返しそれでも正常状態にならない場合にシステムリセットを実行することを特徴とする請求項１記載の電子機器。
【請求項３】
前記電源をオフとする制御手段を備え、
前記プロセッサは、起動処理時に、前記プログラマブル論理デバイスに保持される前記システムリセットの回数値を読み込みあらかじめ設定した基準回数に達するか否かを判定し、基準回数に達していた場合は前記制御手段に対し前記電源のオフを実行させることを特徴とする請求項１記載の電子機器。
【請求項４】
前記プログラマブル論理デバイスは、ＦＰＧＡ（Field Programmable Gate Array）であることを特徴とする請求項１記載の電子機器。
【請求項５】
プロセッサと単一または複数の信号処理部を備えると共に、前記プロセッサが、前記複数の信号処理部の一部またはすべての動作状態を個別に監視し正常でない信号処理部があることを検出した場合には前記単一または複数の信号処理部を含む機器全体をリセットするためのシステムリセットを実行する電子機器で使用される再起動方法において、
電源オン時に、前記システムリセットの回数値をカウントするカウンタ回路を形成し前記カウンタ回路の初期値を形成するための形成回路情報が記憶素子からロードされ、通電状態でシステムリセットが発生するごとに前記カウンタ回路でシステムリセットの回数値をカウントし、前記カウント値を記録するレジスタについてはシステムリセットと独立としているプログラマブル論理デバイスに対し前記システムリセットの回数値を記録し、
前記プロセッサは、起動処理時に、このプログラマブル論理デバイスに保持される前記システムリセットの回数値を読み込みあらかじめ設定した基準回数に達するか否かを判定し、基準回数に達していた場合は起動処理を停止し、及び電源オフのいずれかを実行するようにしたことを特徴とする電子機器の再起動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばＭＣＵ(Multi-Point Control Unit)のようにＤＳＰ（Digital Signal Processor）やサブプロセッサ等の複数回路ブロックを備え、各回路ブロックの動作状態を監視し、動作異常が生じた回路をリセットし、それでも復旧しない場合にはシステムリセットにより正常動作を試みる電子機器及び電子機器の再起動方法に関する。
【背景技術】
【０００２】
オフィスや事業所では、例えば電話機を収容する電話交換装置が使用されている。また、最近では、テレビ電話端末やパーソナル・コンピュータ等のデータ端末を接続したサーバを伝送路を介して電話交換装置に接続し、電話交換装置を用いた音声通信系と、サーバを用いたデータ通信系とを連動させるシステムも提案されている。
【０００３】
ところで、上記のような電話交換装置とサーバとの並列型のシステムにあっては、テレビ会議等を構築するために、ＭＣＵ(Multi-Point Control Unit)が利用されている。このＭＣＵは画像圧縮と伸張、画像合成、通信制御など高度な信号処理を行うため、これらの機能毎に大規模集積回路を使用している。さらには、これらデバイスの多くがソフトまたはハードウェアロジックにより構成されているものも少なくなく、ロジックであるが故の論理矛盾状態にいたり正常動作しなくなる状態に陥ることがある。例えばＤＳＰや画像ＣＯＤＥＣなどは部品支障でなく内部論理不良による動作停止に至る場合がある。このため、これら部品や回路ブロックに対して正常動作しているか確認が機器の信頼性を向上させるために必要となる。前述の内部論理矛盾に陥っていた場合は、システムまたは部品、回路ブロックレベルでの再起動により復旧可能である。
【０００４】
こういった事象に対して対処するために、定期または不定期で部品または回路ブロックに対して応答確認を行ない、応答が異常または無応答など正常でない場合には当該部品または回路ブロックに対して部分リセットを発行して部品または回路ブロックを初期化する。
【０００５】
さらには、部品または回路ブロックに対する部分リセットで復旧しない場合、システム全体をリセットする。しかし、物理的な破損や故障の場合、システムリセットを発行しても正常復帰できず、上記の繰り返しで電源をオフするまで永久にシステムリセットを繰り返すこととなる。
【０００６】
なお、従来では、１つのプロセッサで反復リセットされた回数を他のプロセッサでカウントし、所定回数を超えたとき電子制御装置の機能を停止させる車載用電子制御装置が提案されている（例えば、特許文献１）。
【特許文献１】特開平２−２５０１２４号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記車載用電子制御装置では、監視対象がプロセッサで部品や回路ブロックとなっていない。また、プロセッサが複数となり機器自体が複雑になり、またコスト的にも負担が増える。また、ソフトウェア制御となるため本体側に不具合がなくてもカウント側のＣＰＵ回路が誤動作する可能性がハードウェア制御に比べて一般的に高く信頼性の面で不安がある。
【０００８】
そこで、この発明の目的は、部品や回路ブロックに動作異常が発生しても、複雑な外部処理を必要とすることなく、可能な限り復旧を試み、復旧不能の場合でもシステムリセットを繰り返さないようにし得る電子機器及び電子機器の再起動方法を提供することにある。
【課題を解決するための手段】
【０００９】
この発明は、上記目的を達成するために、以下のように構成される。  
プロセッサと単一または複数の信号処理部を備えると共に、プロセッサが複数の信号処理部の一部または全ての動作状態を個別に監視し、正常でない信号処理部があることを検出した場合には単一または複数の信号処理部を含む機器全体をリセットするためのシステムリセットを実行する電子機器において、電源オン時に、システムリセットの回数値をカウントするカウンタ回路を形成しカウンタ回路の初期値を設定するための形成回路情報が記憶素子からロードされ、通電状態でシステムリセットが発生するごとにカウンタ回路でシステムリセットの回数値をカウントし、カウント値を記録するレジスタについてはシステムリセットと独立しているプログラマブル論理デバイスを具備し、プロセッサは、起動処理時に、このプログラマブル論理デバイスに保持されるシステムリセットの回数値を読み込み予め設定した基準回数に達するか否かを判定し、基準回数に達していた場合に起動処理を停止するようにしたものである。
【００１０】
この構成によれば、例えばＦＰＧＡのように、電源オン時に、システムリセットの回数値をカウントするカウンタ回路を形成しその初期値を設定するための形成回路情報が記憶素子からロードされ、通電状態でシステムリセットが発生するごとにカウンタ回路でシステムリセットの回数値をカウントし、カウント値を記録するレジスタについてはシステムリセットと独立しているプログラマブル論理デバイスを用いるようにしているので、プログラマブル論理デバイスにおけるカウンタ回路の再形成については一旦電源オフを行いその後の電源オン時にのみ再形成され、システムリセットによりプログラマブル論理デバイスに保持されるシステムリセットの回数値は初期値に更新されない。また、起動処理のプロセスにおいてプログラマブル論理デバイスに保持されるシステムリセットの回数を参照し、基準回数に達した場合には、即座に起動処理の停止に移行される。
【００１１】
従って、部品や回路ブロックに動作異常が発生しても、複雑な外部処理を必要とすることなく、可能な限り復旧を試み、復旧不能の場合でもシステムリセットを際限なく繰り返さないようにすることができる。
【００１２】
プロセッサは、複数の信号処理部の一部またはすべてについて部分リセットを行う手段を備え、プロセッサは、複数の信号処理部の一部またはすべての動作状態を個別に監視し正常でない信号処理部があることを検出した場合には、プロセッサが当該信号処理部に対して部分リセットを行い、正常状態にならない場合あらかじめ設定した基準回数まで部分リセットを繰り返しそれでも正常状態にならない場合にシステムリセットを実行することを特徴とする。
【００１３】
この構成によれば、システムリセットの実行に先立ち、複数の信号処理部の一部またはすべてについての部分リセットが実行されるので、信号処理部ごとに適切なリセットを行うことができる。
【発明の効果】
【００１４】
以上詳述したようにこの発明によれば、部品や回路ブロックに動作異常が発生しても、複雑な外部処理を必要とすることなく、可能な限り復旧を試み、復旧不能の場合でもシステムリセットを際限なく繰り返さないようにし得る電子機器及び電子機器の再起動方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態について図面を参照して詳細に説明する。  
図１は、この発明に係わる電子機器として、ＭＣＵの一実施形態の構成を示すブロック図であり、符号１はＭＣＵを示す。
【００１６】
ＭＣＵ１は、ＬＡＮ（Local Area Network）インタフェース部（ＬＡＮ  Ｉ／Ｆ）１１と、ＣＰＵ１２と、ＤＲＡＭ１３と、フラッシュメモリ１４と、ＦＰＧＡ（Field Programmable Gate Array）１５と、音声ビデオＣＯＤＥＣ１６とを備え、このうち、ＣＰＵ１２、ＤＲＡＭ１３、フラッシュメモリ１４、ＦＰＧＡ１５及び音声ビデオＣＯＤＥＣ１６は、ＣＰＵバス１７により相互に接続されている。
【００１７】
また、ＣＰＵ１２及び音声ビデオＣＯＤＥＣ１６は、ＰＣＩ(Peripheral Component Interconnect)バス１８により相互に接続され、音声ビデオＣＯＤＥＣ１６及びＦＰＧＡ１５は、ローカルバス１９により相互に接続される。
【００１８】
ＬＡＮインタフェース部１１は、ＣＰＵ１２の制御の下、ＬＡＮとの間でインタフェース処理を行うものである。
【００１９】
ＤＲＡＭ１３は、ＣＰＵ１２が動作のために使用するワーク用メモリであり、フラッシュメモリ１４にはＣＰＵ１２が使用する制御プログラムデータ及びシステム設定データが記憶されている。
【００２０】
ＣＰＵ１２は、ＤＲＡＭ１３及びフラッシュメモリ１４に格納されたプログラムに基づいてＭＣＵ１の各部を総括制御することでＭＣＵ１としての動作を実現する。
【００２１】
ＦＰＧＡ１５には、ＲＯＭ１５１が接続される。ＲＯＭ１５１には、音声、画像合成回路などに加えてリセット回数をカウントするカウンタ回路を形成しその初期値を設定するための形成回路情報としてのプログラムが格納される。すなわち、ＦＰＧＡ１５には、電源オン時に、ＲＯＭ１５１に格納されたプログラムがロードされ、コンフィグレーション動作により音声、画像合成回路、ウォッチドックタイマーなどに加えてプログラムされたカウンタ回路が形成される。そして、ＣＰＵ１２がウォッチドックタイマーのタイマークリアを止めることでシステムリセットを行いリセット回数カウンターレジスタをインクリメントする。また、電源オフ後の電源オンで、リセット回数ＦＰＧＡ１５内に再構成され、カウンタ値が初期値にセットされる。なお、ＦＰＧＡ１５中のリセット回数値を記録するレジスタについては、システムリセットと独立している。
【００２２】
さらに、ＦＰＧＡ１５は、ＲＯＭ１５１に格納されたプログラムにより音声、画像合成処理も実行する。
【００２３】
音声ビデオＣＯＤＥＣ１６は、ＣＰＵ１２の制御の下、音声画像認識処理を実行する。
【００２４】
次に、以上のように構成されたＭＣＵ１の動作を説明する。  
ビデオ会議を構成する際に、ＬＡＮ上のエンドポイントから映像及び音声パケットがＬＡＮインタフェース部１１に到来したとする。そうすると、映像及び音声パケットに含まれる映像及び音声データは、ＣＰＵ１２及びＰＣＩバス１８を介して音声ビデオＣＯＤＥＣ１６に転送される。
【００２５】
通常パケット形態でネットワーク伝送される映像及び音声データは圧縮されており、音声ビデオＣＯＤＥＣ１６では、映像及び音声データが到来すると、圧縮データを伸張することでリニアデータに復元する。そのリニアデータは、ローカルバス１９を介してＦＰＧＡ１５に転送される。ＦＰＧＡ１５では、各エンドポイントからのリニアデータを合成して会議分配用の映像及び音声データが生成される。当該合成映像及び音声データは、ローカルバス１９、音声ビデオＣＯＤＥＣ１６で再び圧縮され、ＰＣＩバス１８を介してＣＰＵ１２でパケット化されＬＡＮインタフェース部１１に転送され、ＬＡＮインタフェース部１１からＬＡＮ上のビデオ会議を構成する各エンドポイントへと伝送される。
【００２６】
ところで、このようなビデオ会議処理中に、ＣＰＵ１２では次のような異常判定・対応制御が行われている。図２はその制御手順及び制御内容を示すフローチャートである。
【００２７】
すなわち、ＣＰＵ１２では、ＬＡＮインタフェース部１１及び音声ビデオＣＯＤＥＣ１６を含む各部の動作状態が検出される。この場合、ＬＡＮインタフェース部１１及び音声ビデオＣＯＤＥＣ１６を含む各部全体をリセットするためのシステムリセットの回数の初期値（Ｍ＝０）を設定し（ステップＳＴ２ａ）、各部単位でリセットを行うためのデバイスリセットの回数の初期値（Ｎ＝０）を設定する（ステップＳＴ２ｂ）。そして、音声ビデオＣＯＤＥＣ１６において何らかの異常が発生したとする。そうすると、ＣＰＵ１２はステップＳＴ２ｃからステップＳＴ２ｄに移行してここで異常のあった音声ビデオＣＯＤＥＣ１６をリセットする。以後、ＣＰＵ１２は、デバイスリセットの回数値をインクリメントし（ステップＳＴ２ｅ）、その回数値Ｎがリセット設定回数値（Ｎ＝５）に達するか否かの判断を行う（ステップＳＴ２ｆ）。
【００２８】
リセット回数のカウントについては、その回数を不揮発性メモリに保持する必要がある。ＤＲＡＭ１３のような揮発性メモリに回数値を記録した場合、通常起動時に不安定性を避けるためにメモリクリアが行われるので、システムリセットを記録しても、システムリセットのたびに回数が消去される。このため、フラッシュメモリ１４のような書き換え可能な不揮発性メモリに記録されることになる。
【００２９】
しかしながら、不揮発性であるがゆえに、電源オフ／オンでもリセット回数値はクリアされることがない。従って、例えばラッチアップ現象のような論理的不具合でなく、かつ物理的故障でもない場合には電源のオン／オフで復旧しうるにもかかわらず、電源のオン／オフ以前にリセット設定回数に達してしまうと、以後電源のオン／オフで原因が除去されたとしてもシステムが起動できない。
【００３０】
この場合、フラッシュメモリ１４に対して人為的にクリアを行う必要があり、それはエミュレータ等による書き換えや、特別に設計した特別な回路による方法が必要であり、多大なコストや労力を必要とする。
【００３１】
そこで、本発明では、リセット回数カウンタをＦＰＧＡ１５で形成するようにし、さらにシステムリセット回数をＣＰＵ１２ではなくＦＰＧＡ１５内のハードロジックで行っている。このＦＰＧＡ１５のようなプログラマブル論理デバイスでは、システムの電源起動時にコンフィグレーション動作によりプログラムされた回路を形成するが、再形成については専用のリコンフィグレーション信号によるのみでシステムリセットでは再形成しない。
【００３２】
このため、ＦＰＧＡ１５でカウンタ回路を形成すると、リセットで内容の書き換えがされないようにできるためシステムリセット回数のカウントに適し、電源のオフ／オンで回路が再形成されるため、電源のオン／オフでカウンタがクリアされるという特性を有する。
【００３３】
ＦＰＧＡ１５に保持されるシステムリセットの回数値がリセット設定回数値に達するまでは、ＣＰＵ１２はステップＳＴ２ｉからステップＳＴ２ｃに移行してデバイスリセットを実行し、一定回数デバイスリセットを繰り返した後システムリセットを行う（ステップＳＴ２ｇ）。そして、ＦＰＧＡ１５内部のリセットカウンタ回路は、ＦＰＧＡ１５で保持されるシステムリセットの回数レジスタＭの値をインクリメントする（ステップＳＴ２ｈ）。ＣＰＵ１２は起動時にそのリセット回数値レジスタＭの値を読み込み、リセット設定回数値（Ｍ＝５）に達しているか否かの判断を行う（ステップＳＴ２ｉ）。
【００３４】
ここで、回数値レジスタＭがリセット設定回数値に達していなければ、ＣＰＵ１２はステップＳＴ２ｂ乃至ステップＳＴ２ｉの処理を繰り返し実行するが、リセット設定回数値に達した場合に、起動処理をＨＡＬＴ等により停止またはＭＣＵ１の電源をオフさせる（ステップＳＴ２ｊ）。
【００３５】
以上のように上記実施形態では、プログラマブルデバイスによりリセットカウンタ回路を形成し、電源オフから電源オンとなった時にシステムリセットの回数値レジスタを自動的に初期値にセットするＦＰＧＡ１５を用い、ＬＡＮインタフェース部１１及び音声ビデオＣＯＤＥＣ１６といった信号処理部単位でデバイスリセットを実行し、ＦＰＧＡ１５に保持されるデバイスリセットの回数値がリセット設定回数値に達した場合には、即座にシステムリセットに移行するようにしている。
【００３６】
また、上記実施形態では、ＣＰＵ１２において、システムリセット回数値をＦＰＧＡ１５に保持するとともに、リセット設定回数値に達するか否かを判定し、達した場合にＭＣＵ１の起動処理を停止または電源をオフするようにしている。
【００３７】
従って、可能な限り復旧を試み、復旧不能の場合でもシステムリセットを際限なく繰り返さないようにすることができる。
【００３８】
（その他の実施形態）  
なお、この発明は上記実施形態に限定されるものではない。例えば、上述の実施形態では、ＭＣＵの音声ビデオＣＯＤＥＣ部をリセットする場合を例にとって説明したが、例えばＦＰＧＡなどの他の回路ブロック、またはＭＣＵ以外の電子機器にこの発明を適用してもよい。要するに、互いに異なる信号処理を実行する複数の信号処理部を搭載した電子機器であれば、適用可能である。
【００３９】
また、上記実施形態では、ＦＰＧＡを用いる例について説明したが、ＦＰＧＡ以外のプログラマブル論理デバイスを用いるものであってもよい。
【００４０】
その他、ＭＣＵの機能構成、異常判定・対応制御の手順及び内容等についても、この発明の要旨を逸脱しない範囲で種々変形して実施できる。
【図面の簡単な説明】
【００４１】
【図１】この発明に係わる電子機器として、ＭＣＵの実施形態の構成を示すブロック図。
【図２】同実施形態における、異常判定・対応制御手順及び制御内容を示すフローチャート。
【符号の説明】
【００４２】
１…ＭＣＵ、１１…ＬＡＮインタフェース部（ＬＡＮ  Ｉ／Ｆ）、１２…ＣＰＵ、１３…ＤＲＡＭ、１４…フラッシュメモリ、１５…ＦＰＧＡ、１６…音声ビデオＣＯＤＥＣ、１７…ＣＰＵバス、１８…ＰＣＩバス、１９…ローカルバス、１５１…ＲＯＭ。
【図１】
2007316855.tif 000003
【図２】
2007316855.tif 000004