(57)【要約】【課題】リーク電流の発生を抑制することにより、ノイズを低減することができる固体撮像素子を提供する。【解決手段】センサ部とトランジスタ部とを各単位画素に備え、トランジスタ部に形成された第１導電型の半導体領域は、センサ部に形成された第１導電型の半導体領域と比較して濃い濃度であり、トランジスタ部に形成された第１導電型の半導体領域４，６，８の端縁がトランジスタ部を含むアクティブ領域３０の端縁付近にある固体撮像素子を構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
光電変換がなされるセンサ部と、前記センサ部で光電変換して得られた信号電荷又は前記信号電荷により得られる信号を取り扱うトランジスタ部とを、各単位画素に備え、
前記トランジスタ部に形成された第１導電型の半導体領域は、前記センサ部に形成された第１導電型の半導体領域と比較して濃い濃度であり、
前記トランジスタ部に形成された前記第１導電型の半導体領域の端縁が、前記トランジスタ部を含むアクティブ領域の端縁付近にある
ことを特徴とする固体撮像素子。
【請求項２】
光電変換がなされるセンサ部と、前記センサ部で光電変換して得られた信号電荷又は前記信号電荷により得られる信号を取り扱うトランジスタ部とを、各単位画素に備え、
前記トランジスタ部に形成された第１導電型の半導体領域は、前記センサ部に形成された第１導電型の半導体領域と比較して濃い濃度であり、
前記トランジスタ部に形成された前記第１導電型の半導体領域の端縁が、前記トランジスタ部を含むアクティブ領域の端縁よりも内側にある
ことを特徴とする固体撮像素子。
【請求項３】
光電変換がなされるセンサ部と、前記センサ部で光電変換して得られた信号電荷又は前記信号電荷により得られる信号を取り扱うトランジスタ部とを、各単位画素に備え、
前記トランジスタ部に形成された第１導電型の半導体領域は、前記センサ部に形成された第１導電型の半導体領域と比較して濃い濃度であり、
前記トランジスタ部に形成された前記第１導電型の半導体領域は、前記トランジスタ部の半導体領域と上層配線とのコンタクト部を含んで、前記コンタクト部から前記センサ部とは反対側に形成され、前記トランジスタ部を含むアクティブ領域の前記センサ部側には、前記第１導電型の半導体領域よりも濃度の薄い、第２の第１導電型の半導体領域が形成されている
ことを特徴とする固体撮像素子。
【請求項４】
前記トランジスタ部に形成された前記第１導電型の半導体領域の端縁が、前記トランジスタ部を含むアクティブ領域の端縁付近にあることを特徴とする請求項３に記載の固体撮像素子。
【請求項５】
前記トランジスタ部に形成された前記第１導電型の半導体領域の端縁が、前記トランジスタ部を含むアクティブ領域の端縁よりも内側にあることを特徴とする請求項３に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ型固体撮像素子等の固体撮像素子に係わる。
【背景技術】
【０００２】
固体撮像素子において、多画素化に伴い、画素サイズが縮小されて、１画素当たりのフォトダイオード（ＰＤ）の面積が減少していく。
フォトダイオードの面積が減少することにより、フォトダイオードの光電変換部に到達する光量も減少するため、感度が低下することになる。
【０００３】
このように感度が低下することから、ノイズ対策を行わないと、Ｓ／Ｎの低下を招くことになり、低照度の画質が低下してしまう。
【０００４】
そのため、フォトダイオードで発生又はフォトダイオードに流れ込む暗電流を低減することが要求される。
【０００５】
ところで、ＣＭＯＳ型固体撮像素子等の固体撮像素子では、単位画素毎に素子分離がなされており、フォトダイオードやトランジスタ部のソース・ドレイン領域が素子分離領域に接して形成されている（例えば、特許文献１参照。）。
【０００６】
素子分離領域においては、従来、ＳｉＯ２等の素子分離層が形成されていたが、素子分離層との界面付近のシリコン基板に欠陥を生じ易く、この欠陥が暗電流の原因となることがある。
【０００７】
そこで、素子分離領域の素子分離層の下に、ｐ型の半導体領域を設けて、界面付近の欠陥による暗電流を抑制するようにしている。
また、シリコン基板の表面付近で生じた正電荷へのピニングを強化するため、シリコン基板の表面にｐ型の半導体領域を設けることも行われている。
【０００８】
【特許文献１】特開２００３−２２９５５６号公報（図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、トランジスタ部のソース・ドレイン領域として用いられる高濃度のｎ＋（高濃度のｎ型）の半導体領域に接して、上述した素子分離領域やピニング強化のためのｐ型の半導体領域が設けられることにより、これらｎ型及びｐ型の各半導体領域の境界面において、ｐｎ接合が形成される。
この境界面のｐｎ接合によって、微小なリーク電流が発生することがあり、このリーク電流がノイズの原因になっていた。
【００１０】
上述した問題の解決のために、本発明においては、リーク電流の発生を抑制することにより、ノイズを低減することができる固体撮像素子を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の固体撮像素子は、光電変換がなされるセンサ部と、このセンサ部で光電変換して得られた信号電荷又は信号電荷により得られる信号を取り扱うトランジスタ部とを、各単位画素に備え、トランジスタ部に形成された第１導電型の半導体領域は、センサ部に形成された第１導電型の半導体領域と比較して濃い濃度であり、トランジスタ部に形成された第１導電型の半導体領域の端縁がトランジスタ部を含むアクティブ領域の端縁付近にあるものである。
【００１２】
上述の本発明の固体撮像素子の構成によれば、トランジスタ部に形成された第１導電型の半導体領域の端縁がトランジスタ部を含むアクティブ領域の端縁付近にあることにより、トランジスタ部の第１導電型の半導体領域をアクティブ領域よりも広く形成した場合と比較して、第１導電型の半導体領域の周辺長や面積を低減することができるため、第２導電型の半導体領域とのｐｎ接合の長さや面積を低減して、このｐｎ接合に起因するリーク電流を抑制することが可能になる。
【００１３】
本発明の固体撮像素子は、光電変換がなされるセンサ部と、このセンサ部で光電変換して得られた信号電荷又は信号電荷により得られる信号を取り扱うトランジスタ部とを、各単位画素に備え、トランジスタ部に形成された第１導電型の半導体領域は、センサ部に形成された第１導電型の半導体領域と比較して濃い濃度であり、トランジスタ部に形成された第１導電型の半導体領域の端縁がトランジスタ部を含むアクティブ領域の端縁よりも内側にあるものである。
【００１４】
上述の本発明の固体撮像素子の構成によれば、トランジスタ部に形成された第１導電型の半導体領域の端縁がトランジスタ部を含むアクティブ領域の端縁よりも内側にあることにより、トランジスタ部の第１導電型の半導体領域をアクティブ領域よりも広く形成した場合と比較して、第１導電型の半導体領域の周辺長や面積を充分に低減することができるため、第２導電型の半導体領域とのｐｎ接合の長さや面積を低減して、このｐｎ接合に起因するリーク電流を抑制することが可能になる。
【００１５】
本発明の固体撮像素子は、光電変換がなされるセンサ部と、このセンサ部で光電変換して得られた信号電荷又は信号電荷により得られる信号を取り扱うトランジスタ部とを、各単位画素に備え、トランジスタ部に形成された第１導電型の半導体領域は、センサ部に形成された第１導電型の半導体領域と比較して濃い濃度であり、トランジスタ部に形成された第１導電型の半導体領域は、トランジスタ部の半導体領域と上層配線とのコンタクト部を含んで、コンタクト部からセンサ部とは反対側に形成され、トランジスタ部を含むアクティブ領域のセンサ部側には、第１導電型の半導体領域よりも濃度の薄い、第２の第１導電型の半導体領域が形成されているものである。
【００１６】
上述の本発明の固体撮像素子の構成によれば、トランジスタ部に形成された第１導電型の半導体領域は、トランジスタ部の半導体領域と上層配線とのコンタクト部を含んで、コンタクト部からセンサ部とは反対側に形成され、トランジスタ部を含むアクティブ領域のセンサ部側には、第１導電型の半導体領域よりも濃度の薄い、第２の第１導電型の半導体領域が形成されていることにより、濃度の高い第１導電型の半導体領域の周辺長や面積を低減することができるため、第２導電型の半導体領域とのｐｎ接合の長さや面積を低減して、このｐｎ接合に起因するリーク電流を抑制することが可能になる。
また、トランジスタ部を含むアクティブ領域のセンサ部側には、第１導電型の半導体領域よりも濃度の薄い、第２の第１導電型の半導体領域が形成されていることにより、トランジスタ部の動作に支障を及ぼさないようにすることができる。
【発明の効果】
【００１７】
上述の本発明によれば、トランジスタ部の第１導電型の半導体領域と、第２導電型の半導体領域とのｐｎ接合に起因するリーク電流を低減することができるため、リーク電流によるノイズを低減することができる。
ノイズを低減することができることから、特に、低照度時の画質を改善することができる。また、多画素化に伴い信号量が少なくなっても、充分にＳ／Ｎを確保することが可能になる。
【発明を実施するための最良の形態】
【００１８】
本発明の一実施の形態として、固体撮像素子の概略構成図（平面図）を図１に示す。
この固体撮像素子は、光電変換がなされるセンサ部を構成するフォトダイオードＰＤと、複数のＭＯＳトランジスタとで単位画素２（２Ａ，２Ｂ，２Ｃ，２Ｄ）を形成しており、複数の単位画素２がマトリクス状に配置されて画素領域１が構成されている。ＭＯＳトランジスタでは、フォトダイオードＰＤで光電変換して得られた信号電荷や、信号電荷による信号が、取り扱われる。
単位画素２は、この場合、１つのフォトダイオードＰＤと、３つのＭＯＳトランジスタ即ち、読み出しトランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３から成るトランジスタ部とを有して構成されている。
読み出しトランジスタＴｒ１は、フォトダイオードＰＤの電荷蓄積領域と、フローティングディフュージョン（ＦＤ）となるソース・ドレイン領域４と、基板上にゲート絶縁膜を介して形成された転送ゲート電極５とにより構成される。
リセットトランジスタＴｒ２は、一対のソース・ドレイン領域４，６と、基板上にゲート絶縁膜を介して形成されたリセットゲート電極７とにより構成される。
増幅トランジスタＴｒ３は、一対のソース・ドレイン領域６，８と、基板上にゲート絶縁膜を介して形成されたゲート電極９とにより構成される。
【００１９】
垂直方向Ｖに配列された各画素２の増幅トランジスタＴｒ３において、一方のソース・ドレイン領域８に、垂直信号線１０が接続されている。
水平方向Ｈに配列された各画素２のリセットトランジスタＴｒ２において、増幅トランジスタＴｒ３と共用する一方のソース・ドレイン領域６に、電源電圧Ｖｄｄを供給する電源線１１が接続されている。
また、フローティングディフュージョン（ＦＤ）４と、増幅トランジスタＴｒ３のゲート電極９とは、上層の配線１２を介して電気的に接続されている。
【００２０】
画素２（２Ａ，２Ｂ，２Ｃ，２Ｃ）の相互間は、図中斜線を付した素子分離領域３によって分離されており、分離された各画素２の領域がアクティブ領域となっている。
【００２１】
また、本実施の形態の固体撮像素子の回路構成図を、図２に示す。
図２に示すように、光電変換がなされる複数のフォトダイオードＰＤと複数のＭＯＳトランジスタとからなる画素２を二次元状に配列して成る画素形成領域、並びに画素選択と信号出力のための周辺回路１５，１６とを備えている。
画素形成領域においては、各画素２が、フォトダイオードＰＤと、前述した３個のＭＯＳトランジスタＴｒ１，Ｔｒ２，Ｔｒ３とにより構成されている。
また、周辺回路としては、画素選択のための回路１５と出力回路１６とを備え、これらの回路１５，１６がＣＭＯＳトランジスタを用いて構成されている。
なお、図中１３はリセット線を示し、１４は読み出し線を示す。
【００２２】
続いて、図１のＡ−Ａにおける断面図を図３に示す。
図３に示すように、第１導電型、例えばｎ型のシリコン半導体基板２１に、第２導電型の例えばｐ型の半導体ウェル領域２２が形成され、このｐ型半導体ウェル領域２２に光電変換部となるフォトダイオードＰＤとＭＯＳトランジスタとから成る画素が形成されている。
シリコン半導体基板２１の表面には絶縁膜２５が形成されている。図１に示した転送ゲート電極５・リセットゲート電極７・ゲート電極９は、図３では表示されていないが、この絶縁膜２５上に形成されたゲート電極により構成される。
【００２３】
フォトダイオードＰＤにおいては、光電変換された信号電荷を蓄積する第１導電型（ｎ型）の電荷蓄積領域２３と、シリコン基板２１表面の絶縁膜２５との界面の第２導電型（ｐ＋）の正電荷蓄積領域２４とから成る、ＨＡＤ（Hole Accumulated Diode）型センサが形成されている。
正電荷蓄積層２４は、例えば、５×１０１７ｃｍ−３以上の、充分に高濃度のｐ型拡散層で形成される。
電荷蓄積領域２３は、例えば、ドーズ量が１０１２〜１０１３ｃｍ−２程度のｎ型不純物のイオン注入で形成される。
【００２４】
増幅トランジスタＴｒ３のソース・ドレイン領域８は、高濃度のｎ型拡散層即ち、ｎ＋の半導体領域によって形成されている。他のトランジスタＴｒ１，Ｔｒ２のソース・ドレイン領域４，６についても同様である。
絶縁膜２５の上方には、絶縁層２８を介して、例えば金属から成る配線層２９が形成されている。この図３では、２層の配線層２９が形成されている。配線層２９は、フォトダイオードＰＤに光が入射するように、フォトダイオードＰＤの部分に開口を有している。
【００２５】
各画素２を分離する素子分離領域３は、ｐ型半導体ウェル領域２２にイオン注入によって形成されたｐ型分離拡散層２６と、その上に形成されたＳｉＯ２等の分離絶縁膜２７とから構成される。分離絶縁膜２７は、半導体基板２１の浅い位置に底が存在している。この分離絶縁膜２７の底は、ｎ型電荷蓄積領域２３と正電荷蓄積領域２４との境界よりも浅い位置にある。
フォトダイオードＰＤのｎ型電荷蓄積領域２３及び正電荷蓄積領域２４は、分離絶縁膜２７の下にわたっており、分離拡散層２６と接する位置まで形成されている。
【００２６】
本実施の形態では、特に、図３及び図４の平面図に示すように、各画素２の３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３のアクティブ領域３０の端縁と、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のソース・ドレイン領域４，６，８を構成するｎ＋の半導体領域（図４で斜線を付した領域）の端縁とがほぼ同じ位置になっている。即ち、幅方向及び先端部において、共に端縁がほぼ同じ位置になっている。
【００２７】
このようにｎ＋の半導体領域４，６，８を形成するためには、パターニング用のマスクやイオン注入用のマスクの位置関係を、図５の平面図に示すように設定する。
図５に示すように、アクティブ領域３０のパターニング用の第１のマスクＭ１と、ゲート電極５，７，９のパターニング用の第２のマスクＭ２と、ｎ＋の半導体領域のイオン注入用の第３のマスクＭ３とにおいて、破線で示す第３のマスクＭ３が第１のマスクＭ１とほぼ同じ幅となっている。
【００２８】
また、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のソース・ドレイン領域４，６，８を構成するｎ＋の半導体領域は、フォトダイオードＰＤのｎ型電荷蓄積領域２３よりも不純物の濃度が高い構成とする。例えば、ｎ＋の半導体領域を形成するイオン注入のドーズ量を、例えば、１０１４〜１０１５ｃｍ−２程度とすればよい。
【００２９】
ここで、比較形態として、図１１の断面図及び図１２の平面図に示すように、各画素２の３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３のアクティブ領域３０の端縁よりも、ソース・ドレイン領域４，６，８を構成する半導体領域の端縁が外側にある配置とした構成を考える。例えば、前述した特許文献１に記載された構成でも、素子分離層の下に亘ってソース・ドレイン領域が形成されており、素子分離層により規定されるアクティブ領域の端縁よりも、ソース・ドレイン領域の半導体領域の端縁が外側になっている。
図１１及び図１２に示すように、アクティブ領域３０の端縁よりも、ソース・ドレイン領域４，６，８を構成する不純物領域の端縁が外側にあり、不純物領域が素子分離領域３の分離絶縁膜２７の下にまでわたって形成されている。
【００３０】
この比較構成では、パターニング用のマスクやイオン注入用のマスクの位置関係が、図１３の平面図に示すようになる。
図１３に示すように、アクティブ領域のパターニング用の第１のマスクＭ１と、ゲート電極５，７，９のパターニング用の第２のマスクＭ２と、ｎ＋の半導体領域のイオン注入用の第３のマスクＭ３とにおいて、破線で示す第３のマスクＭ３が第１のマスクＭ１よりも広い幅となっている。
【００３１】
本実施の形態の構成では、この比較形態と比較して、ｎ＋の半導体領域４，６，８の面積及び周辺長を低減することができるため、ｎ＋の半導体領域３１と、素子分離領域３のｐ型の分離拡散層２６やｐ型の半導体ウェル領域２２とによって形成される、ｎ＋の半導体領域４，６，８の周囲のｐｎ接合の長さや面積を低減して、このｐｎ接合に起因するリーク電流の発生を抑制することができる。
これにより、リーク電流によるランダムノイズを低減することができる。
【００３２】
従って、ノイズを低減することができることから、特に、低照度時の画質を改善することができる。
また、多画素化に伴って信号量が少なくなっても、充分にＳ／Ｎを確保することが可能になることから、固体撮像素子の多画素化や小型化を図ることが可能になる。
【００３３】
なお、各単位画素２内に、さらに画素２を選択する選択トランジスタをそれぞれ設けて選択線等の配線に接続することにより、各単位画素２が４つのＭＯＳトランジスタを備えた構成としてもよい。
【００３４】
次に、本発明の他の実施の形態として、固体撮像素子の概略構成図（断面図）を図６に示し、平面図を図７に示す。
【００３５】
本実施の形態においては、特に、図６及び図７に示すように、各画素２の３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３のアクティブ領域３０の端縁よりも、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のソース・ドレイン領域４，６，８を構成するｎ＋の半導体領域の端縁が、内側にある。即ち、幅方向及び先端部において、共にｎ＋の半導体領域の端縁が内側にある。
【００３６】
このようにｎ＋の半導体領域４，６，８を形成するためには、パターニング用のマスクやイオン注入用のマスクの位置関係を、図８の平面図に示すように設定する。
図８に示すように、アクティブ領域３０のパターニング用の第１のマスクＭ１と、ゲート電極５，７，９のパターニング用の第２のマスクＭ２と、ｎ＋の半導体領域のイオン注入用の第３のマスクＭ３とにおいて、破線で示す第３のマスクＭ３が第１のマスクＭ１よりも狭い幅となっている。
【００３７】
その他の構成は、先の実施の形態と同様であるため、同一符号を付して重複説明を省略する。
【００３８】
本実施の形態の固体撮像素子によれば、先の実施の形態の固体撮像素子と同様に、前述した比較形態と比較して、ｎ＋の半導体領域４，６，８の面積及び周辺長を低減することができるため、ｎ＋の半導体領域４，６，８の周囲のｐｎ接合の長さや面積を低減して、このｐｎ接合に起因するリーク電流の発生を抑制することができる。
これにより、リーク電流によるランダムノイズを低減することができる。
また、本実施の形態では、先の実施の形態よりもさらにｎ＋の半導体領域４，６，８の面積及び周辺長を低減することができるため、ｐｎ接合に起因するリーク電流の発生をさらに低減することができる。
【００３９】
従って、ノイズを低減することができることから、特に、低照度時の画質を改善することができる。
また、多画素化に伴って信号量が少なくなっても、充分にＳ／Ｎを確保することが可能になることから、固体撮像素子の多画素化や小型化を図ることが可能になる。
【００４０】
なお、上述の各実施の形態のように、ソース・ドレイン領域を構成する不純物注入領域の面積や周辺長を減少させるときには、トランジスタ特性の変動が起こらない範囲で、もしくは変動の許容範囲で行うようにする。
【００４１】
また、ｎ＋の半導体領域の面積や周辺長だけではなく、トランジスタ特性に影響がない範囲で、ｎ＋の半導体領域のｎ型不純物の濃度を低減することにより、リーク電流を低減する効果を得ることも可能である。
従って、上述した各実施の形態の構成（アクティブ領域の端縁との位置関係を規定する構成）と、このようにｎ＋の半導体領域のｎ型不純物の濃度を低減することとを組み合わせても良い。
【００４２】
次に、本発明のさらに他の実施の形態として、固体撮像素子の概略構成図（平面図）を図９に示す。また、図９のＢ−Ｂにおける断面図を図１０に示す。
【００４３】
本実施の形態においては、図９及び図１０に示すように、フローティングディフュージョンＦＤとなる読み出しトランジスタＴｒ１のソース・ドレイン領域４において、このソース・ドレイン領域４の半導体領域と上層配線（図１の配線１２に相当）とを接続するコンタクト４Ｘの形成位置を含むように、コンタクト４ＸからフォトダイオードＰＤとは反対側にｎ＋の半導体領域３１を形成し、アクティブ領域３０のその他のフォトダイオードＰＤ側の部分は、やや濃度の低いｎ型の半導体領域３２としている。
コンタクト４Ｘは、上層の配線層２９と、シリコン半導体基板２１のｎ＋の半導体領域３１とを、導電層により電気的に接続している。
【００４４】
ｎ＋の半導体領域３１は、コンタクト４Ｘ付近では、アクティブ領域３０とほぼ同じ幅になっており、ソース・ドレイン領域４のリセットゲート電極７側及び他のソース・ドレイン領域６，８では、（図１１〜図１３に示した比較構成と同様に、）アクティブ領域３０よりも広い幅となっている。
【００４５】
なお、ｎ＋の半導体領域３１とｎ型の半導体領域３２との深さの関係は、図１０のようにほぼ同じ深さに限定されるものではなく、どちらか一方が他方よりも深く形成されていても構わない。
【００４６】
ソース・ドレイン領域４に、ｎ＋の半導体領域３１及びｎ型の半導体領域３２をそれぞれ形成するには、以下のようにすればよい。
まず、ｎ型の半導体領域３２を形成するイオン注入を、ソース・ドレイン領域４全体に行う。
その後、マスクを変えて、コンタクト部４Ｘを含む部分に、ｎ＋の半導体領域３１を形成するイオン注入を行う。これにより、イオン注入した領域は、ｎ型の半導体領域３２からｎ＋の半導体領域３１に変わる。
このように形成することにより、マスクの位置がずれても、ｎ＋の半導体領域３１及びｎ型の半導体領域３２の境界部分において、これらの領域の間にｎ型不純物のイオン注入がなされない部分が発生しない。
【００４７】
上述の本実施の形態の固体撮像素子によれば、高濃度のｎ＋の半導体領域３１がコンタクト４Ｘ付近をカバーするように形成されているので、コンタクト４Ｘにおける接触抵抗を低く抑えることができる。
一方、コンタクト４Ｘ付近の部分よりもフォトダイオードＰＤ側は、アクティブ領域３０内が比較的濃度の薄い（比較的低濃度の）ｎ型の半導体領域３２となっている。
このように構成されているので、ｎ＋の半導体領域３１と、素子分離領域３のｐ型の分離拡散層２６やｐ型の半導体ウェル領域２２とによって形成される、ｐｎ接合の周辺長及び面積が、図１１〜図１３に示した従来構成よりも小さくなる。
これにより、ソース・ドレイン領域４において、ｐｎ接合によるリーク電流を低減することができ、リーク電流によるランダムノイズを低減することができる。
【００４８】
従って、ノイズを低減することができることから、特に、低照度時の画質を改善することができる。
また、多画素化に伴って信号量が少なくなっても、充分にＳ／Ｎを確保することが可能になることから、固体撮像素子の多画素化や小型化を図ることが可能になる。
【００４９】
一方、アクティブ領域３０のフォトダイオード（センサ部）ＰＤ側の部分は、ｎ＋の半導体領域３１よりも濃度の薄い、第２の第１導電型の半導体領域としてｎ型の半導体領域３２が形成されていることにより、トランジスタ部の動作に支障を及ぼさないようにすることができる。
【００５０】
なお、本実施の形態の構成と、アクティブ領域３０の端縁とｎ＋の半導体領域の端縁との位置関係を規定した、前述した各実施の形態の構成とを組み合わせることも可能である。
【００５１】
上述した各実施の形態では、幅方向及び先端部（増幅トランジスタＴｒ３のソース・ドレイン領域８の下端部）について、アクティブ領域３０の端縁とｎ＋の半導体領域の端縁との位置関係を同様に規定しているが、本発明では、幅方向と先端部とで規定が異なっている構成も可能である。例えば、幅方向のみｎ＋の半導体領域の端縁を内側にして、先端部は端縁をほぼ同じ位置とした構成が考えられる。
【００５２】
上述した各実施の形態では、素子分離領域３を分離絶縁膜２７とその下の分離拡散層２６とにより構成し、分離拡散層２６とトランジスタＴｒ１，Ｔｒ２，Ｔｒ３のソース・ドレイン領域４，６，８を構成する不純物注入領域とのｐｎ接合を例示したが、本発明では、ｎ型半導体領域とｐ型半導体領域との接合を減少させることが目的であるので、ｐｎ接合の位置や、素子分離の方法（トレンチ素子分離やＬＯＣＯＳ素子分離等）は問わない。
【００５３】
第１導電型の半導体領域の濃度が濃い程、ｐｎ接合においてリーク電流が発生しやすくなるため、本発明のように、第１導電型の半導体領域をアクティブ領域と同じ位置に形成する、又はアクティブ領域より狭く形成することによる効果が大きくなる。
【００５４】
上述の各実施の形態では、ＣＭＯＳ型固体撮像素子に本発明を適用したが、他のＭＯＳ型固体撮像素子や、その他の構成の固体撮像素子にも、同様に本発明を適用することができる。
【００５５】
また、上述の各実施の形態では、フォトダイオードの光電変換を行う領域及びソース・ドレインをｎ型の半導体領域により形成し、素子分離領域等をｐ型の半導体領域により形成した構成、即ち、第１導電型をｎ型とし、第２導電型をｐ型とした構成の固体撮像素子に適用した場合であったが、本発明は、各領域をそれぞれ反対の導電型とした固体撮像素子に適用することも可能である。
【００５６】
また、本発明において、各単位画素内に形成されているトランジスタの数は、前述した３個（Ｔｒ１，Ｔｒ２，Ｔｒ３）や４個に限定されるものではなく、その他の個数とすることも可能である。
【００５７】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施の形態の固体撮像素子の概略構成図（平面図）である。
【図２】本発明の一実施の形態の固体撮像素子の回路構成図である。
【図３】図１のＡ−Ａにおける断面図である。
【図４】図１〜図３の実施の形態におけるアクティブ領域とｎ＋の半導体領域との位置関係を示す平面図である。
【図５】図１〜図３の実施の形態におけるパターニングのマスクの位置関係を示す図である。
【図６】本発明の他の実施の形態の固体撮像素子の概略構成図（断面図）である。
【図７】図６の実施の形態におけるアクティブ領域とｎ＋の半導体領域との位置関係を示す平面図である。
【図８】図６の実施の形態におけるパターニングのマスクの位置関係を示す図である。
【図９】本発明のさらに他の実施の形態の固体撮像素子の概略構成図（平面図）である。
【図１０】図９のＢ−Ｂにおける断面図である。
【図１１】比較形態の固体撮像素子の概略構成図（断面図）である。
【図１２】図１１の形態におけるアクティブ領域とｎ＋の半導体領域との位置関係を示す平面図である。
【図１３】図１１の形態におけるパターニングのマスクの位置関係を示す図である。
【符号の説明】
【００５９】
１  画素領域、２  （単位）画素、３  素子分離領域、４  ソース・ドレイン領域（フローティングディフュージョン）、４Ｘ  コンタクト、５  転送ゲート電極、６，８  ソース・ドレイン領域、７  リセットゲート電極、９  ゲート電極、１０  垂直信号線、１１  電源線、２１  シリコン半導体基板、２５  絶縁膜、２６  分離拡散層、２７  分離絶縁膜、３０  アクティブ領域、３１  ｎ＋の半導体領域、３２  ｎ型の半導体領域、ＰＤ  フォトダイオード、Ｔｒ１  読み出しトランジスタ、Ｔｒ２  リセットトランジスタ、Ｔｒ３  増幅トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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