(57)【要約】【課題】  大電流を電圧精度良く供給することができる電源回路を半導体装置に内蔵する。【解決手段】  回路領域21と電源回路210とを有する半導体チップ2と、コイル4と、容量5とを有し、半導体チップとコイルと容量とはパッケージ1に搭載され、電源回路、コイル及び容量によりスイッチングレギュレータが構成され、スイッチングレギュレータの生成する電源電圧が回路領域に供給されるよう半導体チップとパッケージとが接続され、電源回路の電源電圧は半導体装置100の外部から供給される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体装置であって、
第１の回路領域と第１の電源回路とを有する半導体チップと、
第１のコイルと、
第１の容量とを有し、
上記半導体チップと上記第１のコイルと上記第１の容量とはパッケージに搭載され、
上記第１の電源回路、上記第１のコイル及び上記第１の容量により第１のスイッチングレギュレータが構成され、
上記第１のスイッチングレギュレータの生成する第１の電源電圧が上記第１の回路領域に供給されるよう上記半導体チップと上記パッケージとが接続され、
上記第１の電源回路の電源電圧は上記半導体装置の外部から供給される半導体装置。
【請求項２】
請求項１において、
上記第１の電源回路は上記半導体チップの外周部に配置される半導体装置。
【請求項３】
請求項１において、
第２のコイルと、
第２の容量とを有し、
上記第２のコイルと上記第２の容量とは上記パッケージに搭載され、
上記半導体チップは、第２の回路領域と第２の電源回路とを含み、
上記第２の電源回路、上記第２のコイル及び上記第２の容量により第２のスイッチングレギュレータが構成され、
上記第２のスイッチングレギュレータの生成する第２の電源電圧が上記第２の回路領域に供給されるよう上記半導体チップと上記パッケージとが接続され、
上記第２の電源回路の電源電圧は上記第１の電源回路の電源電圧と同じ電圧であって、上記半導体装置の外部から供給される半導体装置。
【請求項４】
請求項３において、
上記第１の回路領域には、論理回路及びメモリが形成され、
上記第２の回路領域には、入出力回路が形成され、
上記第１の回路領域と上記半導体チップの外周部との間に上記第２の回路領域が設けられる半導体装置。
【請求項５】
請求項３において、
上記パッケージは第１乃至第４のプレーン層を有し、
上記第１のプレーン層には上記半導体装置の外部から供給される電源電位が供給され、
上記第２のプレーン層には上記半導体装置の外部から供給される基準電位が供給され、
上記第３のプレーン層には上記第１のスイッチングレギュレータの生成する電源電位が供給され、
上記第４のプレーン層には上記第２のスイッチングレギュレータの生成する電源電位が供給される半導体装置。
【請求項６】
請求項１において、
上記第１の電源回路は複数の接続点を介して上記第１のコイルと接続されている半導体装置。
【請求項７】
請求項６において、
上記半導体チップと上記パッケージとはバンプにより接続される半導体装置。
【請求項８】
請求項１において、
上記第１の電源回路は、
基準電圧を発生する基準電圧発生回路と、
上記第１の回路領域から帰還される電源電圧と上記基準電圧とを比較する電圧比較回路と、
上記電圧比較回路の結果に応じてクロック信号のデューティを変化させて出力するパルス制御回路と、
上記第１のコイルを駆動する出力部とを有する半導体装置。
【請求項９】
請求項８において、
上記基準電圧発生回路もしくは上記電圧比較回路の設定を調整することで、上記半導体チップに形成されたデバイス性能に応じてトリミングされた上記第１の電源電圧を生成する半導体装置。
【請求項１０】
半導体装置であって、
第１の回路領域及び第１の電源回路の制御部を有する第１の半導体チップと、
上記第１の電源回路の出力部を有する第２の半導体チップと、
第１のコイルと、
第１の容量とを有し、
上記第１の半導体チップと上記第２の半導体チップと上記コイルと上記容量とはパッケージに搭載され、
上記第１の電源回路、上記第１のコイル及び上記第１の容量により第１のスイッチングレギュレータが構成され、
上記第１のスイッチングレギュレータの生成する電源電圧が上記第１の回路領域に供給されるよう上記第１の半導体チップと上記パッケージとが接続され、
上記電源回路の電源電圧は上記半導体装置の外部から供給される半導体装置。
【請求項１１】
請求項１０において、
上記第１の半導体チップの外周部には入出力回路が形成され、
上記第１の回路領域には、論理回路及びメモリが形成され、
上記第１の半導体チップの外周部の四隅の少なくとも一つに上記第１の電源回路の制御部が設けられ、
上記第１の電源回路の制御部が設けられた上記半導体チップの隅の近傍に上記第２の半導体チップが搭載される半導体装置。
【請求項１２】
請求項１１において、
第２の電源回路の出力部を有する第３の半導体チップと、
第２のコイルと、
第２の容量とを有し、
上記第１の半導体チップには上記第２の電源回路の制御部が形成されており、
上記第３の半導体チップと上記第２のコイルと上記第２の容量とは上記パッケージに搭載され、
上記第１の半導体チップは、上記第２の電源回路の制御部とを含み、
上記第２の電源回路、上記第２のコイル及び上記第２の容量により第２のスイッチングレギュレータが構成され、
上記第２のスイッチングレギュレータの生成する第２の電源電圧が上記入出力回路に供給されるよう上記半導体チップと上記パッケージとが接続され、
上記第２の電源回路の電源電圧は上記第１の電源回路の電源電圧と同じ電圧であって、上記半導体装置の外部から供給される半導体装置。
【請求項１３】
請求項１２において、
上記第１の半導体チップの外周部の四隅の少なくとも他の一つに上記第２の電源回路の制御部が設けられ、
上記第２の電源回路の制御部が設けられた上記半導体チップの隅の近傍に上記第３の半導体チップが搭載される半導体装置。
【請求項１４】
請求項１２において、
上記パッケージは第１乃至第４のプレーン層を有し、
上記第１のプレーン層には上記半導体装置の外部から供給される電源電位が供給され、
上記第２のプレーン層には上記半導体装置の外部から供給される基準電位が供給され、
上記第３のプレーン層には上記第１のスイッチングレギュレータの生成する電源電位が供給され、
上記第４のプレーン層には上記第２のスイッチングレギュレータの生成する電源電位が供給される半導体装置。
【請求項１５】
請求項１０において、
上記第２の半導体チップは複数の接続点を介して上記第１のコイルと接続されている半導体装置。
【請求項１６】
請求項１５において、
上記第２の半導体チップと上記パッケージとはバンプにより接続される半導体装置。
【請求項１７】
請求項１０において、
上記第２の半導体チップの最小加工寸法は上記第１の半導体チップの最小加工寸法よりも大きい半導体装置。
【請求項１８】
請求項１０において、
上記第１の電源回路の制御部は、
基準電圧を発生する基準電圧発生回路と、
上記第１の回路領域から帰還される電源電圧と上記基準電圧とを比較する電圧比較回路と、
上記電圧比較回路の結果に応じてクロック信号のデューティを変化させて出力するパルス制御回路とを有する半導体装置。
【請求項１９】
請求項１８において、
上記基準電圧発生回路もしくは上記電圧比較回路の設定を調整することで、上記半導体チップに形成されたデバイス性能に応じてトリミングされた上記第１の電源電圧を生成する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にスイッチングレギュレータの平滑回路を構成するコイル及び容量をパッケージに搭載した半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスの微細化により、半導体集積回路は高集積化、高速化の傾向にある。微細化による耐圧の低下により電源電圧は低電圧化し、低電圧化で消費電力の増加はある程度抑制されてはいるが、電源電流は大幅に増加している。また、低電圧化したトランジスタは、電源電圧に対する動作マージンが小さくなっており、電源電圧が所望した値よりも低くなると動作速度が大幅に低下するおそれがある。そのため、半導体集積回路へ電源電圧を供給する電源回路には、大電流を電圧精度良く供給することが求められている。
【０００３】
これを実現するため、電力を消費する半導体集積回路の近くに電源回路を配置するＰＯＬ(Point Of Load)が提唱されており、その究極の形態としては、半導体集積回路に電源回路を内蔵することである。
【０００４】
半導体集積回路に電源回路を内蔵する従来の技術としては、下記公報に提示されている。
【０００５】
【特許文献１】国際公開ＷＯ９９／５４９３７号公報
【特許文献２】特開２００２−８３８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来技術では、スイッチングレギュレータの電源回路を半導体チップに内蔵することが開示されている。しかしながら、スイッチングレギュレータの電源回路を構成する制御部と出力部は半導体チップに内蔵し、平滑回路を構成するコイルと容量を半導体チップ外に配置しているが、このスイッチングレギュレータが大電流を供給するには、出力部からコイルへの接続、及び、コイルから電力を消費する回路までの電気的接続を強固にする必要がある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、第１の回路領域と第１の電源回路とを有する半導体チップと、第１のコイルと、第１の容量とを有し、半導体チップと第１のコイルと第１の容量とはパッケージに搭載され、第１の電源回路、第１のコイル及び第１の容量により第１のスイッチングレギュレータが構成され、第１のスイッチングレギュレータの生成する第１の電源電圧が第１の回路領域に供給されるよう半導体チップとパッケージとが接続され、第１の電源回路の電源電圧は半導体装置の外部から供給される。
【０００８】
また、本発明の半導体装置は、第１の回路領域及び第１の電源回路の制御部を有する第１の半導体チップと、第１の電源回路の出力部を有する第２の半導体チップと、第１のコイルと、第１の容量とを有し、第１の半導体チップと第２の半導体チップと第１のコイルと第１の容量とはパッケージに搭載され、第１の電源回路、第１のコイル及び第１の容量により第１のスイッチングレギュレータが構成され、第１のスイッチングレギュレータの生成する電源電圧が第１の回路領域に供給されるよう第１の半導体チップとパッケージとが接続され、電源回路の電源電圧は半導体装置の外部から供給される。
【０００９】
その他の特徴については、後述する発明の実施の説明において詳細に説明される。
【発明の効果】
【００１０】
半導体チップに大電流を供給することができる電源回路を半導体装置に内蔵することができる効果がある。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の実施形態である半導体装置の構成を示した図である。半導体チップ２、コイル４、容量５がパッケージ１に搭載されている。また、半導体チップ２は、一般論理回路領域２１とインターフェース回路領域２２を含む。一般論理回路領域２１はいわゆるＣＰＵやメモリ（ＲＡＭ）といった半導体チップが行う演算処理に必要な論理回路またはメモリ回路が設けられる領域である。また、インターフェース回路領域２２は、半導体チップ２が他の半導体チップと通信を行うのに必要な入出力回路が形成される領域である。一般論理回路領域２１に電源を供給するスイッチングレギュレータの電源回路は領域２１０に形成され、インターフェース回路領域２２に電源を供給するスイッチングレギュレータの電源回路は領域２２０に形成される。図１には、一般論理回路領域用電源回路領域２１０またはインターフェース回路領域用電源回路領域２２０のそれぞれに対応してコイル４、容量５が接続されていることを模式的に示しているが、それぞれの領域に形成された電源回路とコイル４及び容量５が接続されスイッチングレギュレータが構成される。スイッチングレギュレータで生成される電源電圧は、パッケージ１内部にあるコイル４と容量５の接続点で生成され、一般論理回路領域２１またはインターフェース回路領域２２に供給される。
【００１２】
なお、図１の例では一般論理回路領域２１には４つの一般論理回路領域用電源回路領域２１０から構成されるスイッチングレギュレータから電源電圧が供給され、インターフェース回路領域２２には各々対応したインターフェース回路領域用電源回路領域２２０から構成されるスイッチングレギュレータから電源電圧が供給されるように構成している。一つの回路領域に対していくつのスイッチングレギュレータにより電源電圧を供給するかは、回路領域に形成される回路が正常動作する電力とレギュレータの電力供給能力によって定まり、図１の例に限定されるものではない。また、一般論理回路領域の電源電圧とインターフェース回路領域の電源電圧は同じであっても違っていてもよいが、インターフェース回路で生じる電源ノイズが一般論理回路の電源に伝搬しないように、回路領域に供給する電源幹線を含め、電源回路を分離しておくことが望ましい。また、複数あるインターフェース回路領域の電源電圧も互いに同じであっても違っていてもよい。ただし、インターフェースの電源電圧は多様化しているため、図１の例のようにインターフェース回路領域２２の各々とインターフェース回路領域用電源回路領域２２０の各々とを対応させておくことにより、半導体チップ２が複数のインターフェース電圧を有する場合に設計上の制約が少なく対応が容易になる効果がある。
【００１３】
さらに、一般論理回路領域２１は一つの電源電圧が供給される例を示しているが、それぞれ電源電圧が異なる複数の一般論理回路領域に分割されていてもよい。その場合、一般論理回路領域用電源回路領域２１０を複数の一般論理回路領域に対応する電源電圧を出力するように構成してもよいし、一般論理回路領域用電源回路領域２１０は複数の一般論理回路領域のいずれかの電源電圧を出力し、異なる電源電圧の一般論理回路領域には、その電源電圧をシリーズレギュレータにより降圧して供給するように構成してもよい。
【００１４】
図３を用いて後述するが、半導体チップ２上に形成される電源回路には回路に供給されている電源電圧を検出する回路を含む。このように電源電圧が供給される回路と同じ半導体チップ２にスイッチングレギュレータの電源回路を配置したことで、スイッチングレギュレータが精度良く電源電圧を生成できる。また、スイッチングレギュレータのコイルと容量をパッケージに搭載したことで電源電圧がパッケージ１内部で生成され、かつその電源が半導体チップ２に直接供給される構成とすることにより、半導体チップ２に大電流を供給することができる。
【００１５】
また、図１の構成の特徴点として、電源回路領域２１０及び２２０が半導体チップ２の外周部に配置されている。これによりその内側の領域は、電源回路を内蔵していない従来の半導体チップと同じ構成とすることができる。これにより、既存の半導体集積回路に電源回路を内蔵する場合に既存のレイアウト等を変更することが不要とし、その周辺部に電源回路を配置することにより電源を内蔵することができるので、設計工数の低減に有利となる。なお、新規の半導体集積回路に電源回路を内蔵する場合でも、半導体集積回路のレイアウト等で従来と同じ手法を利用できるので、設計工数の低減に有利となる。また、電源回路を半導体チップの外周部に配置することは半導体チップ２の周辺に搭載したコイルや容量との接続距離を短くでき、電気的接続を強固とすることで半導体チップ２に大電流を供給するのに適している。
【００１６】
図９（Ａ）は従来の半導体装置への電源供給を示す図である。図９（Ａ）の半導体チップ９２は、一般論理回路領域９３とインターフェース回路領域９４とを含む。また、図９（Ａ）の例は４種類のインターフェース電源電圧が適用された例である。この半導体チップ９２には、パッケージ９１に設けられた電源ピン（図示せず）から電源が供給され、一般論理回路領域９３には電源電圧Ｖcoreが、インターフェース回路領域９４には電源電圧Ｖio_1、Ｖio_2、Ｖio_3、Ｖio_4（それぞれインターフェース回路領域９４ａ〜ｄに対応するものとする）が供給されている。一般的には、図９（Ｂ）に示すように半導体装置９０が実装されるボード９６上に複数の電源回路が搭載され（図では３つの電源回路のみ示している）、複数の電源回路がそれぞれ電源電圧Ｖcore、Ｖio_1、Ｖio_2、Ｖio_3、Ｖio_4を出力し、半導体装置９０に供給する。これに対して、図２は、本発明の半導体装置への電源供給を示す図であって、半導体チップとしては図９と同じく多電源チップであるが、パッケージ内でレギュレータを実装することで、外見上は単一電源の半導体装置に見せることができる。
【００１７】
図２（Ａ）は半導体チップ２の構成を示している。従来の半導体チップ９２に相当する内部領域１０と外周領域１１とを含む。内部領域１０に一般論理回路領域２１とインターフェース回路領域２２が形成されている。外周領域１１に電源回路領域２１０及び２２０が形成されており、これらの回路は電源電圧Ｖccで動作する。図２（Ｂ）は、半導体装置１００への電源供給スキームを示すものである。半導体装置１００の外部から供給される電源Ｖccは、半導体チップ２の外周領域１１に設けられた電源回路の電源として使用される。電源回路２２０ａ、コイル４ａ及び容量５ａで構成されるスイッチングレギュレータは電源電圧Ｖio_1を生成し、インターフェース回路領域２２ａに供給する。他の電源電圧Ｖio_2、Ｖio_3、Ｖio_4も同様である。また、電源回路２１０と対応するコイル及び容量で構成されたスイッチングレギュレータは電源電圧Ｖcoreを生成し、一般論理回路領域２１に供給する。図２の例では複数のスイッチングレギュレータで電源電圧Ｖcoreを供給することにより、電源供給能力を高めている。このように、本発明の半導体装置は、パッケージ１の電源ピンからは電源回路２１０及び２２０に供給する電源Vccのみを供給すればよく、半導体チップ２に配置した電源回路２１０及び２２０とパッケージ１に搭載したコイル４及び容量５で電源をパッケージ内部で生成し、半導体チップ２の回路領域２１及び２２へ電源を供給する。
【００１８】
図３は、スイッチングレギュレータを構成する電源回路２１０の回路構成例である。電源回路２１０は制御部２１２及び出力部２１１を有する。また、制御部２１２は、パルス制御回路２１２１、コンパレータ２１２２、分圧回路２１２３は、基準電圧発生回路２１２４、クロック発生回路２１２５を含む。なお、図３の電源回路の例は一例であって、公知のスイッチングレギュレータの回路を適用しうることはいうまでもない。
【００１９】
スイッチングレギュレータはコイル４を駆動するパルスのデューティにより出力電圧が決定される。制御部２１２は、回路領域２１に供給される電源電圧の大きさをフィードバックしてコイル４を駆動するパルスのデューティを制御する。また、出力部２１１は制御部２１２の出力を受けてコイル４を駆動するドライバである。
【００２０】
制御部２１２について説明する。制御部２１２には、回路領域２１に供給された電源電圧Ｖoutが入力される。入力された電源電圧Ｖoutを分圧回路２１２３ａで分圧した電圧Ｖoutdivと基準電圧発生回路２１２４が発生する基準電圧Ｖrefを分圧回路２１２３ｂで分圧した電圧Ｖrefdivとを、コンパレータ２１２２で比較する。パルス制御回路２１２１はクロック発生回路２１２５で発生するクロックCKのパルス幅を変調して出力する。具体的には、電圧Ｖoutdiv＜電圧Ｖrefdivならば、クロックCKのパルス幅を広くした（デューティが大きい）パルス信号CKoutを出力部２１１へ出力する。一方、Voutdiv＞Vrefdivならば２１２１はCKのパルス幅を狭くした（デューティが小さい）信号CKoutを出力部２１１へ出力する。
【００２１】
出力部２１１は、制御部２１２のパルス制御回路２１２１からのパルス信号CKoutに応じて、外部から供給される電源電位Ｖccまたは接地電位（基準電位）Gndからの電流をコイル４と容量５からなる平滑回路へ供給することで、電源電圧Ｖoutが生成される。このとき生成される出力電圧Ｖoutの電圧値は、電源電圧Ｖccの電圧値にパルス信号CKoutのデューティを乗じた値となり、その電圧が回路領域２１へ電源として供給され、供給された電源が制御部２１２へ帰還される。そこで、基準電圧Ｖrefの電圧値及び分圧回路２１２３の分圧比を、出力電圧Ｖoutが所望の電源電圧値になったときにＶoutdiv＝Ｖrefdivとなるように、基準電圧値や各分圧比を基準電圧発生回路２１２４、分圧回路２１２３ａ・２１２３ｂに入力される制御信号で設定（トリミング）すると、パルス信号CKoutは出力電圧Ｖoutの所望電源電圧値を電源電圧Ｖccの電圧値で徐したデューティに等しいパルス幅に収束するので、所望の電源電圧値の出力電圧Ｖoutを生成できる。
【００２２】
以上、電源回路２１０について説明したが、電源回路２２０も同様の回路により構成できる。
【００２３】
なお、基準電圧発生回路２１２４は、各電源回路ごとに設けてもよいし、複数の電源回路で共用してもよい。この使い分けは、基準電圧発生回路が基準電圧を供給する空間的広がりに依存し、空間的広がりが大きい場合は、基準電圧を分配する差異に生じる誤差が大きくなるので、別々に設ける。逆に空間的広がりが小さい場合は、共用することが望ましい。
【００２４】
図４にパッケージ１の構造を示す。なお、図４には電源系の構造のみを示しており、半導体チップ２のインターフェース回路領域２２からの一般的な入出力信号については、省略している。半導体チップ２はＢＧＡ(ボールグリッドアレイ)タイプのものを想定しているが、パッケージ１との接続は、ワイヤーボンディング接続でも、半田バンプによるフリップチップ接続でもよい。
【００２５】
外部から供給される電源電位Ｖcc及び接地電位Gndはそれぞれ、パッケージ１のＶcc（電源電位）プレーン層Ｐ４、Gnd（基準電位）プレーン層Ｐ２を介し、半導体チップ２へ供給され、電源回路２１０及び２２０に印加される。電源回路２１０及び２２０からは、パッケージ１に搭載したコイル４と容量５からなる平滑回路へ電流を供給することで、コイル４と容量５の接続点に電源電圧が生成される。一般論理回路用スイッチングレギュレータの出力は一般論理回路用コア電源プレーン層Ｐ３を介して、またインターフェース回路用スイッチングレギュレータの出力はインターフェース回路用I/O電源プレーン層Ｐ１を介して半導体チップ２へ供給され、それぞれ一般論理回路領域２１及びインターフェース回路領域２２の電源として印加される。なお、インターフェース回路用I/O電源プレーン層Ｐ１は半導体チップ２のインターフェース回路ごとに分離している。これにより、多様なインターフェース仕様に対応することが容易になる。
【００２６】
なお、プレーン層と異なる電圧の電源配線や信号配線が貫通する場合、貫通配線とショートしないように、プレーン層を丸く刳り抜いている。したがって、貫通配線が多い領域では、プレーン層に穴が密に空けられることによりメッシュ状になっている場合もある。
【００２７】
なお、図４では半導体チップ２に形成された電源回路とパッケージ１上に搭載されたコイル４及び容量５で形成される平滑回路とを複数の接続点（パッド）を介して接続している（例えば、コイル４ｅに対して、接続点４１及び接続点４２により電源回路２１０ｅと接続している）。これは、半田バンプによるフリップチップ接続する場合に好ましい実施形態である。半田バンプの場合、１つのバンプに流すことの出来る電流量は制限される。そのため、電源回路の出力部と平滑回路のコイルとを複数の接続点で接続することにより、一つの接続点に流れる電流量を少なくすることができるのである。
【００２８】
この場合の電源回路２１０（または２２０）の構成を示したものが図５（Ａ）である。この例では３つの接続点Ｖcoil1、Ｖcoil2、Ｖcoil3によって一つのコイルに接続される例である。出力部２１１ａ〜ｃはそれぞれプッシュプル型出力回路であり、パルス制御回路２１２１からのパルス信号CKoutに応じて、出力部のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタが相補にオンすることにより、外部から供給される電源端子Ｖccからか接地端子Gndからの電流をコイル出力Vcoilへ出力する。このように出力部を複数に分割して分散配置して、１つのコイルへ電流を並列に供給することで、電流集中を回避するとともに、スイッチングレギュレータとしては大電流供給を可能としている。
【００２９】
また、図５（Ｂ）には、一般論理回路領域２１及びインターフェース回路領域２２内部の電源配線２３、２４を示している。この例では、電源配線２３、２４は、各領域内の回路へ電源を供給するためにメッシュ状に布線され、その一部が電源回路２１０、２２０へ帰還されるように構成されている。
【００３０】
図６は、電源回路を内蔵した半導体チップをボードに実装したときの電源系の接続を示す。まず、図９（Ｂ）（図９（Ａ）の半導体装置をボードに実装した場合の構成）について説明する。このように図９（Ａ）の半導体装置をボードに実装した場合、ボード９６上に複数の電源回路を搭載し、それぞれの電源回路からボード９６及びパッケージ９１を介し、半導体チップ９２まで電源を供給している。この構造で大電流を供給するためには、ボードでの電源配線抵抗を下げるために配線幅を広げたいが、半導体集積回路の一般的な入出力信号配線があるため、電源配線幅をそれ程広くすることができず、大電流の供給が困難であった。
【００３１】
一方、図６に示すように、半導体チップ２に電源回路を内蔵した場合、ボード上に搭載されるのはＶccを供給する電源回路一つだけで、その電源回路からボード６及びパッケージ１を介し、半導体チップ上２の外周領域１１に設けられた電源回路へ電源を供給し、その電源回路とパッケージ１上のコイル４、容量５から成る平滑回路で構成されるスイッチングレギュレータにより電源を供給する。この電源はパッケージ１内部で生成され、半導体チップ２の内部領域１０に設けられた回路に電源を供給する。
【００３２】
パッケージ１から半導体チップ２への電源供給は、パッケージ１のプレーン層を用いる点では従来の半導体装置と同じである。しかしながら、従来の構成がパッケージのプレーン層への電源供給がボード上に搭載した電源回路から供給されていたのに対し、本発明では、パッケージ内で生成した電源をパッケージのプレーン層に供給している。このように電源電流を消費する近傍で電源を生成することで、大電流の供給を可能にするものである。
【００３３】
図７は、図１に示した半導体装置において、電源回路の構成に関する変形例を示した図である。図１と同じ機能を有する構成要素については同じ符号を付してある。図７の構成例の特徴は、図１の構成では半導体チップ２に実装していた電源回路２１０（２２０）のうち、制御部２１２を半導体チップ２上に形成し、出力部２１１を半導体チップ２とは別の半導体チップ３に形成し、半導体チップ２及び１つまたは複数の半導体チップ３をパッケージ１上に実装する。電源回路２１０（２２０）のうち、電力を多く消費するのは出力部２１１であり、かつトランジスタの総ゲート長（Ｗ）も非常に大きいのに対して、制御部２１２は微細化したトランジスタで構成することが可能である。そのため、出力部２１１を半導体チップ２とは別チップで構成するものである。そのとき出力部２１１を形成する半導体チップ３の最小加工寸法は半導体チップ２の最小加工寸法よりも大きくしてもよい。
【００３４】
図では半導体チップ２の四隅に電源回路２１０（２２０）の制御部２１２を配置し、その近傍となるパッケージ１の四隅に、出力部２１１が実装された電源回路出力部専用の半導体チップ３が搭載される。なお、半導体チップ２の隅部に配置するのは、その部分に隙間部分が生じるためである。
【００３５】
この構成では、電源が供給される回路と同じ半導体チップに電源回路の制御部が配置されているので、電源電圧の検出精度は図１の構成と変わりがない。さらに、出力部２１１が別チップ化されていることにより、半導体チップ２のチップサイズの増加も抑制できる。微細化の不要な出力部２１１を別チップを専用チップとし、電源回路内蔵の半導体装置で使うことによりコストの低減も期待できる。また、出力部専用の半導体チップをパッケージの四隅に搭載することで、パッケージ内での配線を分散でき、パッケージ内配線が容易となる効果もある。
【００３６】
なお、図７の例では半導体チップ２の四隅に電源回路を配置しているが、これには限定されない。また、他の図面により説明した構成を矛盾しない限り適用することができる。例えば、半導体チップ３には半導体チップ２と同じ電源電圧Ｖccが供給され、それは図４に示したようなパッケージ１のプレートＰ４／Ｐ２を介して供給される。また、出力部を図５のように分割し、複数の接続点（パッド）でコイルと接続することができる。
【００３７】
図８に、本発明の半導体装置に適用する半導体チップ２の形成されたウエハの検査方法を示す。まず、ウエハの段階でデバイス性能を確認するウエハ検査を実施し（Ｓ１）、プローブテストで良品判定を行う（Ｓ２）。プローブテストには、回路に含まれるメモリの欠陥検査を行い救済を行うための本体テスト（Ｓ２１）に加え、半導体チップ２に形成された電源回路のテスト（Ｓ２２）が行われる。トリミング工程（Ｓ２３）において、本体テストの結果に基づきメモリの冗長救済を行うとともに、電源回路についてはウエハ検査でのデバイス特性に応じた補正を行う。具体的には、ウエハ検査でデバイス特性のできが良い場合には、電源回路で生成する電圧値を低く設定する（すなわち、基準電源発生回路２１２４の発生する基準電圧を低くする）ことにより、回路性能に問題を生じさせることなく、半導体チップ２の消費電力を低減させる効果がある。逆に、ウエハ検査でデバイス特性のできが悪いときは、電源回路で生成する電圧値を高く設定する（すなわち、基準電源発生回路２１２４の発生する基準電圧を高くする）ことで、回路性能の動作マージンを拡大できる効果がある。トリミングを行った後に再テストし（Ｓ２４）、ウエハをダイシング（Ｓ３）してチップにし、チップは組立工程に移される。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態である半導体装置の構成を示した図。
【図２】図２（Ａ）は半導体チップ２の構成図であり、図２（Ｂ）は、半導体装置１００への電源供給スキームを示す図である。
【図３】スイッチングレギュレータを構成する電源回路２１０（２２０）の回路構成例である。
【図４】パッケージ１の構造を示す図である。
【図５】図５（Ａ）は複数の接続点を有する場合の電源回路の構成例であり、図５（Ｂ）は一般論理回路領域及びインターフェース回路領域内部の電源配線を示す図である。
【図６】電源回路を内蔵した半導体チップをボードに実装したときの電源系の接続を示す図である。
【図７】図１の実施例に関して、電源回路の構成に関する変形例である。
【図８】半導体チップの形成されたウエハの検査方法のフローチャートである。
【図９】図９（Ａ）及び図９（Ｂ）は従来の半導体装置への電源供給を示す図である。
【符号の説明】
【００３９】
１：パッケージ、２：半導体チップ、３：半導体チップ、４：コイル、５：容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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