(57)【要約】【目的】Ｎ型ＭＯＳトランジスタにおけるバックチャネルの閾電圧を上げ、サブスレッショルドリーク電流を抑制する。【解決手段】ＳＯＳ基板１５中の、Ｐ型チャネル領域１９及び高濃度Ｎ型不純物領域２１が作り込まれているＰ−型シリコン層１４のサファイアウエハ１１との界面に、Ａｌ含有シリコン層３１を形成する。このＡｌがシリコン層中で、アクセプターイオンとして働き、Ｎ型ＭＯＳトランジスタにおけるバックチャネルの閾電圧を上げる。【選択図】図１
2007081191.tif 000002
【特許請求の範囲】
【請求項１】
サファイアウエハの上側表面にシリコン層を設けてなるＳＯＳ基板に形成されたＮ型ＭＯＳトランジスタを有する半導体装置であって、
前記シリコン層に作り込まれているＰ型チャネル領域と、該Ｐ型チャネル領域を挟むように形成されたＮ型の第１及び第２主電極領域と、
前記Ｐ型チャネル領域上に順次に形成されたゲート酸化膜及びゲート電極とを含むゲート電極部と、
前記Ｐ型チャネル領域、及び前記第１及び第２主電極領域が作り込まれている前記シリコン層と、前記サファイアウエハとの界面の、該シリコン層側に形成されたＡｌ含有シリコン層と
を含むことを特徴とする半導体装置。
【請求項２】
サファイアウエハの上側表面にシリコン層を設けてなるＳＯＳ基板の前記シリコン層にＰ型不純物を導入してＰ型シリコン層を形成する第１工程と、
前記Ｐ型シリコン層と、前記サファイアウエハとの界面をアモルファス化してアモルファス領域を形成する第２工程と、
前記Ｐ型シリコン層のＰ型チャネル領域となる予定領域上にゲート酸化膜及びゲート電極からなるゲート電極部を形成し、しかる後、該ゲート電極部をマスクとして前記Ｐ型シリコン層にＮ型不純物を導入してＮ型の第１及び第２主電極領域と、前記ゲート電極部の下部であって、前記第１及び第２主電極領域間にＰ型チャネル領域とを、それぞれ形成することによって、Ｎ型ＭＯＳトランジスタを形成する第３工程と、
該第３工程で得られた構造体に対して熱処理を行って、前記Ｐ型チャネル領域、及び前記第１及び第２主電極領域が作り込まれている前記シリコン層と前記サファイアウエハとの界面の、該シリコン層側にＡｌ含有シリコン層を形成する第４工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、前記ゲート電極部の形成の後であって、前記Ｎ型の第１及び第２主電極領域の形成の前に、不純物プロファイリングを行う工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
サファイアウエハの上側表面に設けられたシリコン層にＰ型不純物を導入してＰ型シリコン層を形成し、該Ｐ型シリコン層上のＰ型チャネル領域となる予定領域上にゲート酸化膜及びゲート電極からなるゲート電極部を形成し、さらに、前記Ｐ型シリコン層に該ゲート電極部をマスクとして用いて、Ｎ型不純物を導入することによって、Ｎ型の第１及び第２主電極領域と、該第１及び第２主電極領域間のＰ型チャネル領域とを形成するＳＯＳ基板に、Ｎ型ＭＯＳトランジスタを形成するための半導体装置の製造方法であって、
前記ゲート酸化膜の形成前に、前記Ｐ型シリコン層に１１００℃以上の熱処理を行うことにより、前記Ｐ型シリコン層と前記サファイアウエハとの界面の、該シリコン層側にＡｌ含有シリコン層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、前記ゲート電極部の形成後であって、前記第１及び第２主電極領域の形成の前に、不純物プロファイリングを行う工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＳ電界効果トランジスタを用いた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より、サファイアウエハ上にエピタキシャル成長したシリコン層を形成して得られる半導体基板が知られており、ＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板と称されている。このＳＯＳ基板は、集積率が非常に高い集積回路の作成に適しており、ＳＯＳ基板にＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）を作成する技術が、周知技術として知られている。サファイアは絶縁性が非常に高いため、ＳＯＳ基板に形成したＭＯＳＦＥＴ（以下、ＳＯＳＭＯＳＦＥＴと称する）は、寄生容量が非常に小さくなり、従って、高周波性能に優れている。また、サファイアの絶縁性が高いことにより、ＳＯＳ基板には、Ｑ値（Ｑ＝ωＬ／Ｒ：ωは角周波数、Ｌはインダクタンス、Ｒは実効抵抗値）が非常に高いインダクタを形成することができる。その一方で、ＳＯＳ基板を用いる場合、通常のシリコン基板を用いる場合と同じＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスを使用できること、及びウエル形成が不要であることなどの理由により、高価なサファイアウエハを使用しているにも拘わらず、バルク構造のシリコンチップと同程度、あるいはこれよりも安価に、集積回路チップを製造することができる。このような理由から、ＳＯＳ基板を用いた集積回路は、製造コストの高価なＧａＡｓ集積回路に代えて、ギガヘルツの高周波回路への適用が期待されている。
【０００３】
しかし、ＳＯＳ基板におけるＣＭＯＳデバイスは、バルクシリコン上のＣＭＯＳデバイスと同様のプロセスで作成可能であるが、チャネル長がサブミクロンになるとバルクでは見られないサブスレッショルドリーク電流が生じる。このサブスレッショルドリーク電流の発生原因は以下の理由により、ドレイン電流が流れるためである。ＣＭＯＳデバイスの動作中に、ドレインとチャネル裏面がサファイアを介して容量結合するため、チャネル裏面にバックチャネルが形成される。このバックチャネルがＯＮになると、設定した閾値電圧以下のゲート電圧でドレイン電流が流れる。このようなリーク電流が生ずる結果、サブスレッショルド特性が劣化してしまう。このリーク電流を抑制するため、従来から、シリコン層とサファイア層との界面付近に、バックチャネルにおける導電型と反対の導電型の不純物を導入し、バックチャネルの閾値を高くすることによって、リークを抑制する方法が有効とされている。
【０００４】
ここで、ＣＭＯＳデバイス中のＮ型ＭＯＳにおけるシリコン層とサファイア層との界面付近に、不純物として導入するＢ（ボロン）は、質量が非常に小さいため、半導体装置製造中の熱処理などで、拡散しやすいとともに偏折しやすく、確実にリーク電流を抑制することが困難である。
【０００５】
この欠点を解決する方法として、特許文献１には、基板の中に絶縁層を設けることによって、半導体装置製造中の熱処理などで、Ｂが拡散したり偏折するのを防ぐ方法が開示されている。
【特許文献１】特開平９−１９９７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１で開示された方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）基板において有効な方法である。ＳＯＳ基板もＳＯＩ基板の一種ではあるが、問題となるサブスレッショルドリーク電流は、ＳＯＳＭＯＳＦＥＴにおいて、特に顕著な現象である。このため、ＳＯＳＭＯＳＦＥＴを用いた場合の半導体装置において、より確実にサブスレッショルドリーク電流を抑制する方法が望まれている。
【０００７】
また、特許文献１で開示された方法では、通常のＭＯＳＦＥＴの構造に新たに絶縁膜を形成する必要があるため、製造プロセスにおける工程数が増えることになり、この結果、製造コストの増大、及び製造のスループットの悪化という問題も生じていた。
【課題を解決するための手段】
【０００８】
そこで、上述の課題の解決を図るため、この発明における半導体装置は以下のような特徴を有している。
【０００９】
すなわち、サファイアウエハの上側表面にシリコン層を設けてなるＳＯＳ基板に形成されたＮ型ＭＯＳトランジスタを有する半導体装置であって、シリコン層に作り込まれているＰ型チャネル領域と、Ｐ型チャネル領域を挟むように形成されたＮ型の第１及び第２主電極領域と、Ｐ型チャネル領域上に順次に形成されたゲート酸化膜及びゲート電極とを含むゲート電極部と、Ｐ型チャネル領域、及び前記第１及び第２主電極領域が作り込まれているシリコン層と、サファイアウエハとの界面に形成されたＡｌ含有シリコン層とを有している。
【００１０】
また、この発明において、上記の半導体装置は、以下の二通りの製造方法によって製造される。
【００１１】
第１の製造方法では、以下の第１工程から第４工程までの各工程を含むことを特徴としている。
【００１２】
すなわち、第１工程では、サファイアウエハの上側表面にシリコン層を設けてなるＳＯＳ基板のシリコン層にＰ型不純物を導入してＰ型シリコン層を形成する。
【００１３】
第２工程では、Ｐ型シリコン層と、サファイアウエハとの界面をアモルファス化してアモルファス領域を形成する。
【００１４】
第３工程では、Ｐ型シリコン層のＰ型チャネル領域となる予定領域上にゲート酸化膜及びゲート電極からなるゲート電極部を形成し、しかる後、ゲート電極部をマスクとしてＰ型シリコン層にＮ型不純物を導入してＮ型の第１及び第２主電極領域と、ゲート電極部の下部であって、これら第１及び第２主電極領域間にＰ型チャネル領域とを、それぞれ形成することによって、Ｎ型ＭＯＳトランジスタを形成する。
【００１５】
第４工程では、第３工程で得られた構造体に対して熱処理を行って、Ｐ型チャネル領域、及び第１及び第２主電極領域が作り込まれているシリコン層と、サファイアウエハとの界面にＡｌ含有シリコン層を形成する。
【００１６】
また、第２の製造方法では、サファイアウエハの上側表面に設けられたシリコン層にＰ型不純物を導入してＰ型シリコン層を形成し、Ｐ型シリコン層上のＰ型チャネル領域となる予定領域上にゲート酸化膜及びゲート電極からなるゲート電極部を形成し、さらに、Ｐ型シリコン層にゲート電極部をマスクとして用いて、Ｎ型不純物を導入することによって、Ｎ型の第１及び第２主電極領域と、第１及び第２主電極領域間のＰ型チャネル領域とを形成するＳＯＳ基板に、Ｎ型ＭＯＳトランジスタを形成するための半導体装置の製造方法であって、ゲート酸化膜の形成前に、Ｐ型シリコン層に１１００℃以上の熱処理を行うことにより、Ｐ型シリコン層とサファイアウエハとの界面にＡｌ含有シリコン層を形成する。
【発明の効果】
【００１７】
請求項１にかかる発明における半導体装置によれば、ＳＯＳ基板中のシリコン層とサファイアウエハとの界面、従って、シリコン層に不純物が導入されて作り込まれたＮ型の第１及び第２主電極領域とサファイアウエハとの界面、及び第１及び第２主電極領域間のＰ型チャネル領域とサファイアウエハとの界面にわたって、Ａｌ含有シリコン層を有している。Ａｌ含有シリコン層が形成されているので、Ｎ型ＭＯＳトランジスタを作動させたとき、このＡｌがシリコン層中で、アクセプターイオンとして働き、Ｎ型ＭＯＳトランジスタにおけるバックチャネルの閾電圧を上げる。このため、バックチャネルに生じるサブスレッショルドリーク電流を抑制することができる。
【００１８】
また、請求項２にかかる発明における半導体装置の製造方法によれば、第２工程において、ＳＯＳ基板中のシリコン層、従ってＰ型シリコン層のサファイアウエハとの界面をアモルファス化する。これにより、第４工程において、Ｎ型ＭＯＳトランジスタが作り込まれているＳＯＳ基板を熱処理することでシリコン層のサファイアウエハとの界面に、サブスレッショルドリーク電流を抑制するためのＡｌ含有シリコン層を形成する。従って、従来技術のように、Ｂを導入する工程を必要とせず、また、特許文献１で開示された方法のように、基板中に絶縁膜を形成する工程も必要とせずに、サブスレッショルド特性の優れた半導体装置を製造することができる。さらに、第４工程における熱処理は、半導体装置の製造プロセス中に、通常行われる工程であるため、製造コストの増大、及び製造のスループットの悪化という問題が生じることもない。
【００１９】
また、請求項４にかかる発明における半導体装置の製造方法によれば、上述したようなＡｌ含有シリコン層を形成するために、ゲート酸化膜を形成する前に、シリコン層に対して熱処理をする工程を行うだけでよい。請求項２にかかる半導体装置の製造方法で必要とされた、シリコン層のサファイアウエハとの界面をアモルファス化する工程も必要としないため、製造コストの増大、及び製造のスループットの悪化という問題に対して、より大きな効果を奏し得ると考えられる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、この発明に係る半導体装置及びその製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００２１】
〈第１の実施の形態〉
第１の実施の形態では、ＳＯＳ基板中の一方の導電型のシリコン層とサファイアウエハとの界面をアモルファス化し、その後このアモルファス化された界面領域に対し熱処理を行うことによって、界面領域におけるシリコン層にＡｌ含有シリコン層を形成し、このＡｌ含有シリコン層によってサブスレッショルドリーク電流を抑制することが可能なＮ型ＭＯＳトランジスタを有する半導体装置を製造する方法を説明する。この製造方法は、第１工程から第４工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
【００２２】
図１（Ａ）〜（Ｅ）は、この実施の形態における第１工程から第４工程までの各製造段階で得られた構造体を示す端面図である。
【００２３】
まず、サファイアウエハ１１の上側表面に、シリコン層１３を設けたＳＯＳ基板１５を用意する。このＳＯＳ基板１５は、従来から用いられている方法と同様の方法で形成される。すなわち、周知の通り、サファイアウエハ１１の上側表面に、素子を形成するためのシリコン層１３をエピタキシャル成長により形成する。以下の説明において、ＳＯＳ基板１５には素子形成のための諸々の領域や層が作り込まれることによって、ＳＯＳ基板１５の当初の材料層、例えばシリコン層の導電型が変化するが、材料層の導電型が変化しても、基板という概念で表現する場合には、導電型が変化した材料層を含む基板をＳＯＳ基板１５と称しても誤解を生じないので、ＳＯＳ基板１５と称する。従って、ＳＯＳ基板１５と称しても、半導体装置の製造工程段階で基板を構成する層の導電型が異なる点に留意するべきである。
【００２４】
第１工程では、ＳＯＳ基板１５のシリコン層１３にＰ型不純物を従来周知の好適な方法によって導入する。まず、用意したＳＯＳ基板１５上にＬＯＣＯＳ法等の従来周知の方法により素子分離領域１７を形成する（図１（Ａ）参照）。次いで、シリコン層１３に、一方の導電型不純物、すなわちＰ型不純物を導入して、素子分離領域１７によって、囲まれた素子形成領域のシリコン層領域を一方の導電型のシリコン層、ここでは低濃度Ｐ型シリコン層（Ｐ−型とも表記する）１４に変える（図１（Ｂ）参照）。導入するＰ型不純物は、Ｇａ（ガリウム）、Ｉｎ（インジウム）等の中から設計に応じた好適な不純物を用いればよい。
【００２５】
次に、第２工程では、ＳＯＳ基板１５中のシリコン層、ここではＰ型シリコン層１４とサファイアウエハ１１との界面を、アモルファス化してアモルファス領域１６とする（図１（Ｃ）参照）。このアモルファス化は、Ａｒ（アルゴン）またはＳｉ（シリコン）をシリコン層、ここではＰ型シリコン層１４のサファイアウエハ１１との界面にインプランテーションすることにより行われる。ここで、導入するＡｒまたはＳｉのドーズ量は次の点を留意して決める必要がある。この実施の形態では、後述するように、後工程のゲート酸化膜の形成工程における熱処理により、アモルファス領域１６にＡｌ含有シリコン層を形成している。このＡｌ含有シリコン層の形成に際し、Ａｌ含有シリコン層のＡｌ（アルミニウム）の固相拡散量が充分な値になるようにこれらＡｒまたはＳｉのドーズ量を設定する。通常のＳＯＳ基板１５を用いた場合においては、１Ｅ＋１５〜１８ｃｍ−２程度のＡｒまたはＳｉを導入すればよい。なお、このドーズ量の値は、この発明の効果を達成し得る範囲内の値で、１Ｅ＋１５〜１８ｃｍ−２の値の近傍の値を含むものとする。
【００２６】
次に、第３工程では、ＳＯＳ基板１５にＮ型ＭＯＳトランジスタを形成する。Ｎ型ＭＯＳトランジスタは、ＳＯＳ基板１５のＰ−型シリコン層１４上に設けられたゲート電極部２７とＰ−型シリコン層１４中に設けられた、ソース領域及びドレイン領域としての二つの離間した高濃度Ｎ型不純物領域すなわちＮ＋型不純物領域２１と、これら高濃度Ｎ型不純物領域２１に挟まれたＰ型チャネル領域１９とを含んでいる（図１（Ｄ）参照）。
【００２７】
そのために、先ず、Ｐ−型シリコン層１４にゲート電極部２７を形成する。このゲート電極部２７は、周知の通りＰ−型シリコン層１４上に、ゲート酸化膜２３、及びゲート電極２５を順次形成することによって得られる。ここで、ゲート酸化膜２３は、８００〜９００℃の熱処理を伴うゲート酸化によって形成される。ゲート電極２５は、ポリシリコン膜等の薄膜を成膜することにより形成される。
【００２８】
この実施の形態では、まず、Ｐ−型シリコン層１４のＰ型チャネル領域１９となる予定領域上にゲート電極部２７としてゲート酸化膜２３を介してゲート電極２５を形成し、このゲート電極部２７をマスクとしてＰ−型シリコン層１４にＮ型不純物の導入を行う。これにより、ゲート電極部２７の下のＰ−型シリコン層１４は、Ｎ型不純物が導入されずに、Ｐ−型シリコン領域として残存する。この残存したＰ−型シリコン領域がＰ型チャネル領域１９となる。一方、このＰ型チャネル領域１９を挟むように、Ｎ型不純物が導入されたＰ−型シリコン層１４の領域は、第１及び第２主電極領域としての高濃度Ｎ型不純物領域、すなわちＮ＋型不純物領域２１が形成される。
【００２９】
ここで、設計時のＰ型チャネル領域１９の形成予定面積によっては、ゲート電極部２７形成後に、ゲート電極部２７を挟むようにサイドウォール２９を形成し、マスクの面積を調節してもよい。
【００３０】
また、このとき、Ｎ型不純物はマスクとして用いられたゲート電極部２７のゲート電極２５にも導入される。これにより、ゲート電極２５をＮ型にするので、導電性を高める効果を得ることができる。この工程における、Ｎ型不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知の方法で行われる。また、上述した第１及び第２主電極領域は、その一方をソース領域とし、他方をドレイン領域として利用することができる。
【００３１】
従来周知の通り、高濃度Ｎ型不純物領域２１は、Ｐ−型シリコン層１４にＡｓ（砒素）、Ｐ（リン）等の設計に応じた任意好適なＮ型不純物を導入することによって形成される。
【００３２】
ところで、８５０℃以上の熱処理を行うと、Ｐ−型シリコン層１４とサファイアウエハ１１との界面がアモルファス化されているとき、このアモルファス領域１６に対し、サファイアウエハ１１中のＡｌ（アルミニウム）がＰ−型シリコン層１４側に固層拡散することが知られている（R.E.Reedy et al . ; Journal of Crystal Growth 58 (1982) p.53）。この文献によれば、ＡｒまたはＳｉのインプランテーションにおけるドーズ量を１Ｅ＋１５ｃｍ−２としてアモルファス化を行った場合、８５０℃以上の熱処理によって、ＡｌがＰ−型シリコン層１４側に拡散し、Ｐ−型シリコン層１４に含有するＡｌの濃度が１Ｅ＋１８ｃｍ−３となることが確認されている。
【００３３】
この第３工程では、上述の第２工程において、Ｐ−型シリコン層１４とサファイアウエハ１１との界面がアモルファス化されているため、ゲート酸化膜２３を形成する際の８５０〜９００℃の熱処理により、サファイアウエハ１１中のＡｌがＰ−型シリコン層１４側に拡散する。この拡散したＡｌにより、Ａｌ含有シリコン層３１が形成される。しかし、この第３工程におけるゲート酸化膜２３を形成する際の熱処理だけでは、Ａｌ含有シリコン層３１の、含有するＡｌの濃度が充分ではない。このため、この後の第４工程で行われる熱処理によって、さらに、この第３工程に比べ高濃度のＡｌを含有したＡｌ含有シリコン層３１の形成が行われる。
【００３４】
次に、第４工程では、Ｎ型ＭＯＳトランジスタが形成されているＳＯＳ基板１５を熱処理することによって、Ｐ−型シリコン層１４のサファイアウエハ１１との界面に、先の第３工程に比べ高濃度なＡｌを含有するＡｌ含有シリコン層３１を形成する（図１（Ｅ）参照）。ここで、第４工程における熱処理とは、例えばアニール等の、通常の半導体装置の製造プロセスにおいて行われる熱処理を伴う工程である。アニールは残留応力・内部ひずみの除去、結晶欠陥の低減、均一化などを目的として行われる。上述の第２工程でＰ−型シリコン層１４とサファイアウエハ１１とのアモルファス化された界面において、この第４工程では、９００〜１０００℃の温度でのアニールにより、サファイアウエハ１１中のＡｌをＰ−型シリコン層１４側に固層拡散させる。これにより、第３工程で形成されたＡｌ含有シリコン層３１を、さらに、高濃度でＡｌが含有されたＡｌ含有シリコン層３１にすることができる。
【００３５】
第１の実施の形態によって製造された半導体装置は、ＳＯＳ基板１５中のシリコン層、ここではＰ−型シリコン層１４のサファイアウエハ１１との界面に、Ａｌ含有シリコン層３１が形成されている。この高濃度で含有されたＡｌがＰ−型シリコン層１４中で、アクセプターイオンとして働いて、Ｎ型ＭＯＳトランジスタにおけるバックチャネルの閾電圧を上げる。このため、バックチャネルに生じるサブスレッショルドリーク電流を抑制することができる。
【００３６】
また、第１の実施の形態における半導体装置の製造方法によれば、第２工程において、ＳＯＳ基板１５中のシリコン層、ここではＰ−型シリコン層１４とサファイアウエハ１１との界面をアモルファス化する。これにより、第４工程において、ＳＯＳ基板１５を熱処理することでシリコン層、すなわちＰ−型シリコン層１４のサファイアウエハ１１との界面に、サブスレッショルドリーク電流を抑制するためのＡｌ含有シリコン層３１を形成することができる。従って、従来技術のように、Ｂ（ボロン）を導入する工程を必要とせず、また、特許文献１で開示された方法のように、基板中に絶縁膜を形成する工程も必要とせずに、サブスレッショルド特性の優れた半導体装置を製造することができる。さらに、第４工程におけるアニール等の熱処理は、半導体装置の製造プロセス中に、通常行われる工程であるため、製造コストの増大、及び製造のスループットの悪化という問題が生じることもない。
【００３７】
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態におけるゲート電極部２７の形成の後であって、上述した第１及び第２主電極領域を構成する高濃度Ｎ型不純物領域、すなわちＮ＋型不純物領域２１の形成の前に、不純物プロファイリングを行う工程を有する半導体装置の製造方法を説明する。
【００３８】
この実施の形態では、第１の実施の形態における第３工程において、不純物プロファイリングを行う。ここで、この不純物プロファイリングは、ゲート電極部２７の形成の後であって、Ｎ＋型不純物領域２１の形成の前に設定する。ここで行われる不純物プロファイリングは、短チャネル効果を抑制する目的で行われるもので、従来周知の方法であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）インプランテーション等、任意好適な方法で行えばよい。
【００３９】
ここでは、ＬＤＤインプランテーションを行った場合に形成される構造体について、図２（Ａ）及び（Ｂ）を参照して説明する。ゲート電極部２７をマスクとしたＬＤＤインプランテーションにより、シリコン層、ここではＰ−型シリコン層１４に表面から浅くＮ型の不純物（Ａｓ、Ｐ等）を導入する。このとき、Ｎ型の不純物が導入される領域は、次に形成される二つの主電極領域、すなわちＮ＋型不純物領域２１と比べて、濃度が低くなるように形成される（図２（Ａ））。以下、この領域を低濃度Ｎ型不純物領域、すなわちＮ−型不純物領域３３と称する。
【００４０】
次に、ゲート電極部２７にサイドウォール２９を設け、このサイドウォール２９付きゲート電極２７を用いて、第１の実施の形態で説明したのと同様にＮ＋型不純物領域２１を形成する（図２（Ｂ））。従って、この場合は、両領域２１と３３とが第１及び第２主電極領域を構成する。
【００４１】
この第２の実施の形態の構成によれば、Ｎ−型不純物領域３３が形成されることにより、ドレイン電圧が極端に高くなることが防止されるため、短チャネル効果を抑制することができる。
【００４２】
第２の実施の形態によって製造された半導体装置は、第１の実施の形態によって製造された半導体装置と同様に、ＳＯＳ基板１５中のＰ−型シリコン層１４のサファイアウエハ１１との界面にＡｌ含有シリコン層３１が形成されている。このＡｌがＰ−型シリコン層１４中で、アクセプターイオンとして働くため、Ｎ型ＭＯＳトランジスタにおけるバックチャネルの閾電圧を上げる。このため、バックチャネルに生じるサブスレッショルドリーク電流を抑制することができる。さらに、不純物プロファイリングが行われているため、上述の効果に加えて、短チャネル効果の抑制という効果も奏し得る。
【００４３】
〈第３の実施の形態〉
第３の実施の形態では、ＳＯＳ基板１５に１１００℃以上の熱処理を行うことによって、シリコン層、すなわちＰ−型シリコン層１４のサファイアウエハ１１との界面にＡｌ含有シリコン層３１を備えた、Ｎ型ＭＯＳトランジスタを有する半導体装置の製造方法を説明する。図３（Ａ）〜（Ｃ）は、この実施の形態における各製造段階で得られた構造体を示す端面図である。
【００４４】
まず、サファイアウエハの上側表面に、シリコン層を設けたＳＯＳ基板１５を用意する。次いで、用意したＳＯＳ基板１５上にＬＯＣＯＳ法等の従来周知の方法により素子分離領域１７を形成する。そして、シリコン層にＰ型不純物を導入してＰ−型シリコン層１４を得る（図３（Ａ）参照）。このとき導入するＰ型不純物は、第１の実施の形態の場合と同様にＧａ（ガリウム）、Ｉｎ（インジウム）等の中から好適なものを用いればよい。
【００４５】
次に、Ｎ型ＭＯＳトランジスタの形成に先立って、ＳＯＳ基板１５に対し１１００℃以上の熱処理を行う。この熱処理により、サファイアウエハ１１中のＡｌがシリコン層、すなわちＰ−型シリコン層１４側に固層拡散するため、シリコン層、ここではＰ−型シリコン層１４のサファイアウエハ１１との界面にＡｌ含有シリコン層３１が形成される（図３（Ｂ）参照）。ただし、ＳＯＳ基板１５を構成するシリコン層の材料であるＳｉ（シリコン）の融点が１４７０℃であるため、熱処理の温度は１４７０℃以上に設定するとシリコン層が融解してしまう恐れがある。従って、この熱処理は１１００以上であって１４７０℃よりも低い温度範囲で行うのが好ましい。ここで、この熱処理について、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｍａｌ  Ａｎｎｅｌ）方式を用いた場合、１〜１２０秒という短時間でＡｌ含有シリコン層３１の形成が可能である。また、通常用いられる熱処理炉を用いた場合、２〜１２０分の熱処理を行うことでＡｌ含有シリコン層３１を形成することができる。
【００４６】
次に、ＳＯＳ基板１５にＮ型ＭＯＳトランジスタを形成する（図３（Ｃ）参照）。この実施の形態では、まず、Ｐ−型シリコン層１４のＰ型チャネル領域１９となる予定領域上にゲート電極部２７を形成し、このゲート電極部２７をマスクとしてＰ−型シリコン層１４中にＮ型不純物の導入を行う。ここで、先の工程において、既にＰ−型シリコン層１４にＰ型不純物が導入されているため、この工程で、Ｎ型不純物を導入することにより、ゲート電極部２７下のＰ−型シリコン層１４の領域は、ゲート電極部２７の陰となるので、不純物が導入されずにＰ−型シリコン領域として残存する。この残存するＰ−型シリコン領域が、Ｐ型チャネル領域１９となる。一方、ゲート電極部２７の直下から外れたＰ−型シリコン層１４の領域にＮ型不純物が導入されて、ソース及びドレインとしての高濃度Ｎ型不純物領域２１が形成される。これらＮ＋型不純物領域２１は、Ｐ型チャネル領域１９を挟むようにして形成される。ここで、第１の実施の形態で既に説明したのと同様に、設計時のＰ型チャネル形成領域１９の形成予定面積によっては、ゲート電極部２７形成後に、ゲート電極部２７を挟むようにサイドウォール２９を形成し、マスクの面積を調節してもよい。また、このとき、Ｎ型不純物はマスクとして用いられたゲート電極部２７のゲート電極２５にも導入される。これにより、ゲート電極２５をＮ型とすることで、導電性を高める効果を得ることができる。この工程における、Ｎ型不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知の方法で行われる。
【００４７】
ここで、ＳＯＳ基板１５に１１００℃以上の熱処理を行う工程は、この実施の形態において、素子分離領域１７の形成前後、Ｐ型不純物の導入前後及びゲート電極部２７の形成前後の任意好適な段階で行ってもよい。従って、上述した製造プロセス及び図３のフローに限定されるものではなく、半導体装置の製造プロセスにおいて、スループットが最良となる段階で行うことができる。
【００４８】
第３の実施の形態によって製造された半導体装置は、第１の実施の形態によって製造された半導体装置と同様に、ＳＯＳ基板１５中のＰ−型シリコン層１４のサファイアウエハ１１との界面に、Ａｌ含有シリコン層３１が形成されている。このＡｌがＰ−型シリコン層１４中で、アクセプターイオンとして働くので、Ｎ型ＭＯＳトランジスタにおけるバックチャネルの閾電圧を上げる。このため、バックチャネルに生じるサブスレッショルドリーク電流を抑制することができる。
【００４９】
また、第３の実施の形態における半導体装置の製造方法によれば、ＳＯＳ基板１５を１１００℃以上で熱処理することでＰ−型シリコン層１４のサファイアウエハ１１との界面に、サブスレッショルドリーク電流を抑制するためのＡｌ含有シリコン層３１を形成することができる。従って、従来技術のように、Ｂを導入する工程を必要とせず、また、特許文献１で開示された方法のように、基板中に絶縁膜を形成する工程も必要とせずに、サブスレッショルド特性の優れた半導体装置を製造することができる。また、熱処理の温度を１１００℃以上に設定することにより、熱処理のみでＡｌ含有シリコン層３１を形成することができるため、第１の実施の形態では必要とされた、シリコン層とサファイアウエハとの界面をアモルファス化する工程も必要としない。従って、製造コストを削減でき、製造のスループットの悪化という問題が生じることもない。
【００５０】
〈第４の実施の形態〉
第４の実施の形態では、第３の実施の形態におけるゲート電極部２７の形成、及び上述した１１００℃以上の熱処理の後であって、Ｎ＋型不純物領域の形成の前に、不純物プロファイリングを行う工程を有する半導体装置の製造方法を説明する。
【００５１】
この実施の形態では、第３の実施の形態におけるＮ型ＭＯＳトランジスタ形成工程において、不純物プロファイリングを行う。ここで、この不純物プロファイリングは、ゲート電極部２７の形成、及び上述した１１００℃以上の熱処理の後であって、Ｎ＋型不純物領域の形成の前に設定する。ここで行われる不純物プロファイリングは、短チャネル効果を抑制する目的で行われるもので、第２の実施の形態と同様に、従来周知の方法であるＬＤＤインプランテーション等、任意好適な方法で行えばよい。例えば、ＬＤＤインプランテーションを行った場合に形成される構造体は、第２の実施の形態と同様になる（図２参照）。
【００５２】
第４の実施の形態によって製造された半導体装置は、第１の実施の形態、及び第３の実施の形態によって製造された半導体装置と同様に、ＳＯＳ基板１５中のＰ−型シリコン層１４のサファイアウエハ１１との界面に、Ａｌ含有シリコン層３１が形成されている。このＡｌがシリコン層中で、アクセプターイオンとして働くため、Ｎ型ＭＯＳトランジスタにおけるバックチャネルの閾電圧を上げる。このため、バックチャネルに生じるサブスレッショルドリーク電流を抑制することができる。さらに、第２の実施の形態と同様に、不純物プロファイリングが行われているため、上述の効果に加えて、短チャネル効果の抑制という効果も奏し得る。
【図面の簡単な説明】
【００５３】
【図１】第１の実施の形態における第１工程から第４工程までの各製造段階で得られた構造体を示す端面図である。
【図２】第２の実施の形態及び第４の実施の形態において、ＬＤＤインプランテーションを行った場合に形成される構造体を示す端面図である。
【図３】第３の実施の形態における各製造段階で得られた構造体を示す端面図である。
【符号の説明】
【００５４】
１１：サファイアウエハ
１３：シリコン層
１４：Ｐ−型シリコン層
１５：ＳＯＳ基板
１６：アモルファス領域
１７：素子分離領域
１９：Ｐ型チャネル領域
２１：高濃度Ｎ型不純物領域
２３：ゲート酸化膜
２５：ゲート電極
２７：ゲート電極部
２９：サイドウォール
３１：Ａｌ含有シリコン層
３３：低濃度Ｎ型不純物領域
【図１】
2007081191.tif 000003
【図２】
2007081191.tif 000004
【図３】
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