(57)【要約】【課題】高性能かつ信頼性の高い金属ゲート電極部を有する半導体装置の製造方法を提供する。【解決手段】半導体基板１上に形成したゲート絶縁膜３上に金属ゲート電極層４が形成され、金属ゲート電極層４上にマスク層５が形成され、ｐＭＯＳ形成領域２ｂのマスク層５が除去され、ｎＭＯＳ形成領域２ａのマスク層５ａをマスクとしてｐＭＯＳ形成領域２ｂの金属ゲート電極層４が除去され、マスク層５ａ上およびゲート絶縁膜３上に金属ゲート電極層６が形成され、ｐＭＯＳ形成領域２ｂをマスクするフォトレジストパターン７が形成され、フォトレジストパターン７をマスクとしてｎＭＯＳ形成領域２ａの金属ゲート電極層６が除去され、ｎＭＯＳ形成領域２ａのマスク層５ａが除去される。よって、ｎＭＯＳ形成領域２ａ上およびｐＭＯＳ形成領域２ｂ上の金属ゲート電極部形成のためのエッチング時にゲート絶縁膜３や半導体基板１表面への損傷を防止することができる。【選択図】図１
2007335783.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極部に金属材料を用いた半導体装置の製造方法において、
半導体基板上に形成したゲート絶縁膜上に第１の金属ゲート電極層を形成する工程と、
前記第１の金属ゲート電極層上にマスク層を形成する工程と、
第１の半導体素子形成領域の前記マスク層を除去する工程と、
第２の半導体素子形成領域の前記マスク層をマスクとして前記第１の半導体素子形成領域の前記第１の金属ゲート電極層を除去する工程と、
前記マスク層上および前記ゲート絶縁膜上に第２の金属ゲート電極層を形成する工程と、
前記第１の半導体素子形成領域をマスクするレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記第２の半導体素子形成領域の前記第２の金属ゲート電極層を除去する工程と、
前記第２の半導体素子形成領域の前記マスク層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク層は、酸化性ガスが含まれない雰囲気中で、形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の半導体素子形成領域の前記マスク層を除去する工程の後に、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層上に１または複数層の他の金属ゲート電極層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
ゲート電極部に金属材料を用いた半導体装置の製造方法において、
半導体基板上に形成したゲート絶縁膜上に第１の金属ゲート電極層を形成する工程と、
前記第１の金属ゲート電極層上に第１のマスク層を形成する工程と、
第１の半導体素子形成領域の前記第１のマスク層を除去する工程と、
第２の半導体素子形成領域の前記第１のマスク層をマスクとして前記第１の半導体素子形成領域の前記第１の金属ゲート電極層を除去する工程と、
前記第１のマスク層上および前記ゲート絶縁膜上に第２の金属ゲート電極層を形成する工程と、
前記第２の金属ゲート電極層上に第２のマスク層を形成する工程と、
前記第１の半導体素子形成領域をマスクするレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記第２の半導体素子形成領域の前記第２のマスク層および前記第２の金属ゲート電極層を除去する工程と、
前記第１の半導体素子形成領域の前記第２のマスク層および前記第２の半導体素子形成領域の前記第１のマスク層を除去する工程と、
前記第１の金属ゲート電極層および前記第２の金属ゲート電極層上に１または複数層の他の金属ゲート電極層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のマスク層および前記第２のマスク層は、酸化性ガスが含まれない雰囲気中で、形成されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜が酸化ハフニウムにより構成される場合、前記第１の半導体素子形成領域の前記第１の金属ゲート電極層の除去を、フッ化水素溶液を用いて行うことを特徴とする請求項１又は４記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜が酸窒化シリコンまたはハフニウム酸窒化シリコンにより構成される場合、前記第１の半導体素子形成領域の前記第１の金属ゲート電極層の除去を、過酸化水素溶液を用いて行うことを特徴とする請求項１又は４記載の半導体装置の製造方法。
【請求項８】
前記他の金属ゲート電極層の金属材料の抵抗が、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層の金属材料の抵抗よりも低く、かつ、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層の膜厚が５ｎｍ〜５０ｎｍであることを特徴とする請求項３又は４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、ゲート電極に金属材料を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳＬＳＩ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の高性能化を継続的に進めていくためには、半導体微細加工技術の開発と共に、さらなる高速化・高集積化・低消費電力化が不可欠である。
【０００３】
高性能ＣＭＯＳＬＳＩの実現を目指す上で、近年、ゲート電極に用いる多結晶シリコン（Ｐｏｌｙ−Ｓｉ）の代替材料として、例えば、窒化チタン（ＴｉＮ）やタンタル窒化シリコン（ＴａＳｉＮ）などの金属材料が提案された。このような金属材料を用いたゲート電極（以下、「金属ゲート電極」と呼ぶ）により、電流駆動力の低下を引き起こすゲート電極の空乏化を抑制することができた。
【０００４】
また、ＣＭＯＳＬＳＩのｎＭＯＳ領域およびｐＭＯＳ領域の金属ゲート電極に仕事関数の異なる金属材料を用いることにより、各領域のしきい値電圧を決定することが可能となった。従って、従来のしきい値電圧決定のための過度のイオン注入を必要としないため、チャネルへのイオン注入ドーズ量を減少させることができた。このため、金属ゲート電極を有するＣＭＯＳＬＳＩでは、高いキャリア移動度を得ることができた。
【０００５】
なお、ＣＭＯＳＬＳＩにおいて、ｎＭＯＳ領域およびｐＭＯＳ領域の金属ゲート電極の仕事関数は、ｎＭＯＳ領域では、シリコン（Ｓｉ）の伝導帯下端に近い仕事関数を有し、ｐＭＯＳ領域では、Ｓｉの価電子帯上端に近い仕事関数を有することが望ましい。
【０００６】
また、用いる金属材料の抵抗が十分小さい場合は、金属ゲート電極部はその金属材料のみで構成される。一方、用いる金属材料の抵抗が高い場合、その金属材料からなる金属ゲート電極の上部に、より抵抗が低い金属材料からなる金属ゲート電極を形成し、複数層の金属ゲート電極からなる金属ゲート電極部を構成することにより、金属ゲート電極部のゲート抵抗を低減させる手段が利用されている。
【０００７】
次に、金属ゲート電極を有する半導体装置の製造方法の例として、以下に２つ挙げる。
まず、図９、図１０は金属ゲート電極を有する従来の半導体装置の製造方法の１つ目の例を示す断面模式図である（例えば、非特許文献１参照）。
【０００８】
半導体基板にｎＭＯＳ形成領域１００ａ、埋込素子分離領域２００およびｐＭＯＳ形成領域１００ｂが形成されている。この半導体基板に、ゲート絶縁膜として、酸化ハフニウム（ＨｆＯ2）／酸化シリコン（ＳｉＯ2）膜３１０ａ、金属ゲート電極層として、ＴｉＮ層４１０ａを形成する（図９（Ａ））。
【０００９】
次に、フォトリソグラフィ工程およびドライエッチングによりｎＭＯＳ形成領域１００ａのＴｉＮ層４１０ａを除去し、ｐＭＯＳ形成領域１００ｂにＴｉＮ層４１１ａを形成する（図９（Ｂ））。
【００１０】
そして、ｎＭＯＳ形成領域１００ａのＨｆＯ2／ＳｉＯ2膜３１０ａ上およびＴｉＮ層４１１ａ上に、金属ゲート電極層としてＴａＳｉＮ層４１０ｂおよびＰｏｌｙ−Ｓｉ層５１０ａを形成する（図９（Ｃ））。
【００１１】
その後、フォトリソグラフィ工程により形成されたフォトレジストパターン６０２をレジストマスクとして、ドライエッチングによりＰｏｌｙ−Ｓｉ層５１０ａを加工し、Ｐｏｌｙ−Ｓｉ層５１２ａを形成する（図１０（Ａ））。
【００１２】
続けて、ドライエッチングによりＴａＳｉＮ層４１０ｂを加工し、ＴａＳｉＮ層４１２ｂを形成する（図１０（Ｂ））。
最後に、ドライエッチングにより、ＴｉＮ層４１１ａを加工し、ＴｉＮ層４１２ａを形成し、金属ゲート電極部を作成する（図１０（Ｃ））。
【００１３】
以上の工程により、ｎＭＯＳ形成領域１００ａおよびｐＭＯＳ形成領域１００ｂにおいて、仕事関数および層数が異なる金属ゲート電極部が形成される。なお、ｎＭＯＳ形成領域１００ａにおいては、１層（ＴａＳｉＮ層４１２ｂ）、ｐＭＯＳ形成領域１００ｂにおいては、２層（ＴｉＮ層４１２ａ、ＴａＳｉＮ層４１２ｂ）の金属ゲート電極部が構成される。
【００１４】
図１１、図１２は金属ゲート電極を有する従来の半導体装置の製造方法の２つ目の例を示す断面模式図である（例えば、特許文献１参照）。
半導体基板にｎＭＯＳ形成領域１００ａ、埋込素子分離領域２００およびｐＭＯＳ形成領域１００ｂが形成されている。この半導体基板に、ゲート絶縁膜３００ａおよび金属ゲート電極層４００ａを形成する（図１１（Ａ））。
【００１５】
フォトリソグラフィ工程およびドライエッチングにより、ｎＭＯＳ形成領域１００ａの金属ゲート電極層４００ａを除去し、ｐＭＯＳ形成領域１００ｂに金属ゲート電極層４０１ａを形成し、そして、ｎＭＯＳ形成領域１００ａのゲート絶縁膜３００ａを除去し、ｐＭＯＳ形成領域１００ｂにゲート絶縁膜３０１ａを形成する（図１１（Ｂ））。
【００１６】
次に、ｎＭＯＳ形成領域１００ａ上および金属ゲート電極層４０１ａ上にゲート絶縁膜３００ｂおよび金属ゲート電極層４００ｂを形成する（図１１（Ｃ））。
その後、フォトリソグラフィ工程およびドライエッチングにより、ｐＭＯＳ形成領域１００ｂの金属ゲート電極層４００ｂを除去し、ｎＭＯＳ形成領域１００ａに金属ゲート電極層４０１ｂを形成し、そして、ｐＭＯＳ形成領域１００ｂのゲート絶縁膜３００ｂを除去し、ｎＭＯＳ形成領域１００ａにゲート絶縁膜３０１ｂを形成する（図１２（Ａ））。
【００１７】
さらに、金属ゲート電極層４０１ａおよび金属ゲート電極層４０１ｂ上に、金属ゲート電極層４００ｃ（タングステン（Ｗ）もしくはアルミニウム（Ａｌ））を形成する（図１２（Ｂ））。
【００１８】
最後に、フォトリソグラフィ工程およびドライエッチングにより、金属ゲート電極部を形成する。ｎＭＯＳ形成領域１００ａの金属ゲート電極部は、金属ゲート電極層４０２ｂおよび金属ゲート電極層４０２ｃにより構成され、ｐＭＯＳ形成領域１００ｂの金属ゲート電極部は、金属ゲート電極層４０２ａおよび金属ゲート電極層４０２ｃにより構成される（図１２（Ｃ））。
【００１９】
以上の工程により、ｎＭＯＳ領域およびｐＭＯＳ領域において、層数の等しい金属ゲート電極がそれぞれに形成される。
【非特許文献１】Ｓ．Ｂ．Ｓａｍａｖｅｄａｍ，ｅｔ  ａｌ．，“Ｄｕａｌ−Ｍｅｔａｌ  Ｇａｔｅ  ＣＭＯＳ  ｗｉｔｈ  ＨｆＯ2  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃ”ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐ．４３３（２００２）
【特許文献１】特開２００２−３５９２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、金属ゲート電極を有する従来の半導体装置の製造方法には以下のような問題点があった。
図９、図１０で示した従来の金属ゲート電極部の形成工程において、ｎＭＯＳ形成領域１００ａ上およびｐＭＯＳ形成領域１００ｂ上の金属ゲート電極部の層数が異なるため、図１０（Ｂ）および図１０（Ｃ）の工程で、同時にエッチングを開始すると、層数が少ないｎＭＯＳ形成領域１００ａの金属ゲート電極部では、早くエッチングが完了する。そのため、ｐＭＯＳ形成領域１００ｂの金属ゲート電極部が形成されるまでの間、ｎＭＯＳ形成領域１００ａのゲート絶縁膜やｎＭＯＳ形成領域１００ａの基板表面が長くエッチングにさらされることになり、損傷領域７００ａ、７００ｂが生じてしまう問題があった。
【００２１】
一方、図１１、図１２で示した従来の金属ゲート電極部の形成工程においても以下のような問題がある。
図１１（Ｃ）および図１２（Ａ）の工程において、ｐＭＯＳ形成領域１００ｂの金属ゲート電極層４００ｂとゲート絶縁膜３００ｂを除去する際に、フォトレジストパターン（図示せず）をｎＭＯＳ形成領域１００ａ上に形成してエッチングを行う。そしてその後、アッシングによりフォトレジストパターンを除去する。しかしこのエッチング工程において、下地の金属ゲート電極層４０１ａ、４０１ｂがオーバーエッチングやアッシングの影響で損傷を受けて変質してしまい、リーク電流やゲート抵抗の増加などの問題が生じる。
【００２２】
本発明はこのような点に鑑みてなされたものであり、高性能かつ信頼性の高い金属ゲート電極部を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明では、上記課題を解決するために、ゲート電極部に金属材料を用いた半導体装置の製造方法において、図１に示すように、半導体基板１上に形成したゲート絶縁膜３上に金属ゲート電極層４を形成する工程と、金属ゲート電極層４上にマスク層５を形成する工程と（図１（Ａ））、ｐＭＯＳ形成領域２ｂのマスク層５を除去する工程と、ｎＭＯＳ形成領域２ａのマスク層５ａをマスクとしてｐＭＯＳ形成領域２ｂの金属ゲート電極層４を除去する工程と（図１（Ｂ））、マスク層５ａ上およびゲート絶縁膜３上に金属ゲート電極層６を形成する工程と、ｐＭＯＳ形成領域２ｂをマスクするフォトレジストパターン７を形成する工程と（図１（Ｃ））、フォトレジストパターン７をマスクとしてｎＭＯＳ形成領域２ａの金属ゲート電極層６を除去する工程と、ｎＭＯＳ形成領域２ａのマスク層５ａを除去する工程と（図１（Ｄ））、を有することを特徴とする半導体装置の製造方法が提供される。
【００２４】
上記の方法によれば、半導体基板１上に形成したゲート絶縁膜３上に金属ゲート電極層４が形成され、金属ゲート電極層４上にマスク層５が形成され、ｐＭＯＳ形成領域２ｂのマスク層５が除去され、ｎＭＯＳ形成領域２ａのマスク層５ａをマスクとしてｐＭＯＳ形成領域２ｂの金属ゲート電極層４が除去され、マスク層５ａ上およびゲート絶縁膜３上に金属ゲート電極層６が形成され、ｐＭＯＳ形成領域２ｂをマスクするフォトレジストパターン７が形成され、フォトレジストパターン７をマスクとしてｎＭＯＳ形成領域２ａの金属ゲート電極層６が除去され、ｎＭＯＳ形成領域２ａのマスク層５ａが除去される。
【００２５】
また、ゲート電極部に金属材料を用いた半導体装置の製造方法において、半導体基板上に形成したゲート絶縁膜上に第１の金属ゲート電極層を形成する工程と、前記第１の金属ゲート電極層上に第１のマスク層を形成する工程と、第１の半導体素子形成領域の前記第１のマスク層を除去する工程と、第２の半導体素子形成領域の前記第１のマスク層をマスクとして前記第１の半導体素子形成領域の前記第１の金属ゲート電極層を除去する工程と、前記第１のマスク層上および前記ゲート絶縁膜上に第２の金属ゲート電極層を形成する工程と、前記第２の金属ゲート電極層上に第２のマスク層を形成する工程と、前記第１の半導体素子形成領域をマスクするレジストマスクを形成する工程と、前記レジストマスクをマスクとして前記第２の半導体素子形成領域の前記第２のマスク層および前記第２の金属ゲート電極層を除去する工程と、前記第１の半導体素子形成領域の前記第２のマスク層および前記第２の半導体素子形成領域の前記第１のマスク層を除去する工程と、前記第１の金属ゲート電極層および前記第２の金属ゲート電極層上に１または複数層の他の金属ゲート電極層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００２６】
上記の方法によれば、半導体基板上に形成したゲート絶縁膜上に第１の金属ゲート電極層が形成され、第１の金属ゲート電極層上に第１のマスク層が形成され、第１の半導体素子形成領域の第１のマスク層が除去され、第２の半導体素子形成領域の第１のマスク層をマスクとして第１の半導体素子形成領域の第１の金属ゲート電極層が除去され、第１のマスク層上およびゲート絶縁膜上に第２の金属ゲート電極層が形成され、第２の金属ゲート電極層上に第２のマスク層が形成され、第１の半導体素子形成領域をマスクするレジストマスクが形成され、レジストマスクをマスクとして第２の半導体素子形成領域の第２のマスク層および第２の金属ゲート電極層が除去され、第１の半導体素子形成領域の第２のマスク層および第２の半導体素子形成領域の第１のマスク層が除去され、第１の金属ゲート電極層および第２の金属ゲート電極層上に１または複数層の他の金属ゲート電極層が形成される。
【発明の効果】
【００２７】
本発明の半導体装置の製造方法によれば、半導体基板上の第１の半導体素子形成領域の第２のゲート電極層上に、マスク層を形成することができる。このため、第１の半導体素子形成領域の第２の金属ゲート電極層などが、ドライエッチングやフォトレジストパターン除去のためのアッシングに長時間さらされても、第１の半導体素子形成領域の第２の金属ゲート電極層への損傷を防止することが可能となる。さらに、半導体基板上の第１の半導体素子形成領域上および第２の半導体素子形成領域上に形成したゲート絶縁膜上にそれぞれ同一層数の金属ゲート電極層を形成することができる。このため、第１の半導体素子形成領域上および第２の半導体素子形成領域上の金属ゲート電極部形成のためのエッチング時にゲート絶縁膜や半導体基板表面への損傷を防止することができる。
【００２８】
また、第２の半導体素子形成領域の第１の金属ゲート電極層上および第１の半導体素子形成領域の第２の金属ゲート電極層上に、第２の半導体素子形成領域の第１のマスク層および第１の半導体素子形成領域の第２のマスク層を形成することができる。このため、ドライエッチングやフォトレジストパターン除去のためのアッシングに長時間さらされても、第２の半導体素子形成領域の第１の金属ゲート電極層および第１の半導体素子形成領域の第２の金属ゲート電極層の損傷を防止することが可能となる。さらに、半導体基板上の第１の半導体素子形成領域上および第２の半導体素子形成領域上に形成したゲート絶縁膜上にそれぞれ同一層数の金属ゲート電極層を形成することができる。このため、第１の半導体素子形成領域上および第２の半導体素子形成領域上の金属ゲート電極部形成のためのエッチング時にゲート絶縁膜や半導体基板表面への損傷を防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の実施の形態の半導体装置の製造方法の概略を示す断面模式図である。
金属ゲート電極を有する半導体装置の製造方法において、半導体基板１に、埋込素子分離領域２を形成し、そして、半導体基板１上に、ゲート絶縁膜３、金属ゲート電極層４およびマスク層５を形成する（図１（Ａ））。
【００３０】
フォトリソグラフィ工程およびドライエッチングによりｐＭＯＳ形成領域２ｂのマスク層５を除去し、ｎＭＯＳ形成領域２ａにマスク層５ａを形成する。さらに、薬液によりｐＭＯＳ形成領域２ｂの金属ゲート電極層４を除去し、ｎＭＯＳ形成領域２ａに金属ゲート電極層４ａを形成する（図１（Ｂ））。
【００３１】
金属ゲート電極層４ａの形成後、マスク層５ａ上およびｐＭＯＳ形成領域２ｂのゲート絶縁膜３上に金属ゲート電極層６を形成する。そして、フォトリソグラフィ工程により、ｐＭＯＳ形成領域２ｂにフォトレジストパターン７を形成する（図１（Ｃ））。
【００３２】
その後、ドライエッチングにより、ｎＭＯＳ形成領域２ａの金属ゲート電極層６を除去し、ｐＭＯＳ形成領域２ｂに金属ゲート電極層６ａを形成し、ｎＭＯＳ形成領域２ａのマスク層５ａを除去する。続いてフォトレジストパターン７を除去する（図１（Ｄ））。
【００３３】
そして、金属ゲート電極層４ａ、金属ゲート電極層６ａおよびゲート絶縁膜３を同時にエッチングし、金属ゲート電極を形成する（図示せず）。
このように、図１の本発明の実施の形態のような半導体装置の製造方法によれば、金属ゲート電極層４ａ上にマスク層５ａを形成することにより、フォトレジストパターン（図示せず）除去の際、下地の金属ゲート電極層４ａへの損傷を防止することが可能となる。さらに、ｎＭＯＳ形成領域２ａ上およびｐＭＯＳ形成領域２ｂ上のゲート絶縁膜３上に同一層数の金属ゲート電極層６ａを形成することが可能なため、金属ゲート電極部を形成するためのエッチング時にゲート絶縁膜３や半導体基板１表面への損傷を防止することができる。
【００３４】
以下、第１の実施の形態の半導体装置の製造方法について図２〜図４を用いて詳細に説明する。
図２〜図４は、第１の実施の形態の半導体装置の製造方法の各工程における断面模式図である。
【００３５】
第１の実施の形態は、ｎＭＯＳ領域およびｐＭＯＳ領域にそれぞれ仕事関数が異なる単層の金属ゲート電極を形成する例である。
Ｓｉ基板にｎＭＯＳ形成領域１０ａ、埋込素子分離領域２０およびｐＭＯＳ形成領域１０ｂが形成されている。Ｓｉ基板を熱酸化して、ゲート絶縁膜として、１．５ｎｍのＳｉＯ2膜を形成し、続けて、２００℃、５０ｍＴｏｒｒの雰囲気で、窒素（Ｎ2）プラズマ処理を行い、酸窒化シリコン（ＳｉＯＮ）膜３０を形成する。
【００３６】
次に、ＳｉＯＮ膜３０上に、金属ゲート電極層として、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）を原料として、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法にて、ＴｉＮ層４０ａを１０ｎｍ形成する。そして、ＴｉＮ層４０ａ上に、マスク層として、ジシラン（Ｓｉ2Ｈ6）を原料として、ＣＶＤ法にて、Ｐｏｌｙ−Ｓｉ層５０ａを５０ｎｍ形成する（図２（Ａ））。
【００３７】
なお、Ｐｏｌｙ−Ｓｉ層５０ａの形成は、酸化性ガスが含まれない雰囲気で行うことにより、ＴｉＮ層４０ａの表面の酸化を抑制することができ、金属ゲート電極部のゲート抵抗の増加を低減することが可能となる。
【００３８】
次に、フォトリソグラフィ工程により、ｎＭＯＳ形成領域１０ａのＰｏｌｙ−Ｓｉ層５０ａ上にフォトレジストパターン６０ａを形成する。フォトレジストパターン６０ａをマスクとして、ｐＭＯＳ形成領域１０ｂのＰｏｌｙ−Ｓｉ層５０ａをドライエッチングにより除去し、ｎＭＯＳ形成領域１０ａにＰｏｌｙ−Ｓｉ層５１ａを形成する（図２（Ｂ））。
【００３９】
そして、フォトレジストパターン６０ａをアッシングにより除去する。さらに、８０℃の硫酸（Ｈ2ＳＯ4）および過酸化水素溶液（Ｈ2Ｏ2）に浸し、ｐＭＯＳ形成領域１０ｂのＴｉＮ層４０ａを除去し、ｎＭＯＳ形成領域１０ａにＴｉＮ層４１ａを形成する（図２（Ｃ））。
【００４０】
なお、金属ゲート電極層を除去する際は、下地のゲート絶縁膜にできる限り損傷を与えないことが重要である。ゲート絶縁膜が損傷を受けてしまうと、リーク電流や界面準位、固定電荷の増加などが生じる。このため、金属ゲート電極層を除去する際は、下地のゲート絶縁膜とのエッチング選択比が十分高く、ゲート絶縁膜を変質させない方法・条件で除去を行うことが望ましい。つまり、ゲート絶縁膜、ｎＭＯＳ領域およびｐＭＯＳ領域に用いる材料に応じて、除去方法・除去条件を決定すべきである。例えば、ゲート絶縁膜にＨｆＯ2を用いた場合は、フッ化水素（ＨＦ）系の薬液を用いて除去しても大きな問題はない。しかし、ゲート絶縁膜に、ＳｉＯＮやハフニウム酸窒化シリコン（ＨｆＳｉＯＮ）などを用いた場合は、ＨＦ系のガス・薬液は避け、Ｈ2Ｏ2などの薬液で除去することが望ましい。以上を踏まえて、ゲート絶縁膜にＳｉＯＮ膜３０を用いている第１の実施の形態においては、ｐＭＯＳ形成領域１０ｂのＴｉＮ層４０ａを除去するために、薬液として、Ｈ2Ｏ2およびＨ2ＳＯ4を用いた。
【００４１】
さて、ｎＭＯＳ形成領域１０ａにＴｉＮ層４１ａを形成した後、金属ゲート電極層として、Ｐｏｌｙ−Ｓｉ層５１ａ上およびｐＭＯＳ形成領域１０ｂのＳｉＯＮ膜３０上に、タンタル（Ｔａ）層４０ｂをスパッタ法により、１０ｎｍ形成する（図３（Ａ））。
【００４２】
Ｔａ層４０ｂの形成後、フォトリソグラフィ工程により、ｐＭＯＳ形成領域１０ｂにフォトレジストパターン６０ｂを形成する（図３（Ｂ））。
フォトレジストパターン６０ｂをマスクとして、ｎＭＯＳ形成領域１０ａのＴａ層４０ｂをドライエッチングにより除去し、ｐＭＯＳ形成領域１０ｂにＴａ層４１ｂを形成する。さらに、ドライエッチングにより、Ｐｏｌｙ−Ｓｉ層５１ａを除去する。そして、フォトレジストパターン６０ｂをアッシングにより除去する（図３（Ｃ））。
【００４３】
フォトレジストパターン６０ｂの除去後、フォトリソグラフィ工程により、フォトレジストパターン６０ｃをＴｉＮ層４１ａおよびＴａ層４１ｂ上に形成する（図４（Ａ））。
その後、フォトレジストパターン６０ｃをマスクとして、ＴｉＮ層４１ａおよびＴａ層４１ｂにエッチングを行い、ＴｉＮ層４２ａおよびＴａ層４２ｂを形成し、これらにより金属ゲート電極が構成される（図４（Ｂ））。
【００４４】
以上の工程により、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂにそれぞれ仕事関数が異なる単層の金属ゲート電極が形成される。
なお、第１の実施の形態では、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂの金属ゲート電極は、工程数を少なくできることと、ｎＭＯＳ領域およびｐＭＯＳ領域のゲートを短絡するための位置合わせが不要で、微細化が容易であることから、同時にエッチングを行うことを前提としている。ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂの金属ゲート電極層の膜厚を揃え、金属ゲート電極を同時にエッチングする場合、それぞれの金属ゲート電極層のエッチングレートが同じであれば、同時にエッチングを終了させることが可能である。
【００４５】
なお、金属ゲート電極層のエッチングレートがｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂで異なる場合、エッチングレートが早い層は先にエッチングを終了してしまい、他方のエッチングが終了するまでの間に、下地のゲート絶縁膜や半導体基板などに損傷を与えてしまう可能性がある。よって、エッチングレートが異なる場合、半導体基板への損傷を防ぐために、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂのそれぞれの金属ゲート電極層の膜厚は、エッチングレートが早い金属ゲート電極層は膜厚を大きく、遅い金属ゲート電極層は膜厚を小さくするなど、エッチングレートに応じて膜厚を設定し、金属ゲート電極層を形成することが望ましい。
【００４６】
以上を踏まえて、第１の実施の形態の半導体装置の製造方法では、ＴｉＮ層４１ａ上にＰｏｌｙ−Ｓｉ層５１ａを形成することができるため、フォトレジストパターン６０ａを除去するためのアッシングによるＴｉＮ層４１ａへの損傷を防止することが可能となる。さらに、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂにそれぞれ同一層数の金属ゲート電極層を形成することができる。このため、ｎＭＯＳ形成領域１０ａ上およびｐＭＯＳ形成領域１０ｂ上の金属ゲート電極形成のためのエッチング時に、ＳｉＯＮ膜３０や半導体基板への損傷を防止することができる。
【００４７】
また、ｐＭＯＳ形成領域１０ｂのＴｉＮ層４０ａをＨ2ＳＯ4およびＨ2Ｏ2を用いて除去するために、ＳｉＯＮ膜３０の削りや表面の変質を防止することが可能となる。
以上のことから、金属ゲート電極層、ゲート絶縁膜および半導体基板へのアッシングやドライエッチングなどによる損傷を防ぐことにより、第１の実施の形態により形成される金属ゲート電極のリーク電流やゲート抵抗の増加などを抑制でき、高性能で信頼性が高い半導体装置の製造方法を提供できる。
【００４８】
次に、第２の実施の形態の半導体装置の製造方法について説明する。
第２の実施の形態は、第１の実施の形態と異なり、ｎＭＯＳ領域およびｐＭＯＳ領域の金属ゲート電極層がそれぞれ２層で構成される例である。
【００４９】
図５は第２の実施の形態の半導体装置の製造方法の各工程における断面模式図である。
既述の通り、第１の実施の形態において、ＣＭＯＳＬＳＩのｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂの金属ゲート電極に仕事関数の異なる金属材料を用いることにより、各形成領域のしきい値電圧を決定した。一方、金属ゲート電極の抵抗が十分低ければ、それぞれ単層で構成することが可能である。ところが、用いる金属材料の抵抗が高い場合、その金属材料からなる金属ゲート電極の上部に、より抵抗が低い金属材料からなる金属ゲート電極を１または複数層形成し、複数層の金属ゲート電極からなる金属ゲート電極部を構成することにより、金属ゲート電極部のゲート抵抗を低減させる手段が利用されている。しかし、膜厚を小さくしすぎると、上層の抵抗低減用の金属ゲート電極とのミキシングにより、しきい値制御ができなくなってしまう。よって、下層の金属ゲート電極の膜厚は、その抵抗率や２層目以降の金属ゲート電極との反応・相互拡散などを踏まえて決定することが望ましい。例えば、ＷやＴａといった単体金属は基本的に十分抵抗が低いので単層として用いることが可能である。一方、金属ゲート電極に用いる材料として、例えば、ＴａＳｉＮや第１の実施の形態のＴｉＮなどの金属材料はその組成により、抵抗が高い場合がある。そのような場合は、抵抗の高い金属ゲート電極は５ｎｍ〜５０ｎｍ形成し、その抵抗の高い金属ゲート電極上に低抵抗金属材料を堆積することにより、ゲート抵抗を低減させることが望ましい。
【００５０】
第２の実施の形態の半導体装置の製造方法では、図２（Ａ）〜図３（Ｃ）で示した第１の実施の形態の半導体装置の製造方法の後に、図５（Ａ）で示すように、低抵抗金属ゲート電極として、スパッタ法により、Ｗ層４０ｃを５０ｎｍ形成する。Ｗ層４０ｃ上に、マスク層として、ヘキサクロロジシラン（ＨＣＤＳ）とＮＨ3を原料として、ＣＶＤ法を用いて、窒化シリコン（ＳｉＮ）層５０ｃを５０ｎｍ形成する（図５（Ａ））。
【００５１】
フォトリソグラフィ工程により、ＳｉＮ層５０ｃ上に、フォトレジストパターン６０ｆを形成する。フォトレジストパターン６０ｆをマスクとして、Ｗ層４０ｃおよびＳｉＮ層５０ｃをエッチングし、Ｗ層４２ｃおよびＳｉＮ層５２ｃを形成し、さらに、ＴｉＮ層４１ａおよびＴａ層４１ｂをエッチングし、ＴｉＮ層４２ａおよびＴａ層４２ｂを形成する。その結果、ｎＭＯＳ形成領域１０ａの金属ゲート電極部はＴｉＮ層４２ａおよびＷ層４２ｃの２層にて構成され、ｐＭＯＳ形成領域１０ｂの金属ゲート電極部はＴａ層４２ｂおよびＷ層４２ｃの２層で構成される（図５（Ｂ））。
【００５２】
さらに、ＳｉＯＮ膜３０をエッチングし、ＳｉＯＮ膜３２を形成する。最後に、アッシングにより、フォトレジストパターン６０ｆを除去し、ドライエッチングによりＳｉＮ層５２ｃを除去後、酸化膜（図示せず）を形成し、側壁絶縁膜８０を形成する。ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂにそれぞれ砒素（Ａｓ）イオンおよびフッ化硼素（ＢＦ2）イオンを注入して、ソース／ドレイン領域９０を形成する（図５（Ｃ））。
【００５３】
以上のような第２の実施の形態の半導体装置の製造方法によれば、ゲート抵抗を低減することができるとともに、第１の実施の形態の半導体装置の製造方法と同様の効果が得られる。
【００５４】
第３の実施の形態の半導体装置の製造方法について図６〜図８を用いて説明する。
図６〜図８は、第３の実施の形態の半導体装置の製造方法の各工程における断面模式図である。
【００５５】
第３の実施の形態は、２種類のマスク層を用いてエッチング工程時に金属ゲート電極層表面を保護する例である。
Ｓｉ基板にｎＭＯＳ形成領域１０ａ、埋込素子分離領域２０およびｐＭＯＳ形成領域１０ｂが形成されている。Ｓｉ基板を熱酸化して、０．５ｎｍのＳｉＯ2膜を形成し、続けて、３００℃、１２５ｍＴｏｒｒの雰囲気で、四塩化ハフニウム（ＨｆＣｌ4）と水蒸気（Ｈ2Ｏ）を原料として原子層成長（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＨｆＯ2膜を３ｎｍ形成する。さらに、８００℃、７６０ｍＴｏｒｒの酸素（Ｏ2）／Ｎ2雰囲気中（Ｏ2＝０．２％）で５秒間熱処理し、Ｓｉ基板上にゲート絶縁膜として、ＨｆＯ2／ＳｉＯ2膜３５を形成する。ＨｆＯ2／ＳｉＯ2膜３５上に、金属ゲート電極層として、ＴｉＣｌ4とＮＨ3を原料として、ＣＶＤ法にて、ＴｉＮ層４５ａを１０ｎｍ形成する。そして、マスク層として、テトラエトキシシラン（ＴＥＯＳ）とＯ2を原料として、ＣＶＤ法を用いて、ＳｉＯ2層５５ａを３０ｎｍ形成する（図６（Ａ））。なお、ＳｉＯ2層５５ａの形成は、第１の実施の形態と同様に、酸化性ガスが含まれない雰囲気で行うことにより、ＴｉＮ層４５ａの表面の酸化を抑制することができ、金属ゲート電極部のゲート抵抗の増加を低減することが可能となる。
【００５６】
次に、フォトリソグラフィ工程により、ＳｉＯ2層５５ａ上にフォトレジストパターン６０ｇを形成する。フォトレジストパターン６０ｇをマスクとして、ｐＭＯＳ形成領域１０ｂのＳｉＯ2層５５ａをドライエッチングにより除去し、ｎＭＯＳ形成領域１０ａにＳｉＯ2層５６ａを形成する（図６（Ｂ））。
【００５７】
ＳｉＯ2層５６ａの形成後、フォトレジストパターン６０ｇをアッシングにより除去する。そして、第１の実施の形態と同様に、薬液として８０℃のＨ2ＳＯ4およびＨ2Ｏ2を用いて、ｐＭＯＳ形成領域１０ｂのＴｉＮ層４５ａを除去し、ｎＭＯＳ形成領域１０ａにＴｉＮ層４６ａを形成する（図６（Ｃ））。
【００５８】
ＴｉＮ層４６ａの形成後、金属ゲート電極層として、ＳｉＯ2層５６ａ上およびｐＭＯＳ形成領域１０ｂのＨｆＯ2／ＳｉＯ2膜３５上に、ＴａＳｉＮ層４５ｂをスパッタ法により２５ｎｍ形成し、さらに、マスク層として、ＴＥＯＳとＯ2を原料としたＣＶＤ法によりＳｉＯ2層５５ｂを３０ｎｍ形成する（図７（Ａ））。
【００５９】
その後、フォトリソグラフィ工程により、ｐＭＯＳ形成領域１０ｂにフォトレジストパターン６０ｈを形成する（図７（Ｂ））。
フォトレジストパターン６０ｈをマスクとして、ドライエッチングによりｎＭＯＳ形成領域１０ａのＳｉＯ2層５５ｂおよびｎＭＯＳ形成領域１０ａのＴａＳｉＮ層４５ｂを除去し、ｐＭＯＳ形成領域１０ｂにＳｉＯ2層５６ｂおよびｐＭＯＳ形成領域１０ｂにＴａＳｉＮ層４６ｂを形成する。続けて、フォトレジストパターン６０ｈをアッシングにより除去する（図７（Ｃ））。
【００６０】
そして、希釈フッ化水素溶液（ｄＨＦ）に浸し、ＳｉＯ2層５６ａおよびＳｉＯ2層５６ｂを除去する（図８（Ａ））。
その後、第１の実施の形態の場合と同様に、低抵抗の金属ゲート電極として、窒化タンタル（ＴａＮ）層４５ｃをスパッタ法により、５０ｎｍ形成する。続いて、マスク層として、ＨＣＤＳとＮＨ3を原料として、ＣＶＤ法にて、ＳｉＮ層５５ｃを５０ｎｍ形成する（図８（Ｂ））。なお、第３の実施の形態においては、金属ゲート電極部を２層の金属ゲート電極により構成しているが、第２の実施の形態と同様に、必要に応じて、３層以上の金属ゲート電極により構成させることも可能である。
【００６１】
フォトリソグラフィ工程およびドライエッチングにより、ＳｉＮ層５５ｃ、ＴａＮ層４５ｃ、ＴｉＮ層４６ａ、ＴａＳｉＮ層４６ｂおよびＨｆＯ2／ＳｉＯ2膜３５を加工する。よって、ｎＭＯＳ形成領域１０ａの金属ゲート電極部は、ＴｉＮ層４７ａおよびＴａＮ層４７ｃにより構成され、ｐＭＯＳ形成領域１０ｂの金属ゲート電極部は、ＴａＳｉＮ層４７ｂおよびＴａＮ層４７ｃにより構成され、そしてゲート絶縁膜として、ＨｆＯ2／ＳｉＯ2膜３７が形成される。最後に、酸化膜（図示せず）を形成し、エッチングにより、側壁絶縁膜８０を形成する。ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂにそれぞれＡｓイオンおよびＢＦ2イオンを注入して、ソース／ドレイン領域９０を形成する（図８（Ｃ））。
【００６２】
以上の工程により、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂにそれぞれ２層の金属ゲート電極が形成される。
第３の実施の形態によれば、金属ゲート電極層である、ＴｉＮ層４６ａ上およびＴａＳｉＮ層４６ｂ上にマスク層として、ＳｉＯ2層５６ａおよびＳｉＯ2層５６ｂが形成される。このため、ドライエッチングやフォトレジストパターン除去のためのアッシングに長時間さらされても、マスク層によってＴｉＮ層４６ａおよびＴａＳｉＮ層４６ｂへの損傷を防止することができる。さらに、ｎＭＯＳ形成領域１０ａおよびｐＭＯＳ形成領域１０ｂに同一層数の金属ゲート電極部を形成することができる。このため、金属ゲート電極部形成のためのエッチング時のＨｆＯ2／ＳｉＯＮ膜３５や半導体基板への損傷を最小に抑えることが可能となる。また、ｐＭＯＳ形成領域１０ｂのＴｉＮ層４５ａをＨ2ＳＯ4およびＨ2Ｏ2を用いて除去するため、ＨｆＯ2／ＳｉＯ2膜３５の削りや表面の変質などの損傷を抑制することができる。このため、ＴｉＮ層４６ａ表面、ＴａＳｉＮ層４６ｂ表面およびＨｆＯ2／ＳｉＯ2膜３５の変質が抑制され、ゲート電流やゲート抵抗の増加などを防ぐことが可能となる。
【００６３】
以上のことから、金属ゲート電極層、ゲート絶縁膜および半導体基板へのアッシングやドライエッチングなどによる損傷を防ぐことにより、第３の実施の形態により形成される金属ゲート電極のリーク電流やゲート抵抗の増加などを抑制でき、高性能で信頼性が高い半導体装置の製造方法を提供できる。
【００６４】
なお、第３の実施の形態において、ゲート絶縁膜、金属ゲート電極層およびマスク層に用いた材料およびその形成方法などの代わりに、以下の材料および形成方法などを用いても、同様の効果を得ることができる。
【００６５】
ゲート絶縁膜として、ＨｆＯ2／ＳｉＯ2膜３５に対し、Ｓｉ基板を熱酸化して、０．５ｎｍのＳｉＯ2膜を成長させた後、２８０℃、０．３Ｔｏｒｒの雰囲気でテトラ−ターシャル−ブトキン−ハフニウム（ＨＴＢ）とＳｉ2Ｈ6を原料とした有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法により、ハフニウム酸化シリコン（ＨｆＳｉＯ）膜を２．５ｎｍ形成し、さらに、７００℃、０．７６ＴｏｒｒのＮＨ3／Ｎ2雰囲気で熱処理し、ＨｆＳｉＯ膜にＮ2を導入し、ＨｆＳｉＯＮ膜とする。
【００６６】
金属ゲート電極層として、ＴｉＮ層４５ａに対し、スパッタ法により２０ｎｍ形成されたＷ層とする。
マスク層として、ＳｉＯ2層５５ａおよびＳｉＯ2層５５ｂに対し、ＨＣＤＳとＮＨ3を原料としたＣＶＤ法により５０ｎｍ形成されたＳｉＮ層とする。
【００６７】
金属ゲート電極層を除去する薬液として、８０℃のＨ2ＳＯ4およびＨ2Ｏ2に対し、６０℃のＨ2Ｏ2／Ｈ2Ｏとする。
金属ゲート電極層として、ＴａＳｉＮ層４５ｂに対し、スパッタ法により５０ｎｍ形成されたタンタルシリコン（ＴａＳｉ）層とする。
【００６８】
マスク層を除去する薬液として、Ｈ2ＳＯ4およびＨ2Ｏ2に対し、ｄＨＦとする。
金属ゲート電極として、ＴａＮ層４５ｃに対し、スパッタ法により、５ｎｍ〜５０ｎｍ形成されたＷ層とする。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態の半導体装置の製造方法の概略を示す断面模式図である。
【図２】第１の実施の形態の半導体装置の製造方法の各工程における断面模式図（その１）である。
【図３】第１の実施の形態の半導体装置の製造方法の各工程における断面模式図（その２）である。
【図４】第１の実施の形態の半導体装置の製造方法の各工程における断面模式図（その３）である。
【図５】第２の実施の形態の半導体装置の製造方法の各工程における断面模式図である。
【図６】第３の実施の形態の半導体装置の製造方法の各工程における断面模式図（その１）である。
【図７】第３の実施の形態の半導体装置の製造方法の各工程における断面模式図（その２）である。
【図８】第３の実施の形態の半導体装置の製造方法の各工程における断面模式図（その３）である。
【図９】金属ゲート電極を有する従来の半導体装置の製造方法の１つ目の例を示す断面模式図（その１）である。
【図１０】金属ゲート電極を有する従来の半導体装置の製造方法の１つ目の例を示す断面模式図（その２）である。
【図１１】金属ゲート電極を有する従来の半導体装置の製造方法の２つ目の例を示す断面模式図（その１）である。
【図１２】金属ゲート電極を有する従来の半導体装置の製造方法の２つ目の例を示す断面模式図（その２）である。
【符号の説明】
【００７０】
１  半導体基板
２ａ  ｎＭＯＳ形成領域
２ｂ  ｐＭＯＳ形成領域
３  ゲート絶縁膜
４，４ａ，６，６ａ  金属ゲート電極層
５，５ａ  マスク層
７  フォトレジストパターン
【図１】
2007335783.tif 000003
【図２】
2007335783.tif 000004
【図３】
2007335783.tif 000005
【図４】
2007335783.tif 000006
【図５】
2007335783.tif 000007
【図６】
2007335783.tif 000008
【図７】
2007335783.tif 000009
【図８】
2007335783.tif 000010
【図９】
2007335783.tif 000011
【図１０】
2007335783.tif 000012
【図１１】
2007335783.tif 000013
【図１２】
2007335783.tif 000014