(57)【要約】【課題】ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで製造可能な不揮発性メモリを提供する【解決手段】本発明に係る不揮発性メモリは、ＭＯＳ構造の第一トランジスタと第二トランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、第一トランジスタは、半導体基板に形成された第一ソース及び第一ドレインと、第一ソースと第一ドレインとの間に形成されたセレクトゲートと、から構成され、第二トランジスタは、半導体基板に形成された第二ソースと、半導体基板に第一ソースと一体的に形成された第二ドレインと、第二ソースと第二ドレインとの間に形成されたフローティングゲートと、から構成され、キャパシタは、半導体基板にトランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、不純物領域上にフローティングゲートと一体的に形成された第二電極と、から構成される。【選択図】図１
2007335718.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造の第一トランジスタと第二トランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、
前記第一トランジスタは、
半導体基板の主表面に形成された第一ソース及び第一ドレインと、
前記第一ソースと第一ドレインとの間の前記主表面上に絶縁膜を介して形成されたセレクトゲートと、
から構成され、
前記第二トランジスタは、
前記半導体基板の主表面に形成された第二ソースと、
前記半導体基板の主表面に前記第一ソースと一体的に形成された第二ドレインと、
前記第二ソースと第二ドレインとの間の前記主表面上に絶縁膜を介して形成されたフローティングゲートと、
から構成され、
前記キャパシタは、
前記半導体基板の主表面に前記トランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、
前記不純物領域上に絶縁膜を介して前記フローティングゲートと一体的に形成された第二電極と、
から構成された不揮発性メモリ。
【請求項２】
請求項１に記載の不揮発性メモリにおいて、
前記第一トランジスタと第二トランジスタとキャパシタは、標準的なＣＭＯＳプロセスを用いて形成されたことを特徴とする不揮発性メモリ。
【請求項３】
請求項１又は２の何れかに記載の不揮発性メモリにおいて、
前記メモリセルをマトリックス状に配列してなるメモリアレイと、
前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、
前記メモリアレイの各行に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、
前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、
前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、
を備え、
前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、
前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする不揮発性メモリ。
【請求項４】
請求項１又は２の何れかに記載の不揮発性メモリにおいて、
前記メモリセルをマトリックス状に配列してなるメモリアレイと、
前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、
前記メモリアレイの各列に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、
前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、
前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、
を備え、
前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、
前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする不揮発性メモリ。
【請求項５】
請求項３または４に記載の不揮発性メモリにおいて、
書き込み時に、前記セレクトゲート線に所定の第一の正電圧が印加され、前記コントロールゲート線に所定の第二の正電圧が印加され、前記ビット線に所定の第三の正電圧が印加され、前記ソース線に接地電圧が印加され、
消去時に、前記セレクトゲート線と前記コントロールゲート線と前記ビット線とに接地電圧が印加され、前記ソース線に所定の第四の正電圧が印加され、
読み出し時に、前記セレクトゲート線に所定の第五の正電圧が印加され、前記コントロールゲート線に接地電圧又は所定の第六の正電圧が印加され、前記ビット線に所定の第七の正電圧が印加され、前記ソース線に接地電圧が印加される事を特徴とする不揮発性メモリ。
【請求項６】
請求項１ないし５の何れか１項に記載の不揮発性メモリにおいて、
前記第二電極は、その角部が素子分離用のフィールド酸化膜上に位置するように形成されたことを特徴とする不揮発性メモリ。
【請求項７】
前記キャパシタはＭＯＳキャパシタにより形成されたことを特徴とする請求項１ないし６の何れか１項に記載の不揮発性メモリ。
【請求項８】
請求項１ないし７の何れか１項に記載の不揮発性メモリを製造する方法であって、
前記半導体基板の所定の領域に前記キャパシタの第一電極となる前記不純物領域を形成する工程と、
素子分離用のフィールド酸化膜を形成する工程と、
前記トランジスタのゲート酸化膜及び前記キャパシタの絶縁層となる酸化膜を形成する工程と、
前記トランジスタのフローティングゲートと前記キャパシタの第二電極と前記トランジスタのセレクトゲートとを形成する工程と、
前記トランジスタのソース及びドレインを形成する工程と、
第一層間絶縁膜を形成する工程と、
前記第一層間絶縁膜に、前記不純物領域と前記第一トランジスタのソースと第二トランジスタのソース及びドレインとにそれぞれ通じる第一コンタクトホールを形成する工程と、
第一層メタル配線を形成する工程と、
第二層間絶縁膜を形成する工程と、
前記第二層間絶縁膜に、前記第一トランジスタのドレインに通じる第二コンタクトホールを形成する工程と、
第二層メタル配線を形成する工程と、
を含む不揮発性メモリの製造方法
【請求項９】
請求項８に記載の不揮発性メモリの製造方法において、
前記不純物領域の形成後に該不純物領域と同じ導電型の不純物をさらに注入することを特徴とする不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ及びその製造方法に関し、特に標準ＣＭＯＳプロセスで不揮発性メモリを実現するための技術に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)に代表される不揮発性メモリは、電源を切っても記憶されたデータが消えないため、多くの用途に用いられている。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてもＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂ロジック混載メモリ(Embedded Memory)に対する要請が高まっている。
【０００３】
しかしながら、一般的に不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造を有しており、製造工程はロジックＩＣの作製に用いられる標準ＣＭＯＳプロセス（１層ポリシリコンプロセス）より複雑で工程数も多い。そのため、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多くなり、歩留まりも低下し、製品の価格（コスト）が上昇するという問題が生じていた。
【０００４】
このような問題を解決する従来技術として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（特許文献１参照）。この１層ポリシリコンプロセスを用いたＥＥＰＲＯＭによれば、２層ポリシリコンプロセスを用いる場合よりも製造工程を削減できる。
【特許文献１】特開平１０−２８９９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術に係る１層ポリシリコンを用いたＥＥＰＲＯＭによれば、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下の半導体基板に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスより複雑な製造工程が必要になるという問題がある。さらに、高濃度で埋め込まれた拡散層を酸化して作製された酸化膜は品質が低下するため、不良の発生する確率が高くなり、信頼性も低下するという問題がある。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで製造可能な不揮発性メモリを提供する事である。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を解決するためになされたもので、本発明に係る不揮発性メモリは、ＭＯＳ構造の第一トランジスタと第二トランジスタとキャパシタとからなるメモリセルを備えた不揮発性メモリであって、前記第一トランジスタは、半導体基板の主表面に形成された第一ソース及び第一ドレインと、前記第一ソースと第一ドレインとの間の前記主表面上に絶縁膜を介して形成されたセレクトゲートと、から構成され、前記第二トランジスタは、前記半導体基板の主表面に形成された第二ソースと、前記半導体基板の主表面に前記第一ソースと一体的に形成された第二ドレインと、前記第二ソースと第二ドレインとの間の前記主表面上に絶縁膜を介して形成されたフローティングゲートと、から構成され、
前記キャパシタは、前記半導体基板の主表面に前記トランジスタのコントロールゲートとして形成された不純物領域からなる第一電極と、前記不純物領域上に絶縁膜を介して前記フローティングゲートと一体的に形成された第二電極と、から構成される。
【０００８】
上記不揮発性メモリにおいて、前記第一トランジスタと第二トランジスタとキャパシタは、標準的なＣＭＯＳプロセスを用いて形成されたことを特徴とする。
【０００９】
上記不揮発性メモリにおいて、前記メモリセルをマトリックス状に配列してなるメモリアレイと、前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、前記メモリアレイの各行に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、を備え、前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする。
【００１０】
上記不揮発性メモリにおいて、前記メモリセルをマトリックス状に配列してなるメモリアレイと、前記メモリアレイの各列に沿って形成され、前記第一トランジスタの第一ドレインが接続された複数のビット線と、前記メモリアレイの各列に沿って形成され、前記第二トランジスタの第二ソースが接続された複数のソース線と、前記メモリアレイの各行に沿って形成され、前記コントロールゲートとしての前記第一電極が接続された複数のコントロールゲート線と、前記メモリアレイの各行に沿って形成され、前記第一トランジスタのセレクトゲートが接続された複数のセレクトゲート線と、を備え、前記第一電極を構成する前記不純物領域が、同一行内の隣り合うメモリセル間で一体的に形成され、前記第一トランジスタの第一ドレインが、前記メモリアレイの同一列内の隣り合うメモリセル間で一体的に形成されたことを特徴とする。
【００１１】
上記不揮発性メモリにおいて、書き込み時に、前記セレクトゲート線に所定の第一の正電圧が印加され、前記コントロールゲート線に所定の第二の正電圧が印加され、前記ビット線に所定の第三の正電圧が印加され、前記ソース線に接地電圧が印加され、消去時に、前記セレクトゲート線と前記コントロールゲート線と前記ビット線とに接地電圧が印加され、前記ソース線に所定の第四の正電圧が印加され、読み出し時に、前記セレクトゲート線に所定の第五の正電圧が印加され、前記コントロールゲート線に接地電圧又は所定の第六の正電圧が印加され、前記ビット線に所定の第七の正電圧が印加され、前記ソース線に接地電圧が印加される事を特徴とする。
【００１２】
上記不揮発性メモリにおいて、前記第二電極は、その角部が素子分離用のフィールド酸化膜上に位置するように形成されたことを特徴とする。
【００１３】
上記不揮発性メモリにおいて、前記キャパシタはＭＯＳキャパシタにより形成されたことを特徴とする。
【００１４】
上記不揮発性メモリの製造方法は、前記半導体基板の所定の領域に前記キャパシタの第一電極となる前記不純物領域を形成する工程と、素子分離用のフィールド酸化膜を形成する工程と、前記トランジスタのゲート酸化膜及び前記キャパシタの絶縁層となる酸化膜を形成する工程と、前記トランジスタのフローティングゲートと前記キャパシタの第二電極と前記トランジスタのセレクトゲートとを形成する工程と、前記トランジスタのソース及びドレインを形成する工程と、第一層間絶縁膜を形成する工程と、前記第一層間絶縁膜に、前記不純物領域と前記第一トランジスタのソースと第二トランジスタのソース及びドレインとにそれぞれ通じる第一コンタクトホールを形成する工程と、第一層メタル配線を形成する工程と、第二層間絶縁膜を形成する工程と、前記第二層間絶縁膜に、前記第一トランジスタのドレインに通じる第二コンタクトホールを形成する工程と、第二層メタル配線を形成する工程と、を含む。
【００１５】
上記不揮発性メモリの製造方法において、前記不純物領域の形成後に該不純物領域と同じ導電型の不純物をさらに注入することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ロジックＩＣ製造に用いられる標準ＣＭＯＳプロセスで不揮発性メモリを製造することが可能となる。従って、高い信頼性を備えたロジック混載メモリが容易且つ安価に実現出来る。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の一実施形態について説明する。
図１（ａ）は、本発明に係る不揮発性メモリのメモリセルであるＥＥＰＲＯＭセルの平面図である。図１（ｂ）は本ＥＥＰＲＯＭセルの等価回路図であり、図１（ｃ）は図１（ａ）のＡ−Ａ’に沿った断面図であり、図１（ｄ）は図１（ａ）のＢ−Ｂ’に沿った断面図である。
【００１８】
本ＥＥＰＲＯＭセルは、図１（ｂ）の等価回路図に示すように、電気回路上、セレクトトランジスタＴｒ１と、メモリセルトランジスタＴｒ２と、キャパシタＣｐとから構成される。セレクトトランジスタＴｒ１は、ドレインＤと、ソース（符号なし）と、セレクトゲートＳＧとを備え、メモリセルトランジスタＴｒ２は、ドレイン（符号なし）と、ソースＳと、ゲートとを備え、キャパシタＣｐは、絶縁体（誘電体）を介して対向する一対の電極を備えて構成される。ここで、キャパシタＣｐの一方の電極はメモリセルトランジスタＴｒ２のゲートに接続され、これらキャパシタＣｐの一方の電極とトランジスタＴｒのゲートは本ＥＥＰＲＯＭセルのフローティングゲートＦＧとして機能する。また、キャパシタＣｐの他方の電極は本ＥＥＰＲＯＭセルのコントロールゲートＣＧとして機能する。また、セレクトトランジスタＴｒ１のソースは、メモリセルトランジスタＴｒ２のドレインに接続される。
【００１９】
図１（ａ）、（ｃ）、（ｄ）に、本ＥＥＰＲＯＭセルのデバイス構造を示す。
同図において、１は、ｐ型半導体基板０中に形成されたｎ型半導体領域であるｎ型ウェル１(不純物領域、以下ｎ−ｗｅｌｌと称す。)、２は、ｎ−ｗｅｌｌ１中に形成されたｎ＋拡散層、３は、上記フローティングゲートＦＧとなるポリシリコンゲート、４は、上記セレクトゲートＳＧとなるポリシリコンゲート、５は、セレクトトランジスタＴｒ１のドレインＤとなるｎ+拡散層、６は、セレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２とを接続するｎ＋拡散層、７は、メモリセルトランジスタＴｒ２のソースＳとなるｎ＋拡散層、８は、セレクトトランジスタＴｒ１のゲート部、９は、メモリセルトランジスタＴｒ２のゲート部、１０は、ｎ＋拡散層５と第二層メタル配線１２とを接続するコンタクト、１１は、ｎ＋拡散層７と第一層メタル配線１３及びｎ＋拡散層２と第一層メタル配線１５を接続するコンタクト、１２は、セレクトトランジスタＴｒ１のドレインＤに接続される第二層メタル配線、１３は、メモリセルトランジスタＴｒ２のソースＳに接続される第一層メタル配線、１４は、キャパシタＣｐとなるキャパシタ部、１５は、上記コントロールゲートＣＧとなる第一層メタル配線、１６は、素子分離用のフィールド酸化膜、１７は、セレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２のゲート酸化膜及びキャパシタＣｐの絶縁層となる薄い酸化膜（ゲート酸化膜）を示す。なお、ゲート部８は、ポリシリコンゲート４のうち、セレクトトランジスタＴｒ１のゲートとして機能する部分を指しており、ゲート部９は、ポリシリコンゲート３のうち、メモリセルトランジスタＴｒ２のゲートとして機能する部分を指している。
【００２０】
ここで、ポリシリコンゲート３（ゲート部９）と、ポリシリコンゲート４（ゲート部８）と、ｎ+拡散層５と、ｎ＋拡散層６と、ｎ＋拡散層７と、コンタクト１０と、コンタクト１１と、第二層メタル配線１２と、第一層メタル配線１３と、薄い酸化膜１７とからｎ型ＭＯＳ構造のセレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２とが構成され、この構造はロジックＩＣのＭＯＳトランジスタ構造と同一である。
【００２１】
又、ポリシリコンゲート３を上部電極とし、薄い酸化膜１７を挟んでｎ−ｗｅｌｌ１を下部電極としてキャパシタＣｐが構成される。キャパシタＣｐの下部電極であるｎ−ｗｅｌｌ１中に形成されるｎ＋拡散層２と、コンタクト１１とを用いて、ｎ−ｗｅｌｌ１を第一層メタル配線１５に接続して上記コントロールゲートＣＧとする。つまり、ｎ−ｗｅｌｌ１がメモリセルトランジスタＴｒ２のコントロールゲートＣＧとなる。
なお、キャパシタＣｐの上部電極となるポリシリコンゲート３の直下には拡散層が存在しない。これは、周知のＭＯＳ構造トランジスタのゲート直下に拡散層が存在しない点と同一である。即ち、本実施形態では、キャパシタＣｐは所謂ＭＯＳキャパシタにより実現されている。
【００２２】
そして、メモリセルトランジスタＴｒ２のポリシリコンゲート３を共通に用いてキャパシタＣｐの上部電極とメモリセルトランジスタＴｒ２のゲート部９を構成しているため、ポリシリコンゲート３は周囲を絶縁体に囲まれており、電気的にどこにも接続されないフローティング状態となる。このポリシリコンゲート３がＥＥＰＲＯＭセルのフローティングゲートＦＧとして働き、この部分に電荷の蓄積を行う事によってデータの記録（保持）を行う事が出来る。
【００２３】
上述の通り、本ＥＥＰＲＯＭセルは１層ポリシリコンを用いた一般的な構造のＭＯＳトランジスタＴｒ１、Ｔｒ２とキャパシタＣｐのみで実現でき、特殊なデバイス構造が必要ないため、ロジックＩＣの製造に用いられる標準的なＣＭＯＳプロセスで製造可能である。本ＥＥＰＲＯＭセルの製造工程の詳細については後述する。
【００２４】
次に、本ＥＥＰＲＯＭセルの動作を、表１を参照して説明する。表１に、書き込み動作時、消去動作時及び読み出し動作時の各端子の電圧関係（動作方式１）を示す。
【００２５】
【表１】
2007335718.tif 000003
【００２６】
書き込み動作時には、例えばセレクトゲートＳＧ＝５Ｖ、コントロールゲートＣＧ＝５Ｖ、ドレインＤ＝３Ｖ、ソースＳ＝０Ｖに設定する。この状態では、セレクトトランジスタＴｒ１はオン状態であり、さらにカップリング用のキャパシタＣｐによってフローティングゲートの電圧が約３Ｖ位になるため、メモリセルトランジスタＴｒ２もオン状態となる。このとき、フローティングゲートＦＧ及びドレインＤの電圧が３Ｖなので、メモリセルトランジスタＴｒ２は飽和領域での動作となり過剰電圧が印加されるため、ホットエレクトロンが発生しフローティングゲートＦＧに電子が注入される。この状態を書き込み状態とする。
【００２７】
一方、例えばセレクトゲートＳＧ＝５Ｖ、コントロールゲートＣＧ＝５Ｖ、ドレインＤ＝０Ｖ、ソースＳ＝０Ｖに設定すれば、セレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２には電流が流れないので、ホットエレクトロンは発生せず、電子はフローティングゲートに注入されない。すなわち、各セルのドレインＤの電圧を制御する事によって、任意のＥＥＰＲＯＭセルにのみ選択的に書き込みを行う事が出来る。
【００２８】
又、消去動作時には、例えばセレクトゲートＳＧ＝１０Ｖ、コントロールゲートＣＧ＝０Ｖ、ドレインＤ＝７Ｖ、ソースＳ＝ｏｐｅｎ（電気的にフローティング状態）の条件に設定する。この状態では、フロ−ティングゲートＦＧの電圧は、カップリング用のキャパシタＣｐによりほぼ０Ｖに固定されるため、フロ−ティングゲートＦＧとドレインＤとの電位差が７Ｖとなり、ファウラノルトハイム(Fauler-Northeim)のトンネル電流が流れ、フローティングゲートＦＧからドレインＤへ電子が放出されてデータが消去された事になる。
【００２９】
一方、このときにドレインＤ＝０Ｖであれば、フローティングゲートＦＧに蓄積された電子は放出されず、データの消去は行われない。すなわち、各ＥＥＰＲＯＭセルのドレインＤの電圧を制御する事によって、任意のＥＥＰＲＯＭセルのみから選択的にデータの消去を行う事が出来る。
【００３０】
又、読み出し動作時には、例えばセレクトゲートＳＧ＝コントロールゲートＣＧ＝３Ｖ、ドレインＤ＝０．５Ｖ、ソースＳ＝０Ｖと設定する事によって、対象となるＥＥＰＲＯＭセルにデータが書き込まれていればドレイン電流（トランジスタＴｒのチャネル電流）が流れず、消去されていればドレイン電流が流れるので、このドレイン電流の有無により書き込み状態であるか消去状態であるかを判断できる。
なお、上述の例に限定されず、書き込み動作、消去動作、読み出し動作が行える条件であれば、各端子への印加電圧は上述の電圧のみに限定されるものではない。
【００３１】
ここで、図２を用いて上述の読み出し動作をさらに詳細に説明する。
図２は、本ＥＥＰＲＯＭセルに用いられているセレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２のゲート電圧−ドレイン電流特性図（ドレイン電圧一定）である。グラフの横軸にはゲート電圧ＶＧを、縦軸にはドレイン電流Ｉを示す。そして、セレクトトランジスタＴｒ１のゲート電圧−ドレイン電流特性と、メモリセルトランジスタＴｒ２の書き込み状態及び消去状態におけるそれぞれのゲート電圧−ドレイン電流特性を同時に示す。
この内、セレクトトランジスタＴｒ１の閾値は、常に約０．７Ｖであるため、それ以上の電圧がセレクトゲートＳＧとセレクトトランジスタＴｒ１のソース間に印加されれば、セレクトトランジスタＴｒ１は必ずオン状態となる。
【００３２】
又、メモリセルトランジスタＴｒ２の２つの特性の内、書き込み状態を示す特性では見かけ上の閾値が大きくなるのでドレイン電流が流れ難くなり、消去状態を示す特性では見かけ上の閾値が小さくなるのでドレイン電流が流れやすくなる。例えばゲート電圧を３Ｖとすると、書き込み状態ではドレイン電流は流れず、消去状態ではドレイン電流が流れる。本ＥＥＰＲＯＭセルに用いられているメモリセルトランジスタが、このようなトランジスタ特性を有する事から、上述の様にＥＥＰＲＯＭセルにデータが書き込まれているか消去されているかを判定可能である。
【００３３】
さらに、同図に示す様に、メモリセルトランジスタＴｒ２の閾値が負の値にシフトする程度に過剰消去された場合には、コントロールゲートＣＧ＝０ＶであってもメモリセルトランジスタＴｒ２はオン状態となり、ドレイン電流が流れる。
ここで、本ＥＥＰＲＯＭセルは、正の閾値を有するセレクトトランジスタＴｒ１がメモリセルトランジスタＴｒ２に直列に接続されているため、セレクトゲートＳＧにセレクトトランジスタＴｒ１がオン状態となる電圧を印加する事によって選択したＥＥＰＲＯＭセルのみから読み出しが行える。つまり、セレクトゲートＳＧに印加される電圧が０Ｖ（選択されない）の状態では、上述の様にコントロールゲートＣＧ＝０Ｖの条件でメモリセルトランジスタＴｒ２がオン状態となる場合であっても、ドレイン電流が流れないため選択性が保たれる。
【００３４】
次に、本ＥＥＰＲＯＭセルの別の動作を、表２を参照して説明する。表２に、書き込み動作時、消去動作時及び読み出し動作時の各端子の電圧関係（動作方式２）を示す。
【００３５】
【表２】
2007335718.tif 000004
【００３６】
書き込み動作時と読み出し動作時は、表１を用いて説明した動作方式１と同一である。
消去動作時には、ＳＧ＝ＣＧ＝Ｄ＝０Ｖ、Ｓ＝７Ｖとする。この状態では、フロ−ティングゲートＦＧはカップリングキャパシタＣｐによりほぼ０Ｖに固定されるため、フロ−ティングゲートＦＧとソースＳとの電位差が７Ｖとなり、ファウラノルトハイム(Fauler-Northeim)のトンネル電流が流れ、フローティングゲートＦＧからソースＳへ電子が放出される。このとき、ソースＳ＝０Ｖであれば、消去は行われない。この方式では、セレクトゲートＳＧに１０Ｖ（高電圧）を印加する必要が無いので、ＥＥＰＲＯＭセルの信頼性を考慮した場合にはこの方式が好ましい。
【００３７】
次に、本ＥＥＰＲＯＭセルを組み合わせてメモリアレイを構成したレイアウトの適用例を示す。
図３は、本発明のＥＥＰＲＯＭセル（メモリセル）をマトリックス状に並べて構成したメモリアレイの第一の適用例を示す構造図である。本来は複数のＥＥＰＲＯＭセルをマトリックス状に配置するが、説明を簡単にするために４ビット構成としている。
基本となるフローティングゲートＦＧは、３−１〜３−４で示される。本適用例では、列方向に２つのＥＥＰＲＯＭセルをドレインＤ同士が向かい合い、それぞれのキャパシタＣｐが同じ方向に配置される様に線対称に並べ、そのＥＥＰＲＯＭセルの組を２組用意してキャパシタＣｐ同士が向かい合う様に行方向に線対称に配置して、基本メモリアレイを構成している。
【００３８】
そして、ドレインＤを構成するｎ＋拡散層５は、列方向に向かい合う２つのセルでそれぞれ一体的に形成し、メタル配線でそれぞれのｎ＋拡散層５に接続してメモリアレイの各列に沿ったドレイン配線１２−１（Ｄ１）、１２−２（Ｄ２）（これらをビット線と称す）を構成する。又、メモリセルトランジスタＴｒ２のソースＳのメタル配線は行方向で隣に配置されたセル同士をそれぞれ接続し、各行に沿ったソース配線１３−１（Ｓ１）、１３−２（Ｓ２）（これらをソース線と称す）を構成する。又、セレクトゲートＳＧ及びコントロールゲートＣＧは、それぞれ行方向で隣に配置されたセル同士を接続し、各行に沿ったセレクトゲート７−１（ＳＧ１）、７−２（ＳＧ２）（これらをセレクトゲート線と称す）、コントロールゲート１５−１（ＣＧ１）、１５−２（ＣＧ２）（これらをコントロールゲート線と称す）とする。
【００３９】
さらに、同一行内の隣に配置されたＥＥＰＲＯＭセル同士は、キャパシタの下部電極を構成するｎ−ｗｅｌｌ１及びｎ＋拡散層２をそれぞれ一体的に形成してレイアウト面積の削減を図っている。
上述の基本メモリアレイを複数組マトリクス状に設けて、必要な容量のメモリを構成する。
【００４０】
図４は、図３に示したメモリアレイの等価回路図である。
図３の構造図に示した左上のＥＥＰＲＯＭセルがＣｅｌｌ１、右上のＥＥＰＲＯＭセルがＣｅｌｌ２、左下のＥＥＰＲＯＭセルがＣｅｌｌ３、右下のＥＥＰＲＯＭセルがＣｅｌｌ４に相当する。又、前述の様に、Ｃｅｌｌ１とＣｅｌｌ２のコントロールゲートＣＧ１、セレクトゲートＳＧ１、ソースＳ１は、それぞれ接続されている。又、Ｃｅｌｌ３とＣｅｌｌ４のコントロールゲートＣＧ２、セレクトゲートＳＧ２、ソースＳ２は、それぞれ接続されている。さらに、Ｃｅｌｌ１とＣｅｌｌ３のドレインＤ１は、それぞれ接続されており、Ｃｅｌｌ２とＣｅｌｌ４のドレインＤ２は、それぞれ接続されている。
【００４１】
次に、図３と図４に示したメモリアレイの動作を表３に示す。表３では、書き込み動作、消去動作、読み出し動作のそれぞれにおいて、ＳＧ１、ＳＧ２、ＣＧ１、ＣＧ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２の各ノードに所定の一組の電圧を印加した状態を示している。なお、各セルの斜線を引いてある部分が、該当するセルの３端子に印加される電圧である。
【００４２】
【表３】
2007335718.tif 000005
【００４３】
表３に示した例では、書き込み動作時には、ＳＧ１＝ＣＧ１＝５Ｖ、Ｄ１＝３Ｖ、Ｓ１＝０Ｖ、ＳＧ２＝ＣＧ２＝Ｄ２＝Ｓ２＝０Ｖとなる様に電圧を印加する事で、選択されたＣｅｌｌ１に対してはＳＧ１＝ＣＧ１＝５Ｖ、Ｄ１＝３Ｖ、Ｓ１＝０Ｖの電圧が印加されるため、前述の通り電子注入状態となって書き込みが行われるが、他のＣｅｌｌ２〜４は注入条件が満たされず、電子注入は起こらない。例えば、Ｃｅｌｌ２に対しては、ＳＧ１＝ＣＧ１＝５Ｖ、Ｓ２＝Ｄ２＝０Ｖが印加されるため、電子注入が起こらずに書き込みが行われない。
【００４４】
ここで、例えば、ＳＧ１＝ＣＧ１＝５Ｖ、Ｄ１＝Ｓ１＝０Ｖ、ＣＧ２＝０Ｖ、Ｄ２＝３Ｖ、Ｓ２＝０Ｖと印加電圧を変化させると、Ｃｅｌｌ２のみが選択され、電子注入状態となって書き込みが行われる。この場合には、他のＣｅｌｌ１、３、４は注入条件が満たされず、電子注入は起きない。同様に、各電極に印加する電圧を制御する事によって、Ｃｅｌｌ３のみ、Ｃｅｌｌ４のみにも選択的に書き込みを行う事が出来る。
【００４５】
又、消去動作時は、表３に記載の様にＳＧ１＝ＣＧ１＝Ｄ１＝０Ｖ、Ｓ１＝７Ｖ、ＳＧ２＝ＣＧ２＝Ｄ２＝０Ｖ、Ｓ２＝ｏｐｅｎ（電気的にフローティング状態）とした場合、Ｃｅｌｌ１とＣｅｌｌ２については前述の通り電子放出状態になり消去されるが、他のＣｅｌｌ３とＣｅｌｌ４については消去条件が満たされず、消去されない。なお、Ｓ２＝０Ｖでも良い。
【００４６】
又、読み出し動作時は、Ｃｅｌｌ１が過剰消去されているものとして、表３に記載の様にＳＧ１＝３Ｖ、ＣＧ１＝０Ｖ、Ｄ１＝０．５Ｖ、Ｓ１＝ＳＧ２＝ＣＧ２＝Ｓ２＝０Ｖ、Ｄ２＝ｏｐｅｎ（電気的にフローティング状態）とした場合、Ｃｅｌｌ１のみが選択されて読み出される。一方、Ｃｅｌｌ１が過剰消去されていない場合には、ＣＧ１＝３Ｖの条件が必要となる。
読み出し動作時においても、各電極に印加される電圧を制御する事によって、Ｃｅｌｌ１〜４の内の１つのセルに対して選択的に読み出しを行う事が可能である。
なお、前述の通り、各電極に印加する電圧は例で述べた電圧のみに限定されるものではない。
【００４７】
次に、図５を参照して本発明に係るＥＥＰＲＯＭセルの第二の適用例について説明する。
図５は、本発明のＥＥＰＲＯＭセルを用いたメモリアレイの第二の適用例を示す構造図である。この例においても、本来は複数のＥＥＰＲＯＭセルを配置するが、説明を簡単にするために４ビット構成としている。
本適用例では、第一の適用例に示したメモリアレイと同じＥＥＰＲＯＭセルの配置として、ソース線の接続のみが変更されている。具体的には、メモリアレイの各列に沿ったメタル配線であるソース線１３−１、１３−２が、同一の列に配置されているＥＥＰＲＯＭセルのソース同士を接続している。
【００４８】
図６は、図５に示したメモリアレイの等価回路図である。
前述の通り、本等価回路図において第一の適用例から変更されている点は、ソース線Ｓ１がＣｅｌｌ１とＣｅｌｌ３のソース同士を接続し、ソース線Ｓ２がＣｅｌｌ２とＣｅｌｌ４のソース同士を接続している点である。
【００４９】
次に、図５と図６に示したメモリアレイの動作を表４に示す。
【００５０】
【表４】
2007335718.tif 000006
【００５１】
表４に示した例では、書き込み動作時と読み出し動作時は、前述の適用例１の動作と同一である。
消去動作時は、表４に記載の様にＳＧ１＝ＣＧ１＝Ｄ１＝Ｄ２＝Ｓ２＝０Ｖ、Ｓ１＝７Ｖ、ＳＧ２＝ＣＧ２＝５Ｖとすることで、Ｃｅｌｌ１に対しては消去条件が満たされるが、Ｃｅｌｌ３に対してはＣＧ２＝５Ｖ、Ｓ１＝７Ｖであるため、フローティングゲートＦＧが約３Ｖになるので、フローティングゲート−ソース間の電位差が４Ｖとなり、消去までは至らない。又、Ｃｅｌｌ２とＣｅｌｌ４に対しては消去条件を満たさない。そのため、Ｃｅｌｌ１のみを選択的に消去する事が出来る。
すなわち、ソースに７Ｖ、ドレインに０Ｖが印加されるにも関わらず消去を希望しないセルの場合には、そのセルに接続されるセレクトゲートとコントロールゲートに５Ｖを印加しておく事で、データを保持する事が出来る。
【００５２】
次に、図７を参照して本発明に係るＥＥＰＲＯＭセルの変形例について説明する。
図７は、酸化膜の信頼性を向上させたＥＥＰＲＯＭセルの構造図である。図１と異なるのは、フローティングゲートを構成するポリシリコンゲート７３の角部が、ｎ−ｗｅｌｌ１上に位置する様に形成されている点である。
この様な配置を行う事によって、ポリシリコンゲート７３の４つの角部及び上下方向と左方向のエッジが薄い酸化膜の上に配置されず、厚い酸化膜である素子分離用のフィールド酸化膜の上に配置されるため、ポリシリコンゲート７３の角部及びエッジに電界が集中して薄い酸化膜が破壊される現象を防ぐ効果があり、酸化膜の信頼性を向上出来る。
【００５３】
次に、本発明に係る上述のＥＥＰＲＯＭセルの製造方法を説明する。
図８は、本発明に係るＥＥＰＲＯＭセルの製造工程図である。図中に示す構成要素において、図１と同一の要素に関しては同一の符号を付す。
まず、図８（ａ）に示すように、ｐ型のシリコン基板０上に図示しないマスクＰＥＰ（Photo Engraving Process）工程を経てレジストをパターンニングし、イオンインプランテーション等によってキャパシタの下部電極となるｎ−ｗｅｌｌ１領域を形成する。
【００５４】
次に、図８（ｂ）に示すように、素子分離用のフィールド酸化膜１６を形成し、次に、図示している断面図には現れないセレクトトランジスタＴｒ１のゲート部８及びメモリセルトランジスタＴｒ２のゲート部９及びキャパシタ部１４となる薄い酸化膜１７を形成する。その後、メモリセルトランジスタＴｒ２のゲート及びキャパシタＣｐの上部電極であってフローティングゲートＦＧとなるポリシリコンゲート３を形成する。又、図示している断面図には現れないが、この工程により、セレクトトランジスタＴｒ１のセレクトゲートＳＧとなるポリシリコンゲート４も形成される。
【００５５】
次に、図８（ｃ）に示すように、ｎ型の不純物（例えば砒素等）をイオンインプランテーション１５により注入し、その後熱を加えてｎ−ｗｅｌｌ１領域中にｎ＋拡散層２を形成する。このｎ＋拡散層２は、ｎ−ｗｅｌｌ１への接続領域となる。又、図示している断面図には現れないが、この工程により、セレクトトランジスタＴｒ１のドレインＤとなるｎ＋拡散層５及びメモリセルトランジスタＴｒ２のソースＳとなるｎ＋拡散層７及びそれぞれのトランジスタの接続部となるｎ＋拡散層６も同時に形成される。
【００５６】
次に、図８（ｄ）に示すように、第一層間絶縁膜１８を形成し、図示しないマスクとレジストによりｎ＋拡散層２の上の第一層間絶縁膜１８に選択的にコンタクト１１を形成するためのコンタクトホールが開けられる。図示している断面図には現れないが、この工程により、メモリセルトランジスタＴｒ２のソースＳとなるｎ＋拡散層７の上の第一層間絶縁膜１８にも同時にコンタクト１１を形成するためのコンタクトホールが開けられる。
【００５７】
次に、図８（ｅ）に示すように、配線用の第一層メタル配線１５（Ａｌ或いはＣｕ等）が、コンタクト１１を通してｎ＋拡散層２に接続され、必要な領域に形成される。図示している断面図には現れないが、この工程により、メモリセルトランジスタＴｒ２のソースＳに接続される第一層メタル配線１３も同時に形成される。
【００５８】
次に、図８（ｆ）に示すように、さらに第二層間絶縁膜１９を形成し、図示している断面図には現れないコンタクト１０を形成するためのコンタクトホールが、メモリセルトランジスタＴｒ２のドレインＤとなるｎ＋拡散層５の上の第二層間絶縁膜１９に開けられる。そして、第二層メタル配線１２が、そのコンタクトホールを通してｎ＋拡散層５に接続されて必要な領域に形成される。
このように、本発明に係るＥＥＰＲＯＭの製造には特殊な工程が必要なく、ロジックＩＣの製造に標準的に用いられる１層ポリシリコンのＣＭＯＳプロセスを用いて実現できる。
【００５９】
なお、本ＥＥＰＲＯＭセルは、ｎ−ｗｅｌｌ１及びｎ＋拡散層２で構成されるキャパシタＣｐの下部電極をコントロールゲートＣＧとして使用しており、通常の状態ではキャパシタ部１０の直下のｎ−ｗｅｌｌ１領域がAccumulation領域で動作をするが、ｎ−ｗｅｌｌ１の不純物濃度が薄い場合には、Depletion領域で動作することもある。
【００６０】
Depletion領域で動作する場合には、キャパシタＣｐの周波数応答特性が悪化するので、高速動作が必要な場合は、前述の図８（ｂ）の工程で、このｎ−ｗｅｌｌ１の領域に低濃度のｎ型不純物（例えばＡｓ等）をインプランテーションによって注入すれば、どの状況においても十分なAccumulation領域で動作を行なわせることが出来る。しかも、標準製造工程に対してインプランテーション工程を１工程追加するだけなので、歩留の悪化や工程増による価格高にはならない。
【００６１】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、ｎ型半導体基板を用いて本ＥＥＰＲＯＭを構成しても良い。また、ゲート材料としてタングステンシリサイド等の低抵抗の材料を用いても良い。
【産業上の利用可能性】
【００６２】
本発明は、不揮発性メモリに用いて好適である。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る不揮発性メモリのメモリセルであるＥＥＰＲＯＭセルの構造図である。
【図２】同上のＥＥＰＲＯＭセルに用いられているセレクトトランジスタＴｒ１とメモリセルトランジスタＴｒ２のゲート電圧−ドレイン電流特性図（ドレイン電圧一定）である。
【図３】本発明のＥＥＰＲＯＭセルをマトリックス状に並べて構成したメモリアレイの第一の適用例を示す構造図である。
【図４】同上のメモリアレイの等価回路図である。
【図５】本発明のＥＥＰＲＯＭセルを用いたメモリアレイの第二の適用例を示す構造図である。
【図６】同上のメモリアレイの等価回路図である。
【図７】酸化膜の信頼性を向上させたＥＥＰＲＯＭセルの構造図である。
【図８】本発明に係るＥＥＰＲＯＭセルの製造工程図である。
【符号の説明】
【００６４】
０  ｐ型半導体基板、１  ｎ型ウェル、２  ｎ＋拡散層、３  ポリシリコンゲート、４  ポリシリコンゲート、５  ｎ+拡散層、６  ｎ＋拡散層、７  ｎ＋拡散層、８  ゲート部８、９  ゲート部、１０  コンタクト、１１  コンタクト、１２  第二層メタル配線、１３  第一層メタル配線、１４  キャパシタ部、１５  第一層メタル配線、１６  素子分離用のフィールド酸化膜、１７  薄い酸化膜１７、１８  第一層間絶縁膜、１９  第二層間絶縁膜、Ｔｒ１  セレクトトランジスタ、Ｔｒ２  メモリセルトランジスタ、Ｄ  ドレイン、Ｓ  ソース、ＳＧ  セレクトゲート、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、Ｃｐ  キャパシタ
【図１】
2007335718.tif 000007
【図２】
2007335718.tif 000008
【図３】
2007335718.tif 000009
【図４】
2007335718.tif 000010
【図５】
2007335718.tif 000011
【図６】
2007335718.tif 000012
【図７】
2007335718.tif 000013
【図８】
2007335718.tif 000014