(57)【要約】【課題】基板上のスペース（面積）の有効利用により素子自体の小型化を図りながら、過電圧の印加（ＥＳＤやサージ電圧等）に対する耐性についてもこれを高く維持することのできるダイオードを提供する。【解決手段】保護回路素子としてのダイオードにおいて、アノード領域１ａ同士およびカソード領域１ｂ同士を、これら各領域上にそれぞれ領域内に収まるような態様で配設された配線２ａおよび２ｂと、該配線２ａおよび２ｂのコンタクトホールＣＴ２を介した上層配線である配線３ａおよび３ｂとによって、それぞれ電気的に接続する。またここで、配線３ａおよび３ｂは、互い違いの櫛歯配線対によって構成されており、これによって、アノード領域１ａおよびカソード領域１ｂを各別に並列接続させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に、互いに異なる導電型からなる複数のアノード領域および複数のカソード領域が、これら領域間の境界においてｐｎ接合を形成する態様で交互に並設されて構成されるダイオードにおいて、
前記複数のアノード領域同士および前記複数のカソード領域同士は、これら各領域上にそれぞれ領域内に収まるような態様で配設された第１の配線と、該第１の配線のコンタクトホールを介した上層配線である第２の配線とによって、各々電気的に接続されてなる
ことを特徴とするダイオード。
【請求項２】
当該ダイオードは、保護対象とする回路もしくは回路素子に対して過電圧が印加された時、該保護対象を保護すべくブレイクダウンする保護回路素子である
請求項１に記載のダイオード。
【請求項３】
前記アノード領域および前記カソード領域は、これら領域による前記ｐｎ接合が等間隔になる態様で配設されてなる
請求項１または２に記載のダイオード。
【請求項４】
前記半導体基板の表面にあって、前記交互に並設されたアノード領域およびカソード領域が充填されてなる素子領域は、電流方向の幅をＸ、電流方向に直交する方向の幅をＹとする矩形領域であり、比率「Ｘ／Ｙ」が、「０．５〜２．０」内に設定されてなる
請求項２または３に記載のダイオード。
【請求項５】
前記アノード領域および前記カソード領域は共に、前記半導体基板に対して、導電型不純物が添加、拡散されるかたちで形成された拡散層からなる
請求項１〜４のいずれか一項に記載のダイオード。
【請求項６】
前記アノード領域および前記カソード領域は、それぞれストライプ形状の平面構造を有して交互に並設されてなる
請求項１〜５のいずれか一項に記載のダイオード。
【請求項７】
前記アノード領域および前記カソード領域は、格子状の平面配置をとり、該格子の縦列および横列についてそれぞれ交互に配置されてなる
請求項１〜５のいずれか一項に記載のダイオード。
【請求項８】
前記第２の配線は、前記複数のアノード領域同士を電気的に接続する櫛歯配線と前記複数のカソード領域同士を電気的に接続する櫛歯配線とからなる互い違いの櫛歯配線対によって構成される
請求項６または７に記載のダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、印加電圧の方向（順方向および逆方向）の別に非対称の電気特性を示すダイオード（二端子素子）に関し、詳しくは、過電圧印加時において回路もしくは回路素子を保護する保護回路素子として用いて有益なダイオードに関する。
【背景技術】
【０００２】
従来、この種のダイオードとしては、例えば特許文献１に開示されたものが知られている。以下、図６および図７を参照して、この種のダイオードの一例についてその概要を説明する。
【０００３】
図６は、この種のダイオードが採用される回路の一例について、その概略構成を模式的に示す回路図である。
同図６に示されるように、当該ダイオードＤは、この回路においては、例えばロジック回路Ｌの電源ユニットＰ側に対して、逆方向に接続されて用いられる。すなわち、例えば作業者が誤って触れてしまうことなどに起因したＥＳＤ（静電気放電）やサージ電圧により、所定値（降伏電圧）以上の電圧がロジック回路Ｌの電源供給路に対して印加されたときには、当該ダイオードＤが降伏（ブレイクダウン）して、ロジック回路Ｌを保護する。このように、この回路においては、当該ダイオードＤにより、上記ロジック回路Ｌが、過電圧の印加（ＥＳＤやサージ電圧等）から保護されている。
【０００４】
また、図７は、当該ダイオードＤの概略構成を模式的に示す平面図である。
同図７に示されるように、このダイオードは、大きくは、半導体基板１０（例えばｐ型）の表面において同基板１０との間にｐｎ接合を形成するストライプ状（短冊状）の拡散層１１（例えばｎ型）を有して構成されており、この上には、さらに導電性の配線１２が設けられている。具体的には、これら拡散層１１および配線１２は、コンタクトホールＣＴを介して電気的に接続されている。また、配線１２は、拡散層１１から電流（あるいは電位）を引き出すべく、該拡散層１１をその延伸方向に横断通過する態様で設けられている。すなわち、このダイオードにおいては、基板１０の表面に形成されたｐｎ接合によって、所要の耐圧が確保されるとともに、拡散層１１の上に設けられた上記配線１２によって、このｐｎ接合に対する過電圧の印加に基づく電流が、すなわち該ｐｎ接合の降伏に伴う降伏電流が取り出されるようになっている。
【特許文献１】特許第２９８２４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、このような保護回路素子用のダイオードにおいて、ＥＳＤ（静電気放電）等に対する大きな耐圧（もしくは耐量）を確保しようとすれば、より大きなｐｎ接合の接合面積（もしくは接合長）が必要になる。そこで従来、基板上に複数の拡散層（ｐｎ接合）を形成し、これら拡散層同士を電気的に並列に接続させることで、これら拡散層により形成されるｐｎ接合の総和として、大きな接合面積を得るようにしている。一般に、ｐｎ接合の接合長を「２００００〜３００００（μｍ）」程度確保することができれば、保護回路素子にとって実用上必要になる「１５（ｋＶ）」以上の耐量（ＥＳＤ耐量）が得られるようになる。
【０００６】
このように、基板上に形成した複数の拡散層同士を電気的に並列に接続させることで、ＥＳＤ等に対する大きな耐圧（もしくは耐量）を確保することは可能である。しかしながら、基板上のスペース（面積）は限られており、基板上に形成することのできる拡散層（ｐｎ接合）の数にも限界がある。したがって、必要な耐圧（耐量）をより確実に確保するためには、基板上のスペースを有効に利用することが重要になってくる。また、必要な耐圧（耐量）に対して基板上のスペースを十分に確保することができた場合であっても、基板上のスペースを有効に利用することができなければ、結局、素子自体の大型化が避けられないものとなる。
【０００７】
この発明は、こうした実情に鑑みてなされたものであり、基板上のスペース（面積）の有効利用により素子自体の小型化を図りながら、過電圧の印加（ＥＳＤやサージ電圧等）に対する耐性についてもこれを高く維持することのできるダイオードを提供することを目的とする。
【課題を解決するための手段】
【０００８】
こうした目的を達成するため、請求項１に記載の発明では、半導体基板の表面に、互いに異なる導電型からなる複数のアノード領域および複数のカソード領域が、これら領域間の境界においてｐｎ接合を形成する態様で交互に並設されて構成されるダイオードとして、前記複数のアノード領域同士および前記複数のカソード領域同士を、これら各領域上にそれぞれ領域内に収まるような態様で配設された第１の配線と、該第１の配線のコンタクトホールを介した上層配線である第２の配線とによって、それぞれ電気的に接続した構造とした。
【０００９】
このように、例えばアルミニウム等からなる第１の配線を、アノード領域およびカソード領域の各々の上にそれぞれ領域内に収まるように配設することで、配線のみからなるデッドスペース（基板上のアノード領域およびカソード領域のいずれも存在しない領域に対して直接配線が配設されたスペース）は低減する。したがって、このスペースを利用してさらにｐｎ接合の接合面積（接合長）を稼ぐことが可能になり、結果として、基板上のスペース（面積）がより効率的に利用されることになる。しかも、上記第１の配線および第２の配線によって、各領域（アノード領域同士およびカソード領域同士）が電気的に接続（並列接続）されることで、前述したように、大きな耐圧（もしくは耐量）が確保されることにもなる。すなわち、このような構造によれば、基板単位面積あたりの耐圧や耐量（ＥＳＤ耐量等）が向上することで、基板上のスペース（面積）の有効利用により素子自体の小型化を図りながら、過電圧の印加（ＥＳＤやサージ電圧等）に対する耐性についても、これが高く維持されるようになる。また、第１の配線の上層配線である上記第２の配線を利用することで、アノード領域やカソード領域から電流（あるいは電位）をグランド等へ引き出すことも容易である。
【００１０】
そして、請求項２に記載の発明によるように、この請求項１に記載のダイオードは、保護対象とする回路もしくは回路素子に対して過電圧が印加された時において該保護対象を保護すべくブレイクダウン（降伏）する保護回路素子（例えば先の図６に示したダイオードＤ）として用いて特に有効である。
【００１１】
また、これら請求項１または２に記載のダイオードにおいて、前記アノード領域および前記カソード領域は、請求項３に記載の発明によるように、これら領域による前記ｐｎ接合が等間隔になる様に配設することが望ましい。
【００１２】
前記保護回路素子等のダイオードとしてこのような構造を採用することとすれば、構造的に均整がとれることで、過電圧の印加（ＥＳＤやサージ電圧等）に伴う当該ダイオードの降伏（ブレイクダウン）が、基板表面においてアノード・カソード領域間にそれぞれ形成される前記ｐｎ接合の全てについて、均一に生じるようになる。そしてこれにより、局所的な降伏に起因する強度低下は抑制され、基板単位面積あたりの耐圧や耐量（ＥＳＤ耐量等）のさらなる向上が図られるようになる。
【００１３】
また、請求項４に記載の発明では、上記請求項２または３に記載のダイオードにおいて、前記半導体基板の表面にあって、前記交互に並設されたアノード領域およびカソード領域が充填されてなる素子領域を、電流方向の幅をＸ、電流方向に直交する方向の幅をＹとする矩形領域に形成し、比率「Ｘ／Ｙ」についてはこれを、「０．５〜２．０」内に設定することとする。
【００１４】
製造の容易性（生産性）や基板面積の効率的な利用を考慮して、一般に、前記アノード領域および前記カソード領域は、矩形の領域（素子領域）に形成される。しかしここで、この素子領域の幅Ｙ（電流方向に直交する方向の幅）を、幅Ｘ（電流方向の幅）に対して小さく設定した場合には、過電圧が印加されたときに、狭い通路を電流が流れることになり、十分な耐圧を確保することが難しい。この請求項４に記載のダイオードは、こうした点に鑑みて発明されたものであり、発明者の実験によると、少なくとも上記比率「Ｘ／Ｙ≧０．５」の領域においては、同比率「Ｘ／Ｙ」を「２．０」以下に設定すれば、保護回路素子にとって実用上必要になる「１５（ｋＶ）」以上の耐量（ＥＳＤ耐量）が得られるようになる（図４参照）。特に、「Ｘ／Ｙ」を「１」に設定したときには、最大（ピーク）の耐量を得ることができた。
【００１５】
また、請求項５に記載の発明では、前記アノード領域および前記カソード領域をいずれも、前記半導体基板に対して、導電型不純物が添加、拡散されるかたちで形成された拡散層からなるものとする。
【００１６】
基板自体を前記アノード領域もしくは前記カソード領域として利用することも可能であるが、この場合、基板の特性（性質）や、同基板を共有する他の素子との関係によっては、当該ダイオードの設計に種々の制約を受けることも懸念される。この点、請求項５に記載のダイオードのように、これら各領域を拡散層で形成することとすれば、これら各領域のレイアウト（配置）や不純物濃度等についても、これを高い自由度で設計することが可能になる。
【００１７】
また、限られた基板面積にあって、効率的にｐｎ接合の接合面積（もしくは接合長）を確保するためには、請求項６に記載の発明によるように、
・上記請求項１〜５のいずれか一項に記載のダイオードにおいて、前記アノード領域および前記カソード領域が、それぞれストライプ形状の平面構造を有して交互に並設された構造。
あるいは請求項７に記載の発明によるように、
・上記請求項１〜５のいずれか一項に記載のダイオードにおいて、前記アノード領域および前記カソード領域が、格子状の平面配置をとり、該格子の縦列および横列についてそれぞれ交互に配置された構造。
等々の構造を採用することが有益である。
【００１８】
また、これら請求項６または７に記載の構造を採用する場合には、前記第２の配線についてもこれを、請求項８に記載の発明によるように、前記複数のアノード領域同士を電気的に接続する櫛歯配線と前記複数のカソード領域同士を電気的に接続する櫛歯配線とからなる互い違いの櫛歯配線対によって構成されるものとすることが有効であり、こうすることで、前記アノード領域および前記カソード領域を各別に並列接続させることが容易になる。
【発明を実施するための最良の形態】
【００１９】
以下、図１〜図４を参照して、この発明に係るダイオードを具体化した一実施の形態について説明する。なお、この実施の形態のダイオードも、先の図７に例示したダイオードと同様、保護対象とする回路もしくは回路素子（例えばロジック回路）に対して過電圧が印加された時、該保護対象を保護すべくブレイクダウンする保護回路素子であり、例えば先の図６に例示した回路構成の回路などに保護回路素子（ダイオードＤ）として採用されるものである。ただしここでは、図１に示すような構造を採用することで、基板上のスペース（面積）の有効利用により素子自体の小型化を図りながら、前述した過電圧の印加（ＥＳＤやサージ電圧等）に対する耐性についても、これを高く維持するようにしている。
【００２０】
はじめに、図１および図２を参照して、このダイオードの構造についてその概要を説明する。なお、図１（ａ）は、このダイオードの平面構造の概要を模式的に示す平面図、図１（ｂ）は、図１（ａ）中の領域Ｂを拡大して示す平面図である。また、図２は、素子領域Ａの一部を拡大して、アノード領域上およびカソード領域上に配設される配線（第１の配線）の配設態様を模式的に示す平面図である。
【００２１】
図１（ａ）および（ｂ）に示されるように、このダイオードは、大きくは、半導体基板１の表面、特にその素子領域Ａ（矩形領域）に、互いに異なる導電型からなるストライプ状（短冊状）のアノード領域１ａ（ｐ型）およびカソード領域１ｂ（ｎ型）が、これら領域間の境界においてｐｎ接合を形成する態様で交互に並設されて構成されている。より具体的には、これらアノード領域１ａおよびカソード領域１ｂは、上記ｐｎ接合が等間隔になる態様で配設されている。そして、これらアノード領域１ａ上およびカソード領域１ｂ上にはさらに、例えばアルミニウムからなる配線２ａおよび２ｂ（第１の配線）が、図２に示されるように、これら領域と同一の方向に延伸されたストライプ形状をなして、各領域内にきっちり収まるような態様で配設されている。またこの上には、層間絶縁膜、そして各領域内に位置するコンタクトホールＣＴ２を介して、上記配線２ａおよび２ｂの上層配線が、すなわち例えばアルミニウムからなる配線３ａおよび３ｂ（第２の配線）が、上記アノード領域１ａ同士を電気的に接続する櫛歯配線（配線３ａ）と上記カソード領域１ｂ同士を電気的に接続する櫛歯配線（配線３ｂ）とからなる互い違いの櫛歯配線対として配設されている。このように、この実施の形態においては、上記アノード領域１ａ同士およびカソード領域１ｂ同士が、上記配線２ａおよび２ｂ、並びに配線３ａおよび３ｂによって、各々電気的に接続されている。なお、例えば先の図６に例示した回路構成の回路にこのダイオードが採用される場合には、上記配線３ａ（アノード端子に相当）がグランドへ、また上記配線３ｂ（カソード端子に相当）がロジック回路Ｌ（および電源ユニットＰ）へ、それぞれ接続されることになる。
【００２２】
次に、図３を参照して、このダイオードの断面構造について詳述する。なお、図３は、図１（ｂ）中のＣ−Ｃ'線に沿った断面図である。
同図３に示されるように、このダイオードにおいては、例えばｐ型のシリコンからなる基板１の表面に対して、所定の導電型不純物が添加、拡散されることによって、上記ｐ型のアノード領域１ａおよびｎ型のカソード領域１ｂが、いわゆる拡散層として形成されている。また、これら領域１ａおよび１ｂの境界にはｐｎ接合が形成されるとともに、基板表面付近には、各領域とオーミックコンタクトを形成するための高濃度の不純物領域１ｃおよび１ｄ（コンタクト拡散層）や、素子分離用のＬＯＣＯＳ膜（フィールド酸化膜）２ｃが設けられている。そしてこの上には、例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等からなる層間絶縁膜２ｄ、並びにこの層間絶縁膜２ｄに形成されたコンタクトホールＣＴ１を介して、例えばアルミニウムからなる配線２ａおよび２ｂ（第１の配線）が形成されている。さらにこの上には、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）等からなる層間絶縁膜３ｃ、並びにこの層間絶縁膜３ｃに形成されたコンタクトホールＣＴ２を介して、例えばアルミニウムからなる配線３ａおよび３ｂ（第２の配線）が形成されている。すなわち、この実施の形態においては、１つのダイオード（厳密に言えば、並列接続された複数のアノード・カソード領域からなる１つのダイオード）が、このような積層構造によって形成されている。
【００２３】
さて次は、図４に、発明者による実験結果を実測データとして示し、このダイオードの耐圧・耐量特性（耐性）について説明する。なおここで、図４の横軸である「Ｘ／Ｙ」は、先の図１（ａ）に示したアノード領域１ａおよびカソード領域１ｂが充填されてなる矩形の素子領域Ａについて、電流方向の幅を「Ｘ（図１（ａ）中の寸法Ｘ）」、該電流方向に直交する方向の幅を「Ｙ（図１（ａ）中の寸法Ｙ）」、と表したときの比率である。発明者は、この比率「Ｘ／Ｙ」を「０．５」から除々に大きくしていくことによって、保護回路素子にとって実用上必要になる「１５（ｋＶ）」以上の耐量（ＥＳＤ耐量）の得られる限界（最大）の値（臨界値）を求めた。
【００２４】
同図４に示されるように、「Ｘ／Ｙ」が「１」のときに最大の耐性（ＥＳＤ耐量）が得られ、これ以降は「Ｘ／Ｙ」が大きくなるにつれて耐量（ＥＳＤ耐量）が低下していく。そして、「Ｘ／Ｙ」が「２．０」を超えるまでは、「１５（ｋＶ）」以上の耐量が得られることが分かった。すなわち、この比率「Ｘ／Ｙ」が、「０．５〜２．０」内（換言すれば、同範囲のいずれかの値）に設定されていれば、少なくとも「１５（ｋＶ）」の耐量（ＥＳＤ耐量）は確保することができる。また、当該ダイオードを製造する際に、必要とされる耐性（ＥＳＤ耐量）に基づいて、上記比率「Ｘ／Ｙ」を設定するようにすれば、この比率「Ｘ／Ｙ」の設定を通じて、所望とされる耐性の確保などについても、これをより容易且つ確実に行うことが可能になる。
【００２５】
以上説明したように、この実施の形態に係るダイオードによれば、以下のような優れた効果が得られるようになる。
（１）アノード領域１ａ同士およびカソード領域１ｂ同士を、これら各領域上にそれぞれ領域内に収まるような態様で配設された配線２ａおよび２ｂ（第１の配線）と、該配線２ａおよび２ｂのコンタクトホールＣＴ２を介した上層配線である配線３ａおよび３ｂ（第２の配線）とによって、それぞれ電気的に接続するようにした。これにより、配線のみからなるデッドスペースが低減し、このスペースを利用してさらにｐｎ接合の接合面積（接合長）を稼ぐことが可能になる。しかも、上記配線２ａおよび２ｂ、並びに配線３ａおよび３ｂによって、各領域（アノード領域１ａ同士およびカソード領域１ｂ同士）が電気的に接続（並列接続）されることで、大きな耐圧（もしくは耐量）が確保されることにもなる。すなわち、この実施の形態に係るダイオードによれば、基板上のスペース（面積）の有効利用により素子自体の小型化を図りながら、過電圧の印加（ＥＳＤやサージ電圧等）に対する耐性についても、これが高く維持されるようになる。
【００２６】
（２）また、配線２ａおよび２ｂの上層配線である配線３ａおよび３ｂを利用することで、アノード領域１ａやカソード領域１ｂから電流（あるいは電位）をグランド等へ引き出すことも容易である。
【００２７】
（３）当該ダイオードを、保護対象とする回路もしくは回路素子（例えばロジック回路）に対して過電圧が印加された時、該保護対象を保護すべくブレイクダウンする保護回路素子として採用した。これにより、小型で且つ高耐圧の回路保護が好適に実現されるようになる。
【００２８】
（４）アノード領域１ａおよびカソード領域１ｂが充填された素子領域Ａを、図１（ａ）に示すように、電流方向の幅をＸ、電流方向に直交する方向の幅をＹとする矩形領域に形成し、比率「Ｘ／Ｙ」についてはこれを、「０．５〜２．０」内（換言すれば、同範囲のいずれかの値）に設定することとした。これにより、少なくとも保護回路素子にとって実用上必要になる「１５（ｋＶ）」の耐量（ＥＳＤ耐量）は得られるようになる（図４参照）。
【００２９】
（５）また、当該ダイオードを製造する際に、必要とされる耐性（ＥＳＤ耐量）に基づいて、上記比率「Ｘ／Ｙ」を設定するようにすれば、この比率「Ｘ／Ｙ」の設定を通じて、所望とされる耐性の確保などについても、これを、より容易且つ確実に行うことが可能になる。
【００３０】
（６）アノード領域１ａおよびカソード領域１ｂをいずれも、半導体基板１に対して、導電型不純物が添加、拡散されるかたちで形成された拡散層からなるものとした。これにより、これら各領域のレイアウト（配置）や不純物濃度等についても、これを高い自由度で設計することが可能になる。
【００３１】
（７）アノード領域１ａおよびカソード領域１ｂのレイアウト（配置）として、これら領域が、それぞれストライプ形状の平面構造を有して交互に並設された配置を採用した。これにより、このダイオードにおいては、限られた基板面積にあっても、効率的にｐｎ接合の接合面積（もしくは接合長）が確保されている。
【００３２】
（８）さらに、配線２ａおよび２ｂの上層配線（第２の配線）を、図１（ａ）に示したように、櫛歯配線３ａと櫛歯配線３ｂとからなる互い違いの櫛歯配線対によって構成されるものとしたことで、上記アノード領域１ａおよびカソード領域１ｂについても、これを容易に各別に並列接続させることができた。
【００３３】
なお、上記実施の形態は、以下のように変更して実施してもよい。
・アノード領域１ａおよびカソード領域１ｂのレイアウト（配置）は、これら領域間の境界にｐｎ接合を形成する態様で交互に並設されている限りにおいて任意である。すなわち、例えば図５に示すように、これらアノード領域１ａおよびカソード領域１ｂが、格子状の平面配置をとり、該格子の縦列および横列についてそれぞれ交互に配置された構造であっても、前記（７）の効果と同様の効果（あるいはその以上の効果）が得られるようになる。ただしこの場合は、互い違いの櫛歯配線対からなる上記配線３ａおよび３ｂ（第２の配線）が、斜め方向に延伸するレイアウト（配置）になる。
【００３４】
・また、素子領域Ａ（図１（ａ））が矩形領域であることも必須ではないため、円弧ストライプ形状もしくは円ストライプ形状なども、上記アノード領域１ａやカソード領域１ｂの形状として採用可能である。
【００３５】
・また、これらアノード領域１ａおよびカソード領域１ｂの数についても、これは任意であり、極端なことをいえば、２つずつあれば（共に複数であれば）足りる。
・さらに、上記配線２ａおよび２ｂ（第１の配線）、並びに配線３ａおよび３ｂ（第２の配線）のレイアウト（配置）としても、任意のレイアウトを採用することができる。要は、上記アノード領域１ａおよびカソード領域１ｂを各別に並列接続させることができるものであればよい。
【００３６】
・上記実施の形態においては、当該ダイオードを保護回路素子として用いるようにしたが、このダイオードは、任意の用途に採用することができる。
・上記実施の形態においては、アノード領域１ａおよびカソード領域１ｂをいずれも、拡散層からなるものとしたが、これに限定されることはなく、例えば基板１自体をアノード領域１ａもしくはカソード領域１ｂとして利用することも可能である。
【００３７】
・結局のところ、アノード領域同士およびカソード領域同士が、これら各領域上にそれぞれ領域内に収まるような態様で配設された第１の配線（図２参照）と、該第１の配線のコンタクトホールを介した上層配線である第２の配線とによって、それぞれ電気的に接続された構造であれば、少なくとも所期の目的（前記（１）の効果）は達成されることになる。
【図面の簡単な説明】
【００３８】
【図１】この発明に係るダイオードの一実施の形態について、（ａ）は、該ダイオードの平面構造の概要を示す平面図、（ｂ）は（ａ）中の領域Ｂを拡大して示す平面図。
【図２】素子領域の一部を拡大して、当該ダイオードのアノード領域上およびカソード領域上に配設される配線（第１の配線）の配設態様を模式的に示す平面図。
【図３】図１（ｂ）中のＣ−Ｃ'線に沿った断面図。
【図４】上記ダイオードの耐圧・耐量特性（耐性）について、発明者による実験結果を実測データとして示すグラフ。
【図５】アノード領域およびカソード領域のレイアウト（配置）の変形例を模式的に示す平面図。
【図６】保護回路素子が用いられる回路の一例について、その概略構成を示す回路図。
【図７】従来のダイオードの一例について、その概略構造を模式的に示す平面図。
【符号の説明】
【００３９】
１…半導体基板、１ａ…アノード領域、１ｂ…カソード領域、１ｃ、１ｄ…不純物領域、２ａ、２ｂ…配線、２ｃ…ＬＯＣＯＳ膜（フィールド酸化膜）、２ｄ…層間絶縁膜、３ａ、３ｂ…配線（櫛歯配線）、３ｃ…層間絶縁膜、Ａ…素子領域、ＣＴ１、ＣＴ２…コンタクトホール、Ｄ…ダイオード、Ｌ…ロジック回路、Ｐ…電源ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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