(57)【要約】【課題】  回路の変更または追加に柔軟に対応することを可能としつつ、スタンダードセルとゲートアレイとを混在させる。【解決手段】  半導体チップには、Ｉ／Ｏ部１、ＩＰマクロ部２〜５およびランダムロジック部６が配置され、ランダムロジック部６には、スタンダードセルおよびゲートアレイを混在させて配置するとともに、スタンダードセルとゲートアレイが配置されたランダムロジック領域６の残りのスペースには、ゲートアレイからなる基本セルを敷き詰めて配置する【選択図】      図１
2007081270.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上のランダムロジック領域の一部に配置されたスタンダードセルと、
前記ランダムロジック領域の一部に配置されたゲートアレイと、
前記スタンダードセルと前記ゲートアレイが配置されたランダムロジック領域の残りのスペースに敷き詰められたゲートアレイからなる基本セルとを備えることを特徴とする半導体装置。
【請求項２】
前記スタンダードセルはフリップフロップのみから構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記スタンダードセルは、前記ゲートアレイに電源を供給するセル列方向の電源配線から電源供給が共通に行われることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記スタンダードセルの高さは、前記基本セルの高さの整数倍であることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
スタンダードセルとゲートアレイが配置されたランダムロジック領域の残りのスペースに基本セルを敷き詰めるステップと、
前記基本セルが敷き詰められた領域で前記ゲートアレイの追加または変更に対応するステップと、
前記スタンダードセルを前記ゲートアレイに変更し、前記基本セルが敷き詰められた領域で前記スタンダードセルの追加または変更に対応するステップとを備えることを特徴とする集積回路の設計方法。
【請求項６】
スタンダードセルとゲートアレイが配置されたランダムロジック領域の残りのスペースに基本セルを敷き詰めるステップと、
前記ランダムロジック領域に新たなスタンダードセルを配置するステップと、
前記新たなスタンダードセルが配置された後に、前記ゲートアレイの再配置を行うステップとを備えることを特徴とする集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および集積回路の設計方法に関し、特に、ランダムロジックのレイアウト設計に適用して好適なものである。
【背景技術】
【０００２】
従来のセミカスタムＩＣでは、ゲートアレイ方式とスタンダードセル方式とがある。ゲートアレイ方式では、基本セルが格子状に配列されたマスターチップを予め作製し、ユーザの要望に応じて基本セル間の金属配線の設計のみを行ってから金属配線の接続を行うことにより、ユーザの要望に沿ったＬＳＩを短期に開発することができる。
一方、スタンダードセル方式では、論理ゲートやフリップフロップなどの論理機能を持つスタンダードセルを用いることにより、ＬＳＩの開発にかかる期間の短縮を図りつつ、回路設計の自由度の向上を図ることができる。
【０００３】
また、例えば、特許文献１には、ランダムロジックについてスタンダードセルを自動配置し、仕様の変更の注文（ＥＣＯ：エンジニアリング・チェンジ・オーダー）に対応するために、スタンダードセル間の隙間にスタンダードセルと同じ高さのゲートアレイの基本セルを自動配置する方法が開示されている。
ここで、スタンダードセル間の隙間に基本セルを配置すると、基本セルの連続した領域が小さくなるため、構成できるセルの種類が制限され、バッファ／ＮＡＮＤ／ＮＯＲ／複合ゲートなどの小規模な論理セル種しか構成できない。このため、フリップフロップをＥＣＯにて追加する場合には、以下のような方法が採られていた。
（１）回路構成に不要な余分のスタンダードセルのフリップフロップを元の回路中に配置する。
（２）自動配置ツールの機能を使うことにより、スタンダードセルのフリップフロップを構成できる下地層やその一部の配線層を含むセルをネットリストとは無関係にランダムロジック部に点在させる。
（３）基本セルを使ってフリップフロップをソフトマクロにて構成して対応する。
【特許文献１】特開平１０−２４２２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した（１）〜（３）の方法では、フリップフロップの個数が大きく変わるような大幅な回路変更には対応できないという問題があった。また、ＩＰ構成が同様な別回路では、下地層を再利用できる可能性がほとんどなく、フリップフロップをＥＣＯにて追加することが困難だった。さらに、素子の微細化に伴ってマスクの作製にかかるコストが増大し、下地工程からの作り直しは機種開発費の増大に繋がることから、少量多品種の機種展開を微細プロセスで行うための障害になるという問題があった。
【０００５】
そこで、本発明の目的は、回路の変更または追加に迅速に対応することを可能としつつ、スタンダードセルとゲートアレイとを混在させることが可能な半導体装置および集積回路の設計方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップ上のランダムロジック領域の一部に配置されたスタンダードセルと、前記ランダムロジック領域の一部に配置されたゲートアレイと、前記スタンダードセルと前記ゲートアレイが配置されたランダムロジック領域の残りのスペースに敷き詰められたゲートアレイからなる基本セルとを備えることを特徴とする。
【０００７】
これにより、標準ロジックのうちの一部のみをスタンダードセルにて構成することが可能となるとともに、その他の標準ロジックはゲートアレイにて構成することができる。このため、基本セルを配線で繋いで論理が構成されるゲートアレイと合わせることで、基本セルが連続して配置される領域の面積を増大させることができ、下地層のマスク変更なしに配線マスクの変更のみで大幅な回路変更にも対応できるようになることから、回路の変更または追加に迅速に対応することが可能となるとともに、ゲートアレイのみで全ての標準ロジックを構成した場合に比べて集積度を向上させることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記スタンダードセルはフリップフロップのみから構成されることを特徴とする。
これにより、フリップフロップのみをスタンダードセルにて構成することが可能となるとともに、その他の標準ロジックはゲートアレイにて構成することができる。このため、基本セルを配線で繋いで論理が構成されるゲートアレイと合わせることで、基本セルが連続して配置される領域の面積を増大させることができ、下地層のマスク変更なしに配線マスクの変更のみで大幅な回路変更にも対応できるようになることから、回路の変更または追加に迅速に対応することが可能となるとともに、ゲートアレイにてフリップフロップを構成した場合に比べて集積度を向上させることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記スタンダードセルは、前記ゲートアレイに電源を供給するセル列方向の電源配線から電源供給が共通に行われることを特徴とする。
これにより、電源配線の引き回しの複雑化を抑制しつつ、スタンダードセルとゲートアレイに電源を供給することが可能となり、レイアウト設計の煩雑化を抑制しつつ、スタンダードセルとゲートアレイとを混在させることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記スタンダードセルの高さは、前記基本セルの高さの整数倍であることを特徴とする。
これにより、スタンダードセルのサイズと基本セルのサイズとを整合させることができ、スタンダードセルと基本セルとの置き換えを効率よく行うことが可能となる。
また、本発明の一態様に係る集積回路の設計方法によれば、スタンダードセルとゲートアレイが配置されたランダムロジック領域の残りのスペースに基本セルを敷き詰めるステップと、前記基本セルが敷き詰められた領域で前記ゲートアレイの追加または変更に対応するステップと、前記スタンダードセルを前記ゲートアレイに変更し、前記基本セルが敷き詰められた領域で前記スタンダードセルの追加または変更に対応するステップとを備えることを特徴とする。
【００１１】
これにより、スタンダードセルの追加または変更だけでは回路変更に対応できない場合においても、下地層のマスク変更なしに配線マスクの変更のみで回路変更に対応することができ、大幅な回路の変更または追加に迅速に対応することが可能となる。
また、本発明の一態様に係る集積回路の設計方法によれば、スタンダードセルとゲートアレイが配置されたランダムロジック領域の残りのスペースに基本セルを敷き詰めるステップと、前記ランダムロジック領域に新たなスタンダードセルを配置するステップと、前記新たなスタンダードセルが配置された後に、前記ゲートアレイの再配置を行うステップとを備えることを特徴とする。
【００１２】
これにより、下地工程のマスクが変更できない時点で大幅な回路変更があった場合においても、そのような回路変更に迅速に対応することが可能となるとともに、下地層を利用する全く別の回路にも対応することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体装置およびその設計方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の概略構成を示す平面図である。
図１において、半導体チップには、Ｉ／Ｏ部１、ＩＰマクロ部２〜５およびランダムロジック部６が配置されている。ここで、ＩＰマクロ部２〜５には、ＤＲＡＭ、ＳＲＡＭまたはＣＰＵなどを配置することができる。また、ランダムロジック部６には、スタンダードセルおよびゲートアレイを混在させて配置するとともに、スタンダードセルとゲートアレイが配置されたランダムロジック領域６の残りのスペースには、ゲートアレイからなる基本セルを敷き詰めて配置することができる。なお、ゲートアレイとは、多数のトランジスタが形成されたウェハより上の配線層のみを結線させて構成されるＡＳＩＣを言う。また、スタンダードセルとは、予め用意されたマクロセルをウェハに配置および配線させて構成されるＡＳＩＣを言う。
【００１４】
図２は、図１のランダムロジック部６の一部の回路構成を示す図である。
図２において、図１のランダムロジック部６にはランダムロジック回路６ａが配置され、ランダムロジック回路６ａには、例えば、論理積回路１１、１７、１８、バッファ１２、論理和回路１３、１９、インバータ１４およびフリップフロップ１５、１６が設けられている。ここで、論理積回路１１、バッファ１２、論理和回路１３およびインバータ１４はそれぞれ単純ゲートを構成し、論理積回路１７、１８および論理和回路１９は複合ゲートを構成している。
【００１５】
図３は、本発明の一実施形態に係る基本セルおよびスタンダードセルの配置方法の一例を示す平面図である。
図３において、図１のランダムロジック部６には、スタンダードセルライブラリ（ゲートアレイからなる基本セルとは異なるトランジスタや阻止を用いたライブラリ）にて構成されるスタンダードセル配置領域２１、２２およびゲートアレイライブラリ（ゲートアレイからなる基本セルを用いたライブラリ）にて構成されるゲートアレイ配置領域２３〜２７が設けられている。そして、スタンダードセル配置領域２１、２２およびゲートアレイ配置領域２３〜２７が配置されたランダムロジック領域６の残りのスペースには、ゲートアレイからなる基本セルが配置された基本セル配置領域２８〜３４が敷き詰められている。
【００１６】
これにより、標準ロジックのうちの一部のみをスタンダードセルにて構成することが可能となるとともに、その他の標準ロジックはゲートアレイにて構成することができる。このため、基本セルを配線で繋いで論理が構成されるゲートアレイと合わせることで、基本セルが連続して配置される領域の面積を増大させることができ、下地層のマスク変更なしに配線マスクの変更のみで大幅な回路変更にも対応できるようになることから、回路の変更または追加に迅速に対応することが可能となるとともに、ゲートアレイのみで全ての標準ロジックを構成した場合に比べて集積度を向上させることができる。
【００１７】
なお、スタンダードセル配置領域２１、２２に配置されるスタンダードセルはフリップフロップのみから構成することができる。これにより、スタンダードセル配置領域２１、２２間の隙間を拡大することができ、基本セル配置領域２８〜３４を合わせたゲートアレイ配置領域２３〜２７を連続させることを可能としつつ面積を拡大することが可能となる。このため、下地層のマスク変更なしに大幅な回路変更にも対応することができ、フリップフロップの個数が大きく変わるようなＥＣＯに短期間で対応することが可能となる。
【００１８】
また、ランダムロジック部６に配置されるフリップフロップをスタンダードセルにて構成することにより、ランダムロジック部６に配置される全ての論理回路をゲートアレイにて構成する場合に比べて、低消費電力化、低雑音化および省面積化を図ることができる。また、一部のモジュールを全てスタンダードセルで構成することを併用することで、回路全体の性能を向上させることができる。
【００１９】
さらに、ランダムロジック部６に配置される全ての論理回路をスタンダードセルにて構成する場合に比べて、下地マスクを有効利用することが可能となり、開発費を削減することが可能となるとともに、少量多品種の機種展開を微細プロセスで行うことができる。
また、配線マスクを最終的に固定する前に下地工程（配線工程より前の製造工程）に入ることができ、下地工程から配線工程までのトータルのプロセス期間を短縮することができる。
【００２０】
なお、ランダムロジック部６において、スタンダードセルライブラリは設計の初期段階から使用されていてもよいし、自動配置前または自動配置後にスタンダードセルライブラリに置き換えるようにしてもよい。すなわち、ランダムロジック部６にスタンダードセルを配置しながらゲートアレイを配置してもよいし、ランダムロジック部６の全ての領域にゲートアレイを配置してから、ゲートアレイの一部をスタンダードセルに置き換えるようにしてもよい。
【００２１】
また、スタンダードセルとゲートアレイが配置されたランダムロジック領域６の残りのスペースには、ゲートアレイからなる基本セルを敷き詰めることを原則とするが、ランダムロジック領域６の残りの一部のスペースにはスタンダードセルを配置してもよい。さらに、回路中の一部のモジュール（ライブラリにて構成されるセルを複数種または複数個使用して構成される機能回路部））について、全てをスタンダードセルライブラリを用いて構成するようにしてもよい。
【００２２】
そして、スタンダードセルとゲートアレイが配置されたランダムロジック領域６の残りのスペースに基本セルが敷き詰められた状態において、下地工程のマスク変更ができない時点で回路の小規模な修正に対応する場合には、以下の方法を用いることができる。
（１）変更のない回路部分の配置は元の配置位置とする。
（２）ゲートアレイライブラリにて構成されるセルの追加および変更は、ゲートアレイからなる基本セルが配置された基本セル配置領域２８〜３４にて対応する。
（３）スタンダードセルライブラリにて構成されるセルの追加および変更は、スタンダードセル配置領域２１、２２にて対応することを原則とする。ただし、スタンダードセル配置領域２１、２２の配置位置の関係や絶対数の不足によって、スタンダードセルライブラリにて構成されるセルの追加および変更に対応できない場合は、スタンダードセルライブラリにて構成されるセルをゲートアレイライブラリにて構成されるセルに変更し、ゲートアレイからなる基本セルが配置された基本セル配置領域２８〜３４にて対応する。
【００２３】
また、スタンダードセルとゲートアレイが配置されたランダムロジック領域６の残りのスペースに基本セルが敷き詰められた状態において、下地工程のマスク変更ができない時点で回路の大規模な修正に対応する場合や、下地部分を利用する全く別の回路に対応する場合には、以下の方法を用いることができる。
（１）スタンダードセルライブラリにて構成される元の回路のセルの配置位置に合わせて、スタンダードセルライブラリにて構成される新たな回路のセルを配置する。
（２）あるいは、スタンダードセルライブラリにて構成される元の回路のセルの配置位置に関係なく、スタンダードセルライブラリにて構成される新たな回路の自動配置を行う。そして、スタンダードセルライブラリにて構成される新たな回路の配置位置の近くにある元の回路のセルの配置位置に新たな回路のセルを移動させ、配置位置を固定化した上でゲートアレイライブラリにて構成されるセルの再配置を行うことで、ランダムロジック領域６全体の配置位置を決定する。
（３）元の回路のスタンダードセル配置領域２１、２２の配置位置の関係や絶対数の不足によって、スタンダードセルライブラリにて構成される新たな回路のセルの追加および変更に対応できない場合は、スタンダードセルライブラリにて構成される新たな回路のセルの一部をゲートアレイライブラリにて構成されるセルに変更し、（１）または（２）の処理を実施する。
【００２４】
これにより、スタンダードセルの追加または変更だけでは回路変更に対応できない場合においても、下地層のマスク変更なしに配線マスクの変更のみで回路変更に対応することができ、大幅な回路の変更または追加に迅速に対応することが可能となる。
そして、回路の修正に対応したセルの配置が終了すると、セル間の自動配線を施す。
図４は、本発明の一実施形態に係る基本セルおよびスタンダードセルの電源ラインの配置方法を示す平面図である。
【００２５】
図４において、図１のランダムロジック部６には、スタンダードセルＳＣが配置されたスタンダードセル配置領域Ｒ２およびゲートアレイが配置されたゲートアレイ配置領域が設けられ、スタンダードセル配置領域Ｒ２およびゲートアレイ配置領域が配置されたランダムロジック領域６の残りのスペースには、ゲートアレイからなる基本セルＢＣが配置された基本セル配置領域Ｒ１が敷き詰められている。ここで、配置処理上のスタンダードセルＳＣの高さは、基本セルＢＣの高さの整数倍（１倍または２倍程度）とすることができる。これにより、スタンダードセルＳＣのサイズと基本セルＢＣのサイズとを整合させることができ、スタンダードセルＳＣと基本セルＢＣとの置き換えを効率よく行うことが可能となる。
【００２６】
また、基本セル配置領域Ｒ１には、基本セルＢＣに電源を供給する電源ラインＬ１〜Ｌ４が設けられている。ここで、基本セルＢＣに電源を供給する電源ラインＬ１〜Ｌ４をスタンダードセル配置領域Ｒ２に延伸させ、基本セルＢＣに電源を供給するセル列方向の電源ラインＬ１〜Ｌ４からスタンダードセルＳＣに電源供給を共通に行うことができる。これにより、電源ラインＬ１〜Ｌ４の引き回しの複雑化を抑制しつつ、スタンダードセルＳＣと基本セルＢＣに電源を供給することが可能となり、レイアウト設計の煩雑化を抑制しつつ、スタンダードセルＳＣとゲートアレイからなる基本セルＢＣとを混在させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体装置の概略構成を示す平面図。
【図２】図１のランダムロジック部の一部の回路構成を示す図。
【図３】本発明の一実施形態に係る基本セルおよびスタンダードセルの配置方法の一例を示す平面図。
【図４】本発明の一実施形態に係る基本セルおよびスタンダードセルの電源ラインの配置方法を示す平面図。
【符号の説明】
【００２８】
１  Ｉ／Ｏ部、２〜５  ＩＰマクロ部、６  ランダムロジック部、６ａ  ランダムロジック回路、１１、１７、１８  論理積回路、１２  バッファ、１３、１９  論理和回路、１４  インバータ、１５、１６  フリップフロップ、２１、２２、Ｒ２  スタンダードセル配置領域、２３〜２７  ゲートアレイ配置領域、２８〜３４、Ｒ１  基本セル配置領域、ＢＣ  基本セル、ＳＣ  スタンダードセル、Ｌ１〜Ｌ４  電源ライン
【図１】
2007081270.tif 000003
【図２】
2007081270.tif 000004
【図３】
2007081270.tif 000005
【図４】
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