(57)【要約】【課題】ソースインダクタンスの低減と放熱特性を改善した高出力で周波数特性のよい高性能な半導体装置を提供すること。【解決手段】半導体基板の動作領域１５上にショットキー障壁を成す金属層で形成されたゲート電極１６、およびオーミック金属で形成されたソース電極１８およびドレイン電極１１が形成されている。そして動作領域１５の外部は絶縁領域とする。このソース電極１８は配線１７を介してソース電極パッド１０に接続されている。ソース電極１８直下およびソース電極パッド１０直下には同時にバイアホール１３、１４が形成されており、互いの大きさが異なる。【選択図】図１
2007081124.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板上の動作層上にショットキー接合するように形成されたゲート電極と、このゲート電極の両側の前記化合物半導体基板上の動作層上にオーミックコンタクトするように形成されたソース電極およびドレイン電極と、これらの各電極に前記化合物半導体基板上の表面に形成された配線を介して接続された電極パッドと、前記化合物半導体基板の裏面に形成された第１の導体層と、前記ソース電極の直下において前記化合物半導体基板に前記第１の導体層に達するように形成された第１のバイアホールと、この第１のバイアホールを介して前記ソース電極を前記第１の導体層に接続するように設けられた第２の導体層と、前記ソース電極に接続された電極パッドの直下において前記化合物半導体基板に前記第１の導体層に達するように形成された第２のバイアホールと、この第３のバイアホールを介して前記電極パッドを前記第１の導体層に接続するように設けられた第２の導体層とを備えることを特徴とする半導体装置。
【請求項２】
前記ソース電極、ゲート電極およびドレイン電極は前記化合物半導体基板上の動作層上に複数組配列され、前記ソース電極に接続された電極パッドは前記電極配列の外周部に配置され、かつこれら外周部の電極パッド下部には前記動作層を設けないことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）に関し、特に高出力、高性能なＦＥＴ構造に関する。
【背景技術】
【０００２】
従来ＦＥＴは、実装する際にゲート、ソース、ドレインの３電極をボンディングワイヤで接続するのが一般的であったが、ボンディングワイヤでの接続では、特にソース電極パッドと接地間のインダクタンスがＧＨｚ帯になると無視できなくなるため、ソース電極パッドとグランドをボンディングワイヤで接続するのではなく、そのソース電極パッド直下にバイアホールを形成することによってソースインダクタンスを減少させることが行われている。そして高出力ＦＥＴにおいては、ゲート、ソース、ドレイン電極をくし型に配列して接続するのが一般的である。
【０００３】
ソース電極と配線によって接続されたソース電極パッドは半導体基板を貫通したバイアホールにより半導体基板の裏面に設けられた金属層に接続されて接地される。ボンディング方式に比べ特性は改善されているとは言え、この構造ではソース電極からソース電極パッドに形成されたバイアホールまで配線を通して接地されることになるために、特にミリ波帯（４０ＧＨｚ以上の周波数帯）で発振をするのに十分大きなソースインダクタンスを有してしまう。バイアホールにもっとも近いソース電極に比較して、もっとも遠いソース電極ではその配線の長さの違いからソースインダクタンスが増加し発振しやすくなる。すなわち、１組のソース電極、ドレイン電極、ゲート電極でなる各単位ＦＥＴからみたソースインダクタンス及び発振周波数も異なることになり、発振の可能性のあるいくつもの周波数が存在することになる。このため、ソースインダクタンスを低下させ、かつ各単位ＦＥＴからみたソースインダクタンスを一様とすることが必要である。バイアホールはソースインダクタンスを低減するために採用されている構造であるがこの構造では上述の様に各ソース電極から見たソースインダクタンスがまちまちであるという問題点や十分にソースインダクタンスが低減できないという問題点がある。また、ＧａＡｓＦＥＴではＳｉと違い熱抵抗が高いため、放熱性が問題となる。バイアホールまでの距離が遠ければそれだけ放熱が悪くなり、ＦＥＴの動作領域とソース電極パッドに形成したバイアホールまでに距離があるため、必ずしも放熱性がよいと言えなかった（特許文献１）。
【０００４】
ソースインダクタンスを均一に低減するためにソース電極パッドではなく各ソース電極直下に直接バイアホールを開けた構造を有するものもある。この構造では各単位ＦＥＴからみたソースインダクタンスが低減でき、ばらつきが少ない構造となり、その限りでは理想的である。しかしながらソース電極の領域は特性を満足するために設計上限られており、自由な大きさのバイアホールを配置することはできないという問題がある。
【特許文献１】特開平４−２９３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって本発明は前記に鑑みてなされたものでその目的とするところは、ソースインダクタンスを低減でき、しかも放熱特性を改善できる高出力で周波数特性のよい高性能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の半導体装置は、化合物半導体基板上の動作層上にショットキー接合するように形成されたゲート電極と、このゲート電極の両側の前記化合物半導体基板上の動作層上にオーミックコンタクトするように形成されたソース電極およびドレイン電極と、これらの各電極に前記化合物半導体基板上の表面に形成された配線を介して接続された電極パッドと、前記化合物半導体基板の裏面に形成された第１の導体層と、前記ソース電極の直下において前記化合物半導体基板に前記第１の導体層に達するように形成された第１のバイアホールと、この第１のバイアホールを介して前記ソース電極を前記第１の導体層に接続するように設けられた第２の導体層と、前記ソース電極に接続された電極パッドの直下において前記化合物半導体基板に前記第１の導体層に達するように形成された第２のバイアホールと、この第３のバイアホールを介して前記電極パッドを前記第１の導体層に接続するように設けられた第２の導体層とを備えることを特徴とするものである。
【発明の効果】
【０００７】
本発明によれば、ソース電極とソース電極パッドの両方に同時にバイアホールを最適な大きさで形成している。ソース電極に形成したバイアホールによって各ＦＥＴ素子のトランジスタ動作領域の放熱とソースインダクタンスを一様に低減する効果をもち、ソース電極パッドに形成したバイアホールによってＦＥＴ全体のソースインダクタの大幅な低減により安定化を行う。これにより高出力で周波数特性のよい高性能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施形態につき詳細に説明する。図１は本発明の半導体装置を真上から見た図を表している。図２は図１で示したＸ−Ｘ‘での断面図を示している。図２で示すように本発明の半導体装置は、半絶縁性ＧａＡｓ基板２３上にｎ型ＧａＡｓ動作層２４がイオン注入によって形成されている。半導体基板２３の裏面には第1の導体層２１(接地導体層)が形成されている。ｎ型ＧａＡｓ結晶層２４上にはソース電極１８、ドレイン電極１１、ゲート電極１６が形成されソース電極１８は接地導体層２１と導体層２２で接続されバイアホール１４を形成している。
【０００９】
これを図１で上部からみてみると、半導体基板の動作領域１５上にショットキー障壁を成す金属層で形成されたゲート電極１６、およびオーミック金属で形成されたソース電極１８およびドレイン電極１１が形成されている。この動作領域１５の外部はイオン注入を施さない絶縁領域２５である。
【００１０】
２つのソース電極１８は配線１７を介して３つのソース電極パッド１０に接続されている。ソース電極１８直下およびソース電極パッド１０直下には同時にバイアホール１３、１４が形成されている。図３は、高出力化のために各ＦＥＴ素子を多段にくし型に配列して形成した素子構造を上からみた図を示している。この場合、図１の素子を例として３段配列した図を表しているが一般的には必要な出力に応じて何段配列するかを決定する。
【００１１】
ＧａＡｓＦＥＴは、ソース電極１８の接地インダクタンスの低減及び放熱効果の改善が高性能化には重要である。ソース電極１８およびソース電極パッド１０と半導体裏面の接地導体層２１とを導体層２２で接続するバイアホール１３、１４はこの両者の役割を持たすことができるが、その形成する場所の違い、すなわちソース電極１８およびソース電極パッド１０に形成するかによってその役割が若干異なる。ソース電極１８直下にバイアホール１４を形成しようとすると、そのソース電極１８の電極面積はその電極幅によって制限され、その為、大きなバイアホールを形成することができない。径が小さければ、バイアホール１４の持つインダクタンスのため、接地インダクタンスが完全には低減できない場合がある。しかしこのソース電極１８の直下に形成するバイアホールは動作領域１５で発生する熱源から近いために明らかに放熱性が改善できる。上述したようにバイアホール１４ではソースインピーダンスも低減できるがＦＥＴ全体にわたりソースインピーダンスを低くするには不十分である。ソース電極１８に配線１７を介して接続するソース電極パッド１０をＦＥＴの電極配列の最外部の電極として配置する。そしてその直下に形成するバイアホール１３は大径のバイアホールにし、接地インダクタンスの低減の役割を持たせる。ソース電極パッド１０をＦＥＴ電極配列の最外部の電極にして大きなバイアホールを形成すれば、発振する可能性のある一番遠い経路でソースインダクタンスを低減できるのと同時に最外部でショート端となるため不要な電波の放射がなく特性を安定させることができる。
【００１２】
以上のべたように本発明の半導体装置は、ソース電極とソース電極パッドの両方に同時にバイアホールを最適な大きさで形成している。ソース電極に形成したバイアホールによって各ＦＥＴ素子のトランジスタ動作領域の放熱とソースインダクタンスを一様に低減する効果をもち、ソース電極パッドに形成したバイアホールによってＦＥＴ全体のソースインダクタの大幅な低減により安定化を行う。これにより高出力で周波数特性のよい高性能な半導体装置を提供することができる。
【００１３】
なお本発明は前記実施形態をそのままに限定されるものではなく、実施段階でその要旨を逸脱しない範囲で具体化できる。例えばＦＥＴについて論じたが、通常のバイポーラトランジスタにおいてもこの考え方は有効である。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例における半導体装置を上から見た図である。
【図２】本発明の一実施例における半導体装置の断面図である。
【図３】本発明の一実施例における高出力化した半導体装置を上から見た図である。
【符号の説明】
【００１５】
１０…ソース電極パッド
１１…ドレイン電極
１２…ゲート電極パッド
１３、１４…バイアホール
１５…動作領域
１６…ゲート電極
１７…ソース配線
１８…ソース電極
２１…第1の導体層
２２…第2の導体層
２３…半絶縁性ＧａＡｓ基板
２４…ｎ型ＧａＡｓ動作層
２５…絶縁領域
３０…ドレイン電極パッド
３１…ドレイン配線
【図１】
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【図２】
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【図３】
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