(57)【要約】【課題】  従来、オフ側ブランチのアイソレーションを最大にするとともに、オン状態における挿入損失を許容範囲内に保つのに適した伝送線路の長さについて明らかにされていない。【解決手段】  スイッチ回路１は、共有端子１０（コモンポート）と、複数の分岐端子２２，２４と、共有端子１０と分岐点Ｎとを結ぶ共有経路Ｐ０と、分岐点Ｎと各分岐端子２２，２４とを結ぶ分岐経路Ｐ１，Ｐ２と、各分岐経路Ｐ１，Ｐ２中に設けられた分布定数ＦＥＴ３２，３４と、各分岐経路Ｐ１，Ｐ２中の分岐点Ｎと分布定数ＦＥＴ３２，３４との間に設けられた伝送線路４２，４４と、を備えている。ここで、各伝送線路４２，４４は、動作周波数における伝搬波長をΛとしたとき、Λ／４の４５％よりも長く且つΛ／４よりも短い。【選択図】  図１
2007037018.tif 000002
【特許請求の範囲】
【請求項１】
共有端子と、
複数の分岐端子と、
前記共有端子と分岐点とを結ぶ共有経路と、
前記分岐点と前記各分岐端子とを結ぶ分岐経路と、
前記各分岐経路中に設けられた電界効果トランジスタと、
前記各分岐経路中の前記分岐点と前記電界効果トランジスタとの間に設けられた伝送線路と、を備え、
前記各伝送線路は、動作周波数における伝搬波長をΛとしたとき、Λ／４の４５％よりも長く且つΛ／４よりも短いことを特徴とするスイッチ回路。
【請求項２】
請求項１に記載のスイッチ回路において、
前記共有経路中に設けられ、前記共有端子のインピーダンスと、前記分岐経路のうち前記分岐点に並列接続したオフ状態にある経路を介して、オン状態にある経路を前記共有端子から見たときのインピーダンスとを整合させる整合回路を備えるスイッチ回路。
【請求項３】
請求項１または２に記載のスイッチ回路において、
前記各電界効果トランジスタは、分布定数電界効果トランジスタであるスイッチ回路。
【請求項４】
請求項３に記載のスイッチ回路において、
前記各伝送線路は、コプレーナ・ウェーブガイドであり、
前記各分布定数電界効果トランジスタの両側にそれぞれ配されたグランドが互いに電気的に接続されているスイッチ回路。
【請求項５】
請求項４に記載のスイッチ回路において、
前記グランドは、前記各分布定数電界効果トランジスタを跨ぐように一定間隔で設けられた複数の配線によって互いに接続されているスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路に関する。
【背景技術】
【０００２】
マイクロ波・ミリ波帯（ミリ波帯は３０ＧＨｚ〜３００ＧＨｚ）で動作するスイッチ回路を構成する能動素子には、ＰＩＮダイオードやＦＥＴ（電界効果トランジスタ）等があり、それぞれ特徴を有している。特に、低挿入損失、高アイソレーションの実現には、能動素子の低オン抵抗化と低オフ容量化が重要であり、その点ではＰＩＮダイオードが優れている。特に、３０ＧＨｚ帯以上のミリ波スイッチ回路の実現に、ＰＩＮダイオードを用いて、低抵抗化および低容量化を図る例が多く見受けられる。しかし、ＰＩＮダイオードは、次の点でＦＥＴに劣る。すなわち、ＰＩＮダイオードは、大半のＭＭＩＣ（ミリ波モノリシック集積回路）を構成するヘテロ接合トランジスタ・プロセスとの整合性が乏しい、および低抵抗状態での消費電流が大きい等の点である。
【０００３】
ＦＥＴは、簡単化すると２端子として扱うことができ、オープン・チャネル状態にあるとき、ソース・ドレイン間のオン抵抗Ｒｏｎに見え、ピンチ・オフ状態にあるとき、ソース・ドレイン間のオフ容量Ｃｏｆｆとして回路内で扱うことができる。
【０００４】
一方、回路構成に目を転じると、共振型、非共振型および分布定数型（進行波型）等、様々な構成が提案、実用化されている。共振型は、共振を利用する点で、広帯域特性の実現に不利な回路形式である。非共振型は、例えば、能動素子の直並列構成によって実現される（図９（ａ））。これは、共振を用いないため広帯域化には極めて有利である一方で、ＳＰｎＴ（Single Pole n-Throw）スイッチを構成する際には、以下の理由により、高周波化に限界がある（高々６０ＧＨｚ程度）。
【０００５】
すなわち、非特許文献１に記載があるように、ＳＰＳＴスイッチのオフ・ブランチは直列容量・並列抵抗と等価になる（図９（ｂ））。周波数の増加に伴って、直列容量のインピーダンスが小さくなるため、アイソレーション特性が劣化する（図１０）。一方、オン・ブランチは直列抵抗・並列容量と等価になる（図９（ｃ））ため、挿入損失も周波数の増加に伴って増加する（図１０）。結局、スイッチとして重要なファクターの一つであるＯＮ／ＯＦＦ比が劣化してしまう。そのため、上記例の場合で、ＯＮ／ＯＦＦ比２０ｄＢ以上が必要だとすると、６０ＧＨｚ程度が上限となる（図１０）。
【０００６】
これに対して、低消費電力且つ、ヘテロ接合ＦＥＴとプロセスの整合性が高い、分布定数ＦＥＴを用いた進行波型ＳＰＳＴスイッチが特許文献１，２に開示されている。このスイッチの動作については、非特許文献２においても、詳細に説明されている。分布定数ＦＥＴとは、図１１に示すように、ゲート電極を挟んだ一組のオーミック電極（ソース電極およびドレイン電極）を有する、１ゲート・フィンガー構造のＦＥＴであって、オーミック電極を伴ったゲート・フィンガー長ｌが伝搬波長の１／１６以上の長さであることを特徴とするものをいう。
【０００７】
図１２に示すように、分布定数ＦＥＴの等価回路は、ゲートが互いに接続された微小長さのＦＥＴを無限個と、それらのドレイン電極からなる伝送線路とを含む回路として表すことができ、有限の長さの分布定数ＦＥＴを構成する。図１２の回路を集中定数素子を用いて表現したものが図１３である。オン状態では、分布定数ＦＥＴがピンチ・オフ状態にあり、シャント・コンダクタンスＧ＝０Ｓである。したがって、無損失の伝送線路と同じ等価回路で動作するため、広帯域に低挿入損失特性が実現できる（図１４（ａ））。一方、オフ状態では、分布定数ＦＥＴがオープン・チャネル状態にあり、図１３に示すように、主にシャント・コンダクタンスＧに起因する損失がある伝送線路と同じ等価回路として動作する。直列のインダクタンスＬＴＬによるインピーダンスの増大効果によって、周波数に伴ってアイソレーションが単調に増大する広帯域特性が実現する（図１４（ｂ））。
【０００８】
このように、分布定数ＦＥＴを用いた進行波型スイッチは、広帯域特性実現の上で非常に優れた回路構成である。しかしながら、分布定数ＦＥＴを用いたＳＰｎＴスイッチに関する報告は、以下に示すコプレーナ・ウェーブガイドを用いた発明の開示のみであり、マイクロストリップ線路を用いた回路での報告は、未だなされておらず、マイクロストリップ線路による分布定数ＦＥＴを用いた進行波型ＳＰｎＴスイッチの実現が切望されていた。
【０００９】
図１５は、特許文献３に記載されたＳＰＤＴスイッチの回路図を示す。分岐点ａ端から電気長θの伝送線路１０１を介して、接地したＰＩＮダイオード１０３に接続しており、θは９０°（＝Λ／４、Λは伝搬波長）であることが開示されている。この回路の動作は、以下のように説明されている。ＰＩＮダイオード１０３が順方向にバイアスされているとき、等価的に単なる抵抗Ｒｓとして扱うことができ、逆方向にバイアスされているときは、単なる容量Ｃｊとして扱うことができる。
【００１０】
一般に、接地点（ショート点）は、Λ／４の長さの伝送線路を介して、そのインピーダンスを見ると、開放（オープン）に変換される。したがって、ＰＩＮダイオード１０３が順方向にバイアスされているときの抵抗値Ｒｓは非常に小さいため、図１５のＳＰＤＴスイッチでは、ほぼショートの位置からΛ／４長の伝送線路を介して、分岐点a端では、ほぼオープンにインピーダンスが変換される。このときマイクロ波信号は、伝送線路１０１側の回路に、分岐点a端でほぼ全反射され、伝送線路１０２側に低損失で伝送される。一方、ＰＩＮダイオード１０３が逆方向にバイアスされた場合、Ｃｊからなるシャント容量は、伝送線路１０１の等価回路を構成するシャント容量の一部として機能するため、伝送線路１０１，１０２ともに導通状態となる。したがって、マイクロ波信号は、分岐点a端で伝送線路１０１，１０２に入力電力Ｅの１／２ずつの電力が分配され、ｂ端、ｃ端に接続した負荷に供給される。通常のＳＰＤＴスイッチでは、図１５の例とは異なり、伝送線路１０２側のｃ端にも伝送線路１０１側と同様に、接地したダイオードを接続し、両者のバイアスを相補的に切替えることで、マイクロ波信号の伝搬経路を伝送線路１０１側、伝送線路１０２側で切替える動作を行なっている。このような回路は、非常にポピュラーである反面、広帯域で高いアイソレーション特性を実現することが困難という問題点がある。
【００１１】
図１６は、特許文献４に記載されたＳＰＤＴスイッチの回路図を示す。このＳＰＤＴスイッチにおいては、分布定数ＦＥＴが用いられている。分岐点Ａから分布定数ＦＥＴ１１１，１２１の間に挿入されるコプレーナ・ウェーブガイド１１８ａ，１１８ｂ間、１２８ａ，１２８ｂ間のグランド線路間に、直列にＦＥＴ１１２，１１３およびＦＥＴ１２２，１２３がそれぞれ挿入されている。
【００１２】
この回路によれば、例えば、オフ・ブランチ側のＦＥＴ１１２，１１３をピンチ・オフ状態にすることで、オフ・ブランチ側のグランド線が遮断されるため、オフ・ブランチへの信号電力の漏洩を遮断でき、オン・ブランチ側への信号電力の伝送特性、すなわちＳＰＤＴスイッチ全体の挿入損失を向上させることができる。
【００１３】
図１７は、非特許文献３に記載された進行波型ＳＰＤＴスイッチの回路図を示す。基本的な動作原理は、上述した特許文献１，２および非特許文献２に記載の、分布定数ＦＥＴを用いた進行波型スイッチと同様である。しかし、これらの文献では完全な分布定数回路で表すことのできる分布定数ＦＥＴを用いて進行波型スイッチを実現しているのに対し、非特許文献３では分離したＦＥＴと伝送線路とを組み合わせた基本セルを３つ直列接続し、擬似的に進行波型スイッチを形成している点で異なる。
【００１４】
同図に示すように、分岐点から伝搬波長のΛ／４の長さの伝送線路を介して、進行波型スイッチを構成するＦＥＴに接続している。非特許文献３には、進行波型ＳＰＳＴスイッチ・セルのインピーダンスＺａ１が、純粋な実部ではないため、上記分岐点からＦＥＴに至る伝送線路はΛ／4の長さより短くなる旨の記載があるが、具体的な伝送線路の長さを特定できる記載はない。一方、非特許文献４にも、非特許文献３と同様な進行波型スイッチ技術を用いたスイッチ回路が開示されている。同文献中には、分岐点から、７７ＧＨｚのΛ／４長さの伝送線路を介して、distributed ＳＰＳＴスイッチに接続している旨の記載がある。
【００１５】
このように、従来のＳＰＤＴスイッチについては、分岐点からΛ／４乃至それよりも短い伝送線路（具体的な長さの開示はないが）を介して、あるいは、グランド線路にＦＥＴを直列挿入したコプレーナ・ウェーブガイドを介して、ＦＥＴまたはダイオードに接続されている構造が開示されている。
【特許文献１】特許第２９１０６８１号公報
【特許文献２】特許第３０９９８８０号公報
【特許文献３】特開平９−１６２６０２号公報
【特許文献４】特開２００２−３３６０２号公報
【非特許文献１】H. Mizutani et al., IEEE Trans. MTT, Vol.46, No.11, pp.1597-1603, Nov. 1998
【非特許文献２】H. Mizutani et al., IEEE Trans. MTT, Vol.48, No.5, pp.840-845, May 2000
【非特許文献３】K-Y. Lin et al., IEEE Trans. MTT, Vol.52, No.8, pp.1798-1808, Aug. 2004
【非特許文献４】J. Kim et al., IEEE Microwave and Wireless Components letters, Vol.13, No.12, Dec. 2003
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、ＳＰｎＴスイッチにおいては、オフ側ブランチのアイソレーションを最大にするとともに、オン状態における挿入損失を許容範囲内に保つ条件を検討する必要がある。かかる条件としては、分岐点からＦＥＴまでに至る伝送線路の長さが挙げられる。しかしながら、この長さについては、上述の何れの文献においても言及されていない。
【課題を解決するための手段】
【００１７】
本発明によるスイッチ回路は、共有端子と、複数の分岐端子と、上記共有端子と分岐点とを結ぶ共有経路と、上記分岐点と上記各分岐端子とを結ぶ分岐経路と、上記各分岐経路中に設けられた電界効果トランジスタと、上記各分岐経路中の上記分岐点と上記電界効果トランジスタとの間に設けられた伝送線路と、を備え、上記各伝送線路は、動作周波数における伝搬波長をΛとしたとき、Λ／４の４５％よりも長く且つΛ／４よりも短いことを特徴とする。
【００１８】
このスイッチ回路においては、伝送線路を、Λ／４の４５％よりも長く且つΛ／４よりも短くしている。伝送線路がΛ／４の４５％よりも長いことにより、オン状態における挿入損失を許容範囲内に収めることができる。また、伝送線路がΛ／４よりも短いことにより、オフ状態にある分岐経路のアイソレーションを最大にすることが可能である。
【発明の効果】
【００１９】
本発明によれば、オフ側ブランチのアイソレーションを最大にするとともに、オン状態における挿入損失を許容範囲内に保つのに適したスイッチ回路が実現される。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しつつ、本発明によるスイッチ回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００２１】
図１は、本発明によるスイッチ回路の一実施形態を示す回路図である。スイッチ回路１は、分布定数ＦＥＴを用いた進行波型ＳＰＤＴスイッチであり、例えばマイクロ波帯およびミリ波帯のシステムにおいて用いられる。スイッチ回路１は、共有端子１０（コモンポート）と、複数の分岐端子２２，２４と、共有端子１０と分岐点Ｎとを結ぶ共有経路Ｐ０と、分岐点Ｎと各分岐端子２２，２４とを結ぶ分岐経路Ｐ１，Ｐ２と、各分岐経路Ｐ１，Ｐ２中に設けられた分布定数ＦＥＴ３２，３４と、各分岐経路Ｐ１，Ｐ２中の分岐点Ｎと分布定数ＦＥＴ３２，３４との間に設けられた伝送線路４２，４４と、を備えている。ここで、各伝送線路４２，４４は、動作周波数における伝搬波長をΛとしたとき、Λ／４の４５％よりも長く且つΛ／４よりも短い。
【００２２】
さらに、スイッチ回路１は、共有経路Ｐ０中に設けられ、共有端子１０のインピーダンスと、分岐経路Ｐ１，Ｐ２のうち分岐点Ｎに並列接続したオフ状態にある経路を介して、オン状態にある経路を共有端子１０から見たときのインピーダンスとを整合させる伝送線路５０（整合回路）を備えている。
【００２３】
共有端子１０には整合用伝送線路である伝送線路５０の一端が接続されている。伝送線路５０の他端が分岐点Ｎであり、そこに分岐用伝送線路である伝送線路４２，４４が並列に接続されている。伝送線路４２における分岐点Ｎとは反対側の端に、分布定数ＦＥＴ３２が接続されている。伝送線路４４における分岐点Ｎとは反対側の端に、分布定数ＦＥＴ３４が接続されている。分布定数ＦＥＴ３２と分岐端子２２との間には伝送線路６２が接続され、分布定数ＦＥＴ３４と分岐端子２４との間には伝送線路６４が接続されている。
【００２４】
分布定数ＦＥＴ３２のゲートには、バイアス線路のアイソレーション回路７２を介して、制御端子８２が接続されている。分布定数ＦＥＴ３４のゲートには、バイアス線路のアイソレーション回路７４を介して、制御端子８４が接続されている。これらの制御端子８２，８４は、それぞれ分布定数ＦＥＴ３２，３４のゲートに制御電圧を印加するための端子である。なお、分布定数ＦＥＴとは、図１１で説明したとおりである。
【００２５】
マイクロ・ストリップ線路でスイッチ回路１を構成したとき、伝送線路５０は、特性インピーダンスＺｃ、波長定数βｃ、長さｌｃとし、誘電体基板厚はｈで全ての伝送線路について共通とする。伝送線路４２，４４は、特性インピーダンスＺｄ、波長定数βｄ、長さｌｄとし、伝送線路６２，６４は、特性インピーダンスＺ０、波長定数β０、長さｌ０とする。コプレーナ・ウェーブガイド等、他の種類の伝送線路を使っても同様である。ただし、コプレーナ・ウェーブガイド等とともに用いる場合、分布定数ＦＥＴの長さ等によっては、他の不要な伝搬モードを抑制するために、図１８に示すとおり、各分布定数ＦＥＴ３２，３４の両側にそれぞれ配されたグランドＧ１，Ｇ２を互いに電気的に接続することが好ましい。同図においてグランドＧ１，Ｇ２は、各分布定数ＦＥＴ３２，３４を跨ぐように一定間隔で設けられた複数の配線Ｗによって互いに接続されている。
【００２６】
図２は、スイッチ回路１を簡単化したＳＰＤＴスイッチの等価回路図を示す。マイクロ・ストリップ線路でスイッチ回路１を構成し、以下の定数にて実施した。すなわち、Ｚｃ＝３４．６Ω、βｃ＝５．０６×１０−３μｍ−１、ｌｃ＝１６０μｍ、ｈ＝４０μｍ、Ｚｄ＝４９Ω、βｄ＝４．８９×１０−３μｍ−１、ｌｄ＝１７０μｍ、Ｚ０＝３４．６Ω、β０＝５．０６×１０−３μｍ−１、ｌ０＝６８０μｍとした。また、分布定数ＦＥＴの長さＬ＝４００μｍ、Ｇ＝０．０６５Ｓ（オープン・チャネル状態のとき）、Ｃ＝１０ｆＦ/１００μｍ、ＲＴＬ＝１×１０−６Ω、ＬＴＬ＝４５ｐＨ／１００μｍとした。バイアス線路のアイソレーション回路７２，７４は、５００Ωの抵抗で実現した。ただし、波長定数は、何れも８０ＧＨｚにおける値である。
【００２７】
共有端子１０から分岐端子２２に至る経路はオン状態にあり、負荷インピーダンス（通常５０Ω）に整合した、理想的な状態を図示している。共有端子１０から分岐端子２２の間に並列に挿入されているのは、オフ・ブランチ回路である。所望の周波数で分岐点からオフ・ブランチ側を見たインピーダンスＺｏｆｆ２が、完全にオープンに見えるのが理想である。しかし、図３に示すように、オフ状態にある分布定数ＦＥＴのインピーダンスＺｏｆｆ１は、ロスのある伝送線路として動作するため、周波数に伴って、そのインピーダンスが高くなりながら、分布定数ＦＥＴの長さＬ分だけ位相が回る特徴を有している。したがって、伝送線路４４を接続しても、Ｚｏｆｆ２を所望の周波数で完全にオープンにすることはできないことがわかる。
【００２８】
しかしながら、分布定数ＦＥＴに、θｏｆｆの電気長を有する伝送線路４４を接続すると、分岐点でオフ・ブランチ側を見たインピーダンスＺｏｆｆ２を最大にすることで、オフ・ブランチ側へのＲＦ信号の漏洩を最小にし、挿入損失を低減することはできる。ただし、Ｚｏｆｆ２が所望の周波数で完全にオープンにならないため、図２で共有端子１０から分岐端子２２を見たときのインピーダンスＺｓｈは、完全な５０Ωにはならない。Ｚｓｈと共有端子１０のインピーダンスＺＬとの不整合分が、挿入損失を増大させる要因となる。したがって、ＺｓｈとＺＬとの整合をとる回路を導入することで、挿入損失を最小にすることができる。この整合回路は、後述するように、共有端子１０とオフ・ブランチの間に特性インピーダンスＺｃ、長さｌｃの伝送線路（ここでは、マイクロストリップ線路）を挿入することで実現できる。
【００２９】
ここで、もし、非特許文献４に記載のように、分布定数ＦＥＴに所望周波数のΛ／４の長さの伝送線路を接続すると、位相が回りすぎるため、所望の帯域で最大のインピーダンスを得ることはできず、オフ・ブランチ側へのＲＦ信号の漏洩のため、挿入損失の劣化を招くことになる。したがって、ｌｄの上限は、θｏｆｆで決まる値となる。一方、ｌｄの下限は、反射係数の制約から決まる。すなわち、図２で共有端子１０から分岐端子２２を見たときの反射係数|Γ|が、一般に、|Γ|<０．２５を満たすことが、低挿入損失を得るための条件である。
【００３０】
また、Ｚｃおよびｌｃの範囲は、図４に示すＡ点でのインピーダンス整合条件から決まる。すなわち、共有端子１０と分岐点Ｎとの間に挿入した伝送線路５０と分岐点との接続点をＡ点とし、Ａ点から共有端子１０側を見たインピーダンスＺｉｎとＡ点から分岐点Ｎを通して分岐端子２２側を見たインピーダンスＺｓｈが、共役インピーダンスになるとき、Ａ点でインピーダンスが整合し、挿入損失を最小にすることができる。この条件を満たす整合用伝送線路の特性インピーダンスＺｃの範囲は５０Ω以下、長さｌｃの範囲は０より長く、Λ／４以下の長さとなる。Ｚｏｆｆ２が最大のインピーダンスとなる場合、ｌｃはΛ／４に等しくなる。
【００３１】
実際、図１７に示した回路は、２．２５ｍｍ２とチップサイズが大きく、７６ＧＨｚ帯の挿入損失は３ｄＢ程度と大きくなっており、原因は、前述したように、分岐点からＦＥＴまでの距離が本発明より長いため、オフ・ブランチと不整合が生じているためと思われる。
【００３２】
分布定数ＦＥＴを用いた進行波型ＳＰｎＴスイッチは、上述のように分岐点において、完全にオープンにすることができないため、所望の周波数で最大インピーダンスになるように設計する必要がある。長さＬ、伝搬定数γｏｆｆ、特性インピーダンスＺｏｆｆ、分布定数ＦＥＴがオフ状態にあるときのインピーダンスＺｏｆｆ１は、負荷インピーダンスをＺＬ１として、次式で表される。
Zoff1=ZL1{ZL1+Zoff tanh(γoff L)}/{Zoff + ZL1 tanh(γoff L)}…（１）
【００３３】
帯域上限周波数での位相θoffは、次のとおりとなる。
θoff  =  Arctan［Im(Zoff1)/Re(Zoff1)］…（２）
ＳＰｎＴスイッチを設計する際、一般に、オフ側の枝は、ハイ・インピーダンスとすべく、従来例で見られるように、伝搬波長Λの１／４の伝送線路を介して分岐するように設計する。しかし、分布定数ＦＥＴは、既にそれ自身が長さを持っているため、（２）式のように周波数に伴って、θoffだけ位相が回っている（図３）。したがって、Ｚｏｆｆ２で最大インピーダンスを得るためには、（π／２−θｏｆｆ）だけ位相をまわせばよく、π／２（＝９０°）、すなわち伝搬波長の四分の一もまわす必要がない。結局、所望の周波数でＺｏｆｆ２を最大インピーダンスにするのに必要な長さｌｄは、図３に示すように、次式のとおりとなる。
ld  ＝  Λ/4・2・（π/2−θoff）/π  ＝  Λ/4・（1−2・θoff/π）…（３）
【００３４】
分布定数効果が無視できる低い周波数帯域では、θｏｆｆ〜０となるため、（３）式よりｌｄ〜Λ／４となる。実際には、分布定数ＦＥＴの分布定数効果を用いる周波数帯でスイッチを用いるため、通常、所望帯域では位相は幾ばくか回っている。したがって、ｌｄはΛ／４より短くすべきことがわかる。実際、４００μｍ長の分布定数ＦＥＴを用いた場合、ＧａＡｓの基板厚を４０μｍとしたとき、８０ＧＨｚで最大インピーダンスを得るためのｌｄは、２７５μｍであった。８０ＧＨｚのΛ／４は３２０μｍであるから、Λ／４の８６％の長さとなっており、Λ／４より短い。
【００３５】
以上、オフ側ブランチの分岐用伝送線路の長さの範囲を規定する条件について説明した。これは、オフ・ブランチへのマイクロ波・ミリ波信号の漏洩を最小にする、すなわち、アイソレーションを最大にし、挿入損失を低減する効果がある。しかし、ＳＰｎＴスイッチの場合、オフ側ブランチのアイソレーションを最大にするだけでなく、オン状態における挿入損失を許容範囲内に保つ条件を検討する必要がある。この２つの条件を同時に満たすとき、適切なＳＰｎＴスイッチが実現できる。図４に示すように、コモンポートである共有端子１０から点Ａの間に挿入した伝送線路５０と、オフ側ブランチを並列接続した回路とのＡ点でのインピーダンス整合を図ることが、ＳＰｎＴスイッチのオン状態の挿入損失を最小にする条件となる。
【００３６】
波長定数βｃ、特性インピーダンスＺｃ、長さｌｃの伝送線路５０の、点Ａから共有端子１０側を見たインピーダンスＺｉｎ（図５（ｂ）参照）は、コモンポートに接続する負荷をＺＬ（通常５０Ω）とすると、次のとおりとなる。
Zin = Zc {ZL+j Zc tan(βc lc)} / {Zc+j ZLtan(βc lc)}…（４）
一方、Ｚｏｆｆ２が、分岐点Ｎと分布定数ＦＥＴの間に挿入した、波長定数βｄ、特性インピーダンスＺｄ、長さｌｄの伝送線路を介して、
Zoff2＝Zd {Zoff1+j Zd tan(βd ld)} / {Zd+j Zoff1 tan(βd ld)}…（５）
と表される。このことから、分岐点でオフ側ブランチが並列接続した回路のインピーダンスＺｓｈ（図５（ａ）参照）は、分岐端子２２および分岐端子２４に接続した負荷インピーダンスをＺＬ（通常５０Ω）として、次のとおりとなる。
Zsh＝Zoff2 ZL / (Zoff2 + ZL)…（６）
ＺｓｈがＺｉｎとインピーダンス整合する条件は、Ｚｉｎの共役インピーダンスＺｉｎ＊と、Ｚｓｈ＝Ｚｉｎ＊の関係になるＺｃ、ｌｃ、Ｚｄ、ｌｄを選ぶことである。図５（ａ）および図５（ｂ）の丸印のインピーダンスで、共役インピーダンス整合が成立していることがわかる。
【００３７】
ここで、注意すべき点は、挿入損失を実用上許容範囲内に保つため、オフ・ブランチを見越したインピーダンスがほぼ５０Ωとなる必要がある点である。すなわち、図４の入力インピーダンスＺｉｎからなる、反射係数Γの絶対値|Γ|が０．２５以下となる必要がある。これは、オフ・ブランチ側に洩れるＲＦ電力を許容量に抑え、Ｚｉｎがほぼ５０Ωに整合するための条件である。
|Γ|  ＝  |(Zsh-ZL)/(Zsh+ZL)|…（７）
（７）式を用いて、
|Γ|≦0.25…（８）
となるｌｄが最短の長さとなる。Λ／４で規格化したｌｄの長さと分岐用伝送線路Ｚｄの関係についての（８）式を満たす計算結果を、図１９に示した。計算では、ＺＬが２０Ω、５０Ω、１００Ωのときにつき、それぞれ示した。通常、ポートインピーダンスＺＬは５０Ω、配線の特性インピーダンスＺｄも、スイッチ回路では低損失特性を実現するため、導体損失、誘電体損失が許容範囲にある７５Ω以下で用いることが多い。したがって、図からｌｄの長さは、Λ／４の４５％以上となる。
【００３８】
オン・ブランチは、図６のＢ点から分岐端子２２の間に挿入するが、オフ・ブランチに用いたのと全く同じ素子を挿入する。異なるのは、バイアス条件だけである。例えば、本実施例では、オフ・ブランチのバイアス電圧は０Ｖ、オン・ブランチは−５Ｖである。
【００３９】
本実施例のＢ点におけるインピーダンスを、図７に示した。Ｂ点から分岐端子２２側を望んだインピーダンスＺｏｎとＢ点から共有端子１０側を望んだインピーダンスＺ'が共役インピーダンス整合しているのがわかる。なお、伝送線路６２、６４は、それぞれ分岐端子２２、２４の入力インピーダンスとの整合回路である。すなわち、たとえばオン状態にある経路がＰ１のとき、所望の帯域において、伝送線路６２の分布定数ＦＥＴ３２との接続点から共有端子１０側を見たインピーダンスを、分岐端子２２のインピーダンス（通常５０Ω）に変換している。以上、本実施例により、７６ＧＨｚでの挿入損失が１．７ｄＢと、従来例の３ｄＢ程度より少ないＳＰＤＴスイッチを、実現することができた。また、本実施例からなる進行波型ＳＰＤＴスイッチは、３８ＧＨｚから８０ＧＨｚという、１オクターブ以上の広い帯域にわたって、挿入損失２．１ｄＢ以下、アイソレーション２５ｄＢ以上の良好な特性を実現した。
【００４０】
以上述べたように、スイッチ回路１においては、伝送線路４２，４４をΛ／４の４５％よりも長くすることにより、オン状態における挿入損失を許容範囲内に収めることができる。また、伝送線路４２，４４をΛ／４よりも短くすることにより、オフ状態にある分岐経路のアイソレーションを最大にすることが可能である。これにより、オフ側ブランチのアイソレーションを最大にするとともに、オン状態における挿入損失を許容範囲内に保つのに適したスイッチ回路１が実現されている。
【００４１】
このように本実施形態は、進行波型ＳＰｎＴスイッチに最適な分岐回路（分岐点からＦＥＴまでの最適な伝送線路の長さ）の範囲を明らかにすることにより、進行波型ＳＰｎＴスイッチの産業上の発展に資するものである。
【００４２】
ところで、上述した特許文献４に開示されている従来技術は、コプレーナ・ウェーブガイドを用いたＳＰｎＴスイッチ回路の実現には有効な技術であるが、マイクロストリップ線路等、他の伝送線路への適用方法を開示していない。これに対して、本実施形態によれば、マイクロストリップ線路等、他の伝送線路にも好適に適用することができる。
【００４３】
また、スイッチ回路１は、伝送線路５０を備えている。これにより、共有端子１０のインピーダンスと、オン状態にある分岐経路を共有端子１０から見たときのインピーダンスとを好適に整合させることができる。
【００４４】
スイッチ回路１においては、分布定数ＦＥＴが用いられている。これにより、スイッチ回路１は、広帯域特性の実現に非常に優れている。
【００４５】
伝送線路４２，４４としてコプレーナ・ウェーブガイドを用いる場合、図１８に示したように、各分布定数ＦＥＴ３２，３４の両側にそれぞれ配されたグランドＧ１，Ｇ２を互いに電気的に接続することにより、グランド面の電位を強化することができる。また、その接続を配線Ｗによって行うことにより、簡略な構成で、グランド面を強化することができる。
【００４６】
本発明によるスイッチ回路は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においてはＳＰＤＴスイッチの例を示したが、本発明によるスイッチ回路は、ｎが３以上の場合のＳＰｎＴスイッチにも適用することができる。
【００４７】
また、図８に示すように、集中定数として扱うことのできるｎ個のＦＥＴ９２と伝送線路９４とを含む、進行波型ＳＰＳＴスイッチも、本発明の分布定数ＦＥＴと同様に扱うことができるため、本発明の適用範囲である。例えば、４個のＷｇ＝１００μｍのＦＥＴと、その間を結ぶ５０μｍの長さの伝送線路とを含む進行波型ＳＰＳＴスイッチを、スイッチ回路１の分布定数ＦＥＴと置換えたもので、進行波型ＳＰＤＴスイッチを構成することもできる。さらに、電界効果トランジスタの代わりに、ショットキーダイオードやＰＩＮダイオード等のダイオードを利用することも可能で、同様の効果を得ることができる。たとえば、電界効果トランジスタのゲートをダイオードのアノードとし、ソース、ドレインをカソードとすることで、実現することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明によるスイッチ回路の一実施形態を示す回路図である。
【図２】スイッチ回路１を簡単化したＳＰＤＴスイッチを示す等価回路図である。
【図３】オフ状態にある分布定数ＦＥＴ（４００μｍ長）の８０ＧＨｚにおける入力インピーダンスを示すスミスチャートである。
【図４】スイッチ回路１を簡単化したＳＰＤＴスイッチを示す等価回路図である。
【図５】（ａ）は、図４においてＡ点からオフ・ブランチ・シャント回路を通して分岐端子２２側を見たインピーダンスＺｓｈを示すスミスチャートである。（ｂ）は、Ａ点から入力伝送線路を介して共有端子１０側を見たインピーダンスＺｉｎを示すスミスチャートである。
【図６】スイッチ回路１を示す等価回路図である。
【図７】（ａ）は、 図６においてＢ点からオン・ブランチを通して分岐端子２２側を見たインピーダンスＺｏｎを示すスミスチャートである。（ｂ）は、Ｂ点からオフ・ブランチ・シャント回路、入力伝送線路を介して共有端子１０側を見たインピーダンスＺ'を示すスミスチャートである。
【図８】変形例に係るスイッチ回路を説明するための回路図である。
【図９】（ａ）は、従来の直並列構成ＳＰＳＴスイッチ回路の回路図である。（ｂ）は、オン状態の等価回路図である。（ｃ）は、オフ状態の等価回路図である。
【図１０】従来の直並列構成ＳＰＳＴスイッチの挿入損失およびアイソレーションの周波数特性図である。
【図１１】従来の分布定数FETを用いた進行波型SPSTスイッチの概念図である。
【図１２】従来の分布定数FETを用いた進行波型SPSTスイッチの等価回路図である。
【図１３】従来の分布定数FETを用いた進行波型SPSTスイッチを集中定数で表現した等価回路図である。
【図１４】（ａ）および（ｂ）は、従来の分布定数FETを用いた進行波型SPSTスイッチの挿入損失の周波数特性およびアイソレーションの周波数特性をそれぞれ示すグラフである。
【図１５】特許文献３に記載されたＳＰＤＴスイッチを示す回路図である。
【図１６】特許文献４に記載されたＳＰＤＴスイッチを示す回路図である。
【図１７】非特許文献３に記載された進行波型ＳＰＤＴスイッチを示す回路図である。
【図１８】コプレーナ・ウェーブガイドとともに用いる場合の分布定数ＦＥＴの一例を示す模式図である。
【図１９】分岐用伝送線路の長さと特性インピーダンスの関係を示すグラフである。
【符号の説明】
【００４９】
１    スイッチ回路
１０    共有端子
２２，２４    分岐端子
３２，３４    分布定数ＦＥＴ
４２，４４    伝送線路
４６    伝送線路
５０    伝送線路
６２，６４    伝送線路
７２，７４    アイソレーション回路
８２，８４    制御端子
Ｐ０    共有経路
Ｐ１，Ｐ２    分岐経路
【図１】
2007037018.tif 000003
【図２】
2007037018.tif 000004
【図３】
2007037018.tif 000005
【図４】
2007037018.tif 000006
【図５】
2007037018.tif 000007
【図６】
2007037018.tif 000008
【図７】
2007037018.tif 000009
【図８】
2007037018.tif 000010
【図９】
2007037018.tif 000011
【図１０】
2007037018.tif 000012
【図１１】
2007037018.tif 000013
【図１２】
2007037018.tif 000014
【図１３】
2007037018.tif 000015
【図１４】
2007037018.tif 000016
【図１５】
2007037018.tif 000017
【図１６】
2007037018.tif 000018
【図１７】
2007037018.tif 000019
【図１８】
2007037018.tif 000020
【図１９】
2007037018.tif 000021