(57)【要約】【課題】ゲート酸化膜の経時劣化が懸念されるデカップリング容量セルや修正用セルに対して用いるＴＤＤＢ抑制回路の使用個数を削減し、チップ面積の増大を抑制する。【解決手段】ソースが第１の電源配線に接続された第１のトランジスタＱＰ１とソースが第２の電源配線に接続された第２のトランジスタＱＮ２からなり、第１のトランジスタのドレインが第２のトランジスタのゲートに、第２のトランジスタのドレインが第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路１と、ソースおよびドレインが第１の電源配線に接続され、ゲートがＴＤＤＢ抑制回路１における第２のトランジスタのドレインに接続された第３のトランジスタＱＰ３からなるデカップリング容量回路２と、ＴＤＤＢ抑制回路１の第１のトランジスタのドレインと第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子ＯＵＴ１，ＯＵＴ２とを備える。【選択図】図１
2007234857.tif 000002
【特許請求の範囲】
【請求項１】
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
導電型が前記第１のトランジスタと同じで、ソースおよびドレインが前記第１の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第２のトランジスタのドレインに接続された第３のトランジスタからなるデカップリング容量回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えた半導体集積回路。
【請求項２】
前記第１および第３のトランジスタはＰチャンネル型のトランジスタであり、前記第２のトランジスタはＮチャンネル型のトランジスタであり、前記第１の電源配線は高電圧電源配線であり、前記第２の電源配線は低電圧電源配線である請求項１に記載の半導体集積回路。
【請求項３】
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
導電型が前記第２のトランジスタと同じで、ソースおよびドレインが前記第２の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインに接続された第４のトランジスタからなるデカップリング容量回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えた半導体集積回路。
【請求項４】
前記第１のトランジスタはＰチャンネル型のトランジスタであり、前記第２および第４のトランジスタはＮチャンネル型のトランジスタであり、前記第１の電源配線は高電圧電源配線であり、前記第２の電源配線は低電圧電源配線である請求項３に記載の半導体集積回路。
【請求項５】
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
導電型が前記第１のトランジスタと同じで、ソースおよびドレインが前記第１の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第２のトランジスタのドレインに接続された第３のトランジスタと、導電型が前記第２のトランジスタと同じで、ソースおよびドレインが前記第２の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインに接続された第４のトランジスタからなるデカップリング容量回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えた半導体集積回路。
【請求項６】
前記第１および第３のトランジスタはＰチャンネル型のトランジスタであり、前記第２および第４のトランジスタはＮチャンネル型のトランジスタであり、前記第１の電源配線は高電圧電源配線であり、前記第２の電源配線は低電圧電源配線である請求項５に記載の半導体集積回路。
【請求項７】
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
少なくとも１つのトランジスタを含み、未使用時に電源電圧または接地電圧が固定的に印加される前記トランジスタのゲートに前記ＴＤＤＢ抑制回路におけるいずれか一方のトランジスタのドレインが接続された動作不具合修正または機能追加のための修正用回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えた半導体集積回路。
【請求項８】
さらに、ソースおよびドレインが高電圧電源配線に接続されゲートが第１の入力端子に接続されたＰチャンネル型のトランジスタで構成されるデカップリング容量セルを備え、
前記デカップリング容量セルにおける前記第１の入力端子が前記ＴＤＤＢ抑制回路における前記第２の出力端子にセル間配線を介して接続されている請求項１から請求項７までのいずれかに記載の半導体集積回路。
【請求項９】
さらに、ソースおよびドレインが低電圧電源配線に接続されゲートが第２の入力端子に接続されたＮチャンネル型のトランジスタで構成されるデカップリング容量セルを備え、
前記デカップリング容量セルにおける前記第２の入力端子が前記ＴＤＤＢ抑制回路における前記第１の出力端子にセル間配線を介して接続されている請求項１から請求項７までのいずれかに記載の半導体集積回路。
【請求項１０】
さらに、ソースおよびドレインが高電圧電源配線に接続されゲートが第１の入力端子に接続されたＰチャンネル型のトランジスタとソースおよびドレインが低電圧電源配線に接続されゲートが第２の入力端子に接続されたＮチャンネル型のトランジスタとで構成されるデカップリング容量セルを備え、
前記デカップリング容量セルにおける前記第１および第２の入力端子が前記ＴＤＤＢ抑制回路における前記第２および第１の出力端子にそれぞれセル間配線を介して接続されている請求項１から請求項７までのいずれかに記載の半導体集積回路。
【請求項１１】
論理ブロック内に機能を実現するための論理セルを配置する工程と、
動作不具合修正または機能追加のための修正用セルを配置する工程と、
前記論理ブロック内の空き領域に、デカップリング容量回路または修正用回路を含み、かつ複数の出力端子を備えたＴＤＤＢ抑制セルを配置する工程と、
前記配置した論理セル間の配線を行う工程と、
前記ＴＤＤＢ抑制セルと前記修正用セルとの間の配線を行う工程とを含む半導体集積回路の設計方法。
【請求項１２】
論理ブロック内に機能を実現するための論理セルを配置する工程と、
動作不具合修正または機能追加のための修正用セルを配置する工程と、
前記論理ブロック内の空き領域に、デカップリング容量回路または修正用回路を含み、かつ複数の出力端子を備えたＴＤＤＢ抑制セルを配置する工程と、
前記論理セルの暫定配線を行う工程と、
前記ＴＤＤＢ抑制回路と前記修正用セルとの間の暫定配線を行う工程と、
前記暫定配線の結果から配線混雑度を見積もる工程と、
前記見積もった配線混雑度に応じてデカップリング容量セルまたは修正用セルの配置個数を決定する工程と、
前記配置した論理セル間の詳細配線を行う工程と、
前記ＴＤＤＢ抑制セルと前記修正用セルとの間の詳細配線を行う工程とを含む半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのゲート酸化膜の保護を目的とした半導体集積回路および半導体集積回路の設計方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路において構成素子の微細化が大きく進展し、なかでもＭＯＳ（Metal Oxide Semiconductor）トランジスタにおけるゲート酸化膜の薄膜化は著しい。しかし、ゲート酸化膜の薄膜化は、ゲート酸化膜の耐圧の低下を招き、電圧印加時における経時的絶縁破壊（ＴＤＤＢ（Time Dependent Dielectric Breakdown））の原因となり得る。ゲートに電源電圧が常に印加される回路には経時的絶縁破壊（ＴＤＤＢ）の注意が必要である。このような回路の例として、デカップリング容量セルや修正用セルなどが挙げられる。
【０００３】
デカップリング容量セルは、ＳＯＣ（System on a Chip）の大規模化および高速化により顕著になってきた電源電圧変動を抑制するために用いられるセルである。デカップリング容量は、Ｐチャンネル型またはＮチャンネル型のＭＯＳトランジスタを用いて、そのドレイン・ソースを高電圧電源配線または低電圧電源配線に接続し、ゲートに逆極性の電圧を印加するように構成したものである。
【０００４】
修正用セルは、論理ブロックにおけるセル配置配線が実施された後、動作不具合や機能追加が発生した場合に使用されるセルである。未使用時にはゲートフローティングによる誤動作または消費電力の増大を回避するため、ゲートを電源電圧または接地電圧に固定する。
【０００５】
図１１は従来の技術における半導体集積回路としてのデカップリング容量付きＴＤＤＢ抑制セルＡ１′を表す回路図、図１２はＴＤＤＢ抑制セルＡ１′のレイアウト平面図である。このＴＤＤＢ抑制セルＡ１′は、特許文献１に開示される回路を含むことにより、前記課題を解決するものである。
【０００６】
ＴＤＤＢ抑制セルＡ１′は、ＴＤＤＢ抑制回路１と、ＴＤＤＢ抑制回路１に接続されたデカップリング容量回路２から構成されている。
【０００７】
ＴＤＤＢ抑制回路１は、Ｐチャンネル型の第１のトランジスタＱＰ１とＮチャンネル型の第２のトランジスタＱＮ２を含み、第１のトランジスタＱＰ１のゲートが第２のトランジスタＱＮ２のドレインに接続され、第１のトランジスタＱＰ１のドレインが第２のトランジスタＱＮ２のゲートに接続されている。
【０００８】
デカップリング容量回路２は、Ｐチャンネル型の第３のトランジスタＱＰ３とＮチャンネル型の第４のトランジスタＱＮ４を含み、第３のトランジスタＱＰ３のソースおよびドレインは高電圧電源配線（ＶＤＤ）に接続され、第４のトランジスタＱＮ４のドレインおよびソースは低電圧電源配線（ＶＳＳ）に接続されている。第３のトランジスタＱＰ３のゲートが配線５２を介して第２のトランジスタＱＮ２のドレインに接続され、第４のトランジスタＱＮ４のゲートが配線５１を介して第１のトランジスタＱＰ１のドレインに接続されている。第３のトランジスタＱＰ３および第４のトランジスタＱＮ４のゲートには電源電圧（ＶＤＤ／ＶＳＳ）が常に印加されるようになっている。
【０００９】
ＴＤＤＢ抑制回路１を接続したことにより、ゲートに電源電圧が常に印加されるデカップリング容量回路２で発生し得るＴＤＤＢ劣化を防止することができる。
【特許文献１】ＵＳＰ４８６８９０３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記従来の半導体集積回路は、ゲート絶縁膜保護を必要とするデカップリング容量回路に対してＴＤＤＢ抑制回路を接続したものがそれ自体で完結した形態となっている。つまり、チップ内に配置される他のデカップリング容量セルや修正用セルなどのＴＤＤＢ劣化防止が求められるセルとは無関係に独立して存在するものとなっている。その結果、他のＴＤＤＢ劣化防止が求められるセルのそれぞれに対してＴＤＤＢ抑制回路を個別に付加する必要があり、このことが原因となってチップ面積を増大させていた。
【００１１】
本発明は、このような事情に鑑みて創作したものであり、チップ面積の増大を抑制しつつ、より多くのセルに対してＴＤＤＢ劣化を防止できるようにすることを目的としている。
【課題を解決するための手段】
【００１２】
本発明による半導体集積回路は、
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
導電型が前記第１のトランジスタと同じで、ソースおよびドレインが前記第１の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第２のトランジスタのドレインに接続された第３のトランジスタからなるデカップリング容量回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えたものである。ここで、導電型とは、半導体のＰチャンネル型、Ｎチャンネル型のことである。なお、この構成において、前記第１および第３のトランジスタはＰチャンネル型のトランジスタであり、前記第２のトランジスタはＮチャンネル型のトランジスタであり、前記第１の電源配線は高電圧電源配線であり、前記第２の電源配線は低電圧電源配線であるという態様がある。
【００１３】
また、本発明による半導体集積回路は、
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
導電型が前記第２のトランジスタと同じで、ソースおよびドレインが前記第２の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインに接続された第４のトランジスタからなるデカップリング容量回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えたものである。なお、この構成において、前記第１のトランジスタはＰチャンネル型のトランジスタであり、前記第２および第４のトランジスタはＮチャンネル型のトランジスタであり、前記第１の電源配線は高電圧電源配線であり、前記第２の電源配線は低電圧電源配線であるという態様がある。
【００１４】
また、本発明による半導体集積回路は、
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
導電型が前記第１のトランジスタと同じで、ソースおよびドレインが前記第１の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第２のトランジスタのドレインに接続された第３のトランジスタと、導電型が前記第２のトランジスタと同じで、ソースおよびドレインが前記第２の電源配線に接続され、ゲートが前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインに接続された第４のトランジスタからなるデカップリング容量回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えたものである。なお、この構成において、前記第１および第３のトランジスタはＰチャンネル型のトランジスタであり、前記第２および第４のトランジスタはＮチャンネル型のトランジスタであり、前記第１の電源配線は高電圧電源配線であり、前記第２の電源配線は低電圧電源配線であるという態様がある。
【００１５】
上記した半導体集積回路は、ＴＤＤＢ抑制回路とデカップリング容量回路から構成されている点では従来例と同様であるが、さらに、ＴＤＤＢ抑制回路に第１および第２の出力端子を備えていることから、ゲートに電源電圧が常に印加されるデカップリング容量セルや修正用セルなどのＴＤＤＢ劣化防止が求められるセルがほかにもある場合に、当該半導体集積回路のＴＤＤＢ抑制回路における第１の出力端子や第２の出力端子をＴＤＤＢ劣化防止が求められるセルのゲートに接続することにより、すべてのＴＤＤＢ劣化防止が求められるセルに対して個々にＴＤＤＢ抑制回路を備える必要性をなくすことができる。すなわち、複数のＴＤＤＢ劣化防止が求められるセルに対して、当該の半導体集積回路を共用することができる。その結果として、チップ面積の増大を抑制しつつ、より多くのセルに対してＴＤＤＢ劣化防止機能を展開することができる。
【００１６】
また、本発明による半導体集積回路は、
導電型を互いに異にし、ソースが第１の電源配線に接続された第１のトランジスタとソースが第２の電源配線に接続された第２のトランジスタからなり、前記第１のトランジスタのドレインが前記第２のトランジスタのゲートに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタのゲートに接続されたＴＤＤＢ抑制回路と、
少なくとも１つのトランジスタを含み、未使用時に電源電圧または接地電圧が固定的に印加される前記トランジスタのゲートに前記ＴＤＤＢ抑制回路におけるいずれか一方のトランジスタのドレインが接続された動作不具合修正または機能追加のための修正用回路と、
前記ＴＤＤＢ抑制回路における前記第１のトランジスタのドレインと前記第２のトランジスタのドレインにそれぞれ接続された第１および第２の出力端子とを備えたものである。
【００１７】
上記した半導体集積回路は、未使用時にゲートに電源電圧または接地電圧が固定的に印加される修正用回路と、この修正用回路に対するＴＤＤＢ抑制回路とから構成され、さらに、ＴＤＤＢ抑制回路に第１および第２の出力端子を備えていることから、ゲートに電源電圧が常に印加されるデカップリング容量セルや修正用セルなどのＴＤＤＢ劣化防止が求められるセルがほかにもある場合に、当該半導体集積回路のＴＤＤＢ抑制回路における第１の出力端子や第２の出力端子をＴＤＤＢ劣化防止が求められるセルのゲートに接続することにより、すべてのＴＤＤＢ劣化防止が求められるセルに対して個々にＴＤＤＢ抑制回路を備える必要性をなくすことができる。すなわち、複数のＴＤＤＢ劣化防止が求められるセルに対して、当該の半導体集積回路を共用することができる。その結果として、チップ面積の増大を抑制しつつ、より多くのセルに対してＴＤＤＢ劣化防止機能を展開することができる。
【００１８】
そして、上述した半導体集積回路の任意のものにおいて、さらに、ソースおよびドレインが高電圧電源配線に接続されゲートが第１の入力端子に接続されたＰチャンネル型のトランジスタで構成されるデカップリング容量セルを備え、前記デカップリング容量セルにおける前記第１の入力端子が前記ＴＤＤＢ抑制回路における前記第２の出力端子にセル間配線を介して接続されているという態様がある。
【００１９】
また、上述した半導体集積回路の任意のものにおいて、さらに、ソースおよびドレインが低電圧電源配線に接続されゲートが第２の入力端子に接続されたＮチャンネル型のトランジスタで構成されるデカップリング容量セルを備え、前記デカップリング容量セルにおける前記第２の入力端子が前記ＴＤＤＢ抑制回路における前記第１の出力端子にセル間配線を介して接続されているという態様がある。
【００２０】
また、上述した半導体集積回路の任意のものにおいて、さらに、ソースおよびドレインが高電圧電源配線に接続されゲートが第１の入力端子に接続されたＰチャンネル型のトランジスタとソースおよびドレインが低電圧電源配線に接続されゲートが第２の入力端子に接続されたＮチャンネル型のトランジスタとで構成されるデカップリング容量セルを備え、前記デカップリング容量セルにおける前記第１および第２の入力端子が前記ＴＤＤＢ抑制回路における前記第２および第１の出力端子にそれぞれセル間配線を介して接続されているという態様がある。
【００２１】
これらの構成においては、上記のようなデカップリング容量セルをさらに備え、ＴＤＤＢ抑制回路の第１の出力端子または第２の出力端子あるいはその両方に接続することにより、電源変動をさらに抑制して、安定動作をもたらすという効果がある。
【００２２】
本発明による半導体集積回路の設計方法は、
論理ブロック内に機能を実現するための論理セルを配置する工程と、
動作不具合修正または機能追加のための修正用セルを配置する工程と、
前記論理ブロック内の空き領域に、デカップリング容量回路または修正用回路を含み、かつ複数の出力端子を備えたＴＤＤＢ抑制セルを配置する工程と、
前記配置した論理セル間の配線を行う工程と、
前記ＴＤＤＢ抑制セルと前記修正用セルとの間の配線を行う工程とを含むものである。
【００２３】
これは、論理セルについての配線工程の前に、ＴＤＤＢ抑制セルを配置し、さらにＴＤＤＢ抑制セルと修正用セルとの配線よりも論理セルの配線を優先するものである。これによれば、ＴＤＤＢ抑制セルと修正用セルを接続する配線の存在に起因して論理セル間を接続する配線が冗長迂回するということがなく、論理セル間の配線効率が向上するとともに、配線遅延の影響を最小限に抑えることが可能となる。
【００２４】
また、本発明による半導体集積回路の設計方法は、
論理ブロック内に機能を実現するための論理セルを配置する工程と、
動作不具合修正または機能追加のための修正用セルを配置する工程と、
前記論理ブロック内の空き領域に、デカップリング容量回路または修正用回路を含み、かつ複数の出力端子を備えたＴＤＤＢ抑制セルを配置する工程と、
前記論理セルの暫定配線を行う工程と、
前記ＴＤＤＢ抑制回路と前記修正用セルとの間の暫定配線を行う工程と、
前記暫定配線の結果から配線混雑度を見積もる工程と、
前記見積もった配線混雑度に応じてデカップリング容量セルまたは修正用セルの配置個数を決定する工程と、
前記配置した論理セル間の詳細配線を行う工程と、
前記ＴＤＤＢ抑制セルと前記修正用セルとの間の詳細配線を行う工程とを含むものである。
【００２５】
これによれば、ＴＤＤＢ抑制セルの存在にかかわらず、配線混雑度を加味した状態での効果的な設計が可能となる。
【発明の効果】
【００２６】
本発明によれば、トランジスタのゲート酸化膜の保護機能をもつＴＤＤＢ抑制回路が第１および第２の出力端子を備えているので、ゲートに電源電圧が常に印加されることからＴＤＤＢ劣化防止が求められるセルがほかにある場合に、ＴＤＤＢ抑制回路における第１の出力端子や第２の出力端子をＴＤＤＢ劣化防止が求められるセルのゲートに接続することにより、すべてのＴＤＤＢ劣化防止が求められるセルに対して個々にＴＤＤＢ抑制回路を備える必要性をなくすことができ、チップ面積の増大を抑制しつつ、より多くのセルに対してＴＤＤＢ劣化防止機能を展開することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路としてのデカップリング容量付きＴＤＤＢ抑制セルＡ１を表す回路図、図２はＴＤＤＢ抑制セルＡ１のレイアウト平面図である。
【００２９】
ＴＤＤＢ抑制セルＡ１は、ＴＤＤＢ抑制回路１と、ＴＤＤＢ抑制回路１に接続されたデカップリング容量回路２から構成されている。
【００３０】
ＴＤＤＢ抑制回路１は、Ｐチャンネル型である第１のトランジスタＱＰ１とＮチャンネル型である第２のトランジスタＱＮ２を含み、第１のトランジスタＱＰ１のソースが高電圧電源配線（ＶＤＤ）に接続され、第２のトランジスタＱＮ２のソースが低電圧電源配線（ＶＳＳ）に接続され、第１のトランジスタＱＰ１のゲートが第２のトランジスタＱＮ２のドレインに接続され、第１のトランジスタＱＰ１のドレインが第２のトランジスタＱＮ２のゲートに接続されている。
【００３１】
デカップリング容量回路２は、Ｐチャンネル型である第３のトランジスタＱＰ３とＮチャンネル型である第４のトランジスタＱＮ４を含み、第３のトランジスタＱＰ３のソースおよびドレインは高電圧電源配線（ＶＤＤ）に接続され、第４のトランジスタＱＮ４のドレインおよびソースは低電圧電源配線（ＶＳＳ）に接続されている。第３のトランジスタＱＰ３のゲートが第２のトランジスタＱＮ２のドレインに接続され、第４のトランジスタＱＮ４のゲートが第１のトランジスタＱＰ１のドレインに接続されている。第３のトランジスタＱＰ３のゲートは、第１のトランジスタＱＰ１のゲートにもつながっている。第４のトランジスタＱＮ４のゲートは第２のトランジスタＱＮ２のゲートにもつながっている。
【００３２】
そして、ＴＤＤＢ抑制回路１における第１のトランジスタＱＰ１のドレインに第１の出力端子ＯＵＴ１が接続されているとともに、第２のトランジスタＱＮ２のドレインに第２の出力端子ＯＵＴ２が接続されている。
【００３３】
このようにＴＤＤＢ抑制回路１に第１の出力端子ＯＵＴ１と第２の出力端子ＯＵＴ２とを追加したことが、従来技術との比較における本実施の形態の特徴となっている。図２において付記した符号は図１の符号に対応している。従来技術の場合の図１１、図１２との比較では、第１の出力端子ＯＵＴ１および第２の出力端子ＯＵＴ２の存在が特徴である。５１は第１のトランジスタＱＰ１のドレインと第４のトランジスタＱＮ４のゲートとを接続するセル内配線、５２は第２のトランジスタＱＮ２のドレインと第３のトランジスタＱＰ３のゲートとを接続するセル内配線である。
【００３４】
なお、上記において、デカップリング容量回路２については、第３のトランジスタＱＰ３のみでもよいし、第４のトランジスタＱＮ４のみでもよい。
【００３５】
以上のように、ＴＤＤＢ抑制セルＡ１は、ＴＤＤＢ抑制回路１によってデカップリング容量回路２におけるトランジスタのゲート酸化膜を保護する機能だけでなく、第１および第２の出力端子ＯＵＴ１，ＯＵＴ２を備えることで、ＴＤＤＢ抑制を必要とする他の回路に接続して、その回路のゲート酸化膜を保護する機能を発揮することが可能となる。
【００３６】
図３はデカップリング容量付きＴＤＤＢ抑制セルＡ１を含む論理ブロックの一部を表すレイアウト平面図である。
【００３７】
水平方向に延伸したセル列に沿って論理セル２０〜２５が自動配置配線ツールを用いて配置され、論理セルが配置されていない空き領域に対して、デカップリング容量付きＴＤＤＢ抑制セルＡ１が同様に配置されている。論理セルには修正用セルが含まれており、図中２０，２１，２２が修正用セルに該当する。修正用セルは回路動作不具合や機能追加時に使用される予備のセルで、未使用時にはゲートフローティングによる誤動作や消費電力の増大を回避するため、ゲートを電源電圧または接地電圧に固定する。そのとき、ゲートにはＴＤＤＢ抑制が必要となる。
【００３８】
修正用セル２０，２１，２２にはそれぞれ１つ以上の入力端子が存在する。すなわち、修正用セル２０には入力端子ＩＮ１、修正用セル２１には入力端子ＩＮ２、修正用セル２２には入力端子ＩＮ３，ＩＮ４，ＩＮ５がそれぞれ配置されている。
【００３９】
修正用セル２０の入力端子ＩＮ１はセル間配線３１を介して第１の出力端子ＯＵＴ１と接続されている。修正用セル２１の入力端子ＩＮ２はセル間配線３２を介して第２の出力端子ＯＵＴ２に接続されている。修正用セル２２の入力端子ＩＮ３はセル間配線３２の途中に配置されたビア４１を介して異なる層のセル間配線３３により第２の出力端子ＯＵＴ２に接続されている。修正用セル２２の入力端子ＩＮ４，ＩＮ５はセル間配線３１に配置されたビア４２を介して異なる層のセル間配線３４により第１の出力端子ＯＵＴ１に接続されている。このように、セル間配線は複数の配線層にまたがっていてもよい。
【００４０】
なお、修正用セル２０はＴＤＤＢ抑制セルＡ１に隣接配置されているので、その入力端子ＩＮ１と第１の出力端子ＯＵＴ１とを接続する配線３１については、上層のセル間配線である必要はなく、セル内で使用されるメタル配線で接続してもよい。
【００４１】
以上のような構成により、ＴＤＤＢ抑制セルＡ１は離れた位置に配置された修正用セル２０，２１，２２のゲートの保護が可能となる。この結果、複数の修正用セルに対するゲート保護回路として汎用的に適用することができ、チップ面積の増大を抑制する効果がある。
【００４２】
なお、ＴＤＤＢ抑制セルＡ１の第１および第２の出力端子ＯＵＴ１，ＯＵＴ２は、修正用セルの入力端子に接続するだけでなく、他の論理セルの入力端子との間でセル間配線することも可能であり、同様にチップ面積の増大を抑制する効果がある。
【００４３】
次にデカップリング容量付きＴＤＤＢ抑制セルＡ１の配置配線に関する設計方法について説明する。
【００４４】
従来では、図１３に示すように、論理ブロック内に機能を実現するための論理セルと、回路修正を行うための修正用セルを配置配線し、その後、容量セルを空き領域に配置していた。
【００４５】
本実施の形態では、図３に示すように、ＴＤＤＢ抑制セルＡ１の出力端子と修正用セル２０，２１，２２の入力端子とをセル間配線で接続する必要があるため、図４の手順に従って設計される。
【００４６】
まずステップＳ１において、論理ブロック内に機能を実現するための論理セルを配置する。次いでステップＳ２において、修正用セルを配置する。そしてステップＳ３において、論理ブロック内の空き領域にデカップリング容量付きＴＤＤＢ抑制セルＡ１を配置し、セル配置を完了する。
【００４７】
次にセル間配線工程であるが、まずステップＳ４において、ステップＳ１で配置した論理セル間の配線（詳細配線）を優先で行う。論理セルの配置位置により配線が不可能な場合は、その配線不可能な箇所を含む局所領域の再配線を完了するまで繰り返す。
【００４８】
そしてステップＳ５において、ＴＤＤＢ抑制セルＡ１と修正用セルとの間の配線（詳細配線）を行う。論理セルの配置位置やステップＳ４による配線混雑度の影響から配線が不可能な場合は、その配線不可能な箇所を含む局所領域の再配線を完了するまで繰り返す。
【００４９】
以上のように配線工程前にデカップリング容量付きＴＤＤＢ抑制セルを配置し、さらに修正用セルの配線よりも論理セルの配線を優先する設計方法により、論理セル間の配線効率が向上する。すなわち、ＴＤＤＢ抑制セルＡ１と修正用セルを接続する配線の存在に起因して論理セル間を接続する配線が冗長迂回するということがない。その結果、配線遅延の影響を最小限に抑えることが可能となる。
【００５０】
（実施の形態２）
図５は本発明の実施の形態２における半導体集積回路としての修正用回路付きＴＤＤＢ抑制セルＡ２を表す回路図、図６はＴＤＤＢ抑制セルＡ２のレイアウト平面図である。
【００５１】
本実施の形態の修正用回路付きＴＤＤＢ抑制セルＡ２は、ＴＤＤＢ抑制回路１と修正用回路３で構成されている。ＴＤＤＢ抑制回路１は、実施の形態１の場合と同様であるので説明を省略する。修正用回路３は、実施の形態１の図３に示した修正用セル２０，２１，２２と同等の役割を持つセルである。修正用回路３はＰチャンネル型である第５のトランジスタＱＰ５およびＮチャンネル型である第６のトランジスタＱＮ６から構成されるインバータを例としており、第５のトランジスタＱＰ５のソースが高電圧電源配線（ＶＤＤ）に接続され、第６のトランジスタＱＮ６のソースが低電圧電源配線（ＶＳＳ）に接続され、両トランジスタＱＰ５，ＱＮ６のドレインどうしが互いに接続され、さらに両ゲートがセル内配線５３を介して第２の出力端子ＯＵＴ２に接続されている。なお、両ゲートは第１の出力端子ＯＵＴ１に接続しても構わない。また、修正用回路３は、インバータに代えて、他の回路を用いてもよい。
【００５２】
以上のような構成により、実施の形態１と同様にチップ面積削減効果が得られる。
【００５３】
また、ＴＤＤＢ抑制セルＡ２を用いた配置配線に関する設計方法については、実施の形態１の図４と手順としては同様であるが、ステップＳ３において、ＴＤＤＢ抑制セルＡ１をＴＤＤＢ抑制セルＡ２に替えて配置する点が異なる。
【００５４】
（実施の形態３）
図７は本発明の実施の形態３における半導体集積回路としてのデカップリング容量セルＡ３を表す回路図、図８はデカップリング容量セルＡ３のレイアウト平面図である。
【００５５】
デカップリング容量セルＡ３は、Ｐチャンネル型のトランジスタＱＰ７とＮチャンネル型のトランジスタＱＮ８を含み、Ｐチャンネル型のトランジスタＱＰ７のドレインおよびソースが高電圧電源配線（ＶＤＤ）に接続され、Ｎチャンネル型のトランジスタＱＮ８のドレインおよびソースが低電圧電源配線（ＶＳＳ）に接続されている。そして、
Ｐチャンネル型のトランジスタＱＰ７のゲートに入力端子ＩＮ７が接続され、Ｎチャンネル型のトランジスタＱＮ８のゲートに入力端子ＩＮ８が接続されている。
【００５６】
図９はデカップリング容量セルＡ３，Ａ３′と、実施の形態１の図１に示したデカップリング容量付きＴＤＤＢ抑制セルＡ１を含む論理ブロックの一部を表すレイアウト平面図である。デカップリング容量セルＡ３，Ａ３′は、同じ回路構成で入力端子ＩＮ７，ＩＮ８を持ち、セルサイズまたは容量値が互いに異なるものである。デカップリング容量セルＡ３の入力端子ＩＮ７がビア７２とビア７１に接続される異なる層のセル間配線６５を介してＴＤＤＢ抑制セルＡ１の第１の出力端子ＯＵＴ１に接続され、入力端子ＩＮ８がセル間配線６２を介して第２の出力端子ＯＵＴ２に接続されている。また、デカップリング容量セルＡ３′の入力端子ＩＮ７がセル間配線６５とビア７１を介してＴＤＤＢ抑制セルＡ１の第１の出力端子ＯＵＴ１に接続され、入力端子ＩＮ８がビア７４とビア７３に接続される異なる層のセル間配線６６を介して第２の出力端子ＯＵＴ２に接続されている。
【００５７】
なお、デカップリング容量セルＡ３はＴＤＤＢ抑制セルＡ１に隣接配置されているので、その入力端子ＩＮ８と第１の出力端子ＯＵＴ２を接続する配線６２については、セル内で使用されるメタル配線でもよい。
【００５８】
以上のような入力端子を持つデカップリング容量セルＡ３をライブラリとして準備しておくことにより、ＴＤＤＢ抑制セルＡ１は離れた位置のデカップリング容量セルＡ３に対して電源供給およびゲート保護が可能となる。この結果、複数のデカップリング容量セルに対して同様に汎用的に適用することができ、チップ面積の増大を抑制する効果がある。
【００５９】
次にデカップリング容量セルＡ３の配置配線に関する設計方法について図１０のフローチャートを用いて説明する。
【００６０】
まずステップＳ１１において、論理ブロック内に機能を実現するための論理セルを配置する。次いでステップＳ１２において、修正用セルを配置する。そしてステップＳ１３において、論理ブロック内の空き領域にデカップリング容量付きＴＤＤＢ抑制セルＡ１を配置し、セル配置を完了する。
【００６１】
次にステップＳ１４において、ネット情報に従って、ステップＳ１１で配置した論理セルの暫定配線を行う。次いでステップＳ１５において、ＴＤＤＢ抑制セルＡ１と修正用セルの暫定配線を行う。
【００６２】
次いでステップＳ１６において、ステップＳ１５で得られた結果から配線混雑領域を見積もる。次いでステップＳ１７において、ステップＳ１６で得られた結果から、配線が混雑しない領域に配置されたＴＤＤＢ抑制セルＡ１をデカップリング容量セルＡ３（Ａ３′）に入れ替える。このとき、配線混雑しない領域におけるすべてのＴＤＤＢ抑制セルＡ１をデカップリング容量セルＡ３（Ａ３′）に入れ替えるのではなく、あらかじめユーザによって設定された基準に従って、数セルに１セルの割合でＴＤＤＢ抑制セルＡ１のまま配置してもよい。ステップＳ１７によってブロック内に新たな空き領域が発生するため、ステップＳ１８では、ステップＳ１１〜Ｓ１３で配置した各セルを移動し、設計規則に違反しない限りで空き領域のコンパクション（自動圧縮）を行う。その後、ステップＳ１９およびステップＳ２０で詳細配線を実施する。
【００６３】
なお，実施の形態１，２，３の設計方法におけるＴＤＤＢ抑制セルの配置に関してはデカップリング容量付きＴＤＤＢ抑制セルＡ１と修正用回路付きＴＤＤＢ抑制セルＡ２を混在させて配置してもよい。
【産業上の利用可能性】
【００６４】
本発明の技術は、ゲート酸化膜を保護するためのＴＤＤＢ抑制セルを共用し、冗長使用を防止するため、チップ面積増大の抑制が可能となり、容量セルや修正用セルを多用する大規模な半導体集積回路において有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１における半導体集積回路としてのデカップリング容量付きＴＤＤＢ抑制セルを表す回路図
【図２】本発明の実施の形態１におけるＴＤＤＢ抑制セルのレイアウト平面図
【図３】本発明の実施の形態１におけるデカップリング容量付きＴＤＤＢ抑制セルを含む論理ブロックの一部を表すレイアウト平面図
【図４】本発明の実施の形態１における半導体集積回路の設計方法の手順を示すフローチャート
【図５】本発明の実施の形態２における半導体集積回路としての修正用回路付きＴＤＤＢ抑制セルを表す回路図
【図６】本発明の実施の形態２におけるＴＤＤＢ抑制セルのレイアウト平面図
【図７】本発明の実施の形態３における半導体集積回路としてのデカップリング容量セルを表す回路図
【図８】本発明の実施の形態３におけるデカップリング容量セルのレイアウト平面図
【図９】本発明の実施の形態３におけるデカップリング容量セルとデカップリング容量付きＴＤＤＢ抑制セルを含む論理ブロックの一部を表すレイアウト平面図
【図１０】本発明の実施の形態３における半導体集積回路の設計方法の手順を示すフローチャート
【図１１】従来の技術における半導体集積回路としてのデカップリング容量付きＴＤＤＢ抑制セルを表す回路図
【図１２】従来の技術におけるＴＤＤＢ抑制セルのレイアウト平面図
【図１３】従来の技術における半導体集積回路の設計方法の手順を示すフローチャート
【符号の説明】
【００６６】
１  ＴＤＤＢ抑制回路
２  デカップリング容量回路
３  修正用回路
２０，２１，２２  修正用セル
２３，２４，２５  論理セル
３１〜３４，６１〜６６  セル間配線
４１，４２，７１〜７４  ビア
５１，５２，５３  セル内配線
Ａ１  デカップリング容量付きＴＤＤＢ抑制セル
Ａ２  修正用回路付きＴＤＤＢ抑制セル
Ａ３，Ａ３′  デカップリング容量セル
ＩＮ１〜ＩＮ８  入力端子
ＯＵＴ１  第１の出力端子
ＯＵＴ２  第２の出力端子
ＱＰ１  第１のトランジスタ
ＱＮ２  第２のトランジスタ
ＱＰ３  第３のトランジスタ
ＱＮ４  第４のトランジスタ
ＱＰ５  第５のトランジスタ
ＱＮ６  第６のトランジスタ
ＱＰ７  第７のトランジスタ
ＱＮ８  第８のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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