(57)【要約】【課題】  本発明によるポリシリコンＴＦＴ基板においては、欠陥密度の少ない層間絶縁膜を用いることで、高性能なＴＦＴ特性を提供することを目的とする。また、層間絶縁膜のＥ'センター密度を事前に測定し、ＴＦＴ特性の予測しておくことで、ＴＦＴ基板の評価期間を短縮すること。【解決手段】  基板１上に絶縁膜を形成する工程と、ポリシリコン膜４を形成する工程と、ゲート絶縁膜７を形成する工程と、ゲート電極８を形成する工程と、層間絶縁膜１０を形成する工程と、ポリシリコン膜４と接続するソース・ドレイン配線１１を形成する工程と、保護膜１２を形成する工程とを備え、層間絶縁膜１０のＥ'センター密度を１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上にポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ポリシリコン膜上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜越しに不純物を前記ポリシリコン膜にドーピングするドーピング工程と、
前記ゲート電極上にＳｉを有する層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜形成後に前記不純物を拡散させる熱処理工程と、
前記熱処理工程後に前記ポリシリコン膜と接続するソース・ドレイン配線を形成するソース・ドレイン配線形成工程と、
前記ソース・ドレイン配線上に保護膜を形成する保護膜形成工程と、
前記保護膜形成後の熱処理工程とを備え、
前記層間絶縁膜のＥ'センター密度を１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下とすることを特徴とするＴＦＴ基板の製造方法。
【請求項２】
基板と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、不純物がドーピングされたポリシリコン膜と、
前記ポリシリコン膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられたＳｉを有する層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記ポリシリコン膜と接続するソース・ドレイン配線と、
前記ソース・ドレイン配線上に設けられた保護膜とを備え、
前記層間絶縁膜のＥ'センター密度が１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下であることを特徴とするＴＦＴ基板。
【請求項３】
請求項２に記載のＴＦＴ基板を有する表示装置。
【請求項４】
基板と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、不純物がドーピングされたポリシリコン膜と、
前記ポリシリコン膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられたＳｉを有する層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記ポリシリコン膜と接続するソース・ドレイン配線と、
前記ソース・ドレイン配線上に設けられた保護膜とを備えたＴＦＴ基板の層間絶縁膜の評価方法であって、
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のＥ'センター密度をＥＳＲで測定する工程を有する評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置として、高精細、及び高移動度が得られる低温ポリシリコンＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を備えた基板を搭載したものが注目を集めている（非特許文献１、２、３）。
【０００３】
ＴＦＴ基板の製造方法としては、まず、ガラス等の基板上にプラズマＣＶＤ法により下地窒化膜、下地酸化膜、アモルファスシリコンを成膜する。次にアニール処理をおこない、アモルファスシリコン中の水素濃度を低下させる。そして、レーザアニール法によりアモルファスシリコンを結晶化させポリシリコン（多結晶シリコン）にする。続いて、ポリシリコンを写真製版により所望の形状にパターニングする。その後、ＣＶＤ法によりゲート絶縁膜を形成する。
【０００４】
次に、スパッタ法によりｐＭＯＳのゲート電極を形成する。ゲート電極はＡｌ（アルミニウム）、Ｃｒ（クロム）、Ｍｏ（モリブテン）、Ｔｉ（チタン）、Ｗ（タングステン）等の金属材料または合金材料である。続いて写真製版によりレジストパターンを形成して、エッチング液でゲート電極を所望の形状にパターニングし、その後レジストを除去する。イオンドーピング法によりゲート電極をマスクとしてポリシリコンにＢ（ボロン）をドーピングして、Ｐ型トランジスタを形成する。これによりｐＭＯＳのソース・ドレイン領域に不純物がドーピングされる。
【０００５】
次に、写真製版によりレジストパターンを形成して、エッチング液でゲート電極を所望の形状にパターニングし、Ｎ型トランジスタのソース・ドレイン領域を形成する場所のみを開口し、それ以外の領域はレジストで覆う。そしてイオンドーピング法によりポリシリコンのｎＭＯＳのソース・ドレイン領域となる部分にＰ（リン）をドーピングする。
【０００６】
次に、ゲート電極の端部近傍に位置するポリシリコンに、ポリシリコンにおけるソース・ドレイン領域として機能する箇所より低濃度領域となるＬＤＤ（Lightly Doped Drain）領域を形成する。具体的には上記トランジスタ形成後、エッチング液でゲート電極を後退させて、レジストを除去する。その後、再びイオンドーピング法によりポリシリコンにＰ（リン）をドーピングすることによりＬＤＤ領域を形成する。
【０００７】
次にプラズマＣＶＤ法により層間絶縁膜を形成する、層間絶縁膜はＳｉＨ４とＮ２Ｏ、又はＴＥＯＳ（TetraEthOxySilane，Ｓｉ（ＯＣ２Ｈ５）４）とＯ２を反応させた酸化シリコン膜やＳｉＨ４とＮＨ３を反応させた窒化シリコン膜やＳｉＨ４とＮ２ＯとＮＨ３を反応させた酸窒化シリコン膜の単層膜や積層膜を用いることができる。次にイオンドーピング法によりドーピングしたP（リン）やB（ボロン）を拡散させるため、熱処理を行う。続いて写真製版によりレジストパターンを形成して、ドライエッチング法で層間絶縁膜及びその下層のゲート絶縁膜にコンタクトホールを形成して、レジストを除去する。
【０００８】
その後、スパッタ法によりソース・ドレイン配線を形成するための金属薄膜を成膜し、写真製版によりレジストパターンを形成して、ドライエッチング法でソース・ドレイン配線を所望の形状にパターニングする。次にプラズマＣＶＤ法により保護膜を形成する。保護膜はSｉＨ４とＮＨ３を反応させた窒化シリコン膜を用いることができる。次にダメージ回復のため熱処理をおこない、ポリシリコンＴＦＴ構造のアレイ基板が完成する。
【０００９】
【非特許文献１】東芝レビューＶｏｌ．５５  Ｎｏ．２（２０００）「低温P-Si TFT―LCD」  西部  徹  著他（２０００年）
【非特許文献２】「低温ポリSi TFT-LCD技術」  鵜飼  育弘  著  ＥＤリサーチ社発行（２００５年４月２０日発行）
【非特許文献３】「液晶ディスプレイ技術」  松本  正一  編著  産業図書発行（１９９６年１１月８日発行）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の製造方法においては、ＴＦＴ基板における層間絶縁膜は任意の成膜条件で形成され、ＴＦＴ基板を完成させた後、ＴＦＴ特性を評価して、その結果で層間絶縁膜の成膜条件の良否を評価していた。このため、層間絶縁膜の成膜条件を決めるのに長期間を要し、非常に効率が悪いという問題点があった。また、層間絶縁膜の良否の評価基準が不明確であるという問題点があった。
【００１１】
本発明は、このような問題を解決するためになされたものであり、高性能なＴＦＴ特性を有するＴＦＴ基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様にかかるＴＦＴ基板は、基板上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上にポリシリコン膜を形成するポリシリコン膜形成工程と、前記ポリシリコン膜上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極上にＳｉを有する層間絶縁膜を形成する層間絶縁膜形成工程と、前記ゲート絶縁膜越しに不純物を前記ポリシリコン膜にドーピングするドーピング工程と、前記層間絶縁膜形成後に前記不純物を拡散させる熱処理工程と、前記熱処理工程後にポリシリコン膜と接続するソース・ドレイン配線を形成するソース・ドレイン配線形成工程と、前記ソース・ドレイン配線上に保護膜を形成する保護膜形成工程と、前記保護膜形成後の熱処理工程とを備えており、前記層間絶縁膜のＥ'センター密度を１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下とする。
【発明の効果】
【００１３】
本発明によれば、高性能なＴＦＴ特性を有するＴＦＴ基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明を適用可能な実施の形態の説明をする。以下の説明は、本発明の実施形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
【００１５】
図１は、本実施の形態にかかる表示装置に用いられるＴＦＴアレイ基板の構成を示す平面図である。まず、図１を参照して以下の実施の形態１および２で共通の構造であるＴＦＴアレイ基板について説明する。本実施の形態にかかるＴＦＴアレイ基板を有する表示装置としては、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）である。
【００１６】
本実施の形態にかかる表示装置は、基板１１０を有している。基板１１０は、例えばＴＦＴアレイ基板などのＴＦＴ基板である。基板１１０には、表示領域１１１と表示領域１１１を囲むように設けられた額縁領域１１２とが設けられている。この表示領域１１１には、複数の走査信号線１１３と複数の表示信号線１１４とが形成されている。複数の走査信号線１１３は平行に設けられている。同様に、複数の表示信号線１１４は平行に設けられている。走査信号線１１３と、表示信号線１１４とは、互いに交差するように形成されている。走査信号線１１３と表示信号線１１４とは直交している。そして、隣接する走査信号線１１３と表示信号線１１４とで囲まれた領域が画素１１７となる。従って、基板１１０では、画素１１７がマトリクス状に配列される。
【００１７】
さらに、基板１１０の額縁領域１１２には、走査信号駆動回路部１１５と表示信号駆動回路部１１６とが設けられている。走査信号線１１３は、表示領域１１１から額縁領域１１２まで延設されている。そして、走査信号線１１３は、基板１１０の端部で、走査信号駆動回路部１１５に接続される。表示信号線１１４も同様に表示領域１１１から額縁領域１１２まで延設されている。そして、表示信号線１１４は、基板１１０の端部で、表示信号駆動回路部１１６と接続される。走査信号駆動回路部１１５の近傍には、外部配線１１８が接続されている。また、表示信号駆動回路部１１６の近傍には、外部配線１１９が接続されている。外部配線１１８、１１９は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００１８】
外部配線１１８、１１９を介して走査信号駆動回路部１１５、及び表示信号駆動回路部１１６に外部からの各種信号が供給される。走査信号駆動回路部１１５は外部からの制御信号に基づいて、走査信号を走査信号線１１３に供給する。この走査信号によって、走査信号線１１３が順次選択されていく。表示信号駆動回路部１１６は外部からの制御信号や、表示データに基づいて表示信号を表示信号線１１４に供給する。これにより、表示データに応じた表示電圧を各画素１１７に供給することができる。
【００１９】
実施の形態１．
図２及び図３は本発明の実施の形態１にかかるＴＦＴ基板の製造方法を示す断面図である。ここではトップゲート型ポリシリコンＴＦＴの駆動回路部におけるＴＦＴ基板の断面図を示す。なお、図２及び図３には、左側にＮチャネル型ＭＯＳＴＦＴ（以下、Ｎ型トランジスタ）が形成され、右側にＰチャネル型ＭＯＳＴＦＴ（以下、Ｐ型トランジスタ）が形成される工程が示されている。
【００２０】
基板１は例えば透明なガラス基板である。上には絶縁膜となる下地膜を設ける。まず、プラズマＣＶＤ法で下地窒化膜２となる窒化シリコン膜を５０ｎｍ形成する。この下地窒化膜２は、ガラス基板１からのＮａ（ナトリウム）汚染を防止するために形成される。続いて、プラズマＣＶＤ法で下地酸化膜３となる酸化シリコン膜を２００ｎｍ形成する。この下地酸化膜３は、後ほど行われるアモルファスシリコンを結晶化させる際の補助的な役割をおこなう。下地窒化膜２及び下地酸化膜３は基板１の略全面に形成される。次に、プラズマＣＶＤ法でアモルファスシリコンを５０ｎｍ形成する。次に、熱処理をおこない、アモルファスシリコン中の水素濃度を低下させる。そしてレーザアニール法によりアモルファスシリコンを結晶化させポリシリコン膜４にする。レーザアニール法はエキシマレーザアニール法、ＹＡＧレーザアニール法などがあるが、これらに限定されるものではない。そして、写真製版によりレジストパターンを形成して、ドライエッチングにて、ポリシリコン膜４を所望の形状にパターニングし、レジストを除去する（図２（ａ））。なお、図２（ａ）では、Ｎ型トランジスタとなるポリシリコン膜４をポリシリコン膜４ａとして示し、Ｐ型トランジスタとなるポリシリコン膜４をポリシリコン膜４ｂとして示している。
【００２１】
次に、プラズマＣＶＤ法でゲート絶縁膜７となる酸化シリコン膜を８０ｎｍ形成する。次にスパッタ法によりゲート電極８を形成するための金属薄膜を形成する。当該金属薄膜としては、例えばＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等や、これらに他の物質を微量に添加した合金などを用いることができる。ゲート電極８を形成するための金属薄膜を成膜後、写真製版によりレジストパターンを形成して、エッチング液でゲート電極８を所望の形状にパターニングし、レジストを除去する。これにより、Ｐ型トランジスタのゲート電極８ｂが形成される。次に、前記ゲート電極８ｂをマスクとして、イオンドーピング法によりゲート絶縁膜７越しにポリシリコン膜４ｂにＢをドーピングしてＰ型トランジスタを形成する（図２（ｂ））。これによりポリシリコン膜４ｂの両端にＢをドープしたポリシリコン膜６が形成される。
【００２２】
次に、写真製版によりレジストパターンを形成して、エッチング液でゲート電極８ａを形成し、Ｎ型トランジスタのソース・ドレイン領域を形成する場所のみを開口し、それ以外の領域はレジストで覆う。イオンドーピング法によりゲート絶縁膜７越しにポリシリコン膜４ａにＰ（リン）をドーピングして（５）、Ｎ型トランジスタを形成する(図２（ｃ）)。
【００２３】
次に、Ｎ型トランジスタに、ポリシリコン膜４ａにおけるソース・ドレイン領域として機能する箇所より低濃度領域となるＬＤＤ（Lightly Doped Drain）領域を形成する。具体的には、上記Ｎ型トランジスタ形成後、エッチング液でゲート電極８ａをＬＤＤ領域分だけ後退させる(図２（ｄ）)。次にレジストを除去し、その後イオンドーピング法によりゲート絶縁膜７越しにポリシリコン膜４ａにＰをドーピングする。これにより、ソース・ドレイン領域に不純物が注入され、ＬＤＤ領域９を形成する(図３（ｅ）)。
【００２４】
次に、プラズマＣＶＤ法により層間絶縁膜１０となる酸化シリコン膜をポリシリコン膜４の上に形成する。これにより、ポリシリコン膜４が層間絶縁膜１０によって覆われる。層間絶縁膜１０は、ＴＥＯＳとＯ２を反応させた酸化シリコン膜を５００ｎｍ形成したものである（図３（ｆ））。なお、層間絶縁膜１０の膜厚として、５００ｎｍの例を挙げたが、これに限定されるものではない。層間絶縁膜１０となる酸化シリコン膜の成膜圧力を１７５Ｐａ、ＲＦパワーを０．７Ｗ／ｃｍ２、ＴＥＯＳ流量を１．６９×１０−１Ｐａｍ３／ｓ（１００ｓｃｃｍ）、Ｏ２流量を８．４５Ｐａｍ３／ｓ（５．０ｓｌｍ）、基板温度を３５０℃とする。（表１参照）
【表１】
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【００２５】
実施の形態１の成膜条件で形成した層間絶縁膜１０のＳｉ−Ｓｉ結合の欠陥を示す欠陥密度は、Ｅ'センター密度で表すことができ、６．８×１０１７ｓｐｉｎｓ／ｃｍ３となる（図４）。Ｅ'センター密度は、ＥＳＲ装置（Electron Spin Resonance：電子スピン共鳴）を用いて測定する。ここで使用したＥＳＲ装置の仕様を表２に示す。ＥＳＲ装置：ＪＥＯＬ（日本電子）製、型式：ＪＥＳ  ＦＡ１００、マイクロ波周波数：約９４４０ＭＨＺ、マイクロ波のパワー：１ｍＷ、測定磁場:３３７±４ｍＴ、測定時定数：Ｔ．Ｃ＝０．１ｓｅｃ、試料温度：室温、変調磁場の周波数：１００ｋＨｚ、変調磁場の幅：０．１６ｍＴ、１サンプルの測定時間：約２０分
【表２】
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【００２６】
なお、成膜条件は事前にガラス基板等に層間絶縁膜を成膜し、Ｅ'センター密度を測定することにより定めることができる。例えば、ガラス基板上に直接形成した酸化シリコン膜のＥ'センター密度をＥＳＲにより測定する。そしてＥ'センター密度が１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下の酸化シリコン膜と同条件で層間絶縁膜１０を成膜する。これにより良好な特性の層間絶縁膜１０を得ることができる。すなわち、ポリシリコン膜を覆う層間絶縁膜１０を、層間絶縁膜１０中のＥ'センター密度によって評価する。そして、Ｅ'センター密度によって評価する。そして、Ｅ'センター密度が１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下となる条件を採用する。そして、この条件でポリシリコン膜４を覆う層間絶縁膜１０を形成する。
【００２７】
次に、イオンドーピング法によりドーピングしたＰ（リン）やＢ（ボロン）を拡散させるため、熱処理を行う。熱処理は、窒素雰囲気中で４００℃、１時間とする。次に、写真製版によりレジストパターンを形成して、ドライエッチング法で層間絶縁膜１０及びその下層のゲート絶縁膜７にコンタクトホール１３を形成した後、レジストを除去する。
【００２８】
続いて、スパッタ法によりソース・ドレイン配線１１を形成するための金属薄膜を成膜する。ソース・ドレイン配線１１はＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料である。ここではＭｏ合金／Ａｌ合金／Ｍｏ合金の積層構造とし、膜厚はそれぞれ１００ｎｍ／３００ｎｍ／１００ｎｍとする。次に写真製版にレジストパターンを形成して、ドライエッチング法でソース・ドレイン配線１１を所望の形状にパターニングする。ソース・ドレイン配線１１はコンタクトホール１３を介してポリシリコン膜４のソース・ドレイン領域にそれぞれ接続される。次に、プラズマＣＶＤ法により保護膜１２となる窒化シリコン膜を３００ｎｍ形成する。これによりソース・ドレイン配線１１が保護膜１２によって覆われる。そして、ダメージ回復のため、熱処理を行う。熱処理は、大気中で２５０℃、１時間とする（図３（ｇ））。
【００２９】
上述のように形成したＴＦＴ基板は、対向電極を備えた対向基板と貼り合わせ、その間に液晶を注入する。バックライトユニットである面状光源装置を背面側に載置し、液晶表示装置を製造する。また、本実施形態においては液晶表示装置に限定されるものではなく、有機ＥＬディスプレイ等の表示装置や各種電子機器全般についても適用可能である。
【００３０】
実施の形態２．
本実施の形態２では、実施の形態１のＴＦＴ基板において、層間絶縁膜１０のみを異なる条件で成膜しているため、詳細な説明を省略する。ＬＤＤ領域９の形成までの製造方法は、実施の形態１と同様である。従って以下に層間絶縁膜１０の形成工程から説明する。
【００３１】
実施の形態１と同様に、プラズマＣＶＤ法により層間絶縁膜１０となる酸化シリコン膜を形成する。層間絶縁膜１０はＴＥＯＳとＯ２を反応させた酸化シリコン膜を５００ｎｍ形成する。なお、層間絶縁膜１０の膜厚として、５００ｎｍ例を挙げたが、これに限定されるものではない。層間絶縁膜１０となる酸化シリコン膜の成膜圧力を１７５Ｐａ、ＲＦパワーを１．２Ｗ／ｃｍ２、ＴＥＯＳ流量を１．６９×１０−１Ｐａｍ３／ｓ（１００ｓｃｃｍ）、Ｏ２流量を８．４５Ｐａｍ３／ｓ（５．０ｓｌｍ）、基板温度を３８０℃とする。(表１参照)
【００３２】
また、実施の形態２の成膜条件で形成した層間絶縁膜１０のＥ'センター密度は２．０×１０１７ｓｐｉｎｓ／ｃｍ３であった。なお、Ｅ'センター密度は、実施の形態１と同様のＥＳＲ装置の仕様で測定する。このように、Ｅ'センター密度が１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下であるため、良好なＴＦＴ特性を得ることができる。
【００３３】
次に、イオンドーピング法によりドーピングしたＰ（リン）やＢ（ボロン）を拡散させるため、熱処理を行う。熱処理は、窒素雰囲気中で４００℃、１時間とした。次に、写真製版によりレジストパターンを形成して、ドライエッチング法で層間絶縁膜１０及びその下層のゲート絶縁膜７にコンタクトホール１３を形成した後、レジストを除去する。
【００３４】
次に、スパッタ法によりソース・ドレイン配線１１を形成するための金属薄膜を成膜する。ソース・ドレイン配線１１はＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属材料または合金材料である。ここではＭｏ合金／Ａｌ合金／Ｍｏ合金の積層構造とし、膜厚はそれぞれ１００ｎｍ／３００ｎｍ／１００ｎｍとする。次に写真製版にレジストパターンを形成して、ドライエッチング法でソース・ドレイン配線１１を所望の形状にパターニングする。次に、プラズマＣＶＤ法により保護膜１２となる窒化シリコン膜を３００ｎｍ形成する。次に、ダメージ回復のため、熱処理を行う。熱処理は、大気中で２５０℃、１時間とする。
【００３５】
次に上記の実施の形態１及び２と比較するための比較例を説明する。ここで、比較例１及び２は、実施の形態１および２よりもＥ'センター密度が高い層間絶縁膜を有している。
比較例１．
プラズマＣＶＤ法により層間絶縁膜となる酸化シリコン膜を形成する。層間絶縁膜として、ＴＥＯＳとＯ２を反応させた酸化シリコン膜を５００ｎｍ形成する。層間絶縁膜となる酸化シリコン膜の成膜圧力を１７５Ｐａ、ＲＦパワーを０．７Ｗ／ｃｍ２、ＴＥＯＳ流量を３．３８×１０−１Ｐａｍ３／ｓ（２００ｓｃｃｍ）、Ｏ２流量を８．４５Ｐａｍ３／ｓ（５．０ｓｌｍ）、基板温度を３５０℃とする。（表１参照）
【００３６】
また、比較例１の成膜条件で形成した層間絶縁膜のＥ'センター密度は２．１×１０１８ｓｐｉｎｓ／ｃｍ３である（図４）。なお、Ｅ'センター密度は、実施の形態１と同様のＥＳＲ装置の仕様で測定する。
【００３７】
比較例２．
プラズマＣＶＤ法により層間絶縁膜となる酸化シリコン膜を形成する。層間絶縁膜はＳｉＨ４として、Ｎ２Ｏを反応させた酸化シリコン膜を５００ｎｍ形成する。層間絶縁膜となる酸化シリコン膜の成膜圧力を１６０Ｐａ、ＲＦパワーを０．３Ｗ／ｃｍ２、ＳｉＨ４流量を２．７０×１０−１Ｐａｍ３／ｓ（１６０ｓｃｃｍ）、Ｎ２Ｏ流量を５．０７Ｐａｍ３／ｓ（３．０ｓｌｍ）、Ａｒ流量を８．４５Ｐａｍ３／ｓ（５．０ｓｌｍ）、基板温度を４３０℃とする。(表３参照)
【００３８】
【表３】
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【００３９】
また、比較例２の成膜条件で形成した層間絶縁膜のＥ'センター密度は２．６×１０１８ｓｐｉｎｓ／ｃｍ３である（図４）。なお、Ｅ'センター密度は、実施の形態１と同様のＥＳＲ装置の仕様で測定する。
【００４０】
上記実施の形態及び上記比較例の製造方法で作成されたＴＦＴ基板のトランジスタのしきい値電圧を表４に示す。
【００４１】
【表４】
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【００４２】
実施の形態にかかるＴＦＴ基板のトランジスタのしきい値電圧は比較例のしきい値電圧よりも低く、実施の形態にかかるＴＦＴ基板のＴＦＴ特性は良好であることがわかる。このようにＥ'センター密度によってポリシリコン膜４を覆う層間絶縁膜１０内のＥ'センター密度を評価することで、適切に層間絶縁膜を評価することができる。よって、優れた特性のＴＦＴを確実に形成することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態にかかるＴＦＴアレイ基板の構成を示す平面図である。
【図２】本発明の実施の形態にかかるＴＦＴ基板の製造工程を示す工程断面図である。
【図３】本発明の実施の形態にかかるＴＦＴ基板の製造工程を示す工程断面図である。
【図４】各成膜条件におけるＥ'センター密度（欠陥密度）を示した図である。
【符号の説明】
【００４４】
１  基板、２  下地窒化膜、３  下地酸化膜、
４、４ａ、４ｂ  ポリシリコン膜、
５  Ｐ（リン）をドーピングしたポリシリコン膜、
６  Ｂ（ボロン）をドーピングしたポリシリコン膜
７  ゲート絶縁膜、
８、８ａ、８ｂ  ゲート電極、
９  ＬＤＤ領域、１０  層間絶縁膜、
１１  ソース・ドレイン配線、１２  保護膜、１３  コンタクトホール、
１４  レジスト、
１１０  基板、１１１  表示領域、１１２  額縁領域、
１１３  走査信号線、１１４  表示信号線、
１１５  走査信号駆動回路部、１１６  表示信号駆動回路部、１１７  画素、
１１８  外部配線、１１９  外部配線
【図１】
2007335780.tif 000007
【図２】
2007335780.tif 000008
【図３】
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【図４】
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