(57)【要約】【課題】ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止する。【解決手段】ゲート領域１ａとソース領域１ｂ及びドレイン領域１ｃ形成後の半導体基板の表面に形成された自然酸化膜２が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜２が除去された表面にニッケル３またはニッケル化合物が成膜され、アニールにより、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃにニッケルシリサイド４が形成される。この結果、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃ内に、スパイクの形成を防ぎ、リーク電流が低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の製造方法において、
ゲート領域とソース領域及びドレイン領域形成後の半導体基板の表面に形成された自然酸化膜を、イオンの前記半導体基板への侵入が前記表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去する工程と、
前記自然酸化膜を除去した前記表面にニッケルまたはニッケル化合物を成膜する工程と、
アニールにより、前記ゲート領域、前記ソース領域または前記ドレイン領域にニッケルシリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記スパッタエッチングに用いる不活性ガスは、アルゴン、クリプトンまたはキセノンであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記不活性ガスを用いた前記スパッタエッチングにおいて、前記半導体基板の１ｃｍ2あたりの低周波電力を０．１Ｗ／ｃｍ2〜０．４Ｗ／ｃｍ2、高周波電力を１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2としたことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記スパッタエッチングに用いる不活性ガスは、窒素であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記不活性ガスを用いた前記スパッタエッチングにおいて、前記半導体基板の１ｃｍ2あたりの低周波電力を０．１Ｗ／ｃｍ2〜０．２Ｗ／ｃｍ2、高周波電力を１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2としたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記スパッタエッチング時の圧力を、２ｍＴｏｒｒ〜１５ｍＴｏｒｒとしたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記スパッタエッチングを、１秒〜１０秒行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記スパッタエッチング後の前記半導体装置を、排気領域を介して、前記ニッケル及び前記ニッケル化合物を成膜する処理室に移動させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記アニールを、５００℃以下で行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記スパッタエッチングを、ｐチャネル型ＭＯＳトランジスタ領域のドレイン領域及びソース領域にシリコンゲルマニウムを形成したのちに、行うことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極、ソース電極及びドレイン電極として、コバルトシリサイドを採用してきた。しかし、一方で、ニッケルモノシリサイド（ＮｉＳｉ）はその特徴として、低温での形成が可能で、細線抵抗のばらつきが少ないことから、新しく注目を浴びている。
【０００３】
他方、半導体デバイスの小型化及び集積度の向上が進む中、ソース領域及びドレイン領域の接合深さが浅くなり（＜８０ｎｍ）、電極に使用されるシリサイド膜厚も薄くなり（＜２０ｎｍ）、ゲート長も小さくなり（＜５０ｎｍ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）あるいは、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のトランジスタ幅Ｗは１μｍ以下となっている。尚、図３４は、ｐＭＯＳのＩｏｎ−Ｉｏｆｆ特性を示した図である。ｐＭＯＳ（ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、トランジスタ幅Ｗが小さい場合、オン電流（Ｉｏｎ）に対して、リーク電流（オフ電流（Ｉｏｆｆ））の増加が大きいことが分かる。
【０００４】
さらに、最近の調査によれば、ソース領域、ゲート領域及びドレイン領域にＮｉＳｉを利用する際、トランジスタ幅Ｗが１μｍ以下のような場合、高抵抗のニッケルダイシリサイド（ＮｉＳｉ2）スパイクやＮｉＳｉx凝集といったニッケル（Ｎｉ）異常拡散が発生し、これがトンネル電流を誘発し、特にｐＭＯＳのＩｏｆｆの増加に起因していることが分かってきた。
【０００５】
Ｎｉ異常拡散の発生の原因は、従来のロジックデバイスの際、サリサイドプロセスが行われる希フッ酸処理後にＮｉ膜の堆積を行うが、このフッ酸処理を行った後の大気放置の過程により、シリコン（Ｓｉ）基板表面に自然酸化膜が形成されることに起因する（非特許文献１参照）。図３５は、Ｎｉ異常拡散の発生の模式図である。Ｓｉ基板６００及びゲート領域６０１上に図示しない自然酸化膜が形成され、その上に、図示しないＮｉ膜を堆積すると、Ｓｉ基板６００及びゲート領域６０１に対し、Ｎｉを十分に供給できないため、ゲート領域６０１やソース領域６０３にＮｉＳｉ６０４のみならず、ＮｉＳｉ2６０５が生成される。このＮｉＳｉ2６０５により、Ｎｉ異常拡散が生じ、リーク電流の低下に起因する。この問題を避ける手段の１つとして、Ｎｉ膜堆積前に、自然酸化膜が形成されたＳｉ基板表面に対し、アルゴン（Ａｒ）イオンをスパッタして、その後、活性化アニールを行うことで、自然酸化膜を除去する手法が従来から知られている（特許文献１参照）。
【非特許文献１】Ｐ．Ｓ．Ｌｅｅ  Ｄ．Ｍａｎｇｅｌｉｎｃｋ，Ｋ．Ｌ．Ｐｅｙ，Ｊ．Ｄｉｎｇ，Ｊ．Ｄａｉ，Ｃ．Ｓ．Ｈｏ，ａｎｄ  Ａ．Ｓｅｅ，Ｍｉｃｒｏｅｌｅｃｔｒｏｎ．Ｅｎｇ．５１，５８３（２０００）
【特許文献１】特開平１１−２３３４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来のＡｒイオンスパッタエッチングではプラズマを発生させるために、比較的高パワーで出力される。図３６は、スパッタエッチングの出力とリーク電流との関係を示した図である。この図から、高パワーでのスパッタでは、リーク電流が増加していることが分かる。結果としてＳｉ基板に対し余分なダメージを与えてしまっていることから、接合リーク電流が増加してしまうという問題がある。
【０００７】
本発明は、このような点に鑑みてなされたものであり、ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では、上記課題を解決するために、ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の製造方法において、ゲート領域とソース領域及びドレイン領域形成後の半導体基板の表面に形成された自然酸化膜を、イオンの前記半導体基板への侵入が前記表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去する工程と、前記自然酸化膜を除去した前記表面にニッケルまたはニッケル化合物を成膜する工程と、アニールにより、前記ゲート領域、前記ソース領域または前記ドレイン領域にニッケルシリサイドを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【０００９】
上記のような半導体装置の製造方法によれば、ゲート領域とソース領域及びドレイン領域形成後の半導体基板の表面に形成された自然酸化膜が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜が除去された表面にニッケルまたはニッケル化合物が成膜され、アニールにより、ゲート領域、ソース領域またはドレイン領域にニッケルシリサイドが形成される。ゲート領域、ソース領域及びドレイン領域内に、ＮｉＳｉxスパイクの形成を防ぎ、その結果、リーク電流が低減する。
【発明の効果】
【００１０】
本発明では、ゲート領域、ソース領域及びドレイン領域形成後の半導体基板の表面に形成された自然酸化膜を、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去し、自然酸化膜を除去した表面にニッケルまたはニッケル化合物を成膜し、アニールにより、ゲート領域、ソース領域またはドレイン領域にニッケルシリサイドを形成したので、Ｎｉ異常拡散を防止できるとともに、半導体基板のダメージを減らすことができ、その結果、接合リーク電流を低減させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の概略を示す模式図である。
ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の製造工程では、ゲート領域１ａ、ソース領域１ｂとドレイン領域１ｃ形成後のＳｉ基板１上には、大気中の酸素分子や水素分子などにより自然酸化膜２が堆積される（図１（Ａ））。本実施の形態の半導体装置の製造方法では、イオンのＳｉ基板１への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより、その自然酸化膜２を除去することを特徴としている（図１（Ｂ））。イオンのＳｉ基板１への侵入が表面から２ｎｍ以下に抑制されるようにすることで、スパッタエッチングによりＳｉ基板１に侵入したイオンはアモルファス化され、Ｓｉ基板１へのダメージを減少できる（詳細なスパッタ条件などは後述する。）。自然酸化膜２の除去後、大気暴露せずに、Ｓｉ基板１上に、Ｎｉ（またはＮｉ化合物）膜３を成膜し（図１（Ｃ））、アニール処理を行い、ゲート領域１ａ、ソース領域１ｂ及びドレイン領域１ｃに電極として機能するＮｉＳｉ４を形成し、未反応のＮｉ膜３を除去する（図１（Ｄ））。その後、コンタクトプラグや配線などの形成工程を行う。
【００１２】
このように、図１のような本実施の形態の半導体装置の製造方法によれば、Ｎｉ膜３の成膜前に、Ｓｉ基板１表面の自然酸化膜２を除去できるとともに、Ｓｉ基板１へのダメージを最小限に抑えることができる。これにより、接合リーク電流を低減させることができる。
【００１３】
以下、本実施の形態の詳細を説明する。
図２〜図１９は第１の実施の形態の半導体装置の各製造工程における断面図である。
また、図３２は半導体装置の製造装置の概略図である。図３２の製造装置５００は、ＬＬ（Ｌｏｒｄ  Ｌｏｃｋ）５１０ａあるいはＬＬ５１０ｂから真空系に導入されたウェハ５０１に対し、以下に示すサリサイド工程処理を行うための、ウェハの位置合せ処理室５２０、Ａｒスパッタエッチングチャンバ５３０、Ｎｉチャンバ５４０、アニールチャンバ５５０及びキャップ膜チャンバ５６０を有している。各処理チャンバ間の移動は、排気されたトランスファ領域５７０ａ、５７０ｂ、５７０ｃ、５７０ｄを介して行うので、処理中のウェハ５０１が大気暴露されることがない。このような製造装置５００で処理されたウェハ５０１は、ＬＬ５１０ａあるいはＬＬ５１０ｂより導出される。
【００１４】
第１の実施の形態の半導体装置の製造工程では、最初に、Ｓｉ（１００）Ｐ型基板１０１をアンモニア・過酸化水素水（Ｈ2Ｏ2）にて洗浄する（図２（Ａ））。洗浄したＳｉ（１００）Ｐ型基板１０１上に熱酸化で酸化膜１０２を５０ｎｍ程度成長させる（図２（Ｂ））。フォトレジストを塗布後、パターニングを行い、フォトレジストパターン１０３を形成した後、酸化膜１０２をエッチングする（図３（Ａ））。さらに、Ｐ−ウェル１０４を形成するためにホウ素（Ｂ）イオンを１２０ＫｅＶ・１Ｅ１３ｃｍ-2（Ｎ−ウェルを形成する場合はリン（Ｐ）イオンを３００ＫｅＶ・１Ｅ１３ｃｍ-2）を注入し活性化アニールする（図３（Ｂ））。
【００１５】
その後フォトレジストパターン１０３を除去し（図４（Ａ））、酸化膜１０２を除去する（図４（Ｂ））。その上に、窒化シリコン（ＳｉＮ）膜１０５をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）にて、５０ｎｍ堆積する（図５（Ａ））。ＳｉＮ膜１０５堆積後、ＳｉＮ膜１０５の上に図示しないフォトレジストを塗布し、パターニングを行った後、ＳｉＮ膜１０５をエッチングしてＳｉＮパターン１０５ａを形成する。ＳｉＮパターン１０５ａを形成後、フォトレジストを除去する（図５（Ｂ））。
【００１６】
フォトレジスト除去後、ＳＴＩ埋め込み用ホール１０６をエッチングにより形成する（図６（Ａ））。ＳＴＩ埋め込み用ホール１０６形成後、ＳｉＮパターン１０５ａを除去する（図６（Ｂ））。さらに、ＳＴＩ埋め込み用ホール１０６をＣＶＤにて、酸化膜で埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で研磨し平坦化することでＳＴＩ１０７を形成する（図７（Ａ））。ＳＴＩ１０７形成後、フォトレジストを塗布し、パターニングを行い、フォトレジストパターン１０８を形成する（図７（Ｂ））。尚、図７（Ｂ）は、パターニング後のＰ−ウェル１０４部分を拡大して示している。
【００１７】
パターニングを行った後、チャネル用のイオン注入を行う。ここで、ｎＭＯＳ（ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を形成する場合はＢ＋を用い、１５ＫｅＶ・１Ｅ１３ｃｍ-2で注入し、ｐＭＯＳを形成する場合は砒素（Ａｓ）イオンを用い、８０ＫｅＶ・１Ｅ１３ｃｍ-2で注入する（図８（Ａ））。イオン注入後、フォトレジストパターン１０８を除去し、活性化アニールを９５０℃で１０秒間行い、ＣＶＤにて、２ｎｍのゲート絶縁膜１０９を形成する（図８（Ｂ））。ゲート絶縁膜１０９の形成後、ポリシリコン１１０を１００ｎｍ堆積し、イオン注入（ｎＭＯＳの場合は、Ｐ＋：１０ＫｅＶ・１Ｅ１６ｃｍ-2、ｐＭＯＳの場合は、Ｂ＋：５ＫｅＶ・５Ｅ１５ｃｍ-2）を行う（図９（Ａ））。イオン注入後、ゲート形成のために、フォトレジストを塗布してフォトレジストパターン１１１を形成する（図９（Ｂ））。
【００１８】
形成したフォトレジストパターン１１１をもとにエッチングでゲートを形成する（図１０（Ａ））。フォトレジストパターン１１１を除去し、エクステンション形成のために、イオン注入（ｎＭＯＳの場合は、Ａｓ＋：１ＫｅＶ・１Ｅ１５ｃｍ-2、ｐＭＯＳの場合は、Ｂ＋：０．５ＫｅＶ・１Ｅ１５ｃｍ-2）を行い、エクステンション１１２を形成する（図１０（Ｂ））。エクステンション１１２を形成後、酸化膜１１３をＣＶＤにて、１００ｎｍ堆積する（図１１（Ａ））。堆積した酸化膜１１３から、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、サイドウォールスペーサ１１４を形成する（図１１（Ｂ））。
【００１９】
ソース領域及びドレイン領域を導入するために、イオン注入（ｎＭＯＳの場合はＰ＋：８ＫｅＶ・１Ｅ１６ｃｍ-2、ｐＭＯＳの場合はＢ＋：５ＫｅＶ・５Ｅ１５ｃｍ-2）を行い、ソース／ドレイン領域１１５を形成する（図１２（Ａ））。その後活性化アニールを行う（図１２（Ｂ））。
【００２０】
以下では、簡単のためにサリサイドプロセスのみを説明する。尚、図３３はスパッタエッチングチャンバの機構図である。先に、図３３について簡単に説明する。電源５３１によって、電極５３２、５３３に低周波電力と高周波電力が供給されると、チャンバ５３４内の不活性ガスが活性化され、プラズマが発生し、ウェハ５３５にイオン５３６が衝突する。これによってウェハ５３５表面をクリーニングすることができる。
【００２１】
さて、図１２（Ｂ）で示した活性化アニール後のウェハを、このようなチャンバ５３４に搬入し、ウェハ表面に形成される図示しない自然酸化膜を、スパッタエッチングで除去する。
【００２２】
既述の通り、スパッタエッチングによりイオンのＳｉ基板への侵入が表面から２ｎｍ以下に抑制されるようにすることで、Ｓｉ基板に侵入したイオンはアモルファス化され、Ｓｉ基板へのダメージを減少できる。以上を鑑み、スパッタエッチングを行う際の条件として、ＴＲＩＭソフト（フリーウェア）にてイオン注入のシミュレーションを行い、スパッタエッチングに適した不活性ガスの種類、圧力、時間、低周波電力及び高周波電力を検討した。検討の結果は以下の通りである。不活性ガスの種類（低周波電力及び高周波電力）は、Ａｒ、クリプトン（Ｋｒ）またはキセノン（Ｘｅ）（低周波電力：０．１Ｗ／ｃｍ2〜０．４Ｗ／ｃｍ2、高周波電力１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2）、窒素（Ｎ2）（低周波電力：０．１Ｗ／ｃｍ2〜０．２Ｗ／ｃｍ2、高周波電力１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2）、ヘリウム（Ｈｅ）（低周波電力：０．０２Ｗ／ｃｍ2以下、高周波電力１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2）である。各活性化ガスの種類において、圧力は、２ｍＴｏｒｒ〜１５ｍＴｏｒｒ、時間は１秒〜１０秒とする。
【００２３】
なお、上述の複数の不活性ガスの混合ガスを用いてもよい。また、Ａｒと水素（Ｈ2）、ＫｒとＨ2、ＸｅとＨ2、Ｎ2とＨ2の混合ガスを用い、Ｈ2／不活性ガスの比を０．５以下程度としてもよい。
【００２４】
以下、不活性ガスとしてＡｒを用いた場合について説明する。
例えば、８インチのウェハを用いた場合、スパッタ時圧力８．０ｍＴｏｒｒ、低周波電力を２０Ｗ、高周波電力を８０Ｗで５秒間処理を行う。この処理により、基板に余計なダメージを与えずに、ゲート領域、ソース領域及びドレイン領域の表面に形成された自然酸化膜を除去することができる。この処理が施された半導体装置を図３２で示したような製造装置５００を用いて、大気暴露せずに、Ｎｉターゲットを用いて、スパッタによりＮｉ膜１２０を２０ｎｍ堆積する（図１３（Ａ））。（尚、Ａｒスパッタエッチングの処理前にフッ酸処理を行い、自然酸化膜を１ｎｍ〜２ｎｍ程度エッチングするようにしてもよい。また、Ｎｉターゲットの代わりにニッケル白金（ＮｉＰｔ）混合ターゲット（白金（Ｐｔ）は１〜１０原子％）を用いてＮｉＰｔを基板上に堆積することも可能である。）また、Ｎｉ（もしくはＮｉＰｔ）の膜厚は５ｎｍ〜２００ｎｍとする。
【００２５】
次に、キャップ膜として窒化チタン（ＴｉＮ）膜１２１を０ｎｍ〜５０ｎｍ堆積する（図１３（Ｂ））。ＴｉＮ膜１２１の代わりに、チタン（Ｔｉ）膜を０ｎｍ〜３０ｎｍ堆積してもよい。キャップ膜は省略してもよい。
【００２６】
ＴｉＮ膜１２１堆積後、急速熱アニール処理を２７０℃にて、３０秒間行い、ＳｉとＮｉを反応させ、シリサイド化によりニッケルシリサイド（Ｎｉ2Ｓｉ）１２２を形成する（図１４（Ａ））。ここで、急速加熱アニール処理の代わりに炉アニール（あるいは炉アニールと急速加熱アニール処理）を行うことも可能である。シリサイド化後、キャップ膜および絶縁膜上の未反応Ｎｉを硫酸（Ｈ2ＳＯ4）及びＨ2Ｏ2が３：１の割合の薬液を用いて、２０分間の化学処理にて選択エッチングを行い除去する（図１４（Ｂ））。この後、更に第２急速熱アニール処理を４００℃にて、３０秒間行う。第１急速熱アニール処理は、温度は２００℃〜３５０℃、時間は１０秒〜１８０秒としてもよい。第２急速熱アニール処理は、温度は３４０℃〜５００℃程度、時間は１０秒〜１２０秒程度としてもよく、あるいは、３４０℃〜５００℃程度でＨ2および水素化シリコン（ＳｉＨ4）を流しながらアニールしてもよい。アニール処理によりＮｉ2Ｓｉ１２２が反応を起こすことで、ＮｉＳｉ１２３へ変化する。アニールする際は、ＮｉＳｉが凝集しないよう５００℃以下で行う（図１５（Ａ））。
【００２７】
次に配線プラグの形成工程を行う。
プラズマにて、ＳｉＮ１２４を５００℃で５０ｎｍ堆積し、更に、同様にして、酸化膜１２５を４００℃で６００ｎｍ堆積する（図１５（Ｂ））。酸化膜１２５の堆積後、酸化膜１２５をＣＭＰで平坦化する（図１６（Ａ））。酸化膜１２５の平坦化後、フォトレジストを塗布し、パターニングを行い、エッチングにより開口部１２６を形成する（図１６（Ｂ））。
【００２８】
さらにＴｉＮ１２７をスパッタにより５０ｎｍ堆積し、ＣＶＤにて、タングステン（Ｗ）１２８を３００ｎｍ堆積し、開口部１２６を埋め込む（図１７）。再度、ＣＭＰで平坦化する（図１８）。
【００２９】
後に、層間膜１２９を堆積し、その後は配線工程を行う（図１９）。
図２０、２１は、ゲートエッジ強調モニタ及びゲートエッジ強調モニタの接合リークの測定結果を示す図である。図２０は、第１の実施の形態により作成されたゲートエッジ強調モニタである。ＮｉＳｉ膜を堆積する前に、本実施の形態にあるようにＡｒスパッタエッチングまたはフッ酸処理後にＡｒスパッタエッチングを行った場合と、従来の通り、ＮｉＳｉ膜堆積前にフッ酸処理のみを行った場合のゲートエッジ強調モニタの接合リークを測定した結果、本実施の形態によるプロセスと従来のプロセスを比較すると、リーク電流が約１０分の１の低下が見られた（図２１）。
【００３０】
図２２は、細線シート抵抗の測定結果を示す図である。図２０、２１と同様に、３パターンの細線シート抵抗を測定したが、いずれの場合もばらつきがないことが分かる。
以上のことから、本実施の形態によって、スパイクの形成や基板のダメージが抑制され、細線シート抵抗のばらつきを小さく保ったまま、リーク電流が低減できたことが分かる。
【００３１】
次に、第２の実施の形態について説明する。
図２３〜図３１は第２の実施の形態の半導体装置の構成プロセスの図である。以下、ｎＭＯＳ領域及びｐＭＯＳ領域について説明する。尚、第１の実施の形態と同様、製造装置５００にて製造することとする。本実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と異なり、ｐＭＯＳ領域にシリコンゲルマニウム（ＳｉＧｅ）を適用した場合について示すものである。
【００３２】
第１の実施の形態と同様のプロセス（図２〜図１０）により、エクステンション１１２を形成した後、ｎＭＯＳ領域及びｐＭＯＳ領域において、ＣＶＤにて、酸化シリコン（ＳｉＯ）膜１３０を１０ｎｍ及びＳｉＮ膜を８０ｎｍ堆積し、エッチングにより、サイドウォール１３１を形成する（図２３）。
【００３３】
サイドウォール１３１形成後、ｎＭＯＳ領域及びｐＭＯＳ領域において、ＣＶＤにて、ＳｉＯを３０ｎｍ堆積し、再び、サイドウォール１３１ａを形成する（図２４）。
２回目のサイドウォール形成後、サイドウォール１３１ａをエッチングし、エクステンション１１２の低抵抗化、ソース領域及びドレイン領域１３２形成のためにイオン注入を行い、活性化アニールを行う（図２５）。
【００３４】
活性化アニール後、ｐＭＯＳ領域にフォトレジストを塗布し、ｎＭＯＳ領域にはＳｉＯ膜１３０ｂを堆積する。堆積後、ｐＭＯＳ領域において、フォトレジストを除去し、ソース領域及びドレイン領域１３２をエッチングする（エッチング箇所１３３）（図２６）。
【００３５】
ｐＭＯＳ領域にてＳｉＧｅ１３４を選択成長させる（図２７）。ｎＭＯＳ領域上の酸化膜１３０ｂをフッ酸で除去し（図２８）、ここで、第１の実施の形態と同様に、製造装置５００のＡｒイオンスパッタエッチングチャンバ５３０にて、ｎＭＯＳ領域及びｐＭＯＳ領域の表面を低周波２０Ｗ、高周波８０Ｗで５秒間処理を行って、ゲート領域、ソース領域及びドレイン領域の自然酸化膜を除去し、両領域を大気暴露せずにＮｉターゲットを用いて、スパッタによりＮｉ膜１３５を２０ｎｍ堆積し、その上にキャップ膜として、ＴｉＮ膜１３６を堆積する（図２９）。また、第１の実施の形態と同様に、Ｎｉターゲットの代わりにＮｉＰｔを混合ターゲット（Ｐｔは１〜１０原子％）に用いてＮｉＰｔを堆積することも可能であり、そして、Ｎｉ（またはＮｉＰｔ）膜厚は５ｎｍ以上であればよいが、現実的には厚くとも２００ｎｍ程度である。尚、キャップ膜はＴｉＮの代わりにＴｉ、あるいはキャップ膜を使用しなくてもよい。この後、急速熱アニール処理を２２０℃〜２８０℃の温度、例えば２６０℃で３０秒間行って、ＳｉとＮｉを反応させ、シリサイド化により図示しないＮｉ2Ｓｉを形成する。シリサイド化後、ＴｉＮキャップ膜及び絶縁膜上の未反応ＮｉをＨ2ＳＯ4及びＨ2Ｏ2が３：１の割合の薬液を用いて２０分間の化学処理にて選択エッチングを行う。尚、Ｈ2ＳＯ4及びＨ2Ｏ2の代わりに塩酸（ＨＣｌ）及びＨ2Ｏ2でもよい。さらにこの後、第２急速熱アニール処理を４００℃で３０秒間行う。第２急速熱アニール処理は、温度は３４０℃〜５００℃程度、時間は１０秒〜１２０秒程度である。あるいは、３４０℃〜５００℃の温度帯でＨ2およびＳｉＨ4を流しながらアニールしてもよい。アニール処理により図示しないＮｉ2Ｓｉが反応を起こすことで、ＮｉＳｉ１３７へ変化する。アニールする際は、ＮｉＳｉ１３７が凝集しないよう５００℃以下で行う（図３０）。
【００３６】
以下、第１の実施の形態の図１５（Ｂ）〜図１９と同様のプロセスを行い、最後に配電工程として、更にタンタル（Ｔａ）１３８を堆積し、フォトレジストを塗布して、パターニングを行い、銅（Ｃｕ）１３９を埋め込み、フォトレジスト及びＣｕをＣＭＰにて、平坦化し、再度同じプロセスを繰り返し、アルミニウム（Ａｌ）１４０を電極として作成する（図３１）。
【００３７】
以上のような本実施の形態の半導体装置の製造方法においても、ＮｉＳｉxスパイクの形成や基板へのダメージが抑制されるので、第１の実施の形態の半導体装置の製造方法と同様に、リーク電流が低減できる。
【００３８】
（付記１）  ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の製造方法において、ゲート領域とソース領域及びドレイン領域形成後の半導体基板の表面に形成された自然酸化膜を、イオンの前記半導体基板への侵入が前記表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去する工程と、前記自然酸化膜を除去した前記表面にニッケルまたはニッケル化合物を成膜する工程と、アニールにより、前記ゲート領域、前記ソース領域または前記ドレイン領域にニッケルシリサイドを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【００３９】
（付記２）  前記スパッタエッチングに用いる不活性ガスは、アルゴン、クリプトンまたはキセノンであることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）  前記不活性ガスを用いた前記スパッタエッチングにおいて、前記半導体基板の１ｃｍ2あたりの低周波電力を０．１Ｗ／ｃｍ2〜０．４Ｗ／ｃｍ2、高周波電力を１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2としたことを特徴とする付記２記載の半導体装置の製造方法。
【００４０】
（付記４）  前記スパッタエッチングに用いる不活性ガスは、窒素であることを特徴とする付記１記載の半導体装置の製造方法。
（付記５）  前記不活性ガスを用いた前記スパッタエッチングにおいて、前記半導体基板の１ｃｍ2あたりの低周波電力を０．１Ｗ／ｃｍ2〜０．２Ｗ／ｃｍ2、高周波電力を１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2としたことを特徴とする付記４記載の半導体装置の製造方法。
【００４１】
（付記６）  前記スパッタエッチングに用いる不活性ガスは、ヘリウムであることを特徴とする付記１記載の半導体装置の製造方法。
（付記７）  前記不活性ガスを用いた前記スパッタエッチングにおいて、前記半導体基板の１ｃｍ2あたりの低周波電力を０．０２Ｗ／ｃｍ2以下、高周波電力を１．５Ｗ／ｃｍ2〜２．６Ｗ／ｃｍ2としたことを特徴とする付記６記載の半導体装置の製造方法。
【００４２】
（付記８）  前記スパッタエッチング時の圧力を、２ｍＴｏｒｒ〜１５ｍＴｏｒｒとしたことを特徴とする付記１記載の半導体装置の製造方法。
（付記９）  前記スパッタエッチングを、１秒〜１０秒行うことを特徴とする付記１記載の半導体装置の製造方法。
【００４３】
（付記１０）  前記スパッタエッチングに用いる不活性ガスは、アルゴン、クリプトン、キセノン、窒素またはヘリウムの混合ガスであることを特徴とする付記１記載の半導体装置の製造方法。
【００４４】
（付記１１）  前記スパッタエッチングに、水素ガス／不活性ガスの比が０．５以下となるような混合ガスを用いることを特徴とする付記１記載の半導体装置の製造方法。
（付記１２）  前記スパッタエッチング後の前記半導体装置を、排気領域を介して、前記ニッケル及び前記ニッケル化合物を成膜する処理室に移動させることを特徴とする付記１記載の半導体装置の製造方法。
【００４５】
（付記１３）  前記アニールを、５００℃以下で行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記１４）  前記スパッタエッチングを、ｐチャネル型ＭＯＳトランジスタ領域のドレイン領域及びソース領域にシリコンゲルマニウムを形成したのちに、行うことを特徴とする付記１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００４６】
【図１】本実施の形態の半導体装置の製造方法の概略を示す模式図である。
【図２】第１の実施の形態の半導体装置の各製造工程における断面図（その１）である。
【図３】第１の実施の形態の半導体装置の各製造工程における断面図（その２）である。
【図４】第１の実施の形態の半導体装置の各製造工程における断面図（その３）である。
【図５】第１の実施の形態の半導体装置の各製造工程における断面図（その４）である。
【図６】第１の実施の形態の半導体装置の各製造工程における断面図（その５）である。
【図７】第１の実施の形態の半導体装置の各製造工程における断面図（その６）である。
【図８】第１の実施の形態の半導体装置の各製造工程における断面図（その７）である。
【図９】第１の実施の形態の半導体装置の各製造工程における断面図（その８）である。
【図１０】第１の実施の形態の半導体装置の各製造工程における断面図（その９）である。
【図１１】第１の実施の形態の半導体装置の各製造工程における断面図（その１０）である。
【図１２】第１の実施の形態の半導体装置の各製造工程における断面図（その１１）である。
【図１３】第１の実施の形態の半導体装置の各製造工程における断面図（その１２）である。
【図１４】第１の実施の形態の半導体装置の各製造工程における断面図（その１３）である。
【図１５】第１の実施の形態の半導体装置の各製造工程における断面図（その１４）である。
【図１６】第１の実施の形態の半導体装置の各製造工程における断面図（その１５）である。
【図１７】第１の実施の形態の半導体装置の各製造工程における断面図（その１６）である。
【図１８】第１の実施の形態の半導体装置の各製造工程における断面図（その１７）である。
【図１９】第１の実施の形態の半導体装置の各製造工程における断面図（その１８）である。
【図２０】ゲートエッジ強調モニタ及びゲートエッジ強調モニタの接合リークの測定結果を示す図（その１）である。
【図２１】ゲートエッジ強調モニタ及びゲートエッジ強調モニタの接合リークの測定結果を示す図（その２）である。
【図２２】細線シート抵抗の測定結果を示す図である。
【図２３】第２の実施の形態の半導体装置の構成プロセスの図（その１）である。
【図２４】第２の実施の形態の半導体装置の構成プロセスの図（その２）である。
【図２５】第２の実施の形態の半導体装置の構成プロセスの図（その３）である。
【図２６】第２の実施の形態の半導体装置の構成プロセスの図（その４）である。
【図２７】第２の実施の形態の半導体装置の構成プロセスの図（その５）である。
【図２８】第２の実施の形態の半導体装置の構成プロセスの図（その６）である。
【図２９】第２の実施の形態の半導体装置の構成プロセスの図（その７）である。
【図３０】第２の実施の形態の半導体装置の構成プロセスの図（その８）である。
【図３１】第２の実施の形態の半導体装置の構成プロセスの図（その９）である。
【図３２】半導体装置の製造装置の概略図である。
【図３３】スパッタエッチングチャンバの機構図である。
【図３４】ｐＭＯＳのＩｏｎ−Ｉｏｆｆ特性を示した図である。
【図３５】Ｎｉ異常拡散の発生の模式図である。
【図３６】スパッタエッチングの出力とリーク電流との関係を示した図である。
【符号の説明】
【００４７】
１  Ｓｉ基板
１ａ  ゲート領域
１ｂ  ソース領域
１ｃ  ドレイン領域
２  自然酸化膜
３  Ｎｉ（またはＮｉ化合物）膜
４  ＮｉＳｉ
【図１】
2007234667.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007234667.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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