(57)【要約】【課題】  変更が必要なマスクの数の削減を図りつつ、半導体集積回路の回路変更を行えるようにする。【解決手段】  ロジックセルＬ１がロジックセルＬ３に接続されるように回路変更を行う場合、第４層目配線層Ｈ４が最上層配線層であるとすると、第４層目配線層Ｈ４を変更することなく、最上層配線層Ｈ４より下位の第１層目配線層Ｈ１、Ｈ７、第２層目配線層Ｈ２、Ｈ６および第３層目配線層Ｈ３、Ｈ５を変更することによりロジックセルＬ１、Ｌ３を互いに接続する。【選択図】      図１
2007081192.tif 000002
【特許請求の範囲】
【請求項１】
ロジックセルが配置された半導体基板と、
前記ロジックセルに接続されないようにして前記半導体基板上に形成された最上層配線層と、
前記最上層配線層よりも下位の配線層を用いて前記ロジックセルに接続された下位配線層とを備えることを特徴とする半導体装置。
【請求項２】
ロジックセルが配置された半導体基板と、
前記ロジックセルに接続されないようにして前記半導体基板上に形成された最上層配線層と、
前記最上層配線層に接続されたビアと、
前記ビアの配置領域を避けるようにして前記最上層配線層よりも下位の配線層を用いて前記ロジックセルに接続された下位配線層とを備えることを特徴とする半導体装置。
【請求項３】
回路変更後のネットリスト情報を入力するネットリスト情報入力手段と、
最上層配線層よりも下位の配線層を用いて前記回路変更後の配線を行う配線変更手段とを備えることを特徴とする集積回路の設計装置。
【請求項４】
半導体基板上にロジックセルを形成する工程と、
前記ロジックセルに接続された下位配線層を形成する工程と、
前記下位配線層と未接続の最上層配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
回路変更後のネットリスト情報を入力するステップと、
最上層配線層よりも下位の配線層を用いて前記回路変更後の配線を行うステップとを備えることを特徴とする集積回路の設計方法。
【請求項６】
回路変更前の変更対象となるネットの最上層配線層およびそれより１つ下層の下位配線層との間のビア情報を抽出するステップと、
前記ビア情報にて特定されるビアの配置領域を非配線領域として入力するステップとを備えることを特徴とする請求項５記載の集積回路の設計方法。
【請求項７】
回路変更後のネットリスト情報を入力するステップと、
最上層配線層よりも下位の配線層を用いて前記回路変更後の配線を行うステップとをコンピュータに実行させることを特徴とする集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、集積回路の設計装置、半導体装置の製造方法、集積回路の設計方法および集積回路の設計プログラムに関し、特に、ゲートアレイおよびエンベデッドアレイ型の半導体集積回路のレイアウト設計に適用して好適なものである。
【背景技術】
【０００２】
ゲートアレイおよびエンベデッドアレイ型の半導体集積回路のレイアウト設計では、ベースセルと配線層とに分けてマスク作成され、ＬＳＩの論理設計が開始され配線層用のマスクが作製される時点で、ベースセルまでの製造工程を終了させることができる。このため、配線層用のマスクが作製されると、ベースセルまでの製造工程を待たずに残りの配線工程を実施することができ、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【０００３】
また、例えば、特許文献１には、半導体基板上に複数個配列されたＣＭＯＳ型ベースセルとｍ層の配線層とを備え、ベースセルと配線層によりゲートアレイ方式の論理セルを構成する方法において、論理セル内の配線および論理セル間の配線を上位ｎ層の配線層（ｎ＜ｍ）のみを用いて構成する方法が開示されている。
【特許文献１】特開２００２−１９８４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のゲートアレイおよびエンベデッドアレイ型の半導体集積回路のレイアウト設計では、回路変更が必要となると、全ての配線層の変更が行われる。このため、変更が必要なマスクの数が多くなり、半導体集積回路の設計開発費用の増加を招くとともに、回路変更に必要な製造工程数も増大し、ＬＳＩの開発期間が長期化するという問題があった。
【０００５】
また、特許文献１に開示された方法では、論理セル内の配線および論理セル間の配線が上位ｎ層の配線層（ｎ＜ｍ）のみを用いて構成されるため、ベースセルを上位ｎ層の配線層に接続するために特殊なセル構造が必要となるという問題があった。
そこで、本発明の目的は、変更が必要なマスクの数の削減を図りつつ、回路変更を行うことが可能な半導体装置、集積回路の設計装置、半導体装置の製造方法、集積回路の設計方法および集積回路の設計プログラムを提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ロジックセルが配置された半導体基板と、前記ロジックセルに接続されないようにして前記半導体基板上に形成された最上層配線層と、前記最上層配線層よりも下位の配線層を用いて前記ロジックセルに接続された下位配線層とを備えることを特徴とする。
これにより、最上層配線層を用いることなく回路変更を行うことができ、回路変更が行われた場合においても、最上層配線層のマスクを変更する必要がなくなる。このため、変更が必要なマスクの数の削減を図ることが可能となるとともに、回路変更に必要な製造工程を短縮することができ、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、ロジックセルが配置された半導体基板と、前記ロジックセルに接続されないようにして前記半導体基板上に形成された最上層配線層と、前記最上層配線層に接続されたビアと、前記ビアの配置領域を避けるようにして前記最上層配線層よりも下位の配線層を用いて前記ロジックセルに接続された下位配線層とを備えることを特徴とする。
【０００８】
これにより、回路変更が行われた場合においても、最上層配線層に接続されたビアをそのまま残すことが可能となり、最上層配線層に接続されるビアのマスクを変更する必要がなくなる。このため、変更が必要なマスクの数の削減を図ることが可能となるとともに、回路変更に必要な製造工程を短縮することができ、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【０００９】
また、本発明の一態様に係る集積回路の設計装置によれば、回路変更後のネットリスト情報を入力するネットリスト情報入力手段と、最上層配線層よりも下位の配線層を用いて前記回路変更後の配線を行う配線変更手段とを備えることを特徴とする。
これにより、最上層配線層を用いることなく回路変更を行うことができ、変更が必要なマスクの数の削減を図ることを可能として、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にロジックセルを形成する工程と、前記ロジックセルに接続された下位配線層を形成する工程と、前記下位配線層と未接続の最上層配線層を形成する工程とを備えることを特徴とする。
これにより、最上層配線層を用いることなく回路変更を行うことができ、変更が必要なマスクの数の削減を図ることを可能として、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【００１１】
また、本発明の一態様に係る集積回路の設計方法によれば、回路変更後のネットリスト情報を入力するステップと、最上層配線層よりも下位の配線層を用いて前記回路変更後の配線を行うステップとを備えることを特徴とする。
これにより、最上層配線層を用いることなく回路変更を行うことができ、変更が必要なマスクの数の削減を図ることを可能として、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【００１２】
また、本発明の一態様に係る集積回路の設計方法によれば、回路変更前の変更対象となるネットの最上層配線層およびそれより１つ下層の下位配線層との間のビア情報を抽出するステップと、前記ビア情報にて特定されるビアの配置領域を非配線領域として入力するステップとを備えることを特徴とする。
これにより、回路変更が行われた場合においても、最上層配線層に接続されたビアをそのまま残すことが可能となり、最上層配線層に接続されるビアのマスクを変更する必要がなくなる。このため、変更が必要なマスクの数の削減を図ることが可能となるとともに、回路変更に必要な製造工程を短縮することができ、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【００１３】
また、本発明の一態様に係る集積回路の設計プログラムによれば、回路変更後のネットリスト情報を入力するステップと、最上層配線層よりも下位の配線層を用いて前記回路変更後の配線を行うステップとをコンピュータに実行させることを特徴とする。
これにより、集積回路の設計プログラムを実行することで、最上層配線層を用いることなく回路変更を行うことができ、変更が必要なマスクの数の削減を図ることを可能として、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置およびその設計方法について図面を参照しながら説明する。
図１（ａ）は、本発明の一実施形態に係る回路変更前の半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）の配線層に沿って切断した構成を示す断面図、図２（ａ）は、図１の回路変更後の半導体装置の概略構成を示す平面図、図２（ｂ）は、図２（ａ）の配線層に沿って切断した構成を示す断面図である。
【００１５】
図１において、半導体基板ＫにはロジックセルＬ１、Ｌ２が形成されている。なお、ロジックセルＬ１、Ｌ２としては、例えば、電界効果型トランジスタ、ＣＭＯＳインバータ、ＡＮＤ回路やＯＲ回路などを挙げることができる。そして、ロジックセルＬ１は、ビアＢ１を介して第１層目配線層Ｈ１に接続され、第１層目配線層Ｈ１はビアＢ２を介して第２層目配線層Ｈ２に接続され、第２層目配線層Ｈ２はビアＢ３を介して第３層目配線層Ｈ３に接続され、第３層目配線層Ｈ３はビアＢ４を介して第４層目配線層Ｈ４に接続されている。また、第４層目配線層Ｈ４は、ビアＢ５を介して第３層目配線層Ｈ５に接続され、第３層目配線層Ｈ５はビアＢ６を介して第２層目配線層Ｈ６に接続され、第２層目配線層Ｈ６はビアＢ７を介して第１層目配線層Ｈ７に接続され、第１層目配線層Ｈ７はビアＢ８を介してロジックセルＬ２に接続されている。
【００１６】
そして、図２に示すように、ロジックセルＬ１がロジックセルＬ３に接続されるように回路変更を行うものとする。この場合、第４層目配線層Ｈ４が最上層配線層であるとすると、第４層目配線層Ｈ４を変更することなく、最上層配線層Ｈ４より下位の第１層目配線層Ｈ１、Ｈ７、第２層目配線層Ｈ２、Ｈ６および第３層目配線層Ｈ３、Ｈ５を変更することによりロジックセルＬ１、Ｌ３を互いに接続する。
【００１７】
すなわち、ロジックセルＬ１は、ビアＢ１を介して第１層目配線層Ｈ１に接続され、第１層目配線層Ｈ１はビアＢ２を介して第２層目配線層Ｈ１１に接続され、第２層目配線層Ｈ１１はビアＢ１１を介して第３層目配線層Ｈ１２に接続され、第３層目配線層Ｈ１２はビアＢ１２を介して第２層目配線層Ｈ１３に接続され、第２層目配線層Ｈ１３はビアＢ１３を介して第１層目配線層Ｈ１４に接続され、第１層目配線層Ｈ１４はビアＢ１４を介してロジックセルＬ３に接続される。また、最上層配線層には、変更前の第４層目配線層Ｈ４が半導体基板Ｋ上にそのまま残される。
【００１８】
これにより、第４層目配線層Ｈ４を用いることなく回路変更を行うことができ、回路変更が行われた場合においても、第４層目配線層Ｈ４のマスクを変更する必要がなくなる。このため、変更が必要なマスクの数の削減を図ることが可能となるとともに、回路変更に必要な製造工程を短縮することができ、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【００１９】
また、ロジックセルＬ１がロジックセルＬ３に接続されるように回路変更を行う場合、第４層目配線層Ｈ４に接続されたビアＢ４、Ｂ５の配置領域を避けるようにして第１層目配線層Ｈ１、Ｈ１４、第２層目配線層Ｈ１１、Ｈ１３および第３層目配線層Ｈ１２を配置することができる。
これにより、回路変更が行われた場合においても、第４層目配線層Ｈ４に接続されたビアＢ４、Ｂ５をそのまま残すことが可能となり、第４層目配線層Ｈ４に接続されるビアＢ４、Ｂ５のマスクを変更する必要がなくなる。このため、変更が必要なマスクの数の削減を図ることが可能となるとともに、回路変更に必要な製造工程を短縮することができ、ＬＳＩの開発期間の短縮と設計費用の削減を図ることができる。
【００２０】
図３（ａ）は、図１の回路変更後の半導体装置の概略構成を示す平面図、図３（ｂ）は、図３（ａ）の配線層に沿って切断した構成を示す断面図である。
図３において、図１のロジックセルＬ１、Ｌ２の間にロジックセルＬ４が接続されるように回路変更を行うものとする。この場合、第４層目配線層Ｈ４が最上層配線層であるとすると、第４層目配線層Ｈ４を変更することなく、最上層配線層Ｈ４より下位の第１層目配線層Ｈ１、Ｈ７、第２層目配線層Ｈ２、Ｈ６および第３層目配線層Ｈ３、Ｈ５を変更することによりロジックセルＬ１、Ｌ２の間にロジックセルＬ４を接続する。
【００２１】
すなわち、ロジックセルＬ１は、ビアＢ１を介して第１層目配線層Ｈ１に接続され、第１層目配線層Ｈ１はビアＢ２を介して第２層目配線層Ｈ２に接続され、第２層目配線層Ｈ２はビアＢ３を介して第３層目配線層Ｈ３に接続され、第３層目配線層Ｈ３はビアＢ４を介して第４層目配線層Ｈ４に接続され、第４層目配線層Ｈ４はビアＢ５を介して第３層目配線層Ｈ５に接続され、第３層目配線層Ｈ２１はビアＢ６を介して第２層目配線層Ｈ２１に接続され、第２層目配線層Ｈ２１はビアＢ２１を介して第１層目配線層Ｈ２２に接続され、第１層目配線層Ｈ２２はビアＢ２２を介してロジックセルＬ４に接続される。
【００２２】
また、ロジックセルＬ４は、ビアＢ２３を介して第１層目配線層Ｈ２３に接続され、第１層目配線層Ｈ２３は、ビアＢ２４を介して第２層目配線層Ｈ２４に接続され、第２層目配線層Ｈ２４はビアＢ２５を介して第１層目配線層Ｈ２５に接続され、第１層目配線層Ｈ２５はビアＢ８を介してロジックセルＬ２に接続される。
図４は、本発明の一実施形態に係る回路変更方法を示すフローチャートである。
【００２３】
図４において、回路変更が必要なネットリストに対して回路変更を行う（ステップＳ１）。次に、回路変更前の変更対象となるネットの第Ｎ層目最上配線層（Ｎは２以上の整数）と第（Ｎ−１）層目配線層との間のビア情報を抽出する（ステップＳ２）。次に、回路変更後のネットリスト情報をレイアウトツールに入力する（ステップＳ３）。次に、ステップＳ２で抽出したビアの領域を非配線領域としてレイアウトツールに入力する（ステップＳ４）。次に、回路変更部分の配線について、第Ｎ層目最上配線層を使用配線層から除外し、第Ｎ層目最上配線層を除く配線層を使用するように設定する（ステップＳ５）。次に、回路変更後のネットリスト情報に基づいて配線を行う（ステップＳ６）。
【００２４】
なお、図４の回路変更方法は、これらの処理を遂行させる命令が記述されたプログラムをコンピュータに実行させることにより実現することができる。そして、このプログラムをＣＤ−ＲＯＭなどの記憶媒体に記憶しておけば、コンピュータに記憶媒体を装着し、そのプログラムをコンピュータにインストールすることにより、図４の回路変更処理を実現することができる。また、図４の回路変更処理を遂行させる命令が記述されたプログラムをコンピュータに実行させる場合、スタンドアロン型コンピュータで実行させるようにしてもよく、ネットワークに接続された複数のコンピュータに分散処理させるようにしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る回路変更前の半導体装置の概略構成を示す図。
【図２】本発明の一実施形態に係る回路変更後の半導体装置の概略構成を示す図。
【図３】本発明の一実施形態に係る回路変更後の半導体装置のその他の構成例を示す図。
【図４】本発明の一実施形態に係る回路変更方法を示すフローチャート。
【符号の説明】
【００２６】
Ｋ  半導体基板、Ｌ１〜Ｌ４  ロジックセル、Ｈ１、Ｈ７、Ｈ１４、Ｈ２２、Ｈ２３、Ｈ２５  第１層目配線層、Ｈ２、Ｈ６、Ｈ１１、Ｈ１３、Ｈ２１、Ｈ２４  第２層目配線層、Ｈ３、Ｈ５、Ｈ１２  第３層目配線層、Ｈ４  第４層目配線層、Ｂ１〜Ｂ８、Ｂ１１〜Ｂ１４、Ｂ２１〜Ｂ２５  ビア
【図１】
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【図２】
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【図３】
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【図４】
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