(57)【要約】【課題】メモリセルが微細化されても、安定した特性を有するメモリ素子を、簡易な方法で形成することができる不揮発性半導体記憶装置の製造方法を提供することにある。【解決手段】基板１上に電荷トラップ層３を形成した後、埋め込みビット線が形成される領域が開口されたビット線加工マスク２２を形成する。このビット線加工マスク２２を用いて、開口部に露出した電荷トラップ層３の除去、電荷トラップ層３が除去された基板表面へのビット線絶縁膜１０の形成、及びビット線絶縁膜１０を介しての基板１中へのイオン注入による埋め込みビット線５の形成の一連の工程を行う。その後、ビット線加工マスク２２を除去して、電荷トラップ層３及びビット線絶縁膜１０上に、ゲート電極からなるワード線７を形成して、メモリセルを完成する。【選択図】図１
2007150011.tif 000002
【特許請求の範囲】
【請求項１】
埋め込みビット線を有する複数のメモリ素子を備えた不揮発性半導体記憶装置の製造方法であって、
基板上に、電荷トラップ層を形成する工程と、
前記電荷トラップ層上に、前記埋め込みビット線の形成領域に開口部を有するビット線加工マスクを形成する工程と、
前記ビット線加工マスクを用いて、前記開口部に露出した前記電荷トラップ層を除去する工程と、
前記ビット線加工マスクを用いて、前記電荷トラップ層が除去された前記基板表面に、ビット線絶縁膜を選択的に形成する工程と、
前記ビット線加工マスクを用いて、前記ビット線絶縁膜下の前記基板中に不純物をイオン注入して、前記埋め込みビット線となる拡散層を形成する工程と、
前記ビット線加工マスクを除去する工程と、
前記電荷トラップ層及び前記ビット線絶縁膜上に、前記埋め込みビット線と直交する方向に、ゲート電極からなるワード線を形成する工程とを含むことを特徴とする、不揮発性半導体記憶装置の製造方法。
【請求項２】
前記ビット線絶縁膜の膜厚は、前記電荷トラップ層の膜厚よりも薄く形成されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記ビット線加工マスクは、シリコン窒化膜よりなることを特徴とする、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ビット線絶縁膜は、前記ビット線加工マスクを用いて、前記基板表面を選択酸化することによって形成されたシリコン酸化膜よりなることを特徴とする、請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記電荷トラップ層は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜よりなることを特徴とする、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記ビット線絶縁膜を選択的に形成する工程の後、前記ビット線加工マスクの側面にサイドウォールを形成する工程をさらに含み、
前記埋め込みビット線となる拡散層を形成する工程において、該拡散層は、前記ビット線加工マスク及び前記サイドウォールを用いて、前記ビット線絶縁膜下の前記基板中に不純物をイオン注入することによって形成されることを特徴とする、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記ビット線加工マスクを除去する工程は、
隣接する前記ビット線加工マスク間に、埋込部材を埋め込む工程と、
前記埋込部材をマスクに、前記ビット線加工マスクの表面に形成された表面酸化膜を選択的に除去し、然る後、前記埋込部材を除去する工程とを有することを特徴とする、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
埋め込みビット線を有する複数のメモリ素子を備えた不揮発性半導体記憶装置であって、
基板表面に形成された拡散層からなる複数の埋め込みビット線と、
前記埋め込みビット線上に選択的に形成されたビット線絶縁膜と、
前記基板上であって、前記埋め込みビット線間に形成された電荷トラップ層と、
前記電荷トラップ層及び前記ビット線絶縁膜上であって、前記埋め込みビット線と直交する方向に形成されたゲート電極からなる複数のワード線とを備え、
前記ビット線絶縁膜の膜厚は、前記電荷トラップ層の膜厚よりも薄く形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記電荷トラップ層は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜よりなることを特徴とする、請求項８に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷トラップ層をメモリ素子に用いた不揮発性半導体記憶装置の製造方法に関し、特に、安定した特性を有するメモリ素子を、簡易な方法により形成することができる不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化、低コスト化に伴い、非導電性電荷トラップ層（例えば、シリコン窒化膜など）内に、局所的に電荷をトラップさせるＭＯＮＯＳ（金属−酸化物−窒化物−酸化物−シリコン）メモリ素子が提案されている。
【０００３】
従来のＭＯＮＯＳメモリ素子は、トランジスタのチャネル領域上にある電荷トラップ層全体に電荷を蓄積していたため、１つのメモリセルに１ビット分のデータを記憶することしかできなかった。しかし、トランジスタのチャネル領域上の両端に、それぞれ独立して局所的に電荷トラップ量を制御する、いわゆる局所トラップ型ＭＯＮＯＳメモリ素子が開発され、これにより、１つのメモリセルに２ビット分のデータを記憶することができるようになった。
【０００４】
局所トラップ型ＭＯＮＯＳメモリ素子は、高集積化、低コスト化に有利である反面、制御性の高いプロセス技術が要求されるので、その製造方法において様々な提案がなされている。そして、その多くは、セルサイズを小さくする観点から、いわゆる埋め込みビット線構造が採用されている。
【０００５】
図５は、特許文献１に記載された埋め込みビット線構造のメモリセルの構成を示した図で、（ａ）は平面図、（ｂ）は、（ａ）のＶｂ−Ｖｂ線に沿った断面図をそれぞれ示す。
【０００６】
図５（ａ）、（ｂ）に示すように、半導体基板１０１の表面に、拡散層からなるビット線１０５が形成され、その上にビット線酸化膜１０６が形成されている。そして、ビット線１０５間の基板１０１表面には、電荷トラップ層１０３が形成され、ビット線酸化膜１０６及び電荷トラップ層１０３上には、ビット線１０５と直交する方向に、ゲート電極からなるワード線１０７が形成されている。
【０００７】
ビット線１０５は、図５（ａ）に示すように、ワード線１０７の下にも存在しており、埋め込みビット線構造となっている。そして、ワード線１０７と交差する電荷トラップ層１０３の両端に、各ビット線１０５を構成する拡散層からホットエレクトロンが局所的に注入されて、２ビット分のデータが記憶される。
【０００８】
次に、上記メモリセルの製造方法について、図６（ａ）〜（ｄ）に示す工程断面図を参照しながら説明する。
【０００９】
まず、図６（ａ）に示すように、半導体基板１０１上に電荷トラップ層１０３を形成する。ここで、電荷トラップ層１０３は、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）で構成されている。
【００１０】
次に、図６（ｂ）に示すように、パターニングされたレジストマスク１２１を用いて、電荷トラップ層１０３を選択的に除去した後、図６（ｃ）に示すように、埋め込みビット線１０５となる拡散層をイオン注入法により形成する。
【００１１】
次に、図６（ｄ）に示すように、レジストマスク１２１を除去した後、電荷トラップ層１０３をマスクとして、ビット線酸化膜１０６を熱酸化法を用いて自己整合的に形成する。ここで、ＯＮＯ膜からなる電荷トラップ層１０３のうち、シリコン窒化膜が選択酸化のマスクとして作用する。
【００１２】
最後に、電荷トラップ層１０３及びビット線酸化膜１０６上にゲート電極からなるワード線１０７（不図示）が形成され、図５（ｂ）に示したメモリセルが完成する。
【００１３】
ところで、図５（ｂ）に示すように、ワード線１０７は、ビット線酸化膜１０６を介して埋め込みビット線１０５上に配置されているため、ビット線容量およびワード線容量が大きくならないように、ビット線酸化膜１０６は、ある程度厚く形成しておく必要がある。
【００１４】
しかしながら、上記の製造方法においては、ビット線酸化膜１０６は、埋め込みビット線となる拡散層１０５を形成した後、選択酸化法により形成されるため、所望の膜厚のビット線酸化膜１０６を形成する間に、ビット線１０５を構成する拡散層が横方向に再拡散してしまうという問題が生じる。
【００１５】
加えて、熱酸化による基板１０１とビット線酸化膜１０６界面の不純物濃度の変化や、増速酸化効果によるビット線酸化膜１０６の膜厚のバラツキといった問題も生じる。
【００１６】
これらのプロセス上のバラツキは、制御性の高いプロセス技術が要求される局所トラップ型ＭＯＮＯＳメモリ素子においては、極めて深刻な問題となる。
【００１７】
そこで、長時間の熱酸化工程を要しないで、所望の膜厚のビット線酸化膜１０６を形成することができる方法が、特許文献２に記載されている。以下、図７（ａ）〜（ｄ）に示す工程断面図を参照しながら、説明する。
【００１８】
まず、図７（ａ）に示すように、半導体基板１０１上に電荷トラップ層１０３を形成した後、ビット線形成領域が開口された導電体ブロック１０９を形成する。そして、この導電体ブロック１０９をマスクに、埋め込みビット線となるＮ＋拡散層をイオン注入法により形成する。
【００１９】
次に、図７（ｂ）に示すように、基板１０１上にＣＶＤ法を用いて酸化膜１０８を堆積してた後、レジスト１１０を塗布して平坦化する。
【００２０】
次に、図７（ｃ）に示すように、レジストエッチバック法を用いて、導電体ブロック１０９上の酸化膜１０８を除去することによって、埋め込みビット線１０５上に、ビット線酸化膜１０６を自己整合的に形成する。
【００２１】
最後に、図７（ｄ）に示すように、ビット線酸化膜１０６、及び導電体ブロック１０９上にゲート電極からなるワード線１０７を形成することにより、メモリセルを完成する。ここで、ワード線１０７は、導電体ブロック１０９を介して電荷トラップ層１０３と接続するので、導電体ブロック１０９は、ワード線１０７の下部電極に相当する。
【００２２】
上記の方法によれば、ビット線酸化膜１０６は、ＣＶＤ法で形成されるので、熱酸化法のような高温のプロセスを伴わないので、ビット線１０５を構成する拡散層が横方向に再拡散する問題や、熱酸化による基板１０１とビット線酸化膜１０６界面の不純物濃度の変化の問題は生じない。
【００２３】
しかしながら、ビット線酸化膜１０６の膜厚は、平坦化工程の精度に依存し、一般的にバラツキは大きくなる。従って、ビット線酸化膜１０６の膜厚バラツキが大きくなると、ビット線容量およびワード線容量のバラツキが大きくなり、回路動作上のマージンを取りにくくなるという問題が生じる。
【００２４】
また、ビット線酸化膜１０６を所望の膜厚にするためには、埋め込み平坦化工程において、所定の埋め込み高さを確保する必要があるが、それには、電荷トラップ層１０３の厚みだけでは足らず、その上に下部電極となる導電体ブロック１０９を積層しなければならない。
【００２５】
しかしながら、ワード線１０７と下部電極１０９との間に自然酸化膜が成長することを抑制することが困難なために接触抵抗のバラツキが生じ、制御性の高いプロセス技術が要求される局所トラップ型ＭＯＮＯＳメモリ素子においては、極めて深刻な問題となる。
【００２６】
ところで、特許文献３には、埋め込みビット線形成後の熱酸化工程が入らず、かつ平坦化されたメモリセル構造を簡素化された方法で製造する技術が開示されている。
【００２７】
図８は、特許文献３に記載されたメモリ素子の構成を示す断面図である。図８に示すように、半導体基板１０１表面に、拡散層からなる埋め込みビット線１０５が形成されており、半導体基板１０１上には、ＯＮＯ膜からなる電荷トラップ層１０３が形成されている。また、電荷トラップ層１０３上には、埋め込みビット線１０５と直交する方向に、ゲート電極からなるワード線１０７が形成されている。
【００２８】
ここで、埋め込みビット線１０５を構成する拡散層は、電荷トラップ層１０３上にパターニングされたレジストをマスクとして、不純物を電荷トラップ層１０３を介して半導体基板１０１にイオン注入することによって形成される。また、電荷トラップ層１０３は、埋め込みビット線１０５とワード線１０７を電気的に分離する絶縁膜としても機能し、これにより、平坦化されたメモリセルが簡易に得られる。
【００２９】
このような簡素化された方法によれば、従来のように、埋め込みビット線１０５を形成した後に、ビット線酸化膜を形成する工程が入らないので、埋め込みビット線１０５を構成する拡散層の再拡散は起こらない。また、特許文献２に記載されているような下部電極１０９を設ける必要もないので、ワード線１０７と下部電極１０９との接触抵抗のバラツキに起因するメモリ素子の特性変動等の問題も生じることはない。
【特許文献１】特開２００１−７７２２０号公報
【特許文献２】米国特許第５１６８３３４号明細書
【特許文献３】特表２００４−５１５０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
上記特許文献３に記載されたメモリセルは、簡素化された方法で平坦化されたメモリセルを実現するという目的の下に、電荷トラップ層１０３に、従来のビット線酸化膜に相当する機能を持たせた点に特徴を有するが、メモリ素子の特性面から見れば、以下のような本質的な問題が内在する。
【００３１】
すなわち、特許文献３に記載された方法によれば、電荷トラップ層１０３を介して、埋め込みビット線１０５形成用の不純物を基板中にイオン注入するため、電荷トラップ層１０３に予期せぬ電荷がトラップされる可能性がある。また、書き換え動作時に、本体のゲート絶縁膜を構成している電荷トラップ層１０３に電荷がトラップされる以外に、埋め込みビット線１０５とワード線１０７間に存在する電荷トラップ層１０３にも予期せぬ電荷がトラップされるおそれがある。
【００３２】
このような予期せぬ電荷が、本来の電荷トラップ層１０３以外のところにトラップされると、書込み／消去特性が不安定になり、また、電荷保持特性が劣化するなど、メモリ素子の特性に重大な問題を引き起こす。
【００３３】
本発明はかかる点に鑑みてなされたもので、メモリセルが微細化されても、安定した特性を有するメモリ素子を、簡易な方法により形成することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上述のとおり、特許文献３に記載されたメモリセルは、電荷トラップ層１０３に、従来のビット線酸化膜に相当する機能を持たせたところに特徴があるが、従来のビット線酸化膜に要求される膜厚に比べて膜厚の薄い電荷トラップ層１０３を、ビット線１０５とワード線１０７間の絶縁膜に採用した理由に関しては、何ら言及されていない。
【００３５】
一方、安定した特性を有するメモリセルを実現するためには、様々なプロセス要因に基づく特性上の影響を考慮しながら、最適なプロセス条件を決定しなければならない。
【００３６】
本発明者等は、今後さらに、メモリセルの微細化や、駆動電圧の低電圧化が進む中で、如何にして安定した特性を有するメモリセルを実現できるかについて検討を行っていたところ、ビット線容量およびワード線容量については、そのバラツキを抑えることができれば、回路的に十分対応可能であることが分かった。また、ビット線酸化膜１０５は、書込み／消去動作において破壊されない程度の膜厚を確保できれば良く、また、後述するように、ビット線酸化膜１０５を電荷トラップ層１０３よりも薄い膜厚に設定することによって、製造工程中に発生した電荷トラップ層へのチャージング防止に有効であることも判明した。すなわち、埋め込みビット線１０５とワード線１０７間にあるビット線酸化膜１０６の膜厚を、従来のものよりも薄くしても動作特性に影響せず、特性は向上することが分かった。
【００３７】
本発明は、かかる知見に基づきなされたもので、電荷トラップ層上に「ビット線加工マスク」を形成し、当該ビット線加工マスクを用いて、１）ビット線形成領域の電荷トラップ層の除去、２）ビット線形成領域の基板表面へのビット線絶縁膜の形成、及び、３）ビット線絶縁膜を介してイオン注入によるビット線拡散層の形成を、一連の工程で行うことによって、ビット線拡散層の再拡散等の従来の製造方法に起因したメモリ特性の変動を防止するようにしたものである。
【００３８】
ここで、ビット線絶縁膜は、ビット線拡散層を形成するためのイオン注入時の保護膜として使用できる程度の薄膜でよく、それ故、ビット線絶縁膜を形成した後に、埋め込みビット線を形成することが可能となる。また、ビット線加工マスクは、上記一連の工程に適合できる材料で構成されていればよく、かつ、上記一連の工程後、基板から選択的に除去できるものであればよい。
【００３９】
本発明に係わる半導体記憶装置の製造方法は、埋め込みビット線を有する複数のメモリ素子を備えた不揮発性半導体記憶装置の製造方法であって、基板上に、電荷トラップ層を形成する工程と、電荷トラップ層上に、埋め込みビット線が形成される領域が開口されたビット線加工マスクを形成する工程と、ビット線加工マスクを用いて、開口部に露出した電荷トラップ層を除去する工程と、ビット線加工マスクを用いて、電荷トラップ層が除去された基板表面に、ビット線絶縁膜を選択的に形成する工程と、ビット線加工マスクを用いて、ビット線絶縁膜下の基板中に不純物をイオン注入して、埋め込みビット線となる拡散層を形成する工程と、ビット線加工マスクを除去する工程と、電荷トラップ層及びビット線絶縁膜上に、埋め込みビット線と直交する方向に、ゲート電極からなるワード線を形成する工程とを含むことを特徴とする。
【００４０】
上記の構成によれば、ビット線絶縁膜の形成後にビット線拡散層を形成するので、ビット線拡散層の形成後に熱処理工程が入らず、ビット線拡散層の再拡散を防止することができる。また、ビット線絶縁膜を保護膜として、ビット線拡散層用の不純物を基板中にイオン注入するため、チャネリングによる不純物プロファイルのバラツキや、電荷トラップ層への予期せぬ電荷のトラップも防止することができ、メモリセルが微細化されても、安定した特性を有するメモリ素子を、簡易な方法により実現することができる。
【００４１】
ある好適な実施形態において、ビット線絶縁膜の膜厚は、電荷トラップ層の膜厚よりも薄く形成されていることが好ましい。
【００４２】
このようにすれば、製造工程中で発生する不要な電荷が、ゲート電極からなるワード線に蓄積されても、電荷トラップ層よりも膜厚の薄いビット線絶縁膜を介して、ワード線に蓄積され不要電荷を基板に逃がすことができ、メモリセルの特性を安定化させることができる。
【００４３】
ある好適な実施形態において、ビット線加工マスクは、シリコン窒化膜よりなることが好ましい。
【００４４】
このようにすれば、シリコン窒化膜で構成されたビット線マスクは、上記一連の工程において、通常のプロセス条件に適合することができ、かつ、ワード線形成前に、容易に除去することができる。
【００４５】
ある好適な実施形態において、ビット線絶縁膜は、ビット線加工マスクを用いて、基板表面を選択酸化することによって形成されたシリコン酸化膜よりなることが好ましい。
【００４６】
ある好適な実施形態において、電荷トラップ層は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜よりなることが好ましい。
【００４７】
ある好適な実施形態において、ビット線絶縁膜を選択的に形成する工程の後、ビット線加工マスクの側面にサイドウォールを形成する工程をさらに含み、埋め込みビット線となる拡散層を形成する工程において、該拡散層は、ビット線加工マスク及びサイドウォールを用いて、ビット線絶縁膜下の基板中に不純物をイオン注入することによって形成されることが好ましい。
【００４８】
本発明に係わる不揮発性半導体記憶装置は、埋め込みビット線を有する複数のメモリ素子を備えた不揮発性半導体記憶装置であって、基板表面に形成された拡散層からなる複数の埋め込みビット線と、埋め込みビット線上に選択的に形成されたビット線絶縁膜と、基板上であって、埋め込みビット線間に形成された電荷トラップ層と、電荷トラップ層及びビット線絶縁膜上であって、埋め込みビット線と直交する方向に形成されたゲート電極からなる複数のワード線とを備え、ビット線絶縁膜の膜厚は、電荷トラップ層の膜厚よりも薄く形成されていることを特徴とする。
【発明の効果】
【００４９】
本発明に係わる不揮発性半導体記憶装置の製造方法によれば、ビット線拡散層の再拡散を防止するとともに、ビット線拡散層用の不純物プロファイルのバラツキや、電荷トラップ層への予期せぬ電荷のトラップを防止することができ、メモリセルが微細化されても、安定した特性を有するメモリ素子を、簡易な方法により実現することができる。
【発明を実施するための最良の形態】
【００５０】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００５１】
（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を模式的に示した工程断面図である。
【００５２】
まず、図１（ａ）に示すように、基板１上に、電荷トラップ層３を形成した後、電荷トラップ層３上に、埋め込みビット線の形成領域に開口部を有するビット線加工マスク２２を形成する。
【００５３】
ここで、基板１は、基板１表面にウエルが形成されたものでもよい。また、電荷トラップ層３は、例えば、５ｎｍのシリコン酸化膜、１０ｎｍのシリコン窒化膜、及び１０ｎｍのシリコン酸化膜よりなるＯＮＯ膜で構成される。
【００５４】
次に、図１（ｂ）に示すように、ビット線加工マスク２２を用いて、開口部に露出した電荷トラップ層３を除去した後、同じく、ビット線加工マスク２２を用いて、電荷トラップ層３が除去された基板１表面に、ビット線絶縁膜１０を選択的に形成する。
【００５５】
ここで、ビット線絶縁膜１０は、ビット線拡散層を形成するためのイオン注入時の保護膜として使用できる程度の薄膜でよく、例えば、１０ｎｍ〜２０ｎｍ程度の膜厚に形成される。そのため、基板１がシリコン基板の場合、ビット線絶縁膜１０を、ビット線加工マスク２２をマスクにして、基板１を選択酸化することによって形成しても、バーズビークの発生を抑えることができ、寸法精度よく、ビット線絶縁膜１０を、電荷トラップ層３に自己整合的に形成することができる。
【００５６】
この場合、ビット線加工マスク２２は、シリコン窒化膜等の耐酸化性膜で形成しておくことが好ましい。また、ビット線絶縁膜１０を選択酸化法で形成しても、基板１表面には、ビット線拡散層を形成する不純物層がまだ導入されていないので、増速酸化が起こらず、安定した膜厚のビット線絶縁膜１０膜を形成することができる。
【００５７】
次に、図１（ｃ）に示すように、ビット線加工マスク２２を用いて、ビット線絶縁膜１０下の基板１中に不純物をイオン注入して、埋め込みビット線５となる拡散層を形成する。
【００５８】
ここで、ビット線絶縁膜１０は、１０ｎｍ〜２０ｎｍ程度の膜厚に形成されているので、ビット線絶縁膜１０を介して、不純物をイオン注入することができる。また、イオン注入の際の保護膜としても機能するので、チャネリングによる不純物プロファイルのバラツキを抑制することができる。また、電荷トラップ層３とは別にビット線絶縁膜１０を形成しているので、電荷トラップ層３への予期せぬ電荷のトラップも防止することができる。
【００５９】
なお、埋め込みビット線５の形成と同時に、しきい値電圧調整用及びパンチスルー防止用の拡散層４を、イオン注入で形成してもよい。
【００６０】
最後に、図１（ｄ）に示すように、ビット線加工マスク２２を除去した後、電荷トラップ層３及びビット線絶縁膜１０上に、埋め込みビット線５と直交する方向に、ゲート電極からなるワード線７を形成することによって、メモリセルを完成する。
【００６１】
上記の方法によれば、ビット線加工マスク２２を用いて、電荷トラップ層３の除去、ビット線絶縁膜１０の形成、及びビット線拡散層５の形成といった一連の工程を行うことによって、ビット線拡散層５の再拡散等の従来の製造方法に起因したメモリ特性の変動を防止することができる。
【００６２】
ここで、ビット線加工マスク２２は、上記一連の工程に適合できる材料で構成されていればよく、また、上記一連の工程後、基板から選択的に除去できるものであればよい。シリコン窒化膜は、それに適合する材料として好適であり、リン酸ボイルを用いることにより、電荷トラップ層３及びビット線絶縁膜１０を残して、ビット線加工マスク２２を基板から選択的に除去することができる。
【００６３】
なお、ビット線絶縁膜１０の膜厚は、イオン注入における保護膜としての機能の他に、メモリセルの書き込み・読み出しの各動作においるワード線７とビット線拡散層５間の絶縁耐性も考慮して決定される。例えば、ワード線７とビット線５間に最大１０Ｖの電圧差が生じる場合、ビット線絶縁膜１０は、１０ｎｍ以上の膜厚があれば、絶縁耐性があり、十分な寿命を確保することができる。
【００６４】
一方、ビット線絶縁膜１０を、保護膜として好適な膜厚に設定したい場合には、ビット線絶縁膜１０を形成して、ビット線拡散層５の不純物のイオン注入を行った後、ワード線を形成する前に、基板全面に電荷トラップ層３の一部となる絶縁膜を堆積してもよい。このようにすれば、堆積された絶縁膜とビット線絶縁膜１０の積層膜によって、ワード線７とビット線５間の絶縁耐圧を確保することができる。
【００６５】
ところで、上述のように、ビット線絶縁膜１０と、電荷トラップ層３は、ほぼ同じ膜厚をもって形成されるが、ビット線絶縁膜１０の膜厚を、意図的に電荷トラップ層３よりも薄く形成しておくことによって、メモリセルの特性をより安定化させることができる。
【００６６】
すなわち、半導体記憶装置の製造工程中において、不要な電荷が発生することが知られているが、ワード線７に不要電荷が蓄積された場合、メモリセルの動作に影響を与えないために、不要電荷を外部に引き抜く必要がある。そこで、ビット線絶縁膜１０の膜厚を、電荷トラップ層３よりも薄く形成しておくことによって、ワード線７に蓄積された不要電荷を、ビット線絶縁膜１０を介してリーク電流として基板に逃がすことが可能となる。
【００６７】
（第１の実施形態の変形例）
本発明において、ビット線加工マスク２２の材料は、特に問わないが、他の構成における材料との関係、例えば、電荷トラップ層３やビット線絶縁膜１０等の材料とのエッチングレート比、その他のプロセス上の整合性、安定性等を考慮すると、シリコン窒化膜が好適な材料として使用できる。
【００６８】
ところで、ビット線加工マスク２２としてシリコン窒化膜を使用した場合、上述したように、一連の工程の後、リン酸ボイルを用いることにより、シリコン窒化膜よりなるビット線加工マスク２２を、基板１から選択的に除去されるが、シリコン窒化膜の表面が酸化されて薄い酸化膜が形成されていると、リン酸ボイルだけでは除去できないことも想定される。例えば、ビット線加工マスク２２を用いた選択酸化法により、ビット線絶縁膜１０を形成した場合、シリコン窒化膜が耐酸化性を有するとは言うものの、その表面が若干酸化されてしまう。
【００６９】
そのような場合、リン酸ボイルに長時間浸してシリコン窒化膜を除去することも可能ではあるが、別途、表面酸化膜を除去する工程を加えることによって、この問題に対処することもできる。以下、ビット線加工マスク２２を除去する工程の変形例を、図２（ａ）〜（ｄ）に示す工程断面図を参照しながら説明する。なお、図１（ａ）〜（ｄ）で示した構成と共通する構成については、説明は省略する。また、ビット線加工マスク２２は、シリコン窒化膜で構成されていることを前提に説明する。
【００７０】
図２（ａ）は、第１の実施形態において、図１（ｃ）に示した工程断面図と同じあるが、ビット線加工マスク２２の表面に、表面酸化膜３１が形成された状態を模式的に示している。なお、図示された膜厚は、実際の膜厚を示すものではない。
【００７１】
この状態から、図２（ｂ）に示すように、ビット線加工マスク２２間に埋込部材３２を埋め込んだ後、埋込部材３２をマスクに、ビット線加工マスク２２の表面に形成された表面酸化膜３１を選択的にエッチング除去する。このとき、ビット線加工マスク２２の側面に形成された表面酸化膜３１の一部を残して、エッチングを終了することが好ましい。表面酸化膜３１が全部除去されると、その下にあるビット線絶縁膜１０まで除去されるおそれがあるからである。
【００７２】
次に、図２（ｃ）に示すように、埋込部材３２を除去するとともに、ビット線加工マスク２２も除去する。ビット線加工マスク２２は、その表面から酸化膜が除去されているので、リン酸ボイルで容易に除去することができる。
【００７３】
最後に、図２（ｄ）に示すように、電荷トラップ層３及びビット線絶縁膜１０上に、ゲート電極からなるワード線７を形成することによって、メモリセルを完成する。
【００７４】
ここで、埋込部材３２は、例えば、フォトリソ工程で用いられるフォトレジストや反射防止膜等を用いて、塗布法により埋め込むことができる。
【００７５】
ところで、図２（ｃ）に示すように、埋込部材３２とビット線加工マスク２２を除去した後、基板表面には、ビット線加工マスク２２の側面に形成された表面酸化膜の一部が柱状の形で残存する。しかし、この残存した表面酸化膜は、飛散しない程度に低く形成しておけば、図２（ｄ）に示したワード線７の形成時に、ワード線７中に埋め込まれるので、特性上の問題が生じることはない。
【００７６】
（第２の実施形態）
局所トラップ型ＭＯＮＯＳメモリ素子においては、２ビット／セルの構成をとるため、とりわけメモリ素子の実効ゲート長（換言すれば、ゲート絶縁膜３と、ビット線拡散層５とのオーバラップ量）を正確に制御することが重要になる。
【００７７】
そこで、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造方法は、メモリ素子の実効ゲ−ト長を制御よく形成することができる方法を提供するものである。
【００７８】
以下、図３（ａ）〜（ｄ）に示す工程断面図を参照しながら、説明する。なお、第１の実施形態において、図１（ａ）〜（ｄ）に示した構成と共通する構成については、説明は省略する。
【００７９】
図３（ａ）は、第１の実施形態において、図１（ｂ）に示したビット線絶縁膜１０を選択的に形成した後、ビット線加工マスク２２の側面にサイドウォール２３を形成したものである。ここで、サイドウォール２３は、ビット線加工マスク２２を覆うようにサイドウォールとなる膜を堆積した後、異方性エッチング法により形成することができる。また、ビット線加工マスク２２と同じ材料であることが好ましい。
【００８０】
なお、図３（ａ）に示すように、サイドウォール２３を形成する前に、しきい値電圧調整用及びパンチスルー防止用の拡散層４を、ビット線加工マスク２２を用いてイオン注入で形成しておいてもよい。
【００８１】
次に、図３（ｂ）に示すように、ビット線加工マスク２２及びサイドウォール２３を用いて、ビット線絶縁膜１０下の基板１中に不純物をイオン注入することによって、埋め込みビット線５を形成する。
【００８２】
その後、図３（ｃ）に示すように、ビット線加工マスク２２及びサイドウォール２３を除去した後、図３（ｄ）に示すように、電荷トラップ層３及びビット線絶縁膜１０上に、ゲート電極からなるワード線７を形成することによって、メモリセルを完成する。
【００８３】
ここで、ビット線加工マスク２２の側面に形成されたサイドウォール２３は、メモリ素子の実効チャネル長を画する上で重要な役割をなす。すなわち、基板１の表面に形成されたビット線拡散層５は、注入された不純物の活性化工程において、必然的に横方向に拡散されるが、その拡散長を考慮して、サイドウォール２３の幅を予め設定しておけば、最適な実効チャネル長に制御されて形成でき、安定した特性を有するメモリ素子を実現することができる。
【００８４】
サイドウォール幅の最適値は、ビット線拡散層５の形成条件や、デザインルールによるが、例えば、０．１μｍのゲート長からなるメモリ素子の場合、１０ｎｍ〜２０ｎｍ程度が好ましい。
【００８５】
なお、上記の方法において、サイドウォール２３は、ビット線絶縁膜１０を形成した後に形成するようにしたが、ビット線加工マスク２２を形成した後に、サイドウォール２３を形成するようにしてもよい。この場合、電荷トラップ層３は、ビット線加工マスク２２及びサイドウォール２３を用いて除去されることになる。
【００８６】
（第２の実施形態の変形例）
第２の実施形態においても、第１の実施形態の場合と同様に、ビット線加工マスク２２としてシリコン窒化膜を用いた場合に、表面酸化膜の影響で、リン酸ボイルだけで除去しにくいという問題がある。
【００８７】
そこで、第２の実施形態において、ビット線加工マスク２２を除去する工程の変形例を、図４（ａ）〜（ｄ）に示す工程断面図を参照しながら説明する。なお、図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｄ）に示した構成と共通する構成については、説明は省略する。また、ビット線加工マスク２２は、シリコン窒化膜で構成されていることを前提に説明する。
【００８８】
図４（ａ）は、第１の実施形態の変形例における図２（ｂ）に示した工程断面図と同じで、埋込部材３２を埋め込んだ後、埋込部材３２をマスクに、ビット線加工マスク２２の表面に形成された表面酸化膜３１を選択的にエッチング除去した状態を示す。
【００８９】
この状態から、図４（ｂ）に示すように、埋込部材３２を除去した後、ビット線加工マスク２２の側面にサイドウォール２３を形成した後、図４（ｃ）に示すように、ビット線加工マスク２２及びサイドウォール２３を用いて、ビット線絶縁膜１０下の基板１中に不純物をイオン注入することによって、埋め込みビット線５を形成する。
【００９０】
その後、図４（ｄ）に示すように、ビット線加工マスク２２及びサイドウォール２３を除去した後、電荷トラップ層３及びビット線絶縁膜１０上に、ゲート電極からなるワード線７を形成することによって、メモリセルを完成する。
【００９１】
ビット線加工マスク２２及びサイドウォール２３を除去した後、基板表面には、ビット線加工マスク２２の側面に形成された表面酸化膜の一部が柱状の形で残存するが、ワード線７の形成時に、ワード線７中に埋め込まれるので、特性上の問題が生じることはない。
【００９２】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、２ビット／セル構成の局所トラップ型ＭＯＮＯＳメモリ素子を対象に説明したが、もちろん１ビット／セル構成のトラップ性ＭＯＮＯＳメモリ素子に適用しても、同様の効果を得ることができる。
【００９３】
また、上記実施形態では、電荷トラップ層３として、ＯＮＯ膜を使用したが、微少なシリコン粒子を含むシリコン酸化膜で構成されていてもよい。
【００９４】
さらに、上記実施形態では、ビット線絶縁膜１０は、選択酸化により形成されるとしたが、ＣＶＤ法で堆積された絶縁膜であってもよい。
【産業上の利用可能性】
【００９５】
本発明によれば、メモリセルが微細化されても、安定した特性を有するメモリ素子を、簡易な方法により形成することができる不揮発性半導体記憶装置の製造方法を提供することができる。
【図面の簡単な説明】
【００９６】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態における不揮発性半導体記憶装置の製造方法を模式的に示した工程断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態の変形例を示した工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態における不揮発性半導体記憶装置の製造方法を模式的に示した工程断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態の変形例を示した工程断面図である。
【図５】（ａ）は、従来の埋め込みビット線構造のメモリセルの構成を示した平面図、（ｂ）は、（ａ）のｂ−ｂ線に沿った断面図である。
【図６】（ａ）〜（ｄ）は、従来の埋め込みビット線構造のメモリセルの製造方法を示した工程断面図である。
【図７】（ａ）〜（ｄ）は、従来の埋め込みビット線構造のメモリセルの他の製造方法を示した工程断面図である。
【図８】従来の埋め込みビット線構造のメモリセルの構成を示した断面図である。
【符号の説明】
【００９７】
１  半導体基板
３  電荷トラップ層
５  埋め込みビット線
７  ワード線
１０  ビット線絶縁膜
２２  ビット線加工マスク
２３  サイドウォール
３１  表面酸化膜
３２  埋込部材
１０１  基板
１０３  電荷トラップ層
１０５  ビット線
１０６  ビット線酸化膜
１０７  ワード線
１０９  導電体ブロック（下部電極）
１１０  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007150011.tif 000007
【図６】
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【図７】
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【図８】
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