(57)【要約】【課題】フラッシュメモリ装置の低い動作電源電圧に適したワードラインデコーダを提供する。【解決手段】第１インバータの出力を入力する第２インバータと、そのゲートが電源電圧に連結され、第２インバータの出力をブロックワードライン駆動信号に伝達する第１及び第２トランジスタと、高電圧がそのソースに連結され、ブロックワードライン駆動信号がそのゲートに連結される第３トランジスタと、第３トランジスタのドレインとブロックワードライン駆動信号ラインとの間に連結される第４トランジスタと、第３トランジスタのドレインと第４トランジスタのゲートとの間に連結され、ブロックワードライン駆動信号がそのゲートに連結される第５トランジスタと、第１インバータ出力と第２トランジスタのゲートとの間に連結され、電源電圧がそのゲートに連結される第６トランジスタとを備えるワードラインデコーダである。【選択図】図３
2007018691.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダにおいて、
ブロック選択信号を入力する第１インバータと、
前記第１インバータの出力を入力する第２インバータと、
そのゲートが電源電圧に連結され、前記第２インバータの出力を前記ブロックワードライン駆動信号に伝達する第１及び第２トランジスタと、
高電圧がそのソースに連結され、前記ブロックワードライン駆動信号がそのゲートに連結される第３トランジスタと、
前記第３トランジスタのドレインと前記ブロックワードライン駆動信号ラインとの間に連結される第４トランジスタと、
前記第３トランジスタのドレインと前記第４トランジスタのゲートとの間に連結され、前記ブロックワードライン駆動信号がそのゲートに連結される第５トランジスタと、
前記第１インバータ出力と前記第２トランジスタのゲートとの間に連結され、前記電源電圧がそのゲートに連結される第６トランジスタと、を備えることを特徴とするワードラインデコーダ。
【請求項２】
前記第１トランジスタは、
ＮＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
【請求項３】
前記第２トランジスタは、
デプリーションＮＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
【請求項４】
前記第３トランジスタは、
デプリーションＮＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
【請求項５】
前記第４トランジスタは、
ＰＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
【請求項６】
前記第５トランジスタは、
ＰＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
【請求項７】
前記第６トランジスタは
ＮＭＯＳトランジスタであることを特徴とする請求項１に記載のワードラインデコーダ。
【請求項８】
フラッシュメモリ装置のブロックワードライン駆動信号を発生させるワードラインデコーダにおいて、
ブロック選択信号を入力する第１インバータと、
前記第１インバータの出力を入力する第２インバータと、
そのゲートが電源電圧に連結され、前記第２インバータの出力を前記ブロックワードライン駆動信号に伝達する第１及び第２トランジスタと、
高電圧がそのソースに連結され、前記ブロックワードライン駆動信号がそのゲートに連結される第３トランジスタと、
前記第３トランジスタのドレインと前記ブロックワードライン駆動信号ラインとの間に連結される第４トランジスタと、
前記高電圧と前記第４トランジスタのゲートとの間に連結され、前記第３及び第４トランジスタの間のノードがそのゲートに連結される第５トランジスタと、
前記第１インバータ出力と前記第２トランジスタのゲートとの間に連結され、前記電源電圧がそのゲートに連結される第６トランジスタと、を備えることを特徴とするワードラインデコーダ。
【請求項９】
前記第１トランジスタは、
ＮＭＯＳトランジスタであることを特徴とする請求項８に記載のワードラインデコーダ。
【請求項１０】
前記第２トランジスタは、
デプリーションＮＭＯＳトランジスタであることを特徴とする請求項８に記載のワードラインデコーダ。
【請求項１１】
前記第３トランジスタは、
デプリーションＮＭＯＳトランジスタであることを特徴とする請求項８に記載のワードラインデコーダ。
【請求項１２】
前記第４トランジスタは、
ＰＭＯＳトランジスタであることを特徴とする請求項８に記載のワードラインデコーダ。
【請求項１３】
前記第５トランジスタは、
ＰＭＯＳトランジスタであることを特徴とする請求項８に記載のワードラインデコーダ。
【請求項１４】
前記第６トランジスタは、
ＮＭＯＳトランジスタであることを特徴とする請求項８に記載のワードラインデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、低い動作電源のフラッシュメモリ装置で高電圧レベルを伝達するワードラインデコーダに関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、携帯情報端末機を用いたインターネットなどのデジタル情報通信網及び携帯電話の発達につれて、各携帯端末機の情報を不揮発的に保存できるメモリ装置として脚光を浴びている。不揮発性メモリ装置としては、例えば、保存されたデータを所定のビット数に対して一括的に電気的に消去することが可能であり、かつ電気的にデータを記録することができるフラッシュメモリがある。
【０００３】
フラッシュメモリ装置は、複数のメモリセルを含む多数個のセクタで構成され、ブロック(セクタ)単位でメモリセルデータの消去(削除)が行なわれ、メモリセル単位でプログラム(記録）が行なわれる。ＮＡＮＤ型フラッシュメモリ装置は、ダイナミックＲＡＭと類似の集積度とメモリ容量とを有するという長所によって、その用途及び活用性が増大しつつある。
【０００４】
ＮＡＮＤ型フラッシュメモリ装置は、基本的に多数個のメモリセルが直列に連結されたメモリストリングがビットラインとソースラインとの間に直列に連結された構造を有し、このようなメモリストリングが多数配列されてメモリセルアレイを構成する。
【０００５】
図１は、従来のフラッシュメモリ装置を説明する図面である。これを参照すれば、フラッシュメモリ装置１００は、ブロックメモリセルアレイ１１０とワードラインデコーダ１２０とを備える。フラッシュメモリ装置１００は、複数個のブロックメモリセルアレイを備えうるが、単位ブロックメモリセルアレイに対応してワードラインデコーダが一対一に配置される。説明の便宜のために、本明細書は、単位ブロックメモリセルアレイ１１０に対応する一つのワードラインデコーダ１２０について説明する。
【０００６】
ブロックメモリセルアレイ１１０は、ｎ本のビットラインＢＬ０，ＢＬ１，…，ＢＬｎ−１に連結されたメモリストリングＣＳにより構成される。メモリストリングＣＳは、ソースラインＣＳＬに共通に連結される。メモリストリングＣＳのメモリセルＭ０〜Ｍ１５のゲートは、ワードラインＷＬ０〜ＷＬ１５にそれぞれ連結される。メモリストリングＣＳをそれぞれビットラインＢＬ０，ＢＬ１，…，ＢＬｎ−１に連結させるストリング選択トランジスタＳＳＴのゲートは、ストリング選択ラインＳＳＬに連結される。メモリストリングＣＳを共通ソースラインＣＳＬに連結させる接地選択トランジスタＧＳＴのゲートは、接地選択ラインＧＳＬに連結される。
【０００７】
ワードラインデコーダ１２０は、メモリセルアレイ１１０のストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及びワードラインＷＬ０〜ＷＬ１５を選択的に活性化させる。ワードラインデコーダ１２０は、アドレス信号ＡＤＤＲを受信して、ブロックワードライン駆動信号ＢＬＫＷＬ、ワードライン駆動信号Ｓ０〜Ｓ１５、ストリング選択電圧ＶＳＳＬ、及び接地選択電圧ＶＧＳＬを発生させるデコーディング部１２２と、ブロックワードライン駆動信号ＢＬＫＷＬに応答して、ワードライン駆動信号Ｓ０〜Ｓ１５、ストリング選択電圧ＶＳＳＬ及び接地選択電圧ＶＧＳＬをワードラインＷＬ０−ＷＬ１５、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬに伝達するワードライン駆動部１２４とを備える。
【０００８】
デコーディング部１２２は、受信されるアドレス信号ＡＤＤＲをデコーディングして、プログラム動作、消去動作、または読み出し動作において、ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５及び接地選択ラインＧＳＬに当たる駆動電圧、例えば、プログラム電圧Ｖｐｇｍ、消去電圧Ｖｅｒａｓｅ、または読み出し電圧Ｖｒｅａｄを提供する。そして、デコーディング部１２２は、ブロックワードライン駆動信号ＢＬＫＷＬに高電圧Ｖｐｐを提供する。
【０００９】
ワードライン駆動部１２４は、ストリング選択電圧ＶＳＳＬ、ワードライン駆動信号Ｓ０〜Ｓ１５、接地選択電圧ＶＧＳＬ、及び共通ソースライン電圧ＶＣＳＬのそれぞれと、ストリング選択ラインＳＳＬ、ワードラインＷＬ０−ＷＬ１５、接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬのそれぞれとの間に連結される高電圧用のパストランジスタＳＮ、ＷＮ０−ＷＮ１５、ＧＮ、ＣＮを備える。高電圧用のパストランジスタＳＮ、ＷＮ０−ＷＮ１５、ＧＮ、ＣＮのゲートは、互いに連結されて、ブロックワードライン駆動信号ＢＬＫＷＬに連結される。
【００１０】
図２は、デコーディング部１２２のブロックワードライン駆動信号ＢＬＫＷＬを発生させる具体的な回路図である。
【００１１】
図２を参照すれば、デコーディング部１２２は、ブロック選択信号ＢＬＫｉに応答して、ブロックワードライン駆動信号ＢＬＫＷＬに高電圧Ｖｐｐを提供する。ブロック選択信号ＢＬＫｉは、受信されるアドレス信号ＡＤＤＲをデコーディングして発生する、ブロックメモリセルアレイ１１０を選択する信号である。
【００１２】
ブロック選択信号ＢＬＫｉは、第１インバータ２０１に入力される。第１インバータ２０１の出力は、第２インバータ２０２に入力され、第２インバータ２０２の出力は、ＮＭＯＳトランジスタ２０３と第１デプリーショントランジスタ２０４とを介してブロックワードライン駆動信号ＢＬＫＷＬに出力される。ＮＭＯＳトランジスタ２０３と第１デプリーショントランジスタ２０４のゲートは、電源電圧ＶＤＤに連結される。そして、第１及び第２インバータ２０１、２０２も電源電圧ＶＤＤで駆動される。
【００１３】
デコーディング部１２２は、高電圧Ｖｐｐとブロックワードライン駆動信号ＢＬＫＷＬとの間に直列連結される第２デプリーショントランジスタ２０５とＰＭＯＳトランジスタ２０６とをさらに備える。第２デプリーショントランジスタ２０５のゲートは、ブロックワードライン駆動信号ＢＬＫＷＬに連結され、ＰＭＯＳトランジスタ２０６のゲートは、第１インバータ２０１の出力に連結される。
【００１４】
このようなデコーディング部１２２は、フラッシュメモリ装置の低い動作電圧化によって、電源電圧ＶＤＤレベルが１．８Ｖ程度に低くなれば、電力消耗を増加させる不適切な電流経路Ａが形成される。
【００１５】
第１及び第２デプリーショントランジスタ２０４、２０５のしきい電圧Ｖｔｈを−２．２Ｖ程度と仮定し、高電圧Ｖｐｐレベルは２０Ｖないし２２Ｖ程度と仮定する。ブロック選択信号ＢＬＫｉのロジックローに応答して、第１インバータ２０１の出力は、ロジックハイとなり、第２インバータ２０２の出力は、ロジックローとなる。ロジックローの第２インバータ２０２の出力は、ＮＭＯＳトランジスタ２０３と第１デプリーショントランジスタ２０４とを介してロジックローのブロックワードライン駆動信号ＢＬＫＷＬとして発生する。
【００１６】
ここで、ＰＭＯＳトランジスタ２０６は、ロジックハイの第１インバータ２０１の出力によってターンオフされねばならない。ところが、電源電圧ＶＤＤレベルが低くなることによって、ＰＭＯＳトランジスタ２０６は、ターンオン状態に変わる。
【００１７】
デコーディング部１２２は、電源電圧が低い状態でブロックワードライン駆動信号ＢＬＫＷＬが接地電圧ＧＮＤレベルで発生すれば、第２デプリーショントランジスタ２０５、ＰＭＯＳトランジスタ２０６、第１デプリーショントランジスタ２０４、ＮＭＯＳトランジスタ２０３、及び第２インバータ２０２のＮＭＯＳトランジスタ(図示せず)を通じる高電圧Ｖｐｐから接地電圧へのＤＣ電流経路Ａが形成される。このようなＤＣ電流経路Ａによって、電力消耗が大きくなる問題点が発生する。
【００１８】
したがって、電力消耗を減らすために、電源電圧ＶＤＤが低くなっても不適切な電流経路の形成を防止できるワードラインデコーダの存在が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、低くなる電源電圧に適したワードラインデコーダを提供するところにある。
【課題を解決するための手段】
【００２０】
前記目的を達成するために、本発明の一実施形態によるワードラインデコーダは、ブロック選択信号を入力する第１インバータと、第１インバータの出力を入力する第２インバータと、そのゲートが電源電圧に連結され、第２インバータの出力をブロックワードライン駆動信号に伝達する第１及び第２トランジスタと、高電圧がそのソースに連結され、ブロックワードライン駆動信号がそのゲートに連結される第３トランジスタと、第３トランジスタのドレインとブロックワードライン駆動信号ラインとの間に連結される第４トランジスタと、第３トランジスタのドレインと第４トランジスタのゲートとの間に連結され、ブロックワードライン駆動信号ラインがそのゲートに連結される第５トランジスタと、第１インバータ出力と第２トランジスタのゲートとの間に連結され、電源電圧がそのゲートに連結される第６トランジスタとを備える。
【００２１】
本発明の他の実施形態によるワードラインデコーダは、ブロック選択信号を入力する第１インバータと、第１インバータの出力を入力する第２インバータと、そのゲートが電源電圧に連結され、第２インバータの出力をブロックワードライン駆動信号に伝達する第１及び第２トランジスタと、高電圧がそのソースに連結され、ブロックワードライン駆動信号ラインがそのゲートに連結される第３トランジスタと、第３トランジスタのドレインとブロックワードライン駆動信号ラインとの間に連結される第４トランジスタと、高電圧と第４トランジスタのゲートとの間に連結され、第３及び第４トランジスタの間のノードがそのゲートに連結される第５トランジスタと、第１インバータ出力と第２トランジスタのゲートとの間に連結され、電源電圧がそのゲートに連結される第６トランジスタとを備える。
【００２２】
本発明の実施形態によって、第１トランジスタは、ＮＭＯＳトランジスタであり、第２及び第３トランジスタは、デプリーションＮＭＯＳトランジスタであり、第４及び第５トランジスタは、ＰＭＯＳトランジスタであり、第６トランジスタは、ＮＭＯＳトランジスタであることが望ましい。
【発明の効果】
【００２３】
本発明のワードラインデコーダは、電源電圧レベルが低くなっても高電圧から接地電圧へのＤＣ電流経路を遮断して、電力消費の増加を防止する。
【発明を実施するための最良の形態】
【００２４】
本発明とその動作上の利点及び本発明の実施形態によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００２５】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同一参照符号は、同一部材を示す。
【００２６】
図３は、本発明の第１実施形態によるデコーディング部を説明する図面である。
【００２７】
図３を参照すれば、デコーディング部３００は、図１のワードラインデコーダ１２０内に含まれる。デコーディング部３００は、ブロック選択信号ＢＬＫｉを入力する第１インバータ３０１を備える。第１インバータ３０１の出力は、第２インバータ３０２に入力され、第２インバータ３０２の出力は、第１ＮＭＯＳトランジスタ３０３及び第１デプリーションＮＭＯＳトランジスタ３０４を介してブロックワードライン駆動信号ＢＬＫＷＬとして発生する。第１及び第２インバータ３０１、３０２は、電源電圧ＶＤＤにより駆動される。第１ＮＭＯＳトランジスタ３０３及び第１デプリーションＮＭＯＳトランジスタ３０４のゲートは、電源電圧ＶＤＤに連結される。
【００２８】
デコーディング部３００は、高電圧Ｖｐｐとブロックワードライン駆動信号ＢＬＫＷＬラインとの間に直列連結される第２デプリーションＮＭＯＳトランジスタ３０５及び第１ＰＭＯＳトランジスタ３０６をさらに備える。第２デプリーションＮＭＯＳトランジスタ３０５のゲートは、ブロックワードライン駆動信号ＢＬＫＷＬラインに連結される。
【００２９】
追加的に、第２デプリーションＮＭＯＳトランジスタ３０５のドレインと第１ＰＭＯＳトランジスタ３０６のゲートとの間には、第２ＰＭＯＳトランジスタ３０６が連結され、第１インバータ３０１の出力と第１ＰＭＯＳトランジスタ３０７のゲートとの間には、第２ＮＭＯＳトランジスタ３０８が連結される。第２ＰＭＯＳトランジスタ３０７のゲートには、ブロックワードライン駆動信号ＢＬＫＷＬラインが連結される。第２ＮＭＯＳトランジスタ３０８のゲートには、電源電圧ＶＤＤが連結される。
【００３０】
デコーディング部３００の動作は、次の通りに説明される。
【００３１】
第一に、ブロック選択信号ＢＬＫｉがロジックローである場合を説明すれば、ブロック選択信号ＢＬＫｉのロジックローに応答して、第１及び第２インバータ３０１、３０２、第１ＮＭＯＳトランジスタ３０３、及び第１デプリーションＮＭＯＳトランジスタ３０４を通じてブロックワードライン駆動信号ＢＬＫＷＬがロジックローに発生する。この時、ロジックローのブロックワードライン駆動信号ＢＬＫＷＬに応答して、第２ＰＭＯＳトランジスタ３０７がターンオンされて、第１ＰＭＯＳトランジスタ３０６のゲートに高電圧Ｖｐｐレベルが印加される。これにより、第１ＰＭＯＳトランジスタ３０６がターンオフされる。
【００３２】
一方、ブロック選択信号ＢＬＫｉのロジックローに応答して、第１インバータ３０１の出力はロジックハイとなるが、この時の電圧レベルは、電源電圧ＶＤＤレベルである。電源電圧ＶＤＤレベルの第１インバータ３０１の出力は、第２ＮＭＯＳトランジスタ３０８を介して第１ＰＭＯＳトランジスタ３０６のゲートに伝えられる。
【００３３】
第１ＰＭＯＳトランジスタ３０６は、そのゲートに第２ＮＭＯＳトランジスタ３０８を介して電源電圧ＶＤＤレベルが伝えられるが、ロジックローのブロックワードライン駆動信号ＢＬＫＷＬに応答して、ターンオンされた第２ＰＭＯＳトランジスタ３０７を通じて高電圧Ｖｐｐレベルが強く駆動される。すなわち、第１ＰＭＯＳトランジスタ３０６のゲートは、第２ＮＭＯＳトランジスタ３０８を介して伝えられる電源電圧ＶＤＤレベルより第２ＰＭＯＳトランジスタ３０７を介して伝えられる高電圧Ｖｐｐレベルによって、その電圧レベルが決定される。
【００３４】
したがって、デコーディング部３００は、電源電圧ＶＤＤレベルが低くなっても、第１ＰＭＯＳトランジスタ３０６のゲート電圧レベルが高電圧Ｖｐｐに維持されるために、第１ＰＭＯＳトランジスタ３０６を完全にターンオフさせる。したがって、従来のデコーディング部(図２)１２０の場合のようなＤＣ電流経路Ａを形成しない。
【００３５】
第２に、ブロック選択信号ＢＬＫｉがロジックハイである場合を説明すれば、ブロック選択信号ＢＬＫｉのロジックハイに応答して、第１及び第２インバータ３０１、３０２、第１ＮＭＯＳトランジスタ３０３、及び第１デプリーションＮＭＯＳトランジスタ３０４を介してブロックワードライン駆動信号ＢＬＫＷＬがロジックハイに発生する。ロジックハイのブロックワードライン駆動信号ＢＬＫＷＬに応答して、第２ＰＭＯＳトランジスタ３０７がターンオンされる。第１ＰＭＯＳトランジスタ３０６のゲートにロジックローの第１インバータ３０１の出力が印加されて、第１ＰＭＯＳトランジスタ３０６がターンオンされる。ブロックワードライン駆動信号ＢＬＫＷＬは、第２デプリーションＮＭＯＳトランジスタ３０５と第１ＰＭＯＳトランジスタ３０６とを介して高電圧Ｖｐｐレベルとなる。
【００３６】
図４は、本発明の第２実施形態によるデコーディング部を説明する図面である。
【００３７】
図４を参照すれば、デコーディング部４００は、図３のデコーディング部３００と比較して、第２ＰＭＯＳトランジスタ３０７'の連結関係が相違するという差があり、その他の構成要素の連結関係は、ほぼ同じである。
【００３８】
第２ＰＭＯＳトランジスタ３０７'は、そのソースに高電圧Ｖｐｐが連結され、そのゲートに第２デプリーションＮＭＯＳトランジスタ３０５と第１ＰＭＯＳトランジスタ３０６との間のノードが連結され、そのドレインに第１ＰＭＯＳトランジスタ３０６のゲートが連結される。
【００３９】
ブロック選択信号ＢＬＫｉのロジックローに応答して、第１及び第２インバータ３０１、３０２、第１ＮＭＯＳトランジスタ３０３、及び第１デプリーションＮＭＯＳトランジスタ３０４を介してブロックワードライン駆動信号ＢＬＫＷＬがロジックローに発生する。ロジックハイの第１インバータ３０１の出力によって、第２ＮＭＯＳトランジスタ３０８がターンオフされる。この後、高電圧Ｖｐｐが印加されれば、第２ＰＭＯＳトランジスタ３０７'を介して第１ＰＭＯＳトランジスタ３０６のゲートに高電圧Ｖｐｐが印加されながら、第１ＰＭＯＳトランジスタ３０６がターンオフされる。
【００４０】
ブロック選択信号ＢＬＫｉのロジックハイに応答して、第１及び第２インバータ３０１、３０２、第１ＮＭＯＳトランジスタ３０３、及び第１デプリーションＮＭＯＳトランジスタ３０４を介してブロックワードライン駆動信号ＢＬＫＷＬがロジックハイに発生する。ロジックローの第１インバータ３０１の出力が第２ＮＭＯＳトランジスタ３０８を介して第１ＰＭＯＳトランジスタ３０６のゲートに伝えられる。第２ＰＭＯＳトランジスタ３０７'は、そのゲートに高電圧Ｖｐｐレベルが印加されながらターンオフされる。
【００４１】
したがって、デコーディング部４００は、電源電圧ＶＤＤレベルが低くなっても、第２ＮＭＯＳトランジスタ３０８及び第２ＰＭＯＳトランジスタ３０７によって第１ＰＭＯＳトランジスタ３０６を完全にターンオフさせるので、従来のデコーディング部(図２)１２０の場合のようなＤＣ電流経路Ａを形成しない。
【００４２】
本発明は、図面に示された実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４３】
本発明は、半導体メモリ装置関連の技術分野に好適に用いられる
【図面の簡単な説明】
【００４４】
【図１】従来のフラッシュメモリ装置を説明する図面である。
【図２】従来のワードラインデコーディング部の回路図である。
【図３】本発明の第１実施形態によるワードラインデコーディング部の回路図である。
【図４】本発明の第２実施形態によるワードラインデコーディング部の回路図である。
【符号の説明】
【００４５】
３００  デコーディング部
３０１  第１インバータ
３０２  第２インバータ
３０３  第１ＮＭＯＳトランジスタ
３０４  第１デプリーションＮＭＯＳトランジスタ
３０５  第２デプリーションＮＭＯＳトランジスタ
３０６  第１ＰＭＯＳトランジスタ
３０７  第２ＰＭＯＳトランジスタ
３０８  第２ＮＭＯＳトランジスタ
【図１】
2007018691.tif 000003
【図２】
2007018691.tif 000004
【図３】
2007018691.tif 000005
【図４】
2007018691.tif 000006