(57)【要約】【課題】  選択エピタキシャル成長を用いることなく、半導体基板上の一部の領域にＳＯＩ構造を安価に形成する。【解決手段】  エピタキシャル成長を行うことにより、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを順次形成するとともに、ＳＯＩ構造形成領域Ｒ２の周囲および非露光領域Ｒ１に形成された素子分離酸化膜２上に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを順次形成した後、レジストパターンＲ１をマスクとして第２単結晶半導体層４ａ、第２アモルファス半導体層４ｂ、第１単結晶半導体層３ａおよび第１アモルファス半導体層３ｂをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去する。【選択図】      図４
2007081032.tif 000002
【特許請求の範囲】
【請求項１】
開口部が形成された絶縁層を半導体基板のチップ領域および一チップ分の面積に満たない周辺領域にそれぞれ形成する工程と、
エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、
エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、
前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、
前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、
エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、
前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、
エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、
前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、
前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された支持体、第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
開口部が形成された絶縁層を半導体基板のチップ領域に形成するとともに、一チップ分の面積に満たない周辺領域の前記半導体基板の表面を露出させる工程と、
エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出されたチップ領域の半導体基板および前記周辺領域の前記半導体基板上に第１単結晶半導体層を形成する工程と、
エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、
前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、
前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、
エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、
前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、
エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、
前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、
前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された支持体、第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板および前記第２単結晶半導体層は単結晶Ｓｉ、前記第１単結晶半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１から６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、Ｓｉ／ＳｉＧｅ層に第１の溝を形成する。そして、第１の溝に支持体を埋め込んだ後、ＳｉＧｅ層を支持体から露出させる第２の溝を形成し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００４】
この非特許文献１に開示された方法では、ＳＯＩトランジスタとバルクトランジスタとを１つのウェハ内に同時に形成することができる。この場合、ＳｉＧｅ層をウェハ全面に成膜するのではなく、選択エピタキシャル成長にてＳＯＩトランジスタ形成領域にのみＳｉＧｅ層を成膜する。ここで、選択エピタキシャル成長では、ＳＯＩトランジスタ形成領域以外に堆積したアモルファス半導体を除去するために、塩素ガスが必要になる。ここで、使用済みの塩素ガスは有害であるため、無害化処理が必要になる。この無害化処理では、例えば、除外剤としてＺｎＯを用いて以下の反応を起こさせることにより、使用済みの塩素ガスを吸収させることができる。
Ｃｌ2＋ＺｎＯ→ＺｎＣｌ2＋１／２Ｏ2
また、廃棄物となった除外剤は焼却処理などによって処理され埋め立てられる。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓ  ｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０  −２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００６】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった
また、非特許文献１に開示された方法では、ＳＯＩトランジスタ形成領域にのみＳｉＧｅ層を成膜するために選択エピタキシャル成長が用いられるため、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響が大きいという問題があった。
【０００７】
そこで、本発明の目的は、選択エピタキシャル成長を用いることなく、半導体基板上の一部の領域にＳＯＩ構造を安価に形成することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板のチップ領域および一チップ分の面積に満たない周辺領域にそれぞれ形成する工程と、エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【０００９】
これにより、第１単結晶半導体層上に第２単結晶半導体層が積層された場合においても、第２露出部を介してエッチングガスまたはエッチング液を第１単結晶半導体層に接触させることが可能となり、第２単結晶半導体層を残したまま、第１および第２単結晶半導体層間の選択比の違いを利用して第１単結晶半導体層を除去することが可能となるとともに、第２単結晶半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２単結晶半導体層を半導体基板上で支持する支持体を設けることにより、第２単結晶半導体層下に空洞部が形成された場合においても、第２単結晶半導体層が半導体基板上に脱落することを防止することができる。さらに、エピタキシャル成長にて第１アモルファス半導体層を絶縁層上に堆積させながら、開口部を介して露出された半導体基板上に第１単結晶半導体層を形成することにより、半導体基板上の一部の領域に第１単結晶半導体層および第２単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなる。また、第１アモルファス半導体層および第２アモルファス半導体層が絶縁層上に堆積された場合においても、第１露出部を形成する際に第１アモルファス半導体層および第２アモルファス半導体層を一括してエッチング除去することが可能となるとともに、一チップ分の面積に満たない周辺領域にも開口部が形成された絶縁層を形成することで、一チップ分の面積に満たない周辺領域に形成される第１アモルファス半導体層および第２アモルファス半導体層の面積を縮小することができる。
【００１０】
このため、第２単結晶半導体層の欠陥の発生を低減させつつ、第２単結晶半導体層を埋め込み絶縁層上に配置することが可能となり、第２単結晶半導体層の品質を損なうことなく、第２単結晶半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなる。この結果、ＳＯＩ基板を用いることなく、第２単結晶半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することができる。
【００１１】
また、一チップ分の面積に満たない周辺領域に形成される第１アモルファス半導体層および第２アモルファス半導体層の面積を縮小することにより、第１アモルファス半導体層および第２アモルファス半導体層が微小な破片として存在することを防止することが可能となり、パーティクルやゴミとしてウェハの表面に付着することを防止することができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１３】
これにより、半導体基板上の一部の領域に第１単結晶半導体層および第２単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第１アモルファス半導体層および第２アモルファス半導体層が絶縁層上に堆積された場合においても、第１露出部を形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第１アモルファス半導体層および第２アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第１アモルファス半導体層および第２アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された支持体、第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、半導体基板上の一部の領域に第１単結晶半導体層および第２単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第１アモルファス半導体層および第２アモルファス半導体層が絶縁層上に堆積された場合においても、第２露出部を形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第１アモルファス半導体層および第２アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第１アモルファス半導体層および第２アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板のチップ領域に形成するとともに、一チップ分の面積に満たない周辺領域の前記半導体基板の表面を露出させる工程と、エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出されたチップ領域の半導体基板および前記周辺領域の前記半導体基板上に第１単結晶半導体層を形成する工程と、エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１７】
これにより、半導体基板上の一部の領域に第１単結晶半導体層および第２単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第１アモルファス半導体層および第２アモルファス半導体層が絶縁層上に堆積された場合においても、第１露出部を形成する際に、第１アモルファス半導体層および第２アモルファス半導体層を一括してエッチング除去することができる。また、一チップ分の面積に満たない周辺領域の半導体基板の表面を露出させてから、エピタキシャル成長を行うことにより、半導体基板上の周辺領域に第１単結晶半導体層および第２単結晶半導体層を形成することが可能となり、半導体基板上の周辺領域に第１多結晶半導体層および第２多結晶半導体層が形成されることを防止することができる。このため、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第１アモルファス半導体層および第２アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、半導体基板上の一部の領域に第１単結晶半導体層および第２単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第１アモルファス半導体層および第２アモルファス半導体層が絶縁層上に堆積された場合においても、第１露出部を半導体基板上のチップ領域に形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第１アモルファス半導体層および第２アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第１アモルファス半導体層および第２アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第１アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第１単結晶半導体層を形成する工程と、エピタキシャル成長にて第２アモルファス半導体層を前記第１アモルファス半導体層上に堆積させながら、前記第１単結晶半導体層よりもエッチングレートが小さな材料で構成された第２単結晶半導体層を前記第１単結晶半導体層上に形成する工程と、前記第１単結晶半導体層および第２単結晶半導体層の側壁を露出させる第１露出部を形成する工程と、前記第１露出部に埋め込まれ、前記第２単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１単結晶半導体層の一部を前記支持体および前記第２単結晶半導体層から露出させる第２露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された支持体、第１アモルファス半導体層および第２アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第２露出部を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を前記半導体基板と前記第２単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００２１】
これにより、半導体基板上の一部の領域に第１単結晶半導体層および第２単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第１アモルファス半導体層および第２アモルファス半導体層が絶縁層上に堆積された場合においても、第２露出部を半導体基板上のチップ領域に形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第１アモルファス半導体層および第２アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第１アモルファス半導体層および第２アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第２単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２単結晶半導体層は単結晶Ｓｉ、前記第１単結晶半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２単結晶半導体層および第１単結晶半導体層間の格子整合をとることを可能としつつ、半導体基板および第２単結晶半導体層よりも第１単結晶半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２単結晶半導体層を第１単結晶半導体層上に形成することが可能となり、第２単結晶半導体層の品質を損なうことなく、第２単結晶半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１２（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１２（ｂ）は、図１（ａ）〜図１２（ａ）のＡ１−Ａ１´〜Ａ１２−Ａ１２´線でそれぞれ切断した断面図、図１（ｃ）〜図１２（ｃ）は、図１（ａ）〜図１２（ａ）のＢ１−Ｂ１´〜Ｂ１２−Ｂ１２´線でそれぞれ切断した断面図である。
【００２４】
図１において、半導体基板１には、一ショット分が半導体基板１上で一チップ分の面積に満たない非露光領域Ｒ１および一ショット分が半導体基板１上で一チップ分の面積を超えるチップ領域Ｒ２が設けられている。
図１８は、図１のウェハ全体の構成を示す平面図である。
図１８において、半導体ウェハＷには一チップ分の面積に対応したチップ領域Ｒ２が配置され、各チップ領域Ｒ２には、ＳＯＩ構造が形成されるＳＯＩ構造形成領域Ｒ４が設けられている。また、半導体ウェハＷの周囲には周辺露光領域Ｒ３が設けられている。さらに、半導体ウェハＷの周辺には一ショット分が半導体基板１上で一チップ分の面積に満たない非露光領域Ｒ１が設けられている。ここで、非露光領域Ｒ１では、一ショット分が半導体基板１上で一チップ分の面積に満たないため、非露光領域Ｒ１では露光が行われず、非露光領域Ｒ１には常にレジストが残る。
【００２５】
そして、図１において、ＣＶＤなどの方法により半導体基板１上の全面に酸化防止膜１ａを形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１ａをパターニングすることにより、チップ領域Ｒ２のＳＯＩ構造形成領域Ｒ２が酸化防止膜１ａにて覆われるようにしたまま、ＳＯＩ構造形成領域Ｒ２の周囲の酸化防止膜を除去する。さらに、非露光領域Ｒ１についても、パターンのないマスクを介して露光を行うことにより、非露光領域Ｒ１のレジストを除去し、ＳＯＩ構造形成領域Ｒ２の周囲の酸化防止膜を除去するとともに、非露光領域Ｒ１の酸化防止膜１ａを除去する。
【００２６】
次に、図２に示すように、酸化防止膜１ａをマスクとして半導体基板１の熱酸化を行うことにより、ＳＯＩ構造形成領域Ｒ２の周囲および非露光領域Ｒ１に素子分離酸化膜２を形成する。
次に、図３に示すように、エピタキシャル成長を行うことにより、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを順次形成するとともに、ＳＯＩ構造形成領域Ｒ２の周囲および非露光領域Ｒ１に形成された素子分離酸化膜２上に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを順次形成する。
【００２７】
ここで、エピタキシャル成長では、第１単結晶半導体層３ａおよび第２単結晶半導体層４ａをそれぞれ形成するための原料ガスを供給しながら、熱ＣＶＤにて第１単結晶半導体層３ａおよび第２単結晶半導体層４ａが半導体基板１上のＳＯＩ構造形成領域Ｒ２に成膜される。ここで、エピタキシャル成長では、第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを半導体基板１上のＳＯＩ構造形成領域Ｒ２に成膜させる時に、ＳＯＩ構造形成領域Ｒ２の周囲および非露光領域Ｒ１に形成された素子分離酸化膜２上に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂが順次成膜する。そして、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを順次形成する時に、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂをＳＯＩ構造形成領域Ｒ２の周囲および非露光領域Ｒ１に形成された素子分離酸化膜２上にそのまま残しておくことで、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを塩素ガスに晒す必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することができる。
【００２８】
なお、第１単結晶半導体層３ａは、半導体基板１および第２単結晶半導体層４ａよりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１単結晶半導体層３ａおよび第２単結晶半導体層４ａの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１単結晶半導体層３ａとしてＳｉＧｅ、第２単結晶半導体層４ａとしてＳｉを用いることが好ましい。これにより、第１単結晶半導体層３ａと第２単結晶半導体層４ａとの間の格子整合をとることを可能としつつ、第１単結晶半導体層３ａと第２単結晶半導体層４ａとの間の選択比を確保することができる。なお、第１単結晶半導体層３ａとしては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１単結晶半導体層３ａの代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１単結晶半導体層３ａおよび第２単結晶半導体層４ａの膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００２９】
次に、図４に示すように、フォトリソグラフィー技術を用いることにより、第２単結晶半導体層４ａの表面の一部を露出させる開口部Ｒ１ａが設けられるとともに、第２アモルファス半導体層４ｂの表面全体を露出させるレジストパターンＲ１を半導体基板１上に形成する。ここで、非露光領域Ｒ１についても、パターンのない露光を行うことにより、非露光領域Ｒ１のレジストパターンＲ１を除去する。
【００３０】
図１９は、図４のウェハ全体の構成を示す平面図である。
図１９において、チップ領域Ｒ２に対しては、ＳＯＩ構造形成領域Ｒ４のパターンが形成されたパターンのある露光を行うことにより、第２単結晶半導体層４ａの表面の一部を露出させる開口部Ｒ１ａが設けられたレジストパターンＲ１を半導体基板１上に形成する。また、非露光領域Ｒ１に対しては、パターンのない露光を行うことにより、非露光領域Ｒ１のレジストパターンＲ１を除去し、第２アモルファス半導体層４ｂの表面を露出させる。
【００３１】
次に、図５に示すように、レジストパターンＲ１をマスクとして第２単結晶半導体層４ａ、第２アモルファス半導体層４ｂ、第１単結晶半導体層３ａおよび第１アモルファス半導体層３ｂをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、ＳＯＩ構造形成領域Ｒ２の周囲および非露光領域Ｒ１に形成された素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去する。ここで、非露光領域Ｒ１のレジストパターンＲ１を除去することにより、非露光領域Ｒ１についても、素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去することができる。そして、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去すると、レジストパターンＲ１を除去する。
【００３２】
なお、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、開口部７の配置位置は、第２単結晶半導体層４ａの素子分離領域の一部に対応させることができる。
次に、図６に示すように、ＣＶＤなどの方法により半導体基板１上の全面に支持体８を成膜する。なお、支持体８は、開口部７内における第１単結晶半導体層３ａおよび第２単結晶半導体層４ａの側壁にも成膜され、第２単結晶半導体層４ａを半導体基板１上で支持することができる。また、支持体８の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体８の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
【００３３】
次に、図７に示すように、フォトリソグラフィー技術を用いることにより、第１単結晶半導体層３ａの一部を支持体８および第２単結晶半導体層４ａから露出させるための開口部Ｒ２ａが設けられたレジストパターンＲ２を半導体基板１上に形成する。
次に、図８に示すように、レジストパターンＲ２をマスクとして支持体８、第２単結晶半導体層４ａおよび第１単結晶半導体層３ａをパターニングすることにより、第１単結晶半導体層３ａの一部を露出させる露出面９を形成する。そして、第１単結晶半導体層３ａの一部を露出させる露出面９を形成すると、レジストパターンＲ２を除去する。
【００３４】
なお、露出面９の配置位置は、第２単結晶半導体層４ａの素子分離領域の一部に対応させることができる。また、第１単結晶半導体層３ａの一部を露出させる場合、第１単結晶半導体層３ａの表面でエッチングを止めるようにしてもよいし、第１単結晶半導体層３ａをオーバーエッチングして第１単結晶半導体層３ａに凹部を形成するようにしてもよい。あるいは、露出面９が形成される第１単結晶半導体層３ａを貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１単結晶半導体層３ａのエッチングを途中で止めることにより、半導体基板１の表面が露出されることを防止することができる。このため、第１単結晶半導体層３ａをエッチング除去する際に、半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板１のオーバーエッチングを抑制することができる。
【００３５】
次に、図９に示すように、露出面９を介してエッチングガスまたはエッチング液を第１単結晶半導体層３ａに接触させることにより、第１単結晶半導体層３ａをエッチング除去し、半導体基板１と第２単結晶半導体層４ａとの間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１単結晶半導体層３ａが除去された場合においても、第２単結晶半導体層４ａを半導体基板１上で支持することが可能となるとともに、開口部７とは別に露出面９を設けることにより、第１単結晶半導体層３ａ上に第２単結晶半導体層４ａが積層された場合においても、第２単結晶半導体層４ａ下の第１単結晶半導体層３ａにエッチングガスまたはエッチング液を接触させることが可能となる。
【００３６】
このため、第２単結晶半導体層４ａの欠陥の発生を低減させつつ、第２単結晶半導体層４ａを絶縁体上に配置することが可能となり、第２単結晶半導体層４ａの品質を損なうことなく、第２単結晶半導体層４ａ半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２単結晶半導体層４ａがＳｉ、第１単結晶半導体層３ａがＳｉＧｅの場合、第１単結晶半導体層３ａのエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２単結晶半導体層４ａのオーバーエッチングを抑制しつつ、第１単結晶半導体層３ａを除去することが可能となる。また、第１単結晶半導体層３ａのエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３７】
また、第１単結晶半導体層３ａをエッチング除去する前に、陽極酸化などの方法により第１単結晶半導体層３ａを多孔質化するようにしてもよいし、第１単結晶半導体層３ａにイオン注入を行うことにより、第１単結晶半導体層３ａをアモルファス化するようにしてもよい。これにより、第１単結晶半導体層３ａのエッチングレートを増大させることが可能となり、第２単結晶半導体層４ａのオーバーエッチングを抑制しつつ、第１単結晶半導体層３ａのエッチング面積を拡大することができる。
【００３８】
次に、図１０に示すように、半導体基板１および第２単結晶半導体層４ａの熱酸化を行うことにより、半導体基板１と第２単結晶半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成する。なお、空洞部１０に埋め込み絶縁層１１を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、支持体８をリフローさせることが可能となり、第２単結晶半導体層４ａを上から押さえつける応力かかり、埋め込み絶縁層１１を隙間なく形成することが出来る。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
【００３９】
また、図１０の方法では、半導体基板１および第２単結晶半導体層４ａの熱酸化を行うことにより、半導体基板１と第２単結晶半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２単結晶半導体層４ａとの間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２単結晶半導体層４ａとの間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。これにより、第２単結晶半導体層４ａの膜減りを防止しつつ、半導体基板１と第２単結晶半導体層４ａとの間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２単結晶半導体層４ａの裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２単結晶半導体層４ａの裏面側の寄生容量を低減させることができる。
【００４０】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４１】
次に、図１１に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方法を必要に応じて併用しながら、フォトリソグラフィー技術およびエッチング技術を用いて支持体８をエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の第２単結晶半導体層４ａの表面を露出させる。
次に、図１２に示すように、第２単結晶半導体層４ａの表面の熱酸化を行うことにより、第２単結晶半導体層４ａの表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０が形成された第２単結晶半導体層４ａ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２単結晶半導体層４ａ上にゲート電極２１を形成する。
【００４２】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２単結晶半導体層４ａ内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２単結晶半導体層４ａに形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２単結晶半導体層４ａ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２をそれぞれ形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２単結晶半導体層４ａ内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２単結晶半導体層４ａに形成する。
【００４３】
これにより、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂが非露光領域Ｒ１上に堆積された場合においても、開口部７を形成する際に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを一括してエッチング除去することができる。このため、埋め込み絶縁層１１上に配置された第２単結晶半導体層４ａをＳＯＩ構造形成領域Ｒ２に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、コストアップを抑制しつつ、ＳＯＩ構造とバルク構造とを同一の半導体基板１上に形成することが可能となる。
【００４４】
図１３（ａ）〜図１７（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）〜図１７（ｂ）は、図１３（ａ）〜図１７（ａ）のＡ１３−Ａ１３´〜Ａ１７−Ａ１７´線でそれぞれ切断した断面図、図１３（ｃ）〜図１７（ｃ）は、図１３（ａ）〜図１７（ａ）のＢ１３−Ｂ１３´〜Ｂ１７−Ｂ１７´線でそれぞれ切断した断面図である。
【００４５】
図１３において、図１から図３と同様の工程を経た後、フォトリソグラフィー技術を用いることにより、第２単結晶半導体層４ａの表面の一部を露出させる開口部Ｒ１１ａが設けられるとともに、第２アモルファス半導体層４ｂの表面全体を覆うレジストパターンＲ１１を半導体基板１上に形成する。
次に、図１４に示すように、レジストパターンＲ１１をマスクとして第２単結晶半導体層４ａおよび第１単結晶半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成する。そして、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成すると、レジストパターンＲ１１を除去する。
【００４６】
次に、図１５に示すように、ＣＶＤなどの方法により半導体基板１上の全面に支持体８を成膜する。なお、支持体８は、開口部７内における第１単結晶半導体層３ａおよび第２単結晶半導体層４ａの側壁にも成膜され、第２単結晶半導体層４ａを半導体基板１上で支持することができる。
次に、図１６に示すように、フォトリソグラフィー技術を用いることにより、第１単結晶半導体層３ａ上の一部を避けるようにして配置されるとともに、第２アモルファス半導体層４ｂの表面全体を避けるように配置されたレジストパターンＲ１２を支持体８上に形成する。ここで、非露光領域Ｒ１についても、パターンのない露光を行うことにより、非露光領域Ｒ１のレジストパターンＲ１２を除去する。
【００４７】
次に、図１７に示すように、レジストパターンＲ１２をマスクとして支持体８、第２単結晶半導体層４ａおよび第１単結晶半導体層３ａをパターニングすることにより、第１単結晶半導体層３ａの一部を露出させる露出面９を形成するとともに、バルク構造形成領域Ｒ１および素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去する。ここで、非露光領域Ｒ１のレジストパターンＲ１２を除去することにより、非露光領域Ｒ１についても、素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去することができる。
【００４８】
そして、第１単結晶半導体層３ａの一部を露出させる露出面９を形成するとともに、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去すると、レジストパターンＲ１２を除去する。そして、図９から図１２と同様の工程を経ることにより、半導体基板１上のバルク構造形成領域Ｒ１およびＳＯＩ構造形成領域Ｒ２にトランジスタをそれぞれ形成する。
【００４９】
これにより、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂがバルク構造形成領域Ｒ１上に堆積された場合においても、露出面９を形成する際に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを一括してエッチング除去することができる。このため、埋め込み絶縁層１１上に配置された第２単結晶半導体層４ａをＳＯＩ構造形成領域Ｒ２に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、コストアップを抑制しつつ、ＳＯＩ構造とバルク構造とを同一の半導体基板１上に形成することが可能となる。
【００５０】
図２０は、本発明の第３実施形態に係る半導体装置の製造方法を示す図である。
図２０において、半導体ウェハＷにはチップ領域Ｒ２が配置され、各チップ領域Ｒ２には、ＳＯＩ構造形成領域Ｒ４が設けられている。また、半導体ウェハＷの周囲には周辺露光領域Ｒ３が設けられている。ここで、上述した実施形態では、非露光領域Ｒ１に形成されるレジストを除去するために、パターンのない露光を行う方法について説明したが、チップ領域Ｒ２の露光に用いられるパターンのあるマスクを介して非露光領域Ｒ１の露光を行うようにしてもよい。
【００５１】
また、上述した実施形態では、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを非露光領域Ｒ１に形成するために、非露光領域Ｒ１に素子分離酸化膜２を形成する方法について説明したが、第１単結晶半導体層３ａおよび第２単結晶半導体層４ａをＳＯＩ構造形成領域Ｒ２に形成する際に、非露光領域Ｒ１の半導体基板１の表面を露出させ、非露光領域Ｒ１の半導体基板１上にも第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを形成するようにしてもよい。
【００５２】
ここで、第１単結晶半導体層３ａおよび第２単結晶半導体層４ａは、第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂのエッチングレートよりも小さい。このため、第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを非露光領域Ｒ１の半導体基板１上に形成することにより、フッ硝酸による第１単結晶半導体層３ａのエッチングを行った場合においても、非露光領域Ｒ１の第１単結晶半導体層３ａおよび第２単結晶半導体層４ａ全体が剥離することを防止することができ、非露光領域Ｒ１の第１単結晶半導体層３ａおよび第２単結晶半導体層４ａがパーティクルやゴミとしてウェハの表面に付着することを防止することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１８】図１のウェハ全体の構成を示す平面図。
【図１９】図４のウェハ全体の構成を示す平面図。
【図２０】本発明の第３実施形態に係る半導体装置の製造方法を示す平面図。
【符号の説明】
【００５４】
Ｗ  半導体ウェハ、Ｒ１  非露光領域、Ｒ２  チップ領域、Ｒ３  周辺露光領域、Ｒ４  ＳＯＩ構造形成領域、１  半導体基板、１ａ  酸化防止膜、２  素子分離酸化膜、３ａ  第１単結晶半導体層、４ａ  第２単結晶半導体層、３ｂ  第１アモルファス半導体層、４ｂ  第２アモルファス半導体層、Ｒ１、Ｒ２、Ｒ１１、Ｒ１２  レジストパターン、Ｒ１ａ、Ｒ２ａ、Ｒ１１ａ  開口部、７  開口部、８  支持体、９  露出面、１０  空洞部、１１  埋め込み絶縁層、２０  ゲート絶縁膜、２１  ゲート電極、２２  サイドウォールスペーサ、２３ａ、２３ｂ  ソース／ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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