(57)【要約】【課題】本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）回路並びに当該ＣＭＯＳ回路を形成する方法を提供する。【解決手段】具体的には、本発明は、埋設抵抗部、コンデンサ、ダイオード、インダクタ、減衰器、電力分割器、およびアンテナ等などの受動素子で、残留接触抵抗値が９０オームミクロン未満であることを特徴とする受動素子を含むＣＭＯＳ回路を提供する。このような低残留抵抗値は、受動素子のスペーサ幅を約１０ｎｍから約３０ｎｍの範囲に減少するか、又はプレアモルファス化注入ステップ中に受動素子をマスキングして、受動素子に本質的にプレアモルファス化インプラントがないようにすることによって達成できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に位置する少なくとも１つのｎ型電界効果トランジスタ（ｎ−ＦＥＴ）と、
半導体基板上に、かつ前記ｎ−ＦＥＴに隣接して位置する少なくとも１つのｐ型電界効果トランジスタ（ｐ−ＦＥＴ）と、
半導体基板上に、かつ前記ｎ−ＦＥＴおよびｐ−ＦＥＴに隣接して位置する少なくとも１つの受動素子で、残留抵抗値が９０オームミクロン未満である前記少なくとも１つの受動素子とを有する、相補型金属酸化膜半導体（ＣＭＯＳ）回路。
【請求項２】
少なくとも１つの受動素子がひとつ又は複数の側壁スペーサを有し、スペーサ幅が約１０ｎｍから約３０ｎｍの範囲である、請求項１のＣＭＯＳ回路。
【請求項３】
少なくとも１つのｎ−ＦＥＴおよび少なくとも１つのｐ−ＦＥＴがともにひとつ又は複数の側壁スペーサを有し、少なくとも１つのｎ−ＦＥＴのスペーサ幅が少なくとも１つの受動素子のスペーサ幅と実質的に同じであり、少なくとも１つのｐ−ＦＥＴのスペーサ幅が約４０ｎｍから約８０ｎｍの範囲である、請求項２のＣＭＯＳ回路。
【請求項４】
少なくとも１つの受動素子に本質的にプレアモルファス化インプラントがない、請求項１のＣＭＯＳ回路。
【請求項５】
少なくとも１つのｎ−ＦＥＴおよび少なくとも１つのｐ−ＦＥＴがともに、約１×１０１３／ｃｍ２から約１×１０１６／ｃｍ２の範囲の注入濃度のプレアモルファス化インプラントを有する、請求項４のＣＭＯＳ回路。
【請求項６】
少なくとも１つの受動素子がひとつ又は複数の側壁スペーサを有し、スペーサ幅が約１０ｎｍから約３０ｎｍの範囲であることを特徴とし、少なくとも１つの受動素子に本質的にプレアモルファス化インプラントがない、請求項１のＣＭＯＳ回路。
【請求項７】
少なくとも１つの受動素子が約１×１０１４／ｃｍ２から約１×１０１６／ｃｍ２の注入濃度のエクステンション・インプラントを有し、エクステンション・インプラントが砒素、リン、およびアンチモンからなる群から選択される、請求項１のＣＭＯＳ回路。
【請求項８】
少なくとも１つの受動素子がさらに約１×１０１２／ｃｍ２から約１×１０１５／ｃｍ２の注入濃度のハロ（halo）インプラントを有し、ハロ・インプラントがホウ素、アルミニウム、ガリウム、およびインジウムからなる群から選択される、請求項７のＣＭＯＳ回路。
【請求項９】
少なくとも１つの受動素子が、埋設抵抗部、コンデンサ、ダイオード、インダクタ、減衰器、電力分割器、およびアンテナからなる群から選択される、請求項１のＣＭＯＳ回路。
【請求項１０】
少なくとも１つの受動素子が、半導体基板内にシリコン抵抗体を有する埋設抵抗部である、請求項１のＣＭＯＳ回路。
【請求項１１】
少なくとも１つのｎ型電界効果トランジスタ（ｎ−ＦＥＴ）、少なくとも１つのｐ型電界効果トランジスタ（ｐ−ＦＥＴ）、および少なくとも１つの受動素子を半導体基板上に、隣接するが分離したデバイス領域に形成するステップを有し、少なくとも１つの受動素子の残留抵抗値が９０オームミクロン未満である、ＣＭＯＳ回路の形成方法。
【請求項１２】
少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子が各々ひとつ又は複数の側壁スペーサを有し、少なくとも１つのｎ−ＦＥＴと少なくとも１つの受動素子の両方のスペーサ幅が約１０ｎｍから約３０ｎｍの範囲であり、少なくとも１つのｐ−ＦＥＴのスペーサ幅が約４０ｎｍから約８０ｎｍの範囲である、請求項１１の方法。
【請求項１３】
少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子のひとつ又は複数の側壁スペーサを、
少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子を覆って第１絶縁層を形成するステップと、
第１および第２の絶縁層が異なる絶縁材料を有する、第１絶縁層を覆って第２絶縁層を形成するステップと、
第２絶縁層を、少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子の外側側壁スペーサを形成するようにパターン形成するステップと、
少なくとも１つのｐ−ＦＥＴを選択的に保護し、少なくとも１つのｎ−ＦＥＴおよび少なくとも１つの受動素子を露出するようにパターン形成したマスクを形成するステップと、
少なくとも１つのｎ−ＦＥＴと少なくとも１つの受動素子の外側側壁スペーサを選択的に除去するステップであって、少なくとも１つのｐ−ＦＥＴの外側側壁スペーサをパターン形成したマスクで保護する、前記選択的に除去するステップと、
パターン形成したマスクを除去するステップと、
少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子に追加の側壁スペーサを形成するように第１絶縁層をパターン形成するステップであって、外側側壁スペーサで一部保護される少なくとも１つのｐ−ＦＥＴが、約４０ｎｍから約８０ｎｍの範囲のスペーサ幅の内側側壁スペーサをもち、外側側壁スペーサで全く保護されない少なくとも１つのｎ−ＦＥＴおよび少なくとも１つの受動素子が各々、約１０ｎｍから約３０ｎｍの範囲のスペーサ幅の側壁スペーサをもつ、前記パターン形成するステップとから形成する、請求項１２の方法。
【請求項１４】
少なくとも１つの受動素子に本質的にプレアモルファス化インプラントがなく、少なくとも１つのｎ−ＦＥＴおよび少なくとも１つのｐ−ＦＥＴがともに、約１×１０１３／ｃｍ２から約１×１０１６／ｃｍ２の範囲の注入濃度のプレアモルファス化インプラントを有する、請求項１１の方法。
【請求項１５】
プレアモルファス化インプラントを、パターン形成したマスクが少なくとも１つの受動素子を選択的に保護する少なくとも１つのプレアモルファス化注入ステップによって、少なくとも１つのｎ−ＦＥＴおよび少なくとも１つのｐ−ＦＥＴ内に形成する、請求項１４の方法。
【請求項１６】
少なくとも１つの受動素子がひとつ又は複数の側壁スペーサを有し、スペーサ幅が約１０ｎｍから約３０ｎｍの範囲であることを特徴とし、少なくとも１つの受動素子に本質的にプレアモルファス化インプラントがない、請求項１１の方法。
【請求項１７】
エクステンション・インプラントを約１×１０１４／ｃｍ２から約１×１０１６／ｃｍ２の注入濃度で少なくとも１つの受動素子内に形成するエクステンション注入ステップを有し、エクステンション・インプラントを砒素、リン、およびアンチモンからなる群から選択する、請求項１１の方法。
【請求項１８】
さらに、ハロドーパント・インプラントを約１×１０１２／ｃｍ２から約１×１０１５／ｃｍ２の注入濃度で少なくとも１つの受動素子内に形成するハロ注入ステップを有し、ハロ・インプラントをホウ素、アルミニウム、ガリウム、およびインジウムからなる群から選択する、請求項１７の方法。
【請求項１９】
少なくとも１つの受動素子を、埋設抵抗部、コンデンサ、ダイオード、インダクタ、減衰器、電力分割器、およびアンテナからなる群から選択する、請求項１１の方法。
【請求項２０】
少なくとも１つの受動素子が、半導体基板内に位置するシリコン抵抗体を有する埋設抵抗部である、請求項１１の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）回路、並びにそれを形成する方法に関係する。より具体的には、本発明は、低接触抵抗の受動素子を有するＣＭＯＳ回路に関係する。
【背景技術】
【０００２】
９０ｎｍＣＭＯＳ技術以上の接触抵抗は、一般にＣＭＯＳ回路のアナログ回路系の形成に使われる、埋設抵抗部、コンデンサ、ダイオード、インダクタ、減衰器、電力分割器、およびアンテナを含み、それだけに限定されない小型精密受動素子のデバイス性能に大きな影響力をもつ。一般的に、接触抵抗が高くなると、デバイスの動作速度が下がり、デバイスの加熱が増し、その他望ましくない影響を引き起こす。
【０００３】
接触抵抗を低減する１つのアプローチが、接触が生じる半導体デバイス領域のドーパント濃度を高めることである。典型的にはシリコン又はポリシリコン層で形成される半導体デバイス領域は、砒素、リン、ホウ素、およびその種の他のものなどの不純物を添加できる。しかし、シリコン又はポリシリコンは不純物溶解度が限られ、そのため、シリコン又はポリシリコンの不純物溶解度の限界以上には処理できないため、ドーパント濃度の上昇により接触抵抗を低減できる能力が限られる。また、不純物の濃度が高いと他のデバイス特性に悪影響が出ることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デバイス形状を小型化する傾向が進むことに加え、デバイス性能の一層の改善が望まれており、接触抵抗を一層低減できる受動素子構造およびその形成方法、特に９０ｎｍＣＭＯＳ回路に内蔵する受動素子について継続的なニーズがある。
【課題を解決するための手段】
【０００５】
本発明は、ある側面では、半導体基板上に位置する少なくとも１つのｎ型電界効果トランジスタ（ｎ−ＦＥＴ）と、半導体基板上に、かつ少なくとも１つのｎ−ＦＥＴに隣接して位置する少なくとも１つのｐ型電界効果トランジスタ（ｐ−ＦＥＴ）と、半導体基板上に、かつｎ−ＦＥＴおよびｐ−ＦＥＴに隣接して位置する少なくとも１つの受動素子で、９０オームミクロン未満の残留抵抗値をもつ前記少なくとも１つの受動素子とを有する、相補型金属酸化膜半導体（ＣＭＯＳ）回路に関係する。
【０００６】
ここで使用する「残留抵抗値」という用語は、次の抵抗成分の合計をいう。すなわち、金属接点とシリサイドの界面抵抗、寄生シリサイド抵抗、シリサイドとシリコン／ポリシリコンの界面抵抗、および電流拡散による抵抗。
【０００７】
本発明のある実施例では、少なくとも１つの受動素子がひとつ又は複数の側壁スペーサを有し、スペーサ幅が約１０ｎｍから約３０ｎｍで、その幅は少なくとも１つのｎ−ＦＥＴのスペーサ幅に近いが、少なくとも１つのｐ−ＦＥＴのスペーサ幅（典型的には、約４０ｎｍから約８０ｎｍの範囲である）より著しく狭い。
【０００８】
本発明の別の実施例では、少なくとも１つの受動素子は本質的にプレアモルファス化インプラント（典型的には、ゲルマニウム、シリコン、又はキセノンを含み、それだけに限定されない）がなく、一方少なくとも１つのｐ−ＦＥＴおよび少なくとも１つのｎ−ＦＥＴは、ともに約１×１０１３／ｃｍ２から約１×１０１６／ｃｍ２の注入濃度のプレアモルファス化インプラントを有する。
【０００９】
必須ではないが、本発明の好適な実施例は、少なくとも１つの受動素子はスペーサ幅が約１０ｎｍから約３０ｎｍで、かつ本質的にプレアモルファス化インプラントがない。
【００１０】
本発明の少なくとも１つの受動素子は、埋設抵抗部、コンデンサ、ダイオード、インダクタ、減衰器、電力分割器、アンテナ等を含み、それだけに限定されないアナログ回路系の形成に一般に使われる適切な受動素子ならなんでもよい。好ましくは、少なくとも１つの受動素子は、半導体基板内に位置し、その上に位置するポリシリコン・ゲートスタックによって長さが画成されるシリコン抵抗体を備える埋設抵抗部である。
【００１１】
別の側面において、本発明は、少なくとも１つのｎ型電界効果トランジスタ（ｎ−ＦＥＴ）、少なくとも１つのｐ型電界効果トランジスタ（ｐ−ＦＥＴ）、および半導体基板上で隣接するが分離したデバイス領域にある少なくとも１つの受動素子を形成するステップを有し、少なくとも１つの受動素子が９０オームミクロン未満の残留抵抗値をもつ、ＣＭＯＳ回路の形成方法に関係する。
【００１２】
好ましくは、少なくとも１つの受動素子および少なくとも１つのｎ−ＦＥＴはそれぞれスペーサ幅が約１０ｎｍから約３０ｎｍのひとつ又は複数の側壁スペーサをもち、一方少なくとも１つのｐ−ＦＥＴはスペーサ幅が約４０ｎｍから約８０ｎｍのひとつ又は複数の側壁スペーサをもつ。これら側壁スペーサは以下の処理ステップで容易に形成することができる。少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子を覆って第１絶縁層を形成するステップと、第１絶縁層を覆って第２絶縁層を形成するステップであって、第１および第２の絶縁層が異なる絶縁材料を有する、前記形成するステップと、少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子に外側側壁スペーサを形成するように第２絶縁層をパターン形成するステップと、少なくとも１つのｐ−ＦＥＴを選択的に保護し、少なくとも１つのｎ−ＦＥＴと少なくとも１つの受動素子を露出するようにパターン形成したマスクを形成するステップと、少なくとも１つのｎ−ＦＥＴと少なくとも１つの受動素子の外側側壁スペーサを選択的に除去するステップであって、少なくとも１つのｐ−ＦＥＴの外側側壁スペーサをパターン形成したマスクで保護する、前記除去するステップと、パターン形成したマスクを除去するステップと、少なくとも１つのｎ−ＦＥＴ、少なくとも１つのｐ−ＦＥＴ、および少なくとも１つの受動素子の内側側壁スペーサを形成するように第１絶縁層をパターン形成するステップであって、外側側壁スペーサで一部が保護される少なくとも１つのｐ−ＦＥＴが約４０ｎｍから約８０ｎｍの範囲のスペーサ幅の内側側壁スペーサをもち、外側側壁スペーサで保護されない少なくとも１つのｎ−ＦＥＴおよび少なくとも１つの受動素子が各々約１０ｎｍから約３０ｎｍの範囲のスペーサ幅の内側側壁スペーサをもつ、前記パターン形成するステップ。
【００１３】
好ましくは、少なくとも１つのｎ−ＦＥＴと少なくとも１つのｐ−ＦＥＴにアモルファス領域を作る少なくとも１つのプレアモルファス化注入ステップを、注入濃度が約１×１０１３／ｃｍ２から約１×１０１６／ｃｍ２の範囲のゲルマニウム、シリコン、又はキセノン・インプラントを使って行う。プレアモルファス化注入中、少なくとも１つの受動素子をパターン形成したマスクで選択的に保護して、受動素子に本質的にプレアモルファス化インプラントがないようにする。
【００１４】
本発明の他の側面、特徴、および利点は、以下の開示および添付の請求項からさらに十分に明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
以下の説明において、本発明を完全に理解してもらうため、特定の構造、コンポーネント、材料、寸法、処理ステップ、および技術など多数の特定の明細を述べる。しかし、発明はこれらの特定の明細ではなくても実施できることは当業者には認識されるであろう。他には、発明が不明瞭にならないように、周知の構造又は処理ステップは詳細に説明していない。
【００１６】
層、領域、又は基板としての素子が別の素子の「上に」もしくは「を覆って」あるという場合、直に他方の素子の上もしくは直に他方の素子を覆ってある場合も、介在する素子が存在する場合もあることは理解されるであろう。対して、素子が別の素子の「直接上に」もしくは「直接覆って」あるという場合、介在する素子は存在しない。素子が別の素子に「接続される」もしくは「連結される」という場合、他方の素子に直接接続もしくは直接連結される場合も、介在する素子が存在する場合もあることも理解されるであろう。対して、素子が別の素子に「直接接続される」もしくは「直接連結される」という場合、介在する素子は存在しない。
【００１７】
本発明は低接触抵抗の受動素子を提供し、その具体的な特徴は残留抵抗値が９０オームミクロン未満であり、追加の処理ステップが全く、もしくはほとんどなく、容易にＣＭＯＳ回路に内蔵できる。
【００１８】
受動素子の低接触抵抗を、本発明において、従来の受動素子で使用していたものより著しく狭い側壁スペーサを形成することによって、又は受動素子をプレアモルファス化インプラントから選択的に遮断することによって得る。
【００１９】
図１は、従来の埋設抵抗部１の部分断面図を示す。具体的には、ポリシリコン素子１２が第１金属接点２８と第２金属接点（図示せず）との間の半導体基板１４上に位置する。ポリシリコン素子１２は、薄い誘電体層２０と薄いオフセット・スペーサ２２により周囲から電気絶縁されている。埋設抵抗部１の抵抗体は半導体基板１４内に位置し、その上にあるポリシリコン素子１２のサイズによってその長さが決まる。薄い誘電体層２０と薄いオフセット・スペーサ２２は、酸化物、窒化物、および酸窒化物などの適切な誘電材料であればどの材料でも有することができる。好ましくは、両者とも二酸化ケイ素を有し、両者とも厚さが約１ｎｍから約２０ｎｍである。
【００２０】
ポリシリコン素子１２の側壁に沿って、内側側壁スペーサ２４と外側側壁スペーサ２６が設けられる。好ましくは、内側側壁スペーサ２４は窒化ケイ素から作り、外側側壁スペーサ２６を二酸化ケイ素から作る。内側および外側の側壁スペーサ２４および２６は、従来の埋設抵抗部１に約４０ｎｍから約８０ｎｍの範囲のスペーサ幅（Ｗ１）を画成する。
【００２１】
さらに、従来の埋設抵抗部１の接触抵抗を低減するために、半導体基板１４内にエクステンション・インプラント領域１８と表面金属シリサイド層１６が設けられる。具体的には、エクステンション・インプラント領域１８は第１および第２の側壁スペーサ２４および２６の下に位置し、一方表面金属シリサイド層１６は金属接点２８の下に位置する。
【００２２】
図１に図示する従来の埋設抵抗部１の残留抵抗値は約９０オームミクロン以上の範囲であるのが典型的である。
【００２３】
従来の埋設抵抗部の残留抵抗値を９０オームミクロン未満にさらに低減するために、本発明は幅の広い内側および外側の側壁スペーサを、スペーサ幅が約１０ｎｍから約３０ｎｍの単一の幅の狭い側壁スペーサに代えることを提案する。
【００２４】
図２は、本発明のある実施例に従い、幅の狭い側壁スペーサを含む例示的な埋設抵抗部２を示す。具体的には、埋設抵抗部２は従来の埋設抵抗部１と本質的には同じコンポーネントを含むが、従来の埋設抵抗部１の幅の広い内側側壁スペーサ２４および外側側壁スペーサ２６を、スペーサ幅（Ｗ２）が約１０ｎｍから約３０ｎｍの単一の幅の狭い側壁スペーサ２４’に代えている点が異なる。幅の狭い側壁スペーサ２４’は、埋設抵抗部２の接触抵抗を、従来の埋設抵抗部１に比べ、約３６オームミクロン大幅に低減する。
【００２５】
上記述べたように、埋設抵抗部の接触抵抗は、埋設抵抗部を、典型的には半導体基板１４を非晶質化するゲルマニウム、シリコン、又はキセノン・インプラントを使って行うプレアモルファス化注入から遮断することによって一層低減できるため、その後のハロ（halo）（ハロドーパントインプラント）およびエクステンション注入中のチャネリングを抑える。非晶質化による損傷は、埋設抵抗部の接触抵抗を高めることになりうる。そのため、埋設抵抗部をプレアモルファス化注入から遮断することによって、本発明は当該埋設抵抗部の接触抵抗を一層低減できる（少なくとも約１８オームミクロン）。
【００２６】
図３〜図１７は、本発明のある実施例に従い、ＣＭＯＳ回路に内蔵される例示的な埋設抵抗部を形成する例示的な処理ステップを示す。例示的な埋設抵抗部は半導体基板上にｎ−ＦＥＴおよびｐ−ＦＥＴと並べて形成し、側壁スペーサの幅を狭くし、本質的にはプレアモルファス化インプラントがない。比較するために、図３〜図１７はある従来の処理ステップも示しており、典型的には幅の広い側壁スペーサとプレアモルファス化インプラントを有する埋設抵抗部の形成に使われる。
【００２７】
これら図面では、縮尺どおりに描いていないが、同じおよび対応する素子もしくは同じ又は対応する素子は同じ参照番号で呼ぶことに留意する。また、図面では、半導体基板上に１つのｎ−ＦＥＴ、１つのｐ−ＦＥＴ、および１つの埋設抵抗部しか示していないことにも留意するべきである。このような実施例を引例しているが、本発明はどれか特定の数のｎ−ＦＥＴ、ｐ−ＦＥＴ、埋設抵抗部、およびその他受動素子の形成に制限されるものではない。
【００２８】
まず、図３を参照すると、互いに隣接するが、浅いトレンチ分離領域３４で互いに分離している少なくとも３つのデバイス領域を含む半導体基板３２を示す。少なくとも３つのデバイス領域は、ｎ型ドーパント種を添加するｐ−ＦＥＴデバイス領域３２Ａ、ｐ型ドーパント種を添加するｎ−ＦＥＴデバイス領域３２Ｂ、これもＮ＋ドーパントを添加する受動素子（ＰＥ）デバイス領域３２Ｃを含み、それだけに限定されない。ＰＥデバイス領域３２ＣのＮ＋ドーパントは、その上に形成される受動素子のシート抵抗を設定する働きをする。
【００２９】
半導体基板３２は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、その他III−VもしくはII−VI化合物半導体、又は有機半導体構造を含み、それだけに限定されないあらゆる半導体材料を有してもよい。本発明のいくつかの実施例では、半導体基板３２はＳｉ含有半導体材料、すなわちシリコンを含む半導体材料から組成するのが好ましい。半導体基板３２は、バルク半導体構造、Ｓｉ／ＳｉＧｅなどの層状半導体構造、又はセミコンダクタ・オン・インシュレータ構造を有することができる。好ましくは、半導体基板３２は、半導体層３２、内部絶縁体層（図示せず）、および半導体ベース層（図示せず）を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板とし、内部絶縁体層（図示せず）は結晶又は非結晶酸化物、もしくは窒化物を有することができる。
【００３０】
さらに、半導体基板３２はその内部にドープした又はドープしないデバイス領域、もしくはドープしたデバイス領域とドープしないデバイス領域の両方の３２Ａ、３２Ｂ、および３２Ｃを有してもよい。ドープしたデバイス領域は通常「井戸」として知られる。分離領域３４は典型的には半導体基板３２の中に作られて、その上に形成されるｎ−ＦＥＴ、ｐ−ＦＥＴ、および受動素子（ＰＥ）のドープしたデバイス領域３２Ａ、３２Ｂ、および３２Ｃの間を分離する。分離領域３４はトレンチ分離領域又はフィールド酸化膜分離領域でよい。トレンチ分離領域は当業者に周知の従来のトレンチ分離プロセスを利用して形成する。例えば、トレンチ分離領域の形成には、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチの埋め込みを使用できる。任意で、トレンチ埋め込みの前にトレンチにライナーを形成してもよく、トレンチ埋め込みの後に高密度化ステップを行ってもよく、同様にトレンチ埋め込みの後に平坦化プロセスを行ってもよい。フィールド酸化膜は、いわゆるシリコン・プロセスの局部酸化を利用して形成できる。
【００３１】
薄い誘電体膜で覆われるゲート導体４２を含むパターン形成した第１ゲートスタックを半導体基板３２上のｐ−ＦＥＴデバイス領域３２Ａを覆って形成する。薄い誘電体膜５４で覆われるゲート導体５２を含むパターン形成した第２ゲートスタックは、ｎ−ＦＥＴデバイス領域３２Ｂを覆って形成する。薄い誘電体膜６４で覆われるポリシリコン層６２を含むパターン形成した第３ゲートスタックは、ＰＥデバイス領域３２Ｃを覆って形成する。第１および第２のゲートスタックはｎ−ＦＥＴおよびｐ−ＦＥＴのゲート電極を画成し、一方第３ゲートスタックは下のデバイス領域内の埋設抵抗部の抵抗体の長さを画成する。ｎ−ＦＥＴおよびｐ−ＦＥＴのゲート導体４２および５２はドープしたポリシリコンを有することが好ましいが、当該ゲート導体４２および５２の形成に、金属、金属合金、金属シリサイド、又は金属窒化物などの他の導体材料も使用できる。埋設抵抗部のポリシリコン層６２は、この層が埋設抵抗部の抵抗体の長さを画成し、埋設抵抗部の本体の上にコンタクト・シリサイドの形成を防ぐ役割しか果たさないため、ドープする必要はない。パターン形成したゲートスタックの各々の上面は、図３に示すように、典型的には露出している。
【００３２】
ゲート導体４２および５２とポリシリコン層６２を覆う薄い誘電体膜４４、５４、および６４は、酸化物、窒化物、および酸窒化物を含み、それだけに限定されない、あらゆる適切な誘電体材料を有するのが好ましい。ある実施例では、薄い誘電体膜４４、５４、および６４は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、およびその混合物などの高誘電率の酸化物材から構成するのが好ましい。
【００３３】
薄い誘電体膜４４、５４、および６４は各々、（１）各ゲート導体（又は埋設抵抗部のポリシリコン層）と下層の半導体基板３２の間に位置するゲート誘電体層と、（２）各ゲート導体（又は埋設抵抗部のポリシリコン層）の側壁に沿って形成されるオフセット・スペーサとを内蔵する。ゲート誘電体層は、例えば、酸化、窒化、酸窒化などの熱成長プロセスによって形成できる。代わりに、ゲート誘電体層は、例えば、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ、原子層成長法（ＡＬＤ）、蒸着、反応性スパッタリング法、化学溶液堆積法、およびその種の他の堆積プロセスなどの堆積プロセスによって形成できる。オフセット・スペーサは、ゲート側壁酸化、およびオフセット・スペーサ堆積とエッチングなどのひとつ又は複数の周知の処理ステップによって容易に形成できる。
【００３４】
薄い誘電体膜４４、５４、および６４の物理的な厚さは異なっていてもよいが、典型的には各々約０．５ｎｍから約１０ｎｍの厚さであり、より典型的には約０．５ｎｍから約３ｎｍの厚さである。
【００３５】
次に、一括（blanket）プレアモルファス化注入（ＰＡＩ）ステップ（図４および図５の矢印で示す）を構造全体のすぐ上を覆って行う。ＰＡＩステップは典型的には半導体基板３２を非晶質化するゲルマニウム、シリコン、又はキセノン・インプラント（図示せず）を導入し、その後形成されるハロおよびエクステンション・インプラント（図示せず）のチャネリングを抑える。必須ではないが、好ましくは、一括ＰＡＩステップはエネルギーレベルが約１５ＫｅＶで、注入濃度が約１×１０１３／ｃｍ２から約１×１０１６／ｃｍ２、より好ましくは約３×１０１４／ｃｍ２の注入濃度で行う。
【００３６】
従来のプロセスでは、ｐ−ＦＥＴデバイス領域３２Ａ、ｎ−ＦＥＴデバイス領域３２Ｂ、およびＰＥデバイス領域３２Ｃはすべて、図４に示すようにＰＡＩステップを受ける。その結果、従来のプロセスで形成されるｐ−ＦＥＴデバイス領域３２Ａ、ｎ−ＦＥＴデバイス領域３２Ｂ、およびＰＥデバイス領域３２Ｃはすべて、ゲルマニウム、シリコン、又はキセノン（図示せず）などのプレアモルファス化インプラントを、約１×１０１３／ｃｍ２から約１×１０１６／ｃｍ２、より好ましくは約３×１０１４／ｃｍ２の注入濃度で含む。しかし、本発明のプロセスでは、図５に示すように、一括ＰＡＩステップ中、ＰＥデバイス領域３２Ｃをパターン形成したマスク７０で保護する。従って、本発明で形成されるＰＥデバイス領域３２Ｃは本質的にプレアモルファス化インプラントがない。
【００３７】
次に、パターン形成したマスク７０をＰＥデバイス領域３２Ｃから除去して、図６に示すように、新たにパターン形成したマスク７２をｐ−ＦＥＴデバイス領域３２Ａを覆って形成する。新たにパターン形成したマスク７２はエクステンション注入ステップで使用して、ｎ−ＦＥＴデバイス領域３２ＢおよびＰＥデバイス領域３２Ｃにエクステンション・インプラント５６および６６を形成する。好ましくはエクステンション・インプラント５６および６６は、砒素、リン、アンチモン等からなる群から選択したひとつ又は複数のｎ型ドーパント種を有し、約２ＫｅＶのエネルギーレベルで、約１×１０１４／ｃｍ２から約１×１０１６／ｃｍ２の注入濃度で、より好ましくは約３×１０１５／ｃｍ２の注入濃度で導入する。さらに、ｎ−ＦＥＴデバイス領域３２ＢおよびＰＥデバイス領域３２Ｃにハロ・インプラント（図示せず）を形成する任意のハロ注入ステップを行うことができる。ハロ・インプラント（図示せず）は好ましくは、ホウ素、アルミニウム、ガリウム、およびインジウムからなる群から選択したひとつ又は複数のｐ型ドーパント種を有し、約１０ＫｅＶのエネルギーレベルで、約１×１０１２／ｃｍ２から約１×１０１５／ｃｍ２の注入濃度で、より好ましくは約８×１０１３／ｃｍ２の注入濃度で導入できる。
【００３８】
その後、パターン形成したマスク７２をｐ−ＦＥＴデバイス領域３２Ａから除去し、図７に示すように、別のパターン形成したマスク７４をｎ−ＦＥＴデバイス領域３２ＢおよびＰＥデバイス領域３２Ｃを覆って形成する。パターン形成したマスク７４を別のエクステンション注入ステップで使用して、ｐ−ＦＥＴデバイス領域３２Ａにエクステンション・インプラント４６を形成する。さらに、ｐ−ＦＥＴデバイス領域３２Ａにハロ・インプラント（図示せず）を形成する任意のハロ注入ステップを行うことができる。
【００３９】
図６および図７に図示する処理ステップはどのような順番でも行うことができ、すなわち、ｐ−ＦＥＴエクステンション／ハロ・インプラント４６の前にｎ−ＦＥＴ／ＰＥエクステンション／ハロ・インプラント５６および６６を形成しても、又はｎ−ＦＥＴ／ＰＥエクステンション／ハロ・インプラント５６および６６の前にｐ−ＦＥＴエクステンション／ハロ・インプラント４６を形成してもよいことに留意することが重要である。
【００４０】
エクステンション／ハロ注入の後、図８に示すように、第１絶縁層７６および第１絶縁層７６とは組成の異なる第２絶縁層７８を構造全体を覆って形成する。第１および第２の絶縁層７６および７８は、酸化物、窒化物、および酸窒化物を含み、それだけに限定されない適切な絶縁材料ならどの材料も有することができる。必須ではないが、好ましくは、第１絶縁層７６は窒化物を有し、第２絶縁層７８は酸化物を有する。
【００４１】
それから第２絶縁層７８を、ｐ−ＦＥＴ、ｎ−ＦＥＴ、および埋設抵抗部の外側側壁スペーサ４７、５７、および６７を形成するようにパターン形成する。好ましくは第２絶縁層７８は方向性ドライエッチング・ステップでパターン形成し、第２絶縁層７８の一部をエッチングして除去する。本発明で外側側壁スペーサ４７、５７、および６７の形成に使用できる適切なドライエッチング・プロセスは、反応性イオン・エッチング（ＲＩＥ）、イオンビーム・エッチング、プラズマ・エッチング、又はレーザー・アブレーションを含むが、それだけに限定されない。
【００４２】
従来のプロセスでは、図１０に示すように、ｐ−ＦＥＴデバイス領域３２ＡおよびＰＥデバイス領域３２Ｃをさらにパターン形成したマスク８０で覆い、その後ｎ−ＦＥＴから外側側壁スペーサ５７を選択的に除去するエッチング・ステップを行う。その結果、ｐ−ＦＥＴおよび埋設抵抗部は外側側壁スペーサを含むが、ｎ−ＦＥＴは含まない。しかし、本発明のプロセスでは、図１１に示すように、エッチング・ステップ中、ｐ−ＦＥＴデバイス領域３２Ａだけをパターン形成したマスク８０で覆って、ｎ−ＦＥＴと埋設抵抗部の両方から外側側壁スペーサ５７および６７を選択的に除去する。その結果、ｐ−ＦＥＴは外側側壁スペーサを含むが、ｎ−ＦＥＴおよび埋設抵抗部は含まない。
【００４３】
エッチング・ステップの後、各素子からマスク８０を除去して、第１絶縁層７６をパターン形成する追加のドライエッチング・ステップを行う。本発明では第１絶縁層７６のパターン形成にあらゆる適切なドライエッチング・プロセスを使用でき、それには反応性イオン・エッチング（ＲＩＥ）、イオンビーム・エッチング、プラズマ・エッチング、又はレーザー・アブレーションを含むが、それだけに限定されない。好ましくは、第１絶縁層７６のパターン形成にはＲＩＥを使用する。
【００４４】
従来のプロセスでは、図１２に示すように、ｐ−ＦＥＴデバイス領域３２ＡおよびＰＥデバイス領域３２Ｃを覆って位置する第１絶縁層７６は、追加のドライエッチング・ステップ中、外側側壁スペーサ４７および６７で一部保護して、ｐ−ＦＥＴおよび埋設抵抗部に幅の広い内側側壁スペーサ４８および６８を形成するが、ｎ−ＦＥＴは幅の狭い側壁スペーサ５８を形成するようにする。しかし、本発明のプロセスでは、第１絶縁層７６は、追加のドライエッチング・ステップ中、ｐ−ＦＥＴデバイス領域３２Ａの外側側壁スペーサ４７で一部保護するだけである。その結果、図１３に示すように、ｐ−ＦＥＴには幅の広い内側側壁スペーサ４８が形成されるが、ｎ−ＦＥＴおよび埋設抵抗部には幅の狭い側壁スペーサ５８および６８’が形成される。
【００４５】
追加のプレアモルファス化インプラントを導入する別の一括ＰＡＩステップを構造全体を覆って行うことができる。上記説明したように、従来のプロセスでは図１４に示すように埋設抵抗部はＰＡＩを受けるが、本発明のプロセスでは図１５に示すようにパターン形成したマスク８２でＰＡＩを受けないよう保護される。
【００４６】
その後、図１６および１７に示すように、周知のＣＭＯＳ処理ステップを行って、（１）ｐ−ＦＥＴおよびｎ−ＦＥＴのソースとドレイン領域４１および５１、（２）ｐ−ＦＥＴ、ｎ−ＦＥＴ、および埋設抵抗部のソース／ドレイン金属シリサイド層４３、５３、および６３、および（３）ｐ−ＦＥＴ、ｎ−ＦＥＴ、および埋設抵抗部の金属接点４５、５５、および６５を形成できる。これらのコンポーネントを製作するプロセスは業界で周知であり、そのためここでは詳しく説明しない。
【００４７】
上記説明したように本発明に従い形成される埋設抵抗部は、従来の埋設抵抗部と比べて、接触抵抗を著しく低減している。より重要なことには、本発明の埋設抵抗部は、追加の処理ステップが全く、もしくはほとんどなく、標準的なＣＭＯＳ製作プロセスに容易に組み入れることができる。
【００４８】
分かりやすさと例示目的にためにのみ、上記説明は主に埋設抵抗部についてなされているが、本発明は埋設抵抗部に限定されるものではなく、ここで説明した原理に従い当業者には容易に判断できるように、変更および変型を行って、もしくは行わずに、ＣＭＯＳデバイスのアナログ回路系を形成するのに典型的に用いられる、コンデンサ、ダイオード、インダクタ、減衰器、電力分割器、およびアンテナ等など、他の受動素子にも幅広く適用できる。前述した様々な受動素子は、当業者に周知の従来のＣＭＯＳ処理技術を使って容易に準備でき、そのためその製作に関する詳細はここでは触れていない。
【００４９】
図１〜図１７は本発明の特定の実施例に従い、代表的な受動素子およびそれを製造するための代表的な処理ステップを例示的に説明しているが、当業者が特定のアプリケーションの要件に適応させるために、上記の説明と矛盾なく、ここで例示した構造および処理ステップを容易に変更できることは明らかである。そのため、本発明は上記例示した特定の実施例に限定されるものではなく、あらゆる他の変更、変型、アプリケーション、および実施例に効果的に適用され、従って、当該他の変更、変型、アプリケーション、および実施例はすべて本発明の精神および範囲内にあると考えるべきである。
【図面の簡単な説明】
【００５０】
【図１】外側酸化膜側壁スペーサと内側窒化膜側壁スペーサの両方を含み、スペーサ幅（Ｗ１）が約４０ｎｍから約８０ｎｍの範囲の従来の埋設抵抗部の部分側面図である。
【図２】本発明のある実施例に従った、内側窒化膜側壁スペーサは含むが、外側酸化膜側壁スペーサは含まず、スペーサ幅（Ｗ２）が約１０ｎｍから約３０ｎｍの範囲の埋設抵抗部の部分断面図である。
【図３】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、表す図である。
【図４】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図５】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、表す図である。
【図６】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、表す図である。
【図７】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、表す図である。
【図８】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、表す図である。
【図９】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１０】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１１】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１２】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１３】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１４】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１５】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１６】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１７】本発明のある実施例に従った埋設抵抗部を含むＣＭＯＳ回路を形成する処理ステップを、従来の埋設抵抗部を含むＣＭＯＳ回路を形成する従来の処理ステップと比較して表す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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