(57)【要約】【課題】設計が容易で、かつ配線抵抗の小さい半導体集積回路、半導体集積回路の設計方法および設計装置を提供する。【解決手段】  本発明の半導体集積回路装置では、第１の配線層に、互いに平行かつ等間隔に配置された複数の同一幅の信号配線を備え、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の配線層に
互いに平行かつ等間隔に配置された複数の同一幅の信号配線を備え、
前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
相互に複数箇所で電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
前記隣接する信号配線が並走する区間の両端で相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項２または３に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
同一配線層で相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項２乃至４のいずれかに記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線および、前記隣接する信号配線を電気的に接続する配線は、すべて同一幅を有することを特徴とする半導体集積回路装置。
【請求項６】
第１の配線層に
互いに平行かつ等間隔に配置された複数の同一幅の信号配線およびダミーパターンを備え、
前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
相互に複数箇所で電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
前記隣接する信号配線が並走する区間の両端で相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項７または８に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
同一配線層で相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７乃至９のいずれかに記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線および、前記隣接する信号配線を電気的に接続する配線は、すべて同一幅を有することを特徴とする半導体集積回路装置。
【請求項１１】
第１の配線層に
互いに平行かつ等間隔に配置された複数の同一幅の信号配線を備え、
前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続された第１の配線群と、
第２の配線層において
互いに平行かつ等間隔に配置された複数の同一幅の信号配線を備え、
前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続された第２の配線群とを備え、
前記第１の配線群と、前記第２の配線群とが、ビアを介して相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
相互に複数箇所で電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
前記隣接する信号配線が並走する区間の両端で相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１２および１３に記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線は、
同一配線層で相互に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１２乃至１４のいずれかに記載の半導体集積回路装置であって、
前記少なくとも２本以上の隣接する信号配線および、前記隣接する信号配線を電気的に接続する配線は、すべて同一幅を有することを特徴とする半導体集積回路装置。
【請求項１６】
半導体集積回路の配線パターン設計方法であって、
デザインルールと配線パターンを入力する入力工程と、
前記配線パターンが存在しない空き領域を抽出する空き領域抽出工程と、
前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの中から補強すべき配線パターンを抽出する補強対象配線パターン抽出工程と、
前記補強対象配線パターンの周囲の前記空き領域に、前記入力工程で入力された前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、  配線補強パターンを生成し、前記補強対象配線パターンと電気的に接続する配線補強パターン生成工程とを
備えた半導体集積回路の配線パターン設計方法。
【請求項１７】
請求項１６に記載の半導体集積回路の配線パターン設計方法であって、
さらに、前記空き領域に、前記デザインルールに従って前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン生成工程とを
備えた半導体集積回路の配線パターン設計方法。
【請求項１８】
請求項１６または１７に記載の半導体集積回路の配線パターン設計方法であって、
前記配線補強パターン生成工程は、
前記補強対象配線パターンの周囲の前記空き領域に、前記デザインルールと配線パターンの配置に基づいて、配線パターンが均一となるように、ドーナツ形状あるいはメッシュ形状で前記補強対象配線パターンと電気的に接続する配線補強パターンを生成する工程である半導体集積回路の配線パターン設計方法。
【請求項１９】
請求項１６または１７に記載の半導体集積回路の配線パターン設計方法であって、
前記補強対象配線パターン抽出工程は、
前記配線パターンと前記空き領域の情報とを用いて、
前記配線パターンの少なくとも上層または下層に空き領域がある前記配線パターンを補強すべき配線パターンとして抽出する補強対象配線パターン抽出工程と、
前記配線補強パターン生成工程は、
前記補強対象配線パターンの上下の前記空き領域に、前記デザインルールと配線パターンの配置に基づいて、配線パターンが均一となるように、前記補強対象配線パターンと、ビアを介して電気的に接続する配線の裏打ちパターンを生成する工程を含む半導体集積回路の配線パターン設計方法。
【請求項２０】
請求項１６または１７に記載の半導体集積回路の配線パターン設計方法であって、
前記補強対象配線パターン抽出工程は、
前記配線パターンの中から、所定の配線幅より細くかつ所定の配線長より長い配線パターンを優先して補強すべき配線パターンとして抽出する工程を含む半導体集積回路の配線パターン設計方法。
【請求項２１】
請求項１６に記載の半導体集積回路の配線パターン設計方法であって、
前記半導体集積回路は配線層を２層以上使用するものであり、
各層における配線パターンは、互いに平行かつ等間隔のグリッド線上に配され、各層における配線補強パターンが前記グリッド線上に配される半導体集積回路の配線パターン設計方法。
【請求項２２】
請求項１７に記載の半導体集積回路の配線パターン設計方法であって、
前記半導体集積回路は配線層を２層以上使用するものであり、各層における配線パターンは、互いに平行かつ等間隔のグリッド線上に配され、
各層における配線補強パターンおよびダミーパターンが前記グリッド線上に配される半導体集積回路の配線パターン設計方法。
【請求項２３】
請求項１７に記載の半導体集積回路の配線パターン設計方法であって、
さらに、各層における配線パターン面積率を算出し、前記設定された各層の配線パターン面積率を満たさない配線領域を抽出する配線パターン面積率エラー領域抽出工程と、
前記配線パターン面積率エラー領域内にあり、
前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、前記配線パターン同士の間にダミーパターンを生成するには小さいという条件を満たす前記配線パターンを抽出する修正対象配線パターン抽出工程と、
前記配線パターン面積率を満たすために前記デザインルールに従って、前記修正対象配線パターンを拡大する配線パターン修正工程とを
備えた半導体集積回路の配線パターン設計方法。
【請求項２４】
請求項２３に記載の半導体集積回路の配線パターン設計方法であって、
前記配線パターン修正工程後さらに、前記配線パターンが存在しない空き領域を抽出する空き領域抽出工程と、
前記空き領域に、前記デザインルールに従って、前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン生成工程とを
備えた半導体集積回路の配線パターン設計方法。
【請求項２５】
デザインルールと各層の配線パターンを入力する入力部と、
前記配線パターンが存在しない空き領域を抽出する空き領域抽出部と、
前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの周囲に空き領域がある前記配線パターンの中から、補強すべき配線パターンを抽出する補強対象配線パターン抽出部と、
前記補強対象配線パターンの周囲の前記空き領域に、前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、前記補強対象配線パターンと電気的に接続する配線補強パターンを生成する配線補強パターン生成部とを
備えた半導体集積回路の配線パターン設計装置。
【請求項２６】
請求項２５に記載の半導体集積回路の配線パターン設計装置であって、
前記空き領域に、前記デザインルールに従って、前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン生成部と、
各層における配線パターン面積率を算出し、前記設定された各層の配線パターン面積率を満たさない配線領域を抽出する配線パターン面積率エラー領域抽出部と、
前記配線パターン面積率エラー領域内にあり、前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、その間にダミーパターンを生成するには小さい条件を満たす前記配線パターンを抽出する修正対象配線パターン抽出部と、
前記配線パターン面積率を満たすために、前記デザインルールに従って、前記修正対象配線パターンを拡大する配線パターン修正部とを
備えた半導体集積回路の配線パターン設計装置。
【請求項２７】
請求項２５に記載の半導体集積回路の配線パターン設計装置であって、
前記配線補強パターン生成部は、各層における配線パターンを、互いに平行かつ等間隔の配線グリッド線上に配し、同層または上下層の配線補強パターンを用いて補強された少なくとも１つの配線パターンとするように、
各層における前記配線補強パターンを各層の前記配線グリッド線上に配するように構成された半導体集積回路の配線パターン設計装置。
【請求項２８】
請求項２６または２７に記載の半導体集積回路の配線パターン設計装置であって、
前記ダミーパターン生成部は、各層における配線パターンを、互いに平行かつ等間隔の配線グリッド線上に配し、同層または上下層の配線補強パターンを用いて補強された少なくとも１つの前記配線パターンと、前記配線パターンが無い空き領域に形成されたダミーパターンとなるように、
各層における前記ダミーパターンを各層の前記配線グリッド線上に配するように構成された半導体集積回路の配線パターン設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路の配線パターン設計方法および配線パターン設計装置に係り、特に、多層の配線層を用いる半導体集積回路の設計に有効な半導体集積回路装置、配線パターン設計方法および配線パターン設計装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置においては、集積度向上のため、多層配線技術が用いられている。
配線層に配線パターンの粗密があると以下の２つの問題が生じる。
第１の問題は、ローディング効果による配線の仕上がり精度の低下である。
ローディング効果とは、パターンの仕上がり寸法が、パターンの粗密によって変動する現象のことである。フォトリソグラフィ工程での光近接効果やエッチング工程におけるエッチングガスの過不足が原因である。
第２の問題は、配線層上の層間絶縁膜の制御性である。
図３０は、配線の断面構造を示す図である。図３０に示すように第１層配線パターン１０Ａ，１０Ｂ、１０Ｃが所定の間隔以下の間隔で規則正しくならんだ領域Ａでは、層間絶縁膜９０は平坦であるが、第１層配線パターン１０Ｃ，１０Ｄのように間隔が所定の値以上である領域Ｂでは、層間絶縁膜９０にくぼんだ領域が形成され、凹凸が生じる。第２層配線は、このような凹凸の上に形成されるために、段差部分で膜厚が薄くなったり、パターン精度が低下したりして、断線が生じる等の問題があり、製造不良率が増加する。
【０００３】
また、層間絶縁膜の平坦化のための手法としてケミカル・メカニカル・ポリッッシュ法（ＣＭＰ）が広く用いられているが、配線パターンに粗密がある場合には、完全に平坦化することは困難である。ところで、微細プロセスにおける配線には上記以外にも考慮すべき問題がある。
【０００４】
第３の問題は、隣接する配線の有無によって配線の容量値が変化する問題である。
高集積化のため配線間隔は極端に狭くなり、信号配線とシリコン基板間の寄生容量よりも、隣接・交差する配線間の寄生容量が大きくなっている。この結果、信号線間の結合により雑音や信号遅延が発生するクロストークが問題となっている。
【０００５】
第４の問題は、配線抵抗の増大である。微細化に伴う配線寸法の縮小で配線はますます細くなり、高集積度をもつために配線はますます長くなっており、配線抵抗が増大している。このため、トランジスタ遅延よりも配線のＲＣ遅延（配線の抵抗成分と容量成分で生じる遅延)が大きくなっている。
【０００６】
配線の不均一性に起因する第１および第２の問題に対する従来技術として、空き領域に平坦化パターン（配線ダミーパターン）を生成するようにした自動配線方法が考案されている。例えば、特許文献１において、配線のばらつきがなく平坦な配線層を形成するために（特許文献１の要約、目的）、「配線経路が存在しない空き領域を探索し、空き領域に素子および配線と接触しない冗長な配線を生成する半導体装置の自動配線方法（請求項１）が開示されている。
【０００７】
この自動配線方法は、図２３に、工程の流れを示すフローチャートに従って以下のとおり実行される。
まず、Ｓ１００で、各層における配線経路を表すデータを配線経路記憶装置に保持する。  次にＳ２００で、配線経路が存在しない空き領域を探索する。続くＳ３００で、前記空き領域に、素子および配線と接触しない冗長な配線を生成する。
【０００８】
この方法を、図２４を用いて具体的に説明する。図２４に、配線パターンを示す。半導体集積回路装置７００において、上下に隣接する第１層配線パターン１０Ａ，１０Ｂと第２層配線パターン２０Ａ，２０Ｂを示す。また第１層配線パターン１０は水平方向を優先的に使用し、第２層配線パターン２０は垂直方向を優先して使用するものとして説明する。
【０００９】
ここでは、第１層配線グリッド線１１上には第１層配線１０が、第２層配線グリッド線２１上には第２層配線２０が配線される。第１層配線１０Ａ，１０Ｂと第２層配線２０Ａ，２０Ｂは、ビア３０Ａ，３０Ｂを介して接続される。５０Ａ、５０Ｂは同電位で配線されるべきネットを示す。図２４では２つのネット５０Ａ、５０Ｂを示している。
【００１０】
Ｓ１００において、図２４の配線パターンに基づいて各層における配線経路を表すデータが配線経路記憶装置に保持される。
【００１１】
図２４の配線パターンから第１層配線に関するものだけを抜き出したものが図２５である。空き領域を探索する工程Ｓ２００で、図２５の第１層配線グリッド線１１のうち第１層配線パターン１０Ａ、１０Ｂで占有されていない領域が、第１層空き領域１２として探索される。
【００１２】
続くＳ３００で、図２６に示すように、前記第１層空き領域１２に、第１層配線１０Ａ、１０Ｂと接触しない冗長な平坦化パターン１０１Ａ、１０１Ｂ、１０１Ｃを生成する。図２７は、図２６に対し、ビア３０と第２層配線パターン２０を追加した図面である。
【００１３】
また、従来の平坦化パターン生成方法では、配線の均一性の指標として配線パターン面積率（各配線層において、全体面積に対し配線が占める面積の割合）を用いる方法がよく用いられている。例えば、特許文献２に示すように、「面積率検証方法の結果に基づき、パターン面積率の目標値を達成できる平坦化パターンを、半導体集積回路装置の空き領域に実際に配置することを特徴とするパターン生成方法」が開示されている。パターン面積率を用いる場合は、着目する領域における面積率を満たせばよいので、局所的に配線の粗密があってもよい。
【００１４】
次に第１、第２の問題に加え、第３の隣接する配線の有無によって配線の容量値が変化する問題に対し、特許文献３において、配線容量の均一化のために、半導体集積回路のすべての格子上に実配線あるいはダミー配線のいずれかを配置し、更にダミー配線を一定電位に固定することにより、配線の粗密を無くし、かつ各配線間の容量を均一にする（特許文献３の段落[０００９]）手法が開示されている。
【００１５】
次に、第４の配線抵抗の増大の問題に対し、特許文献４において、配線後に配線幅を拡大する半導体集積回路最適化方法が開示されている。
【００１６】
図２８に、特許文献４に示されている従来手法のフローチャートを示す。Ｓ５０で素子を配置し、Ｓ６０で配線し、Ｓ７０で遅延、クロストークなどの設計制約違反を生じる配線を抽出し、Ｓ８０で、抽出された配線のセル行と平行な水平セグメントのみ幅を拡大し、Ｓ９０で水平セグメントと水平セグメントに近接する回路構成部品との垂直間隔が所定のしきい値より小さい場合に、水平間隔を広げる。
【００１７】
この方法について、図面を参照して具体的に説明する。Ｓ６０における配線の結果が図２０に示した状態であるとする。図２４では簡略化のためセル行は図示していない。図２４は、特許文献１の説明に用いた図面と同様であり、符号については既に説明した通りである。Ｓ７０において設計制約違反を生じる配線としてネット５０Ｂが抽出されるものとする。続くＳ８０で、図２９に示すように、水平セグメント５０Ｂの幅を拡大する。Ｓ９０において、前記Ｓ８０における配線幅拡大により、第１配線層の配線間隔４２が、デザインルールで規定された最小間隔ルールを満たさない場合は、垂直方向コンパクションにより、デザインルールを満たすように第１層配線の配線間隔４２を広げる。
【００１８】
【特許文献１】特開平５−６３０８５号公報
【特許文献２】特開２００５−２２２２１４号公報
【特許文献３】特許第３１３７０７２号公報
【特許文献４】特開２００１−３４６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで、上記特許文献１乃至３における従来技術の平坦化パターン（あるいは平坦化ダミー）生成手法（特許文献１〜３）は、第４の問題である配線抵抗については何も考慮していない。また、従来技術の平坦化パターン生成手法はいずれも、空き領域に、配線と接触しない冗長な配線を生成する手法であり、空き領域をもっぱら平坦化パターン生成に用いるのみであり、空き領域を用いて配線抵抗を削減する点については考慮されておらず、配線抵抗の増大が問題となっている。
また、特許文献４の半導体集積回路最適化方法のように、配線後、単純に配線幅を拡大すると、微細プロセスにおいては、配線幅に依存した配線間隔ルール４２（配線幅が広いほど配線間隔も広くする必要がある等のデザインルール）が適用されるため設計が複雑になる。
【００２０】
特に、ＡＳＩＣ設計手法における自動配置配線ツールで用いられる配線グリッドのように、最小の配線幅および配線間隔を基本とした設計手法では、一部に幅広配線を扱うと設計が複雑になるという問題がある。
本発明は前記実情に鑑みてなされたもので、設計が容易で、かつ配線抵抗の小さい半導体集積回路、半導体集積回路の設計方法および設計装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、本発明の半導体集積回路装置では、第１の配線層に、互いに平行かつ等間隔に配置された複数の同一幅の信号配線を備え、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続されていることを特徴とする。
この構成によれば、修正すべき領域であると判断された場合にも、２本以上の隣接する信号配線が、同一配線層で相互に電気的に接続されているため、他を変更することなく、配線抵抗の低減をはかることができる上、レイアウト設計に自由度を得ることができる。
【００２２】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線が、相互に複数箇所で電気的に接続されているものを含む。
【００２３】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、前記隣接する信号配線が並走する区間の両端で相互に電気的に接続されているものを含む。
【００２４】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、同一配線層で相互に電気的に接続されているものを含む。
この構成によれば、
【００２５】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線および、前記隣接する信号配線を電気的に接続する配線は、すべて同一幅を有するものを含む。
【００２６】
また、本発明の半導体集積回路装置は、第１の配線層に、互いに平行かつ等間隔に配置された複数の同一幅の信号配線およびダミーパターンを備え、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続されていることを特徴とする。
【００２７】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、相互に複数箇所で電気的に接続されているものを含む。
【００２８】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、前記隣接する信号配線が並走する区間の両端で相互に電気的に接続されているものを含む。
【００２９】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、同一配線層で相互に電気的に接続されているものを含む。
【００３０】
また、本発明では、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線および、前記隣接する信号配線を電気的に接続する配線は、すべて同一幅を有するものを含む。
【００３１】
また、本発明の半導体集積回路装置は、第１の配線層に、互いに平行かつ等間隔に配置された複数の同一幅の信号配線を備え、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続された第１の配線群と、第２の配線層において互いに平行かつ等間隔に配置された複数の同一幅の信号配線を備え、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続された第２の配線群とを備え、前記第１の配線群と、前記第２の配線群とが、ビアを介して相互に電気的に接続されていることを特徴とするものを含む。
【００３２】
また、本発明は、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、相互に複数箇所で電気的に接続されているものを含む。
【００３３】
また、本発明は、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、前記隣接する信号配線が並走する区間の両端で相互に電気的に接続されているものを含む。
【００３４】
また、本発明は、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、同一配線層で相互に電気的に接続されているものを含む。
【００３５】
また、本発明は、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線および、前記隣接する信号配線を電気的に接続する配線は、すべて同一幅を有するものを含む。
【００３６】
また、本発明では、デザインルールと各層の配線パターンを入力する入力工程と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出工程と、前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの周囲に空き領域がある前記配線パターンの中から、補強すべき配線パターンを抽出する補強対象配線パターン抽出工程と、前記補強対象配線パターンの周囲の前記空き領域に、前記入力工程で入力された前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、配線補強パターンを生成し、前記補強対象配線パターンと電気的に接続する配線補強パターン生成工程とを備えている。
上記構成によれば、幅広配線を用いるのではなく、空き領域に配線補強パターンを形成してこの配線補強パターンを電気的に接続するようにしたことを特徴とするもので、配線の空き領域を従来のように平坦化パターン生成のために使用するだけでなく、配線補強に使用するため、空き領域を有効に活用することができる。しかも配線補強時に配線パターンとは独立してレイアウト設計を行うべく、周囲の既存の配線パターンとの間のデザインルールを考慮するので、周囲の既存の配線パターンに影響を及ぼすことがない。また、配線パターンの均一性を考慮した補強配線パターンを生成することにより、平坦化と同時に配線抵抗削減や歩留まりの改善を行うことができる。つまり、配線パターンと補強配線パターンとによってパターン配置が均一化されるようにしている。
【００３７】
また本発明は、上記半導体集積回路の設計方法において、予め設定されたデザインルールと各層の配線パターンを入力する入力工程と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出工程と、前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの周囲に空き領域がある前記配線パターンの中から補強すべき配線パターンを抽出する補強対象配線パターン抽出工程と、前記補強対象配線パターンの周囲の前記空き領域に、前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、前記補強対象配線パターンと電気的に接続する配線補強パターンを生成する配線補強パターン生成工程と、前記空き領域に、前記デザインルールに従って前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン工程とを具備している。
上記構成によれば、幅広配線を用いるのではなく、空き領域に、配線パターンと電気的に接続される配線補強パターンと、電気的に接続しないいわゆる平坦化のためのダミーパターンとの２種のパターンを配したことを特徴とする。ここで前記配線パターンと電気的に接続しないダミーパターンとは、浮遊パターンをさすが、他の配線層と電気的につながり、機能パターンとして作用することも可能である。特に上記構成に加えダミーパターンを生成する工程を付加するもので、この構成により、さらなる平坦化を図ることが可能となる。
【００３８】
また本発明は、上記半導体集積回路の設計方法において、前記配線補強パターン生成工程が、前記補強対象配線パターンの周囲の前記空き領域に、前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、ドーナツ形状あるいはメッシュ形状で前記補強対象配線パターンと電気的に接続する配線補強パターンを生成する工程を具備している。
この構成によれば、補強配線パターンの形状をドーナツ形状あるいはメッシュ形状とすることにより、幅広配線に対する大きな配線間隔ルールが適用されることがなく、設計が複雑とならない。
【００３９】
また本発明は、上記半導体集積回路の設計方法において、前記補強対象配線パターン抽出工程は、前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの少なくとも上層または下層に空き領域がある前記配線パターンを補強すべき配線パターンとして抽出する補強対象配線パターン抽出工程と、前記配線補強パターン生成工程は、前記補強対象配線パターンの上下の前記空き領域に、前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、前記補強対象配線パターンと、ビアを介して電気的に接続する配線の裏打ちパターンを生成する工程を具備している。
この構成により、配線の裏打ちパターンを生成することにより、同層だけでなく、異層の空き領域も有効に利用して配線抵抗の削減を行うことができる。
【００４０】
また本発明は、上記半導体集積回路の設計方法において、前記補強対象配線パターン抽出工程は、前記配線パターンの中から、所定の配線幅より細くかつ所定の配線長より長い配線パターンを優先して補強すべき配線パターンとして抽出する工程を具備している。
この構成により、製造時にオープン・エラーを生じやすい配線幅が細くかつ配線長が長い配線パターンを優先して補強することができるので、オープン・エラーによる歩留まり低下を抑制することができる。
【００４１】
また本発明は、上記半導体集積回路の設計方法において、各層における配線パターンは、互いに平行かつ等間隔のグリッド線上に配され、各層における配線補強パターンが前記グリッド線上に配される工程を具備している。
この構成により、上記効果に加え、配線パターンと配線補強パターンを同一のグリッド線上に配するので、配線の形状がばらつきのない仕上がりとなる。
【００４２】
また本発明は、上記半導体集積回路の設計方法において、各層における配線パターンは、互いに平行かつ等間隔のグリッド線上に配され、各層における配線補強パターンが前記グリッド線上に配される工程を具備している。
この構成により、配線パターンと配線補強パターン及びダミーパターンの全てを同一のグリッド線上に配するので、局所的にも大局的にも配線の密度を均一にすることができる。また、背景技術で説明した、多層配線技術における前述した第１乃至第４の問題の全てに対応することができ、配線の形状がばらつきのない仕上がりとなり、また配線間容量も均一にできる上に、空き領域を有効に活用して、配線抵抗を下げることができる。
【００４３】
また本発明は、上記半導体集積回路の設計方法において、デザインルールと各層の配線パターン面積率と各層の配線パターンを入力する入力工程と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出工程と、前記空き領域に、前記デザインルールに従って前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン生成工程と、各層における配線パターン面積率を算出し、前記設定された各層の配線パターン面積率を満たさない配線領域を抽出する配線パターン面積率エラー領域抽出工程と、前記配線パターン面積率エラー領域内にあり、前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、その間にダミーパターンを生成するには小さいという条件を満たす前記配線パターンを抽出する修正対象配線パターン抽出工程と、前記配線パターン面積率を満たすために前記デザインルールに従って前記修正対象配線パターンを拡大する配線パターン修正工程を具備している。
この構成により、面積率エラー領域内の配線パターンを修正する工程を備え、面積率エラー領域内において、ダミーパターンを生成する余地のない箇所では、面積率を改善するために、配線パターン自身を拡大することができる。よって、ダミーパターン生成だけでは、面積率を満足できない場合でも、面積率を改善することができる。
【００４４】
また本発明は、上記半導体集積回路の設計方法において、デザインルールと各層の配線パターン面積率と各層の配線パターンを入力する入力工程と、各層における配線パターン面積率を算出し、前記設定された各層の配線パターン面積率を満たさない配線領域を抽出する配線パターン面積率エラー領域抽出工程と、前記配線パターン面積率エラー領域内にあり、前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、その間にダミーパターンを生成するには小さいという条件を満たす前記配線パターンを抽出する修正対象配線パターン抽出工程と、前記配線パターン面積率を満たすために前記デザインルールに従って前記修正対象配線パターンを拡大する配線パターン修正工程と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出工程と、前記空き領域に、前記デザインルールに従って前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン生成工程を備えているものとする。
【００４５】
また本発明の半導体集積回路の設計装置は、デザインルールと各層の配線パターンを入力する入力部と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出部と、前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの周囲に空き領域がある前記配線パターンの中から補強すべき配線パターンを抽出する補強対象配線パターン抽出部と、前記補強対象配線パターンの周囲の前記空き領域に、前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、前記補強対象配線パターンと電気的に接続する配線補強パターンを生成する配線補強パターン生成部とを備えている。
【００４６】
また本発明の半導体集積回路の設計装置は、デザインルールと各層の配線パターン面積率と各層の配線パターンを入力する入力部と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出部と、前記空き領域に、前記デザインルールに従って前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン生成部と、各層における配線パターン面積率を算出し、前記設定された各層の配線パターン面積率を満たさない配線領域を抽出する配線パターン面積率エラー領域抽出部と、前記配線パターン面積率エラー領域内にあり、前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、その間にダミーパターンを生成するには小さい条件を満たす前記配線パターンを抽出する修正対象配線パターン抽出部と、前記配線パターン面積率を満たすために前記デザインルールに従って前記修正対象配線パターンを拡大する配線パターン修正部とを具備している。
【発明の効果】
【００４７】
上記構成によれば、配線の空き領域を従来のようにダミーパターン生成のために使用するだけでなく、配線補強に使用するため、空き領域を有効に活用することができる。しかも配線補強時に周囲の既存の配線パターンとの間のデザインルールを考慮するので、周囲の既存の配線パターンに影響を及ぼすことがない。
また、配線パターンの均一性を考慮した補強配線パターンを生成することにより、平坦化と同時に配線抵抗削減や歩留まりの改善を行うことができる。
【発明を実施するための最良の形態】
【００４８】
（実施の形態１）
以下、本発明の実施の形態１について図面を参照しつつ詳細に説明する。
本実施の形態１では、図１にフローチャートを示すように、デザインルールと各層の配線パターンを入力する入力工程（Ｓ１）後、配線パターンが存在しない空き領域を抽出し（空き領域抽出工程：Ｓ２）、この配線パターンと空き領域の情報とを用いて、配線パターンの周囲に空き領域がある前記配線パターンの中から、補強すべき配線パターンを抽出する補強対象配線パターンを抽出し（補強対象配線パターン抽出工程：Ｓ３）、補強対象配線パターンの周囲の前記空き領域に、前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、配線補強パターンを生成し、前記補強対象配線パターンと電気的に接続する（配線補強パターン生成工程：Ｓ４）、さらに前記空き領域に、前記デザインルールに従って前記配線パターンと電気的に接続しないダミーパターンを生成する（ダミーパターン生成工程：Ｓ５）ようにしたことを特徴とする。
【００４９】
この工程は、図１６に要部構成例を示すブロック図を示すように、半導体集積回路の配線パターン設計装置によって実現される。図１６において配線パターン設計装置７０は、配線パターン設計用の制御プログラム及びデータが記憶された第１記憶部（可読記録媒体）としてのROM７１と、ワークメモリとして機能する第２記憶部としてのRAM７２と、配線パターン設計用の各種データが記録されたデータベース７３と、ユーザが各種操作指令（配線パターン設計の起動または終了指令を含む）を入力可能とする操作入力部７５と、配線パターン設計の初期画面など各種画面情報を表示可能とする表示部７６と、前記制御プログラム及びデータに基づいて各部を制御する制御部７４とを有し、半導体集積回路の配線パターン設計を支援する。
【００５０】
制御部７４は、ＣＰＵ（中央演算処理装置）で構成されており、この制御部７４によって、データベース７３からレイアウトデータやデザインルールを取り出し、ROM７１から
読み出された制御プログラムによって、逐次、処理が実行される。ここでレイアウトデータとは、配線パターン以外にも素子の形状や配置情報などレイアウトに関する種々のデータを含む。
【００５１】
すなわち、この装置において制御部７４は、データベース７３からレイアウトデータやデザインルールを取り出し、ROM７１から読み出された制御プログラムと、操作入力部７
５と、表示部７６とを使用し、デザインルールと各層の配線パターンを入力する入力部２０１と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出部２０２と、前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの周囲に空き領域がある前記配線パターンの中から補強すべき配線パターンを抽出する補強対象配線パターン抽出部２０３と、前記補強対象配線パターンの周囲の前記空き領域に、前記デザインルールおよび配線パターンの配置に基づいて、配線パターンが均一となるように、前記補強対象配線パターンと電気的に接続する配線補強パターンを生成する配線補強パターン生成部２０４と、ダミーパターン生成部２０５とを備えている。
【００５２】
上記配線パターン設計装置を用いた設計を行うための動作について説明する。
図１は、本発明の実施の形態１に係る半導体集積回路の配線パターン設計方法の処理手順を示すフローチャートである。図１において入力工程Ｓ１は、予め設定されたデザインルールと各層の配線パターンをデータベース７３から入力する工程である。図２４に入力する各層の配線パターンを示す。なお、図２４は、背景技術で説明したものと同様である。
【００５３】
また、図２４において第１層配線に関するものだけを図示したものが図２５である。
制御部７４が、空き領域抽出工程Ｓ２で、抽出処理を行うことにより、図２５の第１層配線グリッド線１１のうち第１層配線１０Ａ、１０Ｂで占有されていない第１層配線グリッド線１１が、空き領域グリッド１２として抽出される。
【００５４】
次に、制御部７４が、補強対象配線パターン抽出工程Ｓ３で、前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの中から補強すべき配線パターンを抽出する工程を行う。補強対象として抽出する配線は、前記配線パターンの周囲に空き領域グリッド１２があるものを抽出する。このような配線パターンが複数ある場合は、所定の配線幅より細くかつ所定の配線長より長い配線パターンを優先して補強すべき配線パターンとして抽出してもよい。図２５において、第１層配線パターン１０Ｂを抽出する。
【００５５】
次に、制御部７４が、配線補強パターン生成工程Ｓ４で、図２に示すように、前記補強対象配線パターン１０Ｂの周囲の前記空き領域グリッド１２に、デザインルールに従ってドーナツ形状で、補強対象配線パターン１０Ｂと電気的に接続する第１層配線補強パターン１００を生成する。すなわち、配線補強パターン１００は、水平方向の配線補強パターン１００Ａに加え、補強対象配線パターン１０Ｂと電気的に接続するための垂直方向の配線補強パターン１００Ｂ、１００Ｃも生成する。このとき既存配線パターン１０Ａと前記生成された配線補強パターン１００Ａは、デザインルールにしたがった配線間隔４０を満たすように配される。この補強により、ネット５０Ｂの配線抵抗を小さくするという効果を得ることができる。
【００５６】
次に、制御部７４が、ダミーパターン生成工程Ｓ５で、同じく図２に示すように、前記配線補強パターン生成工程Ｓ４後でも占有されなかった第１層空き領域１２に、デザインルールに従って前記配線パターンと電気的に接続しない第１層ダミーパターン１０１を生成する（図２）。図３は、図２にビアと第２配線層を加えた図である。
なお、第１層配線パターンは必ず水平方向のみに制限する設計手法においては、配線補強パターン生成工程Ｓ４において、図１４に示すように水平方向の第１層配線補強パターン１００を生成し、さらに図１５に示すように、ビア３０Ｄと垂直方向の第２層配線補強パターン２００により補強対象配線パターン１０Ｂと電気的に接続してもよい。
【００５７】
（実施の形態２）
以下、本発明の実施の形態２に係る半導体集積回路の配線パターン設計方法について図４を用いて説明する。実施の形態２における工程の手順は、配線補強パターン生成工程Ｓ４を除き、実施の形態１の処理手順と同様であるので説明を省略する。
【００５８】
配線補強パターン生成工程Ｓ４で、図４に示すように、前記補強対象配線パターン１０Ｂの周囲の前記空き領域１２に、デザインルールに従ってメッシュ形状で、補強対象配線パターン１０Ｂと電気的に接続する配線補強パターンを生成する。すなわち、配線補強パターン１００は、水平方向の配線補強パターン１００Ａに加え、補強対象配線パターン１０Ｂと電気的に接続するための垂直方向の配線補強パターン１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆを生成する。このとき既存配線パターン１０Ａと前記生成された配線補強パターン１００Ａは、デザインルールにしたがった配線間隔４０を満たして配される。この補強により、図５に示すように、ネット５０Ｂの配線抵抗を小さくすることができるという効果が得られる。
【００５９】
次に、ダミーパターン生成工程Ｓ５で、前記配線補強パターン生成工程Ｓ４の後でも占有されなかった第１層空き領域１２に、デザインルールに従って前記配線パターンと電気的に接続しない第１層ダミーパターン１０１を生成する。
【００６０】
図５は、図４にビア３０（３０Ｂ、３０Ｄ）と第２配線層２０を加えた図である。
なお、図５に示すように、配線補強パターン１００の上の第２配線層が空いていれば、ビア３０Ｂ、３０Ｄや、第２配線層の補強配線２００を追加してもよい。
【００６１】
（実施の形態３）
次に、本発明の実施の形態３に係る半導体集積回路の配線パターン設計方法について図面を用いて説明する。図６は、本発明の実施の形態３に係る半導体集積回路のレイアウト設計方法の処理手順を示すフローチャートである。入力工程Ｓ１は、実施の形態１と同様である。図２４に入力する各層の配線パターンを示す。なお、図２４は、背景技術で説明したものである。
【００６２】
また、次工程である空き領域抽出工程Ｓ２は、実施の形態１と同様である。
次に、補強対象配線パターン抽出工程Ｓ３１は、前記配線パターンと前記空き領域の情報とを用いて、前記配線パターンの上層または下層に空き領域がある前記配線パターンを補強すべき配線パターンとして抽出する工程を行う。図７において、第１層配線パターン１０の上でかつ第２層の空き領域２２がある配線パターン１０Ａ、１０Ｂを補強対象配線パターンとして抽出する。
【００６３】
次に、配線補強パターン生成工程Ｓ４１を、図８を用いて説明する。
図８において、補強対象配線パターン１０Ａ、１０Ｂの上の第２配線層の空き領域２２に、デザインルールに従って補強対象配線パターン１０Ａ、１０Ｂと、ビア３００を介して電気的に接続する第２配線層の配線の裏打ちパターン２００を生成する。これにより、配線抵抗を下げる効果が得られる。次のダミーパターン生成工程Ｓ５は、実施の形態１と同様である。
【００６４】
（実施の形態４）
以下、本発明の実施の形態４に係る半導体集積回路の配線パターン設計方法について図面を用いて説明する。
図１７は、本発明の実施の形態４に係る半導体集積回路の配線パターン設計装置の要部構成例を示すブロック図である。図１７において配線パターン設計装置７０は、配線パターン設計用の制御プログラム及びデータが記憶された第１記憶部（可読記録媒体）としてのROM７１と、ワークメモリとして機能する第２記憶部としてのRAM７２と、配線パターン設計用の各種データが記録されたデータベース７３と、ユーザが各種操作指令（配線パターン設計の起動または終了指令を含む）を入力可能とする操作入力部７５と、配線パターン設計の初期画面など各種画面情報を表示可能とする表示部７６と、前記制御プログラム及びデータに基づいて各部を制御する制御部７４とを有し、配線パターン設計を支援する。
【００６５】
すなわち、この装置において制御部７４は、データベース７３からレイアウトデータやデザインルールを取り出し、ROM７１から読み出された制御プログラムと、操作入力部７
５と、表示部７６とを使用し、デザインルールと各層の配線パターン面積率と各層の配線パターンを入力する入力部３０１と、前記配線パターンが存在しない空き領域を抽出する空き領域抽出部３０２と、前記空き領域に、前記デザインルールに従って前記配線パターンと電気的に接続しないダミーパターンを生成するダミーパターン生成部３０３と、各層における配線パターン面積率を算出し、前記設定された各層の配線パターン面積率を満たさない配線領域を抽出する配線パターン面積率エラー領域抽出部３０４と、前記配線パターン面積率エラー領域内にあり、前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、その間にダミーパターンを生成するには小さい条件を満たす前記配線パターンを抽出する修正対象配線パターン抽出部３０５と、前記配線パターン面積率を満たすために前記デザインルールに従って前記修正対象配線パターンを拡大する配線パターン修正部３０６とを具備している。
【００６６】
上記の構成により、以下その動作を説明する。
図９は、本発明の実施の形態４に係る半導体集積回路のレイアウト設計方法の処理手順を示すフローチャートである。
図９において、入力工程Ｓ１０は、予め設定されたデザインルールと予め設定された各層の配線パターン面積率と各層の配線パターンを入力する工程である。
【００６７】
図１０に入力する各層の配線パターンを示す。
半導体集積回路装置７００において、上下に隣接する第１層配線１０と第２層配線２０の配線パターンを示す。また第１層配線パターン１０は水平方向を優先的に使用し、第２層配線パターン２０は垂直方向を優先して使用するものとして説明する。
第１層配線パターン１０と第２層配線パターン２０は、ビア３０を介して接続される。５０は同電位で配線されるべきネットを示す。図１０では２つのネット５０Ａ、５０Ｂを示している。
【００６８】
図１０が図２４と異なる点は、配線が必ずしもグリッド線上にある必要がない点である。そのため、第１層配線の間隔４１は、デザインルールである所定の最小配線間隔以上あればよい。
【００６９】
次に、空き領域抽出工程Ｓ２０は、前記配線パターンが存在しない空き領域を抽出する空き領域抽出工程であり、例えば図１１に示すように、半導体集積回路装置７００上に、後のダミーパターン生成工程Ｓ３０で生成するダミーパターンの間隔を持つダミーパターン生成グリッド線１１１を設けることで実施の形態１における空き領域抽出工程Ｓ２と同様の工程を適用することができる。図１１の第１層ダミーパターン生成グリッド線１１１のうち第１層配線１０Ａ、１０Ｂで占有されていない第１層配線グリッド線１１１が、空き領域１２として抽出される。
【００７０】
ところで、第１層配線１０Ａ、１０Ｂにはさまれた領域は、ダミーパターンを生成するには第１層配線の配線間隔４１が狭すぎて、ダミーパターンを生成することができないとする。すると、第１層配線１０Ａ、１０Ｂにはさまれた領域は空き領域グリッド１２として抽出されない。
【００７１】
次に、ダミーパターン生成工程Ｓ３０は、実施の形態１におけるダミーパターン生成工程Ｓ５と同じ工程を用いることができる。図１２にダミーパターン生成後の結果を示す。  次に配線パターン面積率エラー領域抽出工程Ｓ４０は、各層における配線パターン面積率を算出し、前記入力された各層の配線パターン面積率を満たさない配線領域を抽出する工程である。
【００７２】
図１２に示す領域８００が、所定の面積率を下回る第１層配線パターン面積率エラー領域８００として抽出されたとする。
次に、修正対象配線パターン抽出工程Ｓ５０は、配線パターン面積率エラー領域内にある配線パターンの中から、前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、その間にダミーパターンを生成するには小さい条件を満たす前記配線パターンを抽出する工程を行う。
【００７３】
図１１において、第１層配線パターン面積率エラー領域８００内にある第１層配線パターン１０Ａ、１０Ｂの中から修正すべき配線パターンとして、１０Ａを抽出する。
【００７４】
次に配線パターン修正工程は、配線パターン面積率を満たすためにデザインルールに従って修正対象配線パターンの幅を拡大または縮小する配線パターン修正工程を行う。
図１２において、第１層配線パターン１０Ａと１０Ｂの間隔４１を、デザインルールを満たす範囲で、第１層配線パターン１０Ａ配線幅を拡大する。結果を図１３に示す。第１層配線パターン１０Ａと１０Ｂの距離は最小間隔４０となっている。これにより、第１層配線パターン１０Ａと１０Ｂの間には、ダミーパターンを挿入することができなかったが、配線自身の幅を拡大する事により、配線が占める面積を増やすことができ、面積率を改善することができるようになる。
【００７５】
（実施の形態５）
本発明の実施の形態５に係る半導体集積回路のレイアウト設計方法について図面を用いて説明する。図１８は、本発明の実施の形態５に係る半導体集積回路のレイアウト設計方法の処理手順を示すフローチャートである。
【００７６】
図１８において、入力工程Ｓ１０は、予め設定されたデザインルールと予め設定された各層の配線パターン面積率と各層の配線パターンを入力する。
図１０に入力する各層の配線パターンを示す。
図１０は、実施の形態４で説明したものと同様である。
【００７７】
次に、配線パターン面積率エラー領域抽出工程Ｓ４０は、各層における配線パターン面積率を算出し、前記入力された各層の配線パターン面積率を満たさない配線領域を抽出する工程である。
図１２に示す領域８００が、所定の面積率を下回る第１層配線パターン面積率エラー領域８００として抽出されたとする。
【００７８】
次に、修正対象配線パターン抽出工程Ｓ５０は、配線パターン面積率エラー領域内にある配線パターンの中から前記配線パターン同士の間隔が、デザインルールの最小値よりは大きいが、その間にダミーパターンを生成するには小さい条件を満たす前記配線パターンを修正すべき配線パターンとして抽出する工程を行う。後のダミーパターン生成工程Ｓ３０において、面積率の改善が困難な領域にある配線について、配線自身の幅を変更することにより、面積率を改善することができるからである。
図１１において、修正すべき配線パターンとして１０Ａが抽出されたとする。
【００７９】
次に配線パターン修正工程Ｓ６０は、配線パターン面積率を満たすためにデザインルールに従って修正対象配線パターンの幅を拡大する配線パターンの修正を行う。
図１２において、第１層配線パターン１０Ａと１０Ｂの間隔４１を、デザインルールを満たす範囲で、第１層配線パターン１０Ａの配線幅を拡大する。結果を図１３に示す。第１層配線パターン１０Ａと１０Ｂの距離は最小間隔４０となっている。配線自身の幅を拡大する事により、配線が占める面積を増やすことができ、面積率を改善することができる。
【００８０】
次に空き領域抽出工程Ｓ２０は、実施の形態４と同様の工程を用いることができる。
次にダミーパターン生成工程Ｓ３０は、実施の形態１におけるダミーパターン生成工程Ｓ５と同様の工程を用いることができる。図１３にダミーパターン生成後の結果を示す。
【００８１】
（実施の形態６）
以下、本発明の実施の形態６に係る半導体集積回路装置について、図面を用いて説明する。
図１９は、多層配線の配線モデルの一例である。１１０、１２０、１３０、１４０はそれぞれ配線層を示す。１１０，１３０は横方向の配線を優先して使用する配線層、１２０、１４０は縦方向の配線を優先して使用する配線層であり、各配線層において、複数の信号配線およびダミーパターンが互いに平行かつ等間隔に配置される。なお、信号配線およびダミーパターンの間隔は配線層毎に異なっていてもよい。
【００８２】
次に、図２０を参照しながら本発明の実施の形態６に係る半導体集積回路装置について説明する。
まず、図２０(a)は、半導体集積回路装置の第１の配線層の平面構造を表す模式図であり、図２０(ｂ)は図２０(a)におけるＡ-Ａ’線の断面構造を示している。
この半導体集積回路装置は、半導体基板８０上の第１の配線層１１０の上に、互いに平行かつ等間隔に配置された複数の同一幅の信号配線１０およびダミーパターン１０１を備え、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線１０が相互に電気的に接続されて形成されている構成を備える。
【００８３】
図２０(a)において、信号配線１０およびダミーパターン１０１は、互いに平行かつ等間隔に配置されており、互いに平行で隣接する信号配線１０Ｂと１０Ｃは、前記信号配線１０Ｂと１０Ｃが並走する区間の両端において、前記信号配線１０Ｂと１０Ｃと同一配線層の配線１０Ｐおよび配線１０Ｔによりそれぞれ互いに電気的に接続されており、さらに前記配線１０Ｂと１０Ｃが並走する区間の中ほどにおいても、配線１０Ｑ，１Ｒ，１０Ｓによって互いに電気的に接続されている。また第１の配線層において、信号配線１０が形成されていない領域には、ダミーパターン１０１が形成されている。図２０(a)においてダミーパターン１０１は長方形であり、ダミーパターンの幅は、前記信号配線１０の幅と同一であり、信号配線１０およびダミーパターン１０１は、互いに平行かつ等間隔に配置されている。
【００８４】
図２１は、図２０(a)の半導体集積回路装置の第１の配線層の平面構造の模式図に、第２の配線層の配線パターンを重ねて表した模式図である。
第２の配線層１２０の上に、互いに平行かつ等間隔に配置された複数の同一幅の信号配線２０およびダミーパターンを備える。図２１において、第２の配線層のダミーパターンは省略している。
【００８５】
第１の配線層の前記信号配線１０Ｂと１０Ｃは、ビア３０Ａ、３０Ｂ、３０Ｃ，３０Ｄを介して、第２の配線層の信号配線２０Ａおよび２０Ｂに電気的に接続されている。
また第２の配線層の、前記信号配線２０Ａおよび２０Ｂは、互いに平行かつ隣接しており、前記信号配線２０Ａおよび２０Ｂと同一層の配線２０Ｐ、２０Ｑ、２０Ｒ、２０Ｓにより相互に電気的に接続されている。
【００８６】
以下、実施の形態６に係る半導体集積回路装置の第１の製造方法について、図２０を用いて説明する。
まず半導体基板８０の上に、図２０(a)に示すように、複数の同一幅の信号配線１０およびダミーパターン１０１を含む第１の配線層１１０を形成する。なお、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続されている。
【００８７】
次に、図２０(b)に示すように第１の配線層１１０の上に全面にわたって層間絶縁膜９０を形成する。
ここで、第１の配線層１１０における第１の配線パターン１０が形成されていない領域には、第１の配線層のダミーパターン１０１が形成されているため、層間絶縁膜９０はほぼ平坦であるが、層間絶縁膜９０の上面は、該層間絶縁膜９０の下の配線パターン１０およびダミーパターン１０１の有無により、若干の凹凸が発生する。
【００８８】
次に、層間絶縁膜９０の上部をケミカル・メカニカル・ポリッッシュ法（ＣＭＰ）により研磨して、図２０(ｃ)に示すように、層間絶縁膜９０の上面を完全に平坦化する。その後、図示していないが、平坦化された層間絶縁膜９０の上に第２の配線層の配線パターン２０を形成する。
【００８９】
以下、実施の形態６に係る半導体集積回路装置の第１の製造方法を評価するために、従来の半導体集積回路装置の製造方法について、図３１を用いて説明する。
【００９０】
第１の従来の半導体集積回路装置の製造方法は、半導体基板８０の上に、たとえば特許文献１の方法を用いて第１の配線層の配線パターン１０およびダミーパターン１０１を形成した後、図３１(b)に示すように、第１の配線層の配線パターン１０の上に、層間絶縁膜９０を形成するものであり、第１層配線パターン１０が形成されていない領域には、第１層ダミーパターン１０１が形成されているため、層間絶縁膜９０の上面は、ほぼ平坦とすることができることは、実施の形態６の効果と同じである。
しかしながら、信号配線１０の配線幅は細い幅１種類であるため、配線長を短くする以外はこれ以上配線抵抗を下げることが困難である。
これら、図２０および図３１の比較からも明らかなように、本実施の形態６では、２本以上の隣接する信号配線が、同一配線層で相互に電気的に接続されているため、配線抵抗の低減をはかることができる上、レイアウト設計に自由度を得ることができる。
【００９１】
以下、実施の形態６に係る半導体集積回路装置の第２の製造方法について、図２２を用いて説明する。
図２２(a)は、半導体集積回路装置の第１の配線層の平面構造を表す模式図であり、図２２(ｂ)、図２２(ｃ)、図２２（ｄ）は図２２(a)におけるＡ-Ａ’線の断面構造を示している。
第２の製造方法は、配線の形成にダマシン法を用いる。
【００９２】
まず半導体基板８０の上に、図２２(a)に示すように、複数の同一幅の信号配線１０およびダミーパターン１０１を含む第１の配線層１１０を形成する。なお、前記複数の信号配線のうち、少なくとも２本以上の隣接する信号配線が相互に電気的に接続されている。また、図２２において、ダミーパターンは正方形であり、ダミーパターンの一辺の長さは、信号配線１０の配線幅と同一である。
【００９３】
まず、図２２(b)（ 図２２(a)のＡ−Ａ断面図）に示すように、基板８０の上に層間絶縁膜９０を形成し、層間絶縁膜９０に、配線１０およびダミーパターン１０１を形成するための配線溝９４を形成する。その後、図２２（ｃ）に示すように配線溝９４を埋め込むように、金属膜９５を形成する。
【００９４】
次に、図２２（ｄ）に示すように、配線溝９４からはみ出した金属膜９５をＣＭＰにより除去して配線１０およびダミーパターン１０１を備えた配線構造を形成する。
【００９５】
以下、実施の形態６に係る半導体集積回路装置の第２の製造方法を評価するために、従来の半導体集積回路装置の製造方法について、図３２を用いて説明する。
第２の従来の半導体集積回路装置の製造方法は、配線抵抗を下げるため、幅広配線を使用する方法である。
図３２(a)は、半導体集積回路装置の平面構造の模式図であり、第１の配線層の平面構造の模式図に、第２の配線層の配線パターンを重ねて表した模式図である。
図３２(a)において、第１の配線層の配線パターン１０Ａ、第２の配線層の配線パターン２０Ａ、２０Ｂは、最小配線幅よりも３倍の幅を持つ幅広配線を用いて配線している。
一般に、デザインルールにおいて、幅広配線の配線間隔ルールは、最小配線幅の配線間隔ルールより広いため、図３２(a)において該幅広配線と周囲の配線およびダミーパターンとの間隔が広くなっている。
【００９６】
従来の半導体集積回路装置の製造方法において、図３２（ｂ）に示すように、基板８０の上に層間絶縁膜９０を形成し、層間絶縁膜９０に、配線を形成するため、配線溝９４を形成する。その後、図３２（c）に示すように配線溝９４を埋め込むように、に金属膜９５を形成する。次に、図３２（ｄ）に示すように、配線溝９４からはみ出した金属膜９５をＣＭＰにより除去して配線を形成する。
ＣＭＰで、配線幅が広い領域を研磨する場合、幅広配線部で、配線溝９４中の金属膜９５が過剰に研磨されてしまい、図３２（ｃ）に示すように、絶縁膜９０に対して金属膜９５が両端に比べて中央部の凹みが大きい、ディッシングが発生する。このようなディッシングが発生すると、金属膜の体積が減少することにより配線抵抗が増加する。
また、図示していないが、その上に形成される層間絶縁膜の凹凸を生じさせる。
【００９７】
これらの従来法に対して、実施の形態６に係る半導体集積回路装置の第２の製造方法は、幅広配線を用いることなく、隣接する配線パターンを２本以上使用し相互に電気的に接続して配線することにより、配線抵抗を下げることができる。また同時に、金属膜９５の上面を完全に平坦に形成することができる。
【００９８】
なお、実施の形態４は、ダミーパターン生成後に、配線修正を行うので、修正された配線とダミーパターンのショートが発生するおそれがある場合に、ダミーパターンの削除などの修正を行うことが好ましいが、実施の形態５では、最後で、空き領域にダミーパターンを生成するので、上記のようなダミーパターンの修正は不要である。
【００９９】
なお、本実施の形態１〜実施の形態５をＡＳＩＣ設計などに適用する場合は、配線補強工程後または配線修正後に、再度LPEを実施し、タイミング検証をやり直すことが好まし
い。
【０１００】
また、図面においてダミーパターンを複数のグリッドを占める形状で表現したが、ダミーパターンを上下層のグリッド線の交差部にのみ設けてもよい。また、ダミーパターンの電位は、フローティングでも、グランド電位でもよい。
なお、ダミーパターンの形状は、長方形でも正方形でもよい。ダミーパターンの幅は、信号配線幅と同一であるが、ダミーパターンの長さは、信号配線幅と同一であっても無くてもよい。
また、空き領域の全てにダミーパターンを形成しなくてもよい。たとえば、特定の信号線から所定の範囲内はダミーパターンを生成しないようにすることも可能である。
【０１０１】
さらにまた、前記実施の形態では、２本の隣接する信号配線が同一層で相互接続された例について説明したが、３本以上の信号配線が同一層で相互接続されたものについても適用可能である。また、ビアを介して相互に電気的に接続されるようにしてもよい。
【０１０２】
さらにまた、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、前記隣接する信号配線が並走する区間の両端で相互に電気的に接続されていてもよい。これにより、信号配線が並走する区間の抵抗を下げることができるという効果を奏功する。
【０１０３】
また、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線は、同一配線層で相互に電気的に接続されていてもよい。
【０１０４】
また、上記半導体集積回路装置において、前記少なくとも２本以上の隣接する信号配線および、前記隣接する信号配線を電気的に接続する配線は、すべて同一幅を有するように形成してもよく、この構成により、幅広配線に対する大きな配線間隔ルールが適用されることがなく、設計が複雑とならないという効果を奏功する。
【産業上の利用可能性】
【０１０５】
以上のように本発明に係る半導体集積回路装置とその配線パターン設計方法と装置によれば、配線の空き領域を従来のようにダミーパターン生成のために使用するだけでなく、配線補強に使用することができるので、空き領域を有効に活用することができる。しかも配線補強時に周囲の既存の配線パターンとの間のデザインルールを考慮するので、周囲の既存の配線パターンに影響を及ぼすことがない。
また、配線パターンの均一性を考慮した補強配線パターンを生成することにより、平坦化と同時に配線抵抗削減や歩留まりの改善を行うことができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施の形態１における配線パターン設計方法の処理手順を示すフローチャート
【図２】本発明の実施の形態１において第１層配線補強パターンおよびダミーパターン生成結果を示す図
【図３】本発明の実施の形態１における配線パターン設計結果を示す図
【図４】本発明の実施の形態２における第１層配線におけるメッシュ形状配線補強パターン生成およびダミーパターン生成結果を示す図
【図５】本発明の実施の形態２における配線パターン設計結果を示す図
【図６】本発明の実施の形態３における配線パターン設計方法の処理手順を説明する図
【図７】本発明の実施の形態３における配線の裏打ちおよびダミーパターン生成結果を示す図
【図８】本発明の実施の形態３における配線の裏打ちおよびダミーパターン生成結果を示す図
【図９】本発明の実施の形態４における配線パターン設計方法の処理手順を示すフローチャート
【図１０】本発明の実施の形態４における入力する配線パターンを説明する図
【図１１】本発明の実施の形態４における空き領域抽出を説明する図
【図１２】本発明の実施の形態４および実施の形態５におけるダミーパターン生成結果を示す図
【図１３】本発明の実施の形態４および実施の形態５における配線修正工程結果を示す図
【図１４】本発明の実施の形態１において、第１層配線パターンが必ず水平方向のみのときの配線補強パターン生成工程を説明する図
【図１５】本発明の実施の形態１において、垂直方向の第２層配線を用いて配線補強パターンを生成する工程を説明する図
【図１６】本発明の実施の形態１における配線パターン設計装置の構成を表すブロック図
【図１７】本発明の実施の形態４における配線パターン設計装置の構成を表すブロック図
【図１８】本発明の実施の形態５における配線パターン設計方法の処理手順を示すフローチャート
【図１９】多層配線の配線モデルの一例を示す図
【図２０】本発明の実施の形態６の半導体集積回路装置における平面構造および断面構造を示す図
【図２１】本発明の実施の形態６の半導体集積回路装置における第１の配線層の平面構造の模式図に、第２の配線層の配線パターンを重ねて表した模式図
【図２２】本発明の実施の形態６の半導体集積回路装置における平面構造および断面構造を示す図
【図２３】従来の自動配線方法における工程の流れを示すフローチャート
【図２４】従来および本発明の実施の形態１〜３において入力する配線パターンを示す図
【図２５】従来および本発明の実施の形態１〜３空き領域抽出工程を説明する図
【図２６】従来の技術において、第１層のダミーパターン生成結果を示す図
【図２７】従来の技術において、ダミーパターン生成後のレイアウトを示す図
【図２８】従来の技術（特許文献４）の半導体集積回路最適化方法の工程の流れを示すフローチャート
【図２９】従来の技術（特許文献４）の配線幅拡大を説明する図
【図３０】配線の断面構造を示す図
【図３１】従来の半導体集積回路装置の製造方法を説明する図
【図３２】従来の半導体集積回路装置の製造方法を説明する図
【符号の説明】
【０１０７】
１０  第１層配線パターン
１１  第１層配線グリッド線
１２  第１層空き領域
２０  第２層配線パターン
２１  第２層配線グリッド線
２２  第２層空き領域
３０  ビア
４０  第１層配線の配線間隔（最小間隔）
４１  第１層配線の配線間隔
５０（５０Ａ，５０Ｂ）  ネット
７０  配線パターン設計装置
７１  ＲＯＭ
７２  ＲＡＭ
７３  データベース
７４  ＣＰＵ
７５  入力操作部
７６  表示部
１００  第１層配線補強パターン
１０１  第１層ダミーパターン
１１１  第１層ダミーパターン生成グリッド線
２００  第２層配線裏打ちパターン、第２層配線補強パターン
３００  配線補強用ビア
８０  基板
９０  層間絶縁膜
９４  配線溝
９５  金属膜
１１０  第１の配線層
１２０  第２の配線層
１３０  第３の配線層
１４０  第４の配線層
７００  半導体集積回路装置
８００  第１層配線パターン面積率エラー領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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