(57)【要約】【課題】合金化されたバックゲート構造を持つ電界効果型トランジスタを実現する。【解決手段】ＢＯＸ層４、半導体層５、ＢＯＸ層６および半導体層７を半導体基板１上に順次積層し、ソース／ドレイン層１０ａ、１０ｂおよびゲート電極８上に合金層１１ａ、１１ｂ、１１ｃをそれぞれ形成した後、開口部１３にて露出された半導体層５の側壁が覆われるようにサイドウォール１４を形成し、金属層１５が形成された半導体層５の熱処理を行うことにより、金属層１５と半導体層５の合金反応を半導体層５の膜厚方向に進めるとともに、金属層１５と半導体層５の合金反応を半導体層５の横方向に進め、ゲート電極８下に配置された合金層１６を半導体層５に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
バックゲート電極を持つ電界効果型トランジスタが形成された半導体装置において、
前記バックゲート電極は合金化されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１ＢＯＸ層と、
前記第１ＢＯＸ層上に形成され、合金化されたバックゲート電極と、
前記バックゲート電極上に形成された第２ＢＯＸ層と、
前記第２ＢＯＸ層上に形成された半導体層と、
前記半導体層に形成された電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
第１ＢＯＸ層、第１半導体層、第２ＢＯＸ層および第２半導体層が順次積層された積層構造を半導体基板上に形成する工程と、
前記第２半導体層上に絶縁層を形成する工程と、
前記第１半導体層を露出させる開口部を前記絶縁層、前記第２ＢＯＸ層および前記第２半導体層に形成する工程と、
前記開口部にて露出された前記第２半導体層の側壁を覆うサイドウォールを形成する工程と、
前記開口部にて露出された前記第２半導体層の表面を覆う金属膜を形成する工程と、
前記開口部を介して前記金属膜と前記第２半導体層とを反応させることにより、前記第２半導体層を横方向に向かって合金化させる工程と、
未反応の金属膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、シリサイド化されたバックゲートを持つ電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
電界効果型トランジスタの微細化に対応しつつ、電界効果型トランジスタの高速化および低消費電力化を両立させるために、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）トランジスタにバックゲート構造を持たせる方法がある。
また、例えば、非特許文献１には、ＳｉとＳｉＧｅの選択比の違いを利用することでバックゲート構造を持つ電界効果型トランジスタを製造する方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部が形成されたＳｉ層の表面にゲート絶縁膜を形成してから、リンドープされた多結晶シリコンを空洞部内に埋め込むことで、Ｓｉ層の上下を多結晶シリコンで挟み込み、ダブルゲート構造を形成する。
【非特許文献１】Ｓ．Ｈａｒｒｉｓｏｎ  ｅｔ  ａｌ，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．４４９−４５２，Ｄｅｃｅｍｂｅｒ（２００３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、非特許文献１に開示された方法では、上側のゲート電極はシリサイド化することができるが、下側のゲート電極はシリサイド化することができない。このため、上側のゲート電極は低抵抗化することができるが、下側のゲート電極は低抵抗化することができなくなり、動作速度を十分に高くすることができないという問題があった。また、下側のゲート電極のドーピングがｎチャンネル電界効果型トランジスタとｐチャンネル電界効果型トランジスタとで同じように行われるため、ｎチャンネル電界効果型トランジスタとｐチャンネル電界効果型トランジスタとで最適な閾値制御ができないという問題があった。例えば、リンがドーピングされた場合、ｐチャンネル電界効果型トランジスタでは、閾値が高くなり過ぎるという問題があった。
【０００４】
そこで、本発明の目的は、合金化されたバックゲート構造を持つ電界効果型トランジスタを実現することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、バックゲート電極を持つ電界効果型トランジスタが形成された半導体装置において、前記バックゲート電極は横方向に向かって合金化されていることを特徴とする。
これにより、バックゲート電極上に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、バックゲート電極を合金化することができる。このため、上側のゲート電極だけでなく、下側のゲート電極も低抵抗化すさることができ、動作速度を十分に高くすることが可能となるとともに、ｎチャンネル電界効果型トランジスタとｐチャンネル電界効果型トランジスタとで閾値を適切に設定することが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された第１ＢＯＸ層と、前記第１ＢＯＸ層上に形成され、横方向に向かって合金化されたバックゲート電極と、前記バックゲート電極上に形成された第２ＢＯＸ層と、前記第２ＢＯＸ層上に形成された半導体層と、前記半導体層に形成された電界効果型トランジスタとを備えることを特徴とする。
【０００７】
これにより、バックゲート電極上の半導体層に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、バックゲート電極を合金化することができる。このため、上側のゲート電極だけでなく、下側のゲート電極も低抵抗化すさることができ、動作速度を十分に高くすることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１ＢＯＸ層、第１半導体層、第２ＢＯＸ層および第２半導体層が順次積層された積層構造を半導体基板上に形成する工程と、前記第２半導体層上に絶縁層を形成する工程と、前記第１半導体層を露出させる開口部を前記絶縁層、前記第２ＢＯＸ層および前記第２半導体層に形成する工程と、前記開口部にて露出された前記第２半導体層の側壁を覆うサイドウォールを形成する工程と、前記開口部にて露出された前記第２半導体層の表面を覆う金属膜を形成する工程と、前記開口部を介して前記金属膜と前記第２半導体層とを反応させることにより、前記第２半導体層を横方向に向かって合金化させる工程と、未反応の金属膜を除去する工程とを備えることを特徴とする。
【０００９】
これにより、第１半導体層上の第２半導体層に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、第１半導体層を合金化することが可能となるとともに、第２半導体層の側壁をサイドウォールにて覆うことで、第２半導体層の合金反応を横方向に進めることなく、第１半導体層の合金反応を横方向に進めることができ、合金化されたバックゲート構造を持つ電界効果型トランジスタを形成することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１１】
図１（ａ）において、半導体基板１には、半導体基板１を水平方向に素子分離するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造３が形成され、ＳＴＩ構造３の周囲にはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造２が形成されている。そして、半導体基板１上には、ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層４、半導体層５、ＢＯＸ層６および半導体層７が順次積層されている。なお、半導体基板１および半導体層５、７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、半導体層５、７としては、単結晶半導体層の他、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。また、ＢＯＸ層４、半導体層５、ＢＯＸ層６および半導体層７が順次積層された積層構造を半導体基板１上に形成する方法としては、例えば、ＳＢＳＩ法を用いることができる。このＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ／Ｓｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層４、６を形成することができる。また、熱酸化の代わりにＣＶＤなどの方法で空洞部内を絶縁膜で埋め込んでも良い。
【００１２】
なお、ＢＯＸ層４の膜厚は、ＢＯＸ層６の膜厚よりも厚いことが好ましい。これにより、半導体層７をバックゲート電極として用いた場合においても、バックゲート電極と半導体基板１との結合容量を小さくしつつ、半導体層７に形成されるチャネル領域とバックゲート電極との結合容量を大きくすることができ、半導体層７に形成される電界効果型トランジスタの閾値制御を効率よく行うことができる。ここで、ＢＯＸ層４、半導体層５、ＢＯＸ層６および半導体層７の積層構造をＳＢＳＩ法にて形成することにより、ＢＯＸ層４、６の膜厚を容易に制御することが可能となり、ＢＯＸ層４の膜厚をＢＯＸ層６の膜厚よりも容易に厚くすることができる。
【００１３】
次に、図１（ｂ）に示すように、半導体層７の表面の熱酸化を行うことにより、半導体層７の表面にゲート絶縁膜を形成する。そして、ゲート絶縁膜が形成された半導体層７上にＣＶＤなどの方法にて多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層７上にゲート電極８を形成する。
【００１４】
次に、ゲート電極８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層７内にイオン注入することにより、ゲート電極８の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層７に形成する。そして、ＬＤＤ層が形成された半導体層７上にＣＶＤなどの方法にて絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極８の側壁にサイドウォール９を形成する。そして、ゲート電極８およびサイドウォール９をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層７内にイオン注入することにより、サイドウォール９の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１０ａ、１０ｂを半導体層７に形成する。
【００１５】
次に、スパッタリングなどの方法により、ソース／ドレイン層１０ａ、１０ｂが形成された半導体層７上に金属層を形成する。ここで、金属層は合金化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。そして、金属層が形成された半導体層７の熱処理を行い、金属層と半導体層７およびゲート電極８の合金反応を起こさせることにより、ソース／ドレイン層１０ａ、１０ｂおよびゲート電極８上に合金層１１ａ、１１ｂ、１１ｃをそれぞれ形成する。そして、ウェットエッチングを行うことにより、未反応の金属層を除去する。なお、合金層１１ａ、１１ｂ、１１ｃとしては、半導体層７がＳｉの場合、シリサイド、半導体層７がＧｅの場合、ゲルマノサイドを形成することができる。
【００１６】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、合金層１１ａ、１１ｂ、１１ｃ全体が覆われるようにして半導体基板１上に絶縁層１２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層１２、合金層１１ｂ、ドレイン層１０ｂおよびＢＯＸ層６をパターニングすることにより、半導体層５の表面の一部を露出させる開口部１３を形成する。なお、絶縁層１２の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【００１７】
次に、図１（ｄ）に示すように、ＣＶＤなどの方法により、半導体基板１上の全面に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、開口部１３にて露出された半導体層５の側壁が覆われるようにサイドウォール１４を形成する。なお、サイドウォール１４の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【００１８】
次に、図２（ａ）に示すように、スパッタリングなどの方法により、開口部１３にて露出された半導体層５上に金属層１５を形成する。ここで、金属層１５は合金化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。なお、金属層１５は、半導体層５が膜厚方向に全て合金化するとともに、半導体層５の横方向に合金化を進めるために十分な膜厚に設定する。
【００１９】
次に、図２（ｂ）に示すように、金属層１５が形成された半導体層５の熱処理を行い、金属層１５と半導体層５の合金反応を半導体層５の膜厚方向に進めるとともに、金属層１５と半導体層５の合金反応を半導体層５の横方向に進めることにより、ゲート電極８下に配置された合金層１６を半導体層５に形成する。そして、ウェットエッチングを行うことにより、未反応の金属層１５を除去する。なお、合金層１６としては、半導体層５がＳｉの場合、シリサイド、半導体層５がＧｅの場合、ゲルマノサイドを形成することができる。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、半導体基板１上の全面に層間絶縁層１７を堆積する。そして、層間絶縁層１７を介して合金層１１ａ、１１ｂおよび合金層１６にそれぞれ接続された配線層１８ａ〜１８ｃを層間絶縁層１７上に形成する。
【００２０】
これにより、半導体層５上の半導体層７に電界効果型トランジスタが形成されている場合においても、電界効果型トランジスタが妨げになることなく、半導体層５を合金化することが可能となるとともに、半導体層７の側壁をサイドウォール１４にて覆うことで、半導体層７の合金反応を横方向に進めることなく、半導体層５の合金反応を横方向に進めることができ、合金化されたバックゲート構造を持つ電界効果型トランジスタを形成することができる。このため、ゲート電極８だけでなく、ゲート電極８下のバックゲート電極も低抵抗化すさることができ、動作速度を十分に高くすることが可能となるとともに、バックゲート電極の仕事関数をミッドギャップ付近に位置させることができ、ｎチャンネル電界効果型トランジスタとｐチャンネル電界効果型トランジスタとで閾値を適切に設定することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２２】
１  半導体基板、２  ＬＯＣＯＳ構造、３  ＳＴＩ構造、４、６  ＢＯＸ層、５、７  半導体層、８  ゲート電極、９、１４  サイドウォール、１０ａ、１０ｂ  ソース／ドレイン層、１１ａ、１１ｂ、１１ｃ、１６  合金層、１２  絶縁膜、１３  開口部、１５  金属層、１７  層間絶縁層、１８ａ〜１８ｃ  配線層
【図１】
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【図２】
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