(57)【要約】【課題】多電源半導体集積回路において異電源間を跨ぐ信号のスルーやタイミングエラー発生を防止する最適な論理セル配置アルゴリズムを提供する。【解決手段】レイアウト設計において、異電源間を跨ぐインターフェイス信号の許容接続関係を定義する工程２０１と、各電源領域情報とセル接続情報を元に異電源間のインターフェイス信号を抽出し、異電源間のインターフェイス信号の接続関係が１対１になるように回路最適化を行う工程２０２と、論理セル配置工程２０３と、異電源間のインターフェイス信号の論理セルが正しい電源領域に配置されたかを検証する工程２０４と、配置合成工程２０５と、配線前のタイミング及びスルー確認工程２０６と、配置修正工程２０７と、配線工程２０８とを実施することで、論理情報だけでなく物理情報も考慮した異電源間の検証を可能にする。【選択図】図２
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【特許請求の範囲】
【請求項１】
多電源集積回路のレイアウト設計方法であって、異電源間のインターフェイス信号の許容接続関係を定義する工程と、各電源領域情報とセル接続情報を元に異電源間のインターフェイス信号を抽出する工程と、前記異電源間のインターフェイス信号の回路最適化工程と、論理セル配置工程と、前記異電源間のインターフェイス信号の論理セル配置検証工程と、配置合成工程と、配線前のタイミング及びスルー確認工程と、配線工程とを有するレイアウト設計方法。
【請求項２】
前記回路最適化工程は、異電源間のインターフェイス信号のファンアウト分割を行い、前記分割されたインターフェイス信号の送受信関係がそれぞれ１対１になるようにバッファを挿入する請求項１記載のレイアウト設計方法。
【請求項３】
前記論理セル配置工程は、前記異電源間のインターフェイス信号の回路最適化工程で処理されたネット情報に基づき、前記異電源間のインターフェイス信号の送受信に係る論理セルが近接配置されるように配置制約を与えて論理セル配置を行う請求項２記載のレイアウト設計方法。
【請求項４】
前記論理セル配置検証工程は、前記論理セル配置工程で処理された論理セル配置において前記異電源間のインターフェイス信号の送受信に係る論理セルが正しい電源領域に配置されたかを、ネット情報と電源領域定義情報とセル配置座標情報を用いて検証する請求項３記載のレイアウト設計方法。
【請求項５】
前記異電源間のインターフェイス信号の送受信に係る論理セルが正しい電源領域に配置されなかった場合に、前記ネット情報と電源領域定義情報とセル配置座標情報を用いて正しい電源領域に配置する修正を施す請求項４記載のレイアウト設計方法。
【請求項６】
前記異電源間のインターフェイス信号の許容接続関係の定義は、出力側と入力側にそれぞれ全ての電源系統を配した２次元テーブルで表現したものである請求項１記載のレイアウト設計方法。
【請求項７】
前記異電源領域は電源遮断領域と非電源遮断領域を含む請求項１から６のいずれかに記載のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多電源半導体集積回路において動作信頼性を向上させるレイアウト設計方法に関する。
【背景技術】
【０００２】
近年、半導体技術の飛躍的な進歩に伴い、半導体集積回路の大規模化、複雑化、高集積化が進んでいる。同時に、モバイルに関わる半導体集積回路においては低消費電力を実現することが重要であり、多くの技術が開発されてきた。
【０００３】
半導体集積回路の機能別に電源系統を分割し、電圧を制御・遮断することで回路の電力を低減するような多電源設計手法は低消費電力化には有効な手法である。多電源半導体集積回路の設計は単一電源半導体集積回路に比べて複雑であり、開発に多大な期間を要している。また、近年のシステムＬＳＩ設計においては、多電源半導体集積回路の動作信頼性を保障し、かつ開発期間を短縮するような設計手法が要求されている。
【０００４】
多電源設計技術の中でも特に非動作回路の電源が遮断される方式の半導体集積回路においては、電源遮断回路と動作回路が混在した場合に、待機電流によるトランジスタの劣化や電流リーク等による動作信頼性の低下を防止するために、一般に非電源遮断回路に対して遮断回路からの信号を固定するような機能を実装している（例えば、特許文献１参照）。
【０００５】
電源遮断される回路と非電源遮断回路が混在するような多電源半導体集積回路のレイアウト設計においては、電源系統が区別されるため電源系統別に論理だけでなく物理的にも領域を分割する必要がある。
【０００６】
レイアウト設計のスタンダードセル配置工程では、同一系統のスタンダードセルが異電源領域に配置されることを抑制するために、電源系統別に階層を分ける階層レイアウト手法が採用されている。しかしながら、階層レイアウト手法では工数や面積が増大するといった懸念があり、近年では多電源半導体集積回路を同一階層で設計する手法が必要とされている。
【０００７】
同一階層で設計する場合の問題として、前述した異電源領域へのスタンダードセルの配置混在の問題に加えて、配置合成やクロックツリー生成等の回路最適化全ての工程において、追加されるスタンダードセルが所望の電源領域に配置されていることを保証できない問題などがある。
【０００８】
論理回路として電源供給時や遮断時に正しい動作が保証できるかどうかは、機能検証シミュレーションによって確認することは可能である（例えば、特許文献２参照）。しかしながら、従来の技術は物理的な観点で電源供給や遮断時に正常動作可能かどうかを検証するには不十分である。例えば電源遮断領域に配置されるべきセルが非遮断領域に配置された場合には、遮断回路からの不定値信号の伝播により非遮断領域にあるトランジスタに電流リークが発生し、動作信頼性を悪化させる恐れがある。
【０００９】
現在、それらの物理的不具合を自動的に検出する方法は確立されていない。レイアウト設計工程後に機能検証シミュレーションを実施しても、物理的情報を含まないために問題の検出ができないことに加えて、機能検証で問題が発見できたとしてもレイアウト設計工程での回路修正が発生するため、設計の後戻り工数が大きい。
【特許文献１】特開２００３−２１８６８２号公報
【特許文献２】特開２００２−２５９４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
多電源半導体集積回路においては、電源遮断される回路と非電源遮断回路が混在するような場合に、従来の技術は物理的な観点で電源供給や遮断時に正常動作を保証するには不十分であるため、上述したように様々な問題を残している。
【００１１】
回路機能毎に論理合成をして１チップのネットリストとして組み上げるようなボトムアップの設計手法では、個々のブロック内で小さいファンアウトであっても１チップレベルでは多ファンアウトになってしまうような場合が多々発生する。通常は１チップの自動最適化によって多ファンアウト対策を実施する。
【００１２】
一方、異電源が混在するような半導体集積回路設計では機能別に電源を遮断するため、異電源領域を跨ぐ信号線の受け側にはリーク抑制する目的で信号を固定する電源遮断素子が実装される。しかしながら、異電源間の信号は前述したようにリークや不定伝播に対する物理的保証及び検証が自動的に行えないため、異電源間を跨ぐ信号については論理レベルで多ファンアウトになっていても最適化対象から除外される。
【００１３】
多ファンアウトに限らず、スルー（Ｓｌｅｗ）が発生するような場合であっても異電源間の信号は自動最適化の対象から除外されるため、後工程でスルーエラーが発生しタイミングエラーが残る可能性が生じる。エラーが残った場合には設計変更による修正工程で人手による修正を行うため工数や開発期間が増加する。
【００１４】
本発明の目的は、多電源半導体集積回路において異電源間を跨ぐ信号の最適な論理セル配置アルゴリズムを提供することである。また、後工程でのスルーエラーやタイミングエラーの発生を事前に抑制することが可能な異電源間インターフェース回路を提供することである。
【課題を解決するための手段】
【００１５】
本発明では上記課題を解決するために、第１のステップとして、異電源間を跨ぐような多ファンアウトの信号に対してスルーエラーの発生を予防し、リーク電流が発生することのないように、電源領域及びレベル固定素子を認識して駆動バッファを挿入する。
【００１６】
具体的に説明すると、論理モジュール単位で電源系統が分かれているようなネットリスト構造を有する半導体集積回路において、電源系統が異なるモジュール間のネットを抽出し、そのネットのファンアウトを抽出する。
【００１７】
ファンアウトが１でなかった場合には出力側のモジュールと入力側のモジュールを検出し、遮断モジュールから非遮断モジュールに接続されるような場合は遮断側に駆動バッファを挿入し、非遮断モジュールから遮断モジュールに接続されるような場合は遮断モジュールに駆動バッファを挿入するような入力と出力の関係を定義したテーブルを参照しながら自動的にバッファを挿入する。
【００１８】
第２のステップとして、バッファの挿入によって異電源間接続が１対１になるようにする。
【００１９】
第３のステップとして、対策されたネットに対して異電源間の信号を抽出し、そのネットに繋がるセルが自動配置工程で近接配置されるように対策する。具体的に説明すると、第１のステップで抽出された異電源間ネットをリストとして出力し、そのリストにあるネットに繋がる前後のセルを自動配置工程で近接配置するような制約を自動配置ツールに与える。
【００２０】
第４のステップとして、配置されたセルが正しい電源領域内にあるかどうかを検証する。具体的に説明すると、少なくとも２つ以上の電源領域及び１つの電源遮断領域と非電源遮断領域を有する半導体集積回路において、１つ目の電源領域をＡとし、もう一方の電源領域をＢとする。
【００２１】
電源領域Ａが遮断領域で電源領域Ｂが非遮断領域である場合は、電源領域Ａの座標を抽出し、第１のステップで検出された電源間をまたぐネットからネットに繋がる前後のセルを抽出し、ＡからＢへの信号である場合、第１のステップで定義したテーブルからＡとＢ内にあるセルそれぞれの関係を決定し、前段のセルの座標を抽出し、領域Ａの座標内にあるかどうかを検証する。
【００２２】
同様に後段のセルの座標を抽出し抽出した座標が領域Ｂ内にあり、かつ電流リークを抑制するような電源遮断素子が実装されているような半導体集積回路であれば、Ｂのセルが遮断素子であるかどうかも同時に検証する。
【００２３】
第５のステップとして、第４のステップの検証によりセルが正しい電源領域内に配置されていなかった場合は、ＤＥＦからスタンダードセルの座標情報を抽出し、電源領域内に収まるようにＤＥＦのスタンダードセル座標値を書き換える。第４のステップの検証によって違反している全てのセルについて同様の処理を繰り返し、修正されたＤＥＦを再度レイアウトツールに読み込ませることで違反しているセルを自動修正する。
【００２４】
上記手法は異電源領域が電源遮断領域と非電源遮断領域である場合のみならず、電源領域の電位が異なる場合の多電源集積回路においても、レベルシフタが指定の電源領域にあるかどうかの検証に適用することができる。
【発明の効果】
【００２５】
本発明のレイアウト設計方法を実施することで、多電源半導体集積回路において電源遮断や異電源電圧間で論理だけでなく物理情報も同時に考慮することができるため、異電源間を跨ぐ信号の論理セルの最適な配置アルゴリズムが容易に実現でき、その検証手法も提供されるため、不定信号伝播のリーク電流によるトランジスタ劣化を予防することができ、設計期間が短縮できるだけでなく信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
図１は多電源半導体集積回路のフロアプラン例を模式的に表現した図である。図１（ａ）において、ＡとＤは排他的に電源が常時供給される領域、ＢとＣは回路として機能が使用されない場合に電源が遮断される領域であり、それぞれが異電源領域となる。
【００２７】
図１（ａ）に示す電源領域１０１は矩形・非矩形の両方を定義可能であるとする。電源領域Ａに対して各コーナーの座標を抽出して矩形の集合として定義することにより、図１（ｂ）に示すように、各電源領域は容易に座標表現が可能となる。電源領域が確定した後に、電源領域情報を図１（ｃ）に示すようなファイルとして出力しておく。
【００２８】
図２は本発明の一実施の形態に係る多電源集積回路のレイアウト設計方法を示すフロー図である。図２において、ステップ２０１では異電源間での論理セル挿入方針テーブルを作成する。
【００２９】
図３の表はその一例であり、異電源領域を跨ぐ信号についてレベル固定素子あるいは駆動バッファやその他のゲートのいずれで信号を送受信するかを示している。表の縦軸は信号の出力側の電源領域を表現し、横軸は信号の受信側の電源領域を示している。
【００３０】
表中の丸印と三角印は出力側と入力側におけるレベル固定素子と駆動バッファの関係を示している。丸印は駆動バッファあるいは通常のゲートから信号を出力し、レベル固定素子で信号を受信する図５に示すようなケースを表現している。三角印はレベル固定素子から信号を出力し、バッファや通常ゲートで信号を受信する図４に示すようなケースを表現している。
【００３１】
ステップ２０２では異電源間を跨ぐ信号について出力側と入力側それぞれの論理セルの座標抽出を行い、図６に示すように異電源間を跨ぐ信号が多分岐している場合に、論理セルの配置を考慮して最良のインターフェース構成を実現するために、図８に示すフロー図により異電源間のインターフェイス信号のファンアウト分割を行う。
【００３２】
図８において、ネットリスト８０１と電源領域認識ファイル８０３により異電源間を跨ぐ信号の多ファンアウトの調査８０２を実施する。ファンアウトが１でないものに対しては指定電源領域バッファ挿入８０５で両側電源領域に駆動バッファを挿入する。この駆動バッファの挿入により異電源間の接続関係で１対１の回路構成を実現でき、異電源間のスルー改善が可能になる。
【００３３】
また、バッファが挿入された異電源間のネットに関しては、挿入対象ネットウエイト情報付加８０７でネットに対して配置ウエイトが付与される。ウエイト情報に基づく論理セル配置８０８によりこの対象ネットに接続された論理セルは互いに近接配置されることになる。
【００３４】
後の配置合成工程２０４において異電源間の信号を最適化対象から除外するが、上記処理により除外された信号は１対１の接続でかつセル自身も近接配置されるため、スルーによるタイミング違反を発生させる可能性がほとんどなく、異電源間を含めて１チップ全てのタイミング最適化処理を自動的に実施することができる。
【００３５】
ステップ２０３の論理セル配置後は、論理セルの配置座標とステップ２０１で作成した論理セル挿入方針テーブルを基に、ステップ２０４で正しい電源領域に論理セルが配置されているかどうかを判定する。図７はその検証方法を示すフロー図である。
【００３６】
図７において、セル構成情報を持っているネットリスト７０１と配置情報を持っているＤＥＦ７０２と電源領域認識ファイル７０４を基に、電源の接続情報の抽出７０３を実行し、異電源間接続関係表７０６により異電源信号間検証７０５で判定を行う。
【００３７】
判定の結果、想定する領域に配置されていない場合には配置修正リスト７０８を自動的に作成し、正しい電源領域座標内に配置されるように配置修正７０９を行い、全てのセルが正しい電源領域に論理セルが配置されると配置完了リスト７０７を出力する。その後、ステップ２０５以降は一般的なレイアウト設計の工程である。
【産業上の利用可能性】
【００３８】
本発明の多電源集積回路のレイアウト設計方法は、異電源間を跨ぐ信号に対する最適な論理セル構成と配置を実現することで、後工程でのスルーやタイミングエラーの発生を抑制し、レイアウト設計期間の短縮ならびに信頼性の向上を図ることができるため、半導体レイアウト設計手法として有用である 
【図面の簡単な説明】
【００３９】
【図１】多電源半導体集積回路のフロアプラン例を模式的に表現した図。
【図２】本発明の一実施の形態に係る多電源集積回路のレイアウト設計方法を示すフロー図。
【図３】本発明における異電源間の論理セル挿入方針テーブルの一例を示す図。
【図４】図３の表に示す三角印の関係を模式的に示す回路図。
【図５】図３の表に示す丸印の関係を模式的に示す回路図。
【図６】スルーエラーの発生を招く異電源間を跨ぐ信号の多分岐例を示す回路図。
【図７】電源領域への論理セル配置の検証アルゴリズムを示すフロー図。
【図８】異電源間を跨ぐ多分岐信号のスルー対策アルゴリズムを示すフロー図。
【符号の説明】
【００４０】
１０１  多電源集積回路のフロアプラン図
１０２〜１０７  電源領域の座標
１０８  電源領域定義ファイル
２０１  異電源間の論理セル挿入方針テーブル作成工程
２０２  異電源間のファンアウト分割工程
２０３  論理セル配置工程
２０４  論理セルの電源領域検証工程
２０５  配置合成工程
２０６  タイミング・スルー確認工程
２０７  配線工程
２０８  配置修正工程
４０１、５０１、６０１  論理セル
４０２、４０４、５０４、６０３  駆動バッファ
４０３、５０３、６０２  異電源間ネット
４０５、５０５、６０４  電源非遮断領域
４０６、５０６、６０５  電源遮断領域
５０２  電源遮断素子
７０１  ネットリスト
７０２  ＤＥＦ
７０３  前段・後段論理セル電源接続
７０４  電源領域定義ファイル
７０５  異電源信号間検証
７０６  異電源間接続関係表
７０７  配置完了リスト
７０８  配置修正リスト
７０９  配置修正
８０１  ネットリスト
８０２  異電源領域間信号ファンアウト調査
８０３  電源領域定義ファイル
８０４  ファンアウト数チェック
８０５  指定電源領域バッファ挿入
８０６  異電源領域接続関係表
８０７  挿入対象ネットへのウエイト情報付加
８０８  ウエイト情報に基づき論理セル配置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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