(57)【要約】      （修正有）【課題】微細パターンを歩留まりよくエッチングできる微細構造の製造方法を提供する。【解決手段】製造方法は、（ａ）被エッチング膜の上に、下層ハードマスク膜、上層ハードマスク膜を積層したエッチング対象物を準備し、（ｂ）エッチング対象物の上にレジストパターンを形成し、（ｃ）レジストパターンをマスクとして、上層ハードマスク膜をエッチングして上層ハードマスクを形成し、（ｄ）工程（ｃ）の後、レジストパターンを除去し、（ｅ）工程（ｄ）の後、上層ハードマスクをエッチングして細くし、（ｆ）工程（ｅ）の後、細くした上層ハードマスクをマスクとして下層ハードマスク膜をエッチングして下層ハードマスクを形成し、（ｇ）上層ハードマスク、下層ハードマスクをマスクとして、被エッチング膜をエッチングするにあたり、上層ハードマスク膜は下層ハードマスク膜よりもレジストパターンをマスクとしたエッチングが容易な膜を用いる。【選択図】  図１
2007081383.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）被エッチング膜の上に、下層ハードマスク膜、上層ハードマスク膜を積層したエッチング対象物を準備する工程と、
（ｂ）前記エッチング対象物の上にレジストパターンを形成する工程と、
（ｃ）前記レジストパターンをマスクとして、前記上層ハードマスク膜をエッチングして上層ハードマスクを形成する工程と、
（ｄ）前記工程（ｃ）の後、前記レジストパターンを除去する工程と、
（ｅ）前記工程（ｄ）の後、前記上層ハードマスクをエッチングして細くする工程と、
（ｆ）前記工程（ｅ）の後、細くした前記上層ハードマスクをマスクとして下層ハードマスク膜をエッチングして下層ハードマスクを形成する工程と、
（ｇ）前記上層ハードマスク、下層ハードマスクをマスクとして、前記被エッチング膜をエッチングする工程と、
を含む微細構造の製造方法。
【請求項２】
前記工程（ｂ）が、
（ｂ−１）レジストパターンの露光現像工程と、
（ｂ−２）レジストパターンのトリミング工程と、
を含む請求項１記載の微細構造の製造方法。
【請求項３】
前記工程（ｇ）が、同時に前記上層ハードマスクを除去する請求項１または２記載の微細構造の製造方法。
【請求項４】
前記エッチング対象物が、前記被エッチング膜の下にエッチストップ膜を有し、前記工程（ｇ）が前記エッチストップ膜をストッパとして前記被エッチング膜をエッチングし、
（ｈ）前記工程（ｇ）の後、残る前記上層ハードマスクをエッチングして除去する工程を含む請求項１または２記載の微細構造の製造方法。
【請求項５】
前記工程（ｅ）で細くした上層ハードマスクが１００ｎｍ以下の最小線幅を有する請求項１記載の微細構造の製造方法。
【請求項６】
前記微細構造が半導体装置の微細構造であり、前記被エッチング膜がゲート電極、または配線を構成する請求項１〜５のいずれか１項記載の微細構造の製造方法。
【請求項７】
前記被エッチング膜、上層ハードマスク膜が、シリコン膜、または高融点金属膜を含み、前記下層ハードマスク膜が無機絶縁物で形成された請求項６記載の微細構造の製造方法。
【請求項８】
前記被エッチング膜がシリコン膜を含み、前記上層ハードマスク膜がＳｉ１−ｘＧｅｘ（０＜ｘ≦１）膜を含む請求項６記載の微細構造の製造方法。
【請求項９】
前記工程（ｄ）、前記工程（ｅ）の少なくとも一方がＣＦ４，ＣＨｘＦｙ，ＣｘＦｙ，ＳＦ６，ＮＦ３の内の少なくとも１種であるフッ素を含むガスとＯ２を含むガスを混合したエッチングガスを用いて行われる請求項７または８記載の微細構造の製造方法。
【請求項１０】
前記エッチングガス中のフッ素を含むガスに対するＯ２を含むガスの比が１より大である請求項９記載の微細構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細構造の製造方法に関し、特に露光現像したレジストパターンの最小寸法より狭いパターンを形成する微細構造の製造方法に関する。
【背景技術】
【０００２】
現在の半導体装置の加工においては、リソグラフィにより形成されたレジストパターンをマスクとして、シリコン膜、酸化シリコン膜、窒化シリコン膜等の各種の被エッチング膜をリアクティブイオンエッチング（ＲＩＥ）によって加工する技術が一般的に使用されている。微細化のためにはホトリソグラフィの光源はＫｒＦエキシマレーザ（波長２４８ｎｍ）からＡｒＦエキシマレーザ（波長１９３ｎｍ）が用いられるようになっている。露光光源の波長に応じて、レジスト材料も変化する。
【０００３】
各ホトリソグラフィ技術においては、実現可能な最小寸法が存在する。最小寸法未満のパターン幅を実現するためにトリミングが行われる。例えば、ＭＯＳトランジスタのゲート電極やＤＲＡＭのビット線に幅１００ｎｍ以下の微細ラインパターンが要求される。これらの微細レジストパタ-ンは、当初のレジストパターンを等方的エッチングによって細め(トリミングし)、幅１００ｎｍ以下のレジストパターンを形成している。
【０００４】
特開２００４-３１９４４号公報は、２４８ｎｍ用のレジストを用いた従来技術として、ゲート電極用のポリシリコン膜の上に、酸化シリコン、窒化シリコン、酸化窒化シリコン等のハードマスク膜を形成し、その上に２４８ｎｍ用のレジストパターンを形成し、等方性エッチングによってレジストパターンのトリミングを行い、ハードマスク膜をエッチングし、残ったレジストパターンをアッシングで除去し、ハードマスク膜をマスクとしてポリシリコン膜をエッチングする技術を紹介している。露光波長が１９３ｎｍになると、レジストがあまり安定せず、パターンの線が粗い、エッジラフネスが増大する、トリミング後のレジスト膜厚が不十分になる、または高さを十分にするとパターン倒れが生じる等の問題を指摘している。
【０００５】
特開２００４-３１９４４号公報は、実施例として、１９３ｎｍの短波長に感光するが安定性に欠けるレジスト材料を主たる対象として、ハードマスク膜上にレジストパターンを形成した後、エッチングによってレジストパターンをハードマスク膜に転写し、レジストパターンとハードマスク膜とを同時にトリミングし、所望寸法のパターンとした後、対象膜をエッチングする方法を提案している。ハードマスク膜は、例えばシリコンリッチのシリコン窒化膜、シリコン酸化窒化膜、シリコン酸化膜の３層構造である。ハードマスク膜のエッチングの前にはトリミングは行わない。
【０００６】
特表２００４−５３０９２２号公報は、レジストパターンを露光現像した後、電子線ビームで表面層を改質して垂直方向のエッチレートと水平方向のエッチレートとを異ならせ、水平方向優先のエッチングでトリミングを行い、トリミング終了と同時に表面改質層も消滅させる方法を提案する。
【０００７】
特開２００５-４５２１４号公報は、レジストパターンを露光現像した後トリミングして所望幅のレジストパターンを得るプロセスにおいて、露光現像したレジストパターンの幅がパターン分布の粗密によって異なる場合、トリミング工程によってパターン幅の差を補償して、均一なパターン幅を実現する方法を提案している。
【０００８】
【特許文献１】特開２００４-３１９４４号公報
【特許文献２】特表２００４−５３０９２２号公報
【特許文献３】特開２００５-４５２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、微細パターンを歩留まりよくエッチングできる微細構造の製造方法を提供することである。
【００１０】
本発明の他の目的は、レジストパターンの利用を、レジストパターンの変形防止が容易な範囲に限定しつつ、幅の狭いパターンをエッチングできる微細パターンの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の１観点によれば、
（ａ）被エッチング膜の上に、下層ハードマスク膜、上層ハードマスク膜を積層したエッチング対象物を準備する工程と、
（ｂ）前記エッチング対象物の上にレジストパターンを形成する工程と、
（ｃ）前記レジストパターンをマスクとして、前記上層ハードマスク膜をエッチングして上層ハードマスクを形成する工程と、
（ｄ）前記工程（ｃ）の後、前記レジストパターンを除去する工程と、
（ｅ）前記工程（ｄ）の後、前記上層ハードマスクをエッチングして細くする工程と、
（ｆ）前記工程（ｅ）の後、細くした前記上層ハードマスクをマスクとして下層ハードマスク膜をエッチングして下層ハードマスクを形成する工程と、
（ｇ）前記上層ハードマスク、下層ハードマスクをマスクとして、前記被エッチング膜をエッチングする工程と、
を含む微細構造の製造方法
が提供される。
【発明の効果】
【００１２】
レジストパターンは、上層ハードマスクのエッチングにおけるマスクとして使用される。上層ハードマスクは、下層ハードマスクよりもレジストパターンをマスクとしたパターニングが容易であるので、レジストパターンを上層ハードマスクに制御性良く転写できる。上層ハードマスク膜をトリミングして目的とする微細パターンを形成する時には、パターン不良の原因となるレジストパターンは除去されているので、パターン欠陥の発生を防止できる。微細パターンを上層ハードマスクから下層ハードマスクに転写し、上層ハードマスク、下層ハードマスクをエッチングマスクとして被エッチング膜をエッチングするので微細パターンを歩留まりよく製造できる。
【発明を実施するための最良の形態】
【００１３】
まず、本発明者の予備考察を説明する。
【００１４】
被加工寸法が小さくなると、例えば１００ｎｍ以下になると、被加工膜のＲＩＥに必要なレジスト膜厚を確保した場合、レジストパターンの(高さ／幅)のアスペクト比が非常に大きくなり、ドライエッチング中のイオン衝撃による熱ストレス等によりレジストパターンが変形する現象が見られる。
【００１５】
たとえアスペクト比が小さくても、微細パターンにおいては、レジストパターン先端部等の尖った部分でエロ−ジョンが速い等の形状変化が生じ、断線等のパターン不良が生じやすくなってきている。
【００１６】
図３Ａ，３Ｂは、レジストパターンをマスクとしてポリシリコンのゲート電極層をＲＩＥ加工した時に生じた形状不良の例を示す。図３Ａにおいて、右端のパターンに異常が生じている。図３Ｂは、右端のパターンを拡大して示す。本来５０ｎｍ以下の幅を有するレジストパターンがＲＩＥの衝撃による熱ストレスや、反応性の高いハロゲンラジカル等によるダメージによって、途中で折れ曲がり、上方から見た時のパターン幅は大きく増加している。この形状変化に伴い、下方のポリシリコン膜のパターン幅は大幅に広くなってしまっている。微細パターンにおいては、この様にレジストパターンがＲＩＥの影響で変形しやすくなっている。
【００１７】
ハードマスク膜を用い、レジストパターンをハードマスク膜に転写し、ハードマスクをエッチングマスクとして被加工膜をエッチングすることにより、レジストパターンの高さを抑制することが考えられる。しかし、微細レジストパターンを形成すると、レジストパターンが変形しやすいことに対する解決にはならない。さらに、従来ハードマスクとしてよく用いられた酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、これらの積層等は、エッチングにポリシリコンよりも高エネルギの照射イオンを必要とし、微細なレジストパターンに与える影響は無視できない。レジストパターンに与える影響を抑制しつつ、ハードマスクを形成することが望ましい。
【００１８】
まず倒れや断線の起こりにくい幅で、レジストパターンをマスクとして上層ハードマスクを加工する。上層ハードマスクとしてはレジストパターンによるパターニングが容易な、整形性のよい材料を選択することが好ましい。レジストパターンを除去し、上層ハードマスクをトリミングする。上層ハードマスクが目的とする微細パターンを規定する段階ではレジストパターンは除去されているようにする。目的の微細パターンを規定する上層ハードマスクパターンを形成する時には、倒れや断線のパターン不良の原因となるレジストは存在しないので、この種の欠陥は防止することが可能となる。
【００１９】
特に上層ハードマスク膜として、ポリシリコンやアモルファスシリコン等のシリコン材料を用いると、レジストパターンをマスクとして、レジストの膜減りが少ないＨＢｒ等のハロゲン元素を含むガスを用いて、上層ハードマスク膜をドライエッチングすることができる。予備試験においては、５０ｎｍ程度の微細パターンまで欠陥なく加工することができた。レジストパターンの幅を上層ハードマスクエッチング前のレジストトリミングで小さくすることは、本発明において必須ではないが、続く上層ハードマスクのトリミングの量を抑制できることにつながるので、適宜組み合わせて実施しても構わない。
【００２０】
レジストパターンに大きなダメージを与えずにレジストパターンをマスクとして制御性良くエッチングできる材料は、ハードマスクとして適切な性質を有するとは限らない。被加工膜がシリコンである場合、シリコンのハードマスクのみを用いることはできない。そこで、ハードマスクを積層構造とする。
【００２１】
上層ハードマスク層をトリミングし、ＲＩＥに対する耐性の高い下層ハードマスク層に転写する。上層ハードマスク層、下層ハードマスク層をマスクとして用いて、被加工層をＲＩＥする。
【００２２】
図１Ａ〜１Ｈを参照して、第１の実施例を説明する。図１Ａ〜１Ｈは、微細構造の製造方法の主要工程を示す半導体基板の断面図である。例えば誘導結合プラズマ（inductively coupled plasma, ＩＣＰ）エッチャ−を用いて、一連のエッチング／トリミング工程を行う。なお、図２の表にプロセス条件の例をまとめて示す。
【００２３】
図１Ａに示すように、シリコン基板１１表面に厚さ１ｎｍ程度の酸化窒化シリコン膜２１を熱酸化、窒素導入等で形成し、ゲート絶縁膜を形成する。ゲート絶縁膜２１上に、ゲート電極を構成するポリシリコン膜２２を厚さ１０５ｎｍ熱ＣＶＤで堆積する。ポリシリコン膜２２が被エッチング膜となる。ポリシリコン膜２２の上に、下層ハードマスク膜として酸化シリコン膜２４を厚さ３０ｎｍ熱ＣＶＤで堆積し、さらに上層ハードマスク膜としてポリシリコン膜２５を厚さ１０５ｎｍ熱ＣＶＤで堆積する。上層ハードマスク膜２５の上に例えば厚さ７６ｎｍのＡｒＦリソグラフィ用の底面反射防止膜（ＢＡＲＣ）２８、例えば厚さ２００〜２５０ｎｍ程度のＡｒＦ用レジスト膜２９を塗布する。ＢＡＲＣ膜２８は、例えば感光性は有さないが、レジスト膜２９と類似の組成を有する有機膜である。
【００２４】
ＡｒＦエキシマレーザ光でレジスト膜を露光、現像して幅１５０ｎｍ以下、例えば幅８０ｎｍ〜１００ｎｍ程度のレジストパターン２９を形成する。なお、幅８０ｎｍの場合も、目的とする最終パターン幅よりかなり広い幅である。
【００２５】
レジストパターン２９をマスクとしてＢＡＲＣ膜２８をエッチングする。例えば、チャンバ内圧力５ｍｔｏｒｒ（６６５ｍＰａ）、高周波ソースパワー３３０Ｗ，ＲＦバイアスピーク電圧１００Ｖ、Ｈｅ／Ｏ２／ＳＯ２(流量６０／２０／７ｓｃｃｍ)の混合ガス等を用いて、１８．４秒エッチングすることにより、下地のシリコン表面が露出した。
【００２６】
図１Ｂに示すように、オーバーエッチングを行うことにより、レジストパターン２９とＢＡＲＣパターン２８の積層をトリミングする。ＢＡＲＣ膜２８をオーバーエッチングすると共に、レジストパターン２９とＢＡＲＣパターン２８の積層を例えば幅４０〜５０ｎｍ程度までトリミングする。例えば、下地のポリシリコン膜が露出するエッチング終点検出後、３０％のオーバーエッチングを行う。トリミングされたレジストパターン２９とＢＡＲＣパターン２８の積層で、ポリシリコン膜２５エッチング用のパターンが形成される。
【００２７】
さらにシリコン表面に形成されている可能性のある酸化膜を除去して清浄なシリコン表面を露出するためのブレークスルーとして、エッチングガスをＣＦ４(流量１００ｓｃｃｍ)に変え、１０秒の表面清浄化処理を行う。
【００２８】
図１Ｃに示すように、ＨＢｒを主成分として含むエッチングガスを用い、レジストパターン２９とＢＡＲＣパターン２８の積層をマスクとして、ポリシリコン膜２５をＲＩＥでエッチングし、レジストパターンをポリシリコンの上層ハードマスク膜２５に転写する。ＨＢｒを主成分として含むエッチングガスは、レジストパターンの膜減りが少ない。レジストパターンを高精度で上層ハードマスクに転写することができる。上層ハードマスクの側壁は垂直にできる。
【００２９】
例えば、メインエッチングとして、チャンバ内圧力８ｍｔｏｒｒ（１０６４ｍＰａ）、高周波ソースパワー５５０Ｗ，ＲＦバイアスピーク電圧１２５Ｖ，Ｃｌ２／ＨＢｒ／ＣＦ４(流量１５／１２０／１５ｓｃｃｍ)混合ガスを用いたＲＩＥを４５秒行い、オーバーエッチングとして圧力８０ｍｔｏｒｒ（１０６４０ｍＰａ）、高周波ソースパワー３８５Ｗ，ＲＦバイアスピーク電圧１４５Ｖ，ＨＢｒ／Ｏ２／Ｈｅ(流量１５０／５／１５０ｓｃｃｍ)混合ガスを用いたＲＩＥを４０秒行う。
【００３０】
図１Ｄに示すように、真空状態を維持したまま、エッチングガスをＯ２／ＣＦ４等に変更し、レジストパターン２９とＢＡＲＣパターン２８の積層をアッシングして除去する。Ｏ２ガスにＣＦ４ガスを添加することにより、レジストパターン２９とＢＡＲＣパターン２８の積層を除去すると共に、Ｓｉ由来の残渣も除去できる。
【００３１】
例えば、圧力１０ｍｔｏｒｒ（１３３０ｍＰａ）、高周波ソースパワー１０００Ｗ，ＲＦバイアスピーク電圧３０Ｖ，Ｏ２／ＣＦ４(流量１５０／５０ｓｃｃｍ)混合ガスを用いたアッシングを２０秒行う。
【００３２】
図１Ｅに示すように、Ｏ２／ＣＦ４ガス等をエッチングガスとし、ポリシリコンの上層ハードマスクパターン２５をトリミングする。トリミングされたハードマスクの幅は１００ｎｍ以下、例えば、幅１５〜２０ｎｍである。この幅が、目的とするパターン幅である。
【００３３】
例えば、チャンバ内圧力１０ｍｔｏｒｒ（１３３０ｍＰａ）、高周波ソースパワー１０００Ｗ，ＲＦバイアスピーク電圧２０Ｖ，Ｏ２／ＣＦ４(流量１００／１００ｓｃｃｍ)を４０秒行う。適切なエッチング（トリミング）レートでシリコンをエッチするため、Ｏ２に対するＣＦ４の比率を高めている。
【００３４】
図１Ｆに示すように、エッチングガスをＣＦ４等とし、上層ハードマスクパターンをマスクとして下層ハードマスクの酸化シリコン膜２４をＲＩＥする。酸化シリコンのハードマスクは従来からよく用いられたハードマスクであり、プロセスの安定性、信頼性も高い。
【００３５】
例えば、チャンバ内圧力５ｍｔｏｒｒ（６６５ｍＰａ）、高周波ソースパワー３３０Ｗ，ＲＦバイアスピーク電圧１００Ｖ、ＣＦ４ガス(流量１００ｓｃｃｍ)を用いたＲＩＥを２５秒行う。
【００３６】
図１Ｇに示すように、エッチングガスをＨＢｒ／Ｏ２等とし、被加工層のポリシリコン膜２２をＲＩＥする。ポリシリコン膜の上層ハードマスク２５もエッチングされる。上層ハードマスクのポリシリコン膜の厚さを被加工層のポリシリコン膜の厚さと等しく設定しているので、被加工層のエッチングが終了する前に、上層ハードマスクは消滅する。上層ハードマスク２５がエッチングされ切るまでは下層ハードマスク２４はその全厚さを維持する。
【００３７】
例えば、第１メインエッチングとして、チャンバ内圧力８ｍｔｏｒｒ（１０６４ｍＰａ）、高周波ソースパワー５５０Ｗ，ＲＦバイアスピーク電圧１２５Ｖ，Ｃｌ２／ＨＢｒ／ＣＦ４(流量１５／１２０／１５ｓｃｃｍ)混合ガスを用いたＲＩＥを２５秒行い、被加工層の主要部をエッチングする。被加工層の一部を残した状態で、ゲート絶縁膜に対するエッチング選択比を高めた第２メインエッチングに切り替える。例えば、チャンバ内圧力８ｍｔｏｒｒ（１０６４ｍＰａ）、高周波ソースパワー３８５Ｗ，ＲＦバイアスピーク電圧６５Ｖ，ＨＢｒ／Ｏ２(流量１８０／５ｓｃｃｍ)混合ガスを用いたエッチングを２０秒行う。エッチング終点検出後、エッチングの選択比をさらに高めたオーバーエッチングを行う。例えば、チャンバ内圧力８０ｍｔｏｒｒ（１０６４０ｍＰａ）、高周波ソースパワー３８５Ｗ，ＲＦバイアスピーク電圧１４５Ｖ，ＨＢｒ／Ｏ２／Ｈｅ(流量１５０／５／１５０ｓｃｃｍ)混合ガスを用いたオーバーエッチングを４０秒行う。
【００３８】
図１Ｈに示すように、被エッチング層であるポリシリコン膜２２の全厚さがエッチングされる前に上層ハードマスク２５のポリシリコン膜は消滅する。
【００３９】
図４は、第１の実施例に従って作成したポリシリコンのゲート電極を示すＳＥＭ写真である。パターン倒れや断線を生じることなく、幅１５〜２０ｎｍ程度のポリシリコンパターンが形成できている。
【００４０】
第１の実施例は、上層ハードマスク膜をポリシリコンで形成し、下層ハードマスク層は従来より常用されるハードマスク膜である無機絶縁膜で形成し、レジストパターンで上層ハードマスク膜をパターニングした後は、レジストパターンを除去し、上層ハードマスク膜のパターン幅を目的とする幅までトリミングする時にはレジストパターンがない状態にすることが大きな特徴である。上層ハードマスクと下層ハードマスクの積層をエッチングマスクとして、ポリシリコンの被エッチング膜をエッチングし、被エッチング膜のパターニングと同時に、上層ハードマスクを除去することも特徴である。
【００４１】
上層ハードマスクをエッチングした後、レジスト剥離前に、ウエハを大気中に出すと、側壁デポが大気中で酸化されたり、吸湿が生じたりする。微細なレジストパターンにストレスがかかり、パターン倒れなどが生じる可能性もある。上層ハードマスクエッチングからアッシングまでは真空雰囲気を維持することが好ましい。例えば、図１B〜１Ｄの工程を同一チャンバ内で行なう。マルチチャンバ処理装置であれば、同一チャンバ内であることは要しないが、搬送路も真空雰囲気としてチャンバ間の移動を行なうのが好ましい。
【００４２】
レジストパターンの剥離と上層ハードマスクのトリミングは、Ｏ２ガスとＣＦ４等のＦを含むガスとを混合したケミストリで行うのが好ましい。特にシリコン材料を用いた上層ハードマスクを用いる時は、上層ハードマスクのエッチング時にＳｉを含む副生成物が側壁にデポするので、Ｏ２ガスのアッシングのみでは残渣を完全に除去できず、ラインエッジラフネスの増大を招くこともある。Ｆを含む分子のラジカルを発生するガスを用い、残渣を除去することが好ましい。但し、ＨＦ等のウェット処理を行う場合は、別である。
【００４３】
Ｏ２ガスとＣＦ４等のＦを含むガスとの混合比の選択により、上層ハードマスクのトリミング時に下層ハードマスクを同時にエッチングすることもできる。より安価かつ制御性のよい加工が可能な場合もある。
【００４４】
レジスト剥離と上層ハードマスクのトリミングは基本的に同系統のプロセスで行うことができる。Ｏ２ガスとＣＦ４等のＦを含むガスとを混合したケミストリで行うことができる。Ｆの量を適正にすれば、速いレジストの剥離レート（アッシングレート）と残渣のない剥離後の状態、および上層ハードマスクの制御可能なトリミングレート（例えば１０ｎｍ／ｍｉｎ程度）を得ることもできる。Ｆの量を多くし過ぎると、シリコンのエッチングレートが上昇しすぎてしまう。アッシング時にＳｉがダメージを受けたり、形状の悪化やトリミングの制御性の悪化が生じ得る。Ｆを含むガスはＯ２より少なくすることが好ましい。
【００４５】
酸素流量が多い状態、即ち酸化力の強い状態で、シリコンをエッチングすると、シリコン表面は酸化され、酸化シリコンの表面をＦを含むガスでエッチングすることになる。このような場合、シリコンと酸化シリコンのエッチレートは見かけ上近くなる。ハードマスクのトリミングに適した低いエッチレートが得やすくなる。
【００４６】
上層ハードマスクのトリミング時には、下層ハードマスクに対する選択比は基本的には必須ではない。上層ハードマスクをトリミングしつつ、下層ハードマスクをエッチングしてもよい。上層ハードマスクのトリミングと下層ハードマスクのエッチングをほぼ同じエッチレートで行うことにより垂直なハードマスクの加工形状を得ることができる。
上層ハードマスク膜は被加工膜をエッチングする時に同時にエッチングして除去するか、被加工膜の加工後に除去することが好ましい。第１の実施例では、被エッチング膜と上層ハードマスク膜とが同じ厚さのポリシリコン膜であったので、被エッチング膜のエッチング時に基本的に上層ハードマスク膜も除去される。上層ハードマスク膜が厚かったり、エッチング特性が異なり、被エッチング膜をエッチングした後にも上層ハードマスク膜が残る場合には、被エッチング膜の加工後に、上層ハードマスク膜の除去を行なうことが好ましい。シリコンの場合のように、上層ハードマスク膜が導電性を有し、残すとショート等の原因になってしまう等の場合にも、除去すれば悪影響は与えない。無機絶縁膜の下層ハードマスク膜のみを残すと、従来ハードマスクプロセスとの整合性も高まる。
【００４７】
図５Ａ〜５Ｆを参照して、ＣＭＯＳ半導体装置の製造方法を説明する。
【００４８】
図５Ａに示すように、シリコン基板１にシャロートレンチアイソレーションＳＴＩで素子分離領域を形成し、ｐ型不純物、ｎ型不純物をレジストマスクに形成した開口を介してイオン注入し、ｎチャネルＭＯＳトランジスタ用ｐウェル２、ｐチャネルＭＯＳトランジスタ用ｎウェル３を形成する。シリコン表面上に酸化窒化シリコンのゲート絶縁膜４、ポリシリコン膜５を堆積する。図１Ａのゲート絶縁膜２1、ゲート電極層２２に対応する。
【００４９】
図５Ｂに示すように、ｐ-ＭＯＳ領域３をレジストマスク６で覆い、ｎ−ＭＯＳ領域上のポリシリコン膜５にｎ型不純物の燐Ｐを加速エネルギ１０ｋｅＶ、ドーズ量１×1０１５／ｃｍ２(以下１Ｅ１５のように表記する)でイオン注入する。
【００５０】
図５Ｃに示すように、ｎ-ＭＯＳ領域２をレジストマスク６で覆い、ｐ−ＭＯＳ領域上のポリシリコン膜５に中性不純物Ｇｅを加速エネルギ２０ｋｅＶ、ドーズ量１Ｅ１５でイオン注入し、ポリシリコン膜５をプリアモルファス化する。アモルファス化されたシリコン膜はＢの突き抜け防止に有効である。プリアモルファス化後、ｐ型不純物Ｂを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１５でイオン注入する。アモルファスシリコン膜はその後ポリシリコン膜に変換する。ここでイオン注入した不純物を活性化してもよい。
【００５１】
ポリシリコン膜５の上に酸化シリコンの下層ハードマスク膜、ポリシリコンの上層ハードマスク膜を形成し、図１Ａ〜１Ｈに示したプロセスを行い、所望ゲート長のゲート電極を形成する。
【００５２】
図５Ｄが、ゲート電極が形成された状態を示す。ポリシリコン膜５の上には下層ハードマスクとして用いた酸化シリコン膜７が残っている。
【００５３】
図５Ｅに示すように、ゲート電極とレジストパターンをマスクとして、ｎ−ＭＯＳ領域にｎ型不純物Ａｓをイオン注入しｎ型エクステンション３１を形成する。同様、ゲート電極とレジストパターンをマスクとして、ｐ−ＭＯＳ領域にｐ型不純物Ｂをイオン注入しｐ型エクステンション３２を形成する。さらに逆導電型不純物をイオン注入してポケットを形成してもよい。
【００５４】
酸化シリコン膜を例えば５８０℃の熱ＣＶＤで厚さ１００ｎｍ堆積し、ＲＩＥでエッチングしてゲート電極側壁上にのみサイドウォールスペーサ８として残す。下層ハードマスクとして用いた酸化シリコン膜７も除去する。さらに、ｎ−ＭＯＳ領域にｎ型不純物Ｐ，ｐ−ＭＯＳ領域にｐ型不純物Ｂをイオン注入し、活性化して、低抵抗のソース／ドレイン領域３３，３４を形成する。
【００５５】
図５Ｆに示すように、例えばコバルト膜をスパッタリングで堆積し、サリサイドプロセスにより、シリサイド層９を形成する。このようにして、ＣＭＯＳ半導体装置１０が形成される。
【００５６】
第１の実施例においては、酸化窒化シリコンのゲート絶縁膜上に、被加工層であるポリシリコンのゲート電極層、下層ハードマスク膜である酸化シリコン膜、上層ハードマスク膜であるポリシリコン膜、を積層した。ゲート絶縁膜、ゲート電極、下層ハードマスク膜、上層ハードマスク膜の材料はこれらに限定されない。上層ハードマスク膜は、下層ハードマスク膜に比べて、レジストパターンをマスクとしてエッチングにおけるエッチング選択比が高い材料とする。また、被加工層はゲート電極でなく配線であってもよい。
上述の第１の実施例においては、図１Ｃの工程で、限られた厚さのレジストパターンをマスクとしてエッチングできる上層ハードマスク膜２５としてポリシリコン膜を用いた。図１Ｇの工程においては、被加工層２２のポリシリコン膜をエッチングすると共に、上層ハードマスク２５をエッチングして除去する。図１Ｅの上層ハードマスク２５トリミング工程、図１Ｆの下層ハードマスク２４エッチング工程で上層ハードマスクの高さは減少するが、安全のため上層ハードマスク２５を被加工層２２と同じ厚さとして、被加工層２２のエッチング終了時点では上層ハードマスク２５が確実に除去されるようにしている。上層ハードマスク膜２５として、ポリシリコンの代わりにポリシリコンゲルマニウムないしポリゲルマニウム（併せてポリＳｉ１−ｘＧｅｘ（０＜ｘ≦１）と表記する）を用いることもできる。
図８は、ＨＢｒ／Ｏ２エッチングガスを用いたときの、ポリＳｉ１−ｘＧｅｘのエッチレートを、Ｇｅ組成ｘに対して示すグラフである。縦軸がエッチレートを単位ｎｍ／ｍｉｎで示し、横軸がＧｅ組成ｘを示す。ｘ＝０．１は、Ｇｅが１０％含まれることを示す。Ｇｅ組成ｘを０から０．２，０．３，０．５と増加していくと、エッチレートは次第に増加し、ｘ＝０．５ではｘ＝０のエッチレートの約２倍になっている。横軸の値が０から０．５までのデータを示したが、ポリＳｉ１−ｘＧｅｘは０≦ｘ≦１で可能である。図８は、ＨＢｒ／Ｏ２をエッチングガスとした場合であるが、ＨＢｒ、Ｃｌ２，ＣＦ４，ＳＦ６等の、Ｓｉやシリサイド、金属膜などの導電層をエッチングする際に通常使用されるハロゲン含有ガス、及びそれらの混合ガスに対しても、Ｇｅ含有率が上がると共にエッチレートが高くなるという傾向は、程度の差はあっても変わらない。また、Ｏ２，Ｎ２などの添加ガスを加えてもこの傾向は変わらない。ポリＳｉ１−ｘＧｅｘのエッチレートがポリシリコンのエッチレートより高いのは一般的な事実である。より具体的には、ＨＢｒ／Ｏ２の他、ＨＢｒ／Ｃｌ２，ＨＢｒ／Ｃｌ２／ＣＦ４，ＳＦ６／Ｎ２等のエッチングガスが被加工層のエッチングに使用できる。少量のＯ２を添加してもかまわない。
上層ハードマスク２５をポリＳｉ１−ｘＧｅｘで作成すると、ポリシリコンよりもエッチレートが速くなる。例えば、エッチレートが２倍であれば、ポリＳｉ１−ｘＧｅｘの上層ハードマスクの厚さは２倍にすることができる。限られた厚さのレジストパターンを用いて２倍の厚さのポリＳｉ１−ｘＧｅｘの上層ハードマスクをエッチングでき、ポリシリコンの被加工層２２のエッチングと共に、確実に除去できることになる。上層ハードマスク２５の厚さを増加させると、図１Ｆに示す下層ハードマスク２４のエッチングをより安全、確実に行うことができる。上層ハードマスクのトリミングレートを速くすることもできる。
以下、上層ハードマスクをポリＳｉ１−ｘＧｅｘ（０＜ｘ≦１）で形成する第１の実施例の変形例を、第１の実施例と異なる点を主に説明する。
図９Ａ〜９Ｈは、第１の実施例の変形例による微細構造の製造方法の主要工程を示す半導体基板の断面図である。図９Ａ〜９Ｈは、図１Ａ〜１Ｈ二対応する工程を示す。
図９Ａに示すように、下層ハードマスク膜２４の上にポリＳｉ１−ｘＧｅｘの上層ハードマスク膜２５ｘを、例えばＳｉソースとしてシラン、Ｇｅソースとしてゲルマンを用いた、熱ＣＶＤで堆積する。上層ハードマスク２５ｘの厚さは、変形などを生じにくい高さのレジストパターンをマスクとして確実にエッチングできる厚さであり、第１に実施例のポリシリコン上層ハードマスク２５よりも厚くする。その他の点は第１の実施例同様である。
図９Ｂに示すレジストパターニング、トリミング工程は、第１の実施例の図１Ｂの工程と同様である。
【００５７】
図９Ｃに示すように、レジストパターン２９をマスクとしてポリＳｉ１−ｘＧｅｘの上層ハードマスク膜２５ｘをエッチングする。上層ハードマスク膜をポリＳｉで形成したときと比べ、エッチレートは高くなるので、上層ハードマスク膜２５ｘを厚くしてもエッチング時間は長くしなくてよい。
【００５８】
図９Ｄのアッシング工程は、第１の実施例の図１Ｄのアッシング工程と同様である。
【００５９】
図９Ｅに示すように、ポリＳｉ１−ｘＧｅｘの上層ハードマスク２５ｘをトリミングする。上層ハードマスクをポリＳｉで形成したときと比べ、トリミングレートは速くすることができる。勿論、ガス組成を調整して適度のエッチングレートを選ぶことができる。
【００６０】
図９Ｆに示すように、厚い上層ハードマスク２５ｘをマスクとして下層ハードマスク膜２４のエッチングを行う。上層ハードマスクが厚いので、マスクの目減りの影響を少なくすることができる。
図９Ｇ、９Ｈに示すように、被加工層のポリシリコン膜２２をエッチングすると共に、上層ハードマスク２５ｘを除去する。上層ハードマスク２５ｘのエッチレートが高いので、上層ハードマスク２５ｘを確実に除去できる。
【００６１】
図６Ａ〜６Ｄは、第２の実施例による微細構造の製造方法を示す半導体基板の断面図である。
【００６２】
図６Ａに示すように、シリコン基板の表面に厚さ５ｎｍのＨｆＳｉＯＮ膜でゲート絶縁膜２１を形成し、その上に厚さ１０ｎｍのＴｉＮ層２２ａ、その上に厚さ７０ｎｍのＷ層をＣＶＤまたはスパッタリング（ＰＶＤ）で形成してゲート電極層を形成する。
【００６３】
ＨｆＳｉＯＮ膜２１は、例えば、シリコン基板の表面を熱酸化し、その上にＨｆＯＮ膜をＣＶＤで成長することにより形成する。熱酸化の後窒素を導入してもよい。ＨｆＳｉＯＮ膜をＣＶＤで成長してもよい。酸化シリコンより誘電率の高い材料を用いることにより、酸化シリコン換算膜厚を低く維持したまま、ゲート絶縁膜の物理的厚さを厚くし、リーク電流を抑制することができる。酸化シリコンより誘電率の高い材料としてＺｒＯ２，ＨｆＯ２，Ａｌ２Ｏ３，ＡｌＨｆＳｉＯＮ，Ｔａ２Ｏ５および、それらにＮやＳｉを導入したもの等の材料を用いることもできる。
【００６４】
Ｗ層２２ｂは、ゲート電極の主要部を構成する。Ｗの他、Ｔａ，Ｍｏ等他の高融点金属、他の金属例えばＺｒ，Ａｌ，Ｔｉ，Ｎｉ等を用いることもできる。ＴｉＮ層２１ａは、ゲート電極の仕事関数を決定するゲートメタル材料である。目標とする仕事関数に応じて、ＴａＮ，ＴａＳｉＮ、ＷＮ、Ｒｕ等他の材料を用いることもできる。
【００６５】
ゲート電極層の上に、下層ハードマスク膜として厚さ５０ｎｍのＳｉＮ膜２４、上層ハードマスク膜として圧さ１０５ｎｍのポリシリコン膜２５を熱ＣＶＤ等で形成する。ゲート絶縁膜、ゲート電極層、下層ハードマスク膜の材料が第１の実施例と異なる。ＢＡＲＣ膜２８、レジスト膜２９は、第１の実施例同様に形成する。レジストパターンの形成から上層ハードマスク膜のエッチング、トリミングまでは第１の実施例同様の工程で行うことができる。
【００６６】
図６Ｂは、ＳｉＮの下層ハードマスク膜のエッチング工程を示す。ＣＦ４ガス等をエッチングガスとして、ＳｉＮ下層ハードマスク膜のＲＩＥを行う。ポリシリコンの上層ハードマスク、ＳｉＮの下層ハードマスクの積層で、被加工膜をエッチングするためのハードマスクが形成される。
【００６７】
図６Ｃに示すように、ＳＦ６／Ｎ２混合ガス等を用いて、Ｗ層２２ｂのＲＩＥを行う。ポリシリコンの上層ハードマスク２５は、このエッチングで消滅するようにする。ＳＦ６ガスのかわりにＮＦ３ガスを用いることもできる。
【００６８】
図６Ｄに示すように、ＴｉＮ層２２ａは、例えばＣｌ２／ＢＣｌ３／ＣＨＦ３の混合ガス等でエッチングする。ＨｆＳｉＯＮのゲート絶縁膜２１をエッチストッパとして利用することができる。なお、上層ハードマスクが残っていたとしても、ゲート絶縁膜が露出した状態で、ＨＢｒ／Ｏ２混合ガス等を用いてシリコンの上層ハードマスクを除去することもできる。
【００６９】
第２の実施例では、上層ハードマスク膜はＳｉ，ゲート電極の主要部はＷで形成した。上層ハードマスク膜としてＷ膜を用いてもよい。上層ハードマスク膜と被エッチング膜が同一材料となり、エッチング条件によらず同時にエッチングできる。第１、第２の実施例において、ゲート電極エッチング時のエッチストッパはゲート絶縁膜であった。エッチストッパを他の膜で構成することもできる。
【００７０】
図７Ａ〜７Ｄは、第３の実施例による微細構造の製造方法の主要工程を示す半導体基板の断面図である。
【００７１】
図７Ａに示すように、ゲート電極層として、厚さ５ｎｍのＴａＮ層２２ａの上に厚さ１００ｎｍのポリシリコン膜２２ｂを形成する。ＴａＮ層はスパッタリング（リアクティブスパッタリング）で堆積する。その他の積層構成は第１の実施例と同様である。
【００７２】
図７Ｂは、図１Ｆに対応する、ハードマスクを形成した状態を示す。上層ゲート電極層２２ｂのシリコン表面が露出している。
【００７３】
図７Ｃは、図１Ｇ同様のＨＢｒ／Ｏ２混合ガスによるエッチングでポリシリコンゲート電極層２２Ｂをエッチングした状態を示す。下層ゲート電極層２２ａのＴａＮ層がエッチストッパとして機能する。なお、上層ハードマスクのポリシリコンが残っていても、この段階でオーバーエッチングすることで除去することができる。
【００７４】
図７Ｄは、ＢＣｌ３ガス等を用いて下層ゲート電極層２２ａをエッチングした状態を示す。
【００７５】
なお、ハードマスクを単層構造とし、被エッチング膜の上にハードマスク膜を積層し、レジストパターンをマスクとしてハードマスク膜をエッチングし、パターン化したハードマスク膜をマスクとして被エッチング膜をエッチングする方法において、レジストマスクをトリミングして細くし、その後ハードマスク膜のエッチングを行い、レジストパターンを除去した後ハードマスク膜のパターンをトリミングして細くし、補足したハードマスク膜のパターンをマスクとして被エッチング膜をエッチングすることも可能である。図１Ａ〜１Ｈにおいて、ハードマスク膜２４，２５を合体したものに相当する。トリミングを２段階にすることにより、微細化を容易にする。
【００７６】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えばシリコンの被エッチング膜のエッチングをＨＢｒを含むガスで行なったが、Ｃｌ２，ＨＢｒ，Ｂｒ２，ＨＩ，ＨＣｌ、ＢＣｌ３の内の１種以上を含むガスで行なうこともできる。その他、種々の変更、置換、改良、組合せ等が可能なことは、当業者にとって自明であろう。
【００７７】
以下、本発明の特徴を付記する。
（付記１）
（ａ）被エッチング膜の上に、下層ハードマスク膜、上層ハードマスク膜を積層したエッチング対象物を準備する工程と、
（ｂ）前記エッチング対象物の上にレジストパターンを形成する工程と、
（ｃ）前記レジストパターンをマスクとして、前記上層ハードマスク膜をエッチングして上層ハードマスクを形成する工程と、
（ｄ）前記工程（ｃ）の後、前記レジストパターンを除去する工程と、
（ｅ）前記工程（ｄ）の後、前記上層ハードマスクをエッチングして細くする工程と、
（ｆ）前記工程（ｅ）の後、細くした前記上層ハードマスクをマスクとして下層ハードマスク膜をエッチングして下層ハードマスクを形成する工程と、
（ｇ）前記上層ハードマスク、下層ハードマスクをマスクとして、前記被エッチング膜をエッチングする工程と、
を含み、前記上層ハードマスク膜は前記下層ハードマスク膜よりも前記レジストパターンをマスクとしたエッチングが容易である微細構造の製造方法。
（付記２）
前記レジストパターンが、ＡｒＦ用レジスト膜とその下の反射防止膜を含む付記１記載の微細構造の製造方法。
（付記３）
前記上層ハードマスクは、前記下層ハードマスクと比べ、レジストパターンをマスクとしたエッチング選択比がより高い付記１記載の微細構造の製造方法。
（付記４）
前記工程（ｂ）が、
（ｂ−１）レジストパターンの露光現像工程と、
（ｂ−２）レジストパターンのトリミング工程と、
を含む付記１記載の微細構造の製造方法。
（付記５）
前記工程（ｇ）が、同時に前記上層ハードマスクを除去する付記１記載の微細構造の製造方法。
（付記６）
前記被エッチング膜及び前記上層ハードマスク膜が共にポリＳｉで形成され、前記上層ハードマスク膜が前記被エッチング膜より薄い付記４記載の
微細構造の製造方法。
（付記７）
前記エッチング対象物が、前記被エッチング膜の下にエッチストップ膜を有し、前記工程（ｇ）が前記エッチストップ膜をストッパとして前記被エッチング膜をエッチングし、
（ｈ）前記工程（ｇ）の後、残る前記上層ハードマスクをエッチングして除去する工程を含む付記１記載の微細構造の製造方法。
（付記８）
前記工程（ｂ）のレジストパターンが１５０ｎｍ以下の最小線幅を有する付記１記載の微細構造の製造方法。
（付記９）
前記工程（ｅ）で細くした上層ハードマスクが１００ｎｍ以下の最小線幅を有する付記８記載の微細構造の製造方法。
（付記１０）
前記微細構造が半導体装置の微細構造であり、前記被エッチング膜がゲート電極、または配線を構成する付記１記載の微細構造の製造方法。
（付記１１）
前記被エッチング膜、上層ハードマスク膜が、シリコン膜、または高融点金属膜を含み、前記下層ハードマスク膜が無機絶縁物で形成された付記１０記載の微細構造の製造方法。
（付記１２）
前記被エッチング膜がシリコン膜を含み、前記上層ハードマスク膜がＳｉ１−ｘＧｅｘ（０＜ｘ≦１）膜を含む付記１０記載の微細構造の製造方法。
（付記１３）
前記上層ハードマスク膜が、前記被エッチング膜より厚い付記１２記載の微細構造の製造方法。
（付記１４）
前記工程（ｄ）、前記工程（ｅ）の少なくとも一方がＣＦ４，ＣＨｘＦｙ，ＣｘＦｙ，ＳＦ６，ＮＦ３の内の少なくとも１種であるフッ素を含むガスとＯ２を含むガスを混合したエッチングガスを用いて行われる付記１１記載の微細構造の製造方法。
（付記１５）
前記エッチングガス中のフッ素を含むガスに対するＯ２を含むガスの比が１より大である付記１４記載の微細構造の製造方法。
（付記１６）
前記工程（ｇ）のエッチングが、Ｃｌ２，ＨＢｒ，Ｂｒ２，ＨＩ，ＨＣｌ，ＢＣｌ３の内の１種以上を含むエッチングガスを用いて行われる付記１１記載の微細構造の製造方法。
（付記１７）
（ａ）被エッチング膜の上に、ハードマスク膜を積層したエッチング対象物を準備する工程と、
（ｂ）前記エッチング対象物の上にレジストパターンを形成する工程と、
（ｃ）前記レジストパターンをトリミングする工程と、
（ｄ）トリミングした前記レジストパターンをマスクとして前記ハードマスク膜をエッチングする工程と、
（ｅ）前記工程（ｄ）の後、前記レジストパターンを除去する工程と、
（ｆ）前記工程（ｅ）の後、前記ハードマスクをエッチングして細くする工程と、
（ｇ）前記工程（ｆ）の後、細くした前記ハードマスクをマスクとして、前記被エッチング膜をエッチングする工程と、
を含む微細構造の製造方法。
【図面の簡単な説明】
【００７８】
【図１】図１Ａ〜１Ｈは、第１の実施例による微細構造の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２は、第１の実施例の各工程の条件をまとめて示す表である。
【図３】図３Ａ，３Ｂは、従来技術に従って作成したサンプルのポリシリコンのゲート電極を示すＳＥＭ写真である。
【図４】図４は、第１の実施例に従って作成したサンプルのポリシリコンのゲート電極を示すＳＥＭ写真である。
【図５】図５Ａ〜５Ｆは、第１の実施例を応用してＣＭＯＳ半導体装置を製造する方法を示す半導体基板の断面図である。
【図６】図６Ａ〜６Ｄは、第２の実施例による微細構造の製造方法を示す半導体基板の断面図である。
【図７】図７Ａ〜７Ｄは、第３の実施例による微細構造の製造方法の主要工程を示す半導体基板の断面図である。
【図８】図８は、ポリＳｉ１−ｘＧｅｘのエッチレートを、Ｇｅ組成ｘに対して示すグラフである。
【図９】図９Ａ〜９Ｈは、第１の実施例の変形例による微細構造の製造方法の主要工程を示す半導体基板の断面図である。
【符号の説明】
【００７９】
１、１１    シリコン基板、
４、２１    ゲート絶縁膜、
５、２２    ゲート電極層、
２４    下層ハードマスク膜、
２５    上層ハードマスク膜、
２８    ＢＡＲＣ膜、
２９    レジスト膜、
２    ｐウェル、
３    ｎウェル、
６    レジストパターン、
８    サイドウォールスペーサ、
９    シリサイド層、
１０    ＣＭＯＳ半導体装置、
３１，３２    エクステンション、
３３，３４    ソース／ドレイン領域、
ＳＴＩ    シャロートレンチアイソレーション。
【図１】
2007081383.tif 000003
【図２】
2007081383.tif 000004
【図５】
2007081383.tif 000005
【図６】
2007081383.tif 000006
【図７】
2007081383.tif 000007
【図８】
2007081383.tif 000008
【図９】
2007081383.tif 000009
【図３】
2007081383.tif 000010
【図４】
2007081383.tif 000011