(57)【要約】      （修正有）【課題】デュアルポートメモリのクロック周波数と実質的に同一のレートでDPM内のデータを更新する。【解決手段】第１ポートが、第１クロックにおいて更新要素の入力に接続された出力として利用され、第２ポートが、第２クロックにおいて更新要素の出力に接続された入力として利用され、次のアドレスが、第２クロックにおいて第１ポートを介してアクセスされる更新要素と、第１クロックにおいてパラメータ値を受信するべくＡＤＣの出力に接続された第１入力と、第２クロックにおいて次の受信パラメータ値を受信する第２入力と、マッチ信号を供給する出力と、を具備する比較器であって、マッチ信号を利用して、第１ポートが、第２クロックにおいて入力として使用されることを可能にし、第１クロックにおいて更新要素によって更新されたデータが、第２ポートではなく、第１ポートに供給され、第２クロックにおいて更新要素の入力に正しく供給される。【選択図】  図１
2007018501.tif 000002
【特許請求の範囲】
【請求項１】
デュアルポートメモリのクロック周波数と実質的に同一のデータサンプリングレートで前記デュアルポートメモリ内のデータを更新する装置において、
（ａ）それぞれがパラメータ値を具備しているデータサンプルのストリームを有する入力信号を受信する入力と、
（ｂ）それぞれの異なるパラメータ値に関係するデータを保存するデュアルポートメモリであって、それぞれのパラメータ値を受信する入力と、前記受信したパラメータ値に対応する前記メモリ内のアドレスから前記保存されているデータを供給する出力と、を有するデュアルポートメモリと、
（ｃ）前記保存されているデータを受信し、この保存されているデータを更新し、前記受信パラメータ値に対応する前記アドレス内に書き戻すべく前記更新済みのデータを前記デュアルポートメモリの入力に接続された出力に供給するように、前記メモリの前記出力に接続された入力を具備する更新要素であって、前記デュアルポートメモリの第１ポートが、前記デュアルポートメモリの第１クロックサイクルにおいて前記更新要素の前記入力に接続された前記デュアルポートメモリの前記出力として利用され、前記デュアルポートメモリの第２ポートが、第２クロックサイクルにおいて前記更新要素の前記出力に接続された前記デュアルポートメモリの前記入力として通常利用され、前記次のアドレスが、前記第２クロックサイクルにおいて前記第１ポートを介してアクセスされる、更新要素と、
（ｄ）前記デュアルポートメモリの前記第１クロックサイクルにおいて前記パラメータ値を受信するべく前記ＡＤＣの前記出力に接続された第１入力と、第２クロックサイクルにおいて次の受信パラメータ値を受信する第２入力と、前記受信パラメータ値が前記次の受信パラメータ値と同一であるかどうかに関するマッチ信号を供給する出力と、を具備する比較器であって、前記比較器の出力は、前記デュアルポートメモリに接続されており、前記マッチ信号を利用して、前記デュアルポートメモリの前記第１ポートが、前記第２クロックサイクルにおいて前記入力として使用されることを可能にし、この結果、前記第１クロックサイクルにおいて前記更新要素によって更新された前記データが、前記第２ポートではなく、前記第１ポートに供給され、この結果、前記第２クロックサイクルにおいて前記更新要素の前記入力に正しく供給される、比較器と、
を有することを特徴とする装置。
【請求項２】
前記デュアルポートメモリは、単一のバンクを有しており、これを利用して、第１の所定期間において、前記更新済みのデータを保存し、且つ、第２の所定期間において、以前の第１の所定期間においてその中に保存された前記更新済みのデータを読み取ることを特徴とする請求項１記載の装置。
【請求項３】
前記第２の所定期間において前記デュアルポートメモリから読み取られた前記更新済みのデータを保存するための更なるメモリを更に有することを特徴とする請求項２に記載の装置。
【請求項４】
前記第２の所定期間において、データが前記デュアルポートメモリから読み取られた場合に、前記データがゼロに設定されることを特徴とする請求項３に記載の装置。
【請求項５】
前記デュアルポートメモリ内に保存された前記データは、それぞれの受信パラメータ値の発生頻度カウントを有しており、前記更新要素は、その頻度カウントに対応する前記パラメータ値が受信されるたびに、前記保存されている頻度カウントを増分する加算器を有していることを特徴とする請求項１〜４のいずれかに記載の装置。
【請求項６】
前記入力信号を受信する入力と、出力と、を具備するアナログ／デジタルコンバータを更に有し、前記アナログ／デジタルコンバータは、サンプリングポイントにおいて前記入力信号をサンプリングして前記データサンプルのストリームを供給し、それぞれのパラメータ値は、それぞれのサンプリングポイントにおける前記入力信号の望ましいパラメータに対応していることを特徴とする請求項１〜５のいずれかに記載の装置。
【請求項７】
それぞれが、関連付けられた加算器を具備する複数のデュアルポートメモリを有し、前記メモリを使用することにより、異なるパラメータ値の範囲内の受信パラメータ値の発生頻度カウントを保存することを特徴とする請求項６に記載の装置。
【請求項８】
前記パラメータ値を受信するべく前記アナログ／デジタルコンバータの前記出力に接続された入力と、それぞれが前記複数のメモリの中の１つに接続された複数の出力と、を具備するマルチプレクサを更に有し、前記マルチプレクサは、前記受信パラメータ値が属するパラメータ値の範囲に基づいて、前記受信パラメータ値を前記出力の中の１つに伝達することを特徴とする請求項７に記載の装置。
【請求項９】
前記メモリは、前記アナログ／デジタルコンバータから受信したデータワードのビット長よりも短いビット長のデータワードを受領し、前記マルチプレクサは、前記アナログ／デジタルコンバータから受信した前記パラメータ値のデータワード内に存在する最上位データビットに基づいて、前記アナログ／デジタルコンバータから受信された低減された長さのそれぞれのパラメータ値のデータワードを前記複数の出力の中の１つに伝達することを特徴とする請求項８に記載の装置。
【請求項１０】
前記望ましいパラメータはパワーであることを特徴とする請求項１〜９のいずれかに記載の装置。
【請求項１１】
前記入力信号は、高周波（ＲＦ）信号であるか、又はこのパワーエンベロープであることを特徴とする請求項１〜１０のいずれかに記載の装置。
【請求項１２】
デュアルポートメモリのクロック周波数と実質的に同一のデータサンプリングレートで前記デュアルポートメモリ内の入力信号に関係するデータを更新する方法において、
（ａ）サンプリングポイントにおいて前記入力信号をサンプリングし、それぞれのサンプリングポイントにおける前記入力信号の望ましいパラメータに対応するパラメータ値を供給するステップと、
（ｂ）それぞれの受信パラメータ値に関係するデータをデュアルポートメモリ内に保存するステップであって、前記メモリは、それぞれのパラメータ値を受信する入力と、前記受信パラメータ値に対応する前記メモリ内のアドレスから前記保存されているデータを供給する出力と、を具備している、ステップと、
（ｃ）前記保存されているデータを更新するステップであって、前記デュアルポートメモリの第１ポートは、前記デュアルポートメモリの第１クロックサイクルにおいて前記デュアルポートメモリの前記出力として利用され、前記デュアルポートメモリの第２ポートは、第２クロックサイクルにおいて前記デュアルポートメモリの前記入力として通常利用される、ステップと、
（ｄ）前記デュアルポートメモリの前記第１クロックサイクルにおけるパラメータ値を第２クロックサイクルにおける次の受信パラメータ値と比較し、前記受信パラメータ値と前記次の受信パラメータ値が同一であるかどうかに関するマッチ信号を供給するステップであって、前記マッチ信号を利用して、前記デュアルポートメモリの前記第１ポートが前記第２クロックサイクルにおける前記入力として使用されることを可能にし、この結果、前記第１クロックサイクルにおいて更新された前記データが、前記第２ポートにではなく、前記第１ポートに供給され、この結果、前記第２クロックサイクルにおいて前記デュアルポートメモリの前記出力に正しく供給される、ステップと、
を有することを特徴とする方法。
【請求項１３】
前記デュアルポートメモリの単一のバンクを利用し、第１の所定期間において、前記更新済みのデータを保存し、且つ、第２の所定期間において、以前の第１の所定期間においてその中に保存された更新済みのデータを読み取ることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第２の所定期間において前記デュアルポートメモリから読み取られた前記更新済みのデータを更なるメモリ内に保存するステップを更に有することを特徴とする請求項１３に記載の方法。
【請求項１５】
第２の所定期間において、データが前記デュアルポートメモリから読み取られた場合に、前記データがゼロに設定されることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記デュアルポートメモリ内に保存されている前記データは、それぞれの受信パラメータ値の発生頻度カウントを有しており、前記保存されている頻度カウントは、その頻度カウントに対応する前記パラメータ値が受信されるたびに増分されることを特徴とする請求項１２〜１５のいずれかに記載の方法。
【請求項１７】
前記望ましいパラメータはパワーであることを特徴とする請求項１２〜１６のいずれかに記載の方法。
【請求項１８】
前記入力信号は、高周波（ＲＦ）信号であるか、又はこのパワーエンベロープであることを特徴とする請求項１２〜１７のいずれかに記載の方法。
【請求項１９】
実質的に、添付の図面を参照し、以上において説明したデュアルポートメモリのクロック周波数と実質的に同一のデータサンプリングレートで前記デュアルポートメモリ内の入力信号と関係するデータを更新する装置。
【請求項２０】
実質的に、添付の図面を参照し、以上において説明したデュアルポートメモリのクロック周波数と実質的に同一のデータサンプリングレートで前記デュアルポートメモリ内の入力信号と関係するデータを更新する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、例えば、高周波アプリケーションにおいて、入力信号値の発生頻度カウントを生成し、信号パワーの相補累積分布関数（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｃｕｍｕｌａｔｉｖｅ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｆｕｎｃｔｉｏｎ：ＣＣＤＦ）曲線の生成を可能にするためのデータの更新など（但し、これに限定されない）、デュアルポートメモリのクロック周波数と実質的に同一のレートでデュアルポートメモリ内のデータを更新する装置及び方法に関するものである。
【背景技術】
【０００２】
パワーＣＣＤＦ曲線は、例えば、最近の第３世代（３Ｇ）デジタル変調無線システムなどのＲＦシステムにおいて遭遇する信号に関する重要な情報を提供するべく、ＲＦアプリケーションにおいて頻繁に使用されている。パワーＣＣＤＦ曲線は、無線信号が特定のパワーレベル以上において消費する時間の割合に関する曲線から構成されている。これは、通常、信号パワーが、Ｘ軸に規定されているパワー以上である時間の割合に対する瞬間パワー／平均パワー比のグラフとして表現される。グラフの軸は、通常、いずれも対数である。
【０００３】
恐らく、パワーＣＣＤＦ曲線の最も重要なアプリケーションは、通信システム内において、混合、増幅、及びデコードされる信号のパワー特性を完全に規定することであろう。例えば、３Ｇシステムにおいては、複数のチャネルを組み合わせており、この結果、ピーク／平均パワー比は、チャネルの数だけでなく、どの特定のチャネルを使用するかによっても左右されることになる。この信号特性は、増幅器やミキサなどのシステムコンポーネントの設計の際に、ピークパワーレベルについて考慮しない限り、大きな歪に結び付くことになる。
【０００４】
代表的なシステムは、１００，０００個のサンプルを計測及び処理するのに約５秒を所要している。大部分の既知のシステムにおいては、サンプルを短時間に高速でキャプチャし、次いで、キャプチャしたサンプルを処理した後に、別のサンプルのバッチを取得する傾向を有している。現時点におけるＡＤＣ技術は、１０Ｍサンプル／秒から、場合によっては、最大で数ギガサンプル／秒までの範囲の速度で稼働する能力を有している。これが意味するところは、代表的なシステムは、波形の非常に短いスナップショットを取得しており、この結果、結果的に得られる計測数に最大の影響を及ぼす検出しにくい高ピークレベルが失われるということである。
【０００５】
グラフの検討だけでなく、計測値の特定の割合が超過状態にあるパワーレベルをユーザーが要求する場合もある。代表的な割合は、０．０１％〜０．０００１％の範囲である。例えば、１００，０００個の計測サンプルが生成される状況において、サンプルの０．０１％が超過状態にあるパワー比率をユーザーが必要とする場合には、０．０１％の割合ポイント（０．０１％＝１／１０，０００）を上回るサンプルは、１０個ということになる。通常、算出された平均パワーに対する１０番目に大きなサンプルの比率が返される。
【０００６】
又、１００，０００個のサンプルが提供する０．０１％の計測の「ラインを上回る」サンプルは、１０個のみであることも容易にわかる。０．００１％又は０．０００１％の計測の場合には、同一の精度を得るのに、格段に大量の時間を必要とすることになろう。又、１０個のサンプルが、正確な計測の根拠となるには、十分に大きな数ではない状況も存在する。
【０００７】
デュアルポートメモリとは、２つのアドレスバスと少なくとも２つのデータバスを具備するメモリであり、１つのアドレスバスと少なくとも１つのデータバスが、１つのポートを形成している。このメモリは、アドレスが同一でない場合に、両方のポートにおいて同時にアクセス可能である。アドレスが同一であり、いずれかのポートがメモリに書き込んでいる場合には、結果が不確定なものになる。次のクロックサイクルにおいて、いずれかのポートにおいて、更新済みのカウント値を書き込む準備が整うように、デュアルポートメモリの１つのポートに接続された加算器などの更新装置が、カウント値を更新し、これを同一のクロックサイクルにおいて提供可能である。従って、１つのクロックサイクルにおいて、メモリ内の特定のアドレスを読み取り、次のクロックサイクルにおいて、書き込むことから、メモリ内へのサンプルの更新を実行するのに、クロックサイクルの半分の周波数を所要することになる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明の目的は、デュアルポートメモリのクロック周波数と実質的に同一のレートでデュアルポートメモリ内のデータを更新し、従来技術の前述の問題を克服（又は、少なくとも軽減）する方法及び装置を提供することにある。
【課題を解決するための手段】
【０００９】
従って、一態様においては、本発明は、デュアルポートメモリのクロック周波数と実質的に同一のデータサンプリングレートでデュアルポートメモリ内の入力信号に関係するデータを更新する装置を提供し、この装置は、入力信号を受信する入力と、出力と、を具備するアナログ／デジタルコンバータ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）であって、サンプリングポイントにおいて入力信号をサンプリングし、それぞれのサンプリングポイントにおける入力信号の望ましいパラメータに対応するパラメータ値を出力に供給するＡＤＣと；それぞれの受信パラメータ値に関係するデータを保存するデュアルポートメモリであって、それぞれのパラメータ値を受信する入力と、受信パラメータ値に対応するメモリ内のアドレスから保存されているデータを供給する出力と、を具備するデュアルポートメモリと；保存されているデータを受信し、保存されているデータを更新し、受信パラメータ値に対応するアドレス内に書き戻すべくデュアルポートメモリの入力に接続された出力に更新済みのデータを供給するべく、メモリの出力に接続された入力を具備する更新要素であって、デュアルポートメモリの第１ポートは、デュアルポートメモリの第１クロックサイクルにおいて更新要素の入力に接続されたデュアルポートメモリの出力として利用され、デュアルポートメモリの第２ポートは、第２クロックサイクルにおいて更新要素の出力に接続されたデュアルポートメモリの入力として通常は利用される、更新要素と；デュアルポートメモリの第１クロックサイクルにおいてパラメータ値を受信するべくＡＤＣの出力に接続された第１入力と、第２クロックサイクルにおいて次の受信パラメータ値を受信する第２入力と、受信パラメータ値と次の受信パラメータ値が同一であるかどうかに関するマッチ信号を供給する出力と、を具備する比較器であって、比較器の出力は、デュアルポートメモリに接続されており、マッチ信号を利用して、デュアルポートメモリの第１ポートが第２クロックサイクルにおいて入力として利用されることを可能にし、この結果、第１クロックサイクルにおいて更新要素によって更新されたデータが、第２ポートにではなく、第１ポートに供給され、この結果、第２クロックサイクルにおいて更新要素の入力に正しく供給されるようになっている、比較器と；を有している。
【００１０】
デュアルポートメモリは、更新済みのデータを保存するべく、第１の所定期間において利用され、且つ、以前の第１の所定期間においてその中に保存された更新済みのデータを読み取るべく、第２の所定期間において利用される単一のバンクを有することができる。
【００１１】
本装置は、第２の所定期間において、デュアルポートメモリから読み取られた更新済みのデータを保存する更なるメモリを更に有することができる。第２の所定期間において、データがデータデュアルポートメモリから読み取られた場合に、データをゼロに設定可能である。
【００１２】
デュアルポートメモリ内に保存されているデータは、それぞれの受信パラメータ値の発生頻度カウントを有することが可能であり、更新要素は、その頻度カウントに対応するパラメータ値が受信されるたびに、保存されている頻度カウントを増分する加算器を有することができる。
【００１３】
本装置は、それぞれが、関連付けられた加算器を具備する複数のデュアルポートメモリを有することが可能であり、これらのメモリは、パラメータ値の異なる範囲内の受信パラメータ値の発生頻度カウントを保存するべく使用される。
【００１４】
本装置は、パラメータ値を受信するべくＡＤＣの出力に接続された入力と、それぞれが複数のメモリの中の１つに接続された複数の出力と、を具備するマルチプレクサを有することが可能であり、マルチプレクサは、受信パラメータ値が属するパラメータ値の範囲に基づいて、出力の中の１つに受信パラメータ値を伝達する。
【００１５】
メモリは、ＡＤＣから受信したデータワードのビット長さよりも短いビット長のデータワードを受領可能であり、マルチプレクサは、ＡＤＣから受信したパラメータ値のデータワード内に存在する最上位データビットに基づいて、ＡＤＣから受信した長さが低減されたそれぞれのパラメータ値のデータワードを複数の出力の中の１つに伝達可能である。
【００１６】
第２の態様においては、本発明は、デュアルポートメモリのクロック周波数と実質的に同一のデータサンプリングレートでデュアルポートメモリ内の入力信号に関係するデータを更新する方法を提供し、この方法は、サンプリングポイントにおいて入力信号をサンプリングし、それぞれのサンプリングポイントにおける入力信号の望ましいパラメータに対応するパラメータ値を出力に供給するステップと；それぞれの受信したパラメータ値に関係するデータをデュアルポートメモリ内に保存するステップであって、メモリが、それぞれのパラメータ値を受信する入力と、受信パラメータ値に対応するメモリ内のアドレスから保存されているデータを供給する出力と、を具備している、ステップと；保存されているデータを更新するステップであって、デュアルポートメモリの第１ポートが、デュアルポートメモリの第１クロックサイクルにおいてデュアルポートメモリの出力として利用され、デュアルポートメモリの第２ポートが、第２クロックサイクルにおいてデュアルポートメモリの入力として通常利用される、ステップと；デュアルポートメモリの第１クロックサイクルにおけるパラメータ値と第２クロックサイクルにおける次の受信パラメータ値を比較し、受信パラメータ値と次の受信パラメータ値が同一であるかどうかに関するマッチ信号を供給するステップであって、マッチ信号を利用して、デュアルポートメモリの第１ポートが第２クロックサイクルにおける入力として使用されることを可能にすることにより、第１クロックサイクルにおいて更新されたデータが、第２ポートにではなく、第１ポートに供給され、この結果、第２クロックサイクルにおいて、デュアルポートメモリの出力に正しく供給される、ステップと、を有している。
【００１７】
デュアルポートメモリの単一のバンクを利用することにより、第１の所定期間において、更新済みのデータを保存し、且つ、第２の所定期間において、以前の第１の所定期間にその中に保存された更新済みのデータを読み取ることができる。
【００１８】
この方法は、第２の所定期間においてデュアルポートメモリから読み取られた更新済みのデータを更なるメモリ内に保存するステップを更に有することができる。
【００１９】
第２の所定期間において、データがデュアルポートメモリから読み取られた場合に、データをゼロに設定可能である。
【００２０】
デュアルポートメモリ内に保存されているデータは、それぞれの受信パラメータ値の発生頻度カウントを有することが可能であり、保存されている頻度カウントは、その頻度カウントに対応するパラメータ値が受信されるごとに増分される。
【００２１】
所望のパラメータは、パワーであってよく、入力信号は、高周波（ＲＦ）信号であるか、又はこのパワーエンベロープであってよい。
【発明を実施するための最良の形態】
【００２２】
以下、一例として、添付の図面を参照し、デュアルポートメモリのクロック周波数と実質的に同一のレートでデュアルポートメモリ内のデータを更新する本発明による方法及び装置の一実施例について説明する。
【００２３】
図１に示されているように、基本回路を使用し、入力ＲＦ信号１をアナログ／デジタルコンバータ（ＡＤＣ）３を使用してサンプルポイント２においてサンプリングすることにより、デジタル化する。ＡＤＣ３は、出力８を具備しており、最上位のｎビットがデュアルポートメモリ４のポートＡのアドレス入力１９に提示されるアドレスとして使用されるデジタルワードを供給する。それぞれのサンプルにより、そのアドレスにおいてメモリ内に保存されているカウントが、メモリ４から読み出され、ポートＡのデータ出力２４において加算器５に提示される。加算器５は、カウントを１だけ増分し、同一のアドレスにおいてメモリ内に書き戻されるように、増分済みのカウントをメモリ４のデータ入力に戻す。従って、カウントデータは、入力信号の特定のパラメータ値の発生頻度の頻度値を提供している。パラメータがパワーである場合には、メモリ４は、事実上、ＲＦ入力信号のパワー値の継続更新されたヒストグラムを提供する。次いで、これらをＣＣＤＦ曲線生成器６によって読み取ることにより、既知の方式によって、ＣＣＤＦ曲線を迅速且つ効率的に生成可能である。以前の読み取りポイントに対するそれぞれの読み取りポイントにおける頻度蓄積動作を維持するためのＣＣＤＦ曲線生成器のオーバーヘッドを除去するべく、ＣＣＤＦ曲線生成器６がカウント値を読み取ると、カウント値はゼロによって置換される。従って、ＣＣＤＦ曲線生成器には、現在の読み取り期間に属する頻度を導出することを要する長期間にわたる蓄積ではなく、期間ごとの実際の頻度が提示される。
【００２４】
この実施例においては、データをＣＣＤＦ曲線生成器６に読み出すことができるように、定期的に短期間だけキャプチャを休止し、ポートＢを使用したメモリの読み出しを可能にしている。本装置は、コントローラ１２を含んでおり、このコントローラを使用し、カウント値を第１マルチプレクサ１４に提示するように、カウンタ１３を制御している。コントローラ１２は、事実上、２つの異なる期間を具備するべく、２つの可能なカウントのいずれかからカウントダウンするように、カウンタを設定する。第１の長い期間において、本装置は、「データキャプチャ」モードで使用され、必要なデータをメモリ４にキャプチャし、第２の短い期間においては、本装置は、「読み取り」モードで使用され、メモリ４のコンテンツを第２メモリ１６に読み出す。
【００２５】
従って、ＡＤＣ３の出力８（これは、書き出す先であるメモリ内のアドレスを有している）は、メモリ４のポートＡのアドレス入力１９に接続されている。又、ＡＤＣ３の出力８は、第１マルチプレクサ１４と比較器１５の第１入力にも接続されている。第１マルチプレクサ１４は、カウンタ１３からのカウント値が、本装置が「データキャプチャ」モードにあることを通知した場合に、ＡＤＣ３からのアドレスをその出力に提示するように、コントローラ１２によって制御されている。第１マルチプレクサ１４の出力は、第１ラッチ１７に伝達され、このラッチにより、アドレスは１クロックサイクルだけ遅延される。次いで、アドレスは、比較器１５の第２入力と、第２ラッチ１８と、メモリ４のポートＢのアドレス入力２０と、に提示される。
【００２６】
本装置が「読み取り」モードにある場合には、コントローラ１２は、カウンタ１３からのカウント値をその出力に伝達するように、マルチプレクサ１４を制御する。このカウント値は、メモリ４のポートＢのアドレス入力２０においてアドレスとして使用され、メモリ内のこのアドレスのコンテンツが、データ出力２５として第２メモリ１６に読み出される。従って、明らかに、カウンタ１３がすべてのカウント値を一巡することに伴い、それぞれのアドレスが第２メモリ１６に読み出され、カウンタ１３がタイムアウトした際には、すべてのアドレスの読み取りが完了しており、カウンタは、再度、「データキャプチャ」モードにおいて期間をカウントするべく、コントローラによって初期化される。第１実施例を参照して前述したように、アドレスが第２メモリ１６に読み出された際に、必要に応じて、データをゼロに設定可能である。
【００２７】
本装置が「データキャプチャ」モードにある限り、比較器１５は、その第１入力において、ＡＤＣからアドレスを受信し、且つ、その第２入力において、（マルチプレクサ１４を介して伝達され、ラッチ１７内において遅延された）以前のクロックサイクルからのアドレスをＡＤＣから受信する。従って、比較器は、１つのクロックサイクルにおけるアドレスを以前のクロックサイクルからのアドレスと比較している。比較器１５の出力は、２つのアドレスが同一であるかどうかについて通知するマッチ信号である。これらが同一でない場合には、比較器からの出力は、メモリ４のポートＡの書き込み入力２１に伝達され、ポートＡの書き込みがディスエーブルされる。この結果、ポートＡのアドレス入力１９に直接提示されるそのクロックサイクルにおけるアドレスを使用して、メモリ内のそのアドレスにアクセスし、そのコンテンツをデータ出力２４において加算器５に提示可能である。同時に、比較器の出力は、インバータ２２を介して、メモリ４のポートＢの書き込み入力２３に提示され、この結果、ポートＢは、データ入力２６のデータをアドレス入力２０に供給されているアドレスに書き込み可能である。当然のことながら、データ入力２６のデータは、加算器５からの増分済みの頻度カウントである。
【００２８】
逆に、比較器が、２つのアドレスが同一であると検出した場合には、比較器からの出力信号を使用し、メモリ４のポートＢの書き込み入力２３をディスエーブルし、且つ、メモリ４のポートＡの書き込み入力２１をイネーブルすることにより、ポートＡのデータ入力９における加算器５からの増分済みの頻度カウントを、適切なアドレスに書き込むと共にデータ出力２４において加算器５に提示するデータとして使用する。この実施例においては、メモリは、読み取りポート上において同一サイクルで同一の場所に書き込まれたデータを書き込みポートに提示する能力を有している。これは、書き込みと読み取りが同一ポートに対して実行される場合にのみ、実現可能であり、これを両方のポートを利用して試みた場合には、結果は不確定なものになろう。
【００２９】
「読み取り」モードにおいて、それぞれのパワー値の頻度カウントデータのメモリ４から第２メモリ１６への読み取りが完了すると、ＣＣＤＦ曲線生成器６は、第２メモリ１６から、第２メモリ１６のデータ出力２７を介して、図１を参照して前述した方式により、頻度カウントデータを読み取り可能である。この場合には、ＣＣＤＦ曲線生成器６の出力１０から取得された読み取り対象のアドレスが、コントローラ１２によって制御されている第２マルチプレクサ２８の１つの入力に伝達される（このマルチプレクサの第２入力は、第２ラッチ１８の出力に接続されている）。第２マルチプレクサ２８の出力は、第２メモリ１６のアドレス入力２９に接続されている。コントローラ１２は、第２メモリ１６の書き込み入力３０にも信号を供給している。この結果、第２メモリ１６は、データがメモリ４から第２メモリ１６内に読み取られる際に、「読み取り」モードにおいて、データを書き込み可能である。このモードにおいては、カウンタ１３からのカウント値（これは、メモリ４を読み取るためのアドレスとして使用される）が、第２ラッチ１８を介して、１クロックサイクルだけ遅延した状態で、第２マルチプレクサ２８に伝達される。第２マルチプレクサは、これらを第２メモリ１６のアドレス入力に伝達するように、制御されており、この結果、メモリ４内のそのアドレスから読み取られたデータが、次のクロックサイクルにおいて、第２メモリ１６内のそのアドレスに書き込まれることになる。「データキャプチャ」モードにおいては、コントローラ１２は、第２メモリ１６の書き込み入力３０をディスエーブルし、ＣＣＤＦ曲線生成器６の出力１０から読み取られるアドレスを第２メモリ１６のアドレス入力２９に伝達するように、第２マルチプレクサ２８を制御する。この結果、これらのアドレスが、読み取られ、第２メモリ１６のデータ出力２７に供給されて、ＣＣＤＦ曲線生成器６によって処理される。
【００３０】
このように、データを読み出すべく回路を短期間だけ停止させることにより、回路を最大で１００ＭＨｚのキャプチャ速度まで加速可能である。停止している際には、１つのポートを使用して、メモリを初期化し読み出すことが可能である。又、読み取りのためにメモリが停止するため、ピンポンバッファが不要であり、この結果、有効なメモリサイズが倍増する。５１２ｘ３６のサイズを具備するメモリの場合には、５１２の１つのバンク（即ち、９ビット）が付与される。アキュムレータは、２36個のサンプルを受信した後に、オーバーフローすることになろう。オーバーフローする前に、３２ビットワードにおいて、「１００ＭＨｚにおける〜１１．５分」により、４２秒のキャプチャの絶対最小値を提供可能である。即ち、この回路は、少なくとも４２秒にわたって「データキャプチャ」モードに留まり、２32個のサンプルをキャプチャした後に、５１２マイクロ秒にわたって「読み取り」モードに切り替わることができる。
【００３１】
図２は、図１を参照して前述した回路のタイミング図を示している。第１ラインは、１００ＭＨｚで稼働するクロック信号３１を示している。図示の次の信号は、ＡＤＣのデータライン３２であり、１６進フォーマットで、いくつかの異なるパワー値を示している。図示の例においては、単純化されたバージョンにおいて、２つの最下位ビットが４ビットバケット（範囲）において無視され、この結果、左から見て、第５及び第７のパワー値を同一のアドレスを有する同一のバケットに挿入する必要があり、第３、第４、及び第６のパワー値についても同様である。それぞれのパワー値のアドレスが、次のクロックサイクルにおいて、ポートＡのアドレスライン３３上に提供され、これは、当然のことながら、（左から）第３及び第４のアドレスが同一であることを示している。ポートＡのデータ出力ライン３４は、メモリ内に以前に保存されている特定のアドレスの頻度カウント（即ち、これが以前にサンプリングした発生の数）を示している。次いで、更新済みの頻度カウントが、ポートＢのデータ入力ライン３８に供給され、次のクロックサイクルにおいて、ポートＢのアドレスライン４０上に示される同一のアドレスに書き込まれる。
【００３２】
この例においては、ポートＡのデータ出力ライン上の第３頻度カウントは、元々２であり、この結果、第４頻度カウント（これは、同一のアドレスに対するものである）は、４と書き込む必要がある（２であったところに、このパワー値の２つの連続したサンプルが発生しているため）。但し、前述のように、これは、メモリが同一のポートへの読み取り及び書き込みによって動作している場合にのみ、正しく実行される。この実施例のように、読み取りと書き込みが、通常、異なるポート上において実行される場合には、回路は、正しいデータが蓄積されるように、いつもの書き込みポートをディスエーブルすると共に、いつもの読み取りポートをイネーブルして書き込む必要がある。アドレス比較信号ライン３７からわかるように、第２の連続したアドレスが同一であると（比較器１５によって）検出された場合には、アドレス比較ライン３７が、１クロックサイクルにわたってイネーブルされる。この結果、ポートＡの書き込みイネーブルライン３６がイネーブルされ、且つ、ポートＢの書き込み  イネーブルライン３９（これは、通常、イネーブルされている）がディスエーブルされることになる。又、このクロックサイクルにおけるポートＢのデータ入力信号は、ドントケアであり、ポートＡのデータ入力信号は、前述のように、加算器からの正しい増分済みのデータ（３のカウント）を含んでいる。これは、ポートＡのデータ入力ラインからのデータが、次のクロックサイクルにおいて、ポートＡのデータ出力ラインに即座に読み取られ、この結果、これを正しく増分し、後続のクロックサイクルにおいて、ポートＢのデータ入力ライン上に（４のカウントとして）供給可能であることを意味している。読み取り及び書き込みの実行に必要なアドレスが同一であるため、ポートＡのアドレスに関する余分なアドレス処理回路が不要であることに留意されたい。４つの異なるＲＡＭアドレスの実際のＲＡＭコンテンツ４１も、それぞれのクロックサイクルごとに示されている。
【００３３】
図３は、本発明の第２実施例を示しており、この場合には、参照を容易にするべく、以前の実施例と同一の要素が、同一の参照符号によって示されている。この場合には、図示のごとく、メモリ４、第２メモリ１６、並びに、第１ラッチ１７及び比較器１５を含む回路要素のいくつかが、ヒストグラムキャプチャブロック４２を形成している。この実施例においては、ＡＤＣ出力８からのデータワード４３が、第３マルチプレクサ４４に伝達されており、このマルチプレクサを使用し、データワードの選択された数のビットを第３ラッチ４５に伝達している。この第３ラッチ４５の出力は、以前の実施例と同様に、メモリ４のポートＡのアドレス入力１９と、第１マルチプレクサ１４と、比較器１５の第１入力と、に伝達されるアドレスを供給する。
【００３４】
この実施例においては、本装置は、複数の類似したヒストグラムキャプチャブロック４２を含んでおり、このそれぞれは、図４に示されているものと同一の入力及び出力を具備している。それぞれのヒストグラムキャプチャブロック４２を使用し、異なる値の範囲内のデータをキャプチャする。ＣＣＤＦ曲線は、通常、対数であり、この結果、異なる範囲において十分なデータ分解能を具備するには、ＡＤＣワード４３のビットの異なる範囲を使用する必要があることを理解されたい。例えば、１４ビットデータワードの中の８つの最上位ビットのみを使用する場合には、それらが対数スケールにおいて多数の情報を提供可能である場合にも、最下位値における違いが失われることになる。従って、情報を保護するべく、複数のヒストグラムキャプチャブロック４２を提供し、このそれぞれをパワー値の異なる値の範囲ごとに使用する。ヒストグラムブロックの数は、必要とされ得る精度の範囲の数に応じて選択可能である。例えば、値の４つの１０個の組を具備する対数スケールの場合には、５つのヒストグラムキャプチャブロックを提供可能である（これは、それぞれの１０個の組ごとに１つと、最下位値〜ゼロのための１つであり、これらの値は、平均パワーの正確な数値を生成するために必要である）。
【００３５】
図４は、入力信号１のサンプルからＡＤＣ３によって生成された１４ビットデータワードを（この場合には、４つの）９ビットヒストグラムキャプチャブロック４２Ａ〜Ｄの中の１つに伝達する方法を概略的に示している。図示のように、データワード４３のビット１３は、パワー値が、ＨＩＧＨ又はＬＯＷのいずれであるかを示している。図示のように、これが「０」である場合には、それは高利得パワー値であり、この結果、次の９ビット（即ち、ビット１２〜４）が、高値ヒストグラムキャプチャブロック４２Ａに伝達されるアドレスとして使用される。ビット１３が「１」である場合には、次のビット（ビット１２）が参照され、使用するヒストグラムキャプチャブロックが判定される。ビット１２が「１」である場合には、ヒストグラムキャプチャブロック４２Ｂが使用され、次の９ビット（ビット１１〜３）が、アドレスとしてヒストグラムキャプチャブロック４２Ｂに伝達される。ビット１２が「０」である場合には、次のビット（ビット１１）が参照され、使用するヒストグラムキャプチャブロックが判定される。ビット１１が「１」である場合には、ヒストグラムキャプチャブロック４２Ｃが使用され、次の９ビット（ビット１０〜２）が、アドレスとしてヒストグラムキャプチャブロック４２Ｃに伝達される。ビット１１が「０」がある場合には、これは、利用可能な最低の範囲であり、この結果、この場合にも、ビット１０〜２が使用され、アドレスとしてヒストグラムキャプチャブロック４２Ｄに伝達される（この場合には、ゼロに近い最低値が蓄積される）。
【００３６】
この結果、すべての到来データワードの最上位ビットがチェックされ、それらの値に応じて、９つの到来ビットの組が４つのヒストグラムブロックの中の１つに送信される。それぞれのヒストグラムブロックは、５１２個のスケーリングされたビンを含んでいる。ブロックＤと比べて、ブロックＡのほうが、多数のミリワット／ビンを有している。それぞれのヒストグラムブロック（特殊なケースであるＤを除く）内の最小「ステップサイズ」は、０．０２ｄＢとなるように設定されている。最低パワー範囲のヒストグラムは、ＣＣＤＦ曲線の描画のために相対的に正確な平均値を取得できるように、ゼロの値まで降下しなければならない。カバーされるビットの数は、ビット当たり１つのヒストグラムブロックを追加することにより、拡張可能である。これを実行可能である理由は、ＣＣＤＦ曲線がｄＢを単位として表示されるためである。１０ｍＷにおける０．０２ｄＢの範囲は、０．１ｍＷにおけるよりも格段に大きな値である。０．０２ｄＢのビン当たりの精度を維持するために必要なビット数は、パワーが低いほど、少なくなる。この結果、２０４８個のメモリ場所を使用するＣＣＤＦ曲線に、幅の広い値の組（この例においては、２12（４０９６））を正確に使用可能である。この改善は、カバーするビット数が多いほど、更に良好なものになり、６つのヒストグラムブロック内のわずかに３０７２個のメモリ場所により、Ａ２14（１６３８４）個の値の組をカバー可能である。
【００３７】
図３を再度参照すれば、セレクトコントローラ４６を使用し、ＡＤＣに到来する特定のパワー値のデータワード４３に使用するヒストグラムキャプチャブロック４２を選択している。セレクトコントローラ４６は、前述のように、データワード４３内に使用されている最上位ビットを読み取り、イネーブル信号（これは、セレクトコントローラ４６の出力４７に供給され、特定のパワー値をキャプチャするべく特定のヒストグラムキャプチャブロック４２に伝達される）を生成すると共に、ディスエーブル信号をすべてのその他のヒストグラムキャプチャブロックに伝達する。従って、図３に示されているように、セレクトコントローラ４６の出力４７からの信号は、第４ラッチ４８と、第１ＡＮＤゲート４９の１つの入力に伝達されている。第４ラッチ４８の出力は、第１ＡＮＤゲート４９の第２入力と、第２ＡＮＤゲート５０の１つの入力と、に伝達され、第２ＡＮＤゲートのもう１つの入力は、比較器１５からの反転出力である。従って、セレクトコントローラが、２つの連続したクロックサイクルにおいてイネーブル信号を供給すると、第１ＡＮＤゲート４９は、比較器１５をイネーブルするのに使用されるイネーブル信号を生成することになる。次いで、比較器１５の出力が、第３ＡＮＤゲート５１に伝達され、第２ＡＮＤゲート５０に対して反転されている。第２ＡＮＤゲート５０の出力は、ＯＲゲート５２の１つの入力に接続されており、この出力は、メモリ４の書き込み入力に接続されている。ＯＲゲート５２のもう１つの入力は、コントローラ１２から制御信号を受信するべく接続されている。
【００３８】
従って、セレクトコントローラ４６が、このヒストグラムキャプチャブロック４２を選択し、且つ、比較器１５からの出力が、連続したクロックサイクル上のアドレスが同一ではないと通知した場合には、第２ＡＮＤゲート５０からの出力がＨＩＧＨとなり（比較器からの出力が、第２ＡＮＤゲートへの入力において反転しているため）、従って、ＯＲゲート５２からの出力がＨＩＧＨとなる。一方、比較器１５からの出力が、連続したクロックサイクル上におけるアドレスが同一であることを通知した場合には、第２ＡＮＤゲート５０からの出力がＬＯＷとなり、従って、ＯＲゲート５２からの出力がＬＯＷとなり、メモリ４の書き込み入力がディスエーブルされる。ＯＲゲート５２へのコントローラの出力は「読み取り」モード信号である。「読み取り」モードにおいては、ポートＢ上の書き込み信号が強制的にＨＩＧＨとなり、この結果、データが読み取りＲＡＭブロック１６に読み出される際に、データ値（現在は、ＡＮＤゲート組５３によって強制的にゼロになっている）がすべての場所に書き込まれる。又、セレクトコントローラ４６の出力４７からの信号が第４ラッチ４８を介してＬＯＷである場合には（これは、このヒストグラムキャプチャブロック４２が選択されていないことを示している）、第２ＡＮＤゲート５０からの出力がＬＯＷとなり、ＯＲゲート５２からの出力もＬＯＷとなり、この結果、書き込み入力２３がディスエーブルされる。
【００３９】
コントローラ１２は、第３ＡＮＤゲート５１とＡＮＤゲートの第５の組５３の反転入力に伝達される「読み取り」信号をも生成し、ＡＮＤゲートの第５の組のもう１つの入力は、加算器５の出力である。従って、比較器１５の出力がＨＩＧＨであり（これは、アドレスが同一であることを示している）、且つ、コントローラ１２からの「読み取り」信号がＨＩＧＨである場合には（これは、本装置が「読み取り」動作モードにあることを示している）、第３ＡＮＤゲート５１がＬＯＷ出力を具備することになり（「読み取り」信号が反転しているため）、従って、メモリ４の書き込み入力２１がディスエーブルされることになる。比較器１５の出力がＨＩＧＨであり（これは、アドレスが同一であることを示している）、且つ、コントローラ１２からの「読み取り」信号がＬＯＷである場合には（これは、本装置が「データキャプチャ」動作モードにあることを示している）、第３ＡＮＤゲート５１がＨＩＧＨの出力を具備することになり、従って、メモリ４の書き込み入力２１がイネーブルされることになる。比較器からの出力がＬＯＷである場合には（これは、アドレスが同一ではないことを示している）、コントローラからの「読み取り」信号の状態とは無関係に、第３ＡＮＤゲート５１の出力がＬＯＷとなり、書き込み入力２１は、常にディスエーブルされることになる。
【００４０】
ＡＮＤゲートの第５の組５３の出力は、加算器５の出力がＨＩＧＨであり、且つ、「読み取り」信号がＬＯＷである場合にのみ、イネーブルされることになり（「読み取り」信号が、第５のＡＮＤゲート５３への入力において反転しているため）、これにより、加算器５からの出力が、「データキャプチャ」動作モードにおいては、メモリ４に伝達され、「読み取り」モードにおいては、ゼロに設定されるようになっている。
【００４１】
従って、この実施例は、ギャップを伴うことなしに、１秒全体にわたって、１秒当たり数千万個のサンプルをキャプチャ可能であることが明らかである。実際に、このアーキテクチャに基づいた回路は、ギャップを伴うことなしに（従って、検出しにくいパワースパイクをキャプチャしつつ）、少なくとも４２秒（連続した２32個の同一サンプル）にわたって稼働し、４．２ギガサンプルをキャプチャすることができた。これを現時点において利用可能なソリューションと比較すれば、到来データ内における小さなギャップは、許容可能である。メモリからすべてのデータを別の同一サイズのメモリ内に可能な限り高速に読み取ることにより、１００ＭＨｚで５１２ワードメモリを読み取る場合に、計測間の「不感時間（ｄｅａｄ  ｔｉｍｅ）」を２．５６μｓまで低減することができた。１秒の計測を実行した後に、２．５６μｓのギャップが後続し、次いで、別の１秒の計測を実行可能であった。ユーザーが１０億個のサンプル（１０9）を所望する場合には、ユーザーは、ギャップを伴わない計測を取得するために、１０秒だけ待たなければならないであろう（これは、現在の装置による最大１４「時間」と対照的である）。
【００４２】
又、キャプチャされた頻度が、ヒストグラム機能の実行に使用されるものとは別個にメモリ内に存在しているという事実は、ＣＣＤＦ曲線生成器が、キャプチャされた最新のデータの組の曲線を生成している最中に、同時に、次のサンプルの組をキャプチャ可能であることを意味している。これにより、現在利用可能なソリューションと比べて、サンプリング間の不感時間が更に低減される。
【００４３】
前述の１００，０００個のサンプルの例を再度参照すれば、ハードウェアアプローチを使用し、１ミリ秒の間に、１００，０００個のサンプルをキャプチャ可能である。或いは、この代わりに、サンプル時間とサンプル数をトレードオフすることにより、現在の方法が所要する時間の数分の１で、格段に正確な計測を提供可能である。通常、サンプル時間は、０．１秒又は１秒と設定されよう。この時間内において、０．０１％の計測は、１００００個のサンプルに基づいたものとなろう。０．０００１％の計測も、１秒よりも格段に短い期間において、更に正確なものとなろう。実際に、この回路の速度は、例外的な状況を除いて、サンプル数の制御の提供を必要としないほどに、高速であり、正確である。
【００４４】
ＣＣＤＦ出力グラフは、通常、妥当な精度で約１５ｄＢの範囲を必要としている。ＦＰＧＡ  ＲＡＭは、５１２個の場所を具備しているため、これは、１つのＲＡＭ当たり、９データビットしか処理できないことを意味している（２9＝５１２）。十分な精度を提供するべく、複数のブロックを提供し、このそれぞれにより、データビットの異なる組を調査する。それぞれの範囲は、ｄＢを単位として特定の精度を提供するべく選択される。前述のケースにおいては、０．０２ｄＢを上回る精度を提供するためには、本回路は、６個のヒストグラムブロックを具備する必要がある。
【００４５】
前述の回路は、到来する波形のすべてを調査可能であるため、これを変更し、特定の時点間においてのみサンプリングすることも可能である。これは、パルス化無線信号のＣＣＤＦをパルスの期間中においてのみ計測可能であることを意味している。
【００４６】
以上においては、本発明の２つの好適な実施例についてのみ詳細に説明したが、当業者であれば、本発明の範囲を逸脱することなしに、様々な変更及び改善を実行可能であることを理解するであろう。
【００４７】
例えば、メモリ内のそれぞれのアドレスの適切な範囲（即ち、１つのアドレスによってカバーされる値の幅）の選択は、自動的であってよく、或いは、プログラム可能であってもよい。第２メモリは、図３には、デュアルポートメモリとして示されているが、これは、デュアルポートメモリである必要はなく、任意の好適なＲＡＭを使用可能であることを理解されたい。又、加算器が実行する増分動作は、異なる更新動作であってもよいことを理解されたい（これは、なんらかのタイプの蓄積であってよいが、こうである必要はない）。デュアルポートメモリから読み取られたデータに対して作用し、次のクロックサイクルにおいて同一のアドレスに書き戻すべくこれをメモリに戻してやる更新動作は、前述のように、メモリのクロック速度まで加速可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施例による基本回路の概略ブロックダイアグラムを示している。
【図２】図１の回路のタイミング図を示している。
【図３】本発明の第２実施例による回路の概略ブロックダイアグラムを示している。
【図４】図３の回路の拡大版の動作の概略図を示している。
【符号の説明】
【００４９】
３  アナログ／デジタルコンバータ
４  デュアルポートメモリ
５  加算器
６  マイクロプロセッサ
１５  比較器
１６  ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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