(57)【要約】【課題】本発明は、複数のソース線を複数回に分けて駆動する場合に、消費電力が低く、且つ安定してスタート信号及び第２ラッチ信号を生成する回路を備える画像表示装置を提供することを目的とする。【解決手段】本発明は、液晶表示部１と、ゲート線駆動回路２と、ソース線駆動回路３と、タイミングコントローラ４とを備える画像表示装置である。そして、ソース線駆動回路３は、水平シフトレジスタ３１と、第１ラッチ回路３３と、第２ラッチ回路３４と、Ｄ／Ａ変換回路３５と、複数の前記ソース線を複数回に分けて駆動できるデマルチプレクサ３７とを備えている。そして、タイミングコントローラ４は、パルス生成回路４２１と、信号伝送回路４２２と、第２ラッチ信号を生成するとともに、シフト後のスタート信号を信号伝送回路４２２に戻すシフトパルス生成回路４２３とを備えている。【選択図】図１
2007249106.tif 000002
【特許請求の範囲】
【請求項１】
複数のソース線及び複数のゲート線が列設され、前記ソース線と前記ゲート線とが交差する近傍のそれぞれに画素トランジスタが形成された表示部と、
前記ゲート線を駆動するゲート線駆動回路と、
前記ソース線を駆動するソース線駆動回路と、
前記ゲート線駆動回路及び前記ソース線駆動回路のタイミングを制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路は、
階調データをラッチする第１ラッチ信号を生成する水平シフトレジスタと、
前記水平シフトレジスタの前記第１ラッチ信号に基づき、前記階調データをラッチする複数の第１ラッチ回路と、
前記第１ラッチ回路のそれぞれに対応して設けられ、前記第１ラッチ回路でラッチされた第１ラッチデータを同タイミングでラッチする複数の第２ラッチ回路と、
前記第２ラッチ回路でラッチされた第２ラッチデータをアナログ階調電圧に変換する複数のＤ／Ａ変換回路と、
複数の前記ソース線を複数回に分けて駆動できるように、前記Ｄ／Ａ変換回路から前記ソース線への前記アナログ階調電圧の供給を切り替えるデマルチプレクサとを備え、
前記タイミングコントローラは、
水平同期信号より前記水平シフトレジスタのスタート信号を生成するパルス生成回路と、
前記水平同期信号に基づいて前記スタート信号の伝送を制御する信号伝送回路と、
前記スタート信号を所定の期間シフトさせ前記第２ラッチ回路を制御する第２ラッチ信号を生成するとともに、シフト後の前記スタート信号を前記信号伝送回路に戻すシフトパルス生成回路とを備えることを特徴とする画像表示装置。
【請求項２】
複数のソース線及び複数のゲート線が列設され、前記ソース線と前記ゲート線とが交差する近傍のそれぞれに画素トランジスタが形成された表示部と、
前記ゲート線を駆動するゲート線駆動回路と、
前記ソース線を駆動するソース線駆動回路と、
前記ゲート線駆動回路及び前記ソース線駆動回路のタイミングを制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路は、
階調データをラッチする第１ラッチ信号を生成する水平シフトレジスタと、
前記水平シフトレジスタの前記第１ラッチ信号に基づき、前記階調データをラッチする複数の第１ラッチ回路と、
前記第１ラッチ回路のそれぞれに対応して設けられ、前記第１ラッチ回路でラッチされた第１ラッチデータを同タイミングでラッチする複数の第２ラッチ回路と、
前記第２ラッチ回路でラッチされた第２ラッチデータをアナログ階調電圧に変換する複数のＤ／Ａ変換回路と、
複数の前記ソース線を複数回に分けて駆動できるように、前記Ｄ／Ａ変換回路から前記ソース線への前記アナログ階調電圧の供給を切り替えるデマルチプレクサとを備え、
前記タイミングコントローラは、
水平同期信号より前記水平シフトレジスタのスタート信号を生成するパルス生成回路を備え、
前記水平シフトレジスタは、
前記水平同期信号に基づいて前記スタート信号の伝送を制御する信号伝送回路と、
前記スタート信号を所定の期間シフトさせることで、前記階調データをラッチする前記第１ラッチ信号及び前記第２ラッチ回路を制御する第２ラッチ信号を生成するとともに、シフト後の前記スタート信号を前記信号伝送回路に戻す回路部とを備えることを特徴とする画像表示装置。
【請求項３】
請求項１又は請求項２に記載の画像表示装置であって、
前記信号伝送回路が、前記水平同期信号に基づいて開閉が制御されるスイッチ機能を有する信号切り替え回路であることを特徴とする画像表示装置。
【請求項４】
請求項３に記載の画像表示装置であって、
前記信号切り替え回路は、複数のトランスミッションゲートで構成されることを特徴とする画像表示装置。
【請求項５】
請求項１に記載の画像表示装置であって、
前記シフトパルス生成回路は、複数の遅延型ラッチ回路で構成されることを特徴とする画像表示装置。
【請求項６】
請求項２に記載の画像表示装置であって、
前記水平シフトレジスタの前記回路部は、前記第１ラッチ信号及び前記第２ラッチ信号の生成に共用される複数の遅延型ラッチ回路を備えることを特徴とする画像表示装置。
【請求項７】
請求項１乃至請求項６のいずれか１つに記載の画像表示装置であって、
前記ゲート線駆動回路、前記ソース線駆動回路及び前記タイミングコントローラを構成する能動素子が薄膜トランジスタであることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に係る発明であって、特に、デマルチプレクス方式の画像表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置などには、画素がマトリクス状に配置され、これらの画素を各々駆動する構成を持つアクティブマトリクス型がある。このアクティブマトリクス型の液晶表示装置には、各画素を行単位で選択するゲート線駆動回路と、当該ゲート線駆動回路によって選択された行の各画素に階調データを書き込むソース線駆動回路とが設けられている。そして、最近の液晶表示装置では、これらゲート線駆動回路及びソース線駆動回路を、画素が形成されているガラス基板上に一体として形成する傾向がある。
【０００３】
アクティブマトリクス型の液晶表示装置の駆動には、ゲート線駆動回路やソース線駆動回路以外に、これら駆動回路のタイミングを制御する各種タイミング信号を生成するタイミングコントローラ等も必要となる。従来、タイミングコントローラ等の回路は、ゲート線駆動回路やソース線駆動回路と異なり、画素が形成されているガラス基板とは別の単結晶シリコンＩＣやディスクリート部品によってプリント基板上に形成されていた。
【０００４】
しかし、アクティブマトリクス型の液晶表示装置において、タイミングコントローラ等を単結晶シリコンＩＣやディスクリート部品によってプリント基板上に形成した場合、セットを構成する部品点数が増えるとともに、それぞれの部品を別々のプロセスで作成しなければならず、セットの小型化、低コスト化の妨げになるという問題があった。
【０００５】
このような課題に対し、特許文献１では、ゲート線駆動回路、ソース線駆動回路及びタイミングコントローラを画素が形成されているガラス基板上に同一プロセスで作成する構成が開示されている。
【０００６】
また、ソース線駆動回路を画素が形成されているガラス基板上に形成する場合、ソース線駆動回路を構成する第１ラッチ回路、第２ラッチ回路、Ｄ／Ａ変換回路及びアンプの占める面積が非常に大きくなるため、表示装置の小型化が困難であった。このような課題に対し、特許文献２では、複数のソース線を複数回に分けて駆動することで、第１ラッチ回路、第２ラッチ回路及びＤ／Ａ変換回路の数を削減し、ソース線駆動回路の構成を簡略化している。
【０００７】
【特許文献１】特開２００２−１７５０２６号公報
【特許文献２】特開２００１−３３７６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献２で示された複数のソース線を複数回に分けて駆動する方法では、ソース線駆動回路を構成する水平シフトレジスタにスタート信号を、１水平ライン期間内に複数回入力する必要があった。また、第２ラッチ回路に入力する第２ラッチ信号も、１水平ライン期間内に複数回入力する必要があった。
【０００９】
そのため、タイミングコントローラには、複数のフリップフロップを直列に接続して構成されるシフトレジスタが用いられる。初段のフリップフロップには、水平同期信号より生成されたスタート信号が入力され、クロック信号に同期してシフトレジスタがシフト動作を行うことで、必要なタイミングのスタート信号や第２ラッチ信号を取り出すことが可能となる。
【００１０】
このような複数のフリップフロップを単純に直列接続して構成したタイミングコントローラでスタート信号や第２ラッチ信号を生成した場合、このタイミングコントローラで消費される電力は非常に高くなる。さらに、生成する信号の数だけシフトレジスタが必要となり、しかも薄膜トランジスタは単結晶シリコンに比べてプロセスルールが粗いため、タイミングコントローラのレイアウト面積が非常に大きくなる。
【００１１】
そこで、本発明は、複数のソース線を複数回に分けて駆動する場合に、消費電力が低く、且つ安定してスタート信号及び第２ラッチ信号を生成する回路を備える画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る解決手段は、複数のソース線及び複数のゲート線が列設され、前記ソース線と前記ゲート線とが交差する近傍のそれぞれに画素トランジスタが形成された表示部と、前記ゲート線を駆動するゲート線駆動回路と、前記ソース線を駆動するソース線駆動回路と、前記ゲート線駆動回路及び前記ソース線駆動回路のタイミングを制御するタイミングコントローラとを備える画像表示装置であって、前記ソース線駆動回路は、階調データをラッチする第１ラッチ信号を生成する水平シフトレジスタと、前記水平シフトレジスタの前記第１ラッチ信号に基づき、前記階調データをラッチする複数の第１ラッチ回路と、前記第１ラッチ回路のそれぞれに対応して設けられ、前記第１ラッチ回路でラッチされた第１ラッチデータを同タイミングでラッチする複数の第２ラッチ回路と、前記第２ラッチ回路でラッチされた第２ラッチデータをアナログ階調電圧に変換する複数のＤ／Ａ変換回路と、複数の前記ソース線を複数回に分けて駆動できるように、前記Ｄ／Ａ変換回路から前記ソース線への前記アナログ階調電圧の供給を切り替えるデマルチプレクサとを備え、前記タイミングコントローラは、水平同期信号より前記水平シフトレジスタのスタート信号を生成するパルス生成回路と、前記水平同期信号に基づいて前記スタート信号の伝送を制御する信号伝送回路と、前記スタート信号を所定の期間シフトさせ前記第２ラッチ回路を制御する第２ラッチ信号を生成するとともに、シフト後の前記スタート信号を前記信号伝送回路に戻すシフトパルス生成回路とを備える。
【発明の効果】
【００１３】
本発明に記載の画像表示装置は、タイミングコントローラが、水平同期信号より前記水平シフトレジスタのスタート信号を生成するパルス生成回路と、前記水平同期信号に基づいて前記スタート信号の伝送を制御する信号伝送回路と、前記スタート信号を所定の期間シフトさせ前記第２ラッチ回路を制御する第２ラッチ信号を生成するとともに、シフト後の前記スタート信号を前記信号伝送回路に戻すシフトパルス生成回路とを備えるので、複数のソース線を複数回に分けて駆動する場合に、消費電力が低く、且つ安定してスタート信号及び第２ラッチ信号を生成することができる効果がある。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
図１に、本実施の形態に係る画像表示装置のブロック図を示す。図１に示す画像表示装置は、薄膜トランジスタ液晶表示装置（以下、単に液晶表示装置ともいう）である。この液晶表示装置は、行列状に画素（サブ画素）が配置された（図示せず）液晶表示部１と、各サブ画素を駆動するためのゲート線駆動回路２、ソース線駆動回路３及びタイミングコントローラ４とを備えている。なお、背景技術でも説明したように、本発明では、ゲート線駆動回路２、ソース線駆動回路３及びタイミングコントローラ４が液晶表示部１と同一基板上に形成され、且つそれぞれを構成する能動素子が薄膜トランジスタで形成されている。
【００１５】
さらに、液晶表示部１の回路図を図２に示す。図２に示す液晶表示部１の各サブ画素は、ＴＦＴ（薄膜トランジスタ）１１と、このＴＦＴ１１のドレイン電極（画素電極）に接続された液晶セル１２と、液晶セル１２に並列接続された蓄積容量１３とを備えている。そして、各サブ画素に設けたＴＦＴ１１のゲート電極は、ゲート線ＧＬ（ＧＬ（ｍ−１），ＧＬ（ｍ），ＧＬ（ｍ＋１）・・・）（ｍは任意の数である）に接続される。また、各サブ画素に設けたＴＦＴ１１のソース電極は、ソース線ＳＬ（ＳＬ（ｎ−１），ＳＬ（ｎ），ＳＬ（ｎ＋１）・・・）（ｎは任意の数である）に接続される。また、液晶セル１２の対向電極及び蓄積容量１３の他方の電極には、コモン電位Ｖｃｏｍが与えられている。
【００１６】
なお、図２に示した各サブ画素は、図示していないカラーフィルタのＲＧＢストライプと対応している。ＲＧＢのそれぞれに対応した３つのサブ画素が１画素分の色表示を行っている。そのため、本実施の形態に係る液晶表示部１が２４０×３２０画素の表示解像度を有する場合、各画素はそれぞれＲＧＢの３つのサブ画素から構成されているので、各画素のそれぞれには３本にソース線が設けられている。従って、本実施の形態に係る液晶表示部１のソース線の総数は２４０×３＝７２０本となる。
【００１７】
次に、図１に示すゲート線駆動回路２は、ゲート線走査信号をシフトさせる垂直シフトレジスタ２１と、ゲート線駆動バッファ２２とを備えている。各々のゲート線駆動バッファ２２は、接続された各々のゲート線ＧＬに対してゲート線走査信号を出力する。垂直シフトレジスタ２１には、タイミングコントローラ４からゲートクロック信号ＣＬＫＹ及びスタート信号ＳＴＹ等の制御信号が供給される。
【００１８】
また、図１に示すソース線駆動回路３は、水平シフトレジスタ３１と、デジタルデータバスライン３２と、第１ラッチ回路３３と、第２ラッチ回路３４と、Ｄ／Ａ変換回路（ＤＡＣ）３５と、アナログアンプ（Ａｍｐ．）３６と、デマルチプレクサ（Ｄｅｍｕｘ）３７とを備える。そして、水平シフトレジスタ３１には、タイミングコントローラ４よりソースクロック信号ＣＬＫＸとスタート信号ＳＴＸ（以下ＳＴＸ信号ともいう）が供給され、第１ラッチ回路３３には、デジタルデータバスライン３２より、デジタル階調データ（Ｄ０〜Ｄ１７）が画像表示装置外部より供給される。
【００１９】
次に、ソース線駆動回路３の構成を示すブロック図を図３に示す。図３に示すソース線駆動回路３は、水平シフトレジスタ３１、デジタルデータバスライン３２、第１ラッチ回路３３、第２ラッチ回路３４、Ｄ／Ａ変換回路３５、アナログアンプ３６及びデマルチプレクサ３７で構成されている。図３では、１８ビットのデジタル階調データ（ＤＡＴＡ：Ｄ０〜Ｄ１７）がデジタルデータバスライン３２を介して第１ラッチ回路３３に入力される例を示している。しかし、本発明は、１８ビットのデジタル階調データに限られず、デジタル階調データのビット数には特に制限はない。また、第２ラッチ回路３４には第２ラッチ信号が、Ｄ／Ａ変換回路３５にはＤＡＣ制御信号が、アナログアンプ３６にはアンプ制御信号が、デマルチプレクサ３７にはデマルチプレクサ制御信号ＳＷ１〜ＳＷ６がそれぞれ供給される。
【００２０】
水平シフトレジスタ３１は、タイミングコントローラ４からソースクロック信号ＣＬＫＸ及びＳＴＸ信号が供給され、第１ラッチ信号（ＬＡＴ１，ＬＡＴ２，・・・，ＬＡＴ４０）を生成し、第１ラッチ回路３３へ出力する。本実施の形態では、ソース線の総数は７２０本で、１８ビット単位のデジタル階調データとするため、７２０／１８＝４０個の第１ラッチ信号が生成されることになる。
【００２１】
図４に、水平シフトレジスタ回路３１の回路図を示す。図４に示す水平シフトレジスタ３１は、複数の遅延型ラッチ回路（Ｄ−ｌａｔｃｈ）３１１が直列に接続され、個々の遅延型ラッチ回路３１１にソースクロック信号ＣＬＫＸとその反転信号が入力されている。そして、１段目の遅延型ラッチ回路３１１にＳＴＸ信号が入力され、１段目の遅延型ラッチ回路３１１の出力信号が２段目の遅延型ラッチ回路３１１に入力されている。さらに、図４に示す水平シフトレジスタ３１は、隣接する遅延型ラッチ回路３１１の出力がＮＡＮＤ回路３１２で演算され、ＮＡＮＤ回路３１２の出力反転信号が第１ラッチ信号（ＬＡＴ１，ＬＡＴ２，・・・，ＬＡＴ４０）として出力されている。
【００２２】
第１ラッチ回路３３は、水平シフトレジスタ３１からの第１ラッチ信号に基づきデジタル階調データ（ＤＡＴＡ）をラッチする。第１ラッチ回路３３で１サブライン分（１スキャン分）のデジタル階調データ（ＤＡＴＡ）のラッチが終了するまでの時間を１サブライン期間と呼ぶ。
【００２３】
第２ラッチ回路３４は、各第１ラッチ回路３３が全て１サブライン分のラッチを行った時点で、第１ラッチ回路３３の全ての出力を同時にラッチする。第２ラッチ回路３４でのラッチ動作が終了した後、各第１ラッチ回路３３は次のサブラインのラッチ動作を順に開始する。第１ラッチ回路３３がラッチ動作を行っている間に、第２ラッチ回路３４でラッチされたデジタル階調データ（ＤＡＴＡ）は、Ｄ／Ａ変換回路３５でアナログ階調電圧に変換される。
【００２４】
このアナログ階調電圧は、アナログアンプ３６を経て、デマルチプレクサ３７に供給される。デマルチプレクサ３７では、Ｄ／Ａ変換回路３５に対して複数個のアナログスイッチＡＳＷを有する。なお、デマルチプレクサ３７の回路図を図５に示す。図３に示す例では、１個のＤ／Ａ変換回路３５に対し、６個のアナログスイッチＡＳＷ１〜ＡＳＷ６が設けられている。これらアナログスイッチはそれぞれ別々のソース線ＳＬに接続されている。
【００２５】
各アナログスイッチＡＳＷ１〜ＡＳＷ６は、デマルチプレクサ制御信号ＳＷ１〜ＳＷ６に基づいて、いずれか一つのアナログスイッチのみがＯＮとなる。例えば、アナログスイッチＡＳＷ１がＯＮすると、Ｄ／Ａ変換回路３５からのアナログ階調電圧がアナログスイッチＡＳＷ１に接続されたソース線ＳＬに供給される。上述した動作を６回繰り返すことにより、液晶表示部１に１水平ライン分の画像データを書き込むことができる。図５に示すデマルチプレクサ３７では、デマルチプレクサ制御信号ＳＷ１〜ＳＷ６及びその反転信号により開閉するアナログスイッチＡＳＷ１〜ＡＳＷ６が設けられている。
【００２６】
次に、タイミングコントローラ４は、外部から入力されるマスタクロック信号ＭＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣから、ゲート線駆動回路２の制御信号（ＳＴＹ，ＣＬＫＹ）、ソース線駆動回路３の制御信号を生成する。なお、ソース線駆動回路３の制御信号には、水平シフトレジスタ３１の制御信号（ＳＴＸ，ＣＬＫＸ）、第２ラッチ信号、ＤＡＣ制御信号、アンプ制御信号、デマルチプレクサ制御信号ＳＷ１〜ＳＷ６が含まれている。
【００２７】
図６に、タイミングコントローラ４のブロック図を示す。図６に示すタイミングコントローラ４は、ＣＬＫＸ生成回路４１，ＳＴＸ・第２ラッチ信号生成回路４２，ＤＡＣ制御信号生成回路４３，アンプ制御信号生成回路４４，デマルチプレクサ制御信号生成回路４５，ＣＬＫＹ生成回路４６及びＳＴＹ生成回路４７により構成されている。なお、通常、外部から入力されるマスタクロック信号ＭＣＬＫ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣは、低電圧振幅である。そのため、当該信号は、タイミングコントローラ４に入力される前に、電圧変換回路（レベルシフタ）により高電圧レベルに変換される。但し、本実施の形態では、電圧変換回路の説明を省略している。
【００２８】
ＣＬＫＸ生成回路４１は、水平シフトレジスタ３１に供給するソースクロック信号ＣＬＫＸ（以下、ＣＬＫＸ信号ともいう）を生成する回路である。また、ＤＡＣ制御信号生成回路４３は、図３に示すようにＤ／Ａ変換回路３５に供給するＤＡＣ制御信号を生成する回路である。また、アンプ制御信号生成回路４４は、図３に示すようにアナログアンプ３６に供給するアンプ制御信号を生成する回路である。また、デマルチプレクサ制御信号生成回路４５は図３に示すようにデマルチプレクサ３７に供給するデマルチプレクサ制御信号ＳＷ１〜ＳＷ６を生成する回路である。また、ＣＬＫＹ生成回路４６は、垂直シフトレジスタ２１に供給するゲートクロック信号ＣＬＫＹを生成する回路である。また、ＳＴＹ生成回路４７は、垂直シフトレジスタ２１に供給するスタート信号ＳＴＹを生成する回路である。
【００２９】
図７に、ＳＴＸ・第２ラッチ信号発生回路４２のフロック図を示す。図７に示すＳＴＸ・第２ラッチ信号発生回路４２は、パルス生成回路４２１、信号伝送回路４２２及びシフトパルス生成回路４２３より構成される。パルス生成回路４２１は、水平同期信号ＨＳＹＮＣの立ち下り信号又は立ち上り信号を受けて、所定の時間経過後に、所定の幅のスタート信号ＳＴＸ＿０を生成する回路である。
【００３０】
また、信号伝送回路４２２は、パルス生成回路４２１で生成されたスタート信号ＳＴＸ＿０又は後述するシフトパルス生成回路４２３から戻されるシフト後のスタート信号のどちらか一方を伝送させ、水平シフトレジスタ３１へ出力するＳＴＸ信号としている。この信号伝送回路４２２は、論理和回路（ＯＲ回路）でも構わないが、後述するスイッチ機能を有する信号切り替え回路の方が好ましい。
【００３１】
シフトパルス生成回路４２３は、スタート信号であるＳＴＸ信号と、所定数のクロック信号とを入力することで、第２ラッチ信号及び信号伝送回路４２２へ戻すパルス信号を生成する。
【００３２】
図８に、ＳＴＸ・第２ラッチ信号生成回路４２の詳細な回路図を示す。図９に、本実施の形態に係る画像表示装置のタイミングチャートを示す。なお、図９では、１水平ライン期間を１周期とするタイミングを、タイミング１〜タイミング２６４で表している。さらに、図９では、１サブラインを１周期とするタイミングを、サブタイミング１〜サブタイミング４４で表している。
【００３３】
図９を参照して、本実施の形態に係る画像表示装置、特にＳＴＸ・第２ラッチ信号生成回路４２の動作について説明する。まず、図９に示すタイミング１では、水平同期信号ＨＳＹＮＣが”Ｈ”から”Ｌ”に切り換わる。当該信号は、図８のパルス生成回路４２１に示す２つの遅延型フリップフロップ（Ｄ−ＦＦ）４２１ａにより所定時間遅延される。遅延型フリップフロップにより所定時間遅延された信号は、２入力ＮＯＲ回路４２１ｃの一方に入力される。一方、２入力ＮＯＲ回路４２１ｃの他方には、遅延型フリップフロップ４２１ａにより所定時間遅延された信号をさらに２つの遅延型フリップフロップ（Ｄ−ＦＦ）４２１ｂで所定時間遅延して、インバータで反転した信号が入力される。
【００３４】
図８に示すパルス生成回路４２１の４つの遅延型フリップフロップ４２１ａ，ｂは、それぞれマスタクロック信号ＭＣＬＫとその反転信号が入力されている。２入力ＮＯＲ回路４２１ｃは、図９に示すように、２つの遅延型フリップフロップ（Ｄ−ＦＦ）４２１ａで遅延させたパルス幅（マスタクロック信号ＭＣＬＫの２周期分）を持つパルス信号ＳＴＸ＿０を、タイミング３，４の期間に出力する。
【００３５】
スタート信号ＳＴＸ＿０（以下、ＳＴＸ＿０信号ともいう）は、信号伝送回路４２２に入力される。本実施の形態に係る信号伝送回路４２２では、トランスミッションゲート４２２ａ及びトランスミッションゲート４２２ｂを備えており、水平同期信号ＨＳＹＮＣとその反転信号で構成される制御信号／ＳＴＸ＿ＳＷ及び制御信号ＳＴＸ＿ＳＷにより、トランスミッションゲート４２２ａ及びトランスミッションゲート４２２ｂの動作が制御されている。
【００３６】
具体的には、タイミング１〜４（サブタイミング１〜４）の期間では、制御信号ＳＴＸ＿ＳＷが”Ｈ”になり、制御信号／ＳＴＸ＿ＳＷが”Ｌ”になる。そのため、信号伝送回路４２２のトランスミッションゲート４２２ａはＯＮとなり、パルス生成回路４２１が出力したＳＴＸ＿０信号がＳＴＸ信号として伝送される。
【００３７】
このＳＴＸ信号は、バッファ回路（図示せず）を経てタイミングコントローラ４の出力として、水平シフトレジスタ３１へ送られる。また、このＳＴＸ信号は、シフトパルス生成回路４２３の遅延型ラッチ回路（Ｄ−ｌａｔｃｈ）４２３ａに入力される。遅延型ラッチ回路（Ｄ−ｌａｔｃｈ）４２３ａのそれぞれに入力されるＣＬＫＸ信号の”Ｈ”、”Ｌ”の切り換わりタイミングに合わせて、入力されたＳＴＸ信号は、パルス信号（ＳＲ１〜ＳＲ４４）が順次、後段の遅延型ラッチ回路４２３ａヘシフトして行く。
【００３８】
そして、タイミング４４，４５（サブタイミング４４，１）の期間において、パルス信号ＳＲ４２は”Ｈ”となり、この信号がバッファ回路（図示せず）を経て、第２ラッチ信号としてタイミングコントローラ４より出力される。さらに、タイミング４６，４７（サブタイミング２，３）の期間において、パルス信号ＳＲ４４は”Ｈ”となり、この信号がバッファ回路（図示せず）を経てＳＲ＿ＥＮＤ信号として、信号伝送回路４２２へ戻すスタート信号となる。
【００３９】
タイミング４６，４７（サブタイミング２，３）の期間は、制御信号ＳＴＸ＿ＳＷが”Ｌ”で、制御信号／ＳＴＸ＿ＳＷが”Ｈ”であるため、トランスミッションゲート４２２ｂがＯＮとなり、ＳＲ＿ＥＮＤ信号がＳＴＸ信号として伝送されることになる。
【００４０】
以降、タイミング８８，８９、タイミング１３２，１３３、タイミング１７６，１７７、タイミング２２０，２２１、タイミング２６４，１（サブタイミング４４，１）の期間については、パルス信号ＳＲ４２が”Ｈ”となり、第２ラッチ信号が出力される。同様に、タイミング９０，９１、タイミング１３４，１３５、タイミング１７８，１７９、タイミング２２２，２２３、タイミング２，３（サブタイミング２，３）の期間については、ＳＲ４４が”Ｈ”となり、ＳＲ＿ＥＮＤ信号が出力される。この内、タイミング９０，９１、タイミング１３４，１３５、タイミング１７８，１７９、タイミング２２２，２２３については、制御信号ＳＴＸ＿ＳＷが”Ｌ”で、制御信号／ＳＴＸ＿ＳＷが”Ｈ”となるため、トランスミッションゲート４２２ｂがＯＮとなり、ＳＲ＿ＥＮＤ信号がＳＴＸ信号として伝送される。
【００４１】
一方、タイミング２，３では、制御信号ＳＴＸ＿ＳＷが”Ｈ”で、制御信号／ＳＴＸ＿ＳＷが”Ｌ”となるため、トランスミッションゲート４２２ｂがＯＦＦとなり、ＳＲ＿ＥＮＤ信号は伝送されない。
【００４２】
このタイミング２，３の期間は、パルス生成回路４２１よりＳＴＸ＿０信号が生成され、トランスミッションゲート４２２ａがＯＮとなるので、ＳＴＸ＿０信号がＳＴＸ信号として伝送される。本実施の形態に係るＳＴＸ・第２ラッチ信号生成回路４２の動作は、上記で説明した動作を繰り返して行われる。
【００４３】
なお、図９に示す第１ラッチ信号（ＬＡＴ１，ＬＡＴ２，・・・，ＬＡＴ４０）は、図４に示す水平シフトレジスタ３１の回路に、ＳＴＸ信号及びＣＬＫＸ信号を入力することで生成される信号である。
【００４４】
次に、信号伝送回路４２２に論理和回路（ＯＲ回路）を用いるのではなく、スイッチ機能を有する信号切り替え回路（トランスミッションゲート４２２ａ，ｂ）を用いる利点について説明する。例えば、画像表示装置に供給される電圧に一瞬の変動等が生じた場合、シフトパルス生成回路４２３が誤動作し、パルス信号（ＳＲ１〜ＳＲ４４）のパルス幅が大きくなったり、常時”Ｈ”状態になる可能性がある。もし、信号伝送回路４２２に論理和回路（ＯＲ回路）を使用した場合、異常なパルス信号（ＳＲ１〜ＳＲ４４）が信号伝送回路４２２とシフトパルス生成回路４２３との間をループし続けることになり、異常な表示となる。
【００４５】
この異常な状態を元に戻すには、一旦、電源を断ち下げる方法、又はシフトパルス生成回路４２３をリセットする方法がある。但し、シフトパルス生成回路４２３をリセットする場合には、リセット機能を有している必要があり（本実施の形態ではリセット機能を有していない場合を示している）、シフトパルス生成回路４２３にリセット信号を入れて、表示装置を再起動させる必要がある。
【００４６】
しかし、信号伝送回路４２２として信号切り替え回路（トランスミッションゲート４２２ａ，ｂ）を用いた場合には、水平同期信号ＨＳＹＮＣが入力した時点で、信号伝送回路４２２とシフトパルス生成回路４２３との間をループする信号は断ち切られ、パルス生成回路４２１から新たなＳＴＸ信号が供給されるため、異常が発生した場合でも１水平ライン期間内に収まる。従って、本実施の形態に係るＳＴＸ・第２ラッチ信号生成回路４２は、シフトパルス生成回路４２３の誤動作による表示異常を回避できる効果がある。
【００４７】
（実施の形態２）
実施の形態１で説明した図４に示す水平シフトレジスタ３１と図８に示すシフトパルス生成回路４２３とは、複数の遅延型ラッチ回路（Ｄ−ｌａｔｃｈ）３１１，４２３ａが直列接続される回路構成を有している点で共通している。従って、図８に示すシフトパルス生成回路４２３の機能を、図４に示す水平シフトレジスタ３１の回路に共用させることが考えられる。そこで、本実施の形態では、タイミングコントローラのシフトパルス生成回路を省略し、当該機能を水平シフトレジスタの回路に共用させる画像表示装置について、以下に説明する。
【００４８】
まず、図１０に、本実施の形態に係る画像表示装置である液晶表示装置のブロック図を示す。図１０に示す液晶表示装置は、行列状に画素（サブ画素）が配置された（図示せず）液晶表示部１と、各サブ画素を駆動するためのゲート線駆動回路２、ソース線駆動回路３及びタイミングコントローラ４とを備えている。液晶表示部１については、実施の形態１と同じ構成であり、図２に示すような各サブ画素にＴＦＴ（薄膜トランジスタ）１１と、このＴＦＴ１１のドレイン電極（画素電極）に接続された液晶セル１２と、液晶セル１２に並列接続された蓄積容量１３とを備えている。
【００４９】
次に、ゲート線駆動回路２も実施の形態１と同じ構成であり、図１０に示すようにゲート線走査信号をシフトさせる垂直シフトレジスタ２１と、ゲート線駆動バッファ２２とを備えている。また、ソース線駆動回路３も実施の形態１と同じで構成あり、図１０に示すように水平シフトレジスタ３８と、デジタルデータバスライン３２と、第１ラッチ回路３３と、第２ラッチ回路３４と、Ｄ／Ａ変換回路（ＤＡＣ）３５と、アナログアンプ（Ａｍｐ．）３６と、デマルチプレクサ（Ｄｅｍｕｘ）３７とを備える。
【００５０】
しかし、図１０に示す水平シフトレジスタ３８は、図１に示す水平シフトレジスタ３１と異なり、タイミングコントローラ４よりＳＴＸ＿０信号及び制御信号／ＳＴＸ＿ＳＷが供給されている。また、図１０に示す水平シフトレジスタ３８は、第２ラッチ信号を生成し、第２ラッチ回路３４に供給している。つまり、実施の形態１でタイミングコントローラ４内のＳＴＸ・第２ラッチ信号生成回路が行ってきた機能を、本実施の形態では水平シフトレジスタ３８が行っている。
【００５１】
一方、本実施の形態のタイミングコントローラ４は、図１１に示す構成である。具体的に、図１１に示すタイミングコントローラ４の構成は、ＳＴＸ・第２ラッチ信号生成回路４２がＳＴＸ＿０信号生成回路４８に置き換わった点以外、図６に示すタイミングコントローラ４の構成と同じである。なお、ＳＴＸ＿０信号生成回路４８以外の回路については、本実施の形態１と同じであるため詳しい説明を省略する。
【００５２】
ＳＴＸ＿０信号生成回路４８の構成は、図７及び図８に示すＳＴＸ・第２ラッチ信号生成回路４２構成から信号伝送回路４２２及びシフトパルス生成回路４２３を取り除き、パルス生成回路４２１のみとしたものである。そのため、ＳＴＸ＿０信号生成回路４８は、マスタクロック信号ＭＣＬＫと水平同期信号ＨＳＹＮＣに基づいてＳＴＸ＿０信号を生成し、当該ＳＴＸ＿０信号を水平シフトレジスタ３８に出力する。
【００５３】
次に、本実施の形態に係る水平シフトレジスタ３８の回路図を図１２に示す。図１２に示す水平シフトレジスタ３８は、図４に示す水平シフトレジスタ３１に比べて、信号伝送回路部３８１と複数の遅延型ラッチ回路３８２が追加されている。この信号伝送回路部３８１は、図８に示す信号伝送回路４２２と同じ構成であり、トランスミッションゲート３８１ａ，３８１ｂを備えている。そして、信号伝送回路部３８１は、制御信号／ＳＴＸ＿ＳＷ及び制御信号ＳＴＸ＿ＳＷにより、トランスミッションゲート３８１ａ及びトランスミッションゲート３８１ｂの動作を制御している。なお、制御信号／ＳＴＸ＿ＳＷ及び制御信号ＳＴＸ＿ＳＷは、実施の形態１の場合と同様、水平同期信号ＨＳＹＮＣとその反転信号である。
【００５４】
本実施の形態に係る水平シフトレジスタ３８の動作は、まずタイミングコントローラ４より供給されたＳＴＸ＿０信号が信号伝送回路部３８１に入力される。さらに、タイミングコントローラ４より供給された制御信号／ＳＴＸ＿ＳＷは、インバータ３８１ｃに入力され、その反転信号である制御信号ＳＴＸ＿ＳＷが生成される。この制御信号／ＳＴＸ＿ＳＷ及び制御信号ＳＴＸ＿ＳＷは、トランスミッションゲート３８１ａ及びトランスミッションゲート３８１ｂに入力される。
【００５５】
実施の形態１で説明した図９のタイミングチャートを、本実施の形態に係る水平シフトレジスタ３８に用いて説明すれば、タイミング１〜４（サブタイミング１〜４）の期間では、制御信号ＳＴＸ＿ＳＷが”Ｈ”になり、制御信号／ＳＴＸ＿ＳＷが”Ｌ”になる。そのため、信号伝送回路部３８１のトランスミッションゲート３８１ａはＯＮとなり、タイミングコントローラ４より供給されたＳＴＸ＿０信号がＳＴＸ信号として伝送される。
【００５６】
このＳＴＸ信号は、直列接続された遅延型ラッチ回路（Ｄ−ｌａｔｃｈ）３８３に入力される。遅延型ラッチ回路（Ｄ−ｌａｔｃｈ）３８３のそれぞれに入力されるＣＬＫＸ信号の”Ｈ”、”Ｌ”の切り換わりタイミングに合わせて、入力されたＳＴＸ信号は、パルス信号（ＳＲ１〜ＳＲ４０）として順次、後段の遅延型ラッチ回路３８３ヘシフトして行く。そして、隣接する遅延型ラッチ回路３８３のそれぞれから出力されたパルス信号（ＳＲ１〜ＳＲ４０）が、２入力のＮＡＮＤ回路３８４に入力される。具体的には、パルス信号ＳＲ１とパルス信号ＳＲ２とがＮＡＮＤ回路３８４に入力され、その出力信号の反転信号が第１ラッチ信号ＬＡＴ１となる。パルス信号ＳＲ２とパルス信号ＳＲ３とがＮＡＮＤ回路３８４に入力され、その出力信号の反転信号が第１ラッチ信号ＬＡＴ２となる。同様の処理を繰り返すことにより、同様に、第１ラッチ信号（ＬＡＴ３〜ＬＡＴ４０）が生成される。
【００５７】
さらに、水平シフトレジスタ３８は、４つの遅延型ラッチ回路３８２を追加しているため、タイミング４４，４５（サブタイミング４４，１）の期間において、パルス信号ＳＲ４２は”Ｈ”となり、この信号がバッファ回路（図示せず）を経て、第２ラッチ信号として出力される。さらに、タイミング４６，４７（サブタイミング２，３）の期間において、パルス信号ＳＲ４４は”Ｈ”となり、この信号がバッファ回路（図示せず）を経てＳＲ＿ＥＮＤ信号として、信号伝送回路部３８１へ戻すスタート信号となる。
【００５８】
タイミング４６，４７（サブタイミング２，３）の期間は、制御信号ＳＴＸ＿ＳＷが”Ｌ”で、制御信号／ＳＴＸ＿ＳＷが”Ｈ”であるため、トランスミッションゲート３８１ｂがＯＮとなり、ＳＲ＿ＥＮＤ信号がＳＴＸ信号として伝送される。以降、同様の動作が繰り返される。
【００５９】
このように、本実施の形態では、信号伝送回路に戻すスタート信号及び第２ラッチ信号を生成するシフトパルス生成回路の機能を水平シフトレジスタ３８の回路に共用させることにより、タイミングコントローラ４のレイアウト面積を削減でき、さらに消費電力の低減を図ることができる。特に、本実施の形態では、水平シフトレジスタ３８を構成する複数の遅延型ラッチ回路３８２，３８３が、スタート信号ＳＴＸ、第１ラッチ信号及び第２ラッチ信号の生成に共用される例を示した。
【００６０】
なお、実施の形態１及び２で用いた遅延型フリップフロップ（Ｄ−ＦＦ）４２１ａ，ｂは、複数のクロックドインバータで構成された遅延型フリップフロップであり、回路例を図１３に示す。また、実施の形態１及び２で用いた遅延型ラッチ回路（Ｄ−ｌａｔｃｈ）３１１，３８２，３８３，４２３ａは、複数のクロックドインバータで構成された遅延型ラッチ回路であり、回路例を図１４に示す。但し、本発明に用いる遅延型フリップフロップ及び遅延型ラッチ回路は、クロックドインバータに限定されず、他の構成のものでも構わない。
【００６１】
また、実施の形態１及び２では、画像表示装置の例として液晶表示装置の場合について説明した。しかし、本発明はこれに限られず、複数のソース線及び複数のゲート線が列設され、ソース線とゲート線とが交差する近傍のそれぞれに画素トランジスタが形成された表示部を有する画像表示装置であれば良い。例えば、アクティブマトリクス型の有機ＥＬ等が本発明の画像表示装置に適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１に係る画像表示装置のブロック図である。
【図２】本発明の実施の形態１に係る液晶表示部の回路図である。
【図３】本発明の実施の形態１に係るソース線駆動回路の回路図である。
【図４】本発明の実施の形態１に係る水平シフトレジスタの回路図である。
【図５】本発明の実施の形態１に係るデマルチプレクサの回路図である。
【図６】本発明の実施の形態１に係るタイミングコントローラのブロック図である。
【図７】本発明の実施の形態１に係るＳＴＸ・第２ラッチ信号生成回路のブロック図である。
【図８】本発明の実施の形態１に係るＳＴＸ・第２ラッチ信号生成回路の回路図である。
【図９】本発明の実施の形態１に係る画像表示装置のタイミングチャートである。
【図１０】本発明の実施の形態２に係る画像表示装置のブロック図である。
【図１１】本発明の実施の形態２に係るタイミングコントローラのブロック図である。
【図１２】本発明の実施の形態２に係る水平シフトレジスタの回路図である。
【図１３】本発明に係る遅延型フリップフロップの回路図である。
【図１４】本発明に係る遅延型ラッチ回路の回路図である。
【符号の説明】
【００６３】
１  液晶表示部、２  ゲート線駆動回路、３  ソース線駆動回路、４  タイミングコントローラ、１１  ＴＦＴ、１２  液晶セル、１３  蓄積容量、２１  垂直シフトレジスタ、２２  ゲート線駆動バッファ、３１，３８  水平シフトレジスタ、３２  デジタルデータバスライン、３３  第１ラッチ回路、３４  第２ラッチ回路、３５  Ｄ／Ａ変換回路、３６  アナログアンプ、３７  デマルチプレクサ、４１  ＣＬＫＸ生成回路、４２  ＳＴＸ・第２ラッチ信号生成回路、４３  ＤＡＣ制御信号生成回路、４４  アンプ制御信号生成回路、４５  デマルチプレクサ制御信号生成回路、４６  ＣＬＫＹ生成回路、４７  ＳＴＹ生成回路、４８  ＳＴＸ＿０信号生成回路、３１１，３８２，３８３，４２３ａ  遅延型ラッチ回路、３８１  信号伝送回路部、３８１ａ，ｂ，４２２ａ，ｂ  トランスミッションゲート、３８１Ｃ  インバータ、３８４  ＮＡＮＤ回路、４２１  パルス生成回路、４２１ａ，ｂ  遅延型フリップフロップ、４２１ｃ  ２入力ＮＯＲ回路、４２２  信号伝送回路、４２３  シフトパルス生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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