(57)【要約】【課題】低コスト化及び基板面積の縮小が可能な表示装置を提供することを目的とする。【解決手段】  画像を表示する表示エリアを備えた表示パネルＤＰと、表示エリアＤＰに画像を表示するのに必要な駆動信号を供給する駆動ＩＣと、を備え、表示パネルＤＰ上において駆動ＩＣを制御するためのロジック信号を伝送するのに必要な配線間に伝送線路における反射波を抑えるための抵抗体Ｒを配置したことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
画像を表示する表示エリアを備えた表示パネルと、
前記表示エリアに画像を表示するのに必要な駆動信号を供給する駆動ＩＣと、を備え、
前記表示パネル上において、前記駆動ＩＣを制御するためのロジック信号を伝送するのに必要な配線間に、伝送線路における反射波を抑えるための抵抗体を配置したことを特徴とする表示装置。
【請求項２】
前記駆動ＩＣは、差動信号入力インターフェイスを有し、
前記抵抗体は、差動信号が供給されるペア配線間に配置されたことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記駆動ＩＣは、ＣＭＯＳ入力インターフェイスを有し、
前記抵抗体は、ロジック信号が供給される配線と、グランド配線及び電源配線の少なくとも一方との間に配置されたことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記駆動ＩＣは、前記表示パネルに接続されたフレキシブル基板上に実装され、
前記フレキシブル基板は、さらに、前記駆動ＩＣにロジック信号を入力するための配線から分岐して前記駆動ＩＣを介することなく前記表示パネルに接続可能なスルー配線を備え、
前記抵抗体は、前記表示パネル上において前記スルー配線に接続された配線間に配置されたことを特徴とする請求項１に記載の表示装置。
【請求項５】
前記駆動ＩＣは、前記表示パネル上に実装され、
前記抵抗体は、前記表示パネル上における前記駆動ＩＣ近傍においてロジック信号を入力するための配線間に配置されたことを特徴とする請求項１に記載の表示装置。
【請求項６】
前記抵抗体は、前記表示エリアを構成する部材を用いて形成したことを特徴とする請求項１に記載の表示装置。
【請求項７】
前記抵抗体は、８０Ω以上１２０Ω以下の抵抗値を有することを特徴とする請求項１に記載の表示装置。
【請求項８】
前記表示パネルは、略マトリクス状に配置される複数の画素、前記複数の画素の行に沿って配置された複数の走査線、前記複数の画素の列に沿って配置された複数の信号線、及び、前記各走査線と前記各信号線との交差位置近傍に配置された複数のスイッチング素子を含み、
前記複数の走査線を駆動する走査線駆動回路及び前記複数の信号線を駆動する信号線駆動回路は、それぞれの少なくとも一部が前記駆動ＩＣによって構成されたことを特徴とする請求項１に記載の表示装置。
【請求項９】
前記表示パネルは、一対の基板間に液晶層を保持した液晶表示パネルであることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に係り、特に、ロジック信号を伝送するのに必要な配線間に配置する抵抗体を備えた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置などの平面表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等のモニタディスプレイとして広く利用されている。このような表示装置は、画像を表示する表示エリアを備えた表示パネル、及び、この表示パネルを制御する制御回路を備えている。特に、液晶表示装置は、一対の基板間に液晶層を保持した構造の液晶表示パネルを備えている。
【０００３】
表示装置において、特に、ＬＶＤＳ（ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）やＲＳＤＳ（ｒｅｄｕｃｅｄ  ｓｗｉｎｇ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）などに代表される差動信号伝送方式を採用した表示装置では、伝送線路の終端部（あるいはその近傍）に抵抗体（いわゆる終端抵抗）を配置する必要がある（例えば、特許文献１参照。）。
【特許文献１】特開２０００−１１２４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような抵抗体は、表示パネルとは別個の駆動回路基板上もしくは駆動回路基板と表示パネルとを接続するフレキシブル基板上に実装されている。このような構成の場合、実装する抵抗部品点数に応じてコストが増大するといった課題がある。また、抵抗部品を実装するためのスペースが必要となり、駆動回路基板もしくはフレキシブル基板の面積を拡大する必要があるといった課題もある。
【０００５】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、低コスト化及び基板面積の縮小が可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の様態による表示装置は、
画像を表示する表示エリアを備えた表示パネルと、
前記表示エリアに画像を表示するのに必要な駆動信号を供給する駆動ＩＣと、を備え、
前記表示パネル上において、前記駆動ＩＣを制御するためのロジック信号を伝送するのに必要な配線間に、伝送線路における反射波を抑えるための抵抗体を配置したことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、低コスト化及び基板面積の縮小が可能な表示装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の一実施の形態に係る表示装置、例えばアクティブマトリクス方式の液晶表示装置について図面を参照して説明する。
【０００９】
図１に示すように、液晶表示装置は、画像を表示する表示エリアＤＡを備えた表示パネルＤＰ、表示パネルＤＰの表示エリアＤＡに画像を表示するのに必要な駆動信号を供給するパネル制御回路ＣＮＴなどを備えている。液晶表示装置においては、表示パネルＤＰは、一対の基板すなわちアレイ基板１及び対向基板２間に液晶層３を保持した構造の液晶表示パネルである。表示エリアＤＡは、略マトリクス状に配置された複数の画素ＰＸによって構成されている。パネル制御回路ＣＮＴは、アレイ基板１及び対向基板２から液晶層３に印加される液晶駆動電圧により表示パネルＤＰの透過率を制御する。
【００１０】
アレイ基板１は、例えばガラス等の光透過性を有する絶縁基板を用いて形成されている。このアレイ基板１は、絶縁基板上において略マトリクス状に配置された複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置された複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って配置された複数の信号線Ｘ（Ｘ１〜Ｘｎ）、これら走査線Ｙおよび信号線Ｘの交差位置近傍に配置され各々対応走査線Ｙを介して駆動されたときに対応信号線Ｘおよび対応画素電極ＰＥ間で導通して複数のスイッチング素子ＳＷなどを有している。各スイッチング素子ＳＷは、例えば薄膜トランジスタによって構成され、薄膜トランジスタのゲートが走査線Ｙに接続される（あるいは走査線Ｙと一体的に形成される）とともに、ソース−ドレインパスが信号線Ｘおよび画素電極ＰＥ間に形成される。
【００１１】
対向基板２は、例えばガラス等の光透過性を有する絶縁基板を用いて形成されている。この対向基板２は、絶縁基板上において複数の画素電極ＰＥに対向して配置された対向電極ＣＥなどを有している。画素電極ＰＥ及び対向電極ＣＥは、ＩＴＯ（インジウム・ティン・オキサイド）やＩＺＯ（インジウム・ジンク・オキサイド）などの光透過性を有する導電材料によって形成されている。画素電極ＰＥ及び対向電極ＣＥは、それぞれの表面が配向膜で覆われている。
【００１２】
これらのアレイ基板１及び対向基板２は、画素電極ＰＥと対向電極ＣＥとを対向させた状態で配設され、これらの間にギャップを形成する。液晶層３は、アレイ基板１と対向基板２とのギャップに封止された液晶組成物によって形成されている。
【００１３】
また、複数の画素ＰＸは、各々画素電極ＰＥおよび対向電極ＣＥ間に液晶容量ＣＬＣを有し、さらに補助容量Ｃｓが液晶容量ＣＬＣに並列に接続される。
【００１４】
カラー表示タイプの液晶表示装置では、液晶表示パネルＤＰは、複数種類の表示画素、例えば赤（Ｒ）を表示する赤色画素、緑（Ｇ）を表示する緑色画素、青（Ｂ）を表示する青色画素を有している。すなわち、赤色画素は、赤色の主波長の光を透過する赤色カラーフィルタを備えている。緑色画素は、緑色の主波長の光を透過する緑色カラーフィルタを備えている。青色画素は、青色の主波長の光を透過する青色カラーフィルタを備えている。これらカラーフィルタは、アレイ基板１または対向基板２の主面に配置される。
【００１５】
パネル制御回路ＣＮＴは、複数のスイッチング素子ＳＷを行単位に導通させるように複数の走査線Ｙ１〜Ｙｍを順次駆動する一対の走査線駆動回路ＹＤ、各行のスイッチング素子ＳＷが対応走査線Ｙの駆動によって導通する期間において画素電圧Ｖｓを複数の信号線Ｘ１〜Ｘｎにそれぞれ出力する信号線駆動回路ＸＤ、外部から入力される映像信号に対して一対の走査線駆動回路ＹＤおよび信号線駆動回路ＸＤの動作タイミング等を制御するコントローラ５を有している。画素電圧Ｖｓは、対向電極ＣＥのコモン電圧Ｖｃｏｍを基準として画素電極ＰＥに印加される電圧であり、コモン電圧Ｖｃｏｍに対して周期的に極性反転される。
【００１６】
一対の走査線駆動回路ＹＤは、互いに同一の構造であり、複数の走査線Ｙに沿った方向においてアレイ基板１の両側に配置されている。信号線駆動回路ＸＤは、複数の信号線Ｘに沿った方向においてアレイ基板１の一方側に配置されている。このような走査線駆動回路ＹＤ及び信号線駆動回路ＸＤは、それぞれの少なくとも一部が駆動ＩＣによって構成されている。
【００１７】
コントローラ５は、順次複数の走査線Ｙを駆動するための制御信号ＣＴＹ、映像信号から１行分の画素ＰＸ単位に得られる直列な画素データＤＡＴＡ、出力極性を指定してこれら画素データＤＡＴＡを複数の信号線Ｘにそれぞれ割り当てるための制御信号ＣＴＸ、画素データＤＡＴＡを画素電圧Ｖｓに変換するために用いられる所定数の階調基準電圧ＶＲＥＦ等を発生する。制御信号ＣＴＹは、コントローラ５から一対の走査線駆動回路ＹＤに供給される。制御信号ＣＴＸ、画素データＤＡＴＡ、階調基準電圧ＶＲＥＦは、コントローラ５から信号線駆動回路ＸＤに供給される。
【００１８】
走査線駆動回路ＹＤは、制御信号ＣＴＹの制御により１フレーム期間において複数の走査線Ｙ１〜Ｙｍを順次選択し、各行の画素スイッチング素子ＳＷを１水平走査期間だけ導通させるオン電圧を選択走査線Ｙに供給する。信号線駆動回路ＸＤは、１水平走査期間毎に１行分の画素ＰＸに対して供給される画素データＤＡＴＡを所定数の階調基準電圧ＶＲＥＦを参照してそれぞれ画素電圧Ｖｓに変換し、複数の信号線Ｘ１〜Ｘｎに並列的に出力する。
【００１９】
走査線駆動回路ＹＤが例えば走査線Ｙ１をオン電圧により駆動してこの走査線Ｙ１に接続された全ての画素スイッチング素子ＳＷを導通させると、信号線Ｘ１〜Ｘｎ上の画素電圧Ｖｓがこれら画素スイッチング素子ＳＷをそれぞれ介して１行分の画素電極ＰＥに供給される。
【００２０】
図２に示すように、液晶表示装置は、表示パネルＤＰと、コントローラ５や各種バス配線などを備えた駆動回路基板ＣＢと、これら表示パネルＤＰと駆動回路基板ＣＢとを接続するフレキシブル基板Ｆと、を備えている。駆動ＩＣを制御するためのロジック信号を伝送するのに必要な複数の配線Ｗは、駆動回路基板ＣＢからフレキシブル基板Ｆを介して表示パネルＤＰまで引き回されている。
【００２１】
この表示パネルＤＰ上において、配線Ｗの間に伝送線路における反射波を抑えるための抵抗体Ｒが配置されている。この抵抗体Ｒは、例えば図２に示すように、配線Ｗの延出方向に直交する方向に延在する略長方形状の高抵抗パターンによって形成されている。この抵抗体Ｒの抵抗値は、配線Ｗの間に介在する抵抗体Ｒの長さＬｒと抵抗体Ｒの幅Ｗｒとの比Ｗｒ／Ｌｒによって制御可能であり、８０Ω以上１２０Ω以下であることが望ましい。
【００２２】
このような抵抗体Ｒは、表示エリアＤＡを構成する部材を用いて形成することが可能である。つまり、抵抗体Ｒは、表示エリアＤＡの構成部材と同時に形成可能である。これにより、従来と比較して抵抗体を構成する部品点数が削減できるとともに実装コストが不要となり、低コスト化を実現できる。また、駆動回路基板やフレキシブル基板上に抵抗体を構成する部品を実装するスペースも不要となり、基板面積を縮小することができ、小型化にも有利である。
【００２３】
（実施例１）  
実施例１では、ＬＶＤＳやＲＳＤＳなどに代表される差動信号伝送方式を採用した液晶表示装置について説明する。なお、ここでは、駆動ＩＣは、信号線駆動回路ＸＤを構成するものとする。
【００２４】
図３に示すように、駆動ＩＣは、フレキシブル基板Ｆ上に実装されている（ＴＣＰ構造）。このフレキシブル基板Ｆは、駆動ＩＣを介することなく表示パネルに接続可能な複数のスルー配線ＴＷを備えている。駆動回路基板ＣＢは、駆動ＩＣの差動信号入力インターフェイスに対してそれぞれ極性の異なるロジック信号を入力するためのペア配線Ｗ＋及びＷ−を備えている。これらのペア配線Ｗ＋及びＷ−は、フレキシブル基板Ｆ上でそれぞれ駆動ＩＣの差動信号入力インターフェイスに接続されている。
【００２５】
また、これらのペア配線Ｗ＋及びＷ−は、中途部で分岐しており、フレキシブル基板Ｆ上においてスルー配線ＴＷを経由して表示パネルＤＰまで引き回されている。表示パネルＤＰ上（より具体的には、アレイ基板１を構成する絶縁基板上）において、抵抗体Ｒは、これら差動信号が供給されるペア配線Ｗ＋及びＷ−間に配置されている。この抵抗体Ｒは、画素電極ＰＥを構成するＩＴＯによって画素電極ＰＥと同一工程で形成される。
【００２６】
このような構成により、低コスト化及び基板面積の縮小が可能となる。
【００２７】
また、図４に示すように、駆動ＩＣは、表示パネルＤＰ上（より具体的には、アレイ基板１を構成するガラス基板上；ＣＯＧ構造）に実装されても良い。このような構成の場合、駆動回路基板ＣＢ上に備えられたペア配線Ｗ＋及びＷ−は、フレキシブル基板Ｆ上のスルー配線ＴＷを介して表示パネルＤＰまで引き回されている。つまり、これらのペア配線Ｗ＋及びＷ−は、表示パネルＤＰ上でそれぞれ駆動ＩＣの差動信号入力インターフェイスに接続されている。
【００２８】
表示パネルＤＰ上（より具体的には、アレイ基板１を構成する絶縁基板上）における駆動ＩＣの入力インターフェイス近傍において、抵抗体Ｒは、これら差動信号が供給されるペア配線Ｗ＋及びＷ−間に配置されている。このような構成であっても、低コスト化及び基板面積の縮小が可能となる。
【００２９】
特に、差動信号伝送方式を採用した表示装置については、抵抗体Ｒの抵抗値を８０〜１２０Ω、望ましくは１００Ωに設定することにより、ドライブ電流能力を抑えるのに効果的であった。
【００３０】
（実施例２）  
実施例２では、差動信号伝送方式以外の方式を採用した液晶表示装置について説明する。なお、ここでは、駆動ＩＣは、信号線駆動回路ＸＤを構成するものとする。
【００３１】
図５に示すように、駆動ＩＣは、フレキシブル基板Ｆ上に実装されている。このフレキシブル基板Ｆは、駆動ＩＣを介することなく表示パネルに接続可能な複数のスルー配線ＴＷを備えている。駆動回路基板ＣＢは、駆動ＩＣのＣＭＯＳ入力インターフェイスに対してロジック信号を入力するための配線ＷＬ、電源電圧を供給するための電源配線ＶＣＣ、及び、グランドレベルのグランド配線ＧＮＤを備えている。この配線ＷＬは、フレキシブル基板Ｆ上で駆動ＩＣのＣＭＯＳ入力インターフェイスに接続されている。
【００３２】
また、この配線ＷＬは、中途部で分岐しており、フレキシブル基板Ｆ上においてスルー配線ＴＷを経由して表示パネルＤＰまで引き回されている。同様に、電源配線ＶＣＣ及びグランド配線ＧＮＤも、フレキシブル基板Ｆ上においてスルー配線ＴＷを経由して表示パネルＤＰまで引き回されている。表示パネルＤＰ上（より具体的には、アレイ基板１を構成する絶縁基板上）において、抵抗体Ｒは、ロジック信号が供給される配線ＷＬと、グランド配線ＧＮＤ及び電源配線ＶＣＣの少なくとも一方との間に配置されている。図５に示した例では、配線ＷＬに対してグランド配線ＧＮＤ及び電源配線ＶＣＣの間のいずれにも抵抗体Ｒが配置されている。この抵抗体Ｒは、画素電極ＰＥを構成するＩＴＯによって画素電極ＰＥと同一工程で形成される。
【００３３】
このような構成により、低コスト化及び基板面積の縮小が可能となる。
【００３４】
また、図６に示すように、駆動ＩＣは、表示パネルＤＰ上（より具体的には、アレイ基板１を構成するガラス基板上）に実装されても良い。このような構成の場合、駆動回路基板ＣＢ上に備えられたロジック信号が供給される配線ＷＬ、グランド配線ＧＮＤ及び電源配線ＶＣＣは、フレキシブル基板Ｆ上のスルー配線ＴＷを介して表示パネルＤＰまで引き回されている。つまり、この配線ＷＬは、表示パネルＤＰ上で駆動ＩＣのＣＭＯＳ入力インターフェイスに接続されている。
【００３５】
表示パネルＤＰ上（より具体的には、アレイ基板１を構成する絶縁基板上）における駆動ＩＣの入力インターフェイス近傍において、抵抗体Ｒは、配線ＷＬと、グランド配線ＧＮＤ及び電源配線ＶＣＣとの間に配置されている。このような構成であっても、低コスト化及び基板面積の縮小が可能となる。
【００３６】
なお、この発明は、上記実施形態そのままに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【００３７】
上述した実施の形態では、表示装置の一例として液晶表示装置について説明したが、ロジック信号を伝送するのに必要な配線を備えた他の表示装置、例えば有機エレクトロルミネッセンス表示装置についてもこの発明を適用できることは言うまでもない。
【００３８】
また、抵抗体Ｒは、表示パネル上の配線と同一材料によって一体的に形成されても良い。
【００３９】
さらに、上述した実施の形態では、抵抗体Ｒは１つであったが、伝送線路における反射波の影響を抑える必要がある箇所には適宜配置しても良く、表示パネル上に複数の抵抗体Ｒを配置する場合もある。
【図面の簡単な説明】
【００４０】
【図１】図１は、この発明の一実施の形態に係る液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した表示パネル上において配線間に抵抗体を配置した状態を説明するための図である。
【図３】図３は、実施例１におけるＴＣＰ（テープ・キャリア・パッケージ）構造での抵抗体の配置例を示す図である。
【図４】図４は、実施例１におけるＣＯＧ（チップ・オン・グラス）構造での抵抗体の配置例を示す図である。
【図５】図５は、実施例２におけるＴＣＰ（テープ・キャリア・パッケージ）構造での抵抗体の配置例を示す図である。
【図６】図６は、実施例２におけるＣＯＧ（チップ・オン・グラス）構造での抵抗体の配置例を示す図である。
【符号の説明】
【００４１】
１…アレイ基板、ＤＰ…表示パネル、ＹＤ…走査線駆動回路、ＸＤ…信号線駆動回路、ＣＢ…駆動回路基板、Ｆ…フレキシブル基板、Ｒ…抵抗体、Ｗ…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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