(57)【要約】【課題】  半導体デバイス（４００）が、キャビティを形成するために半導体基板に接着された可撓性構造体を備える。この可撓性構造体は、フィードスルー（feed-through）が接着によって形成される気密封止を妨げることなく、導電性フィードスルー（４１０）の上方で接着される。【解決手段】  デバイス（４００）の一実施例においては、拡散フィードスルーの縁部を含む凹部領域（４１８）を備え、これにより拡散層（４０８）の縁部（４２０）の欠陥部が接着の妨げとなることはない。可撓性構造体が凸部領域（４０４，４０６）に接着され、欠陥部が覆われる。別の実施例では、半導体構造に表面ウェル或いは埋め込みウェルを備え、そのウェルがキャビティのアクティブ領域から可撓性構造体の境界の外側にまで延在する。このウェルが、キャビティを封止する接着の妨げとなり得る欠陥部を形成することなく、導電性フィードスルーとなる。【選択図】  図４Ａ
2007081418.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
半導体構造に第１ウェルを形成する過程と、
前記半導体構造の中にあり前記第１ウェルと電気的に接触するアクティブ領域を形成する過程と、
前記アクティブ領域を含む封止されたキャビティを形成するために、可撓性構造体を前記半導体構造に接着する過程であって、前記第１ウェルが前記可撓性構造体の境界の外側部分に延在する、該接着過程と、
前記第１ウェルを介して前記アクティブ領域に回路を電気的に接続する過程とを含むことを特徴とする方法。
【請求項２】
前記ウェルと前記アクティブ領域が同じ導電型であることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１ウェルの上層をなし、前記アクティブ領域が形成されるエピタキシャル層を形成する過程と、
前記アクティブ領域から前記エピタキシャル層を通って前記第１ウェルに延在する第２ウェルを形成する過程とを更に含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記可撓性構造体の外周の外側に第３ウェルを形成する過程を更に含み、前記第３ウェルが前記エピタキシャル層を通って前記第１ウェルに延在し、前記アクティブ領域への接続回路が、前記第３、前記第１、及び前記第２ウェルを通る導電経路を介する前記アクティブ領域への接続回路を含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記第１、前記第２、及び前記第３ウェルが第１の導電型であり、前記第１ウェルが基板に形成され、前記基板及び前記エピタキシャル層が第２の導電型であることを特徴とする請求項４に記載の方法。
【請求項６】
前記アクティブ領域を含む領域を取り囲む凸部領域を形成するための半導体構造を形成する過程を更に含み、前記可撓性構造体のボンディングが前記凸部領域との接着を含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記可撓性構造体がその中に形成された凹部領域を有するウエハを含み、前記可撓性構造体の接着が、前記ウエハと前記半導体構造とを整列して接着することにより前記凹部領域が前記アクティブ領域の上に位置することを特徴とする請求項１に記載の方法。
【請求項８】
前記アクティブ領域の形成が、前記第１ウェルに前記アクティブ領域を形成することを含むことを特徴とする請求項１に記載の方法。
【請求項９】
接着が融合接着を含むことを特徴とする請求項１に記載の方法。
【請求項１０】
半導体デバイスであって、
第２の導電型の半導体構造に形成された第１の導電型の第１ウェルと、
前記ウェルと電気的に接触するアクティブ領域と、
前記アクティブ領域を含む封止されたキャビティを形成するために前記半導体構造に接着された可撓性構造体であって、前記第１ウェルが前記可撓性構造体の境界の外側部分に延在する、該可撓性構造体とを含むことを特徴とする半導体デバイス。
【請求項１１】
前記第１ウェルを介して前記アクティブ領域と電気的に接触する回路を更に含むことを特徴とする請求項１０に記載の半導体デバイス。
【請求項１２】
前記ウェルと前記アクティブ領域が同じ導電型であることを特徴とする請求項１０に記載の半導体デバイス。
【請求項１３】
前記第１ウェルの上に位置し、前記アクティブ領域が配置されるエピタキシャル層と、
前記アクティブ領域から前記エピタキシャル層を通って前記第１ウェルに延在する第２ウェルとを更に含むことを特徴とする請求項１０に記載の半導体デバイス。
【請求項１４】
前記可撓性構造体の境界の外側に配置された第３ウェルを更に含み、前記第３ウェルが前記エピタキシャル層を通って前記第１ウェルに延在し、前記第３、前記第１及び前記第２ウェルが前記アクティブ領域に電気的に導電経路を形成することを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
前記第１、該第２及び該第３ウェルが前記第１の導電型であり、前記第１ウェルが基板に形成され、前記基板と前記エピタキシャル層が第２の導電型であることを特徴とする請求項１４に記載の半導体デバイス。
【請求項１６】
前記半導体構造が、前記アクティブ領域を含む領域を取り囲む凸部領域を含む形状を有し、前記可撓性構造体が前記凸部領域に接着されることを特徴とする請求項１０に記載の半導体デバイス。
【請求項１７】
前記可撓性構造体がその中に凹部領域を備えるウエハを含み、前記ウエハが前記半導体構造に整列して接着されることにより、前記凹部領域が前記アクティブ領域の上に位置することを特徴とする請求項１０に記載の半導体デバイス。
【請求項１８】
前記アクティブ領域が前記第１ウェルに配置されることを特徴とする請求項１０に記載のデバイス。
【請求項１９】
前記可撓性構造体が、前記半導体構造に融合接着されることを特徴とする請求項１０に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概ね半導体デバイスに関連し、特に、フィードスルー（feed-through）構造を有する半導体デバイスに関する。
【背景技術】
【０００２】
単一クリスタル表面微細加工（ＳＣＳＭ）によって、電界効果トランジスタ（ＦＥＴｓ）及び可撓性薄膜を有するコンデンサなどの半導体構造の形成中に、融着のためのシリコンウエハを形成する。このような構造体は、小型の圧力センサまたは加速度計として動作し、標準ＭＯＳ（酸化金属半導体）デバイスに集積が可能である。例えば、可撓性ゲート構造体を備えるＦＥＴが互いに結合したゲート及びドレインを備える場合、ＦＥＴのドレイン−ソース間の電圧はゲート構造の機械的撓みによる。このようなセンサの性能については米国特許第５，５７８，８４３号に開示され、この文献に言及することをもってその内容の全てを本明細書の一部とする。
【０００３】
ＳＣＳＭにおける重要なプロセスはシリコン融着（ＳＦＢ）であり、半導体級のシリコンウエハが別のパターン化された構造体のシリコン基板の表面に融着される。次いで、上側のウエハが薄くされ、パターン形成されてパターン形成された基板上の可撓性の構造体に形成される。可撓性微細構造体は通常、ダイヤフラム、ブリッジ、及びビームとして用いられる。本発明の典型的な応用例においては、機械的な力を電気信号に変換する可撓性微細構造体であり、或いは電気信号を最適な機械的な力に変換するアクチュエータである。どちらの場合も、容量性プレートなどのアクティブな電気的構造体が可撓性構造体の下側にある半導体基板に形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＦＢプロセスの主な問題点は、可撓性構造体の下側にあるアクティブ領域から可撓性構造体から離れた接点または回路に電気的連続性を供給することに関連する。２つの結合された表面の平滑さが、シリコン融着の成功に重要である。ある種の導電領域（フィードスルーなど）のための半導体製造に用いられる殆ど全てのプロセスは、シリコン融着の成功を妨げるステップ、バンプ、或いは欠陥部をウエハの表面に形成する。
【０００５】
図１Ａ及び図１Ｂは、可撓性ダイヤフラムと半導体基板の表面との間に形成されたキャビティの上の可撓性ダイヤフラムを備える従来の半導体デバイス技術の一部である。例示目的のため、図１Ａ及び図１Ｂに示される半導体デバイスは、ＳＣＳＭ圧力センサの１形態であり、図１Ａ及び図１Ｂに示された圧力センサ１００を参照して示し説明した原理が、可撓性構造体を利用する別のタイプの構造体に適用できるという理解のもとで説明される。凸部ボンディングリング１０４が、半導体基板１０２の表面上に形成される。センサプレート１０６が、凸部ボンディングリング１０４の内側の半導体基板１０２の表面に形成される。センサプレート１０６は種々の方法によって形成されうる。例えば、導電性の高いセンサプレート１０６を生成するためのドーパントのイオン注入。センサプレート１０６が容量性構造体の場合、一方のコンデンサのプレートとして働き、可撓性ダイヤフラム１０８が他方のコンデンサプレートとして働く。可撓性ダイヤフラム１０８が第２の半導体基板材料から製造され、凸部表面に融着され、ボンディングリング１０４の融着領域１１０を形成する。ボンディングリング１０４の上に可撓性ダイヤフラム１０８をボンディングすることにより、センサプレート１０６の上にキャビティ１１２を形成する。通常このような構造体において、センサプレートは半導体基板１０２の別の部分に形成された、別の構造体に電気的に接続されなければならない。これはフィードスルー１１４などのフィードスルー構造を形成することによって達成される。上記したとおり、ＳＦＢプロセスの主な問題点は、ボンディングを成功させるために、融着された２つの表面が極めて平滑でなければならないことである。上記のとおり、フィードスルー１１４などの導電領域を形成するための半導体製造に用いられる殆ど全てのプロセスが、図１Ｂのボンディングリング１０４の表面上の領域１０８にステップ、バンプ、或いは欠陥部を形成する。センサデバイス１００が容量性圧力センサとして機能するためには、ダイヤフラム１０８の下側のキャビティ１１２が真空または一定圧力でなければならない。従って、ダイヤフラム１０８の上側表面１２０の上の圧力が変化する時、ダイヤフラム１０８とセンサプレート１０６との間の隙間が変化し、２つのプレート間の容量性結合（capacitive coupling）も変化する。真空のキャビティの外側または別の基板上に形成されたエレクトロニクスが、静電容量の変化を所望の電気信号に変える。このことは、フィードスルー１１４の領域１１８がいかなるバンプ、リッジ、または欠陥部をもたないこと及び真空のキャビティとその外側との気密封止が維持されることの重要性を示す。平滑さの重要性は、ボンディング表面上の５×１０−６ｍｍの高さの欠陥部が融着を妨げ、最終構造のキャビティ１１２の気密封止の不良を引き起こすという事実によって例示されている。
【０００６】
電気的フィードスルー形成時の表面崩壊という問題に対する１つの解決策は、シリコン融着プロセスの前にボンディング領域に導体を拡散させることである。固体ソース（solid source）または気体ソースによる拡散によって容認できないバンプを形成することなく、導電性フィードスルーを形成することができる。Dudaiceus et al., "Surface Micromachined Pressure Sensors with Integrated CMOS Read-Out Electronics," Sensors and Actuators A, Vol. 43, 1994, pp. 157-163を参照されたい。また、この文献に言及することをもって、その内容の全てを本明細書の一部とするものとする。しかしながら、拡散プロセスは、標準のＣＭＯＳ集積回路形成に用いられるポリシリコンが整列したゲートプロセスには適さない。システムの性能改善及び製造コストを削減するセンサ基板上での高密度の集積回路を可能とするため、プロセスの適応性が極めて望ましい。
【０００７】
ＣＭＯＳプロセスのドープされた領域を形成する好適な方法はイオン注入である。通常のプロセスフローでは、被着されたポリシリコンが注入をマスクする。しかしながら、これはフィードスルーを形成する時に問題となる。なぜなら融着を可能とするためには、ポリシリコンが高い面から除去されなければならない。問題は、全ての公知のポリシリコンエッチングがシリコン融着プロセスに有害効果を与える程度に下側に位置する二酸化珪素層に損傷を与えるため、優良デバイスの生産量が減少し、次の第１のテストを通過するデバイスの確実性が低下することである。このプロセスのこの時点では、酸化膜を除去し再び成長させることができない。なぜなら差分酸化がドープされた領域の上に厚い酸化膜を形成することになるからである。
【０００８】
図２Ａ−図２Ｃは、注入しない領域をポリシリコンを用いてマスクする、イオン注入方法に関連する問題を例示する。デバイス２００は、初めに半導体基板２０２の表面上に形成された酸化膜２０４を有する半導体基板２０２を形成する。ポリシリコンマスク２０６が選択的に酸化膜２０４の表面上に形成され、ドーパントイオンが注入される。例として、図２Ａは、矢印２０８によって示される燐イオンがデバイスの中に６０ｋｅＶ（１０００エレクトロボルト）より大きいエネルギーレベルで注入される。注入された燐イオンが、ｎ＋領域２１０（図２Ｂ及び図２Ｃ）を形成する。図２Ｂは、ポリシリコンマスク２０６を除去するエッチング２１２を例示し、図２Ｃは、領域２１０の上の酸化膜をエッチング２１２にさらすことによって起こる差分高さ２１４を有する得られた酸化膜構造を示す。
【０００９】
図３Ａ及び図３Ｂは、イオン注入しない領域をマスクするフォトレジストを用いたイオン注入方法に関連した問題を例示する。ポリシリコンの除去と比較すると、フォトレジストの除去は下に位置する酸化膜またはシリコンに損傷を与えない。ｎ＋導体を形成するためのフォトレジストマスクを用いた砒素または燐などの重いイオンの注入により、フォトレジストの一部の縁部にリッジが形成され、そのリッジの高さは数百オングストローム（数百ｍｍ×１０−７）あり、シリコン融着に有害効果を与える。ホウ素などの他のドーパントはｐ＋導体を形成するために注入されるが、双方の注入タイプは「チャンネルストップ」（channel-stop）領域を形成すること及び電極の保護をすることを必要とする。このためフォトレジストマスク単独ではフィードスルーを形成するための効果的な解決策とはならない。図３Ａは、半導体デバイス３００、半導体基板３０２、酸化膜３０４、及びパターン形成されたフォトレジスト層３０６の一部を示す。燐イオン３０８が半導体基板３０２の表面の中に注入され、高い導電性領域を形成する。イオン注入の方法は当業者には公知であり、ここではこれ以上説明しない。図３Ｂは、酸化膜３０４の表面上及びシリコン基板３０２の中にイオン注入によって形成された導電領域３１０及びバンプ３１２を示す。バンプがフォトレジスト層３０６に対してどこに形成されるのかを示すために、除去されたフォトレジスト層の外形が破線３１４によって示されている。
【００１０】
従って、半導体基板の表面の中に高い導電性フィードスルーを形成する種々の方法によって引き起こされる、バンプ及び酸化膜損傷の有害な効果を避けるための方法及び装置が必要とされる。
【課題を解決するための手段】
【００１１】
気密されたキャビティの上の可撓性構造体を有する半導体デバイスが、外部回路と接続するために、キャビティのアクティブ領域からキャビティの外側の部分に延在する導電性フィードスルーを備える。シールを形成するボンド部と交差するフィードスルーによって引き起こされる、キャビティのシールの損傷をさけるための、半導体デバイスの製造及びその方法を本発明の実施例によって提供する。このようなデバイスの１つは、半導体構造の盛り上がった領域に接着される可撓性構造体を有する。このデバイスは、拡散フィードスルー構造体の縁部を含む凹部領域領域を備えることにより、拡散構造体の縁部の欠陥部が接着を妨げることがない。特定の一実施例においては、第１の凸部領域が第２の凸部領域によって囲まれ、フィードスルー構造体の拡散部が、アクティブ領域から第１の凸部領域に亘って延在し、拡散部の縁部が第１の凸部領域と第２の凸部領域との間に位置する。従って、可撓性構造体が、拡散されたフィードスルーの縁部によって妨げられることなく、第１及び第２の凸部領域に接着される。可撓性構造体を貫通して第１の凸部領域に至るバイアが、フィードスルーに電気的に接続し、フィードスルーを介してアクティブ領域に接続される。
【００１２】
別の実施例は、半導体構造に表面ウェルまたは埋め込まれたウェルのどちらかを備え、キャビティのアクティブ領域から可撓性構造体の境界の外側の部分に延在する。例えば、半導体基板に埋め込まれたウェルが形成され、エピタキシャル層によって覆われる。次に、導電性フィードスルーが第２ウェルによって形成される。この第２ウェルはキャビティのアクティブ領域からエピタキシャル層を通って第１ウェルに至り、第１ウェルを横切って可撓性構造体の境界の外側の部分に至り、第３ウェルを介してエピタキシャル層の表面に到達する。アクティブ領域を含むキャビティをシールするためのボンディング部を妨げる欠陥部を形成することなく、第１ウェルがボンディング領域の下側に導電性フィードスルー構造体を提供する。
【発明を実施するための最良の形態】
【００１３】
【実施例】
【００１４】
図４Ａは、本発明の実施例に従った半導体デバイス４００を示す。デバイス４００は、図１Ａに示されるデバイスに類似の可撓性構造体を備える容量性センサである。デバイス４００は基板４０２上及びその中に形成される。この基板４０２は外側のボンド面４０４及び内側のボンド面４０６を備える凸部ボンド領域を形成するように外形が形成される。外側のボンド面４０４は、外側の境界４１４及び内側の境界４１６を備える基板４０２の凸部分である。内側のボンド面４０６は、外側のボンド面４０４の内側境界４１６の内側に位置する。外側の境界４２２を有するダイヤフラム（または別の可撓性構造体）４４０は、ボンド面４０４及び４０６に接着され、内側のボンド面４０６の一部４１２を露出する開口を備える。ダイヤフラム４４０とボンド面４０６との間のボンドはシールされたキャビティとダイヤフラム４４０を貫通する開口との間の漏洩を防ぐ。
【００１５】
また、境界４１６の内側には、デバイス４００のアクティブ領域のための基板４０２の低面領域４１８が延在する。融着の前に、容量性センサ４００のためのセンサプレート４０８が、拡散によって領域４１８の中に形成される。本発明の別の実施例においては、領域４１８が、ソース、ドレイン、及びチャンネル領域などのアクティブ領域を含む。このチャネル領域は、ゲートとしてダイヤフラム４４０を有するＭＯＧＦＥＴ（moving gate field-effect transistor）のためである。フィードスルー領域４１０が、センサプレート４０８（または別のアクティブ領域）から内側のボンド面４０６上の領域４１２に延在する。例えば、領域４１２が、ダイヤフラム４４０を貫通するバイアが半導体デバイスの他の部分に電気的接続を可能にするための接点である。センサプレート４０８及びフィードスルー領域４１０の形成により、拡散された領域の縁部４２０で基板４０２にバンプまたは損傷した領域が形成される。ボンド面４０４または４０６の上にこのバンプまたは損傷が現れると、融着及びダイヤフラム４４０と凸部ボンド面４０４及び４０６によって囲まれ気密封止されたキャビティの形成を妨げ得る。従って、拡散領域４０８及び４１０の縁部４２０が、凹部領域領域４１８の中に位置する。
【００１６】
図４Ｂ−図４Ｆは、一連の製造段階を示す図４Ａの線ＡＡによって切り取られた断面図であり、どのようにイオン注入による損傷がボンディングを妨げないようにするかを例示する。図４Ｂは、ボンド面４０４及び４０６の領域の基板４０２上に形成された厚さ約５〜７×１０−５ｍｍ（５００〜７００Å）の二酸化（オキサイド）シリコン膜４２２を示す。例示されている基板４０２は、平坦な上側表面を有するが、別法ではボンド面４０４及び４０６の一部或いは全体を形成するように外形が形成される。図４Ｃは、次のプロセス段階で拡散領域４１０の縁部４２０が形成される基板４０２の領域の上の酸化膜４２２の中に形成された約２．５×１０−５ｍｍ（２５０Å）の深さの凹部領域を示す。酸化膜４２２の厚み部分４２４及び４２６が、凸部ボンド面４０４及び４０６のそれぞれを形成する或いは上層をなす。凹部領域４２８は、凹部領域４２８の酸化膜４２４の選択的なエッチングを含む様々な方法によって形成されうる。その方法には、凹部領域４２８を取り囲む酸化膜４２２を成長させるため（即ち厚みを増加させる）の公知のＬＯＣＯＳ（localized oxidation of silicon）、または、酸化膜４２４を形成する前に基板４０２を成形することにより、基板４０２の外形に従う酸化膜４２２が凹部領域４２８を形成する。図４Ｄは、拡散されたフィードスルー領域４１０の形成のために、酸化膜４２２の選択した部分の上に形成されたフォトレジストマスク４３０を示す。マスク４３０が、凹部領域４２８の中に延在するようにパターン形成されることにより、縁部４２０が拡散領域４１０の凹部領域４２８に位置する。マスク４３０が形成された後、酸化膜４２２の露出した部分を介するイオン注入４３２によって、領域４１０が基板４０２に形成される。図４Ｅは、マスク４３０が除去され、凹部領域４２８にある縁部４２０にバンプ４３４を備える領域４１０を示す。図４Ｆは、ボンド面４０４及び４０６の上の酸化膜４２４の領域４２４及び４２６に接着されたダイヤフラム４４０を示す。ボンド面４２４でのダイヤフラム４４０と酸化膜４２４との間のボンドは、キャビティの外側の境界を気密封止する。ダイヤフラム４４０と内側の面４０６との間のボンドは、バイア４１２からの漏洩を防ぐ気密封止を形成する。ダイヤフラム４４０の一部の上に延在するパターン形成された金属層により、バイア４１２が外部回路に接続される。
【００１７】
図５Ａ−図５Ｅは、気密封止されたキャビティ５４２、及びキャビティ５４２の壁部内のアクティブ領域５２６に電気的に接続するためのフィードスルー構造体を有する、デバイス５００（図５Ｅ）を形成するプロセスを例示する。図５Ａは、反対の導電型ｙの基板５１０の中に深さ約１〜２μｍの導電型ｘ（ｘはｐまたはｎ）の導電性ウェル５１２を形成する、初めの製造プロセス段階を示す。基板５１０と同じ導電型のエピタキシャル層５２０が、図５Ｂに例示されているように、ウェル５１２が延在する基板５１０の上に形成される。エピタキシャル層５２０が、凹部領域領域５２２及び５２３を形成するため、及びセンサキャビティの内側の領域５２２を気密する可撓性ダイヤフラムの接着のための凸部領域５２１を残存させるために、図５Ｃに示されるように形成される。領域５２３は、センサキャビティの外側の回路のためである。図５Ｄに示されるように、導電性ウェル５１２が、領域５２２及び５２３の下に位置する部分を有することにより、ウェル５１２と同じ導電型の導電性ウェル５２４及び５２５が、領域５２２及び５２３のそれぞれから埋め込みウェル５１２に導電経路を形成する。図５Ｄはまた、エピタキシャル層５２０の上に形成された酸化膜５３０を示す。酸化膜５３０は、ウェル５２４及び５２５を形成するイオン注入によって引き起こされる損傷を低減させ、ダイヤフラム５４０と凸部領域５２１との融着を促進する。
【００１８】
図５Ｅに示されるように、ｘ型のドーピングエージェントを用いるドーピングにより、ウェル５２４と接触する領域５２２のアクティブ領域５２６及びウェル５２５と接触する領域５２３の接触領域５２７が形成される。アクティブ領域５２６によって容量性センサのための固定プレートを形成されるが、別の実施例によれば、ＭＯＧＦＥＴなどの別のタイプのデバイスのためのアクティブ領域を備えるデバイスを含む。接触領域５２７は領域５２４の回路に接続するためにある。公知の製造プロセスにより、領域５２３のＣＭＯＳデバイスの製造に必要な領域５２９などのｘ型及びｙ型の領域が形成される。Ｙ＋領域５２８は、イオン分離を避けるため、及びダイヤフラム５４０と半導体構造の下に位置する近接部分との間の寄生静電容量（parasitic capacitance）を減少するため、ダイヤフラム５４０に最も近い凸部領域５２１に形成される。アクティブ領域の形成後に、ダイヤフラム５４０が凸部領域５２１に融着され、キャビティ５４２が気密される。
【００１９】
図５Ａ−図５Ｅのプロセスは、本発明の別の実施例のさまざまな方法において変更が可能である。例えば、図６に示されるデバイス６００は、基板５１０の上に形成されたエピタキシャル層６２０を有し、デバイス５００におけるキャビティを形成するためにエピタキシャル層６２０を形成するかわりに、エピタキシャル層６２０に整列して接着されたウエハ６４０の凹部領域が、デバイス６００のセンサキャビティ６４２を形成する。整列した融着により、ウエハ６４０及びキャビティ６４２がエピタキシャル層６２０に形成されたアクティブ領域と整列される。その他の点では、デバイス６００の製造プロセスは、図５Ａ−図５Ｅで参照した上記のプロセスと同様である。デバイス６００のフィードスルー構造は、キャビティ６４２のアクティブ領域６２６を基板５１０の埋め込まれたウェル５１２に接続するウェル６２４、及び埋め込まれたウェル５１２をキャビティ６４２の外側に形成された回路への接点６２７と接続するウェル６２５を備える。
【００２０】
図７は、別法の導電性フィードスルー構造体を備えるデバイス７００を示す。図７において、ｐ−ウェル７１２がｎ−基板７１０に形成される（導電型ｎ及びｐは逆転可能である）。図５Ｅのウェル５１２とは異なりウェル７１２は埋め込まれていない。例えば、基板７１０が、凹部領域領域７２２及び７２３及び凸部領域７２１を形成するようにＬＯＣＯＳ微細加工によって形成される。ｐ＋センサプレート７１６がｐ−ウェル７１２と接触する領域７２２に形成され、ｎ＋領域７１８が凸部領域７２１を含む基板７１０のセンサプレート７１６の周りに形成される。ダイヤフラム７４０をフィードスルー導体（ｐ−ウェル７１２）から分離するｎ＋領域７１８によって、凸部領域と交差するフィードスルー導体を有するデバイスと比べて、センサ７００の固定の寄生静電容量が減少し、従って、可撓性プレート構造体により接近する。領域７１８を形成するｎ＋注入は、領域７１８の縁部が凸部領域７２１と交差しない場合、バンプまたは欠陥部なしにボンド領域７２１を保持する。ｐ−ウェル７１２が、センサプレート７１６の接続のためｐ＋接続領域７１７から領域７２３の外部回路（図示せず）に延在するフィードスルー導体を提供する。
【００２１】
本発明は特定の実施例に言及して説明してきたが、説明は本発明の適用の単なる例であり、発明を制限するものと考えてはならない。開示された実施例のその他の種々の適用及び特徴の組み合わせは、後述の請求の範囲によって既定された発明の範囲内である。
【図面の簡単な説明】
【００２２】
【図１Ａ】可撓性ダイヤフラムと半導体基板の表面との間に形成されたキャビティの上の当該可撓性ダイヤフラムを有する従来技術による半導体デバイスを示す。
【図１Ｂ】可撓性ダイヤフラムと半導体基板の表面との間に形成されたキャビティの上の当該可撓性ダイヤフラムを有する従来技術による半導体デバイスを示す。
【図２Ａ】イオン注入しない領域をマスクするためにポリシリコンを用いる、イオン注入方法に関連する問題を示す。
【図２Ｂ】イオン注入しない領域をマスクするためにポリシリコンを用いる、イオン注入方法に関連する問題を示す。
【図２Ｃ】イオン注入しない領域をマスクするためにポリシリコンを用いる、イオン注入方法に関連する問題を示す。
【図３Ａ】イオン注入しない領域をマスクするためにフォトレジストを用いる、イオン注入方法に関連する問題を示す。
【図３Ｂ】イオン注入しない領域をマスクするためにフォトレジストを用いる、イオン注入方法に関連する問題を示す。
【図４Ａ】可撓性ダイヤフラムと半導体基板の表面との間に形成されたキャビティの上の当該可撓性ダイヤフラムを備える、本発明の実施例に従った半導体デバイスを示す。
【図４Ｂ】本発明の実施例に従った、フィードスルーを備えるデバイスを形成する方法を示す。
【図４Ｃ】本発明の実施例に従った、フィードスルーを備えるデバイスを形成する方法を示す。
【図４Ｄ】本発明の実施例に従った、フィードスルーを備えるデバイスを形成する方法を示す。
【図４Ｅ】本発明の実施例に従った、フィードスルーを備えるデバイスを形成する方法を示す。
【図４Ｆ】本発明の実施例に従った、フィードスルーを備えるデバイスを形成する方法を示す。
【図５Ａ】本発明の別の実施例に従った、デバイス及びフィードスルーを形成する方法を示す。
【図５Ｂ】本発明の別の実施例に従った、デバイス及びフィードスルーを形成する方法を示す。
【図５Ｃ】本発明の別の実施例に従った、デバイス及びフィードスルーを形成する方法を示す。
【図５Ｄ】本発明の別の実施例に従った、デバイス及びフィードスルーを形成する方法を示す。
【図５Ｅ】本発明の別の実施例に従った、デバイス及びフィードスルーを形成する方法を示す。
【図６】本発明に従った別のデバイス及びフィードスルー構造体を示す。
【図７】本発明に従った別のデバイス及びフィードスルー構造体を示す。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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