(57)【要約】【課題】リセスチャネルトランジスタの特性の劣化を防止すること。【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）基板１にリセス３を形成する工程と、（Ｂ）上記（Ａ）工程の後、基板１の表面上にゲート絶縁膜４を形成する工程と、（Ｃ）上記（Ｂ）工程の後、リセス３が埋没するようにゲート絶縁膜４上にゲート電極材料膜５を堆積する工程と、（Ｄ）上記（Ｃ）工程の後、所定のマスク７を用いてゲート電極材料膜５をエッチングすることによって、リセス３内部を充填するゲート電極８をゲート絶縁膜４上に形成する工程と、（Ｘ）基板１中に不純物イオンを注入することによって、基板１中に拡散層１０を形成する工程とを有する。この（Ｘ）工程は、少なくとも上記（Ｄ）工程より前に行われる。【選択図】      図４
2007081107.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）基板にリセスを形成する工程と、
（Ｂ）前記（Ａ）工程の後、前記基板の表面上にゲート絶縁膜を形成する工程と、
（Ｃ）前記（Ｂ）工程の後、前記リセスが埋没するように前記ゲート絶縁膜上にゲート電極材料膜を堆積する工程と、
（Ｄ）前記（Ｃ）工程の後、所定のマスクを用いて前記ゲート電極材料膜をエッチングすることによって、前記リセス内部を充填するゲート電極を前記ゲート絶縁膜上に形成する工程と、
（Ｘ）前記基板中に不純物イオンを注入することによって、前記基板中に拡散層を形成する工程と
を有し、
前記（Ｘ）工程は、少なくとも前記（Ｄ）工程より前に行われる
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（Ｘ）工程は、前記（Ａ）工程の前に行われ、
前記（Ｘ）工程において前記拡散層が形成される領域は、前記（Ａ）工程において前記リセスが形成される領域と重なる
半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記（Ａ）工程において、前記リセスは、前記拡散層を分断するように形成される
半導体装置の製造方法。
【請求項４】
請求項２又は３に記載の半導体装置の製造方法であって、
前記（Ｂ）工程において、前記ゲート絶縁膜は、前記リセス内の前記基板表面よりも前記拡散層の表面において厚く形成される
半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記（Ｘ）工程は、前記（Ｃ）工程と前記（Ｄ）工程の間に行われ、
前記（Ｘ）工程において、前記拡散層は前記リセスに隣接するように形成される
半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記（Ｃ）工程と前記（Ｘ）工程の間に、前記ゲート電極材料膜の表面が平坦化される
半導体装置の製造方法。
【請求項７】
リセスが形成された基板と、
前記リセスの内表面に形成されたゲート絶縁膜と、
前記リセス内部を充填するように前記ゲート絶縁膜上に形成されたゲート電極と、
前記リセスに隣接する前記基板中の領域に形成された拡散層と
を具備する
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記ゲート絶縁膜は、前記リセス内の前記基板表面よりも前記拡散層の表面において厚く形成された
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、溝部に埋め込まれたゲート電極を有するトランジスタ（リセスチャネルトランジスタ）及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭセルの微細化に伴い、セルトランジスタのゲート長もより短くなってきている。セルトランジスタのゲート長が短くなると、短チャネル効果（short-channel effect）による閾値電圧Ｖｔの低下が問題となる。トランジスタの特性を維持するために、基板の不純物濃度を増加させることが知られているが、この場合、接合部の濃度変化が急峻になり、接合部に印加される電界が増大してしまう。このことは、リーク電流の増加を招く。リーク電流の増加は、リフレッシュサイクルｔＲＥＦの短縮、すなわち、データ保持特性の劣化につながる。
【０００３】
これらの問題を回避するための技術として、半導体基板に形成された溝部（リセス）にゲート電極が埋め込まれたトランジスタ（溝ゲートトランジスタ、リセスチャネルトランジスタ）が提案されている（例えば、非特許文献１参照）。この場合、チャネルは、リセスの底側の基板領域を廻りこむように形成される。これにより、実効的なチャネル長を長くすることができ、短チャネル効果が抑制される。
【０００４】
また、関連する技術が特許文献１に開示されている。特許文献１に記載された半導体装置において、ゲート電極は、半導体基板に形成された溝内にゲート絶縁膜を介して埋め込まれている。溝内の上部には、ゲート絶縁膜より厚い絶縁膜からなるサイドウォールが設けられている。上記ゲート電極は、溝内の下部、すなわちサイドウォールの下端から下方に設けられている。ゲート電極の上面は、基板表面より下方に位置している。
【０００５】
一般的なリセスチャネルトランジスタの製造方法を、図１Ａ〜図１Ｅを参照しながら説明する。まず、図１Ａに示されるように、半導体基板１０１に、ＳＴＩ（Shallow Trench Isolation）等の素子分離構造１０２が形成される。次に、図１Ｂに示されるように、半導体基板１０１の所定の領域に溝形状のリセス１０３が形成される。このリセス１０３が形成される領域は、トランジスタのチャネル領域に対応している。続いて、全面にゲート絶縁膜１０４が形成される。
【０００６】
次に、図１Ｃに示されるように、ゲート電極の材料であるゲートポリシリコン膜１０５及びゲートシリサイド膜１０６が、ゲート絶縁膜１０４上に順番に堆積される。ゲートシリサイド膜１０６としては、タングステンシリサイド（ＷＳｉ）が例示される。次に、図１Ｄに示されるように、ゲート電極加工用のレジストマスク１０７が、ゲートシリサイド膜１０６上に形成される。ここで、レジストマスク１０７は、リセス１０３が形成された領域（チャネル領域）上に形成される。しかしながら、レジストマスク１０７とチャネル領域との位置合わせにおいて、どうしても“合わせずれ”が生じてしまう。
【０００７】
その結果、図１Ｅに示されるように、エッチング工程後に得られるゲート電極１０８の位置とリセス１０３の位置がずれてしまう。基板１０１中に拡散層（ソース・ドレイン）１０９を形成するための不純物イオン注入工程においては、このようなゲート電極１０８がマスクとして用いられる。その結果、図１Ｅに示されるように、オフセット領域１１０及びスリット領域１１１が発生する。オフセット領域１１０は、拡散層１０９とリセス１０３との位置ずれによって生じた基板１０１中の領域であり、そこには不純物イオンが注入されていない。また、スリット領域１１１は、ゲート電極１０８とリセス１０３との位置ずれによって生じたリセス１０３内の空間である。図２は、このようにして製造されたリセスチャネルトランジスタの平面図である。図２中の線Ａ−Ａ’に沿った断面が、図１Ｅに対応している。
【０００８】
このようなオフセット領域１１０やスリット領域１１１は、トランジスタの能力を低下させる。また、それらは、閾値電圧Ｖｔのばらつきや接合リーク電流の原因となる。製造されるリセスチャネルトランジスタの特性の劣化を防止することができる技術が望まれている。
【０００９】
【特許文献１】特開２００３−７８０３３号公報
【非特許文献１】J.Y.KIM et al., "The Breakthrough in data retention time of DRAM using Recess-Channel-Array Transistor (RCAT) for 88nm feature size and beyond", Symp. on VLSI Tech., pp.11-12, 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、リセスチャネルトランジスタの特性の劣化を防止することができる技術を提供することにある。
【００１１】
本発明の他の目的は、リセスチャネルトランジスタにおいて、リセス（チャネル）の位置と拡散層の位置を整合させることができる技術を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の第１の観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）基板（１）にリセス（３）を形成する工程と、（Ｂ）上記（Ａ）工程の後、基板（１）の表面上にゲート絶縁膜（４）を形成する工程と、（Ｃ）上記（Ｂ）工程の後、リセス（３）が埋没するようにゲート絶縁膜（４）上にゲート電極材料膜（５）を堆積する工程と、（Ｄ）上記（Ｃ）工程の後、所定のマスク（７）を用いてゲート電極材料膜（５）をエッチングすることによって、リセス（３）内部を充填するゲート電極（８）をゲート絶縁膜（４）上に形成する工程と、（Ｘ）基板（１）中に不純物イオンを注入することによって、基板（１）中に拡散層（１０）を形成する工程とを有する。この（Ｘ）工程は、少なくとも上記（Ｄ）工程より前に行われる。
【００１４】
例えば、（Ｘ）工程は、上記（Ａ）工程の前に行われる。この場合、その（Ｘ）工程において拡散層（１０）が形成される領域は、上記（Ａ）工程においてリセス（３）が形成される領域と重なる。そして、上記（Ａ）工程において、リセス（３）は、拡散層（１０）を分断するように形成される。その結果、拡散層（１０）とリセス（３）が自己整合的に形成される。また、拡散層（１０）と基板（１）に対する絶縁膜の成長速度の差により、上記（Ｂ）工程において、ゲート絶縁膜（４）は、リセス（３）内の基板（１）表面よりも拡散層（１０）の表面において厚く形成される。このような構造は、ゲート耐圧の向上に寄与する。また、上記（Ｄ）工程におけるエッチングのマージンが拡がる。
【００１５】
また、（Ｘ）工程は、上記（Ｃ）工程と上記（Ｄ）工程の間に行われてもよい。この場合、その（Ｘ）工程において、拡散層（１０）はリセス（３）に隣接するように形成される。つまり、拡散層（１０）とリセス（３）が自己整合的に形成される。上記（Ｃ）工程と上記（Ｘ）工程の間に、ゲート電極材料膜（５）の表面が平坦化されると好適である。
【００１６】
本発明の第２の観点において、半導体装置が提供される。その半導体装置は、リセス（３）が形成された基板（１）と、リセス（３）の内表面に形成されたゲート絶縁膜（４）と、リセス（３）内部を充填するようにゲート絶縁膜（４）上に形成されたゲート電極（８）と、リセス（３）に隣接する基板（１）中の領域に形成された拡散層（１０）とを備える。ゲート絶縁膜（４）は、リセス（３）内の基板（１）表面よりも拡散層（１０）の表面において厚く形成される。
【発明の効果】
【００１７】
本発明に係る半導体装置の製造方法によれば、リセスチャネルトランジスタの拡散層とリセス（チャネル）を自己整合的に形成することが可能となる。従って、オフセット領域やスリット領域の発生が防止される。これにより、製造されるリセスチャネルトランジスタの特性の劣化が防止される。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明に係る半導体装置及びその製造方法を説明する。本発明に係る半導体装置は、リセスチャネルトランジスタであり、半導体基板の溝部（リセス）に形成されたゲート電極を有している。そのリセスチャネルトランジスタは、例えば、ＤＲＡＭのメモリセルとして用いられる。
【００１９】
（第１の実施の形態）
図３Ａ〜図３Ｆは、第１の実施の形態に係るリセスチャネルトランジスタの製造工程を示す断面図である。まず、図３Ａに示されるように、半導体基板１に素子分離構造２が形成される。半導体基板１は、例えばＰ型シリコン基板である。素子分離構造２は、ＳＴＩ（Shallow Trench Isolation）構造であり、その深さは約２５０ｎｍである。
【００２０】
次に、図３Ｂに示されるように、半導体基板１の所定の領域に溝形状のリセス３が形成される。このリセス３は、リソグラフィー技術及びドライエッチング技術を用いることにより形成され、その深さは約１５０ｎｍである。リセス３が形成される領域は、トランジスタのチャネル領域に対応している。続いて、閾値電圧Ｖｔを調整するために、リセス３の底部付近の半導体基板１に、イオン注入法によりボロンがドーピングされる。照射量は、１×１０１２／ｃｍ２〜１×１０１３／ｃｍ２程度である。続いて、熱酸化法により、半導体基板１の表面上にゲート絶縁膜４が形成される。このゲート絶縁膜４の膜厚は約７ｎｍである。
【００２１】
次に、図３Ｃに示されるように、ゲートポリシリコン膜５がＣＶＤ法によってゲート絶縁膜４上に堆積される。このゲートポリシリコン膜５は、ゲート電極の材料であるゲート電極材料膜であり、リンがドープされたリンドープトポリシリコン（ＤＯＰＯＳ）である。ゲートポリシリコン膜５の膜厚は、５０ｎｍ〜１００ｎｍである。このゲートポリシリコン膜５は全面に形成されており、少なくともリセス３は、このゲートポリシリコン膜５に埋没している。つまり、リセス３の内部は、ゲートポリシリコン膜５によって完全に満たされている。ゲートポリシリコン膜５の堆積後、そのゲートポリシリコン膜５の表面は平坦化される。
【００２２】
次に、図３Ｄに示されるように、平坦化されたゲートポリシリコン膜５を通して、イオン注入法により不純物イオンが半導体基板１中に注入される。不純物イオンとしては、リンや砒素が用いられる。注入される不純物イオンのエネルギーは、１００ｋｅＶ程度であり、その照射量は、５×１０１３／ｃｍ２〜５×１０１４／ｃｍ２程度である。このイオン注入によって、Ｎ型拡散層（ソース・ドレイン）１０が、リセス３に隣接するように形成される。つまり、拡散層１０を、リセス３の両側の半導体基板１中に、自己整合的に形成することが可能となる。また、不純物イオンは、ゲートポリシリコン膜５を通して注入されるので、図３Ｃに示されたように、ゲートポリシリコン膜５の表面は平坦化されていることが好適である。
【００２３】
次に、図３Ｅに示されるように、ゲートポリシリコン膜５上にゲートシリサイド膜６がＰＶＤ法又はＣＶＤ法によって堆積される。ゲートシリサイド膜６としては、高融点金属のシリサイド（ＷＳｉ、ＣｏＳｉ等）が例示される。あるいは、ゲートシリサイド膜６の代わりに、高融点金属（Ｗ、Ｃｏ等）の膜が形成されてもよい。それらシリサイド膜や金属膜は、ゲート電極（ワード線）の抵抗を低減する役割を果たす。
【００２４】
次に、図３Ｆに示されるように、ゲート電極加工用のレジストマスク７が、ゲートシリサイド膜６上に形成される。このレジストマスク７は、リセス３（チャネル領域）の上方に形成される。そのレジストマスク７を用いたドライエッチングにより、レジストマスク７以外の領域のゲートシリサイド膜６、ゲートポリシリコン膜５、及びゲート絶縁膜４が除去される。その結果、ゲートポリシリコン膜５及びゲートシリサイド膜６からなるゲート電極８が形成される。作成されたゲート電極８は半導体基板１から突出しており、その上面は半導体基板１の表面より上方に位置している。言い換えれば、ゲート電極８の一部がリセス３を埋めており、少なくともリセス３の内部はゲート電極８によって充填されている。
【００２５】
レジストマスク７が除去されると、図４に示されるリセスチャネルトランジスタの構造が得られる。チャネルは、リセス３の底側の基板領域を廻りこむように形成される。これにより、素子の面積を維持したまま、実効的なチャネル長を長くすることが可能となる。従って、短チャネル効果が抑制される。尚、リセス３の基板表面からの深さとして約１５０ｎｍ、ゲート長として１００ｎｍ以下の長さが想定される。
【００２６】
また、図４に示されるように、半導体基板１中の拡散層１０は、リセス３に隣接するように形成されている。つまり、拡散層１０は、リセス３に対して自己整合的に形成されており、図１Ｅに示されたようなオフセット領域の発生が防止されている。これにより、リセストランジスタの能力低下や閾値電圧Ｖｔのばらつきが防止され、また、接合リーク電流が抑制される。すなわち、リセスチャネルトランジスタの特性の劣化が防止される。
【００２７】
（第２の実施の形態）
本発明の第２の実施の形態によれば、拡散層１０を形成するためのイオン注入のタイミングが、第１の実施の形態と異なる。具体的には、拡散層１０を形成するためのイオン注入は、リセス３の形成前に実行される。より詳細な製造プロセスを、図５Ａ〜図５Ｆを参照しながら説明する。尚、第１の実施の形態と重複する説明は適宜省略される。
【００２８】
まず、図５Ａに示されるように、半導体基板１にＳＴＩ等の素子分離構造２が形成される。次に、イオン注入法により不純物イオンが半導体基板１中に注入され、図５Ｂに示されるように、半導体基板１の表層部に拡散層１０が形成される。不純物イオンとしては、リンや砒素が用いられる。拡散層１０中の不純物濃度は、１×１０１３／ｃｍ３程度である。拡散層１０が形成される領域は、後にリセスが形成される領域と重なっている。
【００２９】
次に、図５Ｃに示されるように、半導体基板１の所定の領域に溝形状のリセス３が形成される。リセス３が形成される領域は、トランジスタのチャネル領域に対応している。ここで、リセス３は、上記拡散層１０を分断するように形成される。これにより、拡散層１０とリセス３を自己整合的に形成することが可能となる。半導体基板１中に残った拡散層（ソース・ドレイン）１０は、リセス３に隣接している。続いて、閾値電圧Ｖｔを調整するために、リセス３の底部付近の半導体基板１に、イオン注入法によりボロンがドーピングされる。
【００３０】
次に、図５Ｄに示されるように、熱酸化法によりゲート絶縁膜４が全面に形成される。ここで、上記拡散層１０に対する酸化レートは、半導体基板１に対する酸化レートよりも大きい。そのため、リセス３内の基板表面に形成されるゲート絶縁膜４ａと拡散層１０の表面に形成されるゲート絶縁膜４ｂを比較すると、ゲート絶縁膜４ａよりゲート絶縁膜４ｂの方が厚く形成される。つまり、ソース・ドレイン領域のゲート絶縁膜４ｂは、チャネル領域のゲート絶縁膜４ａよりも厚くなる。
【００３１】
次に、図５Ｅに示されるように、ゲート電極材料膜としてのゲートポリシリコン膜５（ＤＯＰＯＳ）がゲート絶縁膜４ａ、４ｂ上に堆積される。ゲートポリシリコン膜５は全面に形成されており、少なくともリセス３は、このゲートポリシリコン膜５に埋没している。ゲートポリシリコン膜５の堆積後、そのゲートポリシリコン膜５の表面は平坦化される。続いて、ゲートポリシリコン膜５上にゲートシリサイド膜６（ＷＳｉ、ＣｏＳｉ等）が堆積される。ゲートシリサイド膜６の代わりに、高融点金属（Ｗ、Ｃｏ等）の膜が形成されてもよい。
【００３２】
次に、図５Ｆに示されるように、ゲート電極加工用のレジストマスク７が、リセス３（チャネル領域）の上方に形成される。そのレジストマスク７を用いたドライエッチングの結果、ゲートポリシリコン膜５及びゲートシリサイド膜６からなるゲート電極８が形成される。作成されたゲート電極８は半導体基板１から突出しており、その上面は半導体基板１の表面より上方に位置している。言い換えれば、ゲート電極８の一部がリセス３を埋めており、少なくともリセス３の内部はゲート電極８によって充填されている。
【００３３】
レジストマスク７が除去されると、図６に示されるリセスチャネルトランジスタの構造が得られる。第１の実施の形態と同様に、半導体基板１中の拡散層１０は、リセス３に隣接するように形成されている。つまり、拡散層１０は、リセス３に対して自己整合的に形成されており、図１Ｅに示されたようなオフセット領域の発生が防止されている。これにより、リセストランジスタの能力低下や閾値電圧Ｖｔのばらつきが防止され、また、接合リーク電流が抑制される。すなわち、リセスチャネルトランジスタの特性の劣化が防止される。
【００３４】
更に、本実施の形態によれば、拡散層１０（ソース・ドレイン）表面のゲート絶縁膜４ｂは、チャネル領域のゲート絶縁膜４ａよりも厚く形成されている。すなわち、ソース・ドレイン領域１０とゲート電極８は、厚い酸化膜４ｂによって絶縁されている。従って、ゲート耐圧の向上という追加的な効果が得られる。また、厚い酸化膜４ｂが存在するため、上述のゲート電極８形成時のエッチング工程のマージンが拡がる。ゲートエッチ時の“基板やられ”のマージンを確保できるというメリットが得られる。
【図面の簡単な説明】
【００３５】
【図１Ａ】図１Ａは、従来の半導体装置の製造工程を示す断面図である。
【図１Ｂ】図１Ｂは、従来の半導体装置の製造工程を示す断面図である。
【図１Ｃ】図１Ｃは、従来の半導体装置の製造工程を示す断面図である。
【図１Ｄ】図１Ｄは、従来の半導体装置の製造工程を示す断面図である。
【図１Ｅ】図１Ｅは、従来の半導体装置の製造工程を示す断面図である。
【図２】図２は、製造された従来の半導体装置の構造を示す平面図である。
【図３Ａ】図３Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】図３Ｂは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｃ】図３Ｃは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｄ】図３Ｄは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｅ】図３Ｅは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｆ】図３Ｆは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４】図４は、第１の実施の形態に係る半導体装置の構造を示す断面図である。
【図５Ａ】図５Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｂ】図５Ｂは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｃ】図５Ｃは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｄ】図５Ｄは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｅ】図５Ｅは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｆ】図５Ｆは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６は、第２の実施の形態に係る半導体装置の構造を示す断面図である。
【符号の説明】
【００３６】
１    半導体基板
２    素子分離構造
３    リセス
４，４ａ，４ｂ    ゲート絶縁膜
５    ゲートポリシリコン膜
６    ゲートシリサイド膜
７    レジストマスク
８    ゲート電極
１０    拡散層
１０１    半導体基板
１０２    素子分離構造
１０３    リセス
１０４    ゲート絶縁膜
１０５    ゲートポリシリコン膜
１０６    ゲートシリサイド膜
１０７    レジストマスク
１０８    ゲート電極
１０９    拡散層
１１０    オフセット領域
１１１    スリット領域
【図１Ａ】
2007081107.tif 000003
【図１Ｂ】
2007081107.tif 000004
【図１Ｃ】
2007081107.tif 000005
【図１Ｄ】
2007081107.tif 000006
【図１Ｅ】
2007081107.tif 000007
【図２】
2007081107.tif 000008
【図３Ａ】
2007081107.tif 000009
【図３Ｂ】
2007081107.tif 000010
【図３Ｃ】
2007081107.tif 000011
【図３Ｄ】
2007081107.tif 000012
【図３Ｅ】
2007081107.tif 000013
【図３Ｆ】
2007081107.tif 000014
【図４】
2007081107.tif 000015
【図５Ａ】
2007081107.tif 000016
【図５Ｂ】
2007081107.tif 000017
【図５Ｃ】
2007081107.tif 000018
【図５Ｄ】
2007081107.tif 000019
【図５Ｅ】
2007081107.tif 000020
【図５Ｆ】
2007081107.tif 000021
【図６】
2007081107.tif 000022