(57)【要約】【課題】書込み速度の向上を図ることができる不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置の製造方法を提供する。【解決手段】本発明に係る不揮発性半導体記憶装置１００は、半導体基板１と、半導体基板１の主表面上に第１絶縁膜１５を介して形成されたフローティングゲートＦＧと、前記フローティングゲートＦＧ上に第２絶縁膜１３を介して形成されたコントロールゲートＣＧと、前記フローティングゲートＦＧと隣り合う前記半導体基板１の主表面上に形成されたソース領域およびドレイン領域とを備え、前記フローティングゲートの周面のうち、前記ドレイン領域側の側面と底面との境界領域が、前記半導体基板内方に向けて張り出すように湾曲する。【選択図】図１
2007234879.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲート上に第２絶縁膜を介して形成されたコントロールゲートと、
前記フローティングゲートと隣り合う前記半導体基板の主表面上に形成されたソース領域およびドレイン領域と、
を備え、
前記フローティングゲートの周面のうち、前記ドレイン領域側の側面と底面との境界領域が、前記半導体基板内方に向けて張り出すように湾曲する、不揮発性半導体記憶装置。
【請求項２】
前記フローティングゲートの底面に形成された段部をさらに備えた、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記フローティングゲート下に位置する前記半導体基板の主表面が、前記フローティングゲートの底面に沿って湾曲する、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲート上に第２絶縁膜を介して形成されたコントロールゲートと、
前記フローティングゲートと隣り合う前記半導体基板の主表面上に形成されたソース領域およびドレイン領域と、
を備え、
前記フローティングゲートは、前記ソース領域側から前記ドレイン領域側に向かうに従って、上方に傾斜する底面を有する不揮発性半導体記憶装置。
【請求項５】
前記フローティングゲート下に位置する前記第１絶縁膜は、前記フローティングゲートの底面に沿って傾斜する、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲート上に第２絶縁膜を介して形成されたコントロールゲートと、
前記フローティングゲートと隣り合う前記半導体基板の主表面上に形成されたソース領域およびドレイン領域と、
を備え、
前記フローティングゲートは、チャネル幅方向に向かうに従って、上方に向けて湾曲する湾曲面を有する、不揮発性半導体記憶装置。
【請求項７】
前記フローティングゲート下に位置する前記半導体基板の主表面は、前記フローティングゲートの底面に沿って湾曲する、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体基板の面方位が（１００）である、請求項１から請求項７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板の主表面に、第１傾斜面または第１湾曲面を形成する工程と、
前記第１傾斜面または前記第１湾曲面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることで、前記第１傾斜面または前記第２傾斜面の上方に位置する底面に、第２傾斜面または第２湾曲面を有するフローティングゲートを形成する工程と、
前記フローティングゲート上に、第２絶縁膜を介してコントロールゲートを形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第１傾斜面または前記第２傾斜面を形成する工程は、前記半導体基板の主表面を選択的に、熱酸化して熱酸化膜を形成した後に、前記熱酸化膜をウエットエッチングにより除去して、前記第１傾斜面または前記第１湾曲面を形成する、請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
半導体基板の主表面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、フローティングゲートを形成する工程と、
前記フローティングゲートに熱酸化を施して、該フローティングゲートの底部を酸化する工程と、
前記フローティングゲート上に、第２絶縁膜を介して、コントロールゲートを形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項１２】
半導体基板の主表面上に分離領域を形成して、一方向に向けて延在する活性領域と、
前記活性領域の上面に等方性のエッチングを施して、該チャネル領域の上面に、チャネル幅方向に傾斜面または湾曲面を形成する工程と、
前記半導体基板の主表面上に導電膜を堆積する工程と、
前記導電膜をエッチングして、前記活性領域が延在する方向に間隔を隔てて複数のフローティングゲートを形成すると共に、該フローティングゲートの底面に、チャネル幅方向に傾斜面または湾曲面を形成する工程と、
を備えた、不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の微細化が図られている。このため、フローティングゲートと半導体基板の主表面とが対向する面積が小さくなり、一度の書込み動作により、フローティングゲート内に入り込む電荷量が低減される。
【０００３】
これにより、所定の電荷量をフローティングゲート内に蓄積するには、書込み回数、時間を大きくする必要が生じ、書込み時間が長くなるという問題があった。そして、従来から、上記課題に鑑みて、種々の不揮発性半導体記憶装置が提案されている。
【０００４】
たとえば、特開平７−１１５１４２号公報に記載された不揮発性半導体記憶装置は、ホットチャネル面と垂直に配置されたフローティングゲートおよびドレインを備えている。
【０００５】
また、特開平１１−２６０９３９号公報に記載された不揮発性半導体記憶装置は、複数のテラスおよびテラス間に形成されたステップが形成されたミスオリエンテーション基板と、この基板の上面上に形成されたフローティングゲートとを備えている。
【０００６】
さらに、特開平６−１９６７１３号公報には、半導体基板に設けられたソース領域と、ドレイン領域と、チャネル領域と、トンネル絶縁膜とを備えた不揮発性半導体記憶装置において、トンネル絶縁膜のうち、ドレイン領域側またはソース領域側のいずれか一方側が他方より厚く形成された不揮発性半導体記憶装置が記載されている。
【特許文献１】特開平７−１１５１４２号公報
【特許文献２】特開平１１−２６０９３９号公報
【特許文献３】特開平６−１９６７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記特開平７−１１５１４２号公報に記載された不揮発性半導体記憶装置においては、書込み動作の際に、電子がドレインを突き抜ける一方で、電子の一部は、ドレイン内に入り込む場合がある。このため、書込み動作の際に、書込み効率が悪く、書込み速度が低下するという問題があった。
【０００８】
また、特開平１１−２６０９３９号公報に記載された不揮発性半導体記憶装置は、ステップの高さは、１原子分の大きさであり、書込み効率の向上に殆んど寄与しないものとなっている。このため、この不揮発性半導体記憶装置においては、書込み速度の向上を図ることが困難なものとなっている。
【０００９】
特開平６−１９６７１３号公報に記載された不揮発性半導体記憶装置は、フローティングゲートと、半導体基板の主表面との間に、膜厚の絶縁膜を形成することとしているため、却って、書込み速度が低減するものとなっている。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的は、書込み速度の向上が図られた不揮発性半導体記憶装置を提供することであり、また、このような不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る不揮発性半導体記憶装置は、１つの局面では、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に第２絶縁膜を介して形成されたコントロールゲートと、フローティングゲートと隣り合う半導体基板の主表面上に形成されたソース領域およびドレイン領域とを備え、フローティングゲートの周面のうち、ドレイン領域側の側面と底面との境界領域が、半導体基板内方に向けて張り出すように湾曲する。本発明に係る不揮発性半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に第２絶縁膜を介して形成されたコントロールゲートと、フローティングゲートと隣り合う半導体基板の主表面上に形成されたソース領域およびドレイン領域とを備え、フローティングゲートは、ソース領域側からドレイン領域側に向かうに従って、上方に傾斜する底面を有する。
【００１２】
本発明に係る不揮発性半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成されたフローティングゲートと、フローティングゲートの上面に第２絶縁膜を介して形成されたコントロールゲートと、フローティングゲートと隣り合う半導体基板の主表面上に形成されたソース領域およびドレイン領域とを備え、フローティングゲートの底面は、チャネル幅方向に傾斜面または湾曲面を有する。
【００１３】
本発明に係る不揮発性半導体記憶装置の製造方法は、１つの局面では、半導体基板の主表面に、第１傾斜面または第１湾曲面を形成する工程と、第１傾斜面または第１湾曲面上に第１絶縁膜を形成する工程と、第１絶縁膜上に導電膜を形成する工程と、導電膜をエッチングすることで、第１傾斜面または第２傾斜面の上方に位置する底面に、第２傾斜面または第２湾曲面を有するフローティングゲートを形成する工程と、フローティングゲート上に、第２絶縁膜を介してコントロールゲートを形成する工程とを備える。
【００１４】
本発明に係る不揮発性半導体記憶装置の製造方法は、１つの局面では、半導体基板の主表面上に第１絶縁膜を形成する工程と、第１絶縁膜上に、フローティングゲートを形成する工程と、フローティングゲートに熱酸化を施して、該フローティングゲートの底部を酸化する工程と、フローティングゲート上に、第２絶縁膜を介して、コントロールゲートを形成する工程とを備える。
【００１５】
本発明に係る不揮発性半導体記憶装置の製造方法は、他の局面では、半導体基板の主表面上に第１絶縁膜を形成する工程と、第１絶縁膜上に、フローティングゲートを形成する工程と、フローティングゲートに熱酸化を施して、該フローティングゲートの底部を酸化する工程と、フローティングゲート上に、第２絶縁膜を介して、コントロールゲートを形成する工程とを備える。
【００１６】
本発明に係る不揮発性半導体記憶装置の製造方法は、他の局面では、半導体基板の主表面上に分離領域を形成して、一方向に向けて延在する活性領域と、活性領域の上面に等方性のエッチングを施して、該チャネル領域の上面に、チャネル幅方向に傾斜面または湾曲面を形成する工程と、半導体基板の主表面上に導電膜を堆積する工程と、導電膜をエッチングして、活性領域が延在する方向に間隔を隔てて複数のフローティングゲートを形成すると共に、該フローティングゲートの底面に、チャネル幅方向に傾斜面または湾曲面を形成する工程とを備える。
【発明の効果】
【００１７】
本発明に係る不揮発性半導体記憶装置によれば、書込み速度の向上を図ることができ、また、本発明に係る不揮発性半導体記憶装置の製造方法によれば、書込み速度の向上が図られた不揮発性半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００１８】
図１から図６１を用いて、本発明をスタッグ型フラッシュメモリに適用した場合について説明する。
【００１９】
（実施の形態１）
図１は、本実施の形態１に係る不揮発性半導体記憶装置１００の断面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板１と、この半導体基板１の主表面上に形成された絶縁膜１５と、この絶縁膜１５上に形成されたフローティングゲートＦＧと、このフローティングゲートＦＧと隣り合う半導体基板１の主表面上に形成された不純物拡散層ＳＲと、フローティングゲートＦＧに対して不純物拡散層ＳＲと反対側に位置する半導体基板１の主表面上に形成されたアシストゲートＡＧとを備えている。半導体基板１は、面方位（１００）のＰ型の基板である。なお、本明細書において、半導体基板１の面方位が（１００）とは、半導体基板１の主表面の全面が（１００）の結晶方位である必要がなく、また、僅かに面方位がずれている場合も含めるとする。
【００２０】
アシストゲートＡＧは、たとえば、多結晶シリコン膜等から形成されており、このアシストゲートＡＧ下に位置する半導体基板１の主表面上には、たとえば、シリコン酸化膜等からなる絶縁膜１０が形成されている。この絶縁膜１０の半導体基板１の主表面に対して垂直な方向の厚さａ１は、たとえば、５ｎｍ程度とされている。アシストゲートＡＧの上面上には、たとえば、シリコン酸化膜等からなる絶縁膜１７が形成されており、アシストゲートＡＧの両側面上には、たとえば、シリコン酸化膜等からなる絶縁膜１１が形成されている。さらに、絶縁膜１１を介してアシストゲートＡＧの側面上および絶縁膜１２の側面上には、たとえば、シリコン酸化膜等からなり、サイドウォール状の絶縁膜１２が形成されている。
【００２１】
絶縁膜１２の半導体基板１の主表面と平行な方向の幅ａ３は、たとえば、２５ｎｍ程度とされている。この絶縁膜１２の側面上にサイドウォール状のフローティングゲートＦＧが形成されている。すなわち、アシストゲートＡＧの両側方に位置する半導体基板１の主表面上には、絶縁膜１１、１２を介して、フローティングゲートＦＧが形成されている。
【００２２】
フローティングゲートＦＧの半導体基板１の主表面と平行な方向の幅ａ４は、たとえば、３５ｎｍ程度とされている。
【００２３】
そして、フローティングゲートＦＧに対して、アシストゲートＡＧと反対側に位置する半導体基板１の主表面上には、絶縁膜１４が形成されている。
【００２４】
この絶縁膜１４の両側方に位置する半導体基板１の主表面上には、絶縁膜１５を介してフローティングゲートＦＧが形成されている。そして、この絶縁膜１４下に位置する半導体基板１の主表面には、不純物拡散層ＳＲが形成されている。
【００２５】
絶縁膜１５は、たとえば酸窒化シリコン（ＳｉＯＮ）等からなる。この酸窒化シリコンは、酸化シリコンと半導体基板１との界面に窒素（Ｎ）を偏析させた構成を有する膜である。絶縁膜１５は、たとえば酸化シリコンにより形成しても良いが、酸窒化シリコンで形成することにより、絶縁膜１５の信頼性を向上させることができる。すなわち、絶縁膜１５の形成前に半導体基板１に与えた損傷等により半導体基板１の主面に形成された不安定な結合手やトラップ準位等に窒素を結合させることで、絶縁膜１５の信頼性を向上させることができる。
【００２６】
不純物拡散層ＳＲは、ｎ型の不純物が半導体基板１内に導入されて形成された不純物拡散層ＳＲａと、この不純物拡散層ＳＲａの周囲を覆うように形成され、ｐ型の不純物を半導体基板１内に導入して形成された不純物拡散層ＳＲｂとを備えている。
【００２７】
ここで、絶縁膜１４と、この絶縁膜１４の両側面上に形成されたフローティングゲートＦＧが位置する半導体基板１の主表面は、アシストゲートＡＧが位置する半導体基板１の主表面より、凹まされている。
【００２８】
すなわち、アシストゲートＡＧ間に位置する半導体基板１の主表面には、凹部１Ａが形成されており、この凹部１Ａ上に、絶縁膜１５を介して、絶縁膜１４と、この絶縁膜１４の両側面上に形成されたフローティングゲートＦＧとが形成されている。
【００２９】
図２は、フローティングゲートＦＧの底部付近を拡大した断面図である。この図２に示されるように、凹部１Ａは、湾曲面１ａと、この湾曲面１ａと滑らかに連設する平坦面１ｂとを備えている。湾曲面１ａは、アシストゲートＡＧ下に位置する半導体基板１の主表面から、半導体基板１の主表面に対して水平な方向に離間するに従って、半導体基板１内に入り込むように、湾曲している。そして、湾曲面１ａの最下端部と、アシストゲートＡＧ下に位置する半導体基板１の主表面との、半導体基板１の主表面に対して垂直な方向の距離Ｈ１は、３０ｎｍ以上８５ｎｍ以下程度とされている。そして、この湾曲面１ａ上は、絶縁膜１５が形成されている。この絶縁膜１５の厚さａ２は、１０ｎｍ程度とされているため、この絶縁膜１５により、凹部１Ａが埋め込まれることがなく、絶縁膜１５は、この湾曲面１ａの表面に沿って湾曲している。
【００３０】
そして、湾曲面１ａ上に、絶縁膜１５を介して、フローティングゲートＦＧが形成されており、このフローティングゲートＦＧの底面１Ｂは、湾曲面１ａの上面に沿って湾曲している。アシストゲートＡＧ下に位置する半導体基板１の主表面と、フローティングゲートＦＧの最下端部との、半導体基板１の主表面に対して垂直な方向の距離ｈ１は、２５ｎｍ以上７０ｎｍ以下程度とされている。
【００３１】
フローティングゲートＦＧの底面１Ｂを湾曲面とすることにより、フローティングゲートＦＧの半導体基板１の主表面に対して平行な方向の幅ｗ１をたとえば、３５ｎｍ程度としつつも、フローティングゲートＦＧの底面と半導体基板１の主表面との対向面積を向上させることができる。
【００３２】
このように、フローティングゲートＦＧの半導体基板１の主表面に対して平行な方向の幅ｗ１を低減しつつも、フローティングゲートＦＧと半導体基板１の主表面との対向面積を向上させることができる。フローティングゲートＦＧの底面の面積を向上させることにより、書込み動作の際に、電子がフローティングゲートＦＧ内に入り込む面積が大きくなり、一度の書込み動作でフローティングゲートＦＧ内に入れ込むことができる電荷量を向上させることができる。このため、フローティングゲートＦＧ内に所望の電荷量を注入する際に、書込み時間を短くすることができ、書込み速度を向上させることができる。
【００３３】
ここで、フローティングゲートＦＧの周面のうち、書込み動作の際にソース領域として機能する不純物拡散層ＳＲ側に位置する側面と、底面との境界領域が、半導体基板１の内方に向けて張り出すような湾曲面とされている。このため、たとえば、書込み動作の際にソース領域として機能する不純物拡散層ＳＲ側で生じたホットエレクトロンの少なくとも一部は、進行方向とフローティングゲートＦＧの底面とのなす角度が大きく、良好にフローティングゲートＦＧ内に書き込まれる。
【００３４】
さらに、書込み動作の際に、ドレイン領域として機能する不純物拡散層ＳＲ側で生じたホットエレクトロンの少なくとも一部は、進行方向とフローティングゲートＦＧの底面とのなす角度が大きく、良好にフローティングゲートＦＧ内に注入される。
【００３５】
このように、フローティングゲートＦＧの底面が半導体基板１の内方に向けて入り込むように湾曲することにより、ホットエレクトロンがいずれの位置で生じたとしても、良好にフローティングゲートＦＧ内に注入される。このため、書込み速度が向上して、書込み時間の短縮を図ることができる。すなわち、ホットエレクトロンがいずれの位置で生じたとしても、フローティングゲートＦＧの底面のうち少なくとも一部が、生じたホットエレクトロンの進行方向に対して、略垂直となり、良好な書込みを確保することができる。
【００３６】
図３は、図２とは、異なる位置における断面図であり、コントロールゲートＣＧ間における不揮発性半導体記憶装置１００の断面図である。この図３に示されるように、コントロールゲートＣＧ間においては、半導体基板１の主表面には、凸部１６Ａと、凸部１６Ｂと、凸部１６Ａ，１６Ｂ間に形成された溝部１６とが形成されている。凸部１６Ａの上面には、不純物拡散層ＳＲが形成されており、凸部１６Ｂの上面上には、アシストゲートＡＧが形成されている。このため、アシストゲートＡＧに電圧が印加されることにより、半導体基板１の主表面上に形成される反転層と、不純物拡散層ＳＲとが接触することが抑制されている。
【００３７】
上記のように構成された不揮発性半導体記憶装置１００の書込み動作、読出し動作、消去動作について説明する。図４は、不揮発性半導体記憶装置１００の書込み動作を示す断面図である。この図４において、書込み動作において、選択されたメモリセルＭＣ１は、フローティングゲートＦＧ１と、このフローティングゲートＦＧ１と隣り合う半導体基板１の主表面上に形成されたアシストゲートＡＧ１と、このアシストゲートＡＧ１に対して、フローティングゲートＦＧ１と反対側に位置する半導体基板１の主表面上に形成され、ソース領域として機能する不純物拡散層ＳＲ２と、フローティングゲートＦＧ１に対して、アシストゲートＡＧ１と反対側に位置する半導体基板１の主表面上に形成され、ドレイン領域として機能する不純物拡散層ＳＲ１と、フローティングゲートＦＧ１の上面上に形成されたコントロールゲートＣＧとを備えている。
【００３８】
そして、選択されたメモリセルＭＣ１が接続されているコントロールゲートＣＧには、たとえば、１６Ｖ程度の電圧が印加され、他のコントロールゲートＣＧには、たとえば、−１Ｖ程度の電圧が印加されている。そして、選択されたメモリセルＭＣ１のソース領域として機能する不純物拡散層ＳＲ２には、たとえば、０Ｖ程度の電圧が印加され、また、ドレイン領域として機能する不純物拡散層ＳＲ１には、たとえば、４．５Ｖ程度の電圧が印加される。さらに、不純物拡散層ＳＲ１と、不純物拡散層ＳＲ２との間に位置する半導体基板１の主表面上に形成されたアシストゲートＡＧ１には、たとえば、０〜１Ｖ程度の電圧が印加される。このため、アシストゲートＡＧ１下に位置する半導体基板１の主表面には、反転層５０が形成される。この形成された反転層５０は、データの書込みの際に、ホットエレクトロンを効率的に生成し、選択されたメモリセルＭＣ１のフローティングゲートＦＧ１内に低いチャネル電流で高速にデータを書き込むことを補助するものである。なお、他のアシストゲートＡＧ２、ＡＧ３には、たとえば、−１Ｖ程度の電圧が印加され、アシストゲートＡＧ２、ＡＧ３下に位置する半導体基板１の主表面上に反転層が形成されることを抑制して、選択されたメモリセルＭＣ１と、非選択のメモリセルとのアイソレーションを行う。フローティングゲートＦＧ１は、多値のデータを記憶することができる。これは、フローティングゲートＦＧ１への書込み時間を変えることにより行うことができる。このため、メモリセルトランジスタは、何種類かのしきい値電圧を有し、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。
【００３９】
ここで、電子は、不純物拡散層ＳＲ２から不純物拡散層ＳＲ１に高電界で流れる際に、ホットエレクトロンとなる。特に、電子は、反転層５０からフローティングゲートＦＧ１との間において、ホットエレクトロンとなる。このホットエレクトロンは、放射状に散乱する。ここで、図２および図４において、フローティングゲートＦＧの底面Ｂ１は、ソース領域として機能する不純物拡散層ＳＲ２側から、ドレイン領域として機能する不純物拡散層ＳＲ１側に向かうに従って、漸次半導体基板１内に入り込むように湾曲している。
【００４０】
すなわち、フローティングゲートＦＧの底部には、半導体基板１の主表面に向けて突出している。このため、アシストゲートＡＧとフローティングゲートＦＧ１との間にて、放射状に散乱するホットエレクトロンを、フローティングゲートＦＧが捕獲することができる捕獲角度θが大きいものとなっている。
【００４１】
すなわち、従来のように、同一高さの平坦面に、ソース領域およびドレイン領域が位置する半導体基板１の主表面と、フローティングゲートＦＧの底面が位置する半導体基板１の主表面とが位置している場合に、フローティングゲートがホットエレクトロンを捕獲することができる捕獲角度θ１よりも、本実施の形態１に係る不揮発性半導体記憶装置１００のフローティングゲートＦＧの捕獲角度θの方が大きい。
【００４２】
また、フローティングゲートＦＧの底面１Ｂが湾曲面状とされているため、フローティングゲートＦＧの底面１Ｂの面積が大きくなっており、ホットエレクトロンがフローティングゲートＦＧ内に入り込むことができる面積の向上を図ることができる。このため、一度の書込み動作でフローティングゲートＦＧ内に注入することができる電荷量を大きくすることができ、所望の電荷量をフローティングゲートＦＧ内に注入するのに要する時間を短縮することができる。フローティングゲートＦＧ１は、多値のデータを記憶することができる一方で、書き込むデータによっては、多くの電荷量をフローティングゲートＦＧ１内に注入する必要があっても、短時間で書込みを完了することができ、書込み速度の向上を図ることができる。
【００４３】
なお、フローティングゲートＦＧ下に位置する半導体基板１の主表面を外方に向けて膨出させて、フローティングゲートＦＧの底面１Ｂを湾曲させてもよい。この場合には、フローティングゲートＦＧの底面は、ホットエレクトロンが発生する領域を覆うように形成される。このため、発生したホットエレクトロンと、フローティングゲートＦＧの底面１Ｂとの成す角度が大きくなり、ホットエレクトロンを良好にフローティングゲートＦＧ内に注入することができる。さらに、フローティングゲートＦＧの底部のうち、ソース領域として機能する不純物拡散層ＳＲ２側に湾曲面Ｂ１が形成されているため、フローティングゲートＦＧの底部より、不純物拡散層ＳＲ２側で発生するホットエレクトロンを良好に捕獲することができる。なお、本実施の形態１においては、上記のように、半導体基板１の主表面上に、湾曲面１ａを有する凹部１Ａを形成すると共に、フローティングゲートＦＧの底面を湾曲面１ａに沿うように湾曲する湾曲面Ｂ１としているがこれに限られない。たとえば、湾曲面１ａに替えて傾斜面とすると共に、フローティングゲートＦＧの底部も、傾斜面としてもよい。このように、フローティングゲートＦＧの底部を傾斜面としても、フローティングゲートＦＧの底部を湾曲面１ａとした場合と同様の作用・効果を得ることができる。
【００４４】
図５は、メモリセルＭＣ１内の電気的情報の読出しを行う際における断面図である。この図５に示されるように、選択されたフローティングゲートＦＧ１と隣り合う半導体基板１の主表面上に形成された不純物拡散層ＳＲ１には、たとえば、０Ｖ程度の電圧が印加される。また、フローティングゲートＦＧ１に対して、不純物拡散層ＳＲ１と反対側に位置する半導体基板１の主表面上に形成されたアシストゲートＡＧ１には、たとえば、４．５Ｖ程度の電圧が印加される。このため、アシストゲートＡＧ１下に位置する半導体基板１の主表面上には、反転層５０が形成される。そして、この形成された反転層５０には、たとえば、１Ｖ程度の電圧が印加される。
【００４５】
なお、他のアシストゲートＡＧ２、ＡＧ３には、たとえば、−１Ｖ程度の電圧が印加され、他のアシストゲートＡＧ２、ＡＧ３下に位置する半導体基板１の主表面に、反転層が形成されることを抑制し、選択されたメモリセルＭＣ１と、非選択のメモリセルとのアイソレーションを行う。さらに、選択されたメモリセルＭＣ１が接続されたコントロールゲートＣＧには、たとえば、２Ｖ〜５Ｖ程度の電圧が印加され、他のコントロールゲートＣＧには、たとえば、−１Ｖ程度の電圧が印加される。ここで、選択されたメモリセルＭＣ１のフローティングゲートＦＧ１内に蓄積された電荷量によって、メモリセルＭＣ１のしきい値電圧が変動する。このため、不純物拡散層ＳＲ１と、反転層５０との間に流れた電流をセンシングすることにより、フローティングゲートＦＧ１内に蓄積された電荷量を判断することができ、選択されたメモリセルＭＣ１の電気的情報を読み出すことができる。
【００４６】
このように、メモリセルＭＣ１において、書込み動作の際に、ソース領域として機能するのは、不純物拡散層ＳＲ２であって、読出し動作においては、不純物拡散層ＳＲ１である。また、書込み動作の際に、ドレイン領域として機能するのは、不純物拡散層ＳＲ１であり、読出し動作の際に、ドレイン領域として機能するのは、反転層５０である。すなわち、同じメモリセルＭＣ１においても、書込み動作および読出し動作によって、ソース領域およびドレイン領域として機能する不純物拡散層および反転層が異なる。
【００４７】
図６は、消去動作における不揮発性半導体記憶装置１００の断面図である。この図６に示されるように、選択されたコントロールゲートＣＧにたとえば、−１７Ｖ程度の電圧を印加して、半導体基板１に正の電圧を印加して、選択されたコントロールゲートＣＧに接続された複数のフローティングゲートＦＧ内に蓄積された電荷を半導体基板１に放出する。
【００４８】
次に、本実施の形態１に係る不揮発性半導体記憶装置１００の製造方法について説明する。図７は、不揮発性半導体記憶装置１００の製造工程の第１工程を示す断面図である。この図７に示されるように、半導体基板１の主表面上に、酸化シリコン等から形成される絶縁膜１０を、たとえば５ｎｍ程度の厚さとなるように、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。そして、この絶縁膜１０の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜ＡＧａを、たとえば、５０ｎｍ以上７０ｎｍ以下程度、ＣＶＤ（Chemical Vapor Deposition）法等により堆積する。
【００４９】
そして、この導電膜ＡＧａの上面上に、たとえば、１５０ｎｍ程度の厚さとなるように、シリコン酸化膜等からなる絶縁膜１７を形成する。さらに、この絶縁膜１７の上面上に、たとえば、７０ｎｍ〜８０ｎｍ程度の厚さとなるように、シリコン窒化膜等からなる絶縁膜２０を形成する。しかる後に、これら、絶縁膜２０、１７と、導電膜ＡＧａにパターニングを施して、絶縁膜１０を介して、半導体基板１の主表面上に、アシストゲートＡＧと、このアシストゲートＡＧの上面上に、絶縁膜１７、２０を形成する。さらに、形成されたアシストゲートＡＧに熱酸化を施して、アシストゲートＡＧの側面上に、シリコン酸化膜１１を形成する。
【００５０】
図８は、不揮発性半導体記憶装置１００の製造工程の第２工程を示す断面図であり、図９は、第３工程を示す断面図である。図８に示されるように、アシストゲートＡＧと、絶縁膜１７、２０を覆うように、絶縁膜１２を堆積する。そして、図９に示されるように、この絶縁膜１２にドライエッチングを施して、アシストゲートＡＧおよび、絶縁膜１７、２０の側面上に、サイドウォール状の絶縁膜１２を形成する共に、形成されるサイドウォール状の絶縁膜１２間に位置する半導体基板１の主表面上に形成された絶縁膜１０も除去する。このため、形成されたサイドウォール状の絶縁膜１２間に位置する半導体基板１の主表面が外方に露出する。
【００５１】
図１０は、不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図である。この図１０に示されるように、サイドウォール状の絶縁膜１２間に位置する半導体基板１の主表面に、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化処理を施す。これにより、サイドウォール状の絶縁膜１２間に位置する半導体基板１の主表面上および、絶縁膜１２下にまで達する絶縁膜２１が形成される。そして、この絶縁膜２１は、一方の絶縁膜１２下から、他方の絶縁膜１２に向かうに従って、半導体基板１内に入り込むように湾曲して形成されている。そして、絶縁膜２１は、対向配置された絶縁膜１２間に位置する半導体基板１の主表面で平坦面状とされている。
【００５２】
この絶縁膜２１は、半導体基板１の主表面から、たとえば、２５ｎｍ以上７５ｎｍ以下程度、半導体基板１の主表面内に入り込むように形成されている。
【００５３】
図１１は、不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。この図１１に示されるように、半導体基板１の主表面に、ウエットエッチングを施す。これにより、図１０に示された絶縁膜２１が除去される。この際、サイドウォール状に形成された絶縁膜１２の半導体基板１の主表面と平行な方向の幅が膜減りする。そして、サイドウォール状に形成された絶縁膜１２間に位置する半導体基板１の主表面に、凹部１Ａが形成される。この凹部１Ａは、一方の絶縁膜１２の側面側に位置する半導体基板１から、他方の絶縁膜１２に向かうに従って、半導体基板１内に向けて湾曲する湾曲面１ａとされている。そして、絶縁膜１２間に位置する半導体基板１の主表面の中央部では、平坦面１ｂが形成されている。
【００５４】
上記のように、凹部１Ａを形成する工程は、半導体基板１の主表面に熱酸化を施して、絶縁膜２１を形成する工程と、この絶縁膜２１にウエットエッチングを施す工程とを備えており、形成される凹部１Ａの表面上にダメージが与えられることが抑制されている。
【００５５】
なお、このウエットエッチングを施す際に、絶縁膜２０は、たとえば、シリコン窒化膜により形成されているため、エッチングされることが抑制されている。
【００５６】
図１２は、不揮発性半導体記憶装置１００の製造工程の第６工程を示す断面図であり、図１３は、第７工程を示す断面図である。この図１２に示されるように、半導体基板１の主表面に、たとえばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、凹部１Ａの表面上に、たとえば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と半導体基板１との界面に窒素を偏析させて凹部１Ａの表面上に上記酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜１５を形成する。図１３に示されるように、半導体基板１の主表面上に、導電膜ＦＧａを堆積する。これにより、サイドウォール状の絶縁膜１２、絶縁膜２０上および、凹部１Ａの表面上に絶縁膜１５を介して導電膜ＦＧａが形成される。
【００５７】
図１４は、不揮発性半導体記憶装置１００の製造工程の第８工程を示す断面図であり、図１５は、第９工程を示す断面図である。図１４に示されるように、導電膜ＦＧａにエッチングを施して、サイドウォール状の絶縁膜１２の側面上および上面上に、サイドウォール状の導電膜ＦＧｂを形成する。ここで、アシストゲートＡＧを介して対向配置されたサイドウォール状の絶縁膜１２上に形成された２つの導電膜ＦＧｂは、互いに上端部側で近接している。
【００５８】
そして、図１５に示されるように、シリコン酸化膜と、多結晶シリコンおよびシリコン窒化膜との選択比の高いエッチングを半導体基板１の主表面に施す。これにより、図１４に示された絶縁膜２０が除去されると共に、導電膜ＦＧｂの上端部が除去された導電膜ＦＧｃが形成される。導電膜ＦＧｃは、サイドウォール状の絶縁膜１２の側面上に形成され、導電膜ＦＧｃの上端部は、絶縁膜１２の上端部と略一致している。このため、アシストゲートＡＧを介して対向配置された絶縁膜１２の側面上に形成された導電膜ＦＧｃの上端部は、互いに離間する。このため、形成される一のフローティングゲートは、アシストゲートＡＧを介して対向配置された他のフローティングゲートとの間に生じる電気容量が低減されている。これにより、読出し動作の際に、選択されたメモリセルのフローティングゲートに対して、アシストゲートＡＧを介して対向配置されたフローティングゲートＦＧ内に蓄積された電荷量が変動したとしても、選択されたメモリセルのしきい値電圧が変動することが抑制されている。
【００５９】
図１６は、不揮発性半導体記憶装置１００の製造工程の第１０工程を示す断面図であり、図１７は、第１１工程を示す断面図である。この図１６に示されるように、半導体基板１の主表面上に、たとえば、シリコン窒化膜等からなる絶縁膜２２を堆積する。
【００６０】
そして、この絶縁膜２２にエッチングを施して、導電膜ＦＧｃの側面上に、サイドウォール状の絶縁膜２２を形成する。
【００６１】
このようにして、導電膜ＦＧｃの側面上を絶縁膜２２で覆うと共に、絶縁膜２２間に位置する半導体基板１の主表面上に形成された絶縁膜１５を露出する。
【００６２】
そして、図１７に示されるように、絶縁膜２２間に位置する半導体基板１の主表面上から、不純物を導入して、絶縁膜２２間に位置する半導体基板１の主表面上に不純物拡散層ＳＲを形成する。この際、たとえば、ヒ素（Ａｓ）やリン（Ｐ）等のＮ型の不純物を導入すると共に、たとえば、ホウ素（Ｂ）や二フッ化ホウ素（ＢＦ２）等のＰ型の不純物を導入し、その後、熱処理を施して、Ｎ型の不純物拡散層ＳＲｂと、Ｐ型の不純物拡散層ＳＲａとを形成する。より具体的には、たとえば、ヒ素（Ａｓ）を１０（ｋｅＶ），２．０×１０１４（ｃｍ−２）の条件の下注入し、また、ホウ素（Ｂ）を１５（ｋｅＶ），２．５×１０１３（ｃｍ−２）の条件の下注入して、不純物拡散層ＳＲを形成する。ここで、導電膜ＦＧｃの側面上には、絶縁膜２２が形成されているので、不純物拡散層ＳＲを形成する際に、不純物が導電膜ＦＧｃ内にも導入されることが抑制されている。
【００６３】
図１８は、不揮発性半導体記憶装置１００の製造工程の第１２工程を示す断面図であり、図１９は、第１３工程を示す断面図である。この図１８に示されるように、まず、シリコン窒化膜等からなる絶縁膜２２に、シリコン酸化膜と、シリコン窒化膜との選択比の高いエッチングを施して、除去する。
【００６４】
その後、半導体基板１の主表面上に、たとえば、シリコン酸化膜等からなる絶縁膜１４を堆積する。そして、図１９において、絶縁膜１４に化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施して、絶縁膜１４の上面を平坦化する。そして、さらに、この絶縁膜１４にウエットエッチングを施して、絶縁膜１４の上面を、アシストゲートＡＧの上面より下方に位置させる。
【００６５】
この絶縁膜１４は、形成されるコントロールゲートＣＧと不純物拡散層との間の絶縁を確保する。その一方で、絶縁膜１４の上面をアシストゲートＡＧの上面より下方に位置させることにより、図１に示されるコントロールゲートＣＧと、フローティングゲートＦＧとの間に形成される容量を向上させることにより、カップリング比の向上を図ることができる。
【００６６】
そして、図１において、シリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とを順次形成して、絶縁膜１３を形成する。その後、この絶縁膜１３の上面上に、低抵抗な多結晶シリコン等からなる導電膜ＣＧａを堆積し、この導電膜ＣＧａの上面上に、たとえば、タングステンシリサイド等の高融点金属シリサイド膜等からなる導電膜ＣＧｂを堆積する。
【００６７】
そして、これら、導電膜ＣＧｂ、ＣＧａにパターニングを施して、コントロールゲートＣＧを形成する。さらに、形成されたコントロールゲートＣＧをマスクとして用いて、導電膜ＦＧｃにパターニングを施して、フローティングゲートＦＧを形成する。
【００６８】
ここで、フローティングゲートＦＧを形成する際には、コントロールゲートＣＧ間に位置する半導体基板１の主表面上に、図３に示す凹部１６を形成する。
【００６９】
フローティングゲートＦＧ下に位置する凹部１Ａは、エッチングダメージ等が与えられておらず、凹部１Ａの表面に欠陥などが形成されることが抑制されている。このため、欠陥に電子が捕らえられ、メモリセルのしきい値電圧が変動したり、また、欠陥内に捕らえられた電子が開放されることにより、メモリセルの見かけ上のしきい値電圧が変動したりすることを抑制することができる。
【００７０】
（実施の形態２）
図２０は、本実施の形態２に係る不揮発性半導体記憶装置２００の断面図である。なお、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の構成については、同一の符号を付してその説明を省略する。
【００７１】
図２１は、図２０に示された不揮発性半導体記憶装置２００のフローティングゲートＦＧの底部近傍を拡大した断面図である。
【００７２】
図２０および図２１に示されるように、サイドウォール状の絶縁膜１２間に位置する半導体基板１の主表面上には、凹部１Ｂが形成されており、この凹部１Ｂの両端部には、絶縁膜１５を介してフローティングゲートＦＧ１が形成されている。
【００７３】
図２１に示されるように、凹部１Ｂは、絶縁膜１２に対して、アシストゲートＡＧと隣り合う半導体基板１の主表面上に形成されている。
【００７４】
この凹部１Ｂは、絶縁膜１２に対して、アシストゲートＡＧと反対側に位置する半導体基板１の主表面上に形成された平坦面１ｅと、この平坦面１ｅに連設された湾曲面１ｃと、この湾曲面１ｃに対して、平坦面１ｅと反対側に位置する半導体基板１の主表面上に形成された平坦面１ｄとを備えている。そして、この凹部１Ｂのうち、平坦面１ｅと湾曲面１ｃとの上面を含む凹部１Ｂの上面上には、フローティングゲートＦＧ１が形成されている。このため、フローティングゲートＦＧ１の底部Ｂ２は、絶縁膜１２側に形成された平坦面ｂ１と、この平坦面ｂ１に対して、絶縁膜１２と反対側に位置する底部に形成された湾曲面ｂ２とを備えている。
【００７５】
すなわち、フローティングゲートＦＧ１の底面Ｂ２は、書込み動作の際に、ソース領域として機能する不純物拡散層ＳＲ２側に平坦面ｂ１が形成されており、ドレイン領域として機能する不純物拡散層ＳＲ１側に湾曲面ｂ２とを備えている。
【００７６】
平坦面ｂ１の高さは、アシストゲートＡＧ下に位置する半導体基板１の主表面と略一致している。そして、湾曲面ｂ２は、半導体基板１内に入り込むように形成されている。すなわち、フローティングゲートＦＧの底面Ｂ２のうち、書込み動作の際に、ドレイン領域として機能する不純物拡散層ＳＲ１側で、半導体基板１内に入り込む凸部が形成されている。このように、ドレイン領域として機能する不純物拡散層ＳＲ１側に湾曲面ｂ２が形成されているため、書込み動作の際に、ホットエレクトロンが、フローティングゲートＦＧ底面Ｂ２の中央部下に位置する半導体基板１の主表面で発生した場合においても、電子をフローティングゲートＦＧ内に注入することができる。
【００７７】
また、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、本実施の形態２に係る不揮発性半導体記憶装置２００のフローティングゲートＦＧは、半導体基板１の主表面に向けて突出する凸部が形成されている。このため、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の作用・効果を得ることができる。
【００７８】
図２２は、本実施の形態２に係る不揮発性半導体記憶装置２００の製造工程の第１工程を示す断面図であり、図２３は、第２工程を示す断面図である。この図２２に示されるように、半導体基板１の主表面上に、絶縁膜１０を介して、アシストゲートＡＧと、このアシストゲートＡＧの上面上に絶縁膜１７と、この絶縁膜１７の上面上に絶縁膜２０と、アシストゲートＡＧの側面上に絶縁膜１１とを形成する。そして、絶縁膜１１を介して、アシストゲートＡＧの側面上に、サイドウォール状の絶縁膜１２を形成する。
【００７９】
この際、絶縁膜１２の半導体基板１の主表面に対して平行な方向の幅ａ１０は、たとえば、３５ｎｍ程度とされている。また、この際、絶縁膜１２間に位置する半導体基板１の主表面は、外方に露出している。そして、図２３に示されるように、絶縁膜１２間に位置する半導体基板１の主表面を熱酸化して、主表面上に絶縁膜２１を形成する。この絶縁膜２１は、アシストゲートＡＧの側面上に形成されたサイドウォール状の絶縁膜１２下にまで延在する。
【００８０】
図２４は、不揮発性半導体記憶装置２００の製造工程の第３工程を示す断面図であり、図２５は、図２４後における第３工程を示す断面図である。
【００８１】
図２４に示されるように、半導体基板１の主表面にウエットエッチングを施して、図２３に示された絶縁膜２１を除去すると共に、アシストゲートＡＧの側面上に形成された絶縁膜１２も膜減りさせる。これにより、絶縁膜２１の両端部が位置していた領域も、外方に露出されることになり、エッチング後の絶縁膜１２間に位置する半導体基板１の主表面上に、凹部１Ｄが形成される。この凹部１Ｄは、絶縁膜１２に対してアシストゲートＡＧと反対側に位置する半導体基板１の主表面上に形成された湾曲面１ｃと、この湾曲面１ｃに連設され、絶縁膜１２間に位置する半導体基板１の主表面の中央部付近に形成された平坦面１ｄとを備えている。
【００８２】
そして、さらに、ウエットエッチングを施して、絶縁膜１２の半導体基板１の主表面と平行な方向の幅を狭めて、たとえば、２５ｎｍ程度とする。このようにして、ウエットエッチング後の絶縁膜１２に対して、アシストゲートＡＧと反対側に位置する半導体基板１の主表面上に平坦面１ｅが形成される。このようにして、絶縁膜１２間に位置する半導体基板１の主表面上に、凹部１Ｂを形成する。
【００８３】
図２６は、不揮発性半導体記憶装置２００の製造工程の第４工程を示す断面図である。この図２６に示されるように、絶縁膜１２間に位置して、外方に露出する凹部１Ｂの表面上に熱酸化を施して絶縁膜１５を形成する。
【００８４】
その後、凹部１Ｂのうち、少なくとも平坦面１ｅと湾曲面１ｃとを含む凹部１Ｂの上面上に、絶縁膜１５を介して、導電膜ＦＧｂを形成する。
【００８５】
この際、凹部１Ｂは、熱酸化とウエットエッチングとにより形成されているため、凹部１Ｂの表面にエッチングダメージ等が与えられることを抑制することができる。そして、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造方法と同様にして、不揮発性半導体記憶装置２００を製造することができる。このため、本実施の形態２に係る不揮発性半導体記憶装置２００においても、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の作用・効果を得ることができる。
【００８６】
（実施の形態３）
図２７は、本実施の形態３に係る不揮発性半導体記憶装置３００の断面図であり、図２８は、図２７に示された不揮発性半導体記憶装置３００のフローティングゲートＦＧ１の底部近傍を拡大した断面図である。
【００８７】
この図２７および図２８に示されるように、不揮発性半導体記憶装置３００は、絶縁膜１２に対して、アシストゲートＡＧと反対側に位置する半導体基板１の主表面上に凹部１Ｅが形成されている。そして、この凹部１Ｅに対して、アシストゲートＡＧと反対側に位置する半導体基板１の主表面上に凸部１０Ａが形成されており、この凸部１０Ａ内に不純物拡散層ＳＲ１が形成されている。
【００８８】
図２８において、凹部１Ｅの表面は、アシストゲートＡＧ側から不純物拡散層ＳＲ１側に向かうに従って、半導体基板１内に向けて入り込むように、湾曲する湾曲面とされている。
【００８９】
ここで、フローティングゲートＦＧ１の底面Ｂ４は、凹部１Ｅの表面に沿う湾曲面とされており、アシストゲートＡＧ側から不純物拡散層ＳＲ側に向かうに従って、半導体基板１内に入り込むように湾曲している。そして、フローティングゲートＦＧ１のうち、不純物拡散層ＳＲ１側で、最も、半導体基板１内に入り込むように湾曲している。
【００９０】
ここで、図２７において、メモリセルＭＣ１のフローティングゲートＦＧ１内に電気的情報を書き込む際には、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、不純物拡散層ＳＲ１がドレイン領域として機能し、不純物拡散層ＳＲ２がソース領域として機能する。
【００９１】
このため、フローティングゲートＦＧ１の湾曲面Ｂ４は、ソース領域として機能する不純物拡散層ＳＲ２側から、ドレイン領域として機能する不純物拡散層ＳＲ１側に向かうに従って、半導体基板１内に入り込むように湾曲している。
【００９２】
これにより、書込み動作の際に、フローティングゲートＦＧ１下および、フローティングゲートＦＧ１下より、不純物拡散層ＳＲ１側で発生したホットエレクトロンを良好に捕獲することができる。
【００９３】
特に、ホットエレクトロンは、ドレイン領域として機能する不純物拡散層ＳＲ１の近傍で発生しやすい。このため、本実施の形態３に係る不揮発性半導体記憶装置３００のように、フローティングゲートＦＧの底部が、不純物拡散層ＳＲ１側で最も半導体基板１内に入り込むように湾曲することにより、ホットエレクトロンを良好に捕獲することができる。
【００９４】
なお、本実施の形態３に係る不揮発性半導体記憶装置３００においても、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、フローティングゲートＦＧの底部の少なくとも一部が、半導体基板１内に入り込んでいるため、良好にホットエレクトロンを捕獲することができる。
【００９５】
図２９は、本実施の形態３に係る不揮発性半導体記憶装置３００の製造工程の第１工程を示す断面図である。この図２９において、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造方法と同様に、半導体基板１の主表面上に絶縁膜１０を介してアシストゲートＡＧを形成し、このアシストゲートＡＧの側面上に、絶縁膜１２を形成する。
【００９６】
そして、この絶縁膜１２間に位置し、外方に露出した半導体基板１の主表面を熱酸化して、熱酸化膜を形成する。この際、熱酸化の温度、時間等の条件を調整して、絶縁膜１２間に形成される熱酸化膜の底面が、湾曲面状となるようにする。
【００９７】
その後、ウエットエッチングを施して、熱酸化膜を除去すると共に、絶縁膜１２を膜減りさせる。これにより、絶縁膜１２間に位置する半導体基板１の主表面上に、凹部１Ｇが形成される。
【００９８】
絶縁膜１２下に位置する半導体基板１の主表面は、平坦面とされており、凹部１Ｇは、この平坦面に連設され、絶縁膜１２間の中央部に向かうに従って、半導体基板１内に向けて凹むように湾曲している。
【００９９】
図３０は、不揮発性半導体記憶装置３００の製造工程の第２工程を示す断面図であり、図３１は、第３工程を示す断面図である。図３０に示されるように、凹部１Ｇの表面に熱酸化を施して、絶縁膜１５を形成する。この絶縁膜１５は、凹部１Ｇの表面に沿って湾曲する。そして、図３１に示すように、半導体基板１の主表面上に導電膜ＦＧｂを堆積して、この導電膜ＦＧｂにエッチングを施して、絶縁膜１５の上面および側面を覆うように形成されたサイドウォール状の導電膜ＦＧｂを形成する。
【０１００】
この導電膜ＦＧｂは、その後、上端部にエッチングが施されて図２７に示されるフローティングゲートＦＧとなる。
【０１０１】
このように、フローティングゲートＦＧ下に位置する半導体基板１の主表面は、熱酸化処理とウエットエッチングとにより形成されており、エッチングダメージが低減されている。このため、フローティングゲートＦＧ下に位置する半導体基板１の主表面に、欠陥等が形成され難く、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の作用・効果を得ることができる。
【０１０２】
図３２は、不揮発性半導体記憶装置３００の製造工程の第４工程を示す断面図であり、図３３は、第５工程を示す断面図である。この図３２に示されるように、絶縁膜２２を半導体基板１の主表面上に堆積し、この絶縁膜２２にドライエッチングを施して、サイドウォール状の導電膜ＦＧｂの側面上にサイドウォール状の絶縁膜２２を形成する。
【０１０３】
この際、形成されるサイドウォール状の絶縁膜２２間に位置する半導体基板１の主表面上に形成されていた絶縁膜１５も除去され、半導体基板１の主表面が外方に露出する。
【０１０４】
この状態で、サイドウォール状の絶縁膜２２間に位置する半導体基板１の主表面を選択エピタキシャル成長させて、絶縁膜２２間に位置する半導体基板１の主表面上に、凸部１０Ａを形成する。
【０１０５】
この凸部１０Ａの上面は、アシストゲートＡＧ下に位置する半導体基板１の主表面の位置と略近似している。
【０１０６】
そして、図３３に示されるように、凸部１０Ａの上方から不純物を導入し、熱処理を施して、不純物拡散層ＳＲを形成する。この際、半導体基板１内に導入された不純物は、凸部１０Ａ内にも拡散するため、形成される不純物拡散層ＳＲの半導体基板１の主表面と平行な方向の幅を低減することができる。このため、形成される不揮発性半導体記憶装置３００の微細化を図ることができる。
【０１０７】
このように、不純物拡散層ＳＲを形成した後に、絶縁膜２２を除去した後に、図２７に示す絶縁膜１４を形成する。そして、この絶縁膜１４、１２、１７の上面上および導電膜ＦＧｂの上面上に、所謂ＯＮＯ膜からなる絶縁膜１３を形成する。
【０１０８】
しかる後、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造方法と同様にして、不揮発性半導体記憶装置３００を製造することができる。
【０１０９】
（実施の形態４）
図３４は、本実施の形態４に係る不揮発性半導体記憶装置４００の断面図である。この図３４に示されるように、不揮発性半導体記憶装置４００は、半導体基板１の主表面上に、絶縁膜５０を介して形成された複数のアシストゲートＡＧと、このアシストゲートＡＧ間に位置する半導体基板１の主表面上に、絶縁膜５３を介して形成されたフローティングゲートＦＧと、このフローティングゲートＦＧ上に絶縁膜５２を介して形成されたコントロールゲートＣＧとを備えている。アシストゲートＡＧの側面上には、たとえば、酸化シリコン膜等からなるサイドウォール状の絶縁膜５４が形成されている。そして、フローティングゲートＦＧは、アシストゲートＡＧ間に位置する半導体基板１の主表面上に延在すると共に、絶縁膜５４上にも亘って形成されている。そして、アシストゲートＡＧ間に位置する半導体基板１の主表面は、半導体基板１内に向けて凹まされており、凹部１Ｈが形成されている。
【０１１０】
この凹部１Ｈの中央部は、アシストゲートＡＧ下に位置する半導体基板１の主表面より、下方に位置している。
【０１１１】
この凹部１Ｈの両端部には、凹部１Ｈの中央部から、端部側に向かうに従って、上方に向けて傾斜する傾斜面が形成されている。
【０１１２】
このように形成された凹部１Ｈの表面上に、絶縁膜５３を介して、フローティングゲートＦＧが形成されている。
【０１１３】
このため、フローティングゲートＦＧの底面Ｂ５には、凹部１Ｈの表面に沿うように形成されている。
【０１１４】
このため、底面Ｂ５のアシストゲートＡＧ側の端部には、凹部１Ｈの傾斜面に沿うように傾斜した傾斜面が形成されており、底面Ｂ５の少なくとも中央部は、半導体基板１内に入り込むように形成されている。なお、この底面Ｂ５の中央部は、平坦面状に形成されている。アシストゲートＡＧの側面上には、サイドウォール状の絶縁膜５４が形成されており、また、アシストゲートＡＧの上面上にも絶縁膜５１が形成されている。フローティングゲートＦＧの一方の端部が位置する半導体基板１の主表面上には、ストッパーＳＴが形成されており、他方の端部が位置する半導体基板１の主表面上には、不純物拡散層ＳＲが形成されている。
【０１１５】
このように構成された不揮発性半導体記憶装置４００の書込み動作等について説明する。図３５は、不揮発性半導体記憶装置４００の書込み動作を示す断面図である。この図３５に示されるように、選択されたメモリセルＭＣ１のフローティングゲートＦＧ１内に所望の電子を注入するには、コントロールゲートＣＧに、たとえば、１３．５Ｖ程度の電圧を印加する。さらに、ソース領域として機能する不純物拡散層ＳＲ１に、たとえば、４．５Ｖ程度の電圧を印加して、ドレイン領域として機能する不純物拡散層ＳＲ２には、たとえば、０Ｖ程度の電圧を印加する。さらに、アシストゲートＡＧに、たとえば、１．１Ｖ程度の電圧を印加する。これにより、アシストゲートＡＧ下に位置する半導体基板１の主表面に反転層を形成する。
【０１１６】
これにより、ソース領域として機能する不純物拡散層ＳＲ１側に位置するフローティングゲートＦＧの端部近傍で、ホットエレクトロンが発生して、フローティングゲートＦＧ１内に電子が注入される。このようにして、選択されたメモリセルＭＣ１に電気的情報が書き込まれる。
【０１１７】
ここで、フローティングゲートＦＧの底部の中央部は、半導体基板１内に入り込むように形成されているため、フローティングゲートＦＧが発生したホットエレクトロンを捕獲することができる捕獲角度が大きく、良好に電子がフローティングゲートＦＧ内に入り込むこととなる。これにより、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、書込み速度の向上を図ることができる。
【０１１８】
また、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、フローティングゲートＦＧの底面が半導体基板１内に入り込んでいるため、フローティングゲートＦＧと半導体基板１の主表面との対向面積が向上し、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の作用・効果を得ることができる。
【０１１９】
上記不揮発性半導体記憶装置４００の読出し動作は、選択されたメモリセルＭＣ１のフローティングゲートＦＧの両側に位置する半導体基板１の主表面上に形成された不純物拡散層ＳＲ１、ＳＲ２に所望の電圧を印加すると共に、この不純物拡散層ＳＲ１、ＳＲ２間に位置するアシストゲートＡＧにも、所望の電圧を印加する。
【０１２０】
具体的には、アシストゲートＡＧに、たとえば、３．５Ｖ程度の電圧を印加する。また、ソース領域として機能する不純物拡散層ＳＲ１に、たとえば、１Ｖ程度の電圧を印加して、ドレイン領域として機能する不純物拡散層ＳＲ２に、たとえば、０Ｖ程度の電圧を印加する。さらに、コントロールゲートＣＧにも、所望の電圧が印加される。
【０１２１】
ここで、選択されたメモリセルＭＣ１のフローティングゲートＦＧ内に蓄積された電荷量で、選択されたメモリセルＭＣ１のしきい値電圧が変動する。このため、不純物拡散層ＳＲ１と不純物拡散層ＳＲ２との間に流れる電流をセンシングすることにより、選択されたメモリセルＭＣ１に蓄積された電気的情報を読み出すことができる。
【０１２２】
上記不揮発性半導体記憶装置４００の消去動作は、選択されたコントロールゲートＣＧに、−１６Ｖ程度の電圧を印加する。さらに、半導体基板１は、２Ｖ程度の電圧を印加して、不純物拡散層ＳＲ１、ＳＲ２に、たとえば、０Ｖ程度の電圧を印加する。このように、電圧を印加することにより、選択されたコントロールゲートＣＧに接続されたフローティングゲートＦＧ内に蓄積された電子が放出される。
【０１２３】
上記のように構成された不揮発性半導体記憶装置４００の製造方法について説明する。図３６は、不揮発性半導体記憶装置４００の製造工程の第１工程を示す断面図であり、図３７は、第２工程を示す断面図である。この図３６に示されるように、半導体基板１の主表面上に熱酸化処理を施して、半導体基板１の主表面上に、たとえば、シリコン酸化膜等からなる、絶縁膜５０をたとえば、９ｎｍ程度の厚さで形成する。そして、図３７に示されるように、半導体基板１の主表面上に、絶縁膜５０を介して、たとえば、多結晶シリコン膜等からなる導電膜を堆積し、この導電膜の上面上に、たとえば、シリコン酸化膜等からなる絶縁膜５１を堆積する。そして、導電膜と絶縁膜５１にパターニングを施して、半導体基板１の主表面上に、絶縁膜５０を介して、アシストゲートＡＧを形成する。この際、アシストゲートＡＧ間に位置する半導体基板１の主表面は、外方に露出する。
【０１２４】
図３８は、不揮発性半導体記憶装置４００の製造工程の第３工程を示す断面図であり、図３９は、第４工程を示す断面図である。図３８に示されるように、アシストゲートＡＧの側面上および絶縁膜５１の側面上に、サイドウォール状の絶縁膜５４を形成する。そして、このサイドウォール状の絶縁膜５４間に位置する半導体基板１の主表面を、熱酸化処理を施して、絶縁膜５４間に位置する半導体基板１の主表面上に、熱酸化膜を形成する。図３９に示されるように、上記熱酸化膜と絶縁膜５４にウエットエッチングを施し、上記熱酸化膜を除去すると共に、絶縁膜５４の半導体基板１の主表面と平行な方向の幅を狭くする。
【０１２５】
これにより、膜減りされた絶縁膜５４間に位置する半導体基板１の主表面上に、凹部１Ｈが形成される。その後、ヒ素（Ａｓ）およびボロン（Ｂ）を斜めイオン注入して、不純物拡散層ＳＲと、ストッパーＳＴとを形成する。そして、アシストゲートＡＧ間が埋め込まれないように、導電膜を堆積し、フローティングゲートＦＧとなるフローティングゲートパターンを形成する。その後、このフローティングゲートパターンの上面上に、所謂ＯＮＯ膜からなる絶縁膜５２を形成する。しかる後に、絶縁膜５２の上面上に、多結晶シリコン膜等からなる導電膜ＣＧａを堆積すると共に、この導電膜ＣＧａの上面上に、タングステンシリサイド膜等の導電膜ＣＧｂを堆積する。そして、この導電膜ＣＧａ、ＣＧｂにパターニングを施して、コントロールゲートＣＧを形成する。そして、このコントロールゲートＣＧをマスクとして用いて、フローティングゲートパターンにパターニングを施して、図３４に示されるフローティングゲートＦＧを形成する。
【０１２６】
なお、本実施の形態４においては、フローティングゲートＦＧの底面Ｂ４の略全面が、湾曲面とされ、底面Ｂ４が、半導体基板１内に入り込むように形成されているが、これに限られない。
【０１２７】
図４０は、本実施の形態４に係る不揮発性半導体記憶装置４００の第１変形例に係る不揮発性半導体記憶装置５００の断面図である。この図４０に示されるように、フローティングゲートＦＧの中央部に位置する半導体基板１の主表面上に、凹部１Ｉが形成されている。このため、フローティングゲートＦＧの底面Ｂ６には、半導体基板１内に向けて突出する凸部が形成されている。
【０１２８】
このように、フローティングゲートＦＧに、半導体基板１内に入り込むような凸部を設けても、同様に、フローティングゲートＦＧがホットエレクトロンを捕獲することができる捕獲角度を向上させることができ、書込み速度の向上を図ることができる。
【０１２９】
すなわち、この不揮発性半導体記憶装置５００は、上記不揮発性半導体記憶装置４００と同様の作用・効果を得ることができる。
【０１３０】
図４１、図４２を用いて、図４０に示された不揮発性半導体記憶装置５００の製造方法について説明する。図４１は、不揮発性半導体記憶装置５００の製造工程の第１工程を示す断面図であり、図４２は、第２工程を示す断面図である。この図４１に示されるように、半導体基板１の主表面上に、絶縁膜５０を介して、配置されるアシストゲートＡＧと、このアシストゲートＡＧの上面上に配置される絶縁膜５１と、これらアシストゲートＡＧと絶縁膜５１の側面上に配置されるサイドウォール状の絶縁膜５４とを形成する。
【０１３１】
そして、このサイドウォール状の絶縁膜５４間に位置する半導体基板１の主表面に、熱酸化処理を施して、熱酸化膜５５を形成する。
【０１３２】
しかる後に、図４２に示されるように、半導体基板１の主表面に、不純物を導入して、半導体基板１の主表面上に、不純物拡散層ＳＲとストッパーＳＴとを形成する。
【０１３３】
その後、アシストゲートＡＧ間に位置する半導体基板１の主表面上に、導電膜を堆積し、この導電膜にパターニングを施して、フローティングゲートＦＧとなるフローティングゲートパターンを形成する。
【０１３４】
この際、アシストゲートＡＧ間に位置する半導体基板１の主表面上には、凹部１Ｉが形成されているため、フローティングゲートパターンの底面の一部が、凹部１Ｉ内に入り込む。そして、このフローティングゲートパターンの上面上に絶縁膜５２を形成し、さらに、この絶縁膜５２の上面上に、コントロールゲートＣＧを形成する。
【０１３５】
このコントロールゲートＣＧをマスクとして、上記フローティングゲートパターンをパターニングして、図４０に示すフローティングゲートＦＧを形成する。
【０１３６】
このようにして、フローティングゲートＦＧの底面Ｂ６に、半導体基板１の主表面内に入り込む凸部１ｅが形成される。
【０１３７】
ここで、この凸部１ｅが嵌り込む凹部１Ｉを形成する工程は、熱酸化膜５５を形成する工程と、この熱酸化膜５５をウエットエッチングにより除去する工程を備えており、凹部１Ｉの表面にダメージが加えられることが抑制されている。
【０１３８】
さらに、この凹部１Ｉと隣り合う半導体基板１の主表面は、絶縁膜５４下に位置していた部分であり、凹部１Ｉを形成する際に、露出した領域であるため、ダメージが加えられていない。
【０１３９】
従って、フローティングゲートＦＧ下に位置する半導体基板１の主表面にダメージが与えられておらず、欠陥等の形成が抑制されており、良好に読出し、書込み等の諸動作を行うことができる。
【０１４０】
そして、図４３は、本実施の形態４に係る不揮発性半導体記憶装置４００の第２変形例に係る不揮発性半導体記憶装置６００の断面図である。
【０１４１】
上記不揮発性半導体記憶装置４００においては、フローティングゲートＦＧの底面の中央部は、平坦面状に形成されているが、これに限られない。
【０１４２】
図４３に示される不揮発性半導体記憶装置６００において、フローティングゲートＦＧ下に位置する半導体基板１の主表面に形成された凹部１Ｊは、両端部側から凹部１Ｊの中央部に向かうに従って、滑らかに湾曲する湾曲面とされている。
【０１４３】
そして、フローティングゲートＦＧは、この凹部１Ｊの表面上に形成されており、フローティングゲートＦＧの底面Ｂ７も、半導体基板１内に向けて入り込むように、膨出している。このため、上記不揮発性半導体記憶装置４００と同様の作用・効果を得ることができる。
【０１４４】
（実施の形態５）
図４４は、本実施の形態５に係る不揮発性半導体記憶装置７００を示す断面図である。この図４４に示されるように、この不揮発性半導体記憶装置７００は、半導体基板１の主表面上に、間隔を隔てて形成されたアシストゲートＡＧと、このアシストゲートＡＧ間に位置する半導体基板１の主表面上に、絶縁膜７５を介して形成されたフローティングゲートＦＧと、このフローティングゲートＦＧ上に、絶縁膜７７を介して形成されたコントロールゲートＣＧとを備えている。
【０１４５】
そして、フローティングゲートＦＧ下に位置する半導体基板１の主表面は、半導体基板１内に入り込むように湾曲する凹部１Ｋが形成されている。そして、絶縁膜７５は、この凹部１Ｋの表面に沿って形成されており、湾曲している。この絶縁膜７５の上面に位置するフローティングゲートＦＧの底面Ｂ８も、この絶縁膜７５の上面に沿って湾曲している。このため、フローティングゲートＦＧの底面Ｂ８は、半導体基板１内に向けて膨出するように湾曲している。
【０１４６】
なお、絶縁膜７５の半導体基板１の主表面に対して垂直な方向の厚さは、５ｎｍ以上１０ｎｍ以下とされている一方で、凹部１Ｋの深さは、たとえば、２５ｎｍ以上７５ｎｍ以下程度とされている。このため、絶縁膜７５により、凹部１Ｋが埋め込まれることが抑制されている。
【０１４７】
なお、アシストゲートＡＧの側面上には、絶縁膜７６、７９が形成されており、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁性が確保されている。また、アシストゲートＡＧの上面上には、たとえば、窒化シリコン膜からなる絶縁膜７０が形成されている。
【０１４８】
このように構成された不揮発性半導体記憶装置７００の各動作について説明する。図４５は、不揮発性半導体記憶装置７００の書込み動作における断面図である。この図４５に示されるように、選択されたメモリセルＭＣ１が接続されたコントロールゲートＣＧにたとえば、１５Ｖ程度の電圧を印加して、非選択のコントロールゲートＣＧに、たとえば、０Ｖ程度の電圧が印加される。
【０１４９】
また、選択されたメモリセルＭＣ１のフローティングゲートＦＧ１と隣り合う半導体基板１の主表面上に形成され、ソース領域として機能する反転層５０ａを形成するアシストゲートＡＧ１に、たとえば、１Ｖ程度の電圧を印加して、アシストゲートＡＧ１下に位置する半導体基板１の主表面に反転層５０ａを形成する。
【０１５０】
さらに、フローティングゲートＦＧ１に対して、ソース領域形成用のアシストゲートＡＧ１と反対側に位置する半導体基板１の主表面上に形成され、ドレイン領域として機能する反転層５０ｂを形成するアシストゲートＡＧ２に、たとえば、７Ｖ程度の電圧を印加して、アシストゲートＡＧｂが位置する半導体基板１の主表面上に反転層５０ｂを形成する。
【０１５１】
なお、他のアシストゲートＡＧには、たとえば、０Ｖ程度の電圧を印加して、選択されたメモリセルＭＣ１と、他のメモリセルＭＣ２とのアイソレーションを行う。そして、ソース領域として機能する反転層５０ａには、たとえば、１Ｖ程度の電圧が印加される一方で、ドレイン領域として機能する反転層５０ｂには、たとえば、７Ｖ程度の電圧が印加される。上記のように電圧が印加されると、ドレイン領域として機能する反転層５０ｂからソース領域として機能する反転層５０ａに向けてチャネル電流が流れる。このとき、反転層５０ａと、反転層５０ｂとの間に位置する半導体基板１の主表面内で、ホットエレクトロンが発生し、選択されたメモリセルＭＣ１のフローティングゲートＦＧ１内に電子が注入される。この際、フローティングゲートＦＧ１の底面Ｂ８は、半導体基板１の主表面内に向けて膨出するような湾曲面とされているため、発生したホットエレクトロンがフローティングゲートＦＧ１内に入り込みやすくなっている。
【０１５２】
すなわち、本実施の形態５に係る不揮発性半導体記憶装置７００も、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様の作用・効果を得ることができる。
【０１５３】
図４６は、不揮発性半導体記憶装置７００の読出し動作における断面図である。この図４６に示されるように、選択されたメモリセルＭＣ１が接続されたコントロールゲートＣＧにたとえば、２Ｖ〜５Ｖ程度の電圧を印加する。
【０１５４】
そして、ソース領域形成用のアシストゲートＡＧ１およびドレイン領域形成用のアシストゲートＡＧ２に、それぞれ、たとえば、５Ｖ程度の電圧を印加する。
【０１５５】
これにより、アシストゲートＡＧ１下に位置する半導体基板１の主表面に、ソース領域として機能する反転層５０ａを形成し、アシストゲートＡＧ２下に位置する半導体基板１の主表面上に、ドレイン領域として機能する反転層５０ｂを形成する。
【０１５６】
そして、この反転層５０ａにたとえば、０Ｖ程度の電圧を印加し、反転層５０ｂにたとえば、５Ｖ程度の電圧を印加する。
【０１５７】
ここで、選択されたフローティングゲートＦＧ１内に蓄積された電荷量によって、選択されたメモリセルＭＣ１のしきい値電圧が変動する。そこで、反転層５０ａと反転層５０ｂとの間に流れる電流をセンシングすることにより、選択されたメモリセルＭＣ１内の電気的情報を読み出すことができる。
【０１５８】
なお、この不揮発性半導体記憶装置７００において、消去動作は、選択されたコントロールゲートＣＧに、たとえば、−１６Ｖ程度の負の電圧を印加して、半導体基板１には、正の電圧を印加する。
【０１５９】
さらに、アシストゲートＡＧには、たとえば、０Ｖ程度の電圧を印加して、アシストゲートＡＧ下に位置する半導体基板１の主表面上に、反転層が形成されることを抑制する。
【０１６０】
このように、電圧を印加することにより、選択されたコントロールゲートＣＧに接続されたフローティングゲートＦＧ内に蓄積された電荷を半導体基板１に放出することができ、メモリセル内に蓄積された電気的情報を消去することができる。
【０１６１】
図４７は、上記のように構成された不揮発性半導体記憶装置７００の製造工程の第１工程を示す断面図である。図４７に示されるように、半導体基板１の主表面上に、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により、シリコン酸化膜等からなるシリコン酸化膜７８を形成する。この絶縁膜７８は、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さとなるように形成されている。そして、この絶縁膜７８の上面上に、たとえば、多結晶シリコン膜等からなる導電膜ＡＧｄを、たとえば、ＣＶＤ（Chemical Vapor Deposition）法等により堆積する。この導電膜ＡＧｄの厚さは、たとえば、５０ｎｍ程度とされている。さらに、この導電膜ＡＧｄの上面上に、たとえば、シリコン窒化膜等からなる絶縁膜７０を、たとえば、７０ｎｍ程度となるように形成する。そして、この絶縁膜７０の上面上に、たとえば、ＣＶＤ法により、シリコン酸化膜等からなる絶縁膜７１を形成する。このように、半導体基板１の主表面上に、絶縁膜７８を介して、導電膜ＡＧｄと、絶縁膜７０、７１からなる積層体を形成し、この積層体にパターニングを施して、半導体基板１の主表面上に、アシストゲートＡＧを形成する。
【０１６２】
図４８は、不揮発性半藤体記憶装置７００の製造工程の第２工程を示す断面図であり、図４９は、第３工程を示す断面図である。この図４８に示されるように、半導体基板１の主表面上に、ＩＳＳＧ酸化法等の熱酸化処理を施す。これにより、アシストゲートＡＧの側面上に、シリコン酸化膜等からなる絶縁膜７９が形成される。
【０１６３】
そして、図４９に示されるように、半導体基板１の主表面上に、たとえば、酸化シリコン膜等からなる絶縁膜７６を、たとえば、ＣＶＤ法により堆積した後、これをエッチングする。これにより、アシストゲートＡＧの側面上および、絶縁膜７１の側面上にサイドウォール状の絶縁膜７６が形成される。
【０１６４】
この際、サイドウォール状の絶縁膜７６間に位置する半導体基板１の主表面は、外方に露出する。
【０１６５】
そして、半導体基板１の主表面に熱酸化を施して、絶縁膜７６間に位置する半導体基板１の主表面に、熱酸化膜７２を形成する。
【０１６６】
図５０は、不揮発性半導体記憶装置７００の製造工程の第４工程を示す断面図である。この図５０に示されるように、半導体基板１の主表面にウエットエッチングを施す。これにより、絶縁膜７２が除去される。これにより、絶縁膜７６間に位置する半導体基板１の主表面上に、半導体基板１内に入り込むように湾曲する凹部１Ｋが形成される。
【０１６７】
図５１は、不揮発性半導体記憶装置７００の製造工程の第５工程を示す断面図である。この図５１に示されるように、半導体基板１の主表面に熱酸化膜を形成して、凹部１Ｋの表面上に絶縁膜７５を形成する。
【０１６８】
この際、絶縁膜７５は、凹部１Ｋの表面に沿って形成され、絶縁膜７５の上面上も、凹部１Ｋの表面に沿って湾曲する。そして、たとえば、多結晶シリコン膜等からなる導電膜ＦＧｅを、絶縁膜７６間に埋め込む。この際、絶縁膜７６間に位置する半導体基板１の主表面上に、凹部１Ｋが形成されているため、埋め込まれた導電膜ＦＧｅの底部Ｂ８は、凹部１Ｋの表面に沿うように湾曲した湾曲面となる。この導電膜ＦＧｅは、後述するように、フローティングゲートＦＧとなるため、形成されるフローティングゲートＦＧの底面Ｂ８が、半導体基板１内に入り込むように膨出するように形成される。そして、図４４に示されるように、絶縁膜７０をストッパーとして、絶縁膜７１、７６にエッチングを施す。しかる後に、導電膜ＦＧｅの上面上に、所謂ＯＮＯ膜からなる絶縁膜７７を形成する。その後、この絶縁膜７７の上面上にコントロールゲートＣＧを形成し、このコントロールゲートＣＧをマスクとして、導電膜ＦＧｅにパターニングを施して、フローティングゲートＦＧを形成する。この形成されたフローティングゲートＦＧの底面Ｂ８には、半導体基板１内に張り込むような湾曲面が形成されている。このようにして、不揮発性半導体記憶装置７００を形成する。
【０１６９】
図５２は、上記実施の形態５に係る不揮発性半導体記憶装置７００の第１変形例に係る不揮発性半導体記憶装置７５０の断面図である。この図５２に示されるように、不揮発性半導体記憶装置７５０においては、半導体基板１の主表面上に、凹部１Ｌが形成されている。フローティングゲートＦＧの底部は、凹部１Ｌ内にはめ込まれている。
【０１７０】
このため、書込み動作の際に、ソース形成用のアシストゲートＡＧ１下に位置する半導体基板１の主表面および、ドレイン形成用のアシストゲートＡＧ２下に位置する半導体基板１の主表面よりも、フローティングゲートＦＧの底面が半導体基板１の主表面より内方に形成されている。このため、書込み動作の際に、フローティングゲートＦＧの底部にホットエレクトロンが入り込みやすく、書込み速度の向上を図ることができる。なお、この不揮発性半導体記憶装置７５０においては、凹部１Ｌの側面から、アシストゲートＡＧの側面上に亘って、絶縁膜７６が形成されている。
【０１７１】
上記のように構成された不揮発性半導体記憶装置７５０を製造するには、まず、上記図４８に示されるように、半導体基板１の主表面上に、絶縁膜７８を介して、アシストゲートＡＧを形成し、このアシストゲートＡＧの側面上に絶縁膜７９を形成する。
【０１７２】
図５３は、上記図４８に示された製造工程後における不揮発性半導体記憶装置７５０の製造工程を示す断面図である。
【０１７３】
この図５３に示されるように、アシストゲートＡＧ間に位置する半導体基板１の主表面にオーバエッチングを施して、アシストゲートＡＧ間に位置する半導体基板１の主表面上に、凹部１Ｌを形成する。
【０１７４】
その後、半導体基板１の主表面上に、シリコン酸化膜等の絶縁膜を半導体基板１の主表面上に堆積し、この絶縁膜にエッチングを施して、絶縁膜７１、７０およびアシストゲートＡＧの側面上にサイドウォール状の絶縁膜７６を形成する。
【０１７５】
そして、上記図５１に示された工程と同様に、サイドウォール状の絶縁膜７６間に多結晶シリコン等の導電膜を堆積する。
【０１７６】
そして、この導電膜上にコントロールゲートＣＧを形成して、このコントロールゲートＣＧをマスクとして、上記導電膜にパターニングを施して、フローティングゲートＦＧを形成する。
【０１７７】
このようにして、図５２に示されるように、凹部１Ｌ内に底部がはまり込んだフローティングゲートＦＧを形成することができ、不揮発性半導体記憶装置７５０を製造することができる。
【０１７８】
（実施の形態６）
図５４は、本実施の形態６に係る不揮発性半導体記憶装置８００の断面図である。この図５４に示されるように、不揮発性半導体記憶装置８００は、半導体基板１の主表面上に、絶縁膜１９を介して形成されたフローティングゲートＦＧを備えている。
【０１７９】
絶縁膜１９は、フローティングゲートＦＧ下に位置する半導体基板１の主表面上に形成され、たとえば、シリコン酸化膜等からなる絶縁膜１９ａと、この絶縁膜１９ａの上面上に形成され、たとえば、シリコン酸化膜等からなる絶縁膜１９ｂとを備えている。
【０１８０】
絶縁膜１９ａは、半導体基板１の主表面上に、平坦面状に形成されている。そして、絶縁膜１９ｂの上面は、書込み動作の際に、ソース領域として機能する不純物拡散層ＳＲ２から、ドレイン領域として機能する不純物拡散層ＳＲ１に向かうに従って、半導体基板１の主表面から離間する方向に傾斜する傾斜面とされている。
【０１８１】
そして、フローティングゲートＦＧの底面Ｂ９は、絶縁膜１９ｂの上面に沿うように傾斜する傾斜面とされている。このため、フローティングゲートＦＧの底面Ｂ９も、ソース領域として機能する不純物拡散層ＳＲ２からドレイン領域として機能する不純物拡散層ＳＲ１に向かうに従って、半導体基板１の主表面から離間するように傾斜している。ここで、書込み動作の際に、ホットエレクトロンを、ドレイン領域として機能する不純物拡散層ＳＲ１の近傍であって、フローティングゲートＦＧ下に位置する半導体基板１内で発生させる。ホットエレクトロンは、一般に、放射線状に放射されるため、上記の位置でホットエレクトロンが発生すると、フローティングゲートＦＧの底面Ｂ９は、上記のように傾斜しているので、良好にホットエレクトロンを捕獲することができる。
【０１８２】
すなわち、本実施の形態６においては、フローティングゲートＦＧ下に位置する半導体基板１の主表面上に形成された絶縁膜１９の形状を所望の形状とすることにより、フローティングゲートＦＧの底面Ｂ９の形状を所望の形状としている。このため、本実施の形態６においては、絶縁膜１９は、絶縁膜１９ａと絶縁膜１９ｂとが別体とされているがこれに限られず、一体とされてもよい。なお、本実施の形態６においては、不純物拡散層ＳＲ１、ＳＲ２は、フローティングゲートＦＧ下にまで延在しているが、これに限られず、不純物拡散層ＳＲ１、ＳＲ２下が、フローティングゲートＦＧ下にまで達しないようなものでもよい。
【０１８３】
図５５は、不揮発性半導体記憶装置８００の製造工程の第１工程を示す断面図であり、図５６は、第２工程を示す断面図である。この図５５に示されるように、半導体基板１の主表面上に、絶縁膜１０を介してアシストゲートＡＧを形成すると共に、このアシストゲートＡＧの上面上に絶縁膜１７、２０を形成する。さらに、アシストゲートＡＧの側面上に、サイドウォール状の絶縁膜１２を形成する。
【０１８４】
そして、たとえばＩＳＳＧ酸化法等のような熱酸化処理を施して、絶縁膜１２間に位置する半導体基板１の主表面上に、たとえば酸化シリコンからなる絶縁膜を形成する。その後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と半導体基板との界面に窒素を偏析させて酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜１５を形成する。
【０１８５】
そして、半導体基板１の主表面上に導電膜を堆積して、この導電膜にエッチングを施して、絶縁膜１２の側面上にサイドウォール状の導電膜ＦＧｇを形成する。その後、熱酸化処理を施すことにより、導電膜ＦＧｇの表面上に熱酸化膜を形成する。これにより、導電膜ＦＧｇの表面上に、熱酸化膜１９ｄを形成する。ここで、熱酸化膜１９ｄを形成する際に、絶縁膜１５が、酸窒化シリコン膜により形成されているので、導電膜１９ｄの底面においては、半導体基板１の主表面に対して、平行な方向にも酸化される。
【０１８６】
このため、導電膜ＦＧｇの底部は、絶縁膜１９ｄが半導体基板１の主表面に対して平行な方向に、導電膜ＦＧｇ内にとりのくちばしのように酸化され、導電膜ＦＧｇの底面側には、導電膜ＦＧｇ内に、入り込んだ挿入部１９ｄ１が形成される。この挿入部１９ｄは、導電膜１９ｄの外表面から、内方に向かうに従って、半導体基板１の主表面に対して垂直な方向の高さが、低くなるように、傾斜している。すなわち、導電膜ＦＧｇの底面に、バードビーク（bird's beak）を形成する。
【０１８７】
このように、導電膜ＦＧｇの底部に挿入部１９ｄ１が形成されることにより、導電膜ＦＧｇの底部は、導電膜ＦＧｇの外表面側から内方に向かうに従って、半導体基板１の主表面に近接するように傾斜する傾斜面が形成される。
【０１８８】
図５７は、不揮発性半導体記憶装置８００の製造工程の第３工程を示す断面図である。このように、挿入部１９ｄ１を形成した後、半導体基板１の主表面上にウエットエッチングを施して、導電膜ＦＧｇの表面上に形成された絶縁膜１９ｄを除去すると共に、導電膜ＦＧｇ間に位置する半導体基板１の主表面を露出する。これにより、導電膜ＦＧｇの底部に入り込んだ挿入部１９ｄ１は、絶縁膜１９ｂとして残留する。さらに、導電膜ＦＧｇ下に位置する半導体基板１の主表面上には、絶縁膜１９の一部が絶縁膜１９ａとして残留する。
【０１８９】
そして、上記実施の形態１に係る不揮発性半導体記憶装置１００の製造工程と同様にして、不純物拡散層ＳＲ１、ＳＲ２、絶縁膜１３、コントロールゲートＣＧなどを形成する。
【０１９０】
さらに、形成されたコントロールゲートＣＧをマスクとして、図５７に示される導電膜ＦＧｇにパターニングを施して、図５４に示されるフローティングゲートＦＧを形成する。ここで、フローティングゲートＦＧの底面Ｂ９下に傾斜面を有する絶縁膜を形成することにより、フローティングゲートＦＧの底面Ｂ９に傾斜面を形成することとしているので、半導体基板１にダメージが加えられることを低減することができる。このようにして、本実施の形態６に係る不揮発性半導体記憶装置８００を製造する。
【０１９１】
（実施の形態７）
図５８は、本実施の形態７に係る不揮発性半導体記憶装置９００の平面図である。この図５８に示されるように、不揮発性半導体記憶装置９００は、ＮＡＮＤ型のフラッシュメモリであり、半導体基板１と、半導体基板１の主表面上に形成された分離領域７１と、分離領域７１により規定され、一方向に向けて延在する活性領域７１と、活性領域７１と交差する方向に延在するコントロールゲートＣＧと、活性領域７１とコントロールゲートＣＧとの交差領域に形成されたフローティングゲートＦＧとを備えている。
【０１９２】
図５９は、図５８において、ＬＩＸ−ＬＩＸ線における断面図である。この図５９に示されるように、不揮発性半導体記憶装置９００は、半導体基板１の主表面上に、絶縁膜６５を介して、形成された複数のフローティングゲートＦＧと、このフローティングゲートＦＧの上面上に、たとえばＯＮＯ膜等の絶縁膜６４を介して形成されたコントロールゲートＣＧとを備えている。フローティングゲートＦＧ間に位置する半導体基板１の主表面上には、共通ドレイン領域として機能する不純物拡散層ＳＲ２が形成されている。そして、フローティングゲートＦＧに対して、不純物拡散層ＳＲ２と反対側に位置する半導体基板１の主表面上には、ソース領域として機能する不純物拡散層ＳＲ１が形成されている。そして、この不純物拡散層ＳＲ１には、上層配線６０に接続されたコンタクト部６１が形成されている。なお、フローティングゲートＦＧおよびコントロールゲートＣＧの上面上には、絶縁膜６２および層間絶縁膜６３が形成されている。
【０１９３】
図６０は、図５８のＬＸ−ＬＸ線における断面図である。この図６０に示されるように、半導体基板１は、半導体基板１の主表面上に形成された溝部に、たとえば、シリコン酸化膜等が充填されて形成された分離領域７０と、この分離領域７０間に形成された活性領域７１とを備えている。ここで、活性領域７１の上面７１ａは、上方に向けて膨出している。
【０１９４】
図６１は、本実施の形態７に係る不揮発性半導体記憶装置９００の概略の構成を示した斜視図である。この図６１に示されるように、半導体基板１の主表面上には、分離領域７１が、フローティングゲートＦＧのチャネル長Ｌ方向に、複数延在している。そして、活性領域７１が、分離領域７０間に位置する半導体基板１の主表面上に形成され、この活性領域７１も、フローティングゲートＦＧのチャネル長Ｌ方向に延在している。
【０１９５】
そして、活性領域７１の上面７１ａは、上方に向けて膨出する湾曲面とされている。さらに、上面７１ａは、フローティングゲートＦＧのチャネル幅Ｗ方向の中央部で、最も高く、この中央部からチャネル幅Ｗ方向に向かうに従って、半導体基板１の内方に向かうように湾曲している。すなわち、活性領域５１の上面５１ａは、隣接する一方の分離領域７０側の辺部から、活性領域７１のチャネル幅Ｗ方向の中央部に向かうに従って、上方に向けて傾斜している。そして、上面７１ａの中央部から、他方の分離領域７０側に向かうに従って、下方に向けて傾斜するように形成されている。
【０１９６】
なお、活性領域７１の上面７１ａの高さは、チャネル長Ｌ方向に変位しても殆んど変動しないように形成されている。
【０１９７】
フローティングゲートＦＧの底面は、この上面７１ａに沿って形成されている。このため、フローティングゲートＦＧの底面にも、凹凸部が形成されている。そして、一方の分離領域７０から他方の分離領域７０に向かうに従って、上方に膨出するように湾曲している。さらに、フローティングゲートＦＧの底面のうち、チャネル幅Ｗ方向の中央部から、隣接する分離領域７０側に向かうに従って、下方に向けて湾曲する湾曲面とされている。このため、半導体基板１の主表面と、フローティングゲートＦＧの底面との対向面積は、フローティングゲートＦＧの底面が平坦面とされた場合よりも大きくなっている。
【０１９８】
また、上記のように、フローティングゲートＦＧの底面が湾曲しているので、フローティングゲートＦＧ下で生じた放射状に発散するホットエレクトロンを、フローティングゲートＦＧの底面が覆うように位置している。このため、フローティグゲートＦＧ下で生じたホットエレクトロンの多くは、フローティングゲートＦＧの底面に向けて放射され、良好にフローティングゲートＦＧ内に注入される。なお、本実施の形態においては、チャネル幅Ｗ方向に向かうに従って、上方に膨出する湾曲面とされているが、これに限られず、半導体基板１の主表面内に向けて突出する湾曲面とされてく、さらに、傾斜面とされてもよい。
【０１９９】
図５９において、選択されたメモリセルＭＣ１が接続されたコントロールゲートＣＧに、たとえば、１６Ｖ程度の電圧を印加する。そして、選択されたメモリセルＭＣ１のソース領域として機能する不純物拡散層ＳＲ１にたとえば、０Ｖ程度の電圧を印加して、また、ドレイン領域として機能する不純物拡散層ＳＲ２にたとえば、４．５Ｖ程度の電圧を印加する。上記のように電圧を印加することにより、不純物拡散層ＳＲ１から不純物拡散層ＳＲ２に向けて電子が飛び出し、フローティングゲートＦＧ下に位置する半導体基板１内でホットエレクトロンが発生する。この際、フローティングゲートＦＧの底面は、湾曲面状とされており、半導体基板１の主表面とフローティングゲートＦＧとの対向面積が大きいため、ホットエレクトロンがフローティングゲートＦＧの底面から、フローティングゲートＦＧ内に入り込む面積の向上が図られている。このため、一度の書込み動作で、フローティングゲートＦＧ内に注入される電荷量が大きくなり、書込み速度の向上を図ることができる。
【０２００】
上記のような不揮発性半導体記憶装置９００を製造するには、半導体基板１の主表面上に、溝部を形成し、この溝部に酸化シリコン膜等の絶縁膜を堆積して、半導体基板１の主表面上に、分離領域７０と、この分離領域７０により規定される活性領域７１とを形成する。そして、半導体基板１の主表面に等方性のエッチングを施して、活性領域７１の上面をエッチングして、外方に向けて膨出するような上面７１ａを形成する。このように、上面７１ａを形成した後、半導体基板１の主表面に熱酸化処理を施して、上面７１ａの上面に、シリコン酸化膜等からなる絶縁膜６５を形成する。
【０２０１】
絶縁膜６５の上面上に、導電膜を堆積して、パターニングを施して、フローティングゲートＦＧとなるフローティングゲートパターンを形成する。そして、半導体基板１の主表面に不純物を導入して不純物拡散層ＳＲ１、ＳＲ２、ＳＲ３を形成する。その後、このフローティングゲートパターンの上面上に、所謂ＯＮＯ膜等からなる絶縁膜６４を形成し、この絶縁膜６４の上面上にコントロールゲートＣＧを形成する。そして、形成されたコントロールゲートＣＧをマスクとして用いて、フローティングゲートパターンにパターニングを施して、フローティングゲートＦＧを形成する。しかる後に、絶縁膜６６、６７を堆積し、この絶縁膜６６、６７にコンタクトホールを形成し、このコンタクトホールに導電膜を充填して、不純物拡散雄ＳＲ１、ＳＲ３が位置する半導体基板１の主表面に連設されたコンタクト部６１を形成する。そして、このコンタクト部６１が接続する配線６０を形成して、不揮発性半導体記憶装置９００を製造する。このように、本実施の形態７に係る不揮発性半導体記憶装置９００においても、上記実施の形態１に係る不揮発性半導体記憶装置１００と同様に、書込み速度を向上させることができる。
【０２０２】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２０３】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【図面の簡単な説明】
【０２０４】
【図１】本実施の形態１に係る不揮発性半導体記憶装置の断面図である。
【図２】フローティングゲートＦＧの底部付近を拡大した断面図である。
【図３】図２とは、異なる位置における断面図であり、コントロールゲートＣＧ間における不揮発性半導体記憶装置の断面図である。
【図４】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図５】メモリセルＭＣ１内の電気的情報の読出しを行う際における断面図である。
【図６】消去動作における不揮発性半導体記憶装置１００の断面図である。
【図７】本実施の形態１に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図８】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図９】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１０】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１３】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１４】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図１５】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図１６】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図１８】不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第１３工程を示す断面図である。
【図２０】本実施の形態２に係る不揮発性半導体記憶装置の断面図である。
【図２１】図２０に示された不揮発性半導体記憶装置のフローティングゲートＦＧの底部近傍を拡大した断面図である。
【図２２】本実施の形態２に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図２３】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図２４】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図２５】図２４後における第３工程を示す断面図である。
【図２６】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図２７】本実施の形態３に係る不揮発性半導体記憶装置の断面図である。
【図２８】図２７に示された不揮発性半導体記憶装置のフローティングゲートＦＧ１の底部近傍を拡大した断面図である。
【図２９】本実施の形態３に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図３０】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図３１】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図３２】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図３３】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図３４】本実施の形態４に係る不揮発性半導体記憶装置の断面図である。
【図３５】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図３６】本実施の形態４に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図３７】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図３８】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図３９】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図４０】本実施の形態４に係る不揮発性半導体記憶装置の第１変形例に係る不揮発性半導体記憶装置の断面図である。
【図４１】本実施の形態４に係る不揮発性半導体記憶装置の第１変形例に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図４２】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図４３】本実施の形態４に係る不揮発性半導体記憶装置の第２変形例に係る不揮発性半導体記憶装置の断面図である。
【図４４】本実施の形態５に係る不揮発性半導体記憶装置を示す断面図である。
【図４５】不揮発性半導体記憶装置の書込み動作における断面図である。
【図４６】不揮発性半導体記憶装置の読出し動作における断面図である。
【図４７】本実施の形態５に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図４８】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図４９】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図５０】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図５１】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図５２】本実施の形態５に係る不揮発性半導体記憶装置の第１変形例に係る不揮発性半導体記憶装置の断面図である。
【図５３】図４８に示された製造工程後における不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５４】本実施の形態６に係る不揮発性半導体記憶装置の断面図である。
【図５５】本実施の形態６に係る不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図５６】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図５７】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図５８】本実施の形態７に係る不揮発性半導体記憶装置の平面図である。
【図５９】図５８のＬＩＸ−ＬＩＸ線における断面図である。
【図６０】図５８のＬＸ−ＬＸ線における断面図である。
【図６１】本実施の形態７に係る不揮発性半導体記憶装置の概略の構成を示した斜視図である。
【符号の説明】
【０２０５】
１Ａ、１Ｂ、１Ｄ、１Ｅ、１Ｇ、１Ｈ、１Ｉ、１Ｊ、１Ｋ、１Ｌ  凹部、１  半導体基板、５０  反転層、１００、２００、３００、４００、５００、６００、７００、８００、９００  不揮発性半導体記憶装置、ＡＧ  アシストゲート、ＦＧ  フローティングゲート、ＭＣ１、ＭＣ２  メモリセル、ＳＲ  不純物拡散層、θ、θ１  捕獲角度。
【図１】
2007234879.tif 000003
【図２】
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【図３】
2007234879.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007234879.tif 000009
【図８】
2007234879.tif 000010
【図９】
2007234879.tif 000011
【図１０】
2007234879.tif 000012
【図１１】
2007234879.tif 000013
【図１２】
2007234879.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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