(57)【要約】【課題】デザインルールの欠陥率を用いて関心レイアウトを修正することによって歩留まりを極大化する半導体集積回路装置の歩留まり向上方法を提供する。【解決手段】本発明の半導体集積回路装置の歩留まり向上方法は、多数の実験デザインルール値に対応する多数の欠陥率と、関心レイアウト内で前記多数の実験デザインルール値各々に該当するフィーチャの数に基づいて前記デザインルールの欠陥率を算出し、前記デザインルールの欠陥率に基づいて関心レイアウトを修正することを含むことを特徴とする。これにより、歩留まりが極大化されたレイアウトをデザインすることができる。【選択図】図１
2007150316.tif 000002
【特許請求の範囲】
【請求項１】
多数の実験デザインルール値に対応する多数の欠陥率と、関心レイアウト内で前記多数の実験デザインルール値各々に該当するフィーチャの数に基づいて前記デザインルールの欠陥率を算出し、
前記デザインルールの欠陥率に基づいて関心レイアウトを修正することを含むことを特徴とする半導体集積回路装置の歩留まり向上方法。
【請求項２】
前記デザインルールの欠陥率を算出するのは、
前記デザインルールの欠陥率をプログラム的に（ｐｒｏｇｒａｍｍａｔｉｃａｌｌｙ）算出することを含むことを特徴とする請求項１に記載の半導体集積回路装置の歩留まり向上方法。
【請求項３】
前記デザインルールに対する多数の実験デザインルール値を決定し、
前記多数の実験デザインルール値に対応する多数の欠陥率を測定し、前記多数の実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）を提供し、
関心レイアウト内で前記各実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の数をカウントすることをさらに含み、
前記デザインルールの欠陥率を算出するのは前記実験デザインルール値別の欠陥率とフィーチャの数を用いて前記デザインルールの欠陥率（ｆａｕｌｔ  ｒａｔｅ）を提供することを含むことを特徴とする請求項１に記載の半導体集積回路装置の歩留まり向上方法。
【請求項４】
前記デザインルールは、多数のデザインルールのうち、歩留まりに決定的な影響を与えるデザインルールであることを特徴とする請求項３に記載の半導体集積回路装置の歩留まり向上方法。
【請求項５】
前記多数の実験デザインルール値を決定するのは、前記デザインルールの最小デザインルール値から所定間隔ずつ増加する値であることを特徴とする請求項３に記載の半導体集積回路装置の歩留まり向上方法。
【請求項６】
前記所定間隔は、デザイングリッドまたはデザイングリッドの倍数であることを特徴とする請求項５に記載の半導体集積回路装置の歩留まり向上方法。
【請求項７】
前記多数の実験デザインルール値別の欠陥率を測定するのは、前記デザインルールを代表するテストパターンを前記多数の実験デザインルール値別にウェハ上に形成し、前記テストパターンのうち欠陥が発生したテストパターンを前記多数の実験デザインルール値別にカウントすることを含むことを特徴とする請求項３に記載の半導体集積回路装置の歩留まり向上方法。
【請求項８】
前記テストパターンに発生する欠陥は、システム的な欠陥またはパラメータ的な欠陥であることを特徴とする請求項７に記載の半導体集積回路装置の歩留まり向上方法。
【請求項９】
前記関心レイアウトを修正する前に、前記の決定、測定、カウント、提供を多数のデザインルールに対して繰り返すことを特徴とする請求項３に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１０】
前記関心レイアウトを修正する前に、（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×１マトリックス（ただし、ｍはデザインルールの個数、ｍ≧１）を求めることを含むことを特徴とする請求項９に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１１】
前記デザインルールの欠陥率を算出するのは、
前記多数の実験デザインルール値各々に対して、前記多数の実験デザインルール値と前記多数の実験デザインルール値に対応するフィーチャの数を乗じて前記多数の欠陥率を提供し、
前記提供された多数の欠陥率を加えて前記デザインルールに対する欠陥率を提供することを含むことを特徴とする請求項１に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１２】
前記デザインルールの欠陥率を提供するのは、ｉ番目デザインルールをｒｕｌｅｉ、前記ｉ番目デザインルールの欠陥率をＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）、前記多数の実験デザインルール値の個数をｎ、前記ｉ番目ルールに対するｊ番目実験デザインルール値の欠陥率をＤＯＥＦＲ（ｒｕｌｅｉ）ｊ、前記ｉ番目ルールに対するｊ番目実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の個数をＣＯＵＮＴ（ｒｕｌｅｉ）ｊであるとき、
【数１】
2007150316.tif 000015
であることを特徴とする請求項１に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１３】
前記関心レイアウトを修正するのは、前記多数の欠陥率のうち最も大きい欠陥率を選択し、前記選択された欠陥率に対応するデザインルールを修正することを含むことを特徴とする請求項９に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１４】
前記関心レイアウトを修正するのは、前記多数の欠陥率を降順に配列し、前記欠陥率の配列順序にともない前記欠陥率に対応するデザインルールを修正することを含むことを特徴とする請求項９に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１５】
前記関心レイアウトを修正する前に、前記関心レイアウトの修正前の歩留まりを算出することをさらに含むことを特徴とする請求項１に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１６】
前記関心レイアウトの修正前の歩留まりを算出するのは、前記関心レイアウトの総欠陥率をＴｏｔａｌＦａｕｌｔＲａｔｅ、ｉ番目デザインルールをｒｕｌｅｉ、前記ｉ番目ルールの欠陥率をＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）、選別されたデザインルールの数がｍであるとき、
【数２】
2007150316.tif 000016
であり、ＣＹｉｅｌｄ（ただし、０≦ＣＹｉｅｌｄ≦１）は歩留まり常数とするとき、修正前の歩留まりは、
【数３】
2007150316.tif 000017
であることを特徴とする請求項１５に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１７】
前記関心レイアウトの修正前の歩留まりを算出するのは、ｉ番目デザインルールをｒｕｌｅｉ、前記ｉ番目ルールの欠陥率をＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）、選別されたデザインルールの数がｍであり、αｉは工程常数、ＣＹｉｅｌｄ（ただし、０≦ＣＹｉｅｌｄ≦１）は歩留まり常数であるとき、修正前の歩留まりは、
【数４】
2007150316.tif 000018
であることを特徴とする請求項１５に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１８】
前記関心レイアウトを修正した後に、前記関心レイアウトの修正後の歩留まりを算出し、前記修正後の歩留まりと前記修正前の歩留まりを比較し、レイアウトを再修正するか否かを検討することをさらに含むことを特徴とする請求項１５に記載の半導体集積回路装置の歩留まり向上方法。
【請求項１９】
前記関心レイアウトを修正した後に、前記関心レイアウトの修正後の歩留まりを算出し、前記修正後の歩留まりを所定の目標歩留まりと比較して、再修正するか否かを検討することをさらに含むことを特徴とする請求項１に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２０】
多数の関心レイアウトと前記各関心レイアウト別に多数のデザインルールを決定して、前記多数のデザインルールに対する前記多数の欠陥率を算出することを特徴とする請求項１に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２１】
前記関心レイアウトを修正する前に、（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×ｌマトリックス（ただし、ｍはデザインルールの個数、ｌは関心レイアウトの個数、ｍ≧２およびｌ≧２）を求めることを含むことを特徴とする請求項２０に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２２】
前記多数の関心レイアウトは、スタンダードセルライブラリ中から選択されたセルのレイアウトであることを特徴とする請求項２０に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２３】
前記関心レイアウトを修正するのは、前記多数の欠陥率のうち最も大きい欠陥率を選択し、前記選択された欠陥率に係る関心レイアウトを修正するが、前記関心レイアウト内で前記選択された欠陥率に対応するデザインルールを修正することを含むことを特徴とする請求項２０に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２４】
前記関心レイアウトを修正する前に、前記多数の欠陥率を前記欠陥率に係る関心レイアウトの面積で割り算し、面積別欠陥率を算出することを特徴とする請求項２０に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２５】
前記関心レイアウトを修正するのは、前記多数の面積別欠陥率を用いて前記関心レイアウトの総面積別欠陥率を提供し、前記多数の関心レイアウトの総面積別欠陥率を用いて修正する関心レイアウトを選択することを特徴とする請求項２４に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２６】
前記多数の関心レイアウトの総面積別欠陥率を用いて修正する関心レイアウトを選択するのは、前記多数の総面積別欠陥率のうち最も大きい総面積別欠陥率を選択し、前記選択された総面積別欠陥率に係る関心レイアウトを修正することを含むことを特徴とする請求項２５に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２７】
前記関心レイアウトを修正する前に、前記多数の欠陥率を用いてデザインルール別総欠陥率を算出することをさらに含むことを特徴とする請求項２０に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２８】
前記多数のデザインルール別総欠陥率のうち最も大きいデザインルール別総欠陥率を選択し、前記選択されたデザインルール別総欠陥率に係る多数のデザインルールを修正することを含むことを特徴とする請求項２７に記載の半導体集積回路装置の歩留まり向上方法。
【請求項２９】
請求項１ないし請求項２８のうちいずれかの一項の方法を行うように構成されたコンピュータが読取可能プログラムコード（ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｐｒｏｇｒａｍ  ｃｏｄｅ）が内部に記録されたコンピュータが読取可能な記録媒体（ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）を含む半導体集積回路装置の歩留まり向上方法のためのコンピュータプログラム。
【請求項３０】
請求項１ないし請求項２８のうちいずれかの一項の半導体集積回路装置の歩留まり向上方法を用いて製造されたことを特徴とするマスク。
【請求項３１】
請求項３０によって製造されたマスクを用いて、製造されたことを特徴とする半導体集積回路装置。
【請求項３２】
多数の実験デザインルール値に対応する多数の欠陥率と、関心レイアウト内で前記多数の実験デザインルール値各々に該当するフィーチャの数に基づいて前記デザインルールの欠陥率を算出する欠陥率提供部と、
前記デザインルールの欠陥率に基づいて関心レイアウトを修正する修正部とを含むことを特徴とする半導体集積回路装置の歩留まり向上システム。
【請求項３３】
デザインルールに対する多数の実験デザインルール値を格納する第１格納部と、
前記多数の実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）を格納する第２格納部と、
前記関心レイアウト内で前記各実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の数をカウントするカウンタとをさらに含み、
前記欠陥率提供部は前記実験デザインルール値別の欠陥率とフィーチャの数を用いて前記デザインルールの欠陥率（ｆａｕｌｔ  ｒａｔｅ）を提供することを特徴とする請求項３２に記載の半導体集積回路装置の歩留まり向上システム。
【請求項３４】
前記デザインルールは、多数のデザインルールのうち、歩留まりに決定的な影響を与えるデザインルールであることを特徴とする請求項３３に記載の半導体集積回路装置の歩留まり向上システム。
【請求項３５】
前記多数の実験デザインルール値は、前記デザインルールの最小デザインルール値から所定間隔ずつ増加した値であることを特徴とする請求項３３に記載の半導体集積回路装置の歩留まり向上システム。
【請求項３６】
前記所定間隔は、デザイングリッドまたはデザイングリッドの倍数であることを特徴とする請求項３５に記載の半導体集積回路装置の歩留まり向上システム。
【請求項３７】
前記多数の実験デザインルール値別の欠陥率は、前記デザインルールを代表するテストパターンを前記多数の実験デザインルール値別にウェハ上に形成し、前記テストパターンのうち欠陥が発生したテストパターンを前記多数の実験デザインルール値別にカウントして算出されたことを特徴とする請求項３３に記載の半導体集積回路装置の歩留まり向上システム。
【請求項３８】
前記テストパターンに発生する欠陥は、システム的な欠陥またはパラメータ的な欠陥であることを特徴とする請求項３７に記載の半導体集積回路装置の歩留まり向上システム。
【請求項３９】
前記第１格納部は、多数のデザインルール各々に対する多数の実験デザインルール値を格納することを特徴とする請求項３３に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４０】
前記欠陥率提供部は、（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×１マトリックス（ただし、ｍはデザインルールの個数、ｍ≧１）を提供することを特徴とする請求項３９に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４１】
前記欠陥率提供部は、前記多数の実験デザインルール値各々に対して、前記多数の実験デザインルール値と前記多数の実験デザインルール値に対応するフィーチャの数を乗じて前記多数の欠陥率を提供し、前記提供された多数の欠陥率を加え、前記デザインルールに対する欠陥率を提供することを特徴とする請求項３２に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４２】
前記欠陥率提供部は、各デザインルールの欠陥率を、
【数５】
2007150316.tif 000019
（ただし、ｒｕｌｅｉはｉ番目、デザインルール、ＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）は前記ｉ番目ルールの欠陥率、ｎは前記多数の実験デザインルール値の個数、ＤＯＥＦＲ（ｒｕｌｅｉ）ｊは前記ｉ番目ルールに対するｊ番目実験デザインルール値の欠陥率、ＣＯＵＮＴ（ｒｕｌｅｉ）ｊは前記ｉ番目ルールに対するｊ番目実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の個数）
を用いて提供することを特徴とする請求項３２に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４３】
前記修正部は、多数の欠陥率のうち最も大きい欠陥率を選択し、前記選択された欠陥率に対応するデザインルールを提示することを特徴とする請求項３９に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４４】
前記修正部は、前記多数の欠陥率を降順に配列し、前記欠陥率の配列順序にともない前記欠陥率に対応するデザインルールを提示することを特徴とする請求項３９に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４５】
前記関心レイアウトの歩留まりを算出する歩留まり算出部をさらに含むことを特徴とする請求項３５に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４６】
前記歩留まり算出部は前記歩留まりを、
【数６】
2007150316.tif 000020
（ただし、ＴｏｔａｌＦａｕｌｔＲａｔｅは前記関心レイアウトの総欠陥率、ｒｕｌｅｉはｉ番目のデザインルール、ＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）は前記ｉ番目ルールの欠陥率、ｍは選別されたデザインルールの数、ＣＹｉｅｌｄ（ただし、０≦ＣＹｉｅｌｄ≦１）は歩留まり常数）を用いて算出することを特徴とする請求項４５に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４７】
前記算出部は前記歩留まりを、
【数７】
2007150316.tif 000021
（ただし、Ｙｉｅｌｄは歩留まり、ｉ番目、デザインルールをｒｕｌｅｉ、前記ｉ番目ルールの欠陥率をＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）、選別されたデザインルールの数がｍで、αｉは工程常数、ＣＹｉｅｌｄ（ただし、０≦ＣＹｉｅｌｄ≦１）は歩留まり常数）を用いて算出することを特徴とする請求項４５に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４８】
前記歩留まり算出部は、前記関心レイアウトの修正前および修正後の歩留まりを算出し、前記修正部は前記修正前の歩留まりと前記修正後の歩留まりを比較し、再修正するか否かを検討することを特徴とする請求項４５に記載の半導体集積回路装置の歩留まり向上システム。
【請求項４９】
前記歩留まり算出部は、前記関心レイアウトの修正後の歩留まりを算出し、前記修正部は前記修正後の歩留まりを所定の目標歩留まりと比較して、再修正するか否かを検討することを特徴とする請求項４５に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５０】
前記第１格納部は、多数の（関心レイアウト、デザインルール）（ただし、関心レイアウトは多数個）各々に対する多数の実験デザインルール値を格納することを特徴とする請求項３３に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５１】
前記欠陥率提供部は、（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×ｌマトリックス（ただし、ｍはデザインルールの個数、ｌは関心レイアウトの個数、ｍ≧２およびｌ≧２）を提供することを特徴する請求項５０に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５２】
前記多数の関心レイアウトは、スタンダードセルライブラリ中から選択されたセルのレイアウトであることを特徴とする請求項５０に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５３】
前記修正部は、前記多数の欠陥率のうち最も大きい欠陥率を選択し、前記選択された欠陥率に係る関心レイアウトを選択して、前記関心レイアウト内で前記選択された欠陥率に対応するデザインルールを提示することを特徴とする請求項５０に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５４】
前記多数の欠陥率を前記欠陥率に係る関心レイアウトの面積で割り算し、面積別欠陥率を算出する面積別欠陥率算出部をさらに含むことを特徴とする請求項５０に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５５】
前記面積別欠陥率算出部は、多数の面積別欠陥率を用いて前記関心レイアウトの総面積別欠陥率をさらに提供し、前記修正部は前記多数の関心レイアウトの総面積別欠陥率を用いて修正する関心レイアウトを提示することを特徴とする請求項５４に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５６】
前記修正部は、前記多数の総面積別欠陥率のうち最も大きい総面積別欠陥率を選択し、前記選択された総面積別欠陥率に係る関心レイアウトを提示することを特徴とする請求項５５に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５７】
前記欠陥率提供部は、前記多数の欠陥率を用いてデザインルール別総欠陥率をさらに算出することを特徴とする請求項５０に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５８】
前記修正部は、前記多数のデザインルール別総欠陥率のうち最も大きいデザインルール別総欠陥率を選択し、前記選択されたデザインルール別総欠陥率に係るデザインルールを提示することを特徴とする請求項５７に記載の半導体集積回路装置の歩留まり向上システム。
【請求項５９】
請求項２９に記載のコンピュータプログラムを記録したコンピュータが読取可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置の歩留まり向上方法および歩留まり向上システムに関するものである。
【背景技術】
【０００２】
最近技術水準が急激に発展して、デザインが複雑になるにともないＤＦＭ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ）に対する関心が増加している。特に、歩留まり向上（ｙｉｅｌｄ  ｅｎｈａｎｃｅｍｅｎｔ）のためにＤＦＭ方法の中でレコマンデッドルール（ｒｅｃｏｍｍｅｎｄｅｄ  ｒｕｌｅ）に対する開発が進行している。
レコマンデッドルールは最小デザインルール（ｍｉｎｉｍｕｍ  ｄｅｓｉｇｎ  ｒｕｌｅ）より所定レベル遅れた（ｂａｃｋｅｄ−ｏｆｆ）値を有する。
【０００３】
具体的に説明すれば、半導体集積回路装置のレイアウトのデザインは最小デザインルール値（ｍｉｎｉｍｕｍ  ｄｅｓｉｇｎ  ｒｕｌｅ  ｖａｌｕｅ）（またはグラウンドルール値（ｇｒｏｕｎｄ  ｒｕｌｅ  ｖａｌｕｅ））によって決定される。最小デザインルール値は現在のフォト工程の分解能（ｒｅｓｏｌｕｔｉｏｎ）の限界を示し、具体的に半導体集積回路装置で使用される多様なマスク間または一つのマスク内での最小スペース間隔、最小オーバーラップ領域などを意味する。ところで、現在の工程技術がこのような最小デザインルール値を満足させることのできない場合、半導体集積回路装置のレイアウトデザインに最小デザインルール値より若干増加されたレコマンデッドルール値を使用することによって短時間で歩留まりを向上させることができる。
【特許文献１】特開２００１−２７４２０９号公報（第１５頁、第図１４、要約）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が達成しようとする技術的課題は、デザインルールの欠陥率を用いて関心レイアウトを修正することによって歩留まりを極大化する半導体集積回路装置の歩留まり向上方法を提供することにある。
本発明が達成しようとする他の技術的課題は、デザインルールの欠陥率を用いて、関心レイアウトを修正することによって歩留まりを極大化する半導体集積回路装置の歩留まり向上システムを提供することにある。
本発明が達成しようとする技術的課題は以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は下の記載から当業者に明確に理解することができるはずである。
【課題を解決するための手段】
【０００５】
前記技術的課題を達成するための本発明の一実施形態による半導体集積回路装置の歩留まり向上方法は、多数の実験デザインルール値に対応する多数の欠陥率と、関心レイアウト内で前記多数の実験デザインルール値各々に該当するフィーチャの数に基づいて前記デザインルールの欠陥率を算出し、前記デザインルールの欠陥率に基づいて関心レイアウトを修正することを含む。
前記技術的課題を達成するための本発明の一実施形態による半導体集積回路装置の歩留まり向上システムは、多数の実験デザインルール値に対応する多数の欠陥率と、関心レイアウト内で前記多数の実験デザインルール値各々に該当するフィーチャの数に基づいて前記デザインルールの欠陥率を算出する欠陥率提供部、および前記デザインルールの欠陥率に基づいて関心レイアウトを修正する修正部を含む。
【発明の効果】
【０００６】
上述したような半導体集積回路装置の歩留まり向上方法および歩留まり向上システムによれば、あらかじめ算出されたデザインルールの欠陥率を用いて関心レイアウトを修正することによって歩留まりが極大化されたレイアウトをデザインすることができる。
【発明を実施するための最良の形態】
【０００７】
その他実施形態の具体的な事項は詳細な説明および図面に含まれている。
本発明の利点および特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば明確になるだろう。しかし本発明は以下で開示される実施形態に限定されるものではなく互いに異なる多様な形態で具現され、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範囲を完全に知らせるために提供されているもので、本発明は請求項の範囲によってのみ定義される。明細書全体にかけて、同一参照符号は同一構成要素を示す。
【０００８】
以下で、本発明のいくつかの実施形態によるシステム、方法、コンピュータプログラム製品（ｐｒｏｄｕｃｔ）等が説明されるだろう。フローチャートおよび／またはブロック図の各ブロック、フローチャートおよび／またはブロック図のブロックの組合せはコンピュータプログラム指示語（ｉｎｓｔｒｕｃｔｉｏｎ）および／またはハードウェア動作によって具現され得る。コンピュータプログラム指示語は一般的な目的のコンピュータ、特殊目的のコンピュータ、または機械を生産する他のプログラム可能なデータプロセシング装備に提供されている。その結果、コンピュータのプロセッサまたは他のプログラム可能なデータプロセシング装備によって、実行される指示語は、フローチャートおよび／またはブロック図で説明された機能を具現する手段（ｍｅａｎｓ）を構築するようになる。
【０００９】
このようなコンピュータプログラム指示語はコンピュータが使用することができたり、コンピュータが読取可能メモリに格納される。このようなメモリはコンピュータまたは他のプログラム可能なデータプロセシング装備が特定の方式で動作するように指示することができ、その結果コンピュータが使用することができたり、コンピュータが読取可能メモリに格納された指示語は、フローチャートおよび／またはブロック図で特定された機能を具現する指示語を含む製造物品を生産する。
このようなコンピュータ利用可能なまたはコンピュータが読取可能媒体は例えば、電気的、磁気的、光学的、電気自分的または半導体システム、装置および／または装備でありえるが、これに限定されるものではない。コンピュータが読取可能格納媒体のより詳しい例としては、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭまたはフラッシュメモリ、ＣＤ−ＲＯＭを含む。
コンピュータプログラム指示語はコンピュータまたは他のプログラム可能なデータプロセシング装備上にローディングされ、コンピュータまたは他のプログラム可能なデータプロセシング装備が連続的な動作ステップを進行するようにし、コンピュータで具現された工程を行う。その結果、コンピュータまたは他のプログラム可能な装備上で行われる指示語はフローチャートまたはブロック図内で特定された機能を具現するステップを提供する。
【００１０】
本発明のいくつかの実施形態にともなうシステム、方法またはコンピュータプログラム製品の動作をプログラム的に行うコンピュータプログラムコードは、便宜上のためＣまたはＣ＋＋のような高いレベルのプログラム言語で使用され得る。
また、本発明の実施形態にともなう動作を行うコンピュータプログラムコードは他の言語、例えば、解釈された（ｉｎｔｅｒｐｒｅｔｅｄ）言語として使用されるが、これに制限されるものではない。いくつかのモジュールまたはルーチン（ｒｏｕｔｉｎｅ）はアセンブリ言語またはマイクロコードで書かれパフォーマンスおよび／またはメモリ使用を増進させることもできる。すべてのプログラムモジュールの一部または全部の機能（ｆｕｎｃｔｉｏｎａｌｉｔｙ）はまたは、分離したハードウェアコンポーネント、一つ以上のＡＳＩＣｓ、またはプログラムされたデジタル信号プロセッサーまたはマイクロコントローラを利用して具現される。
【００１１】
他の定義されたすべての単語（技術的科学的単語を含む）は、本発明が属する技術分野の当業者が通常的に理解することができる意味を有する。
また、通常的に辞典で定義された単語は関連技術および／または本アプリケーションの文書内での意味と同じ意味を有するため、ここで特別に定義しなければ理想的なまたは過度に公式的な意味（ｉｄｅａｌｉｚｅｄ  ｏｒ  ｏｖｅｒｌｙ  ｆｏｒｍａｌ  ｓｅｎｓｅ）と解釈されない。
【００１２】
以下、本発明をより具体的に説明するために本発明による実施形態について添付図面を参照しながら、より詳細に説明する。
以下で図１ないし図７Ｂを参照し半導体集積回路装置の歩留まり予測方法を説明する。
図１は本発明の第１実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。
図１を参照すれば、デザインルールセット（ｄｅｓｉｇｎ  ｒｕｌｅ  ｓｅｔ）に含まれる多数のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）のうち歩留まりに決定的な影響を与えるデザインルール（ｙｉｅｌｄ  ｃｒｉｔｉｃａｌ  ｄｅｓｉｇｎ  ｒｕｌｅ）（例えば、ｍ個、ただし、ｍ≧１）を選別する（Ｓ１０）。
具体的に、半導体集積回路装置のレイアウトをデザインするのはデザインルールセットが使用され、デザインルールセットは多数のデザインルール、例えば二つのライン（ｌｉｎｅ）間の間隔、ラインの幅、アクティブ領域の最小幅、コンタクトやビアの最小エンクロージャなどを含む。このような多数のデザインルールのうち歩留まりに決定的な影響を与えるデザインルール、すなわち、多数のデザインルール中で厳格に従うならばウェハでの歩留まりが下がり得るデザインルールを選別する。
【００１３】
ただし、歩留まりに決定的な影響を与えるルールを選別するのは選択的に行うことができ、Ｓ１０以後の段階をデザインルールセットに含まれるすべてのデザインルールに対して適用することもできる。
次いで、選別されたデザインルールに対する多数の実験デザインルール値（ＤＯＥ；Ｄｅｓｉｇｎ  ｒｕｌｅ  ｖａｌｕｅ  Ｏｆ  Ｅｘｐｅｒｉｍｅｎｔ）（例えば、ｎ個、ただし、ｎ≧１）を決める（Ｓ２０）。
具体的に、多数の実験デザインルール値は最小デザインルール値（ＭＤＲ；Ｍｉｎｉｍｕｍ  Ｄｅｓｉｇｎ  Ｒｕｌｅ  ｖａｌｕｅ）から所定間隔ずつ増加した値でありうる。
ここで、所定間隔はデザイングリッド（ｄｅｓｉｇｎ  ｇｒｉｄ）またはデザイングリッドの倍数でありうる。例えば、選別されたデザインルールが二つのライン間の間隔であり最小デザインルール値が０．０４μｍであり、デザイングリッドが０．０１μｍの場合、決定された実験デザインルール値は０．０４μｍから０．１１μｍまで０．０１μｍ単位で増加した値でありうる。一方、多数の実験デザインルール値のうち最も大きい値（すなわち、０．１１μｍ）は二つのライン間の間隔が十分に遠く、欠陥がほとんど発生しない値でありえ、このような値は過去の経験（ｐａｓｔ  ｅｘｐｅｒｉｅｎｃｅ）から予測しえる。
【００１４】
次いで、多数の実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）を測定する（Ｓ３０）。
具体的に説明すれば、選別されたデザインルールを代表する（ｒｅｐｒｅｓｅｎｔ）テストパターン（ｔｅｓｔ  ｐａｔｔｅｒｎ）を多数の実験デザインルール値別にウェハ上に形成し、テストパターンのうち欠陥が発生したテストパターンを多数の実験デザインルール値別にカウントする。
例えば、選別されたデザインルールのライン間の間隔を代表するテストパターンをウェハ上に形成するが、各実験デザインルール値別に（すなわち、０．０４μｍから０．１１μｍまで０．０１μｍ単位で）所定個数ずつ形成する。その後、テストパターンのうち欠陥が発生したテストパターンを各実験デザインルール値別にカウントし、実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）を算出する。
【００１５】
このように算出された実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）を図示すれば図２Ａのとおりである。ｘ軸は実験デザインルール値（ＤＯＥ）であり、ｙ軸は実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）である。最小デザインルール値が０．０４μｍでは実験デザインルール値別の欠陥率が約１ｐｐｂ（ｐａｒｔｓ  ｐｅｒ  ｂｉｌｌｉｏｎ）であり、０．０５μｍでは実験デザインルール値別の欠陥率が約０．３ｐｐｂであり、実験デザインルール値が大きくなるほど実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）が小さくなることを知ることができる。
一方、選出されたデザインルールにしたがって、発生する欠陥の種類が異なりえる。システム的（ｓｙｓｔｅｍａｔｉｃ）な欠陥は欠陥が発生した場合、半導体集積回路装置が誤動作するようになる場合を意味し、二つのライン間の間隔や、ラインまたはビアの最小エンクロージャなどを例にあげることができる。前述した例の場合、二つのライン間の間隔が非常に狭くなって、二つのラインがショートしたり、ラインまたはビアが配線と接続できないことがあり得る。
【００１６】
パラメータ的（ｐａｒａｍｅｔｒｉｃ）な欠陥は製造された半導体集積回路装置で所望する大きさのパラメータを得られない場合を意味し、アクティブ領域の最小幅を例にあげることができる。
前述した例の場合、アクティブ領域の幅が増加するのにともないトランジスタの飽和電流（ｓａｔｕｒａｔｉｏｎ  ｃｕｒｒｅｎｔ）やしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）のようなパラメータの分布（ｖａｒｉａｔｉｏｎ）（パラメータの変動の分布：parameter distribution）が変化するようになる。
したがって、パラメータ的な欠陥の場合に多数の実験デザインルール値別の欠陥率を測定する方法はシステム的な欠陥と多少差異が生じえる。
すなわち、パラメータ的な欠陥は一定のターゲットパラメータ値（ｔａｒｇｅｔ  ｐａｒａｍｅｔｅｒ  ｖａｌｕｅ）を選択した後、前記ターゲットパラメータに及ばないことを欠陥が発生したものに定めることができる。例えば、トランジスタの飽和電流のターゲットパラメータ値を１ｍＡと決定し、１ｍＡ以上になる場合、選別されたデザインルール（すなわち、アクティブ領域の幅）に欠陥が発生したものと定めることができる。ただし、パラメータ的な欠陥に対する欠陥率を測定する方法が前述した方法に限定されるものではない。
【００１７】
次いで、関心レイアウト内で各実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の数をカウントする（Ｓ４０）。
ここで、関心レイアウト内で各実験デザインルール値（すなわち、０．０４μｍから０．１１μｍまで０．０１μｍ単位で決定された値）に該当するフィーチャをカウントするが、その結果を図示すれば図２Ｂのとおりである。ｘ軸は実験デザインルール値（ＤＯＥ）であり、ｙ軸はフィーチャ（ｆｅａｔｕｒｅ）の数である。例えば、関心レイアウト内で最小デザインルール値の０．０４μｍでは３個であり、０．０５μｍでは７個であることを知ることができる。
【００１８】
次いで、実験デザインルール値別の欠陥率とフィーチャの数を用いて、選別されたデザインルールの欠陥率（ｆａｕｌｔ  ｒａｔｅ）を提供する（Ｓ５０）。
ｉ番目、デザインルールをｒｕｌｅｉ、ｉ番目デザインルールの欠陥率をＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）、多数の実験デザインルール値の個数をｎ、ｉ番目デザインルールに対するｊ番目実験デザインルール値の欠陥率をＤＯＥＦＲ（ｒｕｌｅｉ）ｊ、ｉ番目デザインルールに対するｊ番目実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の数をＣＯＵＮＴ（ｒｕｌｅｉ）ｊとするとき、選択されたデザインルールの欠陥率は数学式１のように計算される。
【００１９】
【数１】
2007150316.tif 000003
【００２０】
具体的に説明すれば、選択されたデザインルールがライン間の間隔である場合には図２Ａの実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）と図２Ｂのフィーチャ（ｆｅａｔｕｒｅ）の数を乗じて図２ＣのようにＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊを算出することができる。その後、算出されたＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊを合算することによってｉ番目デザインルールの欠陥率（ＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ））を計算することができる。
一方、本発明の一実施形態によるデザインルールの欠陥率を求める方式は数学式１に制限されるものではない。例えば、特別に関心の対象になる実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）とそうではない実験デザインルール値別の欠陥率（ｆａｉｌ  ｒａｔｅ）に互いに違う加重値をおく方式を使用することができる。例えば、最小デザインルール値で発生しえる実験デザインルール値（０．０４μｍ）の欠陥率は歩留まりに多くの影響を及ぼしえるため、他の実験デザインルール値の欠陥率より大きい加重値を与えることができる。すなわち、ｊ番目実験デザインルール値の欠陥率のＤＯＥＦＲ（ｒｕｌｅｉ）ｊに加重値Ｗｊが付与される場合、数学式２のように算出されえる。
【００２１】
【数２】
2007150316.tif 000004
【００２２】
次いで、最後の歩留まりに決定的な影響を与えるデザインルール（ｙｉｅｌｄ  ｃｒｉｔｉｃａｌ  ｒｕｌｅ）なのか否かを検討し、実施しないデザインルールに対してはＳ２０ないしＳ５０の段階（実験デザインルール値決定段階、実験デザインルール値別の欠陥率測定段階、関心レイアウト内で各実験デザインルール値に該当するフィーチャの数をカウントする段階、選別されたデザインルールの欠陥率提供段階）を反復実施する（Ｓ６０）。
次いで、デザインルールの欠陥率を用いて、関心レイアウトを修正する（Ｓ７０）。
多数の欠陥率のうち最も大きい欠陥率を選択し、選択された欠陥率に対応するデザインルールを修正することができる。
例えて説明すれば、歩留まりに決定的な影響を与えるデザインルールが５個の場合、Ｓ６０段階までを整理すれば表１のとおりである。
具体的に、（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×１マトリックス（ただし、ｍはデザインルールの個数、ｍ≧１）の形態で求めることができる。ここで、（関心レイアウト、デザインルール）の意味は所定の関心レイアウトに対して選別されたデザインルールである。
【００２３】
【表１】
2007150316.tif 000005
【００２４】
表１で多数の欠陥率のうち最も大きい欠陥率は６で、選択された欠陥率に対応するデザインルールのｒｕｌｅ４を修正する。特に、ｒｕｌｅ４の欠陥率に含まれる多数のＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊのうち最も大きいＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊを選択し、選択されたＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊに対応される実験デザインルール値に該当するフィーチャを修正することができる。図２Ｃがｒｕｌｅ４のＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊを示す図面ならば、０．０４μｍのＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊが３ｐｐｂ  ｅａで最も大きく、関心レイアウト内でデザインルール値が０．０４μｍのデザインルールを修正すれば良い。
【００２５】
一方、関心レイアウトを修正する時にもデザインルール値が０．０４μｍのデザインルールをすべて修正しないことがありえる。通常的に、デザインルール値０．０４μｍを０．０４μｍ以上（例えば、０．０５μｍ、０．０６μｍ）に修正するようになれば関心レイアウトの面積が増加しえる。したがって、関心レイアウトの全体面積が増加しない範囲内で修正可能なものだけを修正することができる。このような方式で修正する場合、実験デザインルールによるＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊを図示すれば図２Ｄのとおりである。ここで、図面符号ａは修正前で、ｂは修正後を表す。最小デザインルール値（ＭＤＲ）に該当する０．０４μｍに対応するＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊが大きく減ったことが分かる。
【００２６】
デザインルールの欠陥率を用いて関心レイアウトを修正する方法により、多数の欠陥率のうち最も大きい欠陥率を選択する場合を説明したが、これに制限されるものではない。
例えば、多数の欠陥率を降順に配列し、欠陥率の配列順序にしたがい欠陥率に対応するデザインルールを修正することができる。すなわち、表１ではｒｕｌｅ４を修正した後、ｒｕｌｅ３、ｒｕｌｅ１の順序で修正することもできる。
【００２７】
図３は本発明の第２実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。図１と実質的に同じ構成要素に対しては同じ図面符号を使用し、該当構成要素に対する詳細な説明は省略することにする。
図３を参照すれば、本発明の第２実施形態による半導体集積回路装置の歩留まり向上方法はＳ７０の関心レイアウト修正前、後に歩留まりを算出する（Ｓ６２、Ｓ７２）。
具体的に、関心レイアウト修正（Ｓ７０）前に多数のデザインルール欠陥率を用いて、関心レイアウトの歩留まりを算出する（Ｓ６２）。まず、数学式３ないし数学式５を用いてポアソン（ｐｏｉｓｓｏｎ）モデルによる歩留まり算出方法を説明する。
関心レイアウトの総欠陥率をＴｏｔａｌＦａｕｌｔＲａｔｅ、選別されたデザインルールの数がｍであるとき、数学式１によって、算出された多数のデザインルールの欠陥率（ＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ））を合算して、数学式３のように算出されえる。
【００２８】
【数３】
2007150316.tif 000006
【００２９】
一方、本発明の一実施形態で関心レイアウトの総欠陥率を提供する方式は数学式３に制限されるものではない。例えば、関心の程度によりルール欠陥率に互いに異なる加重値を与える方式を使用することができる。すなわち、ｉ番目ルールのＦａｕｌｔＲａｔｅ（ｒｕｌｅｉ）に加重値Ｗｉが付与される場合、数学式４のように算出されえる。
【００３０】
【数４】
2007150316.tif 000007
【００３１】
算出された関心レイアウトの総欠陥率を用いて、歩留まりを算出する。
関心レイアウトの歩留まりは数学式５と共に算出される。ＣＹｉｅｌｄ（ただし、０≦ＣＹｉｅｌｄ≦１）は詳述したデザインルールによる歩留まり変化でない、その他要因によって発生する歩留まり変化を現わす歩留まり常数である。
【００３２】
【数５】
2007150316.tif 000008
【００３３】
一方、数学式６、数学式７を用いて、ネガティブバイノミアル（ｎｅｇａｔｉｖｅ  ｂｉｎｏｍｉａｌ）モデルによる歩留まり算出方法を説明すれば次のとおりである。
ここで、αｉは工程常数であり、ＣＹｉｅｌｄ（ただし、０≦ＣＹｉｅｌｄ≦１）は前述したデザインルールによる歩留まり変化でない、その他要因によって発生する歩留まり変化を表す歩留まり常数である。
数学式６は加重値なく歩留まりを算出した場合で、数学式７は加重値Ｗｉを用いて歩留まりを算出した場合を表す。
【００３４】
【数６】
2007150316.tif 000009
【００３５】
【数７】
2007150316.tif 000010
【００３６】
本発明の第２実施形態による半導体集積回路装置の歩留まり向上方法ではポアソンモデルを利用した場合とネガティブバイノミアルモデルだけを例えて説明したが、これに制限されるものではない。その他、他のモデルを用いて歩留まりを算出することができることは本発明の技術分野の当業者に明らかである。
一方、関心レイアウト修正（Ｓ７０）後に多数のデザインルール欠陥率を用いて関心レイアウトの歩留まりを算出する（Ｓ７２）。
すなわち、修正された関心レイアウト内で各実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の数をカウントし、実験デザインルール値別の欠陥率とフィーチャの数を用いてデザインルールの欠陥率（ｆａｕｌｔ  ｒａｔｅ）を提供することを多数の歩留まりに決定的な影響を与えるデザインルールに対して繰り返す。次いで、多数のデザインルールの欠陥率を用いて修正された関心レイアウトの歩留まりを算出する。
【００３７】
修正前、後の歩留まりを比較して修正された関心レイアウトを再修正するか否かを検討し、レイアウトを再修正することができる（Ｓ７４）。例えば、修正前の歩留まりより修正後の歩留まりが５％以上増加しなければ関心レイアウトを再修正することができる。
図面には示さなかったが、修正後の歩留まりを所定の目標歩留まり以上になるときまで修正された関心レイアウトを再修正するようにすることができる。
このような場合、修正前の歩留まりを算出せず、修正後の歩留まりだけを算出することができる。
また、本発明の第２実施形態では関心レイアウトの修正前、後の歩留まりを比較したり、関心レイアウトの修正後の歩留まりと目標歩留まりを比較することだけを例示したが、これに制限されるものではない。すなわち、歩留まりを比較せず、関心レイアウトの修正前、後の総欠陥率を比較したり、関心レイアウトの修正後総欠陥率と目標総欠陥率を比較してもさしつかえない。数学式５（または数学式６、数学式７）のように歩留まりと総欠陥率は比例関係があるためである。
【００３８】
図４は本発明の第３実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。図１と実質的に同じ構成要素に対しては同じ図面符号を使用し、該当構成要素に対する詳細な説明は省略することにする。
図４を参照すれば、本発明の第３実施形態による半導体集積回路装置の歩留まり向上方法は多数の関心レイアウト内で優先順位を定め、所定関心レイアウトを修正する。
まず、多数（例えば、ｌ個、ただし、ｌ≧２）の関心レイアウトを選定する（Ｓ２）。
具体的に、関心レイアウトはスタンダードセルライブラリ（ｓｔａｎｄａｒｄ  ｃｅｌｌ  ｌｉｂｒａｒｙ）の中から選択されたセルのレイアウトでありうる。
【００３９】
スタンダードセルライブラリは半導体集積回路装置のレイアウトをデザインするとき、デザインの容易性のためにしばしば使われる回路のレイアウトをライブラリ化したものを意味する。スタンダードセルライブラリにはインバータ（ｉｎｖｅｒｔｅｒ）、ネンドゥ（ＮＡＮＤ）、フリップフロップ（ｆｌｉｐ−ｆｌｏｐ）等のレイアウトが含まれえる。
次いで、選ばれた関心レイアウト各々に対して歩留まりに決定的な影響を与えるデザインルール（ｙｉｅｌｄ  ｃｒｉｔｉｃａｌ  ｄｅｓｉｇｎ  ｒｕｌｅ）の選別（Ｓ１０）、選別されたデザインルールに対する多数の実験デザインルール値（ＤＯＥ；Ｄｅｓｉｇｎ  ｒｕｌｅ  ｖａｌｕｅ  Ｏｆ  Ｅｘｐｅｒｉｍｅｎｔ）の決定（Ｓ２０）、多数の実験デザインルール値別に欠陥率（ｆａｉｌ  ｒａｔｅ）測定（Ｓ３０）、関心レイアウト内で各実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の数をカウント（Ｓ４０）、実験デザインルール値別の欠陥率とフィーチャの数を用いて、選別されたデザインルールの欠陥率提供（Ｓ５０）、選別されたすべてのデザインルールに対してＳ２０ないしＳ５０の段階を実施したか否かを検討（Ｓ６０）、を繰り返す（Ｓ６４）。
【００４０】
次いで、デザインルールの欠陥率を用いて関心レイアウトを修正する（Ｓ７０）。
多数の欠陥率のうち最も大きい欠陥率を選択して、選択された欠陥率に係る関心レイアウトを修正するが、前記関心レイアウト内で前記選択された欠陥率に対応するデザインルールを修正する。
例えて説明すれば、選ばれた関心レイアウトが６個、歩留まりに決定的な影響を与えるデザインルールが５個の場合Ｓ６４段階までを整理すれば表２のとおりである。具体的に、（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×ｌマトリックス（ただし、ｍはデザインルールの個数、ｌは関心レイアウトの個数、ｍ≧２およびｌ≧２）の形態で求めることができる。
【００４１】
【表２】
2007150316.tif 000011
【００４２】
表２を参照すれば、最も大きい欠陥率を持つのは２番目関心レイアウト（ｃｅｌｌ２）の４番目ルール（ｒｕｌｅ４）が１５００で最も大きい。したがって、（ｃｅｌｌ２、ｒｕｌｅ４）を修正する。修正方法は本発明の一実施形態のように（ｃｅｌｌ２、ｒｕｌｅ４）の欠陥率に含まれる多数のＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊのうち最も大きいＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊを選択して、選択されたＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊに対応されるデザインルールを修正することができる。
【００４３】
図５は本発明の第４実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。図４と実質的に同じ構成要素に対しては同じ図面符号を使用し、該当構成要素に対する詳細な説明は省略することにする。
図５を参照すれば、本発明の第４実施形態による半導体集積回路装置の歩留まり向上方法は、算出されたデザインルールの欠陥率を前記デザインルールの欠陥率に係る関心レイアウトの面積で割り算し、面積別欠陥率を算出する段階（Ｓ５２）をさらに含む。図５では選別されたデザインルールの欠陥率を算出した後に直ちに面積別欠陥率を算出したが、これに制限されるものではない。すなわち、選別されたデザインルールの欠陥率が算出されレイアウトを修正する前ならば、どの段階で面積別欠陥率を算出してもさしつかえない。
関心レイアウトを修正（Ｓ７０）するのは、多数の面積別欠陥率を用いて関心レイアウトの総面積別欠陥率を提供し、多数の関心レイアウトの総面積別欠陥率を用いて修正する関心レイアウトを選択する。
表２の欠陥率を各関心レイアウトの面積割り算し、面積別欠陥率を算出したものを整理すれば表３のとおりである。
【００４４】
【表３】
2007150316.tif 000012
【００４５】
表３を参照すれば、最も大きい面積別欠陥率を持つのは１番目関心レイアウト（ｃｅｌｌ１）の４番目ルール（ｒｕｌｅ４）と、３番目関心レイアウト（ｃｅｌｌ３）の４番目ルール（ｒｕｌｅ４）が７で最も大きい。
したがって、（ｃｅｌｌ１、ｒｕｌｅ４）、（ｃｅｌｌ３、ｒｕｌｅ４）を修正する。
このように面積別欠陥率を算出する理由は、各関心レイアウトの面積はそれぞれ異なり、関心レイアウトの面積が大きいほどより大きい欠陥率を有する確率が高いためである。すなわち、１番目関心レイアウトは２番目、３番目、６番目関心レイアウトに比べて小さいから小さい欠陥率を有しているが、面積当たり欠陥率はだいぶ大きいことを知ることができる（（ｃｅｌｌ１、ｒｕｌｅ３）、（ｃｅｌｌ１、ｒｕｌｅ４）参照）。
【００４６】
図６は本発明の第５実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。図５と実質的に同じ構成要素に対しては同じ図面符号を使用し、該当構成要素に対する詳細な説明は省略することにする。
図６を参照すれば、本発明の第５実施形態による半導体集積回路装置の歩留まり向上方法は算出された面積別欠陥率を用いて関心レイアウトの総面積別欠陥率を提供する段階（Ｓ６１）をさらに含む。一方、総面積別欠陥率を提供する段階（Ｓ６１）は選別されたデザインルールの面積別欠陥率が算出されレイアウトを修正する前ならば、どの段階で面積別欠陥率を算出してもさしつかえない。
関心レイアウトを修正（Ｓ７０）するのは、多数の総面積別欠陥率のうち最も大きい総面積別欠陥率を選択し、選択された総面積別欠陥率に係る関心レイアウトを修正することができる。
表３の面積別欠陥率を用いて総面積別欠陥率を算出したものを整理すれば表４のとおりである。本発明の第５実施形態で総面積別欠陥率を算出するのを各関心レイアウト別に多数の面積別欠陥率を単純合算（ｓｕｍｍａｔｉｏｎ）したが、これに制限されるものではない。
【００４７】
【表４】
2007150316.tif 000013
【００４８】
表４を参照すれば、最も大きい総面積別欠陥率を有するのは１番目関心レイアウト（ｃｅｌｌ１）が１２．４と最も大きい。
したがって、１番目関心レイアウトを修正すれば良く、修正方法は本発明の第１実施形態で提示した方法を利用することができる。
図７Ａは本発明の第６実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。図３と実質的に同じ構成要素に対しては同じ図面符号を使用し、該当構成要素に対する詳細な説明は省略することにする。
図７Ａを参照すれば、本発明の第６実施形態による半導体集積回路装置の歩留まり向上方法は算出されたデザインルールの欠陥率を用いてデザインルール別総欠陥率を算出する段階（Ｓ６６）をさらに含む。
【００４９】
多数のデザインルール別総欠陥率のうち最も大きいデザインルール別総欠陥率を選択して、選択されたデザインルール別総欠陥率に係る多数のデザインルールを修正することができる。
表２の欠陥率を用いてデザインルール別総欠陥率を算出したものを整理すれば表５のとおりである。本発明の第６実施形態でデザインルール別総欠陥率を算出したものを各ルール別に多数の欠陥率を単純合算（ｓｕｍｍａｔｉｏｎ）したが、これに制限されるものではない。
【００５０】
【表５】
2007150316.tif 000014
【００５１】
表５を参照すれば、最も大きいデザインルール別総欠陥率を有するのは４番目デザインルール（ｒｕｌｅ４）で５０６０と最も大きい。したがって、すべての関心レイアウトで４番目デザインルールを修正すれば良い。例えば、関心レイアウトで４番目デザインルールを降順に整列し、整列したデザインルールの大きさ順で修正することができる。すなわち、ｃｅｌｌ２、ｃｅｌｌ３、ｃｅｌｌ６、ｃｅｌｌ１、ｃｅｌｌ５、ｃｅｌｌ４順で修正することができる。
このような方法を用いて関心レイアウトを修正すれば、図７Ｂのように実験デザインルール値に対するＤＯＥＦＲ（ｒｕｌｅｉ）ｊ×ＣＯＵＮＴ（ｒｕｌｅｉ）ｊは一定幅ずつ移動（ｓｈｉｆｔ）するようになる。ここで、図面符号ｃは修正前であり、ｄは修正後を表す。例えば、最小デザインルール値（ＭＤＲ）の０．０４μｍをそれより大きい値（例えば、０．０６μｍ）のデザインルールに変更したためこのようなグラフ移動が発生する。
一方、図面では示されていないが、図１ないし図７Ｂを参照して、説明した半導体集積回路装置の歩留まり予測方法を用いて製造されたマスクもやはり本発明の技術思想に含まれる。
また、前記マスクを用いて、製造された半導体集積回路装置もやはり本発明の技術思想に含まれる。
【００５２】
図８は本発明の実施形態による半導体集積回路装置の歩留まり向上システムを説明するためのブロック図である。
図８を参照すれば、本発明の実施形態にともなう半導体集積回路装置の歩留まり向上システム１００は第１ないし第６格納部１１０、１１２、１１４、１１６、１１８、１１９、入出力モジュール１２０、欠陥率提供部１３０、カウンタ１４０、修正部１５０を含み、各部分はデータインターフェース１６０または他の通信リンクを介してコミュニケーションすることができる。
第１格納部１１０はデザインルールに対する多数の実験デザインルール値を格納し、第２格納部１１２は多数の実験デザインルール値別の欠陥率を格納し、第３格納部１１４は関心レイアウトを格納し、第４格納部１１６は歩留まりに決定的な影響を与えるデザインルールを格納する。
ここで、第１格納部１１０に格納された多数の実験デザインルール値は第４格納部１１６に格納されたデザインルールの最小デザインルール値から所定間隔ずつ増加した値でありえる。所定間隔はデザイングリッドまたはデザイングリッドの倍数でありえる。
【００５３】
一方、第１ないし第４格納部１１０、１１２、１１４、１１６に格納されたデータは入出力モジュール１２０を介して直接格納された値でもありえ、別途の演算部（図面未図示）により、算出された値でもありえる。例えば、第２格納部１１２に格納された実験デザインルール値別の欠陥率は選別されたデザインルールを代表するテストパターンを多数の実験デザインルール値別にウェハ上に形成して、テストパターンのうち欠陥（例えば、システム的な欠陥またはパラメータ的な欠陥）が発生したテストパターンを多数の実験デザインルール別にカウントし、算出された値でありえる。一方、第１格納部１１０に格納された多数の実験デザインルール値は入出力モジュール１２０を介して直接入力された値でもありえるが、別途の演算部が第４格納部１１６に格納されたデザインルールを用いて自動計算後、格納させた値でもありえる。
【００５４】
カウンタ１４０は、第１格納部１１０、第３格納部１１４から各々多数の実験デザインルール値と、関心レイアウトの提供を受け、関心レイアウト内で各実験デザインルール値に該当するフィーチャ（ｆｅａｔｕｒｅ）の数をカウントし、その結果を第５格納部１１８に格納する。
欠陥率提供部１３０は、第２格納部１１２からの提供を受けた多数の実験デザインルール値別の欠陥率と、第５格納部１１８からの提供を受けたフィーチャの数を用いてデザインルールの欠陥率を算出した後、その結果を第６格納部１１９に格納する。
修正部１５０は第６格納部１１９からの提供を受けたデザインルールの欠陥率を用いて、関心レイアウトの修正するデザインルールを提示する。
【００５５】
図１の第１実施形態による半導体集積回路装置の歩留まり向上方法を実施する場合、各部分の詳しい動作を説明すれば次のとおりである。
第１格納部１１０には多数のデザインルール各々に対する多数の実験デザインルール値が格納されており、第２格納部１１２は多数の実験デザインルール値別の欠陥率が格納される。したがって、欠陥率提供部１３０は（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×１マトリックス（ただし、ｍはデザインルールの個数、ｍ≧１）を提供するが、各欠陥率は数学式１または数学式２によって算出される。ここで、修正部１５０は、算出された多数の欠陥率のうち最も大きい欠陥率を選択して選択された欠陥率に対応するデザインルールを提示したり、多数の欠陥率を降順に配列し、欠陥率の配列順序にしたがい欠陥率に対応するデザインルールを提示するようになる。
【００５６】
図３の第２実施形態による半導体集積回路装置の歩留まり向上方法を実施する場合、各部分の詳しい動作を説明すれば次のとおりである。
図面には示されていないが半導体集積回路装置の歩留まり向上システムは関心レイアウトの歩留まりを算出する歩留まり算出部をさらに含む。
歩留まり算出部は関心レイアウトの修正前および修正後に数学式３ないし数学式５（または数学式６および数学式７）によって歩留まりを算出し、修正部は修正前および修正後の歩留まりを比較して再修正するか否かを検討する。一方、歩留まり算出部は関心レイアウトの修正後の歩留まりを算出し、修正部は修正後の歩留まりを所定の目標歩留まりと比較して再修正するか否かを検討する。
【００５７】
図４の第３実施形態による半導体集積回路装置の歩留まり向上方法を実施する場合、各部分の詳しい動作を説明すれば次のとおりである。
第１格納部は多数の（関心レイアウト、デザインルール）（ただし、関心レイアウトは多数個）各々に対する多数の実験デザインルール値を格納する。
したがって、欠陥率提供部は（関心レイアウト、デザインルール）に対する欠陥率を成分とするｍ×ｌマトリックス（ただし、ｍはデザインルールの個数、ｌは関心レイアウトの個数、ｍ≧２およびｌ≧２）を提供し、修正部は多数の欠陥率のうち最も大きい欠陥率を選択して、選択された欠陥率に係る関心レイアウトを選択し、前記関心レイアウト内で選択された欠陥率に対応するデザインルールを提示する。
【００５８】
図５の第４実施形態による半導体集積回路装置の歩留まり向上方法を実施する場合、各部分の詳しい動作を説明すれば次のとおりである。
図面には示されていないが半導体集積回路装置の歩留まり向上システムは多数の欠陥率を、欠陥率に係る関心レイアウトの面積で割り算し、面積別欠陥率を算出する面積別欠陥率算出部をさらに含む。
面積別欠陥率提供部は（関心レイアウト、デザインルール）に対する面積別欠陥率を成分とするｍ×ｌマトリックス（ただし、ｍはデザインルールの個数、ｌは関心レイアウトの個数、ｍ≧２およびｌ≧２）を提供し、修正部は多数の面積別欠陥率のうち最も大きい面積別欠陥率を選択して、選択された面積別欠陥率に係る関心レイアウトを選択し、前記関心レイアウト内で選択された面積別欠陥率に対応するデザインルールを提示する。
【００５９】
図６の第５実施形態による半導体集積回路装置の歩留まり向上方法を実施する場合、各部分の詳しい動作を説明すれば次のとおりである。
面積別欠陥率算出部は多数の面積別欠陥率を用いて関心レイアウトの総面積別欠陥率をさらに提供し、修正部は多数の関心レイアウトの総面積別欠陥率を用いて修正する関心レイアウトを提示する。すなわち、修正部は多数の総面積別欠陥率のうち最も大きい総面積別欠陥率を選択し、選択された総面積別欠陥率に係る関心レイアウトを提示する。
【００６０】
図７Ａの第６実施形態による半導体集積回路装置の歩留まり向上方法を実施する場合、各部分の詳しい動作を説明すれば次のとおりである。
欠陥率提供部は多数の欠陥率を用いてデザインルール別総欠陥率をさらに算出し、修正部は多数のデザインルール別総欠陥率のうち最も大きいデザインルール別総欠陥率を選択して選択されたデザインルール別総欠陥率に係るデザインルールを提示する。
前述したような半導体集積回路装置の歩留まり向上方法および歩留まり向上システムによれば、あらかじめ算出されたデザインルールの欠陥率を用いて関心レイアウトを修正することによって、歩留まりが極大化されたレイアウトをデザインすることができる。
また、いくつかの実施形態で、図１−８に係って説明された動作はコンピュータおよび／または他の指示言語実行装置（ｉｎｓｔｒｕｃｔｉｏｎ−ｅｘｅｃｕｔｉｎｇ  ａｐｐａｒａｔｕｓ）によりプログラム的に行われることで理解できるであろう。
以上添付された図面を参照し、本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明の技術的な思想や、必須的な特徴を変更せず、他の具体的な形態にて実施されえるということを理解できる。
したがって前述した実施形態はあらゆる面で例示的なものであり、限定的ではないことを理解しなければならない。
【産業上の利用可能性】
【００６１】
本発明の半導体集積回路装置の歩留まり向上方法が適用される半導体集積回路装置は、高集積回路半導体素子、プロセッサー、ＭＥＭ’ｓ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ディスプレイ素子（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）等の微細電子素子である。
また、高速特性が要求されるＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＣＰＵとＤＳＰの組合せ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ロジック素子、ＳＲＡＭなどにより有用に適用されえる。
ただし、上で言及した半導体集積回路装置の歩留まり向上方法が適用される半導体集積回路装置は例示的なものに過ぎない。
【図面の簡単な説明】
【００６２】
【図１】図１は本発明の第１実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。
【図２Ａ】図１の歩留まり向上方法を説明するための図である。
【図２Ｂ】図１の歩留まり向上方法を説明するための図である。
【図２Ｃ】図１の歩留まり向上方法を説明するための図である。
【図２Ｄ】図１の歩留まり向上方法を説明するための図である。
【図３】本発明の第２実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。
【図４】本発明の第３実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。
【図５】本発明の第４実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。
【図６】本発明の第５実施形態による半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。
【図７Ａ】本発明の第６実施形態にともなう半導体集積回路装置の歩留まり向上方法を説明するためのフローチャートである。
【図７Ｂ】図７Ａの歩留まり向上方法を説明するための図である。
【図８】本発明の実施形態による半導体集積回路装置の歩留まり向上システムを説明するためのブロック図である。
【符号の説明】
【００６３】
１００  半導体集積回路装置の歩留まり予測装置
１１０，１１２，１１４，１１６，１１８，１１９  第１ないし第６格納部
１２０  入出力モジュール
１３０  欠陥率提供部
１４０  カウンタ
１５０  修正部
１６０  データインターフェース
【図１】
2007150316.tif 000022
【図２Ａ】
2007150316.tif 000023
【図２Ｂ】
2007150316.tif 000024
【図２Ｃ】
2007150316.tif 000025
【図２Ｄ】
2007150316.tif 000026
【図３】
2007150316.tif 000027
【図４】
2007150316.tif 000028
【図５】
2007150316.tif 000029
【図６】
2007150316.tif 000030
【図７Ａ】
2007150316.tif 000031
【図７Ｂ】
2007150316.tif 000032
【図８】
2007150316.tif 000033