(57)【要約】【課題】本発明は相変化メモリ装置及びそのプログラム方法を提供する。【解決手段】  本発明に係る相変化メモリ装置は相変化物質を有するメモリセル、前記メモリセルにプログラム電流を提供する書き込みドライバ、及び前記プログラム電流がステップダウンセット電流である場合、前記ステップダウンセット電流のセットプログラム時間を調節するセットプログラム制御回路を含む。前記セットプログラム制御回路は前記ステップダウンセット電流の単位ステップ時間またはステップ数を調節してセットプログラム時間を減らす。【選択図】図４
2007164964.tif 000002
【特許請求の範囲】
【請求項１】
相変化物質を有するメモリセルと、
前記メモリセルにプログラム電流を提供する書き込みドライバと、
前記プログラム電流がステップダウンセット電流である場合、前記ステップダウンセット電流のセットプログラム時間を調節するセットプログラム制御回路とを含むことを特徴とする相変化メモリ装置。
【請求項２】
前記セットプログラム制御回路は前記ステップダウンセット電流の単位ステップ時間を調節することを特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
前記セットプログラム制御回路はクロック信号の周期を通じて前記ステップダウンセット電流の単位ステップ時間を調節することを特徴とする請求項２に記載の相変化メモリ装置。
【請求項４】
前記セットプログラム制御回路は、
クロック信号を発生するオシレータと、
前記クロック信号の周期を調節するクロック周期コントローラと、
前記クロック信号の遷移に同期して複数のシフトパルスを発生するシフトパルス発生器と、
前記複数のシフトパルスが入力されてセットパルスを発生するセットパルス発生器とを含み、
前記書き込みドライバは前記セットパルスに応答して前記ステップダウンセット電流を発生することを特徴とする請求項３に記載の相変化メモリ装置。
【請求項５】
前記セットプログラム制御回路は前記ステップダウンセット電流のステップ数を調節することを特徴とする請求項１に記載の相変化メモリ装置。
【請求項６】
前記セットプログラム制御回路は前記ステップダウンセット電流の最初のａ（ａは自然数）個のステップ数を減らすことを特徴とする請求項５に記載の相変化メモリ装置。
【請求項７】
前記セットプログラム制御回路は前記ステップダウンセット電流の最後のｂ（ｂは自然数）個のステップ数を減らすことを特徴とする請求項５に記載の相変化メモリ装置。
【請求項８】
前記セットプログラム制御回路は前記ステップダウンセット電流の最初のａ個と最後のｂ個のステップ数を減らすことを特徴とする請求項５に記載の相変化メモリ装置。
【請求項９】
前記セットプログラム制御回路は、
クロック信号を発生するオシレータと、
前記クロック信号の遷移に同期して複数のシフトパルスを発生するシフトパルス発生器と、
前記複数のシフトパルスが入力されてセットパルスを発生するセットパルス発生器と、
前記セットパルスのパルス幅を調節するパルス選択器とを含み、
前記書き込みドライバは前記セットパルスに応答して前記ステップダウンセット電流を発生することを特徴とする請求項５に記載の相変化メモリ装置。
【請求項１０】
前記パルス選択器は前記複数のシフトパルスのうちの一部のシフトパルスを選択するための選択信号を前記セットパルス発生器に提供することを特徴とする請求項９に記載の相変化メモリ装置。
【請求項１１】
相変化メモリ装置のプログラム方法において、
ステップダウンセット電流のセットプログラム時間を調節する段階と、
前記ステップダウンセット電流をメモリセルに印加する段階と、
前記メモリセルをセット状態にプログラムする段階とを含むことを特徴とするプログラム方法。
【請求項１２】
前記ステップダウンセット電流のセットプログラム時間を調節する段階において、前記ステップダウンセット電流の単位ステップ時間が調節されることを特徴とする請求項１１に記載のプログラム方法。
【請求項１３】
前記ステップダウンセット電流の単位ステップ時間はクロック信号の周期を通じて調節されることを特徴とする請求項１２に記載のプログラム方法。
【請求項１４】
前記ステップダウンセット電流の単位ステップ時間は、
クロック信号を発生する段階と、
前記クロック信号の周期を調節する段階と、
前記クロック信号の遷移に同期して複数のシフトパルスを発生する段階と、
前記複数のシフトパルスを通じてセットパルスを発生する段階と、
前記セットパルスに応答して前記ステップダウンセット電流を発生する段階とを通じて調節されることを特徴とする請求項１２に記載のプログラム方法。
【請求項１５】
前記ステップダウンセット電流のセットプログラム時間を調節する段階において、前記ステップダウンセット電流のステップ数が調節されることを特徴とする請求項１１に記載のプログラム方法。
【請求項１６】
前記ステップダウンセット電流のステップ数は、
クロック信号を発生する段階と、
前記クロック信号の遷移に同期して複数のシフトパルスを発生する段階と、
前記複数のシフトパルスのうちの一部のシフトパルスを選択する段階と、
前記選択されたシフトパルスを通じてセットパルスを発生する段階と、
前記セットパルスに応答して前記ステップダウンセット電流を発生する段階とを通じて調節されることを特徴とする請求項１５に記載のプログラム方法。
【請求項１７】
前記セットパルスのパルス幅は前記選択されたシフトパルスの数に応じて調節されることを特徴とする請求項１６に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より詳細には相変化メモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置はデータを記憶しておいて必要な時に取り出して読み出せる記憶装置である。半導体メモリ装置は大きくＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に分けることができる。ＲＯＭは電源が切れても記憶されたデータが消滅しない不揮発性メモリである。ＲＯＭにはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置（Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）などがある。ＲＡＭは電源が切れれば記憶されたデータが消滅するいわゆる揮発性メモリである。ＲＡＭにはＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）とＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などがある。
【０００３】
その他にＤＲＡＭのキャパシタを不揮発性を有する材料に取り替えた半導体メモリ装置が登場している。強誘電体キャパシタを利用した強誘電体ＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ；ＦＲＡＭ）、ＴＭＲ（ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）膜を利用したマグネチックＲＡＭ（ｍａｇｎｅｔｉｃ  ＲＡＭ；ＭＲＡＭ）、及びカルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙｓ）を利用した相変化メモリ装置（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）などがある。特に、相変化メモリ装置は温度変化による相変化、すなわち抵抗変化を利用した不揮発性メモリ装置である。相変化メモリ装置はその製造工程が比較的簡単であり、かつ低価で大容量のメモリを実現することができる。
【０００４】
図１は相変化メモリ装置のメモリセルを示す。図１を参照すれば、メモリセル１０は記憶素子（ｍｅｍｏｒｙ  ｅｌｅｍｅｎｔ）１１と選択素子（ｓｅｌｅｃｔｅｌ  ｅｍｅｎｔ）１２とを含む。記憶素子１１はビットラインＢＬと選択素子１２との間に接続され、選択素子１２は記憶素子１１と接地との間に接続される。
【０００５】
記憶素子１１は相変化物質ＧＳＴを含む。相変化物質ＧＳＴはＧｅ−Ｓｂ−Ｔｅのように温度によって抵抗が変わる可変抵抗素子である。相変化物質ＧＳＴは温度によって２個の安定した状態、すなわち結晶状態（ｃｒｙｓｔａｌｓｔａｔｅ）及び非晶質状態（ａｍｏｒｐｈｏｕｓｓｔａｔｅ）のうちのいずれか一つを有する。相変化物質ＧＳＴはビットラインＢＬを通じて供給される電流によって結晶状態または非晶質状態に変わる。相変化メモリ装置は相変化物質ＧＳＴのこのような特性を利用してデータをプログラムする。
【０００６】
選択素子１２はＮＭＯＳトランジスタＮＴで構成される。ＮＭＯＳトランジスタＮＴのゲートにはワードラインＷＬが接続される。ワードラインＷＬに所定の電圧が印加されれば、ＮＭＯＳトランジスタＮＴはターンオン（ｔｕｒｎ  ｏｎ）される。ＮＭＯＳトランジスタＮＴがターンオンされれば、記憶素子１１にビットラインＢＬを通じて電流が供給される。図１では記憶素子１１がビットラインＢＬと選択素子１２との間に接続されている。しかし選択素子１２がビットラインＢＬと記憶素子１１との間に接続されることもできる。
【０００７】
図２は相変化メモリ装置のさらに他のメモリセルを示す。図２を参照すれば、メモリセル２０は記憶素子２１と選択素子２２とを含む。記憶素子２１はビットラインＢＬと選択素子２２との間に接続されており、選択素子２２は記憶素子２１と接地との間に接続されている。記憶素子２１は図１の記憶素子１１と同一である。
【０００８】
選択素子２２はダイオードＤで構成される。ダイオードＤのアノード（Ａｎｏｄｅ）には記憶素子２１が接続されており、カソード（Ｃａｔｈｏｄｅ）にはワードラインＷＬが接続されている。ダイオードＤのアノードとカソードとの間の電圧差がダイオードＤのスレッショルド電圧より高くなれば、ダイオードＤはターンオンされる。ダイオードＤがターンオンされれば、記憶素子２１はビットラインＢＬを通じて電流が供給される。
【０００９】
図３は図１及び図２に示した相変化物質ＧＳＴの特性を説明するための図である。図３において、参照番号１は相変化物質ＧＳＴが非晶質状態になるための条件を示し、参照番号２は結晶状態になるための条件を示す。
【００１０】
図３を参照すれば、相変化物質ＧＳＴは電流供給によってＴ１の間、溶融温度（ｍｅｌｔｉｎｇ  ｐｏｉｎｔ、Ｔｍ）より高い温度で加熱した後、急速に冷却（ｑｕｅｎｃｈｉｎｇ）すれば、非晶質状態になる。非晶質状態は通常リセット状態といい、データ‘１’を記憶する。これとは異なり、相変化物質は結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ、Ｔｃ）より高く、溶融温度Ｔｍよりは低い温度でＴ１より長いＴ２の間加熱した後、徐々に冷却すれば結晶状態になる。結晶状態は通常セット状態（ｓｅｔ  ｓｔａｔｅ）ともいい、データ‘０’を記憶する。メモリセルは相変化物質の非晶質量（ａｍｏｒｐｈｏｕｓ  ｖｏｌｕｍｅ）に応じて抵抗が変わる。メモリセルの抵抗は非晶質状態である場合は高く、結晶状態である場合は低い。
【００１１】
図１乃至図３で説明したメモリセルを有する相変化メモリ装置はプログラム動作の場合にメモリセルにプログラム電流を提供する。メモリセルはプログラム電流の大きさ及び印加時間によってリセット状態またはセット状態にプログラムされる。プログラム電流はリセット電流とセット電流とを含む。リセット電流はメモリセルをリセット状態にプログラムするための電流であり、セット電流はセット状態にプログラムするための電流である。
【００１２】
セット電流は相変化物質ＧＳＴを結晶状態に作るための電流である。図３に示したように、相変化物質ＧＳＴを結晶状態に作るためにはＴ２時間の間、Ｔｃとｔｍの間の温度に該当するセット電流を相変化物質ＧＳＴに提供しなければならない。すなわち、セット電流は所定の大きさと印加時間を有しなければならない。セット電流の大きさと印加時間をより正確に制御するため、セット電流の大きさを段階的に減らす方法が利用されている。これをステップダウンセット電流スキーム（Ｓｔｅｐ  Ｄｏｗｎ  Ｓｅｔ  Ｃｕｒｒｅｎｔ  Ｓｃｈｅｍｅ）という。ステップダウンセット電流スキームによれば、セット状態メモリセルの抵抗ばらつきを狭くする長所がある。
【００１３】
しかし、ステップダウンセット電流スキームによれば、工程上の理由によってメモリチップごとに要するセット電流の印加時間が異なる場合がある。メモリチップごとにセット電流印加時間が異なると、一番遅いセット電流印加時間を基準にしてメモリチップのセットプログラム時間を調整しなければならないため、プログラム速度が遅くなるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上述した問題点を解決するために提案されたものであり、本発明の目的はセットプログラム時間を調節することができる相変化メモリ装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る相変化メモリ装置は相変化物質を有するメモリセル、前記メモリセルにプログラム電流を提供する書き込みドライバ、及び前記プログラム電流がステップダウンセット電流である場合、前記ステップダウンセット電流のセットプログラム時間を調節するセットプログラム制御回路を含む。
【００１６】
実施形態として、前記セットプログラム制御回路はクロック信号の周期を通じて前記ステップダウンセット電流の単位ステップ時間を調節する。前記セットプログラム制御回路はクロック信号を発生するオシレータ、前記クロック信号の周期を調節するクロック周期コントローラ、前記クロック信号の遷移に同期して複数のシフトパルスを発生するシフトパルス発生器、及び前記複数のシフトパルスが入力されてセットパルスを発生するセットパルス発生器を含み、前記書き込みドライバは前記セットパルスに応答して前記ステップダウンセット電流を発生する。
【００１７】
他の実施形態として、前記セットプログラム制御回路は前記ステップダウンセット電流のステップ数を調節する。前記セットプログラム制御回路は前記ステップダウンセット電流の最初のａ（ａは自然数）個のステップ数、または最後のｂ（ｂは自然数）個のステップ数、または最初のａ個と最後のｂ個のステップ数を減らすことができる。前記セットプログラム制御回路はクロック信号を発生するオシレータ、前記クロック信号の遷移に同期されて複数のシフトパルスを発生するシフトパルス発生器、前記複数のシフトパルスが入力されてセットパルスを発生するセットパルス発生器、及び前記セットパルスのパルス幅を調節するパルス選択器を含み、前記書き込みドライバは前記セットパルスに応答して前記ステップダウンセット電流を発生する。前記パルス選択器は前記複数のシフトパルスのうちの一部のシフトパルスを選択するための選択信号を前記セットパルス発生器に提供する。
【００１８】
本発明に係る相変化メモリ装置のプログラム方法はステップダウンセット電流のセットプログラム時間を調節する段階、前記ステップダウンセット電流をメモリセルに印加する段階、及び前記メモリセルをセット状態にプログラムする段階を含む。
【００１９】
実施形態として、前記ステップダウンセット電流のセットプログラム時間を調節する段階において、前記ステップダウンセット電流の単位ステップ時間が調節される。前記ステップダウンセット電流の単位ステップ時間はクロック信号の周期を通じて調節される。前記ステップダウンセット電流の単位ステップ時間はクロック信号を発生する段階、前記クロック信号の周期を調節する段階、前記クロック信号の遷移に同期されて複数のシフトパルスを発生する段階、前記複数のシフトパルスを通じてセットパルスを発生する段階、及び前記セットパルスに応答して前記ステップダウンセット電流を発生する段階を通じて調節される。
【００２０】
他の実施形態として、前記ステップダウンセット電流のセットプログラム時間を調節する段階において、前記ステップダウンセット電流のステップ数が調節される。前記ステップダウンセット電流のステップ数はクロック信号を発生する段階、前記クロック信号の遷移に同期されて複数のシフトパルスを発生する段階、前記複数のシフトパルスのうちの一部のシフトパルスを選択する段階、前記選択されたシフトパルスを通じてセットパルスを発生する段階、及び前記セットパルスに応答して前記ステップダウンセット電流を発生する段階を通じて調節される。前記セットパルスのパルス幅は前記選択されたシフトパルスの数に応じて調節される。
【発明の効果】
【００２１】
本発明に係る相変化メモリ装置及びそのプログラム方法によれば、ステップダウンセット電流の単位ステップ時間またはステップ数を制御してセットプログラム時間を調節することができる。本発明によれば、セットプログラム時間を調節することができるためプログラム速度が速くできる。
【発明を実施するための最良の形態】
【００２２】
以下、当業者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するため、本発明の実施形態を添付図面を参照して説明する。
【００２３】
図４は本発明の好適な実施形態に係る相変化メモリ装置を示すブロック図である。図４を参照すれば、相変化メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、ビットライン選択回路１３０、書き込みドライバ１４０、及びセットプログラム制御回路１５０を含む。
【００２４】
メモリセルアレイ１１０は複数のメモリセルで構成される。複数のメモリセルは複数のワードラインＷＬ０〜ＷＬｎ及び複数のビットラインＢＬ０〜ＢＬｍに接続されている。それぞれのメモリセルは記憶素子と選択素子で構成されている。記憶素子は相変化物質ＧＳＴを含み、選択素子はダイオードＤで構成されている。
【００２５】
ここで、ダイオードＤの代りにＮＭＯＳトランジスタ（図１のＮＴ）が使用されても良い。一般的に相変化メモリ装置１００はメモリセルをリセット状態またはセット状態にプログラムするためにメモリセルにリセット電流Ｉ＿ＲＥＳＥＴまたはセット電流Ｉ＿ＳＥＴを供給する。リセット電流Ｉ＿ＲＥＳＥＴはメモリセルをリセット状態にプログラムし、セット電流Ｉ＿ＳＥＴはセット状態にプログラムする。
【００２６】
メモリセルの状態は抵抗ばらつきによって決定される。リセット状態のメモリセルは高い抵抗値を有し、セット状態のメモリセルは相対的に低い抵抗値を有する。メモリセルのセット状態抵抗ばらつきを改善するため、相変化メモリ装置１００はステップダウンセット電流（Ｓｔｅｐ  Ｄｏｗｎ  Ｓｅｔ  Ｃｕｒｒｅｎｔ）をメモリセルに提供する。
【００２７】
アドレスデコーダ１２０は外部から入力されたアドレスＡＤＤＲをデコーディングし、ワードライン及びビットラインを選択する。アドレスＡＤＤＲはワードラインＷＬ０〜ＷＬｎを選択するための行アドレス（Ｒｏｗ  Ａｄｄｒｅｓｓ、ＲＡ）とビットラインＢＬ０〜ＢＬｍを選択するための列アドレス（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ、ＣＡ）に区別される。図４では、複数のワードラインＷＬ０〜ＷＬｎのうちからワードラインＷＬ１が選択され、複数のビットラインＢＬ０〜ＢＬｍのうちからビットラインＢＬｍが選択されたことを示している。ワードラインＷＬ１とビットラインＢＬｍによって一つのメモリセル１１１が選択される。
【００２８】
ビットライン選択回路１３０はアドレスデコーダ１２０から提供される選択信号（Ｙｉ；ｉ＝０〜ｍ）に応答してビットラインを選択する。ビットライン選択回路１３０は複数のＮＭＯＳトランジスタＹＴ０〜ＹＴｍを含む。複数のＮＭＯＳトランジスタＹＴ０〜ＹＴｍはビットラインＢＬ０〜ＢＬｍとデータラインＤＬとを接続する。例えば、選択信号Ｙｍがイネーブルされる場合、ビットラインＢＬｍとデータラインＤＬは互いに電気的に接続される。
【００２９】
書き込みドライバ１４０は選択されたメモリセル１１１にプログラム電流を提供する。書き込みドライバ１４０は書き込みイネーブル信号ｎＷＥに応答して動作し、データに応じてセット電流Ｉ＿ＳＥＴまたはリセット電流Ｉ＿ＲＥＳＥＴをメモリセル１１１に提供する。書き込みドライバ１４０にセット電圧ＤＣＢＬとセットパルスＰ＿ＳＥＴが入力され、メモリセル１１１にセット電流Ｉ＿ＳＥＴを提供する。同様に、書き込みドライバ１４０にリセット電圧とリセットパルスが入力され、メモリセル１１１にリセット電流Ｉ＿ＲＥＳＥＴを提供する。リセット電圧とリセットパルスはリセットプログラム制御回路（図示しない）提供される。書き込みドライバ１４０の構成及び動作は図５を参照して詳細に説明する。
【００３０】
セットプログラム制御回路１５０は書き込みイネーブル信号ｎＷＥに応答して動作し、書き込みドライバ１４０にセット電圧ＤＣＢＬとセットパルスＰ＿ＳＥＴとを提供する。セットプログラム制御回路１５０はプログラム電流がステップダウンセット電流である場合、ステップダウンセット電流のセットプログラム時間を調節する。図４を参照すれば、書き込みドライバ１４０はオシレータ１５１、シフトパルス発生器１５２、及びセットパルス発生器１５３を含む。
【００３１】
オシレータ１５１はセットイネーブル信号ＥＮ＿ＳＥＴに応答してクロック信号ＣＬＫを発生する。シフトパルス発生器１５２はクロック信号ＣＬＫの遷移に同期して複数のシフトパルスＰＵＬ[ｎ:１]を発生する。セットパルス発生器１５３は複数のシフトパルスＰＵＬ[ｎ:１]に応答してセット電圧ＤＣＢＬとセットパルスＰ＿ＳＥＴとを発生する。ここで、セット電圧ＤＣＢＬはステップダウンセット電流Ｉ＿ＳＥＴの大きさを調節するためのものである。セットパルスＰ＿ＳＥＴはステップダウンセット電流Ｉ＿ＳＥＴのセットプログラム時間を調節するためのものである。
【００３２】
続いて図４を参照すれば、セットプログラム制御回路１５０はクロック周期コントローラ１５４をさらに含む。クロック周期コントローラ１５４は周期決定信号ＰＲＤをオシレータ１５１に提供し、クロック信号ＣＬＫの周期を調節する。相変化メモリ装置１００はクロック信号ＣＬＫの周期を調節し、ステップダウンセット電流Ｉ＿ＳＥＴの単位ステップ時間を調節することができる。すなわち、クロック信号ＣＬＫの周期が短くなれば、単位ステップ時間が短くなり、ステップダウンセット電流Ｉ＿ＳＥＴのセットプログラム時間も短くなる。クロック周期コントローラ１５４はヒューズオプションなどを通じて実現されることができる。クロック信号ＣＬＫの周期変化によるステップダウンセット電流Ｉ＿ＳＥＴのセットプログラム時間の変化は図６及び図７を参照して説明する。
【００３３】
続いて図４を参照すれば、セットプログラム制御回路１５０はパルス選択器１５５をさらに含む。パルス選択器１５５は選択信号ＳＥＬをセットパルス発生器１５３に提供し、セットパルスＰ＿ＳＥＴのパルス幅を調節する。ここで、選択信号ＳＥＬは複数のシフトパルスＰＵＬ[ｎ:１]のうちの一部のシフトパルスを選択するための信号である。選択されたシフトパルスの数に応じてセットパルスＰ＿ＳＥＴのパルス幅が調節される。相変化メモリ装置１００はセットパルスＰ＿ＳＥＴのパルス幅を調節し、ステップダウンセット電流Ｉ＿ＳＥＴのステップ数を調節することができる。
【００３４】
例えば、複数のシフトパルスＰＵＬ[ｎ:１]のうちの最初の２つのシフトパルスＰＵＬ[２:１]が選択されなければ、ステップダウンセット電流Ｉ＿ＳＥＴの最初の２つのステップ数が減る。これは図８を参照して詳細に説明する。最後のシフトパルスＰＵＬ[ｎ]が選択されなければ、ステップダウンセット電流Ｉ＿ＳＥＴの最後のステップ数が減る。これは図９を参照して詳細に説明する。そして最初の２つのシフトパルスＰＵＬ［２:１］］及び最後のシフトパルスＰＵＬ[ｎ]が選択されなければ、ステップダウンセット電流Ｉ＿ＳＥＴの最初の２つのステップ数と最後のステップ数が減る。これは図１０を参照して詳細に説明する。ステップダウンセット電流Ｉ＿ＳＥＴのステップ数が減ると、ステップダウンセット電流Ｉ＿ＳＥＴのセットプログラム時間も短くなる。パルス選択器１５５はヒューズオプションなどを通じて実現されることができる。
【００３５】
以上から説明したように、相変化メモリ装置１００はステップダウンセット電流Ｉ＿ＳＥＴの単位ステップ時間を減らすか、ステップ数を減らして、ステップダウンセット電流Ｉ＿ＳＥＴのセットプログラム時間を減らす。本発明に係る相変化メモリ装置１００によれば、セットプログラム速度が速くできる。
【００３６】
図５は図４に示した書き込みドライバ１４０を例示的に示す回路図である。図５を参照すれば、書き込みドライバ１４０はセットパルス入力回路１４１、セット電流制御回路１４２、及びセット電流駆動回路１４３を含む。セットパルス入力回路１４１は３つのインバータＩＮ１〜ＩＮ３、ＮＯＲゲートＧ１、及びＮＡＮＤゲートＧ２を含む。セット電流制御回路１４２は２つのＮＭＯＳトランジスタＮ１、Ｎ２と２つのＰＭＯＳトランジスタＰ１、Ｐ２とを含む。セット電流駆動回路１４３はＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３とを含む。
【００３７】
書き込みイネーブル信号ｎＷＥがローレベルＬになれば、ＮＭＯＳトランジスタＮ３はターンオフされる。この場合、書き込みドライバ１４０はデータ及びセットパルスＰ＿ＳＥＴに応じてデータラインＤＬにステップダウンセットパルスＩ＿ＳＥＴを提供する。データが‘０’である場合、ハイレベルＨのセットパルスＰ＿ＳＥＴが印加されれば、第１ノードＮＤ１はハイレベルになる。第１ノードＮＤ１がハイレベルであれば、ＮＭＯＳトランジスタＮ１はターンオンされ、ＰＭＯＳトランジスタＰ２はターンオフされる。セット電圧ＤＣＢＬの大きさに応じて第２ノードＮＤ２の電圧レベルは変わる。第２ノードＮＤ２の電圧レベルに応じてＰＭＯＳトランジスタＰ３を通じて流れる電流の大きさが変わる。
【００３８】
セットパルスＰ＿ＳＥＴのパルス幅に応じてステップダウンセット電流Ｉ＿ＳＥＴのセットプログラム時間が変わる。そしてセット電圧ＤＣＢＬの大きさによってステップダウンセット電流Ｉ＿ＳＥＴの大きさが変わる。すなわち、書き込みドライバ１４０はセットパルスＰ＿ＳＥＴ及びセット電圧ＤＣＢＬによってステップダウンセット電流Ｉ＿ＳＥＴのセットプログラム時間及び大きさを決める。
【００３９】
図６乃至図１０は図４に示したセットプログラム制御回路１５０の動作を説明するためのタイミング図である。図６は周期決定信号ＰＲＤ及び選択信号ＳＥＬがディセーブルされた場合を示し、図７は周期決定信号ＰＲＤがイネーブルされた場合を示し、図８乃至図１０は選択信号ＳＥＬがイネーブルされた場合を示す。
【００４０】
図６を参照すれば、ステップダウンセット電流Ｉ＿ＳＥＴはＴＯの単位ステップ時間及びｔＴ０のセットプログラム時間を有する。セットイネーブル信号ＥＮ＿ＳＥＴが印加されれば、オシレータ１５１はＴ０の周期を有するクロック信号ＣＬＫを発生する。シフトパルス発生器１５２はクロック信号ＣＬＫのローからハイへの遷移に同期して複数のシフトパルスＰＵＬ＿１〜ＰＵＬ＿ｎを段階的に発生する。セットパルス発生器１５３に複数のシフトパルスＰＵＬ＿１〜ＰＵＬ＿ｎが入力され、セットパルスＰ＿ＳＥＴ及びセット電圧ＤＣＢＬを発生する。
【００４１】
ここで、セットパルスＰ＿ＳＥＴは第１シフトパルスＰＵＬ＿１に応答してイネーブルされ、第ｎシフトパルスＰＵＬ＿ｎに応答してディセーブルされる。この場合、セットパルスＰ＿ＳＥＴはＷ０のパルス幅を有する。セット電圧ＤＣＢＬはＶ１からＶｎまで段階的に下降するステップ電圧である。セット電圧ＤＣＢＬはセットパルス発生器１５３内に含まれた電圧分配器（図示しない）で生成される。電圧分配器は直列接続された複数の抵抗及びそれぞれの抵抗の両端に接続された複数の選択器を含む。複数の選択器が段階的にオンまたはオフされることによって、電圧分配器は段階的に下降するステップ電圧を生成する。
【００４２】
セットパルスＰ＿ＳＥＴ及びセット電圧ＤＣＢＬが書き込みドライバ１４０に印加されれば、書き込みドライバ１４０はＩ１からＩｎまで段階的に下降するステップダウンセット電流を発生する。ステップダウンセット電流はＴ０の単位ステップ時間、ｎ個のステップ数、及びｔＴ０のセットプログラム時間を有する。
【００４３】
図７は図４に示したクロック周期コントローラ１５４が周期決定信号ＰＲＤを提供する場合に、セットプログラム制御回路１５０の動作を説明するためのタイミング図である。周期決定信号ＰＲＤがオシレータ１５１に印加されれば、オシレータ１５１はＴ１の周期を有するクロック信号ＣＬＫを発生する。ここで、Ｔ１はＴ０（図６を参照）より短い時間である。
【００４４】
クロック信号ＣＬＫの周期が短くなれば、シフトパルスＰＵＬ＿１〜ＰＵＬ＿ｎのパルス幅が短くなる。シフトパルスＰＵＬ＿１〜ＰＵＬ＿ｎのパルス幅が短くなれば、セットパルスＰ＿ＳＥＴのパルス幅Ｗ１が短くなり、セット電圧ＤＣＢＬの単位ステップ時間が減る。セット電圧ＤＣＢＬの単位ステップ時間が減れば、ステップダウンセット電流Ｉ＿ＳＥＴの単位ステップ時間も減る。また、セットパルスＰ＿ＳＥＴのパルス幅Ｗ１が短くなるからセットプログラム時間ｔＴ１も減る。図７に示したように、本発明に係る相変化メモリ装置１００はセットプログラム時間を減らすことができ、プログラム速度が速くできる。
【００４５】
図８乃至図１０は図４に示したパルス選択器１５５が選択信号ＳＥＬを提供する場合に、セットプログラム制御回路１５０の動作を説明するためのタイミング図である。選択信号ＳＥＬがセットパルス発生器１５３に提供されれば、セットパルス発生器１５３は選択信号ＳＥＬに応じて複数のシフトパルスＰＵＬ＿１〜ＰＵＬ＿ｎのうちの一部のシフトパルスを選択する。セットパルス発生器１５３は選択されたシフトパルスを通じてセットパルスＰ＿ＳＥＴ及びセット電圧ＤＣＢＬを生成する。
【００４６】
図８はセットパルス発生器１５３が選択信号ＳＥＬに応答して第３乃至第ｎシフトパルスＰＵＬ＿３〜ＰＵＬ＿ｎを選択した場合を示す。図８を参照すれば、セットパルスＰ＿ＳＥＴは第３シフトパルスＰＵＬ＿３に応答してイネーブルされ、第ｎシフトパルスＰＵＬ＿ｎに応答してディセーブルされる。この場合、セットパルスＰ＿ＳＥＴはＷ２のパルス幅を有する。ここで、Ｗ２はＷ０（図６を参照）より短い。第１及び第２シフトパルスＰＵＬ＿１、ＰＵＬ＿２が選択されないから、セット電圧ＤＣＢＬは第１及び第２ステップ電圧Ｖ１、Ｖ２を発生しない。セット電圧ＤＣＢＬはＶ３からＶｎまで段階的に下降するステップ電圧である。図８に示したセットパルスＰ＿ＳＥＴ及びセット電圧ＤＣＢＬに応じて、ステップダウンセット電流Ｉ＿ＳＥＴはｔＴ２のセットプログラム時間の間にＩ３からＩｎまで段階的に下降する。
【００４７】
図９はセットパルス発生器１５３が選択信号ＳＥＬに応答して第１乃至第ｎ−１シフトパルスＰＵＬ＿１〜ＰＵＬ＿ｎ−１を選択した場合を示す。図９を参照すれば、セットパルスＰ＿ＳＥＴは第１シフトパルスＰＵＬ＿１に応答してイネーブルされ、第ｎ−１シフトパルスＰＵＬ＿ｎ−１に応答してディセーブルされる。この場合、セットパルスＰ＿ＳＥＴはＷ３のパルス幅を有する。ここで、Ｗ３はＷ０（図６を参照）より短い。第ｎシフトパルスＰＵＬ＿ｎが選択されないから、セット電圧ＤＣＢＬは第ｎステップ電圧Ｖｎを発生しない。セット電圧ＤＣＢＬはＶ１からＶｎ−１まで段階的に下降するステップ電圧である。図９に示したセットパルスＰ＿ＳＥＴ及びセット電圧ＤＣＢＬに応じて、ステップダウンセット電流Ｉ＿ＳＥＴはｔＴ３のセットプログラム時間の間にＩ１からＩｎ−１まで段階的に下降する。
【００４８】
図１０はセットパルス発生器１５３が選択信号ＳＥＬに応答して第３乃至第ｎ−１シフトパルスＰＵＬ＿３〜ＰＵＬ＿ｎ−１を選択した場合を示す。図１０を参照すれば、セットパルスＰ＿ＳＥＴは第３シフトパルスＰＵＬ＿３に応答してイネーブルされ、第ｎ−１シフトパルスＰＵＬ＿ｎ−１に応答してディセーブルされる。この場合、セットパルスＰ＿ＳＥＴはＷ４のパルス幅を有する。ここで、Ｗ４はＷ０（図６を参照）より短い。第１及び第２シフトパルスＰＵＬ＿１、ＰＵＬ＿２、第ｎシフトパルスＰＵＬ＿ｎが選択されないから、セット電圧ＤＣＢＬは第１及び第２ステップ電圧Ｖ１、Ｖ２、第ｎステップ電圧Ｖｎを発生しない。セット電圧ＤＣＢＬはＶ３からＶｎ−１まで段階的に下降するステップ電圧である。図１０に示したセットパルスＰ＿ＳＥＴ及びセット電圧ＤＣＢＬに応じて、ステップダウンセット電流Ｉ＿ＳＥＴはｔＴ４のセットプログラム時間の間にＩ３からＩｎ−１まで段階的に下降する。
【００４９】
図８乃至図１０を参照すれば、選択信号ＳＥＬがセットパルス発生器１５３に提供されれば、セットパルス発生器１５３は選択信号ＳＥＬに応じて複数のシフトパルスＰＵＬ＿１〜ＰＵＬ＿ｎのうちの一部のシフトパルスを選択する。セットパルス発生器１５３は選択されたシフトパルスに応じてセットパルスＰ＿ＳＥＴのパルス幅及びセット電圧ＤＣＢＬのステップ電圧数を調節することができる。セット電圧ＤＣＢＬのステップ電圧数に応じてステップダウンセット電流Ｉ＿ＳＥＴのステップ数が調節され、セットパルスＰ＿ＳＥＴのパルス幅に応じてセットプログラム時間が調節される。図８乃至図１０に示したように、本発明に係る相変化メモリ装置１００はセットプログラム時間を減らすことができ、プログラム速度が速くできる。
【００５０】
図１１は本発明の好適なさらに他の実施形態に係る相変化メモリ素子の適用例を示した携帯用電子システムのブロック図である。バスラインＬ３を通じてマイクロプロセッサ５００と接続された相変化メモリ装置１００は携帯用電子システムのメインメモリとして機能する。バッテリー４００は電源ラインＬ４を通じてマイクロプロセッサ５００、入出力装置６００、及び相変化メモリ装置１００に電源を供給する。受信データがラインＬ１を通じて入出力装置６００に提供される場合にマイクロプロセッサ５００はラインＬ２を通じて受信データが入力されて処理した後、バスラインＬ３を通じて相変化メモリ装置１００に受信または処理されたデータを印加する。相変化メモリ装置１００はバスラインＬ３を通じて印加されるデータをメモリセルに記憶する。また、メモリセルに記憶されたデータはマイクロプロセッサ５００によって読み出され、入出力装置６００を通じて外部に出力される。
【００５１】
バッテリー４００の電源が電源ラインＬ４に供給されない場合にも相変化メモリ装置１００のメモリセルに記憶されたデータは相変化物質の特性に起因して消滅しない。これは相変化メモリ装置１００がＤＲＡＭとは異なり、不揮発性メモリだからである。以外にも相変化メモリ装置１００は他のメモリ装置に比べて動作速度が速く、電力消費が少ないという長所がある。
【００５２】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内でさまざまな変形が可能であることは勿論である。したがって、本発明の範囲は上述した実施形態に限って定められてはならず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって定められなければならない。
【図面の簡単な説明】
【００５３】
【図１】相変化メモリ装置のメモリセルを示す図である。
【図２】相変化メモリ装置の他のメモリセルを示す図である。
【図３】相変化物質の特性を説明するための図である。
【図４】本発明の好適な実施形態に係る相変化メモリ装置を示すブロック図である。
【図５】図４に示した書き込みドライバを例示的に示す回路図である。
【図６】図４に示したセットプログラム制御回路の動作を説明するためのタイミング図である。
【図７】図４に示したセットプログラム制御回路の動作を説明するためのタイミング図である。
【図８】図４に示したセットプログラム制御回路の動作を説明するためのタイミング図である。
【図９】図４に示したセットプログラム制御回路の動作を説明するためのタイミング図である。
【図１０】図４に示したセットプログラム制御回路の動作を説明するためのタイミング図である。
【図１１】本発明の好適なさらに他の実施形態に係る相変化メモリ装置の適用例を示す携帯用電子システムのブロック図である。
【符号の説明】
【００５４】
１００  相変化メモリ装置
１１０  メモリセルアレイ
１２０  アドレスデコーダ
１３０  ビットライン選択回路
１４０  書き込みドライバ
１５０  セットプログラム制御回路
１５１  オシレータ
１５２  シフトパルス発生器
１５３  セットパルス発生器
１５４  クロック周期コントローラ
１５５  パルス選択器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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