(57)【要約】【課題】微細化されてもｎＭＯＳ及びｐＭＯＳのそれぞれの素子特性を向上させることが可能な半導体装置及びその製造方法を提供することである。【解決手段】上記の課題を解決した半導体装置は、半導体基板上に絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極を挟んで前記半導体基板中に形成された第１の拡散層と、前記第１の拡散層に形成された第１方向の内部応力を内在する第１の導電体層とを具備する第１の半導体素子と、前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極を挟んで前記半導体基板中に形成された第２の拡散層と、前記第２の拡散層に形成され、前記第１の導電体層と同じ元素により構成され、前記第１方向と逆向きの第２方向の内部応力を内在する第２の導電体層とを具備する第２の半導体素子と、を具備する。【選択図】      図１
2007081330.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極を挟んで前記半導体基板中に形成された第１の拡散層と、
前記第１の拡散層に形成された第１方向の内部応力を内在する第１の導電体層とを具備する第１の半導体素子と、
前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極を挟んで前記半導体基板中に形成された第２の拡散層と、
前記第２の拡散層に形成され、前記第１の導電体層と同じ元素により構成され、前記第１方向と逆向きの第２方向の内部応力を内在する第２の導電体層とを具備する第２の半導体素子と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の半導体素子はｎＭＯＳＦＥＴであり、前記第１方向の内部応力は引っ張り応力であり、前記第２の半導体素子はｐＭＯＳＦＥＴであり、前記第２方向の内部応力は圧縮応力であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の導電体層は、ニッケル、コバルト、チタニウム、プラチナ、パラジウム、エルビウム、のうち少なくとも１つの金属を含む金属シリサイドあることを特徴とする、請求項１若しくは２に記載の半導体装置。
【請求項４】
前記第１及び第２方向の内部応力は、前記第１及び第２の導電体層を形成する際に同時に形成されることを特徴とする、請求項１ないし３のいずれか１に記載の半導体装置。
【請求項５】
半導体基板中に第１及び第２の半導体領域を形成する工程と、
前記第１の半導体領域上に絶縁膜を介して第１のゲート電極を形成し、前記第２の半導体領域上に絶縁膜を介して第２のゲート電極を形成する工程と、
前記第１のゲート電極を挟む前記半導体基板中に第１の拡散層を形成し、前記第２のゲート電極を挟む前記半導体基板中に第２の拡散層を形成する工程と、
前記第１及び第２の拡散層に接触させて金属材料を堆積する工程と、
第１のアニールにより前記金属材料と前記半導体基板とを反応させて前記第１及び第２の拡散層上に第１方向の内部応力を内在する第１相の第１及び第２の導電体層をそれぞれ形成する工程と、
前記第２の半導体領域上に前記第１方向とは逆向きの第２方向の内部応力を内在する応力制御膜を形成する工程と、
第２のアニールにより第１の半導体領域に前記第１方向の内部応力を内在する第２相の第１の導電体層を形成し、第２の半導体領域に前記第２方向の内部応力を内在する第２相の第２の導電体層を形成する工程と、
を具備することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、シリサイドを用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の微細化された半導体装置、特にＭＩＳ（metal insulator semiconductor）型のＦＥＴ（field effect transistor）装置では、高速化、低消費電力化等の半導体装置の特性を向上させることが要求されている。半導体装置の高速化のためには、構成素子の電流駆動力を向上させることが必要である。これまでの半導体素子では、ゲート長の縮小に伴い電流駆動力は向上されてきたが、近年の微細化の進行に伴いゲート長の縮小だけでは電流駆動力の十分な向上が見込めなくなってきている。したがって、他の手法により電流駆動力を向上させることが求められてきており、例えば、ＦＥＴのチャネル領域に応力を与えることによりキャリアの移動度を向上させる手法が用いられるようになってきている。
【０００３】
ＣＭＯＳ（complimentary metal oxide semiconductor）半導体装置では、ｎチャネルＭＯＳＦＥＴ（以降、ｎＭＯＳと表す）とｐチャネルＭＯＳＦＥＴ（以降、ｐＭＯＳと表す）とにおいて、それぞれのチャネル領域に逆向きの応力を与えることにより、半導体装置の電流駆動力を向上できることが知られている。
【０００４】
従来のＣＭＯＳ半導体装置では、素子の寄生抵抗を低減するために、ｎＭＯＳ及びｐＭＯＳのソース・ドレインのコンタクト領域表面にシリサイドを形成している。このシリサイドには、例えば、チタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）が使用されている。これらのシリサイドは、いずれもシリコンに対して引っ張りの内部応力を有することが知られている。
【０００５】
これらのシリサイドをＭＯＳＦＥＴのソース・ドレインのコンタクト領域表面に形成した場合に、シリサイド直下のソース・ドレイン（シリコン基板）には、圧縮応力が与えられ、シリサイドの横方向に設けられたＭＯＳＦＥＴのチャネル領域には、引っ張り応力が与えられる。引っ張り応力がチャネル領域に与えられると、ｎＭＯＳではチャネルを流れるキャリア（電子）の移動度が大きくなり、電流駆動力の向上に寄与する。しかしながら、ｐＭＯＳでは、チャネルを流れるキャリアは正孔であり、その移動度が小さくなるため、駆動電流が減少してしまうという問題を引き起こす。正孔の移動度を向上させるためには、圧縮応力を与えることが必要である。
【０００６】
したがって、ｎＭＯＳのチャネル領域には引っ張り応力を、ｐＭＯＳには逆向きの圧縮応力をそれぞれ与えることにより、電流駆動力の向上が実現される。
【０００７】
シリサイドを形成するための従来のサリサイド技術では、使用するシリサイドの種類によってシリコン基板に与えられる応力の方向は、一義的に決まってしまう。したがって、１種類のシリサイドを使用する場合には、上記のように、ｎＭＯＳ又はｐＭＯＳの一方の電流駆動力を向上できるが、他方の電流駆動力を低下させてしまうという問題点がある。２種類のシリサイドを使用するデュアルシリサイド構造にすることにより、ｎＭＯＳとｐＭＯＳの両者にそれぞれ所望の方向の応力を与えることが可能になるが、製造プロセスが極めて複雑になるとうい問題がある。
【０００８】
これらの問題を解決するために、特許文献１には、ソース／ドレインに１種類のシリサイドを形成後、引っ張り応力を有する第１のシリコン窒化膜（Ｓｉ３Ｎ４膜）をｎＭＯＳ領域に形成し、圧縮応力を有する第２のＳｉ３Ｎ４膜をｐＭＯＳ領域に形成する技術が、開示されている。これらのＳｉ３Ｎ４膜によりｎＭＯＳとｐＭＯＳのチャネル領域に与えられる応力を逆向きに制御して、それぞれの電流駆動力を向上させている。この第１及び第２のＳｉ３Ｎ４膜は、異なる製造方法により形成されるため、製造プロセスが複雑になる。また、第１及び第２のＳｉ３Ｎ４膜が接する界面領域における応力の問題等、新たな問題が生ずる。
【特許文献１】特開２００３−６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、微細化されてもｎＭＯＳ及びｐＭＯＳのそれぞれの素子特性を向上させることが可能なＣＭＯＳ半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記の課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。
【００１１】
本発明の１態様による半導体装置は、半導体基板上に絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極を挟んで前記半導体基板中に形成された第１の拡散層と、前記第１の拡散層に形成された第１方向の内部応力を内在する第１の導電体層とを具備する第１の半導体素子と、前記半導体基板上に絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極を挟んで前記半導体基板中に形成された第２の拡散層と、前記第２の拡散層に形成され、前記第１の導電体層と同じ元素により構成され、前記第１方向と逆向きの第２方向の内部応力を内在する第２の導電体層とを具備する第２の半導体素子と、を具備する。
【００１２】
本発明の他の１態様による半導体装置の製造方法は、半導体基板中に第１及び第２の半導体領域を形成する工程と、前記第１の半導体領域上に絶縁膜を介して第１のゲート電極を形成し、前記第２の半導体領域上に絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極を挟む前記半導体基板中に第１の拡散層を形成し、前記第２のゲート電極を挟む前記半導体基板中に第２の拡散層を形成する工程と、前記第１及び第２の拡散層に接触させて金属材料を堆積する工程と、第１のアニールにより前記金属材料と前記半導体基板とを反応させて前記第１及び第２の拡散層上に第１方向の内部応力を内在する第１相の第１及び第２の導電体層をそれぞれ形成する工程と、前記第２の半導体領域上に前記第１方向とは逆向きの第２方向の内部応力を内在する応力制御膜を形成する工程と、第２のアニールにより第１の半導体領域に前記第１方向の内部応力を内在する第２相の第１の導電体層を形成し、第２の半導体領域に前記第２方向の内部応力を内在する第２相の第２の導電体層を形成する工程と、を具備する。
【発明の効果】
【００１３】
本発明により、微細化されてもｎＭＯＳ及びｐＭＯＳのそれぞれの素子特性を向上させることが可能なＣＭＯＳ半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１５】
本発明によれば、ｎＭＯＳではそのチャネル領域に引っ張り応力を与えるシリサイド層を具備し、ｐＭＯＳではそのチャネル領域に圧縮応力を与えるシリサイド層を具備する半導体装置及びその製造方法が提供される。上記のシリサイド層は、同じ元素により構成された１種類のシリサイドであり、従来の２種類のシリサイドを用いるデュアルシリサイドとは異なる。
【００１６】
本発明の一実施形態の半導体装置の断面構造の一例を図１に示す。本実施形態の半導体装置は、ｎＭＯＳ１００とｐＭＯＳ２００とにおいて同じ元素により構成されたシリサイド層１４０、２４０を有するが、シリサイドを形成するサリサイド工程において、それぞれが逆向きの内部応力を内在するようにシリサイド層１４０、２４０を形成したものである。図中に示した矢印は、内部応力の方向を表しており、外向きの矢印は、引っ張り応力を、内向きの矢印は、圧縮応力を表す。
【００１７】
図１において、ｎＭＯＳ１００では、ソース・ドレインのコンタクト領域１３２及びゲート電極１２４上に形成されたシリサイド層１４０−１，１４０−２は、引っ張りの内部応力を有する。周囲の応力を考慮する上で、シリサイド層１４０が引っ張り応力を有するということは、概念的に、シリコン基板１０よりも小さな体積のシリサイド層１４０を埋め込んだことに相当する。したがって、シリサイド層１４０−１直下のシリコン基板１０には、シリサイド層１４０−１とは逆向きの圧縮応力が与えられる。ところが、２つのシリサイド層１４０−１挟まれた、ゲート電極１２４直下のチャネル領域には、シリサイド層１４０−１と同じ向きの引っ張り応力が与えられる。
【００１８】
一方、ｐＭＯＳ２００では、ソース・ドレインのコンタクト領域２３２及びゲート電極２２４上に形成されたシリサイド層２４０−１，２４０−２は、ｎＭＯＳ１００とは反対の圧縮の内部応力を有する。シリサイド層２４０が圧縮応力を有するということは、概念的に、シリコン基板１０よりも大きな体積のシリサイド層２４０を埋め込んだことに相当する。同様に、このシリサイド層２４０−１の圧縮応力により、ゲート電極２２４直下のチャネル領域には、圧縮応力が与えられる。
【００１９】
したがって、ｎＭＯＳでは、チャネルにおける電子の移動度を改善でき、ｐＭＯＳでは、正孔の移動度を改善できるため、半導体装置の電流駆動力を向上できる。
【００２０】
ｎＭＯＳとｐＭＯＳのシリサイド層１４０，２４０の内部応力は、下記に詳細に説明するように、シリサイド層を形成するサリサイド工程において、両者が逆向きの内部応力を持つように作り分けることができる。
【００２１】
本発明の一実施形態の基本的な概念を図２に示した断面図を参照して、詳細に説明する。本実施形態の半導体装置は、２段階のシリサイド形成アニールを含むサリサイド工程を経て製造される。まず、図２（ａ）に示したように、シリコン基板１０の表面にシリサイド用金属膜３４、例えば、ニッケル（Ｎｉ）を堆積して第１のシリサイド化アニールを行う。第１のアニールは、完全にシリサイド化が行われないような低温、短時間のアニールである。第１のアニール後に、未反応のシリサイド用金属膜３４を除去する。第１のアニールにより、図２（ｂ）に示されたように、シリコン基板１０表面には、第１相のシリサイド層３６が形成される。第１相のシリサイド層３６は、例えば、ＮｉｘＳｉ（１＜ｘ＜２）の組成を有する中間段階のシリサイド層であり、引っ張りの内部応力を有する（図では、引っ張り応力を外向きの矢印で示している）。
【００２２】
次に、図２（ｃ）に示したように、第１相のシリサイド層３６とは逆向きの内部応力（図では圧縮応力）を有する応力制御膜３８を、第１相のシリサイド層３６の一部の表面上に形成する（図では、圧縮内部応力を内向きの矢印で示している）。応力制御膜３８の内部応力は、第１相のシリサイド層３６の内部応力よりも大きな絶対値を有するように選択する。図２の例では、応力制御膜３８として、大きな圧縮応力を有する窒化チタン膜（ＴｉＮ膜）を使用している。
【００２３】
その後、第２のシリサイド化アニールを行う。第２のアニールは、サーマルバジェットが、第１のアニールより大きなアニールである。第２のアニールにより第１相のシリサイド層３６の金属が充分にシリコンと反応して第２相のシリサイド層４０を形成する。すなわち、第２相のシリサイド層４０は、例えば、ＮｉＳｉの組成を有するモノシリサイドである。
【００２４】
第２相のシリサイド層４０の内部応力は、第２のアニール時の応力制御膜３８の有無により制御することができる。
【００２５】
応力制御膜３８を形成しないで第２のアニールを行う場合には、図２（ｄ）に示したように、第２相のシリサイド層４０は、第１相のシリサイド層３６よりもさらに大きな引っ張り応力を内部応力として有する。
【００２６】
ところが、大きな圧縮応力を有する応力制御膜３８を形成した状態で第２のアニールを行うと、図２（ｅ）に示したように、この圧縮応力がシリサイド化反応中にシリサイド層内に凍結されて、圧縮応力を有する第２相のシリサイド層４０’が形成される。
【００２７】
このようにして、シリサイド層の内部応力の向きを制御することができる。
【００２８】
本発明をＣＭＯＳ半導体装置に応用した実施形態を、下記に説明する。チャネル中のキャリア移動度を大きくするためには、ｎＭＯＳではチャネルに引っ張り応力を、ｐＭＯＳでは圧縮応力を与えることが必要である。そこでソース／ドレインのコンタクト領域に、例えば、本来は引っ張り応力を有するシリサイドを形成する際に、ｐＭＯＳにだけ大きな、例えば、圧縮応力を有する応力制御膜３８を形成した状態で、第２のアニールを行う。その結果、ｐＭＯＳのソース／ドレインのコンタクト領域に形成したシリサイド層には、圧縮の内部応力が凍結され、ｎＭＯＳのシリサイド層には、引っ張りの内部応力が発生する。したがって、ｐＭＯＳのチャネル領域には、圧縮応力を与えることができ、ｎＭＯＳには、引っ張り応力を与えることができる。すなわち、互いに逆向きの内部応力を有するシリサイド層を同時に形成することが可能である。
【００２９】
上記のように、互いに逆向きの内部応力を有するシリサイド層を形成することにより、ｎＭＯＳ及びｐＭＯＳにおいて、チャネル領域のキャリア移動度をそれぞれ向上させることができる。具体的には、ｎＭＯＳではチャネル領域に引っ張り応力を与えることにより、チャネル領域の電子の移動度を向上でき、ｐＭＯＳではチャネル領域に圧縮応力を与えることにより、チャネル領域の正孔の移動度を向上させることができる。これにより、ｎＭＯＳ，ｐＭＯＳそれぞれの電流駆動力を向上できる。また、上記のシリサイド層は、本来の目的であるソース／ドレインの寄生抵抗を低減する。その結果、ＣＭＯＳ半導体装置の電流駆動力はｎＭＯＳ、ｐＭＯＳの各々に対して向上させることが可能となり、素子の性能を向上させることができる。さらに、本発明は、上記のように、サリサイド工程の途中に応力制御膜の形成を追加するだけで実現でき、製造プロセスは簡略である。
【００３０】
以下に本実施形態の製造プロセスの一例を、図３から図６に示した工程断面図を参照して説明する。
【００３１】
（１）先ず、図３（ａ）を参照して、半導体基板１０、例えば、シリコン基板、に素子分離１２を形成する。素子分離１２は、例えば、シリコン基板１０に浅い溝を形成し、その中をＣＶＤ（chemical vapor deposition）により形成したシリコン酸化膜（ＳｉＯ２膜）で埋めたＳＴＩ（shallow trench isolation）を使用することができる。
【００３２】
次に、ｎＭＯＳを形成するｎＭＯＳ領域１１０にｐ型不純物を深くドープしてｐ−ウェル１１５を、ｐＭＯＳを形成するｐＭＯＳ領域２１０にｎ型不純物を深くドープしてｎ−ウェル２１５を形成する。ｐ型不純物としては、例えば、ホウ素（Ｂ）を使用することができ、ｎ型不純物としては、例えば、リン（Ｐ）を使用することができる。
【００３３】
その後、全面にゲート絶縁膜２２を形成し、その上に導電体膜２４を堆積する。ゲート絶縁膜２２としては、例えば、ＳｉＯ２膜、シリコン酸窒化膜（ＳｉＯＮ膜）、を使用することができる。導電体膜２４としては、例えば、ノンドープ若しくはリン又はホウ素を高濃度にドープした多結晶シリコンを使用することができる。
【００３４】
そして、この積層膜をリソグラフィ及びエッチングによりパターニングして、ゲート電極１２４，２２４を形成する。
【００３５】
（２）次に、ゲート電極１２４、２２４を覆うように全面に第１の絶縁膜２６を形成する。第１の絶縁膜２６としては、例えば、膜厚が２−１０ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４膜）を使用することができる。第１の絶縁膜２６を異方性エッチングして、図３（ｂ）に示したように、ゲート電極１２４，２２４の側面にのみ第１の絶縁膜２６を残して、オフセットスペーサ１２６，２２６を形成する。ゲート電極１２４，２２４及びオフセットスペーサ１２６，２２６をマスクとして、イオン注入を行う。ｎＭＯＳ領域１１０には、ｎ型不純物、例えば、ヒ素（Ａｓ）をドープして、第１の拡散層１２８を形成し、ｐＭＯＳ領域２１０には、ｐ型不純物、例えば、ホウ素（Ｂ）をドープして、第２の拡散層２２８を形成する。第１及び第２の拡散層１２８，２２８は、ソース／ドレインのエクステンションになる。
【００３６】
（３）次に、オフセットスペーサ１２６，２２６を含むゲート電極１２４、２２４を覆うように全面に第２の絶縁膜３０を形成する。第２の絶縁膜３０としては、例えば、Ｓｉ３Ｎ４膜を使用することができる。第２の絶縁膜３０を異方性エッチングして、図４（ａ）に示したように、オフセットスペーサ１２６，２２６の側面にのみ第２の絶縁膜３０を残して、ゲート側壁１３０，２３０を形成する。ゲート電極１２４，２２４及びゲート側壁１３０，２３０をマスクとして、第１及び第２の拡散層より深く高濃度のイオン注入を行う。ｎＭＯＳ領域１１０には、ｎ型不純物、例えば、ヒ素（Ａｓ）をドープして、第３の拡散層１３２を形成し、ｐＭＯＳ領域２１０には、ｐ型不純物、例えば、ホウ素（Ｂ）をドープして、第４の拡散層２３２を形成する。第３及び第４の拡散層１３２，２３２は、ソース／ドレインのコンタクト領域になる。
【００３７】
上記の工程（２）、（３）の第１と第３の拡散層１２８，１３２及び第２と第４の拡散層２２８，２３２のイオン注入時に、ゲート電極１２４，２２４にも同時にドーパントが導入される。
【００３８】
（４）次に、図４（ｂ）に示したように、ゲート電極１２４，２２４を覆って全面にシリサイド用金属膜３４を形成する。シリサイド用金属３４としては、例えば、膜厚が約１０ｎｍのニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等を使用することができる。
【００３９】
（５）その後、第１のシリサイド化アニールを行う。第１のシリサイド化アニールは、完全にシリサイド化が行われないような低温、短時間のアニールであり、例えば、３５０℃程度のＲＴＡ（rapid thermal annealing）である。この第１のアニールにより、図５（ａ）に示したように、シリサイド用金属膜３４と接しているソース／ドレイン・コンタクト領域１３２，２３２及びゲート電極１２４，２２４の上面のシリコンが反応して第１相のシリサイド層１３６−１，２３６−１及び１３６−２，２３６−２が形成される。シリサイド用金属３４としてＮｉを使用する場合、第１相のシリサイド層は、例えば、ＮｉｘＳｉ（１＜ｘ＜２）の組成を有する中間的なシリサイドである。このシリサイド層は、図に外向きの矢印で示したように、引っ張りの内部応力を有する。第１のアニール時に、素子分離１２上や、Ｓｉ３Ｎ４膜のゲート側壁１３０，２３０上に堆積したシリサイド用金属は、反応せず、そこにはシリサイド層を形成しない。
【００４０】
その後、硫酸過酸化水素水混合液やアンモニア過酸化水素水混合液等のエッチング液を用いて未反応のシリサイド用金属、例えば、Ｎｉ膜をエッチングして除去する。このとき第１相のシリサイド層１３６，２３６は、これらのエッチング液ではエッチングされずにそのまま残る。
【００４１】
（６）次に、図５（ｂ）に示したように、ゲート電極１２４，２２４を覆うように全面に応力制御膜３８を形成する。そして、ｎＭＯＳ領域１１０上の応力制御膜３８をリソグラフィ及びエッチングにより除去して、ｐＭＯＳ領域２１０上だけを応力制御膜３８でキャップする。応力制御膜３８は、第１相のシリサイド層１３６、２３６とは逆向きの内部応力を有し、内部応力の絶対値が大きな膜である。第１相のシリサイド層が、例えば、ＮｉｘＳｉ（引っ張り応力を有する）の場合には、圧縮応力（図では内向きの矢印）を有する膜、例えば、窒化チタン膜（ＴｉＮ膜）を使用することができる。ＴｉＮ膜３８の選択的なエッチングには、例えば、過酸化水素水（Ｈ２Ｏ２）を使用することができる。
【００４２】
（７）その後、第２のシリサイド化アニールを行う。第２のアニールは、第１相のシリサイド層１３６、２３６が充分にシリコンと反応するように行う。例えば、５００℃程度のＲＴＡであり、第２のアニールのサーマルバジェットは、第１のアニールよりも大きい。図６に示したように、この第２のアニールより、第１相のシリサイド層１３６，２３６（例えば、ＮｉｘＳｉ（１＜ｘ＜２））は、第２相のシリサイド層１４０、２４０（例えば、ニッケルモノシリサイド（ＮｉＳｉ））に変化する。
【００４３】
上記で使用する応力制御膜３８、例えば、ＴｉＮ膜は、安定な膜であるため、このアニールではシリサイド層とは反応しない。したがって、ｎＭＯＳ及びｐＭＯＳのシリサイド層１４０及び２４０の両者は、同じ元素により構成される。
【００４４】
このようにして形成したｎＭＯＳとｐＭＯＳのシリサイド層１４０と２４０は、互いに逆向きの内部応力を有する。すなわち、応力制御膜３８を形成しないで第２のアニールを行ったｎＭＯＳ１００では、第２相のシリサイド層１４０は、第１相のシリサイド層１３６よりもさらに大きな引っ張り応力を内部応力として内在する。ところが、大きな圧縮応力を有する応力制御膜３８を形成した状態で第２のアニールを行ったｐＭＯＳ２００では、この圧縮応力がシリサイド化反応中にシリサイド層２４０内に凍結されて、圧縮応力を内在する第２相のシリサイド層２４０−１，２４０−２が形成される。
【００４５】
第２のアニール後に、応力制御膜３８を除去して、図６に示した構造を完成する。
【００４６】
その後、図示しないが、第３及び第４の拡散層１３２，２３２上のシリサイド層１４０−１，２４０−１、及びゲート電極１２４，２２４上のシリサイド層１４０−２，２４０−２に接続する配線を形成する。さらに、多層配線等の半導体装置に必要な工程を行って、ｎＭＯＳ及びｐＭＯＳのそれぞれのシリサイド層を所望の向きの応力に制御し、素子特性を向上させたＣＭＯＳ半導体装置を完成する。
【００４７】
上記の第２のアニール時に、上記で説明したように、本来のシリサイド層の応力とは逆向きの内部応力を有する応力制御膜３８でキャップしたｐＭＯＳ領域２１０では、そこに形成される第２相のシリサイド層２４０−１，２４０−２が、応力制御膜３８と同じ圧縮内部応力を内在するようにシリサイド化される。一方、ｎＭＯＳ領域１１０では、第２相のシリサイド層１４０−１，１４０−２は、本来の引っ張り内部応力を内在する。
【００４８】
シリサイド層２４０−１が、圧縮応力を有するｐＭＯＳでは、隣接するチャネル領域にも圧縮応力が与えられる。同様に、シリサイド層１４０−１が、引っ張り応力を有するｎＭＯＳでは、隣接するチャネル領域にも引っ張り応力が与えられる。
【００４９】
上記に例示したシリサイド用金属、ニッケル（Ｎｉ），コバルト（Ｃｏ），チタン（Ｔｉ）によるシリサイド、ニッケルシリサイド（ＮｉＳｉ），コバルトシリサイド（ＣｏＳｉ２），チタンシリサイド（ＴｉＳｉ２）は、いずれも本来引っ張り応力を内在する。したがって、応力制御膜として大きな圧縮応力を有する上記のＴｉＮ膜を使用して、ｐＭＯＳとｎＭＯＳとにおいて応力を逆向きに制御することができる。
【００５０】
本実施形態において、シリサイド材料としてニッケルシリサイド（ＮｉＳｉ）を例に挙げたが、本発明はこれらの材料に限定するものではなく、シリサイド材料としては、上記のＴｉＳｉ２、ＣｏＳｉ２の他に、例えば、プラチナシリサイド（ＰｔＳｉ）、パラジウムシリサイド（ＰｄＳｉ）、エルビウムシリサイド（ＥｒＳｉ２）のような、種々の金属シリサイドを用いることができる。
【００５１】
またシリサイド層の内部応力の方向を制御する材料として、膜の内部応力が圧縮応力である窒化チタン膜を例に挙げたが、この材料についても窒化チタン膜に限定する必要はなく、同様にシリサイド層とは逆向きの内部応力を持つその他の導体膜、半導体膜、絶縁膜を用いることも可能である。
【００５２】
本実施形態において、ｐＭＯＳ領域上にのみ圧縮内部応力を有する窒化チタン膜を堆積し第２のアニールによりシリサイド化を行った。これに加えて、ｎＭＯＳ領域上にも強い引っ張り応力を有する第２の応力制御膜を堆積し、ｎＭＯＳ上に形成されるシリサイド層の内部応力をさらに大きな引っ張り応力とすることができる。これにより、チャネル領域に加わる引っ張り応力をさらに大きくすることで、ｎＭＯＳの素子性能をさらに向上させることも可能である。なおこれらの応力制御膜は、シリサイド化のための第２のアニール後に、除去される。
【００５３】
上記のように、互いに逆向きの内部応力を有するシリサイド層を形成することにより、ｎＭＯＳ及びｐＭＯＳにおいて、チャネル領域のキャリア移動度をそれぞれ向上させることができる。すなわち、ｎＭＯＳではチャネル領域に引っ張り応力を与えることにより、チャネル領域の電子の移動度を向上でき、ｐＭＯＳではチャネル領域に圧縮応力を与えることにより、チャネル領域の正孔の移動度を向上させることができる。これにより、ｎＭＯＳ，ｐＭＯＳそれぞれの電流駆動力を向上できる。また、上記のシリサイド層は、本来の目的であるソース／ドレインの寄生抵抗を低減する。その結果、ＭＯＳＦＥＴ素子の電流駆動力はｎＭＯＳＦＥＴ領域、ｐＭＯＳＦＥＴ領域各々に対して向上させることが可能となり、素子の性能を向上させることができる。さらに、本発明は、上記のように、サリサイド工程の途中に応力制御膜の形成を追加するだけで実現でき、製造プロセスは簡略である。
【００５４】
本発明は、微細化された半導体装置の性能を向上に有効であり、特にゲート長が０．１μｍ以下のＣＭＯＳ半導体装置の性能を向上させることができる。
【００５５】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００５６】
【図１】図１は、本発明の一実施形態の半導体装置を説明するために示す断面図である。
【図２】図２（ａ）から（ｅ）は、本発明の一実施形態の原理を説明するために示す断面図である。
【図３】図３（ａ），（ｂ）は、本実施形態にしたがった半導体装置の製造工程の一例を説明するために示す断面図である。
【図４】図４（ａ），（ｂ）は、図３（ｂ）に続く本実施形態の半導体装置の製造工程の一例を説明するために示す断面図である。
【図５】図５（ａ），（ｂ）は、図４（ｂ）に続く本実施形態の半導体装置の製造工程の一例を説明するために示す断面図である。
【図６】図６は、図５（ｂ）に続く本実施形態の半導体装置の製造工程の一例を説明するために示す断面図である。
【符号の説明】
【００５７】
１００…ｎＭＯＳ，２００…ｐＭＯＳ，１０…半導体基板（シリコン基板），１２…素子分離，２４…導電体膜，２６…第１の絶縁膜，３０…第２の絶縁膜，３４…シリサイド用金属，３８…応力制御膜，１１０…ｎＭＯＳ領域，２１０…ｐＭＯＳ領域，１１５，２１５…ウェル，２２，１２２，２２２…ゲート絶縁膜，１２４，２２４…ゲート電極，１２６，２２６…オフセットスペーサ，１２８…第１の拡散層，２２８…第２の拡散層，１３０，２３０…ゲート側壁，１３２…第３の拡散層，２３２…第４の拡散層，１３６，２３６…第１相のシリサイド層，１４０，２４０…第２相のシリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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