(57)【要約】【課題】  パワー半導体モジュール内部のインダクタンスを小さくする。【解決手段】  電源電位に主端子の一端が接続さたハイサイドパワー半導体素子と、グランド電位に主端子の一端が接続されたローサイドパワー半導体素子と、ハイサイドパワー半導体素子とローサイドパワー半導体素子とが接続される回路パタン付絶縁基板とを備え、ハイサイドパワー半導体素子の一方の表面が、回路パタン付絶縁基板上の電源配線パタンに接着し、ローサイドパワー半導体素子の他方の表面がグランド配線に接着し、ハイサイドパワー半導体素子の他方の表面と、ローサイドパワー半導体素子の一方の表面とを、出力配線の金属配線に接続する。【選択図】図１
2007234690.tif 000002
【特許請求の範囲】
【請求項１】
電源電位に主端子の一端が接続され主電流をスイッチングするハイサイドパワー半導体素子と、グランド電位に主端子の一端が接続され主電流をスイッチングするローサイドパワー半導体素子と、該ハイサイドパワー半導体素子とローサイドパワー半導体素子とが接着され電気的に接続される回路パタン付絶縁基板とを有するパワー半導体モジュールにおいて、
前記ハイサイドパワー半導体素子の一方の表面が、前記回路パタン付絶縁基板上の電源配線パタンに接着し、前記ローサイドパワー半導体素子は、前記ハイサイドパワー半導体素子と反対の他方の表面がグランド配線に接着し、
前記ハイサイドパワー半導体素子の他方の表面と、前記ローサイドパワー半導体素子の一方の表面とが、金属配線で接続され、該金属配線が出カ配線となることを特徴とするパワー半導体モジュール。
【請求項２】
請求項１において、前記ハイサイドパワー半導体素子とローサイドパワー半導体素子が、ＮチャネルＩＧＢＴにダイオードを逆並列接続したものであり、前記ハイサイドパワー半導体素子のコレクタ電極とカソード電極とが前記回路パタン付絶縁基板に接着され、前記ローサイドパワー半導体素子のエミッタ電極と、ゲート電極と、アノード電極とが前記回路パタン付絶縁基板に接着していることを特徴としたパワー半導体モジュール。
【請求項３】
請求項１において、前記ハイサイドパワー半導体素子とローサイドパワー半導体素子が、ＮチャネルＭＯＳＦＥＴであり、前記ハイサイドパワー半導体素子は、ドレイン電極が前記回路パタン付絶縁基板に接着され、前記ローサイドパワー半導体素子は、ソース電極と、ゲート電極とが前記回路パタン付絶縁基板に接着されることを特徴としたパワー半導体モジュール。
【請求項４】
請求項１において、前記回路パタン付絶縁基板に接着される前記ローサイドパワー半導体素子の基板接着面周囲に、アンダーフィル材を成す樹脂層を配置したことを特徴としたパワー半導体モジュール。
【請求項５】
請求項４において、前記パワー半導体素子周囲に配置した前記アンダーフィル材の露出部分の幅が１mm以上であることを特徴としたパワー半導体モジュール。
【請求項６】
請求項１において、前記回路パタン付絶縁基板は、表裏面に金属板が接着された金属貼りセラミックス基板であることを特徴としたパワー半導体モジュール。
【請求項７】
請求項６において、前記セラミックス基板は、内層配線層を備えた多層配線基板であって、該内層配線層はグランド配線とゲート配線とを備え、前記ローサイドパワー半導体素子のグランド電極がスルーホール配線で内層配線層のグランド配線に接続されることを特徴としたパワー半導体モジュール。
【請求項８】
請求項６において、前記金属貼りセラミックス基板に、ハイサイドパワー半導体素子を構成するＩＧＢＴチップとダイオードチップと、ローサイドパワー半導体を構成するＩＧＢＴチップとダイオードチップとを搭載していることを特徴とするパワー半導体モジュール。
【請求項９】
請求項１から請求項３のいずれかにおいて、前記ローサイドパワー半導体素子は、前記ハイサイドパワー半導体素子よりもチップサイズが大きいことを特徴とするパワー半導体モジュールの構造。
【請求項１０】
請求項１から請求項３のいずれかにおいて、前記ハイサイドパワー半導体素子のチップ表面及び、前記ローサイドパワー半導体素子のチップ表面に接着された出カ電極に放熱手段が固着され、前記チップの両面から放熱されることを特徴とするパワー半導体モジュール。
【請求項１１】
請求項７において、前記金属貼りセラミックス基板は、基板の一端に電源パタン、グランドパタンが配置され、該電源パタン、グランドパタンの下部にハイサイドパワー半導体素子が配置され、該ハイサイドパワー半導体素子の下部にローサイドパワー半導体素子が配置され、該ローサイドパワー半導体素子の下部に出カパタンが配置されることを特徴とするパワー半導体モジュール。
【請求項１２】
請求項８において、前記パワー半導体モジュールは、３相パワー半導体モジュールの１相分の回路を構成する前記ハイサイドパワー半導体素子が、一枚の金属貼りセラミックス基板に搭載され、前記ローサイドパワー半導体素子も、別の一枚の金属貼りセラミックス基板に搭載されることを特徴とするパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体モジュール、特にＧＢＴモジュールに関する。
【背景技術】
【０００２】
ＩＧＢＴモジュール等、パワー半導体モジュールでは、パワー半導体チップが、樹脂絶縁層を有する絶縁金属基板、または、セラミックス基板にはんだ接着され、アルミワイヤボンディング又はリードフレームのはんだ接着で絶縁金属基板、又は、セラミックス基板の金属回路パタンと電気的に接続される。さらに、主として大電力容量のパワー半導体モジュールで採用されているセラミックス基板の場合には、パワー半導体チップ搭載セラミックス基板は、放熱板である銅等の金属ベースにはんだ接着される。以上の構造体が、主端子、制御端子がインサート成型された樹脂ケース中に収められ、全体がシリコーンゲル等の樹脂で封止される。また、最近の封止形態としては、全体をエポキシ樹脂でトランスファモールドする構造も実現されている。この場合は、樹脂ケース無しで、リードフレームで構成される端子とともにパワー半導体素子はトランスファモールドされる。
【０００３】
ＩＧＢＴ等のパワー半導体は、スイッチング損失低減のためのスイッチングの高速化が着実に進展してきている。スイッチングが高速化されると、スイッチング時の電流時間変化であるｄｉ／ｄｔが大きくなり、主配線の寄生インダクタンスＬｓの影響で、Ｖｓ＝Ｌｓｘｄｉ／ｄｔで決定されるサージ電圧Ｖｓが発生する。このことは、スイッチング損失の低損失化のために高速化したにもかかわらず、スイッチング損失を増大させてしまう。このことを避けるために、パワー半導体モジュールにおいては、寄生インダクタンスＬｓの低減に最大限の注意を払っている。即ち、配線長を短くする事に配慮することはもちろん、配線を可能な限り金属ベースに近づけて、金属ベース中の渦電流による磁東のキャンセル効果で低インダクタンス化を図っている。さらには、樹脂ケース中の電源配線とグランド配線を可能な限り重ね合わせる事により、向きが反対方向の電流の磁束をキャンセル効果により低インダクタンス化させる。このような構造の工夫により、低インダクタンス化しているにも拘わらず、現実的には、スイッチング時のＶｓを低減するために、ゲート抵抗の増大等の工夫により、ｄｉ／ｄｔを小さくして使用している。即ち、パワー半導体素子の性能を活かしきれていない。
【０００４】
上記のように、パワー半導体モジュールで、低インダクタンス化は、内蔵したパワー半導体チップの性能を最大限に引き出すために、きわめて重要である。そこで、さらに低インダクタンス化を図るために図１７に示すように、ハイサイドのＩＧＢＴチップ１３１とローサイドのＩＧＢＴチップ１３２のダイボンディングで、表裏を逆に接着する構造が、特許文献１に開示されている。
【０００５】
特許文献１に開示されているように、ハイサイドのＩＧＢＴチップ１３１とローサイドのＩＧＢＴチップ１３２のダイボンディングで、表裏を逆に接着すること、つまり、ＩＧＢＴチップ１３２の場合、従来通りコレクタ側をはんだ１３１０で接着し、ＩＧＢＴチップ１３１はエミッタ側をはんだ１３８で接着する、即ち、フェースダウンで接着するすることにより、電源配線１３３は、はんだ１３６でＩＧＢＴチップ１３１のコレクタ電極に接着され、直接外部へ引き出されて配線長が短くなり、低インダクタンス化される。また、出力配線パタン１３９に配線無しでハイサイド、ローサイドＩＧＢＴが接続されるので、ハイサイドのＩＧＢＴチップ１３１のエミッタ電極から基板への接続配線が必要なくなり、この部分も低インダクタンス化されている。
【０００６】
【特許文献１】特開２０００−４９２８１号公報（図１、図２、図３、図４の記載）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
パワー半導体モジュールにおいて、最もサージ電圧Ｖｓが問題になるのは、リバースリカバリと呼ばれる現象の場合である。例えば、ＩＧＢＴモジュールの場合、ＩＧＢＴのターンオン時に、還流電流が流れていた対アームのFree Wheeling Diode(ＦＷＤと略記する。) に、逆方向に貫通電流が一瞬流れ、その回復時に大きなサージ電圧Ｖｓが発生する。従って、最も重要なことは、電源パタンからＩＧＢＴ、対アームＦＷＤ、グランドパタンヘと繋がる電流流れのインダクタンスを小さくすることである。
【０００８】
特許文献１では、電源、グランド配線の低インダクタンス化に配慮されているのみで、ＩＧＢＴと対アームＦＷＤの接続形態等リバースリカバリについては考慮されていない。
【０００９】
解決しようとする問題点は、サージ電圧Ｖｓを発生させるため、パワー半導体モジュールの性能向上の妨げとなっている、主配線寄生インダクタンス、Ｌｓを抜本的に低減することである。特に、リバースリカバリ時のサージ電圧Ｖｓは大きく、最大の問題であるため、リバースリカバリを決定するＬｓを低減することが最大の課題である。このことを、フリップチップ（フェースダウン）実装を利用することにより、抜本的に通電ループを最小にする。
【課題を解決するための手段】
【００１０】
本発明は、リバースリカバリ時のサージ電圧の大きさを決定する、電源パタン→ＩＧＢＴ→対アームＦＷＤ→グランドパタンの電流ループあるいは、電源パタン→ＦＷＤ→対アームＩＧＢＴ→グランドパタンの電流ループを最短にするため、以下に説明するＩＧＢＴ、ＦＷＤダイボンディング構造及び配線構造にした。
【００１１】
損失が少ないＮチャネルデバイスで、インバータ回路を構成した場合を例に説明する。ハイサイドのＩＧＢＴ、ＦＷＤは、従来通りチップ裏面電極であるコレクタ電極、及び、カソード電極を絶縁基板の電源パタンヘはんだ接着し、一方、ローサイドのＩＧＢＴ、ＦＷＤはチップ表面電極であるエミッタ電極、及び、アノード電極を絶縁基板のグランドパタンヘはんだ接着する、即ち、フリップチップ実装する。本ダイボンディング構造とすると、ハイサイド、ローサイドともに絶縁基板に接着されていない面がＵ、Ｖ、Ｗ出カ電極となるため、配線基板を介さずにリード配線で直接接続することができる。即ち、従来は、パワーチップ間の接続のために、チップ表面から絶縁基板上回路パタンヘとアルミワイヤ等の手段で必ず配線していた、即ち、絶縁基板を介して上下アームのパワー半導体素子は接続されていたが、この部分の配線がなくなり、全体の電流ループ長を短縮できる。
【００１２】
本発明では、フリップチップ実装を高耐圧パワー半導体チップに適用した。高耐圧パワー半導体チップには、チップ表面周囲にField Lmiting Ring（ＦＬＲと略記する。）と呼ばれる高電圧保持領域が存在し、この領域の最外周、即ち、チップ端には高電圧であるコレクタ電圧が電位となる領域が存在する。従って、グランド配線とチップ表面外周が近接すると耐圧不良を起こす。そこで、本発明では、フリップチップ実装する場合、アンダーフィル材でＦＬＲ部を含むチップ周囲をコーティングし、グランド配線とチップ表面外周を絶縁するか、もしくは、多層基板を採用し、ＦＬＲ部より内側のパタンを内層パタンに接続して、チップ外部へ取り出す構造とし、フリップチップ実装しても耐圧不良を起こさない構造としている。
【発明の効果】
【００１３】
本発明のフリップチップＩＧＢＴモジュールでは、ローサイドパワー半導体素子も出カ電極はチップ表面となるため、電流が流れる経路が短くなり低インダクタンス化できる。また、本発明では、ローサイドパワー半導体素子は、グランドパタンヘチップのグランド電極をはんだ接着するので、チップとグランド電極との配線部もなくなり、低インダクタンス化できる。さらに、チップ表面と絶縁基板を接続する領域が必要なくなるので、絶縁基板面積を縮小できる。このように、本願発明によれば、ＩＧＢＴモジュールの小型化や、高速スイッチングによる損失の低減が達成できる。
【発明を実施するための最良の形態】
【００１４】
小型・低損失ＩＧＢＴモジュールを実現できる構造として、ハイサイドパワー半導体素子は従来通りの実装形態で、ローサイドのＩＧＢＴ、及び、ＦＷＤチップをフェースダウンでフリップチップ実装する。本発明では、電源端子、ＩＧＢＴ、対アームのＦＷＤ、グランド端子を最短ループで接続して、リバースリカバリ時のサージ電圧を大幅に低減できることから、スイッチングの高速化を実現でき、低損失モジュールを実現した。以下、本発明の詳細を図面を参照しながら説明する。
【実施例１】
【００１５】
図１、図２、図７、図８、図９、図１１、図１２、図１９、図２０を使用して、本実施例を詳細に説明する。なお、本実施例では、３相ＩＧＢＴモジュール（６  ｉｎ  １  ＩＧＢＴモジュール）の１相回路分を説明する。図１、図２は本実施例のパワー半導体チップを搭載したセラミックス基板の平面模式図を示す。図１は本実施例のリード配線１１を透視図で描いており、パワー半導体チップ等の配置が分かるようにしたものであり、図２はリード配線１１の形状が明確に分かるように描いたものである。図７、図８はフェースダウンでフリップチップ実装した場合の、パワー半導体チップ４３の周囲構造を断面模式図で示す。図９は、本実施例に相当する構造を、従来技術で構成した場合のパワー半導体チップ搭載セラミックス基板の平面模式図である。図１１、図１２は本実施例及び、図９に示す従来技術の構造の寄生インダクタンス成分をセラミックス基板構造と併せて示したものであり、図１９、図２０はリバースリカバリ時の寄生インダクタンスの等価回路を示す。
【００１６】
本実施例半導体モジュールの定格電圧／電流は各々６００Ｖ／４００Ａである。ＩＧＢＴ、ＦＷＤ（Free Wheeling Diode）は各２チップが並列で各アームを構成している。即ち、ＩＧＢＴチップ１２、ＦＷＤ１３チップのチップ定格電流は各々２００Ａである。ＩＧＢＴチップサイズは概略１１mm角、ＦＷＤチップサイズは概略６mm×９mmである。本実施例のセラミックス基板１６は、厚さ０.６３５mmのＡｌＮに、表面は、厚さ０.４mmのＡｌ製回路パタンを、裏面は、はんだ接着用の厚さ０.２mmのＡｌ板を貼り付けた、Ａｌ貼りＡｌＮ基板である。基板の大きさは、３７mm×４８.５mmである。ＡｌＮ基板上の電源パタン１７にハイサイド（上アーム）のＩＧＢＴチップ１２及びＦＷＤチップ１３を、従来通り、チップ裏面であるコレクタ及びカソードが、厚さ０.１mm程度のはんだで接着している。
【００１７】
一方、ローサイド（下アーム）のＩＧＢＴチップ１４、及び、ＦＷＤチップ１５はフェースダウンによるフリップチップ実装で、ＡｌＮ基板上のグランドパタン１８にハイサイド同様、厚さ０.１mm程度のはんだで、エミッタ及びアノードが、接着されている。なお、ローサイドのＩＧＢＴチップ１４は、もちろん、ゲート電極もはんだバンプ等でＡｌＮ基板のゲートパタンに接着されている。従来技術のパワー半導体チップ表面は、Ａｌ電極であったが、本実施例の場合、チップ表面にもはんだ接着するため、Ａｌ電極表面がＮｉメッキ処理されている。ＩＧＢＴチップ１２、１４、ＦＷＤチップ１３、１５の厚さは０.３５mmである。
【００１８】
ハイサイドパワー半導体チップとローサイドパワー半導体の接続、即ち、出カの接続は、リード配線１１で行われている。リード配線１１の材質は無酸素銅で厚さは０.６mmである。また、パワー半導体チップヘのダメージ、特に熱応カを軽減するため、リード配線１１は予め高温で焼鈍されている。ＩＧＢＴチップ、ＦＷＤチップとの接続は、ＩＧＢＴチップ、ＦＷＤチップとＡｌＮ基板とを接着したはんだと同じはんだを使用し、同時に行っている。はんだの厚さも０.１mm程度である。ハイサイドチップに接着されているリード配線１１は、ＩＧＢＴチップ１２、ＦＷＤチップ１３の内側となっている。パワー半導体チップの周囲には、ＦＬＲと呼ばれる電圧保持領域が存在するため、電圧保持領域の内側に電極を配置しなければ、素子耐圧不良を起こすためである。
【００１９】
同様の理由で、ローサイド側への接続される側のリード配線１１は、図２の領域１１９のようにチップ端で立ち上がっている。ＩＧＢＴチップを２並列接続以上で動作させる場合、ゲート回路の共振を防止するため、ダンピング抵抗が必要である。チップ抵抗１１０がゲート回路の共振を防止するためのダンピング抵抗である。ＩＧＢＴチップのゲートパッドからＡｌワイヤ１１１でチップ抵抗１１０と接続される。外部制御回路からのゲートヘの給電は、セラミックス基板１６上ゲート回路の領域１１８から行われ、ＩＧＢＴのゲートにゲート抵抗が接続される。チップ抵抗１１０の抵抗値は１０Ω程度以下である。また、Ａｌワイヤ配線１１２は制御エミッタと呼ばれるものであり、エミッタ主配線の大電流通電による電位変動の影響をゲート回路が受けなくなるようにするものである。
【００２０】
フェースダウンでフリップチップ実装するローサイドの場合は、ハイサイドの接続構成と異なる。ＩＧＢＴチップ１４のゲート電極は、エミッタパタンと孤立、絶縁してセラミックス基板１６上に存在するゲートパタン１１４にはんだ接着され、ゲートパタン１１４にチップ抵抗１１６が接着される。ゲート抵抗は、ＩＧＢＴのゲートと外部回路との間に接続されなければならない。そこで、ローサイドでは、Ａｌワイヤ１１７で外部ゲート回路とチップ抵抗１１６表面が接続されるようにしている。制御エミッタはグランドパタン１８の一部を制御エミッタパタン１１５としている。
【００２１】
以上の構成で、ハイサイドパワー半導体素子の出カをＡｌＮ基板上回路パタンヘ接続することなく、ローサイドパワー半導体素子に接続でき、さらには、ローサイドパワー半導体素子のグランドを、チップ表面からＡｌＮ基板上回路パタンヘ接続することがないので、ＡｌＮ基板の小型にできる。さらには、通電配線長を大幅に短くできるため、大幅な低インダクタンス化を実現できている。インサートケース中の出カ端子等、外部配線への接続は、リード配線１１を直接接続できる。なお、本実施例では、パワーチップ搭載ＡｌＮ基板単位での検査性を考慮して、セラミックス基板１６上の回路パタン１９に出力配線であるリード配線１１を接着している。このような構造にすることで、基板単位での検査が可能となり、複数個の基板を搭載するＩＧＢＴモジュールの歩留まりが向上する。外部回路への接続は、回路パタン１９と外部配線とをリード配線、Ａｌワイヤボンディング等の接続で行われる。
【００２２】
本実施例の、パワー半導体チップのフリップ実装構造を、図７、図８を使用して説明する。図７は、ＩＧＢＴのエミッタ電極のみの領域の断面模式図である。図７に示すようにパワー半導体チップ４３のチップ表面周囲には、ＦＬＲと呼ばれる電圧保持領域４２が存在する。電圧保持領域４２に通電領域が接触すると素子耐圧不良を発生させるため、エミッタ電極接着はんだ４９は電圧保持領域４２の内側となっている。また、グランド電位であるパタン４７と高電圧であるリード配線４５及びはんだ４４を近接配置すると、パワー半導体チップ４３は主耐圧不良をおこす可能性がある。
【００２３】
そこで、本実施例では、アンダーフィル材を利用して絶縁性を確保している。アンダーフィル材４１をパワー半導体チップ４３のエミッタ側周囲全周に渡って埋め込んでいる。この際、アンダーフィル材４１をパワー半導体チップ４３及び、パワー半導体チップ４３、エミッタ電極接着はんだ４９と完全に接着させなければならない。この理由は、界面にボイド他の剥離層が存在すると、その部分で絶縁性が劣化するからである。アンダーフィル材４１の領域はその間隔４６が重要である。即ち、エミッタ電位となるＡｌＮ基板４８上パタン４７とコレクタ電位であるはんだ４４の間隔は、耐圧６００Ｖクラスのデバイスの場合、１mm以上でなければならない。従って、ＬＳｌチップをフリップチップ実装した場合のアンダーフィル構造と異なり、本実施例の場合、マスキング等の手法で距離４１２を制御して実現しなければならない。
【００２４】
図８はゲート電極領域を含む断面の模式図である。ゲート電極部にも、その周囲に電圧保持領域４２が存在し、本領域をアンダーフィル材４１で封止することはエミッタ電極の場合と同様である。ＡｌＮ基板４８上ゲートパタン４１０とパワー半導体チップ４３端との距離４１３が問題となるが、本実施例の方法で十分な距離を確保できる。さらに、ゲートパタン４１０及び、ゲート接続はんだ４１１とエミッタパタン４７及び、エミッタ電極接着はんだ４９との間もアンダーフィル材４１４を充填し、絶縁性を確保する、但し、アンダーフィル材４１４を充填する領域は、高電圧が印加される領域ではないため、アンダーフィル材４１を充填する領域と比べると、その接着性は十分でなくてもなんら問題は発生しない。
【００２５】
以上、本実施例の構造を説明した。次に、本実施例のパワー半導体モジュールで低インダクタンス及び、小型にできることを定量的に説明するため、従来技術で設計した基板構造の例として図９の平面模式図を使用して説明し、比較対照する。図９に示す従来技術のＩＧＢＴチップ５１、ＦＷＤチップ５２の定格は本実施例と同じであり、２並列接続されている点も本実施例と同様である。ＡｌＮ基板５５のコレクタパタン５６にＩＧＢＴチップ５１、ＦＷＤチップ５２は裏面がはんだ接着される。ＩＧＢＴチップ５１表面のエミッタ電極からＡｌワイヤ５３でエミッタパタン５７に接続され、ＦＷＤチップ５２表面のアノード電極から同じくＡｌワイヤ５４でエミッタパタン５７に接続される。チップ抵抗１１０、ゲートＡｌワイヤ５９等は本実施例と同じである。この構造で１アームを構成する基板となる。図９に示す従来技術の構造で、本実施例と異なり、１アームを１基板にしている理由は、１アームを搭載した基板の大きさは、４８.５mmｘ２６mmであり、１相を１基板にすると基板対角が長くなり、ＡｌＮ基板接着はんだ層の熱歪が大きくなり許容限度を越えるためである。図９に示すように基板を２基板使用し、エミッタパタン５７と対アームのコレクタパタン５１０を厚さ０.６mmの無酸素銅製バー配線５８で接続して、１相の回路を形成する。この場合の１相分の回路の大きさは４８.５mm×５３.５mmである。本実施例では、４８.５mmｘ３７mmであり、そのサイズは図９に示す従来技術の場合の約７割の面積で済む。
【００２６】
次に寄生インダクタンスについて説明する。図１２は図９に示した、従来技術のパワー半導体モジュールの寄生インダクタンス成分を、模式的に表現した説明図であり、図１９は等価回路で表現した回路図である。同様に、図１１は本実施例のパワー半導体モジュールである図１、図２の寄生インダクタンスを模式的に表現した図であり、図２０はその等価回路である。いずれの場合にも、ハイサイドのＩＧＢＴがターンオンし、ローサイドのＦＷＤに逆方向の貫通電流が一瞬流れる、いわゆるリバースリカバリ時のサージ電圧を決定するインダクタンスパスを表現している。図１９、図２０でインダクタンス成分を表現したナンバー後の括弧内記号の意味は以下の通りである。Ｐは基板上回路パタン、ＷはＡｌワイヤ配線、Ｂは従来技術の構造の基板間接続バー配線、Ｌはリード配線である。なお、図１２の場合、７１（Ｐ）は電源配線端から、２つのＦＷＤチップまでの距離の平均、７２（Ｐ）は、同様に、２つのＦＷＤチップの平均位置から２つのＩＧＢＴチップの平均位置までの距離である。その他の場合にもＩＧＢＴ、ＦＷＤチップに平行なインダクタンス成分の距離は、２チップの平均距離で表している。図１２、図１９に示した従来技術の場合、電流は７１（Ｐ）→７２（Ｐ）→８１（Ｗ）→８２（Ｐ）→８３（Ｂ）→８４（Ｐ）→８５（Ｗ）→８６（Ｐ）→８７（Ｐ）のように流れる。即ち、インダクタンス成分としては、９成分からなる。
【００２７】
一方、図１１、図２０に示した本実施例の場合、電流は７１（Ｐ）→７２（Ｐ）→７３（Ｌ）→７４（Ｐ）→７５（Ｐ）のように流れる。即ち、インダクタンス成分とが、５成分である。さらに、図１１と図１２とを比較すれば明らかなように、電流ループが本実施例では従来技術に比べて大幅に小さくなるため、セラミックス基板の下の放熱金属ベースに発生する渦電流効果が顕著になり、さらにインダクタンスは小さくなる。ターンオン波形から実測したインダクタンスは、従来技術の場合３０ｎＨであったが、本実施例の場合１２ｎＨと概略半分以下となっており、本実施例のパワー半導体モジュールが、スイッチングの低損失化に大きく寄与できることが分かった。
【００２８】
本実施例では、ＩＧＢＴにダイオードを逆並列に接続したＩＧＢＴモジュールに付いて説明したが、パワーＭＯＳＦＥＴをＩＧＢＴチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、ＦＷＤは不要であって、ハイサイドのパワーＭＯＳＦＥＴは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーＭＯＳＦＥＴは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
【実施例２】
【００２９】
図３、図４、図１０、図１３、図１４、図２１、図２２を使用して、本実施例を詳細に説明する。実施例１と同様、３相ＩＧＢＴモジュール（６  ｉｎ  １  ＩＧＢＴモジュール）の１相回路分の実施例である。図３は本実施例のパワー半導体チップ搭載セラミックス基板の平面模式図を、図４は断面模式図を示す。図１０は、本実施例のパワー半導体モジュールに相当する構造を、従来技術で構成した場合のパワー半導体チップ搭載セラミックス基板の平面模式図である。図１３、図１４は寄生インダクタンス成分をセラミックス基板構造と併せて示したもの、図２１、図２２はリバースリカバリ時の寄生インダクタンスの等価回路を示す。図３、図４を使用して、本実施例のパワー半導体モジュール構造を説明する。
【００３０】
本実施例のパワー半導体モジュールの定格電圧／電流は各々６００Ｖ／３００Ａである。ＩＧＢＴ２２、ＦＷＤ２３は、実施例１と異なり１チップで各アームを構成している。ＩＧＢＴチップサイズは概略１３mm角、ＦＷＤチップサイズは概略１３mmｘ８mmである。チップの厚さ等は実施例１と同じである。セラミックス基板２６のセラミックス材質、厚さ、回路パタン材質、厚さ等も実施例１と同じである。本実施例のパワー半導体モジュールの基板の大きさは、３３mmｘ３６mmである。セラミックス基板２６上の電源パタン２７にハイサイド（上アーム）のＩＧＢＴ２２及びＦＷＤ２３は、チップ裏面が接着され、ローサイド（下アーム）のＩＧＢＴ２４及びＦＷＤ２５は、フェースダウンによるフリップチップ実装で、グランドパタン２８にはんだ接着されている。はんだ仕様、厚さも実施例１と同じである。さらに、ローサイドのＩＧＢＴ２４に関しては、ゲートもはんだバンプ等で基板に接着されている点も実施例１と同じである。実施例１と同仕様のリード配線２１でハイサイドとローサイドの接続、即ち、出カの接続は行われ、セラミックス基板２６上パタン２１７で基板に接続されている。
【００３１】
図４を使用して、リード配線２１を含む断面構造を説明する。図４は、ＦＷＤ２３とＩＧＢＴ２４を切断する断面構造を示す。ＦＷＤ２３はカソード、即ち、チップ裏面がはんだ２１６で電源パタン２７に接着されている。一方、ローサイドのＩＧＢＴ２４は、フェースダウンでチップ表面、即ち、エミッタ電極がはんだ２１４でグランドパタン２８に接着されている。リード配線２１は上下アームの間で山型に折り曲げられ、チップ接着はんだと同じ仕様のはんだ２１５、２１３で接着されている。実施例１と同様に、ハイサイドＦＷＤチップ上のリード配線２１はチップ表面の周囲内側１mm程度の領域に接着される。ＦＬＲ部とリード配線が干渉して素子耐圧不良発生を防ぐためである。逆に、ローサイドのＩＧＢＴ２４のはんだ２１４はチップ内側１mm程度としている。同様に素子耐圧不良発生防止のためである。本実施例ではゲート抵抗は必要なく、ハイサイドＩＧＢＴ２２のゲート電極から直接Ａｌワイヤ２９でＡｌＮ基板上回路パタンに接続している。同様に、制御エミッタもチップからＡｌワイヤ２１０で回路パタンに接続されている。フェースダウンでフリップチップ実装するローサイドは、エミッタパタンと孤立、絶縁されたパタン２１１にＩＧＢＴ２４のゲート電極は接着され、グランドパタン２８の一部が制御エミッタパタン２１２となっている。
【００３２】
以上の構成で、実施例１と同様に本実施例でも、ハイサイドチップの出カをＡｌＮ基板上回路パタンヘ接続することがなく、ローサイドチップのグランドをチップ表面からＡｌＮ基板上回路パタンヘ接続することもないので、ＡｌＮ基板を小型化にできた。さらに、通電配線長を大幅に短くできるため、低インダクタンス化を実現できている。上述した検査性、歩留まり向上のため、出カ配線であるリード配線２１はセラミックス基板２６上のパタン２１７に接続されている。
【００３３】
以上、本実施例のパワー半導体モジュールの構造を説明した。実施例１と同様に、図１０に示す従来技術で設計した基板構造と比較して説明する。図１０に示すＩＧＢＴ６１、ＦＷＤ６２のチップの定格は、本実施例と同じである。ＡｌＮ基板６４の電源パタン６５にＩＧＢＴ６１、ＦＷＤ６２がはんだ接着される。ＩＧＢＴ６１表面のエミッタ電極から出力パタン６９へは、エミッタ電極からＡｌワイヤ６３でＦＷＤ６２表面のアノード電極に接続し、さらに、アノード電極から同じくＡｌワイヤで出カパタン６９に接続する、ステッチボンディングと呼ばれる方法で接続した。ローサイドのＩＧＢＴ、ＦＷＤも同様にコレクタ、カソード電極が出カパタン６９にはんだ接着され、ステッチボンディングでグランドパタン６８に接続される。図１０に示す基板の大きさは３３mm×４５mmである。本実施例の場合、３３mm×３６mmであり、そのサイズは約８割に低減している。
【００３４】
次に寄生インダクタンスについて説明する。図１４は図１０に示した従来技術の構造の寄生インダクタンス成分を模式的に表現した説明図であり、図２１は等価回路で表現した回路図である。同様に、図１３は本実施例のパワー半導体モジュールの図３の寄生インダクタンスを模式的に表現した図であり、図２２はその等価回路である。本実施例の場合、電流ループが最大となる場合で比較するため、ローサイドのＩＧＢＴがターンオンし、ハイサイドのＦＷＤに逆方向の貫通電流が一瞬流れる場合のリバースリカバリ現象のサージ電圧を決定するインダクタンズパスを示している。図１４、図２１に示した従来技術の場合、電流は９１（Ｐ）→９２（Ｐ）→１０１（Ｗ）→１０２（Ｐ）→１０３（Ｗ）→１０４（Ｗ）→１０５（Ｐ）のように流れる。即ち、インダクタンスの成分が、７つの成分からなる。一方、図１３、図２２に示した本実施例の場合、電流は９１（Ｐ）→９２（Ｐ）→９３（Ｌ）→９４（Ｐ）→９５（Ｐ）のように流れ、インダクタンスの成分が、５つの成分からなる。さらに、本実施例では図１４に示した従来技術に比べて、電流ループが小さくなるため、セラミックス基板の下の放熱金属ベースに発生する渦電流効果が顕著になり、さらにインダクタンスは小さくなる。ターンオン波形から実測したインダクタンスは従来技術の場合２０ｎＨであったが、本実施例の場合１０ｎＨと概略半分程度となり、スイッチングの低損失化に大幅に寄与できることが分かった。
【００３５】
本実施例では、ＩＧＢＴにダイオードを逆並列に接続したＩＧＢＴモジュールに付いて説明したが、パワーＭＯＳＦＥＴをＩＧＢＴチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、ＦＷＤは不要であって、ハイサイドのパワーＭＯＳＦＥＴは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーＭＯＳＦＥＴは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
【実施例３】
【００３６】
図５、図６、図１５、図２３を使用して、本実施例を詳細に説明する。実施例１、実施例２と同様に、３相ＩＧＢＴモジュール（６  ｉｎ  １  ＩＧＢＴモジュール）の１相回路分について説明する。図５は本実施例のパワー半導体チップ搭載セラミックス基板の平面模式図を、図６は断面模式図を示す。図１５は寄生インダクタンス成分をセラミックス基板構造と併せて示したもの、図２３はリバースリカバリ時の寄生インダクタンスの等価回路を示す。まず、図５、図６を使用して、本実施例のパワー半導体モジュールの構造を説明する。図６は、パタン３３、ＦＷＤ２３、ＩＧＢＴ２４、パタン３７を通る断面の模式図である。本実施例の定格電圧／電流、ＩＧＢＴチップ、ＦＷＤチップの仕様は実施例２と同一である。本実施例では、配線構造とセラミックス基板構造が実施例２と異なる。
【００３７】
セラミックス基板３２のセラミックス材質は、ＳｉＮであり、内層の金属配線層が備えた、いわゆる多層セラミックス基板である。ＳｉＮ３１５、３１６の厚さは０.３２mmであり、実施例１、実施例２のＡｌＮ厚さ０.６３５mmと比べて半減している。これは、ＳｉＮの破壊強度がＡｌＮより大きいためであり、この特徴を活かして、多層基板も実現できている。回路パタンの材質は無酸素銅であり、表面回路パタン及び、内層配線の厚さは０.６mm、裏面銅板の厚さは０.５mmである。また、基板の大きさは、３２mm×３６mmである。セラミックス基板３２上の電源パタン３４にハイサイドＩＧＢＴ２２、及び、ＦＷＤ２３は、チップ裏面が接着、ローサイドのＩＧＢＴ２４及びＦＷＤ２５は、フェースダウンによるフリップチップ実装で、グランドパタン３８に接続される。
【００３８】
ローサイドチップの内層のグランドパタン３８への接続法は以下の通りである。ＩＧＢＴ２４、ＦＷＤ２５直下には、はんだ接着用の銅パタン３１７が存在し、このパタン直下のＳｉＮには接続用のスルーホールが穿たれており、埋め込み銅３１３で内層のグランドパタン３８に接続されている。この銅パタン３１７にＩＧＢＴ２４のエミッタは、はんだ３１１で接着され、グランドに接続される。ＦＷＤ２５についても同様な接続法である。銅パタン３１７はこれまで説明したように、チップ表面の電圧保持領域の配慮し、チップサイズより内側となっている。本実施例において、グランド配線は内層配線であるため、フリップ実装されたチップ周囲から張り出すことはない。従って、対向電極との絶縁距離を確保するためのアンダーフィル層が無しであっても良い。接着はんだ層の信頼性を考慮してその要否を判断すればよい。内層のグランドパタン３８は、外部への接続のため、銅埋め込み領域３９でセラミックス基板３２表面のパタン３３へ接続されている。ローサイドのＩＧＢＴ２４のゲート配線、制御エミッタ配線も一度内層配線へ接続されて表面パタンヘ接続される。従って、ゲートパタン３５、制御エミッタパタン３６は平面図では孤立したパタンとして描かれている。出カ配線であるリード配線３１は、はんだ３１４、３１２、３１８でハイサイドＦＷＤ２３、ローサイドのＩＧＢＴ２４、出カパタン３７に接着される。上下アーム間でリード配線３１が山型になっていることはこれまでの実施例と同じである。本実施例では、多層配線基板によって、徹底した低インダクタンス化を図ることができる。本実施例では、通電電流によるカウンターフラックス効果でよりインダクタンスの低減を大きくするものである。
【００３９】
寄生インダクタンスについて説明する。実施例２の説明に用いた従来技術のパワー半導体モジュールを用いて説明する。図１５は寄生インダクタンス成分を模式的に表現した説明図であり、図２３は等価回路で表現した回路図である。本実施例では、リバースリカバリによるサージ電圧を決定するインダクタンスが、上下アームでほぼ同じである。即ち、構造的に、対アームのＦＷＤは、ＩＧＢＴと直線上に配置されているためである。図１５は、図１４の従来技術の構造との対比を容易にするために、ローサイドのＩＧＢＴがターンオンした場合のリバースリカバリについてのインダクタンス成分を示す。電流は１１０１（Ｐ）→１１ｄ２（Ｌ）→１１０３（Ｐ）→１１０４（Ｐ）のように流れる。この場合のインダクタンス成分は、４つの成分である。また、電流ループは極めて小さいことが図１５から分かる。さらに、１１０１（Ｐ）と１１０４（Ｐ）は磁束をキャンセルするように電流が流れるため、インダクタンス成分が無視できるほど小さいものになる。図１５の等価回路が図２３である。本実施例ではインダクタンスが７ｎＨ程度と小さくなり、従来技術の２０ｎＨと比べて１／３程度になって、ＩＧＢＴモジュールの大幅な低損失化、高速化を実現できる。
【００４０】
本実施例では、ＩＧＢＴにダイオードを逆並列に接続したＩＧＢＴモジュールに付いて説明したが、パワーＭＯＳＦＥＴをＩＧＢＴチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、ＦＷＤは不要であって、ハイサイドのパワーＭＯＳＦＥＴは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーＭＯＳＦＥＴは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
【実施例４】
【００４１】
図１６を使用して、本実施例を詳細に説明する。実施例１から実施例３と同様に、３相ＩＧＢＴモジュール（６  ｉｎ  １  ＩＧＢＴモジュール）の１相回路分について説明する。本実施例は、放熱を強化した構成であり、図４と図１６は同じ部分の断面を示す。
【００４２】
本実施例は、フリップチップ実装により、大幅な小型、低インダクタンス化とを実現し、フリップチップ実装で生じ易い、放熱能カの低下を回避する。フリップチップ実装では、チップ裏面全体を基板にはんだ接着することは不可能であり、ゲート電極、周囲のＦＬＲ領域、さらには、チップ中に複数存在するゲート電極を避けてエミッタ電極をはんだ接着しなければならない。そのために、発熱領域であるエミッタ電極の接触面積が低下し、熱抵抗は増大するので、フリップチップ実装されるローサイドのチップをハイサイドと比べて、例えば２割程度大きくする、等の手段で回避することはできる。本実施例は、チップの両面を冷却する構造にした。
【００４３】
ＩＧＢＴやＦＷＤの仕様、セラミックス基板２６へＦＷＤ２３、ＩＧＢＴ２４をはんだ接着する構造等、出カ配線の接続までは、実施例２と本実施例とは同一である。本実施例では、実施例２のリード配線２１の代わりに、基板１２０３を接着して出カ配線とした。図１６に示すように、本実施例では基板１２０３上の銅パタン１２０４を、はんだ１２０１、１２０２でＦＷＤ２３、ＩＧＢＴ２４にはんだ接着している。即ち、銅パタン１２０４が出カ配線である。基板１２０３をグリース等の熱伝導性接続手段を介して放熱器に固着する事により、放熱が強化される。基板１２０３は基板２６と同じＡｌＮ基板とすると、上下アームが熱的に対称になり、より優れた放熱特性のモジュールにすることができる。但し、フリップチップ実装されるローサイドの放熱能カを上げるために、図１６に示す構成とすれば良く、例えば、ハイサイドを、より基板コストの低いアルミナ基板としても良い。本実施例のパワー半導体モジュールも実施例１から実施例３と同様にインダクタンスを低下する。
【００４４】
本実施例では、ＩＧＢＴにダイオードを逆並列に接続したＩＧＢＴモジュールに付いて説明したが、パワーＭＯＳＦＥＴをＩＧＢＴチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、ＦＷＤは不要であって、ハイサイドのパワーＭＯＳＦＥＴは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーＭＯＳＦＥＴは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
【実施例５】
【００４５】
図１８を使用して、本実施例を詳細に説明する。実施例１から実施例４と同様に、３相ＩＧＢＴモジュール（６  ｉｎ  １  ＩＧＢＴモジュール）の１相回路分を説明する。本実施例は、実施例１の変形例であり、長寿命化を図った例である。
【００４６】
ＩＧＢＴ、ＦＷＤ仕様、ＡｌＮ基板１４２、１４５へＦＷＤ、ＩＧＢＴをはんだ接着する構造等は、実施例１と同じである。パワー半導体モジュールである、ＩＧＢＴモジュールの寿命を決定するのは、ＡｌＮ基板あるいはＳｉＮ基板と銅ベース等の放熱板の間の接着はんだ層の寿命である。この寿命は、はんだ層の厚さにも依存するが、主たる決定因子は、セラミックス基板の大きさである。セラミックス基板の大きさが大きいと、銅ベースとの線膨張係数のミスマッチで発生する接着はんだ層の熱応カが増大し、寿命を長くできない。
【００４７】
本実施例では、基板を２分割して、上下アームで分離している。即ち、ＡｌＮ基板１４２が電源配線１４１を表面に有するハイサイド用基板であり、ＡｌＮ基板１４５がグランド配線１４４を表面に有するローサイド用基板である。上下アームの出カはリード配線１４３で接続され、ＡｌＮ基板１４５表面に設けられた出カ配線１４６にリード配線１４３は接着される。本実施例によると、基板サイズの小型化により、はんだの歪が基板を２分割しない場合に比べて４割ほど低減することが、応力解析の結果明らかになり、製品寿命を２倍程度に増大することが期待できる。
【００４８】
本実施例では、ＩＧＢＴにダイオードを逆並列に接続したＩＧＢＴモジュールに付いて説明したが、パワーＭＯＳＦＥＴをＩＧＢＴチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、ＦＷＤは不要であって、ハイサイドのパワーＭＯＳＦＥＴは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーＭＯＳＦＥＴは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
【図面の簡単な説明】
【００４９】
【図１】実施例１のパワー半導体チップを搭載したセラミックス基板の平面模式図。
【図２】実施例１のパワー半導体チップを搭載したセラミックス基板の平面模式図。
【図３】実施例２のパワー半導体チップを搭載したセラミックス基板の平面模式図。
【図４】実施例２のパワー半導体チップを搭載したセラミックス基板の断面模式図。
【図５】実施例３のパワー半導体チップを搭載したセラミックス基板の平面模式図。
【図６】実施例３のパワー半導体チップを搭載したセラミックス基板の断面模式図。
【図７】実施例１のチップ周囲端部構造の断面模式図。
【図８】実施例１のチップ周囲端部構造の断面模式図。
【図９】従来技術のパワー半導体チップを搭載したセラミックス基板の平面模式図。
【図１０】従来技術のパワー半導体チップを搭載したセラミックス基板の平面模式図。
【図１１】図１に示す実施例１のパワー半導体モジュールのインダクタンス成分説明図。
【図１２】図９に示す従来技術のパワー半導体モジュールのインダクタンスの成分説明図。
【図１３】図３に示す実施例２のパワー半導体モジュールのインダクタンス成分説明図。
【図１４】図１０に示す従来技術のパワー半導体モジュールのインダクタンスの成分説明図。
【図１５】図５に示す実施例３のパワー半導体モジュールのインダクタンス成分説明図。
【図１６】実施例４のパワー半導体チップを搭載したセラミックス基板の断面模式図。
【図１７】従来技術のパワー半導体モジュールの断面模式図。
【図１８】実施例５のパワー半導体チップを搭載したセラミックス基板の平面模式図。
【図１９】リバースリカバリ時のインダクタンス成分の説明図。
【図２０】リバースリカバリ時のインダクタンス成分の説明図。
【図２１】リバースリカバリ時のインダクタンス成分の説明図。
【図２２】リバースリカバリ時のインダクタンス成分の説明図。
【図２３】リバースリカバリ時のインダクタンス成分の説明図。
【符号の説明】
【００５０】
１１…リード配線、１２、１４、５１、１３１、１３２…ＩＧＢＴチップ、１３、１５、５２…ＦＷＤチップ、１６…セラミックス基板、１７、２７、３４、６５…電源パタン、１８…グランドパタン、１９…回路パタン、２１…リード配線、２２、２４、６１…ＩＧＢＴ、２３、２５、６２…ＦＷＤ、２６、３２、１３５…セラミックス基板、２８…グランドパタン、２９、５３、５４、６３、１１１、１１７、２１０…Ａｌワイヤ、３１、４５…リード配線、３５…ゲートパタン、３６…制御エミッタパタン、３７、６９…出力パタン、３８…グランドパタン、３９…銅埋め込み領域、４１…アンダーフィル材、４２…電圧保持領域、４３…パワー半導体チップ、４４、１３６、１３８、２１３、２１４、２１５、２１６、３１１、３１２、３１４、１２０１、１２０２、１３１０…はんだ、４７、５７、２１２…エミッタパタン、４８、５５、６４、１４２、１４５…ＡｌＮ基板、４９…エミッタ電極接着はんだ、５６…コレクタパタン、５８…バー配線、５９…ゲートＡｌワイヤ、６９…グランドパタン、１１０、１１６…チップ抵抗、１１２…Ａｌワイヤ配線、１１４…ゲートパタン、１１５…制御エミッタパタン、１３３、１４１…電源配線、１３９…出力配線パタン、１４３…リード配線、１４４…グランド配線、１４６…出力配線、３１３…埋め込み銅、３１７、１２０４…銅パタン、４１０…ゲートパタン、４１１…ゲート接続はんだ、４１４…アンダーフィル材、５１０…コレクタパタン、１２０３…基板。
【図１】
2007234690.tif 000003
【図２】
2007234690.tif 000004
【図３】
2007234690.tif 000005
【図４】
2007234690.tif 000006
【図５】
2007234690.tif 000007
【図６】
2007234690.tif 000008
【図７】
2007234690.tif 000009
【図８】
2007234690.tif 000010
【図９】
2007234690.tif 000011
【図１０】
2007234690.tif 000012
【図１１】
2007234690.tif 000013
【図１２】
2007234690.tif 000014
【図１３】
2007234690.tif 000015
【図１４】
2007234690.tif 000016
【図１５】
2007234690.tif 000017
【図１６】
2007234690.tif 000018
【図１７】
2007234690.tif 000019
【図１８】
2007234690.tif 000020
【図１９】
2007234690.tif 000021
【図２０】
2007234690.tif 000022
【図２１】
2007234690.tif 000023
【図２２】
2007234690.tif 000024
【図２３】
2007234690.tif 000025