(57)【要約】【課題】高い配向性と酸素バリア性を兼ね備えた窒化チタン膜を有する半導体装置を製造する。【解決手段】半導体装置の製造方法において、半導体基板上の素子に接続するコンタクトプラグを絶縁膜上に形成し、前記絶縁膜にＮＨ3雰囲気でプラズマアニール処理を施し、前記コンタクトプラグ上にチタン（Ｔｉ）膜を形成し、前記チタン膜を、窒素を含む雰囲気中でアニールして、キャパシタの下部電極の一部を構成する窒化チタン膜とし、前記窒化チタン膜上に、前記キャパシタの下部電極の別の一部を構成する金属膜を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
下部電極の一部に窒化チタン膜を有するキャパシタを有する半導体装置であって、
前記窒化チタン膜は、プラズマアニール後に成膜されたチタンを窒化させたものであることを特徴とする半導体装置。
【請求項２】
下部電極の一部に窒化チタン膜を有するキャパシタを有する半導体装置であって、前記窒化チタン膜は、ロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅が、２°〜７°の範囲であることを特徴とする半導体装置。
【請求項３】
前記ピークの半値幅は、３°〜５°の範囲であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記下部電極として、前記窒化チタン膜上に金属膜をさらに有し、前記金属膜のロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅は、２°〜５°の範囲であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記下部電極として、前記窒化チタン膜上に金属膜をさらに有し、前記金属膜のロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅は、２°〜３°の範囲であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上の窒化チタン膜と、
前記窒化チタン膜上の配向膜と
を有する薄膜装置であって、前記窒化チタン膜のロッキングカーブ法によるＸ線回折パターンにおけるピークの（１１１）面の半値幅が、２°〜７°の範囲であることを特徴とする薄膜装置。
【請求項７】
前記窒化チタン膜のロッキングカーブ法によるピークの（１１１）面の半値幅は、２°〜５°の範囲にあることを特徴とする請求項６に記載の薄膜装置。
【請求項８】
前記配向膜は、ＩｒまたはＰｔまたはＴｉＡｌＮを含むことを特徴とする請求項６または７に記載の薄膜装置。
【請求項９】
前記配向膜上に誘電性薄膜、圧電性薄膜、強誘電性薄膜を成膜することを特徴とする請求項６または７に記載の薄膜装置。
【請求項１０】
半導体基板上の素子に接続するコンタクトプラグを絶縁膜に形成する工程と、
前記絶縁膜にＮＨ3雰囲気でプラズマアニール処理を施す工程と、
前記コンタクトプラグ上にチタン（Ｔｉ）膜を形成する工程と、
前記チタン膜を、窒素を含む雰囲気中でアニールして、キャパシタの下部電極の一部を構成する窒化チタン膜とする工程と、
前記窒化チタン膜上に、前記キャパシタの下部電極の別の一部を構成する金属膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法、および薄膜装置に関し、特に、強誘電体キャパシタを有する半導体装置とその製造方法、および高い配向性を要する薄膜デバイスに関する。
【背景技術】
【０００２】
揮発性メモリのＤＲＡＭまたはＳＲＡＭ、不揮発性メモリのＦＬＡＳＨメモリは、種々の分野で用いられている。一方、ＤＲＡＭのもつ高速で低電圧動作とＦＬＡＳＨのもつ不揮発性の両特性を兼ね備えたメモリとして、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭなどが有望視され、研究開発および一部の量産化が進んでいる。
【０００３】
ＦＲＡＭとは、強誘電体材料が持つヒステリシスを利用した不揮発性メモリである。ＦＲＡＭを構成する半導体装置は、基体上に下部電極／強誘電体／上部電極というキャパシタ構造をとる。誘電体層としての強誘電体材料の中でも、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3［ＰＺＴ］などの大きい自発分極を有する材料が有望である。また、その成膜方法として、緻密な膜を作製可能なＣＶＤ（化学的気相成長）法が有望である。
【０００４】
強誘電体キャパシタの課題のひとつに、微細化による大容量化がある。微細化の手法として、２Ｔ２Ｃ（２トランジスタ２キャパシタ）から、１Ｔ１Ｃ（１トランジスタ１キャパシタ）にする回路構成や、プレーナー構造からスタック構造にすること、あるいは平面構造から立体構造にすることが考えられる。
【０００５】
プレーナーからスタック構造にするには、トランジスタの直上にプラグを介して下部電極を作製する必要があり、プラグの酸化を防止するために、下部電極自身に酸素バリア性が必要である。さらに、ＰＺＴにおいて大きな自発分極を得るためには、ＰＺＴ自身がすぐれた配向性と結晶性を有する必要がある。そのためには、下地の下部電極も良好な配向性と結晶性が必要である。
【０００６】
強誘電体キャパシタにおいて良好な配向性を得る方法として、下部電極を形成する前に、ＳｉＯ2／Ｓｉ基板上にＮＨ3雰囲気のプラズマアニール（ＰＬＡ）を行い、次いでチタン（Ｔｉ）膜を形成する手法が提案されている（たとえば、特許文献１参照）。そして、Ｔｉ膜上に、Ｉｒ等の下部電極が形成される。しかし、チタン（Ｔｉ）自身は高温の酸素雰囲気により、絶縁性のＴｉＯxとなり、このチタン膜をプラグ上に用いた場合にキャパシタとコンタクトがとれなくなる。
【０００７】
一方、キャパシタの下部電極と、プラグの間の酸化を防止する方法として、コンタクトホール内に充填されているプラグ用メタルの最上端を除去して凹部を形成し、凹部内に、窒化チタン（ＴｉＮ）などの導電膜をスパッタして、酸化防止効果の高いプラグを構成することが提案されている（たとえば、特許文献２参照）。この方法では、最上部に窒化チタン膜を有するプラグと、Ｉｒ／ＩｒＯ2下部電極が接することになる。
【０００８】
さらに、高誘電体キャパシタの電気特性を確実にする方法として、コンタクトプラグ自体を窒化チタン（ＴｉＮ）で蒸着形成し、このプラグ上に酸化イリジウム（ＩｒＯ2）の下部電極を形成する方法も提案されている（たとえば、特許文献３参照）。
【０００９】
しかし、これらの酸化防止を目的とする方法では、キャパシタを構成する材料の結晶の配向性については、まったく考慮されていない。
【特許文献１】特開２００４−１５３０３１号公報
【特許文献２】特開２００１−２８４５４８号公報
【特許文献３】特開２０００−１１４４８２号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
該プラズマアニール（ＰＬＡ）の後にチタン膜を形成すると結晶性がよくなり、キャパシタを構成する強誘電体材料の配向性を良好に維持することができるが、酸化防止効果に劣るため、プラグとキャパシタとの間のコンタクトを十分にとることができなくなる。
【００１１】
一方、スパッタや蒸着で形成した窒化チタン膜をプラグとキャパシタとの間の接続部に用いると、酸化防止効果に優れるが、十分な結晶性を得ることができない。
【００１２】
そこで、本発明は、良好な結晶性と、高い酸化防止効果を両立させ、電気特性にすぐれた強誘電体キャパシタを有する半導体装置を提供することを課題とする。
【００１３】
また、すぐれた結晶性と、高い酸化防止効果を有する半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明では、スパッタや蒸着で窒化チタン（ＴｉＮ）を直接成膜するのではなく、まず、チタン（Ｔｉ）膜を成膜し、その後、窒素を含む雰囲気中でたとえばＲＴＡ（Rapid Thermal Annealing）でアニールし、ＴｉからＴｉＮに窒化する。これにより、結晶性を改良するとともに、酸素バリア性をもたせることができる。
【００１５】
さらに良好な実施形態として、プラズマアニール（ＰＬＡ）処理後にＴｉ膜を成膜し、その後、Ｔｉ膜を窒素雰囲気中でアニールすることによって、ＴｉＮ膜を形成する。Ｔｉ膜形成前にＰＬＡ処理を施して得られるＴｉＮ膜は、ＰＬＡ処理なしのＴｉ膜を窒素アニールして得られるＴｉＮよりも、さらにすぐれた結晶性を有する。
【００１６】
具体的には、本発明の第１の側面では、下部電極の一部に窒化チタン膜を有するキャパシタを有する半導体装置であって、前記窒化チタン膜は、プラズマアニール後に成膜されたチタンを窒化させたものであることを特徴とする半導体装置を提供する。
【００１７】
好ましくは、前記窒化チタン膜は、ロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅が、２°〜７°の範囲であることを特徴とする。
【００１８】
さらに好ましくは、前記ピークの半値幅は、３°〜５°の範囲である。
【００１９】
本発明の第２の側面では、半導体基板と、前記半導体基板上の窒化チタン膜と、前記窒化チタン膜上の配向膜とを有する薄膜装置を提供する。この薄膜装置において、窒化チタン膜のロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅は、２°〜７°の範囲、好ましくは、２°〜５°の範囲にある。
【００２０】
配向膜は、たとえば、誘電体薄膜、圧電性薄膜、金属薄膜、導電性酸化物、導電性窒化膜、または強誘電性薄膜である。配向膜が、Ｉｒ，Ｐｔ、ＴｉＡｌＮなどの場合、配向膜上に、さらに誘電性薄膜、圧電性薄膜、強誘電性薄膜を有する構成としてもよい。
【００２１】
本発明の第３の側面では、半導体装置の製造方法を提供する。この方法は、
（ａ）半導体基板上の素子に接続するコンタクトプラグを絶縁膜に形成する工程と、
（ｂ）前記絶縁膜にＮＨ3雰囲気でプラズマアニール処理を施す工程と、
（ｃ）前記コンタクトプラグ上にチタン（Ｔｉ）膜を形成する工程と、
（ｄ）前記チタン膜を、窒素を含む雰囲気中でアニールして、キャパシタの下部電極の一部を構成する窒化チタン膜とする工程と、
（ｅ）前記窒化チタン膜上に、前記キャパシタの下部電極の別の一部を構成する金属膜を形成する工程と
を含む。
【００２２】
好ましい実施例では、前記プラズマアニール時間は５秒以上であり、より好ましくは、５秒〜２４０秒の間である。このような範囲でＴｉ形成前にプラズマアニール処理を行うことによって、キャパシタ下部電極の一部を構成する窒化チタン膜の（１１１）面ピーク半値幅（ロッキングカーブ法によるＸ線回折パターンにおける）が、３°〜５°に、キャパシタ下部電極の別の一部を構成する金属膜の（１１１）面ピーク半値幅が、２°〜３°に収束する。
【００２３】
このようにして得られるＴｉＮ膜を、強誘電体キャパシタの下部電極の一部に用いることにより、キャパシタの電気特性を大幅に改善することができる。
【発明の効果】
【００２４】
半導体装置の強誘電体キャパシタの電気特性を改善することができる。
【００２５】
配向膜を有する薄膜装置の配向性を改善することができる。
【発明を実施するための最良の形態】
【００２６】
まず、図１および図２を参照して、本発明の基本原理を説明する。図１および図２は、本発明の実施形態に係る下部電極膜と、公知技術の手法を用いて形成した下部電極膜のＸ線回折（ＸＲＤ）パターンを示すグラフである。
【００２７】
図１において、ＳｉＯ2／Ｓｉ基板上に５種類の下部電極膜を形成し、２θ／θ測定法により、それぞれのＸＲＤパターンを測定している。測定は、薄膜の（１１１）面において行なっている。図１（ｂ）は、図１（ａ）のピーク部分の拡大図である。
【００２８】
パターン（ａ）は、公知技術として、ＰＬＡ処理を行なわずに、チタン（Ｔｉ）膜を成膜し、その上にＩｒ膜を形成したときのＸＲＤパターンである。
【００２９】
パターン（ｂ）は、同じく公知技術として（特許文献１参照）、ＰＬＡ処理を行なった後にＴｉ膜を形成し、その上にＩｒ膜を形成したときのＸＲＤパターンである。
【００３０】
パターン（ｃ）は、本発明の実施形態に係る下部電極膜であり、ＰＬＡ処理を行なった後にＴｉ膜を成膜し、Ｔｉ膜を窒素雰囲気中でＲＴＡアニールすることによって窒化チタン（ＴｉＮ）膜とし、その上にＩｒ膜を形成したときのＸＲＤパターンである。
【００３１】
パターン（ｄ）は、比較例として、ＰＬＡ処理を行なった後に、スパッタリング、蒸着などにより、直接、窒化チタン（ＴｉＮ）膜を付け、その上にＩｒ膜を形成したときのＸＲＤパターンである。
【００３２】
パターン（ｅ）は、本発明の実施形態に係る下部電極膜であり、ＰＬＡ処理を行なうことなく、Ｔｉ膜を成膜し、その後窒素雰囲気中でＲＴＡアニールすることによって窒化チタン（ＴｉＮ）膜とし、その上にＩｒ膜を形成したときのＸＲＤパターンである。
【００３３】
図１（ｂ）において、シリコンのピークＰSiと、イリジウムのピークＰIrの間で、パターン（ｃ）と（ｅ）がＴｉＮのピークＰTiNを示し、パターン（ｂ）がＴｉのピークＰTiを有する。
【００３４】
図２は、ロッキングカーブ法による（１１１）面のピークを示すグラフである。図２（ａ）はＴｉＮの（１１１）面のピーク、図２（ｂ）はＩｒの（１１１）面のピークである。図２（ａ）および図２（ｂ）から、ＰＬＡ処理後にスパッタリングまたは蒸着により直接窒化チタン膜を付けたパターン（ｄ）では、ＴｉＮ膜のピークも、ＴｉＮ膜上にあるＩｒ膜のピークもまったく示さず、結晶配向性に著しく劣っていることが分かる。これはすなわち、すぐれた配向性を必要とする素子、たとえば、強誘電体キャパシタや、圧電素子、液晶素子などに直接形成したＴｉＮ膜を用いても、素子として機能しないことを意味する。
【００３５】
これに比べ、本発明の実施形態に係るＴｉＮ膜では、ＰＬＡ処理後にＴｉ膜を形成し、その後アニールにより窒化したパターン（ｃ）で、明確なピークを示し、ＴｉＮ膜上に形成したＩｒ膜も急峻なピークを有する。このような下部電極上に形成される強誘電体膜の配向性は大幅に改善され、キャパシタとして良好な分極特性を示すことになる。
【００３６】
同じく本発明の実施形態として、ＰＬＡ処理なしでＴｉ膜をアニールにより窒化したパターン（ｅ）では、ＴｉＮ膜のピークはより穏やかになるが、スパッタリング等で直接形成したＴｉＮ膜と比べると、ＴｉＮ膜も、その上のＩｒ膜も、良好な結晶性を示す。
【００３７】
また、図２（ｂ）に示すように、公知技術のパターン（ｂ）、すなわち、ＰＬＡ処理後のＴｉ膜上にＩｒ膜を形成したパターン（ｂ）は、良好なＩｒピークを示し、下部電極としてのすぐれた結晶性を示しているが、上述したように、このＴｉ膜は容易に酸化し、酸化バリア膜としての機能を果たさない。
【００３８】
図１（ｂ）に戻って、本実施形態のパターン（ｃ）と（ｅ）を比較すると、ＰＬＡ処理なしに堆積したＴｉを窒化して得られるＴｉＮ膜（パターン（ｅ））は、ＸＲＤのピーク位置が、パターン（ｃ）のピーク位置からシフトし、ピークが甘くなっている。ＸＲＤパターンでは、格子定数によってピークの位置が異なるので、ＰＬＡ処理を行なわずに窒化したＴｉＮ膜（パターン（ｅ））は、本来のＴｉＮの格子定数から外れている、つまり、完全にＴｉＮに窒化しきれていないことを意味する。逆に言うと、Ｔｉ膜形成前にＰＬＡ処理を行うことで、Ｔｉの窒化を補強していることが理解できる。
【００３９】
この意味で、本実施形態の下部電極膜のパターン（ｃ）と（ｅ）は、ともに結晶性、酸素バリア性を具備するが、ＰＬＡ処理を行なったパターン（ｃ）のほうが、より結晶性（配向性）にすぐれると言える。
【００４０】
図３Ａは、上述した５つのパターン（ａ）〜（ｅ）のピークの半値幅（ＦＷＨＭ：Full Width Half Maximum）の測定結果を示す表である。それぞれ、下部電極膜を構成するＩｒ膜の半値幅と、ＴｉＮ膜を含むものはその半値幅を示している。
【００４１】
スパッタリング等により直接形成したＴｉＮ膜（パターン（ｄ））では、ピーク自体を有さず、測定不能である。
【００４２】
公知技術で、Ｔｉ膜上にＩｒ膜を形成しただけパターン（ａ）では、Ｉｒ膜の半値幅が５°を超え、強誘電体材料の配向性向上に対する寄与度が小さい。また、Ｔｉ膜は酸素バリア性に欠ける。
【００４３】
公知技術で、ＰＬＡ処理の後にＴｉ膜を形成し、その上にＩｒ膜を形成したパターン（ｂ）では、Ｉｒの（１１１）面の半値幅が２．９°と非常に良好であるが、パターン（ａ）と同様に、酸素バリア性に欠ける。
【００４４】
実施形態のパターン（ｃ）、すなわち、ＰＬＡ処理後に（１１１）面のＴｉ膜を形成し、その後、窒素雰囲気中でアニールしてＴｉＮ膜とした場合、（１１１）面のＩｒの半値幅は２．８°、（１１１）面のＴｉＮの半値幅は３．７°と、良好な結晶性を示している。このような下部電極膜上に形成される強誘電体膜の配向性も改善され、キャパシタとしてすぐれた分極特性を有することになる。ＴｉＮの半値幅は、ＰＬＡ技術でチューニングすることによって、２°近くまでさらに小さくすることができる。
【００４５】
実施形態のパターン（ｅ）、すなわちＰＬＡ処理を行なわずにＴｉ膜を形成し、その後、窒化雰囲気中でアニールしてＴｉＮ膜とした場合、Ｉｒの（１１１）面の半値幅は４．９°、ＴｉＮの（１１１）面の半値幅は、６．９°である。
【００４６】
図３Ｂは、ＴｉＮとＩｒ／ＴｉＮにおけるＦＷＨＭ（半値幅）のＰＬＡ処理時間依存性を示すグラフである。図３Ａの表に示したように、ＰＬＡ処理なしでは、Ｉｒの（１１１）面の半値幅は、４．９°、ＴｉＮの（１１１）面の半値幅は、６．９°であるが、ＰＬＡ処理を行い、処理時間を延ばすことで、ＦＷＨＭを小さくすることができる。具体的には、ＰＬＡ処理を５秒以上行うことによって、ＴｉＮでは３〜５°、Ｉｒ／ＴｉＮでは２°〜３°に収束させることができる。
【００４７】
これらのデータに裏付けされるように、下部電極の一部に、（１１１）面でのＸＲＤ半値幅が２〜７°、好ましくは３°〜５°であるＴｉＮ膜を用いることで、酸素バリア性と結晶性の双方を兼ね備えることができる。この場合、ＴｉＮ膜上に形成されたＩｒ膜のＸＲＤ半値幅は、２〜５°、好ましくは、２〜３°となる。
【００４８】
図４Ａ〜図４Ｇは、上述したＴｉＮ膜を、キャパシタの下部電極に適用した場合の半導体装置の製造工程である。
【００４９】
図４Ａに示すように、まず、基板１０上の素子分離領域１１で区画されるウェル領域１２に、公知の方法でＭＯＳトランジスタ２０を作製する。ＭＯＳトランジスタ２０を保護するカバー絶縁膜（たとえばＳｉＯＮ膜）２１を形成し、第１の層間絶縁膜２２を堆積し、ＭＯＳトランジスタ２０の不純物拡散領域に到達するコンタクトプラグ３０を形成する。コンタクトプラグ３０の形成は、たとえば、層間絶縁膜２２に開口したコンタクトホール（不図示）内に、ＴｉＮ／Ｔｉグルー層３０ａをスパッタリングし、タングステン（Ｗ）層３０ｂをＣＶＤにより堆積した後に、ＣＭＰで平坦化する。
【００５０】
次に、図４Ｂに示すように、全面に下部電極膜４０、５０、６０、強誘電体膜７０、上部電極膜８０、９０を、この順で堆積する。実施形態では、下部電極膜を構成する薄膜は、ＴｉＮ膜４０、ＴｉＡｌＮ膜５０、Ｉｒ膜６０である。より具体的には、配向性向上のためにＴｉを２０ｎｍ成膜し、Ｎ2の流量１０ｓｌｍ、６５０℃で２分間ＲＴＡして、Ｔｉを窒化してＴｉＮ膜４０とする。
【００５１】
好ましくは、Ｔｉを成膜する前に、ＮＨ3雰囲気でプラズマアニール（ＰＬＡ）処理を行なう。ＰＬＡ処理は、たとえば、基板温度４００℃で、基板へ供給される１３．５６ＭＨｚの高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される３５０ｋＨｚの高周波電源のパワーを５５Ｗで、６０秒の処理とする。次に、酸素バリア膜のＴｉＡｌＮ膜５０を１００ｎｍ成膜し、電極膜としてＩｒ膜６０をスパッタにより１００ｎｍ形成する。さらに、第一層目のＰＺＴをＭＯＣＶＤ法により５ｎｍ堆積し、その上に連続してＭＯＣＶＤ法によりＰｂ（Ｚｒ，Ｔｉ）Ｏ3［ＰＺＴ］膜を１１５ｎｍ成膜して、強誘電体膜７０を形成する。その際の基板温度は６２０℃であり、圧力は５Ｔｏｒｒである。さらに、強誘電体膜７０上に、強誘電体キャパシタの上部電極層となる厚さが１５０ｎｍのＩｒＯ２膜８０をスパッタ法により形成し、５０ｎｍのＩｒ膜９０を形成する。その後、上部電極成（８０，９０）による強誘電体膜７０へのダメージを回復するために、回復アニールを施す。この例では、アニール炉で５５０℃、Ｏ２雰囲気で６０分のファーネスアニールを行う。
【００５２】
次に、図４Ｃに示すように、パターニング、エッチング技術を用いて、上部電極７２、強誘電体膜７０、下部電極７１から成るスタック構造の強誘電体キャパシタ７５を形成する。より具体的には、フォトリソグラフィ法により所定のパターンのハードマスク（不図示）を形成し、ハードマスクに覆われない領域の上部電極膜９０，８０、強誘電体膜７０、Ｉｒ膜６０、ＴｉＡｌＮ膜５０、ＴｉＮ膜４０を、順次エッチングする。
【００５３】
次に、図４Ｄに示すように、アルミナ保護膜１００を堆積した後に、５５０℃でＯ２のファーネスアニールを６０分間行う。
【００５４】
次に、図４Ｅに示すように、第２の層間絶縁膜１１０を成膜した後、ＣＭＰにより平坦化を行なう。この例では、第２の層間絶縁膜１１０は、ＨＤＰ（High Density Plasma）装置を用いた酸化膜であり、ＣＭＰ後の残し膜厚は、強誘電体キャパシタ７５の上部電極を構成するＩｒ膜９０の上３００ｎｍとする。
【００５５】
次に、図４Ｆに示すように、パターニング、エッチング技術を用いて、下層のコンタクトプラグ３０に到達するコンタクトホール（不図示）を形成し、バリアメタルあるいはグルー層としてＴｉＮ膜１２０ａと、コンタクトメタルとしてのタングステン（Ｗ）膜１２０ｂを成膜し、ＣＭＰで平坦化して、コンタクトプラグ１２０を形成する。
【００５６】
次に、図４Ｇに示すように、強誘電体キャパシタ７５の上部電極７２と接続するコンタクトホール（不図示）を形成し、バリアメタルのＴｉＮ膜１３０ａおよびコンタクトメタルのＷ膜１３０ｂを成膜して、ＣＭＰで平坦化し、コンタクトプラグ１３０を形成する。さらに、第1層のメタル配線１４０として、ＴｉＮ／Ａｌ／ＴｉＮを成膜する。各層の膜厚は、例えば、ＴｉＮ膜１４０ａが７０ｎｍ、Ａｌ膜１４０ｂが３６０ｎｍ、ＴｉＮ膜１４０ｃが５０ｎｍである。第1層のメタル配線の露光・エッチングを行った後は、第３層間絶縁膜成膜（不図示）以降の多層配線工程を行う。
【００５７】
図５は、上述した半導体装置の製造工程の中で、特に、キャパシタ作製工程のフローチャートである。まず、トランジスタの不純物活性領域と接続するプラグ３０を形成する（Ｓ１０１）。次に、ＮＨ3雰囲気で、４００℃のプラズマアニールを１分（６０秒）行なう（Ｓ１０２）。その後、Ｔｉ膜を成膜する（Ｓ１０３）。このチタン膜を、６５０℃、Ｎ2雰囲気（１０ｓｌｍ）で２分間ＲＴＡアニールしてＴｉＮ膜４０を形成する（Ｓ１０４）。その後、ＴｉＡｌＮ膜５０を成膜し（Ｓ１０５）、Ｉｒ層６０を形成するＳ（Ｓ１０６）。さらに、強誘電体膜となるＰＺＴをＭＯＣＶＤにより成膜し（Ｓ１０７）、上部電極を構成するＩｒＯ2膜８０とＩｒ膜９０を順次成膜する（Ｓ１０８、Ｓ１０９）。
【００５８】
次に、ハードマスクを、たとえばＴｉＮとＴＥＯＳを積層し、所定の形状にパターニングして形成する（Ｓ１１０）。このハードマスクを用いて、各層9０，８０，７０，６０，５０，４０をエッチングすることにより、所定の形状のキャパシタ７５を得る（Ｓ１１１）。
【００５９】
以上、実施形態に沿って説明したが、本発明は実施例に制限されるものではない。例えば、下部電極として、Ｐｔ等の積層構造やプレーナー構造を用いた場合にも応用でき、強誘電体膜の成膜をスパッタ法とＭＯＣＶＤ法で行う場合を説明したが、スピンオン法、ゾル・ゲル法など、他の成膜方法を用いてもよいし、強誘電体材料も、適宜選択することができる。その他、種々の変更、改良、組み合わせが可能なことは当業者にとって自明である。
【００６０】
また、本発明の窒化チタン（ＴｉＮ）膜は、ＴｉＮ自身が高度に（１１１）に配向しているため、下地の配向を反映する材料であれば、さまざまなキャパシタ構造に適用することが可能である。また、ＦＲＡＭのキャパシタのみでなく、配向性と酸素バリア性を必要とする導電体膜として、種々のプロセスに適用が可能と考えられる。
【００６１】
たとえば、配向性を必要とするその他の薄膜デバイス、たとえば、圧電デバイスや、液晶デバイスに適用できる。これらの薄膜デバイスは、ロッキングカーブ法によるＸＲＤの（１１１）面ピークの半値幅が２°〜７°、好ましくは２°〜５°の範囲であるＴｉＮ膜上に、配向膜を有する。
【００６２】
配向膜は、たとえば、Ｉｒ、Ｐｔなどの金属薄膜、ＴｉＡｌＮなどの導電性窒化膜、導電性酸化膜、誘電性薄膜、圧電性薄膜，強誘電性薄膜などである。配向膜が、Ｉｒ，Ｐｔ，ＴｉＡｌＮなどの場合、配向膜上にさらに誘電性薄膜、圧電性薄膜、強誘電性薄膜を有してもよい。
【００６３】
いずれの場合も、ＰＬＡ処理と、Ｔｉの窒化を組み合わせることで、高い配向性と酸素バリア性を有するＴｉＮ膜が形成され、ＴｉＮ膜の高い配向性を反映して、配向膜の配向性が大幅に改善される。
【００６４】
最後に、以上の説明に対して、以下の付記を開示する。
（付記１）  下部電極の一部に窒化チタン膜を有するキャパシタを有する半導体装置であって、
前記窒化チタン膜は、プラズマアニール後に成膜されたチタンを窒化させたものであることを特徴とする半導体装置。
（付記２）  下部電極の一部に窒化チタン膜を有するキャパシタを有する半導体装置であって、前記窒化チタン膜は、ロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅が、２°〜７°の範囲であることを特徴とする半導体装置。
（付記３）  前記ピークの半値幅は、３°〜５°の範囲であることを特徴とする付記２に記載の半導体装置。
（付記４）  前記下部電極として、前記窒化チタン膜上に金属膜をさらに有し、前記金属膜のロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅は、２°〜５°の範囲であることを特徴とする付記２に記載の半導体装置。
（付記５）  前記下部電極として、前記窒化チタン膜上に金属膜をさらに有し、前記金属膜のロッキングカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅は、２°〜３°の範囲であることを特徴とする付記３に記載の半導体装置。
（付記６）前記窒化チタン膜と前記金属膜の間に、酸素バリア層をさらに有することを特徴とする付記４または５に記載の半導体装置。
（付記７）前記下部電極上に、強誘電体膜をさらに有することを特徴とする付記１〜６のいずれかに記載の半導体装置。
（付記８）  半導体基板と、
前記半導体基板上の窒化チタン膜と、
前記窒化チタン膜上の配向膜と
を有する薄膜装置であって、前記窒化チタン膜のロッキングカーブ法によるＸ線回折パターンにおけるピークの（１１１）面の半値幅が、２°〜７°の範囲であることを特徴とする薄膜装置。
（付記９）  前記窒化チタン膜のロッキングカーブ法によるピークの（１１１）面の半値幅は、２°〜５°の範囲にあることを特徴とする付記８に記載の薄膜装置。
（付記１０）  前記配向膜は、ＩｒまたはＰｔまたはＴｉＡｌＮを含むことを特徴とする請求項８または９に記載の薄膜装置。
（付記１１）  前記配向膜上に誘電性薄膜、圧電性薄膜、強誘電性薄膜を成膜することを特徴とする請求項８または９に記載の薄膜装置。
（付記１２）  半導体基板上の素子に接続するコンタクトプラグを絶縁膜に形成する工程と、
前記絶縁膜にＮＨ3雰囲気でプラズマアニール処理を施す工程と、
前記コンタクトプラグ上にチタン（Ｔｉ）膜を形成する工程と、
前記チタン膜を、窒素を含む雰囲気中でアニールして、キャパシタの下部電極の一部を構成する窒化チタン膜とする工程と、
前記窒化チタン膜上に、前記キャパシタの下部電極の別の一部を構成する金属膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１３）  前記窒素を含む雰囲気中でのアニールは、基板温度６５０℃で２分間行うことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）  前記窒化チタン膜と前記金属膜の間に、酸素バリア層を形成する工程をさらに含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１５）  前記金属膜上に、強誘電体膜と、上部電極膜を順次形成し、強誘電体キャパシタを形成する工程
をさらに含むことを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１６）  前記プラズマアニールの処理時間は、５秒以上であることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１７）  前記処理時間の範囲でプラズマアニールすることにより、前記窒化チタン膜のロッキングカーブ法によるピークの（１１１）面半値幅を、３°〜５°の範囲に、前記金属膜のロッキングカーブ法によるピークの（１１１）面半値幅を、２〜３°の範囲に収束させる
ことを特徴とする付記１２に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６５】
【図１】図１（ａ）は、本発明の実施形態を含む５種類の下部電極膜のＸＲＤパターンのグラフ、図１（ｂ）はピーク部分を拡大したグラフである。
【図２】図２（ａ）はロッキングカーブ法により測定した下部電極膜を構成するＴｉＮ（１１１）面のグラフ、図２（ｂ）はロッキングカーブ法により測定した下部電極膜を構成するＩｒ（１１１）面のグラフである。
【図３Ａ】下部電極膜を構成するＴｉＮとＩｒの（１１１）面におけるＸＲＤ半値幅の測定結果の表である。
【図３Ｂ】ＴｉＮとＩｒの（１１１）面におけるＦＷＨＭの、ＰＬＡ処理時間依存性を示すグラフである。
【図４Ａ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図４Ｂ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図４Ｃ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図４Ｄ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図４Ｅ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図４Ｆ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図４Ｇ】本発明の一実施形態に係る半導体装置の製造工程図である。
【図５】半導体装置のキャパシタ作成工程のフローチャートである。
【符号の説明】
【００６６】
１０  基板
２０  ＭＯＳトランジスタ
３０  コンタクトプラグ
４０  ＴｉＮ膜
５０  ＴｉＡｌＮ膜（酸素バリア層）
６０  Ｉｒ膜（金属膜）
７０  ＰＺＴ膜（強誘電体膜）
７１  下部電極
７２  上部電極
７５  キャパシタ
８０  ＩｒＯ２膜（上部電極膜）
９０  Ｉｒ膜（上部電極幕）
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
2007081378.tif 000008
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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