(57)【要約】【課題】想定外の過電圧が印加された場合でも集積回路内部の損傷や外部回路の２次的な損傷を回避できる過電圧保護回路を備えた半導体装置を提供すること。【解決手段】本発明の半導体装置は、被保護回路の端子間に過電圧が印加された際、端子間の素子損傷を防止する過電圧保護回路を備え、前記過電圧保護回路が、第１の設定電圧より低い過電圧が印加された場合に保護動作する第１の過電圧保護回路と、前記第１の設定電圧より高い過電圧が印加された場合に、前記端子間を短絡させ半導体集積回路内部の素子損傷を回避する第２の保護回路とを有する。【選択図】図１
2007234688.tif 000002
【特許請求の範囲】
【請求項１】
被保護回路の端子間に過電圧が印加された際、端子間の素子損傷を防止する過電圧保護回路を備えた半導体装置において、
前記過電圧保護回路が、第１の設定電圧より低い過電圧が印加された場合に保護動作する第１の過電圧保護回路と、
前記第１の設定電圧より高い過電圧が印加された場合に、前記端子間を短絡させ半導体集積回路内部の素子損傷を回避する第２の保護回路とを有することを特徴とした過電圧保護回路を備えた半導体装置。
【請求項２】
請求項１に記載の保護回路を備えた半導体装置において、
前記第２の保護回路が、対向配置した配線を過電圧によって融解させて、端子間を短絡させることを特徴とした過電圧保護回路を備えた半導体装置。
【請求項３】
請求項１に記載の保護回路を備えた半導体装置において、
前記第１の保護回路が、ツェナーダイオードと抵抗体とトランジスタとを備えていることを特徴とする過電圧保護回路を備えた半導体装置。
【請求項４】
請求項３に記載の保護回路を備えた半導体装置において、
前記ツェナーダイオードのツェナー電圧が、前記端子間の最大定格電圧以上、端子間の素子耐圧未満の電圧であることを特徴とする過電圧保護回路を備えた半導体装置。
【請求項５】
請求項３に記載の過電圧保護回路を備えた半導体装置において、
前記第１の保護回路が、被保護回路の入力端にツェナーダイオードのカソードが接続し、前記ツェナーダイオードのアノードとバイポーラトランジスタのべースとが抵抗体の一端に接続し、前記バイポーラトランジスタのコレクタがツェナーダイオードのカソード接続して、前記抵抗体の他端と前記バイポーラトランジスタのエミッタとが共通電位に接続されたことを特徴とする過電圧保護回路を備えた半導体装置。
【請求項６】
出カ段パワー素子部と、該出力段パワー素子部を駆動する駆動制御回路部とを備えた半導体集積回路において、
前記出カ段パワー素子部が、パワー半導体素子をトーテムポール接続した３個のアームを備え、
前記駆動制御回路部が、駆動回路部とロジック回路部と保護回路部とを備え、
前記保護回路部が、被保護回路の入力端にツェナーダイオードのカソードが接続し、前記ツェナーダイオードのアノードとバイポーラトランジスタのべースとが抵抗体の一端に接続し、前記バイポーラトランジスタのコレクタがツェナーダイオードのカソード接続して、前記抵抗体の他端と前記バイポーラトランジスタのエミッタとが共通電位に接続された第１の設定電圧より低い過電圧が印加された場合に保護動作する第１の過電圧保護回路と、
前記第１の設定電圧より高い過電圧が印加された場合に、対向配置した配線を過電圧によって融解させて、前記端子間を短絡させて半導体集積回路内部の素子損傷を回避する第２の保護回路とを備えたことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記出カ段パワー素子部と駆動制御回路部とが、同じシリコン半導体基板に形成されていて、前記シリコン半導体基板が、絶縁分離層で絶縁分離されたシリコン単結晶部を備え、
前記シリコン単結晶部に前記出力段パワー素子部と駆動制御回路部とが配置されていることを特徴とする半導体集積回路。
【請求項８】
請求項６に記載の半導体集積回路において、
前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板が誘電体分離半導体基板であることを特徴とする半導体集積回路。
【請求項９】
請求項６に記載の半導体集積回路において、
前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板がＳＯＩ半導体基板であることを特徴とする半導体集積回路。
【請求項１０】
出力段パワー素子部を駆動する駆動制御回路部を備えた半導体集積回路において、
前記駆動制御回路部が、駆動回路部とロジック回路部と保護回路部とを備え、
前記保護回路部が、被保護回路の入力端にツェナーダイオードのカソードが接続し、前記ツェナーダイオードのアノードとバイポーラトランジスタのべースとが抵抗体の一端に接続し、前記バイポーラトランジスタのコレクタがツェナーダイオードのカソード接続して、前記抵抗体の他端と前記バイポーラトランジスタのエミッタとが共通電位に接続された第１の設定電圧より低い過電圧が印加された場合に保護動作する第１の過電圧保護回路と、
前記第１の設定電圧より高い過電圧が印加された場合に、対向配置した配線を過電圧によって融解させて、前記端子間を短絡させて半導体集積回路内部の素子損傷を回避する第２の保護回路とを備えたことを特徴とする半導体集積回路。
【請求項１１】
請求項１０に記載の半導体集積回路において、
前記駆動制御回路部が、シリコン半導体基板に形成されていて、前記シリコン半導体基板が、絶縁分離層で絶縁分離されたシリコン単結晶部を備え、
前記シリコン単結晶部に駆動制御回路部が配置されていることを特徴とする半導体集積回路。
【請求項１２】
請求項１１に記載の半導体集積回路において、
前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板が誘電体分離半導体基板であることを特徴とする半導体集積回路。
【請求項１３】
請求項１１に記載の半導体集積回路において、
前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板がＳＯＩ半導体基板であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を想定外の過電圧が印加された際に保護する過電圧保護回路と、この過電圧保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路やその制御回路等の電気部品または電子部品は、電源電圧の変動に起因する過電圧や静電気に起因する誤動作や損傷を防止する為、過電圧保護回路を備えている。
【０００３】
このような過電圧保護回路の従来技術が特許文献１に開示されている。
【０００４】
【特許文献１】特開平５−１８３１０９号公報（図１、図２と（０００８）段落の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記従来技術の過電圧保護回路では、想定内の過電圧に対しては、過電圧保護回路の許容電圧範囲内で回避できるが、想定外の過電圧が印加された際は、集積回路内部の損傷及び外部回路の２次的な損傷に至ることが考えられる。
【０００６】
本発明の目的は、想定外の過電圧が印加された場合でも集積回路内部の損傷や外部回路の２次的な損傷を回避できる過電圧保護回路を備えた半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、過電圧保護回路に近接配置した低抵抗配線を備え、想定外の過電圧が印加された場合に近接配置した低抵抗線間を短絡させて被保護回路の損傷及び集積回路内部又は外部回路の２次損傷を回避する。
【発明の効果】
【０００８】
本発明によれば、過電圧から保護することができると共に、想定外の過電圧が印加された場合にも、集積回路外部の回路の２次損傷を回避できる。
【発明を実施するための最良の形態】
【０００９】
本発明の詳細を、図面と実施例とを用いて説明する。
【実施例１】
【００１０】
本実施例を、図１から図４を用いて説明する。図２は本実施例のインバータＩＣを用いたモータ駆動装置の説明図である。図２の符号５はインバータＩＣ、６はモータ、７は商用交流電源、８は整流平滑回路、９は制御部であるマイコン、１０はモータの回転子の位置を検出する位置検出回路、１１はインバータＩＣに内蔵した駆動制御回路部、１２は出カ段パワー素子部、Ｖｓは出カ段パワー素子電源電圧、Ｖｃｃは駆動制御回路電源電圧である。
【００１１】
本実施例のインバータＩＣ５は、シリコン半導体基板に形成した、絶縁分離層で絶縁分離されたシリコン単結晶部を有する誘電体分離基板に前記出力段パワー素子部１２と駆動制御回路部１１とが配置されている。
【００１２】
図２で、駆動制御回路部１１は、図示しない駆動回路部と保護回路部とレベルシフト回路部とロジック回路部とを備えていて、マイコン９が発する制御信号を受けて出力段パワー素子部１２に、例えば、パルス幅変調（ＰＷＭ）したゲートドライブ信号を送る。なお、保護回路部は、過熱、過電流、低電圧等を検出し、検出信号をマイコン９や駆動制御回路部１１の前記ロジック部に送り、出力段パワー素子部１２の出力を制限する。
【００１３】
出力段パワー素子部１２は、上下それぞれのアームのパワー半導体素子であるＩＧＢＴあるいはパワーＭＯＳＦＥＴをトーテムポール接続した上下アームを３つ備え、周波数可変のＵ相、Ｖ相、Ｗ相の３相交流を出カし、負荷のモータ６を駆動する。整流回路部８は、１００Ｖ〜１２０Ｖあるいは、２００Ｖ〜２４０Ｖの定格の商用交流電源７を整流し、出力段パワー素子部１２に出力段パワー素子電源電圧Ｖｓを供給する。駆動制御回路電源電圧Ｖｃｃは本実施例では１５Ｖであるが、この電圧には限らない。
【００１４】
図１は本実施例のインバータＩＣ５の駆動制御回路部１１の保護回路部が備える過電圧保護回路の回路図である。図１で、符号２はツェナーダイオード、３は抵抗体、４はＮＰＮトランジスタ、Ｖｃｃは駆動制御回路電源電圧である。ツェナーダイオード２のカソードは駆動制御回路電源電圧Ｖccに接続し、アノードは抵抗体３の一端とＮＰＮトランジスタ４のべースとに接続される。さらに、ＮＰＮトランジスタ４のコレクタは駆動制御回路電源電圧Ｖccに接続されて、ツェナーダイオード２のカソードと同じ電位であり、ＮＰＮトランジスタ４のエミッタは抵抗体３の他端と接続され、図１では接地電位ＧＬに接続されている。図１の符号１は駆動制御回路電源電圧Ｖｃｃの電源電圧ライン（Ｖｃｃ電源電圧ラインと略す。）と接地電位ＧＬのライン（接地電位ラインと略す。）のＡｌ配線領域１の概略を示しており、その形状の平面図を図３に、図３のＩ−Ｉ′の断面を図４に示す。図３、図４の斜線部Ａ、Ｂは低抵抗配線であって、ここではＡｌ配線とする。
【００１５】
以下、図１に示す過電圧保護回路の動作を説明する。本実施例では、駆動制御回路電源電圧Ｖcc端子と接地電位ＧＬ端子との間（Ｖｃｃ−ＧＬ間と略す。）のツェナーダイオード２のツェナー電圧を、端子間の最大定格電圧以上であって、かつ端子間の素子耐圧以下の電圧に設定する。過電圧等により、Ｖｃｃ−ＧＬ間にツェナーダイオード２のツェナー電圧以上の電圧が印加されると、ＮＰＮトランジスタ４のべースに電流が流れ、ＮＰＮトランジスタ４がオンになる。この時、Ｖｃｃ−ＧＬ間はツェナー電圧でクランプされる。
【００１６】
Ｖｃｃ−ＧＬ間に前記端子間の素子耐圧以上である、想定外の高い過電圧が印加された際、被保護回路及び集積回路や基板内回路等の２次損傷を防止する方法を示す。図１に示すように、Ａｌ配線領域１を図３、図４に示すようにレイアウトする。Ａｌ配線領域１のＡｌ配線は、過電流により融解して配線間が短絡するような配線幅、厚さ、配線間距離でレイアウトを施す。この場合、低抵抗配線Ａと低抵抗配線Ｂとは絶縁体の上に対向して延在するように形成されており、低抵抗配線Ａと低抵抗配線Ｂとは絶縁層で絶縁されている。
【００１７】
予め設定した素子耐圧以上の想定外の過電圧が印加された際、バイポーラトランジスタ４がオンし、Ｖcc−ＧＬ間に過電流が流れる。この時、過電流でＡｌ配線が融解し、融解したＡｌによって配線間が短絡するよう所望のレイアウト構造にしているため、Ｖｃｃ−ＧＬ間が短絡し端子間電圧が低下する。本実施例の駆動制御回路１１は、図示しない低電圧保護回路を備えている為、Ｖｃｃ−ＧＬ間電圧の低下により、駆動制御回路部１１及び出力段パワー素子部１２の２次損傷を防止することができ、これによりインバータＩＣ５と接続されている外部素子及び回路の損傷を防止することが可能となる。
【００１８】
本実施例では、ツェナーダイオード１個で構成しているが、端子間をクランプするツェナー電圧が、端子間の最大定格電圧以上、端子間耐圧未満の電圧となる素子数であれば良く、その数に制限はない。また、複数のツェナーダイオードを直列接続する場合に、各ツェナーダイオードのツェナー電圧は同じであっても異なっていてもよい。さらに、抵抗体及びＮＰＮトランジスタの素子数に至っても同様に、その数に制限はない。
【００１９】
なお、本実施例では誘電体分離基板に形成したインバータＩＣ５について説明したが、誘電体分離基板に代えて、絶縁分離層で絶縁分離されたシリコン単結晶部を備えたＳＯＩ半導体基板に形成したＩＣであっても良い。
【実施例２】
【００２０】
本実施例を、図５及び図６を用いて説明する。図５は図１のＡｌ配線領域１の平面図、図６は図５のII−II′部分の断面図である。図５、図６の斜線部Ｃ、Ｄは低抵抗配線であり、ここではＡｌ配線とする。低抵抗配線が多層配線であること以外は、実施例１と同様である。
【００２１】
本実施例では、低抵抗配線Ｃと低抵抗配線Ｄとは、絶縁層を介して図５、図６に示すように交差している。想定外の過電圧が印加された際、本実施例でも実施例１と同様に、予め設定した過電流でＡｌ配線が融解し、融解したＡｌで配線間が短絡するよう所望のレイアウト構造にしている。
【実施例３】
【００２２】
本実施例を、図７を用いて説明する。本実施例では、実施例１と実施例２のインバータＩＣ５に代えて、図７に示すように、プリドライバＩＣ１３と、出力段パワー素子１４とを用いることが異なり、他は実施例１や実施例２と同様である。
【００２３】
プリドライバＩＣ１３は、誘電体分離基板に形成した駆動制御回路部１１を備え、この駆動制御回路部１１は、図示しない駆動回路部と保護回路部とレベルシフト回路部とロジック回路部とを備えていて、マイコン９が発する制御信号を受けて出力段パワー素子１４に、例えば、パルス幅変調（ＰＷＭ）したゲートドライブ信号を送る。なお、保護回路部は、過電流や過熱や低電圧等を検出し、検出信号をマイコン９や前記ロジック部に送り、出カ段パワー素子１４の出力を制限する。
【００２４】
本実施例の出カ段パワー素子１４は、上下のそれぞれのアームのＩＧＢＴあるいはパワーＭＯＳＦＥＴをトーテムポール接続したアームを３つ備え、周波数可変のＵ相、Ｖ相、Ｗ相の３相交流を出力し、負荷のモータ６を駆動する。
【００２５】
本実施例の整流回路部８は、１００Ｖ〜１２０Ｖあるいは、２００Ｖ〜２４０Ｖの定格の商用交流電源７を整流し、出力段パワー素子１４に出カ段パワー素子電源電圧Ｖｓを供給する。駆動制御回路電源電圧Ｖｃｃは本実施例では１５Ｖであるが、この電圧には限らない。
【００２６】
本実施例のプリドライバＩＣ１３も、駆動制御回路部１１の保護回路部に実施例１の図１に示す過電圧保護回路を備え、さらに図示しない低電圧保護回路も備えている。プリドライバＩＣ１３に、Ｖｃｃ−ＧＬ間に想定外の高い過電圧が印加された場合には、実施例１や実施例２と同様に、Ａｌ配線領域１のＡｌ配線が融解し、融解したＡｌで配線間が短絡してＶｃｃ−ＧＬ間が短絡し端子間電圧を低下させる。
【００２７】
なお、本実施例では誘電体分離基板に形成したプリドライバＩＣ１３について説明したが、誘電体分離基板に代えて、絶縁分離層で絶縁分離されたシリコン単結晶部を備えたＳＯＩ半導体基板に形成したＩＣであっても良い。
【図面の簡単な説明】
【００２８】
【図１】実施例１の過電圧保護回路の回路図。
【図２】実施例１のインバータＩＣを有するモータ駆動装置の説明図。
【図３】実施例１の過電圧保護回路のＡｌ配線領域の平面図。
【図４】図３のＩ−Ｉ′部分の断面図。
【図５】実施例２の過電圧保護回路のＡｌ配線領域の平面図。
【図６】図５のII−II′部分の断面図。
【図７】実施例３のプリドライバＩＣを有するモータ駆動装置の説明図。
【符号の説明】
【００２９】
１…Ａｌ配線領域、２…ツェナーダイオード、３…抵抗体、４…ＮＰＮトランジスタ、５…インバータｌＣ、６…モータ、７…商用交流電源、８…整流平滑回路、９…マイコン、１０…位置検出回路、１１…駆動制御回路部、１２…出力段パワー素子部、１３…プリドライバＩＣ、１４…出カ段パワー素子。
【図１】
2007234688.tif 000003
【図２】
2007234688.tif 000004
【図３】
2007234688.tif 000005
【図４】
2007234688.tif 000006
【図５】
2007234688.tif 000007
【図６】
2007234688.tif 000008
【図７】
2007234688.tif 000009