(57)【要約】    【課題】  電源投入時に、該電源電圧が所望の電圧まで立ち上がるとリセット信号を発生し、その後自動的に消費電流を低減させることができるパワーオンリセット回路を得る。    【解決手段】  電源投入時に抵抗Ｒ１〜Ｒ３とダイオードＤ１に電流を供給し、電源から抵抗Ｒ１及びＲ３を介して決まる電圧がダイオードＤ１の順方向電圧を超えることにより、コンパレータ１１からリセット信号ＲＥＳが出力され、抵抗Ｒ１〜Ｒ３とダイオードＤ１に供給される電流を自動的に遮断するスリープ信号ＳＬＥＥＰとリセット信号ＲＥＳを、ＰＭＯＳトランジスタＴＲ１及びコンパレータ１１の動作制御を行うＤフリップフロップＤＦＦ１のクロック入力端ＣＫにそれぞれ入力するようにした。【選択図】  図１
2007081533.tif 000002
【特許請求の範囲】
【請求項１】
電源投入時に所定のリセット信号を生成して出力するパワーオンリセット回路において、
電源が供給されると、該電源電流によって生じるダイオードの順方向電圧を生成して出力する順方向電圧生成回路部と、
電源が供給されると、前記順方向電圧よりも大きくなるように該電源電圧を所定の分圧比で分圧する分圧回路部と、
前記分圧回路部からの分圧電圧と、該順方向電圧生成回路部からの前記順方向電圧との電圧比較を行い、該比較結果を示す２値の信号からなる前記リセット信号を生成して出力する電圧比較回路部と、
入力された制御信号に応じて、前記分圧回路部及び順方向電圧生成回路部に電源供給を行うスイッチ回路部と、
前記電圧比較回路部から出力されるリセット信号に応じて該スイッチ回路部の動作制御を行う制御回路部と、
を備え、
前記分圧回路部は、電源投入後の該電源電圧上昇時に、前記順方向電圧生成回路部からの順方向電圧が大きくなるように前記分圧電圧を生成し、前記電圧比較回路部は、該分圧電圧が前記順方向電圧よりも小さいときに前記リセット信号をアサートし、前記制御回路部は、該分圧電圧が前記順方向電圧よりも大きくなって前記リセット信号がネゲートされると、前記スイッチ回路部に対して、前記分圧回路部及び順方向電圧生成回路部への電源供給をそれぞれ遮断させることを特徴とするパワーオンリセット回路。
【請求項２】
前記電圧比較回路部は、所定の制御信号が入力されと、動作を停止して消費電力を低下させるスリープ動作を行い、前記制御回路部は、前記リセット信号がネゲートされると、該電圧比較回路部に対して、該スリープ動作を行わせることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記制御回路部は、クロック入力端に前記リセット信号が入力されたフリップフロップを備え、該フリップフロップの出力信号によって前記スイッチ回路部及び電圧比較回路部の動作制御を行うことを特徴とする請求項２記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯機器等のように、低消費電力が要求される機器に使用する半導体集積回路のパワーオンリセット回路に関する。
【背景技術】
【０００２】
図４は、従来のパワーオンリセット回路の回路例を示した図である。
図４において、電源投入後、コンパレータ１０１の反転入力端の電圧Ｖ１０１はダイオードＤ１０１の順方向電圧ＶＤ１０１になり、コンパレータ１０１の非反転入力端の電圧Ｖ１０２は、電源電圧ＶＣＣに対して、Ｖ１０２＝ＶＣＣ×ｒ１０３／（ｒ１０１＋ｒ１０３）になる。なお、ｒ１０１は抵抗Ｒ１０１の抵抗値、ｒ１０３は抵抗Ｒ１０３の抵抗値をそれぞれ示す、電源電圧ＶＣＣが上昇し、Ｖ１０２＞ＶＤ１０１になると、コンパレータ１０１の出力信号であるリセット信号ＲＥＳＥＴがローレベルからハイレベルに変化する。このような動作から、電源投入後に電源電圧ＶＣＣが所望の電圧になると、コンパレータ１０１からハイレベルのリセット信号ＲＥＳＥＴが出力されるように、抵抗Ｒ１０１及びＲ１０３の抵抗値を設定することによりパワーオンリセット回路を実現することができる。
【０００３】
また、図５に示すように、図４の回路に更に回路を付加した回路があった（例えば、特許文献１参照。）。
図５では、電源投入時に抵抗Ｒ１１１によりコンデンサＣ１１１の充電時間を設定し、フリップフロップ１１４のＱ出力をローレベルにすることによってＰチャンネルＭＯＳトランジスタ１１５をオン状態にしてリセットパルス発生回路１１６に電流を供給し、リセットパルス発生回路１１６からリセットパルスを発生させる。また、スリープ信号ＳＬＥＥＰによってＰチャンネルＭＯＳトランジスタ１１５をオフさせることによってリセットパルス発生回路１１６への電流を遮断することができる。
【０００４】
また、図６は、従来のパワーオンリセット回路の他の例を示した図である（例えば、特許文献２参照。）。
図６において、電源電圧ＶＤＤが上昇すると、トランジスタＭ１２１，Ｍ１２２，Ｍ１２３に電流が流れ、トランジスタＭ１２２のドレイン電圧Ｐｒ０がトランジスタＭｐ及びＭｎで構成されるインバータのしきい値電圧を超えると、該インバータの出力信号Ｐｒがハイレベルからローレベルに変化する。図６の回路の特徴は、抵抗、容量を使わずトランジスタのみで回路を構成することができるため、チップ面積を小さくできるということである。
【特許文献１】特開２００４−４８４２９号公報
【特許文献２】特開２００３−２８３３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図４の回路では、パワーオンリセット回路の消費電流を遮断することができないという問題があった。また、図５の回路では、電源投入時にリセットがかかった直後の状態では、回路に電流が流れた状態であり、リセットパルスが発生した後にスリープ信号ＳＬＥＥＰをハイレベルにしないと該電流を遮断することができなかった。また、図６のようにインバータのしきい値を利用する回路では、図４のようなダイオードとコンパレータで構成される回路と比較して、リセット信号を出力するためのしきい値電圧の温度特性が大きいという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、電源投入時に、該電源電圧が所望の電圧まで立ち上がるとリセット信号を発生し、その後自動的に消費電流を低減させることができるパワーオンリセット回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るパワーオンリセット回路は、電源投入時に所定のリセット信号を生成して出力するパワーオンリセット回路において、
電源が供給されると、該電源電流によって生じるダイオードの順方向電圧を生成して出力する順方向電圧生成回路部と、
電源が供給されると、前記順方向電圧よりも大きくなるように該電源電圧を所定の分圧比で分圧する分圧回路部と、
前記分圧回路部からの分圧電圧と、該順方向電圧生成回路部からの前記順方向電圧との電圧比較を行い、該比較結果を示す２値の信号からなる前記リセット信号を生成して出力する電圧比較回路部と、
入力された制御信号に応じて、前記分圧回路部及び順方向電圧生成回路部に電源供給を行うスイッチ回路部と、
前記電圧比較回路部から出力されるリセット信号に応じて該スイッチ回路部の動作制御を行う制御回路部と、
を備え、
前記分圧回路部は、電源投入後の該電源電圧上昇時に、前記順方向電圧生成回路部からの順方向電圧が大きくなるように前記分圧電圧を生成し、前記電圧比較回路部は、該分圧電圧が前記順方向電圧よりも小さいときに前記リセット信号をアサートし、前記制御回路部は、該分圧電圧が前記順方向電圧よりも大きくなって前記リセット信号がネゲートされると、前記スイッチ回路部に対して、前記分圧回路部及び順方向電圧生成回路部への電源供給をそれぞれ遮断させるものである。
【０００８】
また、前記電圧比較回路部は、所定の制御信号が入力されと、動作を停止して消費電力を低下させるスリープ動作を行い、前記制御回路部は、前記リセット信号がネゲートされると、該電圧比較回路部に対して、該スリープ動作を行わせるようにした。
【０００９】
また、前記制御回路部は、クロック入力端に前記リセット信号が入力されたフリップフロップを備え、該フリップフロップの出力信号によって前記スイッチ回路部及び電圧比較回路部の動作制御を行うようにした。
【発明の効果】
【００１０】
本発明のパワーオンリセット回路によれば、前記分圧回路部は、電源投入後の該電源電圧上昇時に、該順方向電圧生成回路部からの前記順方向電圧が大きくなるように前記分圧電圧を生成し、前記電圧比較回路部は、該分圧電圧が前記順方向電圧よりも小さいときに前記リセット信号をアサートし、前記制御回路部は、該分圧電圧が前記順方向電圧よりも大きくなって前記リセット信号がネゲートされると、前記スイッチ回路部に対して、前記分圧回路部及び順方向電圧生成回路部への電源供給をそれぞれ遮断させるようにしたことから、パワーオンリセット後に、自動的に前記順方向電圧生成回路部及び分圧回路部への電流供給を遮断して、消費電力を低減させることができる。
【００１１】
また、リセット信号がネゲートされると、前記電圧比較回路部に対して、該スリープ動作を行わせるようにしたことから、パワーオンリセット後に、自動的に電圧比較回路部をスリープ動作状態にするようにしたことから、消費電力を更に低減させることができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるパワーオンリセット回路の回路例を示した図である。
図１において、パワーオンリセット回路１は、パワーオン時に所定のリセット信号ＲＥＳを生成して出力するリセット信号生成回路部２と、該リセット信号生成回路部２に電源電圧ＶＣＣの供給を行うＰＭＯＳトランジスタＴＲ１と、該ＰＭＯＳトランジスタＴＲ１の動作制御を行う制御回路部３とで構成されている。
【００１３】
リセット信号生成回路部２は、コンパレータ１１、ダイオードＤ１及び抵抗Ｒ１〜Ｒ３で構成され、制御回路部３は、ＤフリップフロップＤＦＦ１、ＡＮＤ回路ＡＮ１，ＡＮ２、ＮＡＮＤ回路ＮＡ１、ＯＲ回路ＯＲ１、インバータＩＮＶ１、第１遅延回路１５、第２遅延回路１６及び第３遅延回路１７で構成されている。また、第１遅延回路１５はインバータで構成され、第２遅延回路１６及び第３遅延回路１７はそれぞれバッファで構成されている。なお、抵抗Ｒ１及びＲ３は分圧回路部を、抵抗Ｒ２及びダイオードＤ１は順方向電圧生成回路部を、コンパレータ１１は電圧比較回路部を、ＰＭＯＳトランジスタＴＲ１はスイッチ回路部をそれぞれなす。
【００１４】
電源電圧ＶＣＣにＰＭＯＳトランジスタＴＲ１のソースが接続され、ＰＭＯＳトランジスタＴＲ１のドレインと接地電圧との間には抵抗Ｒ１とＲ３が直列に接続されている。抵抗Ｒ１とＲ３との接続部は、コンパレータ１１の非反転入力端に接続され、コンパレータ１１の出力端からリセット信号ＲＥＳが出力される。また、ＰＭＯＳトランジスタＴＲ１のドレインとコンパレータ１１の反転入力端との間には抵抗Ｒ２が接続され、コンパレータ１１の反転入力端と接地電圧との間にはダイオードＤ１が接続されている。
【００１５】
ＡＮＤ回路ＡＮ１の一方の入力端には、外部からスリープ信号ＳＬＥＥＰが入力され、該スリープ信号ＳＬＥＥＰはインバータＩＮＶ１を介してＯＲ回路ＯＲ１の一方の入力端に入力されている。また、インバータＩＮＶ１の出力端は第１遅延回路１５を介してＯＲ回路ＯＲ１の他方の入力端に入力されている。ＯＲ回路ＯＲ１の出力端は、第２遅延回路１６を介してＡＮＤ回路ＡＮ２の一方の入力端に接続されると共にＮＡＮＤ回路ＮＡ１の一方の入力端に接続されている。ＮＡＮＤ回路ＮＡ１の他方の入力端にはリセット信号ＲＥＳが入力され、リセット信号ＲＥＳは第３遅延回路１７を介してＡＮＤ回路ＡＮ２の他方の入力端に入力されている。
【００１６】
ＡＮＤ回路ＡＮ２の出力端は、ＤフリップフロップＤＦＦ１のクロック入力端ＣＫに接続され、ＮＡＮＤ回路ＮＡ１の出力端はＤフリップフロップＤＦＦ１の入力端Ｒに接続されている。また、ＤフリップフロップＤＦＦ１の入力端Ｄには電源電圧ＶＣＣが入力され、ＤフリップフロップＤＦＦ１の出力端ＱはＡＮＤ回路ＡＮ１の他方の入力端に接続されている。ＡＮＤ回路ＡＮ１の出力端は、ＰＭＯＳトランジスタＴＲ１のゲートに接続されると共に、コンパレータ１１のスリープ信号入力端ＳＬＰに接続されている。
【００１７】
このような構成において、図２は、図１のパワーオンリセット回路１における各部の波形例を示したタイミングチャートであり、図２を参照しながら図１のパワーオンリセット回路１の動作について説明する。
図２において、「ＩＮＶ１‐ｏｕｔ」はインバータＩＮＶ１の出力信号を、「Ｄｅｌａｙ１‐ｏｕｔ」は第１遅延回路１５の出力信号を、「ＯＲ１‐ｏｕｔ」はＯＲ回路ＯＲ１の出力信号を、「Ｄｅｌａｙ２‐ｏｕｔ」は第２遅延回路１６の出力信号をそれぞれ示している。
【００１８】
また、「ＡＮ２‐ｏｕｔ」はＡＮＤ回路ＡＮ２の出力信号を、「ＮＡ１‐ｏｕｔ」はＮＡＮＤ回路ＮＡ１の出力信号をそれぞれ示し、「ＤＦＦ１‐Ｒ」はＤフリップフロップＤＦＦ１の入力端Ｒの波形を、「ＤＦＦ１‐Ｑ」はＤフリップフロップＤＦＦ１の出力端Ｑの波形を、「ＡＮ１‐ｏｕｔ」はＡＮＤ回路ＡＮ１の出力信号をそれぞれ示している。また、「ＣＯＭＰ１‐ＳＬＰ」はコンパレータ１１のスリープ信号入力端ＳＬＰの波形を、「ＣＯＭＰ１‐ｉｎ＋」はコンパレータ１１の非反転入力端の波形を、「ＣＯＭＰ１‐ｉｎ−」はコンパレータ１１の反転入力端の波形を、「ＣＯＭＰ１‐ｏｕｔ」はコンパレータ１１の出力信号を、「Ｄｅｌａｙ３‐ｏｕｔ」は第３遅延回路１７の出力信号をそれぞれ示している。
【００１９】
図２では、Ｂ１〜Ｂ４の各動作ブロックにおける動作を示しており、動作ブロックＢ１は電源投入時を、動作ブロックＢ２は電源投入後のリセット信号生成回路部２への電流遮断状態（以下、電流遮断とはリセット信号生成回路部２への電流遮断を示す）を、動作ブロックＢ３はスリープ信号ＳＬＥＥＰがローレベルになることによる電流遮断解除状態を、動作ブロックＢ４はスリープ信号ＳＬＥＥＰがハイレベルになることによる電流遮断状態をそれぞれ示している。
動作ブロックＢ１では、スリープ信号ＳＬＥＥＰはハイレベルに設定されているものとする（状態ａ）。すなわち、電源電圧ＶＣＣが上昇すると同時にスリープ信号ＳＬＥＥＰも上昇し、インバータＩＮＶ１の出力信号は、スリープ信号ＳＬＥＥＰの信号レベルを反転した信号になるため、ローレベルで安定している。
【００２０】
第１遅延回路１５の出力信号は、スリープ信号ＳＬＥＥＰを遅延させた信号であり、ＯＲ回路ＯＲ１の出力信号は、インバータＩＮＶ１の出力信号と第１遅延回路１５の出力信号との論理和を示しており、第１遅延回路１５の出力信号に伴って上昇する。
ここで、リセット信号ＲＥＳがローレベルのときとハイレベルのときに分けて考える。
リセット信号ＲＥＳがローレベルのとき、ＮＡＮＤ回路ＮＡ１の出力信号はハイレベルになり、ＤフリップフロップＤＦＦ１にリセットがかかっている状態になり、ＤフリップフロップＤＦＦ１の出力端Ｑはローレベルになる。すなわち、ＡＮＤ回路ＡＮ１の出力信号がローレベルになり、ＰＭＯＳトランジスタＴＲ１をオンさせて導通状態にすると共にコンパレータ１１を作動させる。
【００２１】
抵抗Ｒ１及びＲ２に電流が流れると、コンパレータ１１の反転入力端は、ダイオードＤ１の順方向電圧と同じになり、約０.７Ｖになる。一方、抵抗Ｒ１及びＲ３の各抵抗値をｒ１及びｒ３とすると、コンパレータ１１の非反転入力端の電圧は、ＶＣＣ×ｒ３／（ｒ１＋ｒ３）になる。電源電圧ＶＣＣの電圧上昇時は、コンパレータ１１の非反転入力端の電圧がダイオードＤ１の順方向電圧まで上昇すると、コンパレータ１１の出力信号であるリセット信号ＲＥＳは、ローレベルからハイレベルに立ち上がる（状態ｂ）。
初期状態でリセット信号ＲＥＳがハイレベルである場合も、ＯＲ回路ＯＲ１の出力信号は、第１遅延回路１５の遅延時間、ローレベルを保持するため、やはり、ＮＡＮＤ回路ＮＡ１の出力信号はハイレベルから始まり、ＤフリップフロップＤＦＦ１にリセットがかかった状態であることから、前記のようにＰＭＯＳトランジスタＴＲ１がオンすると共にコンパレータ１１が動作状態になる。
【００２２】
リセット信号ＲＥＳがローレベルからハイレベルに変化すると（状態ｂ）、ＮＡＮＤ回路ＮＡ１の出力信号がローレベルになり、ＤフリップフロップＤＦＦ１のリセット状態が解除される。また、第３遅延回路１７による遅延時間後には、第３遅延回路１７の出力信号がハイレベルになるため、ＤフリップフロップＤＦＦ１は、クロックが立ち上がり、電源電圧ＶＣＣを入力データとして読み込むことから、出力端Ｑはハイレベルになる。スリープ信号ＳＬＥＥＰがハイレベルであるため、ＡＮＤ回路ＡＮ１の出力信号はハイレベルになり、ＰＭＯＳトランジスタＴＲ１がオフすると共にコンパレータ１１は動作を停止する。このとき、コンパレータ１１が図３で示すような回路であり、コンパレータ１１は、スリープ状態のときに出力端がハイレベルになる場合、リセット信号ＲＥＳは、ハイレベルの状態で保持され、ＤフリップフロップＤＦＦ１の入力信号がそれ以上に変化することはない。これが図２の動作ブロックＢ２の状態である。
【００２３】
次に、スリープ信号ＳＬＥＥＰをローレベルにして（状態ｄ）、ＰＭＯＳトランジスタＴＲ１をオンさせると共にコンパレータ１１を作動させたときの動作が動作ブロックＢ３である。動作ブロックＢ３では、インバータＩＮＶ１の出力信号がハイレベルになり、該ハイレベルの信号は第１遅延回路１５で遅延された後、ローレベルの信号として第１遅延回路１５から出力される。しかし、ＯＲ回路ＯＲ１としては、インバータＩＮＶ１からハイレベルの信号が入力されていることから、第１遅延回路１５から入力される信号の信号レベルに関係なくハイレベルの信号を出力する。ＤフリップフロップＤＦＦ１の各入力端の信号レベルに変化はないことから、出力端Ｑはハイレベルのままであり、スリープ信号ＳＬＥＥＰがローレベルになったことで、ＡＮＤ回路ＡＮ１の出力信号はローレベルになり、ＰＭＯＳトランジスタＴＲ１がオンすると共にコンパレータ１１が作動する。電源立ち上がり時とは異なり、コンパレータ１１の入力電圧は瞬時に（非反転入力端の電圧）＞（反転入力端の電圧）になることから、リセット信号ＲＥＳはローレベルのままである。
【００２４】
再びスリープ信号ＳＬＥＥＰをハイレベルにしたとき（状態ｅ）の動作が動作ブロックＢ４である。動作ブロックＢ４では、インバータＩＮＶ１の出力信号はローレベルになり、該ローレベルの信号は第１遅延回路１５で遅延された後、ハイレベルの信号として第１遅延回路１５から出力される。このため、ＯＲ回路ＯＲ１の出力信号は第１遅延回路１５による遅延時間だけローレベルになった後、ハイレベルに戻る。リセット信号ＲＥＳはハイレベルであることから、ＮＡＮＤ回路ＮＡ１はＤフリップフロップＤＦＦ１に対してローレベルのリセットパルスを出力するため、ＤフリップフロップＤＦＦ１の出力端Ｑはローレベルになる。
【００２５】
このとき、ＡＮＤ回路ＡＮ１の出力信号はローレベルであり、ＰＭＯＳトランジスタＴＲ１がオンすると共にコンパレータ１１が作動する。しかし、第２遅延回路１６による遅延時間後、ＤフリップフロップＤＦＦ１のクロック入力端ＣＫはローレベルからハイレベルになるため出力端Ｑはハイレベルに戻り、ＡＮＤ回路ＡＮ１の出力信号がハイレベルになる。このため、ＰＭＯＳトランジスタＴＲ１がオフすると共にコンパレータ１１が動作を停止する。このように、スリープ信号ＳＬＥＥＰによる制御に支障をきたすことなく、電源投入時にリセットがかかり自動的に電流が遮断される動作を実現することができる。
【００２６】
前記のように、本第１の実施の形態におけるパワーオンリセット回路は、スリープ信号ＳＬＥＥＰとリセット信号ＲＥＳを、ＰＭＯＳトランジスタＴＲ１及びコンパレータ１１の動作制御を行うＤフリップフロップＤＦＦ１のクロック入力端ＣＫに入力するようにしたことから、パワーオンリセット後に、自動的にリセット信号生成回路部２における一部の回路への電流供給を遮断し、消費電力の低減を図ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態におけるパワーオンリセット回路の回路例を示した図である。
【図２】図１のパワーオンリセット回路１における各部の波形例を示したタイミングチャートである。
【図３】図１のコンパレータ１１の内部回路例を示した図である。
【図４】従来のパワーオンリセット回路の回路例を示した図である。
【図５】従来のパワーオンリセット回路の他の回路例を示した図である。
【図６】従来のパワーオンリセット回路の他の回路例を示した図である。
【符号の説明】
【００２８】
１  パワーオンリセット回路
２  リセット信号生成回路部
３  制御回路部
１１  コンパレータ
１５  第１遅延回路
１６  第２遅延回路
１７  第３遅延回路
Ｄ１  ダイオード
Ｒ１〜Ｒ３  抵抗
ＴＲ１  ＰＭＯＳトランジスタ
ＤＦＦ１  Ｄフリップフロップ
ＡＮ１，ＡＮ２  ＡＮＤ回路
ＮＡ１  ＮＡＮＤ回路
ＯＲ１  ＯＲ回路
ＩＮＶ１  インバータ
【図１】
2007081533.tif 000003
【図２】
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【図３】
2007081533.tif 000005
【図４】
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【図５】
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【図６】
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