(57)【要約】  【課題】  埋め込み絶縁（BOX）膜の薄い完全空乏型シリコンオンインシュレータ(FDSOI)型トランジスタで、トランジスタの性能向上を図る歪印加手法の効果の増大を図る。  【解決手段】  極薄のSOI構造６を有するFDSOI型トランジスタで、極薄のBOX層４の裏側５に応力発生領域を設けてチャネル形成部分に歪を印加する。応力発生領域は、BOX裏側の所望の領域をイオン注入により非晶質化させ、しかる後に応力印加膜３を形成した状態において熱処理再結晶化を行うことにより、応力印加膜３からの応力をチャネル形成部分に転写させることで形成する。【選択図】  図１
2007335573.tif 000002
【特許請求の範囲】
【請求項１】
完全空乏型絶縁ゲート電界効果型トランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記半導体基板上に前記第１絶縁膜を介して配置された単結晶半導体薄膜と、
前記単結晶半導体薄膜上に形成された第２絶縁膜を介して配置されたゲート電極と、
前記第1絶縁膜の裏面側の前記半導体基板内に設けられた応力印加領域と
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記応力印加領域は前記完全空乏型絶縁ゲート電界効果型トランジスタのソースドレイン領域の下部に選択的に設けられている半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記完全空乏型絶縁ゲート電界効果型トランジスタはNMOSトランジスタとPMOSトランジスタとを有し、前記応力印加領域の応力方向が、前記NMOSトランジスタのチャネルが形成される領域においては引っ張り応力、前記PMOSトランジスタのチャネルが形成される領域においては圧縮応力となる半導体装置。
【請求項４】
半導体基板上に形成された第１絶縁膜を介して配置された単結晶半導体薄膜と、前記単結晶半導体薄膜上に形成された第２絶縁膜を介して配置されたゲート電極とを少なくとも含む完全空乏型絶縁ゲート電界効果型トランジスタを有する半導体装置の製造方法であって、
前記第１絶縁膜の裏面側の前記半導体基板内に非晶質化領域を形成する工程と、
前記非晶質化領域以外の部分より応力を印加した状態において、前記非晶質化領域を再結晶化する工程と
を含む半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
前記非晶質化領域を形成する工程は、前記第１絶縁膜の裏面の所定領域をイオン注入法により非晶質化する工程である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子計算機や情報通信機器に用いられる論理素子、特にシリコン電界効果型半導体装置に関するものである。
【背景技術】
【０００２】
論理素子用シリコン電界効果型半導体装置は、素子の微細化によって集積密度および動作速度等の性能向上と、単一素子あたりの消費電力低減とを続けてきた。しかし、加工寸法が50nm程度の世代に至り、性能向上と消費電力低減の両立が困難になっている。この問題を解決するための代表的な技術として、高誘電率ゲート絶縁膜や、歪シリコンなどの高移動度チャネルがある。
【０００３】
一方、微細化進行に伴う新たな課題として、素子バラツキの増大が深刻になってきている。素子バラツキが大きくなると、全ての回路を正常動作させるために必要な電圧マージンを確保させる必要から、電源電圧の低減が困難になる。これは単一素子あたりの消費電力の低減を困難にすることになり、微細化と共に集積度の上がった半導体チップの消費電力を増大させてしまう。さらに、バラツキが大きいと、消費電力性能の悪い素子がチップ全体の消費電力を大幅に増大させてしまうことにもなる。このため、これまで可能であった、微細化によって同一面積のチップでの消費電力を変えずに回路規模や機能を増大させることが困難になってきている。
【０００４】
この素子バラツキを抑制して半導体チップの性能を飛躍的に向上することが可能な技術として、特許文献１に示すようなシリコンオンインシュレータ(Silicon on Insulator, 以下SOIと略す)技術が開示されている。この技術は、SOI層および埋め込み絶縁(Buried Oxide, 以下BOXと略す)層が非常に薄い基板を用いて、完全空乏型SOI(Fully Depleted SOI, 以下FDSOIと略す)素子を形成すると共に、BOX層裏面からバイアス電圧を印加することによって素子のしきい電圧を変化させるものである。この技術を用いると、例えば、消費電力が大きい方にばらついたチップのバイアス電圧を素子製造後に調整して適正値に戻すことが可能になり、これはチップの歩留まりを向上させることになる。更にチップ内を複数の領域に分割してその各々の領域に対して独立してバイアス電圧を自動的に調整するような回路構成にしてやれば、チップ内の全てのトランジスタの特性が良く揃って、チップの消費電力をさらに低減させることが可能になる。
【０００５】
【特許文献１】特開２００５−２５１７７６号公報
【非特許文献１】F. Ootsuka et al., IEDM Tech. Dig., p.575, (2000).
【非特許文献２】T. Ghani et al., Tech. Dig. IEDM 2003, p. 978, (2003).
【非特許文献３】K. Ota et al., Tech. Dig. IEDM 2002, p. 27, (2002).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このFDSOI構造を上述の高誘電率ゲート絶縁膜や歪シリコンと組み合わせてやれば、チップの消費電力を低減しつつ動作速度を向上させることが可能になると考えられる。しかし、FDSOI素子と歪シリコン技術を組み合わせようとすると、いくつかの問題が生じることが明らかとなった。歪シリコン技術には大別して２種類の技術がある。第１の技術は基板歪、グローバル歪などと呼ばれる技術で、SiGe層を含むシリコン基板を用いるなどして、あらかじめ素子のチャネルとなる部分に歪が印加されている状態で素子を作製するものである。第２の技術は、外部歪、ローカル歪などと呼ばれる技術で、素子を作製する工程において、応力を印加する膜を素子上部に形成したり、埋め込んだりすることによってチャネルに歪を与える技術である。後者の技術の方が従来の基板をそのまま使えることから実用性が高いと考えられている。よく使われる外部歪技術として、SiNライナー膜（非特許文献１）、ソースドレインへのSiGe（ないしはSiC）埋め込み（非特許文献２）、歪記憶法（非特許文献３）がある。
【０００７】
ところが、FDSOI素子では、ソースドレイン領域のSOI層の上に追加のSi層をエピタキシャル成長させ寄生抵抗を低減させる積み上げ層の成長を行うので、SiNライナー膜をゲートやソースドレイン領域の上部に形成したとしても、SiNライナー膜とチャネルの距離が、この積み上げ層があるが為に離れてしまい、有効に歪を印加できないという問題がある。またソースドレインへのSiGe（ないしはSiC）埋め込みを行おうとしても、SOI層が薄いためにそもそも埋め込む余地がないし、積み上げ層をSiGeにしたとしても、やはりチャネルと離れてしまうために歪印加効果が小さいという問題が生ずる。更に、歪記憶法もFDSOI素子のSOI層が薄いためにソースドレイン部のイオン注入により非晶質化することの出来る膜厚が極く薄くなってしまう、また上述のように積み上げエピ成長を行った場合を考えても非晶質化領域がやはりチャネルと離れてしまうために、応力の効果が小さくなってしまうという問題点がある。
【０００８】
本発明の目的は、これらの問題点を解決し、FDSOI構造において性能向上に寄与するだけの満足な歪の印加を行うことが可能な電界効果型半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明おいては、完全空乏型絶縁ゲート電界効果型トランジスタを有する半導体装置であって、半導体基板と、半導体基板上に形成された第１絶縁膜と、半導体基板上に第１絶縁膜を介して配置された単結晶半導体薄膜と、単結晶半導体薄膜上に形成された第２絶縁膜を介して配置されたゲート電極と、第1絶縁膜の裏面側の前記半導体基板内に設けられた応力印加領域と
を有する半導体装置を提供する。好適には、この応力印加領域は、完全空乏型絶縁ゲート電界効果型トランジスタのソースドレイン領域の下部に選択的に設けられる。
【００１０】
更に、上記目的を達成するために、本発明においては、完全空乏型絶縁ゲート電界効果型トランジスタが、NMOSトランジスタとPMOSトランジスタとからなる場合にあっては、応力印加領域の応力方向が、NMOSトランジスタのチャネルが形成される領域においては引っ張り応力、PMOSトランジスタのチャネルが形成される領域においては圧縮応力となる半導体装置を提供する。
【００１１】
また、上記目的を達成するため、本発明においては、半導体基板上に形成された第１絶縁膜を介して配置された単結晶半導体薄膜と、単結晶半導体薄膜上に形成された第２絶縁膜を介して配置されたゲート電極とを少なくとも含む完全空乏型絶縁ゲート電界効果型半導体装置の製造方法において、第１絶縁膜裏面の所定の領域を非晶質化しておき、これを再結晶化させる際に外部から応力を与えることで、第１絶縁膜裏面の所定の領域に応力が残存するようにして応力印加領域を形成する半導体装置の製造方法を提供する。
【００１２】
すなわち、本発明においては、第１絶縁膜の裏面側の前記半導体基板内に非晶質化領域を形成する工程と、非晶質化領域の外部より応力を印加した状態において、非晶質化領域を再結晶化する工程とを含む半導体装置の製造方法を提供する。好適には、非晶質化領域を形成する工程は、第1絶縁膜の裏面の所定領域をイオン注入法により非晶質化する工程であり、再結晶化する工程は熱処理による再結晶化処理である。
【００１３】
なお、本件発明の開示において、絶縁層が絶縁膜と記載されることがあると共に、埋め込み絶縁(BOX)層はBOX膜、或いは単にBOXと記載されることがあることに留意されたい。
【発明の効果】
【００１４】
第１絶縁膜であるBOX層を通してその裏面、好適にはソースドレイン領域の裏側の領域に応力を与える応力印加領域を設ける構造とすることによって、BOX層の薄いFDSOI構造においては、BOX層自体の剛性も十分にあり、かつチャネルに近いことで有効にチャネルに歪を印加することができる。
【００１５】
即ち、本発明によれば、低バラツキでかつ短チャネル特性に優れるもののSOI膜厚が薄いために有効に歪印加して性能向上が出来なかったFDSOIにおいても、NMOS、PMOSに対して各々独立に、性能向上に必要な最適な歪を印加することが可能となる。このため、低バラツキによって待機時の電力消費を低減すると共に、歪による移動度向上により消費電力あたりの動作性能向上、言い換えれば同一の動作状態における電力消費の低減、が可能となり、超高集積半導体回路の低電力・高性能化を実現する。
【発明を実施するための最良の形態】
【００１６】
具体的な実施例の説明に入る前に、本発明のBOX層裏面の所望の領域に応力を印加する方法の概略について説明する。印加方法には複数あるが、共通しているのは、BOX裏面の所定の領域をイオン注入法により非晶質化しておき、これを熱処理により再結晶化させる際に応力を外部から与えることでBOX裏面の所定の領域に応力が残存するようにすることである。
【００１７】
さて、第一の応力印加方法において、BOX裏面所定の領域の非晶質化は、素子分離溝が形成された状態において素子分離溝端面に接するBOX裏面部分にイオン注入することによって行われる。概略説明用に図１を用いる。素子分離溝１をドライエッチングにより形成した状態において、素子が形成される活性領域２の上部にはその後の化学機械研磨(Chemical Mechanical Polishing, 以下CMPと略す)工程でのエッチストッパーの役割で十分に厚いSiN（Silicon Nitride）膜３が形成されているため、この状態でイオン注入を、望ましくは斜めの方向に行ってやると、素子活性領域にはイオンが注入されずに、溝端面に接したBOX層４裏の部分５およびSOI層６の端部がイオン注入により非晶質化される。その後、素子分離溝内にSiO2（Silicon Dioxide）を上記非晶質部分が結晶化しない温度で充填する。この状態で通常の工程で行われるように、充填されたSiO2の密度を高める目的で熱処理が行われる。この熱処理工程において、上記非晶質部分が結晶化する。応力の印加はSiO2の密度増大に伴うものと、SiNストッパーに内在された応力の両方によって行われる。上記熱処理後には、通常の工程と同様、CMPによりSiNストッパー３が露出するまで平坦化し、さらにSiNストッパー３を除去する工程と続いて、素子分離工程が完了する。
【００１８】
歪の印加方向の制御は、トランジスタの特性向上のために重要である。NMOS（N-Channel Metal Oxide Semiconductor）に対してはチャネルの電流方向と平行に引っ張り歪が与えられることが望ましい。また、PMOS（P-Channel Metal Oxide Semiconductor）に対しては、これとは逆に、チャネルの電流方向と平行に圧縮歪が与えられることが望ましい。従って、NMOSとPMOSの領域で異なる応力を印加することが可能な工程をとることが望ましいことになる。詳細は後の実施例に記載するが、本第一の応力印加方法は、これを可能とする方法でもある。SiNストッパー３膜は形成条件によって応力方向や大きさを任意に変えることが可能である。よって、NMOS領域においては引っ張り応力を発生するSiN膜を形成してやればよいし、PMOS領域においては圧縮応力を印加するSiN膜を形成してやればよい。初めに引っ張り応力SiN膜を形成したのであれば、形成後にフォトリソグラフィー工程によってPMOS領域のみSiN膜を除去し、さらに同様にして、圧縮応力SiN膜を形成してからNMOS領域のみSiN膜を除去してやればよい。この際に通常の工程に加えて余分なマスクを準備する必要はない。通常の工程ではソースドレイン形成用にNMOS領域とPMOS領域を分割するマスクが用意されていることが通例であるから、これを利用すればよい。素子分離工程以降は通常のCMOS（Complementary Metal Oxide Semiconductor）同様の工程を用いることが出来る。
【００１９】
第二の応力印加方法においては、通常の方法によって素子分離領域、ゲート電極、オフセットスペーサを形成したのち、エクステンション形成工程の前に、ゲート電極をマスクとして自己整合的にBOX裏の支持基板に対してイオン注入による非晶質化を行う。この際にソースドレイン領域のSOI層も非晶質化するが、後の実施例の説明で詳述するように、チャネル領域のSOI層は結晶性が保たれるために、熱処理によってソースドレイン領域も結晶回復させることが可能である。非晶質化のイオン注入に続いて、エクステンションへの不純物注入も行う。この際にNMOSについてはゲートにもAsを注入することでゲート応力を印加することもできる。この後、応力印加用のライナー膜を形成してから熱処理を行うことによって、エクステンション部の活性化とSOIおよびBOX裏部分の再結晶化を行う。この工程でライナー膜ないしはゲートによりチャネルに歪が印加される。第一の方法と同様に、ライナー膜やゲート応力はNMOSとPMOSで別々に制御することができる。その後、形成されたライナー膜はゲート側壁膜としてそのまま使用することも可能であるし、ライナー膜を除去して新たにゲート側壁膜を形成しても良い。以降は、通常のCMOSと同様の工程を用いることができる。
【００２０】
注入するイオンの飛程、即ち非晶質化される部分の深さは、BOX層の裏側界面から測って概ねゲート長と同程度からその２倍程度の深さであることが望ましい。本発明で対象とする半導体素子用基板では、通常、SOI膜厚は5nmから100nmの範囲にあり、BOX膜厚は5nmから50nmの範囲にある。例えばゲート長が40nm、SOI、BOX層が各々10nmとすると、イオン注入深さはBOX裏側界面から40-80nm、SOI層表面から60-100nm程度にすると良い。応力印加の観点ではより深くまで非晶質化した方が良いと言えるが、一方で再結晶時の結晶欠陥発生回避の観点では薄い方が望ましく、両者のバランスを考慮すると前記のような深さ範囲が適当である。
【００２１】
非晶質化工程で注入するイオン種は、半導体のキャリア濃度を一定に保つためにIV属元素であることが望ましい。基板材料と同じSiを注入することで非晶質化のみを効率よく行うことができる。また、GeやCのいずれか一方のみ、あるいはそれをSiと共に注入することも可能である。Geを注入した場合にはSiに比べて原子半径が大きいために注入領域に圧縮応力を印加することが可能であり、PMOSに適する。Cを注入した場合は、これとは逆であり引っ張り応力を印加することが可能であり、NMOSに適する。
【００２２】
歪印加効果を最大にするためには、面方位やチャネルの電流方向の選択も重要である。通常は(100)面のシリコンをチャネルに使うが、これまで用いてきた回路ライブラリとの整合性を保ちつつ性能向上を図るためには、まずこの面方位が第一選択となる。この場合の電流方向は、引っ張り歪を印加するNMOSの場合は<100>が<110>よりも効果が大きい。圧縮歪を印加するPMOSの場合は逆に<110>が<100>よりも効果が大きくなる。但し、PMOSの場合、歪をほとんど印加しない場合の微細トランジスタの特性は、むしろ<100>が優れているので印加される歪量が少ない、チャネル位置において概ね200MPa以下、の場合には<100>が望ましく、それ以上では<110>が望ましい。後者の場合、NMOSとPMOSでチャネル方向が45°回転することになる。これは回路レイアウト上望ましいことではないので、NMOS性能を重視する回路では<100>を用い、NMOS, PMOS性能のバランスを重視するSRAMのような回路においては<110>を用いることが望ましい。
【００２３】
最大の性能向上を狙う場合には、SOI層の結晶方位を45°回転させた領域を形成し、たとえばPMOSのみに、その45°回転した領域を使用するようにすればよい。これは、BOX裏の支持基板の結晶方位を45°回転したSOI基板を用い、45°回転したSOI領域を形成する部分にはもともとのSOI層（支持基板とは結晶方位が異なっている）を選択除去した後、BOX層の一部を開口してから横方向エピタキシャル成長(ELO)により支持基板と同じ結晶方位の膜をBOX層の上に成長することによって達成することが可能になる。なお、BOX層を開口した部分は、ELOの種結晶部分となるが、この部分は素子分離領域として利用してしまえば、チップ面積の余計な消費はなくなる。
【００２４】
さらにNMOSとPMOSに対して異なる結晶方位を与える場合、PMOSチャネルの面方位を(110)にすることが最も性能向上度が大きくなる。このときチャネル方向も<110>にすることが望ましい。まとめると、最大性能が期待できるチャネル面方位とチャネル電流方向は、NMOSで(100)と<100>の引っ張り歪、PMOSで(110)と<110>の圧縮歪、となる。
【００２５】
なお、具体的な実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施例において、その構成要素(要素ステップ等も含む)は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に以下の実施例において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
以下、本発明の具体的な実施例を図面に基づいて詳細に説明する。各部の材質、導電型、及び製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【実施例１】
【００２７】
第一の実施例は、上述の第一の応力印加方法を用いた実施例である。図２から図１３は、第一の実施例による半導体装置の製造工程順を示す断面図、図１４はその完成断面図である。
【００２８】
図２に示すようなSOI層６、第１絶縁膜であるBOX層４の膜厚がそれぞれ30nm、10nmのSOI基板を用意する。このとき支持基板７の面方位は(100)、SOI層６の面方位は（100）とする。また、基板のオリエンテーションフラットないしはノッチと平行な方向のSOI層６の結晶方位は<110>とする。始めに基板表面を洗浄したのち、表面を酸化して10nmのSiO2層８を形成する。さらに引っ張り応力を発生する条件で第一のSiNストッパー膜９とSiO2層１２をそれぞれ100nm, 10nm形成する。この状態を図３に示す。つぎに写真製版によりNMOS領域１０をレジストで覆ったのち、化学エッチングによりPMOS領域１１のSiO2層１２とSiNストッパー膜９を除去し、レジストも除去する。この状態を図４に示す。次に第二のSiNストッパー膜１３を形成する。膜厚は100nmとする。第二のSiNストッパー膜は圧縮応力を発生する条件で形成する。再び写真製版によりPMOS領域１１をレジストで覆ったのち、化学エッチングによりNMOS領域１０のSiNストッパー膜１３とSiO2層１２を除去し、レジストも除去する。この状態を図５に示す。上記NMOS領域１０とPMOS領域１１の写真製版においては、露光条件を調整することで、各領域の寸法を合わせ精度を超える程度に縮小してやり、各領域上に形成されるSiNストッパー膜が合わせずれを起こしてもお互いに重ならないようにする。
【００２９】
次に素子分離領域溝１を形成するための写真製版を行い、活性領域２をレジストで覆った後、ドライエッチングにより第一および第二のSiNストッパー膜の一部を除去する。この状態を図６に示す。レジストを除去した後、上記SiNストッパー膜をマスクとして、SiO2層８、SOI層６、BOX層４，支持基板７の順にドライエッチングを行い素子分離溝１を形成する。溝の深さはおよそ300nmとする。この状態を図７に示す。溝の端部の形状を丸くしてトランジスタのキンク特性を防ぐために、溝内面を極短時間加熱issg（In Situ Steam Generation）酸化処理を行う。この工程によってSiNストッパー膜の応力の変化は無視できるほど小さい。
【００３０】
次にSiを加速電圧50keVで基板面に垂直な方向から見て25度の角度で注入する。このとき注入種の飛程はおよそ70nmとなる。ドーズ量は1e15/cm2として注入された部分のSiを充分に非晶質化させる。この状態を図８に、非晶質化された領域１４を含めて示す。この状態において、第一のSiNストッパー膜９には引っ張り応力が、第二のSiNストッパー膜１３には圧縮応力が印加されており、この応力状態は前記のプロセスにおいてほとんど変化していない。
【００３１】
つぎに素子分離領域溝１を含め全面にテトラエトキシシラン（TEOS）原料を用いたSiO2膜１５を600nm形成する。さらに1100℃30分の酸化膜高密度化熱処理を行う。この工程において、前記非晶質化領域１４が結晶化されると同時に非晶質化領域に隣接された部分に所望の応力が印加される。この状態を図９に示す。上記素子分離領域と活性化領域のレイアウトは、チャネルの電流方向がSOI膜の結晶方位に対して<110>となるようにする。
【００３２】
以降は、通常と同様な工程を経てCMOSトランジスタが作製される。この工程を簡略に記述する。前記SiO2膜１５は、CMPによりSiNストッパー膜が露出するまで研磨され、SiNストッパー膜が化学エッチングにより除去される。この状態を図１０に示す。次にウェル１６不純物注入を行う。このとき注入される深さは、BOX層裏面の支持基板７内である。ウェル不純物の拡散および活性化のために、次に熱処理を行うが、素子分離酸化膜１５によって応力状態が固定されているために上記プロセスで印加された歪に変化はない。ウェル１６形成後、第２絶縁膜であるゲート絶縁膜１７形成、ゲート電極用多結晶シリコン膜１８形成、ゲート保護用酸化膜１９形成が順に行われ、写真製版によりゲートパターンが刻まれた後、ドライエッチングによりゲート電極２０が規定される。この状態を図１１に示す。但し、NMOS、PMOSともに、トランジスタの一部分、すなわちゲート、およびソースとドレインのいずれか一方のみが図示されている。通常、ゲートに対してソースとドレインが対称に作られるからである。但し多少の寸法の増減はあってもかまわない。以降の図においても、やはり各トランジスタの一部のみが図示されている。
次に、オフセットスペーサ２１形成、エクステンション２２形成、ゲート側壁２３形成、ソースドレイン領域２４へのSi積み上げ層２５のエピタキシャル成長の工程が続く。この状態の断面を図１２に示す。次に深いソースドレイン２４形成用イオン注入が行われ、不純物活性化のための急速熱処理が行われる。この工程においても歪はほとんど変化しない。次に、ソースドレイン領域２４のSi積み上げ層２５の一部をNiSi２６化させる。このときゲート２０上やゲート側壁２３部はSiO2で覆われているためにNiSi化反応は起こらない。この状態を図１３に示す。さらに、ゲート２０およびソースドレイン２４へのコンタクト穴形成時のエッチングストッパーとなるSiN膜２７形成、層間絶縁膜２８形成したのち、CMPによりゲート電極２０部分の多結晶シリコン膜１８を露出させ、NiSi化反応を行う。このとき充分な膜厚のNiを堆積し適度な時間熱処理を行うことによって、ゲート部の多結晶シリコン膜が全てNiSi２９へと転換する。NiSi形成後、余分なNi膜を除去し、追加の層間絶縁膜２８を形成して所望の厚さとしたのち、第一配線層３０を形成する。この状態を図１４に示す。以降の配線工程は既存の技術と同一であるため省略する。
【実施例２】
【００３３】
第二の実施例を図１５を用いて説明する。本実施例については、実施例１と異なる点についてのみ記述する。実施例１の図７に示した、素子分離溝形成までは同様の工程をとる。この次の工程において、NMOS領域１０を規定するマスクを形成してPMOS領域１１をレジストで覆ったのち、まず、Siを加速電圧50keVで65度の角度で注入する。このとき注入種の飛程はおよそ70nmとなる。ドーズ量は1e15/cm2として、注入された部分のSiを充分に非晶質化させる。続いてCを加速電圧22keVで基板面に垂直な方向から見て25度の角度で注入する。このとき注入種の飛程はおよそ70nmとなる。ドーズ量は1e15/cm2として、この部分をCでドーピングする。但しレジスト膜厚は0.3ミクロンとし、レジスト膜により注入イオンが遮蔽されないようにする。この状態を図１５に示す。次にレジストを除去した後、PMOS領域１１を規定するマスクを形成してNMOS領域１０をレジストで覆ったのち、Geを加速電圧100keVで基板面に垂直な方向から見て25度の角度で注入する。このとき注入種の飛程はおよそ70nmとなる。ドーズ量は1e16/cm2として注入された部分のSiを充分に非晶質化させるとともにこの部分をGeでドーピングする。但しレジスト膜厚は0.3ミクロンとし、レジスト膜によりGeイオンが遮蔽されないようにする。つぎにレジストを除去する。以降の工程は実施例１と同様である。このように、実施例１のSi注入から、GeやC注入とすること（C注入の場合は非晶質化のためにSi注入を併用）により、実施例１に比べてさらに20%程度応力を増大することが可能である。
【実施例３】
【００３４】
次に第二の応力印加方法、即ちゲート電極をマスクとして自己整合的にBOX膜裏の支持基板に対してイオン注入する方法を用いた第三の実施例について説明する。図１６から図２５は、本発明の第三の実施例による半導体装置の製造工程順を示す断面図、図２６はその完成断面図である。図１６に示すようなSOI層６、BOX層４の膜厚がそれぞれ30nm、10nmのSOI基板を用意する。このとき支持基板７の面方位は(100)、SOI層６の面方位は（100)とする。また、基板のオリエンテーションフラットないしはノッチと平行な方向のSOI層６の結晶方位は<110>とする。始めに基板表面を洗浄したのち、表面を酸化して10nmのSiO2層８を形成する。さらに応力の小さい条件でSiNストッパー膜９を100nm形成する。この状態を図１７に示す。次に素子分離領域溝１を形成するための写真製版を行い、活性領域２をレジストで覆った後、ドライエッチングによりSiNストッパー膜の一部を除去する。この状態を図１８に示す。レジストを除去した後、上記SiNストッパー膜をマスクとして、SiO2層８、SOI層６、BOX層４，支持基板７の順にドライエッチングを行い素子分離溝１を形成する。溝の深さはおよそ300nmとする。この状態を図１９に示す。溝の端部の形状を丸くしてトランジスタのキンク特性を防ぐために、溝内面を極短時間加熱issg酸化処理を行う。
【００３５】
つぎに素子分離領域溝１を含め全面にTEOS原料を用いたSiO2膜１５を600nm形成する。さらに1100℃30分の酸化膜高密度化熱処理を行う。この状態を図２０に示す。上記素子分離領域と活性化領域のレイアウトは、チャネルの電流方向がSOI膜の結晶方位に対して<110>となるようにする。
【００３６】
次に、SiO2膜１５は、CMPによりSiNストッパー膜が露出するまで研磨され、SiNストッパー膜が化学エッチングにより除去される。この状態を図２１に示す。次にウェル１６不純物注入を行う。このとき注入される深さは、BOX層裏面の支持基板７内である。ウェル不純物の拡散および活性化のために、次に熱処理を行う。ウェル１６形成後、ゲート酸化膜１７形成、ゲート電極用多結晶シリコン膜１８形成、ゲート保護用酸化膜１９形成が順に行われ、写真製版によりゲートパターンが刻まれた後、ドライエッチングによりゲート電極２０が規定される。この状態を図２２に示す。さらに、オフセットスペーサ２１形成を行う。
【００３７】
エクステンション２２形成用の不純物注入を行う前に、ゲート電極２０をマスクにして、ソースドレイン領域２４下部のBOX層４裏面部分に向けてSiを角度60度、加速電圧60keVにて注入する。ドーズ量は1e15/cm2として注入された部分のSiを充分に非晶質化させる。この状態を図２３に、非晶質化された領域１４を含めて示す。次に通常の方法によりエクステンション２２形成用のイオン注入を行う。NMOS領域にはAｓ、PMOS領域にはBF2がレジストマスクにより選択的に注入される。どちらも加速電圧は3keVでドーズ量は1e15/cm2とする。
【００３８】
次にゲート側壁２３を実施例１に示したと同様の方法によってNMOS領域には引っ張り応力となる第一のSiNライナー膜３１、PMOS領域には圧縮応力となる第二のSiNライナー膜３２を形成する。この状態の断面を図２４に示す。ここで、エクステンション領域の不純物活性化とBOX裏面の非晶質領域１４再結晶化のための短時間熱処理が行われ、前記SiNライナー膜の応力により、NMOS領域のチャネルには引っ張り応力、PMOS領域のチャネルには圧縮応力が印加される。次にSiNライナー膜をエッチバックし、そのままゲート側壁２３とする。この状態の断面を図２５に示す。
【００３９】
以降は実施例１と同様のプロセスであり、ソースドレイン領域２４へのSi積み上げ層２５のエピタキシャル成長の工程が続く。次に深いソースドレイン２４形成用イオン注入が行われ、不純物活性化のための急速熱処理が行われる。この工程においても歪はほとんど変化しない。次に、ソースドレイン領域２４のSi積み上げ層２５の一部をNiSi２６化させる。このときゲート２０上やゲート側壁２３部はSiO2で覆われているためにNiSi化反応は起こらない。さらに、ゲート２０およびソースドレイン２４へのコンタクト穴形成時のエッチングストッパーとなるSiN膜２７形成、層間絶縁膜２８形成したのち、CMPによりゲート電極２０部分の多結晶シリコン膜１８を露出させ、NiSi化反応を行う。このとき充分な膜厚のNiを堆積し適度な時間熱処理を行うことによって、ゲート部の多結晶シリコン膜が全てNiSi２９へと転換する。NiSi形成後、余分なNi膜を除去し、追加の層間絶縁膜２８を形成して所望の厚さとしたのち、第一配線層３０を形成する。この状態を図２６に示す。以降の配線工程は既存の技術と同一であるため省略する。
【実施例４】
【００４０】
図２７から図３１は、本発明の第四の実施例による半導体装置の製造工程順を示す断面図である。図２７に示すようなSOI層６、BOX層４の膜厚がそれぞれ60nm、10nmのSOI基板を用意する。このとき支持基板７の面方位は(100)、SOI層６の面方位は（100)とする。また、基板のオリエンテーションフラットないしはノッチと平行な方向の支持基板７の結晶方位は<110>、SOI層６の結晶方位は<100>とする。始めに基板表面を洗浄したのち、表面を酸化して50nmのSiO2層８を形成し、続いて実施例１と同様な方法で100nmの第一のSiNストッパー膜９および第二のSiNストッパー膜１３を形成する。
【００４１】
次にNMOS領域１０を規定する部分にレジストマスクを形成してから、Siを加速電圧130keV、ドーズ量1e15/cm2の条件で垂直に注入する。これにより、PMOS領域１１のみのSOI層６が非晶質化される。この状態を図２８に示す。レジストマスクを除去した後、PMOS領域とNMOS領域との境界部分の片側のみ、別のレジストマスクを用いてSOI層６とBOX層４をドライエッチングにより除去する。この状態を図２９に示す。次に除去部分を埋めるように非晶質Si層３３を選択成長する。上記開口部以外は、SiO2層８で覆われているため、非晶質Si層３３は成長しない。この状態を図３０に示す。さらに、800℃30分の熱処理を行うと、非晶質Si層３３が結晶化される。このとき、種結晶は支持基板７であるから、NMOS領域１０のSOI層６とは面方位は同じ（100）であるが、面内結晶方位が45度回転した、基板のオリエンテーションフラットないしはノッチと平行な方向の結晶方位が<110>となる。この状態を図３１に示す。NMOS領域１０とPMOS領域１１の境界部分には結晶粒界３４が形成される。
【００４２】
次に素子分離用のホトマスクを形成し、実施例１と同様な方法で素子分離領域用の溝１をドライエッチングにより形成する。この工程において、凹凸のある開口部や結晶粒界部分は全て除去される。この状態を図３２に示す。以降の工程は実施例１と同一であるため記述は省略する。この工程を経ると、NMOSのチャネルは面方位が(100)でチャネル方向が<100>、PMOSのチャネルは面方位が(100)でチャネル方向が<110>となる。
【実施例５】
【００４３】
本実施例においては、実施例４と異なる点についてのみ記述する。用意する基板は実施例４と同様な膜厚構成であるが、支持基板７の面方位は(110)、SOI層６の面方位は（100）とする。また、基板のオリエンテーションフラットないしはノッチと平行な方向の支持基板７の結晶方位は<110>、SOI層６の結晶方位は<100>とする。以降の工程は全て実施例４と同一である。この工程を経ると、NMOSのチャネルは面方位が(100)でチャネル方向が<100>、PMOSのチャネルは面方位が(110)でチャネル方向が<110>となる。トランジスタのレイアウトは、図３３に示すようにする。つまり、PMOSに関しては常にチャネル方向が<110>となる方向にレイアウトされる。これと垂直方向にレイアウトするとチャネル方向は<100>となる。但し、トランジスタの電流特性の制御の観点で、この方位のトランジスタを用いることを制限するものではない。
【００４４】
以上詳述してきた本実施例による絶縁ゲート型半導体装置を、論理回路等を搭載する電子情報機器や計算機に用いると、その装置の消費電力を大幅に低減し、かつ装置の処理性能を向上することができる。なお、上述してきた発明の詳細な説明中に種々の発明が開示されているが、それらを下記にまとめて記載しておく。
【００４５】
半導体基板上に形成された第１の絶縁膜を介して配置された単結晶半導体薄膜と、この単結晶半導体薄膜上に形成された第２の絶縁膜を介して配置されたゲート電極とを少なくとも含む完全空乏型絶縁ゲート電界効果型のトランジスタにおいて、第1の絶縁膜裏面側の半導体基板内に応力印加領域を設ける。
【００４６】
この応力印加領域はソースドレイン領域の下部に選択的に設けられている。
【００４７】
この応力印加領域は、非晶質化された領域が該領域以外の部分より応力を印加された状態において再結晶化することにより応力発生する。
【００４８】
この応力印加領域は、好適にはIV族半導体原子が注入されることによって応力発生する。
【００４９】
この応力印加領域へのIV族半導体原子の注入は、素子分離溝の側面方向から行われる。
【００５０】
応力印加領域へのIV族半導体原子の注入は、ソースドレイン領域の単結晶半導体薄膜の上部方向から、単結晶半導体薄膜および第1の絶縁膜を通して行われる。
【００５１】
応力印加が、単結晶半導体薄膜上に形成された薄膜によりなされる。
【００５２】
また、応力印加が、素子分離領域の溝に埋め込まれた物質によりなされる。
【００５３】
応力印加膜の応力方向が、NMOSトランジスタを形成される領域においては引っ張り応力、PMOSトランジスタが形成される領域においては圧縮応力となっている。
【００５４】
応力印加膜が素子分離領域形成工程におけるエッチングストッパーを兼ねている。
【００５５】
素子分離領域形成された状態において、素子分離領域により囲まれたNMOS形成領域においては単結晶薄膜に引っ張り応力が印加され、かつ素子分離領域により囲まれたPMOS形成領域においては単結晶薄膜に圧縮応力が印加されている。
【００５６】
半導体基板の面結晶方位が(100)であり、NMOSが形成される領域の単結晶薄膜の面結晶方位が(100)であり、かつNMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<100>であり、かつPMOSが形成される領域の単結晶薄膜の面結晶方位が(100)であり、かつPMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<110>であることを。
【００５７】
また、半導体基板の面結晶方位が(110)であり、NMOSが形成される領域の単結晶薄膜の面結晶方位が(100)であり、かつNMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<100>であり、かつPMOSが形成される領域の単結晶薄膜の面結晶方位が(110)であり、かつPMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<110>である。
【００５８】
更にまた、半導体基板の面結晶方位が(100)であり、NMOSが形成される領域の単結晶薄膜の面結晶方位が(100)であり、かつNMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<100>であり、かつPMOSが形成される領域の単結晶薄膜の面結晶方位が(110)であり、かつPMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<110>であっても良い。
【００５９】
NMOSが形成される領域の単結晶薄膜が非晶質化され、しかる後に半導体基板の結晶方位と同一の方向で再結晶化されることにより、NMOSが形成される領域の単結晶薄膜の面結晶方位が(100)であり、かつNMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<100>となる。
【００６０】
PMOSが形成される領域の単結晶薄膜が非晶質化され、しかる後に半導体基板の結晶方位と同一の方向で再結晶化されることにより、PMOSが形成される領域の単結晶薄膜の面結晶方位が(100)であり、かつPMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<110>となる。
【００６１】
PMOSが形成される領域の単結晶薄膜が非晶質化され、しかる後に半導体基板の結晶方位と同一の方向で再結晶化されることにより、PMOSが形成される領域の単結晶薄膜の面結晶方位が(110)であり、かつPMOSチャネルの電流方向と平行な単結晶薄膜の結晶方位が<110>となる。
【図面の簡単な説明】
【００６２】
【図１】本発明の原理を説明するための断面図。
【図２】本発明の第一の実施例に示す工程を説明する断面図。
【図３】本発明の第一の実施例に示す工程を説明する断面図。
【図４】本発明の第一の実施例に示す工程を説明する断面図。
【図５】本発明の第一の実施例に示す工程を説明する断面図。
【図６】本発明の第一の実施例に示す工程を説明する断面図。
【図７】本発明の第一の実施例に示す工程を説明する断面図。
【図８】本発明の第一の実施例に示す工程を説明する断面図。
【図９】本発明の第一の実施例に示す工程を説明する断面図。
【図１０】本発明の第一の実施例に示す工程を説明する断面図。
【図１１】本発明の第一の実施例に示す工程を説明する断面図。
【図１２】本発明の第一の実施例に示す工程を説明する断面図。
【図１３】本発明の第一の実施例に示す工程を説明する断面図。
【図１４】本発明の第一の実施例での工程完了状態を示す断面図。
【図１５】本発明の第二の実施例に示す工程を説明する断面図。
【図１６】本発明の第三の実施例に示す工程を説明する断面図。
【図１７】本発明の第三の実施例に示す工程を説明する断面図。
【図１８】本発明の第三の実施例に示す工程を説明する断面図。
【図１９】本発明の第三の実施例に示す工程を説明する断面図。
【図２０】本発明の第三の実施例に示す工程を説明する断面図。
【図２１】本発明の第三の実施例に示す工程を説明する断面図。
【図２２】本発明の第三の実施例に示す工程を説明する断面図。
【図２３】本発明の第三の実施例に示す工程を説明する断面図。
【図２４】本発明の第三の実施例に示す工程を説明する断面図。
【図２５】本発明の第三の実施例に示す工程を説明する断面図。
【図２６】本発明の第三の実施例での工程完了状態を示す断面図。
【図２７】本発明の第四の実施例に示す工程を説明する断面図。
【図２８】本発明の第四の実施例に示す工程を説明する断面図。
【図２９】本発明の第四の実施例に示す工程を説明する断面図。
【図３０】本発明の第四の実施例に示す工程を説明する断面図。
【図３１】本発明の第四の実施例に示す工程を説明する断面図。
【図３２】本発明の第四の実施例に示す工程を説明する断面図。
【図３３】本発明の第五の実施例に関わる、半導体素子の配置方向を説明する平面図。
【符号の説明】
【００６３】
１…素子分離溝、２…活性領域、３…SiNエッチストッパー、４…埋め込み絶縁膜、５…埋め込み絶縁膜裏面非晶質化部分、６…SOI層、７…支持基板、８…SiO2層、９…第一のSiNエッチストッパー、１０…NMOS領域、１１…PMOS領域、１２…SiO2層、１３…第二のSiNエッチストッパー、１４…非晶質化された領域、１５…素子分離領域埋め込み用SiO2膜、１６…ウェル、１７…ゲート絶縁膜、１８…ゲート電極用多結晶シリコン膜、１９…ゲート保護用酸化膜、２０…ゲート電極、２１…オフセットスペーサ、２２…エクステンション、２３…ゲート側壁、２４…ソースドレイン領域、２５…Si積み上げ層、２６…NiSi、２７…SiN膜、２８…層間絶縁膜、２９…NiSi、３０…第一配線層、３１…第一のSiNライナー膜、３２…SiNライナー膜、３３…非晶質Si層、３４…結晶粒界
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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