(57)【要約】【課題】複数のクロック信号の選択的な活性化に応答してデータを出力するメモリ装置のためのデータ出力回路及びその駆動方法を提供する。【解決手段】メモリカラムアドレスの一部または全体に応答して複数のクロック信号を発生する制御回路と、複数のクロック信号の選択的な活性化に応答して、入力端を通じて受信されたメモリデータを出力端を通じて出力するマルチプレクサ回路と、を備え、複数のクロック信号は、メモリカラムアドレスの一部または全体に基づく順序で順次活性化されることを特徴とするメモリ装置のためのデータ出力回路。【選択図】図３
2007335070.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置のためのデータ出力回路において、
メモリカラムアドレスの一部または全体に応答して複数のクロック信号を発生する制御回路と、
前記複数のクロック信号の選択的な活性化に応答して、入力端を通じて受信されたメモリデータを出力端を通じて出力するマルチプレクサ回路と、を備え、
前記複数のクロック信号は、前記メモリカラムアドレスの一部または全体に基づく順序で順次活性化されることを特徴とするデータ出力回路。
【請求項２】
前記メモリデータはＮ単位のメモリデータを含み、
前記制御回路は、メモリカラムアドレスの一部または全体に応答してオーダリング制御信号を発生するオーダリング制御信号発生部を備え、
前記オーダリング制御信号は、前記Ｎ単位メモリデータそれぞれの出力順序をエンコーディングすることを特徴とする請求項１に記載のデータ出力回路。
【請求項３】
前記制御回路は、
周期的なパルス列を発生する基準パルス発生部と、
前記オーダリング制御信号に応答して、前記周期的なパルス列からＮ個のパルス信号を出力するパルスマルチプレクサ回路と、をさらに備え、
前記Ｎ個のパルス信号間のタイミングは、前記オーダリング制御信号によりエンコーディングされた出力順序に基づくことを特徴とする請求項２に記載のデータ出力回路。
【請求項４】
前記複数のクロック信号は、前記Ｎ個のパルス信号を備えることを特徴とする請求項３に記載のデータ出力回路。
【請求項５】
前記制御回路は、
遅延補償信号に応答して前記オーダリング制御信号をディレーするためのラッチ回路をさらに備えることを特徴とする請求項３に記載のデータ出力回路。
【請求項６】
前記遅延補償信号は、前記Ｎ単位のメモリデータを出力する時間区間に係ることを特徴とする請求項５に記載のデータ出力回路。
【請求項７】
前記基準パルス発生部は、直列連結された複数のフリップフロップ回路を備えることを特徴とする請求項３に記載のデータ出力回路。
【請求項８】
前記メモリデータ単位は、ビット単位であることを特徴とする請求項２に記載のデータ出力回路。
【請求項９】
前記メモリデータ単位は、バイト単位であることを特徴とする請求項２に記載のデータ出力回路。
【請求項１０】
前記メモリ装置は、ＤＲＡＭメモリ装置であることを特徴とする請求項１に記載のデータ出力回路。
【請求項１１】
前記マルチプレクサ回路は、インターリーブモードで前記メモリデータを出力することを特徴とする請求項１に記載のデータ出力回路。
【請求項１２】
前記マルチプレクサ回路は、シーケンシャルモードで前記メモリデータを出力することを特徴とする請求項１に記載のデータ出力回路。
【請求項１３】
データ出力回路を備えるメモリ装置を駆動する方法において、
メモリカラムアドレスの一部または全体に応答して複数のクロック信号を発生するステップと、
前記複数のクロック信号の選択的な活性化に応答して、前記データ出力回路の出力端を通じてメモリデータをマルチプレクシングして出力するステップと、を含み、
前記複数のクロック信号は、前記メモリカラムアドレスの一部または全体に基づく順序で順次活性化されることを特徴とするメモリ装置の駆動方法。
【請求項１４】
前記メモリデータは、Ｎ単位のメモリデータを含み、
前記複数のクロック信号を発生するステップは、
メモリカラムアドレスの一部または全体に応答して、前記Ｎ単位のメモリデータそれぞれに対する出力順序をエンコーディングするオーダリング制御信号を発生するステップを含むことを特徴とする請求項１３に記載のメモリ装置の駆動方法。
【請求項１５】
前記複数のクロック信号を発生するステップは、
周期的なパルス列を発生するステップと、
前記オーダリング制御信号に応答して、前記Ｎ単位のデータにそれぞれ関連した前記周期的なパルス列からＮ個のパルス信号を選択するステップと、をさらに含み、
前記Ｎ個のパルス信号間のタイミングは、前記オーダリング制御信号によりエンコーディングされた出力順序に基づくことを特徴とする請求項１４に記載のメモリ装置の駆動方法。
【請求項１６】
前記複数のクロック信号は、前記Ｎ個のパルス信号を含むことを特徴とする請求項１５に記載のメモリ装置の駆動方法。
【請求項１７】
前記複数のクロック信号を発生するステップは、遅延補償信号に応答して前記オーダリング制御信号をディレーさせるステップをさらに含むことを特徴とする請求項１５に記載のメモリ装置の駆動方法。
【請求項１８】
前記遅延補償信号は、前記Ｎ単位のメモリデータを出力する時間区間に係ることを特徴とする請求項１７に記載のメモリ装置の駆動方法。
【請求項１９】
前記メモリデータ単位は、ビット単位であることを特徴とする請求項１４に記載のメモリ装置の駆動方法。
【請求項２０】
前記メモリデータ単位は、バイト単位であることを特徴とする請求項１４に記載のメモリ装置の駆動方法。
【請求項２１】
前記メモリデータをマルチプレクシングするステップは、インターリーブモードで前記メモリデータをマルチプレクシングして出力することを特徴とする請求項１３に記載のメモリ装置の駆動方法。
【請求項２２】
前記メモリデータをマルチプレクシングするステップは、シーケンシャルモードで前記メモリデータをマルチプレクシングして出力することを特徴とする請求項１３に記載のメモリ装置の駆動方法。
【請求項２３】
データを保存するためのメモリコアと、
メモリカラムアドレスの一部または全体に応答して複数のクロック信号を発生する制御回路と、
前記複数のクロック信号の選択的な活性化に応答して、入力端を通じて受信された前記メモリコアのデータを出力端を通じて出力するマルチプレクサ回路と、を備え、
前記複数のクロック信号は、前記メモリカラムアドレスの一部または全体に基づく順序で順次活性化されることを特徴とするメモリ装置。
【請求項２４】
前記メモリコアのデータは、Ｎ単位のメモリコアデータを含み、
前記制御回路は、メモリカラムアドレスの一部または全体に応答してオーダリング制御信号を発生するオーダリング制御信号発生部を備え、
前記オーダリング制御信号は、前記Ｎ単位メモリコアデータそれぞれの出力順序をエンコーディングすることを特徴とする請求項２３に記載のメモリ装置。
【請求項２５】
前記制御回路は、
周期的なパルス列を発生する基準パルス発生部と、
前記オーダリング制御信号に応答して、前記周期的なパルス列からＮ個のパルス信号を出力するパルスマルチプレクサ回路と、をさらに備え、
前記Ｎ個のパルス信号間のタイミングは、前記オーダリング制御信号によりエンコーディングされた出力順序に基づくことを特徴とする請求項２４に記載のメモリ装置。
【請求項２６】
前記メモリ装置は、ＤＲＡＭメモリ装置であることを特徴とする請求項２３に記載のメモリ装置。
【請求項２７】
前記マルチプレクサ回路は、インターリーブモードで前記メモリコアデータを出力することを特徴とする請求項２３に記載のメモリ装置。
【請求項２８】
前記マルチプレクサ回路は、シーケンシャルモードで前記メモリコアデータを出力することを特徴とする請求項２３に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路装置及びその駆動方法に係り、より詳細には、メモリ装置の集積回路及びその駆動方法に関する。
【背景技術】
【０００２】
図１は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ）のような一般的な半導体メモリ装置１０を示すブロック図であり、図示されたように、メモリ装置１０は、制御回路２０、アドレスバッファ３０、ロウデコーダ４０、メモリセルアレイ５０、センス増幅器６０、データ出力回路７０及びカラムデコーダ８０などを備える。
【０００３】
制御回路２０は、一つまたは複数の制御信号に応答して、アドレスバッファ３０及びロウデコーダ４０の動作を制御するために使われる。アドレスバッファ３０は、アドレスＡ０〜Ａｎを入力され、そのアドレスＡ０〜Ａｎをロウアドレスとカラムアドレスとに区分して出力する。区分されたロウアドレスとカラムアドレスとは、それぞれロウデコーダ４０とカラムデコーダ８０とを駆動するために使われる。
【０００４】
ロウデコーダ４０の出力は、メモリセルアレイ５０の所定のワードラインを選択するために使われる。カラムデコーダ８０の出力は、センス増幅器６０及びデータ出力回路７０を経てメモリセルアレイ５０に保存されたワードの任意のビットを選択するために使われる。データ出力回路７０は、例えば、選択されたワードから８ビットに対応するデータＤＱ０〜ＤＱ７を出力できる。
【０００５】
データは、バーストリード動作を通じてデータ出力回路７０を介して出力されうる。バーストリード動作のバースト長は、一つのバーストリード動作から出力されるビットの数、バイトの数、および／またはワードに対応する。カラムアドレスストローブ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ、ＣＡＳ）レイテンシーは、クロックの立ち上がりエッジの始まりから最初のデータが出力されるまでのクロックサイクルの数である。
【０００６】
図２は、図１に示されたデータ出力回路７０を詳細に示す図面である。図示されたように、データ出力回路７０は、オーダリング回路２００、マルチプレクサ回路２１０及びパルス発生部２２０を備える。オーダリング回路２００は、メモリコア２３０に連結され、リード命令に応答する出力動作のためにデータＤ０ないしＤ３を受信する。オーダリング回路２００は、リード命令と関連したカラムアドレスＣＡに基づいて、オーダリング回路２００の特定の出力ラインを通じてデータを出力するスイッチング回路として具現されうる。
【０００７】
図２に示されたように、カラムアドレスが０１であり、メモリ装置がシーケンシャルモードで動作するならば、データの出力順序は、Ｄ１、Ｄ２、Ｄ３、Ｄ０である。したがって、オーダリング回路２００は、データＤ１がデータ出力ラインＤＯ０を通じて出力されるようにスイッチングし、データＤ２がデータ出力ラインＤＯ１を通じて出力されるようにスイッチングし、データＤ３がデータ出力ラインＤＯ２を通じて出力されるようにスイッチングし、データＤ０がデータ出力ラインＤＯ３を通じて出力されるようにスイッチングする。
【０００８】
スイッチＣＤＱ＿１ないしＣＤＱ＿４は、データをＤ１、Ｄ２、Ｄ３、Ｄ０の順序で出力ラインＤＯＰを通じて出力するために、パルス発生部２２０により出力されるＣＤＱ信号に対応する順序で開閉される。表１は、シーケンシャルモード及びインターリーブモード動作において、バースト長４及び８の場合においてカラムアドレスに対応するデータの出力順序を表す。
【０００９】
【表１】
2007335070.tif 000003
【００１０】
しかし、オーダリング回路２００は、メモリ装置の集積回路で多くのチップ面積を消耗し、メモリコアから読み出されたデータをオーダリング回路２００の出力ラインを通じてスイッチングすれば、データを出力するに当ってディレーが発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、オーダリング回路を別途に備えることなく、オーダリング順序に従って活性化される制御パルスに応答してメモリコアのデータをオーダリングリングして出力できる装置及び方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するための本発明の実施形態によるメモリ装置のためのデータ出力回路は、メモリ装置のためのデータ出力回路において、メモリカラムアドレスの一部または全体に応答して複数のクロック信号を発生する制御回路と、前記複数のクロック信号の選択的な活性化に応答して、入力端を通じて受信されたメモリデータを出力端を通じて出力するマルチプレクサ回路と、を備え、前記複数のクロック信号は、前記メモリカラムアドレスの一部または全体に基づく順序で順次活性化されることを特徴とする。
【００１３】
望ましくは、前記メモリデータはＮ単位のメモリデータを含み、前記制御回路は、メモリカラムアドレスの一部または全体に応答してオーダリング制御信号を発生するオーダリング制御信号発生部を備え、前記オーダリング制御信号は、前記Ｎ単位メモリデータそれぞれの出力順序をエンコーディングすることを特徴とする。
【００１４】
また望ましくは、前記制御回路は、周期的なパルス列を発生する基準パルス発生部と、前記オーダリング制御信号に応答して、前記周期的なパルス列からＮ個のパルス信号を出力するパルスマルチプレクサ回路と、をさらに備え、前記Ｎ個のパルス信号間のタイミングは、前記オーダリング制御信号によりエンコーディングされた出力順序で基づくことを特徴とする。
【００１５】
また望ましくは、前記複数のクロック信号は、前記Ｎ個のパルス信号を備えることを特徴とする。
【００１６】
一方、前記制御回路は、遅延補償信号に応答して前記オーダリング制御信号をディレーさせるためのラッチ回路をさらに備える。
【００１７】
望ましくは、前記遅延補償信号は、前記Ｎ単位のメモリデータを出力する時間区間に係ることを特徴とする。
【００１８】
一方、前記基準パルス発生部は、直列連結された複数のフリップフロップ回路を備える。
一方、前記メモリデータ単位は、ビット単位であることを特徴とする。
【００１９】
一方、前記メモリデータ単位は、バイト単位であることを特徴とする。
【００２０】
一方、前記メモリ装置は、ＤＲＡＭメモリ装置であることを特徴とする。
【００２１】
一方、前記マルチプレクサ回路は、インターリーブモードで前記メモリデータを出力できる。
【００２２】
一方、前記マルチプレクサ回路は、シーケンシャルモードで前記メモリデータを出力できる。
【００２３】
一方、本発明の一実施形態によるデータ出力回路を備えるメモリ装置を駆動する方法は、メモリカラムアドレスの一部または全体に応答して複数のクロック信号を発生するステップと、前記複数のクロック信号の選択的な活性化に応答して、前記データ出力回路の出力端を通じてメモリデータをマルチプレクシングして出力するステップと、を含み、前記複数のクロック信号は、前記メモリカラムアドレスの一部または全体に基づく順序で順次活性化されることを特徴とする。
【００２４】
一方、本発明の一実施形態によるメモリ装置は、データを保存するためのメモリコアと、メモリカラムアドレスの一部または全体に応答して複数のクロック信号を発生する制御回路と、前記複数のクロック信号の選択的な活性化に応答して、入力端を通じて受信された前記メモリコアのデータを出力端を通じて出力するマルチプレクサ回路と、を備え、前記複数のクロック信号は、前記メモリカラムアドレスの一部または全体に基づく順序で順次活性化されることを特徴とする。
【発明の効果】
【００２５】
本発明の実施形態による装置及び方法によれば、オーダリング順序に従って活性化される制御パルスに応答してメモリコアのデータをオーダリングリングして出力し、これにより、半導体装置のサイズを縮めることができ、オーダリング回路で発生する信号の遅延を防止できる。
【発明を実施するための最良の形態】
【００２６】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００２７】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。
【００２８】
本発明の実施形態によれば、一般的なメモリ装置のデータ出力回路に使われるオーダリング回路を除去することで、データを出力するに当ってディレーを低減できるメモリ装置を提供できる。また、オーダリング回路を除去することによって、データ出力回路のための回路面積を縮めることができる。また、本発明の実施形態によれば、複数のクロック信号の選択的な活性化に応答して、マルチプレクサ回路を通じてメモリ装置からデータが出力される。該複数のクロック信号は、オーダリング制御信号によりエンコーディングされた順序でよって順次活性化される。一般的なメモリ装置でのオーダリング回路により行われる物理的なスイッチング動作とは異なって、本発明の実施形態では、マルチプレクサ回路を通じてデータが出力されるタイミングを調節することによって特定の順序でデータが出力される。
【００２９】
図３は、本発明の実施形態による半導体装置（例えば、ＤＲＡＭ）のためのデータ出力回路３００を示すブロック図である。図示されたように、データ出力回路３００は、マルチプレクサ回路３１０及び制御パルス発生部３３０を備えることができる。
【００３０】
マルチプレクサ回路３１０は、メモリコア３２０に連結され、リード命令に応答して、データ出力のために、前記メモリコア３２０からデータＤ０、Ｄ１、Ｄ２、Ｄ３を受信する。マルチプレクサ回路３１０は、複数のクロック信号ＣＤＱの選択的な活性化に応答して、入力端を通じて受信されたメモリデータを出力する。複数のクロック信号ＣＤＱは、カラムアドレスＣＡの一部または全体に応答して制御パルス発生部３３０により発生する。本発明の多様な実施形態において、メモリデータＤ０、Ｄ１、Ｄ２、Ｄ３は、ビット単位、バイト単位またはその他の単位でありうる。
【００３１】
制御パルス発生部３３０は、図４のロジックテーブル及び図５のブロック図を参照してさらに詳細に説明されうる。図５に示されたように、制御パルス発生部３３０は、基準パルス発生部３３１、制御パルスマルチプレクサ回路３３３−１ないし３３３−３及びオーダリング制御信号発生回路３３５を備えることができる。本発明の実施形態は、４単位データのバースト長に関して説明されうる。その他の大きさのバースト長が本発明の実施形態に適用されるということは容易に理解されうる。
【００３２】
基準パルス発生部３３１は、ＣＤＱ＿１、２、３、４＜０＞、ＣＤＱ＿１、２、３、４＜１＞、及びＣＤＱ＿１、２、３、４＜２＞として図示される３グループの周期的なパルス列を発生する。４つのパルス信号は４単位データのバースト長のために使われうる。一般的に、Ｎ単位データのバースト長のためにＮ個のパルス信号が発生されうる。３つの制御パルスマルチプレクサ回路３３３−１ないし３３３−３は、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚ及び遅延補償信号ＰＬＤに応答して、図３のマルチプレクサ回路３１０を駆動するために使われる前記複数のクロック信号ＣＤＱ＿Ｗ、Ｘ、Ｙ、Ｚを発生する。
【００３３】
本実施形態では、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚは、パルス列ＣＤＱ＿１、２、３、４から発生するパルス信号ＣＤＱ＿Ｗ、Ｘ、Ｙ、Ｚ間のタイミングをエンコーディングし、パルス信号ＣＤＱ＿Ｗ、Ｘ、Ｙ、Ｚは、図３のマルチプレクサ回路３１０を駆動するクロック信号として使われる。オーダリング制御信号発生回路３３５は、図４のロジックテーブルに基づいて、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚを発生することができる。背景技術の欄で述べた例を使用して、カラムアドレス(ＣＡ)として”０１”が入力されてメモリ装置がシーケンシャルモードで動作するならば、前記データに対する出力順序はＤ１、Ｄ２、Ｄ３及びＤ０になる。図４に示されたように、ＣＡ０＝１、ＣＡ１＝０に対するオーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚは、ＣＡ＿Ｘを最初に、ＣＡ＿Ｙを２番目に、ＣＡ＿Ｚを３番目に、ＣＡ＿Ｗを最後にエンコーディングする。結果的に、制御パルスマルチプレクサ回路３３３−１は、ＣＤＱ＿１をクロックまたはパルス信号ＣＤＱ＿Ｘとして出力し、ＣＤＱ＿２をクロックまたはパルス信号ＣＤＱ＿Ｙとして出力し、ＣＤＱ＿３をクロックまたはパルス信号ＣＤＱ＿Ｚとして出力して、ＣＤＱ＿４をクロックまたはパルス信号ＣＤＱ＿Ｗとして出力する。結果的に、マルチプレクサ回路３１０は、メモリデータをＤ１、Ｄ２、Ｄ３、及びＤ０の順に出力する。一方、メモリ装置はインターリーブモードでも動作できる。そのような場合に、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚを発生させるために、図４のロジックテーブルのインターリーブモード欄がシーケンシャルモードの代りに使われてもよい。
【００３４】
図６は、本発明の一実施形態による図５の基準パルス発生回路３３１を示す回路図である。図示されたように基準パルス発生回路３３１は、直列連結された複数のＤフリップフロップを備える。図６に図示されたように、Ｄフリップフロップの一つのセットは、クロック信号ＣＬＫＤＱ＿Ｆ及びＳＥＴ信号に応答し、Ｄフリップフロップの他のセットは、クロック信号ＣＬＫＤＱ＿Ｓ及びＳＥＴ信号に応答する。周期的なパルス列ＣＤＱ＿１、２、３、４＜０＞ないしＣＤＱ＿１、２、３、４＜２＞は図１０に図示される。
【００３５】
図７を参照すれば、本発明の実施形態による制御パルスマルチプレクサ回路３３３−１がさらに詳細に図示される。制御パルスマルチプレクサ回路３３３−１は、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚと遅延補償信号ＰＤＬ０とにそれぞれ応答する複数のラッチ回路７１１、７１３、７１５、７１７を備える。図１０に示されたように、遅延補償信号ＰＤＬ０は、バーストリード動作に対するデータＤ０ないしＤ３を出力するための時間区間の間オーダリング制御信号ＣＡ＿ＷＤないしＣＡ＿ＺＤを有効にするために使われる。符号“Ｄ”は、遅延補償信号ＰＤＬ０に基づいたディレーを表す。
【００３６】
制御パルスマルチプレクサ回路３３３−１は、オーダリング制御信号ＣＡ＿ＷＤないしＣＡ＿ＺＤにそれぞれ応答する複数の基準パルスマルチプレクサ７３１、７３３、７３５、７３７をさらに備える。複数の基準パルスマルチプレクサ７３１、７３３、７３５、７３７のそれぞれは、オーダリング制御信号ＣＡ＿ＷＤないしＣＡ＿ＺＤにそれぞれ応答して、パルス列信号ＣＤＱ＿１、２、３、４のうちいずれか一つをクロックまたはパルス信号として出力する。制御パルスマルチプレクサ回路３３３−２、３３３−３は、制御パルスマルチプレクサ回路３３３−１と同様に動作する。
【００３７】
図８は、図７に図示されたラッチ回路７１１を示す回路図であり、図示されたようにラッチ７１１３に連結された伝送ゲート７１１１を備えることができる。伝送ゲート７１１１は、遅延補償信号ＰＤＬ０に応答して活性化される。ラッチ回路７１３、７１５、７１７は、ラッチ回路７１１と同様に構成されうる。
【００３８】
図９を参照すれば、本発明の実施形態による基準パルスマルチプレクサ７３１は、オーダリング制御信号ＣＡ＿ＷＤに応答するマルチプレクサ回路を備えることができる。基準パルスマルチプレクサ７３３、７３５、７３７は、基準パルスマルチプレクサ７３１と同様に構成されうる。
【００３９】
図１０は、本発明の実施形態によるデータ出力回路の動作を説明するためのタイミング図である。第１のリード命令ＲＤとカラムアドレスＣＡとがクロックＣＬＫの第１のパルスの立ち上がりエッジで入力される。遅延補償信号ＰＤＬ０は、このようなリード動作に対してハイ状態に駆動され、一方、残りの遅延補償信号ＰＤＬ１、ＰＤＬ２はロウ状態を維持する。クロックまたはパルス信号ＣＤＱ＿Ｗ＜０＞、Ｘ＜０＞、Ｙ＜０＞及びＺ＜０＞を所望の順序で発生させるために、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚを使用してパルス列信号ＣＤＱ＿１＜０＞、２＜０＞、３＜０＞及び４＜０＞を特定の順序で選択する。ＣＡＳレイテンシーが４であるために、データの第１のセットはクロックＣＬＫの第４のパルスの開始時点で出力される。
【００４０】
同様に、第２のリード命令ＲＤが入力され、遅延補償信号ＰＤＬ１が第２のリード動作に対してハイ状態に駆動され、一方、他の二つの遅延補償信号ＰＤＬ０、ＰＤＬ２はロウ状態を維持する。クロックまたはパルス信号ＣＤＱ＿Ｗ＜１＞、Ｘ＜１＞、Ｙ＜１＞及びＺ＜１＞を所望の順序で発生させるために、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚを使用してパルス列信号ＣＤＱ＿１＜１＞、２＜１＞、３＜１＞及び４＜１＞を特定の順序で選択する。
【００４１】
また同様に、第３のリード命令ＲＤが入力され、遅延補償信号ＰＤＬ２は、第３のリード動作に対してハイ状態に駆動され、一方、他の二つの遅延補償信号ＰＤＬ０、ＰＤＬ１はロウ状態を維持する。クロックまたはパルス信号ＣＤＱ＿Ｗ＜２＞、Ｘ＜２＞、Ｙ＜２＞及びＺ＜２＞を所望の順序で発生させるために、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、Ｚを使用して前記パルス列信号ＣＤＱ＿１＜２＞、２＜２＞、３＜２＞及び４＜２＞を特定の順序で選択する。
【００４２】
本発明の特徴を例を挙げて説明する。図１１は、カラムアドレスＣＡが”００”である場合におけるメモリデータの出力を示すタイミング図である。図１１に図示されたように、ＣＡ０＝０、ＣＡ１＝０の場合、図４のロジックテーブルに基づいて、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、ＺはＣＡ＿Ｗを最初に、ＣＡ＿Ｘを２番目に、ＣＡ＿Ｙを３番目に、ＣＡ＿Ｚを最後にエンコーディングする。結果的に、ＣＤＱ＿１＜０＞、２＜０＞、３＜０＞及び４＜０＞は、それぞれクロックまたはパルス信号ＣＤＱ＿Ｗ＜０＞、Ｘ＜０＞、Ｙ＜０＞及びＺ＜０＞として選択され、メモリデータはＤ０、Ｄ１、Ｄ２及びＤ３の順序で出力される。
【００４３】
図１２は、カラムアドレスＣＡが”０１”である場合におけるメモリデータの出力を示すタイミング図である。図１２に図示されたように、ＣＡ０＝１、ＣＡ１＝０の場合、図４のロジックテーブルに基づいて、オーダリング制御信号ＣＡ＿Ｗ、Ｘ、Ｙ、ＺはＣＡ＿Ｘを最初に、ＣＡ＿Ｙを２番目に、ＣＡ＿Ｚを３番目に、ＣＡ＿Ｗを最後にエンコーディングする。結果的に、ＣＤＱ＿４＜０＞、１＜０＞、２＜０＞及び３＜０＞は、それぞれ前記クロックまたはパルス信号ＣＤＱ＿Ｗ＜０＞、Ｘ＜０＞、Ｙ＜０＞及びＺ＜０＞として選択され、メモリデータはＤ１、Ｄ２、Ｄ３及びＤ０の順序で出力される。
【００４４】
以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００４５】
本発明は、メモリ装置関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００４６】
【図１】ＤＲＡＭのような一般的な半導体メモリ装置を示すブロック図である。
【図２】図１に図示されたデータ出力回路を詳細に示す図面である。
【図３】本発明の実施形態による半導体装置のためのデータ出力回路を示すブロック図である。
【図４】図３に図示された制御パルス発生回路により使われる本発明の実施形態によるロジックテーブルを示す図面である。
【図５】本発明の一実施形態による図３の制御パルス発生回路を示すブロック図である。
【図６】本発明の一実施形態による図５の基準パルス発生回路を示す回路図である。
【図７】本発明の一実施形態による図５の制御パルスマルチプレクサ回路を示すブロック図である。
【図８】本発明の一実施形態による図７のラッチ回路を示す回路図である。
【図９】本発明の一実施形態による図７の基準パルスマルチプレクサ回路を示す回路図である。
【図１０】本発明の実施形態によるメモリ装置のためのデータ出力回路の動作を説明するためのタイミング図である。
【図１１】本発明の実施形態によるメモリ装置のためのデータ出力回路の動作を説明するためのタイミング図である。
【図１２】本発明の実施形態によるメモリ装置のためのデータ出力回路の動作を説明するためのタイミング図である。
【符号の説明】
【００４７】
３００  データ出力回路
３１０  マルチプレクサ回路
３２０  メモリコア
３３０  制御パルス発生部
【図１】
2007335070.tif 000004
【図２】
2007335070.tif 000005
【図３】
2007335070.tif 000006
【図４】
2007335070.tif 000007
【図５】
2007335070.tif 000008
【図６】
2007335070.tif 000009
【図７】
2007335070.tif 000010
【図８】
2007335070.tif 000011
【図９】
2007335070.tif 000012
【図１０】
2007335070.tif 000013
【図１１】
2007335070.tif 000014
【図１２】
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