(57)【要約】【課題】既存のアクセス制御回路よりも、各デバイスを、省電力モードから高速に（短時間で）復帰させることが出来るアクセス制御回路を、提供する。【解決手段】アクセス制御回路を、ＣＰＵから，或る省電力モード移行可能デバイスに対するアクセス要求が供給されたときに、省電力モード移行可能デバイスの動作モードを通常モードとするための処理を行う回路（省電力モード復帰信号生成回路２８等を備えた回路）として構成しておく。【選択図】  図１
2007164250.tif 000002
【特許請求の範囲】
【請求項１】
省電力モードと通常モードとで動作可能な１つ以上の省電力モード移行可能デバイスを含む複数のデバイスと，ＣＰＵとに接続されるアクセス制御回路であって、
前記ＣＰＵから供給された，前記複数のデバイスの中のいずれかのデバイスに対するアクセス要求を複数個記憶しておくためのアクセス要求記憶手段と、
前記アクセス要求記憶手段に記憶されている各アクセス要求を，順次，対応するデバイスに対して発行する処理を行うアクセス要求処理手段と、
或る省電力モード移行可能デバイスに対するアクセス要求が，前記アクセス要求記憶手段に記憶されたときに、その省電力モード移行可能デバイスの動作モードを通常モードとするためのための処理を行う動作モード制御手段と
を備えることを特徴とするアクセス制御回路。
【請求項２】
前記複数のデバイスのそれぞれに，前記複数のデバイスの中の他の幾つかのデバイスをアクセス順依存デバイスとして対応づける依存性情報を記憶した依存性情報記憶手段を、さらに、備え、
アクセス要求処理手段が
アクセスすべきデバイス及びそのデバイスに関する各アクセス順依存デバイスがいずれもアクセス中ではないという処理開始条件が満たされている各アクセス要求については、そのアクセス要求を即座に発行し、前記処理開始条件が満たされていない各アクセス要求については、前記処理開始条件が満たされたときに、そのアクセス要求を発行する処理を行う手段である
ことを特徴とする請求項１記載のアクセス制御回路。
【請求項３】
ＣＰＵと、
省電力モードと通常モードとで動作可能な１つ以上の省電力モード移行可能デバイスを含む複数のデバイスと、
請求項１又は請求項２記載のアクセス制御回路と
を備えたことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵと複数のデバイスとを接続するためのアクセス制御回路と、そのようなアクセス制御回路を備えた情報処理装置とに、関する。
【背景技術】
【０００２】
周知のように、近年の一般的な情報処理装置（コンピュータ，印刷装置等）は、実際に利用されていない場合、いくつかのデバイス（コンピュータでは、ディスプレイやＨＤＤ、印刷装置では、操作パネルや印刷エンジン）の動作モードが，より消費電力の少ない省電力モードに変更される装置として構成されている。
【０００３】
そして、そのような情報処理装置には、通常、ＣＰＵからの各種デバイスに対するアクセス要求のバッファとして機能する回路（ＣＰＵからの各種アクセス要求を内部に記憶し、記憶しているアクセス要求を，各デバイスの状態を監視しながら，順次処理していく回路；以下、アクセス制御回路と表記する）が用いられている（例えば、特許文献１参照）のであるが、アクセス制御回路が用いられている既存の情報処理装置は、いずれも、アクセス制御回路からアクセス要求が出されたときに、各デバイスが省電力モードから復帰する構成が採用された装置となっている。
【０００４】
【特許文献１】特開２００５−２８４７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、既存のアクセス制御回路よりも、各デバイスを、省電力モードから高速に（短時間で）復帰させることが出来るアクセス制御回路を、提供することにある。
【０００６】
また、本発明の他の課題は、アクセス制御回路が用いられている既存の情報処理装置よりも、各デバイスの省電力モードからの復帰が高速に（短時間で）行われる情報処理装置を、提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のアクセス制御回路は、ＣＰＵから供給された，省電力モードと通常モードとで動作可能な１つ以上の省電力モード移行可能デバイスを含む複数のデバイスの中のいずれかのデバイスに対するアクセス要求を複数個記憶しておくためのアクセス要求記憶手段と、アクセス要求記憶手段に記憶されている各アクセス要求を，順次，対応するデバイスに対して発行する処理を行うアクセス要求処理手段と、或る省電力モード移行可能デバイスに対するアクセス要求がアクセス要求記憶手段に記憶されたときに、その省電力モード移行可能デバイスの動作モードを通常モードとするためのための処理を行う動作モード制御手段とを、備える。
【０００８】
すなわち、本発明のアクセス制御回路は、ＣＰＵから，或る省電力モード移行可能デバイスに対するアクセス要求が供給されたときに、省電力モード移行可能デバイスの動作モードを通常モードとするための処理を行う構成を有している。従って、このアクセス制御回路は、各デバイスを省電力モードから復帰させるための処理を行わない既存のアクセス制御回路よりも、各デバイスを、省電力モードから高速に（短時間で）復帰させることが出来る回路として機能することになる。また、このアクセス制御回路が用いられた情報処理装置（請求項３記載の情報処理装置）は、アクセス制御回路からアクセス要求が出されたときに各デバイスが省電力モードから復帰する既存の情報処理装置（アクセス要求処理手段によってアクセス要求が出されるまで省電力モード移行可能デバイスの動作モードが通常モードとならない情報処理装置）よりも、省電力モード移行可能デバイスの省電力モードからの復帰が高速に（短時間で）行われる装置として機能することになる。
【０００９】
本発明のアクセス制御回路を実現するに際しては、複数のデバイスのそれぞれに，複数のデバイスの中の他の幾つかのデバイスをアクセス順依存デバイスとして対応づける依存性情報を記憶した依存性情報記憶手段を付加しておくと共に、アクセス要求処理手段を、アクセスすべきデバイス及びそのデバイスに関する各アクセス順依存デバイスがいずれもアクセス中ではないという処理開始条件が満たされている各アクセス要求については、そのアクセス要求を即座に発行し、処理開始条件が満たされていない各アクセス要求については、処理開始条件が満たされたときに、そのアクセス要求を発行する処理を行う手段としておくことが望ましい。何故ならば、依存性情報記憶手段の付加等を行っておけば、既存のアクセス制御回路を用いた場合よりも高速に動作する情報処理装置を実現することが出来るアクセス制御回路が得られることになるからである。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１１】
まず、図１を用いて、本発明の一実施形態に係る情報処理装置（アクセス制御回路１０）の基本的な構成及び動作を、説明する。
【００１２】
図示してあるように、本実施形態に係る情報処理装置は、パイプラインアクセスをサポートするＣＰＵ５０と、アクセス制御回路１０と、アクセス制御回路１０を介してＣＰＵ５０に接続されている各種デバイス（ＲＡＭ，ＲＯＭ，印刷エンジン，画像生成回路等）とを備えた装置（いわゆる印刷装置）である。
【００１３】
また、本実施形態に係る情報処理装置は、アクセス制御回路１０として、アドレスバッファ２１，ＣＰＵバスサイクルコントローラ２２，入力データバッファ２３，バスサイクルスケジューラ２５，依存関係値記憶回路２６，出力データバッファ２７，省電力モード復帰信号生成回路２８，セレクタ３１〜３４，ＲＡＭ用Ｉ／Ｆコントローラ４１，Ｉ／Ｏ＆ＲＯＭ用Ｉ／Ｆコントローラ４２，印刷エンジン用Ｉ／Ｆコントローラ４３，画像生成回路用Ｉ／Ｆコントローラ４４，圧縮伸張回路用Ｉ／Ｆコントローラ４５，レジスタコントローラ４６等を備えた回路（ＡＳＩＣ）が用いられた装置となっている。
【００１４】
この情報処理装置に用いられているアクセス制御回路１０が備えるＩ／Ｆコントローラ４１〜４５は、いずれも、自回路と接続されているデバイスを実際に制御するための回路である。
【００１５】
これらのコントローラのうち、Ｉ／Ｆコントローラ４２〜４５は、省電力モード移行可能デバイスに接続されるもの（詳細は後述）となっている。なお、省電力モード移行可能デバイスとは、動作モードとして通常モードと省電力モードとを有し、自デバイスの状態や他デバイスからの指示により動作モードを変更するデバイス（アクセス制御回路１０からアクセスされた場合には、通常モードでの動作を開始するデバイス）のことである。
【００１６】
そして、図中に模式的に示してあるように、アクセス制御回路１０は、省電力モード復帰信号生成回路２８からの省電力モード復帰信号（Ｓ１，Ｓ２，Ｓ３或いはＳ４）が，Ｉ／Ｆコントローラ４２〜４５に供給されている回路となっている。
【００１７】
レジスタコントローラ４６は、アクセス制御回路１０内に設けられている各種レジスタ（後述する依存関係値記憶回路２６を構成しているレジスタ群と、図示していない他のレジスタ群）の内容を書き換えるための回路である。以下、説明の便宜上、このレジスタコントローラ４６と、Ｉ／Ｆコントローラ４１〜４５のことを、いずれも、デバイスコントローラと表記することにする。
【００１８】
アドレスバッファ２１は、ＣＰＵ５０から供給された（アドレスバスから取り込んだ）アドレス／コマンドをｍ個まで記憶することが可能な回路（メモリ）である。入力データバッファ２３は、ＣＰＵ５０から供給された（データバスから取り込んだ）データをｍ個まで記憶することが可能な回路（メモリ）である。ＣＰＵバスサイクルコントローラ２２は、ＣＰＵ５０から供給された（制御バスから取り込んだ）制御信号に基づき、アドレスバッファ２１にアドレスを取り込ませるための制御やデータバッファ２３にデータを取り込ませるための制御などを行う回路である。
【００１９】
セレクタ３１は、アドレスバッファ２１に記憶されている任意のアドレスを、任意のデバイスコントローラ（コントローラ４１〜４６のいずれか）に供給することが可能な回路である。セレクタ３２は、入力データバッファ２３に記憶されている任意のデータを、任意のデバイスコントローラに供給することが可能な回路である。
【００２０】
出力データバッファ２７は、デバイスコントローラがアクセス対象デバイスから取得したデータを６個まで記憶することが可能な回路（メモリ）である。セレクタ３３及び３４は、出力データバッファ２７とセレクタ３３とセレクタ３４とからなる回路を、任意のデバイスコントローラからのデータをそのまま（出力データバッファ２７に一旦記憶させることなく）データバス上に出力することや、デバイスコントローラからのデータを出力データバッファ２７に一旦記憶させた後、出力データバッファ２７への記憶順とは異なる順番でデータバス上に出力することが可能な回路として機能させるための回路である。
【００２１】
依存関係値記憶回路２６は、３ビットの情報である依存関係値（詳細は後述）を記憶可能な６個の依存関係値レジスタを備えた回路である。この依存関係値記憶回路２６が備える各依存関係値レジスタは、アクセス制御回路１０内に設けられている特定のデバイスコントローラ，及び、そのデバイスコントローラによって制御されるアクセス対象デバイスに対応づけられたものとなっている。また、各依存関係値レジスタは、情報処理装置の起動時に、ＣＰＵ５０によって値が書き込まれるものとなっている。
【００２２】
バスサイクルスケジューラ２５は、依存関係値記憶回路２６内の各依存関係値レジスタに記憶された依存関係値を参照して、ＣＰＵ５０からアクセス制御回路１０が受け取った各アクセス要求（ＣＰＵバスサイクルコントローラ２２がＣＰＵ５０から受け取った情報，アドレスバッファ２１に記憶されたアドレス等）を実際に処理する回路である。
【００２３】
このバスサイクルスケジューラ２５は、アクセス制御回路１０を、ＣＰＵ５０から受け取ったアクセス要求を以下のような手順で処理する回路として動作させるものとなっている。なお、以下では、或るアクセス対象デバイスに対応づけられている依存関係値レジスタに記憶されている依存関係値のことを、“アクセス対象デバイスに関する依存関係値”或いは“アクセス対象デバイスの依存関係値”と表記する。
【００２４】
アクセス制御回路１０（バスサイクルスケジューラ２５）は、処理中のアクセス要求（処理が未完了のアクセス要求）がない状態で、ＣＰＵ５０からアクセス要求を受け取った場合には、即座に、そのアクセス要求に応答するための処理を開始する。
【００２５】
一方、処理中のアクセス要求がある状態でＣＰＵ５０からアクセス要求を受け取った場合、アクセス制御回路１０は、そのアクセス要求の処理を開始するか否かを判定するために、『そのアクセス要求にてアクセスが要求されているアクセス対象デバイスと依存関係値が等しい各アクセス対象デバイスからなるグループ（当該アクセス要求にてアクセスが要求されているアクセス対象デバイスを含む１個以上のアクセス対象デバイスからなるグループ；以下、処理開始可否判定対象デバイスグループと表記する）の中に、アクセス中のものが含まれていない』という処理開始可能条件が満たされているか否かを、判断する。
【００２６】
そして、アクセス制御回路１０は、処理開始可能条件が満たされていた場合には、処理開始可能条件が満たされていることを確認したアクセス要求の処理を実際に開始する。
【００２７】
一方、処理開始可能条件が満たされていなかった場合、アクセス制御回路１０は、当該アクセス要求の処理を開始せずに、ＣＰＵ５０から他のアクセス要求を受け取っているか否かを判断する。そして、アクセス制御回路１０は、ＣＰＵ５０から既に幾つかのアクセス要求を受け取っていた場合には、当該幾つかのアクセス要求の中の最も過去に受け取ったアクセス要求に対して上記したものと同じ内容の処理を行う。また、アクセス制御回路１０は、ＣＰＵ５０から他のアクセス要求を受け取っていなかった場合には、ＣＰＵ５０から新たなアクセス要求を受け取ることと、アクセス中であったアクセス対象デバイスに対するアクセスが完了することとを、監視する状態となる。
【００２８】
そして、アクセス制御回路１０は、或るアクセス対象デバイスに対するアクセスが終了した場合には、そのアクセス対象デバイスと依存関係値が等しいアクセス対象デバイスに対するアクセス要求を既に受け取っているか否か（処理開始可能条件が満たされていなかったため、処理を開始しなかったアクセス要求の中に、アクセスが完了したアクセス対象デバイスと依存関係値が等しいアクセス対象デバイスに対するものがあるか否か）を判断し、そのような幾つかのアクセス要求を受け取っていた場合には、当該幾つかのアクセス要求の中の最も過去に受け取ったアクセス要求の処理を開始する。なお、アクセス制御回路１０は、アクセス対象デバイスからのデータをＣＰＵ５０に渡す必要がある各アクセス要求については、出力データバッファ２７とセレクタ３３とセレクタ３４とからなる回路を利用して、アクセス要求の受け取り順通りにデータがＣＰＵ５０に渡されるようにするための処理も行う。
【００２９】
要するに、本実施形態に係る情報処理装置に用いられているアクセス制御回路１０は、ＣＰＵ５０から最も過去に受け取ったアクセス要求を処理することは出来ないが、ＣＰＵ５０からその後に受け取ったアクセス要求の中に、アクセス順を変えてしまっても問題が生じないアクセス要求があった場合には、そのアクセス要求を処理してしまう回路となっている。
【００３０】
次に、アクセス制御回路１０の，省電力モード復帰信号生成回路２８関連の動作を、説明する。
【００３１】
アクセス制御回路１０が備える省電力モード復帰信号生成回路２８は、ＣＰＵ５０から供給されたアドレス（アドレスバッファ２１に記憶されたアドレス）に基づき、ＣＰＵ５０によって出されたアクセス要求が，省電力モード移行可能デバイスに対するものであるか否かを判断し、そうであった場合には、対応する省電力モード移行可能デバイスに接続されているデバイスコントローラ（Ｉ／Ｆコントローラ４２〜４５のいずれか）に供給している省電力モード復帰信号のレベルを一時的に変更する回路である。なお、実際の省電力モード復帰信号生成回路２８は、図２に示したような構成の回路となっている。すなわち、省電力モード復帰信号生成回路２８は、アドレスの範囲を指定する情報を記憶した４つの指定アドレス領域レジスタと、ＣＰＵ５０から供給されたアドレスが，或る指定アドレス領域レジスタ内の情報で指定される範囲内のものであった際に、その指定アドレス領域レジスタに対応する省電力モード復帰信号のレベルを一時的に変更する回路（４つの比較器と４つのパルス生成回路）とを備えた回路となっている。
【００３２】
そして、アクセス制御回路１０が備えるＩ／Ｆコントローラ４２〜４５は、いずれも、省電力モード復帰信号生成回路２８から供給されている省電力モード復帰信号のレベルが変わった際に、接続されている省電力モード移行可能デバイスに対して、その動作モードを通常モードに変更させるためのアクセス（通常モードで動作している省電力モード移行可能デバイスは何も行わず、省電力モードで動作している省電力モード移行可能デバイスが、通常モードでの動作を開始することになるアクセス）を行う回路となっている。
【００３３】
以上の説明から明らかなように、本実施形態に係る情報処理装置は、ＣＰＵ５０から，或る省電力モード移行可能デバイスに対するアクセス要求が供給されたときに、省電力モード移行可能デバイスの動作モードを通常モードとするための処理を行うアクセス制御回路１０が用いられた装置となっている。
【００３４】
従って、本実施形態に係る情報処理装置は、アクセス制御回路からアクセス要求が出されたときに各デバイスが省電力モードから復帰する既存の情報処理装置よりも、省電力モード移行可能デバイスの省電力モードからの復帰が高速に（短時間で）行われる装置として機能することになる。
【００３５】
＜変形形態＞
上記した情報処理装置／アクセス制御回路１０は、各種の変形を行うことが出来る。例えば、アクセス制御回路１０を、アクセス要求の処理順を入れ替える機能（ＣＰＵ５０から受け取ったアクセス要求の中に、アクセス順を変えてしまっても問題が生じないアクセス要求があった場合には、そのアクセス要求を処理してしまう機能）を有さないものに変形することが出来る。また、各省電力モード移行可能デバイスを，省電力モード復帰信号を直接入力できるデバイスとしておき、アクセス制御回路１０を、省電力モード復帰信号を出力する回路としておくことも出来る。
【００３６】
また、アクセス制御回路１０を、具体的な回路構成が上記したものとは異なる回路に変形しても良いことや、印刷装置以外の情報処理装置用のものに変形しても良いことなどは、当然のことである。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る情報処理装置（印刷装置）の概略構成図。
【図２】実施形態に係る情報処理装置に用いられているアクセス制御回路に設けられている省電力モード復帰信号生成回路の構成図。
【符号の説明】
【００３８】
１０  アクセス制御回路、  ２１  アドレスバッファ
２２  ＣＰＵバスサイクルコントローラ、  ２３  入力データバッファ
２５  バスサイクルスケジューラ、  ２６  依存関係値記憶回路
２７  出力データバッファ、  ２８  省電力モード復帰信号生成回路
３１〜３４  セレクタ、  ４１  ＲＡＭ用Ｉ／Ｆコントローラ
４２  Ｉ／Ｏ＆ＲＯＭ用Ｉ／Ｆコントローラ
４３  印刷エンジン用Ｉ／Ｆコントローラ、
４４  画像生成回路用Ｉ／Ｆコントローラ
４５  圧縮伸張回路用Ｉ／Ｆコントローラ、  ４６  レジスタコントローラ
５０  ＣＰＵ
【図１】
2007164250.tif 000003
【図２】
2007164250.tif 000004