(57)【要約】【課題】絶縁層３７が除去されて露出したガラス基板２２の表面に対し、ドライバ部を確実に貼り合わせる。【解決手段】半導体装置の製造方法は、ドライバ部を貼り合わせる貼合領域Ａの少なくとも一部を含むように犠牲膜３１を形成する犠牲膜形成工程と、上記犠牲膜を覆うように絶縁層３７を形成する絶縁層形成工程と、ガラス基板２２から絶縁層３７をエッチングして貼合領域の犠牲膜３１を露出させる第１エッチング工程と、露出した犠牲膜３１をエッチングしてガラス基板２２の貼合領域Ａを露出させる第２エッチング工程と、露出したガラス基板２２の貼合領域Ａに対し、ドライバ部を貼り合わせる貼り合わせ工程とを備える。【選択図】図２
2007335837.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、
エッチング速度が上記ガラス基板よりも速い犠牲膜を、上記ガラス基板に対し、上記半導体デバイス部が貼り合される貼合領域の少なくとも一部を含むように形成する犠牲膜形成工程と、
上記犠牲膜を覆うように上記絶縁層を形成する絶縁層形成工程と、
上記ガラス基板から上記絶縁層をエッチングして上記貼合領域上の上記犠牲膜を露出させる第１エッチング工程と、
上記第１エッチング工程とは別個独立に行われ、露出した上記犠牲膜をエッチングすることによって、上記貼合領域を露出させる第２エッチング工程と、
露出した上記貼合領域に対して上記半導体デバイス部を貼り付ける貼り合わせ工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
上記犠牲膜は、フッ素を含むエッチング溶液に対するエッチング速度が、上記絶縁層よりも遅い
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
上記第２エッチング工程では、上記犠牲膜が、フッ素を含まないエッチング溶液によってエッチングされる
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１において、
上記犠牲膜は、Ｍｏ、ＩＰＯ、ＷＯ３及びＭｏＯ３のいずれか１つによって構成されている
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１において、
上記ガラス基板は、液晶表示装置における複数のスイッチング素子が形成された素子基板を構成している
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１において、
上記犠牲膜形成工程では、上記犠牲膜を貫通する開口部を形成し、
上記第１エッチング工程では、上記開口部を介して上記犠牲膜から露出した上記貼合領域の一部をエッチングすることにより、上記貼合領域と上記半導体デバイス部とを位置合わせするためのアラインメントマークを上記貼合領域に形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高機能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。
【０００３】
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、ＳＯＩ基板を作成する方法が知られている（例えば、非特許文献１参照）。
【０００４】
ここで、上記貼り合わせによるＳＯＩ基板の作成方法について、図１８〜図２１を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法などが種々あるが、ここでは、水素注入による方法について示す。まず、図１８に示すように、第１の基板であるシリコン基板２０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ２）層２０２を形成する。次に、図１９に示すように、酸化シリコン（ＳｉＯ２）層２０２を介してシリコン基板２０１中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板２０１の所定の深さ位置に剥離層である水素注入層２０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図２０に示すように上記酸化シリコン層２０２の表面に第２の基板である例えばシリコン基板２０３を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図２１に示すように、シリコン基板２０１を薄膜化してシリコン層２０１を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
【０００５】
以上のようにして、シリコン基板（第２の基板）２０３の表面にＳｉＯ２層（絶縁層）２０２が形成されると共に、ＳｉＯ２層２０２の表面にシリコン層２０１が薄く形成されたＳＯＩ基板が作成される。
【非特許文献１】Michel Bruel , "Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys., Vol.36(1997),pp.1636-1641
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、ＭＯＳトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に製造できることを発見した。このことにより、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体素子を、液晶表示装置に適用することが可能になる。
【０００７】
ここで、上記半導体素子を含む半導体デバイス部を、ガラス基板に貼り合わせる場合について検討する。図１７に示すように、ガラス基板１０１の表面には、一般に、ベースコート層１１１が積層されており、ベースコート層１１１の上にはＴＦＴ（薄膜トランジスタ）１０２が形成されている。ＴＦＴ１０２は活性領域である半導体層１０３と、半導体層１０３を覆うゲート絶縁膜１０４と、ゲート絶縁膜１０４の上に設けられたゲート電極１０５と、ゲート電極１０５を覆う絶縁膜１０６とを有している。
【０００８】
そこで、例えば上記ＴＦＴ１０２を駆動するドライバとして適用される半導体デバイス部１２０を上記絶縁膜１０６の表面に貼り付けることが考えられる。ところが、半導体デバイス部１２０を確実に貼り付けるためには、貼付先の表面に高い平坦性が必要となるところ、絶縁膜１０６の平坦性はその膜質に大きく影響を受けるため、確実な貼り合わせを行うことは難しい。また、半導体デバイス部１２０の上端とＴＦＴ１０２の上部との段差が比較的大きいと、これら半導体デバイス部１２０とＴＦＴ１０２とを接続する配線が断線しやすくなるという問題もある。
【０００９】
これに対して、ガラス基板１０１を部分的に露出させ、その露出した部分に半導体デバイス部１２０を貼り付けることが考えられる。ところが、例えばＨＦ系のエッチング溶液によりエッチングを行い、ガラス基板１０１上のベースコート層１１１、ゲート絶縁膜１０４及び絶縁膜１０６からなる絶縁層１０７を一括して除去すると、これらの膜と共にガラス基板１０１の表面がエッチングされて凹凸状に形成されてしまう。その結果、ガラス基板の平坦性が失われるため、半導体デバイス部１２０をそのガラス基板上に確実に貼り合わせることが難しくなる。
【００１０】
一方、ドライエッチングにより、上記絶縁層１０７を除去すると、ガラス基板１０１の表面がさらに顕著に凹凸状に形成されてしまう結果、半導体デバイス部１２０を貼り合わせること自体が難しくなることがわかった。
【００１１】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、絶縁層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせようとすることにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、この発明では、半導体デバイス部を貼り合わせるガラス基板の貼合領域に犠牲膜を形成した後、その犠牲膜を覆うように絶縁層を形成し、絶縁層をエッチングして除去する工程と、その後に行う犠牲膜をエッチングして除去する工程とを、別個独立に行うようにした。
【００１３】
具体的に、本発明が係る半導体装置の製造方法は、絶縁層が積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、エッチング速度が上記ガラス基板よりも速い犠牲膜を、上記ガラス基板に対し、上記半導体デバイス部が貼り合される貼合領域の少なくとも一部を含むように形成する犠牲膜形成工程と、上記犠牲膜を覆うように上記絶縁層を形成する絶縁層形成工程と、上記ガラス基板から上記絶縁層をエッチングして上記貼合領域の上記犠牲膜を露出させる第１エッチング工程と、上記第１エッチング工程とは別個独立に行われ、露出した上記犠牲膜をエッチングすることによって、上記貼合領域を露出させる第２エッチング工程と、露出した上記貼合領域に対して上記半導体デバイス部を貼り付ける貼り合わせ工程とを備える。
【００１４】
上記犠牲膜は、フッ素を含むエッチング溶液に対するエッチング速度が、上記絶縁層よりも遅いことが好ましい。
【００１５】
上記第２エッチング工程では、上記犠牲膜が、フッ素を含まないエッチング溶液によってエッチングされることが望ましい。
【００１６】
上記犠牲膜は、Ｍｏ、ＩＰＯ、ＷＯ３及びＭｏＯ３のいずれか１つによって構成されていることが好ましい。
【００１７】
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されていてもよい。
【００１８】
上記半導体装置のガラス基板は、液晶表示装置における複数のスイッチング素子が形成された素子基板を構成していてもよい。
【００１９】
上記犠牲膜形成工程では、上記犠牲膜を貫通する開口部を形成し、上記第１エッチング工程では、上記開口部を介して上記犠牲膜から露出した上記貼合領域の一部をエッチングすることにより、上記貼合領域と上記半導体デバイス部とを位置合わせするためのアラインメントマークを上記貼合領域に形成することが好ましい。
【００２０】
−作用−
次に、本発明の作用について説明する。
【００２１】
犠牲膜形成工程では、エッチング速度がガラス基板よりも速い犠牲膜をガラス基板に対し、半導体デバイス部が貼り合わされる貼合領域の少なくとも一部を含むように形成する。また、その後に行う絶縁層形成工程では、犠牲膜を覆うように絶縁層を形成する。
【００２２】
第１エッチング工程では、絶縁層をエッチングして上記貼合領域の犠牲膜を露出させる。特に、犠牲膜のフッ素を含むエッチング溶液によるエッチング速度が絶縁層よりも遅くなっている場合には、上記フッ素を含むエッチング溶液によるエッチング速度は、絶縁層が除去された時点で変化して遅くなる。これにより、第１エッチング工程の終了を容易に判断できるため、第１エッチング工程の終了時に次の第２エッチング工程に切り替えることが可能である。
【００２３】
その後行う第２エッチング工程は、第１エッチング工程とは別個独立に行う。第２エッチング工程では、露出した犠牲膜をエッチングして貼合領域を露出させる。このとき、ガラス基板のエッチング速度は犠牲膜より遅いので、ガラス基板上の平坦性を維持しながら犠牲膜を除去して貼合領域を露出させることが可能である。特に、フッ素を含まないエッチング溶液によってエッチングされる場合には、ガラス基板はほとんど除去されないため、貼合領域の平坦性をより高く維持することが可能である。好ましくは、犠牲膜として、上記フッ素を含まないエッチング溶液によりエッチングされやすい材質を適用する。例えば、Ｍｏ、ＩＰＯ、ＷＯ３、ＭｏＯ３のいずれか１つにより構成されていることが好ましい。
【００２４】
さらに、犠牲膜形成工程において、犠牲膜を貫通する開口部を形成し、第１エッチング工程において、開口部を介して犠牲膜から露出した貼合領域の一部をエッチングすることにより、貼合領域と半導体デバイス部とを位置合わせするためのアラインメントマークを貼合領域に形成する場合には、第１エッチング工程とは別個の工程を行うことなく貼合領域にアラインメントマークを形成することが可能になる。
【００２５】
そうして、貼り合わせ工程において、露出したガラス基板に対して、半導体デバイス部を貼り合わせる。以上の各工程により、ガラス基板の表面に半導体デバイス部が直接貼り合わされた半導体装置を製造する。
【発明の効果】
【００２６】
本発明によれば、ガラス基板の貼合領域に犠牲膜を形成した後、その犠牲膜を覆うように絶縁層を形成し、絶縁層をエッチングして除去する第１エッチング工程と、犠牲膜をエッチングして除去する第２エッチング工程とを別個独立に行うようにしたので、仮に、第１エッチング工程に用いられるエッチング溶液がガラス基板を容易にエッチングする性質を有しているとしても、第２エッチング工程で露出したガラス基板の表面を高い平坦性に維持することができる。その結果、貼り合わせ工程において、半導体デバイス部をガラス基板の表面に対して確実に貼り合わせることが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００２８】
《発明の実施形態１》
図１〜図１１は、本発明の実施形態１を示している。図１１は、液晶表示装置Ｓの要部を概略的に示す図である。図１は素子基板の要部を拡大して示す図である。また、図１〜図１０は、半導体装置である素子基板４５及び半導体デバイス部であるドライバ部５３の製造方法を説明する断面図である。
【００２９】
液晶基板装置Ｓは、図１１に示すように、素子基板４５と、該素子基板４５に対向して設けられた対向基板４６と、これらの基板４５，４６の間に形成された液晶層４７とを備えている。
【００３０】
上記素子基板４５には、複数の画素（図示省略）が設けられ、図１に示すような複数のＴＦＴ（薄膜トランジスタ）３０が各画素毎に形成されている。また、素子基板４５は、液晶層４７側の表面に配向膜４８が設けられていると共に、液晶層４７とは反対側の表面に偏光板４９が積層されている。また、素子基板４５には、各ＴＦＴ３０を駆動制御するためのドライバ部５３が実装されている。
【００３１】
上記対向基板４５には、図示は省略するが、カラーフィルタやＩＴＯからなる共通電極等が形成されている。また、対向基板４６は、液晶層４７側の表面に配向膜５０が設けられると共に、液晶層４７とは反対側の表面に偏光板５１が積層されている。また、上記液晶層４７は、素子基板４５と対向基板４６との間に介在されたシール部材５２によって封止されている。こうして、液晶表示装置Ｓは、ＴＦＴ３０により液晶層４７における液晶分子の配向状態を制御して、所望の表示を行うようになっている。
【００３２】
上記ＴＦＴ３０は、透明基板であるガラス基板２２の表面に積層されたベースコート層３２を介して設けられている。
【００３３】
そして、ＴＦＴ３０は、活性領域を含む半導体層３３と、半導体層３３を覆うゲート絶縁膜３４と、ゲート絶縁膜３４の上の設けられたゲート電極３５と、ゲート電極３５を覆う保護膜３６とを有している。半導体層３３は、ソース領域３３ｓと、ドレイン領域３３ｄと、これらソース領域３３ｓ及びドレイン領域３３ｄの間に形成されたチャネル領域３３ｃとにより構成されている。
【００３４】
上記ドライバ部５３は、図１に示すように、ガラス基板２２の表面に形成され、半導体素子であるＭＯＳトランジスタ５４を有している。ガラス基板２２には、第１の平坦化膜である絶縁膜２１と、第２の平坦化膜である層間絶縁膜１８と、層間絶縁膜１５と、絶縁膜１４とがこの順に積層されている。絶縁膜２１はガラス基板２２の表面に接合されている。
【００３５】
すなわち、半導体装置４５には、ガラス基板２２において、ベースコート層３２、ゲート絶縁膜３４及び保護膜３６からなる絶縁層３７が部分的に除去された処理領域Ｂに、ドライバ部５３が貼合わされている。ドライバ部５３が貼合わされている貼合領域Ａは、処理領域Ｂよりも小さくなっている。そのため、ドライバ部５３の外側面と、処理領域Ｂにおける絶縁層３７の内側面との間には、所定の隙間３８が形成されている。
【００３６】
ドライバ部５３における絶縁膜１４の表面は、ガラス基板２２側へ窪んでおり、ゲート酸化膜７とＬＯＣＯＳ酸化膜６とが形成されている。上記ゲート酸化膜７と絶縁膜１４との間には、ゲート電極８とサイドウォール１１とが形成されている。サイドウォール１１はゲート電極８の左右両側面にそれぞれ形成されている。
【００３７】
一方、上記絶縁膜２１には、層間絶縁膜１８との境界においてソース電極２０ｓ及びドレイン電極２０ｄが形成されている。また、上記層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４及びゲート酸化膜７には、これらの各膜１８，１５，１４，７を貫通するコンタクトホール１９ｓ，１９ｄが形成され、導電性材料が充填されている。コンタクトホール１９ｓ内の導電性材料はソース電極２０ｓと一体に形成される一方、コンタクトホール１９ｄ内の導電性材料はドレイン電極２０ｄと一体に形成されている。
【００３８】
上記ゲート酸化膜７の表面には、単結晶シリコン層である半導体層１が形成されている。半導体層１はＬＯＣＯＳ酸化膜６によって隣り合う他の半導体層（図示省略）との間が分離された状態で絶縁膜でもある保護膜２３により被覆されている。また、保護膜２３は、ドライバ部５３の側面をも被覆している。こうして、保護膜２３，３６は、ドライバ部５３及びＴＦＴ３０の双方を覆うようになっている。
【００３９】
半導体層１は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている。半導体層１は、保護膜２３側において分離されている。剥離用物質には、水素及び不活性ガス元素の少なくとも一方を適用することができる。
【００４０】
半導体層１には活性領域４３が形成され、この活性領域４３は、チャネル領域４４と、その左右両側に形成された低濃度不純物領域１０ｓ，１０ｄと、さらにその左右両側に形成された高濃度不純物領域１３ｓ，１３ｄとにより構成されている。上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄには、例えばリン等のＮ型不純物が注入されている。低濃度不純物領域１０ｓ，１０ｄは、いわゆるＬＤＤ領域を構成している。また、高濃度不純物領域１３ｓはソース領域を構成する一方、高濃度不純物領域１３ｄはドレイン領域を構成している。
【００４１】
チャネル領域４４は、ゲート酸化膜７を介して上記ゲート電極８に対向するように形成されている。また、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介して上記サイドウォール１１に対向して形成されている。そして、高濃度不純物領域１３ｓにはコンタクトホール１９ｓを介して上記ソース電極２０ｓが接続される一方、高濃度不純物領域１３ｄにはコンタクトホール１９ｄを介して上記ドレイン電極２０ｄが接続されている。      
【００４２】
そして、上記ドライバ部５３とＴＦＴ３０とは、配線部４０を介して接続されている。すなわち、上記ドライバ部５３には、ソース電極２０ｓの上方で、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び保護膜２３を貫通するコンタクトホール４１が形成されている。一方、上記ＴＦＴ３０には、ソース領域３３ｓの上方で、ゲート絶縁膜３４及び保護膜３６を貫通するコンタクトホール４２が形成されている。これら各コンタクトホール４１，４２の内部には導電性材料が充填され、保護膜３６の表面には、配線部４０が上記各導電性材料に繋ぐようにパターン形成されている。
【００４３】
−製造方法−
次に、ドライバ部５３及び素子基板４５の製造方法について説明する。
【００４４】
素子基板４５の製造方法には、犠牲膜形成工程と、絶縁層形成工程と、第１エッチング工程と、第２エッチング工程と、貼り合わせ工程とが含まれる。
【００４５】
まず、犠牲膜形成工程では、ガラス基板２２に部分的に犠牲膜３１を形成する。犠牲膜３１を形成する領域は、例えば、図１及び図２に示すように、ドライバ部５３を貼り合わせる領域である貼合領域Ａ全体を含む領域である。ここで、エッチングを施すガラス基板２２の領域である処理領域Ｂは貼合領域Ａ全体を含み、且つ貼合領域Ａよりも大きい。また、上記犠牲膜３１は、処理領域Ｂよりも大きい。すなわち、犠牲膜３１は、貼合領域Ａ及び処理領域Ｂの全体を覆うように形成されると共に、処理領域Ｂよりも外側の領域にも形成されている。犠牲膜３１は、例えば、Ｍｏ等により構成されている。
【００４６】
次に行う絶縁層形成工程では、ベースコート層３２、ゲート絶縁膜３４及び保護膜３６からなる絶縁層３７を積層すると共に、ＴＦＴ３０を形成する。
【００４７】
すなわち、まず、上記ガラス基板２２に対し、上記犠牲膜３１を覆うようにベースコート層３２を積層する。
【００４８】
次に、上記ベースコート層３２の上にＴＦＴ３０を形成する。すなわち、ベースコート層３２の表面に半導体層３３をフォトリソグラフィによりパターン形成する。続いて、上記ベースコート層３２の上に上記半導体層３３を覆うように、ゲート絶縁膜３４を積層する。その後、半導体層３３の一部に重なるように、ゲート電極３５をフォトリソグラフィによりパターン形成する。このゲート電極３５をマスクとして、半導体層３３に不純物元素をイオン注入した後に、保護膜３６でゲート電極３５を覆う。こうして、ガラス基板２２上に絶縁層３７及びＴＦＴ３０を形成する。
【００４９】
次に、上記貼合領域Ａを露出させるために、第１エッチング工程及び第２エッチング工程を行う。
【００５０】
第１エッチング工程では、ガラス基板２２の上記処理領域Ｂからベースコート層３２、ゲート絶縁膜３４及び保護膜３６からなる絶縁層３７をエッチングにより除去する。これにより、処理領域Ｂに形成された上記犠牲膜３１を露出させる。このエッチングには、例えば、ＨＦ等のフッ素を含むエッチング溶液を用いる。そして、図３に示すように、上記処理領域Ｂにおいて、絶縁層３７をエッチングにより除去する。
【００５１】
次に、第２エッチング工程では、露出した上記犠牲膜３１をエッチングして除去し、上記貼合領域Ａを露出させる。このエッチングには、例えば、リン酸等のフッ素を含まない他のエッチング溶液を用いる。そして、図４に示すように、上記処理領域Ｂに形成された犠牲膜３１をエッチングにより除去する。このとき、上記処理領域Ｂよりも外側の領域においてベースコート層３２により覆われていた犠牲膜３１もエッチングにより除去されるため、処理領域Ｂの外側には、ガラス基板２２と絶縁層３７との間に犠牲膜３１が除去された空間である隙間３９が形成される。その後、図５に示すように、露出したガラス基板２２の貼合領域Ａに対し、ドライバ部５３を貼り合わせる貼り合わせ工程を行うことにより、素子基板４５を製造する。
【００５２】
ここで、上記ドライバ部５３の製造方法について説明する。ドライバ部５３の製造方法には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、剥離層形成工程と、平坦化膜形成工程と、貼り合わせ工程と、分離工程と、保護膜形成工程とが含まれる。
【００５３】
酸化膜形成工程では、シリコン基板である半導体基板１（一部が分離される前の上記半導体層１に相当する）にＰウェル領域４を形成すると共に、ＬＯＣＯＳ酸化膜６及びゲート酸化膜７を形成する。
【００５４】
すなわち、図６に示すように、半導体基板１に熱酸化膜２を形成し、Ｐ型不純物元素（例えばホウ素）を半導体基板１の内部にイオン注入する。続いて、上記半導体基板１に熱処理を行い、イオン注入されたＰ型不純物元素を拡散すると共に活性化させることによって、Ｐウェル領域４を形成する。
【００５５】
次に、熱酸化膜２の表面に窒素珪素膜５をパターン形成した後に、熱酸化膜２及び半導体基板１に対してＬＯＣＯＳ酸化を行い、窒化珪素膜５の左右両側にＬＯＣＯＳ酸化膜６を形成する。次に、図７に示すように、窒素珪素膜５及び熱酸化膜２を一旦除去した後に、熱酸化膜２が形成されていた領域にゲート酸化膜７を形成する。
【００５６】
次に行うゲート電極形成工程では、ゲート酸化膜７の表面に積層した導線性材料をフォトリソグラフィ法等によりパターニングして、ゲート電極８を半導体基板１に形成する（図８参照）。
【００５７】
次に、活性領域形成工程では、図８に示すように、上記半導体基板１のＰウェル領域４に活性領域４３を形成する。まず、ゲート電極８をマスクとして、リン等のＮ型不純物元素をイオン注入し、Ｎ型低濃度不純物領域１０ｓ，１０ｄを形成する。続いて、ゲート酸化膜７の表面にＣＶＤ等によりＳｉＯ２膜を形成した後に、異方性ドライエッチングを行うことにより、ゲート電極８の両側壁にサイドウォール１１を形成する。
【００５８】
続いて、ゲート電極８及びサイドウォール１１をマスクとして、リン等のＮ型不純物元素をイオン注入することにより、Ｎ型高濃度不純物領域１３ｓ，１３ｄを形成する。その結果、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介してサイドウォール１１に対向する領域に形成されることになる。その後、ＳｉＯ２等の絶縁膜１４を形成した後に、上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。
【００５９】
次に、剥離層形成工程では、図８に示すように、絶縁膜１４の表面に層間絶縁膜１５を積層した後に、上記半導体基板１のＰウェル領域４に対し、上記層間絶縁膜１５を介して水素や、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質をイオン注入する。こうして、図９に示すように、半導体基板１に対し、剥離用物質が含まれる剥離層１７を形成する。
【００６０】
次に、平坦化膜形成工程では、図９に示すように、半導体基板１及び層間絶縁膜１５を覆うようにＳｉＯ２膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化することによって、層間絶縁層１８を形成する。
【００６１】
続いて、ソース電極２０ｓ及びドレイン電極２０ｄを形成する。まず、図１０に示すように、上記層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４及びゲート酸化膜７を貫通するコンタクトホール１９ｓ，１９ｄを形成する。コンタクトホール１９ｓは、上記高濃度不純物領域（ソース領域）１３ｓの上方に形成する一方、コンタクトホール１９ｄは、上記高濃度不純物領域（ドレイン領域）１３ｄの上方に形成する。そして、導電性材料を上記コンタクトホール１９ｓ，１９ｄの内部と層間絶縁膜１８の表面とに設けた後にパターニングする。そのことにより、コンタクトホール１９ｓの上方位置にソース電極２０ｓを形成する一方、コンタクトホール１９ｄの上方位置にドレイン電極２０ｄを形成する。続いて、絶縁膜２１を形成した後に、ＣＭＰ等によりその表面を平坦化する。
【００６２】
次に、貼り合わせ工程において、図１に示すように、絶縁膜２１の表面を洗浄した後に、その平坦化された表面を、上記第２エッチング工程で露出させたガラス基板２２の表面に貼り合わせる。
【００６３】
次に行う分離工程では、４００〜６００℃程度の温度で熱処理を行う。このことにより、図１に示すように、Ｐウェル領域４を含む半導体基板１の一部を剥離層１７に沿って分離して、ドライバ部５３のＭＯＳトランジスタ５４をガラス基板２２の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板１を、半導体層１と称する
。
【００６４】
次に、保護膜形成工程では、剥離層１７をエッチング等により取り除いた後、チャネル領域４４を薄膜化すると共に、ＬＯＣＯＳ酸化膜６を露出させて素子分離を行うために、半導体層１をさらにエッチングする。その後、露出した半導体層１の表面とドライバ部５３の側面とを保護し、電気絶縁性を確保するために、保護膜２３を形成する。このとき、上記隙間３８及び隙間３９に対しても保護膜２３を充填して形成する。
【００６５】
その後、ドライバ部５３には、ソース電極２０ｓの上方で、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び保護膜２３を貫通するコンタクトホール４１を形成する。一方、ＴＦＴ３０には、ソース電極３３ｓの上方で、ゲート絶縁膜３４及び保護膜３６を貫通するコンタクトホール４２を形成する。続いて、各コンタクトホール４１，４２の内部に導電性材料を充填すると共に、保護膜２３，３６の表面には配線部４０を上記各導電性材料に繋ぐようにしてパターン形成する。以上の工程を行って、ガラス基板２２上にドライバ部５３を形成して、素子基板４５を製造する。
【００６６】
−実施形態１の効果−
絶縁層３７は、第１エッチング工程において、フッ素を含むＨＦ等のエッチング溶液により好適にエッチングすることができる。一方、犠牲膜３１は、上記フッ素を含むエッチング溶液によりエッチングされにくい性質を有するＭｏ等から構成されているので、上記ＨＦ等のエッチング溶液によるエッチングを抑制することができる。すなわち、第１エッチング工程では、絶縁層３７がエッチングにより除去されて、犠牲膜３１が露出した時点でエッチング速度が急激に遅くなる。これにより、第１のエッチング工程の終了を容易に判断することができるので、次の第２のエッチング工程に切り替えて、犠牲膜３１のエッチングを別個独立に開始することができる。
【００６７】
第２エッチング工程では、上記エッチング溶液を、例えば、リン酸等のフッ素を含まない他のエッチング溶液に変更して、犠牲膜３１をエッチングして除去する。ガラス基板２２は、上記リン酸等のエッチング液によりエッチングがほとんどされないので、その表面が凹凸状に形成されることが無く、当初の高い平面性を維持することができる。その結果、単結晶シリコンからなる半導体層１を薄膜化して、ＭＯＳトランジスタ５４の性能を向上させたドライバ部５３を、絶縁層３７が除去されて露出したガラス基板２２の表面に対し、確実に貼り合わせることができる。
【００６８】
ところで、ＴＦＴ３０を駆動するドライバ部５３をガラス基板２２とは別個に外付けすると、素子基板４５における額縁領域が大きくなるため、液晶表示装置の外形が大きくなってしまうという問題がある。これに対して、本実施形態では、ドライバ部５３をガラス基板２２の上に実装できるため、上記問題を解消して、液晶表示装置の小型化を図ることが可能となる。
【００６９】
《発明の実施形態２》
図１２〜図１４は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１〜図１１と同じ部分については同じ符号を付して、その詳細な説明を省略する。図１２は、本実施形態２の犠牲膜３１が形成されたガラス基板２２を示す断面図である。図１３は、本実施形態２において絶縁層３７がエッチングされた状態のガラス基板２２を示す断面図である。図１４は、本実施形態２において露出させた貼合領域Ａにドライバ部５３を貼り付けた状態のガラス基板２２を示す断面図である。
【００７０】
ガラス基板２２における貼合領域Ａに対してドライバ部５３を貼り付けるときには、ガラス基板２２の貼合領域Ａに予め形成したアラインメントマーク６０により貼合領域Ａとドライバ部５３との位置合わせを行うことが好ましい。
【００７１】
上記アラインメントマーク６０は、例えば貼合領域Ａに形成された凹部等である。本実施形態２では、以下の方法により、アラインメントマーク６０を形成して貼合領域Ａに対してドライバ部５３を貼り付ける。
【００７２】
まず、犠牲膜形成工程において、図１２に示すように、ガラス基板２２に部分的に犠牲膜３１を形成する。このとき、犠牲膜３１を形成すると共に犠牲膜３１を貫通する開口部５５を形成する。すなわち、上記実施形態１では、犠牲膜３１を形成する領域は貼合領域Ａ全体を含む領域であるとしたが、本実施形態２では、犠牲膜３１は開口部５５を有し、貼合領域Ａの一部には犠牲膜３１が形成されていない。そのことにより、上記貼合領域Ａの一部は、犠牲膜３１に形成された開口部５５を介して犠牲膜３１から露出している。この開口部５５を有する犠牲膜３１は、例えば印刷法又はフォトリソグラフィー法等により形成する。
【００７３】
次に、絶縁層形成工程により絶縁層３７を形成すると共にＴＦＴ３０を形成した後、図１３に示すように、第１エッチング工程によりガラス基板２２における処理領域Ｂから絶縁層３７をエッチングにより除去して犠牲膜３１を露出させる。このとき、第１エッチング工程において、開口部５５を介して犠牲膜３１から絶縁層３７側に露出した貼合領域Ａの一部をエッチングすることにより、貼合領域Ａと半導体デバイス部５３とを位置合わせするためのアラインメントマーク６０を貼合領域Ａに形成する。
【００７４】
次に、図１４に示すように、第２エッチング工程により露出した犠牲膜３１を除去して貼合領域Ａ全体を露出させた後、貼り合わせ工程において、アラインメントマーク６０により貼合領域Ａとドライバ部５３との位置合わせを行い、貼合領域Ａにドライバ部５３を貼り付ける。
【００７５】
−実施形態２の効果−
したがって、この実施形態２によると、犠牲膜形成工程において、犠牲膜３１を貫通する開口部５５を形成し、第１エッチング工程において、開口部５５を介して犠牲膜３１から露出した貼合領域Ａの一部をエッチングすることにより、アラインメントマーク６０を貼合領域Ａに形成するため、第１エッチング工程とは別個の工程を行うことなくアラインメントマーク６０を貼合領域Ａに形成することが可能になる。すなわち、アラインメントマーク６０を形成する工程を第１エッチング工程と別個に行う必要がない。その結果、製造コストを低減できると共に生産性を向上させることができる。
【００７６】
《その他の実施形態》
上記実施形態では、犠牲膜３１は、処理領域Ｂよりも大きく、該犠牲膜３１を形成する領域は貼合領域Ａ全体を含む領域であるとして説明したが、本発明はこれに限られない。      
【００７７】
例えば、断面図である図１５に示すように、貼合領域Ａと略等しい大きさの犠牲膜３１を貼合領域Ａ上に一致させるように形成してもよい。
【００７８】
このように、貼合領域Ａと略等しい大きさの犠牲膜３１を形成したガラス基板２２に第１エッチング工程を行うと、図１５に示すように、処理領域Ｂ内で貼合領域Ａ以外のガラス基板２２の領域であるマージン領域にわずかな凹凸が生じる。一方、貼合領域Ａには犠牲膜３１が形成されているため、貼合領域Ａにおいて高い平坦性を維持しながら第１エッチング工程及びその後行う第２エッチング工程を行うことができる。ここで、上記隙間３９は、ドライバ部５３を貼合領域Ａに貼り合わせたときに上記マージン領域の上方にできる。すなわち、上記マージン領域は、ドライバ部５３を貼り合わせる領域ではないので、そのマージン領域にわずかな凹凸が生じても貼合領域Ａにおいて高い平坦性が維持されていればドライバ部５３を確実に貼り合わせることができる。その結果、上記実施形態１と同様の効果を得ることができる。
【００７９】
また、その他に、例えば、断面図である図１６に示すように、貼合領域Ａよりも小さい犠牲膜３１を貼合領域Ａに形成してもよい。
【００８０】
このように、貼合領域Ａよりも小さい犠牲膜３１を形成したガラス基板２２に第１エッチング工程を行うと、図１６に示すように、上記マージン領域及び犠牲膜３１が形成されていない貼合領域Ａの一部にわずかに凹凸が生じてしまう。一方、犠牲膜３１が形成された貼合領域Ａの一部では高い平坦性を維持しながら第１エッチング工程及びその後行う第２エッチング工程を行うことができる。貼合領域Ａの一部にわずかな凹凸が生じていても貼合領域Ａの他の一部において高い平坦性が維持されていれば、その高い平坦性が維持された領域においてドライバ部５３の確実な貼り合わせを行うことができる。その結果、貼合領域Ａの犠牲膜３１が形成されていなかった一部の領域に凹凸が形成されていたとしても、上記実施形態１と同様の効果を得ることができる。
【００８１】
また、犠牲膜３１は、一例として、Ｍｏ等から構成されるとして説明したが、Ｍｏ、ＩＰＯ、ＷＯ３及びＭｏＯ３のいずれか一つから構成されていることが望ましく、フッ素を含まない他のエッチング溶液によるエッチング速度がガラス基板２２よりも速いものであればよい。
【００８２】
上記実施形態２では、アラインメントマーク６０が貼合領域Ａに形成された凹部であるとしたが、本発明はこれに限られず、アラインメントマーク６０は、貼合領域Ａに溝状に形成された溝部であってもよく、犠牲膜３１の開口部５５の形状を制御することにより種々の形状に形成することが可能である。
【００８３】
また、上各記実施形態では、ガラス基板２２に貼り合わせる半導体デバイス部をドライバ部５３として説明したが、本発明はこれに限らず、貼り合わせ面が平坦である他のデバイスを適用することも可能である。
【産業上の利用可能性】
【００８４】
以上説明したように、本発明は、半導体装置の製造方法について有用であり、特に、絶縁層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせる場合に適している。
【図面の簡単な説明】
【００８５】
【図１】実施形態１の素子基板の要部を示す断面図である。
【図２】犠牲膜及びＴＦＴが形成されたガラス基板を示す断面図である。
【図３】絶縁層がエッチングされた状態のガラス基板を示す断面図である。
【図４】犠牲膜がエッチングされた状態のガラス基板を示す断面図である。
【図５】露出させた貼合領域にドライバ部を貼り付けた状態のガラス基板を示す断面図である。
【図６】酸化膜形成工程において形成された窒素珪素膜を示す断面図である。
【図７】酸化膜形成工程において形成されたゲート酸化膜を示す断面図である。
【図８】剥離層形成工程において形成された層間絶縁膜を示す図である。
【図９】剥離膜形成工程において形成された剥離層を示す断面図である。
【図１０】平坦化膜形成工程において形成された平坦化膜及び電極を示す断面図である。
【図１１】液晶表示装置の要部を模式的に示す断面図である。
【図１２】実施形態２の犠牲膜が形成された状態のガラス基板を示す断面図である。
【図１３】実施形態２において絶縁層がエッチングされた状態のガラス基板を示す断面図である。
【図１４】実施形態２において露出させた貼合領域にドライバ部を貼り合わせた状態のガラス基板を示す断面図である。
【図１５】貼合領域の大きさに略等しい大きさの犠牲膜が形成されたガラス基板から絶縁層がエッチングされた状態を示す断面図である。
【図１６】貼合領域に貼合領域よりも小さい犠牲膜が形成されたガラス基板から絶縁層がエッチングされた状態を示す断面図である。
【図１７】絶縁層が除去されていないガラス基板に貼り合わされた半導体デバイス部を示す断面図である。
【図１８】従来のＳＯＩ基板の作製工程において、酸化シリコン層を形成した状態を示す図である。
【図１９】従来のＳＯＩ基板の作製工程において、水素注入層を形成した状態を示す図である。
【図２０】従来のＳＯＩ基板の作製工程において、シリコン基板に第２の基板を貼り付けた状態を示す図である。
【図２１】従来のＳＯＩ基板の作製工程において、シリコン層の一部を分離した状態を示す図である。
【符号の説明】
【００８６】
Ａ    貼合領域
１７    剥離層
２２    ガラス基板
３１    犠牲膜
３７    絶縁層
５３    半導体デバイス部（ドライバ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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