(57)【要約】【課題】チップ面積及び製造コストの増大を抑制しつつ、レーザ照射用の冗長回路を備えた半導体装置及びその製造方法を提供する。【解決手段】基板上に第１の能動層として、本来の機能を有する回路を形成する工程と、前記第１の能動層に絶縁層を形成する工程と、前記絶縁層上に、微細孔を形成する工程と、前記微細孔が形成された絶縁層上に半導体層を形成する工程と、前記半導体層に対してレーザ照射による熱処理を行うことで、前記微細孔を起点として略単結晶化された結晶粒を形成する工程と、前記略単結晶化された結晶粒を用いて第２の能動層としてのレーザリペア用の冗長回路を形成する工程とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に第１の能動層として、本来の機能を有する回路を形成する工程と、
前記第１の能動層に絶縁層を形成する工程と、
前記絶縁層上に、微細孔を形成する工程と、
前記微細孔が形成された絶縁層上に半導体層を形成する工程と、
前記半導体層に対してレーザ照射による熱処理を行うことで、前記微細孔を起点として略単結晶化された結晶粒を形成する工程と、
前記略単結晶化された結晶粒を用いて第２の能動層としてのレーザリペア用の冗長回路を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の能動層としてのレーザリペア用の冗長回路を形成する工程は、
高密度プラズマによる直接酸化法にて前記略単結晶化された結晶粒上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記略単結晶化された結晶粒に不純物イオンを注入する工程と、
前記略単結晶化された結晶粒に注入された不純物イオンの活性化アニールを４５０℃以下の温度で行う工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記レーザ照射によって、前記微細孔内の底部に存在する半導体層は非溶融状態となり、前記底部以外の半導体層は略完全溶融状態となるように熱処理を行うことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記微細孔を起点とした結晶粒の成長過程において、前記微細孔内の底部から当該微細孔の開口部まで１個の結晶粒が到達するように、前記開口部の直径を設定することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体層は、非晶質または多結晶シリコンからなることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記略単結晶化された結晶粒が、イントリンジックな半導体粒となるように形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法により製造されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
例えば、半導体ＩＣチップ等の集積回路において、製造歩留まりを向上するために、製造プロセス完了後または電気特性試験後に、ロジック回路やメモリーセル等の異常部位にレーザビームを照射することにより修繕（レーザリペア）を行なうことが一般的である（例えば下記特許文献１参照）。
【特許文献１】特開２００６−１９４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記のようにレーザリペアを行なう場合、レーザリペア用の回路領域（冗長回路）を、本来の機能を有する回路領域と同一層上に設ける必要があった。そのため、チップ面積が増大すると共に、製造コストが増大するという問題があった。
【０００４】
本発明は、このような事情に鑑みてなされたものであり、チップ面積及び製造コストの増大を抑制しつつ、レーザ照射用の冗長回路を備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、基板上に第１の能動層として、本来の機能を有する回路を形成する工程と、前記第１の能動層に絶縁層を形成する工程と、前記絶縁層上に、微細孔を形成する工程と、前記微細孔が形成された絶縁層上に半導体層を形成する工程と、前記半導体層に対してレーザ照射による熱処理を行うことで、前記微細孔を起点として略単結晶化された結晶粒を形成する工程と、前記略単結晶化された結晶粒を用いて第２の能動層としてのレーザリペア用の冗長回路を形成する工程とを有することを特徴とする。
【０００６】
このような特徴を有する半導体装置の製造方法によると、基板の温度を４５０℃程度以下に保ちつつ、第１の能動層としての本来の機能を有する回路上に略単結晶粒を成膜することが可能となるため、第１の能動層に形成された回路にダメージを与えずに第２の能動層としてのレーザリペア用の冗長回路を略単結晶粒上に形成することが可能となる。従って、本来の機能を有する回路とレーザリペア用の冗長回路とを同一層上に配置することなく、３次元的な層構造を形成することができるので、チップ面積の増大を抑制することが可能となると共に、製造コストの増大を抑制することが可能となる。
【０００７】
また、前記第２の能動層としてのレーザリペア用の冗長回路を形成する工程は、高密度プラズマによる直接酸化法にて前記略単結晶化された結晶粒上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記略単結晶化された結晶粒に不純物イオンを注入する工程と、前記略単結晶化された結晶粒に注入された不純物イオンの活性化アニールを４５０℃以下の温度で行う工程とを有することが好ましい。
これにより、基板の温度を４５０℃程度以下に保ちつつ、略単結晶化された結晶粒に薄膜トランジスタを形成することができる。このため、メタル配線やメタルゲートを採用しつつ、略単結晶化された結晶粒に形成された薄膜トランジスタを何層にも渡って積層することができ、伝播遅延の影響を抑制しつつ、薄膜トランジスタの微細化を実現することが可能となる。
【０００８】
また、前記レーザ照射によって、前記微細孔内の底部に存在する半導体層は非溶融状態となり、前記底部以外の半導体層は略完全溶融状態となるように熱処理を行うことが好ましい。
これにより、熱処理後の半導体層の再結晶化は、非溶融状態となっている微細孔の内部、特に底部近傍から始まって周囲へ進行するので、確実に微細孔を起点とした再結晶化を行なうことができる。
【０００９】
また、前記微細孔を起点とした結晶粒の成長過程において、前記微細孔内の底部から当該微細孔の開口部まで１個の結晶粒が到達するように、前記開口部の直径を設定することが好ましい。
これにより、微細孔の上部（開口部）には１個の結晶粒のみが到達するようになり、半導体層における略完全溶融状態の領域では、微細孔の上部に到達した１個の結晶粒を核として結晶化が行われるようになるので、微細孔を中心とした範囲に略単結晶（略単結晶粒）を形成することが可能になる。
【００１０】
また、前記半導体層の材料として、非晶質または多結晶シリコンを使用することが好ま
しい。
これにより、微細孔を中心とした範囲に良質な略単結晶のシリコン結晶粒を形成するこ
とができ、高性能の薄膜トランジスタを形成することが可能になる。
【００１１】
また、前記略単結晶化された結晶粒が、イントリンジックな半導体粒となるように形成
することが好ましい。
これにより、半導体基板の温度を４５０℃程度以下に保ちつつ、略単結晶化された結晶
粒に注入された不純物イオンの活性化アニールを行うことができる。このため、メタル配線やメタルゲートを採用しつつ、前記結晶粒を何層にも渡って積層することができ、伝播遅延の影響を抑制しつつ、半導体素子の微細化を実現することが可能となる。
【００１２】
また、本発明に係る半導体装置は、上記半導体の製造方法により製造されることを特徴
とする。
このような特徴を有する半導体装置によれば、装置の小型化及び低コスト化を実現することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の一実施形態について説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す説明図である。まず、図１（ａ）に示すように、半導体基板１にＡｓ、Ｐ、Ｂ、ＢＦ２等の不純物イオンを注入することにより、本来の機能を有する回路領域（ロジック回路やメモリーセル等）の一部となるトランジスタを構成するコレクタ層２、ベース層３及びエミッタ層４を順次形成する。なお、半導体基板１の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。そして、ＣＶＤ法などの方法により半導体基板１上に、例えば酸化シリコンからなる第１の絶縁層５を形成し、コレクタ層２、ベース層３及びエミッタ層４にそれぞれ接続された配線層６、７、８を形成する。なお、配線層６、７、８の材料としては、Ａｌ、Ｃｕなどの他、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造などの積層構造を用いるようにしても良い。さらに、上記第１の絶縁層５及び配線層６、７、８上に、例えば酸化シリコンからなる第２の絶縁層９を形成する。
【００１４】
次に、図１（ｂ）に示すように、ＣＶＤ法などの方法により第２の絶縁層９上に、第３の絶縁層１０を形成する。なお、第３の絶縁層１０の材料としては、例えば、酸化シリコンを用いることができる。ここで、第３の絶縁層１０の成膜方法としては、ＨＤＰ−ＣＶＤ法を用いることが好ましい。これにより、第３の絶縁層１０の成膜温度を４５０℃以下に設定することができ、第３の絶縁層１０下の配線層６、７、８に及ぶダメージを抑制しつつ、第２の絶縁層９上に第３の絶縁層１０を形成することができる。
【００１５】
そして、第３の絶縁層１０に微細孔（以下グレインフィルタと称す）１１を形成する。詳細は後述するが、このグレインフィルタ１１とは、以下で述べる半導体層１２の熱処理工程によって、アモルファス（非晶質）シリコンの溶融再結晶化を行なう際に、結晶粒の成長の起点となるものである。なお、このグレインフィルタ１１は、例えば、直径５０（ｎｍ）以上１５０（ｎｍ）以下程度、高さ７５０（ｎｍ）程度の円筒形状に形成することが望ましい。また、グレインフィルタＧＦは、円筒形状以外の形状（例えば角柱状など）としても良い。
【００１６】
グレインフィルタ１１の形成方法としては、例えば、各グレインフィルタ１１の配置を規定するマスクを用いて第３の絶縁層１０上に塗布したフォトレジスト膜を露光及び現像し、グレインフィルタ１１の位置における第３の絶縁層１０を露出させ、残ったフォトレジスト膜をエッチングマスクとして用いて反応性イオンエッチングを行うことにより、露出している第３の絶縁層１０に微細孔を形成し、その後、残っているフォトレジスト膜を除去する。また、より小径のグレインフィルタ１１を形成する場合には、フォトレジスト膜の除去後、ＣＶＤ法などの方法により酸化シリコンを堆積することで穴径を狭めることが可能である。特に、ＰＥＣＶＤ法を使用する場合、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として用いると、より微細なグレインフィルタ１１を形成することができる。
【００１７】
次に、図１（ｃ）に示すように、ＣＶＤ法などによって、第３の絶縁層１０上（グレインフィルタ１１内も含む）にアモルファス（非晶質）シリコンからなる半導体層１２を形成する。また、半導体層１２の材料として、アモルファスシリコンに代えて、多結晶シリコンを用いてもよい。なお、半導体層１２の成膜方法としては、ＬＰ−ＣＶＤを用いることが好ましい。これにより、半導体層１２の成膜温度を４５０℃以下に設定することができ、半導体層１２下の配線層６、７、８に及ぶダメージを抑制しつつ、第３の絶縁層１０上に半導体層１２を形成することができる。また、半導体層１２をＬＰＣＶＤ法やＰＥＣＶＤ法により形成した場合、水素含有量が比較的多くなる場合がある。このような場合には、後述するレーザ照射時において発生する半導体層１２のアブレーションを防止するために、水素含有量を低くする（例えば１％以下）ための熱処理を行うことが望ましい。
【００１８】
次に、図１（ｄ）に示すように、半導体層１２の表面にレーザ照射を行うことにより熱処理を行う。このレーザ照射は、例えば、波長３０８（ｎｍ）、パルス幅２００（ｎｓ）程度のＸｅＣｌエキシマレーザを用いて、エネルギー密度が０．４〜２（Ｊ／ｃｍ２）程度となるように行うことが望ましい。このような条件でレーザ照射を行うことにより、照射したレーザは、そのほとんどが半導体層１２の表面付近で吸収される。これは、ＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）におけるアモルファスシリコンの吸収係数が０．１３９（ｎｍ−１）と比較的に大きいためである。このため、半導体層１２が溶融した場合においても、半導体基板１の温度を４００℃程度以下に抑えることができ、配線層６、７、８に熱処理によるダメージが及ばないようにすることができる。
【００１９】
このようなレーザ照射により、グレインフィルタ１１内の底部には非溶融状態のアモルファスシリコンが残り、それ以外の領域の半導体層１２については略完全溶融状態となる。これにより、アモルファスシリコンの溶融再結晶化が、グレインフィルタ１１の底部で先に始まり、半導体層１２における略完全溶融状態の領域へ進行する。つまり、グレインフィルタ１１は、結晶粒の成長の起点となる。この時、グレインフィルタ１１の底部では、いくつかの結晶粒が発生し得る。そこで、グレインフィルタ１１の開口部の直径を１００ｎｍ程度に設定することにより、グレインフィルタ１１の開口部には１個の結晶粒のみが到達するようにする。これにより、半導体層１２の略完全溶融状態の領域では、グレインフィルタ１１の開口部に到達した１個の結晶粒を核として結晶成長が進行し、図１（ｄ）に示すように、グレインフィルタ１１を中心とした大粒径かつ略単結晶状態のシリコン結晶粒１３が形成される。
【００２０】
なお、シリコン結晶粒１３を形成した後、ＣＭＰ（化学的機械的研磨）などの方法にて当該シリコン結晶粒１３の表面を平坦化するようにしてもよい。これはシリコン結晶粒１３の表面の粗さが大きくなると、シリコン結晶粒１３における高電界側でのキャリア移動度が低下してしまうためである。ここでＣＭＰを行う条件の一例としては、例えば軟質ポリウレタン製のパッドと、アンモニア系またはアミン系などのアルカリ溶液にシリカ粒子などの研磨剤を分散させた研磨液とを組み合わせて用いる。ここで研磨液の水素濃度はＰＨ１１．０以下、より最適には９．０以下が好ましい。
【００２１】
尚、本実施形態において「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組み合わせられていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。このような略単結晶状態のシリコン結晶粒１３は、内部に欠陥が少なく、電気特性の点で、エネルギバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られ、キャリア移動度等の電気的特性に優れた薄膜トランジスタを実現することが可能になる。このように、基板上に微細孔を形成し、この微細孔を結晶成長の起点として半導体層の再結晶化を行うことにより、大粒径の略単結晶シリコンの結晶粒を形成する技術は、例えば、特開平１１−８７２４３号公報、特開２００５−２９４６２８号公報、非特許文献「Single Crystal Thin Film Transistors；IBM TECHNICAL DISCLOSURE BULLETIN Aug.1993 pp257-258」などに記載されている。以下、このような技術をμ−ＣＺ（Czochraiski）法と称す。
【００２２】
次に、図２（ａ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いて、半導体層１２及びシリコン結晶粒１３のパターニングを行うことにより、半導体層１２の不要な部分を除去する。次に、図２（ｂ）に示すように、シリコン結晶粒１３の表面の熱酸化処理、ＡＬＤまたはＣＶＤ処理を行うことにより、シリコン結晶粒１３の表面にゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４の材料としては、例えば、酸化シリコンの他、ＨｆＯ２、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ２、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ２Ｏ５、Ｙ２Ｏ３、（Ｓｒ，Ｂａ）ＴｉＯ３、ＬａＡｌＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３などの誘電体を用いるようにしてもよい。ここで、ゲート絶縁膜１４の成膜方法としては、高密度プラズマによる直接酸化膜を用いることが好ましい。これにより、ゲート絶縁膜１４の成膜温度を４００℃以下に設定することができ、ゲート絶縁膜１４下の配線層６、７、８に及ぶダメージを抑制することができる。
【００２３】
そして、ゲート絶縁膜１４上にＣＶＤまたはスパッタなどの方法にて多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、ゲート絶縁膜１４上にレーザリペア用の冗長回路の一部となる薄膜トランジスタＴ１及びＴ２のゲート電極１５を形成する。なお、ゲート電極１７の材料としては、例えば、多結晶シリコンの他、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどの金属系材料、ＴａＮｘ／ｂｃｃ−Ｔａ／ＴａＮｘなどの金属積層構造あるいはシリサイドなどの合金材料を用いるようにしても良い。ここで、ゲート電極１５の成膜方法としては、ＨＤＰ−ＣＶＤを用いることが好ましい。
【００２４】
次に、ゲート電極１５をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ２などの不純物イオンをシリコン結晶粒１３内に注入することにより、当該シリコン結晶粒１３内に、ソース領域１３ａ、ドレイン領域１３ｂ及びチャネル領域１３ｃを形成する。そして、ＣＶＤなどの方法にて、ゲート絶縁膜１４及びゲート電極１５上に、第４の絶縁層１６を形成した後、ソース領域１３ａ及びドレイン領域１３ｂの活性化アニール処理を行う。ここで、シリコン結晶粒１３はイントリンジックな半導体粒であることが好ましい。これにより、活性化アニール処理の温度を４５０℃以下に設定することができ、第３の絶縁層１０下の配線層６、７、８に及ぶダメージを抑制することができる。
【００２５】
次に、図２（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第４の絶縁層１６をパターニングすることにより、ソース領域１３ａ、ドレイン領域１３ｂ及び配線層６を露出させる開口部（コンタクトホール）１７を形成する。そして、スパッタなどの方法にて各コンタクトホール１７内に埋め込まれた導電膜を第４の絶縁層１６上に形成し、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ソース領域１３ａと接続されたソース配線層１８、ドレイン領域１３ｂと接続されたドレイン配線層１９を形成する。これにより、最上層にレーザリペア用の冗長回路の一部となる薄膜トランジスタＴ１及びＴ２が形成される。なお、薄膜トランジスタＴ１のドレイン配線層１９と薄膜トランジスタＴ２のソース配線層１８とは配線層２０にて接続されており、当該最上層の配線層２０は下層の配線層６と接続されている。このような製造方法により製造された半導体装置をレーザリペアする場合、最上層に形成された冗長回路領域において、例えば配線層２０を切断する等の処理を行なう。
【００２６】
以上のように、本半導体装置の製造方法によれば、下層側に本来の機能を有する回路領域を形成し、上層側にレーザリペア用の冗長回路領域を形成することが可能となる。このため、チップ面積の増大を抑制することが可能となると共に、製造コストの増大を抑制することが可能となる。なお、上述したように、μ−ＣＺ法を用いることにより、３次元構造の半導体装置を製造することができるが、従来と比べて製造プロセスが増大するために、ある程度の製造コストの増大は生じることになる。しかしながら、チップ面積の低減に起因する製造コストの抑制効果の方が大きいため、製造プロセスの増大に起因するコスト増を吸収することができる。
【００２７】
また、上記実施形態では、本来の機能を有する回路領域と、レーザリペア用の冗長回路領域とを２層に渡って積層する構造を例示して説明したが、絶縁層上に非晶質半導体層を積層させる方法を繰り返すことにより、下層と冗長回路領域層との間に複数の層を積層するようにしてもよい。
また、上述した実施形態では、非晶質半導体層が単結晶化されたシリコン結晶粒１３にトランジスタを形成する方法を例にとって説明したが、非晶質半導体層を単結晶化することなく、直接トランジスタを形成するようにしてもよい。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る半導体装置の製造方法の手順を示す第１の説明図である。
【図２】本発明に係る半導体装置の製造方法の手順を示す第２の説明図である。
【符号の説明】
【００２９】
１…半導体基板、２…コレクタ層、３…ベース層、４…エミッタ層、５…第１の絶縁層、６、７、８、２０…配線層、９…第２の絶縁層、１０…第３の絶縁層、１１…グレインフィルタ、１２…半導体層、１３…シリコン結晶粒、１３ａ…ソース領域、１３ｂ…ドレイン領域、１３ｃ…チャネル領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…第４の絶縁層、１７…コンタクトホール、１８…ソース配線層、１９…ドレイン配線層、Ｔ１、Ｔ２…薄膜トランジスタ
【図１】
2007234875.tif 000003
【図２】
2007234875.tif 000004