(57)【要約】【課題】微細、高集積で、素子分離能力に優れ、寄生抵抗、容量の小さいたフラッシュメモリを提供する。【解決手段】ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯＭが形成される。素子領域（活性層）は、格子パターンで、その間の溝は、絶縁材により埋め込まれる。ロウ方向の素子同士は、完全に絶縁材により分離される。メモリセルが形成されるシリコン薄膜は、微量のｎ型不純物を含み、真性半導体に近い。周辺回路や選択ゲートトランジスタが形成されるシリコン薄膜は、ｐ型である。メモリセル及び選択ゲートトランジスタの拡散層は、ｎ型である。ＮＡＮＤストリングを構成する各メモリセルのチャネルは、しきい値の異なる少なくとも２つの領域から構成される。【選択図】図６
2007081434.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタを具備し、
前記メモリセルトランジスタは、
ゲート電極に印加する電圧Ｖｇとそのときに流れるセル電流Ｉｄとの関係において、前記電圧Ｖｇが基準電圧よりも高い正の電圧の領域と前記電圧Ｖｇが前記基準電圧よりも低い負の電圧の領域とを有し、前記正の電圧の領域及び前記負の電圧の領域でのオン電流は、前記電圧Ｖｇが前記基準電圧のときに流れるオフ電流に比べて１０４倍以上であり、
前記メモリセルトランジスタのチャネルは、
実質的にしきい値の異なる少なくとも２つの領域から構成され、
前記少なくとも２つの領域は、
しきい値の高い領域としきい値の低い二つの領域から構成され、前記しきい値の高い領域は、前記しきい値の低い二つの領域により挟まれ、
前記メモリセルトランジスタのドレイン及びソースを構成する拡散層の導電型は、
前記メモリセルトランジスタが形成される基板面の導電型と同極性である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタは、複数個直列接続されてＮＡＮＤストリングを構成し、前記少なくとも２つの領域における最も高いしきい値と最も低いしきい値の電位差は、データ読み出し時に前記ＮＡＮＤストリングのうち選択されたメモリセルトランジスタのゲート電極に印加される電位とそれ以外のメモリセルトランジスタのゲート電極に印加される電位の電位差よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタが書き込み状態である場合に、前記基準電圧は、データ読み出し時に選択された前記メモリセルトランジスタのゲート電極に印加される読み出し電圧に等しいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
データ書き込み時には、前記第１領域内の所定電圧が前記メモリセルトランジスタのゲート電極に印加され、データ消去時には、前記第２領域内の所定電圧が前記メモリセルトランジスタのゲート電極に印加されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルトランジスタが形成される基板面の不純物濃度は、１×１０１２ｃｍ−３以下であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルトランジスタは、前記メモリセルトランジスタのチャネルとの間で電荷の授受を行う電荷蓄積層を備えることを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルトランジスタは、絶縁層上の活性層に形成されることを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係わり、特に、不揮発性半導体記憶装置の微細化および高性能化に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭは、電気的にデータの書き換えが可能な不揮発性半導体記憶装置の一種であり、そのメモリセル構造としては、浮遊ゲート（電荷蓄積層）と制御ゲートの積層構造を持つＭＯＳトランジスタを用いたものが知られている。
【０００３】
図１５及び図１６は、ＥＥＰＲＯＭの一つであるＦＥＴＭＯＳ型ＥＥＰＲＯＭのメモリセル構造を示している。
【０００４】
シリコン基板１０１上の素子分離領域には、素子分離絶縁膜１０２が形成されている。素子分離絶縁膜１０２の直下には、チャネルストッパとしてのp＋型拡散層１０３が形成されている。シリコン基板１０１の活性領域には、トンネル電流が流れ得る薄いゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４上には、浮遊ゲート（電荷蓄積層）１０５が形成され、浮遊ゲート１０５上には、絶縁膜１０６を介して制御ゲート１０７が形成されている。
【０００５】
浮遊ゲート１０５と制御ゲート１０７は、チャネル長方向については、同じマスクにより同時に形成されるため、両ゲートのチャネル長方向のエッジは、互いに揃っている。メモリセルのソース・ドレイン拡散層１０８は、浮遊ゲート１０５及び制御ゲート１０７をマスクにしてイオン注入法により自己整合的に形成される。
【０００６】
従来、素子分離絶縁膜１０２には、シリコン基板１０１を熱酸化して形成したフィールド酸化膜が用いられている。フィールド酸化膜の形成方法としては、ＬＯＣＯＳ法がよく知られている。ＬＯＣＯＳ法では、シリコン窒化膜をマスクとして用い、熱酸化によりシリコン窒化膜で覆われていない領域に厚いシリコン酸化膜（素子分離絶縁膜）を形成する。
【０００７】
しかし、ＬＯＣＯＳ法により素子分離絶縁膜（フィールド酸化膜）１０２を形成する場合、素子分離絶縁膜１０２には、バーズビークと呼ばれるくさび型の部分が形成される。このバーズビークは、実際に形成される素子分離絶縁膜１０２の寸法を、デザイン上の素子分離領域の寸法よりも大きくすることはよく知られている。このため、一般に、ＬＯＣＯＳ法では、０．５μｍ以下の微細な素子分離領域を形成することに向いていない。
【０００８】
また、ＬＯＣＯＳ法では、素子分離絶縁膜１０２のうちシリコン基板１０１表面よりも内部に潜り込む部分は、素子分離絶縁膜１０２のおよそ下半分でしかないため、素子分離能力が非常に劣っている。つまり、この点からしても、ＬＯＣＯＳ法では、素子分離間隔を狭くすることが非常に困難であるといえる。
【０００９】
さらに、ＬＯＣＯＳ法の場合、素子分離絶縁膜１０２のうちシリコン基板１０１表面よりも上部に突出している部分は、シリコン基板１０１上における段差の原因となる。シリコン基板１０１上の段差は、フォトリソグラフィ工程において微細な寸法のパターンの加工マージンを低下させる。
【００１０】
以上の問題を解決する素子分離技術として、シリコン基板にトレンチ溝を形成し、このトレンチ溝を絶縁材で埋め込むトレンチ素子分離法（“Shallow Trench Isolation”と呼ばれる）が知られている。
【００１１】
図１７は、トレンチ素子分離法を適用した不揮発性半導体記憶装置のメモリセルを示している。
【００１２】
トレンチ素子分離法は、ＬＯＣＯＳ法と比べると、実際の寸法がデザイン上の寸法にほぼ等しくなり、微細な素子分離領域の形成に向いている、素子分離絶縁膜１０２のほぼ全体がシリコン基板１０１表面よりも内部に形成されるため、素子分離能力に優れている、素子分離絶縁膜１０２の表面が平坦でシリコン基板１０１の表面にほぼ一致しているため、シリコン基板１０１上の段差の原因とならない、などの利点を有する。
【００１３】
本例の素子分離絶縁膜１０２は、浮遊ゲート（電荷蓄積層）１０５と自己整合的に形成されるため、浮遊ゲート１０５には、素子分離絶縁膜１０２とのオーバーラップ部（“ウイング部”と呼ばれる）が存在しない。よって、本例の場合、素子分離絶縁膜１０２の幅は、素子分離特性のみによって決まる。
【００１４】
しかし、トレンチ素子分離法であっても、素子分離能力は、隣接する素子（メモリセル）間の距離、即ち、素子分離絶縁膜１０２の幅（トレンチの幅）と素子分離絶縁膜１０２の深さ（トレンチの深さ）に依存する。よって、微細化のために素子分離絶縁膜１０２の幅を狭くすると、十分な素子分離能力を得るためには、素子分離膜１０２の深さをより深くしなければならない。これは、トレンチ溝のアスペクト比を高くすることを意味しているため、トレンチ溝形成時のエッチングやトレンチ溝への絶縁材埋め込みなどのプロセスの実現が非常に困難となる。
【００１５】
一方、トランジスタとしての性能の面から考えると、シリコン基板表面を熱酸化して素子領域の基板表面を露出させて素子を形成するプレーナ技術は、集積回路の大規模化、高集積化に極めて有効であったが、半導体素子の微細化及び集積化が進み半導体素子の動作速度が高まるに連れて素子間の金属配線とシリコン基板の間の寄生容量の影響が非常に大きくなってきた。
【００１６】
半導体素子に印加する電圧とこれにより流れる電流による消費電力と半導体素子の遅延時間の積は、寄生容量及び寄生抵抗からなるＣＲ時定数として一定値となる。従って、消費電力を下げつつ、高速動作を実現するためには、寄生ＣＲを低減しなければならない。
【００１７】
寄生抵抗の原因となる配線抵抗、コンタクト抵抗、素子抵抗などは、プロセスの改良により大幅に低減されつつある。一方、寄生容量は、素子同士の距離が狭くなるに連れて一層大きくなるため、非常に問題となる。例えば、配線間容量は、微細化により急激に増加するため、低誘電率絶縁材による層間埋め込み等が必要となる。しかし、シリコン基板上に素子を形成している以上、基板と配線間の寄生容量は無くすことができない。
【００１８】
さらなる高集積化の点から考えると、半導体素子の３次元集積化が必要となる。半導体素子を垂直方向に集積化できれば、単位面積当たりの素子密度を高めることができるため、半導体集積回賂の低コスト化が図れる。ところが、従来の半導体素子は、一部の抵抗や容量などを除けば、シリコン基板上に形成されているため、３次元集積化を行うことができない。
【００１９】
以上のように、従来の不揮発性半導体記憶装置では、素子の微細化、高集積化により十分な素子分離特性を備えた素子分離絶縁膜を形成することが非常に困難になっている。また、寄生抵抗や寄生容量なども大きくなり、これらを簡易に低減できる技術の開発が望まれている。
【特許文献１】特開平６−３２６２７７号公報
【特許文献２】特開平９−９７８５１号公報
【特許文献３】特開平９−２６０６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、素子の微細化、高集積化が可能であり、素子分離能力に優れ、寄生抵抗や寄生容量なども低減された不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の不揮発性半導体記憶装置は、メモリセルトランジスタを具備し、前記メモリセルトランジスタは、ゲート電極に印加する電圧Ｖｇとそのときに流れるセル電流Ｉｄとの関係において、前記電圧Ｖｇが基準電圧よりも高い正の電圧の領域と前記電圧Ｖｇが前記基準電圧よりも低い負の電圧の領域とを有し、前記正の電圧の領域及び前記負の電圧の領域でのオン電流は、前記電圧Ｖｇが前記基準電圧のときに流れるオフ電流に比べて１０４倍以上であり、前記メモリセルトランジスタのチャネルは、実質的にしきい値の異なる少なくとも２つの領域から構成され、前記少なくとも２つの領域は、しきい値の高い領域としきい値の低い二つの領域から構成され、前記しきい値の高い領域は、前記しきい値の低い二つの領域により挟まれ、前記メモリセルトランジスタのドレイン及びソースを構成する拡散層の導電型は、前記メモリセルトランジスタが形成される基板面の導電型と同極性である。
【発明の効果】
【００２２】
本発明の例によれば、素子の微細化、高集積化が可能であり、素子分離能力に優れ、寄生抵抗や寄生容量なども低減された不揮発性半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら本発明の不揮発性半導体記憶装置について詳細に説明する。
【００２４】
図１は、本発明の実施の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのレイアウトを示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００２５】
シリコン基板１０上には、絶縁層１１が形成され、絶縁層１１上には、シリコン薄膜１２が形成されている。絶縁層１１は、シリコン基板１０を熱酸化したり、又はシリコン基板１０中に酸素をイオン注入することにより形成される。シリコン薄膜１２は、例えば、非晶質シリコンや多結晶シリコンを単結晶化することにより形成される。このように、シリコン薄膜１２を絶縁層１１上に形成する技術は、ＳＯＩ（Silicon On Insulator）と呼ばれている。
【００２６】
シリコン薄膜１２は、絶縁層１１上において格子状に形成され、活性層として用いられる。格子状のシリコン薄膜１２の間には、絶縁材料（シリコン酸化膜など）１３が満たされ、この絶縁材料１３は、素子分離の機能を果たす。本例では、シリコン薄膜１２を格子状にパターニングした後に、格子状のシリコン薄膜１２の間に絶縁材料１３を満たすことでロウ方向に隣接する素子同士を完全に分離できる。このため、ロウ方向における絶縁材料１３の幅（素子の間隔）は、原則としてリソグラフィ技術やエッチング技術により定まる最小幅に設定可能である。
【００２７】
シリコン薄膜１２には、例えば、ｐ型の不純物が導入されている。格子状のシリコン薄膜１２のうちロウ方向に伸びる部分には、ｎ型のソース拡散層１８−Ｓが形成されている。格子状のシリコン薄膜１２のうちカラム方向に伸びる部分であってソース拡散層１８−Ｓの間には、ドレイン拡散層１８−Ｄが形成されている。ソース拡散層１８−Ｓとドレイン拡散層１８−Ｄの間には、例えば、直列接続された１６個のメモリセルトランジスタからなるＮＡＮＤストリングとその両端に１つずつ配置される２つの選択ゲートトランジスタが形成されている。
【００２８】
各メモリセルトランジスタは、ｎ型拡散層１８と、ｎ型拡散層１８間のチャネル領域上にゲート酸化膜（トンネル酸化膜）１４を介して形成された電荷蓄積層としての浮遊ゲート電極１５と、浮遊ゲート電極１５上に絶縁膜（ＯＮＯ膜など）１６を介して形成された制御ゲート電極１７とから構成されている。
【００２９】
各選択ゲートトランジスタは、ｎ型拡散層１８，１８−Ｓ，１８−Ｄと、ｎ型拡散層１８，１８−Ｓ，１８−Ｄ間のチャネル上にゲート酸化膜１４Ａを介して形成されたゲート電極ＳＧＳ，ＳＧＤとから構成されている。
【００３０】
なお、１９は、ドレインコンタクト部、２０は、層間絶縁膜である。また、ドレインコンタクト部１９には、ビット線が形成され、ソース拡散層１８−Ｓには、ソースコンタクト部を介してソース配線が接続される。
【００３１】
上記ＮＡＮＤ型フラッシュＥＥＰＲＯＭの特徴は、メモリセルセルアレイがＳＯＩ基板上のシリコン薄膜１２に形成されている点にある。しかも、シリコン薄膜１２は、格子状を有しており、格子状のシリコン薄膜１２の間には、素子分離の機能を有する絶縁材料１３が満たされている。このため、ロウ方向に隣接する素子同士を完全に分離でき、ロウ方向における絶縁材料１３の幅（素子の間隔）は、原則としてリソグラフィ技術やエッチング技術により定まる最小幅に設定可能となる（メモリセル間のパンチスルー耐圧やフィールド反転耐圧などを考慮する必要がなくなる）。
【００３２】
また、絶縁層１１上にメモリセルが形成されるため、ビット線などの配線の寄生容量が非常に小さくなり、メモリの高性能化を図ることができる。また、絶縁層１１上にトランジスタなどの薄膜素子を形成しているため、将来的には、絶縁層上の薄膜素子上に、さらに絶縁層を形成し、その絶縁層上のシリコン薄膜に新たに薄膜素子を形成するという３次元集積化も可能である。
【００３３】
しかし、上述のＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、各ＮＡＮＤストリングは、ＳＯＩを構成する絶縁層１１と素子分離用の絶縁材料１３により完全に分離されている。つまり、各ＮＡＮＤストリングに共通のウエルをシリコン薄膜１２に形成することができない。
【００３４】
ところで、メモリセルのしきい値は、浮遊ゲート電極と活性領域（チャネル）との間における電荷の授受によって可変することができる。例えば、制御ゲート電極に正の高電圧を印加し、ビット線及びソース線に０Ｖを印加すれば、メモリセルの活性領域に反転電子チャネルが形成されるため、活性領域の反転チャネルから浮遊ゲートに電子の注入が行われてメモリセルのしきい値が高くなる。
【００３５】
データの読み出しは、選択されたメモリセルの制御ゲート電極に０Ｖを印加し、メモリセルに電流が流れるか否かによって、メモリセルのしきい電圧が０Ｖより高いか低いかを判別する。即ち、しきい値が０Ｖより高くなっていると、メモリセルがオンしないのでチャネル電流が流れない。一方、しきい値が０Ｖより低くなっていると、メモリセルがオンするのでチャネル電流が流れる。この時、非選択メモリセルの制御ゲート電極には、しきい値が高くなっていてもチャネル電流が流れるように、データの値にかかわらずメモリセルがオンするような正の電位を印加する。
【００３６】
しかし、このような動作を行うＳＯＩ基板を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、浮遊ゲート電極から活性領域に電子を引き抜いて、しきい値を０Ｖ以下にすることが非常に困難であるという問題がある。
【００３７】
即ち、制御ゲート電極に負の高電圧を印加し、ビット線及びソース線に０Ｖを印加すると、メモリセルの活性領域表面に正孔が蓄積されるが、活性領域と拡散層からなるＰＮ接合が正孔の拡散層への流出入をブロックするので、ビット線及びソース線の電位をメモリセルの活性領域に転送することができない。
【００３８】
つまり、ＮＡＮＤストリングを構成する全メモリセルトランジスタのワード線ＷＬ０〜ＷＬ１５に負の高電圧を印加したのでは、ビット線及びソース線の電位が転送されないメモリセルにおいては、フローティング状態にある活性領域が制御ゲート電極との容量結合により負の電位となり、浮遊ゲート電極と活性領域間に高電界が印加されないので、電子の浮遊ゲート電極からの引き抜きを行うことができない。
【００３９】
従って、図１乃至図３に示すようなＳＯＩ基板を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、データ消去が行われるメモリセルトランジスタよりビット線側又はソース線側のメモリセルトランジスタにはビット線又はソース線に印加された電位、例えば０Ｖを転送できる正の電圧を印加して、ＮＡＮＤストリング中のメモリセルトランジスタごとに順次データ消去を行うことが必要となり、ＮＡＮＤストリング中の全メモリセルトランジスタの浮遊ゲート電極からの電子の引き抜きによるブロック一括消去が出来ないという問題がある。
【００４０】
以下に説明する実施の形態は、このような問題を解決したＮＡＮＤ型フラッシュＥＥＰＲＯＭに関する。
【００４１】
図４は、本発明の実施の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのレイアウトを示している。図５は、図４のＶ−Ｖ線に沿う断面図、図６は、図４のＶＩ−ＶＩ線に沿う断面図である。
【００４２】
シリコン基板１０上には、絶縁層１１が形成され、絶縁層１１上には、シリコン薄膜１２が形成されている。絶縁層１１は、シリコン基板１０を熱酸化したり、又はシリコン基板１０中に酸素をイオン注入することにより形成される。シリコン薄膜１２は、例えば、非晶質シリコンや多結晶シリコンを単結晶化することにより形成される。このように、シリコン薄膜１２を絶縁層１１上に形成する技術は、ＳＯＩ（Silicon On Insulator）と呼ばれている。
【００４３】
シリコン薄膜１２は、絶縁層１１上において格子状に形成され、活性層として用いられる。格子状のシリコン薄膜１２の間には、絶縁材料（シリコン酸化膜など）１３が満たされ、この絶縁材料１３は、素子分離の機能を果たす。本例では、シリコン薄膜１２を格子状にパターニングした後に、格子状のシリコン薄膜１２の間に絶縁材料１３を満たすことでロウ方向に隣接する素子同士を完全に分離できる。このため、ロウ方向における絶縁材料１３の幅（素子の間隔）は、原則としてリソグラフィ技術やエッチング技術により定まる最小幅に設定可能である。
【００４４】
シリコン薄膜１２のうち選択ゲートトランジスタが形成される部分には、ｐ型不純物が導入されている。また、シリコン薄膜１２のうちＮＡＮＤストリング（直列接続された１６個のメモリセルトランジスタ）が形成される部分には、微量のｎ型不純物（高抵抗で、真性半導体に近くなっている）が導入されている。メモリセルが形成される部分の活性層は、例えば、不純物濃度が１×１０１２ｃｍ−３以下で、抵抗率が１×１０５Ωｃｍ以上となるように設定される。
【００４５】
シリコン薄膜１２のうちロウ方向に伸びる部分には、ｎ型のソース拡散層１８−Ｓが形成されている。格子状のシリコン薄膜１２のうちカラム方向に伸びる部分であってソース拡散層１８−Ｓの間には、ドレイン拡散層１８−Ｄが形成されている。ソース拡散層１８−Ｓとドレイン拡散層１８−Ｄの間には、例えば、直列接続された１６個のメモリセルトランジスタからなるＮＡＮＤストリングとその両端に１つずつ配置される２つの選択ゲートトランジスタが形成されている。
【００４６】
各メモリセルトランジスタは、ｎ型拡散層１８と、ｎ型拡散層１８間のチャネル領域上にゲート酸化膜（トンネル酸化膜）１４を介して形成された電荷蓄積層としての浮遊ゲート電極１５と、浮遊ゲート電極１５上に絶縁膜（ＯＮＯ膜など）１６を介して形成された制御ゲート電極１７とから構成されている。
【００４７】
各選択ゲートトランジスタは、ｎ型拡散層１８，１８−Ｓ，１８−Ｄと、ｎ型拡散層１８，１８−Ｓ，１８−Ｄ間のチャネル上にゲート酸化膜１４Ａを介して形成されたゲート電極ＳＧＳ，ＳＧＤとから構成されている。
【００４８】
なお、１９は、ドレインコンタクト部、２０は、層間絶縁膜である。また、ドレインコンタクト部１９には、ビット線が形成され、ソース拡散層１８−Ｓには、ソースコンタクト部を介してソース配線が接続される。
【００４９】
図７は、図４乃至図６のＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去（Erase）、書き込み（Write）、読み出し（Read）時の電位関係を示している。
【００５０】
ブロックー括消去は、ブロック内のビット線ＢＬ１，ＢＬ２…及びソース線ＳＬを低電位（例えば、基準電位０Ｖ）とし、選択ゲートトランジスタのゲート電極ＳＧＤ，ＳＧＳにそれらがオン状態となるような中間電圧（例えば、４Ｖ）を印加する。メモリセルのワード線ＷＬ０〜ＷＬ１５には、全て負の高電圧（例えば、−１８Ｖ）を印加する。この時、活性領域（チャネル）と浮遊ゲート電極（電荷蓄積層）の間には高電界が印加され、電子が電荷蓄積層からゲート酸化膜を介して活性領域に移動する。その結果、ブロック内のメモリセルのしきい値は、基準電位（例えば、０Ｖ）よりも低くなる。
【００５１】
選択書き込みは、選択ビット線ＢＬ１に、０Ｖ、非選択ビット線ＢＬ２に、書き込み禁止電圧（例えば、８Ｖ）を印加する。選択ワード線ＷＬ１に正の高電圧（例えば、１８Ｖ）を印加し、選択ワード線ＷＬ１以外の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ１５及びドレイン側の選択ゲートトランジスタのゲート電極ＳＧＤに、書き込み禁止電圧を転送するための電圧（例えば、１０Ｖ）を印加する。この電圧は、書き込み禁止電圧よりもメモリセルトランジスタ及び選択ゲートトランジスタのしきい値分だけ高い。
【００５２】
ソース側の選択ゲートトランジスタのゲート電極ＳＧＳには、低電圧（例えば、０Ｖ）を印加してこれをオフ状態とし、ビット線ＢＬ１，ＢＬ２，…からソース線ＳＬに貫通する電流をカットオフする。これにより、選択ワード線ＷＬ１下の活性領域と浮遊ゲート電極（電荷蓄積層）間に高電界が印加されるため、電子が活性領域からゲート酸化膜を介して浮遊ゲート電極に注入される。その結果、選択メモリセルのしきい値は、基準電位よりも高くなる。
【００５３】
読み出しは、選択ビット線ＢＬ１に、例えば、１Ｖ、非選択ビット線ＢＬ２に、例えば、０Ｖを印加する。選択ワード線ＷＬ１に、低電圧（例えば０Ｖ）を印加し、選択ワード線ＷＬ１以外の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ１５及び選択ゲートトランジスタのゲート電極ＳＧＤ，ＳＧＳに中間電位（例えば、４Ｖ）を印加してオン状態とする。この時、選択セルが消去状態であれば電流が流れ、選択セルが書き込み状態であれば電流が流れないため、メモリセルのしきい値の判別を行うことができる。
【００５４】
ＳＯＩ基板に形成されたＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、上述の一括消去、選択書き込み及び読み出しを行うためには、特に以下の２つの点を満足させなければならない。
【００５５】
第一の点は、一括消去時において、全てのメモリセルトランジスタをオン状態にしてビット線及び（又は）ソース線の低電位（０Ｖ）を、消去を実行する全てのメモリセルに転送しなければならないことである。しかし、通常のメモリセルでは、そのしきい値以下においてはカットオフ状態となる。このため、負の高電圧をメモリセルの制御ゲート電極に印加すると、消去を実行する全てのメモリセルにビット線及び（又は）ソース線の低電位（０Ｖ）を転送することができない。
【００５６】
第二の点は、読み出し時に選択メモリセルが書き込み状態にある場合、制御ゲート電極に印加される低電位（０Ｖ）で、メモリセルが確実にカットオフしなければならないことである。しかし、リーク電流などによってメモリセルに電流が流れると、センスアンプにおいて選択メモリセルが消去状態であるように認識されてしまう。
【００５７】
図８は、以上の二つの条件を満足するメモリセルの電流電圧特性の理想特性を示している。
【００５８】
メモリセルトランジスタとしては、図８（ａ）に示されるように、そのしきい値以上の正の電圧を印加した場合と消去時に印加されるような負の高電圧を印加した場合に、ソース・ドレイン間に電流が流れ、書き込み時のしきい値と読み出し時に印加される電圧（０Ｖ程度）の差（４Ｖ程度）だけ、しきい値よりも低いゲート電圧では、カットオフして電流が流れないようなものを用いなければならない。
【００５９】
但し、ＮＡＮＤセルアレイでは、メモリセルのソース、ドレイン間に電位差が発生する動作は読み出し時のみであり、印加される電圧も、例えば３Ｖ以下と非常に低い。また、消去状態のメモリセルにゲート電圧０Ｖを印加して、ソース・ドレイン間に流れるセル電流、例えば数μＡに対して、書き込み状態としてセンスアンプにより認識が可能なオフ電流とのオン／オフ比は、４桁以上である。
【００６０】
従って、上記の二つの条件でのメモリセルトランジスタのオン／オフ比を４桁以上にすれば十分である。換言すれば、基準電圧（例えば０Ｖ）でのセル電流に対しデータ書き込み時にビット線の電圧を転送するために、非選択ワード線に印加される正の電圧の領域（図８（ｂ）中の第１領域）及びデータ消去時に制御ゲート電極に印加される負の電圧の領域（図８（ｂ）中の第２領域）におけるセル電流が１０４倍以上程度に設定されればよい。
【００６１】
一方、選択ゲートトランジスタは、消去時、書き込み時、読み出し時のいずれにおいてもビット線電位を転送しなければならず、かつ、書き込み時においてソース側の選択ゲートトランジスタは、ゲートに低電圧（０Ｖ）を印加したときにカットオフしていなければならない。特に、カットオフ状態は、ビット線からソース線に流れる貫通電流をなくして、昇圧回路における消費電力を低減するために１ｐＡ以下に十分低くしなければならない。
【００６２】
図９は、上記の条件を満たすメモリセル特性を有するセルトランジスタ構造を示している。
【００６３】
シリコン基板１０上には、絶縁層（酸化シリコンなど）１１が形成され、絶縁層１１上には、シリコン薄膜（活性領域）１２が形成されている。シリコン薄膜１２は、真性半導体に近いｎ型低不純物密度状態、例えば、１×１０１２ｃｍ−３以下のｎ型不純物を含んでいるとする。シリコン薄膜（活性領域）１２の抵抗率は、１×１０５Ωｃｍ以上と非常に高抵抗である。
【００６４】
図１０は、図９のメモリセルトランジスタの書き込み状態における電流電圧特性を示している。
【００６５】
ゲートに正の電圧、ソースに０Ｖ、ドレインに正の電圧を印加すると、n＋拡散層１８から電子が供給されて活性領域界面に蓄積電子層が形成される。従って、メモリセルのソース・ドレイン間に電子電流が流れる。実際は、拡散によってしきい値以下でも電子電流が流れる。
【００６６】
一方、ゲートに負の電圧、ソースに０Ｖ、ドレインに正の電圧を印加した場合、熱エネルギーにより発生する電子・正孔対の内電子は、ドレインに流れ出て正孔がゲート界面に蓄積する。正孔は、ソース・ドレイン間電界によりソース側へ流れ出る。n＋拡散層１８とｎ−シリコン薄膜（活性領域）１２間におけるn＋−n−接合は、ｐｎ接合と異なり、正孔に対するブロッキング効果は非常に小さい。よって、ソース側へ流れ出た正孔を補うようにドレイン側から正孔が供給されて正孔電流が流れる。電子電流と正孔電流の最も小さい状態において、ドレイン電流は最小値を示す。但し、この値は、ドレイン電圧により変化する。
【００６７】
図１０のメモリセルトランジスタでは、ゲートに負の高電圧を印加した場合に正孔電流によってビット線の電位を転送することができるため、ブロック一括消去が実現できる。しかし、オフ状態は、非常に狭いゲート電圧領域にしか生じないため、メモリセルが書き込み状態にある場合に、ゲート電圧０Ｖでは正孔電流が流れてしまい、読み出し時にカットオフすることができない問題点が残る。
【００６８】
図１１は、上記の問題を解決するセルトランジスタ構造を示している。
【００６９】
メモリセルトランジスタのソース・ドレインの間の活性領域（チャネル）を、少なくともしきい電圧の異なる２つの領域で構成する。また、しきい値の最も低い活性領域をドレイン側に配置し、しきい値の最も高い活性領域をソース側に配置する。本例では、２つのしきい値（ＶｔｈＬ、ＶｔｈＨ）を有する活性領域で構成されたセルトランジスタを示している。
【００７０】
このセルトランジスタの電気的特性を考察するために、図１２に、図１１のセルトランジスタの簡単な等価回路を示す。また、図１３には、図１１のセルトランジスタの書き込み状態における電流電圧特性を示す。
【００７１】
異なる２つのしきい値を有するトランジスタが直列接続されて、ソースに０Ｖ、ドレインに４Ｖ、ゲートにＶｇが印加された場合を考える。２つのトランジスタのドレインとソースは短絡されて中間電位ＶＭとなっている。ＶｔｈＨのトランジスタ特性は、ＶＭ電位を１Ｖから４Ｖまで変化させた場合、サブスレッシホールド領域の電子電流はほとんど変わらない。しかし、正孔電流は、ＶＭ電位の増加分だけ正側に水平移動した特性となる。
【００７２】
一方、ＶｔｈＬのトランジスタ特性は、ＶＭ電位を０Ｖから３Ｖまで変化させた場合、サブスレッシホールド領域の正孔電流はほとんど変わらない。しかし、電子電流は、ＶＭ電位の増加分だけ正側に水平移動した特性となる。ＶＭ電位が同一の両者の特性の交点が実際のトランジスタの特性を示している。
【００７３】
図１３で示されているトランジスタ特性では、しきい値の異なる２つのトランジスタを直列接続することにより、オフ状態のゲート電圧範囲は、ＶｔｈＨとＶｔｈＬとの差以上に広がり、単一のトランジスタよりもオフ状態のゲート電圧範囲を広げることができることがわかる。
【００７４】
また、このとき、オフ状態のゲート電圧範囲は、メモリセルが書き込み状態である場合のしきい値（Ｖｔｈｗ）以下の領域で少なくともデータ読み出し時にトランジスタのゲート電極に印加される読み出し電圧０Ｖに至る範囲までが含まれればよいことが、図１０より明らかである。
【００７５】
従って、しきい値の異なる領域における最も高いしきい値と最も低いしきい値の差は、書き込まれたセルのしきい値の最大値と読み出し時の選択ワード線に印加される電位（例えば０Ｖ）の間の電位差以上、換言すれば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、ＮＡＮＤストリング中の選択されたメモリセルの制御ゲート電極に印加される電位とそれ以外の制御ゲート電極に印加される電位との電位差以上に設定しておけば、読み出し時にゲートに０Ｖが印加された場合にオフ状態にすることができる。
【００７６】
また、消去状態であるメモリセルトランジスタでは、図１３に示される電流電圧特性がそのまま負側に水平移動した特性となるので、読み出し時に制御ゲート電極にしきい値電圧よりも高い０Ｖが印加されることでオン状態となる。
【００７７】
本実施の形態で示されているセルトランジスタのオフ状態は、ｐｎ接合による正孔のブロッキングとは異なり、活性領域（チャネル）の抵抗値によって得られるため、活性領域の抵抗率をできるだけ高くする必要がある。読み出し時のセル電流を数μＡ程度とすれば、オン／オフ比を４桁程度得るためには、オフ電流は、数十ｎＡ以下にしなければならない。
【００７８】
また、活性領域厚さを、例えば、１００ｎｍ程度として、ドレインに１Ｖを印加した場合、抵抗率は、１×１０５Ωｃｍ程度が必要となる。これは、ｎ型シリコンの場合、不純物密度が１×１０１２ｃｍ−３以下の場合である。
【００７９】
なお、本実施の形態では、セルトランジスタのソース・ドレインの間の活性領域をしきい電圧の異なる２つの領域で構成したが、セルトランジスタのソース・ドレインの間の活性領域は、しきい電圧の異なる３つ以上の領域で構成してもよい。その一例として、図１４に、活性領域を、しきい電圧の異なる３つの領域で構成した場合を示す。
【００８０】
この場合、二つの拡散層１８のいずれか一方をソース、他方をドレインと固定する必要がなく、いずれの拡散層１８も、ソース又はドレインとして使用可能となる。つまり、双方向に電流を流すことができるＭＯＳトランジスタを提供することができる。
【００８１】
また、上述したように、メモリセルのソース・ドレイン間に印加される電位差は、読み出し時のビット線電位（例えば１Ｖ）程度であるが、選択ゲートトランジスタでは、８Ｖ程度が印加される。また、選択ゲートトランジスタは、書き込み時にビット線からソース線の間の貫通電流を抑制するために、非常にリーク電流が小さいことが要とされる。そのため、本実施例で示したようなメモリセルの電流電圧特性では用いることができない。
【００８２】
図４乃至図６に示した実施の形態では、選択ゲートトランジスタが形成される活性領域（基板面）は、従来のバルクシリコントランジスタと同様にｐ型としており、ｎ型拡散層とｐ型活性領域によって形成されるｐｎ接合によって正孔電流をプロッキングする構造となっている。一方、メモリセルが形成される活性領域（基板面）は、ｎ型であり、拡散層も、ｎ型である。つまり、選択ゲートトランジスタの活性領域とメモリセルの活性領域は、逆極性であり、選択ゲートトランジスタの活性領域は、その拡散層と逆極性であり、メモリセルの活性領域は、その拡散層と同一極性である。
【００８３】
なお、メモリセルを駆動する周辺回路（ＭＯＳトランジスタ）も、ＳＯＩ領域上に形成することが可能である。ＣＭＯＳ回路に用いられるＮチャネルＭＯＳトランジスタでは、選択ゲートトランジスタと同様に、ｐ型活性領域とｎ型拡散層を用い、ＣＭＯＳ回路に用いられるＰチャネルＭＯＳトランジスタでは、ｎ型活性領域とｐ型拡散層を用いればよい。
【００８４】
また、所望の設定値に合わせたしきい値を選択することは可能であり、メモリセルは、張り合わせＳＯＩ基板上に形成しても、ＳＩＭＯＸ基板上に形成しても、あるいは絶縁性基板上の固層成長によるエピタキシャル層に形成しても構わない。活性領域の材料としては、単結晶シリコンにとどまらず、多結晶シリコンでも非晶質シリコンであっても構わないし、シリコン系材料以外であっても構わない。
【００８５】
また、絶縁性材料としては層間絶縁膜を用いて３次元集積化しても構わない。あるいは、ガラス基板等の透明絶縁基板上に形成して、ディスプレイデバイス等とオンチップ化しても構わない。
【００８６】
図１１に示したように、活性領域内に、しきい値の異なる２つの領域を形成する方法としては、例えば、チャネルイオン注入量を部分的に変える方法や、ゲート絶縁膜厚を部分的に変える方法などが考えられるが、これに限定されるものではない。
【００８７】
以下に、図４乃至図６のＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法の一例について述べる。
【００８８】
まず、絶縁材（例えば、シリコン基板上の絶縁層）上に活性層となる低不純物濃度のシリコン膜を形成し、ＳＯＩ基板を形成する。なお、ＳＯＩ基板の絶縁材は、例えば、シリコン基板の表面を熱酸化することにより、又はシリコン基板上に二酸化シリコン膜や窒化シリコン膜などの絶縁膜を堆積することにより形成することができる。また、ＳＯＩ基板自体は、上記の他に、張り合せ法によるものや、ＳＩＭＯＸ基板などを使用することができる。
【００８９】
次に、絶縁材上のシリコン膜のうち不純物濃度を高めたい領域、例えば、周辺回路（ＭＯＳトランジスタ）が形成される領域や、選択ゲートトランジスタが形成される領域に、リン（Ｐ）やボロン（Ｂ）など不純物を所望のドーズ量だけイオン注入する。
【００９０】
また、メモリセルのチャネル領域にしきい値の異なる少なくとも２つの領域を形成するために、例えば、少なくとも２回のイオン注入を実行し、メモリセルのチャネル領域に、不純物濃度の異なる少なくとも２つの領域を形成する。
【００９１】
続いて、リソグラフィ技術を用いて、シリコン膜上に格子パターンのマスクを形成する。この格子パターンにおいて、カラム方向に伸びる複数本のラインパターンのピッチは、リソグラフィの限界まで微細化しても問題ない。そして、この格子パターンのマスクを用いて、絶縁材上のシリコン膜をエッチングし、格子状の活性層を形成する。
【００９２】
次に、絶縁材、例えば、ＴＥＯＳ膜や窒化シリコン膜などを用いて、活性層の間の溝を埋め込み、かつ、ＣＭＰやＲＩＥなどを用いて、絶縁材の表面を平坦化し、素子分離を完了させる。
【００９３】
熱酸化により、活性層の表面にゲート酸化膜（トンネル酸化膜）を形成し、また、ＬＰＣＶＤ法により、ゲート酸化膜上に浮遊ゲート電極となる導電体を形成する。浮遊ゲート電極となる導電体にスリット状の溝を形成した後、この導電体上にＯＮＯ（Silicon oxide-Silicon nitride-Silicon oxide）膜などの絶縁膜を形成し、さらに、ＬＰＣＶＤ法により、絶縁膜上に制御ゲート電極となる導電体を形成する。
【００９４】
次に、リソグラフィ工程により、ロウ方向に伸びるラインパターンのマスクを形成する。そして、このラインパターンのマスクを用いて、各導電体をエッチングし、制御ゲート電極及び浮遊ゲート電極を形成する。また、これらゲートをマスクにして、シリコン膜（活性層）中に、当該シリコン膜と同極性の不純物（例えば、リンやヒ素など）をイオン注入し、ソース・ドレイン拡散層を形成する。
【００９５】
以上の工程によりメモリセルが形成される。これ以降は、通常の層間膜形成、配線形成などの工程を行う。
【００９６】
本発明は、上述した各実施の形態に限定されるものではない。例えば、図４乃至図６に示したＮＡＮＤフラッシュＥＥＰＲＯＭについてブロック一括消去を行わず、ＮＡＮＤストリング中のメモリセルごとに順次データ消去を行っても何ら差し支えない。つまり、本発明は、その要旨を逸脱しない範囲で、種々変形して実施する事ができる。
【００９７】
本発明の効果は、以下の通りである。
【００９８】
第一に、ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯＭを形成し、かつ、素子領域（活性層）は、格子パターンを有し、素子領域間の溝は、絶縁材により埋め込まれている。つまり、ロウ方向の素子同士は、完全に絶縁材により分離され、カラム方向に伸びるライン同士（ロウ方向の素子同士）の間隔をリソグラフィ工程で可能な最小幅に設定できる。これにより、素子の微細化、高集積化が可能であり、素子分離能力に優れ、寄生抵抗や寄生容量なども低減されたＮＡＮＤ型フラッシュＥＥＰＲＯＭを提供できる。
【００９９】
第二に、上記のように、ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯＭを形成する場合、ブロック内のメモリセルのデータを同時に消去する一括ブロック消去を実現可能にすることが望まれる。そこで、ＮＡＮＤストリングを構成する各メモリセルのチャネルを、しきい値の異なる少なくとも２つの領域から構成するようにした。これにより、上記第一の効果（ＳＯＩによる特徴）を生かしつつ、フラッシュＥＥＰＲＯＭの特徴である一括ブロック消去も実現可能としている。
【０１００】
なお、第二の効果は、ＳＯＩ構造又はＮＡＮＤ型フラッシュＥＥＰＲＯＭに限定されるものではない。つまり、例えば、図１３に示すような特性を有する新規なＭＩＳトランジスタを開発したことに意義を有するものである。
【０１０１】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態に関わる不揮発性半導体記憶装置の平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】本発明の実施の形態に関わる不揮発性半導体記憶装置の平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】本発明の不揮発性半導体記憶装置の各モードでの電圧関係を示す図。
【図８】本発明の不揮発性半導体記憶装置の電流電圧特性を示す図。
【図９】図４乃至図６のメモリセルトランジスタの構造を示す断面図。
【図１０】図９のメモリセルトランジスタの電流電圧特性を示す図。
【図１１】本発明のメモリセルトランジスタの構造を示す断面図。
【図１２】図１１のメモリセルトランジスタの等価回路を示す図。
【図１３】図１１のメモリセルトランジスタの電流電圧特性を示す図。
【図１４】図１１のメモリセルトランジスタの変形例を示す断面図。
【図１５】従来の不揮発性半導体記憶装置のメモリセルを示す断面図。
【図１６】従来の不揮発性半導体記憶装置のメモリセルを示す断面図。
【図１７】従来の自己整合トレンチ素子分離による不揮発性半導体記憶装置を示す図。
【符号の説明】
【０１０３】
１０，１０１              ：シリコン基板、
１１                      ：絶縁層、
１２                      ：シリコン薄膜、
１３                      ：絶縁材料、
１４，１０４              ：ゲート酸化膜、
１５，１０５              ：浮遊ゲート電極、
１６，１０６              ：絶縁膜、
１７，１０７              ：制御ゲート電極、
１８，１０８              ：拡散層、
１８−Ｓ                  ：ソース拡散層、
１８−Ｄ                  ：ドレイン拡散層、
１９                      ：ドレインコンタクト部、
２０                      ：層間絶縁膜、
１０２                      ：フィールド酸化膜、
１０３                      ：チャネルストッパ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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