(57)【要約】【課題】  ＪＦＥＴを単位画素内に有する固体撮像装置において、ＪＦＥＴの占有面積を縮小する。【解決手段】  本発明では、単位画素内のＪＦＥＴを次のように構成する。（１）基板表面側に設けた第１導電型のソース領域。（２）基板表面側に第１導電型ソース領域を囲むように設けた第２導電型の表面ゲート領域。（３）ソース領域および表面ゲート領域の下方に埋め込まれ、表面ゲート領域と電気的に接続する第２導電型の埋め込みゲート領域。（４）表面ゲート領域と埋め込みゲート領域とに挟まれた第１導電型のチャネル領域。このチャネル領域は、下方の埋め込みゲート領域が途切れた箇所で、半導体基板の下層域と繋がる。このようなＪＦＥＴ構造により、半導体基板の下層域をＪＦＥＴのドレインとして利用する。【選択図】      図２
2007081278.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じて信号電荷を生成する光電変換部と、
前記光電変換部で生成された前記信号電荷を取り込み、前記信号電荷に応じた画素信号を出力するＪＦＥＴ（接合型電界効果トランジスタ）と
を有する単位画素を半導体基板に複数形成した固体撮像装置であって、
前記ＪＦＥＴは、
前記半導体基板の表面側に設けた第１導電型のソース領域と、
前記半導体基板の表面側に前記ソース領域を囲むように設けられた第２導電型の表面ゲート領域と、
前記ソース領域および前記表面ゲート領域の下方に埋め込まれ、前記表面ゲート領域と電気的に接続された第２導電型の埋め込みゲート領域と、
前記表面ゲート領域と前記埋め込みゲート領域とに挟まれて設けられ、一端を前記ソース領域に繋げ、前記埋め込みゲート領域が下方から無くなる他端で『前記埋め込みゲート領域より下の第１導電型の層（以下「下層域」という）』に繋がる第１導電型のチャネル領域とを備え、
前記半導体基板の前記下層域を前記ＪＦＥＴのドレインとした
ことを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
『前記チャネル領域の前記他端』と『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、前記埋め込みゲート領域の一部を前記分離領域に沿って拡張した
ことを特徴とする固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、
前記分離領域は、前記ＪＦＥＴと隣接する単位画素とを素子分離するための第１分離領域と、前記ＪＦＥＴと前記光電変換部とを素子分離するための第２分離領域とであり、
前記埋め込みゲート領域の一部を、前記第１および第２の分離領域に沿ってそれぞれ拡張することにより、前記埋め込みゲート領域をコの字状またはＨ状の領域パターンとする
ことを特徴とする固体撮像装置。
【請求項４】
請求項１に記載の固体撮像装置において、
『前記チャネル領域の前記他端』と『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、この漏れ電流の経路に対して第２導電型の電流阻止領域を設けた
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単位画素内にＪＦＥＴ（接合型電界効果トランジスタ）を備えた固体撮像装置に関する。
【背景技術】
【０００２】
従来、単位画素内に増幅素子を備え、信号電荷を増幅素子で増幅（例えば電流増幅）して出力するタイプの固体撮像装置が提案されている。下記の特許文献１には、このような増幅素子として、ＪＦＥＴを備えた固体撮像装置が開示されている。
図１０は、この固体撮像装置９９の画素構造を示す上面図である。
【０００３】
図１１は、図１０中に示すＹ１−Ｙ２の断面図である。
これらの図において、固体撮像装置９９は、ｎ型半導体基板１００を土台に形成される。このｎ型半導体基板１００の表面には、複数の単位画素が形成される。これらの単位画素は、光電変換部９１、ＪＦＥＴ９２、およびリセットドレイン９４を備えて概略構成される。
この内、ＪＦＥＴ９２は、基板表面に領域確保されたｎ型ソース領域１１４およびｎ型ドレイン領域１１６と、そのソース−ドレイン間を繋ぐｎ型チャネル領域１１７と、そのｎ型チャネル領域１１７の周囲に配置されたｐ型ゲート領域１１５とによって構成される。
【特許文献１】特開平１１−８７６８０号公報（図１〜３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
固体撮像装置９９では、ＪＦＥＴ９２を形成するため、単位画素内にｎ型ドレイン領域１１６を領域確保しなければならない。そのため、光電変換部９１の占有面積が狭くなり、単位画素の開口効率が低下するという点で改善の余地があった。
【０００５】
なお、ＪＦＥＴをサイズ縮小した場合、その半導体領域が縮小分だけ接近するため、インパクトイオン化が発生しやすくなる。そのため、固体撮像装置の基板耐圧が低下するという弊害が生じる。
【０００６】
そこで、本発明の目的は、ＪＦＥＴの占有面積を狭くすることが可能な単位画素の素子構造を提供することである。
さらに、本発明の別の目的は、ＪＦＥＴのサイズ縮小に伴う耐圧低下を回避することが可能な単位画素の素子構造を提供することである。
【課題を解決するための手段】
【０００７】
《１》  本発明の固体撮像装置は、光電変換部とＪＦＥＴ（接合型電界効果トランジスタ）を含む単位画素を半導体基板上に複数形成する。この光電変換部は、入射光に応じて信号電荷を生成する。一方、ＪＦＥＴは、光電変換部で生成された信号電荷を取り込み、信号電荷に応じた画素信号を出力する。
このＪＦＥＴは、次の構造を備える。
（１）半導体基板の表面側に設けた第１導電型のソース領域。
（２）半導体基板の表面側に第１導電型ソース領域を囲むように設けられた第２導電型の表面ゲート領域。
（３）ソース領域および表面ゲート領域の下方に埋め込まれ、表面ゲート領域と電気的に接続された第２導電型の埋め込みゲート領域。
（４）表面ゲート領域と埋め込みゲート領域とに挟まれて設けられた第１導電型のチャネル領域。このチャネル領域の一端は前記ソース領域に繋がる。また、チャネル領域の他端は、前記埋め込みゲート領域が途切れる箇所から『前記埋め込みゲート領域より下の第１導電型の層（以下「下層域」という）』に繋がる。
このＪＦＥＴ構造では、半導体基板の下層域をＪＦＥＴのドレインとして利用する。
【０００８】
《２》  なお好ましくは、『チャネル領域の他端』と、『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、埋め込みゲート領域の一部を分離領域に沿って拡張する。
【０００９】
《３》  また好ましくは、分離領域の一つは、ＪＦＥＴと隣接する単位画素とを素子分離するための第１分離領域である。また、分離領域のもう一つは、ＪＦＥＴと光電変換部とを素子分離するための第２分離領域である。これら２つの分離領域に沿うように、埋め込みゲート領域を一部拡張することにより、埋め込みゲート領域の領域パターンは、コの字状またはＨの字状となる。
【００１０】
《４》  なお好ましくは、『チャネル領域の他端』と、『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、この漏れ電流の経路に対して第２導電型の電流阻止領域を設ける。
【発明の効果】
【００１１】
（１）本発明の固体撮像装置では、ＪＦＥＴのチャネル領域を、表面側のソース領域と、半導体基板の下層域とを繋ぐように形成する。このチャネル領域の構造により、半導体基板の下層域が、ＪＦＥＴのドレインとして機能する。
このＪＦＥＴ構造では、従来のＪＦＥＴ９２（図１１）のように、単位画素の表面側にドレイン領域１１６を領域確保する必要がなくなる。そのため、単位画素内におけるＪＦＥＴの占有面積を縮小できる。このＪＦＥＴの縮小分によって、光電変換部の占有面積を拡大することにより、単位画素の開口効率を高めることが可能になる。
【００１２】
（２）なお、本発明者は、本発明のチャネル構造において、下方の埋め込みゲート領域が途切れた後、チャネル領域と下層域を含む第１導電型の領域を通って、近傍に位置する分離領域へ漏れ電流が流れることに気が付いた。この漏れ電流は、ＪＦＥＴの機能を損なうものではなく、素子動作上の問題はない。
しかしながら、ＪＦＥＴを更に面積縮小した場合、この漏れ電流の経路も短縮される。この場合、漏れ電流の経路に作用する電界が大きくなってインパクトイオン化が生じやすくなる。
そこで、埋め込みゲート領域の一部を分離領域に沿って拡張して配置することが好ましい。また、漏れ電流の経路に作用する位置に、第２導電型の電流阻止領域を配置することが好ましい。このような構成によって漏れ電流を抑制できる。その結果、漏れ電流路のインパクトイオン化現象を抑制し、固体撮像装置の基板耐圧を高めることが可能になる。
【発明を実施するための最良の形態】
【００１３】
《第１実施形態》
［第１実施形態の構成説明］
図１は、第１実施形態の画素構造を示す上面図である。なお、図１では、第１実施形態の特徴であるＪＦＥＴ１３の周辺部分を拡大して示す。その他のリセットドレインなどについては、従来例（図１０）と同様のため、ここでの説明を省略する。
この図１において、固体撮像装置１１は、ｎ型半導体基板１０を土台に形成される。なお、実際は高濃度のｎ＋型半導体基板上に、それより低濃度のｎ型エピタキシャル層を配置する。しかしここでは、このエピタキシャル層も含めてｎ型半導体基板１０として説明する。
このｎ型半導体基板１０の受光面側は、複数の単位画素が形成される。これらの単位画素の１つ１つは、光電変換部１２、ＪＦＥＴ１３、およびリセットドレイン（不図示）から概略構成される。単位画素内において、光電変換部１２とＪＦＥＴ１３の間は、ｎ＋型の第２分離領域１５によって素子分離される。この第２分離領域１５の一部には、光電変換部１２で光電変換された信号電荷を、ＪＦＥＴ１３に転送するための転送ゲートが設けられる。また、ＪＦＥＴ１３と隣接する単位画素との間は、ｎ＋型の第１分離領域１４によって素子分離される。さらに、ＪＦＥＴ１３とリセットドレインとの間には、チャネルストップ用のｐ型領域２６が設けられる。このｐ型領域２６の一部には、ＪＦＥＴ１３の信号電荷を、リセットドレインに排出するためのリセットゲートが設けられる。
【００１４】
図２［Ａ］は、図１中に示すＡ−Ａ′箇所のＪＦＥＴ断面を示す図である。
図２［Ｂ］は、図１中に示すＢ−Ｂ′箇所のＪＦＥＴ断面を示す図である。
以下、図１〜図３を用いて、ＪＦＥＴ１３の素子構造について説明する。
ＪＦＥＴ１３のｎ＋型のソース領域２１は、ｎ型半導体基板１０の表面付近に設けられる。ソース領域２１にはコンタクト電極２１ａが接続される。このソース領域２１の周囲を取り囲むように、ｐ型の表面ゲート領域２２が設けられる。
これらソース領域２１および表面ゲート領域２２の下方には、ｐ型の埋め込みゲート領域２５が設けられる。この埋め込みゲート領域２５と表面ゲート領域２２とは、領域の一部が結合して電気的に接続される。その結果、埋め込みゲート領域２５と表面ゲート領域２２とは、一体のゲート領域として機能する。
この表面ゲート領域２２と埋め込みゲート領域２５との間に挟まれて、ｎ型のチャネル領域２３が設けられる。このチャネル領域２３の一端側は、ソース領域２１に結合する。チャネル領域２３の他端側では、下方の埋め込みゲート領域２５が途中から途切れる。その結果、チャネル領域２３の他端側は、ｎ型半導体基板１０の下層域２４へ繋がる。このＪＦＥＴ１３の素子構造では、ｎ型半導体基板１０の下層域２４がドレインとして機能する。
【００１５】
［第１実施形態の効果など］
第１実施形態では、表面ゲート領域２２と埋め込みゲート領域２５との中間層に、チャネル領域２３が設けられる。このチャネル領域２３の他端側の上方は、表面ゲート領域２２で覆われる。一方、チャネル領域２３の他端側の下方は、埋め込みゲート領域２５が土地中で途切れる。このように、第１実施形態では、ＪＦＥＴ１３のゲート領域を、意図的に上下非対称とする。その結果、チャネル領域２３の他端側は、埋め込みゲート領域２５の途切れた箇所から下方側へチャネル経路が延び、ｎ型半導体基板１０の下層域２４へ繋がる。
【００１６】
このようなＪＦＥＴ１３独特の立体ゲート構造によって、ｎ型半導体基板１０の下層域２４をＪＦＥＴ１３のドレイン領域として有効利用することが可能になる。したがって、単位画素の表面域に、ＪＦＥＴ１３のドレイン領域やドレイン配線を確保する必要がなくなる。このＪＦＥＴの面積縮小分だけ光電変換部１２を面積拡大することにより、単位画素の開口効率を高めることが可能になる。
次に、別の実施形態について説明する。
【００１７】
《第２実施形態》
［第２実施形態の構成説明］
第２実施形態は、上述したＪＦＥＴの立体ゲート構造において、基板耐圧の更なる向上を達成した実施形態である。
図３は、第２実施形態の画素構造を示す上面図である。図４は、図３中に示すＣ−Ｃ′箇所のＪＦＥＴ断面を示す図である。なお、第１実施形態（図１）と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。
【００１８】
第２実施形態の構成上の特徴は、埋め込みゲート領域２５ａを、第１分離領域１４および第２分離領域１５に沿う形状で部分的に拡張している点である。この拡張された部分（以下『突起部Ｚ』という）が付加されることにより、埋め込みゲート領域２５ａの領域パターンは、上から見てコの字状となる。
【００１９】
［第２実施形態の原理説明］
まず、ＪＦＥＴ１３独特の立体ゲート構造において、基板耐圧のネックとなる現象について図２［Ｂ］を用いて説明する。
理想的には、チャネル領域２３を出たキャリア（電子）は、下層域２４へ流れる。しかしながら、チャネル領域２３の出口の側方には、ｎ＋型の第１分離領域１４および第２分離領域１５が存在する。そのため、チャネル領域２３を出たキャリアの一部は、漏れ電流路Ｈなどを通って、第１分離領域１４や第２分離領域１５へ流れ込む。（なお、この漏れ電流それ自体は、ＪＦＥＴ本来の電流増幅作用を損なうものではなく、第１実施形態が実施不可能になることはない。）
【００２０】
ところで、図２［Ｂ］に示すように、この漏れ電流は比較的短い経路長で生じる。そのため、ＪＦＥＴ１３を更にサイズ縮小した場合、この漏れ電流の経路長は更に短くなる。この場合、経路長の短縮に伴ってキャリアに作用する電界が強くなり、インパクトイオン化現象が発生しやすくなる。このインパクトイオン化の発生限界が、基板耐圧を下げてしまう。
【００２１】
そこで、第２実施形態では、第１分離領域１４および第２分離領域１５に沿って埋め込みゲート領域２５ａを拡張する。この埋め込みゲート領域２５ａの突起部Ｚが存在することによって、極近傍の分離領域へ流れ込むキャリアを阻害し、漏れ電流の経路長を長くすることができる。その結果、インパクトイオン化の余裕を稼ぎ、基板耐圧を引き上げることが可能になる。
【００２２】
［第２実施形態の効果など］
図５は、ソース領域２１と分離領域１４，１５との距離Ｘと、基板耐圧との関係を２次元シミュレーションで求めたグラフである。
この２次元シミュレーションでは、各領域の製造条件を次のように設定した。
【００２３】
（１）表面ゲート領域２２：ボロンイオン（正確には二フッ化ボロンイオンＢＦ2+），加速電圧１８０ｋｅＶ，ドーズ量７．０Ｅ１２／ｃｍ2
（２）埋め込みゲート領域２５ａ：ボロンイオン，加速電圧１８０ｋｅＶ，ドーズ量３．５Ｅ１２／ｃｍ2
（３）ソース領域２１：ヒ素イオン，加速電圧１２０ｋｅＶ，ドーズ量３Ｅ１５／ｃｍ2
（４）チャネル領域２３：リンイオン，加速電圧１８０ｋｅＶ，ドーズ量５．６６Ｅ１２／ｃｍ2
（５）分離領域１４，１５：リンイオン，加速電圧１２０ｋｅＶ，ドーズ量１．５Ｅ１３／ｃｍ2
（６）下層域２４（基板）：ｎ型不純物濃度１．０Ｅ１５／ｃｍ3
【００２４】
さらに、この２次元シミュレーションでは、各領域のサイズ条件を次のように設定した。
（１）ソース領域２１は、Ｃ−Ｃ′方向において１．０μｍの幅を有する。
（２）ソース領域２１から埋め込みゲート領域２５の端までの間隔は１．０μｍとする。（３）チャネル領域２３の経路長は、下層域２４へ折れ曲がる部分を含めて、１．９５μｍとする。
（４）埋め込みゲート領域２５ａと分離領域１４，１５とのオーバーラップ幅は、０．２μｍとする。
【００２５】
以上の設定条件において、ＪＦＥＴ１３のゲート電圧を−０．５７１Ｖにした場合に、ゲート電流が１．０Ｅ−１５アンペアとなる基板電位を基板耐圧と仮定した。
【００２６】
この図５のシミュレーション結果から、距離Ｘに係わらず、基板耐圧が未対策品に比べて４Ｖ程度高くなることが判明した。
さらには、距離Ｘ＝０．７μｍの未対策品よりも、距離Ｘ＝０．３μｍの対策品の方が、基板耐圧を１．５Ｖ程度高くできることも判明した。
【００２７】
図６は、埋め込みゲート領域２５の突起部Ｚの幅Ｗと、基板耐圧との関係をシミュレーションで求めたグラフである。このシミュレーションでは、突起部Ｚの幅Ｗを広くするほど、基板耐圧が高くなることが判明した。この結果に従って、突起部Ｚの幅Ｗを調整することによって、所望とする基板耐圧を適宜に設計できる。
次に、別の実施形態について説明する。
【００２８】
《第３実施形態》
第３実施形態は、ＪＦＥＴに２本のチャネルを形成し、かつ埋め込みゲート領域をＨ字状に形成する実施形態である。
図７は、第３実施形態の画素構造を示す上面図である。図８は、図７中に示すＤ−Ｄ′箇所のＪＦＥＴ断面を示す図である。なお、第１実施形態（図１）と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。
【００２９】
これらの図に示すように、ソース領域２１を中央にして、表面ゲート領域２２ｂが左右方向へ拡がるように形成される。これらソース領域２１および表面ゲート領域２２ｂの下方には、埋め込みゲート領域２５ｂが埋め込まれる。この埋め込みゲート領域２５ｂと表面ゲート領域２２ｂとは、領域の一部が結合して電気的に接続される。その結果、埋め込みゲート領域２５ｂと表面ゲート領域２２ｂとは、一体のゲート領域として機能する。
この表面ゲート領域２２ｂと埋め込みゲート領域２５ｂとに挟まれる形で、２本のチャネル領域２３Ｌ，２３Ｒが左右両側に形成される。これら左右両側の延長上には、チャネルストップ用のＰ型領域２６Ｌ，２６Ｒが設けられる。
また、チャネル領域２３Ｌ，２３Ｒの左右それぞれの端は、下側の埋め込みゲート領域２５ｂが途切れた箇所からｎ型半導体基板１０の下層域２４へ繋がる。このＪＦＥＴの素子構造によって、ｎ型半導体基板１０の下層域２４はドレインとして機能する。
【００３０】
このＪＦＥＴ１３のソース領域２１（コンタクト電極２１ａ）は、垂直信号線３１を介して定電流源に接続される。また、下層域２４には、基板電位を介して定電圧が印加される。その結果、ＪＦＥＴは、一種のソースホロワ回路として作用し、光電変換部１２からゲート領域（２２ｂ，２５ｂ）に転送される信号電荷に応じた電圧信号を、垂直信号線３１へ出力する。
【００３１】
なお、電圧信号が出力された後、リセットゲート８０がオンされることにより、ＪＦＥＴのゲート（２２ｂ，２５ｂ）は、リセットドレイン領域８１の電位にリセットされる。
【００３２】
さらに、第３実施形態では、埋め込みゲート領域２５ｂを、第１分離領域１４および第２分離領域１５に沿う形状で左右方向に拡張する。この拡張された部分（以下『突起部Ｚ』という）によって、埋め込みゲート領域２５ｂの領域パターンは、上から見てＨの字状となる。
次に、別の実施形態について説明する。
【００３３】
《第４実施形態》
第４実施形態は、基板耐圧向上のために電流阻止領域を設ける実施形態である。
図９は、第４実施形態の画素構造を示す上面図である。なお、第１実施形態（図１）と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。
第４実施形態の構成上の特徴は、ｐ型の電流阻止領域４０を、第１分離領域１４および第２分離領域１５に沿う形状で配置した点である。この電流阻止領域４０の周囲が空乏化されることにより、漏れ電流は抑制される。その結果、漏れ電流経路におけるインパクトイオン化現象を阻止し、基板耐圧を高めることが可能になる。
【００３４】
《実施形態の補足事項》
なお、上述した実施形態では、ＪＦＥＴの面積縮小分を用いて受光領域を拡大し、固体撮像装置の開口効率の向上を達成している。しかしながら、本発明はこれに限定されるものではない。例えば、ＪＦＥＴの面積縮小分を用いて単位画素を縮小することにより、固体撮像装置の開口効率を維持したまま、画素数向上を達成してもよい。
【００３５】
また、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも可能である。
【００３６】
さらに、本発明は、その精神またはその主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上述した実施形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
【産業上の利用可能性】
【００３７】
以上説明したように、本発明は、固体撮像装置などに利用可能な技術である。
【図面の簡単な説明】
【００３８】
【図１】第１実施形態の画素構造を示す上面図である。
【図２】第１実施形態のＪＦＥＴ断面図である。
【図３】第２実施形態の画素構造を示す上面図である。
【図４】第２実施形態のＪＦＥＴ断面図である。
【図５】第２実施形態における基板耐圧の上昇効果を示すグラフである。
【図６】第２実施形態における基板耐圧の上昇効果を示すグラフである。
【図７】第３実施形態の画素構造を示す上面図である。
【図８】第３実施形態のＪＦＥＴ断面図である。
【図９】第４実施形態の画素構造を示す上面図である。
【図１０】従来の固体撮像装置９９の画素構造を示す上面図である。
【図１１】従来の固体撮像装置９９の断面図である。
【符号の説明】
【００３９】
１０…ｎ型半導体基板，１１…固体撮像装置，１２…光電変換部，１３…ＪＦＥＴ，１４…第１分離領域，１５…第２分離領域，２１…ソース領域，２１ａ…コンタクト電極，２２…表面ゲート領域，２３…チャネル領域，２４…下層域，２５…埋め込みゲート領域，４０…電流阻止領域                                                                               
【図１】
2007081278.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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