(57)【要約】【課題】フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制できる固体撮像装置およびその製造方法を提供する。【解決手段】フォトダイオード、転送トランジスタ、フローティングディフュージョン、蓄積容量素子、蓄積トランジスタを有して、蓄積トランジスタを構成するソース・ドレイン領域の少なくともいずれか一方において、半導体基板の活性領域に素子分離絶縁膜４０で区分された第１導電型の第１半導体層１１ａが形成され、素子分離絶縁膜の少なくとも側面を覆うように第１半導体層中に第１導電型の第２半導体層４２が形成され、第２半導体層と接合面が形成されるように、第１半導体層の表層部に第２導電型の第３半導体層１５が形成された構成となっており、固体撮像装置の駆動時に前記接合面から延伸する空乏層が素子分離絶縁膜の側面に到達しないように形成されている構成とする。【選択図】図５
2007335682.tif 000002
【特許請求の範囲】
【請求項１】
光を受光して光電荷を生成および蓄積するフォトダイオードと、
前記フォトダイオードから光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、
前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタと
を有する画素が半導体基板にアレイ状に複数個集積されてなる固体撮像装置であって、
前記蓄積トランジスタを構成する前記ソース・ドレイン領域の少なくともいずれか一方において、
前記半導体基板の活性領域に形成され、素子分離絶縁膜で区分された第１導電型の第１半導体層と、
前記素子分離絶縁膜の少なくとも側面を覆うように前記第１半導体層中に形成された第１導電型の第２半導体層と、
前記第２半導体層と接合面が形成されるように、前記第１半導体層の表層部に形成された第２導電型の第３半導体層と
を有し、
前記固体撮像装置の駆動時に前記接合面から延伸する空乏層が前記素子分離絶縁膜の側面に到達しないように形成されている
固体撮像装置。
【請求項２】
前記画素に、増幅トランジスタ用ゲート電極が前記フローティングディフュージョンに接続し、前記増幅トランジスタ用ゲート電極の側部にサイドウォール絶縁膜が形成されている増幅トランジスタが形成されており、
前記蓄積トランジスタを構成する前記ソース・ドレイン領域の少なくともいずれか一方において、
前記第２半導体層及び前記第３半導体層の上層に形成された第１絶縁層と、
前記第１絶縁層の上層に形成された第２絶縁層と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記第３半導体層に達するように形成されたコンタクトホールと、
前記コンタクトホール内に前記半導体基板に接続して形成された導電層と
を有し、
前記固体撮像装置の駆動時に前記接合面から延伸する空乏層の前記第２半導体層及び前記第３半導体層と前記第１絶縁膜との界面における端部が前記第１絶縁膜で被覆され、
前記第１絶縁膜が前記サイドウォール絶縁膜と同じ絶縁材料で形成されている
請求項１に記載の固体撮像装置。
【請求項３】
前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する
請求項１または２に記載の固体撮像装置。
【請求項４】
前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有し、
前記選択トランジスタ用ゲート電極の側部にも前記サイドウォール絶縁膜が形成されている
請求項１または２に記載の固体撮像装置。
【請求項５】
前記第１絶縁膜に、前記コンタクトホールより径の大きな開口部が形成されており、
第２絶縁膜が複数の絶縁膜から構成されている
請求項２に記載の固体撮像装置。
【請求項６】
光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されてなる固体撮像装置の製造方法であって、
前記半導体基板の第１導電型の第１半導体層に活性領域を区分する素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の少なくとも側面を覆う形状となるように、前記第１半導体層中に前記素子分離絶縁膜に接して第１導電型の第２半導体層を形成する工程と、
前記第２半導体層と接合面が形成されるように、前記第１半導体層の表層部に第２導電型の第３半導体層を形成する工程と
を有し、
前記蓄積トランジスタを構成する前記ソース・ドレイン領域の少なくともいずれか一方を、前記固体撮像装置の駆動時に前記接合面から延伸する空乏層が前記素子分離絶縁膜の側面に到達しないように形成する
固体撮像装置の製造方法。
【請求項７】
前記画素に、増幅トランジスタ用ゲート電極が前記フローティングディフュージョンに接続し、前記増幅トランジスタ用ゲート電極の側部にサイドウォール絶縁膜が形成されている増幅トランジスタがさらに形成されている固体撮像装置の製造方法であって、
第３半導体層を形成する工程の後に、
前記第２半導体層及び前記第３半導体層の上層に第１絶縁層を形成する工程と、
前記第１絶縁層の上層に第２絶縁層を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記第３半導体層に達するようにコンタクトホールを形成する工程と、
前記コンタクトホール内に、前記半導体基板に接続して導電層を形成する工程と
をさらに有し、
前記第１絶縁膜を形成する工程において、前記増幅トランジスタの形成領域において前記サイドウォール絶縁膜となる絶縁膜を同時に形成し、
前記固体撮像装置の駆動時に前記接合面から延伸する空乏層の前記第２半導体層及び前記第３半導体層と前記第１絶縁膜との界面における端部が前記第１絶縁膜で被覆された構成とする
請求項６に記載の固体撮像装置の製造方法。
【請求項８】
前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する固体撮像装置の製造方法であって、
前記第１絶縁膜を形成する工程において、前記選択トランジスタの形成領域においても前記サイドウォール絶縁膜となる絶縁膜を同時に形成する
請求項７に記載の固体撮像装置の製造方法。
【請求項９】
前記第１絶縁膜を形成する工程の後、前記第２絶縁膜を形成する工程の前に、前記コンタクトホールの開口領域を含む前記コンタクトホールより径の大きい開口部を前記第１絶縁膜に形成する工程をさらに有し、
前記第２絶縁膜を形成する工程において、複数の絶縁膜を形成して前記第２絶縁膜とする
請求項７に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及びその製造方法に関し、特にＣＭＯＳ型あるいはＣＣＤ型の固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
【０００３】
上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
例えば、特許文献１〜４などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献５に記載の固体撮像装置が開発された。
特許文献５に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子で、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせて、各画素の信号を得る。
【０００４】
しかし、特許文献５に記載の固体撮像装置において、ＣＭＯＳプロセスにより製造した場合、上記のフォトダイオードから溢れた分の光電子に対する暗電流成分が大きく、例えば要求されるレベルより３〜４桁程度も大きいという不利益があり、長時間での光電荷の蓄積に用いるには不向きとなり、これを抑制することが望まれていた。
暗電流成分の発生場所は、例えば、トランジスタのゲート直下の界面や素子分離絶縁膜の側面、あるいはシリコン表面に空乏層が触れている部分などである。
【特許文献１】特開２００３−１３４３９６号公報
【特許文献２】特開２０００−１６５７５４号公報
【特許文献３】特開２００２−７７７３７号公報
【特許文献４】特開平５−９０５５６号公報
【特許文献５】特開２００５−３２８４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
解決しようとする問題点は、広ダイナミックレンジ化した固体撮像装置において、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することが困難である点である。
【課題を解決するための手段】
【０００６】
上記の問題点を解決するため、本発明の固体撮像装置は、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されてなる固体撮像装置であって、前記蓄積トランジスタを構成する前記ソース・ドレイン領域の少なくともいずれか一方において、前記半導体基板の活性領域に形成され、素子分離絶縁膜で区分された第１導電型の第１半導体層と、前記素子分離絶縁膜の少なくとも側面を覆うように前記第１半導体層中に形成された第１導電型の第２半導体層と、前記第２半導体層と接合面が形成されるように、前記第１半導体層の表層部に形成された第２導電型の第３半導体層とを有し、前記固体撮像装置の駆動時に前記接合面から延伸する空乏層が前記素子分離絶縁膜の側面に到達しないように形成されている。
【０００７】
上記の本発明の固体撮像装置は、光を受光して光電荷を生成および蓄積するフォトダイオードと、フォトダイオードから光電荷を転送する転送トランジスタと、転送トランジスタを通じて光電荷が転送されるフローティングディフュージョンと、転送トランジスタを介してフォトダイオードに接続して設けられ、蓄積動作時にフォトダイオードから溢れる光電荷を少なくとも転送トランジスタを通じて蓄積する蓄積容量素子と、フローティングディフュージョンと蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されてなる固体撮像装置である。
ここで、蓄積トランジスタを構成するソース・ドレイン領域の少なくともいずれか一方において、半導体基板の活性領域に素子分離絶縁膜で区分された第１導電型の第１半導体層が形成され、素子分離絶縁膜の少なくとも側面を覆うように第１半導体層中に第１導電型の第２半導体層が形成され、第２半導体層と接合面が形成されるように、第１半導体層の表層部に第２導電型の第３半導体層が形成された構成となっており、前記固体撮像装置の駆動時に前記接合面から延伸する空乏層が前記素子分離絶縁膜の側面に到達しないように形成されている。
【０００８】
上記の本発明の固体撮像装置は、好適には、前記画素に、増幅トランジスタ用ゲート電極が前記フローティングディフュージョンに接続し、前記増幅トランジスタ用ゲート電極の側部にサイドウォール絶縁膜が形成されている増幅トランジスタが形成されており、前記蓄積トランジスタを構成する前記ソース・ドレイン領域の少なくともいずれか一方において、前記第２半導体層及び前記第３半導体層の上層に形成された第１絶縁層と、前記第１絶縁層の上層に形成された第２絶縁層と、前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記第３半導体層に達するように形成されたコンタクトホールと、前記コンタクトホール内に前記半導体基板に接続して形成された導電層とを有し、前記固体撮像装置の駆動時に前記接合面から延伸する空乏層の前記第２半導体層及び前記第３半導体層と前記第１絶縁膜との界面における端部が前記第１絶縁膜で被覆され、前記第１絶縁膜が前記サイドウォール絶縁膜と同じ絶縁材料で形成されている。
【０００９】
上記の本発明の固体撮像装置は、好適には、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する。
【００１０】
上記の本発明の固体撮像装置は、好適には、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有し、前記選択トランジスタ用ゲート電極の側部にも前記サイドウォール絶縁膜が形成されている。
【００１１】
上記の本発明の固体撮像装置は、好適には、前記第１絶縁膜に、前記コンタクトホールより径の大きな開口部が形成されており、第２絶縁膜が複数の絶縁膜から構成されている。
【００１２】
また、上記の問題点を解決するため、固体撮像装置の製造方法は、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されてなる固体撮像装置の製造方法であって、前記半導体基板の第１導電型の第１半導体層に活性領域を区分する素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の少なくとも側面を覆う形状となるように、前記第１半導体層中に前記素子分離絶縁膜に接して第１導電型の第２半導体層を形成する工程と、前記第２半導体層と接合面が形成されるように、前記第１半導体層の表層部に第２導電型の第３半導体層を形成する工程とを有し、前記蓄積トランジスタを構成する前記ソース・ドレイン領域の少なくともいずれか一方を、前記固体撮像装置の駆動時に前記接合面から延伸する空乏層が前記素子分離絶縁膜の側面に到達しないように形成する。
【００１３】
上記の本発明の固体撮像装置の製造方法は、光を受光して光電荷を生成および蓄積するフォトダイオードと、フォトダイオードから光電荷を転送する転送トランジスタと、転送トランジスタを通じて光電荷が転送されるフローティングディフュージョンと、転送トランジスタを介してフォトダイオードに接続して設けられ、蓄積動作時にフォトダイオードから溢れる光電荷を少なくとも転送トランジスタを通じて蓄積する蓄積容量素子と、フローティングディフュージョンと蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域がフローティングディフュージョンとなり、他方のソース・ドレイン領域が蓄積容量素子に接続する蓄積トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されてなる固体撮像装置の製造方法である。
まず、素子分離絶縁膜を形成したときに素子分離絶縁膜の少なくとも側面を覆う形状となるように、半導体基板の第１導電型の第１半導体層中に第１導電型の第２半導体層を形成する。
次に、第１半導体層に、第２半導体層により少なくとも側面を覆われるようにして、活性領域を区分する素子分離絶縁膜を形成する。
次に、第２半導体層と接合面が形成されるように、第１半導体層の表層部に第２導電型の第３半導体層を形成する。
以上のようにして、蓄積トランジスタを構成するソース・ドレイン領域の少なくともいずれか一方を、固体撮像装置の駆動時に前記接合面から延伸する空乏層が素子分離絶縁膜の側面に到達しないよう構成とする。
【００１４】
上記の本発明の固体撮像装置の製造方法は、好適には、前記画素に、増幅トランジスタ用ゲート電極が前記フローティングディフュージョンに接続し、前記増幅トランジスタ用ゲート電極の側部にサイドウォール絶縁膜が形成されている増幅トランジスタがさらに形成されている固体撮像装置の製造方法であって、第３半導体層を形成する工程の後に、前記第２半導体層及び前記第３半導体層の上層に第１絶縁層を形成する工程と、前記第１絶縁層の上層に第２絶縁層を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記第３半導体層に達するようにコンタクトホールを形成する工程と、前記コンタクトホール内に、前記半導体基板に接続して導電層を形成する工程とをさらに有し、前記第１絶縁膜を形成する工程において、前記増幅トランジスタの形成領域において前記サイドウォール絶縁膜となる絶縁膜を同時に形成し、前記固体撮像装置の駆動時に前記接合面から延伸する空乏層の前記第２半導体層及び前記第３半導体層と前記第１絶縁膜との界面における端部が前記第１絶縁膜で被覆された構成とする。
【００１５】
上記の本発明の固体撮像装置の製造方法は、好適には、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する固体撮像装置の製造方法であって、前記第１絶縁膜を形成する工程において、前記選択トランジスタの形成領域においても前記サイドウォール絶縁膜となる絶縁膜を同時に形成する。
【００１６】
上記の本発明の固体撮像装置の製造方法は、好適には、前記第１絶縁膜を形成する工程の後、前記第２絶縁膜を形成する工程の前に、前記コンタクトホールの開口領域を含む前記コンタクトホールより径の大きい開口部を前記第１絶縁膜に形成する工程をさらに有し、前記第２絶縁膜を形成する工程において、複数の絶縁膜を形成して前記第２絶縁膜とする。
【発明の効果】
【００１７】
本発明の固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、蓄積トランジスタを構成するソース・ドレイン領域の少なくともいずれか一方において、固体撮像装置の駆動時に接合面から延伸する空乏層が素子分離絶縁膜の側面に到達しないように形成されていることにより、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することができる。
【００１８】
本発明の固体撮像装置の製造方法は、広ダイナミックレンジ化した固体撮像装置において、蓄積トランジスタを構成するソース・ドレイン領域の少なくともいずれか一方において、固体撮像装置の駆動時に接合面から延伸する空乏層が素子分離絶縁膜の側面に到達しないように形成するので、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制した固体撮像装置を製造できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の固体撮像装置及びその製造方法の実施の形態について図面を参照して説明する。
【００２０】
第１実施形態
本実施形態に係る固体撮像装置はＣＭＯＳイメージセンサであり、図１は１画素（ピクセル）分の等価回路図である。
各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子ＣS、フローティングディフュージョンＦＤと蓄積容量素子ＣSのポテンシャルを結合または分割する蓄積トランジスタＴｒ２、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタＴｒ４、および、増幅トランジスタに接続して形成され、画素を選択するための選択トランジスタＴｒ５から構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタからなる。
【００２１】
本実施形態に係るＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに出力ラインｏｕｔが接続され、列シフトレジスタにより制御されて出力される。
選択トランジスタＴｒ５，駆動ラインφＸについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
【００２２】
図２は本実施形態のＣＭＯＳ固体撮像装置において、プレーナ型蓄積容量素子を採用した場合の画素（ピクセル）のレイアウト図の一例である。
フォトダイオードＰＤ、蓄積容量素子ＣSおよび５つのトランジスタＴｒ１〜Ｔｒ５を図のように配置し、さらにトランジスタＴｒ１とトランジスタＴｒ２の間のフローティングディフュージョンＦＤとトランジスタＴｒ４のゲートを配線Ｗ１で接続し、さらにトランジスタＴｒ２とトランジスタＴｒ３の間の拡散層と蓄積容量素子ＣSの上部電極を配線Ｗ２で接続して、図１に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタＴｒ１のチャネルの幅は、フォトダイオードＰＤ側で広く、フローティングディフュージョンＦＤ側で狭くなるように形成されている。このため、フォトダイオードから溢れた電荷を効率よくフローティングディフュージョン側にオーバーフローさせることができる。一方、フローティングディフュージョンＦＤ側で狭くすることで、フローティングディフュージョンＦＤの容量を小さくとることができ、フローティングディフュージョンＦＤ中に蓄積した電荷に対する電位の変動幅を大きくとることができる。
【００２３】
図３は、本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣS）における模式的断面図である。
例えば、ｎ型シリコン半導体基板（ｎ−ｓｕｂ）１０にｐ型ウェル（ｐ−ｗｅｌｌ）１１が形成されており、各画素および蓄積容量素子ＣS領域を区分するＬＯＣＯＳ法などによる素子分離絶縁膜（２０，２１，２２）が形成され、さらに画素を分離する素子分離絶縁膜２０の下方に相当するｐ型ウェル１１中には、ｐ+型分離領域１２が形成されている。
ｐ型ウェル１１中にｎ型半導体領域１３が形成され、その表層にｐ+型半導体領域１４が形成され、このｐｎ接合により電荷転送埋め込み型のフォトダイオードＰＤが構成されている。ｐｎ接合に適当なバイアスを印加して発生させた空乏層中に光ＬＴが入射すると、光電効果により光電荷が生じる。
【００２４】
ｎ型半導体領域１３の端部においてｐ+型半導体領域１４よりはみ出して形成された領域があり、この領域から所定の距離を離間してｐ型ウェル１１の表層にフローティングディフュージョンＦＤとなるｎ+型半導体領域１５が形成され、さらにこの領域から所定の距離を離間してｐ型ウェル１１の表層にｎ+型半導体領域１６が形成されている。
ここで、ｎ型半導体領域１３とｎ+型半導体領域１５に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２３を介してポリシリコンなどからなるゲート電極３０が形成され、ｎ型半導体領域１３とｎ+型半導体領域１５をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する転送トランジスタＴｒ１が構成されている。
また、ｎ+型半導体領域１５とｎ+型半導体領域１６に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２４を介してポリシリコンなどからなるゲート電極３１が形成され、ｎ+型半導体領域１５とｎ+型半導体領域１６をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する蓄積トランジスタＴｒ２が構成されている。
また、素子分離絶縁膜（２１，２２）で区分された領域において、ｐ型ウェル１１の表層に下部電極となるｐ+型半導体領域１７が形成されており、この上層に酸化シリコンなどからなる容量絶縁膜２５を介してポリシリコンなどからなる上部電極３２が形成されており、これらから蓄積容量素子ＣSが構成されている。
【００２５】
転送トランジスタＴｒ１、蓄積トランジスタＴｒ２および蓄積容量素子ＣSを被覆して、酸化シリコンなどからなる絶縁膜が形成されており、ｎ+型半導体領域１５、ｎ+型半導体領域１６および上部電極３２に達する開口部が形成され、ｎ+型半導体領域１５に接続する配線３３と、ｎ+型半導体領域１６および上部電極３２を接続する配線３４がそれぞれ形成されている。
また、転送トランジスタＴｒ１のゲート電極３０には駆動ラインφTが接続して設けられており、また、蓄積トランジスタＴｒ２のゲート電極３１には駆動ラインφSが接続して設けられている。
【００２６】
上記の他の要素であるリセットトランジスタＴｒ３、増幅トランジスタＴｒ４、選択トランジスタＴｒ５、各駆動ライン（φT，φS，φR，φX）および出力ラインｏｕｔについては、図１の等価回路図に示す構成となるように、図３に示す半導体基板１０上の不図示の領域において構成されている。
【００２７】
図４は本実施形態のＣＭＯＳ固体撮像装置の画素の一部に相当するレイアウト図の一例である。
半導体基板のＬＯＣＯＳなどの素子分離絶縁膜Ｉで囲まれた活性領域において、フォトダイオードＰＤに接続して転送トランジスタＴｒ１が形成され、転送トランジスタＴｒ１と直列に接続して蓄積トランジスタＴｒ２が形成されている。
転送トランジスタＴｒ１と蓄積トランジスタＴｒ２の間の拡散層がフローティングディフュージョンＦＤである。また、蓄積トランジスタの他方の拡散層は、蓄積容量素子ＣSに接続され、以下ＣS拡散層と称する。
【００２８】
図５は図４及び図２中のＡ−ＢにおけるフローティングディフュージョンＦＤの断面図及び図２中のＣ−Ｄにおける増幅トランジスタＴｒ４の断面図である。
まず、フローティングディフュージョンＦＤについて説明する。
例えば、ｎ型シリコン半導体基板の活性領域に形成されたｐ型ウェル（第１半導体層）１１ａにおいて、各画素および蓄積容量素子ＣS領域を区分するＬＯＣＯＳ法などによる素子分離絶縁膜４０が形成されている。素子分離絶縁膜４０の少なくとも側面を覆うように、ｐ型ウェル１１中に、ｐ+型層（第２半導体層）４２が形成されている。
また、ｐ+型層４２と接合面が形成されるように、ｐ型ウェル１１の表層部にｎ+型半導体領域（第３半導体層）１５が形成されている。ｎ+型半導体領域１５は転送トランジスタＴｒ１及び蓄積トランジスタＴｒ２のソース・ドレインであって、画素のフローティングディフュージョンＦＤとなる。
【００２９】
さらに、ｐ+型層４２とｎ+型半導体領域１５の上層に、酸化シリコンなどからなる第１絶縁膜４６が形成されており、さらにその上層に酸化シリコンなどからなる第２絶縁膜５０が形成されている。
第１絶縁膜４６及び第２絶縁膜５０を貫通して、ｎ+型半導体領域１５（ＦＤ）に達するようにコンタクトホールＣＨＦＤが形成され、コンタクトホールＣＨＦＤの開口領域における、ｎ+型半導体領域１５（ＦＤ）の表層にｎ+型コンタクト層５１が形成され、その表面にチタンシリサイドなどのシリサイド層５２が形成され、これに接続して導電層からなる配線３３が形成されている。
【００３０】
図６は、固体撮像装置の駆動時に上記のフローティングディフュージョンＦＤにおいて形成される空乏層の状態を示す模式図である。
空乏層Ｖは、ｐｎ接合であるｐ型ウェル１１ａ及びｐ+型層４２と、ｎ+型半導体領域１５との接合面からｐ側及びｎ側のそれぞれに延伸して形成される。
ここで、本実施形態の固体撮像装置においては、素子分離絶縁膜４０の側面を覆うようにｐ+型層４２が形成されているため、上記のように形成される空乏層Ｖが素子分離絶縁膜４０の側面に到達しないように設計されている。
【００３１】
次に、図５を参照して増幅トランジスタＴｒ４について説明する。
例えば、ｎ型シリコン半導体基板の活性領域に形成されたｐ型ウェル１１ｂにおいて、ＬＯＣＯＳ法などによる素子分離絶縁膜４１が形成され、ｐ型ウェル１１ｂのチャネル形成領域上にゲート絶縁膜４３を介してゲート電極４４が形成されている。ゲート電極４４の両側部には、サイドウォール絶縁膜４６ａが形成されている。
【００３２】
また、ゲート電極４４の両側部おけるｐ型ウェル１１ｂ中には、ＬＤＤ（lightly doped drain）層４５及びソース・ドレイン層４７が形成されている。
ソース・ドレイン層４７の表面及びゲート電極４４の表面には、サリサイドと称せられる自己整合的に形成されたチタンシリサイドなどのシリサイド層（４８，４９）が形成されている。
【００３３】
以上のようにして、増幅トランジスタＴｒ４として、ゲート電極の両側部にサイドウォール絶縁膜を有するＬＤＤ構造のトランジスタが構成されている。
増幅トランジスタを被覆して全面に酸化シリコンなどの絶縁膜５０が形成され、不図示の領域でゲート電極４４にコンタクトが形成されてフローティングディフュージョンＦＤに接続する配線３３が接続される。また、増幅トランジスタのソース・ドレインにおいてもコンタクトが形成されている。
【００３４】
上記のフローティングディフュージョンＦＤの構成において、ｐ+型層４２及びｎ+型半導体領域１５と、第１絶縁膜４６との界面における空乏層Ｖの端部が、第１絶縁膜４６で被覆されている。
また、上記の第１絶縁膜４６は、増幅トランジスタＴｒ４を構成するサイドウォール絶縁膜４６ａと同じ絶縁材料で形成されている。
【００３５】
次に、上記のフローティングディフュージョンＦＤと増幅トランジスタＴｒ４の部分における固体撮像装置の製造工程について説明する。
図７〜９は、固体撮像装置の製造工程を示す断面図である。図７〜９において、図面上左側の領域Ｒ１がフローティングディフュージョンの形成領域であり、右側の領域Ｒ２が増幅トランジスタの形成領域である。
【００３６】
まず、図７（Ａ）に示すように、フローティングディフュージョンの形成領域Ｒ１において、不純物の導入によりｎ型シリコン半導体基板にｐ型ウェル（第１半導体層）１１ａを形成し、そして、ＬＯＣＯＳあるいはＳＴＩなどの活性領域を区分する素子分離絶縁膜４０を形成する。その後、素子分離絶縁膜の少なくとも側面を覆う形状となるように、素子分離絶縁膜４０に接してｐ型ウェル１１ａ中にｐ+型層（第２半導体層）４２を形成する。
一方、増幅トランジスタの形成領域Ｒ２においても、同様にｎ型シリコン半導体基板の活性領域に形成されたｐ型ウェル（第１半導体層）１１ｂに素子分離絶縁膜４１を形成する。さらに、ｐ型ウェル１１ｂ上に、ゲート絶縁膜４３及びゲート電極４４をパターン形成する。
【００３７】
次に、図７（Ｂ）に示すように、フローティングディフュージョンの形成領域Ｒ１において、例えばマスクとしてフォトレジスト膜をパターン形成し、ｎ型の導電性不純物をイオン注入して、ｐ+型層４２と接合面を形成するように、ｐ型ウェル１１ａの表層部にｎ+型半導体領域（第３半導体層）１５を形成する。
一方、増幅トランジスタの形成領域Ｒ２においては、ゲート電極４４をマスクとしてｎ型の導電性不純物をイオン注入して、ゲート電極４４の両側部におけるｐ型ウェル１１ｂ中に、ＬＤＤ層４５を形成する。
【００３８】
次に、図７（Ｃ）に示すように、フローティングディフュージョンの形成領域Ｒ１及び増幅トランジスタの形成領域Ｒ２において、ＣＶＤ（化学気相成長）法などにより酸化シリコンを堆積させ、第１絶縁膜４６を形成する。
第１絶縁膜４６は、増幅トランジスタの形成領域Ｒ２ではサイドウォール絶縁膜となる層である。
【００３９】
次に、図８（Ａ）に示すように、増幅トランジスタの形成領域Ｒ２において、ゲート電極４４の両側部にサイドウォール絶縁膜４６ａが残されるように、全面に第１絶縁膜４６をエッチバックする。
一方、フローティングディフュージョンの形成領域Ｒ１においてはレジスト膜などで保護しておくので第１絶縁膜４６はエッチングされない。
【００４０】
次に、図８（Ｂ）に示すように、増幅トランジスタの形成領域Ｒ２において、サイドウォール絶縁膜４６ａをマスクとしてｎ型の導電性不純物をイオン注入して、ソース・ドレイン層４７を形成する。
その後に、全面にチタンなどの高融点金属を堆積させ、熱処理でシリコンが露出した領域に自己整合的にシリサイド層を形成するサリサイドプロセスにより、シリサイド層（４８，４９）を形成する。
一方、サリサイドプロセスにおいて、フローティングディフュージョンの形成領域Ｒ１は第１絶縁膜で保護され、シリコンは露出していないのでシリサイド層は形成されない。
【００４１】
次に、図８（Ｃ）に示すように、フローティングディフュージョンの形成領域Ｒ１及び増幅トランジスタの形成領域Ｒ２においては、例えばＣＶＤ法などにより酸化シリコンを堆積させ、第２絶縁膜５０を形成する。
【００４２】
次に、図９（Ａ）に示すように、フローティングディフュージョンの形成領域Ｒ１において、第２絶縁膜５０及び第１絶縁膜４６を貫通して、フローティングディフュージョンＦＤであるｎ+型半導体領域（第３半導体層）１５に達するコンタクトホールＣＨＦＤを形成する。
【００４３】
次に、図９（Ｂ）に示すように、フローティングディフュージョンの形成領域Ｒ１において、コンタクトホールＣＨＦＤ内においてｎ型の導電性不純物をイオン注入し、ｎ+型コンタクト層５１を形成する。
【００４４】
次に、図９（Ｃ）に示すように、フローティングディフュージョンの形成領域Ｒ１において、コンタクトホールＣＨＦＤを内においてｎ+型コンタクト層５１上にシリサイド層５２を形成する。
さらに、コンタクトホールＣＨＦＤ内に導電層を埋め込み、プラグとともに第２絶縁膜５０上に配線３３を形成して、図５に示す構成のＣＭＯＳセンサを製造することができる。
【００４５】
上記の本実施形態における固体撮像装置の製造方法では、広ダイナミックレンジ化した固体撮像装置において、蓄積トランジスタを構成するソース・ドレイン領域の少なくともいずれか一方において、固体撮像装置の駆動時に接合面から延伸する空乏層が素子分離絶縁膜の側面に到達しないように形成するので、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制した固体撮像装置を製造できる。
【００４６】
さらに、増幅トランジスタなどで形成されるサイドウォール絶縁膜の形成のためのエッチバック工程において、フローティングディフュージョンＦＤにおけるｐ+型層４２及びｎ+型半導体領域１５と、第１絶縁膜４６との界面における空乏層Ｖの端部となる位置を第１絶縁膜４６で被覆して保護しており、ｐ+型層４２及びｎ+型半導体領域１５の表面へのダメージを回避でき、暗電流成分を抑制した固体撮像装置を製造できる。
【００４７】
上記の製造工程においては、第１絶縁膜４６を酸化シリコンで形成しており、その上層に第２絶縁膜（酸化シリコン）を形成しており、一度のエッチングでこれらを貫通するコンタクトホールを開口することができる。
【００４８】
フローティングディフュージョンにおける第１絶縁膜としては、選択トランジスタや周辺回路のトランジスタなど、増幅トランジスタ以外のトランジスタに形成されるサイドウォール絶縁膜と同じ絶縁材料で構成としてよく、これらのサイドウォール絶縁膜と同時に形成し、フローティングディフュージョン形成領域においては空乏層Ｖの端部となる位置をエッチバックから保護する層として用いることができる。
【００４９】
また、上記の構成として空乏層Ｖの端部となる位置をエッチバックから保護することは、フローティングディフュージョンＦＤだけでなく、ＣS拡散層においても同様である。
少なくとも、フローティングディフュージョンＦＤとＣS拡散層のいずれかにおいて、好ましくは両者において、上記の構成とすることで、暗電流成分を抑制するという効果を得ることができる。
【００５０】
図１０は、本実施形態のＣＭＯＳ固体撮像装置の画素の一部に相当するレイアウト図の変形例である。
また、図１１は図１０中のＡ−ＢにおけるフローティングディフュージョンＦＤの断面図及び増幅トランジスタＴｒ４の断面図である。
【００５１】
本変形例では、サイドウォール絶縁膜４６ａ、即ち第１絶縁膜４６が窒化シリコンで形成される場合であり、第２絶縁膜５０の酸化シリコンと異なる材料系となっている。
この場合には、製造工程においては、第１絶縁膜４６と第２絶縁膜５０とを一度のエッチングでこれらを貫通するコンタクトホールを開口することができないので、第１絶縁膜４６に関しては、第１絶縁膜４６を形成した後、コンタクトホールＣＨＦＤより径の大きい開口窓ＷＦＤを形成しておく。この上層に第２絶縁膜５０を積層させる。
【００５２】
上記の開口窓ＷＦＤの位置は、フローティングディフュージョンＦＤにおけるｐ+型層４２及びｎ+型半導体領域１５と、第１絶縁膜４６との界面における空乏層Ｖの端部となる位置にかからないようなレイアウトとなっている。
【００５３】
また、製造工程において、上記のように開口窓ＷＦＤが形成された状態で増幅トランジスタなどのシリサイド層を形成する工程を行うと、窓ＷＦＤ内でシリコンの表面にシリサイド層が形成されてしまうので、シリサイド層の形成工程の前に開口窓ＷＦＤを被覆してシリサイドブロック層５３を形成する。以降は、上記と同様のプロセスで行う。
上記以外は、実質的に図４に示す固体撮像装置と同様の構成であり、同様の製造工程により製造できる。
【００５４】
図１２は、本実施形態に係る固体撮像装置のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣSに相当する模式的なポテンシャル図である。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量ＣPDを構成し、フローティングディフュージョンＦＤおよび蓄積容量素子ＣSは相対的に深いポテンシャルの容量（ＣFD、ＣS）を構成する。
ここで、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２はトランジスタのｏｎ／ｏｆｆに応じて２準位を取りうる。
【００５５】
図１の等価回路図と図１２のポテンシャル図で説明される本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図１３（Ａ）は、駆動ライン（φT，φS，φR）に印加する電圧を、ｏｎ／ｏｆｆの２準位、φTについてはさらに（＋α）で示す準位を加えた３準位で示したタイミングチャートである。
駆動ラインφＴに印加する電圧はＯＮ／（＋α）の２準位でもよいが、本例の如く３準位とした方がフローティングディフュージョンＦＤにおける最大信号電圧を大きく取ることができる。φＴを２準位で駆動する場合、図１３中のＯＦＦ準位を（＋α）準位とすればよい。
【００５６】
また、図１４（Ａ）〜（Ｃ）および図１５（Ｄ）〜（Ｆ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【００５７】
まず、１つのフィールド（１Ｆ）の始まりにおいて、φSをｏｎとした状態でφT，φRをｏｎとして、前フィールドで生じた光電荷を全て排出してリセットし、時刻Ｔ1においてφRをｏｆｆとする。但し、φTについては（＋α）準位とする。
このとき、図１４（Ａ）に示すように、φSがｏｎとなっているのでＣFDとＣSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるｋＴＣノイズがＣFD＋ＣSに発生する。ここで、φN2をｏｎとして、このＣFD＋ＣSのリセットレベルの信号をノイズＮ2として読み出す。
【００５８】
次に、φＲがｏｆｆに変化（Ｔ１）して開始される蓄積時間の間、フォトダイオードＰＤにおいて生成される光電荷を蓄積する。このとき、φTについては（＋α）準位としてＣPDとＣFD間の障壁をわずかに下げておく。
電荷の蓄積が開始すると、光電荷はまずＣPDに蓄積していき、光電子がＣPDを飽和させる量以上である場合には、図１４（Ｂ）に示すように、φTを（＋α）準位としてわずかに下げられた障壁を乗り越えて光電荷がＣPDから溢れ、この画素のＣFD＋ＣSに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードＰＤを飽和させる量以下である場合にはＣPDのみに光電荷が蓄積し、光電子がフォトダイオードＰＤを飽和させる量以上である場合にはＣPDに加えてＣFDとＣSにも光電荷が蓄積する。
図１４（Ｂ）は、ＣPDが飽和しており、ＣPDに飽和前電荷ＱBが蓄積し、ＣFDとＣSに過飽和電荷ＱAが蓄積している状態を示す。
【００５９】
次に、φTを（＋α）準位からｏｆｆに戻し、さらに時刻Ｔ2において、φSをｏｆｆとして、図１４（Ｃ）に示すように、ＣFDとＣSのポテンシャルを分割する。このとき、過飽和電荷ＱAがＣFDとＣSの容量比に応じて、ＱA１とＱA２に分割される。ここで、φN1をｏｎとして、過飽和電荷の一部ＱA１を保持しているＣFDのレベルの信号をノイズＮ1として読み出す。
【００６０】
次に、φTをｏｎとして、図１５（Ｄ）に示すように、ＣPD中の飽和前電荷ＱBをＣFDに転送し、元からＣFDに保持されていた過飽和電荷の一部ＱＡ１と混合する。
ここで、ＣPDのポテンシャルがＣFDよりも浅く、転送トランジスタの準位がＣPDより深くなっているので、ＣPD中にあった飽和前電荷ＱBを全てＣFDに転送する完全電荷転送を実現できる。
次に、時刻Ｔ3においてφTをｏｆｆに戻し、φS1+N1をｏｎとして、ＣFDに転送された飽和前電荷ＱB から飽和前電荷信号Ｓ1を読み出す。但し、ＣFDには飽和前電荷ＱBと過飽和電荷の一部ＱA１の和の電荷が存在しており、実際に読みだされるのはＳ1＋Ｎ1となる。図１５（Ｄ）は、φTをｏｆｆに戻す前の状態を示している。
【００６１】
次に、φS，φTをｏｎとすることでＣFDとＣSのポテンシャルを結合させ、図１５（Ｅ）に示すように、ＣFD中の飽和前電荷ＱBと過飽和電荷の一部ＱA１の和の電荷と、ＣS中の過飽和電荷の一部ＱA2を混合する。過飽和電荷の一部ＱA１と過飽和電荷の一部ＱA２との和は分割前の過飽和電荷ＱAに相当するので、ＣFDとＣSの結合したポテンシャル中に飽和前電荷ＱBと過飽和電荷ＱAの和の信号が保持された状態となる。
ここで、時刻Ｔ4においてφTをｏｆｆに戻し、φS1'+S2'+N２をｏｎとして、ＣFD＋ＣSに広がる飽和前電荷ＱB＋過飽和電荷ＱAから飽和前電荷信号Ｓ1と過飽和電荷信号Ｓ2の和の信号を読み出す。但し、ここではＣFD＋ＣSノイズが乗っており、さらにＣFD＋ＣSに広がった電荷から読み取っていることから、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣFDとＣSの容量比率によって縮小変調されたＳ1とＳ2の値）となる。図１５（Ｅ）は、φTをｏｆｆに戻す前の状態を示している。
【００６２】
以上で１つのフィールド（１Ｆ）が終了し、次のフィールドに移って、φSをｏｎとした状態でφT，φRをｏｎとして、図１５（Ｆ）に示すように、前のフィールドで生じた光電荷を全て排出してリセットする。
【００６３】
次に、上記の構成の画素をアレイ状に集積したＣＭＯＳイメージセンサ全体の回路構成について説明する。
図１６は本実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）からは、列シフトレジスタＳＲHおよび駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）で制御され、上述のように、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの値がそれぞれのタイミングで各出力ラインに出力される。
ここで、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）の各出力端部分ＣＴaは、以下に説明するようにこれらの差分を取ることから、差動アンプＤＣ１を含む回路ＣＴbをＣＭＯＳイメージセンサチップ上に形成しておいてもよい。
【００６４】
図１７は、上記のように出力された飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの信号の処理を行う回路である。
上記の出力から、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）を差動アンプＤＣ１に入力し、これらの差分を取ることでＣFDノイズ（Ｎ1）をキャンセルし、飽和前電荷信号（Ｓ1）が得られる。飽和前電荷信号（Ｓ1）は、必要に応じて設けられるＡ／ＤコンバータＡＤＣ１によりデジタル化してもよく、ＡＤＣ１を設けずにアナログ信号のままでもよい。
一方、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）とＣFD＋ＣSノイズ（Ｎ2）を差動アンプＤＣ２に入力し、これらの差分を取ってＣFD＋ＣSノイズ（Ｎ2）をキャンセルし、さらにアンプＡＰによりＣFDとＣSの容量比率によって復元して飽和前電荷信号（Ｓ1）と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）が得られる。Ｓ1’＋Ｓ2’＋Ｎ2信号とＮ2信号は、差動アンプＤＣ２に入力する前に、必要に応じて設けられるＡ／ＤコンバータＡＤＣ２，３によりそれぞれデジタル化してもよく、あるいはＡＤＣ２，３を設けずにアナログ信号のまま差動アンプＤＣ２に入力してもよい。
【００６５】
ここで、図１３のタイミングチャートに示すように、ＣFD＋ＣSノイズ（Ｎ2）は他の信号に比べて相対的に早く取得されるので、他の信号が取得されるまで記憶手段であるフレームメモリＦＭに一旦格納しておき、他の信号が取得されるタイミングでフレームメモリＦＭから読みだし、以下の処理を行うようにする。
【００６６】
上記の変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）の復元について説明する。
Ｓ1’、Ｓ2’、α（ＣFDからＣFD＋ＣSへの電荷分配比）は以下の数式により表される。
【００６７】
Ｓ1’＝Ｓ1×α                （１）
Ｓ2’＝Ｓ2×α                （２）
α＝ＣFD／（ＣFD＋ＣS）       （３）
【００６８】
従って、ＣFDとＣSの値から上記式（３）よりαを求め、それを上記式（１）および（２）に代入することで、Ｓ1＋Ｓ2に復元し、別途取得されたＳ1と同じゲインに調整することができる。
【００６９】
次に、図１７に示すように、上記のように得られたＳ1とＳ1＋Ｓ2のどちらか一方を選択して最終的な出力とする。
これには、まず、Ｓ1をコンパレータＣＰに入力し、予め設定した基準電位Ｖ0と比較する。一方、Ｓ1とＳ1＋Ｓ2はセレクタＳＥに入力され、上記のコンパレータＣＰの出力に応じて、Ｓ1とＳ1＋Ｓ2のどちらかが選択されて出力される。基準電位Ｖ0はフォトダイオードＰＤの容量に応じて飽和する前の電位が選択され、例えば０．３Ｖ程度とする。
即ち、Ｓ1からＶ0を引いて負となれば、即ち、Ｓ1がＶ0よりも小さければ、フォトダイオードＰＤは飽和していないと判断され、Ｓ1が出力される。
逆に、Ｓ1からＶ0を引いて正となれば、即ち、Ｓ1がＶ0よりも大きければ、フォトダイオードＰＤは飽和していると判断され、Ｓ1＋Ｓ2が出力される。
【００７０】
例えば、この出力までをＣＭＯＳイメージセンサチップＣＨ上に形成し、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路を外付けで実現する。また、上記のように差動アンプＤＣ１についてはＣＭＯＳイメージセンサチップＣＨ上に形成してもよい。
また、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路については、取り扱うアナログデータが大きくなることから、差動アンプＤＣ１およびフレームメモリＦＭに入力する前にＡ／Ｄ変換を行い、差動アンプＤＣ１およびフレームメモリＦＭ以降をデジタル処理することが好ましい。この場合、用いるＡ／Ｄコンバータの入力レンジに合わせて、予め不図示のアンプにより増幅しておくことが好ましい。
【００７１】
上記のように、本実施形態のＣＭＯＳイメージセンサにおいては、１つの画素あたり、１フィールド毎に、飽和前電荷信号（Ｓ1）と飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）の２つの信号が得られることになり、実際にフォトダイオードＰＤ（ＣPD）が飽和あるいはそれに近い状態であったかどうか判断して、Ｓ1とＳ1＋Ｓ2のどちらかを選択することになる。
【００７２】
図１８（Ａ）は上記のようにして容量ＣFDを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1に相当する。一方、図１８（Ｂ）は容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1＋Ｓ2に相当する。
例えば、基準電位Ｖ0（例えば０．３Ｖ）として、これより低照度側では図８（Ａ）で示される信号Ｓ1を用い、高照度側では図１８（Ｂ）で示される信号Ｓ1＋Ｓ2を用いる。
このとき、両グラフにおいて低照度領域にノイズＮｏｉｓｅが現れるが、これは信号Ｓ1の方が信号Ｓ1＋Ｓ2よりも小さく、低照度側では信号Ｓ1を採用するのでノイズレベルを高くしてしまうという問題がない。
また、ＣFDの飽和電位は画素毎にばらつきを有しており、電荷数で１×１０4〜２×１０4程度でばらついているが、この領域に入る前にＣFD＋ＣSを用いた信号Ｓ1＋Ｓ2に切り換えてしまうので、ＣFDの飽和電位のばらつきの影響を受けないで済むという利点がある。
また、例え基準電位Ｖ0がばらついても、基準電位の近傍一帯でＣFDの電荷数とＣFD＋ＣSの電荷数は一致するので、基準電位付近においては、信号Ｓ１を用いても、信号Ｓ１＋Ｓ２を用いても、問題はない。
【００７３】
図１８（Ｃ）は、図１８（Ａ）に示す容量ＣFDを用いたときのフローティングディフュージョンの電圧を相対光量に対してプロットしたグラフ（ＣFDと表示）と、図１８（Ｂ）に示す容量ＣFD＋ＣSを用いたときのフローティングディフュージョンの電圧を相対光量に対してプロットしたグラフ（ＣFD＋ＣSと表示）を重ねて示した図である。それぞれ、図１８（Ａ）と図１８（Ｂ）に示すグラフを電荷数から電圧に変換したものに対応する。
ただし、容量ＣFD＋ＣSを用いると、同じ光量を照射して同じ電荷数を得てもＣSの分容量値が大きくなっているため、変換される電圧はその分低くなる。
例えば、上記のように基準電位０．３Ｖを超えるまでの低照度側ではＣFDで表示したグラフの信号Ｓ1を用い、０．３Ｖを超える高照度側では、ＣFD＋ＣSと表示したグラフの信号Ｓ１＋Ｓ２に切り替えて用いる。
【００７４】
本実施形態に係る固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、蓄積トランジスタを構成する前記ソース・ドレイン領域の少なくともいずれか一方において、固体撮像装置の駆動時に接合面から延伸する空乏層が素子分離絶縁膜の側面に到達しないように形成されていることにより、フォトダイオードから溢れた分の光電子に対する暗電流成分を抑制することができる。
【００７５】
本発明は上記の説明に限定されない。
例えば、１画素あたりのトランジスタが５個のＣＭＯＳセンサについて説明しているが、これ以上の数のトランジスタを有するＣＭＯＳセンサにも適用可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
【産業上の利用可能性】
【００７６】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
【００７７】
本発明の固体撮像装置の製造方法は広いダイナミックレンジが望まれているイメージセンサを製造する方法に適用できる。
【図面の簡単な説明】
【００７８】
【図１】図１は本発明の実施形態に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図２】図２は本発明の実施形態に係るＣＭＯＳイメージセンサにおいてプレーナ型蓄積容量素子を採用した場合の約１画素分のレイアウト図の一例である。
【図３】図３は本発明の実施形態に係るＣＭＯＳイメージセンサの各画素の一部における模式的断面図である。
【図４】図４は本発明の実施形態のＣＭＯＳ固体撮像装置の画素の一部に相当するレイアウト図の一例である。
【図５】図５は図４及び図２中のＡ−Ｂにおけるフローティングディフュージョンの断面図及び図２中のＣ−Ｄにおける増幅トランジスタの断面図である。
【図６】図６は、固体撮像装置の駆動時に上記のフローティングディフュージョンＦＤにおいて形成される空乏層の状態を示す模式図である。
【図７】図７（Ａ）〜（Ｃ）は図５に示す固体撮像装置の製造工程を示す断面図である。
【図８】図８（Ａ）〜（Ｃ）は図５に示す固体撮像装置の製造工程を示す断面図である。
【図９】図９（Ａ）〜（Ｃ）は図５に示す固体撮像装置の製造工程を示す断面図である。
【図１０】図１０は、本発明の実施形態のＣＭＯＳ固体撮像装置の画素の一部に相当するレイアウト図の変形例である。
【図１１】図１１は図１０中のＡ−Ｂにおけるフローティングディフュージョンの断面図及び増幅トランジスタの断面図である。
【図１２】図１２は本発明の実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。
【図１３】図１３は本発明の実施形態に係るＣＭＯＳイメージセンサの駆動ラインに印加する電圧を、ｏｎ／ｏｆｆの２準位で示したタイミングチャートである。
【図１４】図１４（Ａ）〜（Ｃ）は本発明の実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。
【図１５】図１５（Ｄ）〜（Ｆ）は本発明の実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。
【図１６】図１６は本発明の実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
【図１７】図１７は飽和前電荷信号＋ＣFDノイズ、ＣFDノイズ、変調された過飽和電荷信号＋ＣFD＋ＣSノイズおよびＣFD＋ＣSノイズの４つの信号の処理を行う回路である。
【図１８】図１８（Ａ）および図１８（Ｂ）はそれぞれ容量ＣFDまたは容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図であり、図１８（Ｃ）は、図１８（Ａ）と図１８（Ｂ）の電荷数を電圧に変換して相対光量に対してプロットして重ねて示したグラフである。
【符号の説明】
【００７９】
１０…ｎ型半導体基板、１１，１１ａ，１１ｂ…ｐ型ウェル、１２…ｐ+型分離領域、１３…ｎ型半導体領域、１４，１７…ｐ+型半導体領域、１５，１６…ｎ+型半導体領域、１５ａ…ｐ型層、２０，２１，２２…素子分離絶縁膜、２３，２４…ゲート絶縁膜、２５…容量絶縁膜、３０，３１…ゲート電極、３２…上部電極、３３，３４…配線、４０，４１…素子分離絶縁膜、４２…ｐ+型層、４３…ゲート絶縁膜、４４…ゲート電極、４５…ＬＤＤ層、４６…第１絶縁膜、４６ａ…サイドウォール絶縁膜、４７…ソース・ドレイン層、４８，４９…シリサイド層、５０…第２絶縁膜、５１…ｎ+型層、５２…シリサイド層、５３…シリサイドブロック層、ＡＤＣ１〜３…Ａ／Ｄコンバータ、ＡＰ…アンプ、ＣFD，ＣPD，Ｃ…容量、ＣS…蓄積容量素子、ＣＨ…チップ、ＣＰ…コンパレータ、ＣＴa，ＣＴb…回路、ＤＣ１，ＤＣ２…差動アンプ、ＦＤ…フローティングディフュージョン、ＦＭ…フレームメモリ、ＧＮＤ…グラウンド、ＬＴ…光、Ｎ1…ＣFDのリセットレベルの信号（ノイズ）、Ｎ2…ＣFD＋ＣSのリセットレベルの信号（ノイズ）、Ｎｏｉｓｅ…ノイズ、ｏｕｔ…出力（ライン）、ＰＤ…フォトダイオード、Ｐｉｘｅｌ…画素、ＱA…過飽和電荷、ＱA１，ＱA２…過飽和電荷の一部、ＱB…飽和前電荷、Ｓ1…飽和前電荷信号、Ｓ1’…変調された飽和前電荷信号、Ｓ2…過飽和電荷信号、Ｓ2’…変調された過飽和電荷信号、ＳＥ…セレクタ、ＳＬ…選択ライン、ＳＲH…列シフトレジスタ、ＳＲV…行シフトレジスタ、Ｔ1〜Ｔ4…時刻、Ｔｒ１…転送トランジスタ、Ｔｒ２…蓄積トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４…増幅トランジスタ、Ｔｒ５…選択トランジスタ、Ｖ…空乏層、ＶＤＤ…電源電圧、φT，φS，φR，φX，φS1+N1，φN1，φS1'+S2'+N2，φN2，φV1，φV2…駆動ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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