(57)【要約】【課題】ＣＰＵバスなどのパラレル信号のＬＶＤＳによる双方向伝送を実現すること。【解決手段】パラレル信号をシングルエンド信号に変換するパラレル／シリアル変換部１と、パラレル／シリアル変換部１からのシングルエンド信号をＬＶＤＳ出力に変換するＬＶＤＳドライバ３と、ＬＶＤＳ信号をシングルエンド信号に変換するＬＶＤＳレシーバ４と、ＬＶＤＳレシーバ４からのシングルエンド信号をパラレル信号に変換するパラレル／シリアル変換部２と、を有する機能ブロックを備え、データ送信はパラレル／シリアル変換部１とＬＶＤＳドライバ３を用い、データ受信はＬＶＤＳレシーバ４とシリアル／パラレル変換部２を用い、機能ブロックを１つのパッケージに搭載し、機能ブロックの伝送方向機能を切り替える伝送方向制御信号８によって、パラレル信号のＬＶＤＳによる双方向通信を実現する。【選択図】図１
2007249942.tif 000002
【特許請求の範囲】
【請求項１】
入力されるパラレル信号をシングルエンド信号に変換するパラレル／シリアル変換部と、
前記パラレル／シリアル変換部からのシングルエンド信号をＬＶＤＳ出力に変換するＬＶＤＳドライバと、
入力されるＬＶＤＳ信号をシングルエンド信号に変換するＬＶＤＳレシーバと、
前記ＬＶＤＳレシーバからのシングルエンド信号をパラレル信号に変換するパラレル／シリアル変換部と、
を有する機能ブロックを１つのパッケージに搭載し、
データ送信は前記パラレル／シリアル変換部と前記ＬＶＤＳドライバを用い、
データ受信は前記ＬＶＤＳレシーバと前記シリアル／パラレル変換部を用い、
前記機能ブロックの信号の伝送方向を切り替えることによって、前記パラレル信号のＬＶＤＳによる双方向通信を行うことを特徴とするインターフェース装置。
【請求項２】
請求項１記載のインターフェース装置において、
前記１つのパッケージに搭載された機能ブロックは、前記双方向通信のドライバまたはレシーバとして共通して使用されることを特徴とするインターフェース装置。
【請求項３】
請求項１記載のインターフェース装置において、
前記機能ブロックの信号の伝送方向の切り替えは、伝送方向制御信号を前記機能ブロックの各構成要素に印加することによって行うことを特徴とするインターフェース装置。
【請求項４】
請求項３記載のインターフェース装置において、
前記機能ブロックは送信側と受信側に対として配置され、
前記機能ブロックの一方には前記伝送方向制御信号が、他方には前記伝送方向制御信号の反転信号がそれぞれ入力されることを特徴とするインターフェース装置。
【請求項５】
請求項１記載のインターフェース装置において、
前記１つのパッケージに複数の機能ブロックを搭載し、前記機能ブロック毎に前記伝送方向を設定する設定手段を備えていることを特徴とするインターフェース装置。
【請求項６】
請求項５記載のインターフェース装置において、
前記複数の機能ブロックの内の１つの機能ブロックにＣＰＵバスを適用することを特徴とするインターフェース装置。
【請求項７】
請求項５記載のインターフェース装置において、
前記伝送方向機能を設定し、前記複数の機能ブロックの内の１つの機能ブロックはデータバスに接続されて双方向通信用として機能させ、他の機能ブロックはデータ送信用として機能させることを特徴とするインターフェース装置。
【請求項８】
請求項５記載のインターフェース装置において、
前記複数の機能ブロックの内使用しない機能ブロックに対して動作不可とする信号を印加することを特徴とするインターフェース装置。
【請求項９】
請求項５記載のインターフェース装置において、
前記データ受信のリード指示信号に基づいて、前記機能ブロックの信号の伝送方向を切り替えることを特徴とするインターフェース装置。
【請求項１０】
請求項９記載のインターフェース装置において、
前記機能ブロックは送信側と受信側に対として配置され、
前記信号の伝送方向は、伝送方向制御信号とドライバであるかレシーバであるかを設定する設定端子の信号レベルに基づいて自動的に切り替えられることを特徴とするインターフェース装置。
【請求項１１】
請求項１ないし１０のいずれか１項に記載のインターフェース装置を備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データバスなどのパラレル信号の双方向伝送に係わり、特に、ＬＶＤＳ（Low Voltage Differential Signaling）による双方向伝送を実現するインターフェース装置及びこのインターフェース装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
近年のデータ通信システムにおいて、バスによるデータ転送が行われており、このバスのようなパラレルの信号は、信号線が平行に並んでいるため、信号先の中を電流が流れることによって発生する磁力が他の信号に干渉して電磁誘導により意図しない電流が流れ、誤動作をするという信号の干渉や、配線長が微妙に異なることによって発生する信号の遅延などが発生する。
【０００３】
このようなパラレル信号で長距離伝送を実施した場合に、信号の干渉を防ぐために信号線の間にＧＮＤを挿入するなどの対策による信号線（電線）の増加や、配線経路中の抵抗による信号波形のなまりや崩れによる信号の誤検知、または配線長の差異が大きくなることに伴う信号間の遅延が発生する虞がある。このような課題や不具合を解消するため、長距離伝送にはＵＳＢ、ＩＥＥＥ１３９４等のシリアル通信が有用であるが、これらの信号には複雑なプロトコルが必要であり、端末相互間の信号の授受に関して、信号の遅延などの不具合は発生しないが、ＥＭＩ（不要電磁波）に絡む低ノイズの通信に関しては必ずしもよい通信とは言えない。
【０００４】
そこで、低ノイズの長距離通信を実現するために、現在では、１本の信号線に対して２本の信号線を使用して、その信号線間で引き算をすることによって、信号線にのったノイズをキャンセルするという、差動方式の信号伝達方式がある。さらに、その２本の信号線の位相を反転させて、電圧の振幅を半分にし、より低電圧でノイズの少ない伝送方式がＬＶＤＳである。しかし、現状でこのＬＶＤＳによる通信は、１方向の通信しか実現されておらず、データバスのような双方向の通信を実現しているものはないというのが現状である。
【０００５】
バスのような多数の信号線をＬＶＤＳに変換するＢＬＶＤＳ（Ｂｕｓ  ＬＶＤＳ）といったものは実用化されているが、１本の伝送線は１方向の通信しか行わず、また、ＬＶＤＳのデバイスとして、双方向を実現しているものはあるが、これはそれぞれの信号の方向に対してそれぞれ信号線を用意しており、これを用いてバスのような信号線の多い通信を実現するのは、それだけデバイスと通信用の電線が必要になり、コスト高を招くこととなる。もちろん、ＣＰＵバス等の既存のバス形態の信号をＬＶＤＳで伝送することは不可能であり、実現しようとすると、データバスの双方向伝送の他に、アドレスバスやその他制御信号が必要で、その分さらにコストアップになる。
【０００６】
まず、本実施例１に係るインターフェース装置が適用される複写機における現状の通信形態について説明する。広幅機のような大型の複写機を例に取ると、例えば、ＣＰＵを搭載しているＰＣＢ（プリント回路基板）から、各制御負荷へ信号を長距離に渡って這い回している。そして、複写機は、一般的に、読み取り部、書き込み部、メイン制御部、転写紙給紙部等で構成されているが、例えば、読み取り部であれば、広幅の原稿サイズを検出するためのセンサが必要であり、仮にＡ４，Ａ３，Ａ２，Ａ１，Ａ０，Ｂ４，Ｂ３，Ｂ２，Ｂ１の原稿幅を検出しようとするならば、少なくとも、原稿サイズの種類分、例えば９個のセンサが必要になる。
【０００７】
ここで、９個のセンサをメイン制御部から制御しようとすると、センサは、駆動電源と信号で少なくとも３本の信号線が必要であり、合計２７本もの信号線（電線）を長距離に渡って這い回すことになる。当然、各ユニットで、多くの負荷を制御する必要があるので、マシン（複写機）全体で、かなりの本数の電線が這い回ることになる。これだけのハーネスを這い回すということは、ノイズという観点からも大きな課題が生じ、マシンにハーネスを組付けるということでも作業性が悪く、また、電線の線数によるコストアップに繋がる。
【０００８】
そこで、信号線の線数を減らす方法として、メイン制御板とシリアル通信等で信号の送受を行うＰＣＢを各ユニットに設け、そのＰＣＢでユニット内の制御負荷を制御するという構成にすれば、信号線はユニット内だけであるので、長距離を這い回すことなく機能を達成することはでき、また、メイン制御ＰＣＢと各ユニットのＰＣＢはシリアル通信で使用する数本の信号線のみでよいので、ハーネスの削減と共に這い回し作業性を向上させることができる。
【０００９】
しかし、このような構成では、確かに信号線の削減にはなるが、各ユニットに搭載されるＰＣＢにメイン制御ＰＣＢとは別にＣＰＵを搭載する必要があり、そのソフト開発工数がかかってしまうことと、シリアル通信によるタイミング検証が課題になってくる。ここで、各ユニットに搭載するＰＣＢにＣＰＵバスで動作するＩＣを載せて、ＣＰＵバスによるパラレル通信で、メイン制御ＰＣＢから各ユニットのＰＣＢを制御すれば、それぞれのユニットで必要になっているソフト開発にかかる工数は削減することができるが、ノイズによる信号線の歪みによる誤動作や、ＥＭＩに関する電磁波の発生等の課題が危惧される。
【００１０】
ところで、従来、差動信号を伝送するインターフェース規格としてのＬＶＤＳによる双方向通信では、２本の信号線を用いる場合、レシーバ側で終端処理する必要性のため、ドライバ側とレシーバ側とで終端抵抗が２つ設けられ、これらの終端抵抗のミスマッチングによる信号反射の観点で、一方の終端抵抗を無効にする抵抗切り替え制御がなされていた。
【００１１】
また、従来のＬＶＤＳによる通信は、図９に示すようなＬＶＤＳ信号線が別々になっている双方向通信のパッケージを用いる方法や、図１０に示すようなＢｕｓＬＶＤＳのようなバス信号をＬＶＤＳに変換して、ポイントｔｏポイントで通信を実施する構成を用いていた。そして、図９の方法に関しては、バスラインのような信号線が多くある場合は、これらの構成ではパッケージを複数使用するのでコスト高であり、また、ＰＣＢ基板（プリント回路基板）上への実装面積を多く必要としていた。図１０の方法は、バス信号を少ないＬＶＤＳ信号線で接続することができ、バス信号のＬＶＤＳ接続を可能にしているが、双方向はなく一方通行のみの通信である。仮にこのＢｕｓＬＶＤＳを使用して双方向通信を実現しようとすると、図９の構成と同じようにパッケージが複数個必要になる。
【００１２】
そこで、ＬＶＤＳで一方向の通信を行っているインターフェースに対して、逆方向への通信を可能とする方法が、例えば、特許文献１に提案されている。これによると、逆方向への通信はＬＶＤＳより低速なシングルエンド信号（差動信号ではない、いわゆる０Ｖを基準とした普通の信号：５Ｖ、３．３Ｖ等）を使用することにより、双方向通信を実現している。すなわち、２本の信号線を介した一方向への通信は差動信号を用いて伝送するが、逆方向への信号伝送はシングルエンド信号を用いて行い、高速性が要求される信号伝送には差動信号を用い、低速でよい場合にはシングルエンド信号を用いた伝送を行う。
【００１３】
また、特別な伸長装置を必要とせずに、高速なデータ転送を可能とするインターフェースの従来技術として、例えば、特許文献２が挙げられる。この特許文献２によると、プリンタコントローラとプリンタエンジンとの間のインターフェースは、各種制御信号をやりとりする双方通信可能な制御線と、コントローラからエンジンに画像データを送信するデータ線を構成しており、画像データ送信の合間に制御信号をやり取りする必要がないので高速な画像データ送信が可能となるものである。
【特許文献１】特開２００５−１８３１２号公報
【特許文献２】特開２００２−２５４７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しなしながら、上記の引用文献１は、ＬＶＤＳ自体の双方向通信を実現するものではなく、ＬＶＤＳの一方向通信を実施して、その反対方向の通信を実現するためにシングルエンド信号を使用するというものであり、この場合、ＬＶＤＳで通信する方向とは逆の通信のときの信号（シングルエンド信号）は、そのスピード、信号の種類に制約があり、また、ノイズも発生するという課題がある。特に、双方向通信とはいっても、データバスのような信号には使用はできず、ＬＶＤＳと逆向きの通信を実施する場合は、あくまで補助的な信号を通信する場合に限られてしまう。また、上記引用文献２においても、データ線によって画像データの片方向の通信を行うものに過ぎない。
【００１５】
本発明の目的は、データバスのような多数の信号（パラレル信号）による双方向通信が必要な信号に対して、シリアルに変換してＬＶＤＳによる双方向伝送を実現し、低ノイズの長距離伝送を実現することのできるインターフェース装置及び画像形成装置を提供することにある。
【課題を解決するための手段】
【００１６】
前記課題を解決するために、本発明は主として次のような構成を採用する。  
入力されるパラレル信号をシングルエンド信号に変換するパラレル／シリアル変換部と、前記パラレル／シリアル変換部からのシングルエンド信号をＬＶＤＳ出力に変換するＬＶＤＳドライバと、入力されるＬＶＤＳ信号をシングルエンド信号に変換するＬＶＤＳレシーバと、前記ＬＶＤＳレシーバからのシングルエンド信号をパラレル信号に変換するパラレル／シリアル変換部と、を有する機能ブロックを備え、データ送信は前記パラレル／シリアル変換部と前記ＬＶＤＳドライバを用い、データ受信は前記ＬＶＤＳレシーバと前記シリアル／パラレル変換部を用い、前記機能ブロックを１つのパッケージに搭載し、前記機能ブロックの伝送方向機能を切り替えることによって、前記パラレル信号のＬＶＤＳによる双方向通信を行い得る構成とする。
【００１７】
また、前記インターフェース装置において、前記１つのパッケージに複数の機能ブロックを搭載し、前記機能ブロック毎に前記伝送方向機能を設定可能とし、前記複数の機能ブロックの内の１つの機能ブロックにＣＰＵバスを適用するとともに、他の機能ブロックはデータ送信用として機能するように伝送方向機能を設定する構成とする。
【発明の効果】
【００１８】
本発明によると、パラレル信号のＬＶＤＳによる双方向伝送を実現することができ、これによって低ノイズの長距離伝送、パッケージ集約化によるコストダウンを図ることができる。
【００１９】
また、ＬＶＤＳの双方向伝送を実現するための機能ブロックを、双方向だけでなく、片方向のみの伝送にも設定可能にすることで、ＣＰＵバス等の既存のバス系統を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図面を参照して説明する。
【実施例１】
【００２１】
図１ないし図８は本発明の実施例１に係るインターフェース装置を説明するためのものである。
【００２２】
図１は本発明の実施例１に係るインターフェース装置の内部回路を示す図である。図２は本実施例１に関するＬＶＤＳの伝送において送信側と受信側における伝送方向制御信号の反転状態の一例を示す図である。図３は本実施例１に関するＬＶＤＳの伝送において送信側と受信側における伝送方向制御信号の反転状態の他例を示す図である。図４は本実施例１に係るインターフェース装置における機能ブロックとパッケージとの関連構成を示す図である。
【００２３】
また、図５は本実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の構成例を示す図である。図６は本実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の動作例として伝送方向制御信号の作成及び使用手法を示す図である。図７は本実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の動作例を説明する図である。図８は本実施例１に係るインターフェース装置における双方向ＬＶＤＳデバイスをドライバかレシーバかのいずれかの機能に固定し、必要に応じて機能ブロックの伝送方向を切り替える構成を示す図である。
【００２４】
本発明の実施例１に係るインターフェース装置について図１を用いて説明する。図１は本発明の実施例１に係るインターフェース装置の内部回路を示す図である。図１において、１はパラレル／シリアル変換部、２はシリアル／パラレル変換部、３はＬＶＤＳドライバ、４はＬＶＤＳレシーバ、５はＰＬＬ、６は双方向データ、７はＬＶＤＳＩ／Ｆ、８は伝送方向制御信号、９はクロック、をそれぞれ表す。
【００２５】
図１はＬＶＤＳによる双方向通信を実現するための内部回路であり、送信されるデータ６は、パラレル／シリアル変換部１にまず入力される。パラレル／シリアル変換部１は、ＰＬＬ５で逓倍されたクロックにしたがって、シリアルデータ転送を行うためのレジスタへデータをシフトする。このシフトされたデータはＬＶＤＳドライバ３へ入力され、ＬＶＤＳＩ／Ｆ７を通してＬＶＤＳ信号として出力される。また、ＬＶＤＳ信号を入力する場合は、上記説明の逆で、ＬＶＤＳＩ／Ｆ７を通してＬＶＤＳで送られてきた信号をＬＶＤＳレシーバ４で受け、その信号をシリアル／パラレル変換部２へ入力し、そして、変換されたデータをパラレルデータ６として出力する。
【００２６】
図２に示す用にそれぞれの素子（パラレル／シリアル変換部１、シリアル／パラレル変換部２、ＬＶＤＳドライバ３、ＬＶＤＳレシーバ４）には、信号の伝送方向を切り替える伝送方向制御信号８が入力されており、この制御信号８がＨであればＬＶＤＳデータ送信部１１がアクティブに、ＬであればＬＶＤＳデータ受信部１２がアクティブになるように制御を実施している。
【００２７】
ここで、図１において、ＬＶＤＳドライバ３は、入力されたシングルエンド信号をＬＶＤＳ出力（２本の互いに逆向きの信号）に変換するものである。ＬＶＤＳレシーバ４は入力されたＬＶＤＳ信号（２本の互いに逆向きの信号）をシングルエンド信号に変換するものである。パラレル／シリアル変換部１は、入力されたパラレルデータをレジスタに一旦シフトし、このレジスタの先頭ビットから順にデータを送り出すことによってパラレル／シリアルの変換を行うものである。
【００２８】
また、入力されたシリアルデータをパラレルデータに変換するのも同じことであり、順に送られてきたデータを先頭からレジスタにストックし、すべてのデータが貯まればポート出力用のレジスタに移すことによってシリアル／パラレル変換部２の機能が果たされる。これらの変換部１，２は、それぞれの用途に応じて、切り替えが可能になっており、この切り替えは伝送方向制御信号８によって行われる。
【００２９】
伝送方向制御信号８は双方向の伝送方向を制御するための信号である。データ送信方向は、機能ブロックとして、パラレル／シリアル変換部１とＬＶＤＳドライバ３を有しており、逆に、データ受信方向では、シリアル／パラレル変換部４とＬＶＤＳレシーバ２を有しているので、この機能を信号の伝送方向によって切り替える必要があり、そのイネーブル信号として伝送方向制御信号８を使用する。
【００３０】
この伝送方向制御信号８は、データ通信開始時に別信号としてポートから出力してもよいし、ＣＰＵバス制御で使用するリード／ライトなどの制御信号を利用してもよい。また、片方向伝送で使用する場合は、このドライバ／レシーバコントロール信号のレベルを使用する機能によって固定しておく。
【００３１】
因みに、図１に示すＬＶＤＳによる双方向通信（本発明の実施例１）との対比で、従来技術におけるインターフェース装置について図１４と図１５を参照しながら説明する。図１４はＬＶＤＳ信号線が別々になっているＬＶＤＳ双方向通信のパッケージ内構成例であり、送信と受信でそれぞれＬＶＤＳドライバ３、レシーバ４を持っていて、１本の電線では、信号の方向は１方向のみである。また、図１５はバスＬＶＤＳの内部構成であり、パラレルデータをシリアルに変換するパラレル／シリアル変換部１を通して、ＬＶＤＳドライバ３によってＬＶＤＳで出力する構成になっている。信号の方向は１方向のみである。この場合、逆方向の信号を受信したい場合は、別の受信用のパッケージが必要になる。
【００３２】
図１に示した本発明の実施例１に係るインターフェース装置は、複写機に限らず、ＬＶＤＳのパラレル信号の長距離伝送を実施する装置であれば使用可能であるが、本実施例１では、適用例として複写機を取り上げる。次に、本実施例１に係るインターフェース装置が適用される複写機の概要を説明する。複写機は、一般的な構成として、読み取り部、画像処理部、コントローラ、画像データ配置部、書き込み部を備えている。
【００３３】
読み取り部は原稿を読み取る部分であり、原稿読み取りの方法としては、ＣＣＤによる原稿読み取り方法や密着センサ等を使用して原稿を搬送させながら原稿読み取る方式がある。また、画像処理部は、読み取り部で読み取られた画像の画像処理を行う。この画像処理部は複数のプロセッサで構成され、それぞれのプロセッサにより必要な画像処理が行われる。画像処理の機能としては、シェーディング補正や地肌除去などが挙げられる。
【００３４】
また、コントローラは、画像システムにおける画像データの出力タイミング等をコントロールする。コントローラは複数のプロセッサとメモリなどの記憶手段を有するとともにこれらが互いに接続されている。画像処理が施された画像データは一旦コントローラのハードディスク等の記憶手段に蓄えられる。各画像データの出力タイミングに応じて、必要なデータを取り出し、画像データ配置部へ転送する。
【００３５】
また、画像データ配置部は画像書き込み幅に対応したラインメモリを有する。このラインメモリにコントローラから転送されてくるデータが画像領域に応じて配置される。メモリはＦＩＦＯであり、配置されたデータは先頭から順に書き込み制御部へ送られる。また、書き込み部は画像の書き込み動作を行う部分であり、画像書き込みを行うためのＬＤ等の光デバイスとそれを駆動するためのドライバＩＣなどから構成される。転送されてきたデータに応じて、光デバイスを駆動（点滅動作）し、書き込み動作を行う。なお、後述するが、図５、図７で例示しているパラレル信号を入出力するものとしてＣＰＵを取り上げているが、このＣＰＵは上述したコントローラ（画像データの処理用）に該当するものではなくて、複写機全体を制御するメインコントローラのことである。
【００３６】
次に、本実施例１の適用例である複写機の動作の概略を述べると、スキャナ等の読み取り装置で読み取られた画像は、デジタルデータに変換され、画像処理部へデータ転送される。各種画像処理が終了したデータはシステムを制御しているコントローラに転送され、そこで、一旦ハードディスク等の記憶手段に蓄えられる。その後、コピー枚数、モード等の条件によってデータはラインメモリへ配置され、画像書き込みデータとして書き込み部へ転送され、書き込みタイミングに合わせて、カセット等の転写紙ストック手段から搬送されてきた転写紙にＬＤ等の光デバイスにより書き込み動作が行われる。このような複写機の動作は一般的な通常の動作である。
【００３７】
まず、本実施例１を概略的にいえば、図１に図示する本実施例１に係るインターフェース装置は、双方向のパラレル信号をシリアルに変換してＬＶＤＳで信号を伝送するので、ＬＶＤＳ双方向に関して、データバス等の信号線の多いパラレル信号を長距離伝送しても、低ノイズで信頼性の高い通信が可能になる。また、双方向のパラレル信号の通信をパッケージ１つで実現するので（送信用と受信用の構成要素を備えているので）、低コストで且つ、実装面積を小さくできる。さらに、本実施例１に係るインターフェース装置を複写機に搭載した場合に、双方向伝送と片方向伝送の機能を選択したり固定したりすることで（詳細は後述するが、伝送方向制御信号の利用形態（使い方）で可能である）、ＣＰＵバス等の既存のバスによる接続を可能にし、また、１パッケージに収めることで、省スペースと、コストダウンを図ることができる。パラレル信号をシリアルにするので、ハーネス線数を少なくすることができる。ソフト開発負荷が軽減される。
【００３８】
図１に示すように、伝送方向制御信号８でＬＶＤＳの伝送方向（送信方向と受信方向）の切り替えを実施するが、信号レベルによって伝送方向を制御しているので、データの受信側ブロック１２と送信側ブロック１１で（図２を参照）、異なったレベルの信号を入力する必要がある。そこで、図２に示すように、例えば、信号をＬＶＤＳ信号とは別に相手側のＰＣＢ１２に入力し、そこで、図２に示す反転部１０で信号を反転させて伝送方向制御信号として供給する。これにより、信号を伝送する際のデータの送信側ブロック１１と受信側ブロック１２を明確にすることができる。図２は本実施例１に関するＬＶＤＳの伝送において送信側ブロック１１と受信側ブロック１２における伝送方向制御信号の反転状態を示す図である。
【００３９】
また、図３に示すように、伝送方向制御信号に、固定したレベルの信号を入力しておけば、パッケージ内部のＬＶＤＳの送受信のどちらかの機能に固定できるので、双方向で使用しない場合、ドライバ専用、レシーバ専用という使用方法も可能である。図３では、受信側ブロック１２は伝送制御信号が接地され、送信側ブロック１１では伝送制御信号として所定値が印加されている。図２と図３に示す構成から分かるように、送信側ブロック１１と受信側ブロック１２とは１つの共通のパッケージであり（図で実線枠内の回路構成）、ドライバとレシーバの設定が適宜に選択可能である。なお、送信側ブロック１１と受信側ブロック１２とは適宜に切り替わるものである。
【００４０】
次に、本実施例１に係るインターフェース装置における機能ブロックとパッケージとの関連構成について、図４を参照しながら説明する。図４に示すように、パラレル／シリアル変換部１、シリアル／パラレル変換部２、ＬＶＤＳドライバ３、ＬＶＤＳレシーバ４、ＬＶＤＳＩ／Ｆ７等を備えた構成を１つにまとめて第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣとし、これら第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣが複数個集まって１つのパッケージＰに納められている。
【００４１】
そして、これら第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣはそれぞれ独立に制御可能になっており、伝送方向制御信号８等によって、機能に応じて信号の伝送方向を設定することができる。また、各機能ブロックＢＡ，ＢＢ，ＢＣで図示のようにイネーブル信号ＥＮの制御を実施することによって（通常の手法の適用することによって）、必要のない機能ブロックは動作不可に設定することができる。
【００４２】
次に、本実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の構成例について図５を参照しながら説明する。図５に示すように、ＣＰＵバス２２は、アドレスバス２２ａ、データバス２２ｂ、制御信号（リード信号、ライト信号、チップセレクト信号等）２２ｃで通信を行っているが、これらの信号を第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣ毎に割当てていく。例えば、データバス２２ｂは双方向通信であるため、第３の機能ブロックＢＣをＬＶＤＳの双方向伝送で使用し、アドレスバス２２ａ及び制御信号２２ｃはＣＰＵ２１側からの片方向通信であるので、第１及び第２の機能ブロックＢＡ，ＢＢをＬＶＤＳドライバとして設定すればよい。当然に、信号を受ける相手側のＰＣＢにおいても、上述したような設定を実施する必要があり、第１及び第２の機能ブロックＢＡ，ＢＢはレシーバとして、第３の機能ブロックＢＣは双方向伝送として使用する。
【００４３】
次に、本実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の動作例について、図７を参照しながら説明する。図７に示すように、ＣＰＵ２１を搭載しているＰＣＢをＰＣＢ１、ＣＰＵから制御される側であるＰＣＢをＰＣＢ２とする。
【００４４】
ＣＰＵバス２２は、ＰＣＢ１のＣＰＵ２１からＰＣＢ２のデバイス２３へのデータの書き込み（ライト）と相手側からデータを受け取る読み込み（リード）を実施しているが、ライト時はＣＰＵ２１からデバイス２３へ信号を１方向通行で伝送するので、単純にＰＣＢ１はＬＶＤＳのドライバ、ＰＣＢ２はＬＶＤＳのレシーバとして機能すればよい。また、リード時はＣＰＵ２１から相手側デバイス２３へ命令を送り、それに対し返答してくるデータをＣＰＵ２１が受け取るという動作をする必要がある。
【００４５】
上述した動作を実現する方法として、リード動作をする時に、まず、アドレス及び制御信号をＰＣＢ２へ送信するときに同時にデータバス２２ｂの伝送方向制御信号８を入力し、データバス２２ｂの伝送方向を決定すればよい。この伝送方向制御信号８により、第３の機能ブロックＢＣは、データ受信機能（ＬＶＤＳの受信機能）に設定され、データを受け取ることができる。
【００４６】
また、本実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の動作例として伝送方向制御信号の作成及び使用手法について、図６を参照しながら説明する。図６において、リード信号（ＣＰＵがリードを指示するときの信号であり、Ｌレベルの信号）と例えばＨ信号のＡＮＤを取った信号８ａを、伝送方向制御信号端子に入力しておけば、通信をしていない状態あるいはライト時は（リード指示されたときではないという理由で）、リード信号がＨレベルであるので、ＡＮＤ回路８ｂの出力はＨレベルであり、第３の機能ブロックＢＣをドライバに設定しておけばよい。リード信号が入った時のみ、伝送方向制御信号がＬになるので、ＬＶＤＳを受信機能に設定することができる。これにより、伝送方向制御信号８を別途ポートから出力することなく、リード信号の信号レベルのみで制御が可能になる。
【００４７】
また、ＣＰＵバス２２には、データを確実に取り込むために、規定されている信号間のタイミングがあるが、リード信号（Ｌレベルの信号）が出力されてから、データを取り込むまでには、ある程度の時間があり、伝送方向制御信号の検出に問題はない。
【００４８】
次に、本実施例１に係るインターフェース装置における双方向ＬＶＤＳデバイスをドライバかレシーバかのいずれかの機能に固定し、必要に応じて機能ブロックの伝送方向を切り替える構成について、図８を参照しながら説明する。
【００４９】
ＣＰＵバスの場合、ＣＰＵ側ＰＣＢから制御信号が出力されるので、ＣＰＵ側ＰＣＢをいわゆるマスタという設定にし、伝送方向に応じて伝送方向制御信号のレベルを切り替えることによって相手側ＰＣＢ（ＰＣＢ２）の伝送方向を制御することができる。
【００５０】
例えば、図１４に示すようにドライバ／レシーバ設定端子をＰＣＢ１ではＨ（例えば、電圧印加）に、ＰＣＢ２ではＬ（例えば、接地）にすることによって双方向ＬＶＤＳデバイスをそれぞれドライバ、レシーバに機能を設定することができる。次に、伝送方向の制御に関して、図２で説明したように、伝送方向制御信号８をドライバ側とレシーバ側で論理を反転させる必要がある。
【００５１】
ここで、ドライバ側（図８の例では左側のＰＣＢ１）は、伝送方向制御信号がＨで送信になるので（伝送方向制御信号は、例えばライトの場合にＨ、リードの場合Ｌ）、ドライバ／レシーバ設定端子８ｃの信号レベル（この場合Ｈ）に応じて、信号論理選択機能部（伝送方向制御信号８のＨかＬかによって、ドライバ／レシーバ設定端子８ｃからの入力信号に対して、当該選択機能のいずれかの出力を選択するような機能を有したもの）８ｄの中で、機能ブロックＢへの入力として、第２のワイヤＷ２が接続される。レシーバ側（ＰＣＢ２）も同じように、ドライバ／レシーバ設定端子のレベル（この場合Ｌ）に応じてワイヤが選択されるが、レシーバ側は、レベル信号がＬなので第１のワイヤＷ１が選択され、これにより、伝送方向制御信号８の論理レベルは、ドライバ側とレシーバ側で反対になる。
【００５２】
また、ドライバ／レシーバ（インターフェース装置）を設定（固定）するということは、伝送方向制御信号を相手側へ送る時の信号の向きも決定しなければいけないことになり、ドライバ／レシーバ設定端子８ｃのレベル（電圧印加のＨか接地のＬ）によって、入出力選択機能部８ｅで同じように入出力を選択することができる。上述した例では、ドライバ側は出力に、レシーバ側は入力に設定されることになる。要は、伝送方向制御信号８のＨかＬかでＰＣＢ１の機能ブロックを送信か受信のいずれかの機能に選定して、同時にＰＣＢ２の機能ブロックはＰＣＢ１のそれと逆の機能に選定する手段であれば、図８の図示構造に限ることはない。
【００５３】
データバス２２ｂのような双方向機能が必要なブロックを上記のような回路と伝送方向制御信号で制御することにより、送信と受信の機能を切り替えて通信することができる。例えば、ライトの場合、伝送方向制御信号８をＨにすることで、ドライバ側は、第２のワイヤＷ２が接続されているので、Ｈ信号がそのまま機能ブロックを制御し、機能ブロックは送信の機能になる。一方、レシーバ側は、入力された伝送方向制御信号は、レシーバに設定され、第１のワイヤＷ１を通して機能ブロックに入力されることになるので、信号レベルはＬになり、機能ブロックＢは受信として機能することになる。リードの場合は、上述した説明の伝送方向制御信号がＬになるだけで、後は同じである。
【００５４】
ここで、本発明の実施例１に係るインターフェース装置の特徴を取り纏めて再度説明する。従来技術においては、バスＬＶＤＳのようなバスラインをＬＶＤＳのシリアル信号に変換することはできたが、一方向の通信のみで双方向通信は実現されていない。双方向通信を実現したＩＣはあるが、これは、それぞれの方向の信号線に対してＬＶＤＳに変換を実施しており、シリアル信号をそのままＬＶＤＳに変換して通信を実施することを可能にしたものであり、あくまで、１本の信号線には、１方向の信号しか流れない。また、長距離伝送にはＵＳＢなどのシリアル通信が使用されるが、ノイズには強いというわけではなく、また、通信速度や処理速度に関しても課題を残していた。
【００５５】
そこで、本発明の実施例１では、パラレル信号のＬＶＤＳによる双方向伝送を実現することを解決課題としたものであり、この課題達成の構成により、低ノイズの長距離伝送、パッケージ集約化によるコストダウンを図るものであり、また、ＬＶＤＳの双方向伝送を実現するための機能ブロックを、双方向だけでなく、片方向のみの伝送にも設定可能にすることで、ＣＰＵバス等の既存のバス系統に適用することができるものである。そして、この課題達成の構成として、データ送信用はパラレル／シリアル変換部とＬＶＤＳドライバ、データ受信用はシリアル／パラレル変換部とＬＶＤＳレシーバ、という組み合わせを機能ブロックとして１つのパッケージに搭載し、それぞれの用途に応じて、機能を切り替えることで、データバス等のパラレル信号のＬＶＤＳによる双方向伝送を実現する。また、この機能ブロックを１つのパッケージに複数個盛り込み、双方向伝送、片方向伝送を設定、固定することを可能にすることで、ＣＰＵバス等の片方向伝送と双方向伝送が混在する通信形態においても通信を可能にすることができるものである。
【実施例２】
【００５６】
実施例１を複写機に適用した例を具体的に実施例２として説明する。  
図９は実施例２に係る複写機の機械構成の概略を示す図、図１０は制御構成の要部を示すブロック図である。本実施例に係る複写機は、本体部１００、給紙部１１０、読み取り部１２０及び原稿自動給送部（ＡＤＦ）１３０から構成されている。本体部１００は給紙部１１０の上部に位置し、読み取り部１２０は本体部１００の上部に位置している。さらに読み取り部１２０の上部にはＡＤＦ１３０が設けられている。
【００５７】
本実施例に係る複写機は電子写真方式で作像するもので、本体部１００には、感光体１０１、定着装置１０２、両面装置１０３及び排紙装置１０４が設けられている。感光体１０１の外周には、帯電ユニット１０５、現像ユニット１０６、転写ユニット１０７、クリーニングユニット１０８及び図示しない除電ユニットが配置されている。また、本体部１００には、書き込みのための書き込みユニット１０９が設けられている。書き込みユニット１０９は画像書き込みを行うためのＬＤ等の光デバイスとそれを駆動するためのドライバＩＣなどから構成され、転送されてきたデータに応じて、光デバイスを駆動（点滅動作）し、感光体１０１に対して光書き込み動作を行う。
【００５８】
給紙部１１０は５段の給紙段１１１，１１２，１１３，１１４，１１５を有し、指定された給紙段から給紙ローラを経て縦搬送路１１６から転写ユニット１０７に送られ、書き込みユニット１０９によって感光体１０１表面に書き込まれ、静電潜像が形成される。読み取り部１２０はコンタクトガラス上に載置された原稿を副走査方向に走行しながら、あるいはＡＤＦ１３０によって搬送される原稿を、走行体を停止させた状態で光学的に読み取る。前者はフラットベッド方式、後者はシートスルー方式と一般に称される。フラットベッド方式での読み取りは例えばブック原稿の場合に行われ、シートスルー方式での読み取りは例えば複数枚のシート原稿の場合に行われる。ＡＤＦ１３０はこの実施例では、ＡＲＤＦとも称される原稿を反転して読み取ることもできる循環式自動原稿給送装置である。
【００５９】
さらに、図１０に示すように画像データを扱う画像データ処理部２００、及び紙搬送タイミング等マシン全体制御に関する部分を受け持つエンジン制御部３００を備えている。
【００６０】
画像データ処理部２００は、画像処理部２１０、コントローラ２２０、画像データ配置部２３０、操作部２４０及び記憶装置（ＨＤＤ）２５０を備えている。画像処理部２１０は複数のプロセッサで構成され、読み取り部１２０で読み取られデジタルデータに変換された画像データが入力され、それぞれのプロセッサにより、シェーディング補正や、地肌除去、その他、画像を書き込むために必要な画像処理が行われる。
【００６１】
コントローラ２２０は複数のプロセッサを備え、画像システムにおける画像データの出力タイミング等をコントロールする。画像処理が施された画像データは一旦記憶装置（ＨＤＤ）２５０に記憶される。なお、ＨＤＤ２５０に代えてコントローラ内部のメモリに記憶するようにすることもできる。コントローラ２２０は、各画像データの出力タイミングに応じて、必要なデータをＨＤＤ２５０から取り出し、データ配置部２３０へ転送する。画像データ配置部２３０は画像書き込み幅に対応したラインメモリを有し、このラインメモリにコントローラ２２０から転送されてくるデータが画像領域に応じて配置される。メモリはＦＩＦＯであり、配置されたデータは先頭から順に書き込み制御部へ送られる。
【００６２】
操作部２４０はユーザインターフェースであり、ハードキー、ソフトキー及びディスプレイが設けられ、ユーザからの指示入力及びユーザに対する表示が行われる。
【００６３】
エンジン制御部３００はメイン制御ＰＣＢ３１０とこのメイン制御ＰＣＢ３１０に対して第１及び第２のＬＶＤＳ３０１，３０２を介して各ユニット毎に接続された第１及び第２のユニット制御ＰＣＢ３２０，３３０を備えている。メイン制御ＰＣＢ３１０はＣＰＵ３１１、第１及び第２の双方向ＬＶＤＳデバイス３１２，３１３を備え、第１及び第２の双方向ＬＶＤＳデバイス３１２，３１３はＣＰＵバス３１４を介してＣＰＵ３１１に接続されている。また、第１の双方向ＬＶＤＳデバイス３１２は第１のＬＶＤＳ３０１を介して第１のユニット制御ＰＣＢ３２０に、また、第２の双方向ＬＶＤＳデバイス３１３は第２のＬＶＤＳ３０２を介して第２のユニット制御ＰＣＢ３３０にそれぞれ接続されている。本実施例２では、実施例１のＬＶＤＳの双方向通信をＣＰＵバスに応用し、遠距離にある複数のユニットを制御する場合に適用した例であり、この例では、複写機の紙搬送タイミング等マシン全体制御に関する部分を受け持つエンジン制御部３００に適用されている。
【００６４】
すなわち、このメイン制御ＰＣＢ３１０は、各種負荷のインターフェース基板やドライブ基板、読み取り、書き込み制御と接続されている。ＣＰＵ３１１からはＣＰＵバス３１４が出力され、このＣＰＵバス３１４は、上記のような、各ユニット制御ＰＣＢ３２０，３３０へ出力する際、前述のＬＶＤＳの双方向伝送を実現する双方向ＬＤＶＳデバイス３１２，３１３を介して前記各ユニット制御ＰＣＢ３２０，３３０と接続される。双方向ＬＤＶＳデバイス３１２，３１３との接続はコネクタによって行われる。
【００６５】
第１のユニット制御ＰＣＢ３２０は第１及び第２の制御ＩＣ３２１，３２２を備え、ＣＰＵバス３２３に接続された双方向ＬＶＤＳデバイス３２４により前記第１のＬＶＤＳ３０１を介してメイン制御ＰＣＢ３１０と双方向に通信を行う。第１の制御ＩＣ３２１には例えばモータ３２１ａ、センサ３２１ｂ，３２１ｃ等々が接続され、第２の制御ＩＣ３２２には例えばクラッチ３２２ａ、センサ３２２ｂ，３２２ｃ等々が接続されている。
【００６６】
第３のユニット制御ＰＣＢ３３０は制御ＩＣ３３１を備え、ＣＰＵバス３３２に接続された双方向ＬＤＶＳデバイス３３３により前記第２のＬＶＤＳ３０２を介してメイン制御ＰＣＢ３１０と双方向に通信を行う。第２の制御ＩＣ３３１には、例えばクラッチ３３１ａ、センサ３３１ｂ，３３１ｃ等々が接続されている。
【００６７】
大略上記のように構成すると、各ユニット制御ＰＣＢ３２０，３３０は前記ＣＰＵバス３１４をメイン制御ＰＣＢ３１０と同じように前記ＬＶＤＳデバイス３２４，３３３で受け、パラレルのＣＰＵバス３２３，３３２に変換し、各制御ＩＣ３２１，３２２，３３１に入力する。これらの制御ＩＣ３２１，３２２，３３１はＣＰＵバス３２３，３３３で制御されるＩＣで、例えば、ＩＯ拡張ＩＣのような、ＣＰＵ３１１からの命令を受けて受動的に動作するようなＩＣである。これらのＩＣは、汎用的に出回っており、割当てられるアドレス空間をＣＰＵバス３２３，３３２がアクセスし、それに伴い、各ポートを制御しているＩＣなので、ＣＰＵ３１１からの中央制御が可能である。
【００６８】
また、ＣＰＵバス３１４，３２３，３３２はセレクト信号により複数のデバイスを制御可能であり、例えば、セレクト信号を３本持っていたとすると、２本はそれぞれ制御負荷との接続が最適な位置に配置されるＩＯＢに、１本は読み取り関係のＩＯ制御ＰＣＢに割当てるなどすればよい。
【００６９】
読み取り関係のＩＯ制御は、例えば、原稿サイズを検出するために必要な複数のセンサを、一旦ＩＯ拡張ＩＣのポートへ入力し、ＣＰＵ３１１がそのＩＯ拡張ＩＣを制御することによってセンサ情報を入手するようになっており、これにより、各センサで必要であった信号線をＬＶＤＳのシリアルに変換したＣＰＵバスの信号線のみにすることができる。
【００７０】
また、メイン制御ＰＣＢ３１０のＣＰＵ３１１（ＢＣＵ−Bus Control Unit）から制御される第１及び第２のユニット制御ＰＣＢ３２０，３３０をそのユニット制御ＰＣＢ３２０，３３０が接続される負荷に対して、最適な位置に配置することができる。言い換えればメイン制御ＰＣＢ３１０によって制御される第１及び第２のユニット制御ＰＣＢ３２０，３３０を接続負荷の這い回しを最短にするような最適な位置に配置することができる。
【００７１】
例えば、読み取りに関する制御を行うユニット制御ＰＣＢは、読み取り部１２０内に配置すればよいし、給紙部１１０を制御したい場合には、ユニット制御ＰＣＢが制御する負荷との接続が最短になるような給紙部１１０の位置にユニット制御ＰＣＢを配置すればよい。例えば、給紙部１１０の制御負荷が、マシン後から見て左下に集中しているとすると、それらを現状では遠距離に渡って這い回していたが、今回の構成ではマシン左下辺りにユニット制御ＰＣＢを配置することによって制御負荷とのハーネスによる接続を最短にすることができる。また、メイン制御ＰＣＢ３１０との接続はＬＶＤＳケーブルのみであるので、簡単に這い回しすることができる。
【００７２】
第１及び第２のユニット制御ＰＣＢ３２０，３３０の制御負荷が多い場合、制御ＩＣ（ここでは特にＩＯ拡張ＩＣとする）を第１のユニット制御ＰＣＢ３２０のように複数搭載する可能性があり、その場合でもメイン制御ＰＣＢ３１０と制御側ＰＣＢ（第１及び第２のユニット制御ＰＣＢ３２０，３３０）との接続は、ＣＰＵバスを接続するＬＶＤＳケーブルのみでよい。
【００７３】
図１１は制御側ＰＣＢである第１のユニット制御ＰＣＢ３２０を拡大した図に示すように、例えば、制御側ＰＣＢの接続負荷（センサ、クラッチ等）が入力、出力とも多数あり、ＩＯ拡張ＩＣを複数必要とする場合、図１１に示すようにＬＶＤＳ双方向デバイス３２４で受けてパラレルバスに変換したＣＰＵバス３２３をそのまま分岐して、複数のＩＯ拡張ＩＣへ接続すればよい。セレクト信号は、メイン制御ＰＣＢ３１０から出力する際に複数本含んで送信すれば問題ない。
【００７４】
例えば、ＣＰＵバス３２３は前述しているように、アドレスバス３５１、データバス３５２、各種制御信号で構成されているが、２つのＩＯ拡張ＩＣを制御しようとする場合、この制御信号には、リード信号３５２ｒ、ライト信号３５２ｗと共に第１のセレクト信号３５２−１及び第２のセレクト信号３５２−２を送信すればよく、このセレクト信号３５２−１，２を制御側ＰＣＢ（第１のユニット制御ＰＣＢ３２０）のそれぞれのＩＯ拡張ＩＣ（この実施例では、第１の制御ＩＣ３２１及び第２の制御ＩＣ３２２）へ分配すればよい。
【００７５】
また、割り込み等のタイミングがシビアな信号は、ＬＶＤＳに変換せずそのまま送信してもよい。図１２はこのＬＶＤＳに変換せずにそのまま送信する構成を示す図である。複写機にしろ、その他の装置にしろ、システム全体制御として割り込みという概念を多く使用する。割り込みには、プログラム内部で使用する内部割り込みと、外部からの信号によって割り込み動作をする外部割り込みという２種類があるが、図１２の例は外部割り込みに関するものであり、図１０の第２のユニット制御ＰＣＢ３２０の構成に対応している。
【００７６】
複写機の紙搬送プロセスから、画像書き込み動作を実施するまでのプロセスにおいて、画像を書き込むためのタイミングは非常にシビアなものであり、このタイミングがズレると用紙の先端から画像までの余白幅が変わってしまうなどの影響が出る。これを防ぐために、用紙の先端が画像プロセスの書き込み手前まできた時の位置を示すため、センサにより用紙がきたことを確認するが、このセンサ（以下、レジストセンサと呼ぶ）３２２ｒ（図９参照）の出力を外部割り込みによってＣＰＵ３１１に入力することによって、優先的にプログラム上で用紙先端位置を確認する作業を実施し、次の画像書き込みプロセスの動作を開始する。
【００７７】
このレジストセンサ３２２ｒは、前記図９に示した位置から図１２に示すように第２のユニット制御ＰＣＢ３２０に入力されるとすると、第２のユニット制御ＰＣＢ３２０の中のＩＯ拡張ＩＣ３２２のポートに入力されることになる。ＩＯ拡張ＩＣ３２２にも割り込みポートがあり、ここに入力された信号は、さらにＩＯ拡張信号からの割り込み信号としてメイン制御ＰＣＢ３１０へ出力されるが、この割り込み信号はＬＶＤＳに変換しなければ、ＬＶＤＳに変換されるディレー時間を問題にすることなく、メイン制御ＰＣＢ３１０へ送信することができる。割り込み等の信号線を数本であれば、大きな電流も流れないので、誤動作やノイズに関する影響も問題ない。また、符号３２２ｒ’で示すようにレジストセンサの出力をＩＯ拡張ＩＣ３２２の割り込みポートを使用せず、そのままメイン制御ＰＣＢ３１０（ＰＣＢ１）のＣＰＵ３１１まで送信してもよい（符号３２５）。その際、ＣＰＵバス３２３のＬＶＤＳケーブルのコネクタの余ったピンにその信号を割当てれば、そのまま別途ハーネスを必要とすることなく、這い回すことができる。
【００７８】
このようにＣＰＵバスによって電源立ち上がりシーケンスを簡略化する集中制御を実現すると、メイン電源立ち上がりシーケンスの設計を簡略化することが可能となる。
【００７９】
通常、ＣＰＵは、メイン電源をオンした時に誤動作防止のためにＣＰＵにリセット信号を入力してＣＰＵを初期化し、また、電源オフ時には、ある電圧まで下がった時に電圧をわざと０Ｖにし、電圧が不安定領域での誤動作を防止する。このＣＰＵがシステムの中で複数個存在している場合、それぞれのＣＰＵの仕様を考慮して、電源立ち上がり立下りシーケンスを設計しなければならない。これは例えば、ＢＣＵに搭載しているＣＰＵが立ち上がるより先に他のＣＰＵが立ち上がっていなければいけない通信エラーが発生するとか、あるいは、他のＣＰＵは後で立ち上がらなければいけない等、に対応するためである。
【００８０】
前記タイミングをメイン制御ＰＣＢ３１０のＣＰＵ３１１からの中央制御にすることによって、他のＩＯ拡張ＩＣ３２１，３２２，３３１等にリセットを入力しなければいけないとしても、メイン制御ＰＣＢ３１０のＣＰＵ３１１とのタイミングを考慮していればよいだけの話である。図１３は５Ｖ電源Ｓ5v、ＣＰＵ電源ＳCPU及び制御ＩＣ電源ＳICのメイン電源とのタイミング関係を示すタイミングチャートである。例えば、図１３に示すようにメイン制御ＰＣＢ３１０のＣＰＵ３１１より先にＩＯ拡張ＩＣ３２１が立ち上がってなければいけないとすると、例えばＣＰＵ３１１のリセット時間を１００ｍｓと設定すれば、その他のＩＣ３２２，３３１は各ＩＣの仕様を満足し、それより早い時間で立ち上がるようなリセット時間（例えば、５０ｍｓ等）を設定すればよい。すなわち、図１３に示すようなリセット期間Ｔｒのいずれかのタイミングでリセットをかければよいことになる。
【００８１】
このように本実施例によれば、
１）双方向のパラレル信号をシリアルに変換してＬＶＤＳで信号を伝送する構成を複写機、もっと広くいえば画像形成装置に適用したので、双方向伝送と片方向伝送の機能の選択、固定が可能となり、ＣＰＵバス等の既存のバスによる接続が可能となる。  
２）１つのパッケージに収めることにより、省スペースとコストダウンを図ることができる。  
３）パラレル信号をシリアル信号に変換して伝送するので、ハーネス線数を少なくすることができる。  
４）ＣＰＵバスを使用して複数のユニット、あるいはデバイスへの制御が行えるので、メイン制御ＰＣＢからの中央制御が可能となる。  
５）メイン制御ＰＣＢからの中央制御が可能となるので、各ユニットに搭載していた制御用ＩＣ（ＣＰＵ、ＦＰＧＡ等）のソフト開発工数の削減と、システム全体の構成を単純化することができる。  
６）ソフト開発工数の削減及びシステム全体の構成の単純化が可能なので、タイミング設計や各種シーケンスが容易となる。  
７）ソフト開発負荷の削減とハーネスの這い回し工数の削減が可能なので、システム全体としてのコスト削減を図ることができる。  
等の効果を奏する。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施例１に係るインターフェース装置の内部回路を示す図である。
【図２】実施例１に関するＬＶＤＳの伝送において送信側と受信側における伝送方向制御信号の反転状態の一例を示す図である。
【図３】実施例１に関するＬＶＤＳの伝送において送信側と受信側における伝送方向制御信号の反転状態の他例を示す図である。
【図４】実施例１に係るインターフェース装置における機能ブロックとパッケージとの関連構成を示す図である。
【図５】実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の構成例を示す図である。
【図６】実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の動作例として伝送方向制御信号の作成及び使用手法を示す図である。
【図７】実施例１に係るインターフェース装置においてＣＰＵバスを使用した場合の動作例を説明する図である。
【図８】実施例１に係るインターフェース装置における双方向ＬＶＤＳデバイスをドライバかレシーバかのいずれかの機能に固定し、必要に応じて機能ブロックの伝送方向を切り替える構成を示す図である。
【図９】実施例２に係る複写機の機械構成の概略を示す図である。
【図１０】実施例２に係る複写機の制御構成の要部を示すブロック図である。
【図１１】実施例２における制御側ＰＣＢである第２のユニット制御ＰＣＢを拡大して示すブロック図である。
【図１２】実施例２においてＬＶＤＳに変換せずにそのまま送信する構成を示す図である。
【図１３】５Ｖ電源、ＣＰＵ電源U及び制御ＩＣ電源のメイン電源とのタイミング関係を示すタイミングチャートである。
【図１４】従来技術に関するＬＶＤＳによる通信であって別々に設けた信号線により双方向通信を行う構成図である。
【図１５】従来技術に関するＢｕｓＬＶＤＳのようなバス信号をＬＶＤＳに変換して一方向通信を行う構成図である。
【符号の説明】
【００８３】
１  パラレル／シリアル変換部
２  シリアル／パラレル変換部
３  ＬＶＤＳドライバ
４  ＬＶＤＳレシーバ
５  ＰＬＬ
６  双方向データ
７  ＬＶＤＳＩ／Ｆ
８  伝送方向制御信号
９  クロック
１０  反転部
１１  ＬＶＤＳデータ送信部（送信側ブロック）
１２  ＬＶＤＳデータ受信部（受信側ブロック）
２２，３１４，３２３，３３２  ＣＰＵバス
２２ａ，３５１  アドレスバス
２２ｂ，３５２  データバス
２２ｃ  制御信号
１００  （複写機の）本体部
２００  画像データ処理部
３００  エンジン制御部
３０１，３０２  ＬＶＤＳ
３１０  メイン制御ＰＣＢ
３１１  ＣＰＵ
３１２，３２４，３３３  双方向ＬＶＤＳデバイス
３１４，３２３，３１４  ＣＰＵバス
３２０，３３０  ユニット制御ＰＣＢ（制御側ＰＣＢ）
３２１，３２２，３３１  制御ＩＣ
３５２−１，３５２−２  セレクト信号
ＢＡ，ＢＢ，ＢＣ  機能ブロック
Ｐ  パッケージ
【図１】
2007249942.tif 000003
【図２】
2007249942.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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