(57)【要約】【課題】  少なくとも４ビットのメモリ領域を有する不揮発性記憶素子の特性を向上させる。【解決手段】  不揮発性記憶素子１００は、シリコン基板１０２に、離間するとともに隣接して設けられた第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂと、シリコン基板１０２上において、第１および第２の不純物拡散領域１６０ａおよび１６０ｂの間に並行配置された第１、第２、第３および第４のコントロールゲート１１４、１１５、１１６および１１７と、これらとそれぞれ対を成す第１、第２、第３および第４のメモリ領域１０６ａ、１０６ｂ、１０６ｃおよび１０６ｄとを含む。第１、第２、第３および第４のメモリ領域１０６ａ、１０６ｂ、１０６ｃおよび１０６ｄは、それぞれ電荷蓄積層（１２２ａ、１１０ｂ、１１０ｃ、および１２２ｄ）を含み、電荷蓄積層が互いに分離されている。【選択図】      図１
2007081210.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に、離間するとともに隣接して設けられた第１および第２の不純物拡散領域と、
前記半導体基板上において、前記第１および第２の不純物拡散領域の間に並行配置された第１、第２、第３および第４のコントロールゲートと、
前記半導体基板と前記第１、第２、第３および第４のコントロールゲートとの間に設けられ、前記第１、第２、第３および第４のコントロールゲートとそれぞれ対を成す第１、第２、第３および第４のメモリ領域と、
を含み、
前記第１、第２、第３および第４のメモリ領域は、それぞれ電荷蓄積層を含み、前記電荷蓄積層が互いに分離された不揮発性記憶素子。
【請求項２】
請求項１に記載の不揮発性記憶素子において、
前記第１および第４のコントロールゲートは、それぞれ、前記第１および第２の不純物拡散領域上に一部が延在して設けられ、
前記第２および第３のコントロールゲートは、前記第１および第４のコントロールゲートの間に設けられ、
前記第１および第４のコントロールゲートのゲート長は、それぞれ、前記第２および第３のコントロールゲートのゲート長よりも長い不揮発性記憶素子。
【請求項３】
請求項１または２に記載の不揮発性記憶素子において、
前記第１および第４のメモリ領域は、それぞれ、前記第１および第２の不純物拡散領域に近接して設けられ、
前記第２および第３のメモリ領域は、前記第１および第４のメモリ領域の間に設けられ、
前記第１および第４のメモリ領域における前記電荷蓄積層は、それぞれ、前記第２および第３のメモリ領域における前記電荷蓄積層と異なる材料により構成された不揮発性記憶素子。
【請求項４】
請求項３に記載の不揮発性記憶素子において、
前記第１および第４のメモリ領域における前記電荷蓄積層は、シリコン窒化膜により構成され、
前記第２および第３のメモリ領域における前記電荷蓄積層は、半導体または導電体材料により構成された不揮発性記憶素子。
【請求項５】
第１、第２、第３および第４のコントロールゲートを含む不揮発性記憶素子を製造する方法であって、
半導体基板上に、第１の絶縁層、第１の電荷蓄積層および第２の絶縁層がこの順で設けられた第１の積層膜を形成する工程と、
ゲート長方向の断面において、前記第１の積層膜上のコントロールゲート形成領域の両側に犠牲膜を形成する工程と、
前記半導体基板全面に第１の導電膜を形成する工程と、
前記第１の導電膜をエッチバックして、前記犠牲膜の側面に前記第１の導電膜を残すことにより、前記コントロールゲート形成領域上で離間するとともに隣接配置された前記第２および第３のコントロールゲートを形成する工程と、
前記犠牲膜を除去する工程と、
前記第２および第３のコントロールゲートをマスクとして、前記第１の積層膜を選択的に除去する工程と、
前記半導体基板上に、第３の絶縁層、第２の電荷蓄積層および第４の絶縁層がこの順で設けられた第２の積層膜を形成する工程と、
前記半導体基板全面に第２の導電膜を形成する工程と、
前記第２の導電膜をエッチバックして、前記第２および第３のコントロールゲートの側方にそれぞれ前記第１および第４のコントロールゲートを形成する工程と、
前記第１および第４のコントロールゲートをマスクとして、前記第２の積層膜を選択的に除去する工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【請求項６】
半導体基板と、前記半導体基板の表面に離間して設けられた第１および第２の不純物拡散領域と、前記第１および第２の不純物拡散領域の間に並行配置された第１、第２、第３および第４のコントロールゲートと、前記第１、第２、第３および第４コントロールゲートとそれぞれ対を成す第１、第２、第３および第４のメモリ領域と、を含む不揮発性記憶素子のデータ消去方法であって、
前記半導体基板と前記第１および第２の不純物拡散領域との間に第１の電圧を印加することにより、前記第１および第２の不純物拡散領域でホットキャリアを発生させるとともに、第１の消去対象のメモリ領域と対を成す前記コントロールゲートに第２の電圧を印加することにより、前記第１の消去対象のメモリ領域に前記ホットキャリアを注入して当該メモリ領域のデータを消去する第１の消去工程と、
第２の消去対象のメモリ領域と対を成す前記コントロールゲートと前記半導体基板との間に第３の電圧を印加することにより、前記第２の消去対象のメモリ領域に蓄積されたキャリアを引き抜き当該メモリ領域のデータを消去する第２の消去工程と、
を含む不揮発性記憶素子のデータ消去方法。
【請求項７】
請求項６に記載の不揮発性記憶素子のデータ消去方法において、
前記第１および第４のメモリ領域は、それぞれ、前記第１および第２の不純物拡散領域に近接して設けられ、
前記第２および第３のメモリ領域は、前記第１および第４のメモリ領域の間に設けられ、
前記第１の消去工程において、少なくとも前記第１および第４のコントロールゲートに、前記第２の電圧を印加して前記第１および第４のメモリ領域のデータを消去するとともに、
前記第２の消去工程において、少なくとも前記第２および第３のコントロールゲートと前記半導体基板との間に前記第３の電圧を印加して前記第２および第３のメモリ領域のデータを消去する不揮発性記憶素子のデータ消去方法。
【請求項８】
請求項７に記載の不揮発性記憶素子のデータ消去方法において、
前記第１、第２、第３および第４のメモリ領域は、それぞれ電荷蓄積層を含み、前記電荷蓄積層は互いに分離されるとともに、前記第１および第４のメモリ領域における前記電荷蓄積層は、前記第２および第３のメモリ領域における前記電荷蓄積層と異なる材料により構成された不揮発性記憶素子のデータ消去方法。
【請求項９】
請求項８に記載の不揮発性記憶素子のデータ消去方法において、
前記第１および第４のメモリ領域における前記電荷蓄積層は、シリコン窒化膜により構成され、
前記第２および第３のメモリ領域における前記電荷蓄積層は、半導体または導電体材料により構成された不揮発性記憶素子のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子、その製造方法およびそのデータ消去方法に関する。
【背景技術】
【０００２】
従来、ソース・ドレイン間に複数のメモリ領域およびそれらと対を成す複数のコントロールゲートが配置されたＮＡＮＤ型の不揮発性記憶素子が知られている。
【０００３】
特許文献１には、トンネル電流によりデータの書き込みを行うＮＡＮＤ型セルが開示されている。図１１は、特許文献１に記載の半導体記憶装置の構成を示す断面図である。半導体記憶装置において、素子分離された基板上にドレインＤ、ソースＳが設けられ、ドレインＤ、ソースＳ間の領域上に、トンネル酸化膜１１０２、窒化膜１１０３、酸化膜１１０４が形成され、その上にポリシリコンのゲート電極ＣＧ１〜ＣＧ８が設けられている。
【０００４】
また、特許文献２には、１対のビットライン間に連結された第１および第２メモリセルを備えた不揮発性メモリ素子が開示されている。当該不揮発性メモリ素子において、第１および第２メモリセルの一方がデータを貯蔵するためのデータセルとして機能する場合に、他方は選択セルとして機能する、と記載されている。特許文献２において、メモリセルに貯蔵されたデータを、ＢＴＢＴ（band-to-band-tunneling）現象によって発生したホットホールを注入することにより消去する手順が開示されている。
【特許文献１】特開平５−１２９５６４号公報
【特許文献２】特開２００３−１７６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の半導体記憶装置において、電荷を蓄積する窒化膜１１０３がドレインＤとソースＳとの間で連続的に設けられた構成となっている。つまり、特許文献１に記載の半導体記憶装置では、複数のポリシリコンのゲート電極ＣＧ１〜ＣＧ８に対して１つの窒化膜１１０３が連続して設けられた構成となっている。そのため、窒化膜１１０３に電子が蓄積されている場合に、動作バイアス等の影響により、電子が窒化膜１１０３内を移動して保持特性が劣化するという問題があった。
【０００６】
特許文献２に記載の不揮発性メモリ素子において、２つのメモリセルの窒化膜がそれぞれ分離されている。しかし、特許文献２に記載の不揮発性メモリ素子の製造方法では、ソース、ドレイン間には２つのメモリセルしか形成できなかった。
【０００７】
また、特許文献２には、メモリセルに貯蔵されたデータをＢＴＢＴ方式で消去する手順が開示されているが、本発明者の検討により、ソース、ドレイン間により多くのメモリセルを配置した場合、ＢＴＢＴ（ホットホール注入）方式だけでは、すべてのメモリセルのデータを消去するのが困難なことが判明した。
【課題を解決するための手段】
【０００８】
本発明によれば、
半導体基板と、
前記半導体基板の表面に、離間するとともに隣接して設けられた第１および第２の不純物拡散領域と、
前記半導体基板上において、前記第１および第２の不純物拡散領域の間に並行配置された第１、第２、第３および第４のコントロールゲートと、
前記半導体基板と前記第１、第２、第３および第４のコントロールゲートとの間に設けられ、前記第１、第２、第３および第４のコントロールゲートとそれぞれ対を成す第１、第２、第３および第４のメモリ領域と、
を含み、
前記第１、第２、第３および第４のメモリ領域は、それぞれ電荷蓄積層を含み、前記電荷蓄積層が互いに分離された不揮発性記憶素子が提供される。
【０００９】
ここで、半導体基板には、少なくとも表面に第１導電型の領域が設けられる。第１および第２の不純物拡散領域は、半導体基板表面の第１導電型の領域に設けられた第２導電型の領域とすることができる。半導体基板を第１導電型として、半導体基板表面に第１および第２の不純物拡散領域を形成することもでき、また半導体基板に第１導電型の埋め込み領域を設け、当該第１導電型の埋め込み領域に第１および第２の不純物拡散領域を形成することもできる。ここで、第１および第２の不純物拡散領域が隣接するとは、半導体基板の表面において、第１の不純物拡散領域と第２の不純物拡散領域との間に、これらに離間するとともに、第１の不純物拡散領域と第２の不純物拡散領域と同じ導電型の不純物拡散領域が形成されていないということである。本発明の不揮発性記憶素子において、隣接するコントロールゲート間には、不純物拡散領域が設けられない構成とすることができる。これにより、不揮発性記憶素子を微細化することができる。
【００１０】
本発明の不揮発性記憶素子によれば、少なくとも４ビットのメモリ領域の電荷蓄積層が互いに分離されているので、各メモリ領域において、電荷蓄積層に蓄積されたキャリアの移動可能範囲を限定することができる。これにより、不揮発性記憶素子の保持特性を良好にすることができる。本発明によれば、不揮発性記憶素子を微細化することができるとともに、不揮発性記憶素子の保持特性を良好にすることができる。
【００１１】
また、各メモリ領域は、電荷蓄積層に蓄積されたキャリアの漏れ出しを防いで保持特性を保つために、電荷蓄積層全体を包み込む層を含むことができる。電荷蓄積層全体を包み込む層は、電荷蓄積層と異なる材料により構成される。コントロールゲート間の距離は、メモリ領域を構成する層の合計膜厚以下とすることができる。これにより、不揮発性記憶素子を微細化することができる。
【００１２】
本発明によれば、
第１、第２、第３および第４のコントロールゲートを含む不揮発性記憶素子を製造する方法であって、
半導体基板上に、第１の絶縁層、第１の電荷蓄積層および第２の絶縁層がこの順で設けられた第１の積層膜を形成する工程と、
ゲート長方向の断面において、前記第１の積層膜上のコントロールゲート形成領域の両側に犠牲膜を形成する工程と、
前記半導体基板全面に第１の導電膜を形成する工程と、
前記第１の導電膜をエッチバックして、前記犠牲膜の側面に前記第１の導電膜を残すことにより、前記コントロールゲート形成領域上で離間するとともに隣接配置された前記第２および第３のコントロールゲートを形成する工程と、
前記犠牲膜を除去する工程と、
前記第２および第３のコントロールゲートをマスクとして、前記第１の積層膜を選択的に除去する工程と、
前記半導体基板上に、第３の絶縁層、第２の電荷蓄積層および第４の絶縁層がこの順で設けられた第２の積層膜を形成する工程と、
前記半導体基板全面に第２の導電膜を形成する工程と、
前記第２の導電膜をエッチバックして、前記第２および第３のコントロールゲートの側方にそれぞれ前記第１および第４のコントロールゲートを形成する工程と、
前記第１および第４のコントロールゲートをマスクとして、前記第２の積層膜を選択的に除去する工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法が提供される。
【００１３】
以上の手順により、複数のメモリ領域の電荷蓄積層が互いに分離した構成の不揮発性記憶素子が得られる。これにより、不揮発性記憶素子の保持特性を良好にすることができる。また、以上の手順により、また、コントロールゲート間に、不純物拡散領域が設けられない構成の不揮発性記憶素子が得られる。これにより、不揮発性記憶素子を微細化することができる。さらに、本発明の不揮発性記憶素子の製造方法によれば、第２および第３のコントロールゲート間の距離を縮めることができ、不揮発性記憶素子をさらに微細化することができる。
【００１４】
本発明によれば、
半導体基板と、前記半導体基板の表面に離間して設けられた第１および第２の不純物拡散領域と、前記第１および第２の不純物拡散領域の間に並行配置された第１、第２、第３および第４のコントロールゲートと、前記第１、第２、第３および第４コントロールゲートとそれぞれ対を成す第１、第２、第３および第４のメモリ領域と、を含む不揮発性記憶素子のデータ消去方法であって、
前記半導体基板と前記第１および第２の不純物拡散領域との間に第１の電圧を印加することにより、前記第１および第２の不純物拡散領域ならびにその近傍の空乏層内でホットキャリアを発生させるとともに、第１の消去対象のメモリ領域と対を成す前記コントロールゲートに第２の電圧を印加することにより、前記第１の消去対象のメモリ領域に前記ホットキャリアを注入して当該メモリ領域のデータを消去する第１の消去工程と、
第２の消去対象のメモリ領域と対を成す前記コントロールゲートと前記半導体基板との間に第３の電圧を印加することにより、前記第２の消去対象のメモリ領域に蓄積されたキャリアを引き抜き当該メモリ領域のデータを消去する第２の消去工程と、
を含む不揮発性記憶素子のデータ消去方法が提供される。
【００１５】
ここで、第１の消去工程においては、ＢＴＢＴホットホ−ル注入によりデータが消去され、第２の消去工程においては、Ｆ−Ｎ（Fowler-Nordheim）トンネル現象によりデータが消去される。本発明者の検討により、２つの不純物拡散領域間に４ビット以上のメモリ領域が設けられた場合、第１および第２の不純物拡散領域からそれぞれ約５０ｎｍ以上離れた位置のメモリ領域においては、第１の消去工程におけるＢＴＢＴホットホ−ル注入方式では、データを消去するのが困難であることが判明した。これは、メモリ領域と不純物拡散領域との距離が離れていると、ＢＴＢＴ現象で発生したホットホールのエネルギーが、メモリ領域に到達する前に急激に低下してしまうためと考えられる。
【００１６】
本発明によれば、２つの消去工程を併用してメモリ領域のデータを消去するので、２つの不純物拡散領域間に４ビット以上のメモリ領域が設けられた構成の不揮発性記憶素子のデータを効率よく消去することができる。ここで、第１の消去工程において、４つのコントロールゲートすべてに第２の電圧を印加することもでき、一部にのみ第２の電圧を印加することもできる。また、第２の消去工程において、４つのコントロールゲートすべてと半導体基板との間に第３の電圧を印加することもでき、一部のコントロールゲートと半導体基板との間にのみ第３の電圧を印加することもできる。たとえば、すべてのコントロールゲートに対して第１の消去工程および第２の消去工程の処理を施すことにより、すべてのメモリ領域に対して、２つの異なる消去方式が作用するため、いずれの消去方式によりメモリ領域のデータが消去されるかが不明な場合でも、メモリ領域のデータを精度よく消去することができる。また、いずれの消去方式によりメモリ領域のデータが消去されるかが明らかな場合、一部のコントロールゲートに対して第１の消去工程、他のコントロールゲートに対して第２の消去工程を施すことにより、効率よくメモリ領域のデータを消去することができる。
【発明の効果】
【００１７】
本発明によれば、少なくとも４ビットのメモリ領域を有する不揮発性記憶素子の特性を向上させることができる。また、本発明によれば、少なくとも４ビットのメモリ領域を有する不揮発性記憶素子において、データを効率よく消去することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１９】
（第１の実施の形態）
図１は、本実施の形態における不揮発性記憶素子の構成を示す断面図である。
不揮発性記憶素子１００は、シリコン基板１０２（半導体基板）の表面に離間するとともに隣接して設けられた第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂと、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間のチャネル領域に並行配置された第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６および第４のコントロールゲート１１７とを含む。本実施の形態において、第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６および第４のコントロールゲート１１７は、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間にこの順で配置されている。
【００２０】
不揮発性記憶素子１００は、さらに、第１〜第４のコントロールゲート１１４〜１１７を埋め込む絶縁膜１３６と、絶縁膜１３６中において、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにそれぞれ接続して設けられた金属配線１３７および金属配線１３８とを含む。ここで、シリコン基板１０２は、少なくとも表面がｐ型となるように構成される。シリコン基板１０２はｎ型基板とすることもでき、ｐ型基板にｎ型の埋め込み領域を形成した構成とすることもできる。第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂは、シリコン基板１０２のｐ型領域に形成され、ｎ型である。
【００２１】
また、第１のコントロールゲート１１４、第２のコントロールゲート１１５、第３のコントロールゲート１１６および第４のコントロールゲート１１７の下方には、シリコン基板１０２との間にそれぞれこれらと対を成す第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃおよび第４のメモリ領域１０６ｄが設けられている。
【００２２】
本実施の形態において、第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃおよび第４のメモリ領域１０６ｄは、それぞれ、第１の電荷蓄積層１２２ａ、第２の電荷蓄積層１１０ｂ、第３の電荷蓄積層１１０ｃおよび第４の電荷蓄積層１２２ｄを含む。第１の電荷蓄積層１２２ａ、第２の電荷蓄積層１１０ｂ、第３の電荷蓄積層１１０ｃおよび第４の電荷蓄積層１２２ｄは、それぞれ、互いに分離される。また、本実施の形態において、第１の電荷蓄積層１２２ａ、第２の電荷蓄積層１１０ｂ、第３の電荷蓄積層１１０ｃおよび第４の電荷蓄積層１２２ｄは、たとえばシリコン窒化膜により構成することができる。また、第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃおよび第４のメモリ領域１０６ｄは、それぞれ、第１の電荷蓄積層１２２ａ、第２の電荷蓄積層１１０ｂ、第３の電荷蓄積層１１０ｃおよび第４の電荷蓄積層１２２ｄをそれぞれ包み込む絶縁層を含むことができる。このような絶縁層は、電荷蓄積層に蓄積された電子の漏れ出しを防いで保持特性を保つ材料により構成され、たとえばシリコン酸化膜により構成することができる。本実施の形態において、メモリ領域は、ＯＮＯ（ＳｉＯ２−ＳｉＮｘ−ＳｉＯ２）膜により構成することができる。
【００２３】
第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄは、それぞれ、第１のコントロールゲート１１４と第２のコントロールゲート１１５の間および第３のコントロールゲート１１６および第４のコントロールゲート１１７の間にも延在している。つまり、第１のコントロールゲート１１４と第２のコントロールゲート１１５の間および第３のコントロールゲート１１６および第４のコントロールゲート１１７の間には、それぞれ、ＯＮＯ膜が介在している。また、第２のコントロールゲート１１５と第３のコントロールゲート１１６との間には、たとえばＨＴＯ(high-temperature-oxide)膜等の絶縁膜１３６が介在している。これにより、第１〜第４のコントロールゲート１１４〜１１７は、互いに絶縁される。
【００２４】
第１〜第４のコントロールゲート１１４〜１１７は、たとえば多結晶シリコンにより構成することができる。本実施の形態において、第１〜第４のコントロールゲート１１４〜１１７の電位は、独立に制御される。
【００２５】
ここで、第１〜第４のコントロールゲート１１４〜１１７は、互いの間にｎ型不純物拡散領域が設けられていない構成とすることができる。本実施の形態において、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが隣接するとは、シリコン基板１０２の表面において、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間に、これらに離間するとともにこれらと同じ導電型の他の不純物拡散領域が形成されていないということである。ただし、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂには、たとえばエクステンション領域が設けられていてもよい。また、シリコン基板１０２には、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間の下方領域に、たとえばパンチスルー抑制のための埋め込み不純物拡散領域が設けられていてもよい。なお、メモリ領域１０６ａ〜１０６ｄ下部のシリコン基板１０２表面のｐ型不純物濃度は、それぞれ独立に設定することができる。たとえば、第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄ下部のシリコン基板１０２表面のｐ型不純物濃度を略等しく設定することができる。このとき、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃ下部のシリコン基板１０２表面のｐ型不純物濃度を略等しく設定するとともに、第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄ下部のシリコン基板１０２表面のｐ型不純物濃度と異なるように設定することができる。
【００２６】
本実施の形態において、隣接するコントロールゲート間の距離は、メモリ領域の積層方向の膜厚（電荷蓄積層およびそれを包み込む絶縁層の合計膜厚）以下とすることができる。このような構成により、コントロールゲート間の距離を短くすることができ、不揮発性記憶素子１００を微細化することができる。
【００２７】
次に、不揮発性記憶素子１００のデータ書き込みおよびデータ読み出し方法の例を説明する。
【００２８】
データの書き込みは、種々の方法で行うことができるが、たとえばソースサイド注入により行うことができる。ソースサイド注入でデータを書き込む場合、以下のようにすることができる。
まず、第１〜第４のコントロールゲート１１４〜１１７を、第１の不純物拡散領域１６０ａ側に近い第１のコントロールゲート１１４および第２のコントロールゲート１１５を含む第１のコントロールゲート群と第２の不純物拡散領域１６０ｂ側に近い第３のコントロールゲート１１６と第４のコントロールゲート１１７とを含む第２のコントロールゲート群に分割する。次いで、電子を注入する対象のメモリ領域と対を成す対象コントロールゲートが第１のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａに高電圧、第２の不純物拡散領域１６０ｂに低電圧を印加し、また対象コントロールゲートが第２のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａに低電圧、第２の不純物拡散領域１６０ｂに高電圧を印加する。つづいて、この状態で、対象コントロールゲートに他のコントロールゲートよりも高電圧を印加し、対象コントロールゲートと対を成す前記メモリ領域に電子を注入する。これにより、対象コントロールゲートと対を成すメモリ領域に電子ソースサイド注入することができる。
【００２９】
データの読み出しは、たとえば以下のようにすることができる。
本実施の形態において、各メモリ領域１０６ａ〜１０６ｄからデータを読み出す場合、読み出し対象のメモリ領域に近い方の第１の不純物拡散領域１６０ａまたは第２の不純物拡散領域１６０ｂを接地してソースとし、他方をドレインとして１Ｖ程度の電圧を印加する。次に、読み出し対象のメモリ領域を除く３つのメモリ領域のコントロールゲートに、データ書き込み状態を相殺できる程度の電圧（例えば５Ｖ）を印加して、各領域をオン状態にする。最後に、読み出し対象のメモリ領域のコントロールゲートに、この領域の消去状態における閾値電圧より高く、かつ上記３つのメモリ領域のコントロールゲートに印加した電圧よりは充分低い電圧（例えば１．５Ｖ）を印加する。読み出し対象のメモリ領域が消去状態であれば、ソースからドレインに所望の電子流が流れるが、読み出し対象のメモリ領域が書き込み状態であればこの電子流が流れないため、読み出し対象のメモリ領域の書き込み状態を判定することができる。
【００３０】
ここで、読み出し時には、４個のコントロールゲートを、第１の不純物拡散領域１６０ａ側のｎ／２個の第１のコントロールゲート群と第２の不純物拡散領域１６０ｂ側のｎ／２個の第２のコントロールゲート群に分割し、読み出し対象のメモリ領域と対を成すコントロールゲートが第１のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａを接地してソースとするとともに第２の不純物拡散領域１６０ｂに読み出し電圧を印加してドレインとし、また読み出し対象のメモリ領域と対を成すコントロールゲートが第２のコントロールゲート群に含まれる場合に、第１の不純物拡散領域１６０ａに読み出し電圧を印加してドレインとするとともに第２の不純物拡散領域１６０ｂを接地してソースとする。この状態で、読み出し対象のメモリ領域と対を成すコントロールゲート以外のコントロールゲートに所定の電圧を印加して、それらの領域をオンとするとともに、読み出し対象のメモリ領域と対を成すコントロールゲートに他のコントロールゲートよりも低い電圧を印加する。このようにして、ソースからドレインに電子流が流れるか否かに基づき、読み出し対象のメモリ領域が消去状態であるか否かを判定することができる。
【００３１】
次に、図１に示した不揮発性記憶素子１００の製造手順を説明する。
図２〜図４は、本実施の形態における不揮発性記憶素子１００の製造手順を示す工程断面図である。
【００３２】
まず、シリコン基板１０２上に、下層絶縁層１０８（たとえば膜厚５ｎｍ）、電荷蓄積層１１０（たとえば膜厚５ｎｍ）、上層絶縁層１１２（たとえば膜厚１０ｎｍ）および多結晶シリコン１３０（たとえば膜厚１０ｎｍ）を形成する。下層絶縁層１０８および上層絶縁層１１２はシリコン酸化膜、電荷蓄積層１１０はシリコン窒化膜とすることができる。また、ここで、多結晶シリコン１３０を例として示すが、この層は非晶質シリコンとすることもできる。多結晶シリコン１３０は、下層絶縁層１０８、電荷蓄積層１１０および上層絶縁層１１２により構成される第１の積層膜を形成した後、第１の積層膜上に連続的に形成することができる。これにより、多結晶シリコン１３０が第１の積層膜を保護することができ、第１の積層膜の膜質を良好に保つことができる。
【００３３】
つづいて、多結晶シリコン１３０の上に犠牲膜１３２（たとえば膜厚１５０ｎｍ）を形成する。犠牲膜１３２は、シリコン窒化膜とすることができる。次いで、ドライエッチングにより、第２のコントロールゲート１１５および第３のコントロールゲート１１６を形成する領域の犠牲膜１３２を除去する。ここで、幅Ｌは、コントロールゲートのゲート長とコントロールゲート間の絶縁分離距離を考慮して決定される。これらの寸法をたとえばコントロールゲートのゲート長４０ｎｍとコントロールゲート間の距離を１０ｎｍに設定した場合、Ｌ＝９０ｎｍとなる（図２（ａ））。
【００３４】
次いで、シリコン基板１０２上全面に多結晶シリコン（たとえば膜厚４０ｎｍ）を形成する。つづいで、多結晶シリコンをエッチバックして、隣接配置された第２のコントロールゲート１１５および第３のコントロールゲート１１６を形成する（図２（ｂ））。
【００３５】
つづいて、ウェットエッチングにより、犠牲膜１３２を除去する（図２（ｃ））。次いで、露出した多結晶シリコン１３０をエッチバックして除去する。このとき、第２のコントロールゲート１１５および第３のコントロールゲート１１６の上面も同時に一部エッチバックされる（図３（ａ））。
【００３６】
その後、第２のコントロールゲート１１５および第３のコントロールゲート１１６をマスクとして、エッチバックすることにより、上層絶縁層１１２、電荷蓄積層１１０および下層絶縁層１０８を選択的に除去する。これにより、第２のコントロールゲート１１５および第３のコントロールゲート１１６の下に、互いに分離された第２の電荷蓄積層１１０ｂおよび第３の電荷蓄積層１１０ｃをそれぞれ含む第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃが形成される（図３（ｂ））。
【００３７】
つづいて、シリコン基板１０２上の全面に、下層絶縁層１２０（たとえば膜厚５ｎｍ）、電荷蓄積層１２２（たとえば膜厚５ｎｍ）および上層絶縁層１２４（たとえば膜厚１０ｎｍ）を形成する。下層絶縁層１２０および上層絶縁層１２４はシリコン酸化膜、電荷蓄積層１２２はシリコン窒化膜とすることができる。このとき、第２のコントロールゲート１１５と第３のコントロールゲート１１６との間は、下層絶縁層１２０と同じ材料により埋め込まれる。次いで、下層絶縁層１２０、電荷蓄積層１２２および上層絶縁層１２４により構成される第２の積層膜上に、多結晶シリコン１２６（たとえば膜厚４０ｎｍ）を形成する（図３（ｃ））。
【００３８】
その後、多結晶シリコン１２６をエッチバックして、第２のコントロールゲート１１５および第３のコントロールゲート１１６の側方にそれぞれ第１のコントロールゲート１１４および第４のコントロールゲート１１７を形成する（図４（ａ））。
【００３９】
つづいて、第１のコントロールゲート１１４および第４のコントロールゲート１１７をマスクとして、エッチバックすることにより、上層絶縁層１２４、電荷蓄積層１２２および下層絶縁層１２０を選択的に除去する。これにより、第１のコントロールゲート１１４および第３のコントロールゲート１１６の下に、互いに分離された第１の電荷蓄積層１２２ａおよび第４の電荷蓄積層１２２ｄをそれぞれ含む第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄがそれぞれ形成される（図４（ｂ））。このとき、第１のコントロールゲート１１４と第２のコントロールゲート１１５との間および第３のコントロールゲート１１６と第４のコントロールゲート１１７との間は下層絶縁層１２０、電荷蓄積層１２２および上層絶縁層１２４により埋め込まれている。以上の工程により、第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃ、および第４のメモリ領域１０６ｄの電荷蓄積層がそれぞれ分離して形成される。
【００４０】
この後、以下の手順を行うことにより、図１に示した構成の不揮発性記憶素子１００が形成される。第１のコントロールゲート１１４および第４のコントロールゲート１１７の外側の側面に側壁絶縁膜を形成し、その側壁絶縁膜をマスクとしてイオン注入を行い、第１のコントロールゲート１１４および第４のコントロールゲート１１７の側方にそれぞれ第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂを形成する。この処理を段階的に行い、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにエクステンション領域を設けた構成とすることもできる。次いで、シリコン基板１０２上に、第１〜第４のコントロールゲート１１４〜１１７を埋め込む絶縁膜１３６（たとえばＨＴＯ膜）を形成する。その後、絶縁膜１３６に、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂにそれぞれ接続するコンタクトホールを形成した後、それらのコンタクトホール内に金属材料を埋め込み、金属配線１３７および金属配線１３８を形成する。
【００４１】
本実施の形態における不揮発性記憶素子１００によれば、コントロールゲート間の距離を短くして４ビット／セルの不揮発性記憶素子１００を微細化することができるとともに、メモリ領域の保持特性を良好にすることができる。
【００４２】
（第２の実施の形態）
図５は、本発明の第２の実施の形態における不揮発性記憶素子１００の構成を示す図である。
本実施の形態において、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに近接（隣接）して設けられた外側のメモリ領域（第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄ）と、それらの内側に設けられたメモリ領域（第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃ）とは、異なる材料により構成される。
【００４３】
本実施の形態においても、第１〜第４のメモリ領域１０６ａ〜１０６ｄは、互いに分離された第１の電荷蓄積層１２２ａ、第２の電荷蓄積層１１０ｂ、第３の電荷蓄積層１１０ｃおよび第４の電荷蓄積層１２２ｄをそれぞれ含む。本実施の形態において、第１の電荷蓄積層１２２ａおよび第４の電荷蓄積層１２２ｄは、シリコン窒化膜等の絶縁性材料により構成され、第２の電荷蓄積層１１０ｂおよび第３の電荷蓄積層１１０ｃは、半導体または導電体材料により構成される。
【００４４】
本実施の形態において、第２の電荷蓄積層１１０ｂおよび第３の電荷蓄積層１１０ｃは、たとえばＳｉ、Ｇｅ、またはＳｉ−Ｇｅ等を含む半導体、Ａｌや、Ｈｆ、Ｃｏ、ＴｉおよびＷ等の高融点金属等を含む金属体や金属酸化物等により構成することができる。第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃにおいて、それぞれ、第２の電荷蓄積層１１０ｂおよび第３の電荷蓄積層１１０ｃは、フィルム状とすることもでき、また互いに離間して設けられた複数のドット状物質により構成することもできる。
【００４５】
ここで、ドット状物質は、ドット状誘電体、ドット状半導体、またはドット状金属体等とすることができる。ドット状物質は、ナノ・スケールに構成することができ、球状、半球状、島状、または柱状の種々の形状とすることができる。ドット状物質がたとえば球状の場合、直径を約５〜１０ｎｍ程度とすることができる。ただし、ドット状物質の大きさはこれに限定されず、１つのコントロールゲート下のメモリ領域を２つ以上の領域に分割した構成であれば、どのような大きさであってもよい。なお、各ドット間には、シリコン酸化膜等、ドット状物質に蓄積された電子の漏れ出しを防いで保持特性を保つ機能を有する絶縁膜が設けられる。ドット状物質は、Ａｌ、Ｈｆ、Ｃｏ、Ｔｉ、またはＷ等の金属原子またはクラスターをシリコン酸化膜中に分散させた構成とすることもできる。このように、電荷蓄積層をドット状に形成することにより、周囲の絶縁膜の一部が損傷または絶縁性が劣化した場合でも、ドット内に蓄積された電子の流出が最小限に抑制され、メモリの長期信頼性が向上する。
【００４６】
電荷蓄積層に蓄積された電子は、書き込み・読み出し動作時に印加される電圧や電子自身が形成する自己電界によって電荷蓄積層内を移動し得る。電荷蓄積層をシリコン窒化膜により構成することにより、電荷蓄積層を半導体または導電体材料により構成した場合に比べて、このような電子の移動を抑制することができる。本実施の形態において、第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄの電荷蓄積層は、それぞれ、第１のコントロールゲート１１４と第２のコントロールゲート１１５の間および第３のコントロールゲート１１６および第４のコントロールゲート１１７の間にも延在している。しかし、第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄの電荷蓄積層をシリコン窒化膜により構成することにより、電荷蓄積層内での電子の移動を抑制して、保持特性を良好にすることができる。
【００４７】
一方、本実施の形態において、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃの電荷蓄積層は、コントロールゲートの側壁にまで延在して形成されない。そのため、電荷蓄積層に蓄積された電子の分散を抑えることができる。そのため、電荷蓄積層を電子の移動度が高い半導体または導電体材料により構成した場合でも、電子は、電荷蓄積層とそれを取り囲んでいる絶縁層との界面に形成されるエネルギー障壁の中に閉じ込められる。そのため、保持特性を良好に保つことができる。この原理は、電荷蓄積層となる材料が連続して形成された膜でも、分散配置されたドット状物質により構成された場合でも成り立つ。
【００４８】
なお、以上のような構成の不揮発性記憶素子１００は、第１の実施の形態において、図２〜図４を参照して説明したのと同様の手順で製造することができる。本実施の形態において、図２（ａ）に示した手順において、電荷蓄積層１１０を上述したような半導体または導電体材料により構成することにより、図５に示した不揮発性記憶素子１００が得られる。
【００４９】
本実施の形態における不揮発性記憶素子１００において、データの書き込みおよび読み出しは第１の実施の形態と同様に行うことができる。
【００５０】
本実施の形態において、以下の方法でデータの消去を行うことができる。
データの消去は、ＢＴＢＴ（band-to-band-tunneling）現象とＦ−Ｎトンネル（Fowler-Nordheim tunneling）現象とを併用する。
【００５１】
図６は、データの消去時に各コントロールゲート、各不純物拡散領域およびシリコン基板に印加される電圧の一例を示す図である。
本実施の形態において、第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄがＢＴＢＴ現象で発生したホールによりデータを消去する消去工程の消去対象とされる。また、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃがＦ−Ｎトンネル現象によりデータを消去する消去工程の消去対象とされる。
【００５２】
図６（ａ）では、ＢＴＢＴ現象で発生したホールによりデータが消去される例を示す。
第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに、それぞれたとえば８Ｖ程度の電圧を印加する。この状態で、シリコン基板１０２を接地し、各コントロールゲートの電圧をそれぞれ−１２Ｖとする。第１のコントロールゲート１１４および第４のコントロールゲート１１７に印加した−１２Ｖの電圧と、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに印加した８Ｖの電圧によって、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂの表面またはＳｉ／ＳｉＯ２界面近傍が空乏化する。その結果、バンド構造が下向きに急激に曲がり、価電子帯の電子がバンドギャップを介して伝導帯にトンネルする。伝導帯にトンネルした電子は第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに印加された正電圧によって外部へ流出するが、価電子帯に発生したホールはｎ＋ｐ接合の空乏層内を走行し、空乏層内の強電界によって励起されてホットホールになる。ここで、第１のコントロールゲート１１４および第４のコントロールゲート１１７には負電圧が印加されているため、励起されたホットホールがコントロールゲート１１４および１１７に印加された負電圧および第１の電荷蓄積層１２２ａおよび第４の電荷蓄積層１２２ｄに蓄積された電子による自己電界に基づき、第１の電荷蓄積層１２２ａおよび第４の電荷蓄積層１２２ｄにそれぞれ注入される。ホールが第１の電荷蓄積層１２２ａおよび第４の電荷蓄積層１２２ｄ内の蓄積電子に到達すると、ホールと蓄積電子とが結合して消滅し、データ消去が完了する。
【００５３】
ここで、励起されたホットホールのエネルギーは、ｎ＋拡散層の端から１０ｎｍ程度以上離れると急激に減少する。そのため、この消去メカニズムは、拡散層の端から概ね３０ｎｍ程度の範囲内に電子が蓄積されている場合にのみ有効と考えれる。従って、電子がこの範囲を超えた領域に蓄積されている場合には、この消去方法を用いることはできないと考えられる。本実施の形態における不揮発性記憶素子１００において、第２のコントロールゲート１１５および第３のコントロールゲート１１６下部のメモリ−領域に蓄積された電子は、ＢＴＢＴ現象で発生したホールによっては消去されないと考えられる。以上では、コントロールゲートが第２のコントロールゲート１１５および第３のコントロールゲート１１６にも−１２Ｖの電圧を印加する例を示したが、ＢＴＢＴ現象で発生したホールによるデータ消去が期待できない第２のコントロールゲート１１５および第３のコントロールゲート１１６には、−１２Ｖの電圧を印加する必要はなく、たとえば−６Ｖ程度の電圧を印加することもできる。
【００５４】
本実施の形態において、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃのデータは、Ｆ−Ｎトンネル現象により消去される。
【００５５】
図６（ｂ）では、Ｆ−Ｎトンネル現象によりデータが消去される例を示す。
第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに、それぞれたとえば８Ｖ程度の電圧を印加する。各コントロールゲートの電圧をそれぞれ−１２Ｖとする。シリコン基板１０２に８Ｖの電圧を印加する。
【００５６】
これにより、各コントロールゲートとシリコン基板１０２との間に高電界がかかる。本実施の形態において、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃにおいて、電荷蓄積層が半導体または導電体材料により構成されているため、ＦＮトンネル電流により、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃからシリコン基板１０２に電子が引き抜かれ、データ消去が完了する。他の例として、Ｆ−Ｎトンネル現象によるデータ消去が期待できない第１のコントロールゲート１１４および第４のコントロールゲート１１７については、−１２Ｖの電圧を印加する必要はなく、たとえば−４Ｖ程度の電圧を印加することもできる。
【００５７】
本発明者の検討により、第１の不純物拡散領域１６０ａと第２の不純物拡散領域１６０ｂとの間に４つのコントロールゲートおよびそれと対を成す４つのメモリ領域が設けられている場合、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂから離れた位置にある内側の第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃにおいては、図６（ａ）を参照して説明したＢＴＢＴ現象によるデータの消去を行うことが困難であることが判明した。図６（ａ）に示した例では、第２のコントロールゲート１１５および第３のコントロールゲート１１６にも負電圧が印加されている。しかし、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃは、それぞれ第１の不純物拡散領域１６０ａおよび第２のメモリ領域１０６ｂから離れた距離にあるため、ＢＴＢＴ現象で発生したホットホールのエネルギーがこれらの領域にたどり着く前に急激に減少してしまい、第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃでは消去動作が完了しないと考えられる。
【００５８】
一方、メモリ領域を、ＯＮＯ膜により構成した場合、図６（ｂ）を参照して説明したＦ−Ｎトンネル現象では、電荷蓄積膜に蓄積された電子が引き抜かれず、データの消去が効率よく行えないと考えられる。
【００５９】
本実施の形態において、図６（ａ）を参照して説明した第１の消去工程と、図６（ｂ）を参照して説明した第２の消去工程とを、それぞれ行うことにより第１〜第４のメモリ領域１０６ａ〜１０６ｄのデータを消去することができる。なお、第１の消去工程および第２の消去工程は、いずれを先に実行してもよく、これらを交互に複数回実行することもできる。
【００６０】
図７は、データの消去時に各コントロールゲート、各不純物拡散領域およびシリコン基板に印加される電圧の他の例を示す図である。ここでは、第１の消去工程と第２の消去工程とを同時に行う例を説明する。
【００６１】
ここでは、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに、それぞれたとえば８Ｖ程度の電圧を印加する。この状態で、シリコン基板１０２を接地する。また、第１のコントロールゲート１１４および第４のコントロールゲート１１７にそれぞれ−１２Ｖ、第２のコントロールゲート１１５および第３のコントロールゲート１１６にそれぞれ−２０Ｖの電圧を印加する。
【００６２】
これにより、図６（ａ）を参照して説明したのと同様の原理により、ＢＴＢＴ現象で発生したホールにより、第１のメモリ領域１０６ａおよび第４のメモリ領域１０６ｄのデータがそれぞれ消去される。
【００６３】
一方、シリコン基板１０２と第２のコントロールゲート１１５および第３のコントロールゲート１１６との間には高電界がかかる。これにより、図６（ｂ）を参照して説明したのと同様の原理により、Ｆ−Ｎトンネル現象により第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃのデータがそれぞれ消去される。
【００６４】
以上のように、各コントロールゲート、各不純物拡散領域およびシリコン基板に印加する電圧を適宜制御することにより、第１のメモリ領域１０６ａ、第２のメモリ領域１０６ｂ、第３のメモリ領域１０６ｃおよび第４のメモリ領域１０６ｄのデータを一度に消去することもできる。
【００６５】
本実施の形態によれば、第１の実施の形態で説明したのと同様、コントロールゲート間の距離を短くして４ビット／セルの不揮発性記憶素子１００を微細化することができるとともに、メモリ領域の保持特性を良好にすることができる。また、本実施の形態によれば、４ビット／セルの不揮発性記憶素子１００において、各メモリ領域に蓄積されたデータを効率よく消去することができる。
【００６６】
（第３の実施の形態）
図８は、本発明の第３の実施の形態における不揮発性記憶素子１００の構成を示す図である。
本実施の形態において、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂに近接して設けられた外側の第１のコントロールゲート１１４および第４のコントロールゲート１１７は、内側の第２のコントロールゲート１１５および第３のコントロールゲート１１６よりも、ゲート長が長く形成される。ここで、第１のコントロールゲート１１４および第４のコントロールゲート１１７は、それぞれ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂ上に一部が延在して設けられる。
【００６７】
外側の第１のコントロールゲート１１４および第４のコントロールゲート１１７は、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂとそれぞれ重なる領域がある。そのため、第１のコントロールゲート１１４および第４のコントロールゲート１１７と、第２のコントロールゲート１１５および第３のコントロールゲート１１６を形成するためのポリシリコンの膜厚が同じ場合、外側の第１のコントロールゲート１１４および第４のコントロールゲート１１７は、内側の第２のコントロールゲート１１５および第３のコントロールゲート１１６に比べて実効的なゲート長が狭くなってしまう。本実施の形態において、第１のコントロールゲート１１４および第４のコントロールゲート１１７は、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂとの重なりが生じた領域以外の領域において、ゲート長が第２のコントロールゲート１１５および第３のコントロールゲート１１６のゲート長と同程度となるように形成することができる。これにより、不揮発性記憶素子１００のデータ書き込み時およびデータ読み出し時のパンチスルー耐性および書き込み特性を向上させることができる。また、書き込み、読み出し動作におけるオフリーク電流の上昇を抑制することもできる。
【００６８】
この構成の不揮発性記憶素子１００は、たとえば、第１の実施の形態において、図２〜図４を説明した手順において、図３（ｃ）に示した多結晶シリコン１２６を形成する際に、多結晶シリコン１２６を、第２のコントロールゲート１１５および第３のコントロールゲート１１６のゲート長よりも、たとえば１０〜３０ｎｍ程度厚くなるように形成することにより、製造することができる。
【００６９】
本実施の形態によれば、第１の実施の形態で説明したのと同様、コントロールゲート間の距離を短くして４ビット／セルの不揮発性記憶素子１００を微細化することができるとともに、メモリ領域の保持特性を良好にすることができる。また、本実施の形態において、不揮発性記憶素子１００のデータ書き込み時およびデータ読み出し時のパンチスルー耐性および書き込み特性を向上させることができる。また、書き込み、読み出し動作におけるオフリーク電流の上昇を抑制することもできる。
【００７０】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７１】
第１の実施の形態および第３の実施の形態において、４つのメモリ領域の電荷蓄積層がシリコン窒化膜により構成された例を示したが、４つのメモリ領域の電荷蓄積層を半導体または導電体材料により構成することもできる。電荷蓄積層を半導体または導電体材料により構成する場合、これらは第２の実施の形態において第２のメモリ領域１０６ｂおよび第３のメモリ領域１０６ｃについて説明したのと同様の材料により構成することができる。また、このように構成した場合、４つのメモリ領域のデータは、Ｆ−Ｎトンネル現象により消去することができる。
【００７２】
なお、不揮発性記憶素子１００は、以上で説明した構成を適宜組み合わせた構成とすることができる。たとえば、第２の実施の形態で説明した構成においても、第３の実施の形態で説明したのと同様、外側のコントロールゲートの幅を内側のコントロールゲートの幅よりも広く形成することができる（図９参照）。
【００７３】
また、以上の実施の形態では、不揮発性記憶素子１００が４つのコントロールゲートおよびそれらと対を成す４つのメモリ領域を含む構成を例として説明したが、不揮発性記憶素子１００がさらに多くのコントロールゲートを含む構成とすることもできる。たとえば、不揮発性記憶素子１００は、第１のコントロールゲート１１４と第４のコントロールゲート１１７との間に、３個以上のコントロールゲートを有するとともに、それらのコントロールゲートとそれぞれ対を成す３個以上のメモリ領域を有する構成とすることができる。この場合も、不揮発性記憶素子１００において、データ消去が可能な構成とする場合、たとえば、第２の実施の形態で説明したのと同様に、不純物拡散領域に近接した外側のメモリ領域の電荷蓄積層をシリコン窒化膜により構成し、内側のメモリ領域の電荷蓄積層を半導体または導電体材料により構成することができる。
【００７４】
また、不揮発性記憶素子１００は、図１０に示したような構成とすることもできる。図１０は、第２の実施の形態で説明した不揮発性記憶素子１００の他の例を示す図である。ここで、不揮発性記憶素子１００は、隣接する３つの不純物拡散領域（１６０ａ、１６０ｂおよび１６０ｃ間に４つのコントロールゲートおよびそれらと対を成す４つのメモリ領域がそれぞれ設けられた８ビット／セルの構成とすることができる。ここで、シリコン基板１０２はｐ型、第１の不純物拡散領域１６０ａ、第２の不純物拡散領域１６０ｂおよび第３のメモリ領域１０６ｃはｎ型である。
【００７５】
このような構成の不揮発性記憶素子１００は、第１の実施の形態において、図２〜図４を参照して説明したのと同様の手順で製造することができる。ここで、第１の不純物拡散領域１６０ａ、第２の不純物拡散領域１６０ｂおよび第３の不純物拡散領域１６０ｃに近接したコントロールゲート１１４ａ、コントロールゲート１１７ａ、コントロールゲート１１４ｂおよびコントロールゲート１１７ｂとそれぞれ対を成すメモリ領域の電荷蓄積層は、シリコン窒化膜により構成することができる。また、コントロールゲート１１５ａ、コントロールゲート１１６ａ、コントロールゲート１１５ｂおよびコントロールゲート１１６ｂとそれぞれ対を成すメモリ領域の電荷蓄積層は、半導体または導電体材料により構成することができる。このような構成とすることにより、各メモリ領域に蓄積されたデータは、第２の実施の形態で説明したのと同様にして消去することができる。
【００７６】
以上のような構成においても、隣接する不純物拡散領域間には、それぞれ４つのコントロールゲートおよびそれと対を成すメモリ領域が設けられており、不揮発性記憶素子１００を微細化することができる。また、以上のような構成をさらに複数設けることにより、さらにビット数の多い不揮発性記憶素子を提供することができる。
【００７７】
なお、第１の実施の形態および第３の実施の形態で説明した構成についても、同様な構成とすることができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態における不揮発性記憶素子の構成を示す断面図である。
【図２】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における不揮発性記憶素子の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における不揮発性記憶素子の構成を示す断面図である。
【図６】データの消去時に各コントロールゲート、各不純物拡散領域およびシリコン基板に印加される電圧の一例を示す図である。
【図７】データの消去時に各コントロールゲート、各不純物拡散領域およびシリコン基板に印加される電圧の他の例を示す図である。
【図８】本発明の実施の形態における不揮発性記憶素子の構成を示す断面図である。
【図９】本発明の実施の形態における不揮発性記憶素子の他の例を示す断面図である。
【図１０】不揮発性記憶素子の他の例を示す図である。
【図１１】従来の半導体記憶装置の構成を示す断面図である。
【符号の説明】
【００７９】
１００  不揮発性記憶素子
１０２  シリコン基板
１０６ａ  第１のメモリ領域
１０６ｂ  第２のメモリ領域
１０６ｃ  第３のメモリ領域
１０６ｄ  第４のメモリ領域
１０８  下層絶縁層
１１０  電荷蓄積層
１１０ｂ  第２の電荷蓄積層
１１０ｃ  第３の電荷蓄積層
１１２  上層絶縁層
１１４  第１のコントロールゲート
１１５  第２のコントロールゲート
１１６  第３のコントロールゲート
１１７  第４のコントロールゲート
１２０  下層絶縁層
１２２  電荷蓄積層
１２２ａ  第１の電荷蓄積層
１２２ｄ  第４の電荷蓄積層
１２４  上層絶縁層
１２６  多結晶シリコン
１３０  多結晶シリコン
１３２  犠牲膜
１３６  絶縁膜
１３７  金属配線
１３８  金属配線
１６０ａ  第１の不純物拡散領域
１６０ｂ  第２の不純物拡散領域
１６０ｃ  第３の不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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