(57)【要約】【課題】本発明は、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上およびｎＭＯＳトランジスタの高性能化を両立することができる半導体装置を提供する。【解決手段】半導体装置に形成された高速動作回路部は、フッ素が導入されていないＳｉＯＮゲート絶縁膜（第１のゲート絶縁膜）１３を構成要素として含むｎＭＯＳトランジスタと、当該ＳｉＯＮゲート絶縁膜１３よりも膜厚が厚く、その膜中にフッ素が導入されたＳｉＯＮゲート絶縁膜（第２のゲート絶縁膜）１４を構成要素として含むｐＭＯＳトランジスタとを備えている。【選択図】  図６
2007335784.tif 000002
【特許請求の範囲】
【請求項１】
入出力回路部と、前記入出力回路部よりも低い電圧が印加され、前記入出力回路部よりも膜厚の薄いゲート絶縁膜を有する高速動作回路部とを備えた半導体装置であって、
前記高速動作回路部は、
半導体基板表面上の第１の領域に形成され、フッ素が導入されていない第１のゲート絶縁膜と、
前記第１のゲート絶縁膜表面上に形成された第１のゲート電極と、
前記第１のゲート電極に対向する前記半導体基板を挟んで、前記半導体基板表面中に形成された一対のｎ型不純物拡散領域とを有する、ｎＭＯＳトランジスタと、
前記半導体基板表面上の第２の領域に形成され、前記第１のゲート絶縁膜よりも膜厚が厚く、その膜中に前記フッ素が導入された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜表面上に形成され、不純物を含み、少なくとも構成要素として珪素を含む第２のゲート電極と、
前記第２のゲート電極に対向する前記半導体基板を挟んで、前記半導体基板表面中に形成された一対のｐ型不純物拡散領域とを有する、ｐＭＯＳトランジスタと、を備えた、
半導体装置。
【請求項２】
前記第２のゲート絶縁膜は、ＳｉＯＮ膜であり、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも、１６％未満厚くなっている、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のゲート電極に含まれる前記不純物として、少なくともボロンが含有されている、
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記高速動作回路部は、
前記半導体基板表面上の第３の領域に形成され、フッ素が導入されておらず前記第１のゲート絶縁膜と同等の膜厚を有する第３のゲート絶縁膜と、前記第３のゲート絶縁膜表面上に形成された第３のゲート電極と、前記第３のゲート電極に対向する前記半導体基板を挟んで前記半導体基板表面中に形成された一対のｐ型不純物拡散領域とを有する、ｐＭＯＳトランジスタを、さらに備えた、
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記高速動作回路部には、ＳＲＡＭ回路部が含まれており、
前記第２の領域に形成される前記ｐＭＯＳトランジスタは、前記ＳＲＡＭ回路部のみに用いられる、
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２のゲート電極は、
完成状態において、その全域が金属珪化物になっている、
ことを特徴とする請求項１ないし請求項５のいずれか一項に記載の半導体装置。
【請求項７】
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えた、半導体装置の製造方法において、
半導体基板表面上に、第１のゲート絶縁膜を介してゲート電極材料を形成する工程と、
前記ｎＭＯＳトランジスタ形成領域表面上を覆い、前記ｐＭＯＳトランジスタ形成領域表面上の少なくとも一部を開口するマスクを形成する工程と、
前記マスク形成後、前記半導体基板上面に対してフッ素を注入して、前記ｐＭＯＳトランジスタ形成領域の少なくとも一部の前記ゲート電極材料中に前記フッ素を導入し、前記フッ素導入後に熱処理を行う工程と、
前記熱処理を行う工程の後に、前記ｐＭＯＳトランジスタ形成領域の前記ゲート電極材料中に不純物を導入する工程とを備えた、
半導体装置の製造方法。
【請求項８】
前記第２のゲート電極に導入する前記不純物として、少なくともボロンが含まれている、
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記熱処理によって、前記フッ素を前記第１のゲート絶縁膜に到達させる、
ことを特徴とする、請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置は、
ＭＯＳトランジスタを有する入出力回路部と、
前記入出力回路部よりも低い電圧が印加され、前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタとを有する高速動作回路部とを、備えており、
前記第１のゲート絶縁膜を形成する工程の前に、前記ＭＯＳトランジスタ形成領域の前記半導体基板表面上に前記第２のゲート絶縁膜を形成する工程を備え、
前記マスクは、前記ＭＯＳトランジスタ表面上も覆うように形成する、
ことを特徴とする、請求項７ないし請求項９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えた半導体装置の製造方法において、
半導体基板表面上に、第１のゲート絶縁膜を介してゲート電極材料を形成する工程と、
前記ｎＭＯＳトランジスタ形成領域表面上を覆い、前記ｐＭＯＳトランジスタ形成領域表面上の少なくとも一部を開口するマスクを形成する工程と、
前記マスク形成後、前記半導体基板上面に対して酸素を注入して、前記ｐＭＯＳトランジスタ形成領域の少なくとも一部の前記ゲート電極材料中に前記酸素を導入し、前記酸素導入後に熱処理を行う工程と、
前記熱処理を行う工程の後に、前記ｐＭＯＳトランジスタ形成領域の前記ゲート電極材料中に不純物を導入する工程とを備えた、
半導体装置の製造方法。
【請求項１２】
前記第２のゲート電極に導入する前記不純物として、少なくともボロンが含まれている、
ことを特徴とする、請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記熱処理によって、前記酸素を前記第１のゲート絶縁膜に到達させる、
ことを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置は、
ＭＯＳトランジスタを有する入出力回路部と、
前記入出力回路部よりも低い電圧が印加され、前記ｐＭＯＳトランジスタおよび前記ｎＭＯＳトランジスタとを有する高速動作回路部とを、備えており、
前記第１のゲート絶縁膜を形成する工程の前に、前記ＭＯＳトランジスタ形成領域の前記半導体基板表面上に前記第２のゲート絶縁膜を形成する工程を備え、
前記マスクは、前記ＭＯＳトランジスタ表面上も覆うように形成する、
ことを特徴とする請求項１１ないし請求項１３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係わるものであり、例えば６５ｎｍノード以降の先端ＣＭＯＳを用いた半導体装置、および半導体装置の製造方法に適用することができる。
【背景技術】
【０００２】
近年のＣＭＯＳデバイスでは、一つの半導体装置に複数のｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが形成されている。より具体的には、一つの半導体装置には、入出力回路部と、当該入出力回路部よりも低い電圧が印加される高速動作回路部とが形成され、各回路部において各々、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが複数形成されている。
【０００３】
なお、本発明に関連する先行技術として、特許文献１，２および非特許文献１が存在する。
【０００４】
【特許文献１】特開２００１−２３７３２４号公報
【特許文献２】特開平１０−６４８９８号公報
【非特許文献１】Ｔ．Ａｏｙａｍａ、“Ｅｆｆｅｃｔ  ｏｆ  ｆｌｕｏｒｉｎｅ  ｏｎ  ｂｏｒｏｎ  ｄｉｆｆｕｓｉｏｎ  ｉｎ  ｔｈｉｎ  ｓｉｌｉｃｏｎ  ｄｉｏｘｉｄｅｓ  ａｎｄ  ｏｘｙｎｉｔｒｉｄｅ”、Ｊｏｕｒｎａｌ  ｏｆ  ａｐｐｌｉｅｄ  ｐｈｙｓｉｃｓ  ｖｏｌ．７７（１）、１９９５、ｐｐ４１７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、近年の先端ＣＭＯＳデバイスの信頼性を律速する最重要問題の一つに、ｐＭＯＳトランジスタに負のゲートバイアスを加えた場合の寿命、いわゆるＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）寿命がある。技術世代が進むにつれ、当該ＮＢＴＩ寿命の確保はますます困難になりつつある。
【０００６】
ところで、高速動作回路のＭＯＳトランジスタは、高周波動作を実現するために高いオン電流が要求される。ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、特にｎＭＯＳトランジスタにおいてその要求が強い。
【０００７】
そこで、本発明は、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上およびｎＭＯＳトランジスタの高性能化を両立することができる半導体装置を提供することを目的とする。また当該半導体装置の性能に影響を与えること無く、より簡易な方法によって前記半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、入出力回路部と、前記入出力回路部よりも低い電圧が印加され、前記入出力回路部よりも膜厚の薄いゲート絶縁膜を有する高速動作回路部とを備えた半導体装置であって、前記高速動作回路部は、半導体基板表面上の第１の領域に形成され、フッ素が導入されていない第１のゲート絶縁膜と、前記第１のゲート絶縁膜表面上に形成された第１のゲート電極と、前記第１のゲート電極に対向する前記半導体基板を挟んで、前記半導体基板表面中に形成された一対のｎ型不純物拡散領域とを有する、ｎＭＯＳトランジスタと、前記半導体基板表面上の第２の領域に形成され、前記第１のゲート絶縁膜よりも膜厚が厚く、その膜中に前記フッ素が導入された第２のゲート絶縁膜と、前記第２のゲート絶縁膜表面上に形成され、不純物を含み、少なくとも構成要素として珪素を含む第２のゲート電極と、前記第２のゲート電極に対向する前記半導体基板を挟んで、前記半導体基板表面中に形成された一対のｐ型不純物拡散領域とを有する、ｐＭＯＳトランジスタと、を備えている。
【０００９】
また、本発明に係る請求項７に記載の半導体装置の製造方法は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えた、半導体装置の製造方法であって、半導体基板表面上に、第１のゲート絶縁膜を介してゲート電極材料を形成する工程と、前記ｎＭＯＳトランジスタ形成領域表面上を覆い、前記ｐＭＯＳトランジスタ形成領域表面上の少なくとも一部を開口するマスクを形成する工程と、前記マスク形成後、前記半導体基板上面に対してフッ素を注入して、前記ｐＭＯＳトランジスタ形成領域の少なくとも一部の前記ゲート電極材料中に前記フッ素を導入し、前記フッ素導入後に熱処理を行う工程と、前記熱処理を行う工程の後に、前記ｐＭＯＳトランジスタ形成領域の前記ゲート電極材料中に不純物を導入する工程とを備えている。
【００１０】
また、本発明に係る請求項１１に記載の半導体装置の製造方法は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えた半導体装置の製造方法であって、半導体基板表面上に、第１のゲート絶縁膜を介してゲート電極材料を形成する工程と、前記ｎＭＯＳトランジスタ形成領域表面上を覆い、前記ｐＭＯＳトランジスタ形成領域表面上の少なくとも一部を開口するマスクを形成する工程と、前記マスク形成後、前記半導体基板上面に対して酸素を注入して、前記ｐＭＯＳトランジスタ形成領域の少なくとも一部の前記ゲート電極材料中に前記酸素を導入し、前記酸素導入後に熱処理を行う工程と、前記熱処理を行う工程の後に、前記ｐＭＯＳトランジスタ形成領域の前記ゲート電極材料中に不純物を導入する工程とを備えている。
【発明の効果】
【００１１】
本発明の請求項１に記載の半導体装置は、入出力回路部と、前記入出力回路部よりも低い電圧が印加され、前記入出力回路部よりも膜厚の薄いゲート絶縁膜を有する高速動作回路部とを備えた半導体装置であって、前記高速動作回路部は、半導体基板表面上の第１の領域に形成され、フッ素が導入されていない第１のゲート絶縁膜と、前記第１のゲート絶縁膜表面上に形成された第１のゲート電極と、前記第１のゲート電極に対向する前記半導体基板を挟んで、前記半導体基板表面中に形成された一対のｎ型不純物拡散領域とを有する、ｎＭＯＳトランジスタと、前記半導体基板表面上の第２の領域に形成され、前記第１のゲート絶縁膜よりも膜厚が厚く、その膜中に前記フッ素が導入された第２のゲート絶縁膜と、前記第２のゲート絶縁膜表面上に形成され、不純物を含み、少なくとも構成要素として珪素を含む第２のゲート電極と、前記第２のゲート電極に対向する前記半導体基板を挟んで、前記半導体基板表面中に形成された一対のｐ型不純物拡散領域とを有する、ｐＭＯＳトランジスタと、を備えている。
【００１２】
したがって、ｐＭＯＳトランジスタのＮＢＴＩ寿命の向上およびｎＭＯＳトランジスタの高性能化を両立することができる半導体装置を提供することができる。
【００１３】
本発明の請求項７に記載の半導体装置の製造方法は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えた、半導体装置の製造方法であって、半導体基板表面上に、第１のゲート絶縁膜を介してゲート電極材料を形成する工程と、前記ｎＭＯＳトランジスタ形成領域表面上を覆い、前記ｐＭＯＳトランジスタ形成領域表面上の少なくとも一部を開口するマスクを形成する工程と、前記マスク形成後、前記半導体基板上面に対してフッ素を注入して、前記ｐＭＯＳトランジスタ形成領域の少なくとも一部の前記ゲート電極材料中に前記フッ素を導入し、前記フッ素導入後に熱処理を行う工程と、前記熱処理を行う工程の後に、前記ｐＭＯＳトランジスタ形成領域の前記ゲート電極材料中に不純物を導入する工程とを備えている。
【００１４】
したがって、半導体装置の性能に影響を与えること無く、より簡易な方法に請求項１に記載の半導体装置を製造することができる。また、当該方法を採用することにより、ｐＭＯＳトランジスタを構成するゲート電極に含まれる不純物が、半導体基板へ拡散することを抑制することができる。
【００１５】
本発明の請求項１１に記載の半導体装置の製造方法は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えた半導体装置の製造方法であって、半導体基板表面上に、第１のゲート絶縁膜を介してゲート電極材料を形成する工程と、前記ｎＭＯＳトランジスタ形成領域表面上を覆い、前記ｐＭＯＳトランジスタ形成領域表面上の少なくとも一部を開口するマスクを形成する工程と、前記マスク形成後、前記半導体基板上面に対して酸素を注入して、前記ｐＭＯＳトランジスタ形成領域の少なくとも一部の前記ゲート電極材料中に前記酸素を導入し、前記酸素導入後に熱処理を行う工程と、前記熱処理を行う工程の後に、前記ｐＭＯＳトランジスタ形成領域の前記ゲート電極材料中に不純物を導入する工程とを備えている。
【００１６】
したがって、半導体装置の性能に影響を与えること無く、より簡易な方法に請求項１に記載の半導体装置を製造することができる。また、当該方法を採用することにより、ｐＭＯＳトランジスタを構成するゲート電極に含まれる不純物が、半導体基板へ拡散することを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
ｐＭＯＳトランジスタのＮＢＴＩ寿命を長くする手段として、本発明では当該ｐＭＯＳトランジスタのゲート絶縁膜の厚膜化を採用している。しかし、ｎＭＯＳトランジスタのゲート絶縁膜を前記と同様に厚膜化すると、ｎＭＯＳトランジスタの性能を落ちてしまう（つまり、オン電流が低下する）。したがって、トランジスタのゲート絶縁膜に着目すると、ＮＢＴＩ寿命とトランジスタ性能との関係はトレードオフの関係があると言える。
【００１８】
ところで、ＣＭＯＳデバイスにおけるトランジスタ性能（オン電流の向上）の要求は、ｎＭＯＳトランジスタにおいて特に厳しい場合が少なくない（なお、以下では、ｐＭＯＳトランジスタを単にｐＭＯＳと称し、ｎＭＯＳトランジスタを単にｎＭＯＳと称することにする）。
【００１９】
例えば、ｎＭＯＳ４つとｐＭＯＳ２つとでメモリセルを構成する、いわゆる６トランジスタ型のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路の場合には、高周波動作のためにｎＭＯＳに高いオン電流が求められる一方で、ｐＭＯＳのオン電流に対する要求はｎＭＯＳほどには高くない。
【００２０】
そこで、本発明に係わる半導体装置では、例えばＳＲＡＭ回路等の高速論理回路といった極薄ゲート絶縁膜を有するＭＯＳトランジスタが使われる部分において、ｐＭＯＳのゲート絶縁膜をｎＭＯＳのそれよりも厚くする構成を採用する。これにより、高いオン電流を示す高性能なｎＭＯＳと、高いＮＢＴＩ信頼性を有するｐＭＯＳとを同時に実現することができる。
【００２１】
以下、上記構成を有する半導体装置の製造方法について、図面に基づいて具体的に説明する。
【００２２】
＜実施の形態１＞
実施の形態１に係わる半導体装置の製造方法を、説明の一部において工程断面図を用いて説明する。本実施の形態では、同一シリコン基板上にｎＭＯＳとｐＭＯＳとを同時に作製し、それぞれが単一種類のゲート絶縁膜を有する場合の半導体装置の製造方法について、説明する。当該実施の形態に係わる半導体装置の製造方法および当該製造方法により作製される半導体装置は、本発明の核であり、ＣＭＯＳ集積回路の高速素子部の形成を念頭に置いたものである。
【００２３】
図１を参照して、シリコン基板（半導体基板と把握できる）１０１にｐ型基板を用いて、その表面に周知の浅溝素子分離法を用いて素子分離溝１０２を形成する。続いてフォトリソグラフィーを用いて所望の領域をレジストで覆った状態で硼素（Ｂ）イオンを打ち込んで、ｎＭＯＳを形成する領域（第１の領域と把握できる）にｐウェル（図示せず）を形成する。また、上記ｐウェル以外の所望の領域に燐（Ｐ）イオンを打ち込んで、ｐＭＯＳを形成する領域（第２の領域と把握できる）にｎウェル（図示せず）を形成する。
【００２４】
また、トランジスタのしきい電圧を調整するために、ｎＭＯＳを形成する領域（以下、単にｎＭＯＳ形成領域と称する）にはＢイオンを、ｐＭＯＳを形成する領域（以下、単にｐＭＯＳ形成領域と称する）には砒素（Ａｓ）イオンを所望の量だけ注入し、窒素雰囲気中において約８５０℃で約１０秒間の熱処理を行うことによって、これらの不純物を活性化させる。
【００２５】
しかる後に、酸素を含有する雰囲気中における熱処理によって所望の膜厚の酸化シリコン膜を形成し、続いて周知のプラズマ窒化処理を行うことによって、シリコン基板１０１上におけるｎＭＯＳ形成領域にＳｉＯＮゲート絶縁膜（第１のゲート絶縁膜と把握できる）１０３を形成し、シリコン基板１０１上におけるｐＭＯＳ形成領域にＳｉＯＮゲート絶縁膜（第２のゲート絶縁膜）１０４を形成する。そして、モノシランをソース・ガスとして用いる周知の化学気相成長法により、当該ゲート絶縁膜１０３，１０４上に、厚さ１２０ｎｍの多結晶シリコン膜１２０を堆積する（つまり、シリコン基板１０１上に、ゲート絶縁膜１０３，１０４を介してゲート電極材料１２０を形成する）。
【００２６】
以上までの工程により、図２に示す製造途中の半導体装置が形成される。
【００２７】
この段階で、本発明の本質と言える処理を行う。まず、フッ素イオン注入を用いる方法について述べる。
【００２８】
図３に示すように、フォトリソグラフィーを用いてｎＭＯＳ形成領域をレジスト１２５で覆った状態で（つまり、ｎＭＯＳ形成領域表面上を覆い、ｐＭＯＳ形成領域表面上の少なくとも一部を開口するマスク１２５を形成した状態で）、フッ素イオンを１０ｋＶの加速電圧でイオン注入する（つまり、前記マスク１２５形成後、シリコン基板１０１上面に対してフッ素イオンを注入して、ｐＭＯＳ形成領域の少なくとも一部のゲート電極材料（多結晶シリコン膜）１２０中にフッ素イオンを導入する）。その後、当該レジスト１２５を除去した後に窒素雰囲気中で熱処理を行う。この熱処理の目的は、注入したフッ素イオンをｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４に到達させて、当該ＳｉＯＮゲート絶縁膜１０４の膜厚を増加させることと、多結晶シリコン膜１２０中に残る余剰フッ素イオンを可能な限り減らすことである。
【００２９】
次に本発明のもう一つの手法（つまり、フッ素イオン注入とは別の手法）である酸素イオン注入を用いる場合について述べる。
【００３０】
図４に示すように、多結晶シリコン膜１２０上に化学気相成長法によりテトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）を用いて酸化シリコン膜１３０を４０ｎｍ堆積した後に、フォトリソグラフィーを用いてｎＭＯＳ形成領域をレジスト１２５で覆った状態で（つまり、ｎＭＯＳ形成領域表面上を覆い、ｐＭＯＳ形成領域表面上の少なくとも一部を開口するマスク１２５を形成した状態で）、酸素イオンを７０ｋＶの加速電圧でイオン注入する（つまり、前記マスク１２５形成後、シリコン基板１０１上面に対して酸素イオンを注入して、ｐＭＯＳ形成領域の少なくとも一部のゲート電極材料（多結晶シリコン膜）１２０中に酸素イオンを導入する）。その後（つまり、酸素イオン導入後）、レジスト１２５および酸化シリコン膜１３０を除去した後に窒素雰囲気中で熱処理を行う。この熱処理の目的は、注入した酸素イオンをｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４に到達させて、当該ＳｉＯＮゲート絶縁膜１０４の膜厚を増加させることである。なお、上記酸化シリコン膜１３０を形成するのは、浅く酸素イオンを注入することができる装置が現在ではないので、当該酸化シリコン膜１３０で高速注入される酸素イオンの注入距離を調整するためである。
【００３１】
なお、上記フッ素イオン、酸素イオン導入後、熱処理を施すことにより、図５に示すように、ｐＭＯＳ形成領域に形成されているＳｉＯＮゲート絶縁膜１０４の膜厚が増膜する。
【００３２】
しかる後に（つまり、フッ素イオンまたは酸素イオンの導入後の熱処理後に）、多結晶シリコン膜１２０中のうち、ｎＭＯＳ形成領域に５×１０15／ｃｍ2のＰイオンを１５ｋＶの加速電圧でイオン注入し、他方ｐＭＯＳ形成領域には２×１０15／ｃｍ2のＢイオンを２ｋＶの加速電圧でイオン注入する。その後に、フォトリソグラフィーとドライエッチングを用いて、多結晶シリコン膜１２０および各ＳｉＯＮゲート絶縁膜１０３，１０４を所望の寸法に加工する。こうして、ｎＭＯＳ形成領域にｎ＋ゲート電極（第１のゲート電極と把握できる）１０５が形成され、ｐＭＯＳ形成領域にはｐ＋ゲート電極（第２のゲート電極と把握できる）１０６が形成される（図６参照）。
【００３３】
ここで、ｎＭＯＳ形成領域には３×１０14／ｃｍ2のＡｓを５ｋＶの加速電圧でイオン注入し、ｐＭＯＳ形成領域には３×１０14／ｃｍ2のＢを１ｋＶの加速電圧でイオン注入する。これにより、シリコン基板１０１の表面内の所定の箇所に、ｎ型拡散層１０７およびｐ型拡散層１０８の低濃度領域を形成する（図６参照）。
【００３４】
次に、化学気相成長法によりテトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）を用いて酸化シリコン膜１００ｎｍを形成し、続いてこれを異方性ドライエッチングすることにより、酸化シリコンからなるサイドウォール１０９を形成する（図６参照）。
【００３５】
しかる後に、ｎＭＯＳ形成領域に５×１０15／ｃｍ2のＡｓイオンを１０ｋＶの加速電圧でイオン注入し、ｐＭＯＳ形成領域に５×１０15／ｃｍ2のＢイオンを３ｋＶの加速電圧でイオン注入する。これにより、シリコン基板１０１の表面内の所定の箇所に、ｎ型拡散層１０７およびｐ型拡散層１０８の高濃度領域を形成する（つまり、２段階（高濃度・低濃度）の濃度分布を有する、ｎ型拡散層１０７およびｐ型拡散層１０８を形成する）（図６参照）。
【００３６】
次に、１０２５℃で１０秒間の熱処理を行って、ｎ型拡散層１０７およびｐ型拡散層１０８にイオン注入した不純物を電気的に活性化する。上記熱処理を行った後に、プラズマ化学気相成長法によりテトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）を用いて酸化シリコン膜を６００ｎｍ堆積して、これを化学機械研磨することによって平坦化することにより、層間絶縁膜１１０を形成する。フォトリソグラフィーとドライエッチングを用いて層間絶縁膜１１０にコンタクトホールを形成する。さらに、化学気相成長法およびスパッタリングを用いてタングステンを当該コンタクトホール内まで堆積して、これをフォトリソグラフィーとドライエッチングとによって加工することにより、配線１１１を形成する（図６参照）。
【００３７】
以上の工程を経て、図６に示す構造を有するｎＭＯＳおよびｐＭＯＳが完成する。なお、実際の先端ＣＭＯＳ集積回路の形成には、より複雑な構造のサイドウォールの形成、自己整合シリサイデーション、多層銅配線形成等の工程が必要だが、ここでは省略している。
【００３８】
図６の構成において、ｎＭＯＳ形成領域に形成されているＳｉＯＮゲート絶縁膜１０３に着目すると、上記工程から明らかなように、当該ＳｉＯＮゲート絶縁膜１０３には、フッ素（もしくは酸素）が導入されていない。また、当該ＳｉＯＮゲート絶縁膜１０４の膜厚は、図を用いて後述するように、ＳｉＯＮゲート絶縁膜１０３の膜厚よりも厚く、当該ＳｉＯＮゲート絶縁膜１０４には、上記工程から明らかなように、フッ素（もしくは酸素）が導入されている。
【００３９】
また、ＳｉＯＮゲート絶縁膜１０３表面上にはゲート電極１０５が形成され、ＳｉＯＮゲート絶縁膜１０４表面上にはゲート電極１０６が形成されている。ここで、上記構成および工程から分かるように、ゲート電極１０５，１０６は、少なくとも構成要素として珪素を含んでいる。また、ゲート電極１０５には不純物として少なくともＰ（燐）が含まれており、ゲート電極１０６には不純物として少なくともＢ（硼素（ボロン））が含まれている。
【００４０】
また、ゲート電極１０５に対向するシリコン基板１０１を挟んで、シリコン基板１０１表面中には一対のｎ型の不純物拡散層（拡散領域）１０７が形成されている。他方、ゲート電極１０６に対向するシリコン基板１０１を挟んで、シリコン基板１０１表面中には一対のｐ型の不純物拡散層（領域）１０８が形成されている。
【００４１】
なお、上記から明らかなように、ＳｉＯＮゲート絶縁膜１０３、ゲート電極１０５、および不純物拡散層１０７により、ｎＭＯＳが構成されている。他方、ＳｉＯＮゲート絶縁膜１０４、ゲート電極１０６、および不純物拡散層１０８により、ｐＭＯＳが構成されている。
【００４２】
次に、上記フッ素注入を用いた手法で作製したｐＭＯＳの特性について、実験データを用いて述べる。
【００４３】
ｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４の酸化膜容量換算膜厚（ＥＯＴ、Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）とフッ素注入量との関係を示す実験結果を、図７に示す。なお図７の実験結果は、フッ素注入後に８５０℃で１０分間の熱処理を行うことにより作製された試料に関するものであり、４種類の膜厚のＳｉＯＮゲート絶縁膜１０４をベースとして用いている。また、ＥＯＴとは、電気的容量測定から求めた電気的膜厚であり、電気的容量測定はｐＭＯＳを用いて行った。そして、当該ＥＯＴの導出は、Ｓ．Ｓａｉｔｏらが、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  Ｖｏｌ．２３（２００２）のｐｐ３４８に開示した方法を採用した。
【００４４】
図７に示すように、注入フッ素量に概ね比例してｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４が増膜している。また、当該増膜量は、ベースとなるＳｉＯＮゲート絶縁膜の膜厚（増膜前の膜厚）に大きくは依存しない。また、図７に示したデータ点よりも多くのフッ素を注入すると、電気的容量測定が困難となる程に、界面準位密度が急激に増加することが分かった。当該界面準位密度の急激な増加が、上記増膜量の上限を決定していると考えられる。
【００４５】
この増膜量の上限は、ベース（増膜前）のＳｉＯＮゲート絶縁膜１０４のＥＯＴが１．２４ｎｍの場合には、０．１６ｎｍである。また、ベースのＳｉＯＮゲート絶縁膜１０４のＥＯＴが１．５４ｎｍの場合には、０．２０ｎｍである。また、ベースのＳｉＯＮゲート絶縁膜１０４のＥＯＴが３．１ｎｍの場合には、０．４８ｎｍである。また、ベースのＳｉＯＮゲート絶縁膜１０４のＥＯＴが７．０ｎｍの場合には、０．９２ｎｍである。
【００４６】
これらの結果から、上記上限は、ベース（増膜前）のＳｉＯＮゲート絶縁膜１０４のＥＯＴに対して、１６％未満であると結論付けられる。
【００４７】
フッ素導入によるＥＯＴ増加のメカニズムとしては、ＳｉＯＮゲート絶縁膜１０４にフッ素が導入されることによる誘電率の低下と、物理的な膜厚増加との２つが考えられる。しかし、Ｐ．Ｊ．  Ｗｒｉｇｈｔらが、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏｌ．３６（１９８９）のｐｐ８７９に開示したり、Ｙ．Ｍｉｔａｎｉらが、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏｌ．５０（２００３）のｐｐ２２２１に開示しているように、増膜のメカニズムは、物理膜厚の増加ではないかと考えられている。
【００４８】
すなわち、多結晶シリコン膜（ゲート電極材料）１２０に注入されたフッ素がその後の熱処理でＳｉＯＮゲート絶縁膜１０４に到達し、ＳｉＯＮ中の酸素と置換して、あまった酸素が基板界面を酸化して増膜するという理解である。
【００４９】
発明者らの検討でも、透過型電子顕微鏡で観察してＳｉＯＮゲート絶縁膜１０４の物理膜厚の変化を測定した結果、フッ素導入による物理膜厚の増加が確認されており、ＥＯＴの増加の原因は物理膜厚の増加が主だと考えている。ただし、Ｋ．Ａｗａｚｕらが、Ｊｏｕｒｎａｌ  ｏｆ  ａｐｐｌｉｅｄ  ｐｈｙｓｉｃｓ  ｖｏｌ．６９（８），１９９１のｐｐ４１８３に開示しているように、ＳｉＯ2へのフッ素添加は、その基本構造を変化させることが知られており、フッ素が酸素を単純に置換する以外の影響もあると推測される。一定量以上のフッ素添加が電気特性（界面準位密度）に悪影響を与えるのはこの構造変化が原因であり、そのために増膜量の上限が、ベースＳｉＯＮゲート絶縁膜１０４の１６％未満になるのではないかと考えている。
【００５０】
ここで、上記製造工程から分かるように、ベースＳｉＯＮゲート絶縁膜の膜厚は、ＳｉＯＮゲート絶縁膜１０３の膜厚と同等である。したがって、電気特性（界面準位密度）の低下の観点から、増膜後（つまり完成品）において、ＳｉＯＮゲート絶縁膜１０４の膜厚は、ＳｉＯＮゲート絶縁膜１０３の膜厚よりも、１６％未満厚くなっている。
【００５１】
次に、フッ素注入後の熱処理が、ＳｉＯＮゲート絶縁膜１０４の電気特性に与える影響について説明する。
【００５２】
ここで、フッ素注入条件は加速電圧１０ｋＶ、ドーズ量は１．５×１０15／ｃｍ2である。ＥＯＴの増加量およびＢ漏れ量を種々の熱処理条件に対して調べた結果を図８に示す。
【００５３】
なお、ｎ型拡散層１０７およびｐ型拡散層１０８にイオン注入した不純物を電気的に活性化するために、１０２５℃で１０秒間の活性化アニール処理後に、Ｂ漏れ加速のために１０５０℃で１０秒間のアニール処理を追加した。図８の実験結果では、当該追加アニール処理によるフラットバンド電圧Ｖｆｂの変化を測定することによって、Ｂ漏れ量を求めている。
【００５４】
図８の下図では、８５０℃、１０分の熱処理条件において、ＥＯＴ増加量が最大となっており、効果的な増膜が実現されている。また、図８の上図に示されているように、当該８５０℃より熱処理を高温化することでＥＯＴ増加量は小さくなるが、Ｂ漏れは抑制される傾向にある。これは、多結晶シリコン膜（ゲート電極材料）中に注入されたフッ素が外方拡散によって減少し、フッ素とＢとが多結晶シリコン中に共存することによるＢ拡散の増速が抑制されているからだと考えられる。ただ、１０００℃、１０分という熱処理を施した場合でも、フッ素注入を行っていない場合に比べると、約２．３倍のＢ漏れが生じている。
【００５５】
このことから、多結晶シリコン膜中の余剰フッ素を完全に追い出したとしても、フッ素がＳｉＯＮゲート絶縁膜１０４におよぼす構造変化によって、若干Ｂ漏れが加速するのではないかと推測している。
【００５６】
なお、熱処理をまったく行わない場合には、ｐＭＯＳとして動作しないほど著しいＢ漏れが生じていたので、増膜が生じるほど多量のフッ素注入を行う場合にはフッ素注入後の熱処理は必須である。すなわち、例えばＴ．Ａｏｙａｍａらが、Ｊｏｕｒｎａｌ  ｏｆ  ａｐｐｌｉｅｄ  ｐｈｙｓｉｃｓ  ｖｏｌ．７７（１），１９９５のｐｐ４１７、または、Ｔ．Ｓａｓａｋｉらが、Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  ２００３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，２００３のｐｐ６６に開示しているように、フッ素イオン注入に引き続いて（つまり、熱処理工程を行わず）、硼素注入を行ったりＢＦ2イオンの形で注入する手法では、Ｂ漏れの抑制とＳｉＯＮゲート絶縁膜１０４の増膜を両立することはできない。
【００５７】
図８に示したように、本発明の技術によるＥＯＴ増加とＢ漏れの加速は概ねトレードオフの関係にあるが、発明者らの詳細な検討により、１０５０℃で１０秒間の熱処理後に、９００℃で１０分間の熱処理を加える、すなわち二段階の熱処理によって効果的なＥＯＴ増膜とＢ漏れの抑制ができることが分かっている。
【００５８】
また、実際にどの程度のＢ漏れまで実用可能かということは、ｐＭＯＳのしきい電圧Ｖｔのばらつきによって決定される。すなわち、当該しきい電圧Ｖｔのばらつきが増加しない範囲のＢ漏れは許容される。図８に示した熱処理条件をこの観点で調べた結果、８５０℃以上の条件は許容可能であることが分かった。ただし、許容可能な熱処理条件は、ＳｉＯＮゲート絶縁膜のプラズマ窒化条件や、プロセスフローの熱履歴によって左右される。
【００５９】
次に、フッ素注入によるｐＭＯＳ形成領域に形成されたＳｉＯＮゲート絶縁膜１０４の増膜が、ｐＭＯＳの性能およびＮＢＴＩ信頼性に与える影響について説明する。
【００６０】
ここで、熱処理条件としては、９００℃で１０分間を用いている。フッ素注入を行わない場合のＳｉＯＮゲート絶縁膜のＥＯＴは１．３０ｎｍであり、これが従来技術に相当する。
【００６１】
さて、フッ素注入ドーズ量が１×１０15／ｃｍ2の場合には、ＳｉＯＮゲート絶縁膜１０４のＥＯＴは１．３５ｎｍに増加し、ｐＭＯＳのオン電流が従来技術比約９７．５％となり、ｐＭＯＳのＮＢＴＩ寿命が従来技術比約２．２倍となった。また、フッ素注入ドーズ量が２×１０15／ｃｍ2の場合には、ＳｉＯＮゲート絶縁膜１０４のＥＯＴは１．４４ｎｍに増加し、ｐＭＯＳのオン電流が従来技術比約９４％となり、ｐＭＯＳのＮＢＴＩ寿命が従来技術比約７倍となった。
【００６２】
つまり、わずか６％程度のオン電流の犠牲によって、ＮＢＴＩ寿命を７倍にまで延ばせる本発明の技術は、高速動作回路部のうち特にＳＲＡＭ回路などのｐＭＯＳの性能要求が高くない場合に、大きな利点をもたらすと言える（換言すれば、本発明により、ＳＲＡＭ回路を構成するｐＭＯＳのＳｉＯＮゲート絶縁膜１０４のみを増膜させると、当該本発明の効果はより大きく働く）。また、フッ素はｎＭＯＳ形成領域には注入されないので、ｎＭＯＳ特性に対する悪影響が無いのは当然である。
【００６３】
ここで、フッ素イオン注入直後のＳＩＭＳ分析結果およびフッ素イオン注入後に熱処理を施した後のＳＩＭＳ分析結果を、図９に示す。また、図１０は、フッ素イオン注入後に熱処理を施した状態におけるＳｉＯＮ膜付近のフッ素分布をＳＩＭＳ分析した結果を示す。膜厚方向の分布をわかりやすくするために、実際のＳｉＯＮ膜よりも厚い約２０ｎｍのＳｉＯＮ膜を用いて分布している。また、ＳｉＯＮ膜の位置を示すために、図１０には、酸素の濃度分布を併記している。
【００６４】
図９、１０から分かるように、フッ素イオン注入直後（熱処理前）には、フッ素イオンは、ゲート電極１０６内に多く分布している。しかし、フッ素イオン注入後熱処理を施すことにより、ＳｉＯＮゲート絶縁膜１０４内に分布ピークを有するように、フッ素イオンは再分布する。
【００６５】
次に、本発明の技術のうちフッ素注入以外のもう一つの手法である、酸素イオン注入を用いた手法で作製したｐＭＯＳの特性について説明する。
【００６６】
酸素イオン注入ドーズ量が２．５×１０15／ｃｍ2、酸素イオン注入後の熱処理が１０５０℃で３０秒間の場合に、ＳｉＯＮゲート絶縁膜１０４のＥＯＴが０．０８ｎｍ増加した。多結晶シリコン膜１２０中に注入された酸素イオンがｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４に到達して増膜に寄与したと考えられる。また、フッ素イオン注入の場合と違って、酸素イオン注入の場合にはＢ漏れは加速されなかった。
【００６７】
なお、以下の観点から、酸素イオン注入よりもフッ素イオン注入の方がより実用的であると考える。
【００６８】
つまり、酸素イオン注入の場合には、完成状態におけるｐ＋ゲート電極１０６のシート抵抗が約１．７倍に上昇した。これは、注入された酸素イオンの一部が多結晶シリコン１２０内に残留していて、おそらくは酸化シリコンの微細な析出物となっているからだと推測される。このような酸化シリコンの析出物を完全に排出するためには１２００℃以上の高温熱処理が必要であることが知られている。しかし、実際のＣＭＯＳデバイス作製フローにおいて、このような高温熱処理を加えることはできない。したがって、多結晶シリコン膜１２０中に酸素析出物が存在する形でｐＭＯＳを用いざるを得ず、大規模集積回路に用いるには不安が残る。
【００６９】
また、酸素イオン注入は主にＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）ウェハと呼ばれるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェハを製造するメーカで用いられているものの、デバイスメーカでは殆ど用いられていない。よって、本発明の技術のうち酸素イオン注入を用いる手法は、デバイスメーカにとっては新たな投資が必要となるケースが多いと予想され、フッ素イオン注入を用いた手法の方が簡単に実施可能であると考えられる。
【００７０】
以上のように、本実施の形態に係わる半導体装置は、ｐＭＯＳを構成するＳｉＯＮゲート絶縁膜１０４にはフッ素が含まれており、当該フッ素に起因して、ｎＭＯＳを構成するＳｉＯＮゲート絶縁膜１０３よりも当該ＳｉＯＮゲート絶縁膜１０４は増膜している。したがって、上述したように、ｐＭＯＳのＮＢＴＩ寿命の向上を図ることができる。
【００７１】
他方、ＳｉＯＮゲート絶縁膜１０３内にはフッ素が含まれておらず、よって増膜も行われず、またｎＭＯＳ特性に対する悪影響も無い。したがって、ＳｉＯＮゲート絶縁膜１０４の増膜に依らず、ｎＭＯＳトランジスタの高性能化を維持することができる。
【００７２】
つまり、ｐＭＯＳのＮＢＴＩ寿命の向上とｎＭＯＳの高性能化を両立することができる半導体装置を提供することができる。
【００７３】
なお、電気特性（界面準位密度）の観点から、増膜後（つまり完成品）において、ＳｉＯＮゲート絶縁膜１０４の膜厚は、ＳｉＯＮゲート絶縁膜１０３の膜厚よりも、１６％未満厚くなっていることが望ましい。
【００７４】
本実施の形態に係わる技術は、高速動作回路部のうち特にＳＲＡＭ回路などのｐＭＯＳの性能要求が高くない場合に、大きな利点をもたらすと言える。換言すれば、本発明により、ＳＲＡＭ回路を構成するｐＭＯＳのＳｉＯＮゲート絶縁膜１０４のみを増膜させると、当該本発明の効果はより大きく働く。
【００７５】
ところで、同一半導体基板上に膜厚の異なるゲート絶縁膜１０３，１０４を形成する方法として、フォトリソグラフィーとウェットエッチングとを組み合わせによる方法が考えられる。しかしながら、この方法は、ＳＲＡＭのメモリセル内のｎＭＯＳやｐＭＯＳ、あるいは高速論理回路のｎＭＯＳやｐＭＯＳといった１００ｎｍオーダーの微細領域の作り分けには適さない。なぜならば、微細加工用リソグラフィーに用いるレジスト材料に、ウェットエッチング耐性が不足しているからである。
【００７６】
また、同一半導体基板上に膜厚の異なるゲート絶縁膜１０３，１０４を形成する他の方法として、例えば特許文献１に開示されている技術が存在する。当該特許文献１に係わる技術では、ゲート酸化工程の前に半導体基板にフッ素などのイオンを注入しておき、イオン注入ダメージによる酸化レートの向上を用いることにより、膜厚の異なるゲート絶縁膜を形成している。しかしながら、発明者らが検討した結果、この方法を用いて形成したゲート絶縁膜は界面準位が多く、電気特性の面で著しく劣り実用に耐えないことが分かった。
【００７７】
また、同一半導体基板上に膜厚の異なるゲート絶縁膜１０３，１０４を形成するさらに他の方法として、ゲート酸化膜上に多結晶シリコン膜を堆積した後に、この多結晶シリコン膜にフッ素をイオン注入し、連続してゲート電極（多結晶シリコン膜）へのＢ等の不純物イオンの導入を行った後に、あるいはＢＦ2イオンの形でホウ素とフッ素とを同時に注入した後に、熱処理を施す方法も考えられる。
【００７８】
しかし、フッ素イオン導入、他の不純物イオンの導入、熱処理という順序の工程を実施した場合には、ゲート電極からシリコン基板へのＢ等の拡散が、フッ素イオンの導入によって劇的に加速される。
【００７９】
そこで、上記のように、本実施の形態に係わる半導体装置の製造方法では、フッ素イオンまたは酸素イオン導入後、熱処理を施し、当該熱処理後に所定の不純物イオン等の注入を行っている。
【００８０】
したがって、当該方法では、ウェットエッチング処理を実施すること無く、ＳｉＯＮゲート絶縁膜１０３の膜厚を変化させること無く、ＳｉＯＮゲート絶縁膜１０４の増膜を行っている。つまり、本発明の方法では、ｎＭＯＳを構成する増膜していないゲート絶縁膜１０３とｐＭＯＳを構成する増膜したゲート絶縁膜１０４とを作り分けは、レジスト１２５をマスクとして使用したフッ素イオン注入もしくは酸素イオン注入を用いる。
【００８１】
よって、上記本発明に係わる方法は、ＳＲＡＭのメモリセル内のｎＭＯＳとゲート絶縁膜が増膜したｐＭＯＳ、あるいは高速論理回路のｎＭＯＳとゲート絶縁膜が増膜したｐＭＯＳといった、１００ｎｍオーダーの微細領域の作り分けに適している。
【００８２】
さらに、ＳｉＯＮゲート絶縁膜１０４にダメージを与えること無く、当該ＳｉＯＮゲート絶縁膜１０４の増膜を可能としているので、ｐＭＯＳの電気特性が著しく劣化することも防止できる。
【００８３】
さらに、本発明に係わる方法では、上述の通り、フッ素イオン注入または酸素イオン、加熱処理、他の不純物イオンの注入という手順を施している。したがって、上記実験結果（図８）が示すように、ｐＭＯＳのＮＢＴＩ特性を向上しつつ、当該ゲート電極１０６に注入された不純物のシリコン基板１０１への拡散を抑制することができる。
【００８４】
なお、ゲート電極１０６にＢを不純物イオンとして導入する際に、シリコン基板１０１への拡散がより問題となるが、本発明では、図８で示したように、当該Ｂの拡散も劇的に抑制することができる（よって、完成品のｐＭＯＳのゲート電極１０６にもＢがより残存している）。
【００８５】
このように、本発明に係わる半導体装置の製造方法は、半導体装置の性能に著しい悪影響を与えること無く、より簡易な方法により、ｐＭＯＳを構成するＳｉＯＮゲート絶縁膜１０４のみが増膜された半導体装置を製造することができる。なお、上述の通り、微細領域に、ｎＭＯＳを構成する増膜していないゲート絶縁膜１０３とｐＭＯＳを構成する増膜したゲート絶縁膜１０４とを作り分けすることができ、ゲート電極１０６に不純物として導入されるＢ等のシリコン基板１０１への拡散をより抑制することができるので、本発明に係わる方法はより効果的である。
【００８６】
また、本実施の形態に係わる半導体装置の製造方法では、フッ素イオン等の注入処理後に行われる熱処理によって、当該フッ素イオン等をＳｉＯＮゲート絶縁膜１０４に到達させている。したがって、当該フッ素イオン等の到達に起因した当該ＳｉＯＮゲート絶縁膜１０４の増膜をより効果的に行うことができる。
【００８７】
＜実施の形態２＞
上記実施の形態１は、同一シリコン基板１０１上にｎＭＯＳとｐＭＯＳとを同時に作製し、それぞれが単一種類のゲート絶縁膜（ただし、ｐＭＯＳを構成するゲート絶縁膜１０４の膜厚とｎＭＯＳを構成するゲート絶縁膜１０３の膜厚とは異なる）を有する場合について述べたものであり、ＣＭＯＳ集積回路の高速動作回路部の素子形成を念頭において説明した。
【００８８】
当該実施の形態１の説明は、見通しを良くするためのものであり、実際の先端ＣＭＯＳ集積回路の製造を考えると現実的ではない。実際には、高速動作回路部よりも膜厚の厚いｎＭＯＳとｐＭＯＳとをも同一半導体基板上に形成し、これらを組み合わせて集積回路を構成する必要がある。
【００８９】
例えば、高速動作回路素子を入出力電圧１Ｖで動作させる場合には、その入出力回路には２．５Ｖ動作の素子を用いたり、あるいは３．３Ｖおよび１．８Ｖの二種類の入出力回路用素子を用意することもある。すなわち、高速動作回路素子部とは別に、一もしくは二水準以上の厚いゲート絶縁膜を有するｎＭＯＳおよびｐＭＯＳが求められる。つまり、高速動作回路部は、入出力回路部よりも低い電圧が印加され、入出力回路部よりも膜厚の薄いゲート絶縁膜を有する。
【００９０】
また、高速動作回路部と入出力回路部といったデジタル回路に加え、アナログ回路をも同一半導体基板上に形成することが求められるケースも増えており、アナログ回路部の素子には入出力回路部と同じく厚いゲート絶縁膜を用いるのが一般的である。
【００９１】
以上を鑑みて、高速動作回路部において形成されているゲート絶縁膜よりも厚いゲート絶縁膜を有する素子をも同一半導体基板上に形成する形態について、本実施の形態では説明する。入出力回路部等において形成される、より厚いゲート絶縁膜の膜厚を一種類用意する場合について述べるが、二種類以上用意することも可能であり、その基本的な手法はすでに公知である。
【００９２】
なお、高速動作回路に形成されるゲート絶縁膜としては少なくとも、実施の形態１で説明した、ｎＭＯＳを構成する増膜がされないゲート絶縁膜１０３と、ｐＭＯＳを構成する増膜がされたゲート絶縁膜１０４とが含まれている。
【００９３】
図１１において、シリコン基板（半導体基板）４１上において素子分離溝４２によってお互いに分離された、高速動作回路のｎＭＯＳ形成領域（以下、コアｎＭＯＳ形成領域）および高速動作回路のｐＭＯＳ形成領域（以下、コアｐＭＯＳ形成領域）と、入出力回路のｎＭＯＳ形成領域（以下、Ｉ／ＯｎＭＯＳ形成領域）および入出力回路のｐＭＯＳ形成領域（以下、Ｉ／ＯｐＭＯＳ形成領域）との、４つの領域すべてについて、通常の洗浄処理および希フッ酸を用いた溶解処理によって、当該シリコン基板４１の表面を露出させる。そして、酸素を含有する雰囲気中における熱処理によって、当該シリコン基板４１の表面に例えば膜厚７．５ｎｍの酸化シリコン膜４３を形成する（図１１）。
【００９４】
当該酸化シリコン膜４３が形成されたシリコン基板４１上にレジスト４４を全面塗布して、通常のフォトリソグラフィーによって、コアｎＭＯＳ形成領域およびコアｐＭＯＳ形成領域のレジスト４４を選択的に除去する（図１２)。
【００９５】
その後、希フッ酸中の溶解処理によって、コアｎＭＯＳ形成領域およびコアｐＭＯＳ形成領域上の酸化シリコン膜４３を除去して、当該除去した領域からシリコン基板４１の表面を露出させる。続いて、硫酸と過酸化水素水の水溶液を用いた溶解処理によって、レジスト４４をすべて除去し（図１３）、当該図１３に示したシリコン基板４１に対して、アンモニアと過酸化水素水の水溶液および塩酸と過酸化水素水の水溶液を用いた、洗浄処理を続けて行う。
【００９６】
ここまでの一連の洗浄処理によって、Ｉ／ＯｎＭＯＳ形成領域およびＩ／ＯｐＭＯＳ形成領域上の酸化シリコン膜４３の膜厚は、７．５ｎｍから７．２ｎｍに減少する。そして、酸素を含有する雰囲気中の熱処理によって、例えば膜厚１．４ｎｍの酸化シリコン膜を
コアｎＭＯＳ形成領域およびコアｐＭＯＳ形成領域に形成する。その後に、プラズマ窒化処理によって窒素を導入することより、コアｎＭＯＳ形成領域およびコアｐＭＯＳ形成領域にＳｉＯＮゲート絶縁膜４５が形成され、Ｉ／ＯｎＭＯＳ形成領域およびＩ／ＯｐＭＯＳ形成領域にＳｉＯＮゲート絶縁膜４６が形成される（図１４）。
【００９７】
各々の酸化膜容量換算膜厚は、コアｎＭＯＳ形成領域およびコアｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜４５は１．２４ｎｍ、Ｉ／ＯｎＭＯＳ形成領域およびＩ／ＯｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜４６は７．３ｎｍとなった。
【００９８】
以上のゲート絶縁膜形成手順と、コアｎＭＯＳ形成領域およびコアｐＭＯＳ形成領域に対する実施の形態１に述べた半導体装置の製造方法とを組み合わせることによって、高速動作回路部を形成するｎＭＯＳとｐＭＯＳ、入出力回路を形成するｎＭＯＳとｐＭＯＳとを同一シリコン基板４１上に形成することができる。
【００９９】
ここで、Ｉ／Ｏ形成領域に形成されるゲート絶縁膜４６の膜厚は、上述の通り、コア形成領域に形成されるゲート絶縁膜４５の膜厚よりも総じて厚い。さらに、コア形成領域（高速動作回路部）に対しては実施の形態１で説明した方法が実施されるので、コアｎＭＯＳ形成領域（第１の領域と把握できる）に形成されるゲート絶縁膜（第１のゲート絶縁膜と把握できる）４５ａの膜厚よりも、コアｐＭＯＳ形成領域（第２の領域と把握できる）に形成されるゲート絶縁膜（第２のゲート絶縁膜と把握できる）４５Ｂの膜厚の方が厚い（当該膜厚の差は、図１４では明示されていない）。
【０１００】
以上の手順によって形成された高速動作回路部のｐＭＯＳ（コアｐＭＯＳ）において、実施の形態１で述べたような効果があることは自明である。
【０１０１】
また、本実施の形態に係わる半導体装置（ＭＯＳトランジスタを有する入出力回路部とｐＭＯＳ、ｎＭＯＳを有する高速動作回路部とを、備える半導体装置）の製造方法では、ＳｉＯＮゲート絶縁膜４５（ＳｉＯＮゲート絶縁膜４６との関係で、第１のゲート絶縁膜と把握できる）を形成する工程の前に、Ｉ／Ｏ形成領域（ＭＯＳトランジスタ形成領域）のシリコン基板４１表面上に、ＳｉＯＮゲート絶縁膜４６（ＳｉＯＮゲート絶縁膜４５との関係で、第２のゲート絶縁膜と把握できる）を形成する工程を備えている。
【０１０２】
そして、コアｎＭＯＳ形成領域に加えて当該Ｉ／Ｏ形成領域をも覆うように、レジスタを形成し、当該レジストをマスクとして、フッ素イオンもしくは酸素イオンの注入処理を行う。
【０１０３】
これにより、本実施の形態に係わる方法を採用することにより、高速動作回路と、当該高速動作回路に形成されるゲート絶縁膜よりも膜厚の厚いゲート絶縁膜を有する入出力回路とを備え、高速動作回路において、増膜されないゲート絶縁膜を有するｎＭＯＳと増膜されたゲート絶縁膜を有するｐＭＯＳとを有する、より実用的な半導体装置を製造することができる。
【０１０４】
なお、ＳｉＯＮゲート絶縁膜４５ａを増膜させるためのフッ素イオン注入あるいは酸素イオン注入は、フォトリソグラフィーとイオン注入の組み合わせによって行うので、実施の形態１で述べた例に限らず所望の範囲に導入することができる。例えば、コアｐＭＯＳを構成するＳｉＯＮゲート絶縁膜４５ａだけでなく、Ｉ／ＯｐＭＯＳを構成するＳｉＯＮゲート絶縁膜４６に対しても増膜処理を施すことができる、当該場合には、実施の形態１で説明したようにｐＭＯＳのオン電流が若干減少するが、ＮＢＴＩ寿命を飛躍的に向上させることができる。
【０１０５】
また、高速動作回路部は、シリコン基板（半導体基板）４１表面上の所定の領域（第３の領域と把握できる）に形成され、フッ素が導入されておらず、ＳｉＯＮゲート絶縁膜４５ａ（第１のゲート絶縁膜と把握できる）と同等の膜厚を有する他のゲート絶縁膜（第３のゲート絶縁膜と把握できる）と、当該他のゲート絶縁膜表面上に形成されたゲート電極（第３のゲート電極と把握できる）と、他のゲート電極に対向するシリコン基板を挟んでシリコン基板表面中に形成された一対のｐ型不純物拡散領域とを有する、ｐＭＯＳを備えていても良い。
【０１０６】
つまり、シリコン基板４１上に形成される複数コアｐＭＯＳのうち、ＳＲＡＭを構成するｐＭＯＳのみに増膜処理を施し、オン電流の要求値が高い高速論理回路部のｐＭＯＳのＳｉＯＮゲート絶縁膜は増膜させない、といった選択肢もある。これにより、より実用的な半導体装置を提供できる。
【０１０７】
また、一つの大規模集積回路には、動作中にさまざまなパターンで電圧が加えられるトランジスタがあり、ＮＢＴＩ寿命の劣化を引き起こすｐＭＯＳ（すなわち、ゲート電極に負電圧がかかる状態が長く続くように使われるｐＭＯＳ）に対して、本発明の（実施の形態１で説明した）増膜処理を施すことも可能である。なお、６トランジスタ型ＳＲＡＭ中のｐＭＯＳトランジスタは、ゲート電圧に負電圧がかかる状態で長く使われる可能性があり、ＮＢＴＩ寿命の観点から、上記増膜処理がより必要である。
【０１０８】
＜実施の形態３＞
本実施の形態では、実施の形態１に述べた例を基本として、ＳｉＯＮゲート絶縁膜１０３，１０４の形成を別の手法で行う場合について述べる。
【０１０９】
具体的には、酸化シリコン膜を形成してから、プラズマ窒化処理によってＳｉＯＮ膜に転化させるという一般的な手法とは逆に、窒化シリコン膜を形成してから、これに酸化処理を施してＳｉＯＮ膜に転化させる手法である。後者の手法として作製したＳｉＯＮゲート絶縁膜は、例えばＳ．Ｔｓｕｊｉｋａｗａらが、Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ２００２、ｐｐ２０２に開示しているように、高い窒素濃度を有し、ゲートリーク電流特性やゲート電極に不純物として含まれているＢの基板への漏れ耐性に、優れることが知られている。以下、本実施の形態に係わるＳｉＯＮゲート絶縁膜の形成方法について簡単に言及する。
【０１１０】
実施の形態１にて述べたｎＭＯＳおよびｐＭＯＳの形成方法において、ｎＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０３とｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４を次にのように形成する。
【０１１１】
プラズマ窒化処理によって約０．８ｎｍの窒化シリコン膜を形成し、これを酸素を含有する雰囲気中１０００℃で熱処理を行う。この手法を用いた場合においても、本発明の技術のうちフッ素注入を用いる手法によって、ｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４を選択的に増膜させることができる。
【０１１２】
ｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４の酸化膜容量換算膜厚（ＥＯＴ）と注入フッ素量の関係は、図１５に示すようになった。なお図１５に示したデータは、フッ素注入後の熱処理条件として、８５０℃、１０分を用いた試料に関する。
【０１１３】
実施の形態１の場合の結果（図７に示した結果）と比べて、増膜量が小さくなっているものの、本実施の形態に係わる方法により作製されたＳｉＯＮゲート絶縁膜に対してフッ素注入を行うことにより、当該ＳｉＯＮゲート絶縁膜のＥＯＴが増加していることが分かる。
【０１１４】
フッ素注入を行わない場合のＳｉＯＮゲート絶縁膜（図１５に示すベースＳｉＯＮ膜）のＥＯＴは１．１１ｎｍであり、これが従来技術に相当する。フッ素注入ドーズ量が１×１０15／ｃｍ2の場合には、ＳｉＯＮゲート絶縁膜のＥＯＴが１．１５ｎｍに増加し、オン電流が従来技術比約９８．５％、ＮＢＴＩ寿命が約３倍となった。また、フッ素注入ドーズ量が２×１０15／ｃｍ2の場合には、ＳｉＯＮゲート絶縁膜のＥＯＴが１．２１ｎｍに増加し、オン電流が従来技術比約９７．５％、ＮＢＴＩ寿命が約１０倍になった。当該実験結果から分かるように、わずか２．５％のオン電流の犠牲によって、ＮＢＴＩ寿命を１０倍にまで延ばせたことになる。
【０１１５】
＜実施の形態４＞
本実施の形態では、実施の形態１に述べた例を基本として、完成状態におけるゲート電極１０５，１０６の全域を多結晶シリコンではなく、珪化ニッケルとする場合について述べる。なお、ここでは珪化ニッケルを、ゲート電極材料に用いる金属の珪化物の例として挙げるが、コバルト、チタンなどの珪化物も使用可能であり、珪化ニッケルにコバルトを添加する等の多元系材料も考えられる（つまり、ゲート電極がフルシリサイド膜である場合について言及する）。
【０１１６】
また、多結晶シリコン膜へのフッ素等注入およびその後の熱処理を用いてｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４を選択的に増膜させる工程までは、実施の形態１と共通なので、その後の工程について工程断面図を用いて説明する。
【０１１７】
図１６を参照して、実施の形態１に述べた方法によって、シリコン基板１０１の表面領域に、素子分離溝１０２、ｎＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０３、ｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４、および多結晶シリコン膜６０５が形成されている。ここで、多結晶シリコン膜６０５は、現段階では図１６に示すようにゲート電極構造にパターニングされていない。
【０１１８】
上記多結晶シリコン膜６０５形成後、本発明の技術（つまり、実施の形態１で説明した技術）によって、フッ素イオン注入を用いてｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４を選択的に増膜させる（図１６参照）。また、ｎＭＯＳ形成領域の多結晶シリコン膜６０５に対して、Ｐイオンを濃度８×１０15／ｃｍ2、加速電圧1５ｋＶの条件で、イオン注入処理を施す。また、ｐＭＯＳ形成領域の多結晶シリコン膜６０５に対して、Ｂイオンを濃度５×１０15／ｃｍ2、加速電圧２ｋＶの条件で、イオン注入処理を施す。
【０１１９】
次に、周知の化学気相成長法により、ジクロルシランおよびアンモニアガスを用いて膜厚６０ｎｍの窒化シリコン膜６０６を堆積する。その後、フォトリソグラフィーとドライエッチングを用いて、窒化シリコン膜６０６および多結晶シリコン膜６０５を所望の寸法（形状）にパターニングする（図１６参照）。
【０１２０】
次に、ｎＭＯＳ形成領域に対して、Ａｓイオンを濃度３×１０14／ｃｍ2、加速電圧５ｋＶの条件でイオン注入し、ｐＭＯＳ形成領域に対しては、Ｂイオンを濃度３×１０14／ｃｍ2、加速電圧１ｋＶの条件でイオン注入する。当該各イオン注入処理により、ｎ型拡散層１０７およびｐ型拡散層１０８の低濃度領域を形成する（図１６参照）。
【０１２１】
次に、化学気相成長法により、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）を用いて膜厚１００ｎｍの酸化シリコン膜を形成し、続いて当該酸化シリコン膜を異方性ドライエッチングすることにより、酸化シリコンからなるサイドウォール１０９を形成する（図１６参照）。
【０１２２】
しかる後に、ｎＭＯＳ形成領域に対して、Ａｓイオンを濃度５×１０15／ｃｍ2、加速電圧１０ｋＶの条件でイオン注入し、ｐＭＯＳ形成領域に対して、Ｂイオンを濃度５×１０15／ｃｍ2、加速電圧３ｋＶの条件でイオン注入する。当該各イオン注入処理により、ｎ型拡散層１０７およびｐ型拡散層１０８の高濃度領域を形成する。つまり、図１６に示すように、ｎ型拡散層１０７およびｐ型拡散層１０８は、低濃度領域と高濃度領域との２段構成を有する。次に、１０２５℃で１０秒間の熱処理を行い、ｎ型拡散層１０７およびｐ型拡散層６０８にイオン注入された不純物を電気的に活性化させる。
【０１２３】
上記熱処理を行った後に、プラズマ化学気相成長法により、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）を用いて酸化シリコン膜を３００ｎｍ堆積して、これを化学機械研磨することによって平坦化して層間絶縁膜１１０を形成する（図１６参照）。当該化学機械研磨処理の際、研磨を止めるストッパーとして窒化シリコン膜６０６を用いる。
【０１２４】
次に、リン酸（Ｈ３ＰＯ４）水溶液を用いて窒化シリコン膜６０６を選択的に除去し、ドライエッチングおよびアンモニアと過酸化水素水との水溶液を用いた溶解処理によって、多結晶シリコン膜６０５を部分的に除去して、当該多結晶シリコン膜６０５の膜厚を７５ｎｍにまで減少させる（図１７参照）。
【０１２５】
続いて、スパッタリングを用いてニッケル膜６１１を堆積し（図１７参照）、３５０℃の窒素雰囲気中における熱処理を行って、ニッケル膜６１１を多結晶シリコン膜６０５と反応させる。リン酸、硝酸（ＨＮ３）、酢酸（ＣＨ３ＣＯＯＨ）、過酸化水素水を混合した水溶液による溶解処理によって、不要なニッケル膜６１１を除去した後に、５５０℃の窒素雰囲気中における熱処理を行って、多結晶シリコン膜６０５の全域を珪化ニッケルに転化させる（フルシリサイド化）。
【０１２６】
こうして、図１８に示すように、ｎＭＯＳ形成領域にはリンを含有する珪化ニッケルゲート電極６１２が、ｐＭＯＳ形成領域には硼素を含有する珪化ニッケルゲート電極６１３が形成される。ここで、上述したように各ゲート電極６１２，６１３は、その全域が実質的に珪化ニッケルで構成されているので、フルシリサイドと呼ばれる。
【０１２７】
しかる後に、プラズマ化学気相成長法により、酸化シリコン膜を堆積して、化学機械研磨を行うことにより層間絶縁膜１１０の膜厚を６００ｎｍにまで増加させる。その後、フォトリソグラフィーとドライエッチングを用いて、層間絶縁膜１１０にコンタクトホールを開口する。その後、化学気相成長法およびスパッタリングを用いて、タングステンを当該コンタクトホール内まで堆積して、これをフォトリソグラフィーとドライエッチングによって加工することにより、配線１１１を形成する（図１８参照）。
【０１２８】
以上の工程を経て、同一基板上に珪化ニッケルをゲート電極とするｎＭＯＳおよびｐＭＯＳが完成し、本発明の技術によってｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４は、ｎＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０３よりも厚く仕上がっている。なお、実際の先端ＣＭＯＳ集積回路の形成には、より複雑な構造のサイドウォールの形成、拡散層表面における金属珪化物の形成、多層銅配線形成等の工程が必要だが、ここでは省略している。
【０１２９】
ＳｉＯＮ膜をゲート絶縁膜として用い、珪化ニッケルをゲート電極として用いる場合、ｐＭＯＳのゲート電極の仕事関数を所望の値に近づける手段として、硼素（Ｂ）添加が有効であることが知られている。したがって、多結晶シリコンゲート電極を用いる場合と同様に、多結晶シリコン膜６０５に硼素（Ｂ）を添加した状態で高温熱処理を行っており、しかる後に珪化ニッケルに転化させているので、珪化ニッケル等から成るフルシリサイドゲート電極を用いる場合においても、その途中の工程におけるシリコン基板１０１へのＢ漏れの抑制は、多結晶シリコンゲート電極を用いる場合と等しく重要である。
【０１３０】
したがって、ゲート電極としてフルシリサイド膜を用い、所定の領域にフッ素注入を用いる場合には、フッ素注入に引き続いて、硼素（Ｂ）注入を行ったりＢＦ２イオン注入を行ったりすることは現実的ではない。本発明の技術のように（つまり、実施の形態で説明したように）、フッ素注入後、硼素（Ｂ）導入前に熱処理を行って、余分な硼素（Ｂ）を除去することがＢ漏れ抑制の上で必須である。さらに言うなら、フルシリサイド膜をゲート電極として用いた場合の方が、ポリシリコン膜をゲート電極として用いた場合よりも電界が直接的に印加されるために、ＮＢＴＩ信頼性の懸念がより大きくなる。したがって、実施の形態１で説明した効果の必要性が高くなる。
【０１３１】
また、本実施の形態においては、多結晶シリコン膜６０５へのフッ素注入を用いて、ｐＭＯＳ形成領域のＳｉＯＮゲート絶縁膜１０４を増膜させている。したがって、実施の形態１で述べた当該増膜に起因する効果は保たれる。ゲート絶縁膜の増膜効果は、増膜後の工程で多結晶シリコン膜６０５を珪化ニッケルに転化させるか否かには左右されないので、当然の結果と言える。
【図面の簡単な説明】
【０１３２】
【図１】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図２】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係わる半導体装置の製造方法により作製される半導体装置の構成を示す断面図である。
【図７】実施の形態１の方法を施した場合の、フッ素注入量と酸化膜換算膜厚の増加量との関係を調べた実験データを示す図である。
【図８】フッ素注入後の熱処理による効果を調べた実験データを示す図である。
【図９】ゲート電極、ゲート絶縁膜等におけるフッ素の濃度分布を調べた実験データを示す図である。
【図１０】ゲート電極、ゲート絶縁膜等におけるフッ素の濃度分布を調べた実験データを示す図である。
【図１１】実施の形態２に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１２】実施の形態２に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１３】実施の形態２に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１４】実施の形態２に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１５】実施の形態３の方法を施した場合の、フッ素注入量と酸化膜換算膜厚の増加量との関係を調べた実験データを示す図である。
【図１６】実施の形態４に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態４に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１８】実施の形態４に係わる半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【０１３３】
１０１，４１  シリコン基板、１０２，４２  素子分離溝、１０３，１０４，４５，４６  ＳｉＯＮゲート絶縁膜、１０５，１０６  ゲート電極、１０７  ｎ型拡散層、１０８  ｐ型拡散層、１０９  サイドウォール、１１０  層間絶縁膜、１１１  配線、４３  酸化シリコン膜、６０５  多結晶シリコン膜、６０６  窒化シリコン膜、６１１  ニッケル膜、６１２  （リンを含有する）珪化ニッケルゲート電極、６１３  （硼素を含有する）珪化ニッケルゲート電極。
【図１】
2007335784.tif 000003
【図２】
2007335784.tif 000004
【図３】
2007335784.tif 000005
【図４】
2007335784.tif 000006
【図５】
2007335784.tif 000007
【図６】
2007335784.tif 000008
【図７】
2007335784.tif 000009
【図８】
2007335784.tif 000010
【図９】
2007335784.tif 000011
【図１０】
2007335784.tif 000012
【図１１】
2007335784.tif 000013
【図１２】
2007335784.tif 000014
【図１３】
2007335784.tif 000015
【図１４】
2007335784.tif 000016
【図１５】
2007335784.tif 000017
【図１６】
2007335784.tif 000018
【図１７】
2007335784.tif 000019
【図１８】
2007335784.tif 000020