(57)【要約】【課題】最適化されたチャネルの面方位を有するＭＯＳトランジスタが提供される。【解決手段】ＭＯＳトランジスタは（１００）面の主表面（ｍａｉｎ  ｓｕｒｆａｃｅ）を有する半導体基板を具備する。前記半導体基板の所定領域に素子分離膜が提供されて活性領域を画定する。前記活性領域内に提供されてソース領域及びドレイン領域が提供される。前記ソース領域及びドレイン領域は＜１００＞方向（ｏｒｉｅｎｔａｔｉｏｎ）に平行な一直線上に配置される。前記ソース領域と前記ドレイン領域との間のチャネル領域を覆うように絶縁されたゲート電極が配置される。前記ＭＯＳトランジスタの製造方法も提供される。【選択図】図７Ａ
2007081396.tif 000002
【特許請求の範囲】
【請求項１】
（１００）面の主表面を有する半導体基板と、
前記半導体基板の所定領域に提供されて活性領域を画定する素子分離膜と、
前記活性領域内に提供され＜１００＞方向に平行な一直線上に配置されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域を覆う絶縁されたゲート電極と、
を含むことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記半導体基板は、前記主表面に垂直なフラットゾーン面を具備し、前記フラットゾーン面は（１００）面であることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記ソース領域及び前記ドレイン領域は、前記フラットゾーン面に平行な一直線上に位置することを特徴とする請求項２記載のＭＯＳトランジスタ。
【請求項４】
前記ゲート電極は、前記活性領域の上部を横切るように延長されて前記フラットゾーン面に垂直であることを特徴とする請求項３記載のＭＯＳトランジスタ。
【請求項５】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項３記載のＭＯＳトランジスタ。
【請求項６】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されたリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面は前記主表面に平行な（１００）面であり、前記第１及び第２側壁は前記フラットゾーン面に垂直な（１００）面であることを特徴とする請求項３記載のＭＯＳトランジスタ。
【請求項７】
前記ソース領域及び前記ドレイン領域は、前記フラットゾーン面に垂直な一直線上に位置することを特徴とする請求項２記載のＭＯＳトランジスタ。
【請求項８】
前記ゲート電極は、前記活性領域の上部を横切るように延長されて前記フラットゾーン面に平行であることを特徴とする請求項７記載のＭＯＳトランジスタ。
【請求項９】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項７記載のＭＯＳトランジスタ。
【請求項１０】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面は前記主表面に平行な（１００）面であり、前記第１及び第２側壁は前記フラットゾーン面に平行な（１００）面であることを特徴とする請求項７記載のＭＯＳトランジスタ。
【請求項１１】
前記半導体基板は、前記主表面に垂直なフラットゾーン面を具備し、前記フラットゾーン面は（１１０）面であることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項１２】
前記ソース領域及び前記ドレイン領域は、前記フラットゾーン面と４５゜に交差する一直線上に位置することを特徴とする請求項１１記載のＭＯＳトランジスタ。
【請求項１３】
前記ゲート電極は、前記活性領域と実質的に直交することを特徴とする請求項１２記載のＭＯＳトランジスタ。
【請求項１４】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項１２記載のＭＯＳトランジスタ。
【請求項１５】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面は前記主表面と平行な（１００）面であり、前記第１及び第２側壁は前記フラットゾーン面と４５゜に交差する（１００）面であることを特徴とする請求項１２記載のＭＯＳトランジスタ。
【請求項１６】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項１７】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面、前記第１側壁、及び前記第２側壁は｛１００｝面であることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項１８】
（１００）面の主表面を有する半導体基板と、
前記半導体基板の所定領域に提供されて活性領域を画定する素子分離膜と、
前記活性領域内に提供され＜１００＞方向に平行な一直線上に配置されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域を覆って前記活性領域を横切る絶縁されたワードラインと、
前記ワードライン、前記ソース領域、及び前記ドレイン領域を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上に配置されて前記ドレイン領域に電気的に接続されたビットラインと、
前記ビットライン及び前記第１層間絶縁膜を覆う第２層間絶縁膜と、
前記第２層間絶縁膜上に提供されて前記ソース領域に電気的に接続されたストレージノード電極と、
前記ストレージノード電極を覆う誘電体膜と、
前記誘電体膜を覆うプレート電極と、
を含むことを特徴とする半導体素子。
【請求項１９】
前記半導体基板は、前記主表面に垂直なフラットゾーン面を具備し、前記フラットゾーン面は（１００）面であることを特徴とする請求項１８記載の半導体素子。
【請求項２０】
前記ソース領域及び前記ドレイン領域は、前記フラットゾーン面に平行な一直線上に位置することを特徴とする請求項１９記載の半導体素子。
【請求項２１】
前記ワードラインは、前記フラットゾーン面に垂直であることを特徴とする請求項２０記載の半導体素子。
【請求項２２】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項２０記載の半導体素子。
【請求項２３】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面は前記主表面に平行な（１００）面であり、前記第１及び第２側壁は前記フラットゾーン面に垂直な（１００）面であることを特徴とする請求項２０記載の半導体素子。
【請求項２４】
前記ソース領域及び前記ドレイン領域は、前記フラットゾーン面に垂直な一直線上に位置することを特徴とする請求項１９記載の半導体素子。
【請求項２５】
前記ワードラインは前記フラットゾーン面に平行なことを特徴とする請求項２４記載の半導体素子。
【請求項２６】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項２４記載の半導体素子。
【請求項２７】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面は前記主表面に平行な（１００）面であり、前記第１及び第２側壁は前記フラットゾーン面に平行な（１００）面であることを特徴とする請求項２４記載の半導体素子。
【請求項２８】
前記半導体基板は、前記主表面に垂直なフラットゾーン面を具備し、前記フラットゾーン面は（１１０）面であることを特徴とする請求項１８記載の半導体素子。
【請求項２９】
前記ソース領域及び前記ドレイン領域は、前記フラットゾーン面と４５゜に交差する一直線上に位置することを特徴とする請求項２８記載の半導体素子。
【請求項３０】
前記ワードラインは、前記活性領域と実質的に直交することを特徴とする請求項２９記載の半導体素子。
【請求項３１】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項２９記載の半導体素子。
【請求項３２】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面は前記主表面と平行な（１００）面であり、前記第１及び第２側壁は前記フラットゾーン面と４５゜に交差する（１００）面であることを特徴とする請求項２９記載の半導体素子。
【請求項３３】
前記チャネル領域は、プレーナ型チャネル領域であることを特徴とする請求項１８記載の半導体素子。
【請求項３４】
前記チャネル領域は、前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域であり、前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面、前記第１側壁、及び前記第２側壁は｛１００｝面であることを特徴とする請求項１８記載の半導体素子。
【請求項３５】
（１００）面の主表面を有する半導体基板を準備する段階と、
前記半導体基板の所定領域に素子分離膜を形成して活性領域を画定し、前記活性領域は＜１００＞方向に平行な長さ方向を有するように形成する段階と、
前記活性領域の上部を横切る絶縁されたゲート電極を形成する段階と、
前記ゲート電極をイオン注入マスクとして用いて前記活性領域内の不純物イオンを注入してソース領域及びドレイン領域を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項３６】
前記半導体基板は、前記主表面に垂直なフラットゾーン面を具備し、前記フラットゾーン面は（１００）面であることを特徴とする請求項３５記載の半導体素子の製造方法。
【請求項３７】
前記活性領域は、前記フラットゾーン面に平行するように形成されることを特徴とする請求項３６記載の半導体素子の製造方法。
【請求項３８】
前記絶縁されたゲート電極を形成する前に、前記活性領域の一部をエッチングして前記活性領域を横切るセルトレンチ領域を形成することをさらに含み、前記セルトレンチ領域は前記活性領域の表面よりも低い底面と共に互いに対向する第１及び第２側壁で構成された内壁を有するように形成され、前記底面、前記第１側壁、及び前記第２側壁は｛１００｝面方位を有するように形成され、前記ゲート電極は前記セルトレンチ領域の前記内壁を覆うように形成されることを特徴とする請求項３７記載の半導体素子の製造方法。
【請求項３９】
前記ソース領域及び前記ドレイン領域は、前記セルトレンチ領域よりも浅い接合深さを有するように形成されることを特徴とする請求項３８記載の半導体素子の製造方法。
【請求項４０】
前記活性領域は、前記フラットゾーン面に垂直するように形成されることを特徴とする請求項３６記載の半導体素子の製造方法。
【請求項４１】
前記絶縁されたゲート電極を形成する前に、前記活性領域の一部をエッチングして前記活性領域を横切るセルトレンチ領域を形成することをさらに含み、前記セルトレンチ領域は前記活性領域の表面よりも低い底面と共に互いに対向する第１及び第２側壁で構成された内壁を有するように形成され、前記底面、前記第１側壁及び前記第２側壁は｛１００｝面方位を有するように形成され、前記ゲート電極は前記セルトレンチ領域の前記内壁を覆うように形成されることを特徴とする請求項４０記載の半導体素子の製造方法。
【請求項４２】
前記ソース領域及び前記ドレイン領域は、前記セルトレンチ領域よりも浅い接合深さを有するように形成されることを特徴とする請求項４１記載の半導体素子の製造方法。
【請求項４３】
前記半導体基板は、前記主表面に垂直なフラットゾーン面を具備し、前記フラットゾーン面は（１１０）面であることを特徴とする請求項３５記載の半導体素子の製造方法。
【請求項４４】
前記活性領域は、前記フラットゾーン面と４５゜に交差する一直線に平行するように形成されることを特徴とする請求項４３記載の半導体素子の製造方法。
【請求項４５】
前記絶縁されたゲート電極を形成する前に、前記活性領域の一部をエッチングして前記活性領域を横切るセルトレンチ領域を形成することをさらに含み、前記セルトレンチ領域は前記活性領域の表面よりも低い底面と共に互いに対向する第１０及び第２側壁で構成された内壁を有するように形成され、前記底面、前記第１側壁、及び前記第２側壁は｛１００｝面方位を有するように形成され、前記ゲート電極は前記セルトレンチ領域の前記内壁を覆うように形成されることを特徴とする請求項４４記載の半導体素子の製造方法。
【請求項４６】
前記ソース領域及び前記ドレイン領域は、前記セルトレンチ領域よりも浅い接合深さを有するように形成されることを特徴とする請求項４５記載の半導体素子の製造方法。
【請求項４７】
前記絶縁されたゲート電極を形成する前に、前記活性領域の一部をエッチングして前記活性領域を横切るセルトレンチ領域を形成することをさらに含み、前記セルトレンチ領域は前記活性領域の表面よりも低い底面と共に互いに対向する第１及び第２側壁で構成された内壁を有するように形成され、前記底面、前記第１側壁、及び前記第２側壁は｛１００｝面方位を有するように形成され、前記ゲート電極は前記セルトレンチ領域の前記内壁を覆うように形成されることを特徴とする請求項３５記載の半導体素子の製造方法。
【請求項４８】
前記ソース領域及び前記ドレイン領域は、前記セルトレンチ領域よりも浅い接合深さを有するように形成されることを特徴とする請求項４７記載の半導体素子の製造方法。
【請求項４９】
前記ゲート電極、前記ソース領域、及び前記ドレイン領域を覆う第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に前記ドレイン領域に電気的に接続されたビットラインを形成する段階と、
前記ビットライン及び前記第１層間絶縁膜を覆う第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上に前記ソース領域に電気的に接続されたストレージノード電極を形成する段階と、
前記ストレージノード電極を覆う誘電体膜を形成する段階と、
前記誘電体膜上にプレート電極を形成する段階と、
をさらに含むことを特徴とする請求項３５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳しくは、最適化されたチャネルの面方位を有するＭＯＳトランジスタ、これを備える半導体素子及びその製造方法（ＭＯＳ  ｔｒａｎｓｉｓｔｏｒｓ  ｈａｖｉｎｇ  ａｎ  ｏｐｔｉｍｉｚｅｄ  ｃｈａｎｎｅｌ  ｐｌａｎｅ  ｏｒｉｅｎｔａｔｉｏｎ、ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ  ｉｎｃｌｕｄｉｎｇ  ｔｈｅ  ｓａｍｅ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
半導体素子はスイッチング素子のような能動素子（ａｃｔｉｖｅ  ｄｅｖｉｃｅｓ）としてＭＯＳトランジスタを広く採用している。前記半導体素子の電力消耗（ｐｏｗｅｒ  ｃｏｎｓｕｍｐｔｉｏｎ）を低減するためにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成されたＣＭＯＳ集積回路が広く用いられている。前記ＣＭＯＳ集積回路の電気的特性を向上させるためには、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの電流駆動力（ｃｕｒｒｅｎｔ  ｄｒｉｖａｂｉｌｉｔｙ）を増加すべきである。
【０００３】
前記ＮＭＯＳトランジスタは、ＤＲＡＭ素子のような半導体メモリ素子のセルトランジスタに広く用いられている。したがって、高性能ＤＲＡＭセル（ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ＤＲＡＭ  ｃｅｌｌｓ）を具現するためには、前記ＮＭＯＳトランジスタが高い電流駆動力を有しなければならない。前記ＮＭＯＳトランジスタの電流駆動力はチャネル領域でのキャリア移動度（ｃａｒｒｉｅｒ  ｍｏｂｉｌｉｔｙ）に直接的に影響を与える。すなわち、前記ＮＭＯＳトランジスタの電気的特性（例えば、スイッチング速度）は前記チャネル領域内でのキャリア移動度と密接な関係がある。結果的に、高性能ＤＲＡＭセルを具現するためには前記ＮＭＯＳトランジスタのチャネル領域での電子移動度（ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ）を増加させなければならない。
【０００４】
前記キャリア移動度は、前記チャネル領域の面方位（ｐｌａｎｅ  ｏｒｉｅｎｔａｔｉｏｎ）によって異なる。例えば、（１００）面（ｐｌａｎｅ）を有する半導体基板上に前記ＮＭＯＳトランジスタを形成すれば、前記ＮＭＯＳトランジスタは約３５０ｃｍ２／Ｖ・ｓの最大電子移動度（ｍａｘｉｍｕｍ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ）を示すものとして知られている。
【０００５】
近年、ＤＲＡＭ素子のセル漏洩電流特性及び集積度（ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｎｓｉｔｙ）を改善するためにリセスされたチャネル領域を有するセルトランジスタが広く用いられている。前記リセスされたチャネル領域は半導体基板の所定領域に素子分離膜を形成して活性領域を画定して前記活性領域を横切るチャネルトレンチ領域を形成することで定義することができる。この場合、前記リセスされたチャネル領域は前記チャネルトレンチ領域の底面及び側壁に沿って形成することができる。よって、前記リセスされたチャネルを有するＭＯＳトランジスタの電流駆動力は前記チャネルトレンチ領域の底面及び側壁の面方位に直接的に影響を与える。
【０００６】
図１Ａないし図１Ｃは、ダイヤモンド立方格子構造（ｄｉａｍｏｎｄ  ｃｕｂｉｃ  ｌａｔｔｉｃｅ  ｓｔｒｕｃｔｕｒｅ）を有するシリコンの代表的な３つの面方位を示す概路図である。
【０００７】
図１Ａないし図１Ｃを参照すると、互いに直交する（ｏｒｔｈｏｇｏｎａｌ）３つの軸（ｘ軸、ｙ軸、及びｚ軸）が提供され、前記ｘ軸、ｙ軸、及びｚ軸に整列された１つの立方体（ｃｕｂｉｃ  ｓｔｒｕｃｔｕｒｅ）が提供される。前記立方体は６個の面で構成され８個の頂点Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈを有する。前記ｘ軸、ｙ軸、及びｚ軸による座標系（ｃｏｏｒｄｉｎａｔｅ  ｓｙｓｔｅｍ）において、前記頂点Ａ、Ｂ、Ｃ、Ｄはそれぞれ第１座標（１，０，０）、第２座標（１，１，０）、第３座標（０，１，０）、及び第４座標（０，０，０）に位置し、前記頂点Ｅ、Ｆ、Ｇ、Ｈはそれぞれ第５座標（０，１，０）、第６座標（１，１，１）、第７座標（０，１，１）、及び第８座標（０，０，１）に位置する。これによって、前記第１、第２、第５、及び第６頂点Ａ、Ｂ、Ｆ、Ｅを通る面ＡＢＦＥ（図１Ａ参照）は“（１００）”面方位を有し、前記第１、第３、第７、及び第５頂点Ａ、Ｃ、Ｇ、Ｅを通る面ＡＣＧＥ（図１Ｂ参照）は“（１１０）”面方位を有する。また、前記第１、第３、及び第８頂点Ａ、Ｃ、Ｈを通る面ＡＣＨ（図１Ｃ参照）は“（１１１）”面方位を有する。
【０００８】
上述の３つの面方位“（１００）”、“（１１０）”、及び“（１１１）”はダイヤモンド格子構造を有する物質の代表的な面方位に相当する。すなわち、図１Ａないし図１Ｃにおいて、面ＡＢＣＤ、面ＢＣＧＦ、面ＤＣＧＨ、面ＥＦＧＨ、及び面ＡＤＨＥは、すべて前記面ＡＢＦＥと同じ面方位を有するものとして見なされる。よって、面ＡＢＣＤ、面ＢＣＧＦ、面ＤＣＧＨ、面ＥＦＧＨ、面ＡＤＨＥ、及び面ＡＢＦＥは、すべて１つのファミリグループに属する面であり、これらの面方位は“｛１００｝”として示される。また、面ＤＢＦＨは前記面ＡＣＧＥと同じ面方位を有するものとして見なされることができる。よって、面ＤＢＦＨ及び面ＡＣＧＥも１つのファミリグループに属する面であり、これらの面方位は“｛１１０｝”として示される。
【０００９】
従来の半導体ウエハは（１００）面方位を有する主表面（ｍａｉｎ  ｓｕｒｆａｃｅ）及び（１１０）面方位を有するフラットゾーン面（ｆｌａｔ  ｚｏｎｅ  ｐｌａｎｅ）を具備するように製造されていた。前記フラットゾーン面は前記半導体ウエハ上に半導体素子を製造するためのいくつかの単位工程間に前記半導体ウエハを整列させるための基準領域の役割をする。例えば、前記半導体ウエハ上に所望するパターンを形成するための写真工程間に前記フラットゾーン面は前記半導体ウエハを前記写真工程に用いられるフォトマスクと整列させるための基準領域の役割をする。よって、前記従来の半導体ウエハを用いてリセスされたチャネル領域を有するセルトランジスタを形成する場合、前記リセスされたチャネル領域を画定するチャネルトレンチ領域の側壁は前記フラットゾーン面と平行するか、または垂直するように形成することができる。これは、前記リセスされたチャネル領域が形成される活性領域が一般的に前記フラットゾーン面に平行か、または垂直するように整列されるからである。その結果、前記チャネルトレンチ領域の底面は、前記従来の半導体ウエハの主表面と同じ（１００）面方位を有する一方、前記チャネルトレンチ領域の側壁は前記フラットゾーン面と同じ（１１０）面方位を有する。さらに、（１００）面方位を有する前記チャネルトレンチ底面下部のチャネル領域でキャリア（例えば、電子）は＜１１０＞方向（ｏｒｉｅｎｔａｔｉｏｎ）と平行な方向（ｄｉｒｅｃｔｉｏｎ）に沿って移動する。また、（１１０）面方位を有する前記チャネルトレンチ側壁に沿って移動するキャリア（例えば、電子）は＜１００＞方向に沿ってドリフトされる（ｄｒｉｆｔｅｄ）。よって、前記リセスされたチャネル領域を有する前記セルトランジスタがＮＭＯＳトランジスタの場合、前記セルトランジスタの電流駆動力が著しく低下することができる。これは、前記電子が（１００）面で＜１００＞方向に沿って移動する際、前記電子の移動度が最大値を有するからである。
【００１０】
結果的に、リセスされたチャネル領域を有するＮＭＯＳトランジスタの電流駆動力を向上させるためには、前記リセスされたチャネル領域を画定するチャネルトレンチ領域の底面及び側壁のすべてが（１００）面を有するように形成されなければならないし、前記ＮＭＯＳトランジスタはキャリア（すなわち、電子）が前記チャネルトレンチ領域の底面及び側壁から＜１００＞方向に沿って移動するように設計されなければならない。
【００１１】
（１００）面が垂直な側壁を有するトレンチ素子分離領域を形成する方法が特許文献１に“シリコン基板内に浅いトレンチ素子分離を形成する方法（ｍｅｔｈｏｄ  ｏｆ  ｆｏｒｍｉｎｇ  ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｉｎ  ａ  ｓｉｌｉｃｏｎ  ｗａｆｅｒ）”という名称でミラーなど（Ｍｉｌｌｅｒ  ｅｔ  ａｌ．）によって開示されている。ミラーなどによれば、シリコンウエハのフラットゾーン面を（１００）面と平行するようにシリコンウエハを移動させ、前記シリコンウエハ内に前記フラットゾーン面と平行するか、または垂直な側壁を有するトレンチ素子分離領域を形成する。
【００１２】
さらに、（１００）面が垂直チャネルを有するＭＯＳトランジスタ及びその製造方法が特許文献２に“絶縁ゲート型半導体装置及びその製造方法（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｔｙｐｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ａｎｄ  ｉｔｓ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｍｅｔｈｏｄ）”という名称で松浦など（Ｍａｔｓｕｕｒａ  ｅｔ  ａｌ．）によって開示されている。松浦などによれば、（１００）面方位を有する主表面（ｍａｉｎ  ｓｕｒｆａｃｅ）及び（１００）面方位を有するフラットゾーン面（ｆｌａｔ  ｚｏｎｅ  ｐｌａｎｅ）を具備するウエハを用いて垂直ＭＯＳトランジスタ（ｖｅｒｔｉｃａｌ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）が形成される。よって、前記垂直ＭＯＳトランジスタのチャネル領域が（１００）面を有するように形成されてオン電流を改善する。
【特許文献１】米国特許第６、５３７、８９５Ｂ１号明細書
【特許文献２】特開平１１−２７４４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする技術的課題はキャリア移動度の改善に好適なＭＯＳトランジスタを提供することにある。
【００１４】
本発明が解決しようとする他の技術的課題はキャリア移動度の改善に好適なＭＯＳトランジスタを具備する半導体素子を提供することにある。
【００１５】
本発明が解決しようとするさらに他の技術的課題はＭＯＳトランジスタのキャリア移動度を改善することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一様態によれば、キャリア移動度の改善に好適なチャネル領域を有するＭＯＳトランジスタを提供する。前記ＭＯＳトランジスタは（１００）面の主表面（ｍａｉｎ  ｓｕｒｆａｃｅ）を有する半導体基板を含む。前記半導体基板の所定領域に素子分離膜が提供されて活性領域を画定する。前記活性領域内にソース領域及びドレイン領域が提供される。前記ソース領域及びドレイン領域は＜１００＞方向に平行な一直線上に配置される。前記ソース領域と前記ドレイン領域との間のチャネル領域を覆うようにゲート電極が配置される。
【００１７】
本発明のいくつかの実施形態において、前記半導体基板は前記主表面に垂直なフラットゾーン面を具備し、前記フラットゾーン面は（１００）面とすることができる。前記ソース領域及び前記ドレイン領域は前記フラットゾーン面に平行な一直線上に位置することができる。前記ゲート電極は前記活性領域の上部を横切るように延長されて前記フラットゾーン面に垂直することができる。前記チャネル領域はプレーナ型チャネル領域（ｐｌａｎａｒ  ｔｙｐｅ  ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）とすることができる。一方、前記チャネル領域は前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域（ｒｅｃｅｓｓｅｄ  ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）とすることができる。前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に接した面である。この場合、前記第１及び第２側壁は前記フラットゾーン面に垂直な（１００）面とすることができ、前記底面は前記主表面に平行な（１００）面とすることができる。
【００１８】
他の実施形態において、前記ソース領域及び前記ドレイン領域は前記フラットゾーン面に垂直な一直線上に位置することができる。前記ゲート電極は前記活性領域の上部を横切るように延長され、前記フラットゾーン面に平行とすることができる。前記チャネル領域はプレーナ型チャネル領域とすることができる。一方、前記チャネル領域は前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域とすることができる。前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接することができる。この場合、前記第１及び第２側壁は前記フラットゾーン面に平行な（１００）面とすることができ、前記底面は前記主表面に平行な（１００）面とすることができる。
【００１９】
さらに他の実施形態において、前記半導体基板は前記主表面に垂直なフラットゾーン面を具備することができ、前記フラットゾーン面は（１１０）面とすることができる。前記ソース領域及び前記ドレイン領域は前記フラットゾーン面と４５゜に交差する一直線上に位置することができる。前記ゲート電極は前記活性領域と実質的に直交することができる。前記チャネル領域はプレーナ型チャネル領域（ｐｌａｎａｒ  ｔｙｐｅ  ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）とすることができる。一方、前記チャネル領域は前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域（ｒｅｃｅｓｓｅｄ  ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）とすることができる。前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接することができる。この場合、前記第１及び第２側壁は前記フラットゾーン面と４５゜に交差する（１００）面とすることができ、前記底面は前記主表面と平行な（１００）面とすることができる。
【００２０】
さらに他の実施形態において、前記チャネル領域はプレーナ型チャネル領域とすることができる。
【００２１】
さらに他の実施形態において、前記チャネル領域は前記ソース／ドレイン領域よりも低い底面と共に互いに対向する第１及び第２側壁を有するセルトレンチ領域によって画定されリセスされたチャネル領域とすることができる。前記第１及び第２側壁はそれぞれ前記ソース領域及び前記ドレイン領域に隣接し、前記底面、前記第１側壁、及び前記第２側壁は｛１００｝面とすることができる。
【００２２】
本発明の他の様態によれば、改善されたチャネル移動度を示すＭＯＳトランジスタを具備する半導体素子を提供する。前記半導体素子は（１００）面の主表面を有する半導体基板を含む。前記半導体基板の所定領域に素子分離膜が提供されて活性領域を画定する。前記活性領域内にソース領域及びドレイン領域が提供される。前記ソース領域及び前記ドレイン領域は＜１００＞方向に平行な一直線上に配置される。前記ソース領域と前記ドレイン領域との間のチャネル領域を覆って前記活性領域を横切るように絶縁したワードラインが配置される。前記ワードライン、前記ソース領域、及び前記ドレイン領域は第１層間絶縁膜に覆われる。前記第１層間絶縁膜上にビットラインが配置され、前記ビットラインは前記ドレイン領域に電気的に接続される。前記ビットライン及び前記第１層間絶縁膜は第２層間絶縁膜に覆われる。前記第２層間絶縁膜上にストレージノード電極が提供され、前記ストレージノード電極は前記ソース領域に電気的に接続される。前記ストレージノード電極は誘電体膜に覆われて前記誘電体膜上にプレート電極が提供される。
【００２３】
本発明のさらに他の様態によれば、ＭＯＳトランジスタの電流駆動力を改善できる半導体素子の製造方法を提供する。前記方法は（１００）面の主表面を有する半導体基板を準備することを含む。前記半導体基板の所定領域に素子分離膜を形成して活性領域を画定する。前記活性領域は＜１００＞方向に平行な長さ方向を有するように形成される。前記活性領域の上部を横切るように絶縁されたゲート電極が形成される。前記ゲート電極をイオン注入マスクとして用いて前記活性領域内に不純物イオンを注入してソース領域及びドレイン領域を形成する。
【発明の効果】
【００２４】
本発明によれば、プレーナ型チャネル領域またはリセスされたチャネル領域により移動するキャリアが｛１００｝面において＜１００＞方向に沿ってドリフトされるようにＭＯＳトランジスタを設計することができる。その結果、前記ＭＯＳトランジスタを採用する半導体素子の電気的特性を改善することができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照しながら本発明の好適な実施形態をより詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００２６】
図２Ａは、本発明の実施形態に係るＭＯＳトランジスタの最適化されたチャネル領域を有する半導体ウエハの斜視図であり、図２Ｂは、本発明の他の実施形態に係るＭＯＳトランジスタの最適化されたチャネル領域を有する半導体ウエハの斜視図である。
【００２７】
図２Ａを参照すると、｛１００｝面の主表面１ｔを有する半導体ウエハ１が提供され、前記半導体ウエハ１は前記主表面１ｔに垂直なフラットゾーン面１ｆを有することができる。本実施形態において、前記フラットゾーン面１ｆは｛１１０｝面方位を示し、前記半導体ウエハ１は単結晶構造を有するシリコンウエハとすることができる。前記主表面１ｔは、ｘ軸及びｙ軸によって定義されるｘ−ｙ平面（ｘ−ｙｐｌａｎｅ）に平行し、前記フラットゾーン面１ｆはｘ軸及びｚ軸によって定義されるｘ−ｚ平面に平行する。ここで、前記ｘ軸、ｙ軸、及びｚ軸は互いに直交する座標軸に相当する。
【００２８】
前記半導体ウエハ１の前記主表面１ｔに第１及び第２活性領域３ａ、３ｂが提供されることができ、前記第１及び第２活性領域３ａ、３ｂのそれぞれは幅及び該幅よりも大きい長さを有することができる。この場合、前記第１活性領域３ａの長さ方向（ｌｅｎｇｔｈ  ｄｉｒｅｃｔｉｏｎ）は、前記第２活性領域３ｂの長さ方向に垂直することができる。また、前記第１活性領域３ａは前記フラットゾーン面１ｆと４５゜に交差する一直線と平行するように配置することができ、前記第２活性領域３ｂは前記フラットゾーン面１ｆと４５゜に交差する他の直線と平行するように配置することができる。結果的に、前記第１及び第２活性領域３ａ、３ｂの長さ方向はすべて＜１００＞方向に平行することができ、前記ｚ軸も＜１００＞方向に平行することができる。
【００２９】
前記第１活性領域３ａ内にリセスされたチャネル領域を画定するチャネルトレンチ領域１ｃが提供される。前記チャネルトレンチ領域１ｃは前記第１活性領域３ａを横切るように提供される。この場合、前記チャネルトレンチ領域１ｃは前記主表面１ｔに平行な底面１ｂと共に互いに対向する一対の第１及び第２側壁１ｓを具備することができる。前記底面１ｂは前記主表面１ｔに平行なので前記底面１ｂも｛１００｝面方位を有する。前記第１及び第２側壁１ｓは前記第１活性領域３ａに隣接する。また、前記第１及び第２側壁１ｓは前記フラットゾーン面１ｆと４５゜に交差する平面に平行する。よって、前記第１及び第２側壁１ｓも｛１００｝面方位を示すことができる。結果的に、前記チャネルトレンチ領域１ｃのすべての表面１ｂ、１ｓは｛１００｝面とすることができる。また、前記チャネルトレンチ領域１ｃのすべての表面１ｂ、１ｓに沿って前記第１活性領域３ａの一端から他端に向かうキャリア（例えば、電子）は＜１００＞方向に沿って移動する。これによって、前記第１活性領域３ａ内の前記チャネルトレンチ領域１ｃを、リセスされたチャネル領域として採用するＭＯＳトランジスタの電流駆動力（ｃｕｒｒｅｎｔ  ｄｒｉｖａｂｉｌｉｔｙ）を著しく改善することができる。
【００３０】
さらに、前記第２活性領域３ｂを横切るチャネルトレンチ領域１ｃが提供されることができ、前記チャネルトレンチ領域１ｃも前記主表面１ｔに平行な底面１ｂと共に互いに対向する第１及び第２側壁１ｓを具備することができる。この場合、前記第２活性領域３ｂ内の前記底面１ｂ及び前記側壁１ｓも｛１００｝面とすることができ、前記第２活性領域３ｂ内の前記底面１ｂ及び前記側壁１ｓに沿って前記第２活性領域３ｂの一端から他端に向かうキャリア（例えば、電子）も＜１００＞方向に沿って移動する。これによって、前記第２活性領域３ｂ内の前記チャネルトレンチ領域１ｃを、リセスされたチャネル領域として採用するＭＯＳトランジスタの電流駆動力も著しく改善することができる。
【００３１】
図２Ｂを参照すると、｛１００｝面の主表面１１ｔを有する半導体ウエハ１１が提供され、前記半導体ウエハ１１は前記主表面１１ｔに垂直なフラットゾーン面１１ｆを有することができる。本実施形態において、前記フラットゾーン面１１ｆは｛１００｝面方位を示し、前記半導体ウエハ１１は単結晶構造を有するシリコンウエハとすることができる。前記主表面１１ｔは、ｘ軸及びｙ軸によって定義されるｘ−ｙ平面に平行し、前記フラットゾーン面１１ｆは、ｘ軸及びｚ軸によって定義されるｘ−ｚ平面に平行する。ここで、前記ｘ軸、ｙ軸、及びｚ軸は互いに直交する座標軸に相当する。
【００３２】
前記半導体ウエハ１１の前記主表面１１ｔに第１及び第２活性領域１３ａ、１３ｂが提供されることができ、前記第１及び第２活性領域１３ａ、１３ｂのそれぞれは幅及び該幅よりも大きい長さを有することができる。前記第１活性領域１３ａは前記フラットゾーン面１１ｆに平行するように配置され、前記第２活性領域１３ｂは前記フラットゾーン面１１ｆに垂直するように配置される。結果的に、前記第１及び第２活性領域１３ａ、１３ｂの長さ方向はすべて＜１００＞方向に平行することができ、前記ｚ軸も＜１００＞方向に平行することができる。
【００３３】
前記第１活性領域１３ａ内にリセスされたチャネル領域を画定するチャネルトレンチ領域１１ｃ’または１１ｃ”が提供される。前記チャネルトレンチ領域１１ｃ’または１１ｃ”は前記第１活性領域１３ａを横切るように提供される。この場合、前記チャネルトレンチ領域１１ｃ’または１１ｃ”は前記主表面１１ｔに平行な底面１１ｂと共に互いに対向する一対の第１及び第２側壁１１ｓを具備することができる。前記底面１１ｂは前記主表面１１ｔに平行なので前記底面１１ｂも｛１００｝面方位を有する。前記第１及び第２側壁１１ｓは前記第１活性領域１３ａに隣接する。また、前記第１及び第２側壁１１ｓは前記フラットゾーン面１１ｆと垂直な平面に平行することができる。よって、前記第１及び第２側壁１１ｓも｛１００｝面方位を示すことができる。結果的に、前記チャネルトレンチ領域１１ｃ’または１１ｃ”のすべての表面１１ｂ、１１ｓは｛１００｝面とすることができる。また、前記チャネルトレンチ領域１１ｃ’または１１ｃ”のすべての表面１１ｂ、１１ｓに沿って前記第１活性領域１３ａの一端から他端に向かうキャリア（例えば、電子）は＜１００＞方向に沿って移動する。これによって、前記第１活性領域１３ａ内の前記チャネルトレンチ領域１１ｃ’または１１ｃ”を、リセスされたチャネル領域に採用するＭＯＳトランジスタの電流駆動力を著しく改善することができる。
【００３４】
さらに、前記第２活性領域１３ｂを横切るチャネルトレンチ領域１１ｃ’または１１ｃ”が提供されることができ、前記チャネルトレンチ領域１１ｃ’または１１ｃ”も前記主表面１１ｔに平行な底面１１ｂと共に互いに対向する一対の第１及び第２側壁１１ｓを具備することができる。この場合、前記第２活性領域１３ｂ内の前記底面１１ｂ及び前記側壁１１ｓも｛１００｝面とすることができ、前記第２活性領域１３ｂ内の前記底面１１ｂ及び前記側壁１１ｓに沿って前記第２活性領域１３ｂの一端から他端に向かうキャリア（例えば、電子）も＜１００＞方向に沿って移動する。これによって、前記第２活性領域１３ａ内の前記チャネルトレンチ領域１１ｃ’または１１ｃ”をリセスされたチャネル領域に採用するＭＯＳトランジスタの電流駆動力も著しく改善することができる。
【００３５】
図３は、本発明の実施形態に係るＭＯＳトランジスタを採用する一対のＤＲＡＭセルを示す平面図である。また、図４Ａないし図８Ａは、本発明の実施形態に係るＤＲＡＭセルを形成する方法を説明するための図３のI−I’線による断面図であり、図４Ｂないし図８Ｂは、本発明の実施形態に係るＤＲＡＭセルを形成する方法を説明するための図３のII−II’線による断面図である。
【００３６】
図３、図４Ａ、及び図４Ｂを参照すると、単結晶シリコンウエハのような半導体基板１１を準備する。前記半導体基板１１は、説明の便宜のために図２ｂに示す半導体ウエハと同一の基板であるものと仮定する。すなわち、前記半導体基板１１は｛１００｝面方位を有する主表面１１ｔ及び｛１００｝面方位を有するフラットゾーン面（図２Ｂの１１ｆ）を具備するウエハであるものと仮定する。また、前記主表面１１ｔは互いに直交するｘ軸及びｙ軸によって定義されるｘ−ｙ平面に平行するものと仮定する。
【００３７】
前記半導体基板１１の所定領域に素子分離膜１３を形成して活性領域１３ａを画定する。前記活性領域１３ａは幅及び該幅よりも大きい長さを有するように形成することができる。この場合、前記活性領域１３ａは前記フラットゾーン面１１ｆに平行するように形成することができる。すなわち、前記活性領域１３ａは図３に示すように前記ｘ軸に平行するように形成することができる。その結果、前記活性領域１３ａの長さ方向は＜１００＞方向に平行することができる。続いて、前記素子分離膜１３を有する基板上にハードマスク膜１８を形成する。前記ハードマスク膜１８はバッファ酸化膜１５及びパッド窒化膜１７を順に積層させることによって形成することができる。
【００３８】
図３、図５Ａ及び図５Ｂを参照すると、前記ハードマスク膜１８をパターニングして前記活性領域１３ａを横切る第１及び第２平行な開口部１８ｈ’、１８ｈ”を形成する。前記パターニングされたハードマスク膜１８をエッチングマスクとして用いて前記活性領域１３ａを選択的にエッチングして前記活性領域１３ａを横切る第１及び第２チャネルトレンチ領域１１ｃ’、１１ｃ”を形成する。その結果、前記第１及び第２チャネルトレンチ領域１１ｃ’、１１ｃ”のそれぞれは前記主表面１１ｔよりも低い底面１１ｂと共に４個の側壁を具備することができる。前記４個の側壁は前記活性領域１３ａに接触して互いに対向する一対の第１及び第２側壁１１ｓと共に、前記素子分離膜１３に接触して互いに対向する他の一対の側壁（図示せず）を含むことができる。よって、前記第１及び第２側壁１１ｓは前記フラットゾーン面１１ｆに垂直するように形成されて｛１００｝面方位を有することができる。また、前記底面１１ｂは前記主表面１１ｔに平行するように形成される。これによって、前記底面１１ｂも｛１００｝面方位を有することができる。
【００３９】
前記第１及び第２チャネルトレンチ領域１１ｃ’、１１ｃ”はそれぞれ第１及び第２リセスされたチャネル領域を画定する。前記リセスされたチャネル領域の幅は前記活性領域１３ａの幅Ｗと一致し、前記リセスされたチャネル領域の長さは前記底面１１ｂの幅ＷＤよりも大きくすることができる。
【００４０】
図３、図６Ａ及び図６Ｂを参照すると、前記パターニングされたパッド窒化膜１７を選択的に除去し、前記チャネルトレンチ領域１１ｃ’、１１ｃ”の内壁１１ｂ、１１ｓ上にゲート絶縁膜１９を形成する。一方、前記ゲート絶縁膜１９は前記パターニングされたハードマスク膜１８を除去した後形成することができる。この場合、前記ゲート絶縁膜１９は前記チャネルトレンチ領域１１ｃ’、１１ｃ”の内壁１１ｂ、１１ｓ及び前記活性領域１３ａの表面上に形成することができる。前記ゲート絶縁膜１９は熱酸化膜で形成することができる。
【００４１】
続いて、前記ゲート絶縁膜１９を有する基板上に前記チャネルトレンチ領域１１ｃ’、１１ｃ”を埋め込むゲート導電膜を形成する。前記ゲート導電膜はポリシリコン膜または金属ポリサイド膜で形成することができる。前記ゲート導電膜をパターニングして前記活性領域１３ａの上部を横切る第１及び第２ゲート電極２１ａ、２１ｂを形成する。前記第１及び第２ゲート電極２１ａ、２１ｂは、それぞれ前記第１及び第２チャネルトレンチ領域１１ｃ’、１１ｃ”を覆うように形成される。前記第１及び第２ゲート電極２１ａ、２１ｂはそれぞれ第１及び第２ワードラインの役割ができる。
【００４２】
図３、図７Ａ及び図７Ｂを参照すると、前記第１及び第２ゲート電極２１ａ、２１ｂ及び前記素子分離膜１３をイオン注入マスクとして用いて前記活性領域１３ａ内の不純物イオンを注入して第１及び第２ソース領域２３ｓ’、２３ｓ”と共に共通ドレイン領域２３ｄを形成する。前記共通ドレイン領域２３ｄは前記第１及び第２ゲート電極２１ａ、２１ｂとの間の前記活性領域１３ａ内に形成される。前記第１ソース領域２３ｓ’は前記第１ゲート電極２１ａに隣接して前記共通ドレイン領域２３ｄの反対側に位置した活性領域１３ａ内に形成され、前記第２ソース領域２３ｓ”は前記第２ゲート電極２１ｂに隣接して前記共通ドレイン領域２３ｄの反対側に位置した活性領域１３ａ内に形成される。前記第１ゲート電極２１ａ、前記第１ソース領域２３ｓ’及び前記共通ドレイン領域２３ｄは第１セルトランジスタを構成し、前記第２ゲート電極２１ｂ、前記第２ソース領域２３ｓ”及び前記共通ドレイン領域２３ｄは第２セルトランジスタを構成する。
【００４３】
前記第１及び第２ソース領域２３ｓ’、２３ｓ”と共に前記共通ドレイン領域２３ｄは前記チャネルトレンチ領域１１ｃ’、１１ｃ”の深さより浅い接合深さを有するように形成することができる。この場合、前記セルトランジスタのチャネル電流Ｉｃｈは前記チャネルトレンチ領域１１ｃ’、１１ｃ”の底面１１ｂ及び側壁１１ｓに沿って流れる。前記底面１１ｂ及び側壁１１ｓはすべてが上述のような｛１００｝面である。また、前記底面１１ｂに沿って流れる前記チャネル電流Ｉｃｈの方向は前記活性領域１３ａ、すなわちｘ軸に平行し、前記側壁１１ｓに沿って流れる前記チャネル電流Ｉｃｈの方向は前記半導体基板１１の主表面に垂直なｚ軸に平行する。前記ｘ軸及びｚ軸は図２Ｂを参照して説明したように＜１００＞方向に平行な軸である。よって、前記チャネル電流Ｉｃｈは｛１００｝面に沿って＜１００＞方向に平行するように流れる。結果的に、本実施形態によれば、前記セルトランジスタの電流駆動力が改善することができる。特に、前記セルトランジスタがＮＭＯＳトランジスタの場合、前記セルトランジスタの電流駆動力を著しく改善することができる。
【００４４】
続いて、前記セルトランジスタを有する基板上に下部層間絶縁膜２５を形成する。前記下部層間絶縁膜２５はシリコン酸化膜で形成することができる。
【００４５】
図３、図８Ａ及び図８Ｂを参照すると、前記下部層間絶縁膜２５をパターニングして前記共通ドレイン領域２３ｄを露出させるビットラインコンタクトホール２５ｂを形成する。前記ビットラインコンタクトホール２５ｂを有する基板上に導電膜を形成し、前記導電膜をパターニングして前記下部層間絶縁膜２５上に配置されたビットライン２７を形成する。前記ビットライン２７は前記ビットラインコンタクトホール２５ｂを介して前記共通ドレイン領域２３ｄに電気的に接続される。また、前記ビットライン２７は前記第１及び第２ゲート電極２１ａ、２１ｂの上部を横切るように形成することができる。
【００４６】
前記ビットライン２７を有する基板上に上部層間絶縁膜２９を形成する。前記バッファ酸化膜１５、前記下部層間絶縁膜２５、及び前記上部層間絶縁膜２９は層間絶縁膜３０を構成する。前記層間絶縁膜３０をパターニングして前記第１及び第２ソース領域２３ｓ’、２３ｓ”をそれぞれ露出させる第１及び第２ストレージノードコンタクトホール３０ｓ’、３０ｓ”を形成する。前記第１及び第２ストレージノードコンタクトホール３０ｓ’、３０ｓ”内にそれぞれ第１及び第２ストレージノードコンタクトプラグ３１ｓ’、３１ｓ”を形成することができる。前記第１及び第２ストレージノードコンタクトプラグ３１ｓ’、３１ｓ”はポリシリコン膜を用いて形成することができる。
【００４７】
前記第１及び第２ストレージノードコンタクトプラグ３１ｓ’、３１ｓ”上にそれぞれ通常の方法を用いて第１及び第２ストレージノード３３ｓ’、３３ｓ”を形成する。前記第１ストレージノード３３ｓ’は前記第１ストレージノードコンタクトプラグ３１ｓ’を介して前記第１ソース領域２３ｓ’に電気的に接続することができ、前記第２ストレージノード３３ｓ”は前記第２ストレージノードコンタクトプラグ３１ｓ”を介して前記第２ソース領域２３ｓ”に電気的に接続することができる。続いて、前記ストレージノード３３ｓ’、３３ｓ”を覆うように誘電体膜３５及びプレート電極３７を順に形成する。前記プレート電極３７、前記誘電体膜３５、及び前記第１ストレージノード３３ｓ’は第１セルキャパシタＣ１を構成し、前記プレート電極３７、前記誘電体膜３５、及び前記第２ストレージノード３３ｓ”は第２セルキャパシタＣ２を構成する。
【００４８】
本発明は上述の実施形態に限定されず、多様な他の形態に変形することができる。例えば、本発明は、図２Ａの第１及び第２活性領域３ａ、３ｂ内に形成されたチャネルトレンチ領域１ｃと共に、図２ｂの第２活性領域１３ｂ内に形成されたチャネルトレンチ領域１１ｃ’をリセスされたチャネル領域に採用するＭＯＳトランジスタにも適用されることは明らかである。
【００４９】
さらに、本発明は、プレーナ型ＭＯＳトランジスタ（ｐｌａｎａｒ  ｔｙｐｅ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒｓ）にも適用できる。この場合、前記プレーナ型ＭＯＳトランジスタの製造方法において、図４Ａ、図４Ｂ、図５Ａ及び図５Ｂを参照して説明した前記ハードマスク膜１８及び前記チャネルトレンチ領域１１ｃ’、１１ｃ”を形成する工程が省略される。
【００５０】
図９は、本発明の他の実施形態に係る代表的なプレーナ型ＭＯＳトランジスタを具備する半導体ウエハの斜視図であり、図１０は、図９の第１プレーナ型ＭＯＳトランジスタＴ１を説明するための図９のIII−III’線による断面図である。
【００５１】
図９及び図１０を参照すると、図２Ｂに示したものと同じ半導体ウエハ５１が提供される。すなわち、前記半導体ウエハ５１は、｛１００｝面の主表面５１ｔ及び｛１００｝面のフラットゾーン面５１ｆを具備することができ、前記半導体ウエハ５１は単結晶構造を有するシリコンウエハとすることができる。また、前記主表面５１ｔはｘ軸及びｙ軸によって定義されるｘ−ｙ平面に平行し、前記フラットゾーン面５１ｆはｘ軸及びｚ軸によって定義されるｘ−ｚ平面に平行する。ここで、前記ｘ軸、ｙ軸、及びｚ軸は互いに直交する座標軸に相当し、前記ｘ軸は前記フラットゾーン面５１ｆに平行な座標軸である。結果的に、前記ｘ軸、ｙ軸、及びｚ軸はすべて＜１００＞方向に平行な座標軸である。
【００５２】
前記主表面５１ｔの所定領域に素子分離膜５３が提供されて第１及び第２活性領域５３ａ、５３ｂを画定する。前記第１及び第２活性領域５３ａ、５３ｂのそれぞれは幅及び該幅よりも大きい長さを有することができる。この場合、前記第１活性領域５３ａは前記ｘ軸に平行するように提供され、前記第２活性領域５３ｂは前記ｙ軸に平行するように提供される。一方、前記第１活性領域５３ａは前記フラットゾーン面５１ｆに平行するように提供され、前記第２活性領域５３ｂは前記フラットゾーン面５１ｆに垂直するように提供される。結果的に、前記第１及び第２活性領域５３ａ、５３ｂは＜１００＞方向に平行するように配置される。
【００５３】
前記第１活性領域５３ａの両端内にそれぞれ第１ソース領域５９ｓ及び第１ドレイン領域５９ｄが提供されることができ、前記第１ソース領域５９ｓと第１ドレイン領域５９ｄとの間の前記第１活性領域５３ａからなるプレーナ型チャネル領域の上部を横切って第１ゲート電極５７ａが配置される。すなわち、前記第１ゲート電極５７ａは前記フラットゾーン面５１ｆに垂直するように配置される。これと同様に、前記第２活性領域５３ｂの両端内にそれぞれ第２ソース領域５９ｓ’及び第２ドレイン領域５９ｄ’が提供されることができ、前記第２ソース領域５９ｓ’と第２ドレイン領域５９ｄ’との間の前記第２活性領域５３ｂからなるプレーナ型チャネル領域の上部を横切って第２ゲート電極５７ｂが配置される。すなわち、前記第２ゲート電極５７ｂは前記フラットゾーン面５１ｆに平行するように配置される。前記第１及び第２ゲート電極５７ａ、５７ｂは前記チャネル領域に対しゲート絶縁膜５５によって電気的に絶縁される。
【００５４】
前記第１ソース領域５９ｓ、前記第１ドレイン領域５９ｄ、及び前記第１ゲート電極５７ａは第１プレーナ型ＭＯＳトランジスタＴ１を構成し、前記第２ソース領域５９ｓ’、前記第２ドレイン領域５９ｄ’、及び前記第２ゲート電極５７ｂは第２プレーナ型ＭＯＳトランジスタＴ２を構成する。前記第１プレーナ型ＭＯＳトランジスタＴ１において、前記第１ドレイン領域５９ｄから前記第１ソース領域５９ｓに向かうチャネル電流Ｉｃｈは前記ｘ軸に平行な方向に沿って流れる。すなわち、前記第１プレーナ型ＭＯＳトランジスタＴ１のチャネル電流Ｉｃｈに寄与するキャリアは｛１００｝面から＜１００＞方向に沿って移動する。よって、前記第１プレーナ型ＭＯＳトランジスタＴ１がＮＭＯＳトランジスタの場合、前記第１プレーナ型ＭＯＳトランジスタＴ１の電流駆動力を著しく改善することができる。これと同様に、前記第２ドレイン領域５９ｄ’から前記第２ソース領域５９ｓ’に向かうチャネル電流は前記ｙ軸に平行な方向に沿って流れる。すなわち、前記第２プレーナ型ＭＯＳトランジスタＴ２のチャネル電流Ｉｃｈに寄与するキャリアも｛１００｝面から＜１００＞方向に沿って移動する。よって、前記第２プレーナ型ＭＯＳトランジスタＴ２がＮＭＯＳトランジスタの場合、前記第２プレーナ型ＭＯＳトランジスタＴ２の電流駆動力を著しく改善することができる。
【００５５】
また、本発明のさらに他の実施形態に係るプレーナ型ＭＯＳトランジスタは、図２Ａに示された半導体ウエハ１に提供されることもできる。すなわち、本発明に係るプレーナ型ＭＯＳトランジスタは｛１００｝面の主表面及び｛１１０｝面がフラットゾーン面を具備する半導体ウエハに提供されることもできる。この場合、前記プレーナ型ＭＯＳトランジスタが形成される活性領域は、図２Ａに示したように前記フラットゾーン面に平行なｘ軸に対して４５゜を有するように配置されなければならない。その結果、前記プレーナ型ＭＯＳトランジスタのドレイン領域からソース領域に向かうチャネル電流は＜１００＞方向に沿って流れる。
【００５６】
＜実験例＞
図１１は、従来技術と本発明により製造されたＮＭＯＳトランジスタのドレイン電流に対するドレイン電圧特性を示すグラフである。図１１において、横軸はドレイン電圧Ｖｄｓを示し、縦軸はドレイン電流Ｉｄｓを示す。参照番号“９１”に示されたデータは１．５ボルトのゲート電圧で測定したドレイン電流を示し、参照番号“９３”に示されたデータは２．０ボルトのゲート電圧で測定したドレイン電流を示す。また、参照番号“９５”に示されたデータは２．５ボルトのゲート電圧で測定したドレイン電流を示す。
【００５７】
図１１の測定結果を示すＮＭＯＳトランジスタのそれぞれは、リセスされたチャネル領域を画定するチャネルトレンチ領域を有するように製造された。前記リセスされたチャネル領域は０．０８８μｍの幅（図３及び図５ＢのＷ）を有するように形成された。また、前記リセスされたチャネル領域の底面は０．１μｍの幅（図３及び図５ＡのＷＤ）を有するように形成された。
【００５８】
さらに、従来のＮＭＯＳトランジスタは｛１００｝面の主表面及び｛１１０｝面がフラットゾーン面を有する単結晶シリコンウエハを用いて形成されて、本発明に係るＮＭＯＳトランジスタは｛１００｝面の主表面及び｛１００｝面のフラットゾーン面を有する単結晶シリコンウエハを用いて形成された。この場合、図１１の測定結果を示すすべてのＮＭＯＳトランジスタは前記フラットゾーン面に平行な活性領域に形成された。よって、従来の技術により製造されたＮＭＯＳトランジスタにおいて、チャネルトレンチ領域の底面及び側壁はそれぞれ｛１００｝面及び｛１１０｝面を有するように形成され、前記底面及び前記側壁に沿って移動するキャリア（電子）はそれぞれ＜１１０＞方向及び＜１００＞方向に沿ってドリフトされる（ｄｒｉｆｔｅｄ）。一方、本発明により製造されたＮＭＯＳトランジスタにおいて、チャネルトレンチ領域の底面及び側壁はすべてが｛１００｝面を有するように形成され、前記底面及び前記側壁に沿って移動するキャリア（電子）はすべてが＜１００＞方向に沿ってドリフトされる。
【００５９】
図１１のグラフから分かるように、本発明に係るＮＭＯＳトランジスタは従来のＮＭＯＳトランジスタに比べて約１５％位増加したドレイン電流を示した。
【００６０】
図１２は、図１１の測定結果を示すＮＭＯＳトランジスタのスレッショルド電圧及びオン電流との関係（ｒｅｌａｔｉｏｎｓｈｉｐ）を示すグラフである。図１２において、横軸はスレッショルド電圧Ｖｔｈを示し、縦軸はオン電流Ｉｏｎを示す。前記オン電流Ｉｏｎは、ソース領域に接地電圧が印加されドレイン領域及びゲート電極に１．８ボルトの電圧が印加される際、前記ドレイン領域と前記ソース領域との間に流れるドレイン電流に相当する。
【００６１】
図１２のグラフから分かるように、本発明に係るＮＭＯＳトランジスタが従来のＮＭＯＳトランジスタと同じスレッショルド電圧を示した場合でも、本発明に係るＮＭＯＳトランジスタは従来のＮＭＯＳトランジスタに比べて相対的に大きなオン電流を示した。
【００６２】
図１３は、従来のＮＭＯＳトランジスタをセルトランジスタとして採用したＤＲＡＭ素子におけるワードライン電圧ＶＰＰ及び不良ビットの数量（ｎｕｍｂｅｒ  ｏｆ  ｆａｉｌｕｒｅ  ｂｉｔｓ）Ｎとの関係を示すグラフであり、図１４は、本発明に係るＮＭＯＳトランジスタをセルトランジスタとして採用したＤＲＡＭ素子のワードライン電圧ＶＰＰ及び不良ビットの数量Ｎとの関係を示すグラフである。図１３及び図１４において、参照番号“１０１”、“１０３”、“１０５”、“１０７”、“１０９”及び“１１１”に示されたデータは、それぞれ５．０ｎｓ（ｎａｎｏｓｅｃｏｎｄｓ）、５．１ｎｓ、５．２ｎｓ、５．３ｎｓ、５．４ｎｓ及び５．５ｎｓのワードラインパルス時間ｔＲＤＬと共に書き込み動作（ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ）を行った後測定した不良ビットの数量を示す。前記ワードラインパルス時間ｔＲＤＬは、書き込みモード間の前記ワードライン電圧ＶＰＰが印加される時間を意味する。よって、前記書き込みモードにおいて前記ワードラインパルス時間ｔＲＤＬ及び／または前記ワードライン電圧ＶＰＰが増加すると、前記セルトランジスタを介して流れるオン電流またはキャリアが増加して前記セルトランジスタに接続されたセルキャパシタに充電される電荷の量（ｑｕａｎｔｉｔｙ）が増加する。すなわち、前記ワードラインパルス時間ｔＲＤＬ及び／または前記ワードライン電圧ＶＰＰが増加すると、書き込みエラー（ｗｒｉｔｅ  ｅｒｒｏｒ）が減少し前記不良ビットの数量Ｎが減少する。それにもかかわらず、従来のＮＭＯＳトランジスタをセルトランジスタとして採用するＤＲＡＭ素子は、図１３に示したように前記ワードライン電圧ＶＰＰを増加させても前記不良ビットの数量Ｎはあまり減少してなかった。一方、本発明に係るＮＭＯＳトランジスタをセルトランジスタとして採用するＤＲＡＭ素子は、図１４に示したように前記ワードライン電圧ＶＰＰが増加することによって前記不良ビットの数量Ｎが著しく減少した。これは前記セルトランジスタの電流駆動力によることと理解される。
【図面の簡単な説明】
【００６３】
【図１Ａ】ダイヤモンド立方体格子構造を有するシリコンの主要面方位を示す概路図である。
【図１Ｂ】ダイヤモンド立方体格子構造を有するシリコンの主要面方位を示す概路図である。
【図１Ｃ】ダイヤモンド立方体格子構造を有するシリコンの主要面方位を示す概路図である。
【図２Ａ】本発明の実施形態に係るＭＯＳトランジスタの最適化されたチャネル領域を有する半導体ウエハの斜視図である。
【図２Ｂ】本発明の他の実施形態に係るＭＯＳトランジスタの最適化されたチャネル領域を有する半導体ウエハの斜視図である。
【図３】本発明の実施形態に係るＭＯＳトランジスタを採用するメモリセルを示す平面図である。
【図４Ａ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のI−I’線による断面図である。
【図４Ｂ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のII−II’線による断面図である。
【図５Ａ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のI−I’線による断面図である。
【図５Ｂ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のII−II’線による断面図である。
【図６Ａ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のI−I’線による断面図である。
【図６Ｂ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のII−II’線による断面図である。
【図７Ａ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のI−I’線による断面図である。
【図７Ｂ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のII−II’線による断面図である。
【図８Ａ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のI−I’線による断面図である。
【図８Ｂ】本発明の実施形態に係るＭＯＳトランジスタを具備するメモリセルの製造方法を説明するための図３のII−II’線による断面図である。
【図９】本発明の他の実施形態に係るＭＯＳトランジスタの製造に用いられる半導体ウエハを示す斜視図である。
【図１０】図９のIII−III’線による断面図である。
【図１１】従来技術及び本発明の実施形態により製造されたＭＯＳトランジスタの電流−電圧曲線（Ｉ−Ｖ  ｃｕｒｖｅｓ）を示すグラフである。
【図１２】従来技術及び本発明の実施形態により製造されたＭＯＳトランジスタのオン電流対スレッショルド電圧特性（ｏｎ  ｃｕｒｒｅｎｔ  ｖｓ．  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示すグラフである。
【図１３】従来のＭＯＳトランジスタをセルトランジスタとして採用するＤＲＡＭ素子のワードライン電圧による不良セルの個数を示すグラフである。
【図１４】本発明の実施形態に係るＭＯＳトランジスタをセルトランジスタとして採用するＤＲＡＭ素子のワードライン電圧による不良セルの個数を示すグラフである。
【符号の説明】
【００６４】
１１  半導体基板
１１ｂ  底面
１１ｃ’、１１ｃ”  チャネルトレンチ領域
１１ｓ  側壁
１３  素子分離膜
１３ａ  活性領域
２１ａ、２１ｂ  第１及び第２ゲート電極
２３ｄ  共通ドレイン領域
２３ｓ’、２３ｓ”  第１及び第２ソース領域
２５  下部層間絶縁膜
Ｉｃｈ  チャネル電流
【図１Ａ】
2007081396.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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