(57)【要約】【課題】オン抵抗が低く集積化が可能な縦型パワーＭＯＳトランジスタを提供すること。【解決手段】本発明の縦型パワーＭＯＳトランジスタは、半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面に、ソース電極と、ドレイン電極と、ゲート電極とを配置し、単結晶領域が前記酸化膜に接する領域に低抵抗半導体領域を配置し、ソース領域を半導体表面に向けて突出した分離領域で挟み、この分離領域の上に配置した前記低抵抗半導体領域にドレイン領域を配置した。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面にソース電極と、ドレイン電極と、ゲート電極とを配置した縦型パワーＭＯＳトランジスタにおいて、
前記単結晶領域に形成した縦型パワーＭＯＳトランジスタのソース領域が、半導体表面に向けて突出した分離領域に挟まれていることを特徴とする縦型パワーＭＯＳトランジスタ。
【請求項２】
請求項１に記載の縦型パワーＭＯＳトランジスタにおいて、
前記単結晶領域に、ストライプ形状のドレインとストライプ形状のソースの各々が対向して複数個配列され、
前記単結晶領域が前記酸化膜に接する単結晶領域と同じ導電型の低抵抗半導体領域を備え、前記半導体基板表面に向けて突出した分離領域の上に配置した該低抵抗半導体領域の上の半導体表面にドレイン領域を設けたことを特徴とする縦型パワーＭＯＳトランジスタ。
【請求項３】
請求項２に記載の縦型パワーＭＯＳトランジスタにおいて、
前記ドレイン領域が、前記単結晶領域と同じ導電型の拡散層で形成され、前記半導体基板表面に向けて突出した分離領域の低抵抗半導体領域に接続して配置されていることを特徴とする縦型パワーＭＯＳトランジスタ。
【請求項４】
請求項２に記載の縦型パワーＭＯＳトランジスタにおいて、
前記単結晶領域に形成されたストライプ形状のドレインが、前記ストライプ形状のソースを挟んでいることを特徴とする縦型パワーＭＯＳトランジスタ。
【請求項５】
請求項４に記載の縦型パワーＭＯＳトランジスタにおいて、
前記ストライプ形状のドレインの上に配置したストライプ形状のドレイン電極の一端が互いに接続され、
前記ストライプ形状のソースの上に配置したストライプ形状のソース電極の一端も互いに接続され、
前記一端が互いに接続されたドレイン電極とソース電極とが櫛歯状に配置されていることを特徴とする縦型パワーＭＯＳトランジスタ。
【請求項６】
半導体基板から酸化膜によって絶縁分離した複数の単結晶領域に、縦型パワーＭＯＳトランジスタと該縦型パワーＭＯＳトランジスタの駆動回路を形成した半導体集積回路において、
前記縦型パワーＭＯＳトランジスタが、前記単結晶領域表面にソース電極と、ドレイン電極と、ゲート電極とを配置備え、
前記単結晶領域に形成した縦型パワーＭＯＳトランジスタのソース領域が、半導体表面に向けて突出した分離領域に挟まれていることを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記縦型パワーＭＯＳトランジスタのストライプ形状のドレインとストライプ形状のソースの各々が単結晶領域に対向して複数個配列され、
前記単結晶領域が前記酸化膜に接する単結晶領域と同じ導電型の低抵抗半導体領域を備え、前記半導体基板表面に向けて突出した分離領域の上に配置した該低抵抗半導体領域の上の半導体表面にドレイン領域を設けたことを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記縦型パワーＭＯＳトランジスタの前記ドレイン領域が、前記単結晶領域と同じ導電型の拡散層で形成され、前記半導体基板表面に向けて突出した分離領域の低抵抗半導体領域に接続して配置されていることを特徴とする半導体集積回路。
【請求項９】
請求項７に記載の半導体集積回路において、
前記縦型パワーＭＯＳトランジスタの前記単結晶領域に形成されたストライプ形状のドレインが、前記ストライプ形状のソースを挟んでいることを特徴とする縦型パワーＭＯＳトランジスタ。
【請求項１０】
請求項７に記載の半導体集積回路において、
前記縦型パワーＭＯＳトランジスタが、前記ストライプ形状のドレインの上に配置したストライプ形状のドレイン電極の一端が互いに接続され、
前記ストライプ形状のソースの上に配置したストライプ形状のソース電極の一端も互いに接続され、前記一端が互いに接続されたドレイン電極とソース電極とが櫛歯状に配置されていることを特徴とする半導体集積回路。
【請求項１１】
半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面にソース電極と、ドレイン電極と、ゲート電極とを配置した縦型パワーＭＯＳトランジスタにおいて、
前記単結晶領域が前記酸化膜に接する単結晶領域と同じ導電型の埋め込み層を備え、
該半導体表面に向けて突出した分離領域によって、前記単結晶領域が複数の領域に分けられていて、
前記単結晶領域に形成したソース領域が、前記分離領域に挟まれ、前記分離領域の上に配置した前記埋め込み層の上の半導体表面にドレイン領域を設けたことを特徴とする縦型パワーＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース及びドレインを半導体表面より取り出す縦型パワーＭＯＳトランジスタに係り、特にオン抵抗が低く制御回路を集積化可能な縦型パワーＭＯＳトランジスタに関する。
【背景技術】
【０００２】
近年、電力用スイッチング素子としては、高速性及び低オン抵抗を実現できるパワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor ：ＩＧＢＴ）などが使われている。
【０００３】
パワーＭＯＳトランジスタには、縦型パワーＭＯＳトランジスタがあり、特許文献１に記載されているようにソース電極を半導体基板表面から取り出し、ドレイン電極を半導体基板裏面より取り出すボトムドレイン方式と、特許文献２に記載されているソース・ドレインの両電極を半導体基板表面から取り出すアップドレイン方式とが知られている。
【０００４】
縦型パワーＭＯＳトランジスタをボトムドレイン方式とした半導体装置では、ソース・ドレイン間の電流経路が半導体基板に対し垂直方向となるためオン抵抗が小さくなる利点がある。
【０００５】
一方、縦型パワーＭＯＳトランジスタをアップドレイン方式とした半導体装置では、半導体基板の一方面に露出する電気的に絶縁された島領域にパワーＭＯＳトランジスタを形成するためマルチチャネル化が容易という利点を有する。
【０００６】
【特許文献１】特開平７−２６３６６７号公報（図１と、（０００９）段落から（００１１）段落の記載。）
【特許文献２】特開平９−４５９０９号公報（図１と（００１３）段落の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載されている型パワーＭＯＳトランジスタをボトムドレイン方式とした半導体装置では、パワーＭＯＳトランジスタを複数個併設するマルチチャネル化及びこれと駆動回路を集積化することが難しいことおよび半導体基板を放熱板またはプリント基板に実装するときに複雑な構造となる等の欠点がある。
【０００８】
また、特許文献２に記載されている縦型パワーＭＯＳトランジスタをアップドレイン方式とした半導体装置では、ソース・ドレイン間の電流経路が半導体基板内を横方向になるためオン抵抗が大きくなるという欠点がある。
【０００９】
Ｎ型埋め込み層を有する誘電体分離基板上にＮ型アップドレイン方式縦型パワーＭＯＳトランジスタを形成した場合、チャネルを通る電子がドレイン電極に達する経路は２経路ある。一方はチャネル及びドリフト領域を介し隣接する（対を成す）ドレイン領域からドレイン電極へ移動する第１の経路であり、他方はチャネル、ドリフト領域及びＮ型埋め込み層を介しパワーＭＯＳトランジスタ端部のドレイン領域からドレイン電極へ移動する第２の経路である。第２の経路はＮ型埋め込み層を流れるパスが長くなるため、電圧降下が大きくなりキャリアの通路としての寄与が小さいくなる。したがって、オン抵抗が小さくならないという問題があった。
【００１０】
本発明の目的は、オン抵抗が低く集積化が可能な縦型パワーＭＯＳトランジスタを提供することである。
【課題を解決するための手段】
【００１１】
本発明のＭＯＳトランジスタは、ソースを挟むように半導体表面まで達しない誘電体分離層を設け、半導体表面まで達しない誘電体分離層の埋め込みＮ型拡散層に接続してＮ型基板と同じ導電型のドレイン拡散層を設けた。
【発明の効果】
【００１２】
本発明によれば、チャネル、ドリフト領域及びＮ型埋め込み層を介しパワーＭＯＳトランジスタ端部のドレイン領域からドレイン電極へ移動する第２の経路が複数に分割されることで第２の経路の距離を小さくできるので、オン抵抗を小さくできる。
【発明を実施するための最良の形態】
【００１３】
以下図面を用いて本発明の実施例について詳しく説明する。
【実施例１】
【００１４】
本実施例を図１から図５を用いて説明する。図１は本実施例のアップドレイン方式縦型パワーＭＯＳトランジスタの断面構造を示す。図２、図３、図４は、本実施例の半導体装置の誘電体分離基板の製造工程略図を示す。図５は実施例のアップドレイン方式縦型パワーＭＯＳトランジスタの平面構造を示す。
【００１５】
まず、本実施例の半導体装置の誘電体分離基板の製造工程を図２から図４を用いて説明する。Ｎ型シリコン基板の基板表面２に酸化膜３を成長させ、この酸化膜３をホトエッチ技術を用いてパターニングする。次に基板表面２よりアルカリ異方性のホトエッチ技術を用いてシリコンをエッチングし、単結晶領域６と単結晶領域６′とを、図２に示すように形成する。図２に示すように、酸化膜３をエッチングする開口部の幅を変えてエッチ深さを調整する。図２の開口部幅ａは、誘電体分離基板完成時点でデバイスを形成する単結晶を各々酸化膜で分離される幅を設定し、図２の開口部幅ｂは、誘電体分離基板のデバイス形成表面に分離酸化膜が露出しない寸法に設定する。
【００１６】
次に、単結晶領域６の中に埋め込みＮ型拡散層１６を形成するためのイオン注入を行う。このイオン注入の次に、単結晶領域６と単結晶領域６′とを分離するために酸化膜４を成長させる。酸化膜４を成長させた次に、単結晶領域６と単結晶領域６′を支持するための多結晶シリコン５を堆積させ、この多結晶シリコン５を研削によって平坦化して図３に示すような構成にする。
【００１７】
次に素子形成領域となる面を、素子分離の酸化膜４が酸化膜４′として表面に現れるまで研削して、図４に示す誘電体分離基板が完成する。なお、図４は説明の都合上、図３とは上下が逆になっている。図４に示すように、分離酸化膜がデバイス形成面に出ない領域ｃが形成される。本実施例では、図４の単結晶領域６にはアップドレイン方式縦型パワーＭＯＳトランジスタを形成し、単結晶領域６′にはＩＣ化のために必要なパワーＭＯＳトランジスタの駆動回路等の他の半導体デバイスを形成する。
【００１８】
図１は図４の誘電体分離基板に形成した本実施例の半導体装置の断面模式図である。図１で、符号１５はパワーＭＯＳトランジスタのチャネルを形成するＰ型拡散層、符号９はソースを形成するＮ型拡散層であり、Ｐ型拡散層１５とＮ型拡散層９とはソース電極１４により短絡されている。図１の符号１１はポリシリコンのゲート電極、符号１２はゲート酸化膜である。図１の符号７は酸化膜４がデバイス形成面に出ない領域ｃの部分の、埋め込みＮ型拡散層１６に接続する、Ｎ型拡散層であり、符号１３はドレイン電極である。図１の符号１７は、ドレイン電極１３とオーミック接触を取るための高濃度のＮ型拡散層である。図１の断面図に示したドレイン、ソースは図５の平面図に示すようにストライプ形状を成し、ストライプ各々の長さは略等しい。誘電体分離基板の端部は、埋め込みＮ型拡散層１６が表面に露出するように形成され、図１に示すようにＮ型拡散層７と埋め込みＮ型拡散層１６とが高濃度のＮ型拡散層１７がある領域ｄで接続する。
【００１９】
本実施例の構造の電流経路を、ソース領域およびソース領域を挟むドレイン領域を単位ユニットとして見ると、ソース領域のチャネルを通って隣接するドレインに流れる第１のパスと、ソース領域のチャネルを通り表面から裏面方向の埋め込みＮ型層拡散層１６を経由してドレイン領域に流れる第２のパスの２つの電流経路がある。
【００２０】
本実施例では、ソース領域のチャネルを通り表面から裏面方向の埋め込みＮ型層拡散層１６を経由してドレイン領域に流れる第２のパスは、単結晶領域６を流れる電流経路が短くなるため電圧降下が小さくなりオン抵抗が小さくなる。一般に電流能力を改善するには、ソース面積を大きくするが、ソース領域の中央付近はドレインからの距離が遠くなり、ソース面積を増やしてもソース面積に対する電流が直線的に増加しない。しかし、本実施例によれば、ドレイン領域に埋め込みＮ型層拡散層１６が接近しているので、効果的に電流容量を増加させることが可能である。
【００２１】
図５は本実施例のアップドレイン方式縦型パワーＭＯＳトランジスタの平面構造を示す。各々単位ユニットのソース電極、ドレイン電極、ゲート電極がストライプ形状をなしており、これらのソース電極、ドレイン電極、ゲート電極は互いに接続し１つのパワーＭＯＳトランジスタを構成している。図５の符号１８はソースコンタクト孔、符号１９はドレインコンタクト孔、符号２０はゲート電極開口部を示す。図５に示すように、ストライプ形状のドレイン電極は一端が互いに接続され、また、ストライプ形状のソース電極の一端も互いに接続され、一端が互いに接続されたドレイン電極とソース電極とが櫛歯状に配置されている。
【００２２】
図６、図７、図８はソース領域Ａ部を拡大した概略平面パターンを示す。図６はゲート電極にソースとなるＮ型拡散層９が並列に伸びて、２つのチャネルを構成している。図７は図６の構成を基本とし、複数チャネルを構成した例である。図８はゲート電極開口部にエミッタ領域を形成する所謂メッシュ型のソースを構成している例である。図８のゲート電極開口部の形状は、４角形以上の多角形、円形、楕円形、長円形状などである。
【００２３】
以上説明したように、本実施例の半導体装置では、ソース領域を表面まで達しない誘電体分離領域ではさみ、この領域にドレイン領域を形成し、オン抵抗を低減することができた。本実施例によれば、チャネル、ドリフト領域及びＮ型埋め込み層を介しパワーＭＯＳトランジスタ端部のドレイン領域からドレイン電極へ移動する第２のパスが複数に分割されていて、第２のパスの距離を小さくできるので、オン抵抗を小さくできる。
【実施例２】
【００２４】
実施例１は、Ｎ型アップドレイン方式縦型パワーＭＯＳトランジスタであるが、本実施例では各拡散層の導電型を逆にしたＰ型アップドレイン方式縦型パワーＭＯＳトランジスタとした。これ以外は実施例１と同様である。本実施例でも、実施例１と同様にオン抵抗を低減できた。
【図面の簡単な説明】
【００２５】
【図１】実施例１の半導体装置の断面模式図。
【図２】実施例１の半導体装置の誘電体分離基板の製造工程の説明図。
【図３】実施例１の半導体装置の誘電体分離基板の製造工程の説明図。
【図４】実施例１の半導体装置の誘電体分離基板の製造工程の説明図。
【図５】実施例１の半導体装置の平面模式図。
【図６】実施例１の半導体装置のソース領域を拡大した概略平面パターン。
【図７】実施例１の半導体装置のソース領域を拡大した概略平面パターン。
【図８】実施例１の半導体装置のソース領域を拡大した概略平面パターン。
【符号の説明】
【００２６】
１…半導体主表面、２…基板表面、３、４、４′…酸化膜、５…多結晶シリコン、６、６′…単結晶領域、７…Ｎ型拡散層、８…絶縁膜、９…Ｎ型拡散層、１１…ゲート電極、１１′…ゲート電極配線、１２…ゲート酸化膜、１３…ドレイン電極、１３′…ドレイン配線、１４…ソース電極、１４′…ソース配線、１５…Ｐ型拡散層、１６…埋め込みＮ型拡散層、１７…Ｎ型拡散層、１８…ソースコンタクト孔、１９…ドレインコンタクト孔、２０…ゲート電極開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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