(57)【要約】【課題】  ノイズに対する耐性とサージ電流に対する耐性とを両立させることができる半導体装置を提供する。【解決手段】  半導体デバイス１００における保護回路１１０は、接地線ＧＮＤと電気的に接続されたｎＭＯＳ１１２と、電源線ＶＤＤとｎＭＯＳ１１２との間に接続され、電源線ＶＤＤと接地線ＧＮＤとの間に所定のバイアス電圧が生じている場合、すなわち電源線ＶＤＤに動作電圧が印加されている場合、電源線ＶＤＤとｎＭＯＳ１１２との電気的な接続を導通させるｐＭＯＳ１１１とを有する。【選択図】          図４
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【特許請求の範囲】
【請求項１】
第１線及び第２線と、
前記第２線と電気的に接続された第１トランジスタと、
前記第１線と前記第１トランジスタとの間に接続され、前記第１線と前記第２線との間に動作用のバイアス電圧が印加されている場合、当該第１線と当該第１トランジスタとの電気的な接続を導通させる第２トランジスタと
を有することを特徴とする半導体装置。
【請求項２】
前記第１トランジスタは、前記第２線に接続された第１端子と、第２端子と、前記第２線に接続された第１制御端子を含み、
前記第２トランジスタは、前記第２端子に接続された第３端子と、前記第１線に接続された第４端子と、前記第２線に接続された第２制御端子とを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２トランジスタの前記第２制御端子と前記第２線との間に接続された抵抗素子をさらに有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１トランジスタは、前記第２線に接続された第１端子と、第２端子と、前記第２線に接続された第１制御端子を含み、
前記第２トランジスタは、前記第２端子に接続された第３端子と、前記第１線に接続された第４端子と、前記第２端子に接続された第２制御端子とを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
第１線及び第２線と、
前記第２線と電気的に接続された第１トランジスタと、
前記第１線と前記第２線との間に接続された内部回路と、
前記第１線と前記第１トランジスタとの間に接続され、前記内部回路から制御電圧が供給されている場合、前記第１線と前記第１トランジスタとの電気的な接続を遮断する第２トランジスタと
を有することを特徴とする半導体装置。
【請求項６】
前記第１トランジスタは、前記第２線に接続された第１端子と、第２端子と、前記第２線に接続された第１制御端子を含み、
前記第２トランジスタは、前記第２端子に接続された第３端子と、前記第１線に接続された第４端子と、前記内部回路に接続された第２制御端子とを含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１線は電源線であり、
前記第２線は接地線であり、
前記第１トランジスタはｎ型のトランジスタであり、
前記第２トランジスタはｐ型のトランジスタであることを特徴とする請求項１から６の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）回路を備えた半導体装置における静電気サージ対策に関する。
【背景技術】
【０００２】
近年、液晶表示パネルに代表されるフラットパネルディスプレイ装置（以下、ＦＰＤ装置という）が急速に普及してきている。このようなＦＰＤ装置は、画像情報に従って表示すべき画素を点灯させたり、消灯させたりするための制御用半導体集積回路（以下、単に制御用半導体デバイスという）を備えている。
【０００３】
また、ＦＰＤ装置などのような表示装置の画像品質は、主に、階調度やコントラスト比などで決定される。階調度は画像の精細さを決定する要素の一つであり、コントラスト比は画像の鮮明さを決定する要素の一つである。一般的に、階調度が大きい、すなわち階調の数が大きいほど精細な画像が得られ、また、コントラスト比が大きい、すなわち階調間の明暗差および色差が大きいほど鮮明な画像が得られる。したがって、十分なコントラスト比を確保しつつ、階調度を大きくすることで、高品質な画像を実現することができる。
【０００４】
ただし、階調度を大きくすると、階調間のコントラスト比は小さくなる。このため、十分なコントラスト比を確保しつつ階調度を大きくするためには、画素を駆動する制御用半導体デバイスへの供給電圧を高くすることで階調間の電位差を十分に確保することが必要となる。従来では、一般的に、１０数Ｖ（ボルト）から数１０Ｖ程度の比較的高い電圧を制御用半導体デバイスへ供給することで、必要なコントラスト比と階調度とを確保していた。
【０００５】
また、従来のＦＰＤ装置に組み込まれる制御用半導体デバイスには、ＭＯＳ（Metal-Oxide-Semiconductor）構造を有する半導体デバイス（以下、単にＭＯＳ構造デバイスという）が多く用いられている。
【０００６】
一般的なＭＯＳ構造デバイスは、主に、浅い不純物拡散領域の上に薄い絶縁膜を挟んでゲート電極を積み上げることで高集積性を実現している。このため、外部から侵入した静電気サージによって容易に破壊されてしまう可能性があるという構造的な特徴を持っている。言い換えれば、表示装置に組み込まれる制御用半導体デバイスは、ＭＯＳ構造を有するがために、外部からの静電気サージに対する耐性が低いという課題を有する。なお、これは、ＦＰＤ装置などの表示装置に組み込まれた、１０数Ｖから数１０Ｖ程度の比較的高電圧下で動作する半導体デバイス（以下、高耐圧半導体デバイスという）に限らず、３Ｖから５Ｖ程度の通常の電圧下で動作する半導体デバイス（以下、低耐圧半導体デバイスという）にとっても共通の課題である。
【０００７】
従来では、静電気サージに対するＭＯＳ構造デバイスの耐性を向上するために、電源線ＶＤＤと接地線ＧＮＤとの間に、ゲートが接地されたｎＭＯＳ（Grounded Gate nMOS：以下、単にＧＧＮＭＯＳという）を保護回路（保護素子とも言う）として設けていた（例えば特許文献１参照）。図１に、ＧＧＮＭＯＳ９１０を保護回路として有する半導体デバイス９００の回路構成を示す。
【０００８】
図１に示すように、半導体デバイス９００は、保護回路としてのＧＧＮＭＯＳ９１０と、内部回路９２０と、内部回路９２０に寄生する寄生ダイオード９３０とが、電源線ＶＤＤと接地線ＧＮＤとの間に並列に接続された構成を有する。
【０００９】
また、例えばｐ型の半導体基板（以下、単にｐ型基板という）に形成されたＧＧＮＭＯＳ９１０の層構造を図２の断面図に示す。図２に示すように、ＧＧＮＭＯＳ９１０は、ｐ型基板１とゲート絶縁膜２とゲート電極３とドレイン４とソース５とバックゲート６とを有する。ドレイン４およびソース５はｐ型基板１にｎ型の不純物をドープすることで形成された拡散領域であり、ｎ型の導電性を有する。また、ドレイン４は電源線ＶＤＤに接続され、ソース５は接地線ＧＮＤに接続される。ドレイン４とソース５とに挟まれた領域上には薄いゲート絶縁膜２を介してゲート電極３が形成されている。このゲート電極３も接地線ＧＮＤに接続される。バックゲート６はｐ型基板１の電位を制御するための電極であり、ｐ型の不純物をドープすることで形成されたｐ型の導電性を有する拡散領域である。
【００１０】
また、ＧＧＮＭＯＳ９１０は、正極性のサージ電流に対して、コレクタがドレイン４に接続され、エミッタがソース５に接続され、ベースがｐ型基板１の基板抵抗Ｒ１を介してバックゲート６に接続されたバイポーラトランジスタ（以下、寄生バイポーラトランジスタという）が寄生した動作をする。したがって、例えば電源線ＶＤＤに正極性のサージ電流が入力された場合、このサージ電流によりＧＧＮＭＯＳ９１０に寄生する寄生バイポーラトランジスタのドレイン電圧が上昇し、その後、寄生バイポーラトランジスタがターンオンする。これにより、寄生バイポーラトランジスタを介して接地線ＧＮＤへサージ電流が放出され、結果として内部回路９２０の破壊が防止される。
【００１１】
一方、ＧＧＮＭＯＳ９１０は、負極性のサージ電流に対して、ｐ型基板１をアノードとし、ｎ型のドレイン４をカソードとするＰＮ接合ダイオードが寄生した動作をする。したがって、例えば電源線ＶＤＤに負極性のサージ電流が入力された場合、アノードとして機能するｐ型基板１とカソードとして機能するドレイン４との間に印加されるドレイン電圧が直ちにＰＮ接合の順方向電圧Ｖｆに達し、これにより、サージ電流がＰＮ接合ダイオードを介して接地線ＧＮＤへと直ちに放出される。この結果、内部回路９２０の破壊が防止される。なお、ＰＮ接合の順方向電圧Ｖｆは、例えばｐ型基板１がシリコン基板である場合、約０．６Ｖである。
【特許文献１】特開２００２−２６８６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来の半導体デバイスでは、静電気サージに対する耐性に加えて、ノイズ起因による破壊を如何にして防止するかも課題となる。特に、上述した制御用半導体デバイスのような比較的高電圧下で動作する高耐圧半導体デバイスは、比較的低電圧下で動作する低耐圧半導体デバイスに比べて、ノイズ起因による破壊を防止することが著しく困難となる。その理由を以下に説明する。
【００１３】
図３に、高耐圧半導体デバイス用のプロセス（以下、高耐圧プロセスという）で製造したＧＧＮＭＯＳ（これを高耐圧ＧＧＮＭＯＳという）にサージ電流が流入した際のドレイン電圧ＶDとドレイン電流ＩDとの関係（以下、電圧電流特性という）と、低耐圧半導体デバイス用のプロセス（以下、低耐圧プロセスという）で製造したＧＧＮＭＯＳ（これを低耐圧ＧＧＮＭＯＳという）の電圧電流特性との関係を模式的に示す。
【００１４】
図３において、線分Ａ−Ａは高耐圧ＧＧＮＭＯＳの寄生バイポーラトランジスタが正極性のサージ電流によりターンオンした後の特性曲線の傾きを示し、線分Ｂ−Ｂは低耐圧ＧＧＮＭＯＳの寄生バイポーラトランジスタが正極性のサージ電流によりターンオンした後の特性曲線の傾きを示す。また、点ｆは、高耐圧半導体デバイスの使用電源電圧、すなわち動作時に高耐圧ＧＧＮＭＯＳに印加される電源電圧と、ＧＧＮＭＯＳが破壊される際の電流との交点を示す。さらに、点ｇは、低耐圧半導体デバイスの使用電源電圧、すなわち動作時に低耐圧ＧＧＮＭＯＳに印加される電源電圧と、ノイズ発生時に低耐圧ＧＧＮＭＯＳに流れる電流との交点を示す。
【００１５】
図３に示すように、高耐圧ＧＧＮＭＯＳの寄生バイポーラトランジスタが正極性のサージ電流によりターンオンした後の特性曲線の傾き（線分Ａ−Ａ’）と、低耐圧ＧＧＮＭＯＳの寄生バイポーラトランジスタが正極性のサージ電流によりターンオンした後の特性曲線の傾き（線分Ｂ−Ｂ’）とは、両者で略等しい。これら傾きは、寄生バイポーラトランジスタｐｔ自体のサージ電流の流し易さ（ターンオン後のオン抵抗）を表している。すなわち、各寄生バイポーラトランジスタのターンオン後のオン抵抗は、保護回路のサージ電流吸収能力を決定している。このため、寄生バイポーラトランジスタは、ターンオン後の特性曲線の傾き（線分Ａ−Ａ’および線分Ｂ−Ｂ’）が急峻であるほど、入力されたサージ電流をコレクタ電流として、電源線ＶＤＤから接地線ＧＮＤへ速やかに放出することができ、結果的に、保護すべき対象である内部回路側にサージ電流を流れ込ませず、保護回路自体に効率良くサージ電流を引き込むことで、半導体デバイスの静電気サージに対する耐性を向上することができる。
【００１６】
通常、寄生バイポーラトランジスタのオン抵抗は、高耐圧プロセスと低耐圧プロセスとの違いによらず、概ね数Ω（オーム）から１０数Ωと、比較的低い値に設定される。このように比較的低いターンオン抵抗は、例えば以下の理由により、高耐圧半導体デバイスにおいて、実動作時のノイズに対する破壊耐性を低下させる要因となる。
【００１７】
低耐圧半導体デバイスの場合、実動作時に電源線ＶＤＤと接地線ＧＮＤとの間に供給されるバイアス電圧は、通常、３．３Ｖから５．５Ｖ程度である。これに対して、高耐圧半導体デバイスの場合、実動作時に電源線ＶＤＤと接地線ＧＮＤとの間に供給されるバイアス電圧は、上述したように、１０数Ｖから数１０Ｖ程度である。すなわち、高耐圧半導体デバイスには低耐圧半導体デバイスの約１０倍程度のバイアス電圧が印加されている。
【００１８】
ここで、例えば、高耐圧半導体デバイスの動作電圧を４０Ｖとし、低耐圧半導体デバイスおよび高耐圧半導体デバイスのＧＧＮＭＯＳにそれぞれ寄生した寄生バイポーラトランジスタのオン抵抗を共に１０Ωとすると、ノイズ発生時に低耐圧半導体デバイスの寄生バイポーラトランジスタに流れる電流が約０．３３Ａ（アンペア）から０．５５Ａであるのに対し、高耐圧半導体デバイスの寄生バイポーラトランジスタに流れる電流は４Ａとなる。すなわち、ノイズ発生時に、高耐圧半導体デバイスの寄生バイポーラトランジスタには、低耐圧半導体デバイスの寄生バイポーラトランジスタの約１０倍の電流が流れることとなる。
【００１９】
通常、ＭＯＳ構造デバイスは、瞬時に数１００ｍＡ（ミリアンペア）程度の電流が流れた場合でも破壊してしまう可能性が低いが、アンペアオーダの電流が流れた場合には一瞬で破壊されてしまう可能性が高い。このため、１０数Ｖから数１０Ｖのバイアス電圧が印加される保護回路を含む従来の高耐圧半導体デバイスには、発生したノイズに起因して永久破壊（配線溶断やＰＮ接合破壊など）がチップ内に発生してしまう可能性を有するという問題がある。
【００２０】
なお、以上の説明では、ノイズ起因による破壊が発生し易いことを、電流の大小のみに着目して説明したが、この他、ノイズ発生時の発熱量（電圧×電流）の違いによってもノイズ起因による破壊が同様に発生することは言うまでもない。本説明では、重複説明を避けるために、発熱量の違いと破壊の発生し易さとの関係については説明を省略する。
【００２１】
このように、従来の高耐圧半導体デバイスでは、サージ電流に対する耐性を向上しようとすると、ノイズ起因による破壊が発生し易くなるという問題が存在する。
【００２２】
そこで本発明は、上記の問題に鑑みてなされたものであり、ノイズに対する耐性とサージ電流に対する耐性とを両立させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
かかる目的を達成するために、本発明による半導体装置は、第１線及び第２線と、第２線と電気的に接続された第１トランジスタと、第１線と第１トランジスタとの間に接続され、第１線と第２線との間に動作用のバイアス電圧が印加されている場合、第１線と第１トランジスタとの電気的な接続を導通させる第２トランジスタとを有して構成される。
【００２４】
第１線と第２線との間に所定の電位差が生じている場合、すなわち半導体装置が活性状態（動作時）である場合に第１線と第１トランジスタとの間を導通させる第２トランジスタは、半導体装置の動作時に、第１線と第２線との間で第１及び第２トランジスタを介して流れる電流を制限するための抵抗素子として機能する。したがって、半導体装置の動作時に生じたノイズに起因するサージ電流を抵抗素子として機能する第２トランジスタによって制限することが可能となる。なお、この際の抵抗値は第２トランジスタのオン抵抗によって決定される。したがって、このオン抵抗を制御することで、動作時に生じたノイズによって過渡の電流が第１及び第２トランジスタに流れることを防止でき、これによる永久破壊の発生を回避することができる。すなわち、半導体装置の動作時に抵抗素子として機能する第２トランジスタを設けることで、ノイズに対する耐性を改善することができる。
【００２５】
また、例えば第１線を電源線とすると、第１線に正極性のサージ電流が入力された場合、第１線と第２線との間にバイアスの電位差が生じ、これにより第２トランジスタは導通状態となる。したがって、上述したノイズに対する耐性を考慮しつつ正極性のサージ電流の引き込み易さを実現するように第２トランジスタのオン抵抗を制御することで、ノイズ発生時に第１及び第２トランジスタに過渡な電流が流れることを防止しつつサージ電流の引き込み易さを維持することが可能となる。すなわち、ノイズに対する耐性とサージ電流に対する耐性とを両立させることが可能となる。
【００２６】
さらに、例えば第１線に負極性のサージ電流が入力された場合、第１トランジスタ及び第２トランジスタは共に、電流の流れに対して順方向に接続されたＰＮ接合ダイオードとして機能する。このため、例えば第１トランジスタと第１線との間に単なる抵抗素子を設けた場合と比較して、負極性のサージ電流の引き込み易さを容易に実現することが可能となる。すなわち、半導体装置の負極性のサージ電流に対する耐性を改善することが可能となる。
【００２７】
また、本発明による半導体装置は、第１線及び第２線と、第２線と電気的に接続された第１トランジスタと、第１線と第２線との間に接続された内部回路と、第１線と第１トランジスタとの間に接続され、内部回路から制御電圧が供給されている場合、第１線と第１トランジスタとの電気的な接続を遮断する第２トランジスタとを有して構成されても良い。
【００２８】
第１線と第２線との間に所定の電位差が生じている場合、すなわち半導体装置が活性状態（動作時）である場合に第１線と第１トランジスタとの間を第２トランジスタを用いて遮断することで、半導体装置の動作時に生じたノイズに起因するサージ電流が第１及び第２トランジスタへ流れることを防止できる。すなわち、半導体装置の動作時にノイズによるサージ電流が自身及び第１トランジスタに流れることを防止する第２トランジスタを設けることで、ノイズに対する耐性を改善することができる。
【００２９】
また、例えば第２トランジスタの第２制御端子を内部回路を介して第２線（例えば接地線）へ接続することで、例えば第１線に正極性のサージ電流が入力された場合に第２トランジスタが導通状態となるように構成することができる。したがって、正極性のサージ電流の引き込み易さを実現するように第２トランジスタのオン抵抗を制御することで、サージ電流の引き込み易さを維持することが可能となる。
【００３０】
また、例えば第１線に負極性のサージ電流が入力された場合、第１トランジスタ及び第２トランジスタは共に、電流の流れに対して順方向に接続されたＰＮ接合ダイオードとして機能する。このため、例えば第１トランジスタと第１線との間に単なる抵抗素子を設けた場合と比較して、負極性のサージ電流の引き込み易さを容易に実現することが可能となる。すなわち、半導体装置の負極性のサージ電流に対する耐性を改善することが可能となる。
【００３１】
このように、本発明によれば、ノイズに対する耐性とサージ電流に対する耐性とを両立させることが可能となる。
【発明の効果】
【００３２】
本発明によれば、ノイズに対する耐性とサージ電流に対する耐性とを両立させることができる半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００３４】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、各図は本発明の内容を理解でき得る程度に形状、大きさ、及び位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、及び位置関係のみに限定されるものではない。また、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。これは、後述する各実施例において同様である。
【００３５】
また、本実施例では、高耐圧プロセスで製造した半導体デバイスであって、１０数Ｖから数１０Ｖ程度、又はそれ以上の比較的高い動作電圧で駆動される半導体デバイスを例に挙げて説明する。ただし、本発明は、これに限定されず、例えば３．３Ｖから５．５Ｖ程度の通常の動作電圧又はそれ以下の動作電圧で駆動される半導体デバイスにも適用することが可能である。
【００３６】
・構成
図４は、本実施例による半導体デバイス１００の概略構成を示す回路図である。図４に示すように、本実施例による半導体デバイス１００は、保護回路１１０と内部回路１２０と寄生ダイオード１３０とが、電源線（第１線）ＶＤＤと接地線（第２線）ＧＮＤとの間に並列に接続された構成を有する。
【００３７】
保護回路１１０は、直列に接続されたｐ型のＭＯＳトランジスタ（以下、単にｐＭＯＳという）１１１及びｎＭＯＳ（第１トランジスタ）１１２を有する。ｐＭＯＳ（第２トランジスタ）１１１のドレイン（第３端子）ＤとｎＭＯＳ１１２のドレイン（第２端子）Ｄとは共通結線される。ｐＭＯＳ１１１のソース（第４端子）Ｓは電源線ＶＤＤに接続される。一方、ｎＭＯＳ１１２のソース（第１端子）Ｓは接地線ＧＮＤに接続される。
【００３８】
また、ｐＭＯＳ１１１は、ゲート（第２制御端子）Ｇが接地線ＧＮＤに接続され、バックゲートＢが電源線ＶＤＤに接続される。したがって、ｐＭＯＳ１１１は、半導体デバイス１００の通常動作時に、常時オン（導通）の状態となる。一方、ｎＭＯＳ１１２は、ゲート（第１制御端子）Ｇ及びバックゲートＢが共に接地線ＧＮＤに接続される。したがって、ｎＭＯＳ１１２は、半導体デバイス１００の通常動作時に、常時オフ（遮断）の状態となる。なお、本説明において、ｐＭＯＳ１１１のバックゲートＢは、半導体デバイス１００を例えばｐ型基板１（例えば図５（ａ）参照）を用いて作成した場合、ｐ型基板１に形成されたｐＭＯＳ１１１のウェル領域２６（例えば図５（ａ）参照）の一部を指す。したがって、ｐＭＯＳ１１１のバックゲート電位は、ｐＭＯＳ１１１のウェル電位を指す。また同様に、半導体デバイス１００を例えばｐ型基板１を用いて作成した場合、ｎＭＯＳ１１２のバックゲートＢは、ｐ型基板１の一部を指す。したがって、ｎＭＯＳ１１２のバックゲート電位とは、ｐ型基板１の基板電位を指す。ただし、例えばｎ型の半導体基板を用いた場合、この逆となる。
【００３９】
内部回路１２０は、従来、一般的に使用されている内部回路を適用することが可能であるため、ここでは詳細な説明を省略する。また、寄生ダイオード１３０は内部回路１２０に寄生するダイオードである。
【００４０】
このように、本実施例による半導体デバイス１００は、通常動作時において常時オン状態のｐＭＯＳ１１１と常時オフ状態のｎＭＯＳ１１２とが直列に接続された構造の保護回路１１０が、内部回路１２０及びその寄生ダイオード１３０と並列に、電源線ＶＤＤと接地線ＧＮＤとの間に設けられた構成を有する。
【００４１】
・動作
次に、本実施例による半導体デバイス１００の動作を図面と共に詳細に説明する。なお、以下では、保護回路１１０の動作に着目すると共に、電源線ＶＤＤに正極性のサージ電流が入力された場合及び動作時にノイズが発生した場合と、電源線ＶＤＤに負極性のサージ電流が入力された場合とについて、それぞれ説明する。
【００４２】
・・正極性のサージ電流が入力された場合及び動作時にノイズが発生した場合
図５は、本実施例による電源線ＶＤＤに正極性のサージ電流（静電気サージとも言う）が流入した場合及び動作時にノイズが発生した場合の保護回路１１０の動作を説明するための図である。なお、電源線ＶＤＤに正極性のサージ電流が流入した場合の保護回路１１０の動作と、半導体デバイス１００の動作時にノイズが発生した場合の保護回路１１０の動作とは、略同じであるため、ここでは両者をまとめて説明する。
【００４３】
図５において、（ａ）は保護回路１１０におけるｐＭＯＳ１１１とｎＭＯＳ１１２との概略層構造を示す断面図であり、（ｂ）は半導体デバイス１００に正極性のサージ電流が流入した場合の保護回路１１０の電流電圧特性（Ｉ−Ｖ特性）を示すグラフである。なお、図５（ａ）において、矢印は正極性又は負極性のサージ電流が入力された際の電流の流れを示す。
【００４４】
ここで、保護回路１１０の動作を説明するにあたり、図５（ａ）を用いてｐＭＯＳ１１１及びｎＭＯＳ１１２の概略層構造を説明する。
【００４５】
・・・ｐＭＯＳ１１１の概略層構造
図５（ａ）に示すように、保護回路１１０を構成するｐＭＯＳ１１１は、ｐ型基板１と、ｐ型基板１に形成されたウェル領域２６と、ウェル領域２６上部に形成されたドレイン２３及びソース２４と、ｐ型基板１のドレイン２３とソース２４とに挟まれた領域上に形成されたゲート絶縁膜２１及びゲート電極２２と、ウェル領域２６上部に形成されたバックゲート２５とを有する。
【００４６】
ウェル領域２６及びバックゲート２５は、ｐ型基板１にｎ型の不純物を注入することで形成された拡散領域であり、ｎ型の導電性を有する。ただし、バックゲート２５にはウェル領域２６よりも高い導電性を有するように不純物が拡散されている。また、ドレイン２３及びソース２４は、ウェル領域２６にｐ型の不純物を注入することで形成された拡散領域であり、ｐ型の導電性を有する。
【００４７】
上記構成において、バックゲート２５は、ウェル領域２６の電位（ウェル電位）を制御するための電極であり、所定の配線層を介して電源線ＶＤＤに接続されている。すなわち、ｐＭＯＳ１１１のバックゲート電位（ウェル電位）は電源電位とされている。また、ｐＭＯＳ１１１におけるソース２４は電源線ＶＤＤに接続されており、ゲート電極２２は接地線ＧＮＤに接続されている。したがって、正極性のサージ電流が電源線ＶＤＤに入力された場合及び動作中（ノイズ発生時も含む）では、ｐＭＯＳ１１１は、相対的に負の電圧がゲートに印加されている状態と同じとなる。すなわち、正極性のサージ電流が電源線ＶＤＤに入力された場合及び動作中（ノイズ発生時も含む）、ｐＭＯＳ１１１は常時オン状態となる。このため、正極性のサージ電流が入力された場合及び動作中（ノイズ発生時も含む）、ｐＭＯＳ１１１は、これのオン抵抗を抵抗値とした抵抗素子として機能する。なお、ｐＭＯＳ１１１のドレイン２３は所定の配線層を介してｎＭＯＳ１１２のドレイン１３に接続されている。
【００４８】
・・・ｎＭＯＳ１１２の概略層構造
また、同じく保護回路１１０を構成するｎＭＯＳ１１２は、ｐ型基板１と、ｐ型基板１上部に形成されたドレイン１３及びソース１４と、ｐ型基板１のドレイン１３とソース１４とに挟まれた領域上に形成されたゲート絶縁膜１１及びゲート電極１２と、ｐ型基板１上部に形成されたバックゲート１５とを有する。
【００４９】
バックゲート１５は、ｐ型基板１にｐ型の不純物を注入することで形成された拡散領域であり、ｐ型の導電性を有する。ただし、バックゲート１５にはｐ型基板１よりも高い導電性を有するように不純物が拡散されている。また、ドレイン１３及びソース１４は、ｐ型基板１にｎ型の不純物を注入することで形成された拡散領域であり、ｎ型の導電性を有する。
【００５０】
上記構成において、バックゲート１５は、ｐ型基板１の電位を制御するための電極であり、所定の配線層を介して接地線ＧＮＤに接続されている。すなわち、ｎＭＯＳ１１２のバックゲート電位は接地電位とされている。また、ｎＭＯＳ１１２におけるソース１４及びゲート電極１２は接地線ＧＮＤに接続されている。すなわち、本実施例によるｎＭＯＳ１１２はＧＧＮＭＯＳとして機能する。したがって、通常動作中、ｎＭＯＳ１１２はオフ状態となる。
【００５１】
ただし、ｎＭＯＳ１１２は、正極性のサージ電流が入力された場合及び動作時にノイズが発生した場合、寄生バイポーラトランジスタｐｔが寄生した動作をする。この寄生バイポーラトランジスタｐｔは、コレクタがドレイン１３に接続され、エミッタがソース１４に接続され、ベースがｐ型基板１の基板抵抗Ｒ１を介してバックゲート１５に接続された構成を有する。電源線ＶＤＤに入力されたサージ電流及びノイズ発生時のサージ電流は、この寄生バイポーラトランジスタｐｔがターンオンすることで接地線ＧＮＤへ放出される。以下に、保護回路１１０の動作、すなわちｎＭＯＳ１１２に寄生する寄生バイポーラトランジスタｐｔがターンオンすることでサージ電流が接地線ＧＮＤへ放出される際の動作を、図５（ａ）及び図５（ｂ）を用いて説明する。なお、以下では、まず、電源線ＶＤＤと接地線ＧＮＤとの間に単独で接続されたｐＭＯＳ１１１のｐＭＯＳ１１１の動作と、同じく電源線ＶＤＤと接地線ＧＮＤとの間に単独で接続されたｎＭＯＳ１１２の動作とを説明し、これらを用いてｐＭＯＳ１１１及びｎＭＯＳ１１２よりなる保護回路１１０の動作を説明する。
【００５２】
・・・ｐＭＯＳ１１１の動作
ｐＭＯＳ１１１は、上述したように、正極性のサージ電流が電源線ＶＤＤに入力された場合及び動作中（ノイズ発生時も含む）、ｐＭＯＳ１１１のオン抵抗によって抵抗値が決定される抵抗素子として動作する。したがって、これらの場合のｐＭＯＳ１１１の特性曲線Ｆ１は、図５（ｂ）に示すように、直線Ｆ１’に示す傾きを持つ略直線状となる。すなわち、ｐＭＯＳ１１１には、これのオン抵抗と、ソース・ドレイン間に生じた電位差Ｖとに応じた電流Ｉｐ’（図５（ａ）参照）が流れる。
【００５３】
・・・ｎＭＯＳ１１２の動作
一方、正極性のサージ電流が入力された場合及び動作時にノイズが発生した場合、ｎＭＯＳ１１２は、上述したように、寄生バイポーラトランジスタｐｔが寄生した動作をする。この際のｎＭＯＳ１１２の特性は、図５（ｂ）における特性曲線Ｄ１で示すものとなる。
【００５４】
図５（ｂ）の特性曲線Ｄ１に示すように、電源線ＶＤＤに正極性のサージ電流が入力する又は動作時にノイズが発生すると、まず、ｎ型のドレイン１３とｐ型基板１との間に印加されるドレイン電圧ＶDが上昇する。その後、ｎＭＯＳ１１２のドレイン電圧ＶDがドレイン１３とｐ型基板１とで形成されるＰＮ接合のブレークダウン電圧を超えた時点ａ’で、ドレイン１３からｐ型基板１へ電流Ｉａ’（図５（ａ）参照）が流れる。
【００５５】
次に、図５（ｂ）に示すように、ドレイン電圧ＶDの上昇（時点ａ’→時点ｂ’）と共に、ドレイン１３からｐ型基板１へと流れる電流Ｉａ’が増加し、これによってｐ型基板１の電位が上昇する。ただし、ｐ型基板１へ流れ込んだ電流Ｉａ’の一部は、基板抵抗Ｒ１及びバックゲート１５を介して接地線ＧＮＤへベース電流Ｉｂ’として放出される。
【００５６】
その後、ｐ型基板１の電位がｎ型であるソース１４のソース電位よりもＰＮ接合の順方向電圧Ｖｆ分上昇した時点ｃ’で、ｎＭＯＳ１１２に寄生する寄生バイポーラトランジスタｐｔがターンオンし、ｐ型基板１とソース１４との間に順方向の電流Ｉｃ’（図５（ａ）参照）が流れる。なお、ＰＮ接合の順方向電圧Ｖｆは、例えばｐ型基板１がシリコン基板である場合、約０．６Ｖである。
【００５７】
以上のように寄生バイポーラトランジスタｐｔがターンオンすると、ドレイン１３（寄生バイポーラトランジスタｐｔのコレクタ）とソース１４（寄生バイポーラトランジスタｐｔのエミッタ）とを貫通するコレクタ電流Ｉｄ’（図５（ａ）参照）が流れるため、図５（ｂ）に示すように、ドレイン電圧ＶDが急激に低下する（時点ｃ’→時点ｄ’）。その後（時点ｄ’以降）、ｎＭＯＳ１１２は、これの寄生バイポーラトランジスタｐｔのオン抵抗を抵抗値とする抵抗素子として機能する。このため、その特性では、ドレイン電圧ＶDの上昇に伴いドレイン電流Ｉｄ’が略直線状に上昇する。これにより、電源線ＶＤＤに入力された正極性のサージ電流又は動作時に発生したノイズによるサージ電流が接地線ＧＮＤへ放出される。
【００５８】
このように、ｎＭＯＳ１１２は、正極性のサージ電流が入力された場合及び動作時にノイズが発生した場合、寄生バイポーラトランジスタｐｔをターンオンさせ、これのベース電流Ｉｂ’及びコレクタ電流Ｉｄ’としてサージ電流を接地線ＧＮＤへ吸収させるように動作する。
【００５９】
・・・保護回路１１０の動作
上記したｐＭＯＳ１１１の動作とｎＭＯＳ１１２の動作とを踏まえると、本実施例による保護回路１１０の動作は以下のようになる。
【００６０】
すなわち、ｐＭＯＳ１１１が保護回路１１０を流れる電流を制限する抵抗素子として機能するのは、主に、ｎＭＯＳ１１２の寄生バイポーラトランジスタｐｔがターンオン（図５（ｂ）の時点ｃ参照）し、ドレイン１３側に蓄えられた電荷が放出された後（図５（ｂ）の時点ｄ以降）である。なお、寄生バイポーラトランジスタｐｔがターンオンしてドレイン１３側に蓄積された電荷が放出されるまで（図５（ｂ）の時点ａから時点ｄまで）の特性曲線は、略ｎＭＯＳ１１２単体の場合と同様であるため、ここでは詳細な説明を省略する。
【００６１】
したがって、時点ｄ以降において、保護回路１１０の特性曲線Ｇ１は、ｎＭＯＳ１１２の特性曲線Ｄ１における電圧成分（横軸）に、ｐＭＯＳ１１１の特性曲線Ｆ１における電圧成分（横軸）を加算したものとなる。
【００６２】
ここで、説明を補助するため、時点ｄ’を通り且つ縦軸と平行な補助線Ｚ−Ｚを引き、これと横軸との交点から、ｐＭＯＳ１１１の特性曲線Ｆ１の傾きを示す直線Ｆ１’と平行な直線Ｆ１”を引く。すると、図５（ｂ）における距離Ｘ１及びＸ２に示すように、同じドレイン電流ＩDとした場合、補助線Ｚ−Ｚ上の点（ただし、時点ｄ’以降）からｎＭＯＳ１１２の特性曲線Ｄ１までの距離と、直線Ｆ１”上の点から保護回路１１０の特性曲線Ｇ１までの距離とが等しくなる。
【００６３】
このように、本実施例による保護回路１１０は、電源線ＶＤＤに正極性のサージ電流が入力された場合及び動作中（ノイズ発生時も含む）に常時オン状態となることで抵抗素子として機能するｐＭＯＳ１１１と、同じく電源線ＶＤＤに正極性のサージ電流が入力された場合及び動作中（ノイズ発生時も含む）に寄生バイポーラトランジスタｐｔが寄生した動作をするｎＭＯＳ１１２とが、電源線ＶＤＤと接地線ＧＮＤとの間に直列に接続された構成である。言い換えれば、保護回路１１０は電源線ＶＤＤとｎＭＯＳ１１２のドレインとの間に、ｐＭＯＳ１１１のオン抵抗によって抵抗値が決定される抵抗素子が接続された回路と同様の動作を行う。
【００６４】
ここで、ｐＭＯＳ１１１のオン抵抗は、これのゲート長及びゲート幅を制御することで任意に設定することが可能である。すなわち、本実施例による保護回路１１０では、ｐＭＯＳ１１１のゲート長及びゲート幅を制御することでｐＭＯＳ１１１のオン抵抗を所望する値に設定することができる。このため、電源線ＶＤＤに入力された正極性のサージ電流の引き込み易さと、実動作時のノイズ起因による破壊の防止との両方を達成する保護回路１１０、及びこれを含む半導体デバイス１００を実現することができる。
【００６５】
・・負極性のサージ電流が入力された場合
次に、電源線ＶＤＤに負極性のサージ電流が入力された場合の保護回路１１０の動作を説明する。図６は、本実施例による半導体デバイス１００に負極性のサージ電流が流入した場合の保護回路１１０の動作を説明するための図である。なお、図６において、（ａ）は保護回路１１０におけるｐＭＯＳ１１１とｎＭＯＳ１１２との概略層構造を示す断面図であり、（ｂ）は半導体デバイス１００に負極性のサージ電流が流入した場合の保護回路１１０の電流電圧特性（Ｉ−Ｖ特性）を示すグラフである。なお、図６（ａ）において、矢印は負極性のサージ電流が入力された際の電流の流れを示す。
【００６６】
ｐＭＯＳ１１１の概略層構造とｎＭＯＳ１１２の概略層構造とは上述において図５（ａ）を用いて説明した構造と同様であるため、ここでは説明を省略する。
【００６７】
なお、負極性のサージ電流が電源線ＶＤＤに入力された場合、図６（ａ）に示すように、ｐＭＯＳ１１１は、ｐ型のドレイン２３をアノードとし、ｎ型のウェル領域２６をカソードとするＰＮ接合ダイオード２７が電流の流れに対して順方向に寄生した動作をする。同様に、ｎＭＯＳ１１２は、ｐ型基板１をアノードとし、ｎ型のドレイン１３をカソードとするＰＮ接合ダイオード１７が電流の流れに対して順方向に寄生した動作をする（図６（ａ）参照）。したがって、ｐＭＯＳ１１１及びｎＭＯＳ１１２の特性曲線Ｆ２及びＤ２は、それぞれ図６（ｂ）に示すように、順方向のＰＮ接合ダイオードの特性曲線となる。
【００６８】
このことから、本実施例による保護回路１１０は、負極性のサージ電流が電源線ＶＤＤに入力された場合、以上のような順方向のＰＮ接合ダイオード１７及び２７を、接地線ＧＮＤと電源線ＶＤＤとの間に直列に接続した回路構成と等価となる。したがって、保護回路１１０の特性曲線Ｇ２は、図６（ｂ）に示すように、ｎＭＯＳ１１２の特性曲線Ｄ２における電圧成分（横軸）に、ｐＭＯＳ１１１の特性曲線Ｆ２における電圧成分（横軸）を加算したものとなる。したがって、図６（ｂ）における距離Ｘ３及びＸ４に示すように、同じ電流ＩDとした場合、補助線Ｙ−Ｙ上の点からｎＭＯＳ１１２の特性曲線Ｄ２までの距離と、ｐＭＯＳ１１１の特性曲線Ｆ２上の点から保護回路１１０の特性曲線Ｇ２までの距離とは等しい。
【００６９】
この結果、本実施例による保護回路１１０は、電源線ＶＤＤに負極性のサージ電流が入力された場合、それぞれのアノード（ドレイン２３又はｐ型基板１）とそれぞれのカソード（ウェル領域２６又はドレイン１３）との間に印加される電位差Ｖが直ちにＰＮ接合の順方向電圧Ｖｆに達し、これにより、負極性のサージ電流がｐＭＯＳ１１１及びｎＭＯＳ１１２を介して接地線ＧＮＤへと直ちに放出される。なお、ＰＮ接合の順方向電圧Ｖｆは、例えばｐ型基板１がシリコン基板である場合、約０．６Ｖである。
【００７０】
・効果
ここで、本実施例による効果をより明確に説明するために、図７に示すような比較例１を挙げる。図７に示すように、本比較例による半導体デバイス８００は、保護回路８１０と内部回路１２０と寄生ダイオード１３０とが、電源線ＶＤＤと接地線ＧＮＤとの間に並列に接続された構成を有する。
【００７１】
保護回路８１０は、電源線ＶＤＤと接地線ＧＮＤとの間に接続されたｎＭＯＳ１１２と、ｎＭＯＳ１１２のドレインＤと電源線ＶＤＤとの間に接続された抵抗８１１とを有する。ｎＭＯＳ１１２は、実施例１によるｎＭＯＳ１１２と同様に、ゲートＧとソースＳとバックゲートＢとが、それぞれ接地線ＧＮＤに接続される。したがって、ｎＭＯＳ１１２は、半導体デバイス８００の通常動作時に、常時オフの状態となる。
【００７２】
なお、内部回路１２０及び寄生ダイオード１３０は、実施例１（図４参照）と同様であるため、ここでは説明を省略する。
【００７３】
このように、本比較例による半導体デバイス８００は、抵抗８１１と、通常動作時において常時オフ状態のｎＭＯＳ１１２とが直列に接続された構造の保護回路８１０が、電源線ＶＤＤと接地線ＧＮＤとの間に、内部回路１２０及びその寄生ダイオード１３０と並列に設けられた構成を有する。言い換えれば、図４に示す保護回路１１０におけるｐＭＯＳ１１１が抵抗８１１に置き換えられた回路構成を有する。
【００７４】
以上のように、本比較例による保護回路８１０は、図４に示す保護回路１１０におけるｐＭＯＳ１１１が抵抗８１１に置き換えられた回路構成を有する。したがって、電源線ＶＤＤに正極性のサージ電流が入力した場合及び動作時にノイズが発生した場合の保護回路８１０の動作は、抵抗８１１の抵抗値をｐＭＯＳ１１１のオン抵抗の抵抗値と同じとした場合、保護回路１１０の動作と略同様となる。すなわち、抵抗８１１の特性が図５（ｂ）における直線Ｆ１’の傾きと同じ傾きを有する直線で表される。したがって、保護回路８１０の特性曲線が、図５（ｂ）に示すように、ｎＭＯＳ１１２の特性曲線Ｄ１における電圧成分（横軸）に、抵抗８１１の特性（直線Ｆ１’）における電圧成分（横軸）を加算したものとなる。これは、実施例１による保護回路１１０の特性（特性曲線Ｇ１）と略同じである。
【００７５】
一方、電源線ＶＤＤに負極性のサージ電流が入力した場合の保護回路８１０の動作は、保護回路１１０におけるｐＭＯＳ１１１に寄生したＰＮ接合ダイオード２７を、抵抗８１１に置き換えた場合の動作となる。上述したように、抵抗８１１の特性は直線Ｆ１’（図５（ｂ）参照）と平行な直線Ｆ２’（図６（ｂ）参照）となるため、電源線ＶＤＤに負極性のサージ電流が入力された場合の保護回路８１０の特性曲線Ｅ２は、図６（ｂ）に示すように、ｎＭＯＳ１１２の特性曲線Ｄ２における電圧成分（横軸）に、抵抗８１１の特性（直線Ｆ２’）における電圧成分（横軸）を加算したものとなる。
【００７６】
ここで、図６（ｂ）における保護回路１１０の特性曲線Ｇ２と保護回路８１０の特性曲線Ｅ２とを比較すると明らかなように、本実施例による保護回路１１０は、大部分の範囲において、同一の電位差Ｖに対して流れる電流Ｉが比較例１による保護回路８１０よりも大きい。すなわち、保護回路１１０のサージ電流の流し易さが改善されている。なお、この際の抵抗８１１の抵抗値は、ｐＭＯＳ１１１のオン抵抗の抵抗値と同じである。
【００７７】
このように、本実施例による保護回路１１０は、比較例１による保護回路８１０と比較して、正極性のサージ電流及び動作時に生じたノイズに起因するサージ電流に対する流し易さを損なうことなく、負極性のサージ電流に対する流し易さが改善されている。すなわち、比較例１による保護回路８１０では、ＰＮ接合ダイオード１７に直列に電流制限のための抵抗８１１を付加しているため、本来は電流を制限する必要のない負極のサージ電流に対する保護機能を犠牲にしていたが、本実施例による保護回路１１０では、ｎＭＯＳ１１２とｐＭＯＳ１１２とのそれぞれが順方向のＰＮ接合ダイオード１７、２７として動作するため、良好な保護機能を維持することができる。
【００７８】
また、本実施例による保護回路１１０は、ＧＧＮＭＯＳのみで構成した場合と比較して、動作時にノイズが発生した際に負荷抵抗として機能するｐＭＯＳ１１１をｎＭＯＳ１１２と電源線ＶＤＤとの間に設けたため、ノイズ発生時に非常に大きなサージ電流がｎＭＯＳ１１２に流れることを防止できる。この結果、ノイズに起因したサージ電流によってチップ内に永久破壊が生じることを回避できる。
【００７９】
ちなみに、本実施例による保護回路１１０は、ある前提の元において比較例１による保護回路８１０よりも効果を発揮することができる。すなわち、比較例１による抵抗８１１よりもｐＭＯＳ１１２に受け持たせる保護抵抗効果を小さい値に設定することで、正極性のサージ電流及び動作時に生じたノイズに起因するサージ電流に対する流し易さを改善することができる。言い換えれば、ｐＭＯＳ１１１のオン抵抗による特性の傾きを抵抗８１１の特性の傾きよりも急峻にし、且つ、実動作時に寄生バイポーラトランジスタｐｔがターンオンしても破壊には至らない程度の抵抗値（傾きの緩やかさ）を持たせるように設定することで、サージ電流の引き込み易さを維持しつつ、実動作時のノイズ起因による破壊を防止できる。ｐＭＯＳ１１１のオン抵抗は、これのゲート長及びゲート幅で調整可能なので、製造工程の変更を伴わずに実現できる。
【００８０】
以上のように、本実施例による保護回路１１０を有する半導体デバイス１００は、電源線ＶＤＤ及び接地線ＧＮＤと、接地線ＧＮＤと電気的に接続されたｎＭＯＳ１１２と、電源線ＶＤＤとｎＭＯＳ１１２との間に接続され、電源線ＶＤＤと接地線ＧＮＤとの間に動作用のバイアス電圧が印加されている場合、すなわち電源線ＶＤＤに動作電圧が印加されている場合、電源線ＶＤＤとｎＭＯＳ１１２との電気的な接続を導通させるｐＭＯＳ１１１とを有して構成される。
【００８１】
この構成において、電源線ＶＤＤと接地線ＧＮＤとの間に動作用のバイアス電圧が印加されている場合、すなわち半導体デバイス１００が活性状態（動作時）である場合に電源線ＶＤＤとｎＭＯＳ１１２との間を導通させるｐＭＯＳ１１１は、半導体デバイス１００の動作時に、電源線ＶＤＤと接地線ＧＮＤとの間でｎＭＯＳ１１２及びｐＭＯＳ１１１を介して流れる電流を制限するための抵抗素子として機能する。したがって、半導体デバイス１００の動作時に生じたノイズに起因するサージ電流を抵抗素子として機能するｐＭＯＳ１１１によって制限することが可能となる。なお、この際の抵抗値はｐＭＯＳ１１１のオン抵抗によって決定される。したがって、このオン抵抗を制御することで、動作時に生じたノイズによって過渡の電流がｎＭＯＳ１１２及びｐＭＯＳ１１１に流れることを防止でき、これによる永久破壊の発生を回避することができる。すなわち、半導体デバイス１００の動作時に抵抗素子として機能するｐＭＯＳ１１１を設けることで、ノイズに対する耐性を改善することができる。
【００８２】
また、電源線ＶＤＤに正極性のサージ電流が入力された場合、ｐＭＯＳ１１１は導通状態となる。したがって、上述したノイズに対する耐性を考慮しつつ正極性のサージ電流の引き込み易さを実現するようにｐＭＯＳ１１１のオン抵抗を制御することで、ノイズ発生時にｎＭＯＳ１１２及びｐＭＯＳ１１１に過渡な電流が流れることを防止しつつサージ電流の引き込み易さを維持することが可能となる。すなわち、ノイズに対する耐性とサージ電流に対する耐性とを両立させることが可能となる。
【００８３】
さらに、例えば電源線ＶＤＤに負極性のサージ電流が入力された場合、ｎＭＯＳ１１２及びｐＭＯＳ１１１は共に、電流の流れに対して順方向に接続されたＰＮ接合ダイオード１７、２７として機能する。このため、例えばｎＭＯＳ１１２と電源線ＶＤＤとの間に単なる抵抗素子を設けた場合（比較例１参照）と比較して、負極性のサージ電流の引き込み易さを容易に実現することが可能となる。すなわち、半導体デバイス１００の負極性のサージ電流に対する耐性を改善することが可能となる。
【００８４】
なお、上記のような効果を奏するために、本実施例によるｎＭＯＳ１１２は、例えば、接地線ＧＮＤに接続されたソースＳと、ドレインＤと、接地線ＧＮＤに接続されたゲートＧを含むように構成されてもよい。また、上記のような効果を奏するためのｐＭＯＳ１１１は、例えば、ｎＭＯＳ１１２のドレインＤに接続されたドレインＤと、電源線ＶＤＤに接続されたソースＳと、接地線ＧＮＤに接続されたゲートＧとを含むように構成される。
【実施例２】
【００８５】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００８６】
また、本実施例では、実施例１と同様に、高耐圧プロセスで製造した半導体デバイスであって、１０数Ｖから数１０Ｖ程度、又はそれ以上の比較的高い動作電圧で駆動される半導体デバイスを例に挙げて説明する。ただし、本発明は、これに限定されず、例えば３．３Ｖから５．５Ｖ程度の通常の動作電圧又はそれ以下の動作電圧で駆動される半導体デバイスにも適用することが可能である。
【００８７】
図８は、本実施例による半導体デバイス２００の概略構成を示す回路図である。図８に示すように、本実施例による半導体デバイス２００は、実施例１による半導体デバイス１００（図４参照）と同様の構成において、ｐＭＯＳ１１１のゲートＧと接地線ＧＮＤとの間に抵抗（抵抗素子）１１３が追加されている。すなわち、本実施例による保護回路２１０は、電源線ＶＤＤと接地線ＧＮＤとの間に直列に接続されたｐＭＯＳ１１１及びｎＭＯＳ１１２とを有し、ｐＭＯＳ１１１のゲートＧに抵抗１１３が付加されている。
【００８８】
このように、本実施例による保護回路２１０では、ｐＭＯＳ１１１のゲートＧに、これに過渡の電圧が印加されることを防止するための抵抗１１３が付加されている。すなわち、ｐＭＯＳ１１１のゲートＧに印加される電圧は、抵抗１１３及びこれの周辺における寄生容量によって形成される時定数に基づいて遅延されるため、電源線ＶＤＤに正極性のサージ電流が入力した際に瞬間的に非常に大きな電圧が印加されることを回避できる。これにより、ｐＭＯＳ１１１のゲートＧと接地線ＧＮＤとの間に発生した過渡の電圧によって、ｐＭＯＳ１１１を構成するゲート電極２２とソース２４との間に介在する薄いゲート絶縁膜２１が破壊されることを確実に防止できる。
【００８９】
なお、他の構成及び動作は、実施例１と同様であるため、ここでは詳細な説明を省略する。
【００９０】
・効果
以上のように、本実施例による保護回路２１０を有する半導体デバイス２００は、実施例１による半導体デバイス１００の構成の他に、ｐＭＯＳ１１１のゲートＧと接地線ＧＮＤとの間に接続された抵抗１１３をさらに有する。
【００９１】
このような構成を有することで、本実施例による半導体デバイス２００は、実施例１による効果に加えて、ｐＭＯＳ１１１のゲートＧと接地線ＧＮＤとの間に発生した過渡の電圧によって、ｐＭＯＳ１１１を構成するゲート電極２２とソース２４との間に介在する薄いゲート絶縁膜２１が破壊されることを確実に防止できる。
【実施例３】
【００９２】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。
【００９３】
また、本実施例では、実施例１及び実施例２と同様に、高耐圧プロセスで製造した半導体デバイスであって、１０数Ｖから数１０Ｖ程度、又はそれ以上の比較的高い動作電圧で駆動される半導体デバイスを例に挙げて説明する。ただし、本発明は、これに限定されず、例えば３．３Ｖから５．５Ｖ程度の通常の動作電圧又はそれ以下の動作電圧で駆動される半導体デバイスにも適用することが可能である。
【００９４】
図９は、本実施例による半導体デバイス３００の概略構成を示す回路図である。図９に示すように、本実施例による半導体デバイス３００は、実施例１による半導体デバイス１００（図４参照）と同様の構成において、ｐＭＯＳ１１１のゲートＧが、ｐＭＯＳ１１１のドレインＤと共に、ｎＭＯＳ１１２のドレインＤに接続された構成となっている。すなわち、本実施例による保護回路３１０では、ｐＭＯＳ１１１のゲートＧに、ｎＭＯＳ１１２のドレイン電圧が印加されるように構成されている。
【００９５】
このように、本実施例による保護回路３１０では、ｐＭＯＳ１１１のゲートＧが、これのドレインＤと共に、ｎＭＯＳ１１２のドレインＤへ接続されている。すなわち、ｐＭＯＳ１１１のゲートＧはｎＭＯＳ１１２を介して接地線ＧＮＤへ接続される。したがって、正極性のサージ電流が電源線ＶＤＤに入力された際のｐＭＯＳ１１１のゲート電位は、ｎＭＯＳ１１２のオン抵抗分だけ接地線ＧＮＤの電位よりも高くなる。ただし、ｐＭＯＳ１１１の保護抵抗としての作用は、これの非飽和領域の抵抗成分を利用しているため、ゲート電位の影響を殆ど受けない。すなわち、ｐＭＯＳ１１１のゲート電位の上昇は、これの動作に殆ど影響しない。同様に、実動作時のノイズ起因による破壊を防止するための制限抵抗としての作用も殆ど変わらない。
【００９６】
また、正極性のサージ電流が電源線ＶＤＤに入力した場合及び動作時にノイズが発生した場合にｐＭＯＳ１１１のゲート電極２２（ゲートＧ）とソース２４（ソースＳ）との間に介在する薄いゲート絶縁膜２１に過渡な電圧が印加されるのは、ｎＭＯＳ１１２の寄生バイポーラトランジスタｐｔがブレークダウンを起こし、サージ電流がｐＭＯＳ１１１とｎＭＯＳ１１２との両方を通って流れ出してからとなる。なお、サージ電流が流れ出す前の状態では、ｐＭＯＳ１１１のソース２４（ソースＳ）とゲート電極２２（ゲートＧ）及びドレイン２３（ドレインＤ）とは、ウェル領域２６を介してＰＮ接合の容量接続になっているので、実質的に同電位になっている。また、サージ電流が流れ出した後でも、ｎＭＯＳ１１２のオン抵抗がｐＭＯＳ１１１のドレインＤとゲートＧとの間に介在しなくなる分だけ、ｐＭＯＳ１１１におけるゲート・ドレイン間の電位差が生じにくくなるので、より一層確実にゲート電極２２（ゲートＧ）とソース２４（ソースＳ）との間に介在する薄いゲート絶縁膜２１の破壊を防止することが可能となる。
【００９７】
また、負極性のサージ電流に対するＰＮ接合ダイオード２７の順方向特性はｐＭＯＳ１１１のゲート電位の影響をもともと受けないため、実施例１又は実施例２と同等である。
【００９８】
なお、他の構成及び動作は、実施例１と同様であるため、ここでは詳細な説明を省略する。
【００９９】
・効果
以上のように、本実施例による保護回路３１０を有する半導体デバイス３００は、実施例１による半導体デバイス１００の構成において、ｐＭＯＳ１１１のゲートＧをｐＭＯＳ１１１のドレインＤへ接続した構成である。
【０１００】
このような構成を有することで、本実施例による半導体デバイス３００は、実施例１による効果に加えて、正極性のサージ電流が電源線ＶＤＤへ印加された際、接地線ＧＮＤとｐＭＯＳ１１１のゲートＧとの間に発生した過渡な電圧によって、ゲート電極２２（ゲートＧ）とソース２４（ソースＳ）との間に介在する薄いゲート絶縁膜２１に過渡に電圧が印加されるのをより確実に防止することが可能となる。
【実施例４】
【０１０１】
次に、本発明の実施例４について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例３のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例３のいずれかと同様である。
【０１０２】
また、本実施例では、実施例１から実施例３と同様に、高耐圧プロセスで製造した半導体デバイスであって、１０数Ｖから数１０Ｖ程度、又はそれ以上の比較的高い動作電圧で駆動される半導体デバイスを例に挙げて説明する。ただし、本発明は、これに限定されず、例えば３．３Ｖから５．５Ｖ程度の通常の動作電圧又はそれ以下の動作電圧で駆動される半導体デバイスにも適用することが可能である。
【０１０３】
図１０は、本実施例による半導体デバイス４００の概略構成を示す回路図である。図１０に示すように、本実施例による半導体デバイス４００は、実施例１による半導体デバイス１００（図４参照）と同様の構成において、ｐＭＯＳ１１１のゲートＧが内部回路１２０に接続されている。すなわち、本実施例による保護回路４１０では、ｐＭＯＳ１１１のオン／オフが内部回路１２０からの制御電圧によって制御されるように構成されている。
【０１０４】
内部回路１２０は、これの活性時にｐＭＯＳ１１１をオフ状態とするための制御電圧を生成し、この制御電圧をｐＭＯＳ１１１のゲートＧへ供給する。このように、本実施例による保護回路４１０は、内部回路１２０からのｐＭＯＳ１１１のゲートＧへ制御電圧を供給することで、実動作時にｐＭＯＳ１１１がオフ状態となるように構成されている。なお、保護回路４１０は、非動作時（非活性状態時）に、ｐＭＯＳ１１１のゲートＧが内部回路１２０を介して接地線ＧＮＤに接続されるように構成されている。
【０１０５】
ここで、サージ電流による破壊が問題となるのは、電源線ＶＤＤと接地線ＧＮＤとの間に動作電圧が印加されていない状態、すなわち半導体デバイス４００（ただし、上述した各実施例による半導体デバイス１００〜３００も含む）が非活性状態の時である。一方、ノイズ起因による破壊が問題となるのは、半導体デバイス１００が活性状態の時である。半導体デバイス４００（ただし、上述した各実施例による半導体デバイス１００〜３００も含む）が非活性状態の時、ｐＭＯＳ１１１のゲートＧは電位が固定されていない。このため、電源線ＶＤＤに正極性のサージ電流が入力された際、ｐＭＯＳ１１１のゲートＧには相対的にＬｏｗレベル（例えば接地電位）の電圧が印加された状態となる。すなわち、ｐＭＯＳ１１１がオンした状態となる。この際の動作は、実施例１における正極性のサージ電流に対する保護機能と同様である。
【０１０６】
一方、ノイズ起因による破壊が問題となるのは、半導体デバイス４００（ただし、上述した各実施例による半導体デバイス１００〜３００も含む）が活性状態の時である。この状態では、内部回路１２０からゲートへＨｉｇｈレベル（例えば電源電圧）の信号が供給されるため、ｐＭＯＳ１１１がオフの状態となる。すなわち、実動作時では、電流制限抵抗を無限大に設定することができる。
【０１０７】
なお、負極性のサージ電流に対するＰＮ接合ダイオード２７の順方向特性は、実施例１及び２と同様に、ｐＭＯＳ１１１のゲート電位の影響をもともと受けないため、実施例１又は実施例２と同等である。また、他の構成及び動作は、実施例１と同様であるため、ここでは詳細な説明を省略する。
【０１０８】
・効果
以上のように、本実施例による保護回路４１０を有する半導体デバイス４００は、電源線ＶＤＤ及び接地線ＧＮＤと、接地線ＧＮＤと電気的に接続されたｎＭＯＳ１１２と、電源線ＶＤＤと接地線ＧＮＤとの間に接続された内部回路１２０と、電源線ＶＤＤとｎＭＯＳ１１２との間に接続され、ゲートＧに内部回路１２０から制御電圧が供給されている場合、電源線ＶＤＤとｎＭＯＳ１１２との電気的な接続を遮断するｐＭＯＳ１１１とを有して構成される。
【０１０９】
電源線ＶＤＤと接地線ＧＮＤとの間に動作用のバイアス電圧が印加されている場合、すなわち半導体デバイス４００が活性状態（動作時）である場合に電源線ＶＤＤとｎＭＯＳ１１２との間をｐＭＯＳ１１１を用いて遮断することで、半導体デバイス４００の動作時に生じたノイズに起因するサージ電流がｎＭＯＳ１１２及びｐＭＯＳ１１１へ流れることを防止できる。すなわち、半導体デバイス４００の動作時にノイズによるサージ電流が自身及びｎＭＯＳ１１２に流れることを防止するｐＭＯＳ１１１を設けることで、ノイズに対する耐性を改善することができる。
【０１１０】
また、例えばｐＭＯＳ１１１のゲートＧを内部回路１２０を介して接地線ＧＮＤへ接続することで、例えば電源線ＶＤＤに正極性のサージ電流が入力された場合にｐＭＯＳ１１１が導通状態となるように構成することができる。したがって、正極性のサージ電流の引き込み易さを実現するようにｐＭＯＳ１１１のオン抵抗を制御することで、サージ電流の引き込み易さを維持することが可能となる。
【０１１１】
また、例えば電源線ＶＤＤに負極性のサージ電流が入力された場合、ｎＭＯＳ１１２及びｐＭＯＳ１１１は共に、電流の流れに対して順方向に接続されたＰＮ接合ダイオード１７、２７として機能する。このため、例えばｎＭＯＳ１１２と電源線ＶＤＤとの間に単なる抵抗素子を設けた場合（実施例１による比較例１参照）と比較して、負極性のサージ電流の引き込み易さを容易に実現することが可能となる。すなわち、半導体デバイス４００の負極性のサージ電流に対する耐性を改善することが可能となる。
【０１１２】
このように、本実施例によれば、ノイズに対する耐性とサージ電流に対する耐性とを両立させることが可能となる。
【０１１３】
また、上記実施例１から実施例４は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【０１１４】
【図１】ＧＧＮＭＯＳ９１０を保護回路として有する半導体デバイス９００の概略構成を示す回路図である。
【図２】ｐ型の半導体基板に形成されたＧＧＮＭＯＳ９１０の層構造を示す断面図である。
【図３】高耐圧半導体デバイス用のプロセスで製造したＧＧＮＭＯＳにサージ電流が流入した際のドレイン電圧ＶDとドレイン電流ＩDとの関係と、低耐圧半導体デバイス用のプロセスで製造したＧＧＮＭＯＳにサージ電流が流入した際のドレイン電圧ＶDとドレイン電流ＩDとの関係とを模式的に示すグラフである。
【図４】本発明の実施例１による半導体デバイス１００の概略構成を示す回路図である。
【図５】（ａ）は保護回路１１０におけるｐＭＯＳ１１１とｎＭＯＳ１１２との概略層構造を示す断面図であり、（ｂ）は半導体デバイス１００に正極性のサージ電流が流入した場合の保護回路１１０の電流電圧特性（Ｉ−Ｖ特性）を示すグラフである。
【図６】（ａ）は保護回路１１０におけるｐＭＯＳ１１１とｎＭＯＳ１１２との概略層構造を示す断面図であり、（ｂ）は半導体デバイス１００に負極性のサージ電流が流入した場合の保護回路１１０の電流電圧特性（Ｉ−Ｖ特性）を示すグラフである。
【図７】本発明の比較例１による半導体デバイス８００の概略構成を示す回路図である。
【図８】本発明の実施例２による半導体デバイス２００の概略構成を示す回路図である。
【図９】本発明の実施例３による半導体デバイス３００の概略構成を示す回路図である。
【図１０】本発明の実施例４による半導体デバイス４００の概略構成を示す回路図である。
【符号の説明】
【０１１５】
１  ｐ型基板
１１、２１  ゲート絶縁膜
１２、２２  ゲート電極
１３、２３  ドレイン
１４、２４  ソース
１５、２５  バックゲート
１７、２７  ＰＮ接合ダイオード
２６  ウェル領域
１００、２００、３００、４００  半導体デバイス
１１０、２１０、３１０、４１０  保護回路
１１１  ｐＭＯＳ
１１２  ｎＭＯＳ
１１３  抵抗
１２０  内部回路
１３０  寄生ダイオード
ＧＮＤ  接地線
ＶＤＤ  電源線
Ｒ１  基板抵抗
ｐｔ  寄生バイポーラトランジスタ
Ｂ  バックゲート
Ｄ  ドレイン
Ｇ  ゲート
Ｓ  ソース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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