(57)【要約】【課題】固体撮像装置において、微細化による飽和電子数の減少を低減する。【解決手段】Ｐウェル１０１内部に、信号蓄積部１０２と、信号蓄積部１０２に隣接してＰウェル上にゲート酸化膜１０３を介して設けられたゲート電極１０４と、ゲート電極１０４の信号蓄積部と反対側の表面部に設けられたドレイン領域１０５と、信号蓄積部１０２の上部でＰウェル表面部に設けられた表面シールド層２０１と、素子分離部１０７と、素子分離部１０７の側面および底面に設けられた欠陥抑制層１０８からなり、表面シールド層２０１は、素子分離部１０７と接することなく形成され、表面シールド層２０１の不純物濃度は中央部に比べて素子分離部１０７に近いところで低い。【選択図】図４
2007081171.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板またはウェルの内部に設けられ光電変換して得られた信号電荷を蓄積する第２導電型の信号蓄積部と、
前記信号蓄積部の上部で前記半導体基板またはウェル内部の表面に設けられた前記半導体基板またはウェル内部よりも不純物濃度の高い第１導電型の表面シールド層と、
前記半導体基板またはウェルの上に設けられたゲート電極と、
前記ゲート電極から見て前記信号蓄積部とは反対側の前記半導体基板またはウェルの表面部に設けられた第２導電型のドレイン領域と、
前記半導体基板またはウェルに形成された前記信号蓄積部とゲート電極とドレイン領域で形成されたトランジスタ領域を取り囲むように形成された素子分離部と、
前記素子分離部の側面および底面に設けられた第１導電型の欠陥抑制層と
を備え、前記表面シールド層の不純物濃度が、前記表面シールド層の中央部に比べて、前記素子分離部に近いところで低いことを特徴とする
固体撮像装置。
【請求項２】
半導体基板またはウェル表面に設けられた前記表面シールド層が、前記ゲート電極が形成されている下層位置に隣接して形成されている
請求項１記載の固体撮像装置。
【請求項３】
前記表面シールド層の端がゲート電極の下方にオーバーラップして形成されて平面的に前記表面シールド層と前記ゲート電極が隣接している
請求項２記載の固体撮像装置。
【請求項４】
ウェルの表面から深さ方向に素子分離部と欠陥抑制層の接合面までの長さをＬ１、ウェルの表面から深さ方向に欠陥抑制層の底面とウェルの接合面までの長さをＬ２、ウェルの表面から深さ方向にウェルの表面と表面シールド層の接合面までの長さをＬ３、ウェルの表面から深さ方向に信号蓄積部の底面とウェルの接合面までの長さをＬ４とした場合に、
Ｌ３ ＜ Ｌ１ ＜ Ｌ２ ＜ Ｌ４
Ｌ３ ＜ Ｌ１ ＜ Ｌ４ ≦ Ｌ２
Ｌ３ ＜ Ｌ４ ≦ Ｌ１ ≦ Ｌ２
のうちの何れかに設定した
請求項１または請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係わり、特に微細プロセスにおける、フォトダイオード等の光電変換部から信号電荷を読み出すための読み出しトランジスタ部分の構造に関するものである。
【背景技術】
【０００２】
固体撮像装置の分野において、ＣＣＤイメージセンサと比較して低消費電力であり、同じＣＭＯＳプロセスを使うことによりセンサ部分と周辺回路との統合が容易である増幅型固体撮像装置の構造に関する数多くの技術が提案されている（例えば、特許文献１）。
【０００３】
図６〜図８は従来技術の固体撮像装置を示し、図６は１画素分の光電変換部および信号読み出し部を示す。図７はそのＹ１−Ｙ２断面図、図８はそのＸ１−Ｘ２断面図である。
この１画素は、信号蓄積部（フォトダイオード）１０２と、ゲート電極１０４と、ドレイン領域１０５で１つのＭＯＳトランジスタを構成している。
【０００４】
信号蓄積部１０２は、光を電荷に変換して蓄積するＮ型拡散層からなっており、半導体基板に形成されたＰウェル１０１の内部に設けられている。ゲート電極１０４は、信号蓄積部１０２に隣接してＰウェル１０１の上にゲート酸化膜１０３を介して設けられている。Ｎ型拡散層からなるドレイン領域１０５は、ゲート電極１０４から見て信号蓄積部１０２とは反対側のＰウェル１０１の表面部に設けられている。
【０００５】
信号蓄積部１０２の上部でＰウェル１０１の表面部には、Ｐ型拡散層からなる表面シールド層１０６が設けられている。１０７は素子分離部で、半導体基板を掘り込んだＳＴＩ（Shallow Trench Isolation）によって形成されている。１０８はＰ型拡散層からなる欠陥抑制層で、素子分離部１０７の側面および底面に隣接して設けられている。１０９は表面シールド層１０６と欠陥抑制層１０８が重なった部分である。また、表面シールド層１０６と欠陥抑制層１０８は、Ｐ型にしてホールで満たすことにより、それぞれ前記半導体基板を掘り込むときに発生する格子欠陥や界面準位に起因する暗電流を削減し、ノイズを低減している。
【特許文献１】特開２０００−１５０８４７公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、微細化により信号蓄積部１０２の面積が小さくなると、表面シールド層１０６と欠陥抑制層１０８による信号蓄積部の容量低下が顕著になってくる。
特に、表面シールド層１０６と欠陥抑制層１０８が重なった部分１０９の付近では、３次元効果により信号蓄積部１０２の容量低下が大きく飽和電子数が減少してしまう。
【０００７】
本発明は、微細化による飽和電子数の減少を低減できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の請求項１記載の固体撮像装置は、第１導電型の半導体基板またはウェルの内部に設けられ光電変換して得られた信号電荷を蓄積する第２導電型の信号蓄積部と、前記信号蓄積部の上部で前記半導体基板またはウェル内部の表面に設けられた前記半導体基板またはウェル内部よりも不純物濃度の高い第１導電型の表面シールド層と、前記半導体基板またはウェルの上に設けられたゲート電極と、前記ゲート電極から見て前記信号蓄積部とは反対側の前記半導体基板またはウェルの表面部に設けられた第２導電型のドレイン領域と、前記半導体基板またはウェルに形成された前記信号蓄積部とゲート電極とドレイン領域で形成されたトランジスタ領域を取り囲むように形成された素子分離部と、前記素子分離部の側面および底面に設けられた第１導電型の欠陥抑制層とを備え、前記表面シールド層の不純物濃度が、前記表面シールド層の中央部に比べて、前記素子分離部に近いところで低いことを特徴とする。
【０００９】
本発明の請求項２記載の固体撮像装置は、請求項１において、半導体基板またはウェル表面に設けられた前記表面シールド層が、前記ゲート電極が形成されている下層位置に隣接して形成されていることを特徴とする。
【００１０】
本発明の請求項３記載の固体撮像装置は、請求項２において、前記表面シールド層の端がゲート電極の下方にオーバーラップして形成されて平面的に前記表面シールド層と前記ゲート電極が隣接していることを特徴とする。
【００１１】
本発明の請求項４記載の固体撮像装置は、請求項１または請求項２において、ウェルの表面から深さ方向に素子分離部と欠陥抑制層の接合面までの長さをＬ１、ウェルの表面から深さ方向に欠陥抑制層の底面とウェルの接合面までの長さをＬ２、ウェルの表面から深さ方向にウェルの表面と表面シールド層の接合面までの長さをＬ３、ウェルの表面から深さ方向に信号蓄積部の底面とウェルの接合面までの長さをＬ４とした場合に、
Ｌ３ ＜ Ｌ１ ＜ Ｌ２ ＜ Ｌ４
Ｌ３ ＜ Ｌ１ ＜ Ｌ４ ≦ Ｌ２
Ｌ３ ＜ Ｌ４ ≦ Ｌ１ ≦ Ｌ２
のうちの何れかに設定したことを特徴とする。
【発明の効果】
【００１２】
この構成によれば、表面シールド層と欠陥抑制層の３次元効果による信号蓄積部の容量低下を低減でき、微細化による飽和電子数の減少を低減できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の固体撮像装置を実施の形態に基づいて説明する。
図１〜図５は本発明の実施の形態を示す。
図１は固体撮像装置の１画素の光電変換部および信号読み出し部を示す上面図で、図２，図３はそのＹ１−Ｙ２，Ｘ１−Ｘ２に沿う断面図である。この固体撮像装置は、半導体基板に形成したウェルにＭＯＳプロセスで作成されている。従来例と比較して、図６〜図８に示した表面シールド層１０６は、素子分離部１０７と接して形成されていたが、この実施の形態の表面シールド層２０１と素子分離部１０７の関係がそれとは異なっているだけでなく、従来例の表面シールド層１０６は、素子分離部１０７の付近の不純物濃度が、表面シールド層１０６の中央部に比べて同等以上であったのに対して、この実施の形態の構造では、表面シールド層２０１の不純物濃度がそれとは異なっている。
【００１４】
この固体撮像装置は、信号蓄積部１０２と、ゲート電極１０４と、ドレイン領域１０５で１つのＭＯＳトランジスタを構成している。
信号蓄積部１０２は、光を電荷に変換して蓄積するｎ型（第２導電型）拡散層からなっており、ｐ型（第１導電型）ウェル１０１の内部に設けられている。ゲート電極１０４は、信号蓄積部１０２に隣接してＰウェル１０１の上にゲート酸化膜１０３を介して設けられている。ｎ型拡散層からなるドレイン領域１０５は、ゲート電極１０４から見て信号蓄積部１０２とは反対側のＰウェル１０１の表面部に設けられている。１０７は素子分離部で、半導体基板を掘り込んだＳＴＩによって形成されている。
【００１５】
信号蓄積部１０２の上部でＰウェル１０１の表面部には、Ｐ型拡散層からなる表面シールド層２０１が、素子分離部１０７と接することなくＰウェル１０１の表面部に形成されている。また、この表面シールド層２０１が、前記ゲート電極１０４が形成されている下層のＰウェル１０１の表面部の位置に隣接して形成されている。さらに詳しくは、表面シールド層２０１の端がゲート電極１０４の下方にオーバーラップして形成されて平面的に表面シールド層２０１とゲート電極１０４が隣接している。１０８はＰ型拡散層からなる欠陥抑制層で、素子分離部１０７の側面および底面に隣接して設けられている。
【００１６】
次に、従来例の表面シールド層１０６は、素子分離部１０７の付近の不純物濃度が、表面シールド層１０６の中央部に比べて同等以上であったのに対して、この実施の形態の構造では、表面シールド層２０１の不純物濃度がそれとは異なっている点について説明する。
【００１７】
従来例の表面シールド層１０６と本発明での表面シールド層２０１とは、図４（ａ）に示すＸ３−Ｘ４位置（Ｐウェル１０１の表面部に近い位置）での不純物濃度変化図のように異なっている。
【００１８】
従来例の表面シールド層１０６は、素子分離部１０７の付近の不純物濃度が、表面シールド層１０６の中央部に比べて同等以上であったのに対して、本実施の形態構造では、表面シールド層２０１の不純物濃度が、表面シールド層１０２の中央部に比べて素子分離部１０７に近いところで低くなるよう形成されている。
【００１９】
また、信号蓄積部１０２のＸ５−Ｘ６位置での電位についても、従来例とは図４（ｂ）に示すように異なっている。破線で示している従来例のＸ５−Ｘ６位置での電位に比べて、実線で示す本実施の形態構造では、表面シールド層の不純物濃度が素子分離部に近いところで低くなっている分、信号蓄積部の電位が深くなっている。
【００２０】
このように、本実施形態は、表面シールド層と欠陥抑制層の３次元効果による信号蓄積部の容量低下を低減できるので、飽和電子数が減少することを低減することができる。これは特に、微細化により、３次元効果による信号蓄積部の容量低下が顕著になるときに有効である。
【００２１】
このとき、素子分離部１０７の側面には欠陥抑制層１０８があるので、表面シールド層２０１が、素子分離部１０７と離れていても、界面準位に起因する暗電流を削減し、ノイズを低減することができる。
【００２２】
さらにこのような構造にすることにより、表面シールド層とゲート電極との距離が短い面が減少する。したがって、ゲートに印加した電圧によるチャネル変調度が向上し、完全読み出しがし易い。
【００２３】
さらに具体的には、この実施の形態では、各寸法を図５（ａ）に示すように、ウェル１０１の表面から深さ方向に素子分離部１０７と欠陥抑制層１０８の接合面までの長さをＬ１、ウェル１０１の表面から深さ方向に欠陥抑制層１０８の底面とウェル１０１の接合面までの長さをＬ２、ウェル１０１の表面から深さ方向にウェル１０１の表面と表面シールド層２０１の接合面までの長さをＬ３、ウェル１０１の表面から深さ方向に信号蓄積部１０２の底面とウェル１０１の接合面までの長さをＬ４とした場合に、
Ｌ３ ＜ Ｌ１ ＜ Ｌ２ ＜ Ｌ４
の関係とする。
【００２４】
さらに、セルを微細化する場合には、図５（ｂ）に示すように
Ｌ３ ＜ Ｌ１ ＜ Ｌ４ ≦ Ｌ２
の関係にして、図５（ａ）に示す構造よりも画素間の分離を強化する。
【００２５】
なお、欠陥抑制層１０８を深く形成するためには欠陥抑制層１０８を形成するための注入を高エネルギー注入機を用いて高エネルギーで打ち、欠陥抑制層１０８を形成しない領域を指定するレジストを図５（ａ）の場合よりも厚くする。その理由は、欠陥抑制層１０８を形成するための注入がレジストをつきぬけて表面濃度が変化するので読み出し等の特性劣化を防止するためである。
【００２６】
さらに、セルを微細化する場合には、図５（ｃ）に示すように、
Ｌ３ ＜ Ｌ４ ≦ Ｌ１ ≦ Ｌ２
の関係にして、図５（ａ）（ｂ）に示す構造よりも画素間の分離を強化する。
【００２７】
以上のようにこの実施の形態では、表面シールド層２０１の不純物濃度が素子分離部１０７に近いところで低くなっている分、信号蓄積部１０２の電位が深くなり、表面シールド層２０１と欠陥抑制層１０８の３次元効果による前記信号蓄積部１０２の容量低下を低減できる。したがって、飽和電子数の減少を低減できる。
【００２８】
また、素子分離部１０７の側面には欠陥抑制層１０８があるので、表面シールド層２０１が、素子分離部１０７と離れていても、界面準位に起因する暗電流を削減し、ノイズを低減することができる。
【００２９】
また、表面シールド層２０１とゲート電極１０４が隣接している分、ゲートに印加した電圧によるチャネル変調度は減少する。しかし、従来の固体撮像装置の構造に比べると、表面シールド層２０１とゲート電極１０４との距離が短い面が減少している分、表面シールド層２０１とゲート電極１０４との距離を近づけても、同程度のレベルのチャネル変調度を維持できる。
【００３０】
このことにより、ゲート電極の応力による格子欠陥に起因する暗電流を削減することができる。
このような構造にすると、表面シールド層２０１と欠陥抑制層１０８が重なる部分での不純物濃度が高くならないため、表面シールド層と欠陥抑制層の３次元効果による信号蓄積部の容量低下を低減し、飽和電子数の減少を低減できることになる。
【００３１】
上記の効果に加えて、表面シールド層２０１とゲート電極１０４が隣接して形成されていて、表面シールド層２０１とゲート電極１０４の間には、平面的にみて隙間を無くして構成しているので、表面シールド層２０１の注入をゲート電極１０４に自己整合的に行うことができる。このことは、マスクずれによりゲート電極１０４と表面シールド層２０１との距離が変わることに起因する読み出し特性のばらつきをなくすことができるという効果も有する。
【００３２】
なお、上記の実施の形態では半導体基板に形成されたウェル１０１に形成する場合を説明したが、半導体基板に直接に形成する場合も同様である。
上記の実施の形態では、ｐ型を第１導電型、ｎ型を第２導電型として説明したが、ｎ型を第１導電型、ｐ型を第２導電型として構成することもできる。
【産業上の利用可能性】
【００３３】
本発明は、固体撮像装置の微細化の実現に寄与し、固体撮像装置を搭載した各種の撮影装置や携帯電話装置に代表されるような撮影装置付きモバイル機器の高機能化を期待できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の固体撮像装置の１画素の光電変換部および信号読み出し部を示す素子構造上面図
【図２】図１のＹ１−Ｙ２に沿う素子構造断面図
【図３】図１のＸ１−Ｘ２に沿う素子構造断面図
【図４】図３と図８の固体撮像装置の表面シールド層のＸ３−Ｘ４位置での不純物濃度変化図と信号蓄積部１０２のＸ５−Ｘ６位置での電位変化図
【図５】信号蓄積部１０２における形成サイズ例を示す図１のＸ１−Ｘ２に沿う素子構造断面図
【図６】従来の固体撮像装置における１画素の光電変換部および信号読み出し部を示す素子構造上面図
【図７】図６の固体撮像装置のＹ１−Ｙ２に沿う素子構造断面図
【図８】図６の固体撮像装置のＸ１−Ｘ２に沿う素子構造断面図
【符号の説明】
【００３５】
１０１    ウェル
１０２    信号蓄積部（フォトダイオード）
１０３    ゲート酸化膜
１０４    ゲート電極
１０５    ドレイン領域
１０６    表面シールド層
１０７    素子分離部
１０８    欠陥抑制層
２０１    表面シールド層
【図１】
2007081171.tif 000003
【図２】
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【図３】
2007081171.tif 000005
【図４】
2007081171.tif 000006
【図５】
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【図６】
2007081171.tif 000008
【図７】
2007081171.tif 000009
【図８】
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