(57)【要約】【課題】ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を有する半導体装置及びその製造方法を実現できるようにする。【解決手段】ＦＵＳＩ化されたゲート長が異なる第１のゲート電極１４Ｔ１及び第２のゲート電極Ｔ２を有する半導体装置において、第１のゲート電極１４Ｔ１には第１のサイドウォールスペーサ１０５との第２のサイドウォールスペーサ１０６とが順次形成され、第１のサイドウォールスペーサ１０５の上端は、第１のゲート電極１４Ｔ１の上面及び第２のサイドウォールスペーサ１０６の上端よりも低く且つ第１のサイドウォールスペーサ１０５と第２のサイドウォールスペーサ１０６とは互いのエッチング特性が異なる。第２のゲート電極１４Ｔ２においても、第１のサイドウォールスペーサ１０５の上端は、第２のゲート電極１４Ｔ２の上面及び第２のサイドウォールスペーサ１０６の上端よりも低い。【選択図】図１
2007150234.tif 000002
【特許請求の範囲】
【請求項１】
金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置であって、
前記第１のＭＩＳ型トランジスタは、
半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された前記第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサと、
前記第１のゲート電極の側面上に前記第１のサイドウォールスペーサを介在させて形成された第２のサイドウォールスペーサとを有し、
前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサとは互いのエッチング特性が異なっており、
前記第１のサイドウォールスペーサの上端は、前記第１のゲート電極の上面及び前記第２のサイドウォールスペーサの上端よりも低く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のサイドウォールスペーサの上端は、前記第１のゲート電極の上面よりも高いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記金属によりフルシリサイド化された、前記第１のゲート電極に比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、
前記第２のＭＩＳ型トランジスタは、
前記半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記第２のゲート電極と、
前記第２のゲート電極の側面上に形成された前記第１のサイドウォールスペーサと、
前記第２のゲート電極の側面上に前記第１のサイドウォールスペーサを介在させて形成された前記第２のサイドウォールスペーサとを有し、
前記第１のサイドウォールスペーサの上端は、前記第２のゲート電極の上面及び前記第２のサイドウォールスペーサの上端よりも低く形成されており、
前記第１のＭＩＳ型トランジスタの導電型と前記第２のＭＩＳ型トランジスタの導電型とは、同一であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のゲート電極の上面及び前記第２のゲート電極の上面は、前記半導体領域の上面からの高さが互いに等しいことを特徴とする半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは、互いの組成が同一であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記金属によりフルシリサイド化された第３のゲート電極を有する第３のＭＩＳ型トランジスタをさらに備え、
前記第３のＭＩＳ型トランジスタは、
前記半導体領域上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された前記第３のゲート電極と、
前記第３のゲート電極の側面上に形成された前記第１のサイドウォールスペーサと、
前記第３のゲート電極の側面上に前記第１のサイドウォールスペーサを介在させて形成された前記第２のサイドウォールスペーサとを有し、
前記第１のサイドウォールスペーサの上端は、前記第３のゲート電極の上面及び前記第２のサイドウォールスペーサの上端よりも低く形成されており、
前記第１のＭＩＳ型トランジスタの導電型と前記第３のＭＩＳ型トランジスタの導電型とは、互いに異なることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１のゲート電極と前記第３のゲート電極とは、互いの組成が異なることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記金属によりフルシリサイド化された抵抗体を有する抵抗素子をさらに備え、
前記抵抗素子は、
前記半導体領域上に設けられた素子分離領域上に形成された前記抵抗体と、
前記抵抗体の側面上に形成された前記第１のサイドウォールスペーサと、
前記抵抗体の側面上に前記第１のサイドウォールスペーサを介在させて形成された前記第２のサイドウォールスペーサとを有し、
前記第１のサイドウォールスペーサの上端は、前記第抵抗体の上面及び前記第２のサイドウォールスペーサの上端よりも低く形成されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１のゲート電極と前記抵抗体とは、互いの組成が同一であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記金属によりフルシリサイド化された上部電極を有する容量素子をさらに備え、
前記容量素子は、
前記半導体領域上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された前記上部電極と、
前記上部電極の側面上に形成された前記第１のサイドウォールスペーサと、
前記上部電極の側面上に前記第１のサイドウォールスペーサを介在させて形成された前記第２のサイドウォールスペーサとを有し、
前記第１のサイドウォールスペーサの上端は、前記上部電極の上面及び前記第２のサイドウォールスペーサの上端よりも低く形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１のゲート電極と前記上部電極とは、互いの組成が同一であることを特徴とする半導体装置。
【請求項１２】
第１のゲート絶縁膜上に第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置の製造方法であって、
半導体領域上に前記第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に第１のゲート用シリコン膜を形成する工程（ｂ）と、
前記第１のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを形成する工程（ｃ）と、
前記第１のゲート用シリコン膜の側面上に前記第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のサイドウォールスペーサに対してエッチングを行なって、前記第１のサイドウォールスペーサの上端の高さを前記第１のゲート用シリコン膜の上面及び前記第２のサイドウォールスペーサの上端よりも低くする工程（ｅ）と、
前記工程（ｅ）の後に、前記第１のゲート用シリコン膜の上に金属膜を形成する工程（ｆ）と、
前記第１のゲート用シリコン膜を前記金属膜によりフルシリサイド化して前記第１のゲート電極を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記第１のゲート用シリコン膜上に保護絶縁膜を形成する工程を含み、
前記工程（ｃ）は、前記第１のゲート用シリコン膜及び前記保護絶縁膜の側面上に前記第１のサイドウォールスペーサを形成する工程を含み、
前記工程（ｄ）は、前記第１のゲート用シリコン膜及び前記保護絶縁膜の側面上に前記第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程を含み、
前記工程（ｅ）は、前記保護絶縁膜に対してエッチングを行って、前記第１のゲート用シリコン膜の上面を露出する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法において、
前記半導体装置は、第２のゲート絶縁膜上に、前記第１のゲート電極に比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、
前記工程（ａ）は、前記半導体領域上に前記第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に第２のゲート用シリコン膜を形成する工程を含み、
前記工程（ｃ）は、前記第２のゲート用シリコン膜の側面上に前記第１のサイドウォールスペーサを形成する工程を含み、
前記工程（ｄ）は、前記第２のゲート用シリコン膜の側面上に前記第１のサイドウォールスペーサを介在させて前記第２のサイドウォールスペーサを形成する工程を含み、
前記工程（ｅ）は、前記第１のサイドウォールスペーサに対してエッチングを行なって、前記第１のサイドウォールスペーサの上端の高さを前記第２のゲート用シリコン膜の上面及び前記第２のサイドウォールスペーサの上端よりも低くする工程を含み、
前記工程（ｆ）は、前記第２のゲート用シリコン膜の上に前記金属膜を形成する工程を含み、
前記工程（ｇ）は、前記第２のゲート用シリコン膜を前記金属膜によりフルシリサイド化して前記第２のゲート電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、第３のゲート絶縁膜上に、前記第１のゲート電極の組成と異なる組成からなる第３のゲート電極を有する第３のＭＩＳ型トランジスタをさらに備え、
前記工程（ａ）は、前記半導体領域上に前記第３のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第３のゲート絶縁膜上に第３のゲート用シリコン膜を形成する工程を含み、
前記工程（ｃ）は、前記第３のゲート用シリコン膜の側面上に前記第１のサイドウォールスペーサを形成する工程を含み、
前記工程（ｄ）は、前記第３のゲート用シリコン膜の側面上に前記第１のサイドウォールスペーサを介在させて前記第２のサイドウォールスペーサを形成する工程を含み、
前記工程（ｅ）は、前記第１のサイドウォールスペーサに対してエッチングを行なって、前記第１のサイドウォールスペーサの上端の高さを前記第３のゲート用シリコン膜の上面及び前記第２のサイドウォールスペーサの上端よりも低くする工程を含み、
前記工程（ｆ）は、前記第３のゲート用シリコン膜の上に前記金属膜を形成する工程を含み、
前記工程（ｇ）は、前記第３のゲート用シリコン膜を前記金属膜によりフルシリサイド化して前記第３のゲート電極を形成する工程を含み、
前記工程（ｂ）の後で前記工程（ｆ）の前に、前記第３のゲート用シリコン膜に対してエッチングを行なって、前記第３のゲート用シリコン膜の上面の高さを前記第１のゲート用シリコン膜の上面よりも低くする工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２〜１４のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、第３のゲート絶縁膜上に、前記第１のゲート電極の組成と異なる組成の第３のゲート電極を有する第３のＭＩＳ型トランジスタをさらに備え、
前記工程（ａ）は、前記半導体領域上に前記第３のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第３のゲート絶縁膜上に第３のゲート用シリコン膜を形成する工程を含み、
前記工程（ｃ）は、前記第３のゲート用シリコン膜の側面上に前記第１のサイドウォールスペーサを形成する工程を含み、
前記工程（ｄ）は、前記第３のゲート用シリコン膜の側面上に前記第１のサイドウォールスペーサを介在させて前記第２のサイドウォールスペーサを形成する工程を含み、
前記工程（ｅ）は、前記第１のサイドウォールスペーサに対してエッチングを行なって、前記第１のサイドウォールスペーサの上端の高さを前記第３のゲート用シリコン膜の上面及び前記第２のサイドウォールスペーサの上端よりも低くする工程を含み、
前記工程（ｅ）の後に、前記第３のゲート用シリコン膜の上に他の金属膜を形成する工程（ｉ）と、前記第３のゲート用シリコン膜を前記他の金属膜によりフルシリサイド化して前記第３のゲート電極を形成する工程（ｊ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２〜１６のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、抵抗体を有する抵抗素子をさらに備え、
前記工程（ａ）よりも前に、前記半導体領域の上部に素子分離領域を形成する工程（ｋ）をさらに備え、
前記工程（ｂ）は、前記素子分離領域上に抵抗用シリコン膜を形成する工程を含み、
前記工程（ｃ）は、前記抵抗用シリコン膜の側面上に前記第１のサイドウォールスペーサを形成する工程を含み、
前記工程（ｄ）は、前記抵抗用シリコン膜の側面上に前記第１のサイドウォールスペーサを介在させて前記第２のサイドウォールスペーサを形成する工程を含み、
前記工程（ｅ）は、前記第１のサイドウォールスペーサに対してエッチングを行なって、前記第１のサイドウォールスペーサの上端の高さを前記抵抗用シリコン膜の上面及び前記第２のサイドウォールスペーサの上端よりも低くする工程を含み、
前記工程（ｆ）は、前記抵抗用シリコン膜の上に前記金属膜を形成する工程を含み、
前記工程（ｇ）は、前記抵抗用シリコン膜を前記金属膜によりフルシリサイド化して前記抵抗体を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２〜１７のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、上部電極を有する容量素子をさらに備え、
前記工程（ａ）は、前記半導体領域上に前記容量絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記容量絶縁膜上に容量用シリコン膜を形成する工程を含み、
前記工程（ｃ）は、前記容量用シリコン膜の側面上に前記第１のサイドウォールスペーサを形成する工程を含み、
前記工程（ｄ）は、前記容量用シリコン膜の側面上に前記第１のサイドウォールスペーサを介在させて前記第２のサイドウォールスペーサを形成する工程を含み、
前記工程（ｅ）は、前記第１のサイドウォールスペーサに対してエッチングを行なって、前記第１のサイドウォールスペーサの上端の高さを前記容量用シリコン膜の上面及び前記第２のサイドウォールスペーサの上端よりも低くする工程を含み、
前記工程（ｆ）は、前記容量用シリコン膜の上に前記金属膜を形成する工程を含み、
前記工程（ｇ）は、前記容量用シリコン膜を前記金属膜によりフルシリサイド化して前記上部電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、フルシリサイド(Fully Silicided：ＦＵＳＩ）構造を有する電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路装置に集積化される半導体素子の集積度が増しており、例えばＭＩＳ（metal-insulator-semiconductor）型電界効果トランジスタ（ＦＥＴ：field-effect transistor）を構成するゲート電極を微細化すると共に、ゲート絶縁膜の絶縁膜材料に高誘電体を用いてゲート絶縁膜の電気的薄膜化を実現する手法が用いられつつある。しかしながら、通常、ゲート電極に用いられるポリシリコンは不純物注入を行なってもその空乏化が避けられず、該空乏化によりゲート絶縁膜の膜厚が電気的に増大した状態となるため、ＦＥＴの性能の向上を妨げる要因となっている。
【０００３】
近年では、ゲート電極の空乏化を防止できるゲート電極構造が提案されている。例えば、ゲート電極を構成するシリコン材料に金属材料を反応させて、シリコン材料の全体をシリサイド化するフルシリサイド（ＦＵＳＩ）構造もゲート電極の空乏化を抑制する有効な方法として報告されている。
【０００４】
以下に挙げた非特許文献１には、ＦＵＳＩ構造の形成方法が記載されている。また、非特許文献２には、ＦＵＳＩ電極にＮ型ＦＥＴとＰ型ＦＥＴとでは異なる材料、例えばＮ型ＦＥＴにはＮｉＳｉを用い、Ｐ型ＦＥＴにはＮｉ3Ｓｉを用いる構成が提案されている。
【０００５】
図２３（ａ）〜図２３（ｄ）は非特許文献１に示される従来のＭＩＳ型ＦＥＴの製造方法のＦＵＳＩ電極の形成工程における要部の断面構成を示している。
【０００６】
まず、図２３（ａ）に示すように、シリコンからなる半導体基板１の上部に素子分離膜２を形成し、その後、半導体基板１の素子分離膜２により区画されたＮ型ＦＥＴ領域Ａ及びＰ型ＦＥＴ領域Ｂの上に、ゲート絶縁膜３及び導電性を有するポリシリコン膜を順次形成する。続いて、形成したポリシリコン膜をパターニングして、Ｎ型ＦＥＴ領域Ａには第１のゲート電極形成膜４Ａを形成し、Ｐ型ＦＥＴ領域Ｂには第２のゲート電極形成膜４Ｂを形成する。続いて、各ゲート電極形成膜４Ａ、４Ｂの側面上に絶縁性のサイドウォールスペーサ５を形成し、さらに、形成した各サイドウォールスペーサ５をマスクとして、半導体基板１の活性領域にソースドレイン領域６をそれぞれ形成する。続いて、半導体基板１の上に各ゲート電極形成膜４Ａ、４Ｂ及びサイドウォールスペーサ５を覆うように層間絶縁膜７を形成し、形成した層間絶縁膜７に対して、化学機械研磨（ＣＭＰ）法等により各ゲート電極形成膜４Ａ、４Ｂを露出させる。
【０００７】
次に、図２３（ｂ）に示すように、層間絶縁膜７の上にＰ型ＦＥＴ領域Ｂを開口するレジストパターン８を形成し、形成したレジストパターン８をマスクとしてｐ型ＦＥＴ領域Ｂの層間絶縁膜７から露出する第２のゲート電極形成膜４Ｂの上部をエッチングして除去する。
【０００８】
次に、図２３（ｃ）に示すように、レジストパターン８を除去した後、各ゲート電極形成膜４Ａ、４Ｂを露出する層間絶縁膜７の上にニッケルからなる金属膜９を堆積する。
【０００９】
次に、図２３（ｄ）に示すように、半導体基板１に対して熱処理を行なって、ポリシリコンからなる各ゲート電極形成膜４Ａ、４Ｂと金属膜９とを互いに反応させることにより、Ｎ型ＦＥＴ領域Ａには上部がシリサイド化された第１のゲート電極１０Ａが形成され、Ｐ型ＦＥＴ領域Ｂにはフルシリサイド化された第２のゲート電極１０Ｂが形成される。非特許文献１においては、Ｎ型ＦＥＴを構成する第１のゲート電極１０Ａの下部にはポリシリコンからなるゲート電極形成膜４Ａの一部が残存し、Ｐ型ＦＥＴを構成する第２のゲート電極１０Ｂの下部にはポリシリコンからなるゲート電極形成膜４Ｂは残存せず、すべてＮｉＳｉとなる。
【００１０】
また、非特許文献２においては、金属膜を厚く堆積することにより、第１のゲート電極１０Ａの全体をＮｉＳｉとし、第２のゲート電極１０ｂの全体をＮｉ3Ｓｉとする構成が記載されている。
【非特許文献１】2004 IEEE, Proposal of New HfSiON CMOS Fabrication Process (HAMDAMA) for Low Standby Power Device, T.Aoyama et.al
【非特許文献２】2004 IEEE, Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices, K.Takahashi et.al
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本願発明者は、従来のＦＵＳＩ構造について種々の検討を重ねた結果、ＭＩＳＦＥＴにおけるゲート電極をＦＵＳＩ化する際に、ゲート電極形成用のポリシリコン膜のフルシリサイド化が不均一となるという現象を見出した。この現象は、特にゲート長が比較的に大きい場合に顕著となる。図２４（ａ）及び図２４（ｂ）にこの現象を示す。
【００１２】
図２４（ａ）に示すように、半導体基板１の活性領域の上に、それぞれポリシリコンからなる第１のゲート電極形成膜４Ｃと該第１のゲート電極形成膜４Ｃよりもゲート長が大きい第２のゲート電極形成膜４Ｄとが形成されている。この場合に、従来のゲート電極のシリサイド化工程では、各ゲート電極形成膜４Ｃ、４Ｄの上に堆積された金属膜９から金属原子がポリシリコン中に拡散するだけではなく、各サイドウォールスペーサ５の上側及びその近傍部分からも金属がポリシリコン中に供給される。すなわち、各ゲート電極形成膜４Ｃ、４Ｄの上に堆積したゲート長方向の両側部から金属が過剰に供給される結果、各ポリシリコンにおけるサイドウォールスペーサ５の近傍においては、シリサイド化が過反応となる。
【００１３】
これにより、図２４（ｂ）に示すように、ゲート長が相対的に小さい第１のゲート電極形成膜４ＣをＦＵＳＩ化して所望の組成比を有する第１のゲート電極１０Ｃを形成した場合に、ゲート長が相対的に大きい第２のゲート電極形成膜４Ｄは全てをシリサイド化することができず、シリサイド化された第２のゲート電極１０Ｄの下部にポリシリコンからなる第２のゲート電極形成膜４Ｄの一部が残存する。
【００１４】
一方、ゲート長が相対的に大きい第２のゲート電極形成膜４ＤをＦＵＳＩ化して第２のゲート電極１０Ｄを形成した場合は、ゲート長が相対的に小さい第１のゲート電極形成膜４Ｃには金属が過剰に供給されるため、所望の組成比よりも金属リッチな第１のゲート電極１０Ｃが形成される。
【００１５】
さらに、ゲート長が相対的に大きい第２のゲート電極形成膜４ＤをＦＵＳＩ化する際には、それを構成するポリシリコンのサイドウォールスペーサ５から離れた中央部分に対しては該ポリシリコンの上側部分に堆積された金属のみが供給される。これに対して、ポリシリコンにおけるサイドウォールスペーサ５に隣接する近傍部分においては、該ポリシリコンの上側部分に堆積された金属だけではなく、各サイドウォールスペーサ５の上側部分及びその近傍部分からも金属がポリシリコン中に供給される。従って、第２のゲート電極１０Ｄは、サイドウォールスペーサ５から離れた中央部分に比べてサイドウォールスペーサ５に隣接する近傍部分の方が金属リッチとなるため組成が不均一に形成される。このように、ゲート長が比較的に大きいＦＥＴにおいては、ゲート電極の組成がサイドウォールスペーサ５の近傍部分とゲート電極の中央部分とで異なってしまうため、ＦＥＴのしきい値電圧がばらつく原因となる。
【００１６】
また、従来のＦＵＳＩ化方法を、抵抗素子又は容量素子の上部電極に適用する場合においても、抵抗素子の場合は抵抗値がばらついたり、容量素子の場合は容量値がばらついたりする原因となる。
【００１７】
本発明は、前記従来の問題を解決し、ゲート長に依存することなく均一な組成を持つＦＵＳＩ構造を有する半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、ゲート電極の側面上に設けるサイドウォールスペーサをゲート電極側から第１のサイドウォールスペーサ及び第２のサイドウォールスペーサを含む積層構造とし、ゲート電極と接する第１のサイドウォールの上部を除去することにより、第２のサイドウォールスペーサとゲート電極の側面との間に空隙部を設ける構成とする。
【００１９】
具体的に、本発明に係る半導体装置は、金属によりフルシリサイド化された第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置を対象とし、第１のＭＩＳ型トランジスタは、半導体領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールスペーサと、第１のゲート電極の側面上に第１のサイドウォールスペーサを介在させて形成された第２のサイドウォールスペーサとを有し、第１のサイドウォールスペーサと第２のサイドウォールスペーサとは互いのエッチング特性が異なっており、第１のサイドウォールスペーサの上端は、第１のゲート電極の上面及び第２のサイドウォールスペーサの上端よりも低く形成されていることを特徴とする。
【００２０】
本発明の半導体装置によると、第１のゲート電極の側面上に形成される第１のサイドウォールスペーサの上端は、第１のゲート電極の上面及び第２のサイドウォールスペーサの上端よりも低いため、第１のゲート電極の側面と第２のサイドウォールとの間にそれぞれ空隙が生じる。これにより、サイドウォールを含め第１のゲート電極の上に金属膜を堆積して行なうシリサイド化工程において、第１のゲート電極の両側面上における第２のサイドウォールとの間の空隙によって、堆積された金属膜がゲート電極上で切り離されるか又は膜厚が小さくなる。このため、第１のゲート電極にはその上方に位置する金属のみが供給されて、他の領域から金属がほとんど供給されることがない。このため、第１のゲート電極はその大きさ（ゲート長寸法）に拘わらず、ＦＵＳＩ化されたゲート電極の組成が均一となる。
【００２１】
本発明の半導体装置において、第２のサイドウォールスペーサの上端は、第１のゲート電極の上面よりも高いことが好ましい。
【００２２】
本発明の半導体装置は、金属によりフルシリサイド化された、第１のゲート電極に比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、第２のＭＩＳ型トランジスタは、半導体領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第１のサイドウォールスペーサと、第２のゲート電極の側面上に第１のサイドウォールスペーサを介在させて形成された第２のサイドウォールスペーサとを有し、第１のサイドウォールスペーサの上端は、第２のゲート電極の上面及び第２のサイドウォールスペーサの上端よりも低く形成されており、第１のＭＩＳ型トランジスタの導電型と第２のＭＩＳ型トランジスタの導電型とは同一であることが好ましい。
【００２３】
この場合に、第１のゲート電極の上面及び第２のゲート電極の上面は、半導体領域の上面からの高さが互いに等しいことが好ましい。
【００２４】
また、この場合に、第１のゲート電極と第２のゲート電極とは互いの組成が同一であることが好ましい。
【００２５】
本発明の半導体装置は、金属によりフルシリサイド化された第３のゲート電極を有する第３のＭＩＳ型トランジスタをさらに備え、第３のＭＩＳ型トランジスタは、半導体領域上に形成された第３のゲート絶縁膜と、第３のゲート絶縁膜上に形成された第３のゲート電極と、第３のゲート電極の側面上に形成された第１のサイドウォールスペーサと、第３のゲート電極の側面上に第１のサイドウォールスペーサを介在させて形成された第２のサイドウォールスペーサとを有し、第１のサイドウォールスペーサの上端は、第３のゲート電極の上面及び第２のサイドウォールスペーサの上端よりも低く形成されており、第１のＭＩＳ型トランジスタの導電型と第３のＭＩＳ型トランジスタの導電型とは互いに異なることが好ましい。
【００２６】
この場合に、第１のゲート電極と第３のゲート電極とは、互いの組成が異なることが好ましい。
【００２７】
本発明の半導体装置は、金属によりフルシリサイド化された抵抗体を有する抵抗素子をさらに備え、抵抗素子は、半導体領域上に設けられた素子分離領域上に形成された抵抗体と、抵抗体の側面上に形成された第１のサイドウォールスペーサと、抵抗体の側面上に第１のサイドウォールスペーサを介在させて形成された第２のサイドウォールスペーサとを有し、第１のサイドウォールスペーサの上端は、第抵抗体の上面及び第２のサイドウォールスペーサの上端よりも低く形成されていることが好ましい。
【００２８】
この場合に、第１のゲート電極と抵抗体とは、互いの組成が同一であることが好ましい。
【００２９】
本発明の半導体装置は、金属によりフルシリサイド化された上部電極を有する容量素子をさらに備え、容量素子は、半導体領域上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極と、上部電極の側面上に形成された第１のサイドウォールスペーサと、上部電極の側面上に第１のサイドウォールスペーサを介在させて形成された第２のサイドウォールスペーサとを有し、第１のサイドウォールスペーサの上端は、上部電極の上面及び第２のサイドウォールスペーサの上端よりも低く形成されていることが好ましい。
【００３０】
この場合に、第１のゲート電極と上部電極とは互いの組成が同一であることが好ましい。
【００３１】
本発明に係る半導体装置の製造方法は、第１のゲート絶縁膜上に第１のゲート電極を有する第１のＭＩＳ型トランジスタを備えた半導体装置の製造方法を対象とし、半導体領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート用シリコン膜を形成する工程（ｂ）と、第１のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを形成する工程（ｃ）と、第１のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程（ｄ）と、工程（ｄ）の後に、第１のサイドウォールスペーサに対してエッチングを行なって、第１のサイドウォールスペーサの上端の高さを第１のゲート用シリコン膜の上面及び第２のサイドウォールスペーサの上端よりも低くする工程（ｅ）と、工程（ｅ）の後に、第１のゲート用シリコン膜の上に金属膜を形成する工程（ｆ）と、第１のゲート用シリコン膜を金属膜によりフルシリサイド化して第１のゲート電極を形成する工程（ｇ）とを備えていることを特徴とする。
【００３２】
本発明の半導体装置の製造方法によると、第１のゲート用シリコン膜を形成し、形成した第１のゲート用シリコン側面上に第１のサイドウォールスペーサと該第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを順次形成する。続いて、第１のサイドウォールスペーサに対してエッチングを行なって、第１のサイドウォールスペーサの上端の高さを第１のゲート電極の上面よりも低くするため、その後の第２のサイドウォールスペーサ及び第１のゲート電極の上に金属膜を形成する工程において、第１のゲート電極の両側面と第２のサイドウォールとの間に空隙が生じる。この空隙によって、堆積された金属膜が第１のゲート電極上で切り離されるか又は膜厚が小さくなるため、第１のゲート電極にはその上方に位置する金属のみが供給されて、他の領域からはほとんど金属が供給されることがない。このため、第１のゲート電極はその大きさ（ゲート長寸法）に拘わらず、ＦＵＳＩ化されたゲート電極の組成を均一とすることができる。さらに、従来は層間絶縁膜等の成膜工程による熱処理時に発生するゲート電極材料とサイドウォールスペーサ材料との膨張率又は収縮率の違いによって半導体領域にストレスが印加されるが、本発明は第１のゲート電極の側面に形成された空隙によってこのストレスが大きく緩和される。このため、ＦＵＳＩ化によるストレスに起因するトランジスタ特性のばらつきを防止することができる。
【００３３】
本発明の半導体装置の製造方法において、工程（ｂ）は、第１のゲート用シリコン膜上に保護絶縁膜を形成する工程を含み、工程（ｃ）は、第１のゲート用シリコン膜及び保護絶縁膜の側面上に第１のサイドウォールスペーサを形成する工程を含み、工程（ｄ）は、第１のゲート用シリコン膜及び保護絶縁膜の側面上に第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程を含み、工程（ｅ）は、保護絶縁膜に対してエッチングを行って、第１のゲート用シリコン膜の上面を露出する工程を含んでいることが好ましい。
【００３４】
本発明の半導体装置の製造方法において、半導体装置は、第２のゲート絶縁膜上に、第１のゲート電極に比べてゲート長が大きい第２のゲート電極を有する第２のＭＩＳ型トランジスタをさらに備え、工程（ａ）は、半導体領域上に第２のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第２のゲート絶縁膜上に第２のゲート用シリコン膜を形成する工程を含み、工程（ｃ）は、第２のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを形成する工程を含み、工程（ｄ）は、第２のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程を含み、工程（ｅ）は、第１のサイドウォールスペーサに対してエッチングを行なって、第１のサイドウォールスペーサの上端の高さを第２のゲート用シリコン膜の上面及び第２のサイドウォールスペーサの上端よりも低くする工程を含み、工程（ｆ）は、第２のゲート用シリコン膜の上に金属膜を形成する工程を含み、工程（ｇ）は、第２のゲート用シリコン膜を金属膜によりフルシリサイド化して第２のゲート電極を形成する工程を含んでいることが好ましい。
【００３５】
本発明の導体装置の製造方法において、半導体装置は、第３のゲート絶縁膜上に、第１のゲート電極の組成と異なる組成からなる第３のゲート電極を有する第３のＭＩＳ型トランジスタをさらに備え、工程（ａ）は、半導体領域上に第３のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第３のゲート絶縁膜上に第３のゲート用シリコン膜を形成する工程を含み、工程（ｃ）は、第３のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを形成する工程を含み、工程（ｄ）は、第３のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程を含み、工程（ｅ）は、第１のサイドウォールスペーサに対してエッチングを行なって、第１のサイドウォールスペーサの上端の高さを第３のゲート用シリコン膜の上面及び第２のサイドウォールスペーサの上端よりも低くする工程を含み、工程（ｆ）は、第３のゲート用シリコン膜の上に金属膜を形成する工程を含み、工程（ｇ）は、第３のゲート用シリコン膜を金属膜によりフルシリサイド化して第３のゲート電極を形成する工程を含み、工程（ｂ）の後で工程（ｆ）の前に、第３のゲート用シリコン膜に対してエッチングを行なって、第３のゲート用シリコン膜の上面の高さを第１のゲート用シリコン膜の上面よりも低くする工程（ｈ）をさらに備えていることが好ましい。
【００３６】
本発明の半導体装置の製造方法において、半導体装置は、第３のゲート絶縁膜上に、第１のゲート電極の組成と異なる組成の第３のゲート電極を有する第３のＭＩＳ型トランジスタをさらに備え、工程（ａ）は、半導体領域上に第３のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第３のゲート絶縁膜上に第３のゲート用シリコン膜を形成する工程を含み、工程（ｃ）は、第３のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを形成する工程を含み、工程（ｄ）は、第３のゲート用シリコン膜の側面上に第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程を含み、工程（ｅ）は、第１のサイドウォールスペーサに対してエッチングを行なって、第１のサイドウォールスペーサの上端の高さを第３のゲート用シリコン膜の上面及び第２のサイドウォールスペーサの上端よりも低くする工程を含み、工程（ｅ）の後に、第３のゲート用シリコン膜の上に他の金属膜を形成する工程（ｉ）と、第３のゲート用シリコン膜を他の金属膜によりフルシリサイド化して第３のゲート電極を形成する工程（ｊ）とをさらに備えていることが好ましい。
【００３７】
本発明の半導体装置の製造方法において、半導体装置は、抵抗体を有する抵抗素子をさらに備え、工程（ａ）よりも前に、半導体領域の上部に素子分離領域を形成する工程（ｋ）をさらに備え、工程（ｂ）は、素子分離領域上に抵抗用シリコン膜を形成する工程を含み、工程（ｃ）は、抵抗用シリコン膜の側面上に第１のサイドウォールスペーサを形成する工程を含み、工程（ｄ）は、抵抗用シリコン膜の側面上に第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程を含み、工程（ｅ）は、第１のサイドウォールスペーサに対してエッチングを行なって、第１のサイドウォールスペーサの上端の高さを抵抗用シリコン膜の上面及び第２のサイドウォールスペーサの上端よりも低くする工程を含み、工程（ｆ）は、抵抗用シリコン膜の上に金属膜を形成する工程を含み、工程（ｇ）は、抵抗用シリコン膜を金属膜によりフルシリサイド化して抵抗体を形成する工程を含んでいることが好ましい。
【００３８】
本発明の半導体装置の製造方法において、半導体装置は、上部電極を有する容量素子をさらに備え、工程（ａ）は、半導体領域上に容量絶縁膜を形成する工程を含み、工程（ｂ）は、容量絶縁膜上に容量用シリコン膜を形成する工程を含み、工程（ｃ）は、容量用シリコン膜の側面上に第１のサイドウォールスペーサを形成する工程を含み、工程（ｄ）は、容量用シリコン膜の側面上に第１のサイドウォールスペーサを介在させて第２のサイドウォールスペーサを形成する工程を含み、工程（ｅ）は、第１のサイドウォールスペーサに対してエッチングを行なって、第１のサイドウォールスペーサの上端の高さを容量用シリコン膜の上面及び第２のサイドウォールスペーサの上端よりも低くする工程を含み、工程（ｆ）は、容量用シリコン膜の上に金属膜を形成する工程を含み、工程（ｇ）は、容量用シリコン膜を金属膜によりフルシリサイド化して上部電極を形成する工程を含んでいることが好ましい。
【発明の効果】
【００３９】
本発明の半導体装置及びその製造方法によると、ゲート電極のゲート長寸法に拘わらず、ゲート電極の組成が均一なＦＵＳＩ構造を得られるため、しきい値電圧のばらつきを抑制することができる。その上、サイドウォールスペーサを介したＦＵＳＩ化によるストレスに起因したトランジスタ特性のばらつきを防止することができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の主面には、シャロウトレンチ分離（ＳＴＩ）からなる素子分離領域１０２によって、ＦＥＴ形成領域Ｔ、抵抗素子形成領域Ｒ及び容量素子形成領域Ｃが区画されて形成されている。ここで、抵抗素子形成領域Ｒは素子分離領域１０２上に設けられる。
【００４２】
ＦＥＴ形成領域Ｔには、ゲート長が互いに異なる第１のＮ型ＦＥＴ１１及び第２のＮ型ＦＥＴ１２が形成され、抵抗素子形成領域Ｒには、幅が互いに異なる第１の抵抗素子２１及び第２の抵抗素子２２が形成され、容量素子形成領域Ｃには、上部電極の幅が互いに異なる第１の容量素子３１及び第２の容量素子３２が形成されている。
【００４３】
ＦＥＴ形成領域Ｔにおける第１のＮ型ＦＥＴ１１及び第２のＮ型ＦＥＴ１２は、それぞれ半導体基板１０１の上に形成されたゲート絶縁膜１０３と、該ゲート絶縁膜１０３の上に形成され、フルシリサイド化（ＦＵＳＩ化）された金属シリサイドからなる第１のゲート電極１４Ｔ１及び該第１のゲート電極１４Ｔ１よりもゲート長が大きい第２のゲート電極１４Ｔ２と、各ゲート電極１４Ｔ１、１４Ｔ２の両側面上に順次形成された例えば酸化シリコン（ＳｉＯ2 ）からなる第１のサイドウォールスペーサ１０５及び窒化シリコン（Ｓｉ3Ｎ4）からなる第２のサイドウォールスペーサ１０６と、半導体基板１０１における各ゲート電極１４Ｔ１、１４Ｔ２の側方の領域にそれぞれ形成され、Ｎ型の不純物イオンが注入されてなるＮ型エクステンション領域１０４と、半導体基板１０１における第２のサイドウォールスペーサ１０６の側方の領域にそれぞれ形成され、Ｎ型の不純物イオンが注入されてなるＮ型ソースドレイン領域１０７とにより構成されている。
【００４４】
抵抗素子形成領域Ｒにおける第１の抵抗素子２１及び第２の抵抗素子２２は、それぞれがＦＵＳＩ化された金属シリサイドからなる第１の抵抗体１４Ｒ１及び該第１の抵抗体１４Ｒ１よりも幅が大きい第２の抵抗体１４Ｒ２と、各抵抗体１４Ｒ１、１４Ｒ２の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６とにより構成されている。
【００４５】
容量素子形成領域Ｃにおける第１の容量素子３１及び第２の容量素子３２は、ＭＩＳ型の容量素子であって、それぞれ半導体基板１０１の上に形成された容量絶縁膜１１３と、該容量絶縁膜１１３の上に形成され、ＦＵＳＩ化された金属シリサイドからなる第１の上部電極１４Ｃ１及び該第１の上部電極１４Ｃ１よりも幅が大きい第２の上部電極１４Ｃ２と、各上部電極１４Ｃ１、１４Ｃ２の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６と、半導体基板１０１における各上部電極１４Ｃ１、１４Ｃ２の側方の領域及び容量絶縁膜１１３の下側に形成され、Ｎ型の不純物イオンが注入されてなる下部電極１１７とにより構成されている。下部電極１１７は、半導体基板１０１における容量絶縁膜１１３の下側に形成され、Ｎ型の不純物イオンが注入されてなるＮ型領域１１６と、半導体基板１０１における各上部電極１４Ｃ１、１４Ｃ２の側方の領域にそれぞれ形成され、Ｎ型の不純物イオンが注入されてなるＮ型領域１０４Ｃと、半導体基板１０１における第２のサイドウォールスペーサ１０６の側方の領域にそれぞれ形成され、Ｎ型の不純物イオンが注入されてなるＮ型領域１０７Ｃとにより構成されている。
【００４６】
第１の実施形態の特徴として、ＦＵＳＩ化された各ゲート電極１４Ｔ１、１４Ｔ２のゲート長方向の両側面上に形成された第１のサイドウォールスペーサ１０５は、その上端が各ゲート電極１４Ｔ１、１４Ｔ２の上面及び第２のサイドウォールスペーサ１０６の上端よりも低く形成されている。同様に、ＦＵＳＩ化された各抵抗体１４Ｒ１、１４Ｒ２及び各上部電極１４Ｃ１，１４Ｃ２においても、それぞれの側面上に形成された第１のサイドウォールスペーサ１０５の上端が各抵抗体１４Ｒ１、１４Ｒ２の上面又は各上部電極１４Ｃ１、１４Ｃ２の上面、及び第２のサイドウォールスペーサ１０６の上端よりも低く形成されている。
【００４７】
なお、図１において、便宜上、それぞれ２つずつのＦＥＴ１１、１２、抵抗素子２１、２２及び容量素子３１、３２を示しているが、半導体基板１０１上にはさらに多くの素子が形成されている。
【００４８】
図２（ａ）は第１の実施形態に係る半導体装置におけるＦＵＳＩ化された第１のゲート電極１４Ｔ１の平面構成を示し、図２（ｂ）は（ａ）のIIｂ−IIｂ線における断面構成を示している。図２において、図１に示す構成部材と同一の構成部材には同一の符号を付している。図２（ａ）に示す第１のゲート電極１４Ｔ１の幅広部分は、素子分離領域１０２の上に形成されたコンタクト形成部である。図２（ａ）に示すように、第１のゲート電極１４Ｔ１の周囲には、該第１のゲート電極１４Ｔ１側から第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６が順次積層されて形成されている。また、図２（ｂ）に示すように、第１のサイドウォールスペーサ１０５の上側には、第１のゲート電極１４Ｔ１と第２のサイドウォールスペーサ１０６とに挟まれてなる空隙部１０５ａが形成されている。ここでは、Ｎ型ＦＥＴの第１のゲート電極１４Ｔ１を例に示したが、第２のゲート電極１４Ｔ２を含め、各抵抗素子２１、２２の第１及び第２の抵抗体１４Ｒ１、１４Ｒ２及び各容量素子３１、３２の第１及び第２の上部電極１４Ｃ１、１４Ｃ２についても同一の構造を有している。
【００４９】
この構成により、第１の実施形態に係る半導体装置は、それぞれがＦＵＳＩ化され且つ同一の構造を有する各ゲート電極１４Ｔ１、１４Ｔ２、各抵抗体１４Ｒ１、１４Ｒ２及び各上部電極１４Ｃ１、１４Ｃ２は、これら各ゲート電極１４Ｔ１、１４Ｔ２、各抵抗体１４Ｒ１、１４Ｒ２及び各上部電極１４Ｃ１、１４Ｃ２の大きさ（平面寸法）に依存せず、自己整合的に同一の組成となる。このため、例えばＮ型ＦＥＴ１１、１２においては、それぞれ第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２の大きさによる組成の不均一に起因するしきい値電圧のばらつきを防止することができる。また、各抵抗素子２１、２２においても抵抗値のばらつきが防止され、各容量素子においても容量値のばらつきが防止される。その結果、半導体装置の性能の向上及び高集積化を実現することができる。
【００５０】
なお、図１においては、第１のＮ型ＦＥＴ１１と第２のＮ型ＦＥＴ１２とを、また、第１の容量素子３１と第２の容量素子３２とを、素子分離領域１０２で区画された半導体基板１０１からなる同一領域内に形成する例を示したが、それぞれの素子を単独で素子分離領域１０２で区画された領域内に形成してもよい。また、いずれか２種類の素子を同一領域内に組み合わせて形成してもよい。また、第１の抵抗素子２１と第２の抵抗素子２２とを素子分離領域１０２上に隣接して形成する例を示したが、互いに離間している素子分離領域１０２上に形成してもよい。また、Ｎ型ＦＥＴ１１、１２はＰ型ＦＥＴであってもよい。また、形成される素子はＦＥＴ、抵抗素子及び容量素子に限られず、ＦＵＳＩ構造の導電体を用いる他の素子、例えばフューズ素子等を形成することができる。
【００５１】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００５２】
図３（ａ）、図３（ｂ）乃至図６は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００５３】
まず、図３（ａ）に示すように、シリコンからなる半導体基板１０１の上部にＳＴＩからなる素子分離領域１０２を形成し、その後、容量素子形成領域Ｃに対して、例えばＮ型不純物イオンを選択的に注入して、半導体基板１０１の上部に下部電極１１７の一部となるＮ型領域１１６を形成する。このＮ型領域１１６は、容量絶縁膜１１３の直下において下部電極１１７となる。その後、化学的気相堆積（ＣＶＤ）法により、半導体基板１０１の主面上におけるＦＥＴ形成領域Ｔ及び容量素子形成領域Ｃに、それぞれ物理的な膜厚が３ｎｍの酸化ハフニウム（ＨｆＯ2 ）からなるゲート絶縁膜１０３及び容量絶縁膜１１３を堆積する。ここで、抵抗素子形成領域Ｒの素子分離領域１０２上に酸化ハフニウムからなる絶縁膜を形成してもよい。続いて、ＣＶＤ法により、半導体基板１０１の上に、ＦＥＴ形成領域Ｔにおいてはゲート絶縁膜１０３を介在させ、また、容量素子形成領域Ｃにおいては容量絶縁膜１１３を介在させて、膜厚が７５ｎｍの導電性のポリシリコン膜１１４と、膜厚が２５ｎｍの酸化シリコン（ＳｉＯ2 ）からなる保護絶縁膜１１５とを順次堆積する。なお、ポリシリコン膜１１４には、導電性のアモルファスシリコンを用いることもできる。その後、リソグラフィ法により、保護絶縁膜１１５の上に、ＦＥＴ形成領域Ｔのゲート電極形成領域、抵抗素子形成領域Ｒの抵抗体形成領域及び容量素子形成領域Ｃの上部電極形成領域をマスクするレジストパターン（図示せず）を形成する。続いて、形成したレジストパターンをマスクとして保護絶縁膜１１５及びポリシリコン膜１１４をエッチングによりパターニングして、ＦＥＴ形成領域Ｔにおいてはゲート長が互いに異なる第１及び第２のゲート電極パターンとし、抵抗素子形成領域Ｒにおいては幅が互いに異なる第１及び第２の抵抗体パターンとし、容量素子形成領域Ｃにおいては幅が互いに異なる第１及び第２の上部電極パターンとする。ここで、エッチングにドライエッチ法を用いる場合には、エッチングガスとして、例えば、酸化シリコンにはフルオロカーボンを主成分とするガスを用い、ポリシリコンには塩素を主成分とするガスを用いることができる。続いて、ＣＶＤ法により、半導体基板１０１の上に、パターニングされた各ポリシリコン膜１１４及び保護絶縁膜１１５を覆うように、膜厚が５ｎｍの酸化シリコン膜を堆積し、堆積した酸化シリコン膜をエッチバックすることにより、各ゲート電極パターン、各抵抗体パターン及び各上部電極パターンのそれぞれの両側面上に酸化シリコンからなる第１のサイドウォールスペーサ１０５を形成する。
【００５４】
次に、図３（ｂ）に示すように、各保護絶縁膜１１５をマスクとして、半導体基板１０１にＮ型不純物イオンを注入することにより、ＦＥＴ形成領域ＴにおいてはＮ型エクステンション領域１０４を形成し、容量素子形成領域Ｃにおいては下部電極１１７の一部となるＮ型領域１０４Ｃを形成する。その後、ＣＶＤ法により、半導体基板１０１の上に、それぞれ第１のサイドウォールスペーサ１０５が形成された各ポリシリコン膜１１４及び保護絶縁膜１１５を覆うように、例えば窒化シリコン膜を堆積し、堆積した窒化シリコン膜に対してエッチバックを行なって、各ポリシリコン膜１１４及び保護絶縁膜１１５の両側面上に第１のサイドウォールスペーサ１０５を介在させた第２のサイドウォールスペーサ１０６をそれぞれ形成する。続いて、各保護絶縁膜１１５、第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６をマスクとして、半導体基板１０１にＮ型不純物イオンを注入することにより、ＦＥＴ形成領域ＴにおいてはＮ型ソースドレイン領域１０７を形成し、容量素子形成領域Ｃにおいては下部電極１１７の一部となるＮ型領域１０７Ｃを形成する。これにより、ＦＥＴ形成領域Ｔには、Ｎ型エクステンション領域１０４とＮ型ソースドレイン領域１０７からなるソースドレイン領域が形成され、容量素子形成領域Ｃには、Ｎ型領域１０４ＣとＮ型領域１０７ＣとＮ型領域１１６からなる下部電極１１７が形成される。この後、Ｎ型ソースドレイン領域１０７及び下部電極１１７におけるＮ型領域１０７Ｃの表面をニッケル（Ｎｉ）等によりシリサイド化してもよい。なお、ここでは、第１のサイドウォールスペーサ１０５は、例えばゲート絶縁膜１０３、ポリシリコン膜１１４及び保護絶縁膜１１５の側面上にのみ形成したが、第１のサイドウォールスペーサ１０５の下部を第２のサイドウォールスペーサ１０６の底部と半導体基板１０１との間に屈曲させた断面Ｌ字状としてもよい。また、第２のサイドウォールスペーサ１０６を窒化シリコンにより構成したが、酸化シリコンと窒化シリコンとからなる２層構造、さらには、酸化シリコンと窒化シリコンと酸化シリコンとからなる３層構造としてもよい。
【００５５】
次に、図４（ａ）に示すように、ＣＶＤ法により、半導体基板１０１の上に、各保護絶縁膜１１５及び各サイドウォールスペーサ１０５、１０６を覆うように、例えば酸化シリコンからなる層間絶縁膜１０８を堆積し、堆積した層間絶縁膜１０８を例えば化学機械研磨（ＣＭＰ）法により平坦化して、各保護絶縁膜１１５の上面を露出する。
【００５６】
次に、図４（ｂ）に示すように、例えばウェットエッチングにより、各保護絶縁膜１１５を除去して、各保護絶縁膜１１５の下側に位置するポリシリコン膜１１４をそれぞれ露出する。このとき、第１のサイドウォール１０５と保護絶縁膜１１５とは共に酸化シリコンからなるため、各第１のサイドウォールスペーサ１０５の上端がそれと隣接するポリシリコン膜１１４の上面よりも低くなるようにエッチングする。このとき、ポリシリコン膜１１４の上面から第１のサイドウォールスペーサ１０５の上端までの距離（空隙部１０５ａの深さ）は、第１のサイドウォールスペーサ１０５の幅の大きさと同等あるいはそれ以上であることが好ましい。なお、第１の実施形態においては、層間絶縁膜１０８を酸化シリコンにより形成しているため、保護絶縁膜１１５及び第１のサイドウォールスペーサ１０５に対するエッチング時に、層間絶縁膜１０８も同時にエッチングされる。しかしながら、層間絶縁膜１０８が同時にエッチングされても、半導体基板１０１が露出しないようにエッチングの制御を行なえるため、特に問題はない。また、保護絶縁膜１１５と層間絶縁膜１０８とについては、互いのエッチレートが異なる材料又は堆積条件を用いてもよい。例えば、保護絶縁膜１１５を構成する酸化シリコンにリン（Ｐ）又はホウ素（Ｂ）を添加することにより、保護絶縁膜１１５のエッチレートを層間絶縁膜１０８と比べて高くすることができるので、層間絶縁膜１０８に対してエッチング選択性を持たせることができる。なお、ポリシリコン膜１１４と第２のサイドウォールスペーサ１０６を構成する窒化シリコンとに対して、酸化シリコンとの間のエッチング選択性を持たせるには、ウェットエッチングの場合には、フッ酸を主成分とするエッチャントを用いればよい。また、ドライエッチングの場合には、一例として、流量が１５ｍｌ／ｍｉｎ（標準状態）のＣ5Ｆ8、流量が１８ｍｌ／ｍｉｎ（標準状態）のＯ2、及び流量が９５０ｍｌ／ｍｉｎ（標準状態）のＡｒを圧力が６．７Ｐａで供給し、ＲＦ出力（Ｔ／Ｂ）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いればよい。これにより、各第２のサイドウォールスペーサ１０６と各ポリシリコン膜１１４との間に高いアスペクト比を持つ空隙部１０５ａが形成される。なお、第１の実施形態においては、保護絶縁膜１１５をポリシリコン膜１１４の上にあらかじめ堆積し、該保護絶縁膜１１５をエッチングにより除去する際に、第１のサイドウォールスペーサ１０５の上部に対しても同時にエッチングを施したが、保護絶縁膜１１５と第１のサイドウォールスペーサ１０５とに異なる材料を用い、保護絶縁膜１１５と第１のサイドウォールスペーサ１０５とをそれぞれ個別にエッチングしてもよい。また、保護絶縁膜１１５を堆積せずに、各ポリシリコン膜１１４の上に直接に層間絶縁膜１０８を堆積し、各ポリシリコン膜１１４の上面をＣＭＰ法等により露出した後に、第１のサイドウォールスペーサ１０５の上部をエッチングにより除去してもよい。
【００５７】
次に、図５（ａ）に示すように、スパッタ法により、露出した各サイドウォール１０５、１０６及びポリシリコン膜１１４を含め層間絶縁膜１０８の上に、例えば膜厚が４５ｎｍのニッケル（Ｎｉ）からなる金属膜１０９を堆積する。金属膜１０９の堆積は、一般に段差被覆性（ステップカバレッジ）が低いため、すなわち指向性が高いため、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間の第１のサイドウォールスペーサ１０５の上側にそれぞれ形成された空隙部１０５ａには、ポリシリコン膜１１４の大きさに依らず金属膜１０９がほとんど堆積することがない。このため、各空隙部１０５ａは残ったままとなる。但し、この空隙部１０５ａの上側を跨ぐように金属膜１０９が堆積する場合もあるが、この場合でも金属膜１０９の膜厚は小さいため支障はない。
【００５８】
次に、図５（ｂ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、各ポリシリコン膜１１４と金属膜１０９との間でシリサイド化反応を起こすことにより、各ポリシリコン膜１１４の全体をシリサイド化する。これにより、半導体基板１０１上のＦＥＴ形成領域Ｔにおいては、ＦＵＳＩ構造を有し且つゲート長が互いに異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２が形成され、抵抗素子形成領域Ｒにおいては、ＦＵＳＩ構造を有し且つ幅が互いに異なる第１の抵抗体１４Ｒ１及び第２の抵抗体１４Ｒ２が形成され、容量子形成領域Ｃにおいては、ＦＵＳＩ構造を有し且つ幅が互いに異なる第１の上部電極１４Ｃ１及び第２の上部電極１４Ｃ２が形成される。
【００５９】
第１の実施形態の特徴として、シリサイド化工程において、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間に、第１のサイドウォールスペーサ１０５の上部を除去することにより形成された空隙部１０５ａによって、金属膜１０９は各ポリシリコン膜１１４の上にそれぞれ孤立化するか又は金属膜１０９の膜厚が他の部分よりも小さくなる。このため、第２のサイドウォールスペーサ１０６の上側及びその近傍からシリサイド用の金属が各ポリシリコン膜１１４に過剰に供給されることがなくなる。従って、各ポリシリコン膜１１４と金属膜１０９との反応可能な体積比率は、各ゲート電極１４Ｔ１、１４Ｔ２等のゲート長、すなわち平面寸法に依存することがなくなる。すなわち、各ポリシリコン膜１１４と金属膜１０９との反応可能な体積比率は、図４（ｂ）に示す工程で露出されたポリシリコン膜１１４と、図５（ａ）に示す工程で堆積された金属膜１０９との両者の膜厚で決定され、ほぼ一定となる。言い換えれば、各ポリシリコン膜１１４に対するシリサイド化反応は、反応律速から供給律速へと移行する。これにより、それぞれ互いの平面寸法が異なるゲート電極１４Ｔ１、１４Ｔ２、抵抗体１４Ｒ１、１４Ｒ２及び上部電極１４Ｃ１、１４Ｃ２であっても、そのいずれに対しても組成が均一なＦＵＳＩ構造を実現することができる。なお、このとき、シリサイド化はポリシリコン膜１１４とその上の金属膜１０９との間で起こるため、横方向（半導体基板１０１の面内方向）への成長はほとんど起こらない。このため、フルシリサイド化された各ゲート電極１４Ｔ１、１４Ｔ２等の上部は、第２のサイドウォールスペーサ１０６との間で離間しており、空隙部１０５ａは維持される。なお、Ｎ型ソースドレイン領域１０７及び下部電極１１７の上側に堆積された金属膜１０９は、層間絶縁膜１０８が介在するためシリサイド化反応は起こらない。
【００６０】
次に、図６に示すように、層間絶縁膜１０８等の上方に残存する未反応の金属膜１０９を、例えば硫酸と過酸化水素水の混合溶液によりエッチングして除去する。その後、ＦＵＳＩ化された各ゲート電極１４Ｔ１、１４Ｔ２等を含め層間絶縁膜１０８の上に上層の層間絶縁膜を堆積し、コンタクトホール及び配線を形成する。
【００６１】
以上説明したように、第１の実施形態に係る半導体装置の製造方法によると、シリサイド化されるポリシリコン膜１１４の側面上に第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６を順次形成した後、第１のサイドウォールスペーサ１０５の上部を除去して、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間に空隙部１０５ａを設ける。これにより、ポリシリコン膜１１４の上に金属膜１０９を堆積する際に、金属膜１０９を各ポリシリコン膜１１４の上に孤立化できる。また、孤立化しない場合であっても、前述したように金属膜１０９の空隙部１０５ａの上側部分の膜厚は他の部分よりも薄くなる。これにより、層間絶縁膜１０８及び第２のサイドウォールスペーサ１０６上に形成されている金属膜１０９から各ポリシリコン膜１１４へ金属が過剰に供給されるのを防止することができる。その結果、ゲート電極１４Ｔ１、１４Ｔ２、抵抗体１４Ｒ１、１４Ｒ２及び上部電極１４Ｃ１、１４Ｃ２のＦＵＳＩ構造を寸法に拘わらず同一組成で均一に形成することができる。
【００６２】
さらに、従来は、ゲート電極とサイドウォールスペーサの膨張率又は収縮率の違いによって、サイドウォールスペーサを介して半導体基板にストレスが印加されていた。しかしながら、本実施形態においては、各ゲート電極１４Ｔ１、１４Ｔ２の側面に形成された空隙部１０５ａによって、該ゲート電極１４Ｔ１、１４Ｔ２による第２のサイドウォールスペーサ１０６を介した半導体基板１０１に対するストレスがゲート電極１４Ｔ１、１４Ｔ２の平面寸法に依らず大きく緩和される。また、たとえ接触したとしてもストレスは空隙部１０５ａによって緩和される。このため、ＦＵＳＩ化によるストレスに起因するトランジスタ特性のばらつきを防止することができる。
【００６３】
また、第１の実施形態に係る製造方法においては、１つの半導体基板１０１上に、そのいずれもが同一で且つ均一なＦＵＳＩ構造を持つ、第１のＮ型ＦＥＴ１１及び第２のＮ型ＦＥＴ１２、第１の抵抗素子２１及び第２の抵抗素子２２並びに第１の容量素子３１及び第２の容量素子３２を同時に形成することができる。
【００６４】
なお、ＦＥＴ形成領域Ｔには、Ｎ型ＦＥＴ１１、２１を形成したが、Ｐ型ＦＥＴを設けてもよい。
【００６５】
また、ゲート絶縁膜１０３及び容量絶縁膜１１３には、酸化ハフニウム（ＨｆＯ2 ）を用いたがこれに代えて、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＯ2 、又はＳｉＯＮ等を用いることができる。また、ここでは、ゲート絶縁膜１０３及び容量絶縁膜１１３を同一工程で形成したが、別工程で形成してもよい。
【００６６】
なお、第１の実施形態においては、図４（ａ）に示す工程において、平坦化した層間絶縁膜１０８から保護絶縁膜１１５を露出した後に、該保護絶縁膜１１５及び第１のサイドウォールスペーサ１０５に対してエッチングを行なったが、これに限られず、層間絶縁膜１０８を設けない状態で、保護絶縁膜１１５及び第１のサイドウォールスペーサ１０５に対してエッチングを行なってもよい。
【００６７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６８】
図７（ａ）〜図７（ｃ）は本発明の第２の実施形態に係る半導体装置の断面構成を示している。図７（ａ）〜図７（ｃ）において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。なお、図７（ａ）〜図７（ｃ）は図面の便宜上３通りに分けており、本実施形態に係る半導体装置は、１つの半導体基板１０１上に形成されている。
【００６９】
図７（ａ）〜図７（ｃ）に示すように、第２の実施形態に係る半導体装置は、半導体基板１０１の上部に選択的に形成された素子分離領域１０２により区画されてなる複数の素子形成領域として、Ｎ型ＦＥＴ形成領域Ｔ１、Ｐ型ＦＥＴ形成領域Ｔ２、第１の抵抗素子形成領域Ｒ１、第２の抵抗素子形成領域Ｒ２、第１の容量素子形成領域Ｃ１及び第２の容量素子形成領域Ｃ２を有している。ここで、各抵抗素子形成領域Ｒ１、Ｒ２は素子分離領域１０２上に設けられている。
【００７０】
図７（ａ）に示すように、Ｎ型ＦＥＴ形成領域Ｔ１には、ゲート長が互いに異なる第１のＮ型ＦＥＴ１１１及び第２のＮ型ＦＥＴ１２１が形成され、Ｐ型ＦＥＴ形成領域Ｔ２には、ゲート長が互いに異なる第１のＰ型ＦＥＴ１１２及び第２のＰ型ＦＥＴ１２２が形成されている。
【００７１】
図７（ｂ）に示すように、第１の抵抗素子形成領域Ｒ１には、幅が互いに異なる第１の抵抗素子２１１及び第２の抵抗素子２２１が形成され、第２の抵抗素子形成領域Ｒ２には、幅が互いに異なる第３の抵抗素子２１２及び第４の抵抗素子２２２が形成されている。
【００７２】
図７（ｃ）に示すように、第１の容量素子形成領域Ｃ１には、幅が互いに異なる第１の容量素子３１１及び第２の容量素子３２１が形成され、第２の容量素子形成領域Ｃ２には、幅が互いに異なる第３の容量素子３１２及び第４の容量素子３２２が形成されている。
【００７３】
Ｎ型ＦＥＴ形成領域Ｔ１における第１のＮ型ＦＥＴ１１１及び第２のＮ型ＦＥＴ１２１は、半導体基板１０１の上に形成されたゲート絶縁膜１０３と、該ゲート絶縁膜１０３の上に形成され、それぞれがＦＵＳＩ化されたＮｉＳｉからなる第１のゲート電極１４Ｔ１及び該第１のゲート電極１４Ｔ１よりもゲート長が大きい第２のゲート電極１４Ｔ２と、各ゲート電極１４Ｔ１、１４Ｔ２の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６と、半導体基板１０１における各ゲート電極１４Ｔ１、１４Ｔ２の側方の領域にそれぞれ形成されたＮ型エクステンション領域１０４Ｎと、半導体基板１０１における第２のサイドウォールスペーサ１０６の側方の領域にそれぞれ形成されたＮ型ソースドレイン領域１０７Ｎとにより構成されている。
【００７４】
Ｐ型ＦＥＴ形成領域Ｔ２における第１のＰ型ＦＥＴ１１２及び第２のＰ型ＦＥＴ１２２は、半導体基板１０１の上に形成されたゲート絶縁膜１０３と、該ゲート絶縁膜１０３の上に形成され、それぞれがＦＵＳＩ化されたＮｉ3Ｓｉからなる第３のゲート電極１４Ｔ３及び該第３のゲート電極１４Ｔ３よりもゲート長が大きい第４のゲート電極１４Ｔ４と、各ゲート電極１４Ｔ３、１４Ｔ４の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６と、半導体基板１０１における各ゲート電極１４Ｔ３、１４Ｔ４の側方の領域にそれぞれ形成されたＰ型エクステンション領域１０４Ｐと、半導体基板１０１における第２のサイドウォールスペーサ１０６の側方の領域にそれぞれ形成されたＰ型ソースドレイン領域１０７Ｐとにより構成されている。
【００７５】
第１の抵抗素子形成領域Ｒ１における第１の抵抗素子２１１及び第２の抵抗素子２２１は、それぞれがＦＵＳＩ化されたＮｉＳｉからなる第１の抵抗体１４Ｒ１及び該第１の抵抗体１４Ｒ１よりも幅が大きい第２の抵抗体１４Ｒ２と、各抵抗体１４Ｒ１、１４Ｒ２の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６とにより構成されている。
【００７６】
第２の抵抗素子形成領域Ｒ２における第３の抵抗素子２１２及び第４の抵抗素子２２２は、それぞれがＦＵＳＩ化されたＮｉ3Ｓｉからなる第３の抵抗体１４Ｒ３及び該第３の抵抗体１４Ｒ３よりも幅が大きい第４の抵抗体１４Ｒ４と、各抵抗体１４Ｒ３、１４Ｒ４の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６とにより構成されている。
【００７７】
第１の容量素子形成領域Ｃ１における第１の容量素子３１１及び第２の容量素子３２１は、ＭＩＳ型の容量素子であって、半導体基板１０１の上に形成された容量絶縁膜１１３と、該容量絶縁膜１１３の上に形成され、それぞれがＦＵＳＩ化されたＮｉＳｉからなる第１の上部電極１４Ｃ１及び該第１の上部電極１４Ｃ１よりも幅が大きい第２の上部電極１４Ｃ２と、各上部電極１４Ｃ１、１４Ｃ２の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６と、半導体基板１０１における各上部電極１４Ｃ１、１４Ｃ２の側方の領域及び容量絶縁膜１１３の下側に形成され、Ｎ型の不純物イオンが注入されてなるＮ型下部電極１１７Ｎとにより構成されている。Ｎ型下部電極１１７Ｎは、半導体基板１０１における容量絶縁膜１１３の下側に形成され、Ｎ型の不純物イオンが注入されてなるＮ型領域１１６Ｎと、半導体基板１０１における各上部電極１４Ｃ１、１４Ｃ２の側方の領域にそれぞれ形成され、Ｎ型の不純物イオンが注入されてなるＮ型領域１０４ＮＣと、半導体基板１０１における第２のサイドウォールスペーサ１０６の側方の領域にそれぞれ形成され、Ｎ型の不純物イオンが注入されてなるＮ型領域１０７ＮＣとにより構成されている。
【００７８】
第２の容量素子形成領域Ｃ２における第３の容量素子３１２及び第４の容量素子３２２は、ＭＩＳ型の容量素子であって、半導体基板１０１の上に形成された容量絶縁膜１１３と、該容量絶縁膜１１３の上に形成され、それぞれがＦＵＳＩ化されたＮｉ3Ｓｉからなる第３の上部電極１４Ｃ３及び該第３の上部電極１４Ｃ３よりも幅が大きい第４の上部電極１４Ｃ４と、各上部電極１４Ｃ３、１４Ｃ４の両側面上に順次形成された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６と、半導体基板１０１における各上部電極１４Ｃ３、１４Ｃ４の側方の領域及び容量絶縁膜１１３の下側に形成され、Ｐ型の不純物イオンが注入されてなるＰ型下部電極１１７Ｐとにより構成されている。Ｐ型下部電極１１７Ｐは、半導体基板１０１における容量絶縁膜１１３の下側に形成され、Ｐ型の不純物イオンが注入されてなるＰ型領域１１６Ｐと、半導体基板１０１における各上部電極１４Ｃ３、１４Ｃ４の側方の領域にそれぞれ形成され、Ｐ型の不純物イオンが注入されてなるＰ型領域１０４ＰＣと、半導体基板１０１における第２のサイドウォールスペーサ１０６の側方の領域にそれぞれ形成され、Ｐ型の不純物イオンが注入されてなるＮ型領域１０７ＰＣとにより構成されている。
【００７９】
このように、第２の実施形態に係る半導体装置は、Ｎ型ＦＥＴ形成領域Ｔ１とＰ型ＦＥＴ形成領域Ｔ２とにおける第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２と、第３及び第４の各ゲート電極１４Ｔ３、１４Ｔ４との間でニッケルシリサイドの組成（Ｎｉ組成）を異ならせている。同様に、第１及び第２の各抵抗体１４Ｒ１、１４Ｒ２と、第３及び第４の各抵抗体１４Ｒ３、１４Ｒ４との間、及び、第１及び第２の各上部電極１４Ｃ１、１４Ｃ２と、第３及び第４の各上部電極１４Ｃ３、１４Ｃ４との間でニッケルシリサイドの組成（Ｎｉ組成）を異ならせている。さらに、ＦＵＳＩ化された各ゲート電極１４Ｔ１〜１４Ｔ４、各抵抗体１４Ｒ１〜１４Ｒ４及び各上部電極１４Ｃ１〜１４Ｃ４の両側面上に積層された第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６のうち、各第１のサイドウォールスペーサ１０５の上端を各ゲート電極１４Ｔ１〜１４Ｔ４の上面、各抵抗体１４Ｒ１〜１４Ｒ４の上面、各上部電極１４Ｃ１〜１４Ｃ４の上面及び各第２のサイドウォールスペーサ１０６の上端よりもそれぞれ低くしている。
【００８０】
この構成により、第２の実施形態に係る半導体装置においては、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１は、ＦＵＳＩ構造の大きさ（平面寸法）に依存せず同一の組成となり、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２も、ＦＵＳＩ構造の大きさ（平面寸法）に依存せず同一の組成となる。このため、ＦＥＴにおいては各ゲート電極の大きさによる組成の不均一に起因するしきい値電圧のばらつきを防止することができるので、半導体装置の性能の向上及び高集積化を実現することができる。
【００８１】
また、各抵抗素子２１１〜２２２及び各容量素子３１１〜３２２においても、抵抗値や容量値のばらつきを防止することができる。
【００８２】
なお、図７（ａ）〜図７（ｃ）においては、各Ｎ型ＦＥＴ１１１、１２１、各Ｐ型ＦＥＴ１１２、１２２及び容量素子３１１、３２１、３１２、３２２をそれぞれ素子分離領域１０２で区画された半導体基板１０１からなる同一領域内に形成する例を示したが、それぞれの素子を単独で素子分離領域１０２で区画された領域内に形成してもよく、また、いずれか２種類の素子を同一領域内に組み合わせて形成してもよい。また、抵抗素子２１１、２２１、２１２、２２２を素子分離領域１０２上に隣接して形成する例を示したが、互いに離間している素子分離領域１０２上に形成してもよい。また、各素子の大きさを、例えばＦＥＴではそのゲート長を２種類に設定したが、３種類以上であってもよい。
【００８３】
また、ここでは、各ゲート電極１４Ｔ１、１４Ｔ３及び各抵抗体１４Ｒ１、１４Ｒ３等の材料としてＮｉＳｉ及びＮｉ3Ｓｉの２種類の場合を示したが、３種類以上であってもよい。
【００８４】
また、各ＦＥＴにおいては、ゲート電極の大きさ（ゲート長）に関わらず、ＦＵＳＩ化された後で加えられる熱処理時のシリサイド材料と第２のサイドウォールスペーサ１０６との間の膨張率の相違による半導体基板１０１へのストレスが第１のサイドウォールスペーサ１０５の上側に設けた空隙１０５ａによって大幅に緩和されるため、ストレスの相違に起因するＦＥＴ特性のばらつきを防止することができる。
【００８５】
また、第２の実施形態においても、素子としてＦＥＴ、抵抗素子及び容量素子を例に示したが、ＦＵＳＩ構造の導電体を用いる他の素子、例えばフューズ素子等にも適用可能である。
【００８６】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００８７】
図８（ａ）〜図８（ｃ）乃至図１３（ａ）〜図１３（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００８８】
まず、図８（ａ）〜図８（ｃ）に示すように、第１の実施形態と同様に、シリコンからなる半導体基板１０１の上部に素子分離領域１０２を選択的に形成する。続いて、半導体基板１０１の第１の容量素子形成領域Ｃ１に対してＮ型不純物を選択的に注入してＮ型下部電極１１７Ｎの一部となるＮ型領域１１６Ｎを形成し、半導体基板１０１の第２の容量素子形成領域Ｃ２に対してＰ型不純物を選択的に注入してＰ型下部電極１１７Ｐの一部となるＰ型領域１１６Ｐを形成する。続いて、半導体基板１０１の主面上に、ＣＶＤ法により、例えばＨｆＯ2 からなるゲート絶縁膜１０３及び容量絶縁膜１１３を堆積する。このとき、抵抗素子形成領域Ｒの素子分離領域１０２上に酸化ハフニウムからなる絶縁膜を形成しても良い。続いて、ＣＶＤ法により、半導体基板１０１の上に、Ｎ型ＦＥＴ形成領域Ｔ１及びＰ型ＦＥＴ形成領域Ｔ２においてはゲート絶縁膜１０３を介在させ、また、第１の容量素子形成領域Ｃ１及び第２の容量素子形成領域Ｃ２においては容量絶縁膜１１３を介在させて、膜厚が７５ｎｍのポリシリコン膜１１４と、膜厚が２５ｎｍの酸化シリコンからなる保護絶縁膜１１５とを順次堆積する。その後、リソグラフィ法及びエッチング法により、保護絶縁膜１１５及びポリシリコン膜１１４をパターニングして、Ｎ型及びＰ型の各ＦＥＴ形成領域Ｔ１、Ｔ２においては、互いのゲート長が異なる第１及び第２のゲート電極パターンと、互いのゲート長が異なる第３及び第４のゲート電極パターンとを形成する。第１及び第２の各抵抗素子形成領域Ｒ１、Ｒ２においては、互いの幅が異なる第１及び第２の抵抗体パターンと、互いの幅が異なる第３及び第４の抵抗体パターンとを形成する。第１及び第２の各容量素子形成領域Ｃ１、Ｃ２においては、互いの幅が異なる第１及び第２の上部電極パターンと、互いの幅が異なる第３及び第４の上部電極パターンとを形成する。続いて、ＣＶＤ法により厚さが５ｎｍの酸化シリコンからなる第１のサイドウォールスペーサ１０５をそれぞれパターニングされたポリシリコン膜１１４及び保護絶縁膜１１５の両側面上に形成する。続いて、第１のサイドウォールスペーサ１０５及び保護絶縁膜１１５をマスクとして、Ｎ型ＦＥＴ形成領域Ｔ１にＮ型エクステンション領域１０４Ｎと、第１の容量素子形成領域Ｃ１にＮ型下部電極１１７Ｎの一部となるＮ型領域１０４ＮＣをそれぞれ形成する。その後、Ｐ型ＦＥＴ形成領域Ｔ２にＰ型エクステンション領域１０４Ｐと、第２の容量素子形成領域Ｃ２にＰ型下部電極１１７Ｐの一部となるＰ型領域１０４ＰＣをそれぞれ形成する。なお、Ｎ型不純物イオンの注入工程とＰ型不純物イオンの注入工程との注入順序は問われない。続いて、各ポリシリコン膜１１４及び保護絶縁膜１１５の両側面上に第１のサイドウォールスペーサ１０５を介在させて窒化シリコンからなる第２のサイドウォールスペーサ１０６をそれぞれ形成する。その後、保護絶縁膜１１５、第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６をマスクとして、Ｎ型ソースドレイン領域１０７ＮとＮ型下部電極１１７Ｎの一部となるＮ型領域１０７ＮＣを形成し、続いて、Ｐ型ソースドレイン領域１０７ＰとＰ型下部電極１１７Ｐの一部���なるＰ型領域１０７ＰＣを形成する。この後、Ｎ型ソースドレイン領域１０７Ｎ、Ｐ型ソースドレイン領域１０７Ｐ、Ｎ型下部電極１１７ＮにおけるＮ型領域１０７ＮＣ及びＰ型下部電極１１７ＰにおけるＰ型領域１０７ＰＣの露出面をニッケル（Ｎｉ）等によりシリサイド化してもよい。その後、ＣＶＤ法により、半導体基板１０１の上に、各保護絶縁膜１１５及びサイドウォールスペーサ１０５を覆うように、酸化シリコンからなる層間絶縁膜１０８を堆積し、その上面をＣＭＰ法により平坦化して各保護絶縁膜１１５の上面を露出する。
【００８９】
次に、図９（ａ）〜図９（ｃ）に示すように、例えばウェットエッチングにより、各保護絶縁膜１１５を除去して、各保護絶縁膜１１５の下側に位置するポリシリコン膜１１４をそれぞれ露出する。このとき、第１のサイドウォール１０５と保護絶縁膜１１５は共に酸化シリコンからなるため、各第１のサイドウォールスペーサ１０５の上端がそれと隣接するポリシリコン膜１１４の上面よりも低くなるようにエッチングする。なお、このエッチングには、ウェットエッチングに代えてドライエッチングを用いてもよい。これにより、各第２のサイドウォールスペーサ１０６と各ポリシリコン膜１１４との間に高いアスペクト比を持つ空隙部１０５ａが形成される。このとき、ポリシリコン膜１１４の上面から第１のサイドウォールスペーサ１０５の上端までの距離（空隙部１０５ａの深さ）は、第１のサイドウォールスペーサ１０５の幅の大きさと同等あるいはそれ以上であることが好ましい。なお、第２の実施形態においては、保護絶縁膜１１５をポリシリコン膜１１４の上にあらかじめ堆積し、該保護絶縁膜１１５をエッチングにより除去する際に第１のサイドウォールスペーサ１０５の上部にエッチングを施したが、保護絶縁膜１１５と第１のサイドウォールスペーサ１０５とに異なる材料を用い、保護絶縁膜１１５及び第１のサイドウォールスペーサ１０５とをそれぞれ個別にエッチングしてもよい。また、保護絶縁膜１１５を堆積せずに、各ポリシリコン膜１１４の上に直接に層間絶縁膜１０８を堆積し、各ポリシリコン膜１１４の上面をＣＭＰ法等により露出した後に、第１のサイドウォールスペーサ１０５の上部をエッチングにより除去してもよい。
【００９０】
次に、図１０（ａ）〜図１０（ｃ）に示すように、リソグラフィ法により、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１をマスクするレジスト膜１１９を形成し、形成したレジスト膜１１９をマスクとして、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２における各ポリシリコン膜１１４に対して、塩素又は臭化水素を主成分とするエッチングガスを用いたドライエッチングを行なって、膜厚がそれぞれ４０ｎｍのポリシリコン膜１１４ａを得る。このとき、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２において、各第１のサイドウォールスペーサ１０５の上端が各ポリシリコン膜１１４ａの上面よりも低いことが必要である。ここで、ポリシリコン膜１１４ａの上面から第１のサイドウォールスペーサ１０５の上端までの距離（空隙部１０５ａの深さ）は、第１のサイドウォールスペーサ１０５の幅の大きさと同等か又はそれ以上であることが好ましい。従って、図９に示す工程において、Ｐ型ＦＥＴ形成領域Ｔ２等における第１のサイドウォールスペーサ１０５の上端をあらかじめ低くしておいてもよく、また、図１０に示す工程において、再度第１のサイドウォールスペーサ１０５の高さを調整するエッチングを行なってもよい。
【００９１】
次に、図１１（ａ）〜図１１（ｃ）に示すように、スパッタ法により、露出した各サイドウォール１０５、１０６及びポリシリコン膜１１４、１１４ａを含め層間絶縁膜１０８の上に、例えば膜厚が４５ｎｍのニッケル（Ｎｉ）からなる金属膜１０９を堆積する。前述したように、金属膜１０９の堆積は、一般にステップカバレッジが低いため、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４、１１４ａとの間の第１のサイドウォールスペーサ１０５の上側に形成された空隙部１０５ａには、ポリシリコン膜１１４、１１４ａの大きさに依らず、金属膜１０９がほとんど堆積することがない。このため、各空隙部１０５ａは残ったままとなる。但し、この空隙部１０５ａの上側を跨ぐように金属膜１０９が堆積する場合もあるが、この場合でも金属膜１０９の膜厚は小さいため支障はない。
【００９２】
次に、図１２（ａ）〜図１２（ｃ）に示すように、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気で熱処理を行なって、各ポリシリコン膜１１４、１１４ａと金属膜１０９との間でシリサイド化反応を起こすことにより、各ポリシリコン膜１１４、１１４ａの全体をシリサイド化する。これにより、半導体基板１０１上のＮ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１においては、組成がいずれもＮｉＳｉであるＦＵＳＩ構造を有し、互いのゲート長が異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２と、互いの幅が異なる第１の抵抗体１４Ｒ１及び第２の抵抗体１４Ｒ２と、互いの幅が異なる第１の上部電極１４Ｃ１及び第２の上部電極１４Ｃ２とが形成される。一方、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２においては、組成がいずれもＮｉ3ＳｉであるＦＵＳＩ構造を有し、互いのゲート長が異なる第３のゲート電極１４Ｔ３及び第４のゲート電極１４Ｔ４と、互いの幅が異なる第３の抵抗体１４Ｒ３及び第４の抵抗体１４Ｒ４と、互いの幅が異なる第３の上部電極１４Ｃ３及び第４の上部電極１４Ｃ４とが形成される。
【００９３】
第２の実施形態の特徴として、シリサイド化工程において、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４、１１４ａとの間に、第１のサイドウォールスペーサ１０５の上部を除去することにより形成された空隙部１０５ａによって、金属膜１０９は各ポリシリコン膜１１４、１１４ａの上にそれぞれ孤立化するか又は金属膜１０９の膜厚が他の部分よりも小さくなる。このため、第２のサイドウォールスペーサ１０６の上側及びその近傍からシリサイド用の金属が各ポリシリコン膜１１４、１１４ａに過剰に供給されることがなくなる。従って、各ポリシリコン膜１１４、１１４ａと金属膜１０９との反応可能な体積比率は、各ゲート電極１４Ｔ１、１４Ｔ２等のゲート長、すなわち平面寸法に依存することがなくなる。すなわち、各ポリシリコン膜１１４、１１４ａと金属膜１０９との反応可能な体積比率は、図９及び図１０に示す工程で露出されたポリシリコン膜１１４、１１４ａと、図１１に示す工程で堆積された金属膜１０９との両者の膜厚で決定され、ほぼ一定となる。これにより、それぞれ互いの平面寸法が異なるゲート電極１４Ｔ１、１４Ｔ２及び１４Ｔ３、１４Ｔ４、抵抗体１４Ｒ１、１４Ｒ２及び１４Ｒ３、１４Ｒ４並びに上部電極１４Ｃ１、１４Ｃ２及び１４Ｃ３、１４Ｃ４であっても、そのいずれに対しても組成が均一なＦＵＳＩ構造を実現することができる。なお、このとき、シリサイド化はポリシリコン膜１１４、１１４ａとその上の金属膜１０９との間で起こるため、横方向（半導体基板１０１の面内方向）への成長はほとんど起こらない。このため、フルシリサイド化された各ゲート電極１４Ｔ１〜１４Ｔ４等の上部は、第２のサイドウォールスペーサ１０６との間で離間しており、空隙部１０５ａは維持される。なお、Ｎ型及びＰ型の各ソースドレイン領域１０７Ｎ、１０７Ｐ並びにＮ型及びＰ型の各下部電極１１７Ｎ、１１７Ｐの上側に堆積された金属膜１０９は層間絶縁膜１０８が介在するため、シリサイド化反応は起こらない。
【００９４】
さらに、第２の実施形態は、例えばＰ型ＦＥＴ形成領域Ｔ２におけるゲート電極形成用のポリシリコン膜１１４ａの膜厚を、図１０（ａ）に示す工程においてＮ型ＦＥＴ形成領域Ｔ１におけるゲート電極形成用のポリシリコン膜１１４の膜厚よりも減らしている。このため、Ｐ型ＦＥＴ形成領域Ｔ２における金属膜１０９のポリシリコン膜１１４ａに対する体積比率が、Ｎ型ＦＥＴ形成領域Ｔ１と比べて高くなる。これは、抵抗素子形成領域Ｒ１、Ｒ２及び容量素子形成領域Ｃ１、Ｃ２においても同様である。その結果、金属膜１０９にニッケルを用いた場合には、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１においてはＦＵＳＩ構造にＮｉＳｉが形成され、一方、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２においてはＦＵＳＩ構造にＮｉ3Ｓｉが形成され、組成が互いに異なるＦＵＳＩ構造を同時に形成することができる。
【００９５】
次に、図１３（ａ）〜図１３（ｃ）に示すように、層間絶縁膜１０８等の上方に残存する未反応の金属膜１０９を、例えば硫酸と過酸化水素水の混合溶液によりエッチングして除去する。その後、ＦＵＳＩ化された各ゲート電極１４Ｔ１〜１４Ｔ４等を含め層間絶縁膜１０８の上に上層の層間絶縁膜を堆積し、コンタクトホール及び配線を形成する。
【００９６】
以上に説明したように、第２の実施形態に係る半導体装置の製造方法によると、シリサイド化されるポリシリコン膜１１４、１１４ａの各側面上に第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６を順次形成した後、第１のサイドウォールスペーサ１０５の上部を除去して、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４、１１４ａとの間に空隙部１０５ａを設ける。これにより、ポリシリコン膜１１４、１１４ａの上に金属膜１０９を堆積する際に、金属膜１０９を各ポリシリコン膜１１４、１１４ａの上に孤立化できる。また、孤立化しない場合であっても、金属膜１０９における空隙部１０５ａの上側部分の膜厚は他の部分よりも薄くなる。
【００９７】
これにより、ＮｉＳｉによりＦＵＳＩ化された第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２、第１及び第２の各抵抗素子１４Ｒ１，１４Ｒ２及び第１及び第２の各上部電極１４Ｃ１、１４Ｃ２の組成を、その大きさ（平面寸法）に拘わらず同一の組成とすることができる。同様に、Ｎｉ3ＳｉによりＦＵＳＩ化された第３及び第４の各ゲート電極１４Ｔ３、１４Ｔ４、第３及び第４の各抵抗素子１４Ｒ３，１４Ｒ４及び第３及び第４の各上部電極１４Ｃ３、１４Ｃ４の組成を、その大きさ（平面寸法）に拘わらず同一の組成とすることができる。さらには、Ｎ型ＦＥＴ１１１、１２１、Ｐ型ＦＥＴ１１２、１２２、抵抗素子２１１、２２１、２１２、２２２及び容量素子３１１、３２１、３１２、３２２を同時に形成することができる。
【００９８】
なお、第２の実施形態において、例えば第１の抵抗素子２１１と第３の抵抗素子２１２との互いのシリサイド組成を変えているが、ＮｉＳｉ又はＮｉ3Ｓｉのいずれかに合わせてもよい。また、容量素子においても、第１の容量素子３１１と第３の容量素子３１２との互いのシリサイド組成を変えているが同一の組成としてもよい。
【００９９】
また、第２の実施形態においても、図８に示す工程において、平坦化した層間絶縁膜１０８から保護絶縁膜１１５を露出した後に、該保護絶縁膜１１５及び第１のサイドウォールスペーサ１０５に対してエッチングを行なったが、これに限られず、層間絶縁膜１０８を設けない状態で、保護絶縁膜１１５及び第１のサイドウォールスペーサ１０５に対してエッチングを行なってもよい。
【０１００】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１０１】
図１４（ａ）〜図１４（ｃ）は本発明の第３の実施形態に係る半導体装置の断面構成を示している。図１４（ａ）〜図１４（ｃ）において、図７（ａ）〜図７（ｃ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。なお、図１４（ａ）〜図１４（ｃ）は図面の便宜上３通りに分けており、本実施形態に係る半導体装置は、１つの半導体基板１０１上に形成されている。
【０１０２】
第３の実施形態の第２の実施形態との相違点は、Ｐ型ＦＥＴ形成領域Ｔ２に形成された第３のゲート電極１５Ｔ３及び第４のゲート電極１５Ｔ４と、第２の抵抗素子形成領域Ｒ２に形成された第３の抵抗体１５Ｒ３及び第４の抵抗体１５Ｒ４、並びに第２の容量素子形成領域Ｃ２に形成された第３の上部電極１５Ｃ３及び第４の上部電極１５Ｃ４が、それぞれ白金シリサイド（ＰｔＳｉ）によりＦＵＳＩ化されている点である。
【０１０３】
さらに、第２の実施形態においては、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２に形成されパターニングされた各ポリシリコン膜１１４の高さを減ずるエッチングを行なったが、第３の実施形態においては、Ｎ型ＦＥＴ形成領域Ｔ１等と同一のままとしている。
【０１０４】
なお、図１４（ａ）〜図１４（ｃ）においては、各Ｎ型ＦＥＴ１１１、１２１、各Ｐ型ＦＥＴ１１２、１２２、各抵抗素子２１１、２２１、２１２、２２２及び容量素子３１１、３２１、３１２、３２２を１つの半導体基板１０１上に形成する例を示したが、それぞれの素子を単独で形成してもよく、また、ＦＥＴ、抵抗素子及び容量素子のうちいずれか２種類の素子を組み合わせてもよい。
【０１０５】
また、各素子の大きさを、例えばＦＥＴではそのゲート長を２種類に設定したが、３種類以上であってもよい。
【０１０６】
また、第３の実施形態においても、素子としてＦＥＴ、抵抗素子及び容量素子を例に示したが、ＦＵＳＩ構造の導電体を用いる他の素子、例えばフューズ素子等にも適用可能である。
【０１０７】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【０１０８】
図１５（ａ）〜図１５（ｃ）乃至図２２（ａ）〜図２２（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１０９】
まず、図１５（ａ）〜図１５（ｃ）は、第２の実施形態に係る製造方法における図９（ａ）〜図９（ｃ）と同様に、半導体基板１０１上に形成された層間絶縁膜１０８と各第１のサイドウォールスペーサ１０５とをエッチングにより除去して、各第１のサイドウォールスペーサ１０５の上端の高さを各第２のサイドウォールスペーサ１０６の上端及び各ポリシリコン膜１１４の上面よりも低くした状態を示している。
【０１１０】
次に、図１６（ａ）〜図１６（ｃ）に示すように、スパッタ法により、露出した各サイドウォール１０５、１０６及びポリシリコン膜１１４を含め層間絶縁膜１０８の上に、例えば膜厚が４５ｎｍのニッケル（Ｎｉ）からなる第１の金属膜１０９を堆積する。前述したように、第１の金属膜１０９の堆積は、一般にステップカバレッジが低いため、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間の第１のサイドウォールスペーサ１０５の上側に形成された空隙部１０５ａには、ポリシリコン膜１１４の大きさに依らず、第１の金属膜１０９がほとんど堆積しない。このため、各空隙部１０５ａは残ったままとなる。但し、この空隙部１０５ａの上側を跨ぐように第１の金属膜１０９が堆積する場合もあるが、この場合でも第１の金属膜１０９の膜厚は小さいため支障はない。
【０１１１】
次に、図１７（ａ）〜図１７（ｃ）に示すように、リソグラフィ法により、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１をマスクする第１のレジスト膜１２９を形成し、形成した第１のレジスト膜１２９をマスクとして、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２を覆う第１の金属膜１０９を、例えば硫酸と過酸化水素水との混合溶液を用いて除去する。
【０１１２】
次に、図１８（ａ）〜図１８（ｃ）に示すように、第１のレジスト膜１２９を除去した後、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気の熱処理を行なって、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１における各ポリシリコン膜１１４と第１の金属膜１０９との間でシリサイド化反応を起こすことにより、各ポリシリコン膜１１４の全体をシリサイド化する。これにより、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１においては、組成がいずれもＮｉＳｉであるＦＵＳＩ構造を有し、互いのゲート長が異なる第１のゲート電極１４Ｔ１及び第２のゲート電極１４Ｔ２と、互いの幅が異なる第１の抵抗体１４Ｒ１及び第２の抵抗体１４Ｒ２と、互いの幅が異なる第１の上部電極１４Ｃ１及び第２の上部電極１４Ｃ２とが形成される。
【０１１３】
第３の実施形態の特徴として、第１のシリサイド化工程において、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間に、第１のサイドウォールスペーサ１０５の上部を除去することにより形成された空隙部１０５ａによって、第１の金属膜１０９は各ポリシリコン膜１１４の上にそれぞれ孤立化するか又は第１の金属膜１０９の膜厚が他の部分よりも小さくなる。このため、第２のサイドウォールスペーサ１０６の上側及びその近傍からシリサイド化用の金属が各ポリシリコン膜１１４に過剰に供給されることがなくなる。従って、各ポリシリコン膜１１４と第１の金属膜１０９との反応可能な体積比率は、図１５に示す工程で露出されたポリシリコン膜１１４と、図１６に示す工程で堆積された第１の金属膜１０９との両者の膜厚で決定され、ほぼ一定となる。これにより、それぞれ互いの平面寸法が異なるゲート電極１４Ｔ１、１４Ｔ２、抵抗体１４Ｒ１、１４Ｒ２及び上部電極１４Ｃ１、１４Ｃ２であっても、そのいずれに対しても組成が均一なＦＵＳＩ構造を実現することができる。なお、このとき、シリサイド化はポリシリコン膜１１４とその上の第１の金属膜１０９との間で起こるため、横方向への成長はほとんど起こらない。このため、フルシリサイド化された各ゲート電極１４Ｔ１、１４Ｔ２等の上部は、第２のサイドウォールスペーサ１０６との間で離間しており、空隙部１０５ａは維持される。なお、Ｎ型ソースドレイン領域１０７Ｎ及びＮ型領域１０７ＮＣの上側に堆積された第１の金属膜１０９は層間絶縁膜１０８が介在するため、シリサイド化反応は起こらない。
【０１１４】
次に、図１９（ａ）〜図１９（ｃ）に示すように、未反応の第１の金属膜１０９を例えば硫酸と過酸化水素水との混合溶液により除去した後、スパッタ法により、露出した各サイドウォール１０５、１０６、各ゲート電極１４Ｔ１、１４Ｔ２、各抵抗体１４Ｒ１，１４Ｒ２、各上部電極１４Ｃ１、１４Ｃ２及び各ポリシリコン膜１１４を含め層間絶縁膜１０８の上に、例えば膜厚が４５ｎｍの白金（Ｐｔ）からなる第２の金属膜１１０を堆積する。第２の金属膜１１０の堆積においても、ステップカバレッジが低いため、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間の第１のサイドウォールスペーサ１０５の上側に形成された空隙部１０５ａには、ポリシリコン膜１１４の大きさに依らず、第２の金属膜１１０がほとんど堆積しない。このため、各空隙部１０５ａは残ったままとなる。但し、この空隙部１０５ａの上側を跨ぐように第２の金属膜１１０が堆積する場合もあるが、この場合でも第２の金属膜１１０の膜厚は小さいため支障はない。
【０１１５】
次に、図２０（ａ）〜図２０（ｃ）に示すように、リソグラフィ法により、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２をマスクする第２のレジスト膜１３９を形成し、形成した第２のレジスト膜１３９をマスクとして、Ｎ型ＦＥＴ形成領域Ｔ１、第１の抵抗素子形成領域Ｒ１及び第１の容量素子形成領域Ｃ１を覆う第２の金属膜１１０を、例えば硫酸と過酸化水素水との混合溶液を用いて除去する。
【０１１６】
次に、図２１（ａ）〜図２１（ｃ）に示すように、第２のレジスト膜１３９を除去した後、半導体基板１０１に対して、例えば高速熱処理（ＲＴＡ）法により、温度が４００℃の窒素雰囲気の熱処理を行なって、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２における各ポリシリコン膜１１４と第２の金属膜１１０との間でシリサイド化反応を起こすことにより、各ポリシリコン膜１１４の全体をシリサイド化する。これにより、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２においては、組成がいずれもＰｔＳｉであるＦＵＳＩ構造を有し、互いのゲート長が異なる第３のゲート電極１５Ｔ３及び第４のゲート電極１５Ｔ４と、互いの幅が異なる第３の抵抗体１５Ｒ３及び第４の抵抗体１５Ｒ４と、互いの幅が異なる第３の上部電極１５Ｃ３及び第４の上部電極１５Ｃ４とが形成される。
【０１１７】
第３の実施形態の特徴として、第２のシリサイド化工程において、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間に、第１のサイドウォールスペーサ１０５の上部を除去することにより形成された空隙部１０５ａによって、第２の金属膜１１０は各ポリシリコン膜１１４の上にそれぞれ孤立化するか又は第２の金属膜１１０の膜厚が他の部分よりも小さくなる。このため、第２のサイドウォールスペーサ１０６の上側及びその近傍からシリサイド化用の金属が各ポリシリコン膜１１４に過剰に供給されることがなくなる。従って、各ポリシリコン膜１１４と第２の金属膜１１０との反応可能な体積比率は、図１８に示す工程で露出されたポリシリコン膜１１４と、図１９に示す工程で堆積された第２の金属膜１１０との両者の膜厚で決定され、ほぼ一定となる。これにより、それぞれ互いの平面寸法が異なるゲート電極１５Ｔ３、１５Ｔ４、抵抗体１５Ｒ３、１５Ｒ４及び上部電極１５Ｃ３、１５Ｃ４であっても、そのいずれに対しても組成が均一なＦＵＳＩ構造を実現することができる。なお、このとき、シリサイド化はポリシリコン膜１１４とその上の第２の金属膜１１０との間で起こるため、横方向への成長はほとんど起こらない。このため、フルシリサイド化された各ゲート電極１５Ｔ３、１５Ｔ４等の上部は、第２のサイドウォールスペーサ１０６との間で離間しており、空隙部１０５ａは維持される。なお、Ｐ型ソースドレイン領域１０７Ｐ及びＰ型下部電極１１７Ｐの上側に堆積された第２の金属膜１１０は層間絶縁膜１０８が介在するため、シリサイド化反応は起こらない。
【０１１８】
次に、図２２（ａ）〜図２２（ｃ）に示すように、未反応の第２の金属膜１１０を、例えば硫酸と過酸化水素水の混合溶液によりエッチングして除去する。その後、ＦＵＳＩ化された各ゲート電極１４Ｔ１、１４Ｔ２、１５Ｔ３、１５Ｔ４等を含め層間絶縁膜１０８の上に上層の層間絶縁膜を堆積し、コンタクトホール及び配線を形成する。
【０１１９】
以上に説明したように、第３の実施形態に係る半導体装置の製造方法によると、シリサイド化されるポリシリコン膜１１４の各側面上に第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０６を順次形成した後、第１のサイドウォールスペーサ１０５の上部を除去して、第２のサイドウォールスペーサ１０６とポリシリコン膜１１４との間に空隙部１０５ａを設ける。これにより、ポリシリコン膜１１４の上に第１の金属膜１０９又は第２の金属膜１１０を堆積する際に、該金属膜１０９、１１０を各ポリシリコン膜１１４の上に孤立化できる。また、孤立化しない場合であっても、該金属膜１０９、１１０における空隙部１０５ａの上側部分の膜厚は他の部分よりも薄くなる。
【０１２０】
これにより、ＮｉＳｉによりＦＵＳＩ化された第１及び第２の各ゲート電極１４Ｔ１、１４Ｔ２、第１及び第２の各抵抗素子１４Ｒ１，１４Ｒ２及び第１及び第２の各上部電極１４Ｃ１、１４Ｃ２の組成を、その大きさ（平面寸法）に拘わらず同一の組成とすることができる。同様に、ＰｔＳｉによりＦＵＳＩ化された第３及び第４の各ゲート電極１５Ｔ３、１５Ｔ４、第３及び第４の各抵抗素子１５Ｒ３，１５Ｒ４及び第３及び第４の各上部電極１５Ｃ３、１５Ｃ４の組成を、その大きさ（平面寸法）に拘わらず同一の組成とすることができる。その結果、ＦＥＴにおいては各ゲート電極１４Ｔ１、１４Ｔ２、１５Ｔ３、１５Ｔ４の大きさによる組成の不均一に起因するしきい値電圧のばらつきを防止することができるので、半導体装置の性能の向上及び高集積化を実現することができる。
【０１２１】
さらには、Ｎ型ＦＥＴ１１１、１２１、Ｐ型ＦＥＴ１１２、１２２、抵抗素子２１１、２２１、２１２、２２２及び容量素子３１１、３２１、３１２、３２２を同時に形成することができる。
【０１２２】
なお、各ＦＥＴにおいては、ゲート電極の大きさに関わらず、ＦＵＳＩ化された後で加えられる熱処理時のシリサイド材料と第２のサイドウォールスペーサ１０６との間の膨張率の相違による半導体基板１０１へのストレスが第１のサイドウォールスペーサ１０５の上側に設けた空隙１０５ａによって大幅に緩和されるため、ストレスの相違に起因するＦＥＴ特性のばらつきを防止することができる。
【０１２３】
なお、第３の実施形態において、例えば第１の抵抗素子２１１と第３の抵抗素子２１２との互いのシリサイド組成を変えているが、ＮｉＳｉ又はＰｔＳｉのいずれかに合わせてもよい。また、容量素子においても、第１の容量素子３１１と第３の容量素子３１２との互いのシリサイド組成を変えているが同一の組成としてもよい。
【０１２４】
また、第３の実施形態に係る製造方法の一変形例として、図１６に示す第１の金属膜１０９の堆積した後に、Ｐ型ＦＥＴ形成領域Ｔ２、第２の抵抗素子形成領域Ｒ２及び第２の容量素子形成領域Ｃ２にのみ選択的に第１の金属膜１０９を再度積層することにより、Ｐ型ＦＥＴ形成領域Ｔ２における第３のゲート電極１５Ｔ３、１５Ｔ４等をメタルリッチとし、例えばＮｉ3Ｓｉとしてもよい。
【産業上の利用可能性】
【０１２５】
本発明に係る半導体装置及びその製造方法は、均一なＦＵＳＩ構造を得られるという効果を有し、特にＦＵＳＩ化されたゲート電極を有する電界効果トランジスタを含む半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施形態に係る半導体装置を示す模式的な断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置におけるゲート電極を模式的に示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置を示す模式的な断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１６】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１７】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１８】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１９】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２０】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２１】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２２】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２３】（ａ）〜（ｄ）は従来のＦＵＳＩ電極構造を持つＦＥＴの製造方法を示す工程順の断面図である。
【図２４】（ａ）及び（ｂ）は従来のＦＵＳＩ電極構造を持つＦＥＴの製造方法の課題を示す断面図である。
【符号の説明】
【０１２７】
Ｔ          ＦＥＴ形成領域
Ｒ          抵抗素子形成領域
Ｃ          容量素子形成領域
Ｔ１        Ｎ型ＦＥＴ形成領域
Ｔ２        Ｐ型ＦＥＴ形成領域
Ｒ１        第１の抵抗素子形成領域
Ｒ２        第２の抵抗素子形成領域
Ｃ１        第１の容量素子形成領域
Ｃ２        第２の容量素子形成領域
１１        第１のＮ型ＦＥＴ
１２        第２のＮ型ＦＥＴ
２１        第１の抵抗素子
２２        第２の抵抗素子
３１        第１の容量素子
３２        第２の容量素子
１４Ｔ１    第１のゲート電極
１４Ｔ２    第２のゲート電極
１４Ｔ３    第３のゲート電極
１４Ｔ４    第４のゲート電極
１４Ｒ１    第１の抵抗体
１４Ｒ２    第２の抵抗体
１４Ｒ３    第３の抵抗体
１４Ｒ４    第３の抵抗体
１４Ｃ１    第１の上部電極
１４Ｃ２    第２の上部電極
１４Ｃ３    第３の上部電極
１４Ｃ４    第４の上部電極
１５Ｔ３    第３のゲート電極
１５Ｔ４    第４のゲート電極
１５Ｒ３    第３の抵抗体
１５Ｒ４    第３の抵抗体
１５Ｃ３    第３の上部電極
１５Ｃ４    第４の上部電極
１０１      半導体基板
１０２      素子分離領域
１０３      ゲート絶縁膜
１０４      Ｎ型エクステンション領域
１０４Ｃ    Ｎ型領域
１０４Ｎ    Ｎ型エクステンション領域
１０４Ｐ    Ｐ型エクステンション領域
１０４ＮＣ  Ｎ型領域
１０４ＰＣ  Ｐ型領域
１０５      第１のサイドウォールスペーサ
１０６      第２のサイドウォールスペーサ
１０７      Ｎ型ソースドレイン領域
１０７Ｃ    Ｎ型領域
１０７ＮＣ  Ｎ型領域
１０７ＰＣ  Ｐ型領域
１０７Ｎ    Ｎ型ソースドレイン領域
１０７Ｐ    Ｐ型ソースドレイン領域
１０８      層間絶縁膜
１０９      （第１の）金属膜
１１０      第２の金属膜
１１３      容量絶縁膜
１１４      ポリシリコン膜
１１４ａ    ポリシリコン膜
１１５      保護絶縁膜
１１６      Ｎ型領域
１１７      下部電極
１１７Ｎ    Ｎ型下部電極
１１７Ｐ    Ｐ型下部電極
１１９      レジスト膜
１２９      第１のレジスト膜
１３９      第２のレジスト膜
１１１      第１のＮ型ＦＥＴ
１２１      第２のＮ型ＦＥＴ
１１２      第１のＰ型ＦＥＴ
１２２      第２のＰ型ＦＥＴ
２１１      第１の抵抗素子
２２１      第２の抵抗素子
２１２      第３の抵抗素子
２２２      第４の抵抗素子
３１１      第１の容量素子
３２１      第２の容量素子
３１２      第３の容量素子
３２２      第４の容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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