(57)【要約】【課題】  メモリセルを複数のメモリブロックに分ける分割プリチャージ方式の半導体記憶装置では、データ線ＤＬ、反データ線ＤＬＢが長くなり、クロストークの影響が大きかった。【解決手段】  データ線ＤＬ、又は反データ線ＤＬＢのみからなる列は、相補関係にあるデータ線ＤＬと反データ線ＤＬＢとの複合列が隣り合うように配置されることを特徴とする。この場合、各データ線ＤＬ、各反データ線ＤＬＢの間隔を大きくすることなく、クロストークの影響を半分に減らすことができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
マトリックス状に複数配置されたメモリセルと、
同列のメモリセルに共通して接続された相補関係のビット線及び反ビット線と、を備え、
前記メモリセルは、複数列のメモリセルからなるメモリブロックに分割され、
前記メモリブロック間で対応する前記ビット線のデータは、共通のデータ線に出力され、
前記メモリブロック間で対応する前記ビット線のデータは、共通の反データ線に出力され、
前記データ線、又は前記反データ線のみからなる列は、相補関係にある前記データ線と前記反データ線との複合列が隣り合うように配置されることを特徴とする半導体記憶装置。
【請求項２】
前記複合列は、前記データ線と前記反データ線とが同じ長さになるように形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、スタティックＲＡＭであることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、前記メモリブロックごとにプリチャージされることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルは、ＬＣＤドライバのメモリに用いられることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭは、電源が印加された状態であれば、リフレッシュ動作を必要とせず、随時、書き込み、又は読み出しが可能なＲＡＭである。
【０００３】
図１は、メモリセルとして用いたＳＲＡＭを示す。
【０００４】
第１のインバータ１と第２のインバータ２とは、入出力同士を交差結合してなるラッチ回路を構成する。また、第１のアクセストランジスタ３、及び第２のアクセストランジスタ４は、ゲートがワード線ＷＬに共通に接続されている。そして、前記第１のアクセストランジスタ３、前記第２のアクセストランジスタ４は、第１の記憶ノード５、第２の記憶ノード６と、ビット線ＢＬ、反ビット線ＢＬＢとをそれぞれ接続する。
【０００５】
斯かるＳＲＡＭは、マイクロコンピュータのメモリとして用いられるが、例えば、液晶表示パネルを駆動するＬＣＤドライバ等のマイクロコンピュータでは、メモリ容量が多く必要とされる。この場合、全てのメモリをプリチャージすると、消費電力が大きく、また、動作スピードが遅くなる。このため、メモリセルアレイをいくつかのブロックに分割して、各ブロック単位でプリチャージする分割プリチャージ方式の半導体記憶装置が考案されている。
【０００６】
図５は、従来技術に係る半導体記憶装置のブロック図を示す。
【０００７】
メモリセルアレイは、第１のメモリブロック７、第２のメモリブロック８、第３のメモリブロック９、及び第４のメモリブロック１０から構成される。図示しないが、各メモリブロックは、それぞれ複数の前記ワード線ＷＬと、該ワード線ＷＬと交差する複数の前記ビット線ＢＬ、及び反ビット線ＢＬＢと、を備える。そして、前記ワード線ＷＬと、ビット線ＢＬ及び反ビット線ＢＬＢと、の交点に対応してメモリセルが配置される。また、各メモリブロックは、第１のプリチャージ回路７Ｐ、第２のプリチャージ回路８Ｐ、第３のプリチャージ回路９Ｐ、第４のプリチャージ回路１０Ｐを備える。また、各メモリブロックは、それぞれ、第１のセンスアンプ１１、第２のセンスアンプ１２、第３のセンスアンプ１３、第４のセンスアンプ１４を備える。
【０００８】
そして、読み出し動作時に、各プリチャージ回路は、各メモリブロック内の前記ビット線ＢＬ、及び前記反ビット線ＢＬＢを全てプリチャージ状態にする。そして、プリチャージ状態において、行指定された前記ワード線ＷＬにＨ電位が印加される。その結果、メモリセルの相補的なレベルをとる前記第１の記憶ノード５、及び前記第２の記憶ノード６のデータに応じて、前記ビット線ＢＬ、又は前記反ビット線ＢＬＢのいずれか一方は、プリチャージ状態が解除され、他方は、プリチャージ状態が維持される。次に、列指定された前記ビット線ＢＬ、前記反ビット線ＢＬＢのデータのみが、各センスアンプを介して、各データ線ＤＬ、各反データ線ＤＬＢにそれぞれ出力される。
【０００９】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００２−１３３８６０
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述の半導体記憶装置では、メモリセルアレイは、所望のメモリブロックに分割され、一度のアクセス時にプリチャージされるメモリセルが、選択されたメモリブロック内のメモリセルに限定されるため低消費電力となる。
【００１１】
しかしながら、斯かる構成をとった場合、各データ線ＤＬ、及び反データ線ＤＬＢは、各ブロック間の対応する前記ビット線ＢＬ同士、又は前記反ビット線ＢＬＢ同士を接続する必要があった。このため、前記データ線ＤＬ、及び前記反データ線ＤＬＢは、所望のビット数に応じて長くなっていた。この結果、従来技術に係る半導体記憶装置では、読み出し時において、並走する両側が、同時にＬ電位に変化した場合、それに挟まれた各データ線ＤＬ間、または反データ線間に生じるクロストークの影響が大きくなっていた。特に、この点、従来では、各データ線ＤＬ、及び各反データ線ＤＬＢの間隔を十分にとることにより、クロストークの影響を抑えていた。
【課題を解決するための手段】
【００１２】
上記に鑑み、本発明に係る半導体記憶装置は、マトリックス状に複数配置されたメモリセルと、同列のメモリセルに共通して接続された相補関係のビット線及び反ビット線と、を備え、前記メモリセルは、複数列のメモリセルからなるメモリブロックに分割され、前記メモリブロック間で対応する前記ビット線のデータは、共通のデータ線に出力され、前記メモリブロック間で対応する前記ビット線のデータは、共通の反データ線に出力され、前記データ線、又は前記反データ線のみからなる列は、相補関係にある前記データ線と前記反データ線との複合列が隣り合うように配置されることを特徴とする。
【００１３】
また、前記複合列は、前記データ線と前記反データ線とが同じ長さになるように形成されていることを特徴とする。
【００１４】
また、前記メモリセルは、スタティックＲＡＭであることを特徴とする。
【００１５】
また、前記メモリセルは、前記メモリブロックごとにプリチャージされることを特徴とする。
【００１６】
また、前記メモリセルは、ＬＣＤドライバのメモリに用いられることを特徴とする。
【発明の効果】
【００１７】
本発明に係る半導体記憶装置は、データ線、または反データ線に並走する両側のデータ線、または反データ線の全ての電位がＬ電位になることを防ぐことができる。この結果、データ線、または反データ線の配線間容量が減少するので、配線間の間隔を広げずに、クロストークの影響を抑えることができる。
【００１８】
また、ＳＲＡＭは、相補関係にあるデータを出力するため、メモリセルとしてＳＲＡＭを選択すると、上記の効果を同様に得ることができる。
【００１９】
また、メモリブロックごとにプリチャージされる構成をとる場合、データ線、又は反データ線の距離は長くなるが、上記の効果を同様に得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体記憶装置について、図面を参照して詳細に説明する。
【００２１】
先ず、本発明に係る半導体記憶装置のメモリセルについて説明する。
【００２２】
図１は、メモリセルとして用いられたＳＲＡＭを示す。
【００２３】
第１のインバータ１と第２のインバータ２とは、入出力同士を交差結合してなるラッチ回路を構成する。また、第１のアクセストランジスタ３、及び第２のアクセストランジスタ４は、ゲートがワード線ＷＬに共通に接続されている。そして、前記第１のアクセストランジスタ３、前記第２のアクセストランジスタ４は、第１の記憶ノード５、第２の記憶ノード６と、前記ビット線ＢＬ、前記反ビット線ＢＬＢとをそれぞれ接続する。
【００２４】
上記のＳＲＡＭは、以下のように動作する。すなわち、先ず、前記ビット線ＢＬ、及び前記反ビット線ＢＬＢは、Ｈ電位が印加されてプリチャージ状態となる。そして、プリチャージ状態で、前記ワード線ＷＬにＨ電位が印加されて、前記第１のアクセストランジスタ３、及び前記第２のアクセストランジスタ４がオンして、前記第１の記憶ノード５、前記第２の記憶ノード６が、前記ビット線ＢＬ、反ビット線ＢＬＢにそれぞれ接続される。その結果、メモリセルの相補的なレベルをとる前記第１の記憶ノード５、及び前記第２の記憶ノード６のデータに応じて、前記ビット線ＢＬ、又は前記反ビット線ＢＬＢのいずれか一方は、プリチャージ状態が解除され、他方は、プリチャージ状態が維持される。そして、相補関係にある前記ビット線ＢＬと前記反ビット線ＢＬＢとの電位差が、メモリセルの情報として読み出される。
【００２５】
次に、上記のＳＲＡＭがメモリセルとして用いられた、本発明に係る半導体記憶装置について説明する。
【００２６】
図２は、本発明に係る半導体記憶装置のブロック図を示す。この半導体記憶装置は、メモリアレイが、複数のメモリブロックに分割されており、各メモリブロック単位で、メモリセルのプリチャージが可能である。分割プリチャージ方式のメモリは、例えば、液晶表示パネルを駆動するＬＣＤドライバ等、メモリ容量が多く必要とされるマイクロコンピュータに有効である。
【００２７】
メモリセルアレイは、第１のメモリブロック７、第２のメモリブロック８、第３のメモリブロック９、及び第４のメモリブロック１０から構成される。ここで、図３に示すように、各メモリブロックは、それぞれ複数のワード線ＷＬと、該ワード線ＷＬと交差する複数のビット線ＢＬ、及び反ビット線ＢＬＢと、を備える。そして、各メモリセルは、各ワード線ＷＬと、各ビット線ＢＬ及び各反ビット線ＢＬＢと、の交点に対応して配置される。例えば、３６ビットの半導体記憶装置では、各メモリブロックには、９列のメモリセルが配置され、当該メモリブロックが４つ形成される。
【００２８】
そして、前記各メモリブロックに接続された前記ビット線ＢＬ、及び前記反ビット線ＢＬＢから出力されたデータは、各センスアンプを介して、各データ線Ｄ、各反データ線ＢＬにそれぞれ出力される。このとき、各メモリブロック間で対応する列に配置されたメモリセルのデータは、同じデータ線ＤＬ、または反データ線ＤＬＢに出力される。例えば、前記各メモリブロックにおいて、１列目に配置されたメモリセルブロックのデータは、データ線ＤＬ−０、及び反データ線ＤＬＢ−０にそれぞれ出力され、当該データ線ＤＬ−０と当該反データ線ＤＬＢ−０とは、相補関係にある。
【００２９】
ここで、斯かる半導体記憶装置の動作について説明する。先ず、各メモリブロックに対応する第１のプリチャージ回路７Ｐ、第２のプリチャージ回路８Ｐ、第３のプリチャージ回路９Ｐ、または第４のプリチャージ回路１０Ｐにより、選択されたブロック内のビット線ＢＬ、及び反ビット線ＢＬＢは、プリチャージ状態になる。次に、プリチャージ状態において、行指定された前記ワード線ＷＬにＨ電位が印加される。その結果、メモリセルの相補的なレベルをとる前記第１の記憶ノード５、及び前記第２の記憶ノード６のデータに応じて、前記ビット線ＢＬ、又は反ビット線ＢＬＢのいずれか一方は、プリチャージ状態が解除され、他方は、プリチャージ状態が維持される。次に、列指定された前記ビット線ＢＬ、前記反ビット線ＢＬＢのデータのみが各センスアンプを介して、各データ線ＤＬまたは各反データ線ＤＬＢに出力される。
【００３０】
ところで、従来技術において述べたように、斯かる構成をとった場合、前記ビット線ＢＬ、及び反ビット線ＢＬＢの長さに比例して、前記データ線ＤＬ間または前記反データ線ＤＬＢに生じるクロストークの影響が大きくなる。すなわち、前記データ線ＤＬ、または前記反データ線ＤＬＢの電位が変動すると、容量カップリングによって、当該データ線ＤＬ、または当該反データ線ＤＬＢと隣接する他のデータ線ＤＬ、または反データ線ＤＬＢの電位も変動して、情報が書き換えられる。
【００３１】
この点、本発明では、同じ列のメモリセル、または対応する他のメモリブロックにおける列のメモリセルに接続された前記データ線ＤＬと反データ線ＤＬＢとは、必ず相補関係にあることを利用する。すなわち、前記データ線ＤＬ、又は前記反データ線ＤＬＢのみからなる列は、相補関係にある前記データ線ＤＬと前記反データ線ＤＬＢとの複合列が隣り合うように配置される。例えば、図２では、データ線ＤＬ−５、６、７、８、及び反データ線ＤＬＢ−５、６、７、８は、それぞれ（ＤＬ−４、ＤＬＢ−４）の複合列ＣＬ−４、（ＤＬ−３、ＤＬＢ−３）の複合列ＣＬ−３、（ＤＬ−２、ＤＬＢ−２）の複合列ＣＬ−２、（ＤＬ−１、ＤＬＢ−１）の複合列ＣＬ−１、（ＤＬ−０，ＤＢ−０）の複合列ＣＬ−０のいずれかの複合列が隣り合うように配置されている。この場合、当該複合列ＣＬの電位は、必ずＨ電位とＬ電位との組み合わせとなるため、前記データ線ＤＬ−５、６、７、８、及び前記反データ線ＤＬＢ−５、６、７、８の一列全てが、Ｌ電位に挟まれることがない。また、前記複合列ＣＬ−０、１、２、３、４自体も、一列の電位がＨ電位とＬ電位とに分割されているため、Ｌ電位に挟まれる長さも分割される。つまり、本発明に係る半導体記憶想定では、データの保持状態によらず、クロストークの影響は、必ず従来技術に係る半導体記憶装置よりも低減される。
【００３２】
図４は、交差領域１９の近傍を示す。本半導体記憶装置は、多層配線構造であり、前記複合線ＣＬは、２層目のコンタクト孔１７及び２層目の交差線１５、または３層目のコンタクト孔１８及び３層目の交差線１６を利用して形成される。
【００３３】
以上、本発明における半導体記憶装置では、分割プリチャージ方式をとり、前記データ線ＤＬ、及び前記反データ線ＤＬＢが長くなっても、面積を増大することなく、クロストークの影響を抑えることができる。
【００３４】
尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３５】
例えば、本実施形態に係る半導体記憶装置では、前記複合線は、その中心で１回だけ交差していた。しかしながら、本発明は、当該構成に限定されるものではなく、数回交差するように形成されてもよい。この場合、１列に全体として、前記データ線ＤＬと前記反データ線ＤＬＢとがそれぞれ半分ずつ分配されるようにすれば、本実施形態と同様の効果が得られる。
【００３６】
また、本実施形態に係る半導体記憶装置では、前記データ線ＤＬと前記反データ線ＤＬＢとがそれぞれ半分ずつ分配されるように交差していた。しかしながら、本発明は、当該構成に限定されるものではなく、所望の比で分配されても、クロストークの影響は低減する。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態及び従来技術に係るメモリセルを示す。
【図２】本発明の実施形態に係る半導体記憶装置のブロック図を示す。
【図３】本発明の実施形態に係る半導体記憶装置のメモリブロックを示す。
【図４】本発明の実施形態に係る半導体記憶装置の平面図を示す。
【図５】従来技術に係る半導体記憶装置のブロック図を示す。
【符号の説明】
【００３８】
１      第１のインバータ
２      第２のインバータ
３      第１のアクセストランジスタ
４      第２のアクセストランジスタ
５      第１の記憶ノード
６      第２の記憶ノード
７      第１のメモリブロック
７Ｐ    第１のプリチャージ回路
８      第２のメモリブロック
８Ｐ    第２のプリチャージ回路
９      第３のメモリブロック
９Ｐ    第３のプリチャージ回路
１０    第４のメモリブロック
１０Ｐ  第４のプリチャージ回路
１１    第１のセンスアンプ
１２    第２のセンスアンプ
１３    第３のセンスアンプ
１４    第４のセンスアンプ
１５    ２層目の交差線
１６    ３層目の交差線
１７    ２層目のコンタクト孔
１８    ３層目のコンタクト孔
ＷＬ    ワード線
ＢＬ    ビット線
ＢＬＢ  反ビット線
ＤＬ    データ線
ＤＬＢ  反データ線
ＣＬ    複合線
【図１】
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【図２】
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【図３】
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【図４】
2007335469.tif 000006
【図５】
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