(57)【要約】      （修正有）【課題】工程変化に鈍感なセルフバイアス位相同期ループ回路及びそのセルフバイアス方法を提供する。【解決手段】第１演算増幅器は、ループフィルタキャパシタの電圧を増幅して出力し、レギュレータとして機能する第２演算増幅器は、第１演算増幅器の出力電圧をさらに増幅して出力する。第２演算増幅器の出力電圧は、電圧制御発振器の制御電圧として使われる。バイアス回路は、第２演算増幅器の出力電圧に応答して、ＮＭＯＳトランジスタによって第１バイアス電流を発生し、ＰＭＯＳトランジスタによって第２バイアス電流を発生し、第１バイアス電流と第２バイアス電流とを加算して第３バイアス電流を発生する。そして、第１バイアス電流は、主電荷ポンプ回路及び補助電荷ポンプ回路のバイアス電流として提供され、第３バイアス電流は、第１演算増幅器のバイアス電流として提供される。【選択図】図２
2007037140.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号及びフィードバッククロック信号を比較してアップ信号及びダウン信号を発生する位相周波数検出器と、
前記アップ信号及び前記ダウン信号に応答して、出力端に連結されたループフィルタキャパシタに電荷を供給する主電荷ポンプ回路と、
前記ループフィルタキャパシタの電圧を増幅して出力する第１増幅器と、
前記アップ信号及び前記ダウン信号に応答して、前記第１増幅器の出力端に電荷を供給する補助電荷ポンプ回路と、
前記第１増幅器の出力電圧を増幅して出力する第２増幅器と、
前記第２増幅器の出力電圧に応答して発振クロック信号を発生する電圧制御発振器と、
前記発振クロック信号を周波数分周して前記フィードバッククロック信号を発生する分周器と、
前記第２増幅器の出力電圧に応答して、ＮＭＯＳトランジスタによって第１バイアス電流を発生し、ＰＭＯＳトランジスタによって第２バイアス電流を発生し、前記第１バイアス電流と前記第２バイアス電流とを加算して第３バイアス電流を発生するバイアス回路と、を備え、
前記第１バイアス電流は、前記主電荷ポンプ回路及び前記補助電荷ポンプ回路のバイアス電流として提供され、前記第３バイアス電流は、前記第１増幅器のバイアス電流として提供されることを特徴とする位相同期ループ回路。
【請求項２】
前記バイアス回路は、
前記第２増幅器の出力電圧に応答して前記第１バイアス電流を供給する前記ＮＭＯＳトランジスタと、
前記第１バイアス電流を共通出力端にミラーリングする第１電流ミラーと、
前記第２増幅器の出力電圧を電源電圧として前記第２バイアス電流を供給する前記ＰＭＯＳトランジスタと、
前記第２バイアス電流をミラーリングする第２電流ミラーと、
前記第２電流ミラーによってミラーリングされた前記第２バイアス電流を前記共通出力端にさらにミラーリングする第３電流ミラーと、を備え、
前記共通出力端で前記ミラーリングされた第１バイアス電流と前記ミラーリングされた第２バイアス電流とが加算されて前記第３バイアス電流が発生することを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記ＮＭＯＳトランジスタは、
ドレインが前記第１電流ミラーに連結され、ソースに接地電圧が印加され、ゲートに前記第２増幅器の出力電圧が印加されることを特徴とする請求項２に記載の位相同期ループ回路。
【請求項４】
前記第１電流ミラーは、Ｐ型電流ミラーであることを特徴とする請求項２に記載の位相同期ループ回路。
【請求項５】
前記ＰＭＯＳトランジスタは、
ソースに前記第２増幅器の出力電圧が印加され、ドレインが前記第２電流ミラーに連結され、ゲートに接地電圧が印加されることを特徴とする請求項２に記載の位相同期ループ回路。
【請求項６】
前記第２電流ミラーは、Ｎ型電流ミラーであることを特徴とする請求項２に記載の位相同期ループ回路。
【請求項７】
前記第３電流ミラーは、Ｐ型電流ミラーであることを特徴とする請求項２に記載の位相同期ループ回路。
【請求項８】
前記第１増幅器及び前記第２増幅器は、演算増幅器であることを特徴とする請求項１に記載の位相同期ループ回路。
【請求項９】
入力クロック信号及びフィードバッククロック信号を比較してアップ信号及びダウン信号を発生する位相周波数検出器、前記アップ信号及び前記ダウン信号に応答して、出力端に連結されたループフィルタキャパシタに電荷を供給する主電荷ポンプ回路、前記ループフィルタキャパシタの電圧を増幅して出力する第１増幅器、前記アップ信号及び前記ダウン信号に応答して前記第１増幅器の出力端に電荷を供給する補助電荷ポンプ回路、前記第１増幅器の出力電圧を増幅して出力する第２増幅器、前記第２増幅器の出力電圧に応答して発振クロック信号を発生する電圧制御発振器、及び、前記発振クロック信号を周波数分周して前記フィードバッククロック信号を発生する分周器を備える位相同期ループ回路のセルフバイアス方法において、
前記第２増幅器の出力電圧に応答してＮＭＯＳトランジスタによって第１バイアス電流を発生する段階と、
前記第２増幅器の出力電圧に応答してＰＭＯＳトランジスタによって第２バイアス電流を発生する段階と、
前記第１バイアス電流と前記第２バイアス電流とを加算して第３バイアス電流を発生する段階と、
前記第１バイアス電流を前記主電荷ポンプ回路及び前記補助電荷ポンプ回路のバイアス電流として提供する段階と、
前記第３バイアス電流を前記第１増幅器のバイアス電流として提供する段階と、を含むことを特徴とするセルフバイアス方法。
【請求項１０】
前記第１バイアス電流を発生する段階は、
前記ＮＭＯＳトランジスタのソースに接地電圧を印加し、ゲートに前記第２増幅器の出力電圧を印加する段階を含むことを特徴とする請求項９に記載のセルフバイアス方法。
【請求項１１】
前記第２バイアス電流を発生する段階は、
前記ＰＭＯＳトランジスタのソースに前記第２増幅器の出力電圧を印加し、ゲートに接地電圧を印加する段階を含むことを特徴とする請求項９に記載のセルフバイアス方法。
【請求項１２】
前記第３バイアス電流を発生させる段階は、
前記第１バイアス電流を共通出力端にミラーリングする段階と、
前記第２バイアス電流をミラーリングする段階と、
前記ミラーリングされた第２バイアス電流を前記共通出力端にさらにミラーリングする段階と、
前記共通出力端で前記ミラーリングされた第１バイアス電流と前記ミラーリングされた第２バイアス電流とを加算する段階と、を含むことを特徴とする請求項９に記載のセルフバイアス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ(Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ)回路に係り、特に、製造工程変化に鈍感なセルフバイアス位相同期ループ回路及びそのセルフバイアス方法に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、入力クロック信号の位相と出力クロック信号の位相とを比較して、両信号の位相を一致させる回路であって、メモリ装置のような半導体集積回路に多く使われる。特に、広い周波数範囲にわたってループ安定化を保証するためには、セルフバイアスＰＬＬ回路が使われる。一般的な従来のセルフバイアスＰＬＬ回路の一例が非特許文献１に開示されている。
【０００３】
図１は、従来のセルフバイアスＰＬＬ回路の一例を示すブロック図である。図１に示すように、従来のセルフバイアスＰＬＬ回路は、位相周波数検出器１１、主電荷ポンプ回路１２、補助電荷ポンプ回路１３、ループフィルタキャパシタＣｐ、第１演算増幅器１４、第２演算増幅器１５、電圧制御発振器１６、デューティ訂正器１７、分周器１８、及びバイアス回路１９を備える。
【０００４】
ＩＣＬＫは、入力クロック信号を示し、ＦＣＬＫは、分周器１８によって周波数分周されて発生するフィードバッククロック信号を示す。ＵＰ及びＤＮは、電荷ポンプ回路１２、１３を制御するために、位相周波数検出器１１によって発生するアップ信号及びダウン信号を示す。
【０００５】
このような構造を有する従来のセルフバイアスＰＬＬ回路では、動作周波数に比例してループの帯域幅が決定される。すなわち、動作周波数が高ければループの帯域幅は大きくなり、動作周波数が低ければループの帯域幅は小さくなる。また、ループの安定化のために使われるループゼロの位置もループの帯域幅に比例して動く。
【０００６】
このように、動作周波数、帯域幅、及びループゼロの比例関係を維持することは、ＰＬＬ回路の安定化のために重要であり、この比例関係を維持するためにセルフバイアスＰＬＬ回路は、電圧制御発振器１６に対する制御電圧Ｖｃを基準として、主電荷ポンプ回路１２、補助電荷ポンプ回路１３、第１演算増幅器１４、及び第２演算増幅器１５のバイアス電流を制御する。言い換えれば、バイアス回路１９が、第２演算増幅器１５の出力電圧である制御電圧Ｖｃに応答してバイアス電流Ｉｎを生成し、このバイアス電流Ｉｎが主電荷ポンプ回路１２、補助電荷ポンプ回路１３、第１演算増幅器１４、及び第２演算増幅器１５のバイアス電流として提供される。
【０００７】
ところで、図１に示すような従来のセルフバイアスＰＬＬ回路では、バイアス回路１９がＮＭＯＳトランジスタのみを利用してバイアス電流Ｉｎを発生させるように構成されている。したがって、半導体製造工程の変化によってＮＭＯＳトランジスタの特性とＰＭＯＳトランジスタの特性とが互いに異なる方向に変化する場合には、ループのゼロの位置がループの帯域幅に比例しなくなって、ループ安定度が低下するという問題点がある。
【０００８】
以下、従来のセルフバイアスＰＬＬ回路の問題点をさらに詳細に説明する。従来のセルフバイアスＰＬＬ回路における電圧制御発振器１６の周波数は、次の式（１）で表現され、ループの帯域幅ＬＯＯＰ  ＢＷは、式（２）で表現され、ループのゼロＬＯＯＰ  ＺＲは、式（３）で表現される。なお、本明細書において、＊は、乗算記号である。
【０００９】
【数１】
2007037140.tif 000003
【００１０】
【数２】
2007037140.tif 000004
【００１１】
【数３】
2007037140.tif 000005
【００１２】
ここで、ｇｍｎ及びｇｍｐは、それぞれ電圧制御発振器１６を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの相互コンダクタンスを表す。Ｉｐｍｐは、主電荷ポンプ回路１２の電流を表し、ｇｍｎに比例する。Ｇｍは、第１演算増幅器１４の相互コンダクタンスを表し、やはりｇｍｎに比例する。a１、a２、及びa３は、比例定数を表す。
【００１３】
式（２）、（３）から分かるように、従来のセルフバイアスＰＬＬ回路における電圧制御発振器１６の周波数及びループの帯域幅ＬＯＯＰ  ＢＷは、ｇｍｎとｇｍｐとの和に比例するが、ループのゼロＬＯＯＰ  ＺＲはｇｍｎにのみ比例する。
【００１４】
一般的に、半導体製造工程時、ＮＭＯＳトランジスタの特性とＰＭＯＳトランジスタの特性とが同じ方向に変わる場合、例えば、ＮＭＯＳトランジスタの動作速度特性とＰＭＯＳトランジスタの動作速度特性とがいずれも速くなる方向に変わるか、またはいずれも遅くなる方向に変わる場合には、前記の比例関係は、特別な問題なしに維持される。
【００１５】
しかし、製造工程時、ＮＭＯＳトランジスタの特性とＰＭＯＳトランジスタの特性とが互いに異なる方向に変わる場合には、例えば、ＮＭＯＳトランジスタの動作速度特性は速くなる方向に変わり、ＰＭＯＳトランジスタの動作速度特性は遅くなる方向に変わるか、または逆に、ＮＭＯＳトランジスタの動作速度特性は遅くなる方向に変わり、ＰＭＯＳトランジスタの動作速度特性は速くなる方向に変わる場合には、前述した比例関係が維持されない可能性もある。このような場合には、ループ安定度が悪くなって、最悪の場合に誤動作が引き起こされることもある。
【００１６】
以上のように、従来のセルフバイアスＰＬＬ回路は、製造工程変化に敏感なため、状況によってループ安定度が低下する短所がある。
【非特許文献１】“IEEE Journal of Solid State Circuit, Vol. 38, No. 5, pp. 747-754,May 2003”の747-754頁に記載された論文“A 0.4-4 Gb／s CMOS Quad Transceiver Cell UsingOn-Chip Regulated Dual-Loop PLLs”
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従って、本発明が達成しようとする技術的課題は、製造工程変化に鈍感であり、製造工程変化があってもループ安定度が低下しないセルフバイアスＰＬＬ回路を提供するところにある。
【００１８】
本発明が達成しようとする他の技術的課題は、製造工程変化があってもループ安定度が低下することを防止できるセルフバイアスＰＬＬ回路におけるセルフバイアス方法を提供するところにある。
【課題を解決するための手段】
【００１９】
前記技術的課題を達成するための本発明によるセルフバイアスＰＬＬ回路は、位相周波数検出器、主電荷ポンプ回路、補助電荷ポンプ回路、第１増幅器、第２増幅器、電圧制御発振器、分周器、及びバイアス回路を備える。
【００２０】
前記位相周波数検出器は、入力クロック信号及びフィードバッククロック信号を比較してアップ信号及びダウン信号を発生する。前記主電荷ポンプ回路は、前記アップ信号及び前記ダウン信号に応答して、自身の出力端に連結されたループフィルタキャパシタに電荷を供給する。前記補助電荷ポンプ回路は、前記アップ信号及び前記ダウン信号に応答して、前記第１増幅器の出力端に電荷を供給する。
【００２１】
前記第１増幅器は、前記ループフィルタキャパシタの電圧を増幅して出力する。前記第２増幅器は、前記第１増幅器の出力電圧を増幅して出力する。前記電圧制御発振器は、前記第２増幅器の出力電圧に応答して発振クロック信号を発生する。前記分周器は、前記発振クロック信号を周波数分周して前記フィードバッククロック信号を発生させる。
【００２２】
特に、前記バイアス回路は、前記第２増幅器の出力電圧に応答して、ＮＭＯＳトランジスタによって第１バイアス電流を発生し、ＰＭＯＳトランジスタによって第２バイアス電流を発生し、前記第１バイアス電流と前記第２バイアス電流とを加算して第３バイアス電流を発生する。そして、前記第１バイアス電流は、前記主電荷ポンプ回路及び前記補助電荷ポンプ回路のバイアス電流として提供され、前記第３バイアス電流は、前記第１増幅器のバイアス電流として提供される。
【００２３】
望ましい実施形態によれば、前記バイアス回路は、前記第２増幅器の出力電圧に応答して、前記第１バイアス電流を供給するＮＭＯＳトランジスタ、前記第１バイアス電流を共通出力端にミラーリングする第１電流ミラー、前記第２増幅器の出力電圧を電源電圧として前記第２バイアス電流を供給するＰＭＯＳトランジスタ、前記第２バイアス電流をミラーリングする第２電流ミラー、及び前記第２電流ミラーによってミラーリングされた前記第２バイアス電流を前記共通出力端にさらにミラーリングする第３電流ミラーを備え、前記共通出力端で前記ミラーリングされた第１バイアス電流と前記ミラーリングされた第２バイアス電流とが加算されて前記第３バイアス電流が発生する。
【００２４】
前記他の技術的課題を達成するための本発明によるセルフバイアス方法は、前記のような位相周波数検出器、主電荷ポンプ回路、補助電荷ポンプ回路、第１増幅器、第２増幅器、電圧制御発振器、及び分周器を備えるセルフバイアスＰＬＬ回路のセルフバイアス方法において、前記第２増幅器の出力電圧に応答して、ＮＭＯＳトランジスタによって第１バイアス電流を発生する段階と、前記第２増幅器の出力電圧に応答してＰＭＯＳトランジスタによって第２バイアス電流を発生する段階と、前記第１バイアス電流と前記第２バイアス電流とを加算して第３バイアス電流を発生する段階と、前記第１バイアス電流を前記主電荷ポンプ回路及び前記補助電荷ポンプ回路のバイアス電流として提供する段階と、前記第３バイアス電流を前記第１増幅器のバイアス電流として提供する段階とを含むことを特徴とする。
【００２５】
望ましい実施形態によれば、前記第１バイアス電流を発生する段階は、前記ＮＭＯＳトランジスタのソースに接地電圧を印加し、ゲートに前記第２増幅器の出力電圧を印加する段階を含む。前記第２バイアス電流を発生する段階は、前記ＰＭＯＳトランジスタのソースに前記第２増幅器の出力電圧を印加し、ゲートに接地電圧を印加する段階を含む。
【００２６】
前記第３バイアス電流を発生させる段階は、前記第１バイアス電流を共通出力端にミラーリングする段階と、前記第２バイアス電流をミラーリングする段階と、前記ミラーリングされた第２バイアス電流を前記共通出力端にさらにミラーリングする段階と、前記共通出力端で前記ミラーリングされた第１バイアス電流と前記ミラーリングされた第２バイアス電流とを加算する段階とを含む。
【発明の効果】
【００２７】
本発明によるセルフバイアスＰＬＬ回路は、例えば、製造工程変化に鈍感なので、製造工程変化があってもループの帯域幅ＬＯＯＰ  ＢＷとループのゼロＬＯＯＰ  ＺＲとが一定の比例関係を維持することが可能であり、その結果、ループ安定度が低下しない。
【発明を実施するための最良の形態】
【００２８】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及びそれに記載された内容が参照されるべきである。
【００２９】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００３０】
図２は、本発明の一実施形態によるセルフバイアスＰＬＬ回路を示すブロック図である。
【００３１】
図２を参照すれば、本発明の一実施形態によるセルフバイアスＰＬＬ回路は、位相周波数検出器２１、主電荷ポンプ回路２２、補助電荷ポンプ回路２３、ループフィルタキャパシタＣｐ、第１演算増幅器２４、第２演算増幅器２５、電圧制御発振器２６、デューティ訂正器２７、分周器２８、及びバイアス回路２９を備える。デューティ訂正器２７は、必要に応じて含まなくても良い。
【００３２】
位相周波数検出器２１は、入力クロック信号ＩＣＬＫ及びフィードバッククロック信号ＦＣＬＫを比較してアップ信号ＵＰ及びダウン信号ＤＮを発生する。主電荷ポンプ回路２２は、アップ信号ＵＰ及びダウン信号ＤＮに応答して、ループフィルタキャパシタＣｐに電荷を供給する。第１演算増幅器２４は、ループフィルタキャパシタＣｐの電圧を増幅して出力する。補助電荷ポンプ回路２３は、アップ信号ＵＰ及びダウン信号ＤＮに応答して、第１演算増幅器２４の出力端に電荷を供給する。補助電荷ポンプ回路２３及び第１演算増幅器２４は、共にループを安定化させるためにゼロを発生させる役割を行う。
【００３３】
第２演算増幅器２５は、第１演算増幅器２４の出力電圧を増幅して、増幅された電圧を制御電圧Ｖｃとして電圧制御発振器２６に提供する。第２演算増幅器２５は、一種のレギュレータであって、制御電圧Ｖｃを調節する役割を行う。電圧制御発振器２６は、第２演算増幅器２５の出力電圧、すなわち制御電圧Ｖｃに応答して発振クロック信号ＯＣＬＫを発生する。デューティ訂正器２７は、発振クロック信号ＯＣＬＫのデューティを訂正する。分周器２８は、デューティ訂正器２７によってデューティが訂正されたクロック信号を周波数分周してフィードバッククロック信号ＦＣＬＫを発生する。
【００３４】
バイアス回路２９は、本発明によるセルフバイアス方法によって動作するように構成される。すなわち、バイアス回路２９は、第２演算増幅器２５の出力電圧、すなわち制御電圧Ｖｃに応答して、ＮＭＯＳトランジスタによって第１バイアス電流Ｉｎを発生し、ＰＭＯＳトランジスタによって第２バイアス電流Ｉｐを発生し、第１バイアス電流Ｉｎと第２バイアス電流Ｉｐとを加算して第３バイアス電流Ｉｎ＋Ｉｐを発生する。第１バイアス電流Ｉｎは、主電荷ポンプ回路２２及び補助電荷ポンプ回路２３のバイアス電流として主電荷ポンプ回路２２及び補助電荷ポンプ回路２３に提供される。第３バイアス電流Ｉｎ＋Ｉｐは、第１演算増幅器２４のバイアス電流として第１演算増幅器２４に提供される。
【００３５】
第２演算増幅器２５は、バイアス電流として第１バイアス電流Ｉｎを使用し、必要に応じて第２バイアス電流Ｉｐを使用するように構成されても良い。
【００３６】
位相周波数検出器２１、電圧制御発振器２６、デューティ訂正器２７、及び分周器２８は、当業者に広く知られた通常的なものであるので、詳細な構成についての説明は省略する。以下、本発明の核心構成要素であるバイアス回路２９とこれと直接に関連する第１演算増幅器２４及び電荷ポンプ回路２２、２３の構成を詳細に説明する。一方、第２演算増幅器２５の構成は、第１演算増幅器２４の構成とほぼ同じなので、第２演算増幅器２５の構成についての説明も省略する。
【００３７】
図３は、図２に示されたバイアス回路２９の構成を示す詳細回路図である。図３を参照すれば、バイアス回路２９は、図２に示された第２演算増幅器２５の出力電圧、すなわち制御電圧Ｖｃに応答して第１バイアス電流Ｉｎを供給するＮＭＯＳトランジスタＮ３１、及び、制御電圧Ｖｃを電源電圧として第２バイアス電流Ｉｐを供給するＰＭＯＳトランジスタＰ３５を備える。
【００３８】
また、バイアス回路２９は、第１バイアス電流Ｉｎを共通出力端ＮＣにミラーリングする第１電流ミラー３１、第２バイアス電流Ｉｐをミラーリングする第２電流ミラー３３、第２電流ミラー３３によってミラーリングされた第２バイアス電流を共通出力端ＮＣにさらにミラーリングする第３電流ミラー３５を備える。ミラーリングされた第１バイアス電流Ｉｎとミラーリングされた第２バイアス電流Ｉｐとは、共通出力端ＮＣで加えられて第３バイアス電流Ｉｎ＋Ｉｐが発生する。
【００３９】
さらに詳細には、ＮＭＯＳトランジスタＮ３１は、ドレインが第１電流ミラー３１に連結され、ソースに接地電圧ＶＳＳが印加され、ゲートに制御電圧Ｖｃが印加されるように構成される。第１電流ミラー３１は、Ｐ型電流ミラーであって、ＰＭＯＳトランジスタＰ３１、Ｐ３２から構成される。ＰＭＯＳトランジスタＰ３５は、ソースに制御電圧Ｖｃが印加され、ドレインが第２電流ミラー３３に連結され、ゲートに接地電圧ＶＳＳが印加されるように構成される。第２電流ミラー３３は、Ｎ型電流ミラーであって、ＮＭＯＳトランジスタＮ３２、Ｎ３３から構成される。第３電流ミラー３５は、Ｐ型電流ミラーであって、ＰＭＯＳトランジスタＰ３３、Ｐ３４から構成される。
【００４０】
図４は、図２に示された第１演算増幅器２４の構成を示す詳細回路図である。図４を参照すれば、第１演算増幅器２４は、増幅回路４１と電流ミラー４３とを備える。
【００４１】
電流ミラー４３は、バイアス回路２９から提供される第３バイアス電流Ｉｎ＋Ｉｐを受けて、該第３バイアス電流Ｉｎ＋Ｉｐをミラーリングする。電流ミラー４３によってミラーリングされた第３バイアス電流Ｉｎ＋Ｉｐは、増幅回路４１のバイアス電流として使われる。電流ミラー４３は、Ｎ型電流ミラーであって、ＮＭＯＳトランジスタＮ４５、Ｎ４６から構成される。
【００４２】
増幅回路４１は、ポジティブ入力端ＩＮ＋及びネガティブ入力端ＩＮ−を通じて入力される信号を比較増幅して、出力信号を出力端ＯＵＴを通じて出力する。増幅回路４１は、差動対電流ミラー型増幅回路であって、ＰＭＯＳトランジスタＰ４１〜Ｐ４４及びＮＭＯＳトランジスタＮ４１〜Ｎ４４を含んで構成される。ポジティブ入力端ＩＮ＋は、図２に示されたループフィルタキャパシタＣｐに連結され、ネガティブ入力端ＩＮ−は、出力端ＯＵＴに共通連結される。増幅回路４１の構成及び動作は、当業者に広く知られた通常的なものであるので、詳細な説明は省略する。
【００４３】
図５は、図２に示された電荷ポンプ回路２２、２３の構成を示す詳細回路図である。図５を参照すれば、電荷ポンプ回路２２、２３のそれぞれは、第１電流ミラー５１、第２電流ミラー５３、アップ信号ＵＰによって制御されるＰＭＯＳスイッチトランジスタＰ５３、及び、ダウン信号ＤＮによって制御されるＮＭＯＳスイッチトランジスタＮ５４を備える。
【００４４】
第１電流ミラー５１は、バイアス回路２９から第１バイアス電流Ｉｎを受けて、該第１バイアス電流Ｉｎをミラーリングする。第１電流ミラー５１は、Ｎ型電流ミラーであって、ＮＭＯＳトランジスタＮ５１、Ｎ５２、Ｎ５３から構成される。ＮＭＯＳトランジスタＮ５１とＮＭＯＳトランジスタＮ５２とが一つの電流ミラーを形成し、ＮＭＯＳトランジスタＮ５１とＮＭＯＳトランジスタＮ５３とが他の一つの電流ミラーを形成する。
【００４５】
第２電流ミラー５３は、第１電流ミラー５１によってミラーリングされた第１バイアス電流Ｉｎをさらにミラーリングする。第２電流ミラー５３は、Ｐ型電流ミラーであってＰＭＯＳトランジスタＰ５１、Ｐ５２から構成される。したがって、アップ信号ＵＰが論理ローに活性化されてＰＭＯＳスイッチトランジスタＰ５３がターンオンされれば、ＰＭＯＳトランジスタＰ５２及びＰＭＯＳスイッチトランジスタＰ５３を通じて、ミラーリングされた第１バイアス電流Ｉｎが流れる。そして、ダウン信号ＤＮが論理ハイに活性化されてＮＭＯＳスイッチトランジスタＮ５４がターンオンされれば、ＮＭＯＳスイッチトランジスタＮ５４及びＮＭＯＳトランジスタＮ５３を通じて、ミラーリングされた第１バイアス電流Ｉｎが流れる。
【００４６】
以上で説明したように、本発明によるセルフバイアスＰＬＬ回路では、バイアス回路２９でＮＭＯＳトランジスタＮ３１によって発生した第１バイアス電流Ｉｎと、ＰＭＯＳトランジスタＰ３５によって発生した第２バイアス電流Ｉｐとの和に相当する第３バイアス電流Ｉｎ＋Ｉｐが第１演算増幅器２４に提供される。そして、第１演算増幅器２４は、バイアス電流として第３バイアス電流Ｉｎ＋Ｉｐを使用する。
【００４７】
したがって、第１演算増幅器２４のバイアス電流は、ｇｍｎとｇｍｐとの和に比例し、その結果、以下で説明するようにループの帯域幅ＬＯＯＰ  ＢＷとループのゼロＬＯＯＰ  ＺＲとが正確に比例する。ここで、ｇｍｎは、第１バイアス電流Ｉｎを発生させるＮＭＯＳトランジスタＮ３１の相互コンダクタンスを示し、ｇｍｐは、第２バイアス電流Ｉｐを発生させる前記ＰＭＯＳトランジスタＰ３５の相互コンダクタンスを示す。
【００４８】
第１演算増幅器２４のバイアス電流がｇｍｎとｇｍｐとの和に比例するので、第１演算増幅器２４の相互コンダクタンスＧｍは、次の式（４）で表現される。
【００４９】
【数４】
2007037140.tif 000006
【００５０】
従って、本発明によるセルフバイアスＰＬＬ回路では、ループの帯域幅ＬＯＯＰ  ＢＷは式（５）で表現され、ループのゼロＬＯＯＰ  ＺＲは式（６）で表現される。
【００５１】
【数５】
2007037140.tif 000007
【００５２】
【数６】
2007037140.tif 000008
【００５３】
ここでａ４、ａ５、及びａ６は、比例定数を示す。βｎは、ＮＭＯＳトランジスタＮ３１の(μ＊Ｃｏｘ＊Ｗ／Ｌ)に該当する値を表し、βｐは、ＰＭＯＳトランジスタＰ３５の(μ＊Ｃｏｘ＊Ｗ／Ｌ)に該当する値を表す。μは移動度を表し、Ｃｏｘは酸化膜キャパシタンスを表し、Ｗ及びＬは、それぞれトランジスタの幅及び長さを表す。
【００５４】
Ｉｎは、ＮＭＯＳトランジスタＮ３１によって発生する第１バイアス電流を表し、Ｉｐは、ＰＭＯＳトランジスタＰ３５によって発生する第２バイアス電流Ｉｐを表す。Ｖｃは、第２演算増幅器２５の出力電圧、すなわち制御電圧Ｖｃを表す。
【００５５】
式（４）及び式（５）から分かるように、本発明によるセルフバイアスＰＬＬ回路では、ループの帯域幅ＬＯＯＰ  ＢＷとループのゼロＬＯＯＰ  ＺＲとが正確に比例する。したがって、製造工程変化によってＮＭＯＳトランジスタの特性とＰＭＯＳトランジスタの特性とが互いに異なる方向に変化しても、ループの帯域幅ＬＯＯＰ  ＢＷとループのゼロＬＯＯＰ  ＺＲとは、一定の比例関係を維持できる。言い換えれば、ＮＭＯＳトランジスタの動作速度特性は速くなる方向に変化し、ＰＭＯＳトランジスタの動作速度特性は遅くなる方向に変化するか、またはＮＭＯＳトランジスタの動作速度特性は遅くなる方向に変化し、ＰＭＯＳトランジスタの動作速度特性は速くなる方向に変化する場合にも、ループの帯域幅ＬＯＯＰ  ＢＷとループのゼロＬＯＯＰ  ＺＲとは一定の比例関係を維持できる。
【００５６】
図６は、図１に示された従来のセルフバイアスＰＬＬ回路と図２に示された本発明によるセルフバイアスＰＬＬ回路でＰＶＴ(Ｐｒｏｃｅｓｓ，Ｖｏｌｔａｇｅ，Ｔｅｍｐｅｒａｔｕｒｅ)によるループの帯域幅ＬＯＯＰ  ＢＷとループのゼロＬＯＯＰ  ＺＲとの変化を示すシミュレーション結果である。ここで、従来のセルフバイアスＰＬＬ回路でのループ帯域幅ＬＯＯＰ  ＢＷ(ＯＬＤ)と本発明によるセルフバイアスＰＬＬ回路でのループ帯域幅ＬＯＯＰ  ＢＷ(ＮＥＷ)が同一であることを前提とする。
【００５７】
図６において、ＦＳは、ＮＭＯＳトランジスタが速く動作し、ＰＭＯＳトランジスタは遅く動作する場合のシミュレーション工程パラメータを示し、ＳＦは、ＮＭＯＳトランジスタが遅く動作し、ＰＭＯＳトランジスタは速く動作する場合のシミュレーション工程パラメータを示す。そして、ＴＴは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタいずれも正常に動作する場合のシミュレーション工程パラメータを示す。
【００５８】
例えば、地点Ｐ１でのシミュレーション条件は、シミュレーション工程パラメータがＦＳであり、電圧が１．５Ｖで温度が０℃である場合である。このような方式で８個の地点Ｐ１〜Ｐ８でのシミュレーション条件が決定され、そのシミュレーション条件を基準としてシミュレーションが行われた。
【００５９】
図６を参照すれば、従来のセルフバイアスＰＬＬ回路では、シミュレーション工程パラメータがＦＳである場合及びＳＦである場合に、ループの帯域幅ＬＯＯＰ  ＢＷ(ＯＬＤ)とループのゼロＬＯＯＰ  ＺＲ(ＯＬＤ)とが一定の比例関係を維持できないということが分かる。一方、本発明によるセルフバイアスＰＬＬ回路では、シミュレーション工程パラメータがＦＳである場合及びＳＦである場合にも、ループの帯域幅ＬＯＯＰ  ＢＷ(ＮＥＷ)とループのゼロＬＯＯＰ  ＺＲ(ＮＥＷ)とが一定の比例関係を維持することが分かる。
【００６０】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的として使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野で当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許特許の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００６１】
本発明は、メモリ装置のような半導体集積回路に適用されうる。
【図面の簡単な説明】
【００６２】
【図１】従来のセルフバイアスＰＬＬ回路の一例を示すブロック図である。
【図２】本発明の一実施形態によるセルフバイアスＰＬＬ回路を示すブロック図である。
【図３】図２に示されたバイアス回路の構成を示す詳細回路図である。
【図４】図２に示された第１演算増幅器の構成を示す詳細回路図である。
【図５】図２に示された電荷ポンプ回路の構成を示す詳細回路図である。
【図６】図１に示された従来のセルフバイアスＰＬＬ回路と図２に示された本発明によるセルフバイアスＰＬＬ回路において、ＰＶＴによるループの帯域幅とループのゼロの変化を示すシミュレーション結果である。
【符号の説明】
【００６３】
２１  位相周波数検出器
２２  主電荷ポンプ回路
２３  補助電荷ポンプ回路
２４  第１演算増幅器
２５  第２演算増幅器
２６  電圧制御発振器
２７  デューティ訂正器
２８  分周器
２９  バイアス回路
Ｃｐ  ループフィルタキャパシタ
ＤＮ  ダウン信号
ＦＣＬＫ  フィードバッククロック信号
ＩＣＬＫ  入力クロック信号
Ｉｎ  第１バイアス電流
Ｉｎ＋Ｉｐ  第３バイアス電流
Ｉｐ  第２バイアス電流
ＯＣＬＫ  発振クロック信号
ＵＰ  アップ信号
Ｖｃ  制御電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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