(57)【要約】【課題】  少ない回路でスタンバイ時に安定してスタンバイ電流を供給することができるスタンバイ電源回路およびそれを用いた半導体記憶装置を実現する。【解決手段】  本発明のスタンバイ電源回路およびそれを用いた半導体記憶装置は、外部から供給される電源と内部回路との間に接続され、スタンバイ時に前記内部回路が消費するスタンバイ電流を供給するスタンバイ電流補償手段と、前記スタンバイ電流補償手段と並列に接続され、スタンバイ時に前記内部回路に供給されるスタンバイ電圧を所定の値以上に保つように、前記スタンバイ電流補償手段とは別に前記内部回路へ電流を供給するスタンバイ電圧補償手段を有する。【選択図】  図１
2007164830.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される電源と内部回路との間に接続され、スタンバイ時に前記内部回路が消費するスタンバイ電流を供給するスタンバイ電流補償手段と、
前記スタンバイ電流補償手段と並列に接続され、スタンバイ時に前記内部回路に供給されるスタンバイ電圧を所定の値以上に保つように、前記スタンバイ電流補償手段とは別に前記内部回路へ電流を供給するスタンバイ電圧補償手段を有することを特徴とするスタンバイ電源回路。
【請求項２】
前記スタンバイ電圧補償手段は、ダイオード接続されたｐ型ＭＯＳ−ＦＥＴであることを特徴とする請求項１に記載のスタンバイ電源回路。
【請求項３】
前記スタンバイ電圧補償手段は、テスト時にオフされるスイッチ素子とダイオード接続されたｐ型ＭＯＳ−ＦＥＴとが縦列接続されていることを特徴とする請求項１に記載のスタンバイ電源回路。
【請求項４】
前記スタンバイ電圧補償手段は、複数の前記ダイオード接続されたｐ型ＭＯＳ−ＦＥＴが縦列接続されていることを特徴とする請求項２または請求項３に記載のスタンバイ電源回路。
【請求項５】
複数の情報が格納される記憶手段と、
外部から供給される電源と前記記憶手段との間に接続され、前記記憶手段に格納された前記情報をスタンバイ時に安定して保持するためのスタンバイ電流を供給する請求項１乃至請求項４のいずれか１項に記載されたスタンバイ電源回路を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンバイ時の記憶情報保持にかかわるスタンバイ電源回路およびそれを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体プロセスの微細化に伴い、近年、トランジスタのリーク電流が増大する傾向にある。このため、スタンバイ時にデータを保持する必要があるＲＡＭ部を搭載した半導体記憶装置では、これに電源を供給するスタンバイ電源回路が必要である。
【０００３】
従来のスタンバイ電源回路は、スタンバイ状態でのＲＡＭ部のデータ保持とスタンバイ電流の低減を目的として、電源とＲＡＭ部との間に挿入され、スタンバイ時にオフされるスイッチ素子と、これに並列に接続され、スタンバイ時にスタンバイ電流を供給する抵抗素子とで構成（例えば、「特許文献１」を参照。）されていた。
【０００４】
しかしながら、このような従来のスタンバイ電源回路では、例えば、外部から供給される電圧１．５Ｖに対して、スタンバイ時にＲＡＭ部に供給されるスタンバイ電圧は、ＲＡＭ部で消費されるスタンバイ電流（ＲＡＭ部の記憶容量に依存するが、例えば、１μＡ〜１０μＡ。）を想定し、抵抗素子による電圧降下がＲＡＭ部のデータ保持電圧（スタンバイ電圧。例えば、１．０Ｖ。）を下回らないように設定されていた。
【０００５】
このため、ＲＡＭ部のリーク電流が何らかの原因で想定値より多くなるとＲＡＭ部のスタンバイ電圧がデータ保持に必要な電圧以下になり、保持していたデータが破壊されるという問題があった。また、スタンバイ状態での外部電源電圧が何らかの理由で低下した場合に、抵抗素子を介しているためＲＡＭ部の電圧リカバリーに時間がかかってしまうという問題があった。
【特許文献１】特開平７−２９６５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、少ない回路でスタンバイ時に安定してスタンバイ電流を供給することができるスタンバイ電源回路およびそれを用いた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、外部から供給される電源と内部回路との間に接続され、スタンバイ時に前記内部回路が消費するスタンバイ電流を供給するスタンバイ電流補償手段と、前記スタンバイ電流補償手段と並列に接続され、スタンバイ時に前記内部回路に供給されるスタンバイ電圧を所定の値以上に保つように、前記スタンバイ電流補償手段とは別に前記内部回路へ電流を供給するスタンバイ電圧補償手段を有することを特徴とするスタンバイ電源回路が提供される。
【０００８】
本発明の別の一態様によれば、複数の情報が格納される記憶手段と、外部から供給される電源と前記記憶手段との間に接続され、前記記憶手段に格納された前記情報をスタンバイ時に安定して保持するためのスタンバイ電流を供給する請求項１乃至請求項４のいずれか１項に記載されたスタンバイ電源回路を有することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、複雑な電源電圧検知回路を設けることなくスタンバイ電流を安定して供給することができるので、高い信頼性を持ったスタンバイ電源回路およびそれを用いた半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係わる半導体記憶装置を示す回路ブロック図である。ここでは、主に、情報が格納されるＲＡＭ部１１とスタンバイ時にＲＡＭ部１１へスタンバイ電流を供給するスタンバイ電源回路にかかわる部分を示した。
【００１２】
本発明の実施例１に係わる半導体記憶装置は、ＲＡＭ部１１、および、スタンバイ電流補償回路１２とスタンバイ電圧補償回路とで構成されるスタンバイ電源回路を備えている。
【００１３】
スタンバイ電流補償回路１２の第１の端子は外部から電源が供給される主電源線（図１には明示されていないが、以下、「Ｖｃｃ」という。）に接続され、第２の端子はＲＡＭ部１１の電源に接続され、スタンバイ電流補償回路１２の制御入力にはスタンバイ状態を示す制御信号（以下、「ＳＴＡＮＤＢＹ」という。）が入力されている。
【００１４】
また、スタンバイ電圧補償回路１３の第１の端子はＶｃｃに接続され、第２の端子はＲＡＭ部１１の電源に接続されている。
【００１５】
ＲＡＭ部１１は、情報を記憶する複数のメモリセルと、これらに情報を書き込みまたはこれらから情報を読み出すための回路を備え、スタンバイ状態で情報を保持するためのスタンバイ電流およびスタンバイ電圧を必要とする。すなわち、格納されたデータをスタンバイ時に保持し続けるために、ＲＡＭ部１１の電源には、スタンバイ電流をスタンバイ電圧以上の電圧で供給し続ける必要がある。このようなＲＡＭ部１１の一例として、メモリセルにＳＲＡＭセルやＤＲＡＭセルを用いたものがある。
【００１６】
スタンバイ電流補償回路１２は、図１に示したように、ＶｃｃとＲＡＭ部１１の電源との間に接続されたｐ型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という。）からなるスイッチ素子１４、およびこれと並列に接続された抵抗素子１５を有している。
【００１７】
すなわち、スイッチ素子１４のソース端子はスタンバイ電流補償回路１２の第１の端子を介してＶｃｃに接続され、ドレイン端子はスタンバイ電流補償回路１２の第２の端子を介してＲＡＭ部１１の電源に接続され、スイッチ素子１４のゲート端子にはスタンバイ電流補償回路１２の制御入力を介してＳＴＡＮＤＢＹが入力されている。そして、抵抗素子１５の一端はスイッチ素子１４のソース端子に接続され、他端はスイッチ素子１４のドレイン端子に接続されている。
【００１８】
ＳＴＡＮＤＢＹは、半導体記憶装置がスタンバイ状態の場合に“１”、通常動作時に“０”となる制御信号で、スタンバイ時にはスイッチ素子１４をオフさせて抵抗素子１５を介してＲＡＭ部１１へスタンバイ電流を供給させ、通常動作時にはスイッチ素子１４をオンさせてスイッチ素子１４を介してＲＡＭ部１１へ動作電流を供給させる。
【００１９】
抵抗素子１５の抵抗値Ｒは、例えば、Ｖｃｃ＝１．５Ｖ、ＲＡＭ部１１のスタンバイ電流＝１０μＡ、ＲＡＭ部１１のスタンバイ電圧＝１．０Ｖとすると、（１．５Ｖ−１．０Ｖ）／１０μＡ＝５０ｋΩに設定される。
【００２０】
スタンバイ電圧補償回路１３は、図１に示したように、ダイオード接続されたｐＭＯＳ１６を有し、ｐＭＯＳ１６のソース端子はスタンバイ電圧補償回路１３の第１の端子を介してＶｃｃに接続され、ゲート端子およびドレイン端子はスタンバイ電圧補償回路１３の第２の端子を介してＲＡＭ部１１の電源に接続されている。
【００２１】
スタンバイ電圧補償回路１３は、何らかの原因、例えば、ＲＡＭ部１１を構成するトランジスタの欠陥に伴うリーク電流の増加などでスタンバイ電流が設定値より増加した場合に、ＲＡＭ部１１にかかるスタンバイ電圧が低下しないようスタンバイ電流補償回路１２とは別経路でＲＡＭ部１１へ電流を供給する。したがって、例えば、上述したスタンバイ電流補償回路１２の一例のように、Ｖｃｃ＝１．５Ｖ、スタンバイ電圧＝１．０Ｖの場合には、スタンバイ電圧補償回路１３における順方向電圧降下は、０．５Ｖに設定しておく必要がある。
【００２２】
ダイオード接続されたｐＭＯＳ１６の順方向電圧降下をこのように設定すれば、ＲＡＭ部１１の電源電圧が１．０Ｖまで低下すると、ｐＭＯＳ１６のダイオードが自動的にオンして、スタンバイ電圧補償回路１３は、スタンバイ電流補償回路１２だけでは不足するＲＡＭ部１１へのスタンバイ電流を別経路で供給する。
【００２３】
上記実施例１によれば、ＲＡＭ部１１の供給電圧の低下を検知する複雑な電源電圧検知回路を設けることなくスタンバイ電流を安定して供給することができるので、ＲＡＭ部１１のデータ破壊を防ぐことができ、高い信頼性を持ったスタンバイ電源回路およびそれを用いた半導体記憶装置を実現することができる。
【００２４】
さらに、上記実施例１によれば、複雑な電源電圧検知回路を設ける必要がなく、かつ、電源電圧検知回路の動作電流が付加されることもないので、スタンバイ状態での電流増加を抑制することができる。
【００２５】
上述の実施例１では、スタンバイ電圧補償回路１３は、ダイオード接続された１つのｐＭＯＳ１６であるとしたが、本発明はこれに限られるものではなく、設定電圧調整のために、例えば、図２に示したように、ダイオード接続された複数のｐＭＯＳ１６を縦列接続して構成することもできる。
【実施例２】
【００２６】
図３は、本発明の実施例２に係わる半導体記憶装置を示す回路ブロック図である。ここでは、主に、情報が格納されるＲＡＭ部３１とスタンバイ時にＲＡＭ部３１へスタンバイ電流を供給するスタンバイ電源回路にかかわる部分を示した。
【００２７】
本発明の実施例２に係わる半導体記憶装置は、ＲＡＭ部３１、および、スタンバイ電流補償回路３２とスタンバイ電圧補償回路とで構成されるスタンバイ電源回路を備えている。
【００２８】
スタンバイ電流補償回路３２の第１の端子は外部から電源が供給される主電源線（図３には明示されていないが、以下、「Ｖｃｃ」という。）に接続され、第２の端子はＲＡＭ部３１の電源に接続され、スタンバイ電流補償回路３２の制御入力にはスタンバイ状態を示す制御信号（以下、「ＳＴＡＮＤＢＹ」という。）が入力されている。
【００２９】
また、スタンバイ電圧補償回路３３の第１の端子はＶｃｃに接続され、第２の端子はＲＡＭ部３１の電源に接続され、スタンバイ電圧補償回路３３の制御入力には半導体記憶装置のテストを示す制御信号（以下、「ＴＥＳＴ」という。）が入力されている。
【００３０】
ＲＡＭ部３１およびスタンバイ電流補償回路３２の構成、機能、および動作は実施例１と同様なので説明は省略する。
【００３１】
スタンバイ電圧補償回路３３は、図３に示したように、ｐＭＯＳからなるスイッチ素子３７、およびダイオード接続されたｐＭＯＳ３６を有し、スイッチ素子３７のソース端子はスタンバイ電圧補償回路３３の第１の端子を介してＶｃｃに接続され、スイッチ素子３７のゲート端子にはスタンバイ電圧補償回路３３の制御入力を介してＴＥＳＴが入力されている。
【００３２】
ｐＭＯＳ３６のソース端子はスイッチ素子３７のドレイン端子に接続され、ゲート端子およびドレイン端子はスタンバイ電圧補償回路３３の第２の端子を介してＲＡＭ部３１の電源に接続されている。
【００３３】
ＴＥＳＴは、半導体記憶装置のテスト時に、抵抗素子３５でのリークテストを実施するための制御信号であり、出荷時の動作テストで使用する。
【００３４】
スタンバイ電圧補償回路３３の機能は、実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、スイッチ素子３７によってテスト時にスタンバイ電圧補償回路３３をオフして、ＲＡＭ部３１のリーク電流値を直接測定できることである。
【００３５】
上記実施例２によれば、実施例１と同様の効果を期待できるばかりでなく、さらに、出荷時のテストでＲＡＭ部３１の初期不良をスクリーニングできるので、より高い信頼性を持ったスタンバイ電源回路およびそれを用いた半導体記憶装置を実現することができる。
【００３６】
また、上記実施例２によれば、出荷時のテストでＲＡＭ部３１の初期不良をスクリーニングできるので、半導体記憶装置の製造コストを削減することができる。
【００３７】
上述の実施例２では、スタンバイ電圧補償回路３３は、ｐＭＯＳからなるスイッチ素子３７、およびダイオード接続された１つのｐＭＯＳ３６を有するとしたが、本発明はこれに限られるものではなく、設定電圧調整のために、実施例１の図２と同様に、ダイオード接続された複数のｐＭＯＳを縦列接続して用いることもできる。
【００３８】
上述の実施例１および実施例２では、スタンバイ電圧補償回路３１または３３にダイオード接続されたｐＭＯＳを用いたが、本発明はこれに限られるものではなく、適切な順方向電圧降下を有する素子、例えば、ダイオード接続されたｎ型ＭＯＳ−ＦＥＴまたは接合ダイオードなどを用いることもできる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１に係わる半導体記憶装置を示す回路ブロック図。
【図２】本発明の実施例１に係わる半導体記憶装置を示す別の回路ブロック図。
【図３】本発明の実施例２に係わる半導体記憶装置を示す回路ブロック図。
【符号の説明】
【００４０】
１１、３１  ＲＡＭ部
１２、３２  スタンバイ電流補償回路
１３、３３  スタンバイ電圧補償回路
１４、３４、３７  スイッチ素子
１５、３５  抵抗素子
１６、３６  ダイオード接続されたｐＭＯＳ
【図１】
2007164830.tif 000003
【図２】
2007164830.tif 000004
【図３】
2007164830.tif 000005