(57)【要約】【課題】  占有面積が小さく、横方向の位置ずれ量、及び方向に加えて、深さ方向の情報も検出できるプロービングずれ検知用パタンを有する半導体装置を提供する。【解決手段】  プロービングずれ検知用パタンを保護膜の下部に形成された複数の微小な導電体により構成し、保護膜の下部に形成された複数の微小な導電体は、おのおのが電気的に絶縁されており、ＩＣチップの電気的測定を行うために用いるプロービング針の針先の底面よりも小さいサイズで形成した。そしてＩＣチップ毎に２個１対の形で設けるようにした 。【選択図】    図１
2007335693.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタやプロービング用のパッド領域などの素子からなるシリコン基板上に構成された複数のＩＣチップに隣接するスクライブ領域もしくは前記ＩＣチップ内部にプロービングずれ検知用パタンを有する半導体装置において、前記プロービングずれ検知用パタンは、保護膜の下部に形成された複数の微小な導電体により構成されていることを特徴とする半導体装置。
【請求項２】
前記プロービングずれ検知用パタンの、前記保護膜の下部に形成された前記複数の微小な導電体は、おのおのが電気的に絶縁されており、前記ＩＣチップの電気的測定を行うために用いるプロービング針の針先の底面よりも小さいサイズで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プロービングずれ検知用パタンは、前記ＩＣチップ毎に２個１対の形で設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記プロービングずれ検知用パタンは、プロービング工程において同時に測定される前記ＩＣチップ数毎に２個１対の形で設けられていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタやプロービング用のパッド領域などの素子からなるシリコン基板上に構成する複数のＩＣチップを有する半導体装置における、プロービング時のプローブの位置ずれを検出する検知用パタンに関する。
【背景技術】
【０００２】
従来、通常のＩＣにおいて、完成後の電気的特性などを検査するためにプロービングテストが一般的に行われている。
【０００３】
また、多数のプロービング用パッドを有するＩＣにおいては、チップ面積縮小の観点からプロービング用パッドの間隔を出来るだけ小さく設定することがＩＣのコスト対応のために必須である。
【０００４】
ここで、プロービングテストは細い検出用の針を用いて実施することが多いが、多数のプロービング用パッドを有するＩＣにおいては、プロービング用パッドの間隔が小さく、プローブ時における針の位置ずれの影響を受けやすい。また、プローブ時における針の横方向のずれのみならず、深さ方向の状態（位置や針の進入深さ）が適性でない場合にも、正確な電気的特性の取得ができなくなる場合がある。このため、プロービングテストに際して、適正な状態でテストが行えているか否かを判断するためにプロービング用の針の位置ずれをあらかじめ検出できることが望ましい。このため、プロービング時の針の位置ずれ検出用のパッドを設けて測定を行う手法が開示されている。（例えば、特許文献１参照。）
【特許文献１】特開平６−４５４１９号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のように多数のプロービング用パッドを有するＩＣにおいては、プロービング用パッドの間隔が小さく設定されており、プローブ時における針の位置ずれの影響を受けやすく、プロービングテストが正確に実施できなくなってしまったり、誤った特性を認識してしまったりという問題点があった。改善策として、プロービング時の針の位置ずれ検出のために特別なパッドを複数個設けて測定を行う手法を示した例も提案されているが、特別なパッドの占有面積が大きいことや、位置ずれの方向を検出できない、プローブの深さ方向の情報を得ることが出来ないなどの問題があった。
【課題を解決するための手段】
【０００６】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００７】
プロービングずれ検知用パタンは、保護膜の下部に形成された複数の微小な導電体により構成した。また、保護膜の下部に形成された複数の微小な導電体は、おのおのが電気的に絶縁されており、ＩＣチップの電気的測定を行うために用いるプロービング針の針先の底面よりも小さいサイズで形成した。そして、プロービングずれ検知用パタンはＩＣチップ毎に２個１対の形で設けるようにした 。
【０００８】
これらの手段によって、占有面積が小さく、横方向の位置ずれ量に加えて方向も検出でき、また深さ方向の情報を得ることもできる、プロービングずれ検知用パタンを有する半導体装置を得ることができる。
【発明の効果】
【０００９】
以上説明したように、本発明のプロービングずれ検知用パタンは、保護膜の下部に形成された複数の微小な導電体により構成し、保護膜の下部に形成された複数の微小な導電体は、おのおのが電気的に絶縁されており、ＩＣチップの電気的測定を行うために用いるプロービング針の針先の底面よりも小さいサイズで形成した。そしてＩＣチップ毎に２個１対の形で設けるようにした 。
【００１０】
これらの手段によって、占有面積が小さく、横方向の位置ずれ量に加えて方向も検出でき、また深さ方向の情報を得ることも可能な、プロービングずれ検知用パタンを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明による半導体装置の第１の実施例を示す模式的断面図であり、プロービングずれ検知用パタンを用いた適正なプローブ時の状態を示す。
【００１２】
シリコン酸化膜などからなる下地の絶縁膜６１０上に、微小なサイズのアルミニウムなどの導電体よりなる容量検出用ドットパタン６０１〜６０５がそれぞれ電気的に絶縁した独立した状態で形成されており、容量検出用ドットパタン６０１〜６０５上には窒化シリコン膜などの絶縁膜よりなる保護膜７０１が形成されている。
【００１３】
図１の例では、簡単のため平面的に複数の容量検出用ドットパタンを配置した中で、５個だけを取り出した一部分の断面図例を示している。
【００１４】
ここで、ＩＣチップの電気的な測定を行うためのプローブを行う際には、図１に示すように本発明のプロービングずれ検知用パタン上にも同時に針あてを行う。
【００１５】
保護膜７０１上には、プローブ針８０１が接触しており、保護膜７０１に対してＩＣチップの電気的測定を行うための適正な深さ方向のオーバードライブ（押し込み）がなされている状態となる。
【００１６】
ここで容量検出用ドットパタン６０１〜６０５とプローブ針８０１とは、保護膜７０１を介して容量を形成し、容量検出用ドットパタン６０１〜６０５おのおのの容量値は、プローブ針８０１との距離に応じて変化する。容量の変化を細かく検知するために容量検出用ドットパタン６０１〜６０５のサイズはそれぞれプローブ針８０１の底面より小さくなるように形成されている。
【００１７】
図４は、図１の状態での各容量検出用ドットパタン６０１〜６０５とプローブ針８０１との間の容量を表した模式図である。
【００１８】
図４に示すように、容量値は、ずれ検出用の中央に位置設定した容量検出用ドットパタン６０３を中心に広がる形となっている。ここで適正な針あて状態における容量をあらかじめ測定しておくことにより、容量クリアライン９０１を設定することができる。
【００１９】
図４の例では、中央の容量検出用ドットパタン６０３を中心にして容量検出用ドットパタン６０１や容量検出用ドットパタン６０５に向かって緩やかに容量値が低下する形となっている。
【００２０】
また、容量検出用ドットパタン６０２、６０３、６０４の容量値は所定のクリアライン９０１を超える値を示している。
【００２１】
このように、図４の例では、中央の容量検出用ドットパタン６０３を中心にしてなだらかに容量検出用ドットパタン６０１や容量検出用ドットパタン６０５に向かって容量値が低下する形となっていることから横方向の針位置ずれが生じていないことが検知できる。また容量検出用ドットパタン６０２、６０３、６０４の容量値が所定のクリアライン９０１を超える値を示していることから、深さ方向の状態も適正であることが把握できる。このように図１に示した適正なプローブ時の状態を反映した特性を検知することができる。
【００２２】
図２は、本発明による半導体装置の第１の実施例において、プローブが横方向に位置ずれをしている状態を示す模式的断面図である。
【００２３】
下地の絶縁膜６１０上に、微小なサイズの導電体よりなる容量検出用ドットパタン６０１〜６０５がそれぞれ電気的に絶縁した独立した状態で形成されており、容量検出用ドットパタン６０１〜６０５上には保護膜７０１が形成されている。
【００２４】
図２の例では、簡単のため平面的に複数の容量検出用ドットパタンを配置した中で、５個だけを取り出した一部分の断面図例を示している。
【００２５】
ここで、ＩＣチップの電気的な測定を行うためのプローブを行う際に、図２に示すように本発明のプロービングずれ検知用パタン上にも同時に針あてを行う。
【００２６】
保護膜７０１上には、プローブ針８０１が接触しており、保護膜７０１に対してＩＣチップの電気的測定を行うための適正な深さ方向のオーバードライブ（押し込み）がなされている状態となる。
【００２７】
ここで容量検出用ドットパタン６０１〜６０５とプローブ針８０１とは、保護膜７０１を介して容量を形成し、容量検出用ドットパタン６０１〜６０５おのおのの容量値は、プローブ針８０１との距離に応じて変化する。ここで、容量の変化を細かく検知するために容量検出用ドットパタン６０１〜６０５のサイズはそれぞれプローブ針８０１の底面より小さくなるように形成されている。
【００２８】
図２の例では、プローブ針８０１が容量検出用ドットパタン６０１方向に横方向の位置ずれを生じている状態を示している。
【００２９】
図５は、図２の状態での各容量検出用ドットパタン６０１〜６０５とプローブ針８０１との間の容量を表した模式図である。
【００３０】
図５の例では、容量値は、ずれ検出用の端部に位置する容量検出用ドットパタン６０１を中心に容量検出用ドットパタン６０５に向かって低下している形となる。ただし、容量検出用ドットパタン６０１、６０２の容量値は所定のクリアライン９０１を超える値を示す結果となる。
【００３１】
このことから、横方向の針の位置ずれが生じているが、深さ方向の状態は適正であるということが検知できる。このように、図２に示したプローブ針８０１が横方向に位置ずれを生じている状態を反映した特性を検知できる。その他の説明については、図１での説明をもってこれに充てる。
【００３２】
図３は、本発明における半導体装置の第１の実施例において、プローブのオーバードライブ量（押し込み量）が不足している状態を示す模式的断面図である。
【００３３】
下地の絶縁膜６１０上に、微小なサイズの導電体よりなる容量検出用ドットパタン６０１〜６０５がそれぞれ電気的に絶縁した独立した状態で形成されており、容量検出用ドットパタン６０１〜６０５上には保護膜７０１が形成されている。
【００３４】
図３の例では、簡単のため平面的に複数の容量検出用ドットパタンを配置した中で、５個だけを取り出した一部分の断面図例を示している。
【００３５】
ここで、ＩＣチップの電気的な測定を行うためのプローブを行う際に、図３に示すように本発明のプロービングずれ検知用パタン上にも同時に針あてを行う。
【００３６】
保護膜７０１上には、プローブ針８０１が接触しており、保護膜７０１に対してＩＣチップの電気的測定を行うための深さ方向のオーバードライブ（押し込み）がなされている状態となる。
【００３７】
ここで容量検出用ドットパタン６０１〜６０５とプローブ針８０１とは、保護膜７０１を介して容量を形成し、容量検出用ドットパタン６０１〜６０５おのおのの容量値は、プローブ針８０１との距離に応じて変化する。ここで、容量の変化を細かく検知するために容量検出用ドットパタン６０１〜６０５のサイズはそれぞれプローブ針８０１の底面より小さくなるように形成されている。
【００３８】
図３の例は、図１や図２の例に比べて、プローブ針８０１のオーバードライブ量が適性量に比べて不足している状態であるが、横方向についての位置ずれは生じていない状態を示している。
【００３９】
図６は、図３の状態での各容量検出用ドットパタン６０１〜６０５とプローブ針８０１との間の容量を表した模式図である。
【００４０】
図６の例では、容量値は、ずれ検出用の中央に位置する容量検出用ドットパタン６０３を中心に容量検出用ドットパタン６０１、６０５に向かって低下する形をしているが、最大値を与える容量検出用ドットパタン６０３の容量値は所定のクリアライン９０１に満たない値を示す結果となっている。このことから、横方向の針の位置ずれは生じていないが、深さ方向のオーバードライブ量が不足した状態であることが検知できる。
【００４１】
このように、図３に示したプローブ針８０１のオーバードライブ量が適性量に比べて不足している状態を反映した特性を検知することができる。その他の説明については、図１での説明をもってこれに充てる。
【００４２】
図７は、本発明による半導体装置の第２の実施例を示す模式的平面図であり、プロービングずれ検知用パタンの配置実施例を示す。
【００４３】
複数のパッド領域２０１を有する複数のＩＣチップ１０１と、複数のＩＣチップ１０１の間にあるＩＣを切り出す際に切り代となるスクライブ領域３０１が形成されており、スクライブ領域３０１には、プロービングずれ検知用パタン４０１が形成されている。
【００４４】
図７の例では、プロービングずれ検知用パタン４０１はＩＣチップ１０１ひとつに対して離間した位置に２個１対（ペア）の形で設置されている。
【００４５】
ここでプロービングずれ検知用パタン４０１を２個１対で形成するのは、プロービング時におけるシーター方向のずれ（半導体ウエハの回転方向のずれ）を検出するためである。感度を向上させるために２個一対のプロービングずれ検知用パタン４０１はできるだけ離して配置したほうが良い。図７の例では、ＩＣチップ１０１ひとつに対して２個対（ペア）の形でプロービングずれ検知用パタン４０１を設置した例を示したが、多数のＩＣチップ１０１を同時にプロービングする例においては、同時にプロービングする複数のＩＣチップ１０１の全体に対して２個対（ペア）の形でプロービングずれ検知用パタン４０１を設置すれば、なおさらプロービングずれ検知用パタン４０１の占有面積を縮小できて良い。
【００４６】
図８は、本発明による半導体装置の第３の実施例を示す模式的平面図であり、プロービングずれ検知用パタンの他の配置実施例を示す。
【００４７】
図７に示した実施例と異なる点は、図７の例ではスクライブ領域３０１にプロービングずれ検知用パタン４０１が形成されていたのに対し、ＩＣチップ１０１内にプロービングずれ検知用パタン４０１が配置されている点である。
【００４８】
プロービングずれ検知用パタン４０１の占有面積によるＩＣチップ１０１の面積増大を防止する観点からは、図１に示したようにスクライブ領域３０１にプロービングずれ検知用パタン４０１を形成するとよいが、製造コストなどの観点から、ＩＣチップ１０１の面積に余裕がある場合にはＩＣチップ１０１内にプロービングずれ検知用パタン４０１を取り込んでも良い。その他の説明については図７と同一の記号を付記することで説明に代える。
【図面の簡単な説明】
【００４９】
【図１】本発明によるプロービングずれ検知用パタンの第１の実施例における適正なプローブ時の状態を示す模式的断面図である。
【図２】本発明によるプロービングずれ検知用パタンの第１の実施例において、プローブが横方向に位置ずれをしている状態を示す模式的断面図である。
【図３】本発明によるプロービングずれ検知用パタンの第１の実施例において、プローブのオーバードライブ量（押し込み量）が不足している状態を示す模式的断面図である。
【図４】図１の状態での各容量検出用ドットパタン６０１〜６０５とプローブ針８０１との間の容量を表した模式図である。
【図５】図２の状態での各容量検出用ドットパタン６０１〜６０５とプローブ針８０１との間の容量を表した模式図である。
【図６】図３の状態での各容量検出用ドットパタン６０１〜６０５とプローブ針８０１との間の容量を表した模式図である。
【図７】本発明によるプロービングずれ検知用パタンの第２の実施例における配置を示す模式的平面図である。
【図８】本発明によるプロービングずれ検知用パタンの第３の実施例における配置を示す模式的平面図である。
【符号の説明】
【００５０】
１０１  ＩＣチップ
２０１  パッド領域
３０１  スクライブ領域
４０１  プロービングずれ検知用パタン
５０１  内側の導電体
５０２  外側の導電体
６０１  容量検出用ドットパタン
６０２  容量検出用ドットパタン
６０３  容量検出用ドットパタン
６０４  容量検出用ドットパタン
６０５  容量検出用ドットパタン
６１０  下地の絶縁膜
７０１  保護膜
８０１  プローブ針
【図１】
2007335693.tif 000003
【図２】
2007335693.tif 000004
【図３】
2007335693.tif 000005
【図４】
2007335693.tif 000006
【図５】
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【図６】
2007335693.tif 000008
【図７】
2007335693.tif 000009
【図８】
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