(57)【要約】【課題】ジッタの少ないクロック回路をパフォーマンスボード上に搭載することで、撮像試験における画像のノイズを低減し、なおかつユーザーが必要とする周波数のクロックを供給することを目的とする。【解決手段】複数の周波数のクロックを用い、パフォーマンスボードおよびプローブカードを介して被測定デバイスの撮像試験を行うイメージセンサテスタにおいて、前記複数の周波数のクロック発生回路を前記パフォーマンスボード又はプローブカード上に配置した。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の周波数のクロックを用い、パフォーマンスボードおよびプローブカードを介して被測定デバイスの撮像試験を行うイメージセンサテスタにおいて、前記複数の周波数のクロック発生回路を前記パフォーマンスボード又はプローブカード上に配置したことを特徴とするイメージセンサテスタ。
【請求項２】
前記クロック発生回路は複数の水晶発振器からなることを特徴とする請求項１に記載のイメージセンサテスタ。
【請求項３】
前記水晶発振器はイネーブルビットつきのＩＣであることを特徴とする請求項２に記載のイメージセンサテスタ。
【請求項４】
前記水晶発振器は前記パフォーマンスボード又はプローブカード上に並べて配置され、スイッチ切替手段により切換えて前記被測定デバイスに供給されるように構成したことを特徴とする請求項２又は３に記載のイメージセンサテスタ。
【請求項５】
前記周波数のクロックをカウントするカウンタを備え、前記クロックが所定のカウントに達した後に前記水晶発振器をスイッチ切替手段により切換えるように構成したことを特徴とする請求項１乃至４のいずれかに記載のイメージセンサテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサテスタに関し、特に、被測定デバイスに供給するクロック信号のクロックジッタの発生を防止したイメージセンサテスタに関する。
【背景技術】
【０００２】
例えば、イメージセンサテスタの被測定デバイスは、受光部に照射する光量を変化させ、この光量に応じた光電変換が行われたかを調べて行われる。
【０００３】
図３はこのようなイメージセンサテスタの従来例を示す構成説明図である。図３において、被測定デバイス（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ・・・以下ＤＵＴという）１には、撮像素子(画素アレイ・・・図示省略)が複数形成されている。
テスタ本体２には、複数のドライバ、コンパレータ、コンタクトピン等が搭載され、信号の授受を行い試験を行う。
【０００４】
パフォーマンスボード（以下ＰＦＢと略す）３は、テスタ本体２のコンタクトピン２ｃと電気的に接続している。このテスタ本体２は水晶発振器２ａを用いたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２ｂによるクロック発生回路が使用されている。
【０００５】
コンタクトリング４は、ＰＦＢ３と電気的に接続しており、プローブカード５は、コンタクトリング４と電気的に接続され、プローブ（図示省略）により、ＤＵＴ１の撮像素子と電気的に接続している。このようなＰＬＬを用いたイメージセンサテスタは被測定デバイスに合わせてあらゆる周波数のクロックを設定することが可能である。
なお、このようなイメージセンサテスタの先行技術としては下記の特許文献が知られている。
【０００６】
【特許文献１】特開２００２−０７７９５１号公報
【特許文献２】特開２００３−００７９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、このような従来のイメージセンサテスタにおいては次のような問題があった。従来使用しているＰＬＬなどの回路方式は、あらゆる周波数を発生することができるが、クロックジッタ（例えばデューティ比の乱れ）が発生し、これが被測定デバイスの動作に影響し、撮像試験において縞状のノイズとして観測される場合があった。
【０００８】
従って本発明は、ジッタの少ないクロック回路をパフォーマンスボードまたはプローブカード上に搭載することで、撮像試験における画像のノイズを低減し、なおかつユーザーが必要とする周波数のクロックを供給することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係るイメージセンサテスタは、
複数の周波数のクロックを用い、パフォーマンスボードおよびプローブカードを介して被測定デバイスの撮像試験を行うイメージセンサテスタにおいて、前記複数の周波数のクロック発生回路を前記パフォーマンスボード又はプローブカード上に配置したことを特徴とする。
【００１０】
請求項２においては、請求項１記載のイメージセンサテスタにおいて、
前記クロック発生回路は複数の水晶発振器からなることを特徴とする。
【００１１】
請求項３においては、請求項２に記載のイメージセンサテスタにおいて、
前記水晶発振器はイネーブルビットつきのＩＣであることを特徴とする。
【００１２】
請求項４においては、請求項２又は３に記載のイメージセンサテスタにおいて、
前記水晶発振器は前記パフォーマンスボード又はプローブカード上に並べて配置され、スイッチ切替手段により切換えて前記被測定デバイスに供給されるように構成したことを特徴とする。
【００１３】
請求項５においては、請求項１乃至４のいずれかに記載のイメージセンサテスタにおいて、
前記周波数のクロックをカウントするカウンタを備え、前記クロックが所定のカウントに達した後に前記水晶発振器をスイッチ切替手段により切換えるように構成したことを特徴とする。
【発明の効果】
【００１４】
上記説明したように、本発明に係るイメージセンサテスタによれば、複数の周波数のクロック発生回路を前記パフォーマンスボード又はプローブカード上に配置し、水晶発振器をイネーブルビットつきのＩＣとし、パフォーマンスボード又はプローブカード上に並べて配置した。
また、パフォーマンスボード上に発振器ＩＣを実装し、切り替え回路を設けることによりクロックジッタが少なく、縞状ノイズの発生しない撮像試験を行うことができる。
また、半導体試験装置のクロック発生回路を簡略化／小型化が可能になる。
また、発振器ＩＣの実装をソケットにすることで、試験に必要なあらゆる周波数のクロックを発生できる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明のイメージセンサテスタの実施形態の一例を示す構成図である。なお、図３に示す従来例と同一要素には同一符号を付して重複する説明は省略する。
図１において、１０は制御用ＦＰＧＡ（Field  Programmable  Gate  Array）であり、イネーブル（ＥＮ）ビット付き水晶発振器１１を駆動するＯＳＣＥＮ（１〜ｎ）および切替スイッチの切替を行うＯＳＣＯＵＴ（１〜ｎ）を備えている。
【００１６】
１３は発振器１１からのクロックパルスを複数のＤＵＴに配信するクロックドライバである。これら制御用ＦＰＧＡ１０、ＥＮビット付き水晶発振器１１、切替スイッチ１２及びクロックドライバ１３はパフォーマンスボード３ａ上に配置されている。ここで、ＥＮビット付き水晶発振器１１は選択された場合のみ制御用ＦＰＧＡ１０のＯＳＣＥＮ（１〜ｎ）により発振する。
【００１７】
切替スイッチ１２は制御用ＦＰＧＡのＯＳＣＯＵＴ（１〜ｎ）で切替えられ、必要な周波数の発振器を選択することにより、必要な周波数の基準クロックをＤＵＴ１に供給するものである。
【００１８】
上記の構成において、ＥＮビット付き発振器ＩＣの実装をソケットで差し替え可能な状態にしておけば、ユーザーは必要な周波数の発振器ＩＣを任意に複数個搭載することができる。かつ、上記回路は最もシンプルなクロック回路であり、ＥＮビット付き水晶発振器１１は駆動時のみ発振され、非選択時は停止しているため、ノイズも抑制され、ジッタもほとんど発生しない純粋なクロックを供給することができる。
【００１９】
図２は他の実施例を示すもので、クロックの切り替えをパターンに同期させて任意に行えるようにした回路である。
図２において、１５はパターンメモリ、１６ａ，１６ｂはカウンタである。カウンタ１６ａ，１６ｂはパターンメモリ１５にロードされた情報に従って、クロックの数をカウントし、ＳＷ１、ＳＷ２を切り替えることで、２種類の周波数をパターンに同期させて切り替えることができる。
なお、この実施例においても水晶発振器１１のＥＮビット制御回路１０ａを含むパターンメモリ１５、カウンタ１６ａ，１６ｂ、ＳＷ１、ＳＷ２、クロックドライバ１３はパフォーマンスボード３ａ上に搭載されている。
【００２０】
パターンメモリ１５には例えば５０ＭＨｚで４０００カウントしたら、次は２５ＭＨｚで２００００カウントし、これをＳＷ１、ＳＷ２により交互に繰り返す。このような構成によれば、従来のテスタのクロック発生回路のような柔軟さはないが、ユーザーはパフォーマンスボード上で任意の発振器ＩＣを搭載してソケットを用いて交換することにより、必要な周波数を用意することができる。
【００２１】
図２の回路をプローブカード５（図３参照）上に搭載することも可能である。このようにプローブカード５上に回路を搭載した場合、パフォーマンスボードは複数の品種に対応できるように作成されるのに対し、プローブカードは特定品種専用に作成される。その結果、搭載する水晶発振器の種類を通常１〜２種類に減らすことができる。
【００２２】
また、プログラムから品種別の周波数選択を意識的に行なう必要がなく、自ずと特定品種用の周波数のクロック信号が適用されることで、ハードウェア、ソフトウェア共に簡略化できる。加えて、高速波形伝送が要求されるクロック信号回路が、プローブカード上のごく短距離の配線で構成できるので、被測定デバイスのクロック高速化への対応が容易となる。
【００２３】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。実施例ではパフォーマンスボード上に複数の周波数のクロック発生回路を配置したが、プローブカード上に配置してもよい。
従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【図面の簡単な説明】
【００２４】
【図１】本発明に係るイメージセンサテスタの一例を示す要部構成図である。
【図２】本発明のイメージセンサテスタの他の実施例を示す要部構成図である。
【図３】従来のイメージセンサテスタの一例を示す要部構成図である。
【符号の説明】
【００２５】
１      被測定デバイス（ＤＵＴ）
２      テスタ本体
２ａ    水晶発振器
２ｂ    ＰＬＬ
２ｃ    コンタクトピン
３        パフォーマンスボード
４      コンタクトリング
５      プローブカード
１０    制御用ＦＰＧＡ
１１    ＥＮビット付き発振器
１２    切替スイッチ
１３    クロックドライバ
【図１】
2007335946.tif 000003
【図２】
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【図３】
2007335946.tif 000005