(57)【要約】【課題】  メタ・ステーブルに起因した誤動作を防止し、かつ、短い時間間隔のデータ信号の書き込み要求に対処可能な同期化回路を提供する。【解決手段】  受信モジュール２０−ｋ（ｋ＝０〜３）は、保持許可信号ＰＥｋが与えられている間のデータ信号ＤＡＴＡを保持し、書き込み要求信号ＷＲ＿ｎを内部クロックＣＬＫに同期化させた同期化書き込み要求信号ＷＲＥｋを出力する。デコーダ１１は、書き込み要求信号ＷＲ＿ｎに応じて、保持許可信号ＰＥｋ（ｋ＝０〜３）を順次出力する。同期化出力回路３０は、同期化書き込み要求信号ＷＲＥｋの発生時、受信モジュール２０−ｋに保持されたデータ信号を内部クロックＣＬＫに同期化させて出力する。【選択図】図１
2007150385.tif 000002
【特許請求の範囲】
【請求項１】
送信側装置から書き込み要求信号およびデータ信号を順次受信し、データ信号を内部クロックに同期化させて出力する同期化回路において、
データ信号を内部クロックに同期化させる複数の同期化手段と、
前記送信側装置から前記書き込み要求信号が与えられるのに応じて前記複数の同期化手段を順次選択し、選択した同期化手段に前記書き込み要求信号とともに与えられるデータ信号を内部クロックに同期化させる処理を割り当てる選択手段と
を具備することを特徴とする同期化回路。
【請求項２】
各々、送信側装置から書き込み要求信号およびデータ信号を受信可能であり、保持許可信号が与えられている期間に前記送信側装置から書き込み要求信号が与えられたとき、その時点において前記送信側装置から与えられたデータ信号を保持するとともに、前記保持許可信号が与えられている期間に前記送信側装置から与えられる書き込み要求信号を内部クロックに同期化させて同期化書き込み要求信号を出力する複数の受信モジュールと、
前記送信側装置から前記書き込み要求信号が与えられるのに応じて前記複数の受信モジュールを順次選択し、選択した受信モジュールに前記保持許可信号を与える選択手段と、
前記複数の受信モジュールのいずれかが前記同期化書き込み要求信号を出力した場合に、その同期化書き込み要求信号の発生元である受信モジュールに保持されたデータ信号を前記内部クロックに同期化させて出力する同期化出力回路と
を具備することを特徴とする同期化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、非同期インターフェースに用いられる同期化回路に関する。
【背景技術】
【０００２】
同期が取れていない送信側装置と受信側装置との間でデータ信号の受け渡しを行う場合、受信側装置に同期化回路を設けるのが一般的である。この同期化回路は、送信側装置から与えられるデータ信号を受信側装置の内部クロックに同期化させて出力する回路である。ここで、データ信号は、受信側装置の内部クロックとは非同期なタイミングで送信側装置から送信される。このため、例えばデータ信号を内部クロックによりフリップフロップに保持する、といった方法によりデータ信号の同期化を行う、データ信号のレベル変化のタイミングと内部クロックの発生タイミングとが非常に接近し、いわゆるメタ・ステーブルがフリップフロップに発生するおそれがある。このメタ・ステーブルは、フリップフロップの出力信号レベルが一時的に発振状態となる現象である。このようなメタ・ステーブルがその発生箇所の周囲の回路に波及し、周囲の回路に誤動作を生じさせるのを防止するため、非同期な内部クロックにより動作する回路間のデータ信号の受け渡しに関し、次のような回路設計上の安全策が強制ないし推奨されており、同期化回路はこの安全策を講じた回路構成となっている。
ａ．非同期なクロックにより動作する２つの回路間にはロジック回路を配置しない（必須）。
ｂ．非同期なクロックにより動作する回路から信号を受け取るフリップフロップの出力端子にはロジック回路を接続しない（推奨）。
ｃ．非同期なクロックにより動作する回路から信号を受け取るフリップフロップおよびその後続のフリップフロップの間には、フィードバックを含む回路を配置しない（必須）。
ｄ．ノイズが乗りやすいＩＣ外部からの入力にもメタ・ステーブル対策を施す（必須）。
ｅ．誤ったデータ信号を誤って受け取らないために、データ信号の送信に同期したクロックを保持し、データ信号の同期化を許可するイネーブル信号として利用する（推奨）。
なお、上記安全策に関しては例えば非特許文献１に開示されている。
【非特許文献１】設計スタイルガイド第３版、株式会社エッチ・ディー・ラボ、２０００年４月２０日発行
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、同期化回路において、データ信号の書き込み要求があってからデータ信号を内部クロックに同期化させる処理を完了するまでの期間は新たなデータ信号の書き込み要求に対処することができない不応期間となる。従来の同期化回路は、回路設計に当たって、上記の安全策を採っているため、どうしても不応期間が長くなり、短い時間間隔で発生する書き込み要求に対処することができないという問題があった。
【０００４】
この発明は、以上説明した事情に鑑みてなされたものであり、メタ・ステーブルの発生に起因した誤動作を防止し、かつ、短い時間間隔で発生するデータ信号の書き込み要求にも対処可能な同期化回路を提供することを目的としている。
【課題を解決するための手段】
【０００５】
この発明は、送信側装置から書き込み要求信号およびデータ信号を順次受信し、データ信号を内部クロックに同期化させて出力する同期化回路において、データ信号を内部クロックに同期化させる複数の同期化手段と、前記送信側装置から前記書き込み要求信号が与えられるのに応じて前記複数の同期化手段を順次選択し、選択した同期化手段に前記書き込み要求信号とともに与えられるデータ信号を内部クロックに同期化させる処理を割り当てる選択手段とを具備することを特徴とする同期化回路を提供する。
かかる発明によれば、データ信号の同期化処理を複数の同期化手段に分散化させているため、個々の同期化手段が比較的長い不応期間を有する場合であっても、同期化回路全体としての不応期間を短くし、短い時間間隔でデータ信号および書き込み要求信号が与えられる場合でもデータ信号を内部クロックに同期化させることができる。
好ましい態様において、同期化回路は、各々、送信側装置から書き込み要求信号およびデータ信号を受信可能であり、保持許可信号が与えられている期間に前記送信側装置から書き込み要求信号が与えられたとき、その時点において前記送信側装置から与えられたデータ信号を保持するとともに、前記保持許可信号が与えられている期間に前記送信側装置から与えられる書き込み要求信号を内部クロックに同期化させて同期化書き込み要求信号を出力する複数の受信モジュールと、前記送信側装置から前記書き込み要求信号が与えられるのに応じて前記複数の受信モジュールを順次選択し、選択した受信モジュールに前記保持許可信号を与える選択手段と、前記複数の受信モジュールのいずれかが前記同期化書き込み要求信号を出力した場合に、その同期化書き込み要求信号の発生元である受信モジュールに保持されたデータ信号を前記内部クロックに同期化させて出力する同期化出力回路とを具備する。
この態様によれば、書き込み要求信号に応じて各受信モジュールに対して保持許可信号が順次出力され、各受信モジュールは、保持許可信号および書き込み要求信号が与えられることによりデータ信号を保持し、次の保持許可信号および書き込み要求信号が与えられる直前まで同データ信号を保持し続ける。そして、各受信モジュールに保持された各データ信号は、各データ信号の保持されている間に、各受信モジュールから同期化書き込み要求信号が出力されたとき、同期化出力回路に取り込まれ、内部クロックに同期化されて出力される。従って、受信モジュールの不応期間よりも長い周期で保持許可信号が発生する限り、各受信モジュールに保持されるデータ信号は、取りこぼすことなく同期化出力回路に取り込まれ、内部クロックに同期化されて出力される。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態である同期化回路の構成を示す回路図である。この同期化回路は、図示しない送信側装置からデータ信号ＤＡＴＡと書き込み要求信号ＷＲ＿ｎを受け取り、データ信号ＤＡＴＡを受信側装置（図示略）の内部クロックＣＬＫに同期化させ、データ信号ＣＤＡＴＡとして出力する回路である。ここで、書き込み要求信号ＷＲ＿ｎは、内部クロックＣＬＫとは非同期な送信側装置の内部クロックに同期した信号であり、データ信号ＤＡＴＡはこの書き込み要求信号ＷＲ＿ｎに同期して送信側装置から送信される。
【０００７】
この同期化回路は、幾つかのカウンタとフリップフロップを含んでいる。これらのカウンタやフリップフロップは、同期化回路の初期化時に発生するリセット信号ＲＳＴ＿ｎにより全て初期化されるようになっている。以下の同期化回路の各部に関する説明では、この初期化に関連した説明を省略する。
【０００８】
同期化回路において、カウンタ１０は、書き込み要求信号ＷＲ＿ｎをカウントし、カウント値を示す２ビットの信号を出力する。デコーダ１１は、この２ビットの出力信号をデコードし、デコード結果を示す４個の保持許可信号ＰＥｋ（ｋ＝０〜３）を出力する。ここで、カウンタ１０のカウント値ｋは、「０」〜「３」の範囲を巡回的に繰り返す。保持許可信号ＰＥｋ（ｋ＝０〜３）は、その時点におけるカウンタ１０のカウント値ｋに対応した信号ＰＥｋのみが“１”、他は“０”となる。
【０００９】
同期化回路は、４個の受信モジュール２０−ｋ（ｋ＝０〜３）を有している。これらの受信モジュール２０−ｋ（ｋ＝０〜３）には、各々ページ番号ｋ（ｋ＝０〜３）が割り当てられている。上記カウンタ１０およびデコーダ１１は、書き込み要求信号ＷＲ＿ｎが与えられるのに応じて、これらの受信モジュール２０−ｋ（ｋ＝０〜３）を順次選択し、選択した受信モジュール２０−ｋに保持許可信号ＰＥｋを与える選択手段として機能する。
【００１０】
各受信モジュール１０−ｋ（ｋ＝０〜３）には、データ信号ＤＡＴＡと書き込み要求信号ＷＲ＿ｎが与えられる。各受信モジュール１０−ｋ（ｋ＝０〜３）は、保持許可信号ＰＥｋ（ｋ＝０〜３）が与えられている期間に書き込み要求信号ＷＲ＿ｎが与えられた場合に、データ信号ＤＡＴＡを書き込み要求信号ＷＲ＿ｎにより保持し、データ信号ＴＤｋ（ｋ＝０〜３）として出力するとともに、内部クロックＣＬＫに同期した同期化書き込み要求信号ＷＲＥｋ（ｋ＝０〜３）を出力する回路である。
【００１１】
各受信モジュール１０−ｋ（ｋ＝０〜３）の構成は次の通りである。フリップフロップ２１は、保持許可信号ＰＥｋがイネーブル端子ＥＮに、書き込み要求信号ＷＲ＿ｎがクロック端子に、データ信号ＤＡＴＡがデータ端子に与えられる。このフリップフロップ２１は、保持許可信号ＰＥｋが“１”である間に、書き込み要求信号ＷＲ＿ｎが与えられた場合、その書き込み要求信号ＷＲ＿ｎによりデータ信号ＤＡＴＡを保持し、データ信号ＴＤｋとして出力する。
【００１２】
フリップフロップ２２は、書き込み許可ＰＥｋがデータ端子に、書き込み要求信号ＷＲ＿ｎがクロック端子に与えられる。このフリップフロップ２２は、保持許可信号ＰＥｋが“１”である期間に書き込み要求信号ＷＲ＿ｎが与えられた場合、出力信号Ｓ１を“１”に立ち上げる。この出力信号Ｓ１は、データ信号ＤＡＴＡの同期化を許可するイネーブル信号としての役割を果たす。このように本実施形態では、誤ったデータ信号ＤＡＴＡを受け取らないために、上記安全策ｅに従い、データ信号ＤＡＴＡの送信に同期した書き込み要求信号ＷＲ＿ｎを信号Ｓ１として保持し、データ信号の同期化を許可するイネーブル信号として利用しているのである。
【００１３】
フリップフロップ２３、２４および２５は、フリップフロップ２２の出力信号Ｓ１を内部クロックＣＬＫに同期して順次シフトするシフトレジスタを構成している。ＡＮＤゲート２６は、一方の入力端子がハイアクティブ、他方の入力端子がロウアクティブである２入力ＡＮＤゲートであり、ハイアクティブ入力端子にはフリップフロップ２４の出力信号Ｓ３が、ロウアクティブ入力端子にはフリップフロップ２５の出力信号Ｓ４が各々入力される。ＡＮＤゲート２６の出力信号Ｓ５は、フリップフロップ２２の出力信号Ｓ１がフリップフロップ２３、２４、２５に順次シフトされる過程において、フリップフロップ２４の出力信号Ｓ３が“１”、フリップフロップ２５の出力信号Ｓ４が“０”となる期間のみ“１”となり、他の期間は“０”となる。フリップフロップ２７は、ＡＮＤゲート２６の出力信号Ｓ５を内部クロックＣＬＫにより取り込み、同期化書き込み要求信号ＷＲＥｋとして出力する。
【００１４】
同期化書き込み要求信号ＷＲＥｋは、フリップフロップ２２の出力信号Ｓ１が“１”になった後、内部クロックＣＬＫが３回立ち上がることにより“１”となる。本実施形態において、この同期化書き込み要求信号ＷＲＥｋを得るために、フリップフロップ２３、２４および２５からなる３段構成のシフトレジスタを使用しているのは次の理由による。すなわち、仮にシフトレジスタをフリップフロップ２３および２４からなる２段構成とし、フリップフロップ２３の出力信号Ｓ２およびフリップフロップ２４の出力信号Ｓ３をＡＮＤゲート２６に入力する構成とすると、上記安全策ｂを守ることができないからである。
【００１５】
受信モジュール２０−ｋ（ｋ＝０〜３）は、書き込み要求信号ＷＲ＿ｎが与えられてから、同期化書き込み要求信号ＷＲＥｋを出力するのに内部クロックＣＬＫの３周期分の時間を要する。この書き込み要求信号ＷＲ＿ｎが与えられてから受信モジュール２０−ｋが同期化書き込み要求信号ＷＲＥｋを出力するまでの期間は、受信モジュール２０−ｋが新たな書き込み要求信号ＷＲ＿ｎに対処することができない不応期間である。本実施形態の特徴は、この不応期間を持った４個の受信モジュール２０−ｋ（ｋ＝０〜３）を用い、これらの複数の受信モジュール２０−ｋ（ｋ＝０〜３）に書き込み要求信号ＷＲ＿ｎの処理を分散化し、全体としての不応期間を短縮した点にある。
【００１６】
同期化出力回路３０は、４個の受信モジュール２０−ｋ（ｋ＝０〜３）のいずれかが同期化書き込み要求信号ＷＲＥｋを出力した場合に、その同期化書き込み要求信号ＷＲＥｋの発生元である受信モジュール２０−ｋが出力したデータ信号ＴＤｋを内部クロックＣＬＫに同期化させて出力する回路である。
【００１７】
この同期化出力回路３０は、ＡＮＤ−ＯＲゲート３１、ＯＲゲート３２、フリップフロップ３３〜３５により構成されている。ＡＮＤ−ＯＲゲート３１は、保持許可信号ＷＲＥｋ（ｋ＝０〜３）のいずれかが“１”となった場合、その保持許可信号ＷＲＥｋの発生元である受信モジュール２０−ｋにより出力されたデータ信号ＴＤｋを選択して出力するセレクタとして機能する。ＯＲゲート３２は、保持許可信号ＷＲＥｋ（ｋ＝０〜３）のいずれかが“１”となった場合に“１”を出力する。フリップフロップ３３は、ＡＮＤ−ＯＲゲート３１の出力信号を内部クロックＣＬＫにより取り込み、データ信号ＷＤＡＴＡとして出力する。フリップフロップ３４は、ＯＲゲート３２の出力信号を内部クロックＣＬＫにより取り込み、最終的な同期化書き込み要求信号ＷＲＥとして出力する。フリップフロップ３５は、最終的な同期化書き込み要求信号ＷＲＥが“１”である期間、データ信号ＷＤＡＴＡを内部クロックＣＬＫにより取り込み、データ信号ＣＤＡＴＡとして出力する。
【００１８】
図２は本実施形態に係る同期化回路の各部の波形を示すタイムチャートである。以下、この図を参照し、本実施形態の動作を説明する。図２には、内部クロックＣＬＫより少し低い周波数の書き込み要求信号ＷＲ＿ｎに同期してデータ信号ＤＡＴＡが入力される場合の同期化回路の動作が例示されている。同図に示すように、書き込み要求信号ＷＲ＿ｎが与えられるのに応じて、カウンタ１０のカウント値ｋは「０」→「１」→「２」→「３」→「０」という具合に巡回的に変化し、それに応じて保持許可信号ＰＥｋ（ｋ＝０〜３）が巡回的に“１”となる。
【００１９】
図示の例では、保持許可信号ＰＥ０が“１”である期間にはデータ信号Ａが、次の保持許可信号ＰＥ１が“１”である期間にはデータ信号Ｂが、次の保持許可信号ＰＥ２が“１”である期間にはデータ信号Ｃが、次の保持許可信号ＰＥ３が“１”である期間にはデータ信号Ｄが、各々書き込み要求信号ＷＲ＿ｎに同期し、データ信号ＤＡＴＡとして与えられる。
【００２０】
この場合、データ信号Ａは受信モジュール２０−０の処理対象、データ信号Ｂは受信モジュール２０−１の処理対象、データ信号Ｃは受信モジュール２０−２の処理対象、データ信号Ｄは受信モジュール２０−３の処理対象となる。以下、受信モジュール２０−０を例にその動作を説明する。
【００２１】
受信モジュール２０−０では、保持許可信号ＰＥ０が“１”である期間に与えられるデータ信号Ａがフリップフロップ２１に書き込み要求信号ＷＲ＿ｎにより書き込まれ、データ信号ＴＤ０として保持される。また、受信モジュール２０−０では、保持許可信号ＰＥ０が“１”である期間、書き込み要求信号ＷＲ＿ｎによりフリップフロップ２２の出力信号Ｓ１が“１”とされる。なお、このフリップフロップ２２の出力信号Ｓ１は、その後、保持許可信号ＰＥ０が“０”となり、書き込み要求信号ＷＲ＿ｎが与えられたときに“０”に戻る。
【００２２】
フリップフロップ２２の出力信号Ｓ１が“１”となった状態において、内部クロックＣＬＫが立ち上がると、この信号Ｓ１はフリップフロップ２３に取り込まれ、このフリップフロップ２３の出力信号Ｓ２は次の内部クロックＣＬＫの立ち上がりによりフリップフロップ２４に取り込まれる。この結果、フリップフロップ２４の出力信号Ｓ３が“１”、フリップフロップ２５の出力信号Ｓ４が“０”となることから、ＡＮＤゲート２６の出力信号Ｓ５が“１”となる。このＡＮＤゲート２６の出力信号Ｓ５が次の内部クロックＣＬＫの立ち上がりによりフリップフロップ２７に取り込まれ、このフリップフロップ２７の出力信号である同期化書き込み要求信号ＷＲＥ０が“１”とされる。このときフリップフロップ２５の出力信号Ｓ４が“１”となることから、ＡＮＤゲート２６の出力信号Ｓ５は“０”となる。従って、同期化書き込み要求信号ＷＲＥ０は、その次の内部クロックＣＬＫの立ち上がりにより“０”に戻る。このようにして書き込み要求信号ＷＲ＿ｎを内部クロックＣＬＫに同期化させた同期化書き込み要求信号ＷＲＥ０が発生される。
【００２３】
他の受信モジュール２０−１〜２０−３の動作も同様であり、これらによりデータ信号Ｂ、Ｃ、Ｄがデータ信号ＴＤ１、ＴＤ２、ＴＤ３として保持され、書き込み要求信号ＷＲ＿ｎを内部クロックＣＬＫに同期化させた同期化書き込み要求信号ＷＲＥ１、ＷＲＥ２、ＷＲＥ３が順に発生される。
【００２４】
ここで、受信モジュール２０−０において、データ信号ＴＤ０＝Ａは、保持許可信号ＰＥ０が再び与えられ、次のデータ信号ＤＡＴＡ＝Ｅが書き込み要求信号ＷＲ＿ｎによりフリップフロップ２１に書き込まれる直前までの間、フリップフロップ２１に保持される。書き込み要求信号ＷＲ＿ｎの周波数よりも内部クロックＣＬＫの周波数が高い場合には、このデータ信号ＤＡＴＡ＝Ａがフリップフロップ２１に保持されている間に、受信モジュール２０−０から同期化書き込み要求信号ＷＲＥ０が出力される。
【００２５】
同期化出力回路３０では、同期化書き込み要求信号ＷＲＥ０が発生すると、その発生元である受信モジュール２０−０に保持されたデータ信号ＴＤ０＝ＡがＡＮＤ−ＯＲゲート３１により選択され、このデータ信号Ａが内部クロックＣＬＫによりフリップフロップ３３に取り込まれ、データ信号ＷＤＡＴＡとして保持される。フリップフロップ３３に保持されたデータ信号ＷＤＡＴＡ＝Ａは、内部クロックＣＬＫによりフリップフロップ３５に取り込まれ、最終的なデータ信号ＣＤＡＴＡとして出力される。同様に、データ信号ＴＤ１＝Ｂは、保持許可信号ＰＥ０および書き込み要求信号ＷＲ＿ｎの発生により受信モジュール２０−１へ書き込まれてから次の保持許可信号ＰＥ０および書き込み要求信号ＷＲ＿ｎの発生までの間、受信モジュール２０−１に保持される。そして、この間に同期化書き込み要求信号ＷＲＥ１が発生したとき、ＡＮＤ−ＯＲゲート３１により選択され、内部クロックＣＬＫに同期化され、最終的なデータ信号ＣＤＡＴＡとして出力される。他のデータ信号についても同様である。
【００２６】
以上のように本実施形態では、送信側装置から与えられるデータ信号を受け取って内部クロックに同期化させる処理を分散処理により進めるようにしたので、分散して進められる個々の同期化のための処理が比較的長い不応期間を有する場合であっても、同期化回路全体としての不応期間を短縮することができる。従って、データ信号およびその書き込み要求が短い時間間隔で与えられる場合においてもデータ信号を内部クロックに同期化させて出力することができる。
【図面の簡単な説明】
【００２７】
【図１】この発明の一実施形態である同期化回路の構成を示す回路図である。
【図２】同実施形態の動作を示すタイムチャートである。
【符号の説明】
【００２８】
１０……カウンタ、１１……デコーダ、２０−ｋ（ｋ＝０〜３）……受信モジュール、３０……同期化出力回路。
【図１】
2007150385.tif 000003
【図２】
2007150385.tif 000004