(57)【要約】【課題】ゲート絶縁膜の欠陥やゲート電極の近傍に位置する半導体基板の欠陥が除去された半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１０の主表面上にゲート絶縁膜４１を介して形成された導電膜にエッチングを施して、導電膜の一部を除去し、ゲート絶縁膜４１を露出させる工程と、ゲート絶縁膜４１におけるエッチングにより露出した部分の全体を除去する工程と、ゲート絶縁膜４１の露出部分の全体が除去された後に、半導体基板１０上のアシストゲート電極ＡＧの側壁上に絶縁膜６０を形成する工程と、サイドウォール絶縁膜である絶縁膜６０に挟まれた領域に位置する半導体基板１０の主表面上にゲート絶縁膜４２を形成する工程と、ゲート絶縁膜４２上に導電膜ＦＧ０を形成する工程と、導電膜ＦＧ０をパターニングしてフローティングゲート電極を形成する工程とを備える。【選択図】図２５
2007335747.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に絶縁膜を介してパターン層を形成する工程と、
前記パターン層にエッチングを施して該パターン層の一部を除去し、前記絶縁膜を露出させる工程と、
前記絶縁膜における前記エッチングにより露出した部分の全体を除去する工程と、
前記絶縁膜の露出部分の全体が除去された後に、該露出部分の下部に位置する前記半導体基板の主表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記絶縁膜の露出部分の全体が除去された後に、前記半導体基板上に残存する前記パターン層の側壁上にサイドウォール絶縁膜を形成する工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜の露出部分の下部全体にわたって前記半導体基板の主表面に凹部を形成する工程をさらに備えた、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の主表面上に第１ゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜にエッチングを施して、前記第１導電膜および前記第１絶縁膜の一部を除去し、前記第１ゲート絶縁膜を露出させる工程と、
前記第１ゲート絶縁膜における前記エッチングにより露出した部分の全体を除去する工程と、
前記第１ゲート絶縁膜の露出部分の全体が除去された後に、前記半導体基板上に残存する前記第１導電膜および前記第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜に挟まれた領域に位置する前記半導体基板の主表面上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
前記第２導電膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程と、
パターニングされた前記第３導電膜をマスクとして前記第３絶縁膜および前記第２導電膜をパターニングする工程とを備えた、半導体装置の製造方法。
【請求項５】
前記第１ゲート絶縁膜の露出部分の下部全体にわたって前記半導体基板の主表面に凹部を形成する工程をさらに備えた、請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板の主表面上に絶縁膜を介して複数形成されたパターン膜と、
前記半導体基板の主表面上における複数の前記パターン膜間に位置する部分にゲート絶縁膜を介して形成されたゲート電極とを備え、
前記パターン膜間の全体にわたって前記絶縁膜が除去されている、半導体装置。
【請求項７】
前記パターン膜間の全体にわたって前記半導体基板の主表面に凹部が形成された、請求項６に記載の半導体装置。
【請求項８】
半導体基板の主表面上に第１ゲート絶縁膜を介して複数形成され、前記半導体基板に反転層を形成することが可能な第１ゲート電極と、
前記半導体基板の主表面上における複数の前記第１ゲート電極間に位置する部分に第２ゲート絶縁膜を介して形成された、電荷蓄積用の第２ゲート電極と、
前記第１ゲート電極上から前記第２ゲート電極上に絶縁膜を介して設けられた第３ゲート電極とを備え、
前記第１ゲート電極間の全体にわたって前記第１ゲート絶縁膜が除去されている、半導体装置。
【請求項９】
前記第１ゲート電極間の全体にわたって前記半導体基板の主表面に凹部が形成された、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ゲート電極を有する半導体装置が従来から知られている。
たとえば、特開２００５−８５９０３号公報においては、フローティングゲート電極およびコントロールゲート電極とともに、アシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用のゲート電極であり、アシストゲート電極は、半導体基板上に反転層を形成するためのゲート電極である。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載の半導体装置では、アシストゲート電極を形成するためのエッチング時にダメージを受けたゲート絶縁膜がフローティングゲート電極の近傍に残存する。この結果、ダメージ部分をリークパスとしてフローティングゲート電極に注入された電子がリークしたり、ダメージ部分に電子がトラップされたりする場合がある。
【０００４】
特許文献１に記載の半導体装置に限らず、一般的なＭＯＳトランジスタのゲート絶縁膜やゲート電極の近傍に位置する半導体基板に欠陥が多数存在すると、ドレインから半導体基板へのリーク電流が増大したり、閾値変動が生じたりすることが懸念される。
【０００５】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ゲート絶縁膜の欠陥やゲート電極の近傍に位置する半導体基板の欠陥が除去された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、１つの局面では、半導体基板の主表面上に絶縁膜を介してパターン層を形成する工程と、パターン層にエッチングを施して該パターン層の一部を除去し、絶縁膜を露出させる工程と、絶縁膜における上記エッチングにより露出した部分の全体を除去する工程と、絶縁膜の露出部分の全体が除去された後に、該露出部分の下部に位置する半導体基板の主表面上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程とを備える。
【０００７】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上に第１ゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜上に第１絶縁膜を形成する工程と、第１導電膜および第１絶縁膜にエッチングを施して、第１導電膜および第１絶縁膜の一部を除去し、第１ゲート絶縁膜を露出させる工程と、第１ゲート絶縁膜における上記エッチングにより露出した部分の全体を除去する工程と、第１ゲート絶縁膜の露出部分の全体が除去された後に、半導体基板上に残存する第１導電膜および第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜に挟まれた領域に位置する半導体基板の主表面上に第２ゲート絶縁膜を形成する工程と、第２ゲート絶縁膜上に第２導電膜を形成する工程と、第２導電膜上に第３絶縁膜を形成する工程と、第３絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程と、パターニングされた第３導電膜をマスクとして第３絶縁膜および第２導電膜をパターニングする工程とを備える。
【０００８】
本発明に係る半導体装置は、１つの局面では、半導体基板の主表面上に絶縁膜を介して複数形成されたパターン膜と、半導体基板の主表面上における複数のパターン膜間に位置する部分にゲート絶縁膜を介して形成されたゲート電極とを備え、パターン膜間の全体にわたって絶縁膜が除去されている。
【０００９】
本発明に係る半導体装置は、他の局面では、半導体基板の主表面上に第１ゲート絶縁膜を介して複数形成され、半導体基板に反転層を形成することが可能な第１ゲート電極と、半導体基板の主表面上における複数の第１ゲート電極間に位置する部分に第２ゲート絶縁膜を介して形成された、電荷蓄積用の第２ゲート電極と、第１ゲート電極上から第２ゲート電極上に絶縁膜を介して設けられた第３ゲート電極とを備え、第１ゲート電極間の全体にわたって第１ゲート絶縁膜が除去されている。
【発明の効果】
【００１０】
本発明によれば、ゲート絶縁膜の欠陥やゲート電極の近傍に位置する半導体基板の欠陥を除去することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１２】
なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。
【００１３】
図１は、後述する実施の形態１，２に係る半導体装置におけるメモリセルアレイ部１を示した図である。図１を参照して、実施の形態１，２に係る半導体装置は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部１と、メモリセルアレイ部１の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極ＦＧと、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極ＡＧと、ワード線としてのコントロールゲート電極ＣＧとを有する。アシストゲート電極ＡＧは、フローティングゲート電極ＦＧの両側に形成されている。コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に形成されている。そして、アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、互いに交差（ほぼ直交）するように形成されている。なお、図１中の矢印は、データ読み出し時の電流の流れの一例を示す。データ読み出し動作の詳細については後述する。
【００１４】
図２は、本実施の形態に係る半導体装置におけるメモリセルアレイ部１および周辺回路部２を示した断面図である。図２を参照して、半導体基板１０上にゲート絶縁膜４１が形成される。ゲート絶縁膜４１上には、アシストゲート電極ＡＧ、絶縁膜５０，５５，７０，８０，９０およびコントロールゲート電極ＣＧが形成され、これらの上層に層間絶縁膜１００が形成されている。
【００１５】
アシストゲート電極ＡＧおよびゲート電極１１０は、たとえば酸化シリコンなどからなるゲート絶縁膜４１を介して半導体基板１０上に形成されている。ゲート電極１１０は、後述するスイッチングＭＯＳトランジスタを構成する。半導体基板１０におけるゲート電極１１０の両側には、ｎ−不純物領域２０および共通ドレイン３０としてのｎ＋不純物領域３１およびｎ−不純物領域３２が設けられる。アシストゲート電極ＡＧおよびゲート電極１１０上には、絶縁膜５０，５５が堆積されている。メモリセルアレイ部１においては、絶縁膜５０上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜構造を有する絶縁膜７０が形成されている。絶縁膜７０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含むコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜８０が形成されている。ゲート電極１１０、絶縁膜５０，５５の側壁上とコントロールゲート電極ＣＧおよび絶縁膜８０の側壁上とに絶縁膜９０が形成されている。絶縁膜５５，８０，９０を覆うように層間絶縁膜１００が形成されており、層間絶縁膜１００上に上層配線１２２，１３２，１４２が形成されている。上層配線１２２，１３２，１４２は、それぞれプラグ１２１，１３１，１４１を介してアシストゲート電極ＡＧ，ゲート電極１１０およびｎ＋不純物領域３１と電気的に接続される。
【００１６】
アシストゲート電極ＡＧに電圧が印加されると、半導体基板上におけるアシストゲート電極ＡＧの直下にソース／ドレインとしての反転層（図示せず）が形成される。ここで、ゲート電極１１０に電圧を印加してスイッチングＭＯＳトランジスタをＯＮ状態にすることにより、共通ドレイン３０とアシストゲート電極ＡＧ下部の反転層とが電気的に接続される。
【００１７】
図３は、図１中のIII−III断面を示す。図３を参照して、メモリセルアレイ部においては、たとえばシリコンからなる半導体基板１０上にたとえばＳｉＯ2膜からなるゲート絶縁膜４０が形成されている。アシストゲート電極ＡＧおよびフローティングゲート電極ＦＧは、それぞれ、ゲート絶縁膜４０（４１，４２）を介して半導体基板１０上に形成されている。アシストゲート電極ＡＧ上には、絶縁膜５０が形成されている。また、フローティングゲート電極ＦＧとアシストゲート電極ＡＧとの間には、絶縁膜６０が形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、ＯＮＯ膜である絶縁膜７０が形成されている。絶縁膜７０上に、矢印ＤＲ１方向に延在するコントロールゲート電極ＣＧが形成される。
【００１８】
次に、フラッシュメモリである上記半導体装置の書込み、読み出しおよび消去の動作について、図１〜図３を参照しながら説明する。
【００１９】
データ書込み時には、所定のアシストゲート電極ＡＧに電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２０】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極ＡＧに、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極ＡＧ（たとえば、ソース形成用のアシストゲート電極ＡＧに隣接するアシストゲート電極ＡＧ）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極ＡＧには、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜４２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００２１】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極ＦＧの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００２２】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１０に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００２３】
図４は、比較例に係る従来の半導体装置におけるIII−III断面に相当する断面を示す図である。図３，図４を比較しながら参照すると、比較例に係る半導体装置においては、ゲート絶縁膜４１がアシストゲート電極ＡＧの下部から絶縁膜６０の下部にまで延びている（図４）のに対し、本実施の形態に係る半導体装置においては、ゲート絶縁膜４１がアシストゲート電極ＡＧの下部にのみ形成されている（図３）。
【００２４】
次に、図４に示す従来の半導体装置の製造プロセスについて、図５〜図１４を用いて説明する。
【００２５】
図５を参照して、よく用いられるイオン注入法などを用いて半導体基板１０上に、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、ゲート絶縁膜４１が形成される。ゲート絶縁膜４１は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜４１上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。そして、導電膜ＡＧ０上に、７０ｎｍ程度の厚みを有する窒化シリコン膜からなる絶縁膜５０が形成される。絶縁膜５０は、ＣＶＤ法などにより形成される。さらに、絶縁膜５０上にＴＥＯＳ酸化膜などからなる絶縁膜５５が堆積される。絶縁膜５５上には、ハードマスク膜（図示せず）および反射防止膜（図示せず）を介して、レジスト膜ＲＭが形成される。
【００２６】
次に、上述したハードマスク膜をマスクとして、図６に示すように、絶縁膜５０，５５がパターニングされる。そして、図７に示すように、導電膜ＡＧ０がパターニングされてアシストゲート電極ＡＧが形成される。
【００２７】
図８を参照して、ゲート絶縁膜４１上から絶縁膜５５上に、３０ｎｍ程度の厚みを有する絶縁膜６０が形成される。その後、図９に示すように、絶縁膜６０がエッチバックされる。これにより、アシストゲート電極ＡＧから絶縁膜５５の側壁上にサイドウォール絶縁膜である絶縁膜６０が形成される。また、絶縁膜６０間に位置するゲート絶縁膜４１が除去されて、当該部分の半導体基板１０が露出する。半導体基板１０が露出した部分には、図１０に示すように、再度ゲート絶縁膜４２が形成される。ゲート絶縁膜４２は、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となる。図１１を参照して、ゲート絶縁膜４２上から絶縁膜５５上に、多結晶シリコンなどからなる導電膜ＦＧ０がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図１２に示すように、導電膜ＦＧ０の厚みが減じられる。これにより、絶縁膜６０間に導電膜ＦＧ０が埋め込まれる。そして、図１３に示すように、絶縁膜５５と、絶縁膜５０の一部とが除去される。また、絶縁膜５０よりも上方に位置する絶縁膜６０も除去される。
【００２８】
図１４を参照して、絶縁膜５０から導電膜ＦＧ０を覆うように、絶縁膜７０が形成される。絶縁膜７０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。その後、絶縁膜７０上にポリシリコン膜ＣＧ１０およびシリサイド膜ＣＧ２０を含む導電膜ＣＧ０が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜８０が形成される。
【００２９】
再び図２,図３を参照して、絶縁膜８０および導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。また、導電膜ＦＧ０についてもパターニングされ、フローティングゲート電極ＦＧが形成される。その後、絶縁膜９０および層間絶縁膜１００が形成され、層間絶縁膜１００上からそれぞれアシストゲート電極ＡＧ、ゲート電極１３０およびｎ＋不純物領域３１に達するプラグ１２１，１３１，１４１が設けられ、上層配線１２２，１３２，１４２とアシストゲート電極ＡＧ、ゲート電極１３０およびｎ＋不純物領域３１とが電気的に接続される。以上の工程により、図４に示されるメモリセル領域の構造が得られる。
【００３０】
次に、図１５〜図１９を用いて、図４に示される従来の半導体装置の問題点を説明する。図１５〜図１９には、半導体装置の製造方法の各工程における図７中のＡ部に相当する部分が拡大して示される。ここでは、上述した半導体装置の製造方法における図７〜図１３に示される工程について、より詳細に説明する。
【００３１】
図１５を参照して、導電膜ＡＧ０にエッチングを施してアシストゲート電極ＡＧを形成する際に、ゲート絶縁膜４１の露出部分およびその下部の半導体基板１０にダメージ部分ＤＭが形成される。そして、図１６に示すように、ダメージ部分ＤＭ上に絶縁膜６０が形成される。その後、図１７に示すように、絶縁膜６０がエッチバックされ、絶縁膜６０はサイドウォール絶縁膜となる。この際、半導体基板１０上のゲート絶縁膜４１を除去するためにＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）が施されるが、絶縁膜６０の下部に位置するゲート絶縁膜４１および半導体基板１０にはダメージ部分ＤＭが残存する。図１８を参照して、露出した半導体基板１０上の自然酸化膜除去を行なう際、絶縁膜６０は矢印ＤＲ３方向に後退するが、絶縁膜６０の下部に位置するゲート絶縁膜４１のエッチングレートは絶縁膜６０のエッチングレートよりも低いため、ゲート絶縁膜４１のダメージ部分は残存する。図１９を参照して、その後、半導体基板１０の露出部分上にゲート絶縁膜４２およびフローティングゲート電極ＦＧ用の導電膜ＦＧ０が形成されるが、導電膜ＦＧ０と半導体基板１０との間にゲート絶縁膜４１のダメージ部分ＤＭが残存する（図１９中のＢ部）。この結果、フローティングゲート電極ＦＧに保持された電子がダメージ部分ＤＭをリークパスにして半導体基板１０にリークしたり（リテンション不良）、ダメージ部分ＤＭに電子がトラップされたりする（デトラップ不良）ことが懸念される。この結果、不揮発性半導体メモリの書き換え耐性が低下したり、閾値電圧が変動して読み出し動作の信頼性が低下することが懸念される。
【００３２】
また、図２０を参照して、半導体基板１０上にゲート絶縁膜４０を介してゲート電極ＧＡＴＥが形成された一般的なＭＯＳトランジスタにおいては、図１９に示すように、ＬＤＤ領域の直下のゲート絶縁膜４０や半導体基板１０に欠陥（ダメージ部分ＤＭ）が多数形成されると、ドレイン端部で電子正孔対の生成が助長されることが知られている。この結果、ＮＭＯＳであれば、ドレインから半導体基板１０へのリーク電流（ＧＩＤＬ：Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が増加し、ＰＭＯＳであれば、ゲート電極またはゲート絶縁膜に電子が注入され、閾値電圧の変動が生じる。
【００３３】
（実施の形態１）
図２１〜図２５は、実施の形態１に係る半導体装置の製造方法における第１〜第５工程を示した図である。
【００３４】
図２１を参照して、導電膜ＡＧ０にエッチングを施してアシストゲート電極ＡＧを形成する際に、ゲート絶縁膜４１の露出部分にダメージ部分ＤＭが形成される。次に、図２２に示すように、たとえばフッ酸（ＨＦ）などを用いたウエットエッチングにより、ゲート絶縁膜４１の露出部分を全体にわたって除去する。この結果、ダメージ部分ＤＭが除去され、半導体基板１０が露出する。図２３を参照して、露出した半導体基板１０上に絶縁膜６０が形成される。その後、図２４に示すように、絶縁膜６０がエッチバックされ、絶縁膜６０はサイドウォール絶縁膜となる。次に、フッ酸などを用いたウエットエッチングにより、露出した半導体基板１０上の自然酸化膜が除去される。この際、絶縁膜６０の厚みが減じられる。図２５を参照して、その後、半導体基板１０の露出部分上にゲート絶縁膜４２およびフローティングゲート電極ＦＧ用の導電膜ＦＧ０が形成される。
【００３５】
その後、絶縁膜７０、導電膜ＣＧ０および絶縁膜８０が形成され、絶縁膜８０、導電膜ＣＧ０、絶縁膜７０および導電膜ＦＧ０がパターニングされ、コントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧが形成される。そして、絶縁膜９０および層間絶縁膜１００が形成される。以上のようにして、図３に示される半導体装置の構造が得られる。
【００３６】
上記の様にして製造された半導体装置においては、フォローティングゲート電極ＦＧと半導体基板１０との間に位置するゲート絶縁膜４１のダメージ部分ＤＭが除去されているので、フローティングゲート電極ＦＧに保持された電子がダメージ部分ＤＭをリークパスにして半導体基板１０にリークしたり、ダメージ部分ＤＭに電子がトラップされたりすることが抑制される。この結果、不揮発性半導体メモリの書き換え耐性が低下したり、閾値電圧が変動して読み出し動作の信頼性が低下することが抑制される。
【００３７】
以上に述べたように、本実施の形態に係る半導体装置の製造方法は、半導体基板１０の主表面上に「絶縁膜」としてのゲート絶縁膜４１を介して「パターン層」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０にエッチングを施して導電膜ＡＧ０の一部を除去し、ゲート絶縁膜４１を露出させる工程（以上、図２１）と、ゲート絶縁膜４１における上記エッチングにより露出した部分の全体を除去する工程（図２２）と、半導体基板１０上に残存する導電膜ＡＧ０の側壁上に絶縁膜６０を形成する工程（図２３，図２４）と、ゲート絶縁膜４１の露出部分の全体が除去された後に、該露出部分の下部に位置する半導体基板１０の主表面上にゲート絶縁膜４２を形成する工程と、ゲート絶縁膜４２上にフローティングゲート電極ＦＧを構成する導電膜ＦＧ０を形成する工程（以上、図２５）とを備える。
【００３８】
より具体的には、本実施の形態に係る半導体装置の製造方法は、半導体基板１０の主表面上に「第１ゲート絶縁膜」としてのゲート絶縁膜４１を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０上に「第１絶縁膜」としての絶縁膜５０を形成する工程（以上、図５）と、導電膜ＡＧ０および絶縁膜５０にエッチングを施して、導電膜ＡＧ０および絶縁膜５０の一部を除去し、ゲート絶縁膜４１を露出させる工程（図２１）と、ゲート絶縁膜４１におけるエッチングにより露出した部分の全体を除去する工程（図２２）と、ゲート絶縁膜４１の露出部分の全体が除去された後に、半導体基板１０上に残存する導電膜ＡＧ０および絶縁膜５０の側壁上に「第２絶縁膜」としての絶縁膜６０を形成する工程（図２３，図２４）と、サイドウォール絶縁膜である絶縁膜６０に挟まれた領域に位置する半導体基板１０の主表面上に「第２ゲート絶縁膜」としてのゲート絶縁膜４２を形成する工程と、ゲート絶縁膜４２上に「第２導電膜」としての導電膜ＦＧ０を形成する工程（以上、図２５）と、導電膜ＦＧ０上に「第３絶縁膜」としての絶縁膜７０を形成する工程と、絶縁膜７０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程と、導電膜ＣＧ０をパターニングする工程と、パターニングされた導電膜ＣＧ０をマスクとして絶縁膜７０および導電膜ＦＧ０をパターニングしてフローティングゲート電極ＦＧを形成する工程とを備える。
【００３９】
上記製造方法により製造された半導体装置は、半導体基板１０の主表面上に「絶縁膜」としてのゲート絶縁膜４１を介して複数形成された「パターン膜」としてのアシストゲート電極ＡＧと、半導体基板１０の主表面上における複数のアシストゲート電極ＡＧ間に位置する部分にゲート絶縁膜４２を介して形成されたフローティングゲート電極ＦＧとを備え、アシストゲート電極ＡＧ間の全体にわたってゲート絶縁膜４１が除去されている。
【００４０】
より具体的には、上記製造方法により製造された半導体装置は、半導体基板１０の主表面上に「第１ゲート絶縁膜」としてのゲート絶縁膜４１を介して複数形成され、半導体基板１０に反転層を形成することが可能な「第１ゲート電極」としてのアシストゲート電極ＡＧと、半導体基板１０の主表面上における複数のアシストゲート電極ＡＧ間に位置する部分に「第２ゲート絶縁膜」としてのゲート絶縁膜４２を介して形成された、電荷蓄積用の「第２ゲート電極」としてのフローティングゲート電極ＦＧと、アシストゲート電極ＡＧ上からフローティングゲート電極ＦＧ上に絶縁膜７０を介して設けられた「第３ゲート電極」としてのコントロールゲート電極ＣＧとを備え、アシストゲート電極ＡＧ間の全体にわたってゲート絶縁膜４１が除去されている。
【００４１】
本実施の形態に係る半導体装置の製造方法によれば、エッチングにより露出したゲート絶縁膜４１の全体を除去した後にフローティングゲート電極ＦＧを形成することで、フローティングゲート電極ＦＧの周辺に位置するゲート絶縁膜４０の欠陥を除去することができる。結果として、リテンション不良、デトラップ不良、書き換え耐性劣化および閾値電圧のばらつきが抑制された半導体装置が得られる。
【００４２】
（実施の形態２）
図２６〜図３１は、実施の形態２に係る半導体装置の製造方法における第１〜第６工程を示した図である。
【００４３】
図２６を参照して、導電膜ＡＧ０にエッチングを施してアシストゲート電極ＡＧを形成する際に、ゲート絶縁膜４１の露出部分およびその下部に位置する半導体基板１０にダメージ部分ＤＭが形成される。次に、図２７に示すように、たとえばフッ酸（ＨＦ）などを用いたウエットエッチングにより、ゲート絶縁膜４１の露出部分を全体にわたって除去し、さらに、その下部に位置する半導体基板１０の全体にわたって、たとえばフッ硝酸などを用いたウエットエッチングやＣＤＥなどを施すことにより、数十ｎｍ程度の深さの凹部１０Ａを形成する。この結果、ゲート絶縁膜４１および半導体基板１０のダメージ部分ＤＭが除去される。図２８を参照して、凹部１０Ａ上に絶縁膜６０が形成される。その後、図２９に示すように、絶縁膜６０がエッチバックされ、絶縁膜６０はサイドウォール絶縁膜となる。次に、フッ酸などを用いたウエットエッチングにより、露出した半導体基板１０上の自然酸化膜が除去される。この際、図３０に示すように、絶縁膜６０の厚みが減じられる。さらに、図３１に示すように、半導体基板１０の露出部分上にゲート絶縁膜４２およびフローティングゲート電極ＦＧ用の導電膜ＦＧ０が形成される。
【００４４】
その後、絶縁膜７０、導電膜ＣＧ０および絶縁膜８０が形成され、絶縁膜８０、導電膜ＣＧ０、絶縁膜７０および導電膜ＦＧ０がパターニングされ、コントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧが形成される。そして、絶縁膜９０および層間絶縁膜１００が形成される。以上のようにして、図３に示される半導体装置の構造が得られる。
【００４５】
図２６〜図３１に示された製造方法によれば、アシストゲート電極ＡＧ形成時のエッチングダメージが半導体基板１０にまで達している場合にも、フォローティングゲート電極ＦＧと半導体基板１０との間に位置するゲート絶縁膜４１およびその下部に位置する半導体基板１０のダメージ部分ＤＭを除去することができる。この結果、実施の形態１と同様に、フローティングゲート電極ＦＧに保持された電子がダメージ部分ＤＭをリークパスにして半導体基板１０にリークしたり、ダメージ部分ＤＭに電子がトラップされたりすることが抑制される。この結果、不揮発性半導体メモリの書き換え耐性が低下したり、閾値電圧が変動して読み出し動作の信頼性が低下することが抑制される。
【００４６】
以上に述べたように、本実施の形態に係る半導体装置の製造方法は、半導体基板１０の主表面上に「絶縁膜」としてのゲート絶縁膜４１を介して「パターン層」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０にエッチングを施して導電膜ＡＧ０の一部を除去し、ゲート絶縁膜４１を露出させる工程（以上、図２６）と、ゲート絶縁膜４１における上記エッチングにより露出した部分の全体を除去する工程と、ゲート絶縁膜４１の露出部分の下部全体にわたって半導体基板１０の主表面に凹部１０Ａを形成する工程（以上、図２７）と、半導体基板１０上に残存する導電膜ＡＧ０の側壁上に絶縁膜６０を形成する工程（図２８〜図３０）と、ゲート絶縁膜４１の露出部分の全体が除去された後に、該露出部分の下部に位置する半導体基板１０の主表面上にゲート絶縁膜４２を形成する工程と、ゲート絶縁膜４２上にフローティングゲート電極ＦＧを構成する導電膜ＦＧ０を形成する工程（以上、図３１）とを備える。
【００４７】
本実施の形態に係る半導体装置の製造方法によれば、エッチングにより露出したゲート絶縁膜４１の全体を除去するとともに、当該露出部分の下部に位置する半導体基板１０の主表面に凹部１０Ａを形成した後にフローティングゲート電極ＦＧを形成することで、フローティングゲート電極ＦＧの周辺に位置するゲート絶縁膜４０および半導体基板１０の欠陥を除去することができる。結果として、リテンション不良、デトラップ不良、書き換え耐性劣化および閾値電圧のばらつきが抑制された半導体装置が得られる。
【００４８】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１,２に係る半導体装置におけるメモリセルアレイ部を示した図である。
【図２】本発明の実施の形態１,２に係る半導体装置におけるメモリセルアレイ部および周辺回路部を示した断面図である。
【図３】図１におけるIII−III断面図である。
【図４】比較例に係る従来の半導体装置におけるIII−III断面に相当する断面を示す図である。
【図５】従来の半導体装置の製造方法における第１工程を示した図である。
【図６】従来の半導体装置の製造方法における第２工程を示した図である。
【図７】従来の半導体装置の製造方法における第３工程を示した図である。
【図８】従来の半導体装置の製造方法における第４工程を示した図である。
【図９】従来の半導体装置の製造方法における第５工程を示した図である。
【図１０】従来の半導体装置の製造方法における第６工程を示した図である。
【図１１】従来の半導体装置の製造方法における第７工程を示した図である。
【図１２】従来の半導体装置の製造方法における第８工程を示した図である。
【図１３】従来の半導体装置の製造方法における第９工程を示した図である。
【図１４】従来の半導体装置の製造方法における第１０工程を示した図である。
【図１５】従来の半導体装置の製造方法の問題点を説明する図（その１）である。
【図１６】従来の半導体装置の製造方法の問題点を説明する図（その２）である。
【図１７】従来の半導体装置の製造方法の問題点を説明する図（その３）である。
【図１８】従来の半導体装置の製造方法の問題点を説明する図（その４）である。
【図１９】従来の半導体装置の製造方法の問題点を説明する図（その５）である。
【図２０】一般的なＭＯＳトランジスタにおいて欠陥が存在する場合の問題点を説明する図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法における第１工程を示した図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法における第２工程を示した図である。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法における第３工程を示した図である。
【図２４】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した図である。
【図２５】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造方法における第１工程を示した図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した図である。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法における第３工程を示した図である。
【図２９】本発明の実施の形態２に係る半導体装置の製造方法における第４工程を示した図である。
【図３０】本発明の実施の形態２に係る半導体装置の製造方法における第５工程を示した図である。
【図３１】本発明の実施の形態２に係る半導体装置の製造方法における第６工程を示した図である。
【符号の説明】
【００５０】
１  メモリセルアレイ部、２  周辺回路部、１０  半導体基板、１０Ａ  凹部、２０  ｎ−不純物領域、３０  共通ドレイン、３１  ｎ＋不純物領域、３２  ｎ−不純物領域、４０，４１，４２  ゲート絶縁膜、５０，５５，６０，８０，９０  絶縁膜、１００  層間絶縁膜、１１０  ゲート電極、１２１，１３１，１４１  プラグ、１２２，１３２，１４２  上層配線、ＡＧ  アシストゲート電極、ＦＧ  フローティングゲート電極、ＣＧ  コントロールゲート電極、ＡＧ０，ＦＧ０，ＣＧ０  導電膜、ＧＡＴＥ  ゲート電極、ＣＧ１，ＣＧ１０  ポリシリコン膜、ＣＧ２，ＣＧ２０  シリサイド膜、ＤＭ  ダメージ部分、ＲＭ  レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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