(57)【要約】【課題】ゲート電圧の閾値を従来よりも高くするとともに、所望の閾値電圧とすることができるIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタを提供する。【解決手段】アクセプタとドナーを含んで成長されたIII族窒化物半導体層３と、III族窒化物半導体層３上に形成されてそのアクセプタの濃度とドナーの濃度に基づいて所定の閾値電圧となる厚さに制御されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極８と、ゲート電極８の一側方に間隔をおいてチャネル層３上に形成されたソース電極６と、ゲート電極８から他側方に間隔をおいてチャネル層３の上に形成されたドレイン電極７とを有し、閾値電圧を高くする。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の上にアクセプタとドナーを含んで成長されたIII族窒化物半導体層と、
前記III族窒化物半導体層上に形成されて前記アクセプタの濃度と前記ドナーの濃度に基づいて所定の閾値電圧となる厚さに制御されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側方に間隔をおいて前記III族窒化物半導体層上に直接又は高ドーパント濃度領域を介して形成された第１のソース／ドレイン電極と、
前記ゲート電極及び前記第１のソース／ドレイン電極から離れて前記III族窒化物半導体層の上又は下に直接又は高ドーパント濃度領域を介して形成された第２のソース／ドレイン電極と
を有することを特徴とするIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ。
【請求項２】
前記ゲート絶縁膜は、等価酸化膜厚で２０ｎｍ〜１００ｎｍの範囲であることを特徴とする請求項１に記載のノーマリオフ型電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜は、二酸化シリコン、窒化シリコン、酸窒化シリコン、アルミナ、酸化ガリウム、窒化アルミニウム、酸化マグネシウム、酸化ガドリニウム、酸化スカンジウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化チタンのいずれかの膜であることを特徴とする請求項１又は請求項２に記載のノーマリオフ型電界効果トランジスタ。
【請求項４】
前記III族窒化物半導体層はｐ型であり、ドーパントとしてマグネシウム、炭素、ベリリウム、亜鉛のうちから選択されることを特徴とする請求項１乃至請求項３のいずれか１つに記載のノーマリオフ型電界効果トランジスタ。
【請求項５】
前記III族窒化物半導体層内の前記アクセプタの濃度は５×１０15ｃｍ-3から５×１０17ｃｍ-3の範囲であることを特徴とする請求項１乃至請求項４のいずれか１つに記載のノーマリオフ型電界効果トランジスタ。
【請求項６】
前記III族窒化物半導体層内の前記残留ドナーの濃度は１×１０15ｃｍ-3から２×１０16ｃｍ-3の範囲であることを特徴とする請求項１乃至請求項５のいずれか１つに記載のノーマリオフ型電界効果トランジスタ。
【請求項７】
前記第１、第２のソース／ドレイン電極の少なくとも一方と前記ゲート電極の直下の前記III族窒化物半導体層の間には電界緩和領域が形成されていることを特徴とする請求項１乃至請求項６のいずれか１つに記載のノーマリオフ型電界効果トランジスタ。
【請求項８】
前記ゲート電極は、多結晶シリコン、多結晶シリコンゲルマニウム、アルミニウム、金、パラジウム、プラチナ、ニッケル、タンタル、モリブデン、タングステン、これらのシリサイド合金のいずれかが用いられることを特徴とする請求項１乃至請求項７のいずれか１つに記載のノーマリオフ型電界効果トランジスタ。
【請求項９】
基板の上にアクセプタとドナーを含んだIII族窒化物半導体層を成長する工程と、
前記III族窒化物半導体層の実効ドーパント濃度を測定する工程と、
前記III族窒化物半導体層上に形成されて前記実効ドーパント濃度に基づいて所定の閾値電圧となるゲート絶縁膜の膜厚を求める工程と、
前記膜厚の前記ゲート絶縁膜を前記III族窒化物半導体層上に形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と
を含むことを特徴とするIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法に関し、より詳しくは、キャリアを移動させる層にIII族窒化物半導体層を用いたノーマリオフ型の電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
III-Ｖ族化合物半導体のうちＧａＮは、エネルギーバンドギャップが３．４ｅＶと大きく、間接遷移伝導帯は荷電子帯の上１．５ｅＶ以上のところにあると考えられている。また、ＧａＮの飽和速度は約２．５×１０7ｃｍ／秒、耐圧は約５×１０6Ｖ／ｃｍであって、Ｓｉ、ＧａＡｓ、ＳｉＣのそれよりも大きい。
【０００３】
従って、ＧａＮは、高速動作のパワートランジスタの材料として用いられることが可能になる。
【０００４】
ＧａＮを使用する電子デバイスとして、下記の特許文献１に記載されているようなＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）や特許文献２に記載されているような高電子移動度トランジスタがある。
【０００５】
ＭＥＳＦＥＴは例えば図１９に示すように基板１０１上に順に形成されたＧａＮアンドープ層１０２及びｎ型ＧａＮチャネル層１０３を有し、さらに、ＧａＮチャネル層１０３にショットキー接触するゲート電極１０４と、ゲート電極１０４の両側に間隔をおいて形成されてチャネル層１０３にオーミック接触するソース電極１０５及びドレイン電極１０６とを有している。なお、図１９において符号１０７は空乏層を示している。
【０００６】
また、高電子移動度トランジスタは、例えば図２０に示すように、基板１１１上に順に積層されたアンドープＧａＮ電子走行層１１２及びｎ型ＡｌＧａＮ電子供給層１１３を有し、さらに、ｎ型ＡｌＧａＮ電子供給層１１３にショットキー接触するゲート電極１１４と、ゲート電極１１４の両側に間隔をおいて形成されてｎ型ＡｌＧａＮ電子供給層１１３にオーミック接触するソース電極１１５及びドレイン電極１１６とを有している。なお、図２０において符号１１７は二次元電子ガス、１１８は空乏層を示している。
【０００７】
図１９、図２０は、一般的なノーマリオン型のトランジスタを示しているが、電源デバイスとして汎用性のある使われ方をするためには、フェイルセーフの観点からノーマリオフ型が必要となる。
【０００８】
ノーマリオフ型の電界効果トランジスタについては、ゲート電極とＧａＮ層の間に絶縁膜を介在させる構造が特許文献３、特許文献４に記載されている。
【０００９】
しかし、ＧａＮ系材料を使用する従来のノーマリオフ型のトランジスタは寄生抵抗が大きく、ゲート電圧を０ボルト（Ｖ）にした場合のオフ特性が十分でないなどの課題がある。
【００１０】
これに対して、下記の非特許文献１には、ゲート電極を形成した後にフッ素プラズマ処理を行うことにより、ゲート電圧の閾値が０Ｖになるノーマリオフ型の高電子移動度トランジスタが記載されている。
【特許文献１】特開平９−３０７０９７号公報
【特許文献２】特開２００３−５９９４８号公報
【特許文献３】特開２００１−３２００５４号公報
【特許文献４】特開２００４−２６０１４０号公報
【非特許文献１】第５３回応用物理学関係連合講演会  講演予稿集  （２００６年春  武蔵工業大学）、第３分冊、14a-ZE-17, p.1513）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、ＧａＮ系材料を用いたノーマリオフ型のランジスタの閾値電圧を例えば１Ｖ以上に高くすることが難しく、非特許文献１においても閾値を０Ｖにできることしか記載されていない。
【００１２】
これについては、ＭＥＳＦＥＴのチャネル層、又は、高電子移動度トランジスタの電子供給層を薄く成長し、さらにチャネル層又は電子供給層内のドーパント濃度を調整することにより空乏層を深くしてノーマリオフの閾値電圧を高くすることも考えられるが、チャネル層又は電子供給層の膜厚やドーパント濃度をそれぞれ高精度に制御することは難しく、素子毎に安定した閾値電圧を得ることが難しい。
【００１３】
本発明の目的は、ゲート電圧の閾値を従来よりも高くするとともに、所望の閾値電圧に設定することができるIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の課題を解決するための本発明の第１の態様は、基板の上にアクセプタとドナーを含んで成長されたIII族窒化物半導体層と、前記III族窒化物半導体層上に形成されて前記アクセプタの濃度と前記ドナーの濃度に基づいて所定の閾値電圧となる厚さに制御されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側方に間隔をおいて前記III族窒化物半導体層上に直接又は高ドーパント濃度領域を介して形成された第１のソース／ドレイン電極と、前記ゲート電極及び前記第１のソース／ドレイン電極から離れて前記III族窒化物半導体層の上又は下に直接又は高ドーパント濃度領域を介して形成された第２のソース／ドレイン電極とを有することを特徴とするIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタである。
【００１５】
本発明の第２の態様は、前記第１の態様に係るIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタにおいて、前記ゲート絶縁膜は、等価酸化膜厚で２０ｎｍ〜１００ｎｍの範囲であることを特徴とする。
【００１６】
本発明の第３の態様は、前記第１又は第２の態様に係るIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタにおいて、前記ゲート絶縁膜は、二酸化シリコン、窒化シリコン、酸窒化シリコン、アルミナ、酸化ガリウム、窒化アルミニウム、酸化マグネシウム、酸化ガドリニウム、酸化スカンジウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化チタンのいずれかの膜であることを特徴とする。
【００１７】
本発明の第４の態様は、前記第１乃至第３の態様のいずれかに係るIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタにおいて、前記III族窒化物半導体層はｐ型であり、ドーパントとしてマグネシウム、炭素、ベリリウム、亜鉛のうちから選択されることを特徴とする。
【００１８】
本発明の第５の態様は、前記第１乃至第４の態様のいずれかに係るIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタにおいて、前記III族窒化物半導体層内の前記アクセプタの濃度は５×１０15ｃｍ-3から５×１０17ｃｍ-3の範囲であることを特徴とする。
【００１９】
本発明の第６の態様は、前記第１乃至第５の態様のいずれかに係るIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタにおいて、前記III族窒化物半導体層内の前記残留ドナーの濃度は１×１０15ｃｍ-3から２×１０16ｃｍ-3の範囲であることを特徴とする。
【００２０】
本発明の第７の態様は、前記第１乃至第６の態様のいずれかに係るIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタにおいて、前記第１、第２のソース／ドレイン電極の少なくとも一方と前記ゲート電極の直下の前記III族窒化物半導体層の間には電界緩和領域が形成されていることを特徴とする。
【００２１】
本発明の第８の態様は、前記第１乃至第７の態様のいずれかに係るIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタにおいて、前記ゲート電極は、多結晶シリコン、多結晶シリコンゲルマニウム、アルミニウム、金、パラジウム、プラチナ、ニッケル、タンタル、モリブデン、タングステン、これらのシリサイド合金のいずれかが用いられることを特徴とする。
【００２２】
本発明の第９の態様は、基板の上にアクセプタとドナーを含んだIII族窒化物半導体層を成長する工程と、前記III族窒化物半導体層の実効ドーパント濃度を測定する工程と、前記III族窒化物半導体層上に形成されて前記実効ドーパント濃度に基づいて所定の閾値電圧となるゲート絶縁膜の膜厚を求める工程と、前記膜厚の前記ゲート絶縁膜を前記III族窒化物半導体層上に形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程とを含むことを特徴とするIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタの製造方法である。
【発明の効果】
【００２３】
本発明によれば、III族窒化物半導体層をチャネル層とし、その上にゲート絶縁膜を介してゲート電極を形成するとともに、ゲート絶縁膜の膜厚をIII族窒化物半導体層に含まれている実効ドーパント濃度と閾値電圧の目標値によって設定するようにしている。
【００２４】
従って、ゲート絶縁膜の膜厚を調整することにより閾値電圧を１Ｖ以上にすることが可能になるとともに、III族窒化物半導体層内に含まれるアクセプタ、ドナー濃度が基板毎又はロット毎に変化しても目標となる閾値電圧を精度良く得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１、図２は、本発明の第１実施形態に係るノーマリオフ型電界効果トランジスタ及びその製造工程を示す断面図である。
【００２６】
まず、図１（ａ）に示すように、シリコン（Ｓｉ）基板１上に、有機金属気相成長（ＭＯＣＶＤ）法によって、厚さ１００ｎｍのAlN系バッファ層２と厚さ１μｍのｐ型ＧａＮ活性層３をエピタキシャル成長する。なお、基板１としてアルミナ、炭化シリコン等の基板が適用可能である。
【００２７】
ＡｌＮ系バッファ層２は、基板温度を１１００℃とし、トリメチルアルミニウム(ＴＭＡ)及びアンモニア(NH3)を反応ガスにして成長される。また、ｐ型ＧａＮ活性層３は、基板温度を１１００℃とし、トリメチルガリウム（ＴＭＧ）及びNH3を反応ガスにして成長され、そのｐ型ドーパントとしてマグネシウム（Ｍｇ）が適用される。ＭｇをＧａＮ活性層３にドープするための反応ガスとして、シクロペンタジェニエルマグネシウム(Cp2Mg)が用いられる。Ｍｇの添加量は、好ましくは５×１０15 cm-3〜５×１０17 cm-3、例えば５×１０16 cm-3に設定される。
【００２８】
なお，上記したＭＯＣＶＤ法に代えて、ハライド気相エピタキシー法（ＨＶＰＥ法）、分子線エピタキシー法（ＭＢＥ法）等を用いてもよい。
【００２９】
次に、図１（ｂ）に示すように、ｐ型ＧａＮ活性層３上にフォトレジスト１１を塗布し、これを露光、現像することにより、素子分離領域に開口１１ａを形成する。
【００３０】
続いて、図１（ｃ）に示すように、反応性イオンエッチング（ＲＩＥ）法、誘導結合プラズマ（ＩＣＰ）エッチング法等によって開口１１ａを通してｐ型ＧａＮ活性層３をエッチングして素子間分離溝３ａを形成する。その後に、フォトレジスト１１をアセトン等の溶剤により除去する。
【００３１】
次に、図１（ｄ）に示すように、ｐ型ＧａＮ活性層３の表面にイオン防御用マスク層１２としてSiO2をＣＶＤ法により１μｍ程度の厚さに形成し、続いて、その上にフォトレジスト１３を塗布し、さらに、フォトレジスト１３を露光、現像してｐ型ＧａＮ活性層３のソース形成領域上及びドレイン形成領域上に開口１３ａ，１３ｂを形成する。続いて、図２（ａ）に示すように、バッファドフッ酸によって開口部１３ａ，１３ｂを通してイオン防御用マスク層１２をエッチングしてソース用開口部１２ｓとドレイン用開口部１２ｄを形成する。なお、ソース用開口部１２ｓとドレイン用開口部１２ｄの間隔を例えば１μｍ程度とする。
【００３２】
その後、ｎ型ドーパントであるシリコンをイオン注入法によってドーズ量１×１０15ｃｍ-2，加速電圧１９０ｋｅＶでｐ型ＧａＮ活性層３内に注入する。これにより、イオン防御用マスク層１２に設けられたソース用開口部１２ｓとドレイン用開口部１２ｄの下にそれぞれ第１のｎ+型ドーズ領域４ａと第２のｎ+型ドーズ領域４ｂが形成される。さらに、フォトレジスト１３を溶剤により除去し、続いてイオン防御用マスク層１２を弗酸系水溶液によって除去する。
【００３３】
次に、ｐ型ＧａＮ活性層３の上面に保護膜（不図示）としてSiO2膜をＣＶＤ法により５００ｎｍ程度の厚さに形成する。次に、窒素（Ｎ）雰囲気中でｐ型ＧａＮ活性層３を１３００℃の温度で５分間アニールし、これにより第１のｎ+型ドーズ導入領域４ａと第２のｎ+型ドーズ導入領域４ｂ内の不純物を活性化してそれぞれソース領域４ｓ、ドレイン領域４ｄとする。さらに、第２のマスク層１４を弗酸系水溶液によって除去する。なお、活性化時の雰囲気ガスとしてＮの代わりにアルゴン（Ａｒ）などの不活性ガスを導入してもよい。
【００３４】
なお、ｎ+型ソース領域４ｓとn+型ドレイン領域４ｄの形成方法には、シリコン酸化膜、シリコン窒化膜等の誘電体膜をマスクに使用してn+型層を成長する選択成長法、或いは、熱拡散法を用いてもよい。
【００３５】
次に、図２（ｂ）に示すように、ｐ型ＧａＮ活性層３の表面に絶縁膜（ゲート絶縁膜）５としてSiO2膜を形成する。絶縁膜５の膜厚は、ｐ型ＧａＮ活性層３内のアクセプタ濃度と残留ドナー濃度のずれを考慮して決定される。その膜厚の決定の詳細については後述する。なお、絶縁膜５の材料としてはシリコン酸化膜に限られるものではなく、窒化シリコン（SiNx）、酸窒化シリコン（SiOxN1-x）、アルミナ（Al2O3）、酸化ガリウム（Ga2O3）、窒化アルミニウム（AlN）、酸化マグネシウム（MgO）、酸化ガドリニウム（Gd2O3）、酸化スカンジウム（Sc2O3）、酸化ジルコニウム（ZrO2）、酸化ハフニウム（HfO2）、酸化タンタル（Ta2O5）、酸化チタンシリコン窒化膜（TiO2）等の絶縁膜を使用してもよく、それらの膜厚は後述する等価酸化膜の厚さで示される。
【００３６】
次に、絶縁膜５上にフォトレジスト（不図示）を塗布し、これを露光、現像してソース領域４ｓとドレイン領域４ｄの上方にそれぞれ開口部を形成し、その開口部を通して絶縁膜５をエッチングすることにより、絶縁膜５にソース電極用開口部５ｓとドレイン電極用開口部５ｄを形成する。
【００３７】
次に、図２（ｃ）に示すように、ソース電極用開口部５ｓとドレイン電極用開口部５ｄのそれぞれから露出するｎ+型ソース領域４ｓとn+型ドレイン領域４ｄの上に、リフトオフ法によりＴｉ／Ａｌからなるソース電極６とドレイン電極７を形成する。ソース電極６とドレイン電極７はそれぞれｐ型ＧａＮ活性層３表層のｎ+型ソース領域４ｓとn+型ドレイン領域４ｄにオーミック接触する。なお、ソース電極６とドレイン電極７の構成材料はオーミック接触が実現されるならばＴｉ／Ａｌ以外であってもよい。
【００３８】
なお、リフトオフ法は、電極形成領域以外の領域をフォトレジストで覆った状態で、スパッタ法やＥＢ法により金属を形成した後に、フォトレジストを剥離することにより電極形成領域に選択的に金属膜を残す方法である。
【００３９】
次に、多結晶シリコン（poly-Si）膜を減圧（ＬＰ）ＣＶＤ法やスパッタ法などにより絶縁膜５上を含む素子全面に堆積する。
【００４０】
さらに、多結晶シリコン膜に一面が覆われた基板１を三塩化リン（POCl3）ガスが封入された熱拡散炉に入れ、これにより多結晶シリコン膜９に９００℃、２０分間の条件でリンのドーピングを行う。
【００４１】
続いて、フォトレジストからなるマスクとエッチング技術を用いるフォトリソグラフィ法により多結晶シリコン膜をパターニングし、これにより図２（ｄ）に示すように、多結晶シリコン膜をソース電極６、ドレイン電極７の間の領域に残し、これをゲート電極８とする。なお、多結晶シリコン膜への不純物のドープ法は、成膜時に不純物を含ませたり、成膜後の熱拡散法などでもよい。
【００４２】
なお、ゲート電極８は、その他に、ホウ素がドープされた多結晶シリコン膜、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜、又は、アルミニウム（Ａｌ）、金（Ａｕ）、パラジウム（ｐｄ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、或いはこの金属のシリサイドなどの膜から形成してもよい。
【００４３】
以上の工程によって、第１実施形態に係るノーマリオフ型の電界効果トランジスタが製造される。
【００４４】
次に、ゲート電極８とＧａＮ活性層３の間に形成される絶縁膜５の厚さと閾値電圧の関係について説明する。
【００４５】
ｐ型ＧａＮ活性層３のアクセプタにＭｇを用いてアクセプタ準位を２００ｍｅＶと仮定し、絶縁膜（等価酸化膜）５の膜厚を５０ｎｍ、ゲート電極８を構成する材料の仕事関数４．１ｅＶとした場合、室温での電界効果トランジスタのゲート電極８の閾値電圧についてアクセプタ濃度ＮAの依存性を示すと図３に示すような特性が得られる。仕事関数４．１ｅＶのゲート電極材料として、例えば多結晶シリコン、アルミニウム、金等がある。
【００４６】
なお、図３の横軸において１Ｅ＋１４は１×１０14、１Ｅ＋１５は１×１０15、１Ｅ＋１６は１×１０16、１Ｅ＋１７は１×１０17、１Ｅ＋１８は１×１０18、であり、後述する図でも同様である。
【００４７】
図３に示す１１本の特性線は、左から右に順に、残留ドナー濃度ＮDが１×１０15 ｃｍ-3、２×１０15 ｃｍ-3、５×１０15 ｃｍ-3、１×１０16 ｃｍ-3、２×１０16 ｃｍ-3、５×１０16 ｃｍ-3、１×１０17 ｃｍ-3、２×１０17 ｃｍ-3、５×１０17 ｃｍ-3、１×１０18 ｃｍ-3についてのアクセプタ濃度ＮAと閾値電圧の関係を示している。
【００４８】
そして、残留ドナー濃度ＮDが１×１０15 ｃｍ-3〜２×１０16 ｃｍ-3の場合について、Ｍｇ濃度ＮAを５×１０15 ｃｍ-3〜５×１０17 cm-3の範囲で変化させた場合、閾値電圧は０Ｖから９Ｖの範囲の設定が可能となる。
【００４９】
次に、電界効果トランジスタのうち等価酸化膜の膜厚を１００ｎｍとし、その他を図３についての電界効果トランジスタと同じ条件として、室温でのゲート電極８の閾値電圧のアクセプタ濃度依存性を求めると図４のようになる。図４に示す１１本の曲線は、左から右に図３の曲線と同様に残留ドナー濃度ＮDを示している。
【００５０】
そして、図４において残留ドナー濃度ＮDが１×１０15 ｃｍ-3〜２×１０16 ｃｍ-3の場合について、Ｍｇ濃度ＮAを５×１０15 ｃｍ-3〜５×１０17 cm-3の範囲で変化させることにより、閾値電圧は０Ｖから１０Ｖ以上の範囲の設定が可能となる。
【００５１】
図４の特性を図３の特性と比較すると、図４における１１本の残留ドナー濃度ＮDの特性線のそれぞれにおいて、等価酸化膜を１００ｎｍと厚くすることによりＭｇのアクセプタ濃度ＮAの変化に対する閾値電圧の変化が図３より大きくなることがわかる。
【００５２】
次に、ゲート電極８の材料として仕事関数が５．３ｅＶとなるＰｔを選択し、その他の条件を図３についての電界効果トランジスタと同じ条件として、室温での電界効果トランジスタのゲート電極８の閾値電圧のアクセプタ濃度ＮA依存性を求めると図５のようになる。図５に示す１１本の曲線は、左から右に順に図３の曲線と同じ残留ドナー濃度ＮDを示している。
【００５３】
そして、図５において、残留ドナー濃度ＮDが１×１０15 ｃｍ-3〜２×１０16 ｃｍ-3の場合について、Ｍｇ濃度ＮAを５×１０15 ｃｍ-3〜５×１０17 cm-3の範囲で変化させることにより、閾値電圧は１．２Ｖから約１０Ｖの範囲の設定が可能となる。
【００５４】
図５の特性を図３の特性と比較すると、図５に示す１１本の残留ドナー濃度ＮDの特性線のそれぞれについて、ゲート電極８の材料の仕事関数を大きくすることによってＭｇのアクセプタ濃度ＮAの変化に対する閾値電圧の変化量は図３と殆ど変わらないが、閾値電圧が全体的に１．２Ｖ持ち上がっていることがわかる。
【００５５】
次に、アクセプタとしてベリリウム（Ｂｅ）を用い、アクセプタ準位を７０ｍｅＶと仮定し、その他を図３についての電界効果トランジスタと同じ条件として、室温での電界効果トランジスタのゲート電極８の閾値電圧のアクセプタ濃度ＮA依存性を求めると図６のようになる。図６に示す１１本の曲線は、左から右に順に図３の曲線と同じ残留ドナー濃度ＮDを示している。
【００５６】
そして、図６において、残留ドナー濃度ＮDが１×１０15 ｃｍ-3〜２×１０16 ｃｍ-3の場合について、Ｂｅ濃度ＮAを５×１０15 ｃｍ-3〜５×１０17 cm-3の範囲で変化させると、閾値電圧は０Ｖから９Ｖの範囲の設定が可能となる。
【００５７】
図６の特性を図３の特性と比較すると、図６における１１本の残留ドナー濃度ＮDの特性線のそれぞれにおいて、アクセプタをＢｅにしてもその特性は図３と殆ど変わらないことがわかる。
【００５８】
次に、アクセプタとして亜鉛（Ｚｎ）を用い、アクセプタ準位を３００ｍｅＶと仮定し、その他を図３についての電界効果トランジスタと同じ条件として、室温での電界効果トランジスタのゲート電極８の閾値電圧のアクセプタ濃度依存性を求めると図７のようになる。図７に示す１１本の曲線は、左から右に順に図３の曲線と同じ残留ドナー濃度ＮDを示している。
【００５９】
そして、図７において、残留ドナー濃度ＮDが１×１０15 ｃｍ-3〜２×１０16 ｃｍ-3の場合について、Ｍｇ濃度を５×１０15 ｃｍ-3〜５×１０17 cm-3の範囲で変化させると、閾値電圧は０Ｖから９Ｖの範囲の設定が可能となる。
【００６０】
図７の特性を図３の特性と比較すると、図７における１１本の残留ドナー濃度ＮDの特性線のそれぞれにおいて、アクセプタをＺｎにしてもその特性は図３と殆ど変わらないことがわかる。
【００６１】
以上のことから、ゲート電極８の材料が同じ場合において、残留ドナー濃度ＮDとアクセプタ濃度ＮAが同じであっても、ゲート電極８とＧａＮ活性層３の間の絶縁膜（等価酸化膜）８の厚さの変化に伴って閾値電圧が変化することがわかる。
【００６２】
絶縁膜５の厚さを等価酸化膜厚で表すと次の式で定義される。ここで、等価酸化膜の概念を使用するのは、絶縁膜５として選択される上記のような複数の材料をSiO2の厚さ換算するのが厚さの決定の観点から便利だからである。
【数１】
2007335677.tif 000003
【００６３】
式において、ＥＯＴは等価酸化膜厚である。またεox、εs、およびｄsはそれぞれSiO2比誘電率、ゲート絶縁膜の比誘電率およびゲート絶縁膜５の膜厚である。
【００６４】
等価酸化膜厚の最小値としてはゲートリークを考慮して２０ｎｍとする。また、等価酸化膜厚の最大値は、図８に示す反転キャリア密度、図９に示す相互コンダクタンス、オン抵抗、電界効果移動度の減少を考慮して１００ｎｍとするのが好ましい。図８において、反転キャリア密度は例えば５×１０11ｃｍ-2以上と大きい方が好ましく、また、図９において相互コンダクタンスは大きい方が良く、これらから１００ｎｍ以下とすることが好ましい。
【００６５】
なお、図８の縦軸において５．０Ｅ＋１１は５．０×１０11、１．０Ｅ＋１２は１×１０12、１．５Ｅ＋１２は１．５×１０12、２．０Ｅ＋１２は２．０×１０12であり、図９の縦軸において、１．０Ｅ＋０８〜６．０Ｅ＋０８は、１×１０8〜６×１０8を示している。
【００６６】
そこで、等価酸化膜の厚さ１０ｎｍ〜１００ｎｍと実効アクセプタ濃度（実効ドーパント濃度）の関係を閾値電圧をパラメータにして示すと例えば図１０のようになる。なお、図１０において、縦軸、横軸はそれぞれ対数目盛であり、１０本の直線は、左から右にかけて１Ｖから１０Ｖまでを１Ｖ間隔で表した特性線である。
【００６７】
上記の電界効果トランジスタのＧａＮ活性層３のアクセプタ濃度は、ＧａＮ活性層３の成長時に使用されるアクセプタソースガス濃度によって制御されるが、温度、ガス流量等の調整などに誤差が生じて基板ごとに精度良く同じ値にすることは難しい。また、ＧａＮ活性層３の成長時にドナーを積極的に導入することは殆ど行われないが、結晶欠陥、或いはガスに含まれている不純物等が残留ドナーとして作用し、その調整は難しい。
【００６８】
この結果、図１０の横軸に示す実効アクセプタ濃度が一定に保持されないことがある。実効アクセプタ濃度は、アクセプタが残留ドナーにより補償されることにより現れる実効的なアクセプタ濃度であり、アクセプタ濃度からドナー濃度を引いた値である。
【００６９】
これらのことから、同一の等価酸化膜厚であっても、実効アクセプタ濃度のばらつきによって閾値が変動することになる。
【００７０】
そこで、等価酸化膜厚、即ち絶縁膜５の厚さは、ＧａＮ活性層３の成長後にその実効アクセプタ濃度を測定し、その測定値を図１０に例示する目標の閾値電圧の特性線に当てはめることにより決定される。
【００７１】
例えば、閾値電圧を３Ｖとする場合に、ＧａＮ活性層３の実効アクセプタ濃度の測定値が５×１０16のｃｍ-3となれば、図１０によりシリコン酸化膜よりなる絶縁膜５の厚さ（等価酸化膜厚）を５５ｎｍ程度とすればよい。
【００７２】
このようにして決定された膜厚の絶縁５を有する電界効果トランジスタによれば、ソース電極６とドレイン電極７の間に所定の高電圧を印可し、ゲート電極８に電圧を印可しない状態では、キャリアである電子はソース領域４ｓとドレイン領域４ｄの間のｐ型ＧａＮ活性層３を実質的に移動せずにオフ状態となるが、ゲート電極８に閾値電圧又はそれ以上の電圧を印可すると、ゲート電極８の下方のｐ型ＧａＮ活性層３に反転層が形成されてキャリアがソース領域４ｓとドレイン領域４の間を走行してオン状態となる。
（第２の実施の形態）
図１１は、本発明の第２実施形態に係るノーマリオフ型電界効果トランジスタ及びその製造工程を示す断面図である。なお、図１、図２と同じ符号は同じ要素を示している。
【００７３】
まず、図１１（ａ）に示すように、第１実施形態と同様な工程により、基板１上にバッファ層２を介してｐ型ＧａＮ層３を成長した後に、フォトリソグラフィ法により素子間分離溝３ａを形成する。その後、ｐ型ＧａＮ層３は、その実効アクセプタ濃度が測定される。
【００７４】
次に、ドレイン領域を形成する前に、ドレイン領域の電界集中を緩和するために、ドレイン領域を形成する領域のうちゲ−ト電極寄りの領域にリサ−フ領域（電界緩和領域）を形成する。そのリサ−フ層の形成工程は次のようになる。
【００７５】
まず、図１１（ｂ）に示すように、ＣＶＤ法により第１のSiO2膜１４をｐ型ＧａＮ活性層３の全面に１μｍ程度の厚さに形成し、その上にフォトレジスト１５を塗布した後に、フォトレジスト１５を露光、現像してドレイン領域からゲ−ト電極形成領域の縁部に至る領域に開口部１５ａを形成し、その開口部１５ａを通して第１のSiO2膜１４の一部をバッファフッ酸によりエッチングして開口部１５ａを深くする。
【００７６】
続いて、図１１（ｃ）に示すように、開口部１５ａを通してｎ型ドーパントであるシリコンをイオン注入法によりドーズ量１×１０15ｃｍ-2以下、加速電圧３５ｋｅＶでｐ型ＧａＮ活性層３内に注入してｎ型不純物導入領域４ｃを形成する。さらに、フォトレジスト１５を溶剤により除去し、さらに第１のSiO2膜１４をフッ酸系水溶液により除去する。
【００７７】
続いて、図１２（ａ）に示すように、第２のSiO2膜１６をｐ型ＧａＮ活性層３表面に厚さ１μｍに形成し、さらに、その上にフォトレジスト１７を塗布した後、フォトレジス１７を露光、現像してソ−ス形成領域及びドレイン形成領域に開口部１７ａ，１７ｂを形成する。
【００７８】
続いて、開口部１７ａ，１７ｂを通してシリコンをイオン注入法によりドーズ量１×１０15ｃｍ-2、加速電圧３５ｋｅＶでｐ型ＧａＮ活性層３内に注入して第１のｎ+型ドーズ導入領域４ａと第２のｎ+型ドーズ導入領域４ｂを形成する。
【００７９】
フォトレジスト１７及び第２のSiO2膜１６を除去した後に、図１２（ｂ）に示すように、第１実施形態と同様に、ｐ型ＧａＮ活性層３の上面にSiO2保護膜１８をＣＶＤ法により５００ｎｍ程度の厚さに形成する。
【００８０】
続いて、不活性ガス雰囲気中でｐ型ＧａＮ活性層３を１３００℃の温度で５分間アニールし、これによりｎ型不純物導入領域４ｃ、第１のｎ+型不純物導入領域４ａ及び第２のｎ+型不純物導入領域４ｂ内の不純物を活性化してそれぞれｎ型リサ−フ領域４ｒ、ｎ+型ソース領域４ｓ及びｎ+型ドレイン領域４ｄとする。さらに、マスク層を弗酸系水溶液によって除去する。
【００８１】
次に、第１実施形態と同様に、予め測定されたｐ型ＧａＮ活性層３の実効アクセプタ濃度と閾値電圧の目標値を図１０に例示した関係に当てはめて、ｐ型ＧａＮ活性層３の表面のうちｎ型リサ−フ領域４ｒ、ｎ+型ソース領域４ｓの間の領域上に形成される絶縁膜の厚さを決める。
【００８２】
そして、その厚さの絶縁膜（ゲート絶縁膜）５をｐ型ＧａＮチャネル層３の表面に形成した後に、図１２（ｃ）に示すように、第１実施形態と同様にしてｎ+型ソース領域４ｓ、ｎ+型ドレイン領域４ｄのそれぞれの上にソ−ス用開口部５ｓとドレイン用開口部５ｄを形成した後に、ｎ+型ソース領域４ｓにオーミック接触するソ−ス電極６を形成し、ｎ+型ドレイン領域４ｄにオーミック接触するドレイン電極７をそれぞれリフトオフ法等により形成する。
【００８３】
その後に、ｎ型リサ−フ領域４ｒとｎ+型ソース領域４ｓの間に、第１実施形態と同じ条件で絶縁膜５の上にゲ−ト電極８を形成する。
【００８４】
以上のような工程により形成された電界効果トランジスタは、第１実施形態と同様に、ゲート電極８に閾値電圧以上の電圧を印可することにより、その下のｐ型ＧａＮ活性層３に反転層が形成されてオンするノーマリオフ型であり、ゲート電極８とｐ型ＧａＮチャネル層３の間の絶縁膜５は第１実施形態と同様にｐ型ＧａＮチャネル層３の実効アクセプタ濃度によって決定されるので、閾値電圧を高く且つ精度よく制御することが可能になる。
【００８５】
また、ｎ+型ドレイン領域４ｄのうちゲート電極５寄りの領域に隣接して低不純物濃度のリサーフ領域４ｒが形成されているので、ｎ+型ドレイン領域４ｄの電界集中が緩和され、ホットキャリアの注入が防止され、デバイス特性の劣化が抑制される。
（第３の実施の形態）
図１３、図１４は、本発明の第３実施形態に係るノーマリオフ型電界効果トランジスタ及びその製造工程を示す断面図である。
【００８６】
まず、図１３（ａ）に示すように、シリコン（Ｓｉ）基板３１上に、ＭＯＣＶＤ法によって、ノンドープのＧａＮバッファ層３２ａを成長し、その上に厚さ１００ｎｍのＡｌＮバッファ層３２ｂ、厚さ１μｍのｎ+型ＧａＮドレイン層３３、厚さ１０ｎｍのｎ-型ＧａＮ層３４、及び、厚さ１μｍのｐ型ＧａＮ活性層３５を順にエピタキシャル成長させる。なお、ｐ型ＧａＮ層３５の成長後には、その実効アクセプタ濃度が測定される。
【００８７】
ＧａＮはＴＭＧとアンモニアを反応ガスとして使用して成長され、また、ＡｌＮは、ＴＭＡとアンモニアを反応ガスとして使用して成長される。また、ｎ型ドーパントとしてシリコンが使用され、その反応ガスとしてジシラン（Si2H6）が使用され、さらに、ｐ型ドーパントとしてＭｇが適用され、その反応ガスとしてCp2Mgが用いられる。Ｍｇの添加量は、例えば５×１０15 cm-3から５×１０17 cm-3までの範囲とする。また、成長時の基板温度を例えば約１１００℃とする。
【００８８】
なお、ＧａＮ、ＡｌＮの成長方法としては上記したＭＯＣＶＤ法に限られるものではなく、ＨＶＰＥ法、ＭＢＥ法等を用いてもよい。
【００８９】
次に、図１３（ｂ）に示すように、ｐ型ＧａＮ活性層３５上にフォトレジスト（不図示）を塗布し、これを露光、現像することにより、素子領域内の両側寄りに開口（不図示）を形成し、その開口を通してｐ型ＧａＮ活性層３５及びｎ-型ＧａＮ層３４をＲＩＥ法、ＩＣＰエッチング法等によってエッチングしてｎ+型ＧａＮドレイン層３３の一部を露出させてこの領域をドレイン電極形成領域３５ａとする。その後、フォトレジストをアセトン等の溶剤により除去する。
【００９０】
続いて、図１３（ｃ）に示すように、ｐ型ＧａＮ活性層３５、ｎ-型ＧａＮ層３４及びｎ+型ＧａＮドレイン層３３の表面にSiO2膜３７をＣＶＤ法により１μｍの厚さに形成する。さらに、その上にフォトレジスト３８を塗布し、これを露光、現像してゲート電極形成領域の中央領域に開口部３８ａを形成する。その後に、フォトレジスト３８をマスクにしてSiO2膜３７をバッファドフッ酸によりエッチングして開口部３８ａを下まで伸ばしてｐ型ＧａＮ活性層３５の一部を露出させる。
【００９１】
この後に、開口部３８ａを通してｎ型ドーパントを熱拡散又はイオン注入してゲート電極形成領域の中央領域の下方のｐ型ＧａＮ活性層３５をｎ-型化してｎ-型ＧａＮ層３４ａを形成する。
【００９２】
さらに、フォトレジスト３８を溶剤により除去し、SiO2膜３７をバッファドフッ酸により除去する。
【００９３】
次に、図１４（ａ）に示すように、ｐ型ＧａＮ活性層３５、ｎ-型ＧａＮ層３４及びｎ+型ＧａＮドレイン層３３の表面にＣＶＤ法により第２のSiO2膜３９を１μｍの厚さに形成する。さらに、その上にフォトレジスト４０を塗布し、これを露光、現像してｐ型ＧａＮ活性層３５のうちゲート電極形成領域の側方にソース領域形成用開口部４０ａを形成する。その後に、フォトレジスト４０をマスクにして第２のSiO2膜３９をバッファドフッ酸によりエッチングしてソース領域形成用開口部４０ａを下まで伸ばしてｐ型ＧａＮ活性層３５の一部を露出させる。
【００９４】
その後にソース領域形成用開口部４０ａを通してＳｉをイオン注入法によってドーズ量１×１０15 ｃｍ-2、加速電圧３５ｋｅＶで注入する。これにより、ｎ+型不純物導入領域３６が形成される。次に、フォトレジスト４０を溶剤により除去し、さらに第２のSiO2膜３９を弗酸系水溶液によって除去する。
【００９５】
この後に、ｐ型ＧａＮ活性層３５、ｎ-型ＧａＮ層３４及びｎ+型ＧａＮドレイン層３３をSiO2膜（不図示）で覆い、基板温度を１３００℃として不活性ガス雰囲気でアニールすることにより、ｎ+型不純物導入領域３６を活性化してドレイン領域とする
次に、第１実施形態と同様に、予め測定された実効アクセプタ濃度と閾値電圧の目標値を図１０に例示した関係に当てはめて、ゲート電極形成領域のｐ型ＧａＮ活性層３５の表面上に形成される絶縁膜４１の厚さを決める。
【００９６】
そして、図１４（ｂ）に示すように、その厚さの絶縁膜４１をｐ型ＧａＮチャネル層３５、ｎ-型ＧａＮ層３４及びｎ+型ＧａＮドレイン層３３の表面にＣＶＤ法により形成した後に、ｎ+型ソース領域３６、ｎ+型ＧａＮドレイン層３３のそれぞれの上にソ−ス用開口部とドレイン用開口部を形成し、さらにｎ+型ソース領域３６にオーミック接触するソース電極４２とし、ｎ+型ＧａＮドレイン層３３にオーミック接触するドレイン電極４３をそれぞれリフトオフ法等により形成する。
【００９７】
ソース電極４２、ドレイン電極４３の材料は、第１実施形態と同じように、ｎ+型ＧａＮドレイン層３３、ｎ+型ソース領域３６にオーミック接触するＴｉ／Ａｌ、その他の金属である。
【００９８】
次に、図１４（ｃ）に示すように、ｎ+型ソース領域３６に隣接するゲート電極形成領域のｐ型ＧａＮ活性層３５とｎ-型ＧａＮ層３４ａの上に絶縁膜４１を介してゲート電極４４をリフトオフ法により形成する。ゲート電極４４は第１実施形態と同様な方法により形成された多結晶シリコン、或いはその他の材料であってもよい。
【００９９】
以上により、縦型構造のノーマリオフ型の電界効果トランジスタが完成する。
【０１００】
その電界効果トランジスタにおいて、ゲート電極４４に閾値電圧又はそれ以上の電圧を印可すると、ソース電極４２の隣のｐ型ＧａＮチャネル層３５の表面に反転層が形成され、その反転層内を図１４（ｃ）の波線で示すようにキャリアである電子が移動してｎ-型ＧａＮ層３４ａに到達し、その後に、電界の向きと逆方向、即ちゲート電極４４からｎ+型ＧａＮドレイン層３３に移動し、さらにｎ+型ＧａＮドレイン層３３に接続されたドレイン電極４３に移動する。
【０１０１】
この場合、ｎ+型ドレイン層３３からゲート電極４４に向けて電界が発生するようにドレイン電極４３とゲート電極４４の間に電圧が印可され、また、ソース電極４２からゲート電極４４に電子が移動するようにそれらの電極に電圧が印可される。
【０１０２】
ところで、シリコン基板３１に燐等の不純物を導入して導電性を付与するとともに、ＧａＮバッファ層３２ａの成長時にｎ型不純物を高濃度に含有させ、ＡｌＮ層３２ｂを成長させずにその上にｎ+型ＧａＮドレイン層３３を成長させた後に、シリコン基板３１の裏面にドレイン電極を形成してもよい。この場合、シリコン基板３１の裏面は化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により１００μｍ程度の厚さにされる。また、ドレイン電極はスパッタ法やＥＢ法により形成される。
（第４の実施の形態）
図１５は、本発明の第４実施形態に係るノーマリオフの電界効果トランジスタを示す断面図である。図１５において、図１３、図１４と同一符号は、同じ要素を示している。
【０１０３】
図１５において、シリコン基板３１上には、第３実施形態と同様に、ＧａＮバッファ層３２ａ、ＡｌＮバッファ層３２ｂ、ｎ+型ＧａＮドレイン層３３、ｎ-型ＧａＮ層３４、ｐ型ＧａＮ活性層３５及びｎ+型ソース層３６Ａがエピタキシャル成長法等により順に成長される。
【０１０４】
ｐ型ＧａＮ活性層３５のアクセプタ、ドナーのそれぞれの濃度については、第１実施形態のｐ型ＧａＮ活性層３と同様となっている。
【０１０５】
また、ゲート電極形成領域には、ｐ型ＧａＮ活性層３５及びｎ+型ソース層３６Ａを貫通する深さのリセス４５が形成され、そのリセス４５の内面には、閾値電圧の目標値を得るために厚さが調整される絶縁膜４１Ａが形成されている。その絶縁膜４１Ａの厚さは、第１実施形態と同様に、ｐ型ＧａＮ活性層３５の実効アクセプタ濃度と閾値電圧の目標値に基づいて図１０に例示するような特性から求められる。
【０１０６】
また、リセス４５内の絶縁膜４１Ａ上には、リフトオフ法によりゲート電極４４Ａが形成されている。
【０１０７】
また、ｎ+型ソース層３６Ａはパターニングされて、ゲート電極４４Ａを外周から挟む又は囲む形状となり、ソース電極４２Ａはｎ+型ソース層３６Ａの上面及び側面にオーミック接触する形状となっている。
【０１０８】
さらに、ｎ+型ドレイン層３３のうちドレイン電極４３が接続される領域には、フォトレジストを用いたフォトリソグラフィ法により凹部４６が形成され、その凹部４６以外をシリコン酸化膜、シリコン窒化膜等の誘電体膜からなるマスクで覆う選択成長法によってｎ+型ＩｎＧａＮコンタクト層４７がエピタキシャル成長されている。
【０１０９】
そして、ｎ+型ＩｎＧａＮコンタクト層４７上には、第３実施形態と同様のドレイン電極４３が形成されている。
【０１１０】
以上のような縦型構造の電界効果トランジスタにおいては、第３実施形態と同様にノーマリオフ型であり、ゲート電極４４Ａに閾値電圧又はそれ以上の電圧を印可することにより、ｐ型ＧａＮ活性層３５には反転層が形成され、その反転層を通ってソース層３６Ａとドレイン層３３の間でキャリアが移動する。
【０１１１】
ところで、図１６に示すように、シリコン基板３１に燐等の不純物を導入して導電性を付与するとともに、ＧａＮバッファ層３２ａの成長時にｎ型不純物を高濃度に含有させ、ＡｌＮ層３２ｂを成長させずにその上にｎ+型ＧａＮドレイン層３３を成長させることにより、シリコン基板３１の裏面にドレイン電極を形成してもよい。この場合、シリコン基板３１の裏面は化学機械研磨により１００μｍ程度の厚さにされる。また、ドレイン電極４３Ａはスパッタ法やＥＢ法により形成される。
【０１１２】
なお、図１６において、ｎ-型ＧａＮ層３４、ｐ型ＧａＮ活性層３５の側面はテーパー形状になっている。このテーパー形状は、ドレイン層３３を露出させるためのエッチングの際にエッチング物質がエッチングされた側面に再付着させる条件で行うことにより形成される。
（第５の実施の形態）
図１７は、本発明の第５実施形態に係るノーマリオフの電界効果トランジスタを示す断面図である。図１７において、図１３、図１４、図１５と同一符号は、同じ要素を示している。
【０１１３】
図１７において、シリコン基板３１上には、第４実施形態と同様に、ＧａＮバッファ層３２ａ、ＡｌＮバッファ層３２ｂ、ｎ+型ＧａＮドレイン層３３、ｎ-型ＧａＮ層３４、ｐ型ＧａＮ活性層３５及びｎ+型ソース層３６Ａがエピタキシャル成長法により順に成長される。
【０１１４】
ｐ型ＧａＮ活性層３５のアクセプタ、ドナーのそれぞれの濃度については、第１実施形態のｐ型ＧａＮ活性層３と同様となっている。
【０１１５】
また、ｎ-型ＧａＮ層３４、ｐ型ＧａＮ活性層３５及びｎ+型ソース層３６Ａは、第４実施形態と同様にメサ状にパターニングしてドレイン層３３の一部を露出させる。この場合、それらの側壁はテーパー状になっている。テーパー形状は、エッチング物質がエッチングされた側面に再付着させるエッチング条件で行うことにより形成される。
【０１１６】
ｎ+型ソース層３６Ａの中央には凹部４８が形成され、その凹部４８内にはソース電極４２Ｂがリフトオフ法により形成されている。また、メサ形状のｐ型ＧａＮ活性層３５の側壁には、絶縁膜（ゲート絶縁膜）４９を介してゲート電極４４Ｂが形成されている。
【０１１７】
絶縁膜４９は、第１実施形態におけるゲート電極５の下の絶縁膜５と同じ材料で形成され、その絶縁膜４１Ａの厚さは、第１実施形態と同様に、ｐ型ＧａＮ活性層３５の実効アクセプタ濃度と閾値電圧の目標値に基づいて図１０に例示するような特性から求められる。
【０１１８】
また、ゲート電極４４Ｂは、等方性のある成膜条件によりｐ型ＧａＮ活性層３５の側方に形成される。ゲート電極４４Ｂの材料は、第１実施形態のゲート電極８と同じである。また、リセス４５内の絶縁膜４１Ａ上には、リフトオフ法によりゲート電極４４Ｂが形成されている。さらに、ｎ+型ドレイン層３３上には、リフトオフ法によりレイン電極４３が形成されている。
【０１１９】
以上のような縦型構造の電界効果トランジスタにおいては、第４実施形態と同様にノーマリオフ型であり、ゲート電極４４Ｂに閾値電圧又はそれ以上の電圧を印可することにより、ｐ型ＧａＮ活性層３５には反転層が形成され、その反転層を通ってソース層３６Ａとドレイン層３３の間でキャリアが移動する。
【０１２０】
ところで、図１８に示すように、シリコン基板３１に燐等の不純物を導入して導電性を付与するとともに、ＧａＮバッファ層３２ａの成長時にｎ型不純物を高濃度に含有させ、ＡｌＮ層３２ｂを成長させずにその上にｎ+型ＧａＮドレイン層３３を成長させることにより、シリコン基板３１の裏面にドレイン電極４３Ａを形成してもよい。この場合、シリコン基板３１の裏面は化学機械研磨により１００μｍ程度の厚さにされる。また、ドレイン電極４３Ａはスパッタ法やＥＢ法により形成される。
【０１２１】
なお、上記の実施形態において形成されるチャネル層は、ＧａＮに限られるものではなく、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＧａＮＰ、ＧａＮＡｓ、その他のIII族窒化物半導体であってもよい。
【図面の簡単な説明】
【０１２２】
【図１】図１は、本発明の第１実施形態に係るノーマリオフ型の電界効果トランジスタの製造工程を示す断面図（その１）である。
【図２】図２は、本発明の第１実施形態に係るノーマリオフ型の電界効果トランジスタの製造工程を示す断面図（その２）である。
【図３】図３は、本発明の実施形態に係る電界効果トランジスタの活性層におけるアクセプタ濃度とドナー濃度と閾値電圧との関係の第１の例を示す特性図である。
【図４】図４は、本発明の実施形態に係る電界効果トランジスタの活性層におけるアクセプタ濃度とドナー濃度と閾値電圧との関係の第２の例を示す特性図である。
【図５】図５は、本発明の実施形態に係る電界効果トランジスタの活性層におけるアクセプタ濃度とドナー濃度と閾値電圧との関係の第３の例を示す特性図である。
【図６】図６は、本発明の実施形態に係る電界効果トランジスタの活性層におけるアクセプタ濃度とドナー濃度と閾値電圧との関係の第４の例を示す特性図である。
【図７】図７は、本発明の実施形態に係る電界効果トランジスタの活性層におけるアクセプタ濃度とドナー濃度と閾値電圧との関係の第５の例を示す特性図である。
【図８】図８は、本発明の実施形態に係る電界効果トランジスタのゲート絶縁膜の厚さと反転キャリア密度の関係を示す図である。
【図９】図９は、本発明の実施形態に係る電界効果トランジスタのピンチオフ電圧、ゲート絶縁膜の厚さ及び相互混濁タンスとの関係を示す図である。
【図１０】図１０は、本発明の実施形態に係る電界効果トランジスタの活性層での実効アクセプタ濃度と閾値電圧と等価酸化膜厚との関係を示す図である。
【図１１】図１１は、本発明の第２実施形態に係るノーマリオフ型の電界効果トランジスタの製造工程を示す断面図（その１）である。
【図１２】図１２は、本発明の第２実施形態に係るノーマリオフ型の電界効果トランジスタの製造工程を示す断面図（その２）である。
【図１３】図１３は、本発明の第３実施形態に係るノーマリオフ型の電界効果トランジスタの製造工程を示す断面図（その１）である。
【図１４】図１４は、本発明の第３実施形態に係るノーマリオフ型の電界効果トランジスタの製造工程を示す断面図（その２）である。
【図１５】図１５は、本発明の第４実施形態に係るノーマリオフ型の電界効果トランジスタの第１例を示す断面図である。
【図１６】図１６は、本発明の第４実施形態に係るノーマリオフ型の電界効果トランジスタの第２例を示す断面図である。
【図１７】図１７は、本発明の第５実施形態に係るノーマリオフ型の電界効果トランジスタの第１例を示す断面図である。
【図１８】図１８は、本発明の第５実施形態に係るノーマリオフ型の電界効果トランジスタの第２例を示す断面図である。
【図１９】図１９は、従来技術に係るノーマリオン型のＭＥＳＦＥＴの一例を示す断面図である。
【図２０】図２０は、従来技術に係るノーマリオン型の高電子移動度トランジスタの一例を示す断面図である。
【符号の説明】
【０１２３】
１：基板
２：ＡｌＮ系バッファ層２
３：ｐ型ＧａＮ活性層３
４ｓ：ソース領域４ｓ
４ｄ：ドレイン領域
４ｒ：リサーフ領域
５：絶縁膜
６：ソース電極
７：ドレイン電極
８：ゲート電極
３１：基板
３２ａ：ＧａＮバッファ層
３２ｂ：ＡｌＮバッファ層
３３：ｎ+型ＧａＮドレイン層
３４：ｎ-型ＧａＮ層
３５：ｐ型ＧａＮ活性層
３６，３６Ａ：ｎ+型不純物導入領域
４１，４１Ａ，４９：絶縁膜（ゲート絶縁膜）
４２、４２Ａ，４２Ｂ：ソース電極
４３，４３Ａ，４３Ｂ：ドレイン電極
４４，４４Ａ，４４Ｂ：ゲート電極
【図１】
2007335677.tif 000004
【図２】
2007335677.tif 000005
【図３】
2007335677.tif 000006
【図４】
2007335677.tif 000007
【図５】
2007335677.tif 000008
【図６】
2007335677.tif 000009
【図７】
2007335677.tif 000010
【図８】
2007335677.tif 000011
【図９】
2007335677.tif 000012
【図１０】
2007335677.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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