(57)【要約】【課題】各処理部のＦＩＦＯメモリと同期型ＤＲＡＭとの間で良好なデータ通信処理の実行を可能とするバンクコントローラ、情報処理装置、撮像装置、および制御方法を提供する。【解決手段】アービトレータ２１は、各ＦＩＦＯメモリ５１〜５６と、対応するバンク７１〜７４との間で実行されるデータ通信の優先順位を決定する。プリチャージ期間検出部２２は、各バンク７１〜７４のプリチャージ状況を検出する。レジスタ２６には優先順位の決定に必要なデータ（プリチャージ期間中であるか否かに関するデータ、データ通信要求信号の有無に関するデータ）が格納される。これにより、アービトレータ２１は、データ通信できないバンク７１〜７４と対応するＦＩＦＯメモリ５１〜５６を優先順位の決定から除外できる。そのため、各ＦＩＦＯメモリ５１〜５６と同期型ＤＲＡＭ６２との間で実行されるデータ通信を効率的に実行できる。【選択図】図２
2007199816.tif 000002
【特許請求の範囲】
【請求項１】
同期型ＤＲＡＭの各バンクへの通信を制御するバンクコントローラであって、
(a)  各々が、前記同期型ＤＲＡＭの各バンクと対応付けられ、当該対応付けられたバンクとの間でデータ通信が可能なＦＩＦＯメモリを有し、当該ＦＩＦＯメモリに格納されたデータに対して所定の処理を実行する複数の処理部と、
(b)  前記データ通信を制御し、
(b-1)  各ＦＩＦＯメモリと対応するバンクのいずれとの間で優先してデータ通信を実行するかを決定する優先順位決定部と、
(b-2)  前記データ通信の優先順位が高位のＦＩＦＯメモリと対応するバンクとの間でデータ通信を実行するメモリコントローラと、
を有するメモリインタフェースと、
を備え、
前記優先順位決定部は、少なくとも、各バンクのプリチャージ状況に基づいて、前記データ通信の前記優先順位を決定することを特徴とするバンクコントローラ。
【請求項２】
請求項１に記載のバンクコントローラにおいて、
前記優先順位決定部は、
プリチャージ期間外のバンクと対応するＦＩＦＯメモリについて前記優先順位の決定を行い、プリチャージ期間中のバンクと対応するＦＩＦＯメモリを前記優先順位の決定から除外することを特徴とするバンクコントローラ。
【請求項３】
請求項１に記載のバンクコントローラにおいて、
前記優先順位決定部は、
プリチャージ期間中のバンクと対応するＦＩＦＯメモリの優先順位が、プリチャージ期間外のバンクと対応するＦＩＦＯメモリの優先順位より低位となるように、各ＦＩＦＯメモリの前記優先順位を決定することを特徴とするバンクコントローラ。
【請求項４】
請求項１ないし請求項３のいずれかに記載のバンクコントローラにおいて、
前記優先順位決定部は、
各バンクと一対一に対応付けられており、対応するバンクのプリチャージ処理が開始されてから所定数のカウンタクロック信号を計数することによって各バンクのプリチャージ期間を検出する複数の第１カウンタ、
を有することを特徴とするバンクコントローラ。
【請求項５】
請求項１ないし請求項４のいずれかに記載のバンクコントローラにおいて、
前記優先順位決定部は、
1)  各処理部から前記メモリインタフェースに送信される通信要求信号に関する情報と、
2)  各バンクのプリチャージ状況に関する情報と、
に基づき、各情報をこの順番に優先して参照することにより、各ＦＩＦＯメモリの前記優先順位を決定することを特徴とするバンクコントローラ。
【請求項６】
請求項５に記載のバンクコントローラにおいて、
前記優先順位決定部は、前記各情報が同一条件の場合には、各ＦＩＦＯメモリに割り当てられたチャンネル番号に基づいて前記優先順位を決定することを特徴とするバンクコントローラ。
【請求項７】
情報処理装置であって、
請求項１ないし請求項６のいずれかに記載のバンクコントローラと、
前記バンクコントローラとバスを介して接続された前記同期型ＤＲＡＭと、
を備えることを特徴とする情報処理装置。
【請求項８】
撮像装置であって、
(a)  撮像部と、
(b)  同期型ＤＲＡＭと、
(c)  前記同期型ＤＲＡＭの各バンクへの通信を制御し、
(c-1)  各々が、前記同期型ＤＲＡＭの各バンクと対応付けられ、当該対応付けられたバンクとの間でデータ通信が可能なＦＩＦＯメモリを有し、当該ＦＩＦＯメモリに格納されたデータに対して所定の処理を実行する複数の処理部と、
(c-2)  前記データ通信を制御し、各ＦＩＦＯメモリと対応するバンクのいずれとの間で優先してデータ通信を実行するかを決定する優先順位決定部と、前記データ通信の優先順位が高位のＦＩＦＯメモリと対応するバンクとの間でデータ通信を実行するメモリコントローラと、
を有するバンクコントローラと、
を備え、
前記複数の処理部は、少なくとも、前記撮像部で撮像された画像データを自己のＦＩＦＯメモリに一時的に格納するとともに、前記同期型ＤＲＡＭに送信する処理を実行する画像入力部を有し、
前記優先順位決定部は、少なくとも、
1)  各バンクのプリチャージ状況に関する情報と、
2)  各ＦＩＦＯメモリに割り当てられたチャンネル番号に関する情報と、
に基づき、各情報をこの順番に優先して参照することにより、各ＦＩＦＯメモリの優先順位を決定し、
前記画像入力部のＦＩＦＯメモリに割り付けられたチャンネル番号は、チャンネル番号に関する情報以外の情報が同一条件の場合において、前記画像入力部のＦＩＦＯメモリの優先順位が最高位となるように設定されていることを特徴とする撮像装置。
【請求項９】
同期型ＤＲＡＭの各バンクとバンクコントローラとの間で実行されるデータ通信を制御する制御方法であって、
前記バンクコントローラは、各々が、前記同期型ＤＲＡＭの各バンクと対応付けられ、当該対応付けられたバンクとの間でデータ通信が可能なＦＩＦＯメモリを有する複数の処理部を有しており、
(a)  各ＦＩＦＯメモリに格納されたデータに対して所定の処理を実行する工程と、
(b)  各ＦＩＦＯメモリと対応するバンクのいずれとの間で優先してデータ通信を実行するかを決定する工程と、
(c)  前記データ通信の優先順位が高位のＦＩＦＯメモリと対応するバンクとの間でデータ通信を実行する工程と、
を備え、
前記工程(b)は、少なくとも、各バンクのプリチャージ状況に基づいて、前記データ通信の前記優先順位を決定することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期型ＤＲＡＭのバンクと対応するＦＩＦＯメモリとの間でデータ通信を実行させるバンクコントローラと、このバンクコントローラを有する情報処理装置、および撮像装置と、制御方法と、に関するもので、特に、各ＦＩＦＯメモリの優先順位決定手法の改良に関する。
【背景技術】
【０００２】
従来より、ＭＰＵ（Micro Processing Unit）を介することなく、デバイスとメモリとの間でデータ通信を行う手法として、例えば、ＤＭＡ（Direct Memory Access）転送が知られている。また、このＤＭＡ転送を実行可能な情報処理装置も従来より知られている。
【０００３】
ここで、ＤＭＡ転送の対象となる各デバイスには、これらデバイスを一意に識別するための番号（以下、「ＤＭＡチャンネル」とも呼ぶ）が割り付けられている。ＤＭＡ転送では、ＤＭＡチャンネルによって指定されたデバイスとメモリとの間で直接データ転送が実行される。また、複数のデバイスからＤＭＡコントローラに対して転送要求があった場合において、ＤＭＡコントローラは、ＤＭＡチャンネルの番号が小さいものを優先してデータ転送処理を実行する。
【０００４】
また、同期型ＤＲＡＭ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）は、複数のバンクに分割されており、各バンクに対しては、他のバンクと独立したデータ転送処理が実行可能なことも知られている。例えば、１のバンクに対してプリチャージ処理が実行されている場合であっても、他のバンクはデバイスとの間でデータ転送できる。
【０００５】
ここで、プリチャージとは、データの読み出し後に記憶されたデータ（情報）が失われることを防止するために実行される処理である。このプリチャージ処理が実行されているバンクに対しては、データの読出しおよび書込処理を実行することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、プリチャージ期間中のバンクと対応するデバイスの優先順位が高位となると、このバンクのプリチャージ処理が終了するまで対応するデバイスのデータ転送処理が待機させられることになる。そのため、デバイスと同期型ＤＲＡＭとを電気的に接続するバスが、データ転送がされていないにも関わらず占有され続けることになる。その結果、情報処理装置全体のデータ転送効率が低下するという問題が生じていた。
【０００７】
そこで、本発明では、各処理部のＦＩＦＯメモリと同期型ＤＲＡＭとの間で良好なデータ通信処理の実行を可能とするバンクコントローラ、情報処理装置、撮像装置、および制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、請求項１の発明は、同期型ＤＲＡＭの各バンクへの通信を制御するバンクコントローラであって、各々が、前記同期型ＤＲＡＭの各バンクと対応付けられ、当該対応付けられたバンクとの間でデータ通信が可能なＦＩＦＯメモリを有し、当該ＦＩＦＯメモリに格納されたデータに対して所定の処理を実行する複数の処理部と、前記データ通信を制御し、各ＦＩＦＯメモリと対応するバンクのいずれとの間で優先してデータ通信を実行するかを決定する優先順位決定部と、前記データ通信の優先順位が高位のＦＩＦＯメモリと対応するバンクとの間でデータ通信を実行するメモリコントローラと、を有するメモリインタフェースと、を備え、前記優先順位決定部は、少なくとも、各バンクのプリチャージ状況に基づいて、前記データ通信の前記優先順位を決定することを特徴とする。
【０００９】
また、請求項２の発明は、請求項１に記載のバンクコントローラにおいて、前記優先順位決定部は、プリチャージ期間外のバンクと対応するＦＩＦＯメモリについて前記優先順位の決定を行い、プリチャージ期間中のバンクと対応するＦＩＦＯメモリを優先順位の決定から除外することを特徴とする。
【００１０】
また、請求項３の発明は、請求項１に記載のバンクコントローラにおいて、前記優先順位決定部は、プリチャージ期間中のバンクと対応するＦＩＦＯメモリの優先順位が、プリチャージ期間外のバンクと対応するＦＩＦＯメモリの優先順位より低位となるように、各ＦＩＦＯメモリの前記優先順位を決定することを特徴とする。
【００１１】
また、請求項４の発明は、請求項１ないし請求項３のいずれかに記載のバンクコントローラにおいて、前記優先順位決定部は、各バンクと一対一に対応付けられており、対応するバンクのプリチャージ処理が開始されてから所定数のカウンタクロック信号を計数することによって各バンクのプリチャージ期間を検出する複数の第１カウンタ、を有することを特徴とする。
【００１２】
また、請求項５の発明は、請求項１ないし請求項４のいずれかに記載のバンクコントローラにおいて、前記優先順位決定部は、各処理部から前記メモリインタフェースに送信される通信要求信号に関する情報と、各バンクのプリチャージ状況に関する情報と、に基づき、各情報をこの順番に優先して参照することにより、各ＦＩＦＯメモリの前記優先順位を決定することを特徴とする。
【００１３】
また、請求項６の発明は、請求項５に記載のバンクコントローラにおいて、前記優先順位決定部は、前記各情報が同一条件の場合には、各ＦＩＦＯメモリに割り当てられたチャンネル番号に基づいて前記優先順位を決定することを特徴とする。
【００１４】
また、請求項７の発明は、情報処理装置であって、請求項１ないし請求項６のいずれかに記載のバンクコントローラと、前記バンクコントローラとバスを介して接続された前記同期型ＤＲＡＭと、を備えることを特徴とする。
【００１５】
また、請求項８の発明は、撮像装置であって、撮像部と、同期型ＤＲＡＭと、前記同期型ＤＲＡＭの各バンクへの通信を制御し、各々が、前記同期型ＤＲＡＭの各バンクと対応付けられ、当該対応付けられたバンクとの間でデータ通信が可能なＦＩＦＯメモリを有し、当該ＦＩＦＯメモリに格納されたデータに対して所定の処理を実行する複数の処理部と、前記データ通信を制御し、各ＦＩＦＯメモリと対応するバンクのいずれとの間で優先してデータ通信を実行するかを決定する優先順位決定部と、前記データ通信の優先順位が高位のＦＩＦＯメモリと対応するバンクとの間でデータ通信を実行するメモリコントローラと、を有するバンクコントローラと、を備え、前記複数の処理部は、少なくとも、前記撮像部で撮像された画像データを自己のＦＩＦＯメモリに一時的に格納するとともに、前記同期型ＤＲＡＭに送信する処理を実行する画像入力部を有し、前記優先順位決定部は、少なくとも、各バンクのプリチャージ状況に関する情報と、各ＦＩＦＯメモリに割り当てられたチャンネル番号に関する情報と、に基づき、各情報をこの順番に優先して参照することにより、各ＦＩＦＯメモリの優先順位を決定し、前記画像入力部のＦＩＦＯメモリに割り付けられたチャンネル番号は、チャンネル番号に関する情報以外の情報が同一条件の場合において、前記画像入力部のＦＩＦＯメモリの優先順位が最高位となるように設定されていることを特徴とする。
【００１６】
また、請求項９の発明は、同期型ＤＲＡＭの各バンクとバンクコントローラとの間で実行されるデータ通信を制御する制御方法であって、前記バンクコントローラは、各々が、前記同期型ＤＲＡＭの各バンクと対応付けられ、当該対応付けられたバンクとの間でデータ通信が可能なＦＩＦＯメモリを有する複数の処理部を有しており、(a)  各ＦＩＦＯメモリに格納されたデータに対して所定の処理を実行する工程と、(b)  各ＦＩＦＯメモリと対応するバンクのいずれとの間で優先してデータ通信を実行するかを決定する工程と、(c)  前記データ通信の優先順位が高位のＦＩＦＯメモリと対応するバンクとの間でデータ通信を実行する工程と、を備え、前記工程(c)は、少なくとも、各バンクのプリチャージ状況に基づいて、前記データ通信の前記優先順位を決定することを特徴とする。
【発明の効果】
【００１７】
請求項１から請求項９に記載の発明によれば、各ＦＩＦＯメモリと対応するバンクのプリチャージ状況に基づいて、各ＦＩＦＯメモリのデータ通信に関する優先順位を決定することができる。これにより、各バンクに対するデータ通信を均等に実行することができ、各ＦＩＦＯメモリと同期型ＤＲＡＭとの間で実行されるデータ通信を効率的に実行することができる。そのため、同期型ＤＲＡＭへのアクセス速度を向上させることができる。
【００１８】
特に、請求項２に記載の発明によれば、プリチャージ期間中であってデータ通信できないバンクにつき、このバンクと対応するＦＩＦＯメモリを優先順位の決定から除外することができる。
【００１９】
これにより、プリチャージ期間中のバンクがデータ通信の対象となり、このプリチャージ期間が終了するまでいずれのＦＩＦＯメモリもデータ通信できないという問題を防止することができる。すなわち、プリチャージ期間に起因した待機時間が発生することを防止することができる。そのため、各ＦＩＦＯメモリと同期型ＤＲＡＭとの間で実行されるデータ通信を効率的に実行することができる。
【００２０】
特に、請求項３に記載の発明によれば、プリチャージ期間中のバンクと対応するＦＩＦＯメモリの優先順位を、プリチャージ期間外のバンクと対応するＦＩＦＯメモリの優先順位より低位にすることができる。これにより、プリチャージ期間中のバンクがデータ通信の対象となり、データ通信ができないという問題を抑制することができる。そのため、各ＦＩＦＯメモリと同期型ＤＲＡＭとの間で実行されるデータ通信を効率的に実行することができる。
【００２１】
特に、請求項４に記載の発明によれば、各バンクと一対一に対応付けられた第１カウンタにより、各バンクがプリチャージ期間中であるか否かを検出することができる。そのため、優先順位決定部は、各第１カウンタの検出結果に基づいて、各ＦＩＦＯメモリの優先順位を決定することができる。
【００２２】
特に、請求項５に記載の発明によれば、1)各バンクのプリチャージ状況と、2)通信要求信号と、に基づいて、各ＦＩＦＯメモリの優先順位を決定できる。
【００２３】
特に、請求項８に記載の発明によれば、チャンネル番号に関する情報以外の情報が同一の場合に、画像入力部のＦＩＦＯメモリの優先順位を最高位となる。そのため、リアルタイム性を要求される画像入力部での処理を円滑に実行することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
【００２５】
＜１．第１の実施の形態＞
＜１．１．情報処理装置の構成＞
図１は、本実施の形態における情報処理装置１の構成の一例を示すブロック図である。図２は、情報処理装置１のバンクコントローラ１０の構成の一例を示すブロック図である。情報処理装置１は、例えばデジタルカメラ、または、カメラ付き携帯電話等のように、撮像された画像データに対して所定の処理を実行する撮像装置である。図１に示すように、情報処理装置１は、主として、バンクコントローラ１０と、撮像部１１ａと、ＭＰＵ６１と、同期型ＤＲＡＭ６２と、操作部６４と、を備える。
【００２６】
撮像部１１ａは、図１に示すように、主として、レンズ１１ｂと、撮像素子１１ｃと、を有する。レンズ１１ｂによって撮像素子１１ｃ上に結像させられた像は、電気信号に変換されてバンクコントローラ１０に入力される。
【００２７】
ここで、本実施の形態では、撮像素子１１ｃの一例として単板式のＣＣＤ（Charge Coupled Devices）が使用されており、撮像素子１１ｃの各画素からは、ＲＧＢいずれかの色成分の画素信号が出力される。例えば、撮像素子１１ｃの奇数番目の水平ラインからは、Ｇ→Ｒ→Ｇ→Ｒ→・・・のようにＧ信号とＲ信号とが交互に出力される。また、偶数番目の水平ラインからは、Ｂ→Ｇ→Ｂ→Ｇ→・・・のようにＢ信号とＧ信号とが交互に出力される。
【００２８】
なお、撮像素子１１ｃから出力される電気信号（アナログ信号）は、撮像部１１ａでデジタル信号に変換されてもよいし、後述する画像入力部１１によってデジタル信号に変換されてもよい。また、撮像素子１１ｃとしては、ＣＭＯＳセンサが用いられても良い。
【００２９】
表示部１４ａは、例えば液晶ディスプレイによって構成されており、撮像部１１ａによって撮像された画像や、記憶部１５ａに格納された画像データを表示する。なお、表示部１４ａは、指やペンで触れることによって画面上の位置を指定できる「タッチパネル」機能をその表示画面に持たせ、情報処理装置１の使用者（以下、単に、「使用者」）からの入力動作を受け付ける入力部として使用されてもよい。
【００３０】
記憶部１５ａは、情報処理装置１から着脱可能に設けられている。記憶部１５ａとしては、例えば読み書き自在の不揮発性メモリであるフラッシュメモリカードが使用される。したがって、情報処理装置１は、撮像部１１ａによって撮像された画像データを記憶部１５ａに保存することができる。また、情報処理装置１は、記憶部１５ａに格納された画像データを表示部１４ａに表示することができる。
【００３１】
ここで、フラッシュメモリカードの一例としては、コンパクトフラッシュ（登録商標）、スマートメディア（登録商標）、ＳＤメモリカード、メモリースティック、ＭＭＣ（MultiMedia Card）、およびxDピクチャーカードが挙げられる。
【００３２】
バンクコントローラ１０は、例えば撮像部１１ａ、表示部１４ａ、および記憶部１５ａ（図１参照）と、同期型ＤＲＡＭ６２の各バンク７１〜７４（図２参照）との間で実行される画像データの通信処理を制御する。図１に示すように、バンクコントローラ１０は、撮像部１１ａ、表示部１４ａ、および記憶部１５ａ等のデバイスと、同期型ＤＲＡＭ６２との間に配置されている。なお、バンクコントローラ１０の詳細については後述する。
【００３３】
同期型ＤＲＡＭ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）６２は、読み書き自在のメモリである。図１および図２に示すように、同期型ＤＲＡＭ６２は、メモリバス３６を介してバンクコントローラ１０と電気的に接続されている。同期型ＤＲＡＭ６２では、一定周期のクロック信号に同期して、データの読み出し、書込処理、および後述するプリチャージ処理等が実行される。
【００３４】
ここで、同期型ＤＲＡＭ６２には、例えば、クロック信号の立ち上がりタイミングでデータの読み書き処理が実行されるものや、クロック信号の立ち上がりと立ち下りの両方のタイミングでデータの読み書きが実行されるもの（ＤＤＲ（Double Data Rate）  ＳＤＲＡＭ）がある。
【００３５】
また、同期型ＤＲＡＭ６２のデータ記憶領域は、複数（本実施の形態では４つ）の領域（バンク７１〜７４）に区分されている。バンクコントローラ１０は、バンクアドレスによって複数のバンク７１〜７４から１つのバンクを指定するとともに、ロウアドレスおよびカラムアドレスを指定することにより、所望のデータが格納されたメモリセルを選択してデータの読み書き処理を実行することができる。
【００３６】
ここで、メモリセルとは、データを記憶する最小単位のことをいい、メモリセルには、例えば１ビットのデータ（「０」または「１」）が保持される。この場合、各メモリセルは、電荷の蓄積状況によって１ビットのデータを表現する。また、メモリセルからデータが読み出されると、そのメモリセルから電荷が失われ、その結果、読出処理によってメモリセルに保持されたデータが消失するという問題が生ずる。
【００３７】
そこで、同期型ＤＲＡＭ６２では、データが読み出されることによってメモリセルに保持されたデータが消失することを防止するため、プリチャージ処理が実行される。すなわち、プリチャージ処理では、まず、メモリセルから読み出されたデータが、一時的に別の記憶回路に保持される。そして、読み出し処理が終了すると、データ読み出しが実行されたメモリセルに、別の記録回路に保持されたデータに基づいた電荷が補充される。
【００３８】
このように、データの読み出し後、プリチャージ処理が実行されている期間（以下、「プリチャージ期間」とも呼ぶ）中には、メモリセルに対して電荷を補充する処理が行われる。そのため、プリチャージ期間中は、電荷補充されるメモリセルを含むバンクに対してデータの読み書き処理を実行することができない。
【００３９】
操作部６４は、例えばキーパッド等の操作キーを有する入力部である。使用者は、表示部１４ａの表示内容に基づいた入力作業を実行することにより、情報処理装置１に対して所定の動作を実行させることができる。
【００４０】
ＲＯＭ６３は、読み出し専用メモリであり、ＭＰＵ６１は、ＲＯＭ６３に格納されたプログラムに従った制御を実行する。また、ＭＰＵ６１は、ＲＯＭ６３および操作部６４とはシステムバス６５を介して相互に接続されている。またＭＰＵ６１は、バンクコントローラ１０の画像入力部１１、画像処理部１２、画像圧縮部１３、表示処理部１４、記憶部インタフェース１５、およびメモリインタフェース２０と、データバス３１および制御線３５を介して電気的に接続されている。したがって、ＭＰＵ６１は、このプログラムに従って、画像データの表示処理等を所定のタイミングで実行することができる。
【００４１】
なお、図１では紙面の都合上、画像入力部１１、画像処理部１２、画像圧縮部１３、表示処理部１４、記憶部インタフェース１５、およびＭＰＵ６１と、メモリインタフェース２０とを接続する制御線３５のみ記載している。
【００４２】
また、情報処理装置１の動作を制御するプログラムはＲＯＭ６３に格納されるものとして説明したが、これに限定されるものでない。例えば、読み書き自在の不揮発性メモリであるフラッシュメモリに、当該プログラムを格納してもよい。
【００４３】
＜１．２．メモリインタフェース付近の構成＞
ここでは、バンクコントローラ１０について詳細に説明する。バンクコントローラ１０は、撮像部１１ａによって撮像された画像データに対して所定の処理を実行するとともに、同期型ＤＲＡＭ６２との間でデータ通信処理を実行する。図２に示すように、バンクコントローラ１０は、主として、画像入力部１１と、画像処理部１２と、画像圧縮部１３と、表示処理部１４と、記憶部インタフェース１５と、メモリインタフェース２０と、を備える。
【００４４】
画像入力部１１は、撮像部１１ａで撮像された１フレーム分の画像データをビデオフレームレート内に同期型ＤＲＡＭ６２に向けて送信するリアルタイム処理を実行可能とされている。図１および図２に示すように、画像入力部１１は、ＦＩＦＯ（First-In First-Out）メモリ５１を有する。
【００４５】
ＦＩＦＯメモリ５１は、撮像部１１ａで撮像されて順次転送される画像データを一時的に格納する記憶部である。ここで、ＦＩＦＯメモリ５１は、同期型ＤＲＡＭ６２のバンク７１〜７４のうちバンク７１と対応付けられている。また、ＦＩＦＯメモリ５１は、図１および図２に示すように、データバス３１、メモリインタフェース２０、およびメモリバス３６を介して同期型ＤＲＡＭ６２のバンク７１と電気的に接続されている。
【００４６】
ＦＩＦＯメモリ５１に格納されている画像データのデータサイズが所定値以上となった場合、画像入力部１１は、制御線３５を介してメモリインタフェース２０にデータ通信要求信号を送信する。そして、データ通信要求信号を送信した後にメモリインタフェース２０からの受付信号を受信すると、画像入力部１１は、ＦＩＦＯメモリ５１に格納されたデータを、同期型ＤＲＡＭ６２のバンク７１に転送する。すなわち、ＦＩＦＯメモリ５１は対応付けられたバンク７１とデータ通信可能とされている。
【００４７】
画像処理部１２は、バンク７１に格納された画像データ（各画素データは、ＲＧＢのうちいずれか１色）に対して補間処理等の画像処理を実行する。例えば、補間処理では、各画素１色の画像データから１画素毎にＲＧＢの３色が生成される。図１および図２に示すように、画像処理部１２は、２つのＦＩＦＯメモリ５２、５３を有する。
【００４８】
ＦＩＦＯメモリ５２は、バンク７１から画像処理部１２に転送される画像データ（各画素１色）を一時的に格納する記憶部である。また、ＦＩＦＯメモリ５３は、画像処理部１２で所定の処理が施された画像データ（各画素３色）を一時的に格納する記憶部である。
【００４９】
ＦＩＦＯメモリ５２、５３は、それぞれ同期型ＤＲＡＭ６２のバンク７１、７２と対応付けられている。また、ＦＩＦＯメモリ５２、５３のそれぞれは、図１および図２に示すように、データバス３１、メモリインタフェース２０、およびメモリバス３６を介して同期型ＤＲＡＭ６２と電気的に接続されている。
【００５０】
ＦＩＦＯメモリ５２に格納されている画像データのデータサイズが所定値以下となった場合、画像処理部１２は、制御線３５を介してメモリインタフェース２０にデータ通信要求信号を送信する。そして、データ通信要求信号を送信した後にメモリインタフェース２０からの受付信号を受信すると、画像処理部１２は、バンク７１に格納された画像データ（各画素１色）を、ＦＩＦＯメモリ５２に転送して格納する。すなわち、ＦＩＦＯメモリ５２は対応付けられたバンク７１とデータ通信可能とされている。
【００５１】
また、ＦＩＦＯメモリ５２に格納されている画像データに対して所定の処理が施されると、画像処理部１２は、画像処理済みの画像データ（各画素３色）をＦＩＦＯメモリ５３に格納する。ＦＩＦＯメモリ５３に格納された画像データのデータサイズが所定値以上となった場合、画像処理部１２は、制御線３５を介してメモリインタフェース２０にデータ通信要求信号を送信する。そして、データ通信要求信号を送信した後にメモリインタフェース２０からの受付信号を受信すると、画像処理部１２は、ＦＩＦＯメモリ５３に格納された画像データを同期型ＤＲＡＭ６２のバンク７２に転送して格納する。すなわち、ＦＩＦＯメモリ５３は対応付けられたバンク７２とデータ通信可能とされている。
【００５２】
画像圧縮部１３は、画像処理部１２で画像処理が施されてバンク７２に格納された画像データに対して、例えばＪＰＥＧ（Joint Photographic Coding Experts Group）方式による圧縮処理を実行する。図１および図２に示すように、画像圧縮部１３は、２つのＦＩＦＯメモリ５４、５５を有する。
【００５３】
ＦＩＦＯメモリ５４は、バンク７２から画像圧縮部１３に転送される画像データを一時的に格納する記憶部である。また、ＦＩＦＯメモリ５５は、画像圧縮部１３で圧縮処理が施された画像データを一時的に格納する記憶部である。
【００５４】
ＦＩＦＯメモリ５４、５５は、それぞれ同期型ＤＲＡＭ６２のバンク７２、７３と対応付けられている。また、ＦＩＦＯメモリ５４、５５のそれぞれは、図１および図２に示すように、データバス３１、メモリインタフェース２０、およびメモリバス３６を介して同期型ＤＲＡＭ６２と電気的に接続されている。
【００５５】
ＦＩＦＯメモリ５４に格納されている画像データのデータサイズが所定値以下となった場合、画像圧縮部１３は、制御線３５を介してメモリインタフェース２０にデータ通信要求信号を送信する。そして、データ通信要求信号を送信した後にメモリインタフェース２０からの受付信号を受信すると、画像圧縮部１３は、バンク７２に格納された画像データをＦＩＦＯメモリ５４に転送して格納する。すなわち、ＦＩＦＯメモリ５４は対応付けられたバンク７２とデータ通信可能とされている。
【００５６】
また、ＦＩＦＯメモリ５４に格納されている画像データに対して圧縮処理が施されると、画像圧縮部１３は、圧縮処理済みの画像データをＦＩＦＯメモリ５５に格納する。ＦＩＦＯメモリ５５に格納された画像データのデータサイズが所定値以上となった場合、画像圧縮部１３は、制御線３５を介してメモリインタフェース２０にデータ通信要求信号を送信する。そして、データ通信要求信号を送信した後にメモリインタフェース２０からの受付信号を受信すると、画像圧縮部１３は、ＦＩＦＯメモリ５５に格納された画像データを同期型ＤＲＡＭ６２のバンク７３に転送して格納する。すなわち、ＦＩＦＯメモリ５５は対応付けられたバンク７３とデータ通信可能とされている。
【００５７】
また、ＭＰＵ６１は、画像入力部１１、画像処理部１２、および画像圧縮部１３と同様に、ＦＩＦＯメモリ５６を有する。ＦＩＦＯメモリ５６は、同期型ＤＲＡＭ６２に格納されたプログラムやプログラムの実行に必要となるデータ（例えば、パラメータデータや画像データ等）を一時的に格納する記憶部である。
【００５８】
ＦＩＦＯメモリ５６は、同期型ＤＲＡＭ６２のバンク７４と対応付けられている。また、ＦＩＦＯメモリ５６は、図１および図２に示すように、データバス３１、メモリインタフェース２０、およびメモリバス３６を介して同期型ＤＲＡＭ６２と電気的に接続されている。
【００５９】
ＦＩＦＯメモリ５６に格納されているプログラムやデータのサイズが所定値以下となった場合、ＭＰＵ６１は、制御線３５を介してメモリインタフェース２０にデータ通信要求信号を送信する。そして、データ通信要求信号を送信した後にメモリインタフェース２０からの受付信号を受信すると、ＭＰＵ６１は、バンク７４に格納されたプログラムやデータをＦＩＦＯメモリ５６に転送して格納する。すなわち、ＦＩＦＯメモリ５６は対応付けられたバンク７４とデータ通信可能とされている。
【００６０】
このように、本実施の形態において複数の処理部として使用される画像入力部１１と、画像処理部１２と、画像圧縮部１３と、ＭＰＵ６１とは、それぞれＦＩＦＯメモリ５１と、ＦＩＦＯメモリ５２、５３と、ＦＩＦＯメモリ５４、５５と、ＦＩＦＯメモリ５６と、を有している。
【００６１】
また、ＦＩＦＯメモリ５１〜５６は、それぞれ同期型ＤＲＡＭ６２のバンクのうち対応付けられたバンク７１、７１、７２、７２、７３、７４との間でデータ通信可能とされている。
【００６２】
また、ＦＩＦＯメモリ５１、５３、５５に格納された画像データは、先入れ先出し方式に基づいて格納順に、バンク７１、７２、７３に向けて送信される。また、ＦＩＦＯメモリ５２、５４に格納された画像データは、先入れ先出し方式に基づいて格納順に、所定の画像処理、圧縮処理が実行される。さらに、ＦＩＦＯメモリ５６に格納されたプログラムは、先入れ先出し方式に基づいて格納順に実行される。すなわち、ＦＩＦＯメモリ５１〜５６に格納されたデータには、順次所定の処理（送信処理や画像処理等）が施される。
【００６３】
したがって、ＦＩＦＯメモリ５１〜５６の記憶容量は、バンク７１〜７４の記憶容量と比較して小さな値にしてもよい。
【００６４】
さらに、ＦＩＦＯメモリ５１〜５６には、それぞれチャンネル番号「１」〜「６」が割り付けられている。ここで、チャンネル番号とは、後述する優先順位の決定に使用される情報である。チャンネル番号以外の情報であって優先順位を決定するために使用される各情報（例えば、後述する「プリチャージ状況」等）が同一条件の場合には、チャンネル番号に基づいて各ＦＩＦＯメモリ５１〜５６の優先順位が決定される。
【００６５】
なお、本実施の形態において、チャンネル番号以外の情報につき、各情報がすべて同一条件の場合、チャンネル番号がこの番号が小さいほど優先順位が高位となる。すなわち、チャンネル番号に関する情報以外の情報が同一の場合、チャンネル番号が「１」となる画像入力部１１のＦＩＦＯメモリ５１の優先順位が最高位となる。そのため、リアルタイム性を要求される画像入力部１１での処理を円滑に実行することができる。
【００６６】
表示処理部１４は、画像データや文字データ等の情報を表示部１４ａに表示する処理を実行する。例えば、表示処理部１４は、撮像部１１ａによって撮像され、画像処理部１２で画像処理が施された画像データを表示する。また、表示処理部１４は、記憶部１５ａに格納された画像データをに表示する。
【００６７】
記憶部インタフェース１５は、記憶部１５ａとの間でデータ通信処理を実行する。例えば、記憶部インタフェース１５は、記憶部１５ａの画像データを同期型ＤＲＡＭ６２の所定の領域に格納したり、同期型ＤＲＡＭ６２の所定領域の画像データを記憶部１５ａに格納する。
【００６８】
メモリインタフェース２０は、ＭＰＵ６１、画像入力部１１、画像処理部１２、画像圧縮部１３、表示処理部１４、および記憶部インタフェース１５と、同期型ＤＲＡＭ６２との間で実行されるデータ通信を制御する。図１および図２に示すように、メモリインタフェース２０は、主として、アービトレータ２１とメモリコントローラ２７とを備える。
【００６９】
アービトレータ（優先順位決定部）２１は、各ＦＩＦＯメモリ５１〜５６と、対応するバンク７１〜７４との間で実行されるデータ通信の優先順位を決定する。図２に示すようにアービトレータ２１は、主として、プリチャージ期間検出部２２と、レジスタ２６と、を有する。
【００７０】
プリチャージ期間検出部２２は、各バンク７１〜７４のプリチャージ状況を検出する。図２に示すように、プリチャージ期間検出部２２は、複数（本実施の形態では４つ）のカウンタ２３ａ〜２３ｄ（複数の第１カウンタ）を有している。
【００７１】
カウンタ２３ａ〜２３ｄは、それぞれバンク７１〜７４と一対一に対応付けられている。各カウンタ２３ａ〜２３ｄは、対応するバンク７１〜７４のプリチャージ処理が開始されたことを検出すると、カウンタクロック信号の計数を開始する。
【００７２】
なお、同期型ＤＲＡＭ６２のプリチャージ処理は、読出しおよび書込み処理と同様に、一定周期のクロック信号に同期して実行され、プリチャージ処理に要する時間（以下、「プリチャージ時間」とも呼ぶ）は、同期型ＤＲＡＭ６２の種類に応じて定まる。
【００７３】
したがって、プリチャージ期間検出部２２は、プリチャージ処理が開始されてから所定数のカウンタクロック信号が計数されたか否かを検出することにより（例えば、プリチャージ処理が開始されたことをプリチャージ期間検出部２２が検出した時点から計数を開始し、プリチャージ時間に応じた数のカウンタクロック信号が計数されたか否かを検出することにより）、各バンク７１〜７４がプリチャージ期間中であるか否かを検出することができる。
【００７４】
ここで、プリチャージ期間中のバンクに対しては、データの読み書き処理を実行することができない。そのため、従来の情報処理装置においてプリチャージ期間中のバンクが通信処理の対象となると、このプリチャージ処理が完了するまでデータ通信処理が待機させられる。その結果、従来の情報処理装置では、装置全体のデータ通信効率が低下するという問題が生じていた。
【００７５】
これに対して、本実施の形態の情報処理装置１では、プリチャージ期間検出部２２によって各バンク７１〜７４がプリチャージ期間中か否かを検出することができる。これにより、情報処理装置１では、少なくともバンク７１〜７４のプリチャージ状況に基づいて、各ＦＩＦＯメモリ５１〜５６と対応するバンク７１〜７４との間で実行されるデータ通信の優先順位を決定することができる。そのため、各バンク７１〜７４に対するデータ通信を均等に実行することができ、データ通信の効率を向上させることができる。なお、優先順位の決定方法については後述する。
【００７６】
レジスタ２６は、半導体素子によって構成される記憶部であり、優先順位の決定に必要なデータが格納される。例えば、レジスタ２６には、各バンク７１〜バンク７４がプリチャージ期間中であるか否かに関するデータ、および、データ通信要求信号の有無に関するデータ等が格納される。アービトレータ２１は、このレジスタ２６に格納されたデータを参照することにより、各ＦＩＦＯメモリ５１〜５６の優先順位を決定する。
【００７７】
メモリコントローラ２７は、アービトレータ２１によって決定された優先順位に基づいて、同期型ＤＲＡＭ６２のバンクと、そのバンク上のロウアドレス、カラムアドレスと、データサイズとを指定する。これにより、メモリコントローラ２７は、優先順位が高位のＦＩＦＯメモリと、対応するバンクとの間でデータ通信の実行を可能とする。
【００７８】
＜１．３．優先順位の決定方法＞
ここでは、各ＦＩＦＯメモリ５１〜５６の優先順位の決定方法について説明する。図３ないし図６は、本実施の形態においてレジスタ２６に格納されるデータの一例を示す図である。図３ないし図６の各行（レコード）は、「プリチャージフラグ」、「要求信号フラグ」、および「優先順位」の各フィールドを有する。
【００７９】
「プリチャージフラグ」フィールドには、各ＦＩＦＯメモリ５１〜５６につき、対応するバンク７１〜７４のプリチャージ状況に関する情報が格納される。すなわち、「プリチャージフラグ」＝「Ｔｒｕｅ」の場合、対応するバンク７１〜７４がプリチャージ期間中であることを示す。一方、「プリチャージフラグ」＝「Ｆａｌｓｅ」の場合、対応するバンク７１〜７４がプリチャージ期間外であることを示す。
【００８０】
「要求信号フラグ」フィールドには、画像入力部１１、画像処理部１２、画像圧縮部１３、およびＭＰＵ６１からのデータ通信要求信号を受信した場合に「Ｔｒｕｅ」が格納される。
【００８１】
すなわち、「要求信号フラグ」＝「Ｔｒｕｅ」の場合、ＦＩＦＯメモリ５１、５３、５５に格納されているデータのデータサイズが所定値以上であり、同期型ＤＲＡＭ６２にデータを送信すべきであること、または、ＦＩＦＯメモリ５２、５４、５６に格納されているデータのデータサイズが所定値以下であり、同期型ＤＲＡＭ６２からのデータを受信すべきであること、を示す。
【００８２】
一方、「要求信号フラグ」＝「Ｆａｌｓｅ」の場合、ＦＩＦＯメモリ５１、５３、５５に格納されているデータのデータサイズが所定値より小さい、または、ＦＩＦＯメモリ５２、５４、５６に格納されているデータのデータサイズが所定値より大きいことを示す。
【００８３】
なお、「要求信号フラグ」＝「Ｔｒｕｅ」となるＦＩＦＯメモリについてデータ通信処理が実行された場合、対応する「要求信号フラグ」には「Ｆａｌｓｅ」が格納される。
【００８４】
「優先順位」フィールドには、各ＦＩＦＯメモリ５１〜５６の優先順位に対応する値が格納され、優先順位が高位のＦＩＦＯメモリほど小さな値が格納される。
【００８５】
ここで、本実施の形態の各ＦＩＦＯメモリ５１〜５６の優先順位は、主として、アービトレータ２１により、各バンク７１〜７４のプリチャージ状況と、各処理部１１、１２、１３、６１等からメモリインタフェース２０に向けて送信されるデータ通信要求信号と、に基づいて決定される。具体的には、以下の（１）〜（３）の規則にしたがって決定される。
【００８６】
（１）「プリチャージフラグ」がすべて「Ｆａｌｓｅ」であり、「要求信号フラグ」がすべて「Ｔｒｕｅ」の場合（すなわち、「プリチャージフラグ」および「要求信号フラグ」のそれぞれの条件がすべて同一の場合：図３参照）、各ＦＩＦＯメモリ５１〜５６の優先順位は、チャンネル番号に基づいて決定される。すなわち、各ＦＩＦＯメモリ５１〜５６の優先順位は、この順番で低位となる。
【００８７】
（２）「プリチャージフラグ」がすべて「Ｆａｌｓｅ」となり、かつ、「要求信号フラグ」の一部が「Ｆａｌｓｅ」となる場合には、「要求信号フラグ」＝「Ｔｒｕｅ」となるＦＩＦＯメモリについてのみ優先順位が決定され、「要求信号フラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリについては優先順位の決定から除外される。具体的には、以下の手順により優先順位が決定される。
【００８８】
（２−１）「要求信号フラグ」＝「Ｔｒｕｅ」となるＦＩＦＯメモリについて優先順位が決定される。例えば、図４の場合、ＦＩＦＯメモリ５１、５３、５５、５６について優先順位が決定され、対応する「優先順位」に「１」、「２」、「３」および「４」が格納される。
【００８９】
（２−２）他方、「要求信号フラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリ５２、５４の「優先順位」に、データ通信処理から除外することを示す値（図４では記号「−−−」で表す。図５から図８においても同様）が格納され、データ通信の対象から除外される。
【００９０】
（３）また、「プリチャージフラグ」が一部が「Ｔｒｕｅ」となる場合には、「プリチャージフラグ」＝「Ｆａｌｓｅ」（プリチャージ期間外）となり、かつ、「要求信号フラグ」＝「Ｔｒｕｅ」となるＦＩＦＯメモリについてのみ優先順位が決定される。
【００９１】
具体的に言うと、（３−１）「プリチャージフラグ」＝「Ｆａｌｓｅ」、かつ、「要求信号フラグ」＝「Ｔｒｕｅ」となるレコードについて優先順位が決定される。例えば、図５の場合、ＦＩＦＯメモリ５３、５６の「優先順位」に、それぞれ「１」および「２」が格納される。
【００９２】
（３−２）他方、「プリチャージフラグ」＝「Ｔｒｕｅ」または「要求信号フラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリ５１、５２、５４、５５の「優先順位」に、データ通信処理から除外することを示す値が格納され、データ通信の対象から除外される。
【００９３】
このように、本実施の形態において、各ＦＩＦＯメモリ５１〜５６の優先順位は、「プリチャージフラグ」＝「Ｔｒｕｅ」、または、「要求信号フラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリを除外することによって決定される。これにより、プリチャージ期間中のバンクがデータ通信の対象となり、このプリチャージ期間が終了するまでの間、いずれのＦＩＦＯメモリ５１〜５６もデータ通信ができないという問題を防止することができる。そのため、プリチャージ期間に起因した待機時間が発生することを防止することができ、各ＦＩＦＯメモリ５１〜５６と同期型ＤＲＡＭ６２との間で実行されるデータ通信を効率的に実行することができる。
【００９４】
なお、プリチャージ処理が終了して「プリチャージフラグ」の値が「Ｔｒｕｅ」から「Ｆａｌｓｅ」に遷移すると、（１）〜（３）の規則にしたがって各レコードの「優先順位」が再計算される。
【００９５】
例えば、図６に示すように、ＦＩＦＯメモリ５１に対応するバンク７１のプリチャージ処理が終了すると、「プリチャージフラグ」＝「Ｆａｌｓｅ」、かつ、「要求信号フラグ」＝「Ｔｒｕｅ」となるレコードの優先順位が演算され、ＦＩＦＯメモリ５１、５３、５６の「優先順位」にそれぞれ「１」、「２」、および「３」が格納される。
【００９６】
＜１．４．第１の実施の形態の情報処理装置の利点＞
以上のように、第１の実施の形態の情報処理装置１は、同期型ＤＲＡＭ６２の各バンク７１〜７４とバンクコントローラ１０との間で実行されるデータ通信を制御する制御方法を実現でき、プリチャージ期間中のバンク７１〜７４と対応するＦＩＦＯメモリ５１〜５６を優先順位の決定から除外することができる。そのため、プリチャージ期間に起因した待機時間が発生することを防止することができ、各ＦＩＦＯメモリ５１〜５６と同期型ＤＲＡＭ６２との間で実行されるデータ通信を効率的に実行することができる。
【００９７】
＜２．第２の実施の形態＞
次に、本発明の第２の実施の形態について説明する。ここで、第１および第２の実施の形態は、各ＦＩＦＯメモリ５１〜５６の優先順位決定方法が相違するのみで、同様なハードウェア構成を有する。そこで、以下では、この相違点を中心に説明する。
【００９８】
＜２．１．優先順位の決定方法＞
図７および図８は、本実施の形態においてレジスタ２６に格納されるデータの一例を示す図である。本実施の形態のＦＩＦＯメモリ５１〜５６の優先順位は、主として、アービトレータ２１により、各バンク７１〜７４のプリチャージ状況と、各処理部１１、１２、１３、６１等からメモリインタフェース２０に向けて送信されるデータ通信要求信号と、に基づいて決定される。具体的には、以下の（１）〜（３）の規則にしたがって決定される。
【００９９】
なお、本実施の形態では、第１の実施の形態と同様に、（１）「プリチャージフラグ」および「要求信号フラグ」のそれぞれの条件がすべて同一の場合（図３参照）、ＦＩＦＯメモリ５１〜５６の優先順位は、この順番に低位となる。また、（２）「プリチャージフラグ」がすべて「Ｆａｌｓｅ」であり、かつ、「要求信号フラグ」の一部が「Ｆａｌｓｅ」の場合は、「要求信号フラグ」＝「Ｔｒｕｅ」となるＦＩＦＯメモリについてのみ優先順位が決定され、「要求信号フラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリについては優先順位の決定から除外される。
【０１００】
（３）次に、「プリチャージフラグ」が一部が「Ｔｒｕｅ」となる場合には、まず「プリチャージフラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリについて優先順位が決定され、続いて「プリチャージフラグ」＝「Ｔｒｕｅ」となるＦＩＦＯメモリについて優先順位が決定される。
【０１０１】
具体的に言うと、（３−１）「プリチャージフラグ」＝「Ｆａｌｓｅ」の場合、「要求信号フラグ」＝「Ｔｒｕｅ」となるレコードについてのみ優先順位が決定され、「要求信号フラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリについては優先順位の決定から除外される。例えば、図７の場合、ＦＩＦＯメモリ５３、５６の「優先順位」に、それぞれ「１」および「２」が格納され、ＦＩＦＯメモリ５２の「優先順位」に、データ通信処理から除外することを示す値が格納され、データ通信の対象から除外される。
【０１０２】
（３−２）そして、「プリチャージフラグ」＝「Ｔｒｕｅ」の場合、「要求信号フラグ」＝「Ｔｒｕｅ」となるレコードについてのみ優先順位が決定され、「要求信号フラグ」＝「Ｆａｌｓｅ」となるＦＩＦＯメモリについては優先順位の決定から除外される。例えば、図７の場合、ＦＩＦＯメモリ５１、５５の「優先順位」に、それぞれ「３」および「４」が格納され、ＦＩＦＯメモリ５４の「優先順位」に、データ通信処理から除外することを示す値が格納される。
【０１０３】
このように、本実施の形態では、「要求信号フラグ」に関する情報と、「プリチャージフラグ」に関する情報と、「チャンネル番号」に関する情報と、に基づき、各情報がこの順番に優先して参照されることにより、優先順位が決定される。
【０１０４】
なお、プリチャージ処理が終了して「プリチャージフラグ」の値が「Ｔｒｕｅ」から「Ｆａｌｓｅ」に遷移すると、（１）〜（３）の規則にしたがって各レコードの「優先順位」が再計算される。
【０１０５】
例えば、図８に示すように、ＦＩＦＯメモリ５４、５５に対応するバンク７３のプリチャージ処理が終了すると、まず、「プリチャージフラグ」＝「Ｆａｌｓｅ」、かつ、「要求信号フラグ」＝「Ｔｒｕｅ」となるレコードの優先順位が演算され、ＦＩＦＯメモリ５３、５５、５６の「優先順位」に、それぞれ「１」、「２」、および「３」が格納される。次に、「プリチャージフラグ」＝「Ｔｒｕｅ」、かつ、「要求信号フラグ」＝「Ｔｒｕｅ」となるレコードの優先順位が演算され、ＦＩＦＯメモリ５１の「優先順位」に「４」が格納される。
【０１０６】
＜２．２．第２の実施の形態の情報処理装置の利点＞
以上のように、第２の実施の形態の情報処理装置１は、同期型ＤＲＡＭ６２の各バンク７１〜７４とバンクコントローラ１０との間で実行されるデータ通信を制御する制御方法を実現でき、プリチャージ期間中のバンク７１〜７４と対応するＦＩＦＯメモリ５１〜５６の優先順位が、プリチャージ期間外のバンク７１〜７４と対応するＦＩＦＯメモリ５１〜５６と比較して低位となるように、各ＦＩＦＯメモリ５１〜５６の優先順位を決定することができる。すなわち、第２の実施の形態において、各ＦＩＦＯメモリ５１〜５６の優先順位は、「要求信号フラグ」および「プリチャージフラグ」の各情報がこの順番に優先して参照されることにより決定される。
【０１０７】
これにより、プリチャージ期間中のバンク７１〜７４がデータ通信の対象となり、このプリチャージ期間が終了するまでの間、いずれのＦＩＦＯメモリ５１〜５６もデータ通信ができないという問題を防止することができる。そのため、第１の実施の形態と同様に、各ＦＩＦＯメモリ５１〜５６と同期型ＤＲＡＭ６２との間で実行されるデータ通信を効率的に実行することができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第１ないし第４の実施の形態における情報処理装置の構成の一例を示すブロック図である。
【図２】第１および第２の実施の形態における情報処理装置のバンクコントローラの構成の一例を示すブロック図である。
【図３】第１の実施の形態においてレジスタに格納される値の一例を示す図である。
【図４】第１の実施の形態においてレジスタに格納される値の一例を示す図である。
【図５】第１の実施の形態においてレジスタに格納される値の一例を示す図である。
【図６】第１の実施の形態においてレジスタに格納される値の一例を示す図である。
【図７】第２の実施の形態においてレジスタに格納される値の一例を示す図である。
【図８】第２の実施の形態においてレジスタに格納される値の一例を示す図である。
【符号の説明】
【０１０９】
１  情報処理装置
１０  バンクコントローラ
１１  画像入力部
１２  画像処理部
１３  画像圧縮部
２０  メモリインタフェース
２１  アービトレータ
２２  プリチャージ期間検出部
２３ａ〜２３ｄ  カウンタ
２７  メモリコントローラ
３１  データバス
３５  制御線
３６  メモリバス
５１〜５６  ＦＩＦＯ
６１  ＭＰＵ
６２  同期型ＤＲＡＭ
６３  ＲＯＭ
６４  操作部
６５  システムバス
７１〜７４  バンク
【図１】
2007199816.tif 000003
【図２】
2007199816.tif 000004
【図３】
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【図４】
2007199816.tif 000006
【図５】
2007199816.tif 000007
【図６】
2007199816.tif 000008
【図７】
2007199816.tif 000009
【図８】
2007199816.tif 000010