(57)【要約】【課題】製造工程を簡素化することができる、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法を提供すること。【解決手段】素子形成領域２２には、半導体基板１１の表層部に、Ｐ−型領域２３が形成されている。また、Ｐ−型領域２３の表層部には、Ｎ＋型領域２４が形成されている。さらに、トレンチ２５が、Ｎ＋型領域２４およびＰ−型領域２３を貫通し、最深部が半導体基板１１に達するように形成されている。トレンチ２５内には、半導体基板１１の表面に突出するゲート電極２７が設けられている。ゲート電極２７のトレンチ２５外に突出した部分の側面には、その全周を取り囲むように、窒化シリコンからなるサイドウォール２９が形成されている。また、ゲート電極２７上には、金属シリサイド膜３０が形成されている。さらに、半導体基板１１上には、金属シリサイド膜３１が形成されている。【選択図】図１
2007150081.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置であって、
半導体基板と、
この半導体基板に形成されたトレンチと、
このトレンチ内に配置され、前記半導体基板の表面から突出したゲート電極と、
このゲート電極の側面に形成されたサイドウォールと、
前記半導体基板の表面および前記ゲート電極の表面に形成された金属シリサイド膜とを含むことを特徴とする、半導体装置。
【請求項２】
プレーナ型ＭＯＳトランジスタおよびトレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置であって、
半導体基板と、
この半導体基板の表面から突出した縦型二重拡散ＭＯＳトランジスタ用ゲート電極と、
前記半導体基板上に形成されたプレーナ型ＭＯＳトランジスタ用ゲート電極と、
前記縦型二重拡散ＭＯＳトランジスタ用ゲート電極および前記プレーナ型ＭＯＳトランジスタ用ゲート電極の側面に形成されたサイドウォールと、
前記半導体基板の表面および前記ゲート電極の表面に形成された金属シリサイド膜とを含むことを特徴とする、半導体装置。
【請求項３】
トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置を製造する方法であって、
半導体基板にトレンチを形成する工程と、
前記トレンチ内に配置され、前記半導体基板の表面に突出するゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールの形成後に、前記半導体基板の表面および前記ゲート電極の表面に金属シリサイド膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【請求項４】
プレーナ型ＭＯＳトランジスタおよびトレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置を製造する方法であって、
半導体基板にトレンチを形成する工程と、
前記トレンチ内に配置され、前記半導体基板の表面から突出する縦型二重拡散ＭＯＳトランジスタ用ゲート電極を形成する工程と、
前記半導体基板上にプレーナ型ＭＯＳトランジスタ用ゲート電極を形成する工程と、
前記縦型二重拡散ＭＯＳトランジスタ用ゲート電極および前記プレーナ型ＭＯＳトランジスタ用ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールの形成後に、前記半導体基板の表面および前記ゲート電極の表面に金属シリサイド膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえば、パワーデバイスの微細化およびオン抵抗の低減のための構造として、トレンチゲート構造が知られており、パワーＭＯＳＦＥＴでは、そのトレンチゲート構造を採用したものが主流になりつつある。
図３は、トレンチゲート構造が採用された縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）を図解的に示す斜視図である。
【０００３】
Ｎ＋型基板１０１上には、Ｎ−型層１０２と、このＮ−型層１０２上にＰ−型層１０３とが積層されている。また、Ｐ−型層１０３上には、Ｎ＋型領域１０４およびＰ＋型領域１０５が形成されている。
Ｎ＋型領域１０４には、複数のトレンチ１０６が、互いにほぼ平行をなして、それぞれＰ＋型領域１０５に向けて延びるストライプ状に形成されている。各トレンチ１０６は、Ｎ＋型領域１０４およびその下方のＰ−型層１０３を貫通し、それぞれの最深部がＮ−型層１０２に達している。そして、各トレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００４】
ゲート電極１０８の表面は、Ｎ＋型領域１０４の表面よりも一段低く形成されている。ゲート電極１０８上には、トレンチ１０６内を埋め尽くして、その表面がＮ＋型領域１０４の表面と面一となるように、タングステンシリサイド膜１０９が形成されている。これによって、ポリサイド構造が形成されており、ゲート電極１０８およびタングステンシリサイド膜１０９からなるゲート電極配線の低抵抗化が図られている。
【０００５】
Ｎ＋型領域１０４およびＰ＋型領域１０５上には、図示しないが、層間絶縁膜が形成され、この層間絶縁膜上には、層間絶縁膜に形成されたコンタクト孔を介してＮ＋型領域１０４およびＰ＋型領域１０５にコンタクト（電気接続）されるように、ソース電極が形成されている。
一方、Ｎ＋型基板１０１の裏面（Ｎ−型層１０２が形成されている側と反対側の面）には、ドレイン電極１１０が形成されている。このドレイン電極１１０とソース電極との間に適当な大きさの電圧を印加しつつ、ゲート電極配線の電位を制御することにより、Ｐ−型層１０３におけるゲート絶縁膜１０７との界面近傍にチャネルを形成して、ドレイン電極１１０とソース電極との間に電流を流すことができる。
【特許文献１】特開２００５−１９５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ゲート電極１０８上にタングステンシリサイド膜１０９を形成し、ゲート電極１０８およびタングステンシリサイド膜１０９からなるゲート電極配線の低抵抗化を図ることにより、ゲート電極配線の微細化に伴う寄生抵抗の増加を抑制することができる。
タングステンシリサイド膜１０９は、Ｗ−ＣＶＤとＷエッチバック（もしくはＷ−ＣＭＰ）との各プロセスを併用することにより、ゲート電極１０８上に選択的に形成することができる。しかし、タングステンシリサイド膜１０９がＮ＋型領域１０４よりも厚く形成されると（タングステンシリサイド膜１０９の底面がＮ＋型領域１０４の底面よりも低くなると）、ＶＤＭＯＳＦＥＴのしきい値電圧が設計値とずれてしまうため、タングステンシリサイド膜１０９はＮ＋型領域１０４よりも薄く形成しなければならず、そのためのプロセス制御が難しいという問題がある。
【０００７】
そこで、この発明の目的は、製造工程を簡素化することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置であって、半導体基板と、この半導体基板に形成されたトレンチと、このトレンチ内に配置され、前記半導体基板の表面から突出したゲート電極と、このゲート電極の（前記半導体基板の表面から突出した部分の）側面に形成されたサイドウォールと、前記半導体基板の表面および前記ゲート電極の表面に形成された金属シリサイド膜とを含むことを特徴とする、半導体装置である。
【０００９】
この構成によれば、ゲート電極上に、金属シリサイド膜が形成されているので、ゲート電極および金属シリサイド膜からなるゲート電極配線の低抵抗化を図ることができる。そして、ゲート電極配線の低抵抗化を図ることにより、ゲート電極配線の微細化に伴う寄生抵抗の増加を抑制することができる。
また、半導体基板上に金属シリサイド膜が形成されているので、たとえば、複数のゲート電極がストライプ状に形成される構成において、それらのゲート電極間のソース領域に隣接し、金属シリサイド膜を介して電気的に導通される領域（ゲート電極が形成されていない領域、後述する実施形態におけるＰ＋型領域）にソース電極とのコンタクトを設ければ、ソース領域にソース電極とのコンタクトを設けなくても、ソース電極とソース領域との電気的な接続を達成することができる。その結果、ゲート電極間（トレンチ間）の距離を短縮して、縦型二重拡散ＭＯＳトランジスタの微細化を達成することができる。
【００１０】
さらにまた、ゲート電極の（トレンチ外に突出した部分の）側面にサイドウォールが形成されるので、ゲート電極上の金属シリサイド膜ならびに半導体基板上の金属シリサイド膜を自己整合的に形成することができる。そのため、それらの金属シリサイド膜を形成するために、リソグラフィ工程などを不要とすることができ、この縦型二重拡散ＭＯＳトランジスタを有する半導体装置の製造工程の簡素化を図ることができる。
【００１１】
このような構造の半導体装置は、請求項３に記載の製造方法により得ることができる。すなわち、半導体基板にトレンチを形成する工程と、前記トレンチ内に配置され、前記半導体基板の表面に突出するゲート電極を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記サイドウォールの形成後に、前記半導体基板の表面および前記ゲート電極の表面に金属シリサイド膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法により得ることができる。
【００１２】
また、請求項２記載の発明は、プレーナ型ＭＯＳトランジスタおよびトレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置であって、半導体基板と、この半導体基板の表面から突出した縦型二重拡散ＭＯＳトランジスタ用ゲート電極と、前記半導体基板上に形成されたプレーナ型ＭＯＳトランジスタ用ゲート電極と、前記縦型二重拡散ＭＯＳトランジスタ用ゲート電極および前記プレーナ型ＭＯＳトランジスタ用ゲート電極の側面に形成されたサイドウォールと、前記半導体基板の表面および前記ゲート電極の表面に形成された金属シリサイド膜とを含むことを特徴とする、半導体装置である。
【００１３】
このような構成によれば、縦型二重拡散ＭＯＳトランジスタに関して、請求項１に関連して述べた効果と同様な効果を達成することができる。
また、プレーナ型ＭＯＳトランジスタ用ゲート電極の側面にサイドウォールを形成するために、たとえば、半導体基板上に窒化シリコン膜を形成し、これをドライエッチングにより除去すると、縦型二重拡散ＭＯＳトランジスタ用ゲート電極の側面にも窒化シリコン膜が残るが、プレーナ型ＭＯＳトランジスタ用ゲート電極の側面にサイドウォールを有する構成であれば、その縦型二重拡散ＭＯＳトランジスタ用ゲート電極の側面に残る窒化シリコン膜を除去する工程を省略することができる。さらに、縦型二重拡散ＭＯＳトランジスタ用ゲート電極上のみに金属シリサイド膜を有する構成では、それ以外の部分に金属膜が形成されないようにマスキングを施す必要を生じるが、半導体基板上およびプレーナ型ＭＯＳトランジスタ用ゲート電極上に金属シリサイド膜を有する構成では、半導体基板上の全面に金属膜を形成し、その後シリコンと未反応な金属膜を除去すればよく、マスキングのためのリソグラフィ工程などを不要とすることができる。そのため、プレーナ型ＭＯＳトランジスタおよびトレンチゲート構造の縦型二重拡散ＭＯＳトランジスタが混載された半導体装置の製造工程を簡略化することができる。
【００１４】
このような構造の半導体装置は、請求項４に記載の製造方法により得ることができる。すなわち、半導体基板にトレンチを形成する工程と、前記トレンチ内に配置され、前記半導体基板の表面から突出する縦型二重拡散ＭＯＳトランジスタ用ゲート電極を形成する工程と、前記半導体基板上にプレーナ型ＭＯＳトランジスタ用ゲート電極を形成する工程と、前記縦型二重拡散ＭＯＳトランジスタ用ゲート電極および前記プレーナ型ＭＯＳトランジスタ用ゲート電極の側面にサイドウォールを形成する工程と、前記サイドウォールの形成後に、前記半導体基板の表面および前記ゲート電極の表面に金属シリサイド膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法により得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。この半導体装置は、Ｎ−型の半導体基板１１上に、複数のＶＤＭＯＳＦＥＴ１２が形成されるＶＤＭＯＳ形成領域１３と、プレーナ型のＮＭＯＳＦＥＴ１４およびＰＭＯＳＦＥＴ１５が形成されるＣＭＯＳ形成領域１６とを有している。
【００１６】
複数のＶＤＭＯＳＦＥＴ１２は、ＶＤＭＯＳ形成領域１３内において、ＬＯＣＯＳ酸化膜２１により分離された素子形成領域２２に形成されている。この素子形成領域２２には、半導体基板１１の表層部に、Ｐ−型領域２３が形成されている。また、Ｐ−型領域２３の表層部には、Ｎ＋型領域２４および図示しないＰ＋型領域が形成されている。そして、素子形成領域２２には、複数のトレンチ２５が、Ｎ＋型領域２４およびＰ−型領域２３を貫通し、最深部が半導体基板１１に達するように形成されている。この実施形態では、複数のトレンチ２５は、互いにほぼ平行をなして、それぞれＰ＋型領域に向けて延びるストライプ状に形成されている。
【００１７】
トレンチ２５内には、ゲート絶縁膜（酸化膜）２６を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極２７が設けられている。このゲート電極２７は、トレンチ２５内を埋め尽くし、さらにトレンチ２５外（Ｎ＋型領域２４の表面よりも上方）に突出している。
ゲート電極２７のトレンチ２５外に突出した部分の側面には、その全周を取り囲むように、窒化シリコンからなるサイドウォール２９が形成されている。
【００１８】
ゲート電極２７上には、金属シリサイド膜３０が形成されている。これによって、ゲート電極２７および金属シリサイド膜３０からなるゲート電極配線の低抵抗化が図られている。ゲート電極配線の低抵抗化を図ることにより、ゲート電極配線の微細化に伴う寄生抵抗の増加を抑制することができる。
また、Ｎ＋型領域２４および図示しないＰ＋型領域上には、金属シリサイド膜３１が形成されている。そして、金属シリサイド膜３１上には、図示しないが、層間絶縁膜を介してソース電極が形成されている。金属シリサイド膜３１が形成されることにより、Ｎ＋型領域２４とＰ＋型領域とが電気的に導通され、それらを同電位に保つことができる。そのため、Ｐ＋型領域の層間絶縁膜にコンタクト孔を形成し、このコンタクト孔を介してソース電極をＰ＋型領域に接続させれば、Ｎ＋型領域２４上にソース電極とのコンタクトを設けなくても、ソース電極とＮ＋型領域２４との電気的な接続を達成することができる。その結果、トレンチ２５間の距離を短縮して、ＶＤＭＯＳＦＥＴ１２のさらなる微細化を達成することができる。
【００１９】
さらにまた、ゲート電極２７のトレンチ２５外に突出した部分の側面にサイドウォール２９が形成されるので、ゲート電極２７上の金属シリサイド膜３０ならびに半導体基板１１上の金属シリサイド膜３１を自己整合的に形成することができる。そのため、それらの金属シリサイド膜３０，３１を形成するために、リソグラフィ工程などを不要とすることができ、このＶＤＭＯＳＦＥＴ１２を有する半導体装置の製造工程の簡素化を図ることができる。
【００２０】
ＮＭＯＳＦＥＴ１４およびＰＭＯＳＦＥＴ１５は、ＣＭＯＳ形成領域１６内において、それぞれＬＯＣＯＳ酸化膜４１により分離された素子形成領域４２，４３に形成されている。
ＮＭＯＳＦＥＴ１４が形成される素子形成領域４２には、半導体基板１１の表層部に、Ｐ−型ウエル４４が形成されている。このＰ−型ウエル４４の表層部には、チャネル領域４５を挟んで、Ｎ＋型のソース領域４６およびドレイン領域４７が形成されている。そして、チャネル領域４５上には、ゲート絶縁膜（酸化膜）４８が形成され、このゲート絶縁膜４８上に、Ｎ＋型に制御（Ｎ型不純物がドープ）されているポリシリコンからなるゲート電極４９が形成されている。ゲート電極４９の側面には、その周囲を取り囲むように、窒化シリコンからなるサイドウォール５０が形成されている。
【００２１】
ＰＭＯＳＦＥＴ１５が形成される素子形成領域４３には、半導体基板１１の表層部に、Ｎ−型ウエル５１が形成されている。このＮ−型ウエル５１の表層部には、チャネル領域５２を挟んで、Ｐ＋型のソース領域５３およびドレイン領域５４が形成されている。そして、チャネル領域５２上には、ゲート絶縁膜（酸化膜）５５が形成され、このゲート絶縁膜５５上に、Ｐ＋型に制御（Ｐ型不純物がドープ）されているポリシリコンからなるゲート電極５６が形成されている。ゲート電極５６の側面には、その周囲を取り囲むように、窒化シリコンからなるサイドウォール５７が形成されている。
【００２２】
ＮＭＯＳＦＥＴ１４のゲート電極４９、ソース領域４６およびドレイン領域４７、ならびに、ＰＭＯＳＦＥＴ１５のゲート電極５６、ソース領域５３およびドレイン領域５４上には、金属シリサイド膜５８が形成されている。この金属シリサイド膜５８は、ＶＭＯＳＦＥＴ１２の金属シリサイド膜３０，３１の形成と同時に形成される。
図２Ａ〜２Ｕは、前記の半導体装置の製造方法を工程順に示す図解的な断面図である。
【００２３】
まず、図２Ａに示すように、熱酸化によって、半導体基板１１の表面全面に、パッド酸化膜６１が形成される。
次に、図２Ｂに示すように、ＣＶＤ（化学的気相成長）法によって、パッド酸化膜６１の全面を被覆する窒化シリコン膜６２が形成される。
続いて、図２Ｃに示すように、窒化シリコン膜６２の表面に、レジスト膜６３のパターンが形成される。このレジスト膜６３は、ＬＯＣＯＳ酸化膜２１，４１に対応する開口６４を有し、残余の部分を被覆するものである。この後、レジスト膜６３をマスクとして、ドライエッチングが行われ、パッド酸化膜６１および窒化シリコン膜６２がパターニングされる。このパターニング後に、レジスト膜６３は除去される。
【００２４】
次いで、図２Ｄに示すように、ＬＯＣＯＳ法によって、ＬＯＣＯＳ酸化膜２１，４１が形成される。すなわち、窒化シリコン膜６２を耐酸化性マスクとした熱酸化により、窒化シリコン膜６２の開口部分から露出する半導体基板１１の表層部に、ＬＯＣＯＳ酸化膜２１，４１が形成される。
その後、図２Ｅに示すように、窒化シリコン膜６２およびＬＯＣＯＳ酸化膜２１，４１上に、トレンチ２５に対応する開口６５を有するレジスト膜６６が形成される。そして、レジスト膜６６をマスクとして、ドライエッチングが行われることにより、パッド酸化膜６１および窒化シリコン膜６２が選択的に除去される。
【００２５】
さらに、図２Ｆに示すように、レジスト膜６６をマスクとするドライエッチングによって、トレンチ２５が形成される。このトレンチ２５の形成後に、レジスト膜６６は除去される。
次に、図２Ｇに示すように、窒化シリコン膜６２を耐酸化性マスクとした熱酸化により、トレンチ２５の内面全面（内底面および内側面）に犠牲酸化膜が一旦形成され、その犠牲酸化膜が除去された後、熱酸化が再び行われることにより、トレンチ２５の内面全面にゲート絶縁膜２６が形成される。犠牲酸化膜を一旦形成することにより、トレンチ２５の内面を滑らかにすることができ、その後の熱酸化により、ゲート絶縁膜２６を高品質に形成することができる。
【００２６】
次いで、図２Ｈに示すように、半導体基板１１上に、Ｎ型不純物が高濃度にドープされたポリシリコン６７が堆積される。これにより、トレンチ２５内がポリシリコン６７により埋め尽くされ、さらに窒化シリコン膜６２およびＬＯＣＯＳ酸化膜２１，４１がポリシリコン６７により覆われる。
その後、図２Ｉに示すように、窒化シリコン膜６２およびＬＯＣＯＳ酸化膜２１，４１上のポリシリコン６７が除去される。すなわち、ポリシリコン６７は、トレンチ２５およびこのトレンチ２５に連通する窒化シリコン膜６２の開口内にのみ残され、それ以外の部分がすべて除去される。
【００２７】
次に、図２Ｊに示すように、半導体基板１１上に、素子形成領域４３を露出させる開口６８を有するレジスト膜６９が形成される。そして、レジスト膜６９をマスクとするエッチングにより、素子形成領域４３上の窒化シリコン膜６２が除去された後、そのレジスト膜６９の開口６８からＮ−型ウエル５１の形成のためのＮ型不純物イオン（たとえば、リンイオン）が注入される。Ｎ型不純物イオンの注入後、レジスト膜６９は除去される。
【００２８】
続いて、図２Ｋに示すように、半導体基板１１上に、素子形成領域４２を露出させる開口７０を有するレジスト膜７１が形成される。そして、レジスト膜７１をマスクとするエッチングにより、素子形成領域４２上の窒化シリコン膜６２が除去された後、そのレジスト膜７１の開口７０からＰ−型ウエル４４の形成のためのＰ型不純物イオン（たとえば、ホウ素イオン）が注入される。Ｐ型不純物イオンの注入後に、レジスト膜７１は除去される。
【００２９】
レジスト膜７１の除去後、半導体基板１１に注入した不純物イオンを活性化させるためのアニールが行われる。この後、素子形成領域４２，４３上のパッド酸化膜６１が選択的に除去され、さらに熱酸化が行われることにより、図２Ｌに示すように、そのパッド酸化膜６１が除去された素子形成領域４２，４３上に、それぞれゲート絶縁膜４８，５５が形成される。また、トレンチ２５およびトレンチ２５に連通する窒化シリコン膜６２の開口内に埋設されたポリシリコン６７の表面、つまりゲート電極２７の表面に、酸化膜７２が形成される。その後、半導体基板１１上に、不純物がドープされていないポリシリコン７３が堆積される。
【００３０】
次いで、図２Ｍに示すように、ポリシリコン７３上のゲート電極４９，５６に対応する部分にレジスト膜７４が形成される。そして、そのレジスト膜７４をマスクとして、エッチングが行われることにより、ポリシリコン７３がレジスト膜７４で覆われた部分を残して除去される。これにより、素子形成領域４２，４３上に、それぞれ不純物がドープされていないポリシリコンからなるゲート電極４９，５６が形成される。
【００３１】
その後、図２Ｎに示すように、レジスト膜７４が除去される。
そして、図２Ｏに示すように、半導体基板１１上に、素子形成領域４２を露出させる開口７５を有するレジスト膜７６が形成される。そして、そのレジスト膜７６の開口７５からＰ−型ウエル４４の表層部に、ソース領域４６およびドレイン領域４７の形成のためのＮ型不純物イオンが注入される。Ｎ型不純物イオンの注入後に、レジスト膜７６は除去される。
【００３２】
次いで、図２Ｐに示すように、半導体基板１１上に、素子形成領域４３を露出させる開口７７を有するレジスト膜７８が形成される。そして、そのレジスト膜７８の開口７７からＮ−型ウエル５１の表層部に、ソース領域５３およびドレイン領域５４の形成のためのＰ型不純物イオンが注入される。このＰ型不純物イオンの注入後、レジスト膜７８は除去される。
【００３３】
次に、図２Ｑに示すように、半導体基板１１上に、素子形成領域２２を露出させる開口７９を有するレジスト膜８０が形成される。そして、そのレジスト膜８０をマスクとして、窒化シリコン膜６２のエッチングが行われて、素子形成領域２２上の窒化シリコン膜６２が除去される。その後、レジスト膜８０の開口７９から素子形成領域２２の表層部に、Ｐ−型領域２３の形成のためのＰ型不純物イオンが注入される。このＰ型不純物イオンの注入後、半導体基板１１上のパッド酸化膜６１、ならびに、ゲート電極２７の半導体基板１１上に突出する部分の表面に形成されているゲート絶縁膜２６および酸化膜７２が除去される。
【００３４】
その後、半導体基板１１上に、ＣＶＤ法によって、窒化シリコン膜がゲート電極２７，４９，５６を埋没させる厚みに堆積される。そして、その窒化シリコン膜がドライエッチングされる。これにより、図２Ｒに示すように、ゲート電極２７，４９，５６の側面に窒化シリコン膜が断面略三角形状に残り、これらがそれぞれサイドウォール２９，５０，５７となる。
【００３５】
そして、図２Ｓに示すように、半導体基板１１上に、素子形成領域２２，４２をそれぞれ露出させる開口８６，８１を有するレジスト膜８２が形成される。そして、そのレジスト膜８２をマスクとして、Ｎ＋型領域２４、ソース領域４６およびドレイン領域４７の形成のためのＮ型不純物イオンの２度目の注入が行われる。このとき、ゲート電極４９にＮ型不純物イオンが注入され、ゲート電極４９の導電型がＮ＋型となる。Ｎ型不純物イオンの注入後、レジスト膜８２は除去される。
【００３６】
次いで、図２Ｔに示すように、半導体基板１１上に、素子形成領域４３を露出させる開口８３を有するレジスト膜８４が形成される。そして、そのレジスト膜８４をマスクとして、ソース領域５３およびドレイン領域５４の形成のためのＰ型不純物イオンの２度目の注入が行われる。このとき、ゲート電極５６にＰ型不純物イオンが注入され、ゲート電極５６の導電型がＰ＋型となる。Ｐ型不純物イオンの注入後、レジスト膜８４は除去される。
【００３７】
次に、不純物イオンを活性化させるためのアニールが行われた後、ふっ酸を用いた洗浄処理が行われて、素子形成領域４２，４３上に残留しているパッド酸化膜６１などの不要な薄膜が除去される。そして、図２Ｕに示すように、スパッタ法により、半導体基板１１上に金属膜（たとえば、チタン膜、コバルト膜、ニッケル膜）８５が形成される。
続いて、熱処理が行われる。この熱処理により、たとえば、半導体基板１１上にチタン膜が形成されている場合には、そのチタン膜と半導体基板１１の表面およびゲート電極２７，４９，５６の表面との界面にＴｉ２Ｓｉが形成される。その後、半導体基板１１の表面に硫酸過水（硫酸と過酸化水素水との混合液）が供給されて、半導体基板１１からシリコンと未反応の金属膜８５が除去される。これにより、金属膜８５と半導体基板１１の表面およびゲート電極２７，４９，５６の表面との界面のみに、シリコンと反応した金属膜８５のみが残る。そして、２度目の熱処理が行われ、この熱処理により、金属シリサイド膜３０，３１，５８が形成される。たとえば、半導体基板１１上にチタン膜が形成された場合には、半導体基板１１の表面およびゲート電極２７，４９，５６の表面のＴｉ２ＳｉがＴｉＳｉ２に変化し、それらの表面にチタンシリサイド膜が形成される。こうして、図１に示す構造の半導体装置が得られる。
【００３８】
以上のように、ＶＤＭＯＳＦＥＴ１２のゲート電極２７の側面にサイドウォール２９が形成されているので、ゲート電極４９，５６の側面にそれぞれサイドウォール５０，５７を形成した後、ゲート電極２７の側面に残る窒化シリコン膜を除去する工程を省略することができる。また、半導体基板１１上およびＮＭＯＳＦＥＴ１４およびＰＭＯＳＦＥＴ１５のゲート電極４９，５６上に金属シリサイド膜３１，５８を有する構成では、ゲート電極２７上のみに金属シリサイド膜３０を選択的に形成するためのリソグラフィ工程などを不要とすることができる。そのため、ＶＤＭＯＳＦＥＴ１２、ＮＭＯＳＦＥＴ１４およびＰＭＯＳＦＥＴ１５が混載された半導体装置の製造工程を簡略化することができる。
【００３９】
以上、この発明の実施形態を説明したが、この発明は他の形態で実施することが可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことができる。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２Ａ】前記の半導体装置の製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す図解的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す図解的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す図解的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す図解的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す図解的な断面図である。
【図２Ｏ】図２Ｎの次の工程を示す図解的な断面図である。
【図２Ｐ】図２Ｏの次の工程を示す図解的な断面図である。
【図２Ｑ】図２Ｐの次の工程を示す図解的な断面図である。
【図２Ｒ】図２Ｑの次の工程を示す図解的な断面図である。
【図２Ｓ】図２Ｒの次の工程を示す図解的な断面図である。
【図２Ｔ】図２Ｓの次の工程を示す図解的な断面図である。
【図２Ｕ】図２Ｔの次の工程を示す図解的な断面図である。
【図３】従来のトレンチゲート構造が採用された縦型二重拡散ＭＯＳＦＥＴを図解的に示す斜視図である。
【符号の説明】
【００４１】
１１      半導体基板
１２      ＶＤＭＯＳＦＥＴ
１４      ＮＭＯＳＦＥＴ
１５      ＰＭＯＳＦＥＴ
２５      トレンチ
２７      ゲート電極（縦型二重拡散ＭＯＳトランジスタ用ゲート電極）
２９      サイドウォール
３０      金属シリサイド膜
３１      金属シリサイド膜
４９      ゲート電極
５０      サイドウォール（プレーナ型ＭＯＳトランジスタ用ゲート電極）
５６      ゲート電極
５７      サイドウォール（プレーナ型ＭＯＳトランジスタ用ゲート電極）
５８      金属シリサイド膜
【図１】
2007150081.tif 000003
【図２Ａ】
2007150081.tif 000004
【図２Ｂ】
2007150081.tif 000005
【図２Ｃ】
2007150081.tif 000006
【図２Ｄ】
2007150081.tif 000007
【図２Ｅ】
2007150081.tif 000008
【図２Ｆ】
2007150081.tif 000009
【図２Ｇ】
2007150081.tif 000010
【図２Ｈ】
2007150081.tif 000011
【図２Ｉ】
2007150081.tif 000012
【図２Ｊ】
2007150081.tif 000013
【図２Ｋ】
2007150081.tif 000014
【図２Ｌ】
2007150081.tif 000015
【図２Ｍ】
2007150081.tif 000016
【図２Ｎ】
2007150081.tif 000017
【図２Ｏ】
2007150081.tif 000018
【図２Ｐ】
2007150081.tif 000019
【図２Ｑ】
2007150081.tif 000020
【図２Ｒ】
2007150081.tif 000021
【図２Ｓ】
2007150081.tif 000022
【図２Ｔ】
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【図２Ｕ】
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【図３】
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