(57)【要約】【課題】飽和電子数の維持と転送効率の最適化との両立を図りながら、電荷蓄積部および電荷転送部への暗電流の侵入を効果的に抑制することができる固体撮像装置およびその製造方法を提供する。【解決手段】固体撮像装置１では、電荷蓄積部１１０の周囲のＳＴＩ層１１３ａと電荷転送部１１５の周囲のＳＴＩ層１１３ｂとで、半導体基板１０におけるシリコン結晶軸に対する接面方向が互いに異なる。これに伴い、固体撮像装置１では、電荷蓄積部１１０の周囲と電荷転送部の周囲とで、欠陥抑制層１１６ａ、１１６ｂのｐ型半導体の濃度が互いに異なるように形成されている。【選択図】図３
2007335673.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に対し、その主面に沿った方向に複数の撮像画素がマトリクス状に配設され、
前記複数の撮像画素の各々は、第１導電型半導体からなる電荷蓄積部と、当該電荷蓄積部からの電荷を出力側へと転送する電荷転送部とが形成されるとともに、前記半導体基板の主面方向において、前記電荷蓄積部と前記電荷転送部との周囲を囲む状態に、第２導電型半導体を含んでなる欠陥抑制層とシャロートレンチ素子分離層とが順に配設されてなる固体撮像装置であって、
前記シャロートレンチ素子分離層は、前記電荷蓄積部の周囲と前記電荷転送部の周囲とで、前記半導体基板のシリコン結晶軸に対する接面方向が互いに異なる構造を以って形成されており、
前記欠陥抑制層は、前記電荷蓄積部の周囲と前記電荷転送部の周囲とで、互いに第２導電型半導体の濃度が異なる状態に形成されている  
ことを特徴とする固体撮像装置。    
【請求項２】
前記マトリクス状での前記撮像画素の配列方向に対し斜め方向に隣接する２つの撮像画素では、互いの電荷蓄積部どうしが前記斜め方向に延伸するラインで接続されており、
前記ラインには、前記２つの撮像画素で共用するドレイン領域が形成されているとともに、前記ドレイン領域と各電荷蓄積部との間に前記電荷転送部が挿設されている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記欠陥抑制層は、前記電荷蓄積部の周囲と前記電荷転送部の周囲との各第２導電型半導体の濃度が、各領域における前記半導体基板と前記シャロートレンチ素子分離層との接面方向に応じて設定されている
ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記欠陥抑制層は、各撮像画素において、前記電荷蓄積部と前記電荷転送部との境界点の近傍領域にも形成されており、
前記境界点の近傍領域に形成された前記欠陥抑制層は、前記電荷蓄積部および前記電荷転送部の外周に形成された前記欠陥抑制層よりも、第２導電型半導体の濃度が高く設定されている
ことを特徴とする請求項１から３の何れかに記載の固体撮像装置。
【請求項５】
前記電荷転送部の両外周に形成された前記シャロートレンチ素子分離層どうしの間隔は、前記半導体基板の主面方向において、０．６μｍよりも狭く設定されている
ことを特徴とする請求項１から４の何れかに記載の固体撮像装置。
【請求項６】
半導体基板に対し、その主面に沿った方向に複数の撮像画素がマトリクス状に配設され、
前記複数の撮像画素の各々は、第１導電型半導体からなる電荷蓄積部と、当該電荷蓄積部からの電荷を出力側へと転送する電荷転送部とが形成されるとともに、前記半導体基板の主面方向において、前記電荷蓄積部と前記電荷転送部との周囲を囲む状態に、第２導電型半導体を含んでなる欠陥抑制層とシャロートレンチ素子分離層とが順に配設されてなる構造の固体撮像装置を製造する方法であって、
前記電荷蓄積部の外周と前記電荷転送部の外周とに境界を接する状態に溝を形成するステップと、
前記電荷転送部の外周に接する溝を第１のマスクで被覆し、当該状態で前記電荷蓄積部の外周の溝の側壁に向けて第２導電型半導体をイオン注入するステップと、
前記電荷蓄積部の外周に接する溝を第２のマスクで被覆し、当該状態で前記電荷転送部の外周の溝の側壁に向けて第２導電型半導体をイオン注入するステップとを有し、
前記電荷蓄積部の周囲へのイオン注入と、前記電荷転送部の周囲へのイオン注入とで、互いに前記第２導電型半導体の濃度を異ならせる
ことを特徴とする固体撮像装置の製造方法。
【請求項７】
前記電荷蓄積部の外周の溝の側壁に向けて第２導電型半導体をイオン注入するステップおよび前記電荷転送部の外周の溝の側壁に向けて第２導電型半導体をイオン注入するステップの各々における注入に係る第２導電型半導体の濃度は、前記電荷蓄積部の周囲および前記電荷転送部の周囲の各々における前記半導体基板と前記シャロートレンチ素子分離層との接面方向に基づいて設定されている
ことを特徴とする請求項６に記載の固体撮像装置の製造方法。
【請求項８】
半導体基板に対し、その主面に沿った方向に複数の撮像画素がマトリクス状に配設され、
前記複数の撮像画素の各々は、第１導電型半導体からなる電荷蓄積部と、当該電荷蓄積部からの電荷を出力側へと転送する電荷転送部とが形成されるとともに、前記半導体基板の主面方向において、前記電荷蓄積部と前記電荷転送部との周囲を囲む状態に、第２導電型半導体を含んでなる欠陥抑制層とシャロートレンチ素子分離層とが順に配設されてなり、
前記シャロートレンチ素子分離層は、前記電荷蓄積部の周囲と前記電荷転送部の周囲とで、前記半導体基板のシリコン結晶軸に対する接面方向が互いに異なる構造を有する固体撮像装置を製造する方法であって、
前記電荷蓄積部の外周と前記電荷転送部の外周とに境界を接する状態に溝を形成するステップと、
前記電荷蓄積部の外周の溝の側壁に向けて第１の注入角を以って第２導電型半導体を注入するステップと、
前記電荷転送部の外周の溝の側壁に向けて第２の注入角を以って第２導電型半導体を注入するステップとを有する
ことを特徴とする固体撮像装置の製造方法。
【請求項９】
前記第１の注入角および前記第２の注入角の各々は、前記電荷蓄積部の周囲および前記電荷転送部の周囲の各々における前記半導体基板と前記シャロートレンチ素子分離層との接面方向に基づいて設定されている
ことを特徴とする請求項８に記載の固体撮像装置の製造方法。
【請求項１０】
前記電荷蓄積部と前記電荷転送部との境界点の近傍領域の溝に対し、前記電荷蓄積部の外周の溝の側壁に向けてイオン注入を行うステップと、前記電荷転送部の外周の溝の側壁に向けてイオン注入を行うステップとの両ステップを実行する
ことを特徴とする請求項６から９の何れかに記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法に関し、特に撮像画素領域におけるシャロートレンチ素子分離層の格子欠陥による暗電流が電荷蓄積部へ侵入するのを抑制するための技術に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＭＯＳイメージセンサなどの固体撮像装置は、ディジタルスティルカメラやディジタルムービーカメラなどの撮像デバイスとして広く用いられている。このうち、ＭＯＳイメージセンサは、一枚の半導体基板に対し、撮像領域とこの撮像領域から画像信号を取り出す周辺回路領域とが作り込まれた構成を有する。従来におけるＭＯＳイメージセンサにおける撮像領域の構造について、図１１を用い説明する。なお、実際の固体撮像装置の撮像領域では、数百万以上の撮像画素が二次元配置されているが、図１１では、その中から２画素６１ａ、６１ｂを抜き出して示している。
【０００３】
図１１に示すように、各撮像画素６１ａ、６１ｂは、半導体基板６０に対しｎ型半導体で形成された電荷蓄積部６１０と、同じくｎ型半導体で形成されたドレイン領域６１１と、電荷蓄積部６１０とドレイン領域６１１との間に形成された電荷転送部６１５を有する構成となっている。また、半導体基板６０の表面上であって、電荷転送部６１５の上方領域には、ゲート電極６１２を有し、また、半導体基板６０の面方向において、電荷蓄積部６１０や電荷転送部６１５やドレイン領域６１１などと、間にシャロートレンチ素子分離層６１３を挟んだ状態で走査回路部６１４が形成されている。シャロートレンチ素子分離層６１３は、半導体基板の表面に対して異方性エッチングで溝を形成し、その溝にシリコン酸化物を埋め込んでなる素子分離法の一種である。以下では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）層と記載する。
【０００４】
固体撮像装置には、画像品質の向上を図るために集光率を高めることが求められているとともに、装置の小型化も求められている。装置の小型化を行う上で、画素の微細化は必須となる。このような画素の微細化を図るべく種々の取り組みがなされている。その一例を図１２、１３を用い説明する。
先ず、図１２を用い、２画素１セル構成を採用する従来の固体撮像装置について説明する。図１２に示すように、この固体撮像装置では、各撮像画素７１ａ、７１ｂにおいて、半導体基板７０に対し電荷蓄積部７１０、電荷転送部７１５、ゲート電極７１２および走査回路部７１４などが形成されている。図１２に示す固体撮像装置では、隣り合う撮像画素７１ａと撮像画素７１ｂとで共用するドレイン領域７１１が形成されているところに特徴を有する。このように隣り合う撮像画素７１ａと撮像画素７１ｂとでドレイン領域７１１を共用する構成とすることで、撮像領域全体に対する電荷蓄積部７１０の面積の割合を大きなものとすることができ、受光部の大きな固体撮像装置とすることができる。
【０００５】
次に、図１３には、特許文献１などで提案されている固体撮像装置の撮像領域の構成を示す。
図１３に示すように、上記文献で提案されている固体撮像装置では、隣接する４つの撮像画素８１ａ〜８１ｄのうち、斜め方向に隣接する撮像画素８１ｂと撮像画素８１ｃとの間でドレイン領域８１１の共用が図られている。この文献では、このように斜め方向に隣接する２つの撮像画素８１ｂ、８１ｃでドレイン領域８１１を共用することで、図１２に示す固体撮像装置よりも一層の画素の微細化が可能であるとしている。
【０００６】
ところで、ＳＴＩ層６１３、７１３、８１３は、上述のような構造が採用されているのであるが、その製造方法に起因する格子欠陥が存在する。即ち、ＳＴＩ層６１３、７１３、８１３は、半導体基板６０、７０、８０の該当箇所に溝を形成し、この溝に対しシリコン酸化物を埋め込むことで形成されるため、エッチングダメージにより格子欠陥が存在するに至る。また、ＳＴＩ層６１３、７１３、８１３では、これを構成するシリコン酸化物と半導体基板６０、７０、８０を構成するシリコンとの間の応力によっても格子欠陥が発生する。
【０００７】
ＳＴＩ層６１３、７１３、８１３に存在する格子欠陥は、光電変換とは関係なく電子を発生してしまうため、暗時にも電子を発生し、発生した電子が電荷蓄積部６１０、７１０、８１０および電荷転送部６１５、７１５、８１５（符号８１５については、図１４を参照。）に侵入することで暗電流発生の原因となる。このような暗電流の発生を抑制すべく、電荷蓄積部６１０、７１０、８１０および電荷転送部６１５、７１５、８１５などとＳＴＩ層６１３、７１３、８１３との間に欠陥抑制層を挿設するという技術が提案されている（例えば、特許文献２を参照）。これについて、図１４、図１５、図１６を用い説明する。
【０００８】
図１４に示すように、特許文献２で提案されている固体撮像装置では、各撮像画素８１ｃにおいて、電荷蓄積部８１０、ドレイン領域８１１および電荷転送部８１５の周囲に、ＳＴＩ層８１３との間に介挿する状態で欠陥抑制層８１６が挿設されている。図１５および図１６に示すように、欠陥抑制層８１６は、ＳＴＩ層８１３と電荷蓄積部８１０および電荷転送部８１５との間に介挿され、ＳＴＩ層８１３の格子欠陥により発生した電子を自身のホールと結合させることによって、暗電流の原因となる電子の消滅を図る。このように欠陥抑制層８１６を挿設することで、固体撮像装置における暗電流の発生を低減できる。
【特許文献１】特開２００６−０５４２７６号公報
【特許文献２】特開２００４−２５３７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献２に係る固体撮像装置のように斜め方向に隣接する撮像画素どうしでドレイン領域８１１を共用する構造を採用する場合には、欠陥抑制層８１３のｐ型半導体の濃度によって電荷蓄積部８１０における飽和電子数が少なくなったり、電荷転送部８１５における転送効率の低下といった問題が発生する。
本発明は、上記問題を解決しようとなされたものであって、飽和電子数の維持と転送効率の最適化との両立を図りながら、電荷蓄積部および電荷転送部への暗電流の侵入を効果的に抑制することができる固体撮像装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者等は、上記問題が次のような原因によるものであることを究明した。
上記特許文献２に係る固体撮像装置では、電荷転送部８１５の周囲におけるＳＴＩ層８１３ｂ（図１４を参照。）が、電荷蓄積部８１０の周囲におけるＳＴＩ層８１３に対し格子欠陥の数が異なる。これは、電荷転送部８１５の周囲における半導体基板８０のシリコン結晶軸に対するＳＴＩ層８１３ｂの接面方向が、電荷蓄積部８１０の周囲における半導体基板８０のシリコン結晶軸に対するＳＴＩ層８１３の接面方向と異なることに起因するものであり、互いの領域での異なることによる。よって、上記特許文献２に係る固体撮像装置では、各撮像画素８１ａ〜８１ｄにおける電荷転送部８１５と電荷蓄積部８１１とで、発生する暗電流が相違する。
【００１１】
ところが、上記特許文献２に係る固体撮像装置では、各撮像画素８１ａ〜８１ｄにおいて、電荷蓄積部８１１の周囲と電荷転送部８１５の周囲とで同一の欠陥抑制層８１６を形成しているので、ｐ型半導体の濃度を電荷蓄積部８１１の周囲のＳＴＩ層８１３に適応するようにするか、電荷転送部８１５の周囲のＳＴＩ層８１３に適応させるようにするかしか選択し得ない。このため、電荷転送部８１５での暗電流の発生を抑制しようと欠陥抑制層８１３のｐ型半導体の濃度を設定する場合には、電荷蓄積部８１０の周囲の欠陥抑制層８１６の濃度が最適な値よりも大きくなり、電荷蓄積部８１０でのｎ型半導体の濃度が最適な濃度よりも小さくなることで、飽和電子数を減らしてしまうことになる。
【００１２】
逆に、電荷蓄積部８１０での暗電流の発生を抑制しようと欠陥抑制層８１３のｐ型半導体の濃度を設定する場合には、電荷転送部８１５の周囲の欠陥抑制層８１３の濃度が最適な値よりも大きくなり、電荷転送部８１５の電位に影響を及ぼすことになるので、転送効率の最適化が困難となる。
本発明は、上記知見を基に次の特徴を有することとした。
【００１３】
本発明に係る固体撮像装置では、半導体基板に対し、その主面に沿った方向（以下では、「主面方向」と記載する。）に複数の撮像画素がマトリクス状に配設され、複数の撮像画素の各々は、第１導電型半導体からなる電荷蓄積部と、当該電荷蓄積部からの電荷を出力側へと転送する電荷転送部とが形成されるとともに、半導体基板の主面方向において、電荷蓄積部と電荷転送部との周囲を囲む状態に、第２導電型半導体を含んでなる欠陥抑制層とＳＴＩ層とが順に配設されてなる構成を有するものであって、ＳＴＩ層は、電荷蓄積部の周囲と電荷転送部の周囲とで、半導体基板のシリコン結晶軸に対する接面方向が互いに異なる構造を以って形成されており、欠陥抑制層は、電荷蓄積部の周囲と電荷転送部の周囲とで、互いに第２導電型半導体の濃度が異なる状態に形成されていることを特徴とする。
【００１４】
また、本発明に係る固体撮像装置の製造方法は、半導体基板に対し、その主面方向に複数の撮像画素がマトリクス状に配設され、複数の撮像画素の各々は、第１導電型半導体からなる電荷蓄積部と、当該電荷蓄積部からの電荷を出力側へと転送する電荷転送部とが形成されるとともに、半導体基板の主面方向において、電荷蓄積部と電荷転送部との周囲を囲む状態に、第２導電型半導体を含んでなる欠陥抑制層とＳＴＩ層とが順に配設されてなる構造の装置を製造する方法であって、電荷蓄積部の外周と電荷転送部の外周とに境界を接する状態に溝を形成するステップと、電荷転送部の外周に接する溝を第１のマスクで被覆し、当該状態で電荷蓄積部の外周の溝の（電荷蓄積部側の）側壁に向けて第２導電型半導体をイオン注入するステップと、電荷蓄積部の外周に接する溝を第２のマスクで被覆し、当該状態で電荷転送部の外周の溝の（電荷転送部側の）側壁に向けて第２導電型半導体をイオン注入するステップとを有し、電荷蓄積部の周囲へのイオン注入と、電荷転送部の周囲へのイオン注入とで、互いに第２導電型半導体の濃度を異ならせることを特徴とする。
【００１５】
なお、上記本発明に係る固体撮像装置の製造方法では、先に電荷蓄積部の外周の溝に対し第２導電型半導体をイオン注入して当該部分の欠陥抑制層を形成することとしてもよいし、先に電荷転送層の外周の溝に第２導電型半導体を注入して当該部分に欠陥抑制層を形成することとしてもよい。
また、イオン注入した後に、各々の箇所における欠陥抑制層の表面を平坦化することとしてもよい。
【００１６】
また、本発明に係る固体撮像装置の製造方法は、半導体基板に対し、その主面方向に複数の撮像画素がマトリクス状に配設され、複数の撮像画素の各々は、第１導電型半導体からなる電荷蓄積部と、当該電荷蓄積部からの電荷を出力側へと転送する電荷転送部とが形成されるとともに、半導体基板の主面方向において、電荷蓄積部と電荷転送部との周囲を囲む状態に、第２導電型半導体を含んでなる欠陥抑制層とＳＴＩ層とが順に配設されてなり、ＳＴＩ層は、電荷蓄積部の周囲と電荷転送部の周囲とで、半導体基板のシリコン結晶軸に対する接面方向が互いに異なる構造を有する装置を製造する方法であって、電荷蓄積部の外周と電荷転送部の外周とに境界を接する状態に溝を形成するステップと、電荷蓄積部の外周の溝の（電荷蓄積部側の）側壁に向けて第１の注入角を以って第２導電型半導体を注入するステップと、電荷転送部の外周の溝の（電荷転送部側の）側壁に向けて第２の注入角を以って第２導電型半導体を注入するステップとを有することを特徴とする。
【００１７】
なお、上記において、第１導電型半導体と第２導電型半導体とは、一方がｐ型半導体であって、他方がｎ型半導体である。具体的には、電荷蓄積部がｎ型半導体からなる場合には、欠陥抑制層がｐ型半導体からなり、電荷蓄積部がｐ型半導体からなる場合には、欠陥抑制層がｎ型半導体からなる。
【発明の効果】
【００１８】
半導体基板のシリコン結晶軸に対する接面方向が互いに異なる場合には、暗電流の発生を抑制するのに適した第２導電型半導体の濃度が、電荷蓄積部の周囲と電荷転送部の周囲とで互いに異なるため、従来の固体撮像装置の構成および製造方法を採用する場合には、電荷蓄積部の周囲と電荷転送部の周囲との双方の第２導電型半導体の濃度を最適に設定することができない。
【００１９】
これに対して、本発明に係る固体撮像装置では、電荷蓄積部の周囲と電荷転送部の周囲とで、互いに第２導電型半導体の濃度が異なる状態に欠陥抑制層を形成するという構成を採用するので、電荷蓄積部の周囲における欠陥抑制層の第２導電型半導体の濃度を電荷蓄積部での暗電流を抑制するのに適する必要最低限の濃度に設定し、電荷転送部の周囲における欠陥抑制層の第２導電型半導体の濃度を電荷転送部での暗電流を抑制するのに適する必要最低限の濃度に設定することが可能となる。本発明に係る固体撮像装置では、このように欠陥抑制層における第２導電型半導体の濃度を領域毎に区分けして設定することで、電荷蓄積部での第１導電型半導体の濃度を最大限確保して飽和電子数を多くすることができるとともに、電荷転送部の電位に対する影響を小さく抑え、転送効率の最適化を図ることも可能となる。
【００２０】
また、本発明に係る固体撮像装置では、少なくとも電荷蓄積部と電荷転送部との双方の周囲において、ＳＴＩ層との間に欠陥抑制層が挿設された構成を採用するので、ＳＴＩ層の格子欠陥に起因する電子が電荷蓄積部や電荷転送部に侵入するのを抑制することができ、暗電流の発生を抑えることが可能である。
以上のように、本発明に係る固体撮像装置では、飽和電子数の維持と転送効率の最適化との両立を図りながら、電荷蓄積部および電荷転送部への暗電流の侵入を効果的に抑制することができる。
【００２１】
上記本発明に係る固体撮像装置では、次のバリエーションを採用することができる。
上記本発明に係る固体撮像装置では、マトリクス状での撮像画素の配列方向に対し斜め方向に隣接する２つの撮像画素で、互いの電荷蓄積部どうしが斜め方向に延伸するラインで接続されており（２画素１セル構造を採用）、ラインには、２つの撮像画素で共用するドレイン領域が形成されているとともに、ドレイン領域と各撮像画素の電荷蓄積部との間に電荷転送部が挿設されているという構成を採用することができる。
【００２２】
また、上記本発明に係る固体撮像装置では、電荷蓄積部の周囲における欠陥抑制層の第２導電型半導体の濃度と、電荷転送部の周囲における欠陥抑制層の第２導電型半導体の濃度との各々を、各領域における半導体基板とＳＴＩ層との接面方向に応じて設定することとできる。
また、上記本発明に係る固体撮像装置では、欠陥抑制層が、各撮像画素において、電荷蓄積部と電荷転送部との境界点の近傍領域にも形成されており、境界点の近傍領域に形成された欠陥抑制層が、電荷蓄積部および電荷転送部の外周に形成された欠陥抑制層よりも、第２導電型半導体の濃度が高く設定されてなるという構成を採用することができる。このバリエーション構成は、電荷蓄積部と電荷転送部との境界点が接面方向の変わる点に相当し、このために応力が集中することになる。ところが、本発明に係る固体撮像装置では、上記境界点の近傍領域における欠陥抑制層の第２導電型半導体の濃度を電荷蓄積部および電荷転送部の外周における部分よりも高くしているので、効果的に暗電流の発生を抑制することができる。
【００２３】
また、上記本発明に係る固体撮像装置では、電荷転送部の両外周に形成されたＳＴＩ層どうしの間隔を、半導体基板の主面方向において、０．６［μｍ］よりも狭くなるように設定されているという構成を採用することができる。
また、本発明に係る固体撮像装置の製造方法では、第１のマスクによる被覆状態で電荷蓄積部の周囲の溝にイオン注入し、第２のマスクによる被服状態で電荷転送部の周囲の溝にイオン注入し、且つ、電荷蓄積部の周囲における欠陥抑制層の第２導電型半導体の濃度と、電荷転送部の周囲における欠陥抑制層の第２導電型半導体の濃度とを互いに異ならせるという方法を用いるので、電荷蓄積部の周囲と電荷転送部の周囲とで互いに第２導電型半導体の濃度の異なる状態の欠陥抑制層を容易に形成することができる。即ち、本発明に係る製造方法を用いれば、上述のような効果を有する本発明に係る固体撮像装置を容易に製造することができる。
【００２４】
さらに、本発明に係る別の製造方法としては、電荷蓄積部の周囲の溝に対するイオン注入角と、電荷転送部の周囲の溝に対するイオン注入角とを、第１の注入角と第２の注入角というように領域毎に異なる角度で設定することで、領域毎に欠陥抑制層の第２導電型半導体の濃度を変化させることができる。このような製造方法を採用しても、上述のような効果を有する本発明に係る固体撮像装置を容易に製造することができる。
【００２５】
なお、本発明に係る固体撮像装置の製造方法では、電荷蓄積部と電荷転送部との境界点の近傍領域の溝に対し、電荷蓄積部の周囲の溝へのイオン注入と、電荷転送部の周囲の溝へのイオン注入との両方を重複して実行することとしてもよい。このような方法を採用すれば、上述のように応力の集中により格子欠陥の発生しやすい当該箇所での暗電流の発生を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００２６】
以下では、本発明を実施するための最良の形態について、図面を参酌しながら説明する。なお、以下の各実施の形態は、本発明の構成およびそこから奏される作用・効果を分かり易く説明するために用いるあくまでも一例であって、本発明は、本質的な特徴部分以外に何ら以下の形態に限定を受けるものではない。
（実施の形態１）
１．固体撮像装置１の全体構成
実施の形態１に係る固体撮像装置１の全体構成について、図１を用い説明する。図１は、ＭＯＳ型構造を有し、ディジタルスティルカメラやムービーディジタルカメラなどにおける撮像デバイスとして用いられる本実施の形態に係る固体撮像装置１の全体構成を模式的に表す模式ブロック図である。
【００２７】
図１に示すように、本実施の形態に係る固体撮像装置１は、半導体基板１０をベースとし、当該半導体基板１０の一方の主面方向に、マトリクス状にニ次元配置された複数の撮像画素１１と、各撮像画素１１に接続された回路部が形成されている。このうち、複数の撮像画素１１は、斜め方向に隣接する画素で一部機能を共用する、所謂、２画素１セルという形態が採用されている。これについては、後述する。
【００２８】
固体撮像装置１の回路部としては、タイミング発生回路部１２、垂直シフトレジスタ部１３、画素選択回路部１４および水平シフトレジスタ部１５などが含まれている。垂直シフトレジスタ部１３および水平シフトレジスタ部１５は、ともにダイナミック回路で構成されており、タイミング発生回路部１２からの各撮像画素１１あるいは画素選択回路部１４に対し順次駆動パルス（スイッチングパルス）を出力する。
【００２９】
画素選択回路部１４は、セル単位で対応するスイッチング素子部（図示を省略。）を備えており、水平シフトレジスタ部１５からのパルスの入力を受けて順次ＯＮ状態となる。
２．撮像画素１１の構成
撮像画素１１の配列および構成について、図２を用い説明する。図２は、固体撮像装置１の複数の撮像画素１１のうちの４画素１１ａ〜１１ｄを抜き出して示す模式平面図である。
【００３０】
図２に示すように、固体撮像装置１における撮像画素１１ａ〜１１ｄは、マトリクス状に二次元配置されており、各々には、電荷蓄積部１１０が形成されている。電荷蓄積部１１０は、ｎ型半導体からなる。本実施の形態に係る固体撮像装置１では、マトリクス状に配列された撮像画素１１ａ〜１１ｄのうち、斜め方向に隣接する関係にある撮像画素１１ｂと撮像画素１１ｃとでドレイン領域１１１を共用している。ドレイン領域１１１は、ｎ型半導体で構成されている。そして、各撮像画素１１ｂ、１１ｃでは、電荷蓄積部１１０とドレイン領域１１１との間には、電荷転送部１１５が形成され、その上方（図２における紙面手前側）にゲート電極１１２が形成されている。
【００３１】
固体撮像装置１における撮像画素１１ａ〜１１ｄでは、ドレイン領域１１１に対し配線（不図示）で接続された走査回路部１１４、および素子分離層としてのＳＴＩ層１１３が形成されている。このうち、ＳＴＩ層１１３は、ＳＴＩ（ Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ ）構造を以って形成された素子分離層であって、具体的には、半導体基板１０の表面における該当箇所に対して異方性エッチングで溝を形成し、その溝にシリコン酸化物を埋め込むという方法を以って形成される。
【００３２】
次に、撮像画素１１ａ〜１１ｄの構成について、図３〜図５を用い詳しく説明する。図３は、固体撮像装置１における撮像画素１１ｃを抜き出して示す模式平面図であり、図４は、そのＡ−Ｂ断面を、図５は、そのＣ−Ｄ断面をそれぞれ示す断面図である。
図３に示すように、本実施の形態に係る固体撮像装置１では、電荷蓄積部１１０およびドレイン領域１１１および電荷転送部１１５の各周囲において、ＳＴＩ層１１３ａ、１１３ｂとの間に欠陥抑制層１１６ａ、１１６ｂが形成されている。図４に示すように、電荷蓄積部１１０の周囲における欠陥抑制層１１３ａは、半導体基板１０上において、ｎ型半導体からなる電荷抑制部１１０とＳＴＩ層１１３ａとの間に挿設されている。
【００３３】
また、図５に示すように、半導体基板１０上において、電荷転送層１１５の周囲における欠陥抑制層１１６ｂは、ｎ型半導体からなる電荷転送部１１５と両側のＳＴＩ層１１３ｂとの各間に挿設されている。
図３に戻って、ＳＴＩ層１１３ｂは、撮像画素１１ｃにおけるＳＴＩ層１１３の中でも、図２に示す斜め方向に隣接する２つの撮像画素１１ｂ、１１ｃとで共用するドレイン領域１１１など、図２のＸ軸およびＹ軸に対し斜め方向となる角度（例えば、４５［°］）で設定された斜め部分の周囲に配される部分を示す。
【００３４】
固体撮像装置１において、電荷蓄積部１１０の周囲における欠陥抑制層１１６ａと、電荷転送部１１５の周囲の欠陥抑制層１１６ｂとは、ともにｐ型半導体からなる点は共通しているが、互いの間でｐ型半導体の濃度に差異を有する。これは、これは、半導体基板１０におけるシリコン（Ｓｉ）結晶軸に対するＳＴＩ層１１６ａ、１１６ｂと半導体基板１０の接面方向が、電荷蓄積部１１０の周囲と電荷転送部１１５の周囲とで異なり、格子欠陥の数が互いの異なることに基づくものである。
【００３５】
具体的には、半導体基板１０のシリコン結晶軸方向と、半導体基板１０とＳＴＩ層１１３ａ、１１３ｂとの接面方向との関係で、電荷蓄積部１１０の周囲のＳＴＩ層１１３ｂの方が電荷転送部１１５の周囲のＳＴＩ層１１３ａよりも格子欠陥が多く、これに伴って電荷転送部１１５の周囲における欠陥抑制層１１６ｂのｐ型半導体の濃度を、電荷蓄積部１１０の周囲における欠陥抑制層１１６ａのｐ型半導体の濃度よりも高く設定している。例えば、電荷転送部１１５の周囲における半導体基板１０に対するＳＴＩ層１１３ｂの接面方向が、半導体基板１０のシリコン結晶軸方向に対し４５［°］の関係である場合には、当該部分における欠陥抑制層１１６ｂのｐ型半導体の濃度を、電荷蓄積部１１０の周囲における欠陥抑制層１１６ａのｐ型半導体の濃度に対して５［％］程度とする。
【００３６】
３．固体撮像装置１の特徴と優位性
図３に示す欠陥抑制層１１６ａ、１１６ｂの構成が特徴となるものであり、この構成により、本実施の形態に係る固体撮像装置１は、次のような優位性を有する。
上述のように、固体撮像装置１では、電荷蓄積部１１０の周囲と電荷転送部１１５の周囲とで、ＳＴＩ層１１３ａ、１１３ｂの格子欠陥の数が異なっているということに着目し、電荷蓄積部１１０の周囲の欠陥抑制層１１６ａと電荷転送部１１５の周囲の欠陥抑制層１１６ｂとで、ｐ型半導体の濃度を異ならせている。このため、固体撮像装置１では、電荷蓄積部１１０の周囲のＳＴＩ層１１３ａの格子欠陥に起因する電子が、最適なｐ型半導体の濃度で形成された欠陥抑制層１１６ａのホールで再結合され、暗電流の原因となる電子を消滅させることができる。それとともに、固体撮像装置１では、欠陥抑制層１１６ａのｐ型半導体の濃度をＳＴＩ層１１３ａの格子欠陥の数に基づいて規定しているので、上記特許文献２の固体撮像装置のように、欠陥抑制層１１６ａの形成によって電荷蓄積部１１０のｎ型半導体の濃度が最適な値よりも小さくなってしまうということがなく、飽和電子数の減少を招くことがない。
【００３７】
また、固体撮像装置１では、電荷転送部１１５の周囲における欠陥抑制層１１６ｂのｐ型半導体の濃度が、ＳＴＩ層１１３ｂにおける格子欠陥の数に応じて規定されているので、ＳＴＩ層１１３ｂで発生した電子を、欠陥抑制層１１６ｂのホールで再結合して暗電流の発生を抑制することができる。そして、電荷転送部１１５の周囲における欠陥抑制層１１６ｂについても、ＳＴＩ層１１３ｂの格子欠陥の数に応じたｐ型半導体の濃度に規定されているので、欠陥抑制層１１６ｂのｐ型半導体の濃度によって電荷転送部１１５の電位が影響を受けることがなく、転送効率の最適化が可能である。
【００３８】
以上のように、本実施の形態に係る固体撮像装置１では、飽和電子数の維持と転送効率の最適化との両立を図りながら、電荷蓄積部および電荷転送部への暗電流の侵入を効果的に抑制することができる。
なお、固体撮像装置１においては、電荷蓄積部１１０の周囲の欠陥抑制層１１６ａにおけるｐ型半導体の濃度と、電荷転送部１１５の周囲の欠陥抑制層１１６ｂにおけるｐ型半導体の濃度とは、半導体基板１０のシリコン結晶軸に対するＳＴＩ層１１３ａの接面方向と、半導体基板１０のシリコン結晶軸に対するＳＴＩ層１１３ｂの接面方向との関係に基づいて規定されるものであり、例えば、半導体基板１０のシリコン結晶軸に対するＳＴＩ層１１３ａ、１１３ｂの接面方向の関係より、ＳＴＩ層１１３ａの方がＳＴＩ層１１３ｂよりも多くの格子欠陥を有する場合には、欠陥抑制層１１６ａのｐ型半導体の濃度を欠陥抑制層１１６ｂのｐ型半導体の濃度よりも高く設定する。
【００３９】
逆に、半導体基板１０のシリコン結晶軸に対するＳＴＩ層１１３ａ、１１３ｂの接面方向の関係より、ＳＴＩ層１１３ｂの方がＳＴＩ層１１３ａよりも多くの格子欠陥を有する場合には、欠陥抑制層１１６ｂのｐ型半導体の濃度を欠陥抑制層１１６ａのｐ型半導体の濃度よりも高く設定する。
４．固体撮像装置１の製造方法
次に、固体撮像装置１の製造法のうち、本実施の形態の最も特徴となる欠陥抑制層１１６ａ、１１６ｂの形成方法について、図６を用い説明する。なお、本実施の形態に係る固体撮像装置の製造方法のうち、欠陥抑制層１１６ａ、１１６ｂの形成方法以外の部分については、従来の固体撮像装置の製造方法と変わるところはないので、その説明を省略する。
【００４０】
図６（ａ）に示す欠陥抑制層１１６ａ、１１６ｂの形成前に係る固体撮像装置１の半製品を準備する。この半製品の形成では、先ず、半導体基板１０の一方の主面に電荷蓄積部１１０、電荷転送部１１５およびドレイン領域１１１などを形成しておく。
半導体基板１０の表面上にシリコン窒化物を堆積させ、ＳＴＩ層１１３ａおよび欠陥抑制層１１６ａの形成予定領域をドライエッチングすることで、残余の領域上にハードマスク５０１ａを形成する。このハードマスク５０１ａを用い、半導体基板１０における電荷蓄積部１１０の周囲に溝を形成する。この溝形成時においては、格子欠陥が発生することになる。
【００４１】
次に、上記ハードマスク５０１ａをそのまま維持した状態で、半導体基板１０の上記溝の側壁に対して、Ｂ＋イオンの注入を行う。即ち、溝における電荷蓄積部１１０側の壁にｐ型半導体の層を形成する。この側壁に形成したｐ型半導体の層が、電荷蓄積部１１０の周囲における欠陥抑制層１１６ａとなる。
さらに、半導体基板１０に形成した溝の残余の部分に対し、シリコン酸化物を堆積させ、表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化し、これにより欠陥抑制層１１６ａの外側に隣接する部分にＳＴＩ層１１３ａを形成できる。このようにして形成されたＳＴＩ層１１６ａは、素子分離機能を有する。
【００４２】
図６（ｂ）に示すように、上記欠陥抑制層１１６ａおよびＳＴＩ層１１３ａを形成した後、ハードマスク５０１ａを除去し、上記同様の方法により、電化蓄積部１１０およびその周囲の上にハードマスク５０１ｂを形成する。そして、このハードマスク５０１ｂを用い、電荷転送部１１５およびドレイン領域１１２の周囲に溝を形成し、この溝の電荷転送部１１５およびドレイン領域１１１の側の側壁に向けて、Ｂ＋注入を行う。このようにして欠陥抑制層１１６ｂを形成するのであるが、電荷転送部１１５の周囲のおける欠陥抑制層１１６ｂの形成にあたっては、電荷蓄積部１１０の周囲の欠陥抑制層１１６ａを形成するときとはｐ型半導体の濃度が異なるように、Ｂ＋の注入条件を規定する。即ち、欠陥抑制層１１６ａおよび欠陥抑制層１１６ｂの形成にあたっては、その外周のＳＴＩ層１１３ａ、１１３ｂの格子欠陥の数を考慮して、互いにｐ型半導体の濃度が異なるように、領域毎に個別的に形成する。
【００４３】
図６（ｂ）に示すように、溝の残余の領域に対してシリコン酸化物を堆積させ、表面をＣＭＰ法で平坦化することで、ＳＴＩ層１１３ｂが形成される。
以上のようにして、固体撮像装置１における撮像画素１１のＳＴＩ層１１３ａ、１１３ｂおよび欠陥抑制層１１６ａ、１１６ｂの形成が完了する。このような形成方法を採用することで、電荷蓄積部１１０の周囲の欠陥抑制層１１６ａと電荷転送部１１５の周囲の欠陥抑制層１１６ｂとで、各々の領域毎に暗電流の発生を抑制するのに最適となるｐ型半導体の濃度を設定することができ、飽和電子数の維持と転送効率の最適化との両立を図りながら、電荷蓄積部および電荷転送部への暗電流の侵入を効果的に抑制することができる固体撮像装置１を製造することができる。
【００４４】
また、電荷蓄積部１１０、電荷転送部１１５およびドレイン領域１１１よりも先に、欠陥抑制層１１６ａ、１１６ｂの形成を行ってもよい。さらに、ＳＴＩ層１１３ａ、１１３ｂの溝を一緒に形成し、溝の形成が完了した状態でハードマスク５０１ａ、５０１ｂの形状をレジストを用いてイオン注入し、欠陥抑制層１１６ａ、１１６ｂの形成を行ってもよい。
（変形例）
次に、上記実施の形態１の中で、欠陥抑制層１１６ａ、１１６ｂの形成方法に関する変形例について、図７を用い説明する。
【００４５】
図７に示すように、本変形例に係る欠陥抑制層１１６ａ、１１６ｂの形成方法では、上記実施の形態１のように、ハードマスク５０１ａ、５０１ｂを用いず、Ｂ＋の注入方向（注入角）を制御することで欠陥抑制層１１６ａと欠陥抑制層１１６ｂとの間でｐ型半導体の濃度を異ならせる。
具体的には、図７に示す撮像画素１１では、電荷蓄積部１１０および電荷転送部１１５の周囲に溝を形成したとき、その溝の内側側壁における延伸方向が異なる。例えば、図７に示す撮像画素１１では、電荷蓄積部１１０の周囲の溝の側壁延伸方向に対し、電荷転送部１１５の周囲の溝の側壁延伸方向は略４５［°］相違する。このため、先ず電荷蓄積部１１０の周囲の溝における電荷蓄積部１１０側の側壁に対し、垂直な方向からＢ＋の注入を行う。これにより、電荷蓄積部１１０の周囲に欠陥抑制層１１６ａが形成される。
【００４６】
次に、電荷転送部１１５の周囲の溝には、その電荷転送部１１５側の側壁に対して、各々４５［°］の角度となる２方向よりＢ＋の注入を行い、当該部分に欠陥抑制層１１６ｂを形成する。このような注入を行うことにより、欠陥抑制層１１６ｂにおけるｐ型半導体の濃度は、欠陥抑制層１１６ａにおけるｐ型半導体の濃度よりも高くするすることが可能となる。なお、欠陥抑制層１１６ａの形成と欠陥抑制層１１６ｂの形成とは、重畳して実行することができる。即ち、略長方形状の電荷蓄積部１１０の周囲に欠陥抑制層１１６ａを形成すべくＢ＋注入を行う場合には、略直行する電荷蓄積部１１０の２方向の側壁に向けてＢ＋注入を行うのであるが、その各々の注入時に電荷転送部１１５の周囲もＢ＋注入を行うこととする。
【００４７】
なお、ＳＴＩ層１１３ａ、１１３ｂの形成については、上記実施の形態１に係る製造方法と同様に、溝の残余の部分にシリコン酸化物を堆積させ、ＣＭＰ法で平坦化することで行うことができる。
以上のような工程を以って欠陥抑制層１１６ａ、１１６ｂを形成する場合には、上記実施の形態１に係る製造方法のようにハードマスク５０１ａ、５０１ｂを用いる必要がなく、作業効率という観点から優れる。また、上記実施の形態１に係る製造方法では、ハードマスク５０１ａ、５０１ｂを各工程の実行後に除去する必要があり、装置の表面などに対するダメージという観点から不利であるが、本変形例に係る製造方法では、ハードマスクを用いないので、このような観点からも優位である。
【００４８】
なお、本変形例に係る製造方法では、電荷蓄積部１１０側の溝側壁に対し垂直となる角度でＢ＋注入を行い、電荷転送部１１５側の溝側壁に対し、略４５［°］となる角度を以ってＢ＋注入を行うこととしたが、Ｂ＋の注入角度については、これらに限定を受けるものではない。即ち、欠陥抑制層１１６ａでのｐ型半導体の濃度と欠陥抑制層１１６ｂでのｐ型半導体の濃度とがＳＴＩ層１１３ａ、１１３ｂの格子欠陥に起因して発生する電子を確実に再結合できるように最適化できる各Ｂ＋注入角度を設定すればよい。
（参考例）
参考例に係る固体撮像装置の構成について、図８および図９を用い説明する。なお、本参考例に係る固体撮像装置の構成のうち、撮像画素２１以外の部分については、上記実施の形態１に係る固体撮像装置１の構成と変わるところはないので、その図示を省略し、重複する説明についても省略する。
【００４９】
図７に示すように、本参考例に係る固体撮像装置の撮像画素２１では、上記実施の形態１に係る固体撮像装置１の撮像画素１１に対し、電荷転送部２１５の外周におけるＳＴＩ層２１３ｂおよび欠陥抑制層２１６ｂの配置が異なっている。具体的には、本参考例に係る固体撮像装置の撮像画素２１では、電荷転送部２１５の両外周に形成されているＳＴＩ層２１３ｂどうしの間隔Ｗが、上記実施の形態１に係る撮像画素１１よりも広く設定されている。間隔Ｗは、例えば、０．６［μｍ］よりも広く設定されている。
【００５０】
図８に示すように、本参考例に係る撮像画素２１でも、電荷転送部２１５とＳＴＩ層２１３ｂとの間に、ｐ型半導体からなる欠陥抑制層２１６ｂが介挿されているが、当該欠陥抑制層２１６ｂにおけるｐ型半導体の濃度は、電荷蓄積部１１０の外周における欠陥抑制層１１６ａのｐ型半導体の濃度と略同一としている。これは、次のような理由によるものである。
【００５１】
本参考例に係る固体撮像装置のように、電荷転送部２１５の両外周に形成されたＳＴＩ層２１３ｂの互いの間隔Ｗを０．６［μｍ］よりも大きく設定した場合には、欠陥抑制層２１６ｂのｐ型半導体の濃度による電荷転送部２１５の電位への影響は小さくなり、電荷転送部２１５の濃度調整のみで転送効率を制御することが可能となる。このため、本変形例に係る固体撮像装置では、あえて電荷蓄積部１１０の周囲の欠陥抑制層１１６ａと電荷転送部２１５の周囲の欠陥抑制層２１６ｂとで、互いのｐ型半導体の濃度を異ならせる必要はない。なお、図８では、説明の便宜から、欠陥抑制層１１６ａと欠陥抑制層２１６ｂとのハッチングを変えて示しているが、実際の両層１１６ａ、２１６ｂは、同じｐ型半導体の濃度を有する。
【００５２】
本変形例に係る固体撮像装置の撮像画素では、電荷転送部２１５の両外周に形成のＳＴＩ層２１３ｂどうしの間隔Ｗを０．６［μｍ］よりも大きくすることで、欠陥抑制層１１６ａと欠陥抑制層２１６ｂとのｐ型半導体の濃度を略同一としても転送効率などに影響が及ぶことがない。逆にいうと、間隔Ｗを０．６［μｍ］以下とする場合には、欠陥抑制層２１６ｂのｐ型半導体の濃度が電荷転送部２１５の電位に対し与える影響が大きくなり、電荷転送部２１５の濃度調整だけでは適切な転送効率の制御ができなくなる。このような場合には、転送効率の制御の容易化を図るためには欠陥抑制層２１６ｂの濃度をできるだけ小さくすることが望ましい。
【００５３】
上記観点から、上記実施の形態１に係る固体撮像装置１のように、電荷蓄積部１１０の周囲における欠陥抑制層１１６ａでのｐ型半導体の濃度と、電荷転送部１１５の周囲の欠陥抑制層１１６ｂでのｐ型半導体の濃度とを異ならせるという構成を採用することで、ＳＴＩ層１１３ａ、１１３ｂの格子欠陥に起因する電子による暗電流の発生を高効率に抑制することが可能となる（上記実施の形態１を参照）。このように、図８に示す固体撮像装置のように、電荷転送部２１５の周囲のＳＴＩ層２１３ｂどうしの間隔Ｗが０．６［μｍ］よりも広い場合には、特に欠陥抑制層１１６ａと欠陥抑制層２１６ｂとでｐ型半導体の濃度を異ならせる必要はないが、間隔Ｗが０．６［μｍ］以下の微細な画素構造を採用する場合には、飽和電子数の維持と転送効率の最適化との両立を図りながら、電荷蓄積部および電荷転送部への暗電流の侵入を効果的に抑制するという観点から、電荷蓄積部１１０の周囲と電荷転送部１１５の周囲とで欠陥抑制層１１６ａ、１１６ｂの互いのｐ型半導体の濃度を異ならせるという上記実施の形態１に係る技術が特に有効となる。
（実施の形態２）
実施の形態２に係る固体撮像装置について、図１０を用い説明する。図１０では、本実施の形態に係る固体撮像装置の構成のうち、特徴を有する撮像画素３１を示している。なお、本実施の形態に係る固体撮像装置は、撮像画素３１以外の部分は上記実施の形態１に係る固体撮像装置１と同様の構成を有するため、その図示および説明を省略する。
【００５４】
図１０に示すように、本実施の形態に係る固体撮像装置の撮像画素３１では、電荷蓄積部１１０の周囲に欠陥抑制層３１６ａが形成され、電荷転送部１１５の周囲に欠陥抑制層３１６ｂが形成されており、それに加えて電荷蓄積部１１０と電荷転送部１１５との付き合せ境界部分の周囲に欠陥抑制層３１６ｃが形成されている。欠陥抑制層３１６ａと欠陥抑制層３１６ｂとのｐ型半導体の濃度の関係は、上記実施の形態１と同様あり、欠陥抑制層３１６ｃにおけるｐ型半導体の濃度は、欠陥抑制層３１６ａおよび欠陥抑制層３１６ｂの双方よりも高い値に設定されている。これは、次のような理由によるものである。
【００５５】
図９に示すように、電荷蓄積部１１０と電荷転送部１１５との付き合せ境界部分では、半導体基板のシリコン結晶軸に対するＳＴＩ層１１３ａ、１１３ｂの接面方向が急激に変化することになり、このため、この部分では応力が集中することになる。このため、当該部分におけるＳＴＩ層３１３ｃでは、他の部分よりも多くの格子欠陥が存在し、暗電流の原因となる電子が多く発生する。本実施の形態に係る固体撮像装置の撮像画素３１の構造は、当該現象に対応するものである。つまり、格子欠陥が多く存在するＳＴＩ層３１３ｃに隣接する欠陥抑制層３１６ｃのｐ型半導体の濃度を他の部分における欠陥抑制層３１６ａ、３１６ｂよりも高くすることで、この部分における暗電流の発生も高効率に抑制することが可能となる。
【００５６】
なお、欠陥抑制層３１６Ｃの形成では、当該部分におけるｐ型半導体の濃度を他の部分よりも高めるために、例えば、図６に示す形成方法において、欠陥抑制層３１６ｃを形成しようとする箇所に対しては、欠陥抑制層３１６ａの形成に際してのＢ＋の注入と、欠陥抑制層３１６ｂの形成に際してのＢ＋の注入との両方を重ね合わせるという方法を採用することができる。
（その他の事項）
上記実施の形態１、２では、図２に示す撮像画素１１、３１の構成を基に、特徴とする構成の説明を行ったが、本発明に係る固体撮像装置では、図２以外の構成の撮像画素の構成を有することとしてもよい。具体的には、電荷蓄積部の周囲におけるＳＴＩ層と電荷転送部の周囲におけるＳＴＩ層とで格子欠陥の数に差異のある構成に対しては本発明に係る技術を適用することで上記優位な効果を得ることが可能となる。
【００５７】
また、上記実施の形態１、２に係る固体撮像装置では、電荷蓄積部１１０および電荷転送部１１５がｎ型半導体からなるものとし、欠陥抑制層１１６ａ、１１６ｂ、３１６ａ、３１６ｂ、３１６ｃがｐ型半導体からなるものとしたが、逆の関係を有する構成に対しても本発明の構成を採用することができる。即ち、電荷蓄積部および電荷転送部をｐ型半導体から構成し、その場合に、欠陥抑制層をｎ型半導体から構成するという構成を採用した場合にあっても、本発明に係る技術を適用することが可能であり、その場合にも、上記実施の形態１、２と同様の効果を得ることができる。
【産業上の利用可能性】
【００５８】
本発明は、集光率が高く、高い画像特性を有するＭＯＳ型固体撮像装置を実現するのに有用な技術である。
【図面の簡単な説明】
【００５９】
【図１】実施の形態１に係る固体撮像装置１の全体構成を示す模式ブロック図である。
【図２】固体撮像装置１の構成のうち、一部の撮像画素１１ａ〜１１ｄを抜き出して示す模式平面図である。
【図３】撮像画素１１ｃの構成を示す模式平面図である。
【図４】図３における撮像画素１１ｃのＡ−Ｂ断面を示す模式断面図である。
【図５】図３における撮像画素１１ｃのＣ−Ｄ断面を示す模式断面図である。
【図６】実施の形態１に係る固体撮像装置１の製造方法のうち、欠陥抑制層１１６ａ、１１６ｂの形成方法を示す模式平面図である。
【図７】変形例に係る欠陥抑制層１１６ａ、１１６ｂの形成方法を示す模式平面図である。
【図８】参考例に係る固体撮像装置の構成のうち、撮像画素２１を抜き出して示す模式平面図である。
【図９】図８における撮像画素２１のＥ−Ｆ断面を示す模式断面図である。
【図１０】実施の形態２に係る固体撮像装置の構成のうち、撮像画素３１を抜き出して示す模式平面図である。
【図１１】従来技術に係る固体撮像装置の構成のうち、一部の撮像画素６１ａ、６１ｂを抜き出して示す模式平面図である。
【図１２】従来技術に係る固体撮像装置の構成のうち、一部の撮像画素７１ａ、７１ｂを抜き出して示す模式平面図である。
【図１３】従来技術に係る固体撮像装置の構成のうち、一部の撮像画素８１ａ〜８１ｄを抜き出して示す模式平面図である。
【図１４】撮像画素８１ｃの構成を示す模式平面図である。
【図１５】図１４における撮像画素８１ｃのＨ−Ｉ断面を示す断面図である。
【図１６】図１４における撮像画素８１ｃのＪ−Ｋ断面を示す断面図である。
【符号の説明】
【００６０】
１．固体撮像装置
１０．半導体基板
１１、２１、３１．撮像画素
１２．タイミング発生回路部
１３．垂直シフトレジスタ部
１４．画素選択回路部
１５．水平シフトレジスタ部
１１０．電荷蓄積部
１１１．ドレイン領域
１１２．ゲート電極
１１３、１１３ａ、１１３ｂ、２１３ｂ．ＳＴＩ層
１１４．走査回路部
１１５、２１５．電荷転送部
１１６ａ、１１６ｂ、２１６ｂ、３１６ａ、３１６ｂ、３１６ｃ．欠陥抑制層
５０１ａ、５０１ｂ．マスク
【図１】
2007335673.tif 000003
【図２】
2007335673.tif 000004
【図３】
2007335673.tif 000005
【図４】
2007335673.tif 000006
【図５】
2007335673.tif 000007
【図６】
2007335673.tif 000008
【図７】
2007335673.tif 000009
【図８】
2007335673.tif 000010
【図９】
2007335673.tif 000011
【図１０】
2007335673.tif 000012
【図１１】
2007335673.tif 000013
【図１２】
2007335673.tif 000014
【図１３】
2007335673.tif 000015
【図１４】
2007335673.tif 000016
【図１５】
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【図１６】
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