(57)【要約】【課題】読み出し前後にビット線電圧の設定が必要な記憶素子に対し、ビット線電圧の設定を待つことなく、高速なランダム読み出しを可能とする。【解決手段】記憶素子ＭＲ００〜ＭＲ２２は、それぞれに独立した制御線ＧＬ０〜ＧＬ２，ＧＲ０〜ＧＲ２で制御される第１の選択トランジスタＴＬ００〜ＴＬ２２と第２の選択トランジスタＴＲ００〜ＴＲ２２を介して、ビット線ＢＬ０〜ＢＬ３に接続されている。読み出し時、連続で同一ビット線上の記憶素子が選択された場合、選択トランジスタＴＬとＴＲを切り換えにより読み出すビット線を切り換えることで、読み出し後のビット線電圧をリセットしている間に、次の記憶素子の読み出しが可能となり、高速なランダム読み出しが可能となる。【選択図】図７
2007164938.tif 000002
【特許請求の範囲】
【請求項１】
基本セルが、
２値以上のデータを保持できる記憶素子と、
Ｎ，Ｍを１以上の整数として、２・Ｎ−１番目の選択線がゲートに接続され、前記記憶素子の第１の端子とＭ番目のビット線間に接続された第１の選択トランジスタと、
２・Ｎ番目の選択線がゲートに接続され、前記記憶素子の第１の端子とＭ＋１番目のビット線間に接続された第２の選択トランジスタとを有し、
前記基本セルの単体または集合からなる記憶素子アレイを備える半導体記憶装置。
【請求項２】
前記記憶素子アレイは、２・Ｎ番目の選択線と２・Ｎ＋１番目の選択線とが共通化され、選択されたワード線のみ制御可能に構成されている請求項１に記載の半導体記憶装置。
【請求項３】
基本セルが、
２値以上のデータを保持できる２つの記憶素子と、
Ｎ，Ｍを１以上の整数として、２・Ｎ−１番目の選択線がゲートに接続され、第１の記憶素子の第１の端子とＭ番目のビット線間に接続された第１の選択トランジスタと、
２・Ｎ番目の選択線がゲートに接続され、前記第１の記憶素子の第１の端子とＭ＋１番目のビット線間に接続された第２の選択トランジスタと、
２・Ｎ＋１番目の選択線がゲートに接続され、第２の記憶素子の第１の端子と前記Ｍ＋１番目のビット線間に接続された第３の選択トランジスタと、
２・Ｎ＋２番目の選択線がゲートに接続され、前記第２の記憶素子の第１の端子とＭ＋２番目のビット線間に接続された第４の選択トランジスタとを有し、
前記基本セルの単体または集合からなり、かつ選択されたワード線のみ制御可能な記憶素子アレイを備える半導体記憶装置。
【請求項４】
基本セルが、
２値以上のデータを保持できる４つの記憶素子と、
Ｎ，Ｍを１以上の整数として、４Ｎ-３番目の選択線がゲートに接続され、第１の記憶素子の第１の端子と２Ｍ−１番目のビット線間に接続された第１の選択トランジスタと、
４Ｎ−２番目の選択線がゲートに接続され、第１の記憶素子の第１の端子と２Ｍ番目のビット線間に接続された第２の選択トランジスタと、
４Ｎ−１番目の選択線がゲートに接続され、第２および第４の記憶素子の第１の端子と２Ｍ番目のビット線間に接続された第３の選択トランジスタと、
４Ｎ番目の選択線がゲートに接続され、第２および第４の記憶素子の第１の端子と２Ｍ＋１番目のビット線間に接続された第４の選択トランジスタと、
４Ｎ＋１番目の選択線がゲートに接続され、第３の記憶素子の第１の端子と２Ｍ−１番目のビット線間に接続された第５の選択トランジスタと、
４Ｎ＋２番目の選択線がゲートに接続され、第３の記憶素子の第１の端子と２Ｍ番目のビット線間に接続された第６の選択トランジスタとを有し、
前記基本セルの単体または集合からなる記憶素子アレイを備える半導体記憶装置。
【請求項５】
前記記憶素子アレイは、４・Ｎ−２番目の選択線と４・Ｎ＋１番目の選択線および４・Ｎ番目の選択線と４・Ｎ＋３番目の選択線が共通化され、選択されたワード線のみ制御可能に構成されている請求項４に記載の半導体記憶装置。
【請求項６】
基本セルが、
２値以上のデータを保持できる２つのＶＧＡ型メモリセルと、
Ｎ，Ｍを１以上の整数として、２・Ｎ−１番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第１端と２Ｍ−１番目のビット線間に接続された第１の選択トランジスタと、
２・Ｎ番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第１端と２Ｍ番目のビット線間に接続された第２の選択トランジスタと、
前記２・Ｎ−１番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第２端と２Ｍ＋１番目のビット線間に接続された第３の選択トランジスタと、
前記２・Ｎ番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第２端と２Ｍ＋２番目のビット線間に接続された第４の選択トランジスタと、
２・Ｎ＋１番目の選択線がゲートに接続され、第２のＶＧＡ型メモリセルの第１端と前記２Ｍ番目のビット線間に接続された第５の選択トランジスタと、
２・Ｎ＋２番目の選択線がゲートに接続され、前記第２のＶＧＡ型メモリセルの第１端と前記２Ｍ＋１番目のビット線間に接続された第６の選択トランジスタと、
前記２・Ｎ＋１番目の選択線がゲートに接続され、前記第２のＶＧＡ型メモリセルの第２端と前記２Ｍ＋２番目のビット線間に接続された第７の選択トランジスタと、
２・Ｎ＋２番目の選択線がゲートに接続され、前記第２のＶＧＡ型メモリセルの第２端と２Ｍ＋３番目のビット線間に接続された第８の選択トランジスタとを有し、
前記基本セルの単体または集合からなる記憶素子アレイを備える半導体記憶装置。
【請求項７】
全ビット線電圧が所定の電圧に設定され、選択されたアドレスに応じて２つの選択トランジスタのどちらか一方が選択され、Ｍ番目のビット線またはＭ＋１番目のビット線から前記記憶素子のデータを読み出す機構を具備する請求項１または請求項２に記載の半導体記憶装置。
【請求項８】
選択されたアドレスに応じてＭ番目とＭ＋２番目またはＭ＋１番目とＭ＋３番目のビット線に所定の電圧がプリチャージされ、２つの選択トランジスタのどちらか一方が選択されることで、Ｍ番目かＭ＋２番目のビット線またはＭ＋１番目かＭ＋３番目のビット線から前記記憶素子のデータを読み出す機構を具備する請求項６に記載の半導体記憶装置。
【請求項９】
入力したアドレスと前回の入力したアドレスを比較し、その比較した結果によって２つの選択トランジスタおよびビット線選択トランジスタを切り換える回路を具備する請求項１から請求項６までのいずれかに記載の半導体記憶装置。
【請求項１０】
比較するアドレスをビット線選択アドレスとし、入力したビット線選択アドレスと前回の入力したビット線選択アドレスが一致したとき、または選択ビット線が共に偶数番目のビット線であったとき、または選択ビット線が共に奇数番目のビット線であったときに、２つの選択トランジスタおよびビット線選択トランジスタを切り換える請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置にかかわり、特にビット線を所定の電圧に設定して記憶されたデータを読み出す半導体記憶装置に関するものである。
【背景技術】
【０００２】
図２５は、ＮＯＲ型メモリセルを有する半導体記憶装置の構成図である。記憶素子アレイ１ｇは１つ以上のＮｃｈ型メモリセル１１ｎで構成され、メモリセルＭＣ００〜ＭＣ０３は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１３は横方向に共通のワード線ＷＬ１で制御される。また、メモリセル１１ｎの一端はそれぞれビット線ＢＬ０〜ＢＬ３に接続され、他端が共通ソース線ＳＬに接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれビット線選択トランジスタ１３ｎを介して共通のセンスアンプ１６に接続されている。ビット線選択トランジスタ１３ｎは、それぞれビット線選択トランジスタ制御線（以下、ビット線選択線）ＹＧ０〜ＹＧ３で制御される。センスアンプ１６の他端はリファレンス１７と接続され、センスアンプ１６でメモリセル１１ｎの内容をリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【０００３】
ビット線ＢＬ０〜ＢＬ３は、それぞれ充電ビット線選択トランジスタ１４ａおよびリセットビット線選択トランジスタ１４ｂを介して充放電回路１０に接続されている。充電ビット線選択トランジスタ１４ａはそれぞれ充電ビット線選択トランジスタ制御線（以下、充電ビット線選択線）ＣＨ０〜ＣＨ３で制御され、リセットビット線選択トランジスタ１４ｂはそれぞれリセットビット線選択トランジスタ制御線（以下、リセットビット線選択線）ＲＳ０〜ＲＳ３で制御される。ビット線ＢＬ０〜ＢＬ３を所定の電圧に設定するときは充電ビット線選択トランジスタ１４ａが選択され、ビット線ＢＬ０〜ＢＬ３をリセットする場合には、リセットビット線選択トランジスタ１４ｂが選択される。充放電回路１０は、ビット線電圧を所定の電圧にプリチャージおよびリセットする機能を有する。
【０００４】
このようなメモリセルの読み出しは、次のように行われる。まず、読み出しモードに入ると、ソース線ＳＬの電圧が接地電圧に設定される。アドレスが入力され、選択メモリセルが決定されると、入力アドレスで選択された充電ビット線選択トランジスタ１４ａによって、読み出しを行うビット線の電圧が所定の電圧（例えば３Ｖ）に設定される。
【０００５】
次に、選択メモリセルに接続されるワード線に所定の電圧（例えば３Ｖ）が印加され、入力アドレスに応じたビット線選択トランジスタ１３ｎが選択される。このとき、選択ビット線は選択メモリセル１１ｎを介してソース線ＳＬに接続されるため、選択メモリセルに格納されたデータに応じたセル電流が選択ビット線に流れ、選択ビット線の電圧が変化する。センスアンプ１６において、このセル電流または選択ビット線電圧をリファレンス１７と比較することでデータの“０”，“１”が判定される。
【０００６】
図２６は、図２５の記憶装置において、ランダム読み出しの一例としてメモリセルＭＣ００，ＭＣ０１，ＭＣ１２を順番に読み出す場合の各配線の電圧変化のタイミングを示している。
【０００７】
最初、モード信号によって読み出しモードに入り、メモリセルＭＣ００を選択するアドレスが入力される前は、ソース線ＳＬが接地電位（０Ｖ）に設定される。また、リセットビット線選択線ＲＳ０〜ＲＳ３が選択され、全ビット線ＢＬ０〜ＢＬ３が接地電位に設定される（期間Ｔ１）。
【０００８】
次に、メモリセルＭＣ００を選択するアドレスが入力されると、リセットビット線選択線ＲＳ０が非選択になり、充電ビット線選択線ＣＨ０が選択されることでビット線ＢＬ０の電圧は所定の電圧（例えば１Ｖ）にプリチャージされる（期間Ｔ２）。ビット線ＢＬ０の電圧プリチャージが完了すると、充電ビット線選択線ＣＨ０は非選択となり、次にクロック信号が立ち下がると、ワード線ＷＬ０とビット線選択線ＹＧ０が選択されることでビット線ＢＬ０はメモリセルＭＣ００を介してソース線ＳＬに接続され、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ３）。
【０００９】
次に、クロック信号が立ち上がると、ワード線ＷＬ０、ビット線選択線ＹＧ０が非選択となり、リセットビット線選択線ＲＳ０が選択されることでビット線ＢＬ０の電圧は０Ｖにリセットされる（期間Ｔ４）。
【００１０】
ビット線ＢＬ０の電圧リセットが完了した後、メモリセルＭＣ０１を選択するアドレスが入力され、充電ビット線選択線ＣＨ１が選択されることでビット線ＢＬ１が０Ｖから所定電圧にプリチャージされる。
【００１１】
以下同様に、クロック信号の立ち下りでワード線ＷＬ０、ビット線選択線ＹＧ１が選択され、選択メモリセルＭＣ０１の読み出しが行われる。その後、クロック信号の立ち上がりでワード線ＷＬ０、ビット線選択線ＹＧ１が非選択となり、リセットビット線選択線ＲＳ１が選択されることでビット線ＢＬ１の電圧は０Ｖにリセットされる。
【００１２】
次のメモリセルＭＣ１２の読み出しも同様に、メモリセルＭＣ１２の選択アドレスが入力されたとき、充電ビット線選択線ＣＨ２が選択されることでビット線ＢＬ２が所定電圧にプリチャージされ、クロック信号の立ち下りでワード線ＷＬ１、ビット線選択線ＹＧ２が選択され、メモリセルＭＣ１２の読み出しが行われる。メモリセルＭＣ１２の読み出し後、クロック信号立ち上がりでワード線ＷＬ１、ビット線選択線ＹＧ２が非選択になるとともに、リセットビット線選択線ＲＳ２が選択されることでビット線ＢＬ２の電圧はリセットされる。
【００１３】
以上のように、ＮＯＲ型メモリセルの読み出しは、ビット線の電圧プリチャージ、センスアンプによるメモリセルデータの判定、ビット線の電圧リセットが行われる。
【００１４】
図２７は、バーチャルグランドアレイ（ＶＧＡ）型メモリセルを有する半導体記憶装置の構成図である。記憶素子アレイ１ｈは複数個のメモリセル１１ｎで構成され、メモリセルＭＣ００〜ＭＣ０２は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１２は横方向に共通のワード線ＷＬ１で制御される。また、メモリセル１１ｎの一端はそれぞれビット線ＢＬ０〜ＢＬ２に接続され、他端はそれぞれ隣接のビット線ＢＬ１〜ＢＬ３に接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれビット線選択トランジスタ１３ｎを介して共通のセンスアンプ１６に接続されている。ビット線選択トランジスタ１３ｎは、それぞれビット線選択線ＹＧ０〜ＹＧ３で制御される。センスアンプ１６の他端はリファレンス１７と接続され、メモリセル１１ｎの内容をセンスアンプ１６でリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【００１５】
ビット線ＢＬ０〜ＢＬ３は、それぞれソース線選択トランジスタ１４ｃおよびドレイン線選択トランジスタ１４ｄを介して充放電回路１０に接続されている。ソース線選択トランジスタ１４ｃはそれぞれソース線選択トランジスタ制御線（以下、ソース線選択線）ＳＳ０〜ＳＳ３で制御され、ドレイン線選択トランジスタ１４ｄはそれぞれドレイン線選択トランジスタ制御線（以下、ドレイン線選択線）ＤＳ０〜ＤＳ３で制御される。ソース線選択線ＳＳ０〜ＳＳ３で選択されたビット線がメモリセル１１ｎのソース線となり、ドレイン線選択線ＤＳ０〜ＤＳ３で選択されたビット線がメモリセル１１ｎのドレイン線となる。充放電回路１０は、ビット線ＢＬ０〜ＢＬ３にソース電圧およびドレイン電圧を印加する機能を有する。
【００１６】
このようなＶＧＡ型メモリセルの読み出しは、例えばソースセンシングの場合、次のように行われる。入力アドレスに応じてメモリセルのドレイン線、ソース線が決定される。ドレイン線となるビット線は、ドレイン線選択トランジスタ１４ｄがドレイン線選択線（ＤＳ０〜ＤＳ３のいずれか）によって選択されることで所定の電圧にプリチャージされる。ソース線となるビット線は、ソース線選択トランジスタ１４ｃがソース線選択線（ＳＳ０〜ＳＳ３のいずれか）によって選択されることで接地電圧（０Ｖ）に設定され、メモリセルのデータを読み出すビット線になる。
【００１７】
次に、入力アドレスに応じたビット線選択線１３ｎが選択されることでソース線とセンスアンプ１６が接続され、選択されたワード線に所定の電圧が印加されることでドレイン線は選択メモリセル１１ｎを介してソース線に接続されるため、選択メモリセルに格納されたデータに応じたセル電流がソース線に流れ、ソース線の電圧が変化する。センスアンプ１６で、このセル電流またはソース線電圧をリファレンスと比較することでデータの“０”，“１”が判定される。
【００１８】
図２８は、図２７の記憶装置において、ランダム読み出しの一例としてメモリセルＭＣ００，ＭＣ０１，ＭＣ１１を順番に読み出す場合の、各配線の電圧変化のタイミングを示している。
【００１９】
最初、モード信号によって読み出しモードに入り、メモリセルＭＣ００を選択するアドレスが入力される前は、ソース線選択線ＳＳ０〜ＳＳ３が選択されることで全ビット線ＢＬ０〜ＢＬ３が接地電圧に設定されている（期間Ｔ１）。
【００２０】
次に、メモリセルＭＣ００を選択するアドレスが入力されたとき、例えば、ビット線ＢＬ０がソース線、ビット線ＢＬ１がドレイン線となる場合、ソース線選択線ＳＳ１が非選択となり、ドレイン線選択線ＤＳ１が選択されることでビット線ＢＬ１に所定のドレイン電圧（例えば１．１Ｖ）がプリチャージされる（期間Ｔ２）。ビット線ＢＬ１の電圧プリチャージが完了した後、クロック信号が立ち下がると、ソース線選択線ＳＳ０が非選択となり、ワード線ＷＬ０とビット線選択線ＹＧ０が選択されることで、ドレイン線がメモリセルＭＣ００を介してソース線に接続され、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ３）。
【００２１】
次に、クロック信号が立ち上がると、ワード線ＷＬ０、ビット線選択線ＹＧ０、ドレイン線選択線ＤＳ１が非選択となり、ソース線選択線ＳＳ０，ＳＳ１が選択されることでビット線ＢＬ０，ＢＬ１の電圧は接地電圧にリセットされる（期間Ｔ４）。ビット線ＢＬ０，ＢＬ１の電圧リセットが完了した後、メモリセルＭＣ０１を選択するアドレスが入力され、ビット線ＢＬ１をソース線、ビット線ＢＬ２をドレイン線とする場合、ソース線選択線ＳＳ２が非選択、ドレイン線選択線ＤＳ２が選択されることでビット線ＢＬ２が接地電位から所定電圧にプリチャージされる。
【００２２】
以下同様に、クロック信号の立ち下りで、ソース線選択線ＳＳ１が非選択、ワード線ＷＬ０、ビット線選択線ＹＧ１が選択されることで選択メモリセルＭＣ０１の読み出しが行われる。クロック信号の立ち上がりで、ワード線ＷＬ０、ビット線選択線ＹＧ１、ドレイン線選択線ＤＳ２が非選択となるとともに、ソース線選択線ＳＳ１，ＳＳ２が選択されることでビット線ＢＬ１，ＢＬ２の電圧は接地電位にリセットされる。
【００２３】
次のメモリセルＭＣ１１の読み出しも同様に、ビット線ＢＬ１をソース線、ビット線ＢＬ２をドレイン線とする場合、メモリセルＭＣ１１の選択アドレスが入力されたとき、ソース線選択線ＳＳ２が非選択、ドレイン選択線ＤＳ２が選択されることでビット線ＢＬ２が所定電圧にプリチャージされ、クロック信号の立ち下りで、ソース線選択線ＳＳ１が非選択、ワード線ＷＬ１、ビット線選択線ＹＧ１が選択されることで選択メモリセルＭＣ１１の読み出しが行われる。クロック信号の立ち上がりでワード線ＷＬ１、ビット線選択線ＹＧ１、ドレイン線選択線ＤＳ２が非選択になるとともに、ソース線選択線ＳＳ１，ＳＳ２が選択されることでビット線ＢＬ１，ＢＬ２の電圧は接地電位にリセットされる。
【００２４】
以上のように、ＶＧＡ型メモリセルの読み出しは、ビット線の電圧プリチャージ、センスアンプによるメモリセルデータの判定、ビット線の電圧リセットが行われる。
【００２５】
なお、上記したＮＯＲ型メモリセル、ＶＧＡ型メモリセルに限らず、データを記憶素子に蓄積し、蓄積したデータに依存して変動する電流または電圧をリファレンスと比較することでデータの読み出しを行う記憶素子の読み出しには、ビット線の電圧プリチャージ、センスアンプによるメモリセルデータの判定、ビット線の電圧リセットが行われる。
【特許文献１】特表２００３−５２９８８０号公報
【非特許文献１】舛岡富士雄著「フラッシュメモリ技術ハンドブック」サイエンスフォーラム
【非特許文献２】桑野雅彦著「メモリＩＣの実践活用法」ＣＱ出版
【非特許文献３】インターネット  ＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｅｄｎｊａｐａｎ．ｃｏｍ／ｅｄｎｊ／２００１０８／ｃｏｖｅｒｓｔｏｒｙ０１０８．ｈｔｍ＞
【発明の開示】
【発明が解決しようとする課題】
【００２６】
従来の記憶素子アレイの構成では、記憶素子のデータを読み出す場合、入力アドレスに応じた選択ビット線を所定の電圧にプリチャージする必要があった。また、センスアンプで記憶素子のデータを判定後、ビット線電圧を初期の電圧にリセットする必要があった。そのため、アドレスの入力後、センスアンプで記憶素子のデータ判定までに、ビット線電圧をプリチャージする時間を待つ必要があった。また、センスアンプで記憶素子のデータ判定後、次の記憶素子の読み出しまでに、読み出し後のビット線の電圧を初期の電圧にリセットする時間を待つ必要があった。さらに、ビット線電圧のプリチャージはアドレス入力後で無くとも、例えば、クロック信号の立ち下がりからビット線電圧のプリチャージを行うような読み出しシーケンスであったとしても、同様にビット線電圧をプリチャージする時間を待つ必要がある。そのため、高速なランダム読み出しを困難にしていた。
【００２７】
この課題は記憶素子の構成、形式によらず、また従来の技術で記載したＮＯＲ型メモリセルやＶＧＡ型メモリセル以外にも、ＮＡＮＤ型、ＡＮＤ型、Ｐｃｈ型、デプレッション型、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、キャパシタ、その他、読み出し動作の前後にビット線電圧の設定が必要な記憶素子にも同様の課題があった。
【００２８】
この課題を解決する手段として、特許文献１に示してあるような手法がある。これは、メモリアレイ構成を、独立に動作するセンスアンプを有する２つ以上のバンク構成にし、読み出しをバンク毎交互に行うような読み出し方法である。これにより、あるバンク内のメモリセルの読み出しを行っている間に、別バンク内のメモリセルのビット線電圧をリセットおよびプリチャージすることが可能となるため、ビット線電圧設定時間を待つことなく、次のメモリセルの読み出しを行うことができ、高速な読み出しが可能となる。
【００２９】
しかしながら、あるバンク内のメモリセルを読み出した後は、別のバンク内のメモリセルを読み出す必要があり、シリアル読み出しには有効な手段であるが、同じバンク内のメモリセルを連続して読み出すようなランダム読み出しの場合、特に同じバンク内の同じビット線上に存在するメモリセルを連続して読み出す場合には、やはり、ビット線電圧のプリチャージおよびリセットが完了するまで、次のメモリセルの読み出しを開始することができず、高速なランダム読み出しが困難であった。
【００３０】
以上の理由により、メモリセルの読み出しにはビット線電圧を設定する時間が必要であるため、高速なランダム読み出しを困難にしていた。
【００３１】
本発明の目的は、上記したビット線電圧設定時間を待つことなく、高速なランダム読み出しが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００３２】
上記目的を達成するために、本発明のうち第１の発明は、
基本セルが、
２値以上のデータを保持できる記憶素子と、
Ｎ，Ｍを１以上の整数として、２・Ｎ−１番目の選択線がゲートに接続され、前記記憶素子の第１の端子とＭ番目のビット線間に接続された第１の選択トランジスタと、
２・Ｎ番目の選択線がゲートに接続され、前記記憶素子の第１の端子とＭ＋１番目のビット線間に接続された第２の選択トランジスタとを有し、
前記基本セルの単体または集合からなる記憶素子アレイを備える半導体記憶装置である。なお、この構成については後述する実施の形態での図７、図８を参考にすることができる。
【００３３】
この第１の発明によれば、例えば、第１の記憶素子の第１の選択トランジスタがオンし、第１の選択トランジスタに接続された第１のビット線から第１の記憶素子のデータが読み出され、次に読み出しされる第２の記憶素子が前記ビット線と同じ第１のビット線上に接続されたものである場合、第１の記憶素子の読み出し直後、第１の記憶素子の第１の選択トランジスタがオフし、第１のビット線電圧をリセットしている間に第２の記憶素子の第２の選択トランジスタがオンし、第２の選択トランジスタに接続された第２のビット線から第２の記憶素子のデータを読み出すことが可能となる。
【００３４】
以上の結果として、１つ以上のＰｃｈ型不揮発性メモリ、デプレッション型不揮発性メモリ、その他、読み出し動作前にビット線電圧を所定の電圧にプリチャージする必要のない記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、読み出し後のビット線電圧のリセットを行っている間に、次の記憶素子のデータを読み出すことが可能となり、高速なランダム読み出しが可能となる。
【００３５】
本発明のうち第２の発明は、第１の発明の構成を有し、さらに、前記記憶素子アレイは、２・Ｎ番目の選択線と２・Ｎ＋１番目の選択線とが共通化され、選択されたワード線のみ制御可能に構成されている半導体記憶装置である。これは、第１の発明の構成が、その上記した作用効果を奏することを妨げない範囲で、このような選択線の共通化を許容し得る構成となっているということである。なお、この構成については後述する実施の形態での図１０、図１１を参考にすることができる。
【００３６】
この第２の発明によれば、例えば、第１の記憶素子の第１の選択トランジスタがオンし、第１の選択トランジスタに接続された第１のビット線から第１の記憶素子のデータが読み出され、次に読み出しされる第２の記憶素子が前記ビット線と同じ第１のビット線上に接続されたものである場合、第１の発明よりも少ない選択トランジスタ制御線数で、第１の記憶素子の読み出し直後、第１の記憶素子の第１の選択トランジスタがオフし、第１のビット線電圧をリセットしている間に第２の記憶素子の第２の選択トランジスタがオンし、第２の選択トランジスタに接続された第２のビット線から第２の記憶素子のデータを読み出すことが可能となる。
【００３７】
以上の結果として、１つ以上のＰｃｈ型不揮発性メモリ、デプレッション型不揮発性メモリ、その他、読み出し動作前にビット線電圧を所定の電圧にプリチャージする必要のない記憶素子に対し、第１の発明よりも少ない選択トランジスタ制御線数で、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、読み出し後のビット線電圧のリセットを行っている間に、次の記憶素子のデータを読み出すことが可能となり、高速なランダム読み出しが可能となる。
【００３８】
本発明のうち第３の発明は、
基本セルが、
２値以上のデータを保持できる２つの記憶素子と、
Ｎ，Ｍを１以上の整数として、２・Ｎ−１番目の選択線がゲートに接続され、第１の記憶素子の第１の端子とＭ番目のビット線間に接続された第１の選択トランジスタと、
２・Ｎ番目の選択線がゲートに接続され、前記第１の記憶素子の第１の端子とＭ＋１番目のビット線間に接続された第２の選択トランジスタと、
２・Ｎ＋１番目の選択線がゲートに接続され、第２の記憶素子の第１の端子と前記Ｍ＋１番目のビット線間に接続された第３の選択トランジスタと、
２・Ｎ＋２番目の選択線がゲートに接続され、前記第２の記憶素子の第１の端子とＭ＋２番目のビット線間に接続された第４の選択トランジスタとを有し、
前記基本セルの単体または集合からなり、かつ選択されたワード線のみ制御可能な記憶素子アレイを備える半導体記憶装置である。なお、この構成については後述する実施の形態での図１３、図１４を参考にすることができる。
【００３９】
この第３の発明によれば、例えば、第１の記憶素子の第１の選択トランジスタがオンし、第１の選択トランジスタに接続された第１のビット線から第１の記憶素子のデータが読み出され、次に読み出しされる第２の記憶素子が第１の記憶素子とビット線を共用するものである場合、第１の記憶素子の読み出し期間中に、第２の記憶素子の第２の選択トランジスタに接続されたビット線を所定の電圧にプリチャージし、第１の記憶素子の読み出し直後、第１の記憶素子の第１の選択トランジスタがオフし、第１のビット線電圧をリセットしている間に第２の記憶素子の第２の選択トランジスタがオンし、第２の選択トランジスタに接続された第２のビット線から記憶素子のデータを読み出すことが可能となる。
【００４０】
以上の結果として、選択ワード線のみ制御可能な１つ以上のＮｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、その他、選択ワード線のみ制御可能な記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、メモリセルの読み出しを行っている間に、次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧のリセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【００４１】
本発明のうち第４の発明は、
基本セルが、
２値以上のデータを保持できる４つの記憶素子と、
Ｎ，Ｍを１以上の整数として、４Ｎ-３番目の選択線がゲートに接続され、第１の記憶素子の第１の端子と２Ｍ−１番目のビット線間に接続された第１の選択トランジスタと、
４Ｎ−２番目の選択線がゲートに接続され、第１の記憶素子の第１の端子と２Ｍ番目のビット線間に接続された第２の選択トランジスタと、
４Ｎ−１番目の選択線がゲートに接続され、第２および第４の記憶素子の第１の端子と２Ｍ番目のビット線間に接続された第３の選択トランジスタと、
４Ｎ番目の選択線がゲートに接続され、第２および第４の記憶素子の第１の端子と２Ｍ＋１番目のビット線間に接続された第４の選択トランジスタと、
４Ｎ＋１番目の選択線がゲートに接続され、第３の記憶素子の第１の端子と２Ｍ−１番目のビット線間に接続された第５の選択トランジスタと、
４Ｎ＋２番目の選択線がゲートに接続され、第３の記憶素子の第１の端子と２Ｍ番目のビット線間に接続された第６の選択トランジスタとを有し、
前記基本セルの単体または集合からなる記憶素子アレイを備える半導体記憶装置である。なお、この構成については後述する実施の形態での図１６、図１７を参考にすることができる。
【００４２】
この第４の発明によれば、選択ワード線のみ制御可能な１つ以上のＮｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、その他、選択ワード線のみ制御可能な記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、第３の発明よりも少ない制御線負荷で、メモリセルの読み出しを行っている間に、次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧のリセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【００４３】
本発明の第５の発明は、第４の発明の構成を有し、さらに、前記記憶素子アレイは、４・Ｎ−２番目の選択線と４・Ｎ＋１番目の選択線および４・Ｎ番目の選択線と４・Ｎ＋３番目の選択線が共通化され、選択されたワード線のみ制御可能に構成されている半導体記憶装置である。これは、第４の発明の構成が、その上記した作用効果を奏することを妨げない範囲で、このような選択線の共通化を許容し得る構成となっているということである。なお、この構成については後述する実施の形態での図１９、図２０を参考にすることができる。
【００４４】
この第５の発明によれば、選択ワード線のみ制御可能な１つ以上のＮｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、その他、選択ワード線のみ制御可能な記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、第４の発明よりも少ない制御線数で、メモリセルの読み出しを行っている間に、次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧のリセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【００４５】
本発明のうち第６の発明は、
基本セルが、
２値以上のデータを保持できる２つのＶＧＡ型メモリセルと、
２・Ｎ−１番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第１端と２Ｍ−１番目のビット線間に接続された第１の選択トランジスタと、
２・Ｎ番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第１端と２Ｍ番目のビット線間に接続された第２の選択トランジスタと、
前記２・Ｎ−１番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第２端と２Ｍ＋１番目のビット線間に接続された第３の選択トランジスタと、
前記２・Ｎ番目の選択線がゲートに接続され、前記第１のＶＧＡ型メモリセルの第２端と２Ｍ＋２番目のビット線間に接続された第４の選択トランジスタと、
２・Ｎ＋１番目の選択線がゲートに接続され、第２のＶＧＡ型メモリセルの第１端と前記２Ｍ番目のビット線間に接続された第５の選択トランジスタと、
２・Ｎ＋２番目の選択線がゲートに接続され、前記第２のＶＧＡ型メモリセルの第１端と前記２Ｍ＋１番目のビット線間に接続された第６の選択トランジスタと、
前記２・Ｎ＋１番目の選択線がゲートに接続され、前記第２のＶＧＡ型メモリセルの第２端と前記２Ｍ＋２番目のビット線間に接続された第７の選択トランジスタと、
２・Ｎ＋２番目の選択線がゲートに接続され、前記第２のＶＧＡ型メモリセルの第２端と２Ｍ＋３番目のビット線間に接続された第８の選択トランジスタとを有し、
前記基本セルの単体または集合からなる記憶素子アレイを備える半導体記憶装置である。なお、この構成については後述する実施の形態での図２２、図２３を参考にすることができる。
【００４６】
この第６の発明によれば、選択ワード線のみ制御可能な１つ以上のＶＧＡ型Ｎｃｈ型不揮発性メモリ、ＶＧＡ型Ｐｃｈ型不揮発性メモリ、その他、選択ワード線のみ制御可能なＶＧＡ型記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、メモリセルの読み出しを行っている間に次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧のリセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【００４７】
上記の第１または第２の発明において、全ビット線電圧が所定の電圧に設定され、選択されたアドレスに応じて２つの選択トランジスタのどちらか一方が選択され、Ｍ番目のビット線またはＭ＋１番目のビット線から前記記憶素子のデータを読み出す機構を具備するという態様がある。
【００４８】
また、上記の第６の発明において、選択されたアドレスに応じてＭ番目とＭ＋２番目またはＭ＋１番目とＭ＋３番目のビット線に所定の電圧がプリチャージされ、２つの選択トランジスタのどちらか一方が選択されることで、Ｍ番目かＭ＋２番目のビット線またはＭ＋１番目かＭ＋３番目のビット線から前記記憶素子のデータを読み出す機構を具備するという態様がある。
【００４９】
また、上記において、入力したアドレスと前回の入力したアドレスを比較し、その比較した結果によって２つの選択トランジスタおよびビット線選択トランジスタを切り換える回路を具備するという態様がある。
【００５０】
また、上記において、比較するアドレスをビット線選択アドレスとし、入力したビット線選択アドレスと前回の入力したビット線選択アドレスが一致したとき、または選択ビット線が共に偶数番目のビット線であったとき、または選択ビット線が共に奇数番目のビット線であったときに、２つの選択トランジスタおよびビット線選択トランジスタを切り換えるという態様がある。
【発明の効果】
【００５１】
本発明によれば、１つ以上のＰｃｈ型不揮発性メモリ、デプレッション型不揮発性メモリ、その他、読み出し動作前にビット線電圧を所定の電圧にプリチャージする必要のない記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、読み出し後のビット線電圧のリセットを行っている間に、次の記憶素子のデータを読み出すことが可能となり、高速なランダム読み出しが可能となる。
【００５２】
また、選択ワード線のみ制御可能な１つ以上のＮｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、その他、選択ワード線のみ制御可能な記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、メモリセルの読み出しを行っている間に、次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧のリセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【００５３】
また、選択ワード線のみ制御可能な１つ以上のＶＧＡ型Ｎｃｈ型不揮発性メモリ、ＶＧＡ型Ｐｃｈ型不揮発性メモリ、その他、選択ワード線のみ制御可能なＶＧＡ型記憶素子に対し、同一ビット線上に接続される記憶素子を連続で読み出す場合でも、メモリセルの読み出しを行っている間に次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧のリセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【発明を実施するための最良の形態】
【００５４】
以下、本発明にかかわる半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。
【００５５】
（基本説明）
図１は本発明の実施の形態にかかわる半導体記憶装置の要部の構成を示すブロック図である。この半導体記憶装置は、記憶素子アレイ１、ロウデコーダ２、ロウデコーダ２から引き出されたワード線ＷＬおよび選択トランジスタ制御線ＧＬ，ＧＲまたはＳＧ、カラムデコーダ３、カラムデコーダ３から引き出されたビット線ＢＬ、充放電ビット線選択トランジスタ４、データ入出力回路５、制御回路６、データ判定回路７、アドレス判定回路８、アドレス判定回路８から引き出されたアドレス判定信号線８ａ、アドレスラッチ回路９、充放電回路１０を有する。なお、この図では、電源回路およびアドレスバッファ等は省略している。また、カラムデコーダ３内には、ビット線選択トランジスタ制御線（以下、ビット線選択線）ＹＧが含まれる。
【００５６】
アドレス信号ＡＤは、アドレスラッチ回路９とアドレス判定回路８に入力される。アドレスラッチ回路９は、制御回路６からのアドレスラッチ信号のタイミングで入力されたアドレス信号ＡＤを保持し、保持したアドレス信号ＡＤをロウデコーダ２、カラムデコーダ３およびアドレス判定回路８へ伝える。アドレスラッチ信号が無効の場合は、アドレス信号ＡＤはアドレスラッチ回路９に保持されず、ロウデコーダ２、カラムデコーダ３およびアドレス判定回路８へ伝わる。アドレス判定回路８は、例えば、入力されたアドレス信号ＡＤ１がアドレスラッチ回路９にラッチされた後、アドレス信号ＡＤ２が入力された場合、アドレスラッチ回路９に保持されたアドレス信号ＡＤ１とラッチ後に入力されたアドレス信号ＡＤ２を比較し、アドレス信号が一致したときにアドレス判定信号ＡＪを出力する回路である。例えば、アドレス信号ＡＤ１およびＡＤ２のビット線を選択するアドレスが一致したときにアドレス判定信号ＡＪは一致判定を出力する。また、アドレス判定信号ＡＪはアドレスが一致する毎にその出力が入れ換わる。例えば、最初のアドレス判定信号ＡＪが“Ｌ”出力のとき、アドレス信号が一致すれば、アドレス判定信号ＡＪは“Ｈ”出力となる。次にアドレス信号が一致するまで、アドレス判定信号ＡＪは“Ｈ”出力を維持し、再びアドレス信号が一致すれば“Ｌ”出力になる。アドレス判定信号ＡＪは、ロウデコーダ２、カラムデコーダ３に入力される。なお、アドレス判定回路８でのアドレス比較は、アドレスラッチ制御信号が有効となり、次のアドレス入力が行われたときに行われるのが望ましい。
【００５７】
ロウデコーダ２は、アドレスラッチ回路９を介したアドレス信号ＡＤおよびアドレス判定回路８から出力されたアドレス判定信号ＡＪを受けて、選択トランジスタ制御線ＧＬ，ＧＲ（またはＳＧ）の切り換え制御、および記憶素子アレイ１内に配列された複数のワード線ＷＬのいずれか、または全部を選択する。選択されたワード線ＷＬおよび選択トランジスタ制御線ＧＬ，ＧＲ（またはＳＧ）は、読み出し、書き込み、または消去に応じた電圧に変化させて活性化される。
【００５８】
カラムデコーダ３は、アドレスラッチ回路９を介したアドレス信号ＡＤおよびアドレス判定回路８から出力されたアドレス判定信号ＡＪを受けて、カラムデコーダ３内に存在するビット線選択線ＹＧおよび充放電ビット線選択トランジスタ４の制御を行い、記憶素子アレイ１内に配列された複数のビット線ＢＬのいずれか、または所定本数おきに選択する。
【００５９】
読み出し時、カラムデコーダ３で選択されたビット線ＢＬがデータ判定回路７内のセンスアンプに接続され、メモリセルのデータが読み出される。データ判定回路７で読み出されたメモリセルデータはデータ入出力回路５のデータ出力端子Ｄoutから出力される。書き込み時、書き込みデータは、データ入出力回路５に入力される。
【００６０】
充放電回路１０は、カラムデコーダ３によって選択されたビット線ＢＬを所定の電圧にプリチャージし、またはリセットする。
【００６１】
図２はアドレス判定回路８、アドレスラッチ回路９、ロウデコーダ２内に含まれるアドレスデコード回路２ａおよびカラムデコーダ３内に含まれるアドレスデコード回路３ａの模式的な構成例を示している。アドレス判定回路８はＥＸ−ＯＲ回路ｅ１、ＮＯＲ回路ｎ１、ＡＮＤ回路ａ１、Ｔ−フリップフロップｔ１およびＤ−フリップフロップｄ１で構成されている。アドレスラッチ回路９はＤ−フリップフロップｄ１で構成され、１つのアドレスに対し１つのＤ−フリップフロップｄ１が接続されている。Ａ０〜Ａ３はアドレス信号ＡＤを構成するもので、本回路構成例では、Ａ０〜Ａ１がビット線選択アドレス、Ａ２〜Ａ３がワード線選択アドレスに割り当てられている。ＡＬはアドレスラッチ回路９のアドレスラッチを有効にするアドレスラッチ制御信号である。ＣＡＪはアドレス判定回路８でアドレス比較した結果の出力をＡＮＤ回路ａ１において制御するアドレス判定信号制御信号である。ＲＡＪはアドレス判定回路８のアドレス判定信号ＡＪをＴ−フリップフロップｔ１において初期化するアドレス判定信号リセット信号である。ロウデコーダ２内に含まれるアドレスデコード回路２ａでは、アドレス判定信号ＡＪおよびアドレスラッチ回路９を経たアドレスＡ２，Ａ３によって選択トランジスタ制御線ＧＬ０〜ＧＬ３，ＧＲ０〜ＧＲ３のいずれかが選択される。
【００６２】
一方、カラムデコーダ３内に含まれるアドレスデコード回路３ａでは、アドレス判定信号ＡＪおよびアドレスラッチ回路９を経たアドレスＡ０，Ａ１によってビット線選択線ＹＧ０〜ＹＧ３のいずれかが選択される。また、ラッチされていないアドレス判定信号の出力ｏ３およびラッチされていないアドレスＡ０，Ａ１によって、次ビット線選択トランジスタ制御線（以下、次ビット線選択線）ＮＹＧ０〜ＮＹＧ３のいずれかが選択される。次ビット線選択線ＮＹＧは充電ビット線選択線ＣＨ、リセットビット線選択線ＲＳ、ドレイン線選択線ＤＳ、ソース線選択線ＳＳのいずれか、または全ての選択・非選択を制御する。
【００６３】
図３は、図２に示した回路構成例のアドレス判定回路８において、アドレス信号を０ｈ，８ｈ，１ｈ，９ｈと順次入力したときの各配線信号の変化タイミングを示している。最初、アドレス判定信号制御信号ＣＡＪは“Ｌ”、アドレスラッチ制御信号ＡＬおよびアドレス判定信号リセット信号ＲＡＪは“Ｈ”となっている。アドレス判定信号リセット信号ＲＡＪが“Ｈ”のとき、アドレス判定信号ＡＪは“Ｌ”出力となる。アドレス判定信号リセット信号ＲＡＪが“Ｌ”となり、アドレス判定信号ＡＪのリセット解除後、アドレス信号ＡＤに０ｈが入力されると、アドレスラッチ制御信号ＡＬが“Ｈ”のため、アドレスラッチ回路９にアドレスはラッチされず、出力ｏ１は“Ｈ”になる。
【００６４】
一方、アドレス判定信号制御信号ＣＡＪが“Ｌ”のため、出力ｏ２は“Ｌ”を維持し、出力ｏ３は“Ｌ”、アドレス判定信号ＡＪは“Ｌ”となる。このとき、アドレス判定信号ＡＪが“Ｌ”のため、アドレスデコード回路２ａで選択トランジスタ制御線ＧＬ０が選択され、アドレスデコーダ回路３ａでビット線選択線ＹＧ０および次ビット線選択線ＮＹＧ０が選択される。
【００６５】
次に、アドレスラッチ制御信号ＡＬが“Ｌ”になると、アドレス（０ｈ）がアドレスラッチ回路９にラッチされる。アドレスラッチ制御信号ＡＬが“Ｌ”の期間中にアドレス信号ＡＤに８ｈが入力されると、アドレス判定回路８で、アドレス（８ｈ）とアドレスラッチ回路９にラッチされたアドレス（０ｈ）の比較が行われる。アドレス（０ｈ＝００００）、アドレス（８ｈ＝１０００）は共に、ビット線選択アドレスＡ０〜Ａ１の信号（００）は変化せず同じであるため、出力ｏ１は“Ｈ”を維持する。
【００６６】
次に、アドレス判定信号制御信号ＣＡＪが“Ｈ”になり、出力ｏ２が“Ｈ”となると、Ｔ−フリップフロップｔ１が出力ｏ２の立ち上がりエッジを検知し、出力ｏ３が“Ｈ”出力（反転）となる。このとき、ラッチされていない入力アドレス（８ｈ）と出力ｏ３により、次ビット線選択線ＮＹＧ１が選択され、次のアドレスが入力されるまで、次ビット線選択線ＮＹＧ１は選択される。アドレス判定信号制御信号ＣＡＪが“Ｌ”になると、出力ｏ２は“Ｌ”となる。再び、出力ｏ２の立ち上がりエッジを検出するまで、出力ｏ３は“Ｈ”出力を維持する。アドレスラッチ制御信号ＡＬが“Ｈ”になると、アドレスラッチが無効となり、入力アドレス（８ｈ）およびアドレス判定信号ＡＪ（“Ｈ”出力）に応じて、選択トランジスタ制御線ＧＲ２、ビット線選択線ＹＧ１が選択される。同様に、アドレスラッチ制御信号ＡＬが“Ｌ”となり、アドレス（８ｈ＝１０００）がラッチされた後、アドレス（１ｈ＝０００１）が入力されると、ビット線選択アドレスＡ０〜Ａ１（００と０１）は一致しないため、出力ｏ１は“Ｌ”となる。アドレス判定信号制御信号ＣＡＪが“Ｈ”で、出力ｏ２は“Ｌ”を維持し、出力ｏ３は反転しない。このとき、ラッチされていない入力アドレス（１ｈ）と出力ｏ３により、次ビット線選択線ＮＹＧ２が選択され、次のアドレスが入力されるまで、次ビット線選択線ＮＹＧ２は選択される。アドレス判定信号ＡＪは“Ｈ”出力を維持されるため、アドレスラッチ制御信号ＡＬが“Ｈ”になると、入力アドレス（１ｈ）およびアドレス判定信号ＡＪ（“Ｈ”出力）に応じて、選択トランジスタ制御線ＧＲ０、ビット線選択線ＹＧ２が選択される。
【００６７】
次に、アドレスラッチ制御信号ＡＬが“Ｌ”となり、アドレス（１ｈ＝０００１）がラッチされた後、アドレス（９ｈ＝１００１）が入力されると、ビット線選択アドレスＡ０〜Ａ１（０１）が一致するため、出力ｏ１は“Ｈ”となる。アドレス判定信号制御信号ＣＡＪが“Ｈ”で、出力ｏ２は“Ｈ”になり、出力ｏ３が反転する（“Ｌ”出力）。このとき、ラッチされていない入力アドレス（９ｈ）と出力ｏ３により、次ビット線選択線ＮＹＧ１が選択され、次のアドレスが入力されるまで、次ビット線選択線ＮＹＧ１は選択される。アドレス判定信号ＡＪは“Ｌ”出力になるため、アドレスラッチ制御信号ＡＬが“Ｈ”になると、入力アドレス（９ｈ）およびアドレス判定信号ＡＪ（“Ｌ”出力）に応じて、選択トランジスタ制御線ＧＬ２、ビット線選択線ＹＧ１が選択される。
【００６８】
以上をまとめると、ラッチされているアドレス信号が次に入力されてきたアドレス信号と一致するたびにアドレス判定信号ＡＪが反転する。図３はそのことを説明している。
【００６９】
図４はカラムデコーダ３内に含まれる、ビット線選択線ＹＧ０〜ＹＧ３、次ビット線選択線ＮＹＧ０〜ＮＹＧ３、アドレス判定信号制御信号ＣＡＪおよびクロック信号によって、充電ビット線選択線ＣＨ０〜ＣＨ３とリセットビット線選択線ＲＳ０〜ＲＳ３、または、ドレイン線選択線ＤＳ０〜ＤＳ３とソース線選択線ＳＳ０〜ＳＳ３を選択する回路の模式的な回路構成例を示している。
【００７０】
図５は、図４に示した回路において、入力アドレスがＹＧ０，ＹＧ２，ＹＧ２，ＹＧ２と順次入力したときの各配線信号の変化タイミングを示している。ここでは、アドレスラッチ制御信号ＡＬはクロック信号として考える。また、ここでは充電ビット線選択線ＣＨ、リセットビット線選択線ＲＳについて示すが、充電ビット線選択線ＣＨをドレイン線選択線ＤＳに置き換え、リセットビット線選択線ＲＳをソース線選択線ＳＳに置き換えることも可能である。
【００７１】
最初、モード信号により読み出しモードに入ると、リセットビット線選択線ＲＳ０〜ＲＳ３が全選択となる。
【００７２】
次に、ビット線選択線ＹＧ０を選択するアドレスが入力されると、次ビット線選択線ＮＹＧ０が選択されるが、アドレス判定信号制御信号ＣＡＪが“Ｌ”のため、充電ビット線選択線ＣＨ０およびリセットビット線選択線ＲＳ０の選択・非選択に影響を与えない。また、クロック信号は“Ｈ”のため、アドレスはラッチされないのでビット線選択線ＹＧ０が選択される。それに伴い、充電ビット線選択線ＣＨ０が選択、リセットビット線選択線ＲＳ０が非選択となる。クロック信号が立ち下がると、充電ビット線選択線ＣＨ０が非選択となるとともに、ビット線選択線ＹＧ０を選択するアドレスがラッチされ、クロック信号が立ち上がるまでビット線選択線ＹＧ０は選択され続ける。ビット線選択線ＹＧ０が選択となっているため、リセットビット線選択線ＲＳ０は非選択を維持する。クロック信号が“Ｌ”の期間中にビット線選択線ＹＧ２を選択するアドレスを入力されると、次ビット線選択線ＮＹＧ２は選択される。アドレス判定信号制御信号ＣＡＪが“Ｈ”になると、次ビット線選択線ＮＹＧ２が選択されていることにより、充電ビット線選択線ＣＨ２が選択、リセットビット線選択線ＲＳ２が非選択となる。このとき、アドレスラッチによりビット線選択線ＹＧ０は選択され続けているので、リセットビット線選択線ＲＳ０およびＲＳ２は共に非選択となる。
【００７３】
次に、クロック信号が立ち上がると、アドレスラッチが解除されるため、リセットビット線選択線ＲＳ０が選択されるとともに、ビット線選択線ＹＧ２が選択される。その後、アドレス判定信号制御信号ＣＡＪが“Ｌ”になると、充電ビット線選択線ＣＨ２およびリセットビット線選択線ＲＳ２の選択・非選択に、次ビット線選択線ＮＹＧ２は無関係となるが、ビット線選択線ＹＧ２が選択されているため、充電ビット線選択線ＣＨ２の選択およびリセットビット線選択線ＲＳ２の非選択は維持される。クロック信号が立ち下がると、充電ビット線選択線ＣＨ２が非選択となる。クロック信号が“Ｌ”期間中にビット線選択線ＹＧ２の選択アドレスが入力されると、アドレス判定回路８によりアドレス一致判定が出力されるため、次ビット線選択線ＮＹＧ３が選択され、充電ビット線選択線ＣＨ３が選択、リセットビット線選択線ＲＳ３が非選択となる。クロックの立ち上がりでリセットビット線選択線ＲＳ２が選択されるが、充電ビット線選択線ＣＨ３の選択、リセットビット線選択線ＲＳ３の非選択は維持される。クロック信号が立ち下がると、充電ビット線選択線ＣＨ３が非選択となる。クロック信号が“Ｌ”期間中にビット線選択線ＹＧ２の選択アドレスが入力されると、アドレス判定回路８によりアドレス一致判定が出力されるため、次ビット線選択線ＮＹＧ２が選択され、充電ビット線選択線ＣＨ２が選択、リセットビット線選択線ＲＳ２が非選択となる。クロックの立ち上がりでリセットビット線選択線ＲＳ３が選択されるが、充電ビット線選択線ＣＨ２の選択、リセットビット線選択線ＲＳ２の非選択は維持される。クロック信号が立ち下がると、充電ビット線選択線ＣＨ２が非選択となる。クロック信号の立ち上がりでリセットビット線選択線ＲＳ２が選択される。
【００７４】
図４に示した回路を用いれば、記憶素子の読み出し期間中に記憶素子データの読み出しビット線とは異なるビット線を充放電することが可能となる。
【００７５】
図２に示したアドレス判定回路８は、ビット線選択アドレスＡ０〜Ａ１が全て一致したときのみ、アドレス判定信号ＡＪが反転する回路構成であったが、図６に示した回路構成のように、ビット線選択アドレスＡ０〜Ａ１の最下位アドレスのみが一致したときに、アドレス判定信号ＡＪが反転するアドレス判定回路８′であっても、本発明に要望される機能を果たす。
【００７６】
（実施の形態１）
図７は本発明の実施の形態１における記憶素子アレイの模式的な平面構成を示している。図７に示すように、本実施の形態にかかわる半導体記憶装置は、ソース端子ｓ１を備える記憶素子１１からなる記憶素子アレイ１ａを有し、１つの記憶素子ＭＲ［ｎ，ｍ］の第１端に２つの選択トランジスタＴＬ［ｎ，ｍ］，ＴＲ［ｎ，ｍ］（但し、ｎ≧０、ｍ≧０）が接続され、また、選択トランジスタＴＬ［ｎ，ｍ］は第１のビット線ＢＬ［ｍ］に接続され、選択トランジスタＴＲ［ｎ，ｍ］は第２のビット線ＢＬ［ｍ＋１］に接続されている。各ビット線ＢＬ［ｍ］には、ビット線選択線ＹＧ［ｍ］で制御されるビット線選択トランジスタ１３を介してセンスアンプ１６が接続され、また、充電ビット線選択トランジスタ制御線（以下、充電ビット線選択線）ＣＨ［ｍ］で制御される充電ビット線選択トランジスタ１４を介して充放電回路１０に接続されている。選択トランジスタＴＬ［ｎ，ｍ］，ＴＲ［ｎ，ｍ］は、選択トランジスタ制御線ＧＬ［ｎ］，ＧＲ［ｎ］によって制御される。センスアンプ１６の他端にはリファレンス１７が接続されている。充放電回路１０は、ビット線ＢＬ０〜ＢＬ３の電圧のプリチャージを行う。
【００７７】
特に限定されるものではないが、図７に示す記憶素子アレイ１ａには、１つ以上のＰｃｈ型不揮発性メモリ、デプレッション型不揮発性メモリ、その他、読み出し動作前にビット線電圧を所定の電圧にプリチャージする必要のない記憶素子が適用される。また、その構成は特に限定されず、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、その他、ソース線とビット線に記憶素子が接続された構成であればよい。
【００７８】
図８は記憶素子１１にＰｃｈ型不揮発性メモリセル１１ｐを適用して図７を展開したものであり、選択トランジスタ１２ｐ、ビット線選択トランジスタ１３ｐ、充電ビット線選択トランジスタ１４ｐはＰｃｈ型トランジスタで構成されている。記憶素子アレイ１ａは１つ以上のＰｃｈ型メモリセル１１ｐで構成され、メモリセルＭＣ００〜ＭＣ０２は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１２は横方向に共通のワード線ＷＬ１で制御され、メモリセルＭＣ２０〜ＭＣ２２は横方向に共通のワード線ＷＬ２で制御される。また、メモリセル１１ｐの一端は、２つの選択トランジスタＴＬ，ＴＲを介してそれぞれビット線ＢＬ０〜ＢＬ３に接続され、他端が共通ソース線ＳＬに接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれビット線選択トランジスタ１３ｐを介して共通のセンスアンプ１６に接続されている。ビット線選択トランジスタ１３ｐは、それぞれビット線選択線ＹＧ０〜ＹＧ３で制御される。センスアンプ１６はビット線電圧をディスチャージする回路を有する。センスアンプ１６の他端はリファレンス１７と接続され、メモリセル１１ｐの内容をセンスアンプ１６でリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【００７９】
なお、リファレンス１７は、例えば、“１”データを保持したメモリセル１１ｐのセル電流と“０”データを保持したメモリセル１１ｐのセル電流の中間電流を流す電流源またはメモリセルやトランジスタでもよい。また、“１”データを保持したメモリセル１１ｐを読み出したときのビット線電圧と、“０”データを保持したメモリセル１１ｐを読み出したときのビット線電圧の中間電圧を持つ電圧源であってもよい。さらに、上記したメモリセル構成と同じく、リファレンスセルまたはメモリセルの一端に２つの選択トランジスタを接続し、メモリセルの読み出し毎に２つの選択トランジスタが交互に切り換わることで、それぞれ別のビット線に接続される構造でもよい。リファレンス１７の構成は特に限定されるものではなく、センスアンプ１６によってメモリセル１１ｐのデータを判別するための比較基準となればよい。ビット線ＢＬ０〜ＢＬ３は、それぞれ充電ビット線選択トランジスタ１４ｐを介して充放電回路１０に接続されている。充電ビット線選択トランジスタ１４ｐは、それぞれ充電ビット線選択線ＣＨ０〜ＣＨ３で制御される。ビット線ＢＬ０〜ＢＬ３を所定の電圧に設定するときは、充電ビット線選択トランジスタ１４ｐが選択される。充放電回路１０は、ビット線電圧を所定の電圧にプリチャージする機能を有する。
【００８０】
このようなＰｃｈ型メモリセル１１ｐの読み出しは、次のように行われる。読み出しモードでは、ソース線ＳＬの電圧と全ビット線の電圧が電源電圧に設定されるとともに、全ワード線には所定の電圧（例えば１Ｖ）が印加される。クロック信号の立ち下がりで、入力アドレスに応じた充電ビット線選択トランジスタ１４ｐが非選択となり、選択トランジスタ１２ｐおよびビット線選択トランジスタ１３ｐが選択されることで、センスアンプ１６に設けられたディスチャージ回路により、選択ビット線電圧が電源電圧から降下する。このとき、選択メモリセル１１ｐに格納されたデータに応じたセル電流が選択ビット線に流れ、選択ビット線の電圧が変化する。このセル電流または選択ビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定される。
【００８１】
図９は、図８に示した回路構成例において、ランダム読み出しの一例としてメモリセルＭＣ００，ＭＣ０１，ＭＣ１１，ＭＣ２２を順番に読み出す場合の、各配線の電圧変化のタイミングを示している。ここでは、図２に示すアドレス判定回路８を用い、アドレスラッチ制御信号ＡＬはクロック信号、アドレス判定信号リセット信号ＲＡＪはモード信号として説明を行う。また、図３に示す信号タイミングのように、アドレス信号の比較が行われた後、アドレスラッチが解除されるまでに、アドレス判定信号制御信号ＣＡＪが“Ｈ”になり、アドレス判定信号ＡＪが有効になるものとして説明する。図９では、アドレス判定信号制御信号ＣＡＪの変化のタイミングは省略する。
【００８２】
最初、モード信号（アドレス判定信号リセット信号ＲＡＪ）によって読み出しモードに入ると、アドレス判定回路８の出力がリセットされ、“Ｌ”出力となる。また、メモリセルＭＣ００を選択するアドレスが入力される前までに、ソース線ＳＬが電源電圧に設定され、充電ビット線選択線ＣＨ０〜ＣＨ３が全て選択されることで全ビット線ＢＬ０〜ＢＬ３は電源電圧に充電される。
【００８３】
一方、ワード線ＷＬ０〜ＷＬ２は所定の電圧が印加される（期間Ｔ１）。期間Ｔ１で入力されたメモリセルＭＣ００を選択するアドレスはアドレスラッチ回路９を介してロウデコーダ２、カラムデコーダ３に伝わり、アドレスに応じたワード線、ビット線のデコードが行われる。この期間では、クロック信号は“Ｈ”のため、アドレスラッチ回路９にアドレスはラッチされない。
【００８４】
次に、クロック信号が立ち下がるとアドレスラッチが有効になり、メモリセルＭＣ００を選択するアドレスがアドレスラッチ回路９にラッチされるとともに、充電ビット線選択線ＣＨ０が非選択になり、ビット線選択線ＹＧ０が選択され、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ０が電源電圧から降下する。
【００８５】
次に、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ００〜ＴＬ０２がオンされ、メモリセルＭＣ００を介してビット線ＢＬ０とソース線ＳＬが接続される。このとき、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ２）。この期間Ｔ２ではビット線選択線ＹＧ１〜ＹＧ３は非選択であるため、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ１〜ＢＬ３がディスチャージされることはない。また、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ０１，ＴＬ０２もオンされるが、ソース線ＳＬの電圧は電源電圧であるため、ビット線ＢＬ１，ＢＬ２の電圧は電源電圧を維持する。さらに、充電ビット線選択線ＣＨ１〜ＣＨ３は選択されている。つまり、期間Ｔ２において、ビット線ＢＬ１〜ＢＬ３は電源電圧を維持する。
【００８６】
一方、期間Ｔ２で、メモリセルＭＣ００のデータ読み出しが行われている間に、メモリセルＭＣ０１を選択するアドレスを入力する。期間Ｔ２では、クロック信号が“Ｌ”のため、アドレスラッチ回路９に保持されたアドレス（メモリセルＭＣ００の選択アドレス）が有効になっており、アドレス信号ＡＤから入力されたメモリセルＭＣ０１の選択アドレスにより、直ちにワード線およびビット線の選択が切り換わることはない。メモリセルＭＣ０１の選択アドレスは、アドレス判定回路８に伝わり、アドレスラッチ回路９で保持されているメモリセルＭＣ００の選択アドレスと比較される。比較は、現在の読み出しで使用されているビット線と次の読み出しに使用されるビット線が同じか異なるかで判定される。メモリセルＭＣ０１の読み出しは、選択トランジスタＴＬ０１が選択された場合、ビット線ＢＬ１が使用され、メモリセルＭＣ００の読み出しに使用されているビット線ＢＬ０とは異なるため、アドレス判定回路８の判定結果は不一致となる。アドレス判定信号ＡＪが不一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ０１の読み出しには選択トランジスタ制御線ＧＬ０、ビット線選択線ＹＧ１が使用される。
【００８７】
次に、メモリセルＭＣ００の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ０１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。また、選択トランジスタ制御線ＧＬ０が非選択となり、選択トランジスタＴＬ００〜ＴＬ０２がオフされるとともに、充電ビット線選択線ＣＨ０が選択され、ビット線ＢＬ０の電圧は電源電圧にリセットされる（期間Ｔ３）。期間Ｔ３では、ロウデコーダ２およびカラムデコーダ３でのアドレスデコードが完了した後、ビット線ＢＬ０の電圧リセットの完了を待たず、メモリセルＭＣ０１の読み出しを行う。メモリセルＭＣ０１の読み出しは、まず、クロック信号が立ち下がることでメモリセルＭＣ０１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、充電ビット線選択線ＣＨ１が非選択となり、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ００〜ＴＬ０２がオンされる。また、ビット線選択線ＹＧ１が選択され、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ１が電源電圧から降下する。このとき、メモリセルＭＣ０１に格納されたデータに応じたセル電流がビット線ＢＬ１に流れ、ビット線ＢＬ１の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【００８８】
一方、メモリセルＭＣ０１の読み出しが行われている間、ビット線ＢＬ０の電圧リセットは完了され、ビット線ＢＬ０の電圧は電源電圧に設定される。また、メモリセルＭＣ０１の読み出しが行われている間に、メモリセルＭＣ１１を選択するアドレスを入力する。メモリセルＭＣ００を読み出したときと同様に、メモリセルＭＣ１１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ０１の選択アドレスと比較される。メモリセルＭＣ１１の読み出しは、選択トランジスタＴＬ１１が選択された場合、ビット線ＢＬ１が使用され、メモリセルＭＣ０１の読み出しに使用されているビット線ＢＬ１と同じになるため、アドレス判定回路８の判定結果は一致となる。このとき、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１１の読み出しには選択トランジスタ制御線ＧＲ１、ビット線選択線ＹＧ２が使用される。メモリセルＭＣ０１の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２、カラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。また、選択トランジスタ制御線ＧＬ０が非選択となり、選択トランジスタＴＬ００〜ＴＬ０２がオフされるとともに、充電ビット線選択線ＣＨ１が選択され、ビット線ＢＬ１の電圧は電源電圧にリセットされる。
【００８９】
次に、ビット線ＢＬ１の電圧リセットが行われている間に、メモリセルＭＣ１１の読み出しを行う。メモリセルＭＣ１１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、充電ビット線選択線ＣＨ２が非選択になり、選択トランジスタ制御線ＧＲ１が選択されることで選択トランジスタＴＲ１０〜ＴＲ１２がオンされる。また、ビット線選択線ＹＧ２が選択され、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ２が電源電圧から降下する。このとき、メモリセルＭＣ１１に格納されたデータに応じたセル電流がビット線ＢＬ２に流れ、ビット線ＢＬ２の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。メモリセルＭＣ１１の読み出しにはビット線ＢＬ２が使用されるため、ビット線ＢＬ１の電圧リセットの期間中、メモリセルＭＣ１１の読み出しを行うことができる。
【００９０】
次に、メモリセルＭＣ１１の読み出しが行われている間に、メモリセルＭＣ２２を選択するアドレスを入力する。上記と同様に、メモリセルＭＣ２２の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１１の選択アドレスと比較される。メモリセルＭＣ２２の読み出しは、選択トランジスタＴＲ２２が選択された場合、ビット線ＢＬ３が使用され、メモリセルＭＣ１１の読み出しに使用されているビット線ＢＬ２と異なるため、アドレス判定回路８の判定結果は不一致となる。このとき、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ２２の読み出しには選択トランジスタ制御線ＧＲ２、ビット線選択線ＹＧ３が使用される。メモリセルＭＣ１１の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２、カラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。また、選択トランジスタ制御線ＧＲ１が非選択となり、選択トランジスタＴＲ１０〜ＴＲ１２がオフされるとともに、充電ビット線選択線ＣＨ２が選択され、ビット線ＢＬ２の電圧は電源電圧にリセットされる。ビット線ＢＬ２の電圧リセットの間に、メモリセルＭＣ２２の読み出しがビット線ＢＬ３から行われる。クロック信号が立ち下がることでメモリセルＭＣ２２の選択アドレスがアドレスラッチ回路９にラッチされるとともに充電ビット線選択線ＣＨ３が非選択になり、選択トランジスタ制御線ＧＲ２が選択されることで選択トランジスタＴＲ２０〜ＴＲ２２がオンされる。また、ビット線選択線ＹＧ３が選択され、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ３が電源電圧から降下する。このとき、メモリセルＭＣ２２に格納されたデータに応じたセル電流がビット線ＢＬ３に流れ、ビット線ＢＬ３の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【００９１】
以上のように、アドレス判定回路８の判定信号によって、選択トランジスタ制御線ＧＬ，ＧＲおよびビット線選択線ＹＧの切り換えを行い、読み出し時に使用するビット線を切り換えることで、読み出し後のビット線電圧リセットを行っている間に、次のメモリセルの読み出しを行うことができ、高速なランダム読み出しが可能となる。
【００９２】
本事例は、図７に示す選択トランジスタ１２、ビット線選択トランジスタ１３、充電ビット線選択トランジスタ１４をＰｃｈ型トランジスタで、また記憶素子アレイ１ａをＰｃｈ型不揮発性メモリセル１つで構成した場合を示しているが、記憶素子アレイ１ａは２つ以上のＰｃｈ型不揮発性メモリセルで構成されていてもよく、その構造は限定されず、例えばＮＯＲ型構造であってもよい。また、上記したように、本発明はＰｃｈ型不揮発性メモリセルに限定されるものではなく、１つ以上のデプレッション型不揮発性メモリ、その他、読み出し動作前にビット線電圧を所定の電圧にプリチャージする必要のない記憶素子に適用でき、同様の動作で高速なランダム読み出しが可能となる。
【００９３】
（実施の形態２）
本発明の実施の形態２は、選択トランジスタ制御線の共通化により、制御線の削減を図るものである。
【００９４】
図１０は本発明の実施の形態２における記憶素子アレイの模式的な平面構成を示している。図１０に示すように、本実施の形態にかかわる半導体記憶装置は、ソース端子ｓ１を備える記憶素子１１からなる記憶素子アレイ１ｂを有し、１つの記憶素子ＭＲ［ｎ，ｍ］の第１端に２つの選択トランジスタＴＬ［ｎ，ｍ］，ＴＲ［ｎ，ｍ］（但し、ｎ≧０、ｍ≧０）が接続され、また、選択トランジスタＴＬ［ｎ，ｍ］は第１のビット線ＢＬ［ｍ］に接続され、選択トランジスタＴＲ［ｎ，ｍ］は第２のビット線ＢＬ［ｍ＋１］に接続されている。各ビット線ＢＬ［ｍ］には、ビット線選択線ＹＧ［ｍ］で制御されるビット線選択トランジスタ１３を介してセンスアンプ１６が接続され、また、充電ビット線選択線ＣＨ［ｍ］で制御される充電ビット線選択トランジスタ１４を介して充放電回路１０に接続されている。選択トランジスタＴＬ［ｎ，ｍ］，ＴＲ［ｎ，ｍ］は、選択トランジスタ制御線ＳＧ［ｎ］，ＳＧ［ｎ＋１］によって制御される。センスアンプ１６の他端にはリファレンス１７が接続されている。充放電回路１０は、ビット線ＢＬ０〜ＢＬ３の電圧のプリチャージおよびリセットを行う。
【００９５】
特に限定されるものではないが、図１０に示す記憶素子１１には、選択ワード線のみ選択可能な１つ以上のＰｃｈ型不揮発性メモリ、デプレッション型不揮発性メモリ、その他、読み出し動作前にビット線電圧を所定の電圧にプリチャージする必要のない記憶素子が適用される。また、その構成は特に限定されず、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、その他、ソース線とビット線に記憶素子が接続された構成であればよい。
【００９６】
図１１は記憶素子１１にＰｃｈ型不揮発性メモリセル１１ｐを適用して図１０を展開したものであり、選択トランジスタ１２ｐ、ビット線選択トランジスタ１３ｐ、充電ビット線選択トランジスタ１４ｐは、Ｐｃｈ型トランジスタで構成されている。記憶素子アレイ１ｂは１つ以上のＰｃｈ型メモリセル１１ｐで構成され、メモリセルＭＣ００〜ＭＣ０２は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１２は横方向に共通のワード線ＷＬ１で制御され、メモリセルＭＣ２０〜ＭＣ２２は横方向に共通のワード線ＷＬ２で制御される。また、メモリセル１１ｐの一端は、２つの選択トランジスタＴＬ，ＴＲを介してそれぞれビット線ＢＬ０〜ＢＬ３に接続され、他端が共通ソース線ＳＬに接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれビット線選択トランジスタ１３ｐを介して共通のセンスアンプ１６に接続されている。ビット線選択トランジスタ１３ｐは、それぞれビット線選択線ＹＧ０〜ＹＧ３で制御される。センスアンプ１６はビット線電圧をディスチャージする回路を有する。センスアンプ１６の他端はリファレンス１７と接続され、メモリセル１１ｐの内容をセンスアンプ１６でリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【００９７】
なお、リファレンス１７は、例えば、“１”データを保持したメモリセル１１ｐのセル電流と“０”データを保持したメモリセル１１ｐのセル電流の中間電流を流す電流源またはメモリセルやトランジスタでもよい。また、“１”データを保持したメモリセル１１ｐを読み出したときのビット線電圧と、“０”データを保持したメモリセル１１ｐを読み出したときのビット線電圧の中間電圧を持つ電圧源であってもよい。さらに、上記したメモリセル構成と同じく、リファレンスセルまたはメモリセルの一端に２つの選択トランジスタを接続し、メモリセルの読み出し毎に２つの選択トランジスタが交互に切り換わることで、それぞれ別のビット線に接続される構造でもよい。リファレンス１７の構成は特に限定されるものではなく、センスアンプ１６によってメモリセル１１ｐのデータを判別するための比較基準となればよい。ビット線ＢＬ０〜ＢＬ３は、それぞれ充電ビット線選択トランジスタ１４ｐを介して充放電回路１０に接続されている。充電ビット線選択トランジスタ１４ｐは、それぞれ充電ビット線選択線ＣＨ０〜ＣＨ３で制御される。ビット線ＢＬ０〜ＢＬ３を所定の電圧に設定するときは、充電ビット線選択トランジスタ１４ｐが選択される。充放電回路１０は、ビット線電圧を所定の電圧にプリチャージする機能を有する。
【００９８】
このようなＰｃｈ型メモリセルの読み出しは、次のように行われる。読み出しモードでは、ソース線ＳＬの電圧と全ビット線の電圧が電源電圧に設定されるとともに、選択ワード線には所定の電圧（例えば１Ｖ）が、非選択ワード線は電源電圧が印加される。クロック信号の立ち下がりで、入力アドレスに応じた選択トランジスタ１２ｐ、ビット線選択トランジスタ１３ｐおよびワード線が選択され、センスアンプ１６に設けられたディスチャージ回路により、選択ビット線電圧が電源電圧から降下する。このとき、選択メモリセル１１ｐに格納されたデータに応じたセル電流が選択ビット線に流れ、選択ビット線の電圧が変化する。このセル電流または選択ビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定される。
【００９９】
図１２は図１１に示した回路構成例において、ランダム読み出しの一例としてメモリセルＭＣ００，ＭＣ０１，ＭＣ１１，ＭＣ２２を順番に読み出す場合の、各配線の電圧変化のタイミングを示している。ここでは、図２に示すアドレス判定回路８を用い、アドレスラッチ制御信号ＡＬはクロック信号、アドレス判定信号リセット信号ＲＡＪはモード信号として説明を行う。また、図３に示す信号タイミングのように、アドレス信号の比較が行われた後、アドレスラッチが解除されるまでに、アドレス判定信号制御信号ＣＡＪが“Ｈ”になり、アドレス判定信号ＡＪが有効になるものとして説明する。図１２では、アドレス判定信号制御信号ＣＡＪの変化のタイミングは省略する。
【０１００】
最初、モード信号（アドレス判定信号リセット信号ＲＡＪ）によって読み出しモードに入ると、アドレス判定回路８の出力がリセットされ、“Ｌ”出力となる。また、メモリセルＭＣ００を選択するアドレスが入力される前までに、ソース線ＳＬが電源電圧に設定され、以下、充電ビット線選択線ＣＨ０〜ＣＨ３が全て選択されることで全ビット線ＢＬ０〜ＢＬ３は電源電圧に充電される。
【０１０１】
一方、ワード線ＷＬ０〜ＷＬ２は電源電圧が印加される（期間Ｔ１）。期間Ｔ１で入力されたメモリセルＭＣ００を選択するアドレスはアドレスラッチ回路９を介してロウデコーダ２、カラムデコーダ３に伝わり、アドレスに応じたワード線、ビット線のデコードが行われる。この期間では、クロック信号は“Ｈ”のため、アドレスラッチ回路９にアドレスはラッチされない。
【０１０２】
次に、クロック信号が立ち下がるとアドレスラッチが有効になり、メモリセルＭＣ００を選択するアドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ０に所定の電圧が印加され、また、充電ビット線選択線ＣＨ０が非選択になり、ビット線選択線ＹＧ０が選択されると、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ０が電源電圧から降下する。
【０１０３】
次に、選択トランジスタ制御線ＳＧ０が選択されることで選択トランジスタＴＬ００〜ＴＬ０２がオンされ、メモリセルＭＣ００を介してビット線ＢＬ０とソース線ＳＬが接続される。このとき、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ２）。この期間Ｔ２ではビット線選択線ＹＧ１〜ＹＧ３は非選択であるため、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ１〜ＢＬ３がディスチャージされることはない。また、選択トランジスタ制御線ＳＧ０が選択されることで選択トランジスタＴＬ０１，ＴＬ０２がオンされるが、ソース線ＳＬの電圧は電源電圧であるため、ビット線ＢＬ１，ＢＬ２の電圧は電源電圧を維持する。さらに、充電ビット線選択線ＣＨ１〜ＣＨ３は選択されている。つまり、期間Ｔ２において、ビット線ＢＬ１〜ＢＬ３は電源電圧を維持する。
【０１０４】
一方、期間Ｔ２で、メモリセルＭＣ００のデータ読み出しが行われている間に、メモリセルＭＣ０１を選択するアドレスを入力する。期間Ｔ２では、クロック信号が“Ｌ”のため、アドレスラッチ回路９に保持されたアドレス（メモリセルＭＣ００の選択アドレス）が有効になっており、アドレス信号ＡＤから入力されたメモリセルＭＣ０１の選択アドレスにより、直ちにワード線およびビット線の選択が切り換わることはない。メモリセルＭＣ０１の選択アドレスは、アドレス判定回路８に伝わり、アドレスラッチ回路９で保持されているメモリセルＭＣ００の選択アドレスと比較される。比較は、現在の読み出しで使用されているビット線と次の読み出しに使用されるビット線が同じか異なるかで判定される。メモリセルＭＣ０１の読み出しは、選択トランジスタＴＬ０１が選択された場合、ビット線ＢＬ１が使用され、メモリセルＭＣ００の読み出しに使用されているビット線ＢＬ０とは異なるため、アドレス判定回路８の判定結果は不一致となる。アドレス判定信号ＡＪが不一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ０１の読み出しには選択トランジスタ制御線ＳＧ０、ビット線選択線ＹＧ１が使用される。
【０１０５】
次に、メモリセルＭＣ００の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ０１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。また、ワード線ＷＬ０が非選択となり、選択トランジスタ制御線ＳＧ０が非選択となることで選択トランジスタＴＬ００〜ＴＬ０２がオフされるとともに、充電ビット線選択線ＣＨ０が選択され、ビット線ＢＬ０の電圧は電源電圧にリセットされる（期間Ｔ３）。期間Ｔ３では、ロウデコーダ２およびカラムデコーダ３でのアドレスデコードが完了した後、ビット線ＢＬ０の電圧リセットの完了を待たず、メモリセルＭＣ０１の読み出しを行う。メモリセルＭＣ０１の読み出しは、まず、クロック信号が立ち下がることでメモリセルＭＣ０１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ０が選択され、充電ビット線選択線ＣＨ１が非選択になり、ビット線選択線ＹＧ１が選択される。
【０１０６】
次に、選択トランジスタ制御線ＳＧ０が選択されることで選択トランジスタＴＬ００〜ＴＬ０２がオンされると、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ１が電源電圧から降下する。このとき、メモリセルＭＣ０１に格納されたデータに応じたセル電流がビット線ＢＬ１に流れ、ビット線ＢＬ１の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１０７】
一方、メモリセルＭＣ０１の読み出しが行われている間、ビット線ＢＬ０の電圧リセットは完了され、ビット線ＢＬ０の電圧は電源電圧に設定される。また、メモリセルＭＣ０１の読み出しが行われている間に、メモリセルＭＣ１１を選択するアドレスを入力する。メモリセルＭＣ００を読み出したときと同様に、メモリセルＭＣ１１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ０１の選択アドレスと比較される。メモリセルＭＣ１１の読み出しは、選択トランジスタＴＬ１１が選択された場合、ビット線ＢＬ１が使用され、メモリセルＭＣ０１の読み出しに使用されているビット線ＢＬ１と同じになるため、アドレス判定回路８の判定結果は一致となる。このとき、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１１の読み出しには選択トランジスタ制御線ＳＧ２、ビット線選択線ＹＧ２が使用される。メモリセルＭＣ０１の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２、カラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。また、選択トランジスタ制御線ＳＧ０が非選択となり、選択トランジスタＴＬ００〜ＴＬ０２がオフされるとともに、充電ビット線選択線ＣＨ１が選択され、ビット線ＢＬ１の電圧は電源電圧にリセットされる。
【０１０８】
次に、ビット線ＢＬ１の電圧リセットが行われている間に、メモリセルＭＣ１１の読み出しを行う。メモリセルＭＣ１１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１が選択され、充電ビット線選択線ＣＨ２が非選択になり、選択トランジスタ制御線ＳＧ２が選択されることで選択トランジスタＴＬ２０〜ＴＬ２２，ＴＲ１０〜ＴＲ１２がオンされる。また、ビット線選択線ＹＧ２が選択され、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ２が電源電圧から降下する。このとき、メモリセルＭＣ１１に格納されたデータに応じたセル電流がビット線ＢＬ２に流れ、ビット線ＢＬ２の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。メモリセルＭＣ１１の読み出しにはビット線ＢＬ２が使用されるため、ビット線ＢＬ１の電圧リセットの期間中、メモリセルＭＣ１１の読み出しを行うことができる。このメモリセルＭＣ１１の読み出し期間では、ビット線選択線ＹＧ０，ＹＧ１，ＹＧ３は非選択であるため、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ０，ＢＬ１，ＢＬ３がディスチャージされることはない。また、選択トランジスタ制御線ＳＧ２が選択されることで選択トランジスタＴＬ２０〜ＴＬ２２，ＴＲ１０〜ＴＲ１２がオンされるが、ソース線ＳＬの電圧は電源電圧であるため、メモリセルＭＣ１０，ＭＣ１２によってビット線ＢＬ１，ＢＬ３の電圧が変動することはなく、電源電圧を維持する。
【０１０９】
一方、ワード線ＷＬ２が非選択であるため、選択トランジスタＴＬ２２がオンしてもメモリセルＭＣ２２からセル電流が流れることはなく、メモリセルＭＣ１１の読み出しに使用されているビット線ＢＬ２の電圧に影響を与えることはない。さらに、充電ビット線選択線ＣＨ０，ＣＨ１，ＣＨ３は選択されている。つまりメモリセルＭＣ１１の読み出し期間において、ビット線ＢＬ０，ＢＬ１，ＢＬ３は電源電圧を維持し、ビット線ＢＬ２と電源電圧が短絡することはない。
【０１１０】
次に、メモリセルＭＣ１１の読み出しが行われている間に、メモリセルＭＣ２２を選択するアドレスを入力する。上記と同様に、メモリセルＭＣ２２の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１１の選択アドレスと比較される。メモリセルＭＣ２２の読み出しは、選択トランジスタＴＲ２２が選択された場合、ビット線ＢＬ３が使用され、メモリセルＭＣ１１の読み出しに使用されているビット線ＢＬ２と異なるため、アドレス判定回路８の判定結果は不一致となる。このとき、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ２２の読み出しには選択トランジスタ制御線ＳＧ３、ビット線選択線ＹＧ３が使用される。メモリセルＭＣ１１の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２、カラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。また、ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＳＧ１が非選択となることで選択トランジスタＴＬ２０〜ＴＬ２２，ＴＲ１０〜ＴＲ１２がオフされるとともに、充電ビット線選択線ＣＨ２が選択され、ビット線ＢＬ２の電圧は電源電圧にリセットされる。ビット線ＢＬ２の電圧リセットの間に、メモリセルＭＣ２２の読み出しがビット線ＢＬ３から行われる。クロック信号が立ち下がることでメモリセルＭＣ２２の選択アドレスがアドレスラッチ回路９にラッチされるとともに、充電ビット線選択線ＣＨ３が非選択になり、選択トランジスタ制御線ＳＧ２が選択されることで選択トランジスタＴＲ２０〜ＴＲ２２がオンされる。また、ビット線選択線ＹＧ３が選択され、センスアンプ１６内のディスチャージ回路によってビット線ＢＬ３が電源電圧から降下する。このとき、メモリセルＭＣ２２に格納されたデータに応じたセル電流がビット線ＢＬ３に流れ、ビット線ＢＬ３の電圧は変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１１１】
以上のように、アドレス判定回路８の判定出力によって、選択トランジスタ制御線ＳＧ［ｎ］，ＳＧ［ｎ＋１］（但し、ｎ≧０）およびビット線選択線ＹＧ［ｍ］（但し、ｍ≧０）の切り換えを行い、読み出しに使用するビット線を切り換えることで、読み出し後のビット線電圧のリセットを行っている間に、次のメモリセルの読み出しを行うことができ、高速なランダム読み出しが可能となる。
【０１１２】
加えて、選択トランジスタＴＬ［ｎ＋１，ｍ］，ＴＲ［ｎ，ｍ］（但し、ｎ≧０、ｍ≧０）を選択トランジスタ制御線ＳＧ［ｎ＋１］で共通制御することで、実施の形態１よりも制御線を少なくすることができる。
【０１１３】
本事例は、図１０に示す選択トランジスタ１２、ビット線選択トランジスタ１３、充電ビット線選択トランジスタ１４をＰｃｈ型トランジスタで、また記憶素子１１をＰｃｈ型不揮発性メモリセル１つで構成した場合を示しているが、記憶素子１１は２つ以上のＰｃｈ型不揮発性メモリセルで構成されていてもよく、その構造は限定されず、例えばＮＯＲ型構造であってもよい。また、上記したように、本発明はＰｃｈ型不揮発性メモリセルに限定されるものではなく、選択ワード線のみ制御可能な１つ以上のデプレッション型不揮発性メモリ、その他、選択ワード線のみ制御可能で、かつ読み出し動作前にビット線電圧を所定の電圧にプリチャージする必要のない記憶素子に適用でき、同様の動作で高速なランダム読み出しが可能となる。
【０１１４】
（実施の形態３）
図１３は本発明の実施の形態３における記憶素子アレイの模式的な平面構成を示している。図１３に示すように、本実施の形態にかかわる半導体記憶装置は、ソース端子ｓ１を備える記憶素子１１からなる記憶素子アレイ１ｃを有し、１つの記憶素子ＭＲ［ｎ，ｍ］の第１端に２つの選択トランジスタＴＬ［ｎ，ｍ］，ＴＲ［ｎ，ｍ］（但し、ｎ≧０、ｍ≧０）が接続され、また、選択トランジスタＴＬ［ｎ，ｍ］は第１のビット線ＢＬ［ｍ］に接続され、選択トランジスタＴＲ［ｎ，ｍ］は第２のビット線ＢＬ［ｍ＋１］に接続されている。選択トランジスタＴＬ［ｎ＋１，ｍ］，ＴＲ［ｎ＋１，ｍ］，ＴＬ［ｎ，ｍ＋１］，ＴＲ［ｎ，ｍ＋１］は、選択トランジスタ制御線ＧＬ［ｎ＋１］，ＧＲ［ｎ＋１］によって制御され、例えば、選択トランジスタ制御線ＧＬ１は選択トランジスタＴＬ１０，ＴＬ０１，ＴＬ１２を制御し、選択トランジスタ制御線ＧＲ１は選択トランジスタＴＲ１０，ＴＲ０１，ＴＲ１２を制御する。各ビット線ＢＬ［ｍ］には、ビット線選択線ＹＧ［ｍ］で制御されるビット線選択トランジスタ１３を介してセンスアンプ１６が接続されている。センスアンプ１６の他端にはリファレンス１７が接続されている。また、ビット線ＢＬ［ｍ］は、充電ビット線選択線ＣＨ［ｍ］で制御される充電ビット線選択トランジスタ１４ａ、および、リセットビット線選択線ＲＳ［ｍ］で制御されるリセットビット線選択トランジスタ１４ｂを介して充放電回路１０に接続されている。充放電回路１０は、ビット線ＢＬ［ｍ］の電圧のプリチャージおよびリセットを行い、ビット線ＢＬ［ｍ］を所定の電圧に設定するときは充電ビット線選択トランジスタ１４ａが選択され、ビット線電圧をリセットする場合にはリセットビット線選択トランジスタ１４ｂが選択される。
【０１１５】
特に限定されるものではないが、図１３に示す記憶素子アレイ１ｃには、選択ワード線のみ選択可能な１つ以上のキャパシタ、デプレッション型不揮発性メモリ、Ｎｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、“０”，“１”データを格納できる記憶素子が適用される。また、その構成は特に限定されず、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、その他、ソース線とビット線に記憶素子が接続された構成であればよい。
【０１１６】
図１４は記憶素子１１にＮｃｈ型不揮発性メモリセル１１ｎを適用して図１３を展開したものであり、選択トランジスタ１２ｎ、ビット線選択トランジスタ１３ｎ、充電ビット線選択トランジスタ１４ａ、リセットビット線選択トランジスタ１４ｂは、Ｎｃｈ型トランジスタで構成されている。記憶素子アレイ１ｃは１つ以上のＮｃｈ型メモリセル１１ｎで構成され、メモリセルＭＣ００〜ＭＣ０２は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１２は横方向に共通のワード線ＷＬ１で制御され、メモリセルＭＣ２０〜ＭＣ２２は横方向に共通のワード線ＷＬ２で制御される。また、メモリセル１１ｎの一端は、２つの選択トランジスタＴＬ，ＴＲを介してそれぞれビット線ＢＬ０〜ＢＬ３に接続され、他端が共通ソース線ＳＬに接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれビット線選択線ＹＧ０〜ＹＧ３で制御されるビット線選択トランジスタ１３ｎを介して共通のセンスアンプ１６に接続されている。センスアンプ１６の他端はリファレンス１７と接続され、メモリセル１１ｎの内容をセンスアンプ１６でリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【０１１７】
なお、リファレンス１７は、例えば、“１”データを保持したメモリセル１１ｎのセル電流と“０”データを保持したメモリセル１１ｎのセル電流の中間電流を流す電流源またはメモリセルやトランジスタでもよい。また、“１”データを保持したメモリセル１１ｎを読み出したときのビット線電圧と、“０”データを保持したメモリセル１１ｎを読み出したときのビット線電圧の中間電圧を持つ電圧源であってもよい。さらに、上記したメモリセル構成と同じく、リファレンスセルまたはメモリセルの一端に２つの選択トランジスタを接続し、メモリセルの読み出し毎に２つの選択トランジスタが交互に切り換わることで、それぞれ別のビット線に接続される構造でもよい。リファレンス１７の構成は特に限定されるものではなく、センスアンプ１６によってメモリセル１１ｎのデータを判別するための比較基準となればよい。ビット線ＢＬ０〜ＢＬ３は、それぞれ充電ビット線選択トランジスタ１４ａおよびリセットビット線選択トランジスタ１４ｂを介して充放電回路１０に接続されている。充電ビット線選択トランジスタ１４ａはそれぞれ充電ビット線選択線ＣＨ０〜ＣＨ３で制御され、リセットビット線選択トランジスタ１４ｂはそれぞれリセットビット線選択線ＲＳ０〜ＲＳ３で制御される。ビット線ＢＬ０〜ＢＬ３を所定の電圧に設定するときは充電ビット線選択トランジスタ１４ａが選択され、ビット線ＢＬ０〜ＢＬ３を所定の電圧にリセットするときはリセットビット線選択トランジスタ１４ｂが選択される。充放電回路１０は、ビット線電圧を所定の電圧にプリチャージおよびリセットする機能を有する。
【０１１８】
このようなＮｃｈ型メモリセル１１ｎの読み出しは、次のように行われる。まず、読み出しモードに入ると、ソース線ＳＬの電圧が接地電圧（０Ｖ）に設定される。アドレスが入力され、選択メモリセルが決定されると、入力アドレスで選択された充電ビット線選択トランジスタ１４ａによって、読み出しを行うビット線の電圧が所定の電圧（例えば３Ｖ）に設定される。
【０１１９】
次に、入力アドレスに応じて選択メモリセルに接続されるワード線に所定の電圧（例えば３Ｖ）が印加され、ビット線選択トランジスタ１３ｎおよび選択トランジスタ１２ｎが選択される。このとき、選択ビット線は選択メモリセル１１ｎを介してソース線ＳＬに接続されるため、選択メモリセル１１ｎに格納されたデータに応じたセル電流が選択ビット線に流れ、選択ビット線の電圧が変化する。このセル電流または選択ビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定される。
【０１２０】
図１５は図１４に示した回路構成例において、ランダム読み出しの一例としてメモリセルＭＣ００，ＭＣ１２，ＭＣ１１，ＭＣ２１を順番に読み出す場合の、各配線の電圧変化のタイミングを示している。ここでは、図６に示すアドレス判定回路８′を用い、アドレスラッチ制御信号ＡＬはクロック信号、アドレス判定信号リセット信号ＲＡＪはモード信号として説明を行う。また、図３に示す信号タイミングのように、アドレス信号の比較が行われた後、アドレスラッチが解除されるまでに、アドレス判定信号制御信号ＣＡＪが“Ｈ”になり、アドレス判定信号ＡＪが有効になるものとして説明する。図１５では、アドレス判定信号制御信号ＣＡＪの変化のタイミングは省略する。
【０１２１】
最初、モード信号（アドレス判定信号リセット信号ＲＡＪ）によって読み出しモードに入ると、アドレス判定回路８′の出力がリセットされ、“Ｌ”出力となる。また、メモリセルＭＣ００を選択するアドレスが入力される前までに、ソース線ＳＬが接地電圧に設定され、リセットビット線選択線ＲＳ０〜ＲＳ３が全て選択されることで全ビット線ＢＬ０〜ＢＬ３は接地電圧に設定される。
【０１２２】
一方、ワード線ＷＬ０〜ＷＬ２は接地電圧が印加される（期間Ｔ１）。期間Ｔ１で入力されたメモリセルＭＣ００を選択するアドレスはアドレスラッチ回路９を介してロウデコーダ２、カラムデコーダ３に伝わり、アドレスに応じたワード線、ビット線のデコードが行われる。この期間では、クロック信号は“Ｈ”のため、アドレスラッチ回路９にアドレスはラッチされない。また、ビット線のデコードが完了すると、リセットビット線選択線ＲＳ０が非選択になり、充電ビット線選択線ＣＨ０が選択されることでビット線ＢＬ０が所定の電圧にプリチャージされる。
【０１２３】
次に、クロック信号が立ち下がるとアドレスラッチが有効になり、メモリセルＭＣ００を選択するアドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ０に所定の電圧が印加される。また、充電ビット線選択線ＣＨ０が非選択となり、ビット線選択線ＹＧ０が選択されることでセンスアンプ１６がビット線ＢＬ０と接続される。さらに、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ００，ＴＬ０２が選択される。このとき、ビット線ＢＬ０はメモリセルＭＣ００を介してソース線ＳＬに接続され、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ２）。この期間Ｔ２では、ワード線ＷＬ０を選択することでメモリセルＭＣ０１，ＭＣ０２が選択されるが、選択トランジスタ制御線ＧＬ１は非選択のため、メモリセルＭＣ０１によってビット線ＢＬ１の電圧が変化することはない。また、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ０２が選択され、メモリセルＭＣ０２を介してビット線ＢＬ２とソース線ＳＬが接続されるが、リセットビット線選択線ＲＳ２が選択されているため、ビット線ＢＬ２からソース線ＳＬへ電流は流れず、ビット線ＢＬ２は接地電圧を維持する。
【０１２４】
一方、期間Ｔ２で、メモリセルＭＣ００のデータ読み出しが行われている間に、メモリセルＭＣ１２を選択するアドレスを入力する。期間Ｔ２では、クロック信号が“Ｌ”のため、アドレスラッチ回路９に保持されたアドレス（メモリセルＭＣ００の選択アドレス）が有効になっており、アドレス信号ＡＤから入力されたメモリセルＭＣ１２の選択アドレスにより、直ちにワード線およびビット線の選択が切り換わることはない。メモリセルＭＣ１２の選択アドレスは、アドレス判定回路８′に伝わり、アドレスラッチ回路９で保持されているメモリセルＭＣ００の選択アドレスと比較される。比較は、現在の読み出しで使用されているビット線と、次の読み出しに使用されるビット線が共に偶数番目かまたは奇数番目かで判定される。メモリセルＭＣ１２の読み出しは、選択トランジスタＴＬ１２が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ００の読み出しに使用されているビット線ＢＬ０（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１２の読み出しには選択トランジスタ制御線ＧＲ１、ビット線選択線ＹＧ３が使用され、ビット線ＢＬ３から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ３が選択され、リセットビット線選択線ＲＳ３が非選択になることでビット線ＢＬ３がプリチャージされる。このとき、メモリセルＭＣ００を読み出すために非選択となっているリセットビット線選択線ＲＳ０は非選択を維持する。
【０１２５】
次に、メモリセルＭＣ００の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１２を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ０が非選択となり、選択トランジスタ制御線ＧＬ０が非選択となることで選択トランジスタＴＬ００，ＴＬ０２がオフするとともに、リセットビット線選択線ＲＳ０が選択され、ビット線ＢＬ０の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ３の選択およびリセットビット線選択線ＲＳ３の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１２のアドレスデコードが完了した後、ビット線ＢＬ０の電圧リセットの完了を待たず、メモリセルＭＣ１２の読み出しを行う（期間Ｔ３）。期間Ｔ３では、メモリセルＭＣ１２の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１２の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加され、充電ビット線選択線ＣＨ３が非選択、かつビット線選択線ＹＧ３が選択され、選択トランジスタ制御線ＧＲ１の選択により選択トランジスタＴＲ１０，ＴＲ０１，ＴＲ１２がオンされることで行われる。このとき、ビット線ＢＬ３はメモリセルＭＣ１２を介してソース線ＳＬに接続され、メモリセルＭＣ１２に格納されたデータに応じたセル電流がビット線ＢＬ３に流れ、ビット線ＢＬ３の電圧が変化し、このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。ワード線ＷＬ１を選択することでメモリセルＭＣ１１も選択されるが、選択トランジスタ制御線ＧＲ２は非選択のため、メモリセルＭＣ１１によってビット線ＢＬ２の電圧が変化することはない。また、選択トランジスタ制御線ＧＲ１が選択されることで選択トランジスタＴＲ０１が選択されるが、ワード線ＷＬ０が非選択のため、ビット線ＢＬ２がメモリセルＭＣ０１を介してソース線ＳＬと接続されず、ビット線ＢＬ２の電圧が変化することはない。さらに、ワード線ＷＬ１を選択することでメモリセルＭＣ１０が選択され、かつ選択トランジスタ制御線ＧＲ１が選択されることで選択トランジスタＴＲ１０が選択され、ビット線ＢＬ１とソース線ＳＬがメモリセルＭＣ１０を介して接続されるが、リセットビット線選択線ＲＳ１が選択されているため、ビット線ＢＬ１からソース線ＳＬへ電流は流れず、ビット線ＢＬ１は接地電圧を維持する。
【０１２６】
一方、メモリセルＭＣ１２の読み出しが行われている間、ビット線ＢＬ０の電圧リセットは完了され、ビット線ＢＬ０の電圧は接地電圧に設定される。また、メモリセルＭＣ１２の読み出しが行われている間に、メモリセルＭＣ１１を選択するアドレスを入力する。メモリセルＭＣ００を読み出したときと同様に、メモリセルＭＣ１１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１２の選択アドレスと比較される。メモリセルＭＣ１２の読み出しは、選択トランジスタＴＲ１１が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ１２の読み出しに使用されているビット線ＢＬ３（奇数番目ビット線）と一致しないため、アドレス判定回路８′の判定結果は不一致となる。アドレス判定信号ＡＪが不一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ１１の読み出しには選択トランジスタ制御線ＧＲ２、ビット線選択線ＹＧ２が使用され、ビット線ＢＬ２から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ２が選択され、リセットビット線選択線ＲＳ２が非選択になることでビット線ＢＬ２がプリチャージされる。このとき、メモリセルＭＣ１２を読み出すために非選択となっているリセットビット線選択線ＲＳ３は非選択を維持する。
【０１２７】
次に、メモリセルＭＣ１２の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＧＲ１が非選択となることで選択トランジスタＴＲ１０，ＴＲ０１，ＴＲ１２が非選択になるとともに、リセットビット線選択線ＲＳ３が選択され、ビット線ＢＬ３の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ２の選択およびリセットビット線選択線ＲＳ２の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１１のアドレスデコードが完了した後、ビット線ＢＬ３の電圧リセットの完了を待たず、メモリセルＭＣ１１の読み出しを行う。メモリセルＭＣ１１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加され、充電ビット線選択線ＣＨ２が非選択、かつビット線選択線ＹＧ２が選択され、選択トランジスタ制御線ＧＲ２の選択により選択トランジスタＴＲ２０，ＴＲ１１，ＴＲ２２がオンすることで行われる。このとき、ビット線ＢＬ２はメモリセルＭＣ１１を介してソース線ＳＬに接続され、メモリセルＭＣ１１に格納されたデータに応じたセル電流がビット線ＢＬ２に流れ、ビット線ＢＬ２の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。ワード線ＷＬ１を選択することでメモリセルＭＣ１０，ＭＣ１２も選択されるが、選択トランジスタ制御線ＧＲ１は非選択のため、メモリセルＭＣ１０およびメモリセルＭＣ１２によってビット線ＢＬ１およびビット線ＢＬ３の電圧が変化することはない。また、選択トランジスタ制御線ＧＲ２が選択されることで選択トランジスタＴＲ２０，ＴＲ２２が選択されるが、ワード線ＷＬ２が非選択のため、ビット線ＢＬ１がメモリセルＭＣ２０を介してソース線ＳＬと接続されず、またビット線ＢＬ３がメモリセルＭＣ２２を介してソース線ＳＬと接続されず、ビット線ＢＬ１およびビット線ＢＬ３の電圧が変化することはない。
【０１２８】
一方、メモリセルＭＣ１１の読み出しが行われている間、ビット線ＢＬ３の電圧リセットは完了され、ビット線ＢＬ３の電圧は接地電圧に設定される。また、メモリセルＭＣ１１の読み出しが行われている間に、メモリセルＭＣ２１を選択するアドレスを入力する。メモリセルＭＣ１２を読み出したときと同様に、メモリセルＭＣ２１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１１の選択アドレスと比較される。メモリセルＭＣ２１の読み出しは、選択トランジスタＴＲ２１が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ１１の読み出しに使用されているビット線ＢＬ２（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ２１の読み出しには選択トランジスタ制御線ＧＬ３、ビット線選択線ＹＧ１が使用され、ビット線ＢＬ１から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ１が選択され、リセットビット線選択線ＲＳ１が非選択になることでビット線ＢＬ１がプリチャージされる。このとき、メモリセルＭＣ１１を読み出すために非選択となっているリセットビット線選択線ＲＳ２は非選択を維持する。
【０１２９】
次に、メモリセルＭＣ１１の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ２１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＧＲ２が非選択となることで選択トランジスタＴＲ２０，ＴＲ１１，ＴＲ２２がオフするとともに、リセットビット線選択線ＲＳ２が選択され、ビット線ＢＬ２の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ１の選択およびリセットビット線選択線ＲＳ１の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ２１のアドレスデコードが完了した後、ビット線ＢＬ２の電圧リセットの完了を待たず、メモリセルＭＣ２１の読み出しを行う。メモリセルＭＣ２１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ２１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ２に所定の電圧が印加され、充電ビット線選択線ＣＨ１が非選択、かつビット線選択線ＹＧ１が選択され、選択トランジスタ制御線ＧＬ３の選択により選択トランジスタＴＬ２１がオンすることで行われる。このとき、ビット線ＢＬ１はメモリセルＭＣ２１を介してソース線ＳＬに接続され、メモリセルＭＣ２１に格納されたデータに応じたセル電流がビット線ＢＬ１に流れ、ビット線ＢＬ１の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１３０】
以上のように、アドレス判定回路８′の判定信号によって、選択トランジスタ制御線ＧＬ，ＧＲおよびビット線選択線ＹＧの切り換えを行い、読み出し時に使用するビット線を切り換えることで、メモリセルの読み出しを行っている間に次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧リセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【０１３１】
本事例は、図１３に示す選択トランジスタ１２、ビット線選択トランジスタ１３、充電ビット線選択トランジスタ１４ａをＮｃｈ型トランジスタで構成した場合を示しているが、Ｐｃｈ型トランジスタを用いてもよい。また、記憶素子アレイ１ｃをＮｃｈ型不揮発性メモリセル１つで構成した場合を示しているが、記憶素子アレイ１ｃは２つ以上のＮｃｈ型不揮発性メモリセルで構成されていてもよく、その構造は限定されず、例えばＮＯＲ型構造であってもよい。また、上記したように、本発明はＮｃｈ型不揮発性メモリセルに限定されるものではなく、選択ワード線のみ制御可能な１つ以上のＰｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、選択ワード線のみ制御可能な記憶素子に適用でき、同様の動作で高速なランダム読み出しが可能となる。
【０１３２】
（実施の形態４）
図１６は本発明の実施の形態４における記憶素子アレイの模式的な平面構成を示している。図１６に示すように、本実施の形態にかかわる半導体記憶装置は、ソース端子ｓ１を備える記憶素子１１からなる記憶素子アレイ１ｄを有し、記憶素子ＭＲ［２ｎ＋１，２ｍ］およびＭＲ［２ｎ＋２，２ｍ］の第１端に２つの選択トランジスタＴＬ［２ｎ＋２，２ｍ］，ＴＲ［２ｎ＋２，２ｍ］（但し、ｎ≧０、ｍ≧０）が接続され、また、選択トランジスタＴＬ［２ｎ＋２，２ｍ］は第１のビット線ＢＬ［２ｍ］に接続され、選択トランジスタＴＲ［２ｎ＋２，２ｍ］は第２のビット線ＢＬ［２ｍ＋１］に接続されている。選択トランジスタＴＬ［２ｎ＋２，２ｍ］，ＴＲ［２ｎ＋２，２ｍ］は、選択トランジスタ制御線ＧＬ［２ｎ＋２］，ＧＲ［２ｎ＋２］によって制御される。また、記憶素子ＭＲ［２ｎ，２ｍ＋１］およびＭＲ［２ｎ＋１，２ｍ＋１］の第１端に２つの選択トランジスタＴＬ［２ｎ＋１，２ｍ＋１］，ＴＲ［２ｎ＋１，２ｍ＋１］（但し、ｎ≧０、ｍ≧０）が接続され、また、選択トランジスタＴＬ［２ｎ＋１，２ｍ＋１］は第１のビット線ＢＬ［２ｍ＋１］に接続され、選択トランジスタＴＲ［２ｎ＋１，２ｍ＋１］は第２のビット線ＢＬ［２ｍ＋２］に接続されている。選択トランジスタＴＬ［２ｎ＋１，２ｍ＋１］，ＴＲ［２ｎ＋１，２ｍ＋１］は、選択トランジスタ制御線ＧＬ［２ｎ＋１］，ＧＲ［２ｎ＋１］によって制御される。例えば、選択トランジスタ制御線ＧＬ１は選択トランジスタＴＬ１１を制御し、選択トランジスタ制御線ＧＲ１は選択トランジスタＴＲ１１を制御する。各ビット線ＢＬ［ｍ］には、ビット線選択線ＹＧ［ｍ］で制御されるビット線選択トランジスタ１３を介してセンスアンプ１６が接続されている。センスアンプ１６の他端にはリファレンス１７が接続されている。また、ビット線ＢＬ［ｍ］は、充電ビット線選択線ＣＨ［ｍ］で制御される充電ビット線選択トランジスタ１４ａ、および、リセットビット線選択線ＲＳ［ｍ］で制御されるリセットビット線選択トランジスタ１４ｂを介して充放電回路１０に接続されている。充放電回路１０は、ビット線ＢＬ［ｍ］の電圧のプリチャージおよびリセットを行い、ビット線ＢＬ［ｍ］を所定の電圧に設定するときは充電ビット線選択トランジスタ１４ａが選択され、ビット線電圧をリセットする場合にはリセットビット線選択トランジスタ１４ｂが選択される。
【０１３３】
特に限定されるものではないが、図１６に示す記憶素子１１には、選択ワード線のみ選択可能な１つ以上のキャパシタ、デプレッション型不揮発性メモリ、Ｎｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、“０”，“１”データを格納できる記憶素子が適用される。また、その構成は特に限定されず、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、その他、ソース線とビット線に記憶素子が接続された構成であればよい。
【０１３４】
図１７は記憶素子１１にＮｃｈ型不揮発性メモリセル１１ｎを適用して図１６を展開したものであり、選択トランジスタ１２ｎ、ビット線選択トランジスタ１３ｎ、充電ビット線選択トランジスタ１４ａ、リセットビット線選択トランジスタ１４ｂは、Ｎｃｈ型トランジスタで構成されている。記憶素子アレイ１ｄは１つ以上のＮｃｈ型メモリセル１１ｎで構成され、メモリセルＭＣ００〜ＭＣ０２は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１２は横方向に共通のワード線ＷＬ１で制御され、メモリセルＭＣ２０〜ＭＣ２２は横方向に共通のワード線ＷＬ２で制御される。また、メモリセル１１ｎの一端は、２つの選択トランジスタＴＬ，ＴＲを介してそれぞれビット線ＢＬ０〜ＢＬ３に接続され、他端が共通ソース線ＳＬに接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれビット線選択線ＹＧ０〜ＹＧ３で制御されるビット線選択トランジスタ１３ｎを介して共通のセンスアンプ１６に接続されている。センスアンプ１６の他端はリファレンス１７と接続され、メモリセル１１ｎの内容をセンスアンプ１６でリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【０１３５】
なお、リファレンス１７は、例えば、“１”データを保持したメモリセル１１ｎのセル電流と“０”データを保持したメモリセル１１ｎのセル電流の中間電流を流す電流源またはメモリセルやトランジスタでもよい。また、“１”データを保持したメモリセル１１ｎを読み出したときのビット線電圧と“０”データを保持したメモリセル１１ｎを読み出したときのビット線電圧の中間電圧を持つ電圧源であってもよい。さらに、上記したメモリセル構成と同じく、リファレンスセルまたはメモリセルの一端に２つの選択トランジスタを接続し、メモリセルの読み出し毎に２つの選択トランジスタが交互に切り換わることで、それぞれ別のビット線に接続される構造でもよい。リファレンス１７の構成は特に限定されるものではなく、センスアンプ１６によってメモリセル１１ｎのデータを判別するための比較基準となればよい。ビット線ＢＬ０〜ＢＬ３は、それぞれ充電ビット線選択トランジスタ１４ａおよびリセットビット線選択トランジスタ１４ｂを介して充放電回路１０に接続されている。充電ビット線選択トランジスタ１４ａはそれぞれ充電ビット線選択線ＣＨ０〜ＣＨ３で制御され、リセットビット線選択トランジスタ１４ｂはそれぞれリセットビット線選択線ＲＳ０〜ＲＳ３で制御される。ビット線ＢＬ０〜ＢＬ３を所定の電圧に設定するときは充電ビット線選択トランジスタ１４ａが選択され、ビット線ＢＬ０〜ＢＬ３を所定の電圧にリセットするときはリセットビット線選択トランジスタ１４ｂが選択される。充放電回路１０は、ビット線電圧を所定の電圧にプリチャージおよびリセットする機能を有する。
【０１３６】
このようなＮｃｈ型メモリセルの読み出しは、次のように行われる。まず、読み出しモードに入ると、ソース線ＳＬの電圧が接地電圧に設定される。アドレスが入力され、選択メモリセルが決定されると、入力アドレスで選択された充電ビット線選択トランジスタ１４ａによって、読み出しを行うビット線の電圧が所定の電圧に設定（例えば３Ｖ）される。
【０１３７】
次に、選択メモリセルに接続されるワード線に所定の電圧（例えば３Ｖ）が印加され、入力アドレスに応じたビット線選択トランジスタ１３ｎおよび選択トランジスタ１２ｎが選択される。このとき、選択ビット線は選択メモリセル１１ｎを介してソース線ＳＬに接続されるため、選択メモリセルに格納されたデータに応じたセル電流が選択ビット線に流れ、選択ビット線の電圧が変化する。このセル電流または選択ビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定される。
【０１３８】
図１８は図１７に示した回路構成例において、ランダム読み出しの一例としてメモリセルＭＣ００，ＭＣ１２，ＭＣ１１，ＭＣ２１を順番に読み出す場合の、各配線の電圧変化のタイミングを示している。ここでは、図６に示すアドレス判定回路８′を用い、アドレスラッチ制御信号ＡＬはクロック信号、アドレス判定信号リセット信号ＲＡＪはモード信号として説明を行う。また、図３に示す信号タイミングのように、アドレス信号の比較が行われた後、アドレスラッチが解除されるまでに、アドレス判定信号制御信号ＣＡＪが“Ｈ”になり、アドレス判定信号ＡＪが有効になるものとして説明する。図１８では、アドレス判定信号制御信号ＣＡＪの変化のタイミングは省略する。
【０１３９】
最初、モード信号（アドレス判定信号リセット信号ＲＡＪ）によって読み出しモードに入ると、アドレス判定回路８′の出力がリセットされ、“Ｌ”出力となる。また、メモリセルＭＣ００を選択するアドレスが入力される前までに、ソース線ＳＬが接地電圧に設定され、リセットビット線選択線ＲＳ０〜ＲＳ３が全て選択されることで全ビット線ＢＬ０〜ＢＬ３は接地電圧に設定される。
【０１４０】
一方、ワード線ＷＬ０〜ＷＬ３は接地電圧が印加される（期間Ｔ１）。期間Ｔ１で入力されたメモリセルＭＣ００を選択するアドレスはアドレスラッチ回路９を介してロウデコーダ２、カラムデコーダ３に伝わり、アドレスに応じたワード線、ビット線のデコードが行われる。この期間では、クロック信号は“Ｈ”のため、アドレスラッチ回路９にアドレスはラッチされない。また、ビット線のデコードが完了すると、リセットビット線選択線ＲＳ０が非選択になり、充電ビット線選択線ＣＨ０が選択されることでビット線ＢＬ０が所定の電圧にプリチャージされる。
【０１４１】
次に、クロック信号が立ち下がるとアドレスラッチが有効になり、メモリセルＭＣ００を選択するアドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ０に所定の電圧が印加される。また、充電ビット線選択線ＣＨ０が非選択となり、ビット線選択線ＹＧ０が選択されることでセンスアンプ１６がビット線ＢＬ０と接続される。さらに、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ００，ＴＬ０２が選択される。このとき、ビット線ＢＬ０はメモリセルＭＣ００を介してソース線ＳＬに接続され、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ２）。この期間Ｔ２では、ワード線ＷＬ０を選択することでメモリセルＭＣ０１，ＭＣ０２が選択されるが、選択トランジスタ制御線ＧＬ１は非選択のため、メモリセルＭＣ０１によってビット線ＢＬ１の電圧が変化することはない。また、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ０２が選択され、メモリセルＭＣ０２を介してビット線ＢＬ２とソース線ＳＬが接続されるが、リセットビット線選択線ＲＳ２が選択されているため、ビット線ＢＬ２からソース線ＳＬへ電流は流れず、ビット線ＢＬ２は接地電圧を維持する。
【０１４２】
一方、期間Ｔ２で、メモリセルＭＣ００のデータ読み出しが行われている間に、メモリセルＭＣ１２を選択するアドレスを入力する。期間Ｔ２では、クロック信号が“Ｌ”のため、アドレスラッチ回路９に保持されたアドレス（メモリセルＭＣ００の選択アドレス）が有効になっており、アドレス信号ＡＤから入力されたメモリセルＭＣ１２の選択アドレスにより、直ちにワード線およびビット線の選択が切り換わることはない。メモリセルＭＣ１２の選択アドレスは、アドレス判定回路８′に伝わり、アドレスラッチ回路９で保持されているメモリセルＭＣ００の選択アドレスと比較される。比較は、現在の読み出しで使用されているビット線と、次の読み出しに使用されるビット線が共に偶数番目かまたは奇数番目かで判定される。メモリセルＭＣ１２の読み出しは、選択トランジスタＴＬ２２が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ００の読み出しに使用されているビット線ＢＬ０（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１２の読み出しには選択トランジスタ制御線ＧＲ２、ビット線選択線ＹＧ３が使用され、ビット線ＢＬ３から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ３が選択され、リセットビット線選択線ＲＳ３が非選択になることでビット線ＢＬ３がプリチャージされる。このとき、メモリセルＭＣ００を読み出すために非選択となっているリセットビット線選択線ＲＳ０は非選択を維持する。
【０１４３】
次に、メモリセルＭＣ００の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１２を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ０が非選択となり、選択トランジスタ制御線ＧＬ０が非選択となることで選択トランジスタＴＬ００，ＴＬ０２がオフするとともに、リセットビット線選択線ＲＳ０が選択され、ビット線ＢＬ０の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ３の選択およびリセットビット線選択線ＲＳ３の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１２のアドレスデコードが完了した後、ビット線ＢＬ０の電圧リセットの完了を待たず、メモリセルＭＣ１２の読み出しを行う（期間Ｔ３）。期間Ｔ３では、メモリセルＭＣ１２の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１２の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加され、充電ビット線選択線ＣＨ３が非選択、かつビット線選択線ＹＧ３が選択され、選択トランジスタ制御線ＧＲ２の選択により選択トランジスタＴＲ２０，ＴＲ２２がオンされることで行われる。このとき、ビット線ＢＬ３がメモリセルＭＣ１２を介してソース線ＳＬに接続され、メモリセルＭＣ１２に格納されたデータに応じたセル電流がビット線ＢＬ３に流れ、ビット線ＢＬ３の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。ワード線ＷＬ１を選択することでメモリセルＭＣ１１も選択されるが、選択トランジスタ制御線ＧＲ１は非選択のため、メモリセルＭＣ１１によってビット線ＢＬ２の電圧が変化することはない。また、ワード線ＷＬ１を選択することでメモリセルＭＣ１０が選択され、かつ選択トランジスタ制御線ＧＲ２が選択されることで選択トランジスタＴＲ２０が選択され、ビット線ＢＬ１とソース線ＳＬがメモリセルＭＣ１０を介して接続されるが、リセットビット線選択線ＲＳ１が選択されているため、ビット線ＢＬ１からソース線ＳＬへ電流は流れず、ビット線ＢＬ１は接地電圧を維持する。
【０１４４】
一方、メモリセルＭＣ１２の読み出しが行われている間、ビット線ＢＬ０の電圧リセットは完了され、ビット線ＢＬ０の電圧は接地電圧に設定される。また、メモリセルＭＣ１２の読み出しが行われている間に、メモリセルＭＣ１１を選択するアドレスを入力する。メモリセルＭＣ００を読み出したときと同様に、メモリセルＭＣ１１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１２の選択アドレスと比較される。メモリセルＭＣ１１の読み出しは、選択トランジスタＴＲ１１が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ１２の読み出しに使用されているビット線ＢＬ３（奇数番目ビット線）と一致しないため、アドレス判定回路８′の判定結果は不一致となる。アドレス判定信号ＡＪが不一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ１１の読み出しには選択トランジスタ制御線ＧＲ１、ビット線選択線ＹＧ２が使用され、ビット線ＢＬ２から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ２が選択され、リセットビット線選択線ＲＳ２が非選択になることでビット線ＢＬ２がプリチャージされる。このとき、メモリセルＭＣ１２を読み出すために非選択となっているリセットビット線選択線ＲＳ３は非選択を維持する。
【０１４５】
次に、メモリセルＭＣ１２の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＧＲ２が非選択となることで選択トランジスタＴＲ２０，ＴＲ２２が非選択になるとともに、リセットビット線選択線ＲＳ３が選択され、ビット線ＢＬ３の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ２の選択およびリセットビット線選択線ＲＳ２の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１１のアドレスデコードが完了した後、ビット線ＢＬ３の電圧リセットの完了を待たず、メモリセルＭＣ１１の読み出しを行う。メモリセルＭＣ１１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加され、充電ビット線選択線ＣＨ２が非選択、かつ、ビット線選択線ＹＧ２が選択され、選択トランジスタ制御線ＧＲ１により選択トランジスタＴＲ１１がオンすることで行われる。このとき、ビット線ＢＬ２がメモリセルＭＣ１１を介してソース線ＳＬに接続され、メモリセルＭＣ１１に格納されたデータに応じたセル電流がビット線ＢＬ２に流れ、ビット線ＢＬ２の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。ワード線ＷＬ１を選択することでメモリセルＭＣ１０，ＭＣ１２も選択されるが、選択トランジスタ制御線ＧＲ２は非選択のため、メモリセルＭＣ１０およびメモリセルＭＣ１２によってビット線ＢＬ１およびビット線ＢＬ３の電圧が変化することはない。
【０１４６】
一方、メモリセルＭＣ１１の読み出しが行われている間、ビット線ＢＬ３の電圧リセットは完了され、ビット線ＢＬ３の電圧は接地電圧に設定される。また、メモリセルＭＣ１１の読み出しが行われている間に、メモリセルＭＣ２１を選択するアドレスを入力する。メモリセルＭＣ１２を読み出したときと同様に、メモリセルＭＣ２１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１１の選択アドレスと比較される。メモリセルＭＣ２１の読み出しは、選択トランジスタＴＲ３１が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ１１の読み出しに使用されているビット線ＢＬ２（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ２１の読み出しには選択トランジスタ制御線ＧＬ３、ビット線選択線ＹＧ１が使用され、ビット線ＢＬ１から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ１が選択され、リセットビット線選択線ＲＳ１が非選択になることでビット線ＢＬ１がプリチャージされる。このとき、メモリセルＭＣ１１を読み出すために非選択となっているリセットビット線選択線ＲＳ２は非選択を維持する。
【０１４７】
次に、メモリセルＭＣ１１の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ２１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＧＲ１が非選択となることで選択トランジスタＴＲ１１がオフするとともに、リセットビット線選択線ＲＳ２が選択され、ビット線ＢＬ２の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ１の選択およびリセットビット線選択線ＲＳ１の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ２１のアドレスデコードが完了した後、ビット線ＢＬ２の電圧リセットの完了を待たず、メモリセルＭＣ２１の読み出しを行う。メモリセルＭＣ２１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ２１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ２に所定の電圧が印加され、充電ビット線選択線ＣＨ１が非選択、かつビット線選択線ＹＧ１が選択され、選択トランジスタ制御線ＧＬ３の選択により選択トランジスタＴＬ３１がオンすることで行われる。このとき、ビット線ＢＬ１はメモリセルＭＣ２１を介してソース線ＳＬに接続され、メモリセルＭＣ２１に格納されたデータに応じたセル電流がビット線ＢＬ１に流れ、ビット線ＢＬ１の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１４８】
以上のように、アドレス判定回路８′の判定信号によって、選択トランジスタ制御線ＧＬ，ＧＲおよびビット線選択線ＹＧの切り換えを行い、読み出し時に使用するビット線を切り換えることで、メモリセルの読み出しを行っている間に次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧リセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。また、１本の選択トランジスタ制御線で制御される選択トランジスタ数が実施の形態３よりも少なくて済むため、選択トランジスタ制御線の容量負荷を実施の形態３より少なくできる。
【０１４９】
本事例は、図１６に示す選択トランジスタ１２、ビット線選択トランジスタ１３、充電ビット線選択トランジスタ１４ａをＮｃｈ型トランジスタで構成した場合を示しているが、Ｐｃｈ型トランジスタでもよい。また、記憶素子アレイ１ｄをＮｃｈ型不揮発性メモリセル１つで構成した場合を示しているが、記憶素子アレイ１ｄは２つ以上のＮｃｈ型不揮発性メモリセルで構成されていてもよく、その構造は限定されず、例えばＮＯＲ型構造であってもよい。また、上記したように、本発明はＮｃｈ型不揮発性メモリセルに限定されるものではなく、選択ワード線のみ制御可能な１つ以上のＰｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、選択ワード線のみ制御可能な記憶素子に適用でき、同様の動作で高速なランダム読み出しが可能となる。
【０１５０】
（実施の形態５）
図１９は本発明の実施の形態５における記憶素子アレイの模式的な平面構成を示している。図１９に示すように、本実施の形態にかかわる半導体記憶装置は、ソース端子ｓ１を備える記憶素子１１からなる記憶素子アレイ１ｅを有し、記憶素子ＭＲ［２ｎ＋１，２ｍ］およびＭＲ［２ｎ＋２，２ｍ］の第１端に２つの選択トランジスタＴＬ［２ｎ＋２，２ｍ］，ＴＲ［２ｎ＋２，２ｍ］（但し、ｎ≧０、ｍ≧０）が接続され、また、選択トランジスタＴＬ［２ｎ＋２，２ｍ］は第１のビット線ＢＬ［２ｍ］に接続され、選択トランジスタＴＲ［２ｎ＋２，２ｍ］は第２のビット線ＢＬ［２ｍ＋１］に接続されている。選択トランジスタＴＬ［２ｎ＋２，２ｍ］，ＴＲ［２ｎ＋２，２ｍ］は、選択トランジスタ制御線ＳＧ［２ｎ］，ＳＧ［２ｎ＋２］によって制御される。また、記憶素子ＭＲ［２ｎ，２ｍ＋１］およびＭＲ［２ｎ＋１，２ｍ＋１］の第１端に２つの選択トランジスタＴＬ［２ｎ＋１，２ｍ＋１］，ＴＲ［２ｎ＋１，２ｍ＋１］（但し、ｎ≧０、ｍ≧０）が接続され、また、選択トランジスタＴＬ［２ｎ＋１，２ｍ＋１］は第１のビット線ＢＬ［２ｍ＋１］に接続され、選択トランジスタＴＲ［２ｎ＋１，２ｍ＋１］は第２のビット線ＢＬ［２ｍ＋２］に接続されている。選択トランジスタＴＬ［２ｎ＋１，２ｍ＋１］，ＴＲ［２ｎ＋１，２ｍ＋１］は、選択トランジスタ制御線ＳＧ［２ｎ＋１］，ＳＧ［２ｎ＋３］によって制御される。例えば、選択トランジスタ制御線ＳＧ２は選択トランジスタＴＬ１０，ＴＬ１２，ＴＲ００，ＴＲ０２を制御する。各ビット線ＢＬ［ｍ］には、ビット線選択線ＹＧ［ｍ］で制御されるビット線選択トランジスタ１３を介してセンスアンプ１６が接続されている。センスアンプ１６の他端にはリファレンス１７が接続されている。また、ビット線ＢＬ［ｍ］は、充電ビット線選択線ＣＨ［ｍ］で制御される充電ビット線選択トランジスタ１４ａ、および、リセットビット線選択線ＲＳ［ｍ］で制御されるリセットビット線選択トランジスタ１４ｂを介して充放電回路１０に接続されている。充放電回路１０は、ビット線ＢＬ［ｍ］の電圧のプリチャージおよびリセットを行い、ビット線ＢＬ［ｍ］を所定の電圧に設定するときは充電ビット線選択トランジスタ１４ａが選択され、ビット線電圧をリセットする場合にはリセットビット線選択トランジスタ１４ｂが選択される。
【０１５１】
特に限定されるものではないが、図１９の記憶素子１１には、選択ワード線のみ選択可能な１つ以上のキャパシタ、デプレッション型不揮発性メモリ、Ｎｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、“０”，“１”データを格納できる記憶素子が適用される。また、その構成は特に限定されず、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、その他、ソース線とビット線に記憶素子が接続された構成であればよい。
【０１５２】
図２０は記憶素子１１にＮｃｈ型不揮発性メモリセル１１ｎを適用して図１９を展開したものであり、選択トランジスタ１２ｎ、ビット線選択トランジスタ１３ｎ、充電ビット線選択トランジスタ１４ａ、リセットビット線選択トランジスタ１４ｂは、Ｎｃｈ型トランジスタで構成されている。記憶素子アレイ１ｅは１つ以上のＮｃｈ型メモリセル１１ｎで構成され、メモリセルＭＣ００〜ＭＣ０２は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１２は横方向に共通のワード線ＷＬ１で制御され、メモリセルＭＣ２０〜ＭＣ２２は横方向に共通のワード線ＷＬ２で制御される。また、メモリセル１１ｎの一端は、２つの選択トランジスタＴＬ，ＴＲを介してそれぞれビット線ＢＬ０〜ＢＬ３に接続され、他端が共通ソース線ＳＬに接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれビット線選択線ＹＧ０〜ＹＧ３で制御されるビット線選択トランジスタ１３を介して共通のセンスアンプ１６に接続されている。センスアンプ１６の他端はリファレンス１７と接続され、メモリセル１１ｎの内容をセンスアンプ１６でリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【０１５３】
なお、リファレンス１７は、例えば、“１”データを保持したメモリセル１１ｎのセル電流と“０”データを保持したメモリセル１１ｎのセル電流の中間電流を流す電流源またはメモリセルやトランジスタでもよい。また、“１”データを保持したメモリセル１１ｎを読み出したときのビット線電圧と“０”データを保持したメモリセル１１ｎを読み出したときの電圧の中間電圧を持つ電圧源であってもよい。さらに、上記したメモリセル構成と同じく、リファレンスセルまたはメモリセルの一端に２つの選択トランジスタを接続し、メモリセルの読み出し毎に２つの選択トランジスタが交互に切り換わることで、それぞれ別のビット線に接続される構造でもよい。リファレンス１７の構成は特に限定されるものではなく、センスアンプ１６によってメモリセル１１ｎのデータを判別するための比較基準となればよい。ビット線ＢＬ０〜ＢＬ３は、それぞれ充電ビット線選択トランジスタ１４ａおよびリセットビット線選択トランジスタ１４ｂを介して充放電回路１０に接続されている。充電ビット線選択トランジスタ１４ａはそれぞれ充電ビット線選択線ＣＨ０〜ＣＨ３で制御され、リセットビット線選択トランジスタ１４ｂはそれぞれリセットビット線選択線ＲＳ０〜ＲＳ３で制御される。ビット線ＢＬ０〜ＢＬ３を所定の電圧に設定するときは充電ビット線選択トランジスタ１４ａが選択され、ビット線ＢＬ０〜ＢＬ３を所定の電圧にリセットするときはリセットビット線選択トランジスタ１４ｂが選択される。充放電回路１０は、ビット線電圧を所定の電圧にプリチャージおよびリセットする機能を有する。
【０１５４】
このようなＮｃｈ型メモリセルの読み出しは、次のように行われる。まず、読み出しモードに入ると、ソース線ＳＬの電圧が接地電圧に設定される。アドレスが入力され、選択メモリセルが決定されると、入力アドレスで選択された充電ビット線選択トランジスタ１４ａによって、読み出しを行うビット線の電圧が所定の電圧（例えば３Ｖ）に設定される。
【０１５５】
次に、選択メモリセルに接続されるワード線に所定の電圧（例えば３Ｖ）が印加され、入力アドレスに応じたビット線選択トランジスタ１３ｎおよび選択トランジスタ１２ｎが選択される。このとき、選択ビット線は選択メモリセル１１ｎを介してソース線ＳＬに接続されるため、選択メモリセルに格納されたデータに応じたセル電流が選択ビット線に流れ、選択ビット線の電圧が変化する。このセル電流または選択ビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定される。
【０１５６】
図２１は図２０に示した回路構成例において、ランダム読み出しの一例としてメモリセルＭＣ００，ＭＣ１２，ＭＣ１１，ＭＣ２１を順番に読み出す場合の、各配線の電圧変化のタイミングを示している。ここでは、図６に示すアドレス判定回路８′を用い、アドレスラッチ制御信号ＡＬはクロック信号、アドレス判定信号リセット信号ＲＡＪはモード信号として説明を行う。また、図３に示す信号タイミングのように、アドレス信号の比較が行われた後、アドレスラッチが解除されるまでに、アドレス判定信号制御信号ＣＡＪが“Ｈ”になり、アドレス判定信号ＡＪが有効になるものとして説明する。図２１では、アドレス判定信号制御信号ＣＡＪの変化のタイミングは省略する。
【０１５７】
最初、モード信号（アドレス判定信号リセット信号ＲＡＪ）によって読み出しモードに入ると、アドレス判定回路８′の出力がリセットされ、“Ｌ”出力となる。また、メモリセルＭＣ００を選択するアドレスが入力される前までに、ソース線ＳＬが接地電圧に設定され、リセットビット線選択線ＲＳ０〜ＲＳ３が全て選択されることで全ビット線ＢＬ０〜ＢＬ３は接地電圧に設定される。
【０１５８】
一方、ワード線ＷＬ０〜ＷＬ３は接地電圧が印加される（期間Ｔ１）。期間Ｔ１で入力されたメモリセルＭＣ００を選択するアドレスはアドレスラッチ回路９を介してロウデコーダ２、カラムデコーダ３に伝わり、アドレスに応じたワード線、ビット線のデコードが行われる。この期間では、クロック信号は“Ｈ”のため、アドレスラッチ回路９にアドレスはラッチされない。また、ビット線のデコードが完了すると、リセットビット線選択線ＲＳ０が非選択になり、充電ビット線選択線ＣＨ０が選択されることでビット線ＢＬ０が所定の電圧にプリチャージされる。
【０１５９】
次に、クロック信号が立ち下がるとアドレスラッチが有効になり、メモリセルＭＣ００を選択するアドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ０に所定の電圧が印加される。また、充電ビット線選択線ＣＨ０が非選択となり、ビット線選択線ＹＧ０が選択されることでセンスアンプ１６がビット線ＢＬ０と接続される。さらに、選択トランジスタ制御線ＳＧ０が選択されることで選択トランジスタＴＬ００，ＴＬ０２が選択される。このとき、ビット線ＢＬ０はメモリセルＭＣ００を介してソース線ＳＬに接続され、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ２）。この期間Ｔ２では、ワード線ＷＬ０を選択することでメモリセルＭＣ０１，ＭＣ０２が選択されるが、選択トランジスタ制御線ＳＧ１は非選択のため、メモリセルＭＣ０１によってビット線ＢＬ１の電圧が変化することはない。また、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ０２が選択され、メモリセルＭＣ０２を介してビット線ＢＬ２とソース線ＳＬが接続されるが、リセットビット線選択線ＲＳ２が選択されているため、ビット線ＢＬ２からソース線ＳＬへ電流は流れず、ビット線ＢＬ２は接地電圧を維持する。
【０１６０】
一方、期間Ｔ２で、メモリセルＭＣ００のデータ読み出しが行われている間に、メモリセルＭＣ１２を選択するアドレスを入力する。期間Ｔ２では、クロック信号が“Ｌ”のため、アドレスラッチ回路９に保持されたアドレス（メモリセルＭＣ００の選択アドレス）が有効になっており、アドレス信号ＡＤから入力されたメモリセルＭＣ１２の選択アドレスにより、直ちにワード線およびビット線の選択が切り換わることはない。メモリセルＭＣ１２の選択アドレスは、アドレス判定回路８′に伝わり、アドレスラッチ回路９で保持されているメモリセルＭＣ００の選択アドレスと比較される。比較は、現在の読み出しで使用されているビット線と、次の読み出しに使用されるビット線が共に偶数番目かまたは奇数番目かで判定される。メモリセルＭＣ１２の読み出しは、選択トランジスタＴＬ１２が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ００の読み出しに使用されているビット線ＢＬ０（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１２の読み出しには選択トランジスタ制御線ＳＧ４、ビット線選択線ＹＧ３が使用され、ビット線ＢＬ３から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ３が選択され、リセットビット線選択線ＲＳ３が非選択になることでビット線ＢＬ３がプリチャージされる。このとき、メモリセルＭＣ００を読み出すために非選択となっているリセットビット線選択線ＲＳ０は非選択を維持する。
【０１６１】
次に、メモリセルＭＣ００の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１２を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ０が非選択となり、選択トランジスタ制御線ＳＧ０が非選択となることで選択トランジスタＴＬ００，ＴＬ０２がオフするとともに、リセットビット線選択線ＲＳ０が選択され、ビット線ＢＬ０の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ３の選択およびリセットビット線選択線ＲＳ３の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１２のアドレスデコードが完了した後、ビット線ＢＬ０の電圧リセットの完了を待たず、メモリセルＭＣ１２の読み出しを行う（期間Ｔ３）。期間Ｔ３では、メモリセルＭＣ１２の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１２の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加され、充電ビット線選択線ＣＨ３が非選択、かつビット線選択線ＹＧ３が選択され、選択トランジスタ制御線ＳＧ４の選択により選択トランジスタＴＲ１０，ＴＲ１２がオンされることで行われる。このとき、ビット線ＢＬ３がメモリセルＭＣ１２を介してソース線に接続され、メモリセルＭＣ１２に格納されたデータに応じたセル電流がビット線ＢＬ３に流れ、ビット線ＢＬ３の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。ワード線ＷＬ１を選択することでメモリセルＭＣ１１も選択されるが、選択トランジスタ制御線ＳＧ１およびＳＧ３は非選択のため、メモリセルＭＣ１１によってビット線ＢＬ１およびＢＬ２の電圧が変化することはない。また、ワード線ＷＬ１を選択することでメモリセルＭＣ１０が選択され、かつ選択トランジスタ制御線ＳＧ４により選択トランジスタＴＲ１０が選択されることでビット線ＢＬ１とソース線ＳＬがメモリセルＭＣ１０を介して接続されるが、リセットビット線選択線ＲＳ１が選択されているため、ビット線ＢＬ１からソース線ＳＬへ電流は流れず、ビット線ＢＬ１は接地電圧を維持する。さらに、選択トランジスタ制御線ＳＧ４が選択されることで選択トランジスタＴＲ２１がオンするが、ワード線ＷＬ２は非選択のため、ビット線ＢＬ２とソース線ＳＬがメモリセルＭＣ２１を介して接続されることはなく、ビット線ＢＬ２が接地電圧を維持する。
【０１６２】
一方、メモリセルＭＣ１２の読み出しが行われている間、ビット線ＢＬ０の電圧リセットは完了され、ビット線ＢＬ０の電圧は接地電圧に設定される。また、メモリセルＭＣ１２の読み出しが行われている間に、メモリセルＭＣ１１を選択するアドレスを入力する。メモリセルＭＣ００を読み出したときと同様に、メモリセルＭＣ１１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１２の選択アドレスと比較される。メモリセルＭＣ１１の読み出しは、選択トランジスタＴＲ０１が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ１２の読み出しに使用されているビット線ＢＬ３（奇数番目ビット線）と一致しないため、アドレス判定回路８′の判定結果は不一致となる。アドレス判定信号ＡＪが不一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ１１の読み出しには選択トランジスタ制御線ＳＧ３、ビット線選択線ＹＧ２が使用され、ビット線ＢＬ２から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ２が選択され、リセットビット線選択線ＲＳ２が非選択になることでビット線ＢＬ２がプリチャージされる。このとき、メモリセルＭＣ１２を読み出すために非選択となっているリセットビット線選択線ＲＳ３は非選択を維持する。
【０１６３】
次に、メモリセルＭＣ１２の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＳＧ４が非選択となることで選択トランジスタＴＲ１０，ＴＲ１２がオフするとともに、リセットビット線選択線ＲＳ３が選択され、ビット線ＢＬ３の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ２の選択およびリセットビット線選択線ＲＳ２の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１１のアドレスデコードが完了した後、ビット線ＢＬ３の電圧リセットの完了を待たず、メモリセルＭＣ１１の読み出しを行う。メモリセルＭＣ１１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ１１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加され、充電ビット線選択線ＣＨ２が非選択、かつビット線ＢＬ２が選択され、選択トランジスタ制御線ＳＧ３の選択により選択トランジスタＴＲ０１が選択されることで行われる。このとき、ビット線ＢＬ２がメモリセルＭＣ１１を介してソース線に接続され、メモリセルＭＣ１１に格納されたデータに応じたセル電流がビット線ＢＬ２に流れ、ビット線ＢＬ２の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。ワード線ＷＬ１を選択することでメモリセルＭＣ１０，ＭＣ１２も選択されるが、選択トランジスタ制御線ＳＧ２およびＳＧ４は非選択のため、メモリセルＭＣ１０およびメモリセルＭＣ１２によってビット線ＢＬ０，ＢＬ１，ＢＬ３の電圧が変化することはない。また選択トランジスタ制御線ＳＧ３が選択されることによって選択トランジスタＴＬ２１が選択されるが、ワード線ＷＬ２は非選択のため、ビット線ＢＬ１がメモリセルＭＣ２１を介してソース線ＳＬに接続されず、ビット線ＢＬ１は接地電圧を維持する。
【０１６４】
一方、メモリセルＭＣ１１の読み出しが行われている間、ビット線ＢＬ３の電圧リセットは完了され、ビット線ＢＬ３の電圧は接地電圧に設定される。また、メモリセルＭＣ１１の読み出しが行われている間に、メモリセルＭＣ２１を選択するアドレスを入力する。メモリセルＭＣ１２を読み出したときと同様に、メモリセルＭＣ２１の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１１の選択アドレスと比較される。メモリセルＭＣ２１の読み出しは、選択トランジスタＴＲ２１が選択された場合、ビット線ＢＬ２（偶数番目ビット線）が使用され、メモリセルＭＣ１１の読み出しに使用されているビット線ＢＬ２（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ２１の読み出しには選択トランジスタ制御線ＳＧ３、ビット線選択線ＹＧ１が使用され、ビット線ＢＬ１から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内の充電ビット線選択線ＣＨ０〜ＣＨ３のデコーダ回路に伝わり、充電ビット線選択線ＣＨ１が選択され、リセットビット線選択線ＲＳ１が非選択になることでビット線ＢＬ１がプリチャージされる。このとき、メモリセルＭＣ１１を読み出すために非選択となっているリセットビット線選択線ＲＳ２は非選択を維持する。
【０１６５】
次に、メモリセルＭＣ１１の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ２１を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＳＧ３が非選択となることで選択トランジスタＴＲ０１がオフするとともに、リセットビット線選択線ＲＳ２が選択され、ビット線ＢＬ２の電圧は接地電圧にリセットされる。このとき、充電ビット線選択線ＣＨ１の選択およびリセットビット線選択線ＲＳ１の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ２１のアドレスデコードが完了した後、ビット線ＢＬ２の電圧リセットの完了を待たず、メモリセルＭＣ２１の読み出しを行う。メモリセルＭＣ２１の読み出しは、クロック信号が立ち下がることでメモリセルＭＣ２１の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ２に所定の電圧が印加され、充電ビット線選択線ＣＨ１が非選択、かつビット線ＢＬ１が選択され、選択トランジスタ制御線ＳＧ３の選択により選択トランジスタＴＬ２１が選択されることで行われる。このとき、ビット線ＢＬ１がメモリセルＭＣ２１を介してソース線ＳＬに接続されるため、メモリセルＭＣ２１に格納されたデータに応じたセル電流がビット線ＢＬ１に流れ、ビット線ＢＬ１の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１６６】
以上のように、アドレス判定回路８′の判定信号によって、選択トランジスタ制御線ＳＧおよびビット線選択線ＹＧの切り換えを行い、読み出し時に使用するビット線を切り換えることで、メモリセルの読み出しを行っている間に次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧リセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。また、選択トランジスタＴＬ［ｎ＋２，ｍ］，ＴＲ［ｎ，ｍ］（但し、ｎ≧０、ｍ≧０）を選択トランジスタ制御線ＳＧ［ｎ＋３］で共通制御することで、実施の形態４よりも制御線を少なくすることができる。
【０１６７】
本事例は、図１９に示す選択トランジスタ１２、ビット線選択トランジスタ１３、充電ビット線選択トランジスタ１４ａをＮｃｈ型トランジスタで構成した場合を示しているが、Ｐｃｈ型トランジスタにしてもよい。また、記憶素子アレイ１ｅをＮｃｈ型不揮発性メモリセル１つで構成した場合を示しているが、記憶素子アレイ１ｅは２つ以上のＮｃｈ型不揮発性メモリセルで構成されていてもよく、その構造は限定されず、例えばＮＯＲ型構造であってもよい。また、上記したように、本発明はＮｃｈ型不揮発性メモリセルに限定されるものではなく、選択ワード線のみ制御可能な１つ以上のＰｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、選択ワード線のみ制御可能な記憶素子に適用でき、同様の動作で高速なランダム読み出しが可能となる。
【０１６８】
（実施の形態６）
図２２は本発明の実施の形態６における記憶素子アレイの模式的な平面構成を示している。図２２に示すように、本実施の形態にかかわる半導体記憶装置は、記憶素子１１からなる記憶素子アレイ１ｆを有し、記憶素子ＭＲ［ｎ，２ｍ］の第１端に２つの選択トランジスタＴＬ［ｎ，２ｍ］，ＴＲ［ｎ，２ｍ］（但し、ｎ≧０、ｍ≧０）が接続され、第２端には２つの選択トランジスタＴＬ［ｎ，２ｍ＋２］，ＴＲ［ｎ，２ｍ＋２］（但し、ｎ≧０、ｍ≧０）が接続されている。選択トランジスタＴＬ［ｎ，２ｍ］は第１のビット線ＢＬ［２ｍ］に接続され、選択トランジスタＴＲ［ｎ，２ｍ］は第２のビット線ＢＬ［２ｍ＋１］に接続されている。選択トランジスタＴＬ［ｎ，２ｍ＋２］は第３のビット線ＢＬ［２ｍ＋２］に接続され、選択トランジスタＴＲ［ｎ，２ｍ＋２］は第４のビット線ＢＬ［２ｍ＋３］に接続されている。選択トランジスタＴＬ［ｎ，２ｍ］，ＴＲ［ｎ，２ｍ］，ＴＬ［ｎ，２ｍ＋２］，ＴＲ［ｎ，２ｍ＋２］は、選択トランジスタ制御線ＧＬ［ｎ］，ＧＲ［ｎ］によって制御される。また、記憶素子ＭＲ［ｎ，２ｍ＋１］の第１端に２つの選択トランジスタＴＬ［ｎ，２ｍ＋１］，ＴＲ［ｎ，２ｍ＋１］（但し、ｎ≧０、ｍ≧０）が接続され、第２端には、２つの選択トランジスタＴＬ［ｎ，２ｍ＋３］，ＴＲ［ｎ，２ｍ＋３］（但し、ｎ≧０、ｍ≧０）が接続されている。選択トランジスタＴＬ［ｎ，２ｍ＋１］は第１のビット線ＢＬ［２ｍ＋１］に接続され、選択トランジスタＴＲ［ｎ，２ｍ＋１］は第２のビット線ＢＬ［２ｍ＋２］に接続されている。選択トランジスタＴＬ［ｎ，２ｍ＋３］は第３のビット線ＢＬ［２ｍ＋３］に接続され、選択トランジスタＴＲ［ｎ，２ｍ＋３］は第４のビット線ＢＬ［２ｍ＋４］に接続されている。選択トランジスタＴＬ［ｎ，２ｍ＋１］，ＴＲ［ｎ，２ｍ＋１］，ＴＬ［ｎ，２ｍ＋３］，ＴＲ［ｎ，２ｍ＋３］は、選択トランジスタ制御線ＧＬ［ｎ＋１］，ＧＲ［ｎ＋１］によって制御される。例えば、選択トランジスタ制御線ＧＬ１は選択トランジスタＴＬ０１，ＴＬ０３，ＴＬ０５、ＴＬ１０，ＴＬ１２，ＴＬ１４を制御し、選択トランジスタ制御線ＧＲ１は選択トランジスタＴＲ０１，ＴＲ０３，ＴＲ０５，ＴＲ１０，ＴＲ１２，ＴＲ１４を制御する。各ビット線ＢＬ［ｍ］には、ビット線選択線ＹＧ［ｍ］で制御されるビット線選択トランジスタ１３を介してセンスアンプ１６が接続されている。センスアンプ１６の他端にはリファレンス１７が接続されている。また、ビット線ＢＬ［ｍ］は、ソース線選択線ＳＳ［ｍ］で制御されるソース線選択トランジスタ１４ｃ、および、ドレイン線選択線ＤＳ［ｍ］で制御されるドレイン線選択トランジスタ１４ｄを介して充放電回路１０に接続されている。充放電回路１０は、ビット線ＢＬ［ｍ］にソース電圧およびドレイン電圧を印加する機能を有し、ビット線ＢＬ［ｍ］をソース電圧に設定するときはソース線選択トランジスタ１４ｃが選択され、ドレイン電圧に設定するときにはドレイン線選択トランジスタ１４ｄが選択される。
【０１６９】
特に限定されるものではないが、図２２に示す記憶素子１１には、選択ワード線のみ選択可能な１つ以上のＮｃｈ型不揮発性メモリ、Ｐｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、ＶＧＡ型構造において、“０”，“１”データを格納および読み出し可能な記憶素子が適用される。
【０１７０】
図２３は記憶素子１１にＮｃｈ型不揮発性メモリセル１１ｎを適用して図２２を展開したものであり、選択トランジスタ１２ｎ、ビット線選択トランジスタ１３ｎ、ソース線選択トランジスタ１４ｃ、ドレイン線選択トランジスタ１４ｄは、Ｎｃｈ型トランジスタで構成されている。記憶素子アレイ１ｆは１つ以上のＮｃｈ型メモリセル１１ｎで構成され、メモリセルＭＣ００〜ＭＣ０３は横方向に共通のワード線ＷＬ０で制御され、メモリセルＭＣ１０〜ＭＣ１３は横方向に共通のワード線ＷＬ１で制御され、メモリセルＭＣ２０〜ＭＣ２３は横方向に共通のワード線ＷＬ２で制御される。また、メモリセル１１ｎの一端は、２つの選択トランジスタＴＬ，ＴＲを介してそれぞれビット線ＢＬ０〜ＢＬ６のいずれかに接続され、他端も２つの選択トランジスタＴＬ，ＴＲを介してそれぞれビット線ＢＬ０〜ＢＬ６のいずれかに接続されている。ビット線ＢＬ０〜ＢＬ６は、それぞれビット線選択線ＹＧ０〜ＹＧ６で制御されるビット線選択トランジスタ１３ｎを介して共通のセンスアンプ１６に接続されている。センスアンプ１６の他端はリファレンス１７と接続され、メモリセル１１ｎの内容をセンスアンプ１６でリファレンス１７と比較した結果がデータ出力端子Ｄoutから出力される。
【０１７１】
なお、リファレンス１７は、例えば、“１”データを保持したメモリセル１１ｎのセル電流と“０”データを保持したメモリセル１１ｎのセル電流の中間電流を流す電流源またはメモリセルやトランジスタでもよい。また、“１”データを保持したメモリセル１１ｎを読み出したときのビット線電圧と“０”データを保持したメモリセル１１ｎを読み出したときのビット線電圧の中間電圧を持つ電圧源であってもよい。さらに、上記したメモリセル構成のように、リファレンスセルまたはメモリセルの両端にそれぞれ２つの選択トランジスタを接続し、メモリセルの読み出し毎に２つの選択トランジスタが交互に切り換わることで、それぞれ別のビット線に接続される構造でもよい。リファレンス１７の構成は特に限定されるものではなく、センスアンプ１６によってメモリセル１１ｎのデータを判別するための比較基準となればよい。ビット線ＢＬ０〜ＢＬ６は、それぞれソース線選択トランジスタ１４ｃおよびドレイン線選択トランジスタ１４ｄを介して充放電回路１０に接続されている。ソース線選択トランジスタ１４ｃはそれぞれソース線選択線ＳＳ０〜ＳＳ６で制御され、ドレイン線選択トランジスタ１４ｄはそれぞれドレイン線選択線ＤＳ０〜ＤＳ３で制御される。ビット線ＢＬ０〜ＢＬ６にソース電圧を印加するときは、ソース線選択トランジスタ１４ｃが選択され、ビット線ＢＬ０〜ＢＬ６にドレイン電圧を印加するときは、ドレイン線選択トランジスタ１４ｄが選択される。充放電回路１０は、ビット線電圧を所定の電圧に設定する機能を有する。
【０１７２】
このようなＶＧＡ型メモリセルの読み出しは、例えばソースセンシングの場合、次のように行われる。入力アドレスに応じてメモリセルのドレイン線、ソース線が決定され、ドレイン線はドレイン線選択線１４ｄが選択されることで所定の電圧（例えば１Ｖ）にプリチャージされる。ソース線はソース線選択線１４ｃが選択されることで接地電圧（０Ｖ）に設定され、メモリセルのデータを読み出すビット線になる。
【０１７３】
次に、入力アドレスに応じた選択ワード線に所定の電圧（例えば３Ｖ）が印加され、ビット線選択線１３ｎおよび選択トランジスタ１２ｎが選択される。このとき、ドレイン線は選択メモリセル１１ｎを介してソース線に接続されるため、選択メモリセルに格納されたデータに応じたセル電流がソース線に流れ、ソース線の電圧が変化する。このセル電流またはソース線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定される。
【０１７４】
図２４は図２３に示した回路構成例において、ランダム読み出しの一例としてメモリセルＭＣ００（０），ＭＣ０１（０），ＭＣ１１（０），ＭＣ１１（１）、ＭＣ１３（０），ＭＣ１２（１）を順番に読み出す場合の、各配線の電圧変化のタイミングを示している。ただし、読み出し時、メモリセルの第１端をソース線、第２端をドレイン線とした場合と、メモリセルの第１端をドレイン線、第２端をソース線とした場合を区別しており、例えばメモリセルＭＣ００において、ビット線ＢＬ０またはＢＬ１をソース線、ビット線ＢＬ２またはＢＬ３をドレイン線とした場合をＭＣ００（０）、一方、ビット線ＢＬ０またはＢＬ１をドレイン線、ビット線ＢＬ２またはＢＬ３をソース線とした場合をＭＣ００（１）と表記している。ここでは、図６に示すアドレス判定回路８′を用い、アドレスラッチ制御信号ＡＬはクロック信号、アドレス判定信号リセット信号ＲＡＪはモード信号として説明を行う。また、図３に示す信号タイミングのように、アドレス信号の比較が行われた後、アドレスラッチが解除されるまでに、アドレス判定信号制御信号ＣＡＪが“Ｈ”になり、アドレス判定信号ＡＪが有効になるものとして説明する。図２４では、アドレス判定信号制御信号ＣＡＪの変化のタイミングは省略する。
【０１７５】
最初、モード信号（アドレス判定信号リセット信号ＲＡＪ）によって読み出しモードに入ると、アドレス判定回路８′の出力がリセットされ、“Ｌ”出力となる。また、メモリセルＭＣ００（０）を選択するアドレスが入力される前までに、ソース線選択線ＳＳ０〜ＳＳ６が全て選択されることで全ビット線ＢＬ０〜ＢＬ６は接地電圧に設定される。
【０１７６】
一方、ワード線ＷＬ０〜ＷＬ６には接地電圧が印加される。
【０１７７】
次に、メモリセルＭＣ００（０）を選択するアドレスが入力されると、入力アドレスはアドレスラッチ回路９を介してロウデコーダ２、カラムデコーダ３に伝わり、アドレスに応じたワード線、ビット線のデコードが行われる。ビット線のデコードが完了すると、ソース線選択線ＳＳ２が非選択になり、ドレイン線選択線ＤＳ２が選択されることでビット線ＢＬ２がドレイン電圧にプリチャージされる。同時にソース線選択線ＳＳ４が非選択になり、ドレイン線選択線ＤＳ４が選択されることでビット線ＢＬ４がドレイン電圧にプリチャージされる（期間Ｔ１）。期間Ｔ１では、クロック信号は“Ｈ”のため、アドレスラッチ回路９でアドレスはラッチされない。
【０１７８】
次に、クロック信号が立ち下がるとアドレスラッチが有効になり、メモリセルＭＣ００（０）を選択するアドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ０に所定の電圧が印加される。また、ソース線選択線ＳＳ０が非選択となり、ビット線選択線ＹＧ０が選択されることでセンスアンプ１６がビット線ＢＬ０と接続される。さらに、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ００，ＴＬ０２，ＴＬ０４が選択される。このとき、ビット線ＢＬ２（ドレイン線）はメモリセルＭＣ００を介してビット線ＢＬ０（ソース線）に接続され、メモリセルＭＣ００に格納されたデータに応じたセル電流がビット線ＢＬ０に流れ、ビット線ＢＬ０の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される（期間Ｔ２）。この期間Ｔ２では、ワード線ＷＬ０を選択することでメモリセルＭＣ０１，ＭＣ０２，ＭＣ０３が選択されるが、選択トランジスタ制御線ＧＬ１およびＧＲ１は非選択のため、メモリセルＭＣ０１，ＭＣ０３によってビット線ＢＬ１〜ＢＬ６の電圧が変化することはない。また、選択トランジスタ制御線ＧＬ０が選択されることで選択トランジスタＴＬ００，ＴＬ０２，ＴＬ０４が選択され、ビット線ＢＬ４がメモリセルＭＣ０２を介してビット線ＢＬ２と接続されるが、ビット線ＢＬ２とビット線ＢＬ４は共にドレイン電圧が印加されているためにメモリセルＭＣ０２にはセル電流は流れず、メモリセルＭＣ００の読み出しに影響を与えない。
【０１７９】
一方、期間Ｔ２で、メモリセルＭＣ００（０）のデータ読み出しが行われている間に、メモリセルＭＣ０１（０）を選択するアドレスを入力する。期間Ｔ２では、クロック信号が“Ｌ”のため、アドレスラッチ回路９に保持されたアドレス（メモリセルＭＣ００（０）の選択アドレス）が有効になっており、アドレス信号ＡＤから入力されたメモリセルＭＣ０１（０）の選択アドレスにより、直ちにワード線およびビット線の選択が切り換わることはない。メモリセルＭＣ０１（０）の選択アドレスは、アドレス判定回路８′に伝わり、アドレスラッチ回路９で保持されているメモリセルＭＣ００（０）の選択アドレスと比較される。比較は、現在の読み出しで使用されているビット線と、次の読み出しに使用されるビット線が共に偶数番目かまたは奇数番目かで判定される。メモリセルＭＣ０１（０）の読み出しは、選択トランジスタＴＬ０１が選択された場合、ビット線ＢＬ１（奇数番目ビット線）が使用され、メモリセルＭＣ００（０）の読み出しに使用されているビット線ＢＬ０（偶数番目ビット線）と一致しないため、アドレス判定回路８′の判定結果は不一致となる。アドレス判定信号ＡＪが不一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えは行われず、メモリセルＭＣ０１（０）の読み出しには選択トランジスタ制御線ＧＬ１、ビット線選択線ＹＧ１が使用され、ビット線ＢＬ１から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内のソース線選択線ＳＳ０〜ＳＳ６およびドレイン線選択線ＤＳ０〜ＤＳ６のデコーダ回路に伝わり、ソース線選択線ＳＳ３およびＳＳ５が非選択になり、ドレイン線選択線ＤＳ３およびＤＳ５が選択されることでビット線ＢＬ３およびＢＬ５にドレイン電圧にプリチャージされる。このとき、メモリセルＭＣ００（０）を読み出すために非選択となっているソース線選択線ＳＳ０は非選択を維持し、またドレイン線選択線ＤＳ２，ＤＳ４は選択を維持する。
【０１８０】
次に、メモリセルＭＣ００（０）の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ０１（０）を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ０が非選択となり、選択トランジスタ制御線ＧＬ０が非選択となることで選択トランジスタＴＬ００，ＴＬ０２，ＴＬ０４がオフするとともに、ソース線選択線ＳＳ０，ＳＳ２，ＳＳ４が選択され、ビット線ＢＬ０，ＢＬ２，ＢＬ４の電圧は接地電圧にリセットされる。このとき、ドレイン線選択線ＤＳ３，ＤＳ５の選択およびソース線選択線ＳＳ３，ＳＳ５の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ０１（０）のアドレスデコードが完了した後、ビット線ＢＬ０，ＢＬ２，ＢＬ４の電圧リセットの完了を待たず、メモリセルＭＣ０１（０）の読み出しを行う（期間Ｔ３）。期間Ｔ３では、クロック信号が立ち下がることでメモリセルＭＣ０１（０）の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加される。ソース線選択線ＳＳ１が非選択となり、ビット線選択線ＹＧ１が選択されることでセンスアンプ１６がビット線ＢＬ１と接続される。さらに、選択トランジスタ制御線ＧＬ１が選択されることで選択トランジスタＴＬ０１，ＴＬ０３，ＴＬ０５が選択される。このとき、ビット線ＢＬ３（ドレイン線）はメモリセルＭＣ０１を介してビット線ＢＬ１（ソース線）に接続され、メモリセルＭＣ０１に格納されたデータに応じたセル電流がビット線ＢＬ１に流れ、ビット線ＢＬ１の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１８１】
一方、ワード線ＷＬ０を選択することでメモリセルＭＣ００，ＭＣ０１，ＭＣ０２，ＭＣ０３が選択されるが、選択トランジスタ制御線ＧＬ０およびＧＲ０は非選択のため、メモリセルＭＣ００，ＭＣ０３によってビット線ＢＬ０〜ＢＬ５の電圧が変化することはない。また、選択トランジスタ制御線ＧＬ１が選択されることで選択トランジスタＴＬ１０，ＴＬ１２，ＴＬ１４，ＴＬ０１，ＴＬ０３，ＴＬ０５が選択され、ビット線ＢＬ５がメモリセルＭＣ０３を介してビット線ＢＬ３と接続されるが、ビット線ＢＬ３とビット線ＢＬ５は共にドレイン電圧が印加されているためにメモリセルＭＣ０３にはセル電流は流れず、メモリセルＭＣ０１の読み出しに影響を与えない。さらに、メモリセルＭＣ０１（０）の読み出しが行われている間、ビット線ＢＬ０，ＢＬ２，ＢＬ４の電圧リセットは完了され、ビット線ＢＬ０，ＢＬ２，ＢＬ４の電圧は接地電圧に設定される。また、メモリセルＭＣ０１（０）の読み出しが行われている間に、メモリセルＭＣ１１（０）を選択するアドレスを入力する。メモリセルＭＣ００（０）を読み出したときと同様に、メモリセルＭＣ１１（０）の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ０１（０）の選択アドレスと比較される。メモリセルＭＣ１１（０）の読み出しは、選択トランジスタＴＬ１１が選択された場合、ビット線ＢＬ１（奇数番目ビット線）が使用され、メモリセルＭＣ０１（０）の読み出しに使用されているビット線ＢＬ１（奇数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１１（０）の読み出しには選択トランジスタ制御線ＧＲ２、ビット線選択線ＹＧ２が使用され、ビット線ＢＬ２から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内のソース線選択線ＳＳ０〜ＳＳ６およびドレイン線選択線ＤＳ０〜ＤＳ６のデコーダ回路に伝わり、ソース線選択線ＳＳ４およびＳＳ６が非選択になり、ドレイン線選択線ＤＳ４およびＤＳ６が選択されることでビット線ＢＬ４およびＢＬ６にドレイン電圧にプリチャージされる。このとき、メモリセルＭＣ０１（０）を読み出すために非選択となっているソース線選択線ＳＳ１は非選択を維持し、またドレイン線選択線ＤＳ３，ＤＳ５は選択を維持する。
【０１８２】
次に、メモリセルＭＣ０１（０）の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１（０）を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ０が非選択となり、選択トランジスタ制御線ＧＬ１が非選択となることで選択トランジスタＴＬ１０，ＴＬ１２，ＴＬ１４，ＴＬ０１，ＴＬ０３，ＴＬ０５がオフするとともに、ソース線選択線ＳＳ１，ＳＳ３，ＳＳ５が選択され、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧は接地電圧にリセットされる。このとき、ドレイン線選択線ＤＳ４，ＤＳ６の選択およびソース線選択線ＳＳ４，ＳＳ６の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１１（０）のアドレスデコードが完了した後、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧リセットの完了を待たず、メモリセルＭＣ１１（０）の読み出しを行う。メモリセルＭＣ１１（０）の読み出しはまず、クロック信号が立ち下がることでメモリセルＭＣ１１（０）の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加される。ソース線選択線ＳＳ２が非選択となり、ビット線選択線ＹＧ２が選択されることでセンスアンプ１６がビット線ＢＬ２と接続される。さらに、選択トランジスタ制御線ＧＲ２が選択されることで選択トランジスタＴＲ２０，ＴＲ２２，ＴＲ２４，ＴＲ１１，ＴＲ１３，ＴＲ１５が選択される。このとき、ビット線ＢＬ４（ドレイン線）はメモリセルＭＣ１１を介してビット線ＢＬ２（ソース線）に接続され、メモリセルＭＣ１１に格納されたデータに応じたセル電流がビット線ＢＬ２に流れ、ビット線ＢＬ２の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１８３】
一方、ワード線ＷＬ１を選択することでメモリセルＭＣ１０，ＭＣ１１，ＭＣ１２，ＭＣ１３が選択されるが、選択トランジスタ制御線ＧＬ１およびＧＲ１は非選択のため、メモリセルＭＣ１０，ＭＣ１２によってビット線ＢＬ０〜ＢＬ５の電圧が変化することはない。また、選択トランジスタ制御線ＧＲ２が選択されることで選択トランジスタＴＲ２０，ＴＲ２２，ＴＲ２４，ＴＲ１１，ＴＲ１３，ＴＲ１５が選択され、ビット線ＢＬ６がメモリセルＭＣ１３を介してビット線ＢＬ４と接続されるが、ビット線ＢＬ４とビット線ＢＬ６は共にドレイン電圧が印加されているためにメモリセルＭＣ１３にはセル電流は流れず、メモリセルＭＣ１１の読み出しに影響を与えない。さらに、メモリセルＭＣ１１（０）の読み出しが行われている間、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧リセットは完了され、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧は接地電圧に設定される。また、メモリセルＭＣ１１（０）の読み出しが行われている間に、メモリセルＭＣ１１（１）を選択するアドレスを入力する。メモリセルＭＣ１１（１）の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１１（０）の選択アドレスと比較される。メモリセルＭＣ１１（１）の読み出しは、選択トランジスタＴＲ１３が選択された場合、ビット線ＢＬ４（偶数番目ビット線）が使用され、メモリセルＭＣ１１（０）の読み出しに使用されているビット線ＢＬ２（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１１（１）の読み出しには選択トランジスタ制御線ＧＬ２、ビット線選択線ＹＧ３が使用され、ビット線ＢＬ３から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内のソース線選択線ＳＳ０〜ＳＳ６およびドレイン線選択線ＤＳ０〜ＤＳ６のデコーダ回路に伝わり、ソース線選択線ＳＳ１が非選択になり、ドレイン線選択線ＤＳ１が選択されることでビット線ＢＬ１にドレイン電圧にプリチャージされる。このとき、メモリセルＭＣ１１（０）を読み出すために非選択となっているソース線選択線ＳＳ２は非選択を維持し、またドレイン線選択線ＤＳ４，ＤＳ６は選択を維持する。
【０１８４】
次に、メモリセルＭＣ１１（０）の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１１（１）を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＧＲ２が非選択となることで選択トランジスタＴＲ２０，ＴＲ２２，ＴＲ２４，ＴＲ１１，ＴＲ１３，ＴＲ１５がオフするとともに、ソース線選択線ＳＳ２，ＳＳ４，ＳＳ６が選択され、ビット線ＢＬ２，ＢＬ４，ＢＬ６の電圧は接地電圧にリセットされる。このとき、ドレイン線選択線ＤＳ１の選択およびソース線選択線ＳＳ１の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１１（１）のアドレスデコードが完了した後、ビット線ＢＬ２，ＢＬ４，ＢＬ６の電圧リセットの完了を待たず、メモリセルＭＣ１１（１）の読み出しを行う。メモリセルＭＣ１１（１）の読み出しはまず、クロック信号が立ち下がることでメモリセルＭＣ１１（１）の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加される。ソース線選択線ＳＳ３が非選択となり、ビット線選択線ＹＧ３が選択されることでセンスアンプ１６がビット線ＢＬ３と接続される。さらに、選択トランジスタ制御線ＧＬ２が選択されることで選択トランジスタＴＬ２０，ＴＬ２２，ＴＬ２４，ＴＬ１１，ＴＬ１３，ＴＬ１５が選択される。このとき、ビット線ＢＬ１（ドレイン線）はメモリセルＭＣ１１を介してビット線ＢＬ３（ソース線）に接続され、メモリセルＭＣ１１に格納されたデータに応じたセル電流がビット線ＢＬ３に流れ、ビット線ＢＬ３の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１８５】
一方、ワード線ＷＬ１を選択することでメモリセルＭＣ１０，ＭＣ１１，ＭＣ１２，ＭＣ１３が選択されるが、選択トランジスタ制御線ＧＬ１およびＧＲ１は非選択のため、メモリセルＭＣ１０，ＭＣ１２によってビット線ＢＬ０〜ＢＬ５の電圧が変化することはない。さらに、メモリセルＭＣ１１（１）の読み出しが行われている間、ビット線ＢＬ２，ＢＬ４，ＢＬ６の電圧リセットは完了され、ビット線ＢＬ２，ＢＬ４，ＢＬ６の電圧は接地電圧に設定される。また、メモリセルＭＣ１１（１）の読み出しが行われている間に、メモリセルＭＣ１３（０）を選択するアドレスを入力する。メモリセルＭＣ１３（０）の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１１（１）の選択アドレスと比較される。メモリセルＭＣ１３（０）の読み出しは、選択トランジスタＴＬ１３が選択された場合、ビット線ＢＬ３（奇数番目ビット線）が使用され、メモリセルＭＣ１１（１）の読み出しに使用されているビット線ＢＬ３（奇数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は一致となる。アドレス判定信号ＡＪが一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われ、メモリセルＭＣ１３（０）の読み出しには選択トランジスタ制御線ＧＲ２、ビット線選択線ＹＧ４が使用され、ビット線ＢＬ４から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内のソース線選択線ＳＳ０〜ＳＳ６およびドレイン線選択線ＤＳ０〜ＤＳ６のデコーダ回路に伝わり、ソース線選択線ＳＳ６が非選択になり、ドレイン線選択線ＤＳ６が選択されることでビット線ＢＬ６にドレイン電圧にプリチャージされる。このとき、メモリセルＭＣ１１（１）を読み出すために非選択となっているソース線選択線ＳＳ３は非選択を維持し、またドレイン線選択線ＤＳ１は選択を維持する。
【０１８６】
次に、メモリセルＭＣ１１（１）の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１３（０）を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＧＬ２が非選択となることで選択トランジスタＴＬ２０，ＴＬ２２，ＴＬ２４，ＴＬ１１，ＴＬ１３，ＴＬ１５がオフするとともに、ソース線選択線ＳＳ１，ＳＳ３，ＳＳ５が選択され、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧は接地電圧にリセットされる。このとき、ドレイン線選択線ＤＳ６の選択およびソース線選択線ＳＳ６の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１３（０）のアドレスデコードが完了した後、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧リセットの完了を待たず、メモリセルＭＣ１３（０）の読み出しを行う。メモリセルＭＣ１３（０）の読み出しはまず、クロック信号が立ち下がることでメモリセルＭＣ１３（０）の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加される。ソース線選択線ＳＳ４が非選択となり、ビット線選択線ＹＧ４が選択されることでセンスアンプ１６がビット線ＢＬ４と接続される。さらに、選択トランジスタ制御線ＧＲ２が選択されることで選択トランジスタＴＲ２０，ＴＲ２２，ＴＲ２４，ＴＲ１１，ＴＲ１３，ＴＲ１５が選択される。このとき、ビット線ＢＬ６（ドレイン線）はメモリセルＭＣ１３を介してビット線ＢＬ４（ソース線）に接続され、メモリセルＭＣ１３に格納されたデータに応じたセル電流がビット線ＢＬ４に流れ、ビット線ＢＬ４の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１８７】
一方、ワード線ＷＬ１を選択することでメモリセルＭＣ１０，ＭＣ１１，ＭＣ１２，ＭＣ１３が選択されるが、選択トランジスタ制御線ＧＬ１およびＧＲ１は非選択のため、メモリセルＭＣ１０，ＭＣ１２によってビット線ＢＬ０〜ＢＬ５の電圧が変化することはない。さらに、メモリセルＭＣ１３（０）の読み出しが行われている間、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧リセットは完了され、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧は接地電圧に設定される。また、メモリセルＭＣ１３（０）の読み出しが行われている間に、メモリセルＭＣ１２（１）を選択するアドレスを入力する。メモリセルＭＣ１２（１）の選択アドレスは、アドレスラッチ回路９で保持されているメモリセルＭＣ１３（０）の選択アドレスと比較される。メモリセルＭＣ１２（１）の読み出しは、選択トランジスタＴＲ１４が選択された場合、ビット線ＢＬ５（奇数番目ビット線）が使用され、メモリセルＭＣ１３（０）の読み出しに使用されているビット線ＢＬ４（偶数番目ビット線）と一致するため、アドレス判定回路８′の判定結果は不一致となる。アドレス判定信号ＡＪが不一致の場合、選択トランジスタ制御線およびビット線選択線の切り換えが行われず、メモリセルＭＣ１２（１）の読み出しには選択トランジスタ制御線ＧＲ１、ビット線選択線ＹＧ５が使用され、ビット線ＢＬ５から読み出しが行われる。ラッチされていないアドレスおよびアドレス判定信号ＡＪは、カラムデコーダ３内のソース線選択線ＳＳ０〜ＳＳ６およびドレイン線選択線ＤＳ０〜ＤＳ６のデコーダ回路に伝わり、ソース線選択線ＳＳ１，ＳＳ３が非選択になり、ドレイン線選択線ＤＳ１，ＤＳ３が選択されることでビット線ＢＬ１，ＢＬ３にドレイン電圧にプリチャージされる。このとき、メモリセルＭＣ１３（０）を読み出すために非選択となっているソース線選択線ＳＳ４は非選択を維持し、またドレイン線選択線ＤＳ３は選択を維持する。
【０１８８】
次に、メモリセルＭＣ１３（０）の読み出しが完了し、クロック信号が立ち上がると、アドレスラッチが解除され、メモリセルＭＣ１２（１）を選択するアドレスおよびアドレス判定信号ＡＪに応じて、ロウデコーダ２およびカラムデコーダ３でアドレスに応じたワード線、ビット線のデコードが行われる。ワード線ＷＬ１が非選択となり、選択トランジスタ制御線ＧＲ２が非選択となることで選択トランジスタＴＲ２０，ＴＲ２２，ＴＲ２４，ＴＲ１１，ＴＲ１３，ＴＲ１５がオフするとともに、ソース線選択線ＳＳ２，ＳＳ４，ＳＳ６が選択され、ビット線ＢＬ２，ＢＬ４，ＢＬ６の電圧は接地電圧にリセットされる。このとき、ドレイン線選択線ＤＳ１，ＤＳ３の選択およびソース線選択線ＳＳ１，ＳＳ３の非選択は維持され、ロウデコーダ２およびカラムデコーダ３でメモリセルＭＣ１２（１）のアドレスデコードが完了した後、ビット線ＢＬ２，ＢＬ４，ＢＬ６の電圧リセットの完了を待たず、メモリセルＭＣ１２（１）の読み出しを行う。メモリセルＭＣ１２（１）の読み出しはまず、クロック信号が立ち下がることでメモリセルＭＣ１２（１）の選択アドレスがアドレスラッチ回路９にラッチされるとともに、ワード線ＷＬ１に所定の電圧が印加される。ソース線選択線ＳＳ５が非選択となり、ビット線選択線ＹＧ５が選択されることでセンスアンプ１６がビット線ＢＬ５と接続される。さらに、選択トランジスタ制御線ＧＲ１が選択されることで選択トランジスタＴＲ１０，ＴＲ１２，ＴＲ１４，ＴＲ０１，ＴＲ０３，ＴＲ０５が選択される。このとき、ビット線ＢＬ３（ドレイン線）はメモリセルＭＣ１２を介してビット線ＢＬ５（ソース線）に接続され、メモリセルＭＣ１２に格納されたデータに応じたセル電流がビット線ＢＬ５に流れ、ビット線ＢＬ５の電圧が変化する。このセル電流またはビット線電圧をセンスアンプ１６でリファレンス１７と比較することでデータの“０”，“１”が判定され、読み出しデータがデータ出力端子Ｄoutから出力される。
【０１８９】
一方、ワード線ＷＬ１を選択することでメモリセルＭＣ１０，ＭＣ１１，ＭＣ１２，ＭＣ１３が選択されるが、選択トランジスタ制御線ＧＬ２およびＧＲ２は非選択のため、メモリセルＭＣ１１，ＭＣ１３によってビット線ＢＬ１〜ＢＬ６の電圧が変化することはない。また、選択トランジスタ制御線ＧＲ１が選択されることで選択トランジスタＴＲ１０，ＴＲ１２，ＴＲ１４，ＴＲ０１，ＴＲ０３，ＴＲ０５が選択され、ビット線ＢＬ２がメモリセルＭＣ１０を介してビット線ＢＬ４と接続されるが、ビット線ＢＬ２とビット線ＢＬ４は共にドレイン電圧が印加されているためにメモリセルＭＣ１０にはセル電流は流れず、メモリセルＭＣ１２の読み出しに影響を与えない。さらに、メモリセルＭＣ１２（１）の読み出しが行われている間、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧リセットは完了され、ビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧は接地電圧に設定される。
【０１９０】
以上のように、アドレス判定回路８′の判定信号によって、選択トランジスタ制御線ＧＬ，ＧＲおよびビット線選択線ＹＧの切り換えを行い、読み出し時に使用するビット線を切り換えることで、メモリセルの読み出しを行っている間に次のメモリセルのビット線プリチャージを行うことができ、また、メモリセルの読み出し後のビット線電圧リセットを行っている間に、次のメモリセルの読み出しを行うことができるため、高速なランダム読み出しが可能となる。
【０１９１】
本事例は、図２２に示す選択トランジスタ１２、ビット線選択トランジスタ１３、ソース線選択トランジスタ１４ｃ、ドレイン線選択トランジスタをＮｃｈ型トランジスタで構成した場合を示しているが、記憶素子１１の構成に応じてＰｃｈ型トランジスタにしてもよい。また、上記したように、本発明はＮｃｈ型不揮発性メモリセルに限定されるものではなく、選択ワード線のみ制御可能な１つ以上のＰｃｈ型不揮発性メモリ、抵抗変化型不揮発性メモリ（ＲＲＡＭ）、その他、選択ワード線のみ制御可能な記憶素子に適用でき、同様の動作で高速なランダム読み出しが可能となる。
【産業上の利用可能性】
【０１９２】
本発明の半導体記憶装置は、半導体記憶素子の種類や構造に限定されず、様々な記憶素子に対し高速なランダム読み出しを可能とするため、高速なランダム読み出しを必要とする分野に対し有用である。
【図面の簡単な説明】
【０１９３】
【図１】本発明の実施の形態にかかわる半導体記憶装置の要部の構成を示すブロック図
【図２】本発明の実施の形態に用いられるアドレス判定回路およびその周辺回路の第１の構成例
【図３】図２のアドレス判定回路のタイムチャート
【図４】本発明の実施の形態におけるカラムデコーダ内の充放電ビット線選択回路の構成例
【図５】図４の装置の読み出し時のタイムチャート
【図６】本発明の実施の形態に用いられるアドレス判定回路およびその周辺回路の第２の構成例
【図７】本発明の実施の形態１における記憶素子アレイの概略的な回路構成図
【図８】本発明の実施の形態１における模式的な回路構成図
【図９】図８の装置の読み出し時のタイムチャート
【図１０】本発明の実施の形態２における記憶素子アレイの概略的な回路構成図
【図１１】本発明の実施の形態２における模式的な回路構成図
【図１２】図１１の装置の読み出し時のタイムチャート
【図１３】本発明の実施の形態３における記憶素子アレイの概略的な回路構成図
【図１４】本発明の実施の形態３における模式的な回路構成図
【図１５】図１４の装置の読み出し時のタイムチャート
【図１６】本発明の実施の形態４における記憶素子アレイの概略的な回路構成図
【図１７】本発明の実施の形態４における模式的な回路構成図
【図１８】図１７の装置の読み出し時のタイムチャート
【図１９】本発明の実施の形態５における記憶素子アレイの概略的な回路構成図
【図２０】本発明の実施の形態５における模式的な回路構成図
【図２１】図２０の装置の読み出し時のタイムチャート
【図２２】本発明の実施の形態６における記憶素子アレイの概略的な回路構成図
【図２３】本発明の実施の形態６における模式的な回路構成図
【図２４】図２３の装置の読み出し時のタイムチャート
【図２５】第１の従来の技術における模式的な回路構成図
【図２６】図２５の装置の読み出し時のタイムチャート
【図２７】第２の従来の技術における模式的な回路構成図
【図２８】図２７の装置の読み出し時のタイムチャート
【符号の説明】
【０１９４】
１  記憶素子アレイ
２  ロウデコーダ
２ａ  アドレスデコード回路
３  カラムデコーダ
３ａ  アドレスデコード回路
４  充放電ビット線選択トランジスタ
５  データ入出力回路
６  制御回路
７  データ判定回路
８，８′  アドレス判定回路
９  アドレスラッチ回路
１０  充放電回路
１１  記憶素子
１１ｐ  Ｐｃｈ型不揮発性メモリセル
１１ｎ  Ｎｃｈ型不揮発性メモリセル
１２    選択トランジスタ
１２ｐ  Ｐｃｈ型の選択トランジスタ
１２ｎ  Ｎｃｈ型の選択トランジスタ
１３    ビット線選択トランジスタ
１３ｐ  Ｐｃｈ型ビット線選択トランジスタ
１３ｎ  Ｎｃｈ型ビット線選択トランジスタ
１４，１４ａ  充電ビット線選択トランジスタ
１４ｃ  ソース線選択トランジスタ
１４ｂ  リセットビット線選択トランジスタ
１４ｄ  ドレイン線選択トランジスタ
１６  センスアンプ
１７  リファレンス
ＡＤ  アドレス信号
Ａ０，Ａ１  ビット線選択アドレス
Ａ２，Ａ３  ワード線選択アドレス
ＡＪ  アドレス判定信号
ＡＬ  アドレスラッチ制御信号
ＢＬ  ビット線
ＣＡＪ  アドレス判定信号制御信号
ＣＨ  充電ビット線選択トランジスタ制御線（充電ビット線選択線）
Ｄout  データ出力端子
ＤＳ  ドレイン線選択線
ＧＬ，ＧＲ，ＳＧ  選択トランジスタ制御線
ＭＲ  記憶素子
ＭＣ  メモリセル
ＮＹＧ  次ビット線選択トランジスタ制御線（次ビット線選択線）
ＲＡＪ  アドレス判定信号リセット信号
ＲＳ  リセットビット線選択線
ＳＳ  ソース線選択線
ｓ１  ソース端子
ＳＬ  共通ソース線
ＳＧ  選択トランジスタ制御線
ＴＬ，ＴＲ  選択トランジスタ
ＷＬ  ワード線
ＹＧ  ビット線選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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