(57)【要約】【課題】  シリコン基板の裏面に裏面電極が形成されている縦型の半導体装置において、シリコン基板の裏面部の窪み（ピット）が低減された半導体装置を提供すること。【解決手段】  コレクタ電極２０は、シリコン基板３０の裏面から順に、第１導電層２８と、第２導電層２６と、第３導電層２４を備えている。第１導電層２８は、アルミニウムとシリコンを含んでいる。第２導電層２６は、チタンを含むとともに、少なくとも第１導電層２８と接する界面を含む部分にシリコン又は窒素をさらに含む混合層２６ｂを有している。第３導電層２４は、ニッケルを含んでいる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン基板の裏面に裏面電極が形成されている縦型の半導体装置であり、
その裏面電極は、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を備えており、
第１導電層は、アルミニウムとシリコンを含んでおり、
第２導電層は、チタンを含むとともに、少なくとも第１導電層と接する界面を含む部分にシリコン又は窒素をさらに含む混合層を有しており、
第３導電層は、ニッケルを含んでいる半導体装置。
【請求項２】
第２導電層の混合層はシリコンとチタンを含んでおり、混合層のシリコン／チタンの原子比は0.3〜2.0であることを特徴とする請求項１の半導体装置。
【請求項３】
第２導電層の混合層は窒素とチタンを含んでおり、混合層の窒素／チタンの原子比は0.5〜1.0であることを特徴とする請求項１の半導体装置。
【請求項４】
シリコン基板の裏面部にｐ型の不純物を含むコレクタ領域を有し、そのシリコン基板の裏面にコレクタ電極が形成されている縦型のＩＧＢＴであり、
そのコレクタ電極は、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を備えており、
第１導電層は、アルミニウムとシリコンを含んでおり、
第２導電層は、チタンを含むとともに、少なくとも第１導電層と接する界面を含む部分にシリコン又は窒素をさらに含む混合層を有しており、
第３導電層は、ニッケルを含んでいるＩＧＢＴ。
【請求項５】
第２導電層の混合層はシリコンとチタンを含んでおり、混合層のシリコン／チタンの原子比は0.3〜2.0であることを特徴とする請求項４のＩＧＢＴ。
【請求項６】
第２導電層の混合層は窒素とチタンを含んでおり、混合層の窒素／チタンの原子比は0.5〜1.0であることを特徴とする請求項４のＩＧＢＴ。
【請求項７】
シリコン基板の裏面に裏面電極が形成されている縦型の半導体装置を製造する方法であり、
スパッタ法を利用して、シリコン基板の裏面にアルミニウムとシリコンを含む第１導電層を形成する第１工程と、
スパッタ法を利用して、その第１導電層上にチタンを含む第２導電層を形成する第２工程と、
スパッタ法を利用して、その第２導電層上にニッケルを含む第３導電層を形成する第３工程を備え、
前記第２工程では、少なくとも第１導電層と接する界面を含む部分にシリコン又は窒素をさらに含む混合層を形成することを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板の裏面に裏面電極が形成されている縦型の半導体装置とその製造方法に関する。ここでいう縦型の半導体装置とは、一対の主電極が、シリコン基板の表面と裏面に分かれて形成されているものをいう。
【背景技術】
【０００２】
半導体装置は、複数の半導体領域が作り込まれているシリコン基板を備えている。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ダイオード等の半導体装置は、各々の半導体領域の形状、位置関係及び不純物濃度等を工夫することによって作り分けられる。縦型の半導体装置は、シリコン基板の裏面に形成されている裏面電極を備えている。縦型のＩＧＢＴの場合、シリコン基板の裏面部にｐ型の不純物を含むコレクタ領域が形成されており、そのシリコン基板の裏面にコレクタ電極が形成されている。
【０００３】
特許文献１及び特許文献２には、複数の導電層を備えているコレクタ電極が開示されている。この種のコレクタ電極は、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を備えている。第１導電層は、アルミニウムを含んでいる。第２導電層は、チタンを含んでいる。第３導電層は、ニッケルを含んでいる。第１導電層は、コレクタ領域とのコンタクト性を改善するために用いられる。第２導電層は、第１導電層と第３導電層の接着性を改善するとともに、第３導電層のニッケルが第１導電層に侵入することを防止するために用いられる。第３導電層は、はんだとの接着性を改善するために用いられる。
【０００４】
【特許文献１】特開平１０−１６３４６７号公報
【特許文献２】特開２００３−５９８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この種の半導体装置では、はんだを溶融するときの熱負荷がコレクタ電極に加わると、シリコン基板の裏面部のシリコンの一部が第１導電層に移動し、シリコン基板の裏面部に窪み（ピット）が多量に発生してしまう。この現象を回避するために、第１導電層にシリコンを導入する工夫も知られている。しかしながら、第１導電層がシリコンを含んでいたとしても、シリコン基板の裏面部のシリコンの一部が第１導電層に移動する現象を回避することができず、シリコン基板の裏面部に窪み（ピット）が多量に発生してしまう。
本発明者らは、この種の裏面電極に関して詳細に検討したところ、第１導電層と第２導電層の界面近傍に、シリコンが高濃度に分布していることを見出した。この局所的な分布は、第１導電層に含まれるシリコンが、第２導電層のチタンと強固に結合するためであると推測される。即ち、第１導電層に含まれるシリコンは、第２導電層との界面まで移動していると考えられる。第１導電層に含まれるシリコンが第２導電層との界面まで移動すると、第１導電層のうちシリコン基板と接する側のシリコン濃度が減少してしまう。シリコン基板の裏面に窪み（ピット）が発生する現象は、第１導電層のシリコン濃度の減少分を補うために、シリコン基板の裏面部のシリコンの一部が、第１導電層に移動するからだと推測される。本発明者らは、上記の新たな知見に基づいて、本発明を創作することに成功したのである。
本発明は、シリコン基板の裏面部に窪み（ピット）が発生しづらい半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明では、第１導電層に含まれるシリコンが、第２導電層のチタンと結合するのを抑制することによって、第１導電層のうちのシリコン基板に接する側のシリコン濃度が減少するのを抑制し、シリコン基板の裏面部に窪み（ピット）が発生するのを抑制する。シリコンとチタンが結合するのを抑制するために、第２導電層は、少なくとも第１導電層と接する界面を含む部分にシリコン又は窒素をさらに含む混合層を備えている。混合層のチタンは、予めシリコン又は窒素と結合している。したがって、熱負荷が裏面電極に加わったとしても、第１導電層に含まれるシリコンが、第２導電層に含まれるチタンと結合することが抑制される。これにより、第１導電層のうちのシリコン基板と接する側のシリコン濃度は濃く維持され、シリコン基板の裏面部に窪み（ピット）が発生するのを抑制することができる。
なお、混合層は、第２導電層のうち、少なくとも第１導電層との界面を含む部分に形成されていればよい。混合層は、シリコン基板の厚み方向に直交する面内において、分散した状態で形成されていてもよい。この場合でも、混合層が無い場合に比して、シリコン基板の裏面部に窪み（ピット）が発生するのを抑制することができる。また、第２導電層の全体が、シリコン又は窒素を含んでいてもよい。即ち、混合層が第２導電層の全体に亘って形成されていてもよい。
【０００７】
本発明は、シリコン基板の裏面に裏面電極が形成されている縦型の半導体装置に具現化することができる。本発明の裏面電極は、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を備えている。第１導電層は、アルミニウムとシリコンを含んでいる。第２導電層は、チタンを含むとともに、少なくとも第１導電層と接する界面を含む部分にシリコン又は窒素をさらに含む混合層を有している。第３導電層は、ニッケルを含んでいる。
第２導電層の混合層は、第１導電層に含まれるシリコンが、第２導電層に含まれるチタンと結合することを抑制する。これにより、第１導電層のうちシリコン基板に接する側のシリコン濃度を濃く維持することができるので、シリコン基板の裏面部に窪み（ピット）が発生するのを抑制することができる。
【０００８】
第２導電層の混合層がシリコンとチタンを含んでいる場合、混合層のシリコン／チタンの原子比は、0.3〜2.0であることが好ましい。
原子比が0.3を超えていると、第１導電層に含まれるシリコンが、第２導電層に含まれるチタンと結合することを実効的に抑制することができる。原子比が2.0の状態は、チタンに対してシリコンが飽和している状態である。原子比が0.3以上の範囲であれば、より大きい方が好ましい。第１導電層に含まれるシリコンが、第２導電層に含まれるチタンと結合することをより抑制することができる。
【０００９】
第２導電層の混合層が窒素とチタンを含んでいる場合、混合層の窒素／チタンの原子比は、0.5〜1.0であることが好ましい。
原子比が0.5を超えていると、第１導電層に含まれるシリコンが、第２導電層に含まれるチタンと結合することを実効的に抑制することができる。原子比が1.0の状態は、チタンに対して窒素が飽和している状態である。原子比が0.5以上の範囲であれば、より大きい方が好ましい。第１導電層に含まれるシリコンが、第２導電層に含まれるチタンと結合することをより抑制することができる。
【００１０】
本発明は、シリコン基板の裏面部にｐ型の不純物を含むコレクタ領域を有し、そのシリコン基板の裏面にコレクタ電極が形成されている縦型のＩＧＢＴに具現化することができる。本発明のコレクタ電極は、シリコン基板の裏面から順に、第１導電層と、第２導電層と、第３導電層を備えている。第１導電層は、アルミニウムとシリコンを含んでいる。第２導電層は、チタンを含むとともに、少なくとも第１導電層と接する界面を含む部分にシリコン又は窒素をさらに含む混合層を有している。第３導電層は、ニッケルを含んでいる。
ＩＧＢＴのコレクタ領域に窪み（ピット）が形成されてしまうと、ＩＧＢＴの特性は著しく悪化する。したがって、本発明の技術がＩＧＢＴに用いられると、極めて有用な効果を発揮することができる。
【００１１】
本発明は、シリコン基板の裏面に裏面電極が形成されている縦型の半導体装置を製造する方法を提供することができる。本発明の製造方法は、スパッタ法を利用して、シリコン基板の裏面にアルミニウムとシリコンを含む第１導電層を形成する第１工程を備えている。本発明はさらに、スパッタ法を利用して、その第１導電層上にチタンを含む第２導電層を形成する第２工程を備えている。本発明はさらに、スパッタ法を利用して、その第２導電層上にニッケルを含む第３導電層を形成する第３工程を備えている。本発明の第２工程では、少なくとも第１導電層と接する界面を含む部分に、シリコン又は窒素をさらに含む混合層を形成することを特徴としている。
上記の製造方法では、少なくとも第２工程の初期段階において、チタンに加えてシリコン又は窒素をさらに供給しながら第２導電層を形成することによって、チタンとシリコン、又はチタンと窒素を含む混合層を形成することができる。上記の製造方法を利用すると、本発明の半導体装置を得ることができる。
【発明の効果】
【００１２】
本発明によると、シリコン基板の裏面部に窪み（ピット）が発生しづらい半導体装置を提供することができる。本発明はさらに、そうした半導体装置を製造する方法をも提供する。
【発明を実施するための最良の形態】
【００１３】
本発明の特徴を列記する。
（第１形態）  本発明の半導体装置には、ＩＧＢＴ、ＭＯＳＦＥＴ、ダイオード、ＭＯＳサイリスタ、ショットキーダイオード等が含まれる。
（第２形態）  半導体装置がＩＧＢＴの場合、コレクタ領域の厚みが、0.1〜1.0μｍに調整されているのが好ましい。この種のコレクタ領域を有する半導体装置は、スイッチング時の損失を低減することができる。また、このような薄いコレクタ領域を備える半導体装置では、混合層を有する第２導電層を設けることによって、極めて有用な効果を発揮する。
【実施例】
【００１４】
図１に、半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、パンチスルー型（ＰＴ）のＩＧＢＴである。半導体装置１０は、後の製造方法において説明するように、Ｒａｗウェハを用いて形成された薄板構造を備えている。なお、図１において、繰返しの構造に関しては、図示の明瞭化のために符号を省略する。
【００１５】
半導体装置１０は、シリコン基板３０の裏面にコレクタ電極２０を備えている。コレクタ電極２０は、シリコン基板３０の裏面から順に、第１導電層２８と、第２導電層２６と、第３導電層２４を備えている。第２導電層２６は、第１導電層２８と第３導電層２４を隔てている。第３導電層２４は、金（Ａｕ）を含む被覆層２２で被覆されている。
【００１６】
第１導電層２８は、アルミニウムとシリコンを含んでいる。第２導電層２６は、第１導電層２８側に形成されている混合層２６ｂと、第３導電層２４側に形成されている非混合層２６ａを備えている。混合層２６ｂは、チタンとシリコンを含んでいる。非混合層２６ａは、チタンを含んでいる。第２導電層２６は、主としてチタンを含んでいる。混合層２６ｂは、チタンに加えてシリコンを含んでいる点において、非混合層２６ａから区別される。混合層２６ｂは、第２導電層２６のうち、少なくとも第１導電層２８と接する界面を含む部分に形成されている。第３導電層２４は、ニッケルを含んでいる。
第１導電層２８は、コレクタ領域３２とのコンタクト性を改善するために用いられる。第２導電層２６は、第１導電層２８と第３導電層２４の接着性を改善するとともに、第３導電層２４のニッケルが第１導電層２８に侵入することを防止するために用いられる。第３導電層２４は、はんだとの接着性を改善するために用いられる。被覆層２２は、はんだとの濡れ性を改善するために用いられる。
【００１７】
半導体装置１０は、シリコン基板３０に形成されている複数の半導体領域によって構成されている。シリコン基板３０の裏面部には、ｐ型の不純物（典型的にはボロン）を高濃度に含むコレクタ領域３２が形成されている。コレクタ領域３２の不純物濃度は、概ね１×１０１５〜１×１０１８cm-3に調整されている。コレクタ領域３２の厚み３２ａは、概ね0.1〜0.8μｍに調整されている。コレクタ領域３２の不純物濃度及び厚み３２ａは、オン状態において供給される正孔量が少なくなるように調整されているのが好ましい。供給される正孔量が少ないと、スイッチング時の損失を低減することができる。上記の数値範囲であれば、供給される正孔量を少なくすることができる。
【００１８】
コレクタ領域３２上には、ｎ型の不純物（典型的にはリン）を高濃度に含むバッファ領域３４が形成されている。バッファ領域３４の不純物濃度は、概ね１×１０１6〜１×１０１9cm-3に調整されている。バッファ領域３４の厚みは、概ね0.2〜0.6μｍに調整されている。バッファ領域３４は、半導体装置１０がオフしたときに、ボディ領域３８とドリフト領域３６のｐｎ界面から伸展してくる空乏層が伸びるのを停止させ、空乏層がコレクタ領域３２に達するのを防止する。
【００１９】
バッファ領域３４上には、ｎ型の不純物（典型的にはリン）を低濃度に含むドリフト領域３６が形成されている。ドリフト領域３６の不純物濃度は、概ね１×１０１3〜１×１０１5cm-3に調整されている。ドリフト領域３６の厚みは、概ね70〜160μｍに調整されている。ドリフト領域３６の厚みは、半導体装置１０に要求される耐圧に応じて調整される。
【００２０】
ドリフト領域３８上には、ｐ型の不純物（典型的にはボロン）を含むボディ領域３８が形成されている。ボディ領域３８の不純物濃度は、概ね１×１０１6〜１×１０１8cm-3に調整されている。ボディ領域３８の厚みは、概ね1.5〜4.0μｍに調整されている。
【００２１】
ボディ領域３８の表面部には、ｎ型の不純物（典型的にはリン）を高濃度に含むエミッタ領域４２が選択的に形成されている。エミッタ領域４２は、ボディ領域３８によってドリフト領域３６から隔てられている。エミッタ領域４２の不純物濃度は、概ね１×１０１8〜１×１０20cm-3に調整されている。
【００２２】
半導体装置１０は、トレンチゲート電極４６を備えている。トレンチゲート電極４６は、ボディ領域３８の表面からドリフト領域３６にまで達している。トレンチゲート電極４６は、エミッタ領域４２とドリフト領域３６を隔てているボディ領域３８に、ゲート絶縁膜４４を介して対向している。トレンチゲート電極４６には、ポリシリコンが用いられている。ゲート絶縁膜４４には、酸化シリコンが用いられている。
【００２３】
ボディ領域３８上には、アルミニウムを含むエミッタ電極５２が形成されている。エミッタ電極５２は、ボディ領域３８及びエミッタ領域４２に電気的に接続されている。エミッタ電極５２とトレンチゲート電極４６は、層間絶縁膜４８によって隔てられている。
【００２４】
ここで、比較のために、図５に従来の半導体装置１００の要部断面図を模式的に示す。なお、図１の半導体装置１０と同一の構成要素に関しては同一符号を付す。従来の半導体装置１００の第２導電層１２６は、一つの層のみで構成されている。従来の半導体装置１００の第２導電層１２６は、チタンのみを含んでいる。このため、第１導電層２８と第２導電層１２６の界面１２６ｃの近傍には、シリコンが高濃度に分布している。この局所的な分布は、はんだを溶融するときの熱負荷がコレクタ電極１２０に加わると、第１導電層２８に含まれるシリコンが、界面１２６ｃまで移動し、第２導電層１２６のチタンと強固に結合（シリサイド反応）するためであるだと推測される。このため、第１導電層２８のうちシリコン基板３０に接する側のシリコン濃度が減少する。このシリコン濃度の減少分を補うために、シリコン基板３０の裏面部のシリコンの一部が、第１導電層２８に移動する。これにより、従来の半導体装置１００では、シリコン基板３０の裏面部に窪み（ピット）が多量に発生してしまう。窪み（ピット）の高さは、0.2〜0.8μｍにまで達することもある。
特に、薄板構造の半導体装置１００の場合、窪み（ピット）の発生は大きな問題になる。スイッチング時の損失を低減するためには、コレクタ領域３２の厚み３２ａを１μｍよりも薄く調整することが望ましい。しかしながら、このような薄いコレクタ領域３２の場合、窪み（ピット）がコレクタ領域３２を貫通してバッファ領域３４にまで達し、裏面電極１２０とバッファ領域３４が短絡する。裏面電極１２０とバッファ領域３４が短絡すると、半導体装置１００の耐圧は急激に悪化してしまう。このため、薄板構造の半導体装置１００の場合、窪み（ピット）の発生に対して対策を講じることは、極めて有用なことである。
【００２５】
図１の半導体装置１０では、第２導電層２６が混合層２６ｂを有している。混合層２６ｂは、チタンとシリコンを含んでいる。このため、混合層２６ｂでは、チタンとシリコンが予め結合している。したがって、はんだを溶融するときの熱負荷がコレクタ電極２０に加わったとしても、第１導電層２８に含まれるシリコンが第２導電層２６のチタンと結合するシリサイド反応が促進されない。したがって、第１導電層２８のシリコンが移動する現象が抑制され、第１導電層２８のシリコン基板３０側のシリコン濃度が濃く維持される。これにより、シリコン基板３０のシリコンが第１導電層２８に移動する現象も抑制されるので、シリコン基板３０の裏面部に窪み（ピット）が発生することを抑制することができる。
【００２６】
半導体装置１０の他の特徴を記載する。
（１）混合層２６ｂのシリコン／チタンの原子比は、0.3〜2.0であることが好ましい。原子比が0.3を超えていると、第１導電層２８に含まれるシリコンが、第２導電層２６に含まれるチタンと結合することを実効的に抑制することができる。即ち、シリサイド反応を実効的に抑制することができる。原子比が2.0の状態は、チタンに対してシリコンが飽和している状態である。原子比が0.3以上の範囲であれば、より大きい方が望ましい。第１導電層２８に含まれるシリコンが、第２導電層２６に含まれるチタンと結合することをより抑制することができる。
（２）混合層２６ｂは、シリコンに代えて窒素を含んでいてもよい。この場合、混合層２６ｂの窒素／チタンの原子比は、0.5〜1.0であることが好ましい。原子比が0.5を超えていると、第１導電層２８に含まれるシリコンが、第２導電層２６に含まれるチタンと結合することを実効的に抑制することができる。即ち、シリサイド反応を実効的に抑制することができる。原子比が1.0の状態は、チタンに対して窒素が飽和している状態である。原子比が0.5以上の範囲であれば、より大きい方が望ましい。第１導電層２８に含まれるシリコンが、第２導電層２６に含まれるチタンと結合することをより抑制することができる。
【００２７】
（半導体装置１０の製造方法）
次に、図２〜図４を参照して、半導体装置１０の製造方法を説明する。
まず、図２に示すように、ｎ型の不純物を低濃度に含むシリコン基板３０を準備し、そのシリコン基板３０の表面部に各種の構造を作り込む。シリコン基板３０には、Ｒａｗウェハが用いられる。
具体的には、次の工程を備えている。まず、イオン注入技術を利用して、シリコン基板３０の表面部にボロンを導入し、ボディ領域３８を形成する。シリコン基板３０のうちボディ領域３８以外の領域は、ドリフト領域３６になる。次に、イオン注入技術を利用して、ボディ領域３８の表面部に、リンを選択的に導入し、エミッタ領域４２を形成する。次に、リソグラフィー技術及びエッチング技術を利用して、ボディ領域３８を貫通してドリフト領域３６まで達するトレンチを形成する。次に、ＣＶＤ(Chemical Vapor Deposition)法を利用して、シリコン基板３０の表面及びトレンチの内壁に酸化シリコン膜を被覆する。さらに、ＣＶＤ法を利用して、酸化シリコン膜上にポリシリコンを形成し、トレンチ内にポリシリコンを充填する。次に、リソグラフィー技術及びエッチング技術を利用して、トレンチ内に形成されている酸化シリコン膜とポリシリコンを残すように、シリコン基板３０の表面に形成されている酸化シリコン膜とポリシリコンを除去する。これにより、トレンチ内には、ゲート酸化膜４４とトレンチゲート電極４６が形成される。次に、シリコン基板３０上に、層間絶縁膜４８とエミッタ電極５２を形成する。これらの工程を経て、シリコン基板３０の表面部に各種の構造を作り込むことができる。
【００２８】
次に、図３に示すように、シリコン基板３０の裏面から研磨し、シリコン基板３０の厚みを調整する。例えば、半導体装置１０の耐圧に1200Ｖを要求する場合は、シリコン基板３０の厚みを150μｍ程度に調整する。
【００２９】
次に、図４に示すように、イオン注入技術を利用して、シリコン基板３０の裏面部に、バッファ領域３４とコレクタ領域３２を形成する。具体的には、加速電圧が160keVのダブルチャージを用い、ドーズ量を5×1013cm-2の条件で、シリコン基板３０の裏面に向けてリンを注入する。さらに、加速電圧を25keV、ドーズ量を3×1014cm-2の条件で、シリコン基板３０の裏面に向けてボロンを注入する。その後に、レーザー熱処理法を利用して、導入されたリン及びボロンを活性化させ、バッファ領域３４とコレクタ領域３２を形成する。バッファ領域３４は、概ね0.2μｍの厚みで形成される。コレクタ領域３２は、概ね0.2μｍの厚みで形成される。
【００３０】
次に、スパッタ法を利用して、シリコン基板３０の裏面に、第１導電層２８、第２導電層２６、第３導電層２４及び被覆膜２２を順に形成する。これにより、シリコン基板３０の裏面にコレクタ電極２０が形成され、図１に示す半導体装置１０が得られる。
具体的には、まず、シリコンとアルミニウムの原子比が１：１の物質をターゲットに選択し、シリコン基板３０の温度を400℃以下に保ちながら、シリコン基板３０の裏面に第１導電層２８を概ね400ｎｍの厚みで形成する。次に、シリコンとチタンの原子比が２：１の物質をターゲットに選択し、シリコン基板３０の温度を400℃以下に保ちながら、第１導電層２８上に混合層２６ｂを概ね20〜100ｎｍの厚みで形成する。次に、チタンをターゲットに選択し、シリコン基板３０の温度を400℃以下に保ちながら、混合層２６ｂ上に非混合層２６ａを概ね200ｎｍの厚みで形成する。次に、ニッケルをターゲットに選択し、シリコン基板３０の温度を室温に保ちながら、第２導電層２６上に第３導電層２４を概ね700ｎｍの厚みで形成する。次に、金（Ａｕ）をターゲットに選択し、シリコン基板３０の温度を400℃以下に保ちながら、第３導電層２４上に被覆層２２を概ね100ｎｍの厚みで形成する。この後に、必要に応じて、350〜450℃の熱処理を実施する。これにより、第１導電層２８とコレクタ領域３２の接触抵抗が低減され、コンタクト特性が改善される。
これらの工程を経て、図１に示す半導体装置１０を得ることができる。
【００３１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３２】
【図１】実施例の半導体装置の要部断面図を模式的に示す。
【図２】実施例の半導体装置の製造過程を示す（１）。
【図３】実施例の半導体装置の製造過程を示す（２）。
【図４】実施例の半導体装置の製造過程を示す（３）。
【図５】従来の半導体装置の要部断面図を模式的に示す。
【符号の説明】
【００３３】
２０：コレクタ電極
２２：被覆層
２４：第３導電層
２６：第２導電層
２６ａ：非混合層
２６ｂ：混合層
２８：第１導電層
３０：シリコン基板
３２：コレクタ領域
３４：バッファ領域
３６：ドリフト領域
３８：ボディ領域
４２：エミッタ領域
４４：ゲート絶縁膜
４６：トレンチゲート電極
４８：層間絶縁膜
５２：エミッタ電極
【図１】
2007335432.tif 000003
【図２】
2007335432.tif 000004
【図３】
2007335432.tif 000005
【図４】
2007335432.tif 000006
【図５】
2007335432.tif 000007