(57)【要約】【課題】入力される複数の信号の位相を補償し、これら信号の位相の単調増加性を向上する位相調整回路の実現する。【解決手段】位相調整回路は、第１から第ｎの二位相調整回路（１０）を備えている。各二位相調整回路（１０）は、入力された二つの信号の論理和を演算する第１の論理回路（１０５）、論理積を演算する第２の論理回路（１０７）、第２の論理回路（１０７）と同等の信号遅延量を有し、第１の論理回路（１０５）の出力信号を遅延させる第１の遅延回路（１０８）、及び第１の論理回路（１０５）と同等の信号遅延量を有し、第２の論理回路（１０７）の出力信号を遅延させる第２の遅延回路（１０６）を備えている。ここで、二つの二位相調整回路（１０）の出力信号は、次段の二位相調整回路（１０）の入力信号となる。【選択図】図１
2007150865.tif 000002
【特許請求の範囲】
【請求項１】
入力される複数の信号の位相を調整する位相調整回路であって、
第１から第ｎ（ｎは自然数）の二位相調整回路を備え、
前記第ｍ（ｍは１からｎまでの各整数）の二位相調整回路は、
第２ｍ−１の信号が入力される第１の入力端子と、
第２ｍの信号が入力される第２の入力端子と、
位相調整後の第２ｍ−１の信号を出力する第１の出力端子と、
位相調整後の第２ｍの信号を出力する第２の出力端子と、
前記第１及び第２の入力端子から前記２ｍ−１及び第２ｍの信号を受け、これら信号のいずれか一方が所定の論理レベルとなったときに所定の論理変化をする信号を生成する第１の論理回路と、
前記第１及び第２の入力端子から前記２ｍ−１及び第２ｍの信号を受け、これら信号のいずれもが前記所定の論理レベルとなったときに前記所定の論理変化をする信号を生成する第２の論理回路と、
前記第２の論理回路と同等の信号遅延量を有し、前記第１の論理回路によって生成された信号を遅延させた信号を前記第１の出力端子に出力する第１の遅延回路と、
前記第１の論理回路と同等の信号遅延量を有し、前記第２の論理回路によって生成された信号を遅延させた信号を前記第２の出力端子に出力する第２の遅延回路とを有するものである
ことを特徴とする位相調整回路。
【請求項２】
請求項１に記載の位相調整回路において、
前記第１の論理回路は、ＮＯＲゲートであり、
前記第２の論理回路は、ＮＡＮＤゲートであり、
前記第１の遅延回路は、二入力が短絡されたＮＡＮＤゲートであり、
前記第２の遅延回路は、二入力が短絡されたＮＯＲゲートである
ことを特徴とする位相調整回路。
【請求項３】
請求項１に記載の位相調整回路において、
前記第１の論理回路は、ＯＲゲートであり、
前記第２の論理回路は、ＡＮＤゲートであり、
前記第１の遅延回路は、ＡＮＤゲートであり、
前記第２の遅延回路は、ＯＲゲートである
ことを特徴とする位相調整回路。
【請求項４】
請求項１に記載の位相調整回路において、
第ｎ＋１の二位相調整回路を備え、
前記第ｎ＋１の二位相調整回路は、
第２ｎ＋１の信号が入力される第１の入力端子と、
第２ｎ＋２の信号が入力される第２の入力端子と、
位相調整後の第２ｎ＋１の信号を出力する第１の出力端子と、
位相調整後の第２ｎ＋２の信号を出力する第２の出力端子と、
前記第１及び第２の入力端子から前記２ｎ＋１及び第２ｎ＋２の信号を受け、これら信号のいずれか一方が所定の論理レベルとなったときに所定の論理変化をする信号を生成する第１の論理回路と、
前記第１及び第２の入力端子から前記２ｎ＋１及び第２ｎ＋２の信号を受け、これら信号のいずれもが前記所定の論理レベルとなったときに前記所定の論理変化をする信号を生成する第２の論理回路と、
前記第２の論理回路と同等の信号遅延量を有し、前記第１の論理回路によって生成された信号を遅延させた信号を前記第１の出力端子に出力する第１の遅延回路と、
前記第１の論理回路と同等の信号遅延量を有し、前記第２の論理回路によって生成された信号を遅延させた信号を前記第２の出力端子に出力する第２の遅延回路とを有するものであり、
前記第１及び第２ｎ＋２の信号の少なくとも一方は、所定の論理レベルの信号である
ことを特徴とする位相調整回路。
【請求項５】
入力される複数の信号の位相を調整する位相調整回路であって、
請求項１に記載の位相調整回路である第１の位相調整回路と、
請求項４に記載の位相調整回路である第２の位相調整回路とを備え、
前記第１の位相調整回路における第ｍの二位相調整回路の第１の出力端子と、前記第２の位相調整回路における第ｍの二位相調整回路の第２の入力端子とは接続され、
前記第１の位相調整回路における第ｍの二位相調整回路の第２の出力端子と、前記第２の位相調整回路における第ｍ＋１の二位相調整回路の第１の入力端子とは接続され、
前記第２の位相調整回路における第１の二位相調整回路の第１の入力端子には、第１の論理レベルの信号が入力され、
前記第２の位相調整回路における第ｎ＋１の二位相調整回路の第２の入力端子には、第２の論理レベルの信号が入力される
ことを特徴とする位相調整回路。
【請求項６】
入力される複数の信号の位相を調整する位相調整回路であって、
請求項４に記載の位相調整回路である第１及び第２の位相調整回路を備え、
前記第１の位相調整回路における第ｎ＋１の二位相調整回路の第２の入力端子には、第１の論理レベルの信号が入力され、
前記第２の位相調整回路における第１の二位相調整回路の第１の入力端子には、第２の論理レベルの信号が入力され、
前記第１の位相調整回路における第ｋ（ｋは１からｎ＋１までの各整数）の二位相調整回路の第１の出力端子と、前記第２の位相調整回路における第ｋの二位相調整回路の第２の入力端子とは接続され、
前記第１の位相調整回路における第ｍの二位相調整回路の第２の出力端子と、前記第２の位相調整回路における第ｍ＋１の二位相調整回路の第１の入力端子とは接続されている
ことを特徴とする位相調整回路。
【請求項７】
入力される複数の信号の位相を調整する位相調整回路であって、
第１から第ｎ（ｎは自然数）の論理回路を備え、
前記ｍ（ｍは１からｎ−１までの各整数）の論理回路は、第ｍ−１及び第ｍの信号を受け、これら信号のいずれもが前記所定の論理レベルとなったときに前記所定の論理変化をする信号を、新たな第ｍの信号として出力するものであり、
前記第ｎの論理回路は、第ｎの信号及び所定の論理レベルの信号を受け、当該第ｎの信号が当該所定の論理レベルとなったときに所定の論理変化をする信号を、新たな第ｎの信号として出力するものである
ことを特徴とする位相調整回路。
【請求項８】
請求項７に記載の位相調整回路において、
前記第１から第ｎの論理回路は、いずれも、ＡＮＤゲートであり、
前記所定の論理レベルは、“Ｈ”である
ことを特徴とする位相調整回路。
【請求項９】
請求項７に記載の位相調整回路において、
前記第１から第ｎの論理回路は、いずれも、ＯＲゲートであり、
前記所定の論理レベルは、“Ｌ”である
ことを特徴とする位相調整回路。
【請求項１０】
請求項７に記載の位相調整回路が多段に接続された
ことを特徴とする位相調整回路。
【請求項１１】
入力される二つの信号の位相を調整する位相調整回路であって、
前記二つの信号の論理和を演算する第１の論理回路と、
前記二つの信号の論理積を演算する第２の論理回路と、
前記第２の論理回路と同等の信号遅延量を有し、前記第１の論理回路の出力信号を遅延させる第１の遅延回路と、
前記第１の論理回路と同等の信号遅延量を有し、前記第２の論理回路の出力信号を遅延させる第２の遅延回路とを備えた
ことを特徴とする位相調整回路。
【請求項１２】
請求項１１に記載の位相調整回路において、
前記第１の論理回路は、ＮＯＲゲートであり、
前記第２の論理回路は、ＮＡＮＤゲートであり、
前記第１の遅延回路は、二つの入力端子が短絡されたＮＡＮＤゲートであり、
前記第２の遅延回路は、二つの入力端子が短絡されたＮＯＲゲートである
ことを特徴とする位相調整回路。
【請求項１３】
請求項１１に記載の位相調整回路において、
前記第１の論理回路は、ＯＲゲートであり、
前記第２の論理回路は、ＡＮＤゲートであり、
前記第１の遅延回路は、ＡＮＤゲートであり、
前記第２の遅延回路は、ＯＲゲートである
ことを特徴とする位相調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の信号の位相を調整する位相調整回路に関する。
【背景技術】
【０００２】
記録型の光ディスク媒体に情報を記録する場合、書き込み信号の干渉を抑制するための特別な書き込み波形の生成が必要となる。このため、書き込みデータレートの４０分の１以上の微細な位相情報が必要となる場合がある。例えば、１６倍のＤＶＤシステムでは、分解能が50psec程度の非常に短い位相情報が必要である。
【０００３】
光ディスク装置などでは、通常、信号処理ＬＳＩによって生成された微細位相の信号群は、ＬＶＤＳなどの出力ドライバを経由して光ピックアップの先端に取り付けられ書き込みアンプまで伝送される（例えば、非特許文献１参照）。
【非特許文献１】Yoshiaki Konno et al., "A CMOS 1X- to 16X-Speed DVD Write Channel IC", IEEE International Solid-State Circuits Conference, Feb. 9, 2005, pp.568-569, 618
【発明の開示】
【発明が解決しようとする課題】
【０００４】
微細位相の信号群が長距離を伝送されると、信号線における遅延のバラツキなどによって書き込みアンプに到着した信号群の位相関係が崩れるという問題がある。すなわち、信号処理ＬＳＩで位相が単調増加する信号群を生成したにもかかわらず、書き込みアンプに到着した信号群の位相の単調増加性が崩れてしまう。この結果、例えば、書き込み信号のパルス幅を大きくする制御をしたにもかかわらず、実際の書き込み信号のパルス幅は小さくなってしまい、光ディスク媒体への書き込み品質が劣化してしまうこととなる。今後、書き込み速度の向上に伴い、こうした問題はより顕著となることが懸念される。
【０００５】
上記問題に鑑み、本発明は、入力される複数の信号の位相を補償し、これら信号の位相の単調増加性を向上する位相調整回路の実現を課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明が講じた手段は、入力される複数の信号の位相を調整する位相調整回路として、第１から第ｎ（ｎは自然数）の二位相調整回路を備えたものとし、前記第ｍ（ｍは１からｎまでの各整数）の二位相調整回路は、第２ｍ−１の信号が入力される第１の入力端子と、第２ｍの信号が入力される第２の入力端子と、位相調整後の第２ｍ−１の信号を出力する第１の出力端子と、位相調整後の第２ｍの信号を出力する第２の出力端子と、前記第１及び第２の入力端子から前記２ｍ−１及び第２ｍの信号を受け、これら信号のいずれか一方が所定の論理レベルとなったときに所定の論理変化をする信号を生成する第１の論理回路と、前記第１及び第２の入力端子から前記２ｍ−１及び第２ｍの信号を受け、これら信号のいずれもが前記所定の論理レベルとなったときに前記所定の論理変化をする信号を生成する第２の論理回路と、前記第２の論理回路と同等の信号遅延量を有し、前記第１の論理回路によって生成された信号を遅延させた信号を前記第１の出力端子に出力する第１の遅延回路と、前記第１の論理回路と同等の信号遅延量を有し、前記第２の論理回路によって生成された信号を遅延させた信号を前記第２の出力端子に出力する第２の遅延回路とを有するものとする。
【０００７】
これによると、第ｍの二位相調整回路において、第１及び第２の入力端子にそれぞれ入力される第２ｍ−１及び第２ｍの信号について、第１及び第２の論理回路のそれぞれによって所定の論理演算が行われて所定の論理変化をする信号が生成され、これら生成された信号は、第２の論理回路と同等の信号遅延量を有する第１の遅延回路及び第１の論理回路と同等の信号遅延量を有する第２の遅延回路のそれぞれによって遅延させられ、第１及び第２に出力端子に出力される。したがって、第ｍの二位相調整回路に入力される第２ｍ−１及び第２ｍの信号の位相早遅関係にかかわらず、これら信号の位相差を保存しつつ第ｍの二位相調整回路から出力される第２ｍ−１及び第２ｍの信号は所定の位相早遅関係となる。そして、第１から第ｎの二位相調整回路を備えることにより、偶数（２ｎ）個の入力信号について単調増加性が向上するような位相調整を行うことができる。
【０００８】
また、位相調整回路として、上記の位相調整回路にさらに第ｎ＋１の二位相調整回路を備えたものとし、前記第ｎ＋１の二位相調整回路は、第２ｎ＋１の信号が入力される第１の入力端子と、第２ｎ＋２の信号が入力される第２の入力端子と、位相調整後の第２ｎ＋１の信号を出力する第１の出力端子と、位相調整後の第２ｎ＋２の信号を出力する第２の出力端子と、前記第１及び第２の入力端子から前記２ｎ＋１及び第２ｎ＋２の信号を受け、これら信号のいずれか一方が所定の論理レベルとなったときに所定の論理変化をする信号を生成する第１の論理回路と、前記第１及び第２の入力端子から前記２ｎ＋１及び第２ｎ＋２の信号を受け、これら信号のいずれもが前記所定の論理レベルとなったときに前記所定の論理変化をする信号を生成する第２の論理回路と、前記第２の論理回路と同等の信号遅延量を有し、前記第１の論理回路によって生成された信号を遅延させた信号を前記第１の出力端子に出力する第１の遅延回路と、前記第１の論理回路と同等の信号遅延量を有し、前記第２の論理回路によって生成された信号を遅延させた信号を前記第２の出力端子に出力する第２の遅延回路とを有するものとする。ここで、前記第１及び第２ｎ＋２の信号の少なくとも一方は、所定の論理レベルの信号であるとする。
【０００９】
これによると、奇数（２ｎ＋１）個の入力信号について単調増加性が向上するような位相調整を行うことができる。
【００１０】
また、入力される複数の信号の位相を調整する位相調整回路として、上記前者の位相調整回路である第１の位相調整回路と、上記後者の位相調整回路である第２の位相調整回路とを備えたものとし、前記第１の位相調整回路における第ｍの二位相調整回路の第１の出力端子と、前記第２の位相調整回路における第ｍの二位相調整回路の第２の入力端子とは接続され、前記第１の位相調整回路における第ｍの二位相調整回路の第２の出力端子と、前記第２の位相調整回路における第ｍ＋１の二位相調整回路の第１の入力端子とは接続され、前記第２の位相調整回路における第１の二位相調整回路の第１の入力端子には、第１の論理レベルの信号が入力され、前記第２の位相調整回路における第ｎ＋１の二位相調整回路の第２の入力端子には、第２の論理レベルの信号が入力されるものとする。
【００１１】
これによると、入力される偶数（２ｎ）個の信号が第１の位相調整回路によって位相調整され、さらに、第１の位相調整回路における異なる２個の二位相調整回路から出力された信号が第２の位相調整回路によって位相調整される。これにより、第２の位相調整回路から出力される２ｎ個の信号の単調増加性がより向上する。
【００１２】
また、入力される複数の信号の位相を調整する位相調整回路として、上記後者の位相調整回路である第１及び第２の位相調整回路を備えたものとし、前記第１の位相調整回路における第ｎ＋１の二位相調整回路の第２の入力端子には、第１の論理レベルの信号が入力され、前記第２の位相調整回路における第１の二位相調整回路の第１の入力端子には、第２の論理レベルの信号が入力され、前記第１の位相調整回路における第ｋ（ｋは１からｎ＋１までの各整数）の二位相調整回路の第１の出力端子と、前記第２の位相調整回路における第ｋの二位相調整回路の第２の入力端子とは接続され、前記第１の位相調整回路における第ｍの二位相調整回路の第２の出力端子と、前記第２の位相調整回路における第ｍ＋１の二位相調整回路の第１の入力端子とは接続されているものとする。
【００１３】
これによると、入力される奇数（２ｎ＋１）個の信号が第１の位相調整回路によって位相調整され、さらに、第１の位相調整回路における異なる２個の二位相調整回路から出力された信号が第２の位相調整回路によって位相調整される。これにより、第２の位相調整回路から出力される２ｎ＋１個の信号の単調増加性がより向上する。
【００１４】
一方、本発明が講じた手段は、入力される複数の信号の位相を調整する位相調整回路として、第１から第ｎ（ｎは自然数）の論理回路を備えたものとし、前記ｍ（ｍは１からｎ−１までの各整数）の論理回路は、第ｍ−１及び第ｍの信号を受け、これら信号のいずれもが前記所定の論理レベルとなったときに前記所定の論理変化をする信号を、新たな第ｍの信号として出力するものであり、前記第ｎの論理回路は、第ｎの信号及び所定の論理レベルの信号を受け、当該第ｎの信号が当該所定の論理レベルとなったときに所定の論理変化をする信号を、新たな第ｎの信号として出力するものであるとする。
【００１５】
これによると、第ｍの論理回路に入力される第ｍ−１及び第ｍの信号のうち位相の遅い方が新たな第ｍの信号として出力される。したがって、入力されるｎ個の信号について単調増加性が向上するような位相調整を行うことができる。
【００１６】
また、本発明が講じた手段は、入力される二つの信号の位相を調整する位相調整回路として、前記二つの信号の論理和を演算する第１の論理回路と、前記二つの信号の論理積を演算する第２の論理回路と、前記第２の論理回路と同等の信号遅延量を有し、前記第１の論理回路の出力信号を遅延させる第１の遅延回路と、前記第１の論理回路と同等の信号遅延量を有し、前記第２の論理回路の出力信号を遅延させる第２の遅延回路とを備えたものとする。
【００１７】
これによると、入力される二つの信号について、第１及び第２の論理回路のそれぞれによって所定の論理演算が行われて所定の論理変化をする信号が生成され、これら生成された信号は、第２の論理回路と同等の信号遅延量を有する第１の遅延回路及び第１の論理回路と同等の信号遅延量を有する第２の遅延回路のそれぞれによって遅延させられ出力される。したがって、入力される二つの信号の位相早遅関係にかかわらず、これら信号の位相差を保存しつつ第１及び第２の遅延回路から出力される二つの信号は所定の位相早遅関係となる。
【発明の効果】
【００１８】
以上説明したように、本発明によると、入力される信号の位相が補償され、これら信号の位相の単調増加性を向上することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２０】
（第１の実施形態）
図１は、第１の実施形態に係る位相調整回路の構成を示す。本位相調整回路は、８入力８出力の３個の位相調整回路１００＿１，１００＿２及び１００＿３が直列に接続された構成をしている。位相調整回路１００＿ｊは、信号Ｓ（ｉ，ｊ−１）を受け、位相調整後の信号Ｓ（ｉ，ｊ）を出力する。ただし、ｉは１から８までの各整数であり、ｊは１から３までの各整数である。位相調整回路１００＿１及び１００＿３は、いずれも、４個の二位相調整回路１０＿１，１０＿２，１０＿３及び１０＿４を備えている。また、位相調整回路１００−２＿２は、５個の二位相調整回路１０＿１，１０＿２，１０＿３，１０＿４及び１０＿５を備えている。なお、以下の説明において各構成要素について代表の１個に言及する場合には、添字を省略した符号で当該構成要素を参照する。
【００２１】
二位相調整回路１０は、第１の信号が入力される入力端子１０１、第２の信号が入力される入力端子１０２、位相調整後の第１の信号を出力する出力端子１０３、位相調整後の第２の信号を出力する出力端子１０４、ＮＯＲゲート１０５及び１０６、及びＮＡＮＤゲート１０７及び１０８を備えている。ＮＯＲゲート１０５及びＮＡＮＤゲート１０７のそれぞれの二入力は入力端子１０１及び１０２に接続されている。また、ＮＡＮＤゲート１０８の二入力は短絡され、ＮＯＲゲート１０５の出力を受け、演算結果を出力端子１０３に出力するようになっている。同様に、ＮＯＲゲート１０６の二入力は短絡され、ＮＡＮＤゲート１０７の出力を受け、演算結果を出力端子１０４に出力するようになっている。
【００２２】
図２は、二位相調整回路１０のタイミングチャートを示す。いま、入力端子１０１に入力される信号Ｓ１の立ち上がりタイミングは入力端子１０２に入力される信号Ｓ２の立ち上がりタイミングよりも時間Ｔｄだけ遅い、すなわち、信号Ｓ１の位相は信号Ｓ２の位相よりも遅れているとする。この場合、ＮＡＮＤゲート１０７から出力される信号は、位相が遅い方の信号Ｓ１よりも時間Ｔａだけ遅れたものとなる。なお、時間Ｔａは、ＮＡＮＤゲート１０７のゲート遅延である。一方、ＮＯＲゲート１０５から出力される信号は、位相が早い方の信号Ｓ２よりも時間Ｔｏだけ遅れたものとなる。なお、時間Ｔｏは、ＯＲゲート１０５のゲート遅延である。すなわち、位相が早い方の信号Ｓ２を基準としたとき、ＮＡＮＤゲート１０７から出力される信号は時間Ｔｄ＋Ｔａだけ遅れており、ＮＯＲゲート１０５から出力される信号は時間Ｔｏだけ遅れている。したがって、これら信号の位相差は時間Ｔｄ＋Ｔａ−Ｔｏとなる。ここで、ＮＡＮＤゲート１０７のゲート遅延（時間Ｔａ）とＮＯＲゲート１０５のゲート遅延（時間Ｔｏ）とは若干の誤差があるため、時間Ｔａ−Ｔｏは必ずしもゼロとはならない。このため、ＮＡＮＤゲート１０７から出力される信号とＮＯＲゲートから出力される信号との位相差は、元の信号Ｓ１及びＳ２の位相差である時間Ｔｄからずれることとなる。
【００２３】
そこで、ＮＯＲゲート１０６及びＮＡＮＤゲート１０８によって上記ずれを補償する。すなわち、ＮＡＮＤゲート１０７から出力された信号をＮＯＲゲート１０６によってさらに遅延させる。ＮＯＲゲート１０６のゲート遅延は、ＮＯＲゲート１０５のゲート遅延と等しく時間Ｔｏである。この結果、ＮＯＲゲート１０６から出力される信号、すなわち、出力端子１０４から出力される信号Ｓ２’は、位相が早い方の信号Ｓ２から時間Ｔｄ＋Ｔａ＋Ｔｏだけ遅れたものとなる。同様に、ＮＯＲゲート１０５から出力された信号をＮＡＮＤゲート１０８によってさらに遅延させる。ＮＡＮＤゲート１０８のゲート遅延は、ＮＡＮＤゲート１０７のゲート遅延と等しく時間Ｔａである。この結果、ＮＡＮＤゲート１０８から出力される信号、すなわち、出力端子１０３から出力される信号Ｓ１’は、信号Ｓ２から時間Ｔｏ＋Ｔａだけ遅れたものとなる。すなわち、位相が早い方の信号Ｓ２を基準としたとき、信号Ｓ１’は時間Ｔｄ＋Ｔａ＋Ｔｏだけ遅れており、信号Ｓ２’は時間Ｔｏ＋Ｔａだけ遅れている。したがって、これら信号の位相差は時間Ｔｄとなり、元の信号Ｓ１及びＳ２の位相差である時間Ｔｄが保存されることとなる。
【００２４】
以上のように、本実施形態に係る二位相調整回路１０では、入力端子１０１及び１０２に入力される二つの信号の位相の早遅にかかわらず、当該位相差を保ったまま、出力端子１０３からは位相が早い信号が、出力端子１０４からは位相が遅い信号が、それぞれ出力される。すなわち、本実施形態に係る二位相調整回路１０は、二つの信号の位相入れ替え機能を有している。
【００２５】
図１に戻り、位相調整回路１００＿２及び１００＿１は、入出力が互いにずれるように接続されている。位相調整回路１００＿３及び１００＿１もまた、入出力が互いにずれるように接続されている。
【００２６】
具体的には、位相調整回路１００＿１における二位相調整回路１０＿ｍ（ｍは１から４までの各整数）の出力端子１０３及び１０４は、それぞれ、位相調整回路１００＿２における二位相調整回路１０＿ｍの入力端子１０２及び二位相調整回路１０＿ｍ＋１の入力端子１０１に接続されている。また、位相調整回路１００＿２における二位相調整回路１０＿ｍの出力端子１０４及び二位相調整回路１０＿ｍ＋１の出力端子１０３は、それぞれ、位相調整回路１００＿３における二位相調整回路１０＿ｍの入力端子１０１及び１０２に接続されている。なお、位相調整回路１００＿２における二位相調整回路１０＿１の入力端子１０１及び二位相調整回路１０＿５の入力端子１０２には、それぞれ、論理レベル“Ｈ”及び“Ｌ”の信号が入力されている。
【００２７】
本実施形態に係る位相調整回路に入力される信号Ｓ（ｉ，０）は、まず、位相調整回路１００＿１に入力される。位相調整回路１００＿１は、信号Ｓ（１，０）及びＳ（２，０）、信号Ｓ（３，０）及びＳ（４，０）、信号Ｓ（５，０）及びＳ（６，０）、及び信号Ｓ（７，０）及びＳ（８，０）の４組について、各組の位相差を保ったまま、位相が早い順に並んだ信号Ｓ（１，１）及びＳ（２，１）、信号Ｓ（３，１）及びＳ（４，１）、信号Ｓ（５，１）及びＳ（６，１）、及び信号Ｓ（７，１）及びＳ（８，１）の４組を出力する。
【００２８】
次に、位相調整回路１００＿２は、信号Ｓ（２，１）及びＳ（３，１）、信号Ｓ（４，１）及びＳ（５，１）、及び信号Ｓ（６，１）及びＳ（７，１）の３組について、各組の位相差を保ったまま、位相が早い順に並んだ信号Ｓ（２，２）及びＳ（３，２）、信号Ｓ（４，２）及びＳ（５，２）、及び信号Ｓ（６，２）及びＳ（７，２）の３組を出力する。二位相調整回路１０＿１には信号Ｓ（１，１）と論理レベル“Ｈ”の信号とが入力されるが、後者の方が必ず位相が早いため、信号Ｓ（１，２）は、信号Ｓ（１，１）を他の信号（ｉ，１）と同じ時間だけ遅延させた信号となって出力される。同様に、二位相調整回路１０＿５には信号Ｓ（８，１）と論理レベル“Ｌ”の信号とが入力されるが、後者の方が必ず位相が遅いため、信号Ｓ（８，２）は、信号Ｓ（８，１）を他の信号（ｉ，１）と同じ時間だけ遅延した信号となって出力される。
【００２９】
次に、位相調整回路１００＿３は、信号Ｓ（１，２）及びＳ（２，２）、信号Ｓ（３，２）及びＳ（４，２）、信号Ｓ（５，２）及びＳ（６，２）、及び信号Ｓ（７，２）及びＳ（８，２）の４組について、各組の位相差を保ったまま、位相が早い順に並んだ信号Ｓ（１，３）及びＳ（２，３）、信号Ｓ（３，３）及びＳ（４，３）、信号Ｓ（５，３）及びＳ（６，３）、及び信号Ｓ（７，３）及びＳ（８，３）の４組を出力する。
【００３０】
以上のように、位相調整回路１００単体では、入力される信号Ｓ（２ｍ−１，０）及びＳ（２ｍ，０）についての位相入れ替えが行われるに過ぎない。しかし、位相調整回路１００を２段接続することで、信号Ｓ（ｉ，０）は、前後の隣接する信号との間で位相入れ替えが行われるようになる。理論的には、入力される信号の数をＮとすると、位相調整回路１００を２Ｎ段接続することで、位相順に整列したＮ個の信号を得ることができる。換言すると、位相調整回路１００を２Ｎ段接続することで、Ｎ×ＬＳＢ（ＬＳＢは入力される信号間の最小位相）の単調増加性を補償することができる。
【００３１】
ところで、図１の位相調整回路に入力される信号の数は偶数であるが、入力される信号の数が奇数の場合には、図１の位相調整回路を次のような改変すればよい。図３は、図１の位相調整回路を改変して得られる奇数入力対応の位相調整回路の構成を示す。本位相調整回路において、位相調整回路１００＿１及び１００＿３は、それぞれ、二位相調整回路１０＿５を備えている。位相調整回路１００＿１における二位相調整回路１０＿５の入力端子１０１及び１０２には、それぞれ、信号Ｓ（９，０）及び論理レベル“Ｌ”の信号が入力されている。同様に、位相調整回路１００＿３における二位相調整回路１０＿５の入力端子１０１及び１０２には、それぞれ、信号Ｓ（９，２）及び論理レベル“Ｌ”の信号が入力されている。また、位相調整回路１００＿２における二位相調整回路１０＿５の入力端子１０２及び出力端子１０４は、それぞれ、位相調整回路１００＿１における二位相調整回路１０＿５の出力端子１０３及び位相調整回路１００＿３における二位相調整回路１０＿５の入力端子１０１に接続されている。上記構成の位相調整回路によると、入力される９つの信号の位相を調整することができる。
【００３２】
なお、図１及び図３に示した位相調整回路において、ＮＡＮＤゲート１０８に代えてＮＡＮＤゲート１０７と同等の信号遅延量を有する遅延回路を設けてもよい。同様に、ＮＯＲゲート１０６に代えてＮＯＲゲート１０５と同等の信号遅延量を有する遅延回路を設けてもよい。
【００３３】
（第２の実施形態）
図４は、第２の実施形態に係る位相調整回路の構成を示す。本位相調整回路は、８入力８出力の３個の位相調整回路２００＿１，２００＿２及び２００＿３が直列に接続された構成をしている。位相調整回路２００は、図１に示した二位相調整回路１０とは異なる構成の二位相調整回路２０から構成されている。以下、二位相調整回路２０の構成についてのみ説明する。
【００３４】
二位相調整回路２０は、第１の信号が入力される入力端子１０１、第２の信号が入力される入力端子１０２、位相調整後の第１の信号を出力する出力端子１０３、位相調整後の第２の信号を出力する出力端子１０４、ＯＲゲート２０５及び２０６、及びＡＮＤゲート２０７及び２０８を備えている。ＯＲゲート２０５及びＡＮＤゲート２０７のそれぞれの二入力は入力端子１０１及び１０２に接続されている。また、ＡＮＤゲート２０８は、ＯＲゲート２０５の出力及び論理レベル“Ｈ”の信号を受け、演算結果を出力端子１０３に出力するようになっている。同様に、ＯＲゲート２０６は、ＡＮＤゲート２０７の出力及び論理レベル“Ｌ”の信号を受け、演算結果を出力端子１０４に出力するようになっている。
【００３５】
二位相調整回路２０のタイミングチャートは図２に示したものと同様である。したがって、本実施形態に係る位相調整回路２００は、図１に示した位相調整回路１００と同様の動作特性を示す。
【００３６】
なお、上述したように、本位相調整回路もまた奇数入力対応に変更可能である。また、ＡＮＤゲート２０８に代えてＡＮＤゲート２０７と同等の信号遅延量を有する遅延回路を設けてもよい。同様に、ＯＲゲート２０６に代えてＯＲゲート２０５と同等の信号遅延量を有する遅延回路を設けてもよい。
【００３７】
また、第１及び第２の実施形態において、信号の立ち下がりを基準に位相の早遅を定義した場合には、二位相調整回路１０及び２０の出力端子１０３からは位相が遅い信号が、出力端子１０４からは位相が早い信号が、それぞれ出力されるといった、上記とは逆の関係になることは言うまでもない。
【００３８】
（第３の実施形態）
図５は、第３の実施形態に係る位相調整回路の構成を示す。本位相調整回路は、８入力８出力の２個の位相調整回路３００＿１及び３００＿２が直列に接続された構成をしている。位相調整回路３００＿ｊは、信号Ｓ（ｉ，ｊ−１）を受け、位相調整後の信号Ｓ（ｉ，ｊ）を出力する。
【００３９】
位相調整回路３００＿１及び４００＿２は、いずれも、８個のＡＮＤゲート３０＿１，３０＿２，３０＿３，３０＿４，３０＿５，３０＿６，３０＿７及び３０＿８を備えている。位相調整回路３００＿１におけるＡＮＤゲート３０＿ｍ（ｍは１から７までの各整数）は、信号Ｓ（ｍ，０）及びＳ（ｍ＋１，０）を受け、信号Ｓ（ｍ，１）を出力する。また、ＡＮＤゲート３０＿８は、信号Ｓ（８，０）及び論理レベル“Ｈ”の信号を受け、信号Ｓ（８，１）を出力する。同様に、位相調整回路３００＿２におけるＡＮＤゲート３０＿ｍは、信号Ｓ（ｍ，１）及びＳ（ｍ＋１，１）を受け、信号Ｓ（ｍ，２）を出力する。また、ＡＮＤゲート３０＿８は、信号Ｓ（８，１）及び論理レベル“Ｈ”の信号を受け、信号Ｓ（８，２）を出力する。
【００４０】
図６は、本位相調整回路のタイミングチャートを示す。いま、信号Ｓ（７，０）、信号Ｓ（６，０）、信号Ｓ（８，０）、信号Ｓ（５，０）、信号Ｓ（４，０）、信号Ｓ（３，０）、信号Ｓ（２，０）及び信号Ｓ（１，０）の順に立ち上がりタイミングが早いとする。位相調整回路３００＿１によってこれら信号の位相調整を行うと、信号Ｓ（８，１）及びＳ（７，１）の立ち上がりタイミングが同じになる。これは、信号Ｓ（８，０）及びＳ（７，０）がＡＮＤゲート３０＿７によって論理演算された結果として、信号Ｓ（８，０）及びＳ（７，０）のいずれもが論理レベル“Ｈ”となったときに立ち上がり変化をする信号Ｓ（７，１）が出力されたからである。
【００４１】
次に、位相調整回路３００＿２によって信号Ｓ（１，１）〜Ｓ（８，１）の位相調整を行うと、信号Ｓ（８，２）、Ｓ（７，２）及びＳ（６，２）の立ち上がりタイミングが同じになる。これは、信号Ｓ（７，１）及びＳ（６，１）がＡＮＤゲート３０＿６によって論理演算された結果として、信号Ｓ（７，１）及びＳ（６，１）のいずれもが論理レベル“Ｈ”となったときに立ち上がり変化をする信号Ｓ（６，２）が出力されたからである。
【００４２】
以上のように、位相調整回路３００単体では１ＬＳＢ分の位相補償しかできないが、位相調整回路３００を多段に接続することによってより大きな位相補償が可能となる。理論的には、位相調整回路３００をＮ段接続することで、Ｎ×ＬＳＢまでの単調増加性を補償することができる。
【００４３】
なお、ＡＮＤゲートを複数段接続する場合には、論理構造をさらに簡単にすることが可能である。例えば、ＡＮＤゲートを２段接続するのであれば、ＮＡＮＤゲートを２段接続する方が論理ゲート規模を小さくすることができることはよく知られている。
【００４４】
（第４の実施形態）
図７は、第４の実施形態に係る位相調整回路の構成を示す。本位相調整回路は、図５に示した位相調整回路３００とは異なる構成の２個の位相調整回路４００＿１及び４００＿２が直列に接続された構成をしている。以下、位相調整回路４００の構成についてのみ説明する。
【００４５】
位相調整回路４００＿１及び４００＿２は、いずれも、８個のＯＲゲート４０＿１，４０＿２，４０＿３，４０＿４，４０＿５，４０＿６，４０＿７及び４０＿８を備えている。位相調整回路４００＿１におけるＯＲゲート４０＿ｍは、信号Ｓ（ｍ，０）及びＳ（ｍ＋１，０）を受け、信号Ｓ（ｍ，１）を出力する。また、ＯＲゲート４０＿８は、信号Ｓ（８，０）及び論理レベル“Ｌ”の信号を受け、信号Ｓ（８，１）を出力する。同様に、位相調整回路４００＿２におけるＯＲゲート４０＿ｍは、信号Ｓ（ｍ，１）及びＳ（ｍ＋１，１）を受け、信号Ｓ（ｍ，２）を出力する。また、ＯＲゲート４０＿８は、信号Ｓ（８，１）及び論理レベル“Ｌ”の信号を受け、信号Ｓ（８，２）を出力する。
【００４６】
ＯＲゲート４０は二入力がいずれも“Ｌ”レベルとなったときに出力が“Ｈ”レベルとなるため、本位相調整回路は、入力される信号の立ち下がりタイミングに基づいて位相調整を行うことが可能である。
【産業上の利用可能性】
【００４７】
本発明に係る位相調整回路は、入力される信号の位相の単調増加性を補償することが可能であるため、図８に示したように、光ディスク装置において、光ディスク媒体にデータを書き込む際のパルス生成のための位相情報の単調増加性を補償する用途に有用である。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態に係る位相調整回路の構成図である。
【図２】図１に示した二位相調整回路のタイミングチャートである。
【図３】奇数入力対応の位相調整回路の構成図である。
【図４】第２の実施形態に係る位相調整回路の構成図である。
【図５】第３の実施形態に係る位相調整回路の構成図である。
【図６】図５に示した位相調整回路のタイミングチャートである。
【図７】第４の実施形態に係る位相調整回路の構成図である。
【図８】本発明に係る位相調整回路を組み込んだ光ディスク装置の構成図である。
【符号の説明】
【００４９】
１０，２０  二位相調整回路
１００  位相調整回路
１０１  入力端子（第１の入力端子）
１０２  入力端子（第２の入力端子）
１０３  出力端子（第１の出力端子）
１０４  出力端子（第２の出力端子）
１０５  ＮＯＲゲート（第１の論理回路）
１０６  ＮＯＲゲート（第２の遅延回路）
１０７  ＮＡＮＤゲート（第２の論理回路）
１０８  ＮＡＮＤゲート（第１の遅延回路）
２００  位相調整回路
２０５  ＯＲゲート（第１の論理回路）
２０６  ＯＲゲート（第２の遅延回路）
２０７  ＡＮＤゲート（第２の論理回路）
２０８  ＡＮＤゲート（第１の遅延回路）
３００  位相調整回路
３０  ＡＮＤゲート（論理回路）
４００  位相調整回路
４０  ＯＲゲート（論理回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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