(57)【要約】【課題】複数ビットのデータ読出を実行する構成において、データ読出マージンの低下を抑制して精度の高いデータ読出を実行することが可能な不揮発性記憶装置を提供する。【解決手段】列方向に沿って、新たに固定電圧と電気的に結合されたサブソース線ＳＬＰを設ける。そして、メモリセル行に沿って設けられた複数のソース線と互いに電気的に結合する。これにより、メモリセル側のソース線ＳＬに対して流れる電流経路と、ダミーメモリセル側のソース線ＳＬに対して流れる電流経路とを見た場合に、ソース線の寄生抵抗に基づく電位の浮き上がりは、サブソース線ＳＬＰにより互いに同電位に設定され等しくなる。すなわち、ソース線の寄生抵抗に基づく電位の浮き上がりは同じ浮き上がりとなるため、ソース線に流れる基準電流との相対的な関係においてデータ読出電流が過度に増加したり、減少したりすることを抑制して一定のデータ読出マージンを確保することができる。【選択図】図５
2007164837.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、不揮発的なデータ記憶を実行する複数のメモリセルおよび複数のダミーメモリセルを有するメモリセルアレイと、
データ読出時に複数ビットの並列なデータ読出を実行するための複数の読出回路と、
前記複数の読出回路にそれぞれ対応して設けられる複数のデータ線対とを備え、
前記複数のダミーメモリセルは、行列状に配置された複数のメモリセルのメモリセル列を共有するように配置され、
前記メモリセルアレイは、
メモリセル行にそれぞれ対応して設けられた複数のワード線と、
メモリセル列にそれぞれ対応して設けられた複数のビット線と、
メモリセル行にそれぞれ対応して設けられ、固定電圧と電気的に結合されるとともに各々が対応するメモリセル列のメモリセル群を介して対応するビット線と電気的に結合される複数のソース線とを含み、
前記複数のビット線は、前記データ読出時に並列なデータ読出が実行されるビット線群を含む複数のグループに分割され、
前記複数のグループにそれぞれ対応して設けられ、列選択指示に応答して各々が対応するグループに含まれるビット線群と前記複数のデータ線対との電気的な接続を制御する複数のゲートトランジスタ群をさらに備え、
前記データ読出時に各前記データ線対の一方のデータ線は、前記複数のワード線のうちの選択されたワード線に対応するメモリセルを介して対応するソース線と電気的に結合されて記憶データに応じたデータ読出電流が供給され、
前記データ読出時に各前記データ線対の他方のデータ線は、ダミーメモリセルを介して対応するソース線と電気的に結合されて前記データ読出電流との比較の対象として用いられる基準電流が供給され、
前記メモリセルアレイは、前記複数のソース線と交差するように設けられ、互いに電気的に結合するサブソース線をさらに含む、不揮発性記憶装置。
【請求項２】
各前記グループに含まれるビット線群は、前記複数のデータ線対にそれぞれ対応して設けられ、各々が２本ずつの隣接するビット線で構成される複数のビット線対を有し、
前記データ読出時に対応するデータ線対の一方のデータ線は、対応するビット線対の一方のビット線を介して対応するメモリセルと電気的に結合され、対応するデータ線対の他方のデータ線は、対応するビット線対の他方のビット線を介してダミーメモリセルと電気的に結合される、請求項１記載の不揮発性記憶装置。
【請求項３】
列方向に沿って設けられた第１および第２の前記メモリセルアレイを設け、
前記第１のメモリセルアレイの前記複数のビット線は、前記データ読出時に並列なデータ読出が実行されるビット線群を含む複数の第１のグループに分割され、
前記第２のメモリセルアレイの前記複数のビット線は、前記データ読出時に並列なデータ読出が実行されるビット線群を含む複数の第２のグループに分割され、
前記複数のゲートトランジスタ群は、
前記複数の第１のグループにそれぞれ対応して設けられ、列選択指示に応答して各々が対応する第１のグループに含まれるビット線群と前記複数のデータ線対との電気的な接続を制御する複数の第１のゲートトランジスタユニットと、
前記複数の第２のグループにそれぞれ対応して設けられ、前記列選択指示に応答して選択された第１のグループに含まれるビット線群と同一列を構成する対応する第２のグループに含まれるビット線群と前記複数のデータ線対との電気的な接続を制御する複数の第２のゲートトランジスタユニットとを含み、
前記データ読出時に各前記データ線対の一方のデータ線は、選択された第１および第２のグループの一方に含まれるビット線群のビット線を介して対応するメモリセルと電気的に結合され、
前記データ読出時に各前記データ線対の他方のデータ線は、選択された第１および第２のグループの他方に含まれる同一列を構成するビット線群のビット線を介してダミーメモリセルと電気的に結合される、請求項１記載の不揮発性記憶装置。
【請求項４】
前記複数のデータ線対の他方のデータ線は、偶数本設けられ、
各前記他方のデータ線と電気的に結合される複数のダミーメモリセルのうちの半数のダミーメモリセルは、前記メモリセルの記憶データの一方のデータレベルを指し示す高抵抗状態に設定され、残りの半数のダミーメモリセルは、他方のデータレベルを指し示す低抵抗状態に設定され、
複数の前記他方のデータ線は互いに電気的に結合される、請求項１記載の不揮発性記憶装置。
【請求項５】
行列状に配置され、不揮発的なデータ記憶を実行する複数のメモリセルを有するメモリセルアレイと、
データ読出時に複数ビットの並列なデータ読出を実行するための複数の読出回路と、
前記複数の読出回路にそれぞれ対応して設けられる複数のデータ線対とを備え、
前記メモリセルアレイは、
メモリセル行にそれぞれ対応して設けられた複数のワード線と、
メモリセル列にそれぞれ対応して設けられた複数のビット線と、
メモリセル行にそれぞれ対応して設けられ、固定電圧と電気的に結合されるとともに各々が対応するメモリセル列のメモリセル群を介して対応するビット線と電気的に結合される複数のソース線とを含み、
前記複数のビット線は、前記データ読出時に並列なデータ読出が実行されるビット線群を含む複数のグループに分割され、
前記複数のグループにそれぞれ対応して設けられ、列選択指示に応答して各々が対応するグループに含まれるビット線群と前記複数のデータ線対との電気的な接続を制御する複数のゲートトランジスタ群をさらに備え、
前記データ読出時に各前記データ線対の一方のデータ線は、前記複数のワード線のうちの選択されたワード線に対応するメモリセルを介して対応するソース線と電気的に結合されて記憶データに応じたデータ読出電流が供給され、
前記データ読出時に各前記データ線対の他方のデータ線は、ダミーメモリセルを介して対応するソース線と電気的に結合されて前記データ読出電流との比較の対象として用いられる基準電流が供給され、
前記複数のグループのうちの少なくとも１つのグループは、前記データ読出を実行しない形状ダミーグループを構成し、
列方向に沿って前記複数のグループにそれぞれ対応して設けられ、列選択指示を対応するゲートトランジスタ群に伝達するための複数の列選択線をさらに備え、
複数の列選択線のうちの前記形状ダミーグループに対応して設けられた少なくとも１つの列選択線は、前記複数のソース線と互いに電気的に結合されるとともに前記固定電圧と電気的に結合される、不揮発性記憶装置。
【請求項６】
行列状に配置され、不揮発的なデータ記憶を実行する複数のメモリセルおよび複数のダミーメモリセルを有するメモリセルアレイと、
データ読出時に複数ビットの並列なデータ読出を実行するための複数の読出回路と、
前記複数の読出回路にそれぞれ対応して設けられる複数のデータ線対とを備え、
前記複数のダミーメモリセルは、行列状に配置された複数のメモリセルのメモリセル列を共有するように配置され、
前記メモリセルアレイは、
メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられた複数のワード線と、
２つの隣接するメモリセル列にそれぞれ対応して設けられた複数のビット線対と、
メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられ、固定電圧と電気的に結合されるとともに各々が対応するメモリセル列のメモリセル群を介して対応するビット線と電気的に結合される複数のソース線とを含み、
前記複数のビット線対は、前記複数のデータ線対にそれぞれ対応して、前記データ読出時に並列なデータ読出が実行される複数のグループに分割され、
前記複数のグループにそれぞれ対応して設けられ、選択指示に応答して各々が対応するグループに含まれるビット線対と対応するデータ線対との電気的な接続を制御する複数のゲートトランジスタ群をさらに備え、
前記データ読出時に各前記ビット線対の一方のビット線は、前記複数のワード線のうちの選択されたワード線に対応するメモリセルを介して対応するソース線と電気的に結合されて記憶データに応じたデータ読出電流が供給され、
前記データ読出時に各前記ビット線対の前記一方のビット線と相補の関係にある他方のビット線は、前記複数のワード線のうちダミーメモリセル行に対応するワード線の選択に応答して活性化されたダミーメモリセルを介して対応するソース線と電気的に結合されて前記データ読出電流との比較の対象として用いられる基準電流が供給され、
前記複数のデータ線対の他方のデータ線は、偶数本設けられ、
各前記他方のデータ線と電気的に結合される複数のダミーメモリセルのうちの半数のダミーメモリセルは、前記メモリセルの記憶データの一方のデータレベルを指し示す高抵抗状態に設定され、残りの半数のダミーメモリセルは、他方のデータレベルを指し示す低抵抗状態に設定され、
複数の前記他方のデータ線は互いに電気的に結合される、不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、より特定的には、ＭＲＡＭ（Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
近年、新世代の不揮発性記憶装置としてＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数のアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体メモリセルとして用いることによってＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【０００４】
一般的に、これらの不揮発性記憶装置の記憶装置として用いられるメモリセルのデータ読出を実行する場合には、記憶装置を構成するトンネル磁気抵抗素子（ＴＭＲ）に対して所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が用いられている。
【０００５】
たとえば、データレベルが「１」の記憶状態のメモリセルであるたとえばトンネル磁気抵抗素子（ＴＭＲ）の抵抗値をＲ、「０」の記憶状態のトンネル磁気抵抗素子（ＴＭＲ）の抵抗値を「Ｒ＋ΔＲ」とするとき、メモリセルアレイ中に通常のメモリセルの他に基準となるダミーメモリセルを配置し、両者の通過電流の比較に基づいて記憶データを読出す方式が挙げられる。
【０００６】
具体的にはダミーメモリセル抵抗値は固定でメモリセルを構成するトンネル磁気抵抗素子（ＴＭＲ）のデータレベルが「１」の記憶状態の抵抗値と、「０」の記憶状態の抵抗値の中間の値を持つように設計されている。
【０００７】
記憶データの読出は、選択されたメモリセルとダミーメモリセルとに流れる通過電流の差に基づく電圧差を増幅し、その電圧の大小を比較することによって行なわれる。
【０００８】
たとえば、メモリセルから得られる電圧がダミーメモリセルから得られる電圧よりも小さければメモリセルの記憶状態すなわちデータレベルが「０」にあり、大きければメモリセルの記憶状態（すなわちデータレベル）が「１」とすることができる。本例においては、トンネル磁気抵抗素子の抵抗値が高抵抗状態（Ｒｍａｘ）および低抵抗状態（Ｒｍｉｎ）についてメモリセルの記憶状態すなわちデータレベルを「０」，「１」にそれぞれ対応付けて説明するが、これに限られず、データレベルを「１」，「０」にそれぞれ対応付けて説明することも可能である。
【０００９】
上記の例は１ビットのデータ読出について説明したが、たとえば特開２００４−１０３０６０号公報においては、ダミーメモリセルを流れる基準電流との比較により並列に複数ビットたとえば４ビットのデータ読出を実行する構成が示されており、大容量のデータ読出が可能となる。
【特許文献１】特開２００４−１０３０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、複数ビットのデータ読出を実行する場合には、各ビットについてデータ読出電流が供給されるため、ソース線には、複数ビット分のデータ読出電流が流れることになる。
【００１１】
近年においては、メモリアレイの大容量化も求められており、ソース線の配線長の増加に伴うソース線の寄生抵抗も無視できない大きさになってきている。
【００１２】
すなわち、ソース線の寄生抵抗が大きい場合には、その寄生抵抗と流れるデータ読出電流との積に基づく電圧降下分、ソース線に浮き上がりが生じることになる。特にソース線に流れるデータ読出電流が多くなればなるほど、浮き上がりの度合も大きくなるためデータ読出電流が小さくなるものと考えられる。
【００１３】
また、一般的にソース線は、抵抗値の高い拡散層が用いられているため電流が流れる経路が長ければ長いほど寄生抵抗も増大するためデータ読出を実行する一群のメモリセルの位置によっては、過大な浮き上がりが生じる可能性も考えられる。
【００１４】
このようなソース線の浮き上がりは、データ読出マージンを低下させることになるため精度の高いデータ読出が実行できなくなる可能性がある。
【００１５】
本発明は上記のような問題を解決するためになされたものであって、複数ビットのデータ読出を実行する構成において、データ読出マージンの低下を抑制して精度の高いデータ読出を実行することが可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る不揮発性記憶装置は、行列状に配置され、不揮発的なデータ記憶を実行する複数のメモリセルおよび複数のダミーメモリセルを有するメモリセルアレイと、データ読出時に複数ビットの並列なデータ読出を実行するための複数の読出回路と、複数の読出回路にそれぞれ対応して設けられる複数のデータ線対とを備える。複数のダミーメモリセルは、行列状に配置された複数のメモリセルのメモリセル列を共有するように配置される。メモリセルアレイは、メモリセル行にそれぞれ対応して設けられた複数のワード線と、メモリセル列にそれぞれ対応して設けられた複数のビット線と、メモリセル行にそれぞれ対応して設けられ、固定電圧と電気的に結合されるとともに各々が対応するメモリセル列のメモリセル群を介して対応するビット線と電気的に結合される複数のソース線とを含む。複数のビット線は、前記データ読出時に並列なデータ読出が実行されるビット線群を含む複数のグループに分割される。複数のグループにそれぞれ対応して設けられ、列選択指示に応答して各々が対応するグループに含まれるビット線群と前記複数のデータ線対との電気的な接続を制御する複数のゲートトランジスタ群をさらに備える。データ読出時に各前記データ線対の一方のデータ線は、前記複数のワード線のうちの選択されたワード線に対応するメモリセルを介して対応するソース線と電気的に結合されて記憶データに応じたデータ読出電流が供給される。データ読出時に各前記データ線対の他方のデータ線は、ダミーメモリセルを介して対応するソース線と電気的に結合されて前記データ読出電流との比較の対象として用いられる基準電流が供給される。メモリセルアレイは、前記複数のソース線と交差するように設けられ、互いに電気的に結合するサブソース線をさらに含む。
【００１７】
本発明に係る別の不揮発性記憶装置は、行列状に配置され、不揮発的なデータ記憶を実行する複数のメモリセルを有するメモリセルアレイと、データ読出時に複数ビットの並列なデータ読出を実行するための複数の読出回路と、複数の読出回路にそれぞれ対応して設けられる複数のデータ線対とを備える。メモリセルアレイは、メモリセル行にそれぞれ対応して設けられた複数のワード線と、メモリセル列にそれぞれ対応して設けられた複数のビット線と、メモリセル行にそれぞれ対応して設けられ、固定電圧と電気的に結合されるとともに各々が対応するメモリセル列のメモリセル群を介して対応するビット線と電気的に結合される複数のソース線とを含む。複数のビット線は、前記データ読出時に並列なデータ読出が実行されるビット線群を含む複数のグループに分割され、複数のグループにそれぞれ対応して設けられ、列選択指示に応答して各々が対応するグループに含まれるビット線群と前記複数のデータ線対との電気的な接続を制御する複数のゲートトランジスタ群をさらに備える。データ読出時に各前記データ線対の一方のデータ線は、前記複数のワード線のうちの選択されたワード線に対応するメモリセルを介して対応するソース線と電気的に結合されて記憶データに応じたデータ読出電流が供給される。データ読出時に各前記データ線対の他方のデータ線は、ダミーメモリセルを介して対応するソース線と電気的に結合されて前記データ読出電流との比較の対象として用いられる基準電流が供給される。複数のグループのうちの少なくとも１つのグループは、前記データ読出を実行しない形状ダミーグループを構成する。列方向に沿って前記複数のグループにそれぞれ対応して設けられ、列選択指示を対応するゲートトランジスタ群に伝達するための複数の列選択線をさらに備える。複数の列選択線のうちの前記形状ダミーグループに対応して設けられた少なくとも１つの列選択線は、前記複数のソース線と互いに電気的に結合されるとともに前記固定電圧と電気的に結合される。
【００１８】
本発明に係るさらに別の不揮発性記憶装置は、行列状に配置され、不揮発的なデータ記憶を実行する複数のメモリセルおよび複数のダミーメモリセルを有するメモリセルアレイと、データ読出時に複数ビットの並列なデータ読出を実行するための複数の読出回路と、複数の読出回路にそれぞれ対応して設けられる複数のデータ線対とを備える。複数のダミーメモリセルは、行列状に配置された複数のメモリセルのメモリセル列を共有するように配置される。メモリセルアレイは、メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられた複数のワード線と、２つの隣接するメモリセル列にそれぞれ対応して設けられた複数のビット線対と、メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられ、固定電圧と電気的に結合されるとともに各々が対応するメモリセル列のメモリセル群を介して対応するビット線と電気的に結合される複数のソース線とを含む。複数のビット線対は、前記複数のデータ線対にそれぞれ対応して、前記データ読出時に並列なデータ読出が実行される複数のグループに分割される。複数のグループにそれぞれ対応して設けられ、選択指示に応答して各々が対応するグループに含まれるビット線対と対応するデータ線対との電気的な接続を制御する複数のゲートトランジスタ群をさらに備える。データ読出時に各前記ビット線対の一方のビット線は、前記複数のワード線のうちの選択されたワード線に対応するメモリセルを介して対応するソース線と電気的に結合されて記憶データに応じたデータ読出電流が供給される。データ読出時に各前記ビット線対の前記一方のビット線と相補の関係にある他方のビット線は、前記複数のワード線のうちダミーメモリセル行に対応するワード線の選択に応答して活性化されたダミーメモリセルを介して対応するソース線と電気的に結合されて前記データ読出電流との比較の対象として用いられる基準電流が供給される。複数のデータ線対の他方のデータ線は、偶数本設けられる。各他方のデータ線と電気的に結合される複数のダミーメモリセルのうちの半数のダミーメモリセルは、前記メモリセルの記憶データの一方のデータレベルを指し示す高抵抗状態に設定され、残りの半数のダミーメモリセルは、他方のデータレベルを指し示す低抵抗状態に設定される。複数の前記他方のデータ線は互いに電気的に結合される。
【発明の効果】
【００１９】
本発明に係る不揮発性記憶装置は、各ソース線を互いに電気的に結合するサブソース線をさらに含む。当該構成により、複数ビットのデータ読出時において、各ソース線の電位の浮き上がりを全て同電位に設定することができるためダミーメモリセルに基づく基準電流との相対的な関係においてデータ読出電流が過度に増加したり、減少したりすることを抑制して一定のデータ読出マージンを確保して精度の高いデータ読出を実行することができる。
【００２０】
本発明に係る別の不揮発性記憶装置は、データ読出を実行しない形状ダミーグループを設け、形状ダミーグループに対応して設けられた少なくとも１つの列選択線は、複数のソース線と互いに電気的に結合されるとともに固定電圧と電気的に結合される。これにより、当該構成により、複数ビットのデータ読出時において、各ソース線の電位の浮き上がりを全て同電位に設定することができるためダミーメモリセルに基づく基準電流との相対的な関係においてデータ読出電流が過度に増加したり、減少したりすることを抑制して一定のデータ読出マージンを確保して精度の高いデータ読出を実行することができる。また、列選択線を用いて各ソース線を互いに電気的に結合させるため特別な設計ルールを適用する必要が無く簡易なプロセスで実現することが可能となる。
【００２１】
本発明に係るさらに別の不揮発性記憶装置は、データ読出時に複数ビットの並列なデータ読出を実行するための複数の読出回路と、複数の読出回路にそれぞれ対応して設けられる複数のデータ線対とを備え、複数のビット線対は、前記複数のデータ線対にそれぞれ対応して、前記データ読出時に並列なデータ読出が実行される複数のグループに分割され、複数のグループにそれぞれ対応して設けられ、選択指示に応答して各々が対応するグループに含まれるビット線対と対応するデータ線対との電気的な接続を制御する複数のゲートトランジスタ群をさらに備える構成である。これに伴い、並列にデータ読出を実行するビット線対を複数のグループに分散させることが可能となり、これに伴いソース線を通過する電流の経路長も分散させることが可能となり、ソース線に流れる電流経路の全体の長さが長くなり過ぎないようにして、ある特定の一群のメモリセルの位置において過大な浮き上がりが生じることを抑制し、データ読出マージンの低下を抑制して精度の高いデータ読出を実行することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００２４】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体の動作を制御するコントロール回路５と、各々が行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００２５】
ここで、メモリアレイ１０の各々の行列状に配置された複数のメモリセルＭＣの行および列をメモリセル行およびメモリセル列ともそれぞれ称する。
【００２６】
また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。
【００２７】
行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイ１０における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイ１０の列選択を実行する。
【００２８】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。
【００２９】
なお、以下においては、信号、信号線およびデータレベル等において二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００３０】
本例においては、メモリアレイ１０において代表的に単一のメモリセルＭＣが示され、メモリセル行に対応して設けられたワード線ＷＬ、デジット線ＤＬおよびソース線ＳＬならびにメモリセル列に対応して設けられたビット線ＢＬが代表的に１本ずつ示されている。
【００３１】
ここで、メモリセルＭＣの回路構成について説明する。
図２は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００３２】
図２を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００３３】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＲＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００３４】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００３５】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３６】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３７】
データ書込時においては、ワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３８】
図４は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３９】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００４０】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００４１】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００４２】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００４３】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切り換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００４４】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４５】
なお、本発明においては、主にデータ読出動作について説明するためデータ書込動作に用いられるデジット線ＤＬ等は図示しないものとする。
【００４６】
図５は、本発明の実施の形態１に従うメモリアレイ１０およびその周辺回路を説明する図である。
【００４７】
図５を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣを含む。
【００４８】
また、メモリセル列にそれぞれ対応して設けられた複数のビット線ＢＬと、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよび複数のソース線ＳＬを含む。
【００４９】
ビット線ＢＬは、列方向に沿って設けられ、ワード線ＷＬおよびソース線ＳＬは行方向に沿って設けられている。
【００５０】
また、ソース線ＳＬは隣接する２つのメモリセル行に対応して１本のソース線ＳＬが設けられ、互いのメモリセル行において共有される構成となっており、ソース線ＳＬの両端側は固定電圧ＶＳＳと電気的に結合される。
【００５１】
また、メモリアレイ１０は、データ読出時に基準電流を生成するための複数のダミーメモリセルＤＭＣを含み、複数のダミーメモリセルＤＭＣは正規のメモリセルとメモリセル列を共有するように設けられている。
【００５２】
本例においては、メモリセル列を共有するように配置されたダミーメモリセル行に対応して２本のダミーワード線ＲＷＬｅおよびＲＷＬｏが設けられている。
【００５３】
また、複数のビット線ＢＬは、互いに隣接する２本ずつのビット線ＢＬ，／ＢＬでビット線対ＢＬＰを形成する。本例においては、４組のビット線対ＢＬＰ０〜ＢＬＰ３が示される。ビット線対ＢＬＰ０は、ビット線ＢＬ０，／ＢＬ０を含む。
【００５４】
次に、周辺回路について説明する。
本例においては、並列な４ビットのデータ読出が可能な構成について説明する。
【００５５】
具体的には、４個のセンスアンプＳＡ０〜ＳＡ３が設けられ、各センスアンプＳＡに対応してデータ線対ＬＩＰが設けられる。具体的には、センスアンプＳＡ０に対応してデータ線対ＬＩＰ０が設けられ、センスアンプＳＡ１に対応してデータ線対ＬＩＰ１が設けられ、センスアンプＳＡ２に対応してデータ線対ＬＩＰ２が設けられ、センスアンプＳＡ３に対応してデータ線対ＬＩＰ３が設けられる。データ線対ＬＩＰ０は、データ線ＬＩＯ０および相補のデータ線／ＬＩＯ０を含む。データ線対ＬＩＰ１は、データ線ＬＩＯ１および相補のデータ線／ＬＩＯ１を含む。データ線対ＬＩＰ２は、データ線ＬＩＯ２および相補のデータ線／ＬＩＯ２を含む。データ線対ＬＩＰ３は、データ線ＬＩＯ３および相補のデータ線／ＬＩＯ３を含む。
【００５６】
また、センスアンプＳＡの入力ノードの一方側および他方側は、切替制御回路１５を介してデータ線対ＬＩＰと電気的に結合される。切替制御回路１５は、切替制御信号ＣＴの入力に応答してセンスアンプＳＡの入力ノードの一方側とデータ線ＬＩＯとの接続をデータ線／ＬＩＯに切り替える。同様にして、センスアンプＳＡの入力ノードの他方側とデータ線／ＬＩＯとの接続をデータ線ＬＩＯと切り替える。また、各センスアンプＳＡの入力ノードの他方側は、互いに電気的に結合されているものとする。
【００５７】
また、各ビット線ＢＬ，／ＢＬとデータ線ＬＩＯ，／ＬＩＯをそれぞれ電気的に結合するためのゲートトランジスタＧＴ，／ＧＴが設けられる。具体的には、ビット線ＢＬ０，ＢＬ０に対応してゲートトランジスタＧＴ０，／ＧＴ０が設けられる。また、ビット線ＢＬ１，／ＢＬ１に対応して、ゲートトランジスタＧＴ１，／ＧＴ１が設けられる。また、ビット線ＢＬ２，／ＢＬ２に対応して、ゲートトランジスタＧＴ２，／ＧＴ２が設けられる。さらに、ビット線ＢＬ３，／ＢＬ３に対応して、ゲートトランジスタＧＴ３，／ＧＴ３が設けられる。
【００５８】
そして、複数のビット線群に対応して、複数の列選択線ＣＳＬが設けられる。本構成においては、４ビットのデータ読出を実行する構成であり、コラムアドレスＣＡに従って複数の列選択線ＣＳＬのうちの一本が列デコーダ２５により選択されて活性化され対応するビット線対ＢＬＰとデータ線対ＬＩＰとが電気的に結合される。
【００５９】
本例においては、４組のビット線対ＢＬＰ０〜ＢＬＰ３でビット線群ＢＬＧ０を形成して、列選択線ＣＳＬ０の活性化に伴い選択されてデータ線対ＬＩＰ０〜ＬＩＰ３とそれぞれ電気的に結合される。なお、データ線対ＬＩＰ０〜ＬＩＰ３は、データ線対群ＬＩＯＧを構成するものとする。
【００６０】
具体的には、ゲートトランジスタＧＴ０は、ビット線ＢＬ０とデータ線ＬＩＯ０との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。ゲートトランジスタ／ＧＴ０は、ビット線／ＢＬ０とデータ線／ＬＩＯ０との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。また、ゲートトランジスタＧＴ１は、ビット線ＢＬ１とデータ線ＬＩＯ１との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。ゲートトランジスタ／ＧＴ１は、ビット線／ＢＬ１とデータ線／ＬＩＯ１との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。ゲートトランジスタＧＴ２は、ビット線ＢＬ２とデータ線ＬＩＯ２との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。ゲートトランジスタ／ＧＴ２は、ビット線／ＢＬ２とデータ線／ＬＩＯ２との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。ゲートトランジスタＧＴ３は、ビット線ＢＬ３とデータ線ＬＩＯ３との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。ゲートトランジスタ／ＧＴ３は、ビット線／ＢＬ３とデータ線／ＬＩＯ３との間に設けられ、そのゲートは列選択線ＣＳＬ０と電気的に結合される。なお、このゲートトランジスタＧＴ０，／ＧＴ０，ＧＴ１，／ＧＴ１，ＧＴ２，／ＧＴ２，ＧＴ３，／ＧＴ３により複数のデータ線対ＬＩＰとビット線対ＢＬＰとの電気的な接続を制御する一組のゲートトランジスタ群が構成される。図示しないが、同様の方式に従って他のビット線対に対しても他組のゲートトランジスタ群が構成される。
【００６１】
なお、図示しないがビット線対ＢＬＰ４〜ＢＬＰ７でビット線群ＢＬＧ１を形成して、列選択線ＣＳＬ１の活性化に伴い選択されてデータ線対ＬＩＰ０〜ＬＩＰ３とそれぞれ電気的に結合される。以降、同様の方式に従って複数のビット線対ＢＬＰと複数のデータ線対ＬＩＰとが電気的に結合されるものとする。
【００６２】
ここで、本発明の実施の形態１に従うデータ読出について説明する。なお、ここでは、ビット線対ＢＬＰ０〜ＢＬＰ３が選択される場合について説明する。
【００６３】
まず、ビット線対ＢＬＰ０のメモリセルＭＣ０が選択された場合について説明する。
データ読出時において、ビット線対ＢＬＰ０〜ＢＬＰ３が選択される場合には、列デコーダ２５から指示に応答して列選択線ＣＳＬ０が活性化される。これに伴い、ゲートトランジスタＧＴ０，／ＧＴ０がオンし、ビット線ＢＬ０，／ＢＬ０はデータ線ＬＩＯ０，／ＬＩＯ０とそれぞれ電気的に結合されて電流経路が形成される。また、ビット線ＢＬ０が選択される場合には、切替制御信号ＣＴは「Ｌ」レベルに設定されているものとする。この場合、切替制御回路１５は切替動作を実行せず、データ線ＬＩＯ０，／ＬＩＯ０は、センスアンプＳＡ０の入力ノードの一方側および他方側とそれぞれ電気的に結合されているものとする。なお、センスアンプＳＡ０は、電源電圧ＶＤＤと電気的に結合されており、データ読出電流が供給される。
【００６４】
次に、メモリセルＭＣ０に対応するワード線ＷＬ０が活性化されると、内部のアクセストランジスタがオンするため、固定電圧ＶＳＳと電気的に結合されたソース線ＳＬとビット線ＢＬ０とが電気的に結合される。
【００６５】
これに伴い、センスアンプＳＡ０とソース線ＶＳＳとの間に電流経路が形成され、選択されたメモリセルＭＣ０の記憶データに応じた抵抗値（Ｒｍａｘ，Ｒｍｉｎ）に基づくデータ読出電流がデータ線ＬＩＯ０およびビット線ＢＬ０を介して流れる。
【００６６】
同様にして、ビット線対ＢＬＰ１〜ＢＬＰ３に着目すると、選択されたワード線ＷＬ０に対応するメモリセルＭＣ１〜ＭＣ３のアクセストランジスタがオンし、選択されたメモリセルを介して各センスアンプＳＡ１〜ＳＡ３と固定電圧ＶＳＳと電気的に結合されたソース線ＳＬとの間に電流経路が形成されるため記憶データに応じたデータ読出電流が流れることになる。たとえば、センスアンプＳＡ１の場合には、データ線ＬＩＯ１〜ビット線ＢＬ１〜メモリセルＭＣ１〜ソース線ＳＬへと電流が流れる。同様に、センスアンプＳＡ２の場合には、データ線ＬＩＯ２〜ビット線ＢＬ２〜メモリセルＭＣ２〜ソース線ＳＬへと電流が流れる。センスアンプＳＡ３の場合には、データ線ＬＩＯ３〜ビット線ＢＬ３〜メモリセルＭＣ３〜ソース線ＳＬへと電流が流れる。
【００６７】
次に、基準電流の供給について説明する。
上記で説明したようにビット線対ＢＬＰ０〜ＢＬＰ３が選択された場合には、列選択線ＣＳＬ０が活性化されるため、ゲートトランジスタＧＴ０，／ＧＴ０，ＧＴ１，／ＧＴ１ＧＴ２，／ＧＴ２，ＧＴ３，／ＧＴ３が全てオンする。したがって、相補のデータ線／ＬＩＯについて着目すれば相補のデータ線／ＬＩＯ０〜／ＬＩＯ３は、相補のビット線／ＢＬ０〜／ＢＬ３とそれぞれ電気的に結合される。
【００６８】
ビット線ＢＬ０が選択されて、選択されたメモリセルＭＣとビット線ＢＬ０が電気的に結合された場合には、相補のビット線／ＢＬ０とダミーメモリセル／ＤＭＣ０とが電気的に結合される。
【００６９】
具体的には、ワード線ＲＷＬｅが活性化される。ここで、ワード線ＲＷＬｏ，ＲＷＬｅは、メモリセル列を共有するように配置された複数のダミーメモリセルにより形成されるメモリセル行に対応して設けられたワード線である。具体的には、ワード線ＲＷＬｏは、正規のビット線ＢＬのメモリセル列を共有するように配置されたダミーメモリセル（例えば、ダミーメモリセルＤＭＣ０〜ＤＭＣ３）により形成されたメモリセル行に対応して設けられる。また、ワード線ＲＷＬｅは、相補のビット線／ＢＬのメモリセル列を共有するように配置されたダミーメモリセル（例えば、ダミーメモリセル／ＤＭＣ０〜／ＤＭＣ３）により形成されたメモリセル行に対応して設けられる。
【００７０】
ワード線ＲＷＬｅの活性化に伴い、ダミーメモリセル／ＤＭＣ０〜／ＤＭＣ３のアクセストランジスタが活性化されて、固定電圧ＶＳＳと電気的に結合されたソース線ＳＬとビット線／ＢＬ０〜／ＢＬ３とが電気的に結合される。
【００７１】
これに伴い、上述したのと同様に、ダミーメモリセルＤＭＣについても各センスアンプＳＡとソース線ＶＳＳとの間に電流経路が形成され、ダミーメモリセル／ＤＭＣ０〜／ＤＭＣ３の抵抗値に基づくデータ読出電流が相補のデータ線／ＬＩＯおよびビット線／ＢＬを介して流れる。ここで、ダミーメモリセル／ＤＭＣ０〜／ＤＭＣ３は、２個の高抵抗状態（Ｒｍａｘ）および２個の低抵抗状態（Ｒｍｉｎ）に設定されているものとする。
【００７２】
そうすると、センスアンプＳＡ０〜ＳＡ３の入力ノードの他端側は、互いに電気的に結合されているためセンスアンプＳＡ０〜ＳＡ３の入力ノードの他端側からダミーメモリセル／ＤＭＣ０〜／ＤＭＣ３を見た場合には、このダミーメモリセル／ＤＭＣ０〜／ＤＭＣ３の合成抵抗に基づく電流が各センスアンプＳＡの入力ノードの他端側から供給される。
【００７３】
ダミーメモリセル／ＤＭＣ０〜／ＤＭＣ３の合成抵抗は、（２Ｒｍａｘ＋２Ｒｍｉｎ）／４＝（Ｒｍａｘ＋Ｒｍｉｎ）／２（＝Ｒｍｉｄ）となる。すなわち、各センスアンプＳＡの入力ノードの他端側には、メモリセルの高抵抗値（Ｒｍａｘ）と低抵抗値（Ｒｍｉｎ）との間の中間抵抗値Ｒｍｉｄに基づく基準電流が供給される。
【００７４】
そして、各センスアンプＳＡにおいて、入力ノードの一方側と電気的に結合されたメモリセルＭＣの抵抗値に基づくデータ読出電流と他方側と電気的に結合された複数のダミーメモリセルの合成抵抗値に基づく基準電流とを比較して、その電流差を増幅してデータ読出を実行することが可能となる。すなわち、並列な４ビットのデータ読出が可能となる。
【００７５】
なお、複数のダミーメモリセルについて、半数を高抵抗値（Ｒｍａｘ）に設定し、残りの半数を低抵抗値（Ｒｍｉｎ）に設定し、複数のセンスアンプＳＡの入力ノードの他端側を互いに電気的に結合してセンスアンプ側から見た合成抵抗を中間抵抗値Ｒｍｉｄに設定する構成により、各ダミーメモリセルＤＭＣの抵抗値を中間抵抗値Ｒｍｉｄに調整して設定する必要がなく、簡易な構成により中間電流である基準電流を供給することが可能となる。また、当該構成により各センスアンプＳＡから同一の基準電流が供給されるためダミーメモリセルの抵抗値のばらつきに起因する基準電流のばらつきを軽減することが可能となり、データ読出の比較対象となる基準電流の精度を高めることが可能となる。
【００７６】
なお、上記の例においては、ビット線ＢＬのメモリセルが選択された場合について説明したが相補のビット線／ＢＬのメモリセルが選択された場合については、切替制御信号ＣＴを「Ｈ」レベルに設定して、切替制御回路１５において切替制御を実行する。これにより、センスアンプＳＡの一端側は、常に選択されたメモリセルと電気的に結合され、他端側は常にダミーメモリセルと電気的に結合されるため、簡易な構成により上記と同様のデータ読出が可能となる。
【００７７】
次に、ソース線の寄生抵抗の影響に基づくソース線の浮き上がりについて考える。
図６は、ソース線の寄生抵抗の影響を説明する図である。
【００７８】
図６（ａ）を参照して、ここでは、上述したデータ読出を実行した場合の選択されたメモリセルとソース線との関係を説明する図である。
【００７９】
ここで示されるように、ワード線ＷＬが活性化されてアクセストランジスタＡＴＲがオンすると、上述したように選択されたメモリセルに対応するビット線ＢＬ０〜ＢＬ３のそれぞれとソース線ＳＬとが電気的に結合されて、並列にデータ読出電流Ｉｃｅｌｌが流れる。
【００８０】
ソース線ＳＬは、後述するが抵抗値の比較的高い拡散層を用いて形成されるため、寄生抵抗を有する。たとえば、寄生抵抗Ｒｓ１とした場合、選択されたメモリセルと電気的に結合されているソース線ＳＬの寄生抵抗による浮き上がりを考えると、メモリセル側のソース線の電圧Ｖｓ１は、４×Ｉｃｅｌｌ×Ｒｓ１となる。特に、並列なデータ読出を実行するビット数が増加すればするほど、メモリセル側のソース線の電圧Ｖｓ１も増大し、浮き上がりが生じることになる。
【００８１】
図６（ｂ）を参照して、ここでは、上述したデータ読出を実行した場合のダミーメモリセルとソース線ＳＬとの関係を説明する図である。たとえば、寄生抵抗Ｒｓ１とした場合、ダミーメモリセルと電気的に結合されているソース線ＳＬの寄生抵抗による浮き上がりを考えると、ダミーメモリセル側のソース線の電圧Ｖｒｅｆ１は、（２×Ｉｍａｘ＋２×Ｉｍｉｎ）×Ｒｓ１（＝４×Ｉｍｉｄ×Ｒｓ１）となる。
【００８２】
図７は、ソース線の浮き上がりに基づくデータ読出マージンの関係を説明する図である。
【００８３】
仮に、選択されたメモリセルＭＣが２個の高抵抗状態（Ｒｍａｘ）と２個の低抵抗状態（Ｒｍｉｎ）である場合、すなわち、ダミーメモリセルＤＭＣと同一の条件の場合には、メモリセル側のソース線ＳＬの浮き上がり、ダミーメモリセル側のソース線ＳＬの浮き上がりには差がない。
【００８４】
したがって、この場合においては、中間電流である基準電流Ｉｍｉｄとの相対的な関係において、変化は特にないと考えられる。
【００８５】
一方、選択されたメモリセルＭＣが４個の高抵抗状態（Ｒｍａｘ）である場合には、データ読出電流Ｉｃｅｌｌ＝Ｉｍｉｎとなる。したがって、メモリセル側のソース線の電圧Ｖｓ１は、Ｉｍｉｎ×４×Ｒｓ１（Ｖｓ１（ｍｉｎ））となり、ダミーメモリセル側のソース線ＳＬの浮き上がりと比較して、浮き上がりが小さいと言える。逆に、浮き上がりが少ない分、メモリセルＭＣの両端にかかる印加電圧がダミーメモリセルと比較して大きくなるためデータ読出電流Ｉｍｉｎは、増加することになる。そうすると、図７で示されているように基準電流との相対的な関係においてデータ読出マージンが小さくなる。
【００８６】
一方、選択されたメモリセルＭＣが４個の低抵抗状態（Ｒｍｉｎ）である場合には、データ読出電流Ｉｃｅｌｌ＝Ｉｍａｘとなる。したがって、メモリセル側のソース線の電圧Ｖｓ１は、Ｉｍａｘ×４×Ｒｓ１（Ｖｓ１（ｍａｘ））となり、ダミーメモリセル側のソース線ＳＬの浮き上がりと比較して、浮き上がりが大きいと言える。逆に、浮き上がりが大きい分、メモリセルＭＣの両端にかかる印加電圧がダミーメモリセルと比較して小さくなるためデータ読出電流Ｉｍａｘは、減少することになる。そうすると、図７で示されているように基準電流との相対的な関係においてデータ読出マージンが小さくなる。
【００８７】
なお、これらの関係を整理すると、最小の浮き上がり電圧Ｖｓ１（ｍｉｎ）＜Ｖｒｅｆ１＜Ｖｓ１（ｍａｘ）となる。
【００８８】
そこで、本発明の実施の形態１においては、図５に示されるようにメモリセル列に対応して新たに固定電圧と電気的に結合されたサブソース線ＳＬＰを設けて、列方向に沿って配置し、行方向に沿って設けられた各ソース線と交差するとともに、互いに電気的に結合される。
【００８９】
当該構成により、メモリセル側のソース線ＳＬの電位の浮き上がりと、ダミーメモリセル側のソース線ＳＬの電位の浮き上がりは、サブソース線ＳＬＰにより互いに同電位に設定され等しくなる。すなわち、同じ浮き上がりとなるため、基準電流との相対的な関係においてデータ読出電流が過度に増加したり、減少したりすることを抑制して一定のデータ読出マージンを確保することができる。これにより、精度の高いデータ読出を実行することができる。
【００９０】
図８は、本発明の実施の形態１に従うメモリセルＭＣの配線構造を説明する図である。
図８（ａ）を参照して、ここではメモリセルＭＣと、信号配線としてビット線ＢＬ、ワード線ＷＬ、デジット線ＤＬ、ソース線ＳＬ、列選択線ＣＳＬが示されている。
【００９１】
具体的には、Ｐ型の半導体基板Ｐｓｕｂ上に形成されたアクセストランジスタＡＴＲはＮ型領域であるソース／ドレイン領域１０２ａおよび１０２ｂと、ゲート領域１０９とを有する。
【００９２】
アクセストランジスタＡＴＲのゲート領域は、集積度を高める観点からワード線ＷＬ０と同一の配線層にポリシリコンゲート１０９として形成される。
【００９３】
ソース／ドレイン領域１０２ａおよび１０２ｂは、拡散配線層であり、本例においてソース／ドレイン領域１０２ｂは、ソース線ＳＬとして設けられている。なお、上述したように、ソース線ＳＬは、隣接するメモリセル行の共有配線としても設けられている。ここでは、隣接するメモリセル行に対応して設けられたワード線ＷＬ１が示され、そのソース／ドレイン領域を共有した構成が示されている。
【００９４】
ソース／ドレイン領域１０２ａは、コンタクトホール１０１を介して第１の金属配線層に設けられたビア１０２と結合され、ビア１０２はコンタクトホール１０３および第２の金属配線層に設けられたビア１０４およびコンタクトホール１０５を介して上層のストラップＳＴと電気的に結合される。トンネル磁気抵抗素子ＴＭＲはストラップＳＴと第３の金属配線層１００に形成されるビット線ＢＬとの間にコンタクトホール１０６を介して電気的に結合される。
【００９５】
また、第２の金属配線層には、信号線１１１が設けられ、トンネル磁気抵抗素子ＴＭＲの下側に設けられるデジット線として形成される。このデジット線に対してデータ書込電流を供給することにより上述した書込磁界によりトンネル磁気抵抗素子ＴＭＲの磁化方向を変化させることができる。
【００９６】
また、第１の金属配線層には、信号線１０８が設けられ、上述した列選択線ＣＳＬとして形成される。なお、この列選択線ＣＳＬは、列方向に沿って設けられているものとする。
【００９７】
図８（ｂ）は、本発明の実施の形態１に従うメモリセルＭＣの配線構造を上側から見たレイアウト（平面図）を説明する図である。
【００９８】
図８（ｂ）を参照して、ここではトンネル磁気抵抗素子ＴＭＲより上部の上層の金属配線層（第３の金属配線層に形成されたビット線）については省略している。トンネル磁気抵抗素子ＴＭＲのストラップＳＴは、コンタクトホール１０１，１０３，１０５およびビア１０２，１０４を介してアクセストランジスタＡＴＲのソース／ドレイン領域と電気的に結合される。なお、ソース線ＳＬは、拡散層であるアクセストランジスタＡＴＲのソース／ドレイン領域１０２ｂを用いて形成されている。そして、隣接するメモリセル列の間において、列選択線ＣＳＬは第１の金属配線層を用いて列方向に沿って設けられている。
【００９９】
図８（ｃ）は、本発明の実施の形態１に従うサブソース線ＳＬＰの配線構造を説明する図である。
【０１００】
図８（ｃ）に示されるように、ここでは列選択線ＣＳＬと同一の金属配線層にサブソース線ＳＬＰが設けられており、コンタクトホール１１２を介して下層のソース／ドレイン領域１０２ｂに形成されたソース線ＳＬと電気的に結合される。
【０１０１】
この点で、列選択線ＣＳＬは、複数のメモリセル列に対応して設けられる構成であるため、第１の金属配線層を用いてサブソース線ＳＬＰとなる信号線を列選択線と同様にして列方向に沿って、メモリセル列間に容易に形成することが可能となる。なお、金属配線層は、拡散層と異なり低抵抗状態であるため寄生抵抗はほとんど無視でき、コンタクトホール１１２を用いて簡易にソース線ＳＬと電気的に結合することができる。したがって、固定電圧ＶＳＳと電気的に結合されたサブソース線ＳＬＰを介してデータ読出電流を流すことにより、寄生抵抗の値も低減することが可能となる。なお、本例においては、１本のサブソース線ＳＬＰを設けた構成について説明したがこれに限られず、複数のサブソース線を設けて各ソース線ＳＬと電気的に結合する構成とすることも同様に可能である。
【０１０２】
（実施の形態１の変形例１）
図９は、本発明の実施の形態１の変形例１に従うメモリアレイおよびその周辺回路を説明する図である。
【０１０３】
図９を参照して、本発明の実施の形態１の変形例１に従うメモリアレイは、複数のメモリマットを含むものとする。ここでは一例として２つのメモリマットＭＡ０，ＭＡ１とが設けられている。
【０１０４】
メモリマットＭＡ０，ＭＡ１は、それぞれ行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対照として設けられる複数のダミーメモリセルＭＣとを有する。複数のダミーセルＤＭＣはメモリセル列を共有するように１個ずつ設けられている。本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【０１０５】
メモリマットＭＡ０において、メモリセル行にそれぞれ対応して複数のワード線ＷＬｉ（ｉ：０を含む自然数）が設けられる。一例として本例においてはメモリセルＭＣに対応して設けられたワード線ＷＬ０，ＷＬと、複数のダミーメモリセルＤＭＣで構成されるダミーメモリセル行に対応して設けられたワード線ＤＷＬとが示されている。また、メモリセル行にそれぞれ対応して複数のソース線ＳＬが設けられる。また、メモリセル列に対応して複数のビット線ＢＬが設けられる。本例においては、一例としてビット線ＢＬ０〜ＢＬ３が示されている。
【０１０６】
メモリマットＭＡ１において、メモリセル行にそれぞれ対応して複数のワード線／ＷＬｉが設けられる。一例として本例においてはメモリセルＭＣに対応して設けられたワード線／ＷＬｉと、複数のダミーメモリセルＤＭＣで構成されるダミーメモリセル行に対応して設けられたワード線／ＤＷＬとが示されている。また、メモリセル行にそれぞれ対応して複数のソース線／ＳＬが設けられる。また、メモリマットＭＡ０と同一列のメモリセル列に対応して設けられたビット線ＢＬに対して相補の関係にある複数のビット線／ＢＬが設けられる。本例においては、一例としてビット線ＢＬ０〜ＢＬ３の相補のビット線／ＢＬ０〜／ＢＬ３が示されている。
【０１０７】
ビット線ＢＬ，／ＢＬは、ビット線対ＢＬＰを構成し、ゲートトランジスタＧＳ，／ＧＳを介してデータ線対ＬＩＰと電気的に結合される。
【０１０８】
具体的には、ビット線ＢＬ０に対応してゲートトランジスタＧＳ０が設けられる。また、ビット線／ＢＬ０に対応してゲートトランジスタ／ＧＳ０が設けられる。同様にして、ビット線ＢＬ１，／ＢＬ１に対応してゲートトランジスタＧＳ１，／ＧＳ１が設けられ、ビット線ＢＬ２，／ＢＬ２に対応してゲートトランジスタＧＳ２，／ＧＳ２が設けられ、ビット線ＢＬ３，／ＢＬ３に対応してゲートトランジスタＧＳ３，／ＧＳ３が設けられる。
【０１０９】
なお、ここでは、４ビットの並列なデータ読出を実行する構成について説明する。
メモリマットＭＡ０，ＭＡ１に対応して共通に設けられたデータ線群ＬＩＯＧが設けられる。データ線群ＬＩＯＧは４組のデータ線対ＬＩＰを含む。データ線対ＬＩＰ０は、データ線ＬＩＯ０，／ＬＩＯ０を含む。データ線ＬＩＯ０はゲートトランジスタＧＳ０を介してビット線ＢＬ０と電気的に結合される。また、データ線／ＬＩＯ０はゲートトランジスタ／ＧＳ０を介してビット線／ＢＬ０と電気的に結合される。同様にして、データ線ＬＩＯ１，／ＬＩＯ１はゲートトランジスタＧＳ１，／ＧＳ１を介してビット線ＢＬ１，／ＢＬ１と電気的に結合される。データ線ＬＩＯ２，／ＬＩＯ２はゲートトランジスタＧＳ２，／ＧＳ２を介してビット線ＢＬ２，／ＢＬ２と電気的に結合される。データ線ＬＩＯ３，／ＬＩＯ３はゲートトランジスタＧＳ３，／ＧＳ３を介してビット線ＢＬ３，／ＢＬ３と電気的に結合される。
【０１１０】
そして、本例においては、メモリマットＭＡ０，ＭＡ１の４列のメモリセル列に対応して列選択線ＣＳＬが設けられる。ここでは、列選択線ＣＳＬ０が示されて、ビット線ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３に対応して設けられたゲートトランジスタＧＳ０〜ＧＳ３，／ＧＳ０〜／ＧＳ３のゲートとそれぞれ電気的に結合されている場合が示されている。図示しないが、ビット線ＢＬ４〜ＢＬ７，／ＢＬ４〜／ＢＬ７についてもビット線ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３と同様の構成であり、同様の方式に従って列選択線ＣＳＬ１が設けられる。以降同様にして、本例においては、列選択線ＣＳＬｎが設けられている場合が示されている。
【０１１１】
ここで、本発明の実施の形態１の変形例１に従うデータ読出について説明する。
ここでは、たとえば、列選択線ＣＳＬ０が活性化された場合について説明する。列選択線ＣＳＬ０が活性化されると、ゲートトランジスタＧＳ０，／ＧＳ０，ＧＳ１，／ＧＳ１，ＧＳ２，／ＧＳ２，ＧＳ３，／ＧＳ３がすべて活性化される。なお、このゲートトランジスタＧＳ０，／ＧＳ０，ＧＳ１，／ＧＳ１，ＧＳ２，／ＧＳ２，ＧＳ３，／ＧＳ３により複数のデータ線対ＬＩＰとビット線対ＢＬＰとの電気的な接続を制御する一組のゲートトランジスタ群が構成される。また、メモリマットＭＡ０側のゲートトランジスタ群（ＧＳ０，ＧＳ１，ＧＳ２，ＧＳ３）は、複数のビット線ＢＬとデータ線ＬＩＯとの電気的な接続を制御するゲートトランジスタユニットを構成する。また、メモリマットＭＡ１側のゲートトランジスタ群（／ＧＳ０，／ＧＳ１，／ＧＳ２，／ＧＳ３）は、複数の相補のビット線／ＢＬと相補のデータ線／ＬＩＯとの電気的な接続を制御するゲートトランジスタユニットを構成する。
【０１１２】
図示しないが、同様の方式に従って他のビット線対に対しても他組のゲートトランジスタ群が構成される。
【０１１３】
したがって、データ線ＬＩＯ０，／ＬＩＯ０は、ビット線ＢＬ０，／ＢＬ０と電気的に結合される。同様にして、データ線ＬＩＯ１，／ＬＩＯ１は、ビット線ＢＬ１，／ＢＬ１と電気的に結合される。データ線ＬＩＯ２，／ＬＩＯ２は、ビット線ＢＬ２，／ＢＬ２と電気的に結合される。データ線ＬＩＯ３，／ＬＩＯ３は、ビット線ＢＬ３，／ＢＬ３と電気的に結合される。
【０１１４】
そして、メモリマットＭＡ０が選択された場合には、メモリマットＭＡ０は、メモリセルＭＣを選択し、メモリマットＭＡ１は、ダミーメモリセル／ＤＭＣを選択する。
【０１１５】
具体的には、メモリマットＭＡ０においてワード線ＷＬ０が活性化されると、ワード線ＷＬ０に対応するメモリセルのアクセストランジスタがオンして、選択されたメモリセルＭＣは、ビット線ＢＬ０〜ＢＬ３と電気的に結合される。
【０１１６】
一方、メモリマットＭＡ１は、ワード線／ＤＷＬを活性化させる。これに伴い、ビット線／ＢＬ０〜／ＢＬ３は、ダミーメモリセル／ＤＭＣと電気的に結合される。なお、この場合には、切替制御信号ＣＴは「Ｌ」レベルに設定さているものとする。
【０１１７】
したがって、上述したように、センスアンプＳＡ０〜ＳＡ３からデータ線ＬＩＯおよびビット線ＢＬを介してデータ読出電流が供給され、データ線／ＬＩＯおよびビット線／ＢＬを介して中間電流である基準電流が供給されるため、その電流差に基づいて４ビットの並列なデータ読出を実行することができる。
【０１１８】
一方で、メモリマットＭＡ１が選択された場合には、メモリマットＭＡ１は、メモリセル／ＭＣを選択し、メモリマットＭＡ０は、ダミーメモリセルＤＭＣを選択する。なお、この場合には、切替制御信号ＣＴは「Ｈ」レベルに設定されるものとする。
【０１１９】
これにより、センスアンプＳＡの一端側は、常に選択されたメモリセルと電気的に結合され、他端側は常にダミーメモリセルと電気的に結合されるため、簡易な構成により上記と同様のデータ読出が可能となる。
【０１２０】
本発明の実施の形態１の変形例１の構成においても上記で説明した如く図９に示されるようにメモリセル列に対応して新たに固定電圧と電気的に結合されたサブソース線ＳＬＱを設けて、列方向に沿って配置し、交差する行方向に沿って設けられた各ソース線と互いに電気的に結合する。
【０１２１】
当該構成により、メモリセル側のソース線ＳＬの電位の浮き上がりと、ダミーメモリセル側のソース線ＳＬの電位の浮き上がりは、サブソース線ＳＬＱにより互いに同電位に設定され等しくなる。すなわち、同じ浮き上がりとなるため、基準電流との相対的な関係においてデータ読出電流が過度に増加したり、減少したりすることを抑制して一定のデータ読出マージンを確保することができる。これにより、精度の高いデータ読出を実行することができる。
【０１２２】
また、上記で説明したように列選択線ＣＳＬを形成する第１の金属配線層を用いてサブソース線ＳＬＱを形成することにより、簡易な構成で寄生抵抗を抑制することが可能となる。なお、本例においては、１本のサブソース線ＳＬＱを設けた構成について説明したがこれに限られず、複数のサブソース線を設けて各ソース線ＳＬと電気的に結合する構成とすることも同様に可能である。
【０１２３】
（実施の形態１の変形例２）
上記の実施の形態１の変形例１においては、サブソース線ＳＬＱを新たに設けて、各ソース線ＳＬと電気的に結合させることにより、ソース線の電位の浮き上がりを抑制してソース線の寄生抵抗に基づくデータ読出マージンの低下を防止する方式について説明した。
【０１２４】
本発明の実施の形態１の変形例２においては特別にサブソース線ＳＬＱを設けることなく、簡易にソース線ＳＬの浮き上がりを抑制する構成について説明する。
【０１２５】
図１０は、本発明の実施の形態１の変形例２に従うメモリアレイおよびその周辺回路を説明する概念図である。
【０１２６】
図１０を参照して、本発明の実施の形態１の変形例２に従う構成は、図９で説明した構成と比較してサブソース線ＳＬＱを削除した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１２７】
上記の実施の形態１の変形例１においては、４列のメモリセル列群に対応して列選択線ＣＳＬを設ける構成について説明した。本例においては、上記で説明した列選択線ＣＳＬ０〜ＣＳＬｎのうちの少なくとも１つの列選択線をサブソース線として用いる構成について説明する。
【０１２８】
具体的には、任意のメモリセル列群を形状ダミーグループとして設け、その列選択線を用いて上述したサブソース線ＳＬＱの代わりとする。
【０１２９】
図１１は、ダミーグループＤＭＧを説明する図である。
図１１に示されるように、ある任意の列選択線ＣＳＬに対応するメモリセル列をすべて形状ダミーグループＤＭＧとし、その列選択線ＣＳＬｄと各メモリセル行にそれぞれ対応して設けられたソース線ＳＬとを互いに電気的に結合する。
【０１３０】
当該構成により、新たに別のプロセスでサブソース線ＳＬＱを設ける必要が無く、簡易な構成で上記と同様の効果を実現することができる。すなわち、メモリセルアレイを構成するメモリセルを集積配置する際に同一パターンの繰返しに従ってメモリセルを集積配置すればよく、特別な設計ルールを適用する必要が無く簡易なプロセスで実現することが可能となる。なお、形状ダミーグループのメモリセルは、他のメモリセルと同じセル構造である。但し、列選択線ＣＳＬｄは、サブソース線として用いられるためデータ読出時あるいはデータ書込時にこれらの形状ダミーグループに属するメモリセルがアクセスされることはない。
【０１３１】
図１２は、本発明の実施の形態１の変形例２に従うメモリセルＭＣの配線構造を説明する図である。
【０１３２】
図１２（ａ）には、図８の（ａ）で説明したメモリセルの断面構造とほぼ同様の断面構造が示されている。なお、本例の構成において、各ソース線ＳＬは、メモリセル行に対応して１本のソース線が設けられており、２つのメモリセル行で共有されていない構成であるためその点が異なるが、その他の点についは同様であるのでその詳細な説明は繰返さない。
【０１３３】
図１２（ｂ）には、図８の（ｂ）で説明したのとほぼ同様のレイアウト（平面図）が示されている。上述したようにメモリセル行に対応して１本のソース線が設けられる構成であり、隣接する同一行の２つのメモリセルが示されている。このレイアウトは、隣接するメモリセル行でソース線ＳＬを共有していない点で図８（ｂ）の構成と異なるが、配置のみが異なるのみであり、接続関係等については、同様であるのでその詳細な説明は繰り返さない。
【０１３４】
図１２（ｃ）には、図８（ｃ）に示されるのと同様に列方向に沿って設けられた信号線１０８と各ソース線ＳＬとがコンタクト１１２を介して電気的に結合される場合が示されている。そして、ここでは、サブソース線として新たに設けるのではなく、列選択線ＣＳＬｄをサブソース線として用いた場合が示されている。
【０１３５】
上述したように、当該構成により、新たに別のプロセスでサブソース線ＳＬＱを設ける必要が無く、簡易な構成でデータ読出マージンの低下を抑制することができる。これにより、精度の高いデータ読出を実行することができる。
【０１３６】
（実施の形態２）
上記の実施の形態においては、サブソース線を設けて、メモリセル行に対応して設けられたソース線と電気的に結合させることにより寄生抵抗を抑制し、データ読出マージンの低下を抑制する方式について説明した。
【０１３７】
本実施の形態２においては、別の方式でデータ読出マージンの低下を抑制する方式について説明する。
【０１３８】
具体的には、寄生抵抗の影響は、ソース線の配線長に起因することも大きい。したがって、ソース線に流れる電流経路が長ければ長いほど、寄生抵抗が増大する。データ読出を実行する場合、データを読み出す一群のメモリセルの位置によっては、電流経路の長さの相違によって他の一群のメモリセルの位置と比較して、ソース線に対して過大な浮き上がりが生じる可能性も考えられる。そうすると、データ読出マージンが一群のメモリセルにおいて極めて低下する可能性がある。
【０１３９】
本実施の形態２においては、複数ビットのデータ読出を実行する場合に、データ読出の際にソース線に流れる電流経路が長くなり過ぎて全体としてある特定の一群のメモリセルの位置において、過大な浮き上がりが生じないようにデータ読出マージンの低下を抑制する方式について説明する。
【０１４０】
図１３は、本発明の実施の形態２に従うメモリアレイおよびその周辺回路を説明する図である。
【０１４１】
図１３を参照して、ここでは、メモリアレイは、図５で説明したのと同様の方式に従って、メモリセルＭＣが集積配置されている。
【０１４２】
具体的には、相補のビット線対と、データ線対とがゲートトランジスタを介して電気的に結合される。
【０１４３】
本例においても４ビットの並列なデータ読出が実行されるが、図５の構成と比較して異なる点は、図５の構成においては、１本の列選択線ＣＳＬの活性化に応答して４ビットの並列なデータ読出が実行される構成について説明したが、本例においては、メモリアレイを２つのブロックユニットＢＫａ，ＢＫｂに分割して、各ブロックユニットＢＫａ，ＢＫｂのそれぞれにおいて２ビットずつの並列なデータ読出を実行する。
【０１４４】
具体的には、ブロックユニットＢＫａにおいては、２ビットずつすなわち４本のビット線に対応して列選択線ＣＳＬａが設けられ、列デコーダからの列選択指示に応答して複数の列選択線ＣＳＬａの中から１本が選択されてデータ線対ＬＩＯ０およびＬＩＯ１と電気的に結合される。そして、図５で説明したのと同様の方式にしたがって、センスアンプＳＡ０およびＳＡ１から２ビットの読出データが出力される。
【０１４５】
また、ブロックＢＫｂにおいては、２ビットずつすなわち４本のビット線に対応して列選択線ＣＳＬｂが設けられ、列デコーダからの列選択指示に応答して複数の列選択線ＣＳＬｂの中から１本が選択されてデータ線対ＬＩＰ２およびＬＩＰ３と電気的に結合される。そして、上述したのと同様の方式にしたがって、センスアンプＳＡ２およびＳＡ３から２ビットの読出データが出力される。なお、ソース線ＳＬは、２つのブロックユニットＢＫａ，ＢＫｂにおいて共通に設けられているものとする。
【０１４６】
図１３においては、ブロックユニットＢＫａ，ＢＫｂにおいて、並列に２ビットずつのデータ読出を実行するための列選択線ＣＳＬ０ａ，ＣＳＬ０ｂが同時に選択されてそれぞれ２ビットずつのデータ読出を実行して、全体として４ビットの並列なデータ読出を実行する。
【０１４７】
他の列選択線についても同様に、列選択線ＣＳＬ１ａ，ＣＳＬ１ｂが同時に選択されて４ビットの並列なデータ読出が実行される。
【０１４８】
すなわち、上記構成は、メモリアレイを２つの領域（ブロックユニット）に分割するとともに一度に選択されるビット線群も２つのグループに分割してそれぞれの領域からデータ読出を実行する構成である。
【０１４９】
当該構成により、並列にデータ読出を実行するビット線群を分散させることが可能となり、これに伴いソース線ＳＬを通過する電流の経路長も分散させることが可能となる。すなわち、複数ビットのデータ読出を実行する場合に、データ読出の際に各ソース線に流れる電流経路の長さを分散させてソース線に流れる電流経路の全体の長さが長くなり過ぎないようして、ある特定の一群のメモリセルの位置において、過大な浮き上がりが生じないようにすることが可能となる。
【０１５０】
したがって、メモリアレイにおいて、いずれの一群のメモリセルのデータ読出を実行する場合においても、並列にデータ読出を実行するビット線群が分散された構成であるため、ある特定の一群のメモリセルの位置において過大な浮き上がりが生じることを抑制し、データ読出マージンの低下を抑制することができる。これにより、精度の高いデータ読出を実行することができる。なお、ここでは、ソース線ＳＬは、２つのブロックユニットＢＫａ，ＢＫｂにおいて共通に設けられる構成について説明したが各ブロックユニット毎にソース線を設ける構成とすることも可能である。各ブロックユニット毎にソース線を独立に設けて、ソース線と接続されるノードを独立にすることにより、並列なデータ読出時のソース線の負荷が軽減されて、ソース線の浮き上がりを防止することができる。
【０１５１】
（実施の形態２の変形例１）
上記の実施の形態２においては、２つのブロックユニットＢＫａ，ＢＫｂに分割してそれぞれのブロックユニットＢＫａ，ＢＫｂからそれぞれ２ビットずつのデータ読出を実行する構成について説明したが、たとえば４つのブロックユニットに分割して、それぞれの領域から１ビットずつのデータ読出を実行するようにすることも可能である。
【０１５２】
図１４は、本発明の実施の形態２の変形例１に従うメモリアレイおよびその周辺回路を説明する図である。
【０１５３】
図１４を参照して、ここでは、メモリアレイとして２つのメモリマットＭＡ０＃，ＭＡ１＃が設けられており、図５で説明したのと同様の方式に従って、メモリセルＭＣが集積配置されている。そして、各メモリマットＭＡ０＃，ＭＡ１＃において、２つのブロックユニットに分割している。具体的には、メモリマットＭＡ０＃は、ブロックユニットＢＫ０，ＢＫ１に分割されている。また、メモリマットＭＡ１＃は、ブロックユニットＢＫ００，ＢＫ１１に分割されている。
【０１５４】
本例においても、４ビットの並列なデータ読出が実行される。
そして、各ブロックユニットＢＫに対応してセンスアンプＳＡが設けられる。具体的には、ブロックユニットＢＫ０，ＢＫ１にそれぞれ対応してセンスアンプＳＡ０，ＳＡ１がそれぞれ設けられる。また、ブロックユニットＢＫ００，ＢＫ１１にそれぞれ対応してセンスアンプＳＡ２，ＳＡ３がそれぞれ設けられる。
【０１５５】
そして、各ブロックユニットにおいて１ビットのデータ読出が実行される。具体的には、ブロックユニットＢＫ０においては、データ線対ＬＩＰ０と電気的に結合されてセンスアンプＳＡ０から１ビットのデータ読出が実行される。また、ブロックユニットＢＫ１においては、データ線対ＬＩＰ１と電気的に結合されてセンスアンプＳＡ１から１ビットのデータ読出が実行される。また、ブロックユニットＢＫ００においては、データ線対ＬＩＰ２と電気的に結合されてセンスアンプＳＡ２から１ビットのデータ読出が実行される。また、ブロックユニットＢＫ１１においては、データ線対ＬＩＰ３と電気的に結合されてセンスアンプＳＡ３から１ビットのデータ読出が実行される。
【０１５６】
各ブロックユニットにおいて、各ビット線対に対応して列選択線が設けられる。たとえば、本例においては、ブロックユニットＢＫ０のビット線対にそれぞれ対応して列選択線ＣＳＬａ０〜ＣＳＬａ４が設けられている場合が示されている。また、ブロックユニットＢＫ１のビット線対にそれぞれ対応して列選択線ＣＳＬｂ０〜ＣＳＬｂ４が設けられている場合が示されている。また、ブロックユニットＢＫ００のビット線対にそれぞれ対応して列選択線ＣＳＬａ００〜ＣＳＬａ４４が設けられている場合が示されている。また、ブロックユニットＢＫ１１のビット線対にそれぞれ対応して列選択線ＣＳＬｂ００〜ＣＳＬｂ４４が設けられている場合が示されている。
【０１５７】
そして、列デコーダからの列選択指示に応答して各ブロックユニットから１本の列選択線が選択されてデータ線対と電気的に結合される。
【０１５８】
そして、図５で説明したのと同様の方式にしたがって、各センスアンプＳＡ０〜ＳＡ４から読出データが出力される。
【０１５９】
なお、ソース線ＳＬは、メモリマットＭＡ０＃の２つのブロックユニットＢＫ０，ＢＫ１において共通に設けられているものとする。また、メモリマットＭＡ１＃の２つのブロックユニットＢＫ００，ＢＫ１１において共通に設けられているものとする。
【０１６０】
すなわち、上記構成は、メモリマットを２つの領域（ブロックユニット）に分割するとともに一度に選択されるビット線群も２つのグループに分割してそれぞれの領域からデータ読出を実行する構成である。
【０１６１】
当該構成により、並列にデータ読出を実行するビット線群を分散させることが可能となり、これに伴いソース線ＳＬを通過する電流の経路長も分散させることが可能となる。すなわち、複数ビットのデータ読出を実行する場合に、データ読出の際に各ソース線に流れる電流経路の長さを分散させて、ソース線に流れる電流経路の全体の長さが長くなり過ぎないようにすることが可能となる。
【０１６２】
したがって、メモリアレイにおいて、いずれの一群のメモリセルのデータ読出を実行する場合においても、寄生抵抗を抑制して、ある特定の一群のメモリセルの位置において過大な浮き上がりが生じることを抑制し、データ読出マージンの低下を抑制することができる。これにより、精度の高いデータ読出を実行することができる。
【０１６３】
なお、各ブロックユニット毎にソース線を独立に設けて、ソース線と接続されるノードを独立にすることにより、並列なデータ読出時のソース線の負荷をさらに軽減することも可能である。
【０１６４】
（実施の形態２の変形例２）
図１５は、本発明の実施の形態２の変形例２に従うメモリアレイおよびその周辺回路を説明する図である。
【０１６５】
図１５を参照して、ここでは、メモリアレイとして２つのメモリアレイ１０ａ，１０ｂが行方向に沿って２つ設けられている場合が示されている。各メモリマット１０ａおよび１０ｂについては、図５で説明したのと同様の方式に従って、メモリセルＭＣが集積配置されている。
【０１６６】
具体的には、相補のビット線対と、データ線対とがゲートトランジスタを介して電気的に結合される。なお、サブソース線は設けられない構成である。
【０１６７】
本例においても４ビットの並列なデータ読出が実行されるが、図５の構成と比較して異なる点は、図５の構成においては、１本の列選択線ＣＳＬの活性化に応答して４ビットの並列なデータ読出が実行される構成について説明したが、本例においては、２つのメモリアレイ１０ａ，１０ｂにおいてそれぞれ２ビットずつの並列なデータ読出が実行される。
【０１６８】
具体的には、メモリアレイ１０ａにおいては、データ線対ＬＩＰ０およびＬＩＰ１とビット線対とがそれぞれ電気的に結合される。そして、図５で説明したのと同様の方式にしたがって、センスアンプＳＡ０およびＳＡ１から２ビットの読出データが出力される。
【０１６９】
また、メモリアレイ１０ｂにおいても同様にして、データ線対ＬＩＰ２およびＬＩＰ３とビット線対とがそれぞれ電気的に結合される。そして、図５で説明したのと同様の方式にしたがって、センスアンプＳＡ２およびＳＡ３から２ビットの読出データが出力される。
【０１７０】
そして、各メモリアレイにおいては、図１３で説明したように２つのブロックユニットに分割される。具体的には、メモリアレイ１０ａにおいては、２つのブロックユニットＢＫａ０，ＢＫｂ０に分割される。また、メモリアレイ１０ｂにおいては、２つのブロックユニットＢＫａ１，ＢＫｂ１に分割される。
【０１７１】
そして、図１３で説明したのと同様の方式に従ってデータ読出が実行される。図１３においては、各ブロックユニットにおいて２ビットずつのデータ読出を実行する構成について説明したが、本例においては、各ブロックユニットにおいて１ビットずつのデータ読出が実行される。
【０１７２】
具体的には、各ブロックユニットにおいて２本のビット線すなわち１組のビット線対に対応して１本の列選択線が設けられる構成である。ここでは、一例として、ブロックユニットＢＫａ０に対応して列選択線ＣＳＬａ０〜ＣＳＬａ４が設けられる。また、ブロックユニットＢＫｂ０に対応して列選択線ＣＳＬｂ０〜ＣＳＬｂ４が設けられる。また、ブロックユニットＢＫａ１に対応して列選択線ＣＳＬｃ０〜ＣＳＬｃ４が設けられる。また、ブロックユニットＢＫｂ１に対応して列選択線ＣＳＬｄ０〜ＣＳＬｄ４が設けられる。
【０１７３】
すなわち、上記構成は、２つのメモリアレイのそれぞれから２ビットずつのデータ読出を実行するとともに、各メモリアレイを２つの領域（ブロックユニット）に分割して、分割したそれぞれの領域からデータ読出を実行する構成である。具体的には、ブロックユニットＢＫａ０の列選択線ＣＳＬａ０〜ＣＳＬａ４のうちの一本が選択され、また、ブロックユニットＢＫｂ０の列選択線ＣＳＬｂ０〜ＣＳＬｂ４のうちの一本が選択され、ブロックユニットＢＫａ１の列選択線ＣＳＬｃ０〜ＣＳＬｃ４のうちの一本が選択され、ブロックユニットＢＫｂ１の列選択線ＣＳＬｄ０〜ＣＳＬｄ４のうちの一本が選択されてデータ読出が実行される。
【０１７４】
当該構成により、並列にデータ読出を実行するビット線群をさらに分散させることが可能となり、これに伴いソース線ＳＬを通過する電流の経路長も分散させることが可能となる。すなわち、複数ビットのデータ読出を実行する場合に、データ読出の際に各ソース線に流れる電流経路の長さを分散させて、ソース線に流れる電流経路の全体の長さが長くなり過ぎないようにすることが可能となる。
【０１７５】
したがって、メモリアレイにおいて、いずれの一群のメモリセルのデータ読出を実行する場合においても、過大な寄生抵抗を抑制して、ある特定の一群のメモリセルの位置において過大な浮き上がりが生じることを抑制し、データ読出マージンの低下を抑制することができる。これにより、精度の高いデータ読出を実行することができる。
【０１７６】
なお、各ブロックユニット毎にソース線を独立に設けて、ソース線と接続されるノードを独立にすることにより、並列なデータ読出時のソース線の負荷をさらに軽減することも可能である。
【０１７７】
上記の実施の形態においては、一般的なＴＭＲ素子を用いたＭＲＡＭメモリセルを例に挙げて説明したが、これに限られず他の不揮発性メモリに同様に適用可能である。
【０１７８】
たとえば、メモリセルとして上記のデータ書込方式に限らずたとえばスピントルクスイッチングセル等他のデータ書込方式に従うメモリセルを採用することも可能である。
【０１７９】
また、現行のＭＲＡＭデバイスのメモリセルは、ＴＭＲ素子に隣接した配線（書込用ワード線を含む）に電流を流して磁界を発生させることにより磁化を反転させる方式を採用しているが、直接ＴＭＲ素子に流れ込んだ電流によってＴＭＲ素子が有する磁化を反転させる方式を採用したスピン注入方式のメモリセルを用いることも可能である。このスピン注入方式のメモリセルは、電流を流す向きを変えることで自由相を磁化を固定相と平行または反平行の方向にスイッチする。この点で、電流中のスピン偏極した電子の作用によって磁化を反転させるためスピン注入方式と呼ばれており、これによりＭＲＡＭデバイスのメモリセルに対して書込用ワード線を特別に設ける必要がなく簡易なセル構造を実現することが可能になる。
【０１８０】
さらに、トンネル磁気抵抗素子ＴＭＲに限らず、電流（電圧）の印加によりメモリセルデータを書換える抵抗可変メモリ素子、例えばＲＲＡＭ（Resistance RAM）あるいは相変化型メモリ素子、例えばＯＵＭ（Ovonic Unified Memories)にも同様に適用可能である。
【０１８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８２】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】本発明の実施の形態１に従うメモリアレイ１０およびその周辺回路を説明する図である。
【図６】ソース線の寄生抵抗の影響を説明する図である。
【図７】ソース線の浮き上がりに基づくデータ読出マージンの関係を説明する図である。
【図８】本発明の実施の形態１に従うメモリセルＭＣの配線構造を説明する図である。
【図９】本発明の実施の形態１の変形例１に従うメモリアレイおよびその周辺回路を説明する図である。
【図１０】本発明の実施の形態１の変形例２に従うメモリアレイおよびその周辺回路を説明する概念図である。
【図１１】ダミーグループＤＭＧを説明する図である。
【図１２】本発明の実施の形態１の変形例２に従うメモリセルＭＣの配線構造を説明する図である。
【図１３】本発明の実施の形態２に従うメモリアレイおよびその周辺回路を説明する図である。
【図１４】本発明の実施の形態２の変形例１に従うメモリアレイおよびその周辺回路を説明する図である。
【図１５】本発明の実施の形態２の変形例２に従うメモリアレイおよびその周辺回路を説明する図である。
【符号の説明】
【０１８３】
１  ＭＲＡＭデバイス１、５  コントロール回路、１０，１０ａ，１０ｂ  メモリアレイ、１５  切替制御回路、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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