(57)【要約】【課題】電力消耗を減少させることができる半導体メモリ装置のサブワードライン駆動回路及びサブワードライン駆動方法を提供する。【解決手段】サブワードラインドライバは、第１トランジスタ、第２トランジスタ、及び第３トランジスタを具備する。第１トランジスタはメインワードライン駆動信号に応答してブースティングノードを第１電圧にププリチャージする。第２トランジスタはサブワードライン駆動信号に応答してブースティングノードを第２電圧に昇圧しサブワードラインにサブワードライン駆動信号を提供する。第３トランジスタはサブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答してメインワードライン駆動信号をサブワードラインに提供する。【選択図】図４
2007164972.tif 000002
【特許請求の範囲】
【請求項１】
メインワードライン駆動信号に応答してブースティングノードを第１電圧にプリチャージする第１トランジスタと、
サブワードライン駆動信号に応答して前記ブースティングノードを第２電圧に昇圧しサブワードラインに前記サブワードライン駆動信号を提供する第２トランジスタと、
前記サブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答して前記メインワードライン駆動信号を前記サブワードラインに提供する第３トランジスタと、
を具備することを特徴とするサブワードライン駆動回路。
【請求項２】
前記第３トランジスタは、
前記メインワードライン駆動信号がロジック“ロー”状態であり前記サブワードライン駆動信号がロジック“ハイ”状態である時、前記サブワードラインの電圧をロジック“ロー”状態に保持することを特徴とする請求項１記載のサブワードライン駆動回路。
【請求項３】
前記サブワードライン駆動回路は、
前記サブワードライン駆動信号がディスエーブルされた時、前記サブワードラインをプルダウンする第４トランジスタをさらに具備することを特徴とする請求項１記載のサブワードライン駆動回路。
【請求項４】
前記サブワードライン駆動回路は、
前記サブワードライン駆動信号がイネーブルされた時、前記第３電圧を発生する制御信号発生器をさらに具備することを特徴とする請求項３記載のサブワードライン駆動回路。
【請求項５】
前記制御信号発生器は、
前記サブワードライン駆動信号が印加される制御端子、前記サブワードライン駆動信号のロジック“ハイ”状態より低い電圧レベルを有する第１電源電圧が印加される第１出力端子、及び前記第３トランジスタの制御端子に結合された第２出力端子を有する第５トランジスタと、
前記第５トランジスタの第２出力端子に結合された第１出力端子を有し、前記第４トランジスタに電流ミラー結合された第６トランジスタと、
を具備することを特徴とする請求項４記載のサブワードライン駆動回路。
【請求項６】
前記第１電源電圧は、半導体メモリ装置に含まれたメモリセルアレイに供給される電源電圧であることを特徴とする請求項５記載のサブワードライン駆動回路。
【請求項７】
メインワードライン駆動信号がロジック“ロー”状態でありサブワードライン駆動信号がロジック“ハイ”状態である時、サブワードラインの電圧をロジック“ロー”状態に保持する第１トランジスタ、及び、前記サブワードライン駆動信号がロジック“ロー”状態の時、前記サブワードラインをプルダウンする第２トランジスタを具備する複数のサブワードラインドライバと、
前記サブワードライン駆動信号がイネーブルされた時、前記サブワードライン駆動信号のロジック“ハイ”状態より低い制御電圧を発生し前記サブワードラインドライバそれぞれに含まれる前記第１トランジスタに提供する制御信号発生器と、
を具備することを特徴とするサブワードライン駆動回路。
【請求項８】
前記制御信号発生器は、
前記サブワードライン駆動信号が印加される制御端子、前記サブワードライン駆動信号のロジック“ハイ”状態より低い電圧レベルを有する第１電源電圧が印加される第１出力端子、及び前記第１トランジスタの制御端子に結合された第２出力端子を有する第３トランジスタと、
前記第３トランジスタの第２出力端子に結合された第１出力端子を有し、前記第２トランジスタに電流ミラー結合された第４トランジスタと、
を具備することを特徴とする請求項７記載のサブワードライン駆動回路。
【請求項９】
前記第１電源電圧は、半導体メモリ装置に含まれたメモリセルアレイに供給される電源電圧であることを特徴とする請求項８記載のサブワードライン駆動回路。
【請求項１０】
複数のローアドレスをデコーディングして複数のデコーディングされたローアドレスを発生するローデコーダと、
前記デコーディングされたローアドレスに基づいてメモリブロック選択信号を発生するブロック選択信号発生回路と、
前記デコーディングされたローアドレスに基づいてメインワードライン駆動信号を発生するメインワードライン駆動信号発生回路と、
前記デコーディングされたローアドレスに基づいてサブワードライン駆動信号を発生するサブワードライン駆動信号発生回路と、
前記メモリブロック選択信号、前記メインワードライン駆動信号、及び前記サブワードライン駆動信号に基づいてセルフブースティングを実施し複数のサブワードラインを駆動するサブワードライン駆動回路と、
を具備し、
前記サブワードライン駆動回路は、前記複数のサブワードラインそれぞれを駆動する複数のサブワードラインドライバを具備し、
前記サブワードラインドライバそれぞれは、
前記メインワードライン駆動信号に応答してブースティングノードを第１電圧にプリチャージする第１トランジスタと、
前記サブワードライン駆動信号に応答して前記ブースティングノードを第２電圧に昇圧し前記サブワードラインそれぞれに前記サブワードライン駆動信号を提供する第２トランジスタと、
前記サブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答して前記メインワードライン駆動信号を前記サブワードラインそれぞれに提供する第３トランジスタと、
を具備することを特徴とする半導体メモリ装置。
【請求項１１】
前記第３トランジスタは、
前記メインワードライン駆動信号がロジック“ロー”状態であり前記サブワードライン駆動信号がロジック“ハイ”状態である時、前記サブワードラインそれぞれの電圧をロジック“ロー”状態に保持することを特徴とする請求項１０記載の半導体メモリ装置。
【請求項１２】
前記サブワードラインドライバそれぞれは、前記サブワードライン駆動信号がディスエーブルされた時、前記サブワードラインそれぞれをプルダウンする第４トランジスタをさらに具備することを特徴とする請求項１０記載の半導体メモリ装置。
【請求項１３】
前記サブワードラインドライバそれぞれは、前記サブワードライン駆動信号がイネーブルされた時、前記第３電圧を発生する制御信号発生器をさらに具備することを特徴とする請求項１２記載の半導体メモリ装置。
【請求項１４】
メインワードライン駆動信号に応答してブースティングノードを第１電圧にプリチャージする段階と、
サブワードライン駆動信号に応答して前記ブースティングノードを第２電圧に昇圧しサブワードラインに前記サブワードライン駆動信号を提供する段階と、
前記サブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答して前記メインワードライン駆動信号を前記サブワードラインに提供する段階と、
を含むことを特徴とするサブワードライン駆動方法。
【請求項１５】
前記メインワードライン駆動信号を前記サブワードラインに提供する段階は、
前記メインワードライン駆動信号がロジック“ロー”状態であり前記サブワードライン駆動信号がロジック“ハイ”状態であるとき、前記サブワードラインの電圧をロジック“ロー”状態に保持する段階を含むことを特徴とする請求項１４記載のサブワードライン駆動方法。
【請求項１６】
前記サブワードライン駆動方法は、
前記サブワードライン駆動信号がディスエーブルされた時、前記サブワードラインをプルダウンする段階をさらに具備することを特徴とする請求項１４記載のサブワードラインドライバ駆動方法。
【請求項１７】
前記サブワードライン駆動方法は、
前記サブワードライン駆動信号がイネーブルされた時、前記第３電圧を発生することを特徴とする請求項１６記載のサブワードラインドライバ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に半導体メモリ装置のサブワードライン駆動に関する。
【背景技術】
【０００２】
図１は、従来の半導体メモリ装置のサブワードライン駆動回路の一つの例を示す図面で、当該回路は、特許文献１に開示されている。
【０００３】
図１を参照すると、サブワードライン駆動回路は、制御信号（ＮＷＥ、ＰＸＩＤ、ＰＸＩＤＧ、ＰＸＩＢ）に応答してサブワードラインＷＬを駆動し、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４）を含む。メインワードライン駆動信号（ＮＷＥ）は、半導体メモリ装置に含まれているメインワードラインを駆動する信号であり、サブワードライン駆動信号（ＰＸＩＤ）は、メインワードラインに結合されているサブワードライン（ＷＬ）を駆動する信号である。制御信号（ＰＸＩＤＧ）は、ＮＭＯＳトランジスタ（ＭＮ３）のゲートに印加される信号であり、制御信号（ＰＸＩＢ）は、サブワードライン駆動信号ＰＸＩＢが反転された信号である。メインワードライン駆動信号（ＮＷＥ）とサブワードライン駆動信号（ＰＸＩＤ）は、ＯＶから昇圧電圧（ＶＰＰ）までの範囲で変化する。
【０００４】
図１に示されたサブワードライン駆動回路のブースティング動作を説明する。
【０００５】
メインワードライン駆動信号（ＮＷＥ）がイネーブルされた時、ブースティングノード（ＮＢ）は、（ＶＰＰ−Ｖｔｈ）に充電される。その後、サブワードライン駆動信号（ＰＸＩＤ）がイネーブルされると、ブースティングノード（ＮＢ）は、ＮＭＯＳトランジスタ（ＭＮ２）のゲートとドレインとの間に存在するオーバーラップキャパシタンスによって（２ＶＰＰ−Ｖｔｈ）に充電される。ここで、Ｖｔｈは、ＮＭＯＳトランジスタ（ＭＮ１）のしきい電圧を示す。したがって、サブワードライン（ＷＬ）には、ＮＭＯＳトランジスタ（ＭＮ２）を通じて昇圧電圧（ＶＰＰ）が供給される。ＮＭＯＳトランジスタ（ＭＮ３）は、主にメインワードライン駆動信号（ＮＷＥ）がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態である時、サブワードライン（ＷＬ）をロジック“ロー”状態に保持する機能をする。
【０００６】
図２は、従来の半導体メモリ装置のサブワードライン駆動回路の他の一つの例を示す図面で、当該回路は、特許文献２に開示されている。図２を参照すると、サブワードライン駆動回路に含まれたＮＭＯＳトランジスタ（ＭＮ３）のゲートは、ＮＭＯＳトランジスタ（ＭＮ２）のドレインに連結されており、メインワードライン駆動信号（ＮＷＥ）がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態の時にターンオンされサブワードライン（ＷＬ）をロジック“ロー”状態に保持する機能をする。
【０００７】
メインワードライン駆動信号（ＮＷＥ）がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態の時、ＮＭＯＳトランジスタ（ＭＮ３）をターンオンさせるためにＮＭＯＳトランジスタ（ＭＮ３）のゲートに印加しなければならない電圧はＶＰＰより低くてもよい。ところで、図２のサブワードライン駆動回路では、ＶＰＰ値を有するサブワードライン駆動信号（ＰＸＩＤ）がＮＭＯＳトランジスタ（ＭＮ３）のゲートに印加されている。
【０００８】
図３は、従来の半導体メモリ装置のサブワードライン駆動回路のさらに他の例を示す図面であり、当該回路は、特許文献２に開示されている。図３を参照すると、ＮＭＯＳトランジスタ（ＭＮ３）のゲートには、ＮＭＯＳトランジスタ（ＭＮ５）を介して（ＶＰＰ−Ｖｔｈ）が提供される。図３の構造を有するサブワードライン駆動回路は、メインワードライン駆動信号（ＮＷＥ）がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態である時、サブワードライン（ＷＬ）をロジック“ロー”状態に保持するためにＮＭＯＳトランジスタ（ＭＮ３）をターンオンさせるゲート電圧が（ＶＰＰ−Ｖｔｈ）である。したがって、図３に示されたサブワードライン駆動回路は、図２の回路に比べてＶＰＰ電源の消耗が小さい。
【特許文献１】大韓民国公開特許第２００４−５４３６２号明細書
【特許文献２】大韓民国公開特許第２００２−３３８８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、電力消耗を減少させることができるサブワードライン駆動回路を提供することにある。
【００１０】
本発明の他の目的は、電力消耗を減少させることができるサブワードライン駆動回路を具備した半導体メモリ装置を提供することにある。
【００１１】
本発明の目的は、電力消耗を減少させることができるサブワードライン駆動方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために本発明の一つの実施形態によるサブワードラインドライバは、第１トランジスタ、第２トランジスタ、及び第３トランジスタを具備する。
【００１３】
第１トランジスタは、メインワードライン駆動信号に応答してブースティングノードを第１電圧にプリチャージする。第２トランジスタは、サブワードライン駆動信号に応答して前記ブースティングノードを第２電圧に昇圧させサブワードラインに前記サブワードライン駆動信号を提供する。第３トランジスタは、前記サブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答して前記メインワードライン駆動信号を前記サブワードラインに提供する。
【００１４】
前記第３トランジスタは、前記メインワードライン駆動信号がロジック“ロー”状態であり前記サブワードライン駆動信号がロジック“ハイ”状態である時、前記サブワードラインの電圧をロジック“ロー”状態に保持する。
【００１５】
前記サブワードライン駆動回路は、前記サブワードライン駆動信号がディスエーブルされた時、前記サブワードラインをプルダウンさせる第４トランジスタをさらに具備することができる。
【００１６】
前記サブワードライン駆動回路は、前記サブワードライン駆動信号がイネーブルされた時、前記第３電圧を発生する制御信号発生器をさらに具備することができる。
【００１７】
前記制御信号発生器は、第５トランジスタ、及び第６トランジスタを具備することができる。第５トランジスタは、前記サブワードライン駆動信号が印加される制御端子、前記サブワードライン駆動信号のロジック“ハイ”状態より低い電圧レベルを有する第１電源電圧が印加される第１出力端子、及び前記第３トランジスタの制御端子に結合された第２出力端子を有する。第６トランジスタは、前記第５トランジスタの第２出力端子に結合された第１出力端子を有し前記第４トランジスタに電流ミラー結合されている。
【００１８】
前記第１電源電圧は、半導体メモリ装置に含まれるメモリセルアレイに供給される電源電圧であることができる。
【００１９】
本発明の一つの実施形態によるサブワードライン駆動回路は、複数のサブワードラインドライバ及び制御信号発生器を具備する。
【００２０】
前記複数のサブワードラインドライバそれぞれは、メインワードライン駆動信号がロジック“ロー”状態であり前記サブワードライン駆動信号がロジック“ハイ”状態である時、サブワードラインの電圧をロジック“ロー”状態に保持する第１トランジスタ、及び前記サブワードライン駆動信号がロジック“ロー”状態である時、前記サブワードラインをプルダウンする第２トランジスタを具備する。
【００２１】
前記制御信号発生器は、前記サブワードライン駆動信号がイネーブルされた時、前記サブワードライン駆動信号のロジック“ハイ”状態より低い制御電圧を発生させ前記サブワードラインドライバそれぞれに含まれた前記第１トランジスタに提供する。
【００２２】
本発明の一つの実施形態による半導体メモリ装置は、ローデコーダ、ブロック選択信号発生回路、メインワードライン駆動信号発生回路、サブワードライン駆動信号発生回路、及びサブワードライン駆動回路を具備する。
【００２３】
前記ローデコーダは、複数のローアドレスをデコーディングして複数のデコーディングされたローアドレスを発生する。ブロック選択信号発生回路は、前記デコーディングされたローアドレスに基づいてメモリブロック選択信号を発生する。メインワードライン駆動信号発生回路は、前記デコーディングされたローアドレスに基づいてメインワードライン駆動信号を発生する。サブワードライン駆動信号発生回路は、前記デコーディングされたローアドレスに基づいてサブワードライン駆動信号を発生する。サブワードライン駆動回路は、前記メモリブロック選択信号、前記メインワードライン駆動信号、及び前記サブワードライン駆動信号に基づいてセルフブースティングを実施し複数のサブワードラインを駆動する。
【００２４】
前記サブワードライン駆動回路は、前記複数のサブワードラインそれぞれを駆動する複数のサブワードラインドライバを具備する。
【００２５】
前記サブワードラインドライバそれぞれは、第１トランジスタ、第２トランジスタ、及び第３トランジスタを具備する。第１トランジスタは前記メインワードライン駆動信号に応答してブースティングノードを第１電圧にプリチャージする。第２トランジスタは、前記サブワードライン駆動信号に応答して前記ブースティングノードを第２電圧に昇圧し前記サブワードラインそれぞれに前記サブワードライン駆動信号を提供する。第３トランジスタは、前記サブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答して前記メインワードライン駆動信号を前記サブワードラインそれぞれに提供する。
【００２６】
本発明の一つの実施形態によるサブワードライン駆動方法は、メインワードライン駆動信号に応答してブースティングノードを第１電圧にプリチャージさせる段階、サブワードライン駆動信号に応答して前記ブースティングノードを第２電圧に昇圧させサブワードラインに前記サブワードライン駆動信号を提供する段階と、及び前記サブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答して前記メインワードライン駆動信号を前記サブワードラインに提供する段階と、を含む。
【発明の効果】
【００２７】
本発明によれば、サブワードライン駆動回路或いはそれを具備した半導体メモリ装置における電力消耗を減少させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００２９】
図４は、本発明の第１実施形態による半導体メモリ装置のサブワードライン駆動回路を示す図面である。図４を参照すると、サブワードライン駆動回路は、サブワードライン駆動部１１０と、制御信号発生器１２０とを具備する。サブワードライン駆動部１１０は、ＮＭＯＳトランジスタ（ＭＮ１１〜ＭＮ１６）を具備する。
【００３０】
ＮＭＯＳトランジスタ（ＭＮ１１）は、メインワードライン駆動信号（ＮＷＥ）に応答してブースティングノード（ＮＢ）を第１電圧（ＶＰＰ−Ｖｔｈ）にプリチャージする。ＮＭＯＳトランジスタ（ＭＮ１２）は、サブワードライン駆動信号（ＰＸＩＤ）に応答してブースティングノード（ＮＢ）を第２電圧（２ＶＰＰ−Ｖｔｈ）に昇圧し、サブワードライン（ＷＬ）にサブワードライン駆動信号（ＰＸＩＤ）を提供する。ＮＭＯＳトランジスタ（ＭＮ１３）は、サブワードライン駆動信号（ＰＸＩＤ）のロジック“ハイ”状態（ＶＰＰ）より低い第３電圧（ＰＸＩＤＧ）に応答してメインワードライン駆動信号（ＮＷＥ）をサブワードライン（ＷＬ）に提供する。ＮＭＯＳトランジスタ（ＭＮ１４）は、サブワードライン駆動信号（ＰＸＩＤ）がディスエーブルされた時にサブワードライン（ＷＬ）をプルダウンする。
【００３１】
制御信号発生器１２０は、サブワードライン駆動信号（ＰＸＩＤ）がイネーブルされた時に第３電圧（ＰＸＩＤＧ）を発生する。制御信号発生器１２０は、ＮＭＯＳトランジスタ（ＭＮ１５、ＭＮ１６）を具備する。
【００３２】
ＮＭＯＳトランジスタ（ＭＮ１５）は、サブワードライン駆動信号（ＰＸＩＤ）が印加されるゲート、サブワードライン駆動信号（ＰＸＩＤ）のロジック“ハイ”状態（ＶＰＰ）より低い電圧レベルを有する第１電源電圧（ＶＤＤ）が印加されるドレイン、及びＮＭＯＳトランジスタ（ＭＮ１３）のゲートに結合されたソースを有する。ＮＭＯＳトランジスタ（ＭＮ１６）は、ＮＭＯＳトランジスタ（ＭＮ１５）のソースに結合されたドレインを有し、ＮＭＯＳトランジスタ（ＭＮ１４）に電流ミラー結合されている。
【００３３】
以下、図４に示された本発明の第１実施形態による半導体メモリ装置のサブワードライン駆動回路の動作を説明する。
【００３４】
メインワードライン駆動信号（ＮＷＥ）とサブワードライン駆動信号（ＰＸＩＤ）は、ＯＶと昇圧電圧（ＶＰＰ）との間で変化する。一般的に、メインワードライン駆動信号（ＮＷＥ）がイネーブルされてから所定時間の後、サブワードライン駆動信号（ＰＸＩＤ）がイネーブルされる。ＮＭＯＳトランジスタ（ＭＮ１）のゲートには昇圧電圧（ＶＰＰ）が印加される。ＮＭＯＳトランジスタ（ＭＮ１１）は、メインワードライン駆動信号（ＮＷＥ）がＶＰＰの値を有する時、ブースティングノード（ＮＢ）を第１電圧（ＶＰＰ−Ｖｔｈ）にプリチャージする。ＮＭＯＳトランジスタ（ＭＮ１２）は、ゲートとドレインとの間に存在するキャパシタンス（（図示せず）を用いてブースティングノード（ＮＢ）を昇圧する。ＮＭＯＳトランジスタ（ＭＮ１２）は、サブワードライン駆動信号（ＰＸＩＤ）がＶＰＰの値を有する時、ブースティングノード（ＮＢ）を昇圧する。昇圧されたブースティングノード（ＮＢ）の電圧は、第１電圧（ＶＰＰ−Ｖｔｈ）に駆動信号（ＰＸＩＤ）であるＶＰＰを加算した電圧になる。ＮＭＯＳトランジスタ（ＭＮ１２）は、サブワードライン（ＷＬ）にサブワードライン駆動信号（ＰＸＩＤ）である昇圧電圧（ＶＰＰ）を提供する。
【００３５】
ＮＭＯＳトランジスタ（ＭＮ１３）は、主にメインワードライン駆動信号（ＮＷＥ）がロジック“ロー”状態（“０”）であり、サブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態（ＶＰＰ）のとき、サブワードライン（ＷＬ）をロジック“ロー”状態に保持する機能をする。ＮＭＯＳトランジスタ（ＭＮ１３）は、サブワードライン駆動信号（ＰＸＩＤ）のロジック“ハイ”状態（ＶＰＰ）より低い第３電圧（ＰＸＩＤＧ）によってターンオンされ、メインワードライン駆動信号（ＮＷＥ）をサブワードライン（ＷＬ）に提供する。メインワードライン駆動信号（ＮＷＥ）がロジック“ロー”状態（“０”）の時、サブワードライン（ＷＬ）はロジック“ロー”状態（“０”）になる。
【００３６】
制御信号（ＰＸＩＢ）は、サブワードライン駆動信号（ＰＸＩＤ）と位相が反対の信号である。ＮＭＯＳトランジスタ（ＭＮ１４）は、サブワードライン駆動信号（ＰＸＩＤ）がディスエーブルされた時、サブワードライン（ＷＬ）をプルダウンする。
【００３７】
ＮＭＯＳトランジスタ（ＭＮ１３）のゲートに印加される第３電圧（ＰＸＩＤＧ）は、制御信号発生器１２０によって発生される。制御信号発生器１２０は、サブワードライン駆動信号（ＰＸＩＤ）がイネーブルされた時、第３電圧（ＰＸＩＤＧ）をイネーブルする。
【００３８】
サブワードライン駆動信号（ＰＸＩＤ）がイネーブルされた時、ＮＭＯＳトランジスタ（ＭＮ１５）のゲートにはＶＰＰが印加されるのでＮＭＯＳトランジスタ（ＭＮ１５）のソース、即ち、ＮＭＯＳトランジスタ（ＭＮ１３）のゲートの電圧は、ＮＭＯＳトランジスタ（ＭＮ１５）のドレインに印加された電源電圧（ＶＤＤ）と略類似した電圧となる。ＮＭＯＳトランジスタ（ＭＮ１６）は、サブワードライン駆動信号（ＰＸＩＤ）がイネーブルされた時、ＮＭＯＳトランジスタ（ＭＮ１３）のゲートの電圧をロジック“ロー”状態にする。
【００３９】
図５は、本発明の第２実施形態による半導体メモリ装置のサブワードライン駆動回路を示す図面である。図５を参照すると、サブワードライン駆動回路２００は、サブワードラインドライバ２１０、２２０、２３０及び制御信号発生器２４０を具備する。
【００４０】
サブワードラインドライバ２１０は、ＮＭＯＳトランジスタ２１１〜２１４を具備する。ＮＭＯＳトランジスタ２１３は、メインワードライン駆動信号（ＮＷＥＯ）がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態である時、サブワードライン（ＷＬ１）の電圧をロジック“ロー”状態に保持する。ＮＭＯＳトランジスタ２１４は、サブワードライン駆動信号（ＰＸＩＤ）がロジック“ロー”状態の時、ワードラインＷＬ１をプルダウンする。ＮＭＯＳトランジスタ２１１は、メインワードライン駆動信号（ＮＷＥＯ）に応答してブースティングノード（ＮＢ）を第１電圧（ＶＰＰ−Ｖｔｈ）にプリチャージする。ＮＭＯＳトランジスタ２１２は、サブワードライン駆動信号（ＰＸＩＤ）に応答してブースティングノード（ＮＢ）を第２電圧（２ＶＰＰ−Ｖｔｈ）に昇圧し、サブワードライン（ＷＬ１）にサブワードライン駆動信号（ＰＸＩＤ）を提供する。サブワードライン（ＷＬ１）は、サブワードライン（ＳＷＬ１１〜ＳＷＬ１４）に結合されている。
【００４１】
サブワードラインドライバ２２０は、ＮＭＯＳトランジスタ２２１〜２２４を具備する。ＮＭＯＳトランジスタ２２３は、メインワードライン駆動信号（ＮＷＥ１）がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態である時、サブワードラインＷＬ２の電圧をロジック“ロー”状態に保持する。ＮＭＯＳトランジスタ２２４は、サブワードライン駆動信号（ＰＸＩＤ）がロジック“ロー”状態の時、ワードラインＷＬ２をプルダウンする。ＮＭＯＳトランジスタ２２１は、メインワードライン駆動信号ＮＷＥ１に応答してブースティングノード（ＮＢ）を第１電圧（ＶＰＰ−Ｖｔｈ）にプリチャージする。ＮＭＯＳトランジスタ２２２は、サブワードライン駆動信号（ＰＸＩＤ）に応答してブースティングノード（ＮＢ）を第２電圧（２ＶＰＰ−Ｖｔｈ）に昇圧し、サブワードラインＷＬ２にサブワードライン駆動信号（ＰＸＩＤ）を提供する。サブワードライン（ＷＬ２）は、サブワードライン（ＳＷＬ２１〜ＳＷＬ２４）に結合されている。
【００４２】
サブワードラインドライバ２３０は、ＮＭＯＳトランジスタ２３１〜２３４を具備する。ＮＭＯＳトランジスタ２３３は、メインワードライン駆動信号（ＮＷＥ（ｎ−１））がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態である時、サブワードライン（ＷＬｎ）の電圧をロジック“ロー”状態に保持する。ＮＭＯＳトランジスタ２３４は、サブワードライン駆動信号（ＰＸＩＤ）がロジック“ロー”状態の時、ワードライン（ＷＬｎ）をプルダウンする。ＮＭＯＳトランジスタ２３１は、メインワードライン駆動信号（ＮＷＥ（ｎ−１））に応答してブースティングノード（ＮＢ）を第１電圧（ＶＰＰ−Ｖｔｈ）にプリチャージする。ＮＭＯＳトランジスタ２３２は、サブワードライン駆動信号（ＰＸＩＤ）に応答してブースティングノード（ＮＢ）を第２電圧（２ＶＰＰ−Ｖｔｈ）に昇圧し、サブワードライン（ＷＬｎ）にサブワードライン駆動信号（ＰＸＩＤ）を提供する。サブワードライン（ＷＬｎ）は、サブワードライン（ＳＷＬｎ１〜ＳＷＬｎ４）に結合されている。
【００４３】
制御信号発生器２４０は、サブワードライン駆動信号（ＰＸＩＤ）がイネーブルされた時、サブワードライン駆動信号（ＰＸＩＤ）のロジック“ハイ”状態（ＶＰＰ）より低い制御電圧（ＰＸＩＤＧ）を発生してサブワードラインドライバ２１０、２２０、２３０それぞれに含まれるＮＭＯＳトランジスタ２１３、２２３、及び２３３のゲートに提供する。制御信号発生器２４０は、ＮＭＯＳトランジスタ２４１、２４２を具備する。
【００４４】
図６は、本発明の実施形態によるサブワードライン駆動回路を具備した半導体メモリ装置を示す図面である。図６を参照すると、半導体メモリ装置３００は、ローデコーダ３１０、ブロック選択信号発生回路３２０、メインワードライン駆動信号発生回路３３０、サブワードライン駆動信号発生回路３４０、及びサブワードライン駆動回路３５０を具備する。
【００４５】
ローデコーダ３１０はイネーブル信号（ＰＤＲＡＥ）に応答してローアドレス（ＲＡ０〜ＲＡ１０）をデコーディングしてデコーディングされたローアドレス（ＤＲＡ１〜ＤＲＡ１０）を発生する。ブロック選択信号発生回路３２０は、デコーディングされたローアドレス（ＤＲＡ１〜ＤＲＡ１０）に基づいてメモリブロック選択信号ＢＬＳを発生する。メインワードライン駆動信号発生回路３３０は、デコーディングされたローアドレスＤＲＡ０〜ＤＲＡ１０に基づいてメインワードライン駆動信号（ＮＷＥ）を発生する。サブワードライン駆動信号発生回路３４０は、デコーディングされたローアドレス（ＤＲＡ０〜ＤＲＡ１０）に基づいてサブワードライン駆動信号（ＰＸＩＤ）を発生する。サブワードライン駆動回路３５０は、メモリブロック選択信号（ＢＬＳ）、メインワードライン駆動信号（ＮＷＥ）、及びサブワードライン駆動信号（ＰＸＩＤ）に基づいてセルフブースティングを実施しサブワードライン（ＷＬ０〜ＷＬｎ）を駆動する。
【００４６】
図６の半導体メモリ装置３００に含まれるサブワードライン駆動回路３５０は、図４に示された本発明の実施形態によるサブワードライン駆動回路１００を複数個具備する。
【００４７】
図４に示された本発明の実施例によるサブワードライン駆動回路１００は、メインワードライン駆動信号（ＮＷＥ）がロジック“ロー”状態でありサブワードライン駆動信号（ＰＸＩＤ）がロジック“ハイ”状態である時、サブワードライン（ＷＬ）の電圧をロジック“ロー”状態に保持するために、昇圧電圧（ＶＰＰ）より低い電源電圧（ＶＤＤ）をＮＭＯＳトランジスタ（ＭＮ１３）のゲートに印加する。したがって、サブワードライン駆動回路１００のように回路構造を有するサブワードライン駆動回路３５０を具備した図６の半導体メモリ装置はＶＰＰ電源の電力消耗を減少させることができる。
【００４８】
図７は、本発明の実施形態によるサブワードライン駆動回路を具備した半導体メモリ装置のレイアウトを示す図面である。
【００４９】
図７を参照すると、半導体メモリ装置は、感知増幅器ブロック（ＳＡｓ）、セルアレイ（ＡＲＲＡＹ）、サブワードラインドライバブロック（ＳＷＤｓ）、及びコンジャンクション回路を含む。それぞれメモリセルアレイはメモリセル（ＭＣ）を具備し、ワードライン（ＷＬ）とビットライン（ＢＬ/ＢＬＢ）の交点に位置するメモリセル（ＭＣ）は一つのセルトランジスタと一つのセルキャパシタを具備する。ワードラインはサブワードラインドライバブロック（ＳＷＤｓ）内に位置するサブワードラインドライバ（ＳＷＤ）によって駆動される。サブワードラインドライバ（ＳＷＤ）は図４に示されたサブワードライン駆動回路のような構造を有する。
【００５０】
上述したように、本発明による半導体メモリ装置のサブワードライン駆動回路は、メインワードライン駆動信号がロジック“ロー”状態でありサブワードライン駆動信号がロジック“ハイ”状態である時、サブワードラインの電圧をロジック“ロー”状態に保持するために、昇圧電圧（ＶＰＰ）より低い電源電圧（ＶＤＤ）をＮＭＯＳトランジスタ（ＭＮ１３）のゲートに印加する。したがって、本発明によるサブワードライン駆動回路を具備した半導体メモリ装置はＶＰＰ電源の電力消耗を減少させることができる。
【００５１】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５２】
【図１】従来の半導体メモリ装置のサブワードライン駆動回路の一つの例を示す図面である。
【図２】従来の半導体メモリ装置のサブワードライン駆動回路の他の一つの例を示す図面である。
【図３】従来の半導体メモリ装置のサブワードライン駆動回路のさらに他の例を示す図面である。
【図４】本発明の第１実施形態による半導体メモリ装置のサブワードライン駆動回路を示す図面である。
【図５】本発明の第２実施形態による半導体メモリ装置のサブワードライン駆動回路を示す図面である。
【図６】本発明の実施形態によるサブワードライン駆動回路を具備した半導体メモリ装置を示す図面である。
【図７】本発明の実施例によるサブワードライン駆動回路を具備した半導体メモリ装置のレイアウトを示す図面である。
【符号の説明】
【００５３】
１００、２１０、２２０、２３０      サブワードラインドライバ
１１０      サブワードライン駆動部
１２０、２４０      制御信号発生器
２００      サブワードライン駆動回路
３００      半導体メモリ装置
３１０      ローデコーダ
３２０      ブロック選択信号発生回路
３３０      メインワードライン駆動信号発生回路
３４０      サブワードライン駆動信号発生回路
３５０      サブワードライン駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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