(57)【要約】【課題】  メモリの周辺回路の信頼性を高く維持することができる半導体記憶装置およびその駆動方法を提供する。【解決手段】  半導体記憶装置１００は、第１の絶縁膜１１上に半導体層１２を含む半導体基板１５と、半導体層に形成されたソース２１、半導体層に形成されたドレイン２２、および、該ソースと該ドレインとの間に設けられたフローティングボディ２５を含むメモリセルＭＣと、メモリセルのボディ領域上に設けられた第２の絶縁膜３０と、第２の絶縁膜上に設けられたワード線ＷＬＬｉと、ドレインに接続されたビット線ＢＬＬｉと、ソースに接続されたソース線ＳＬと、第１の絶縁膜によってフローティングボディと電気的に絶縁されたプレート電極ＰＬＬｉとを備え、メモリセルにデータを書き込む期間のうち少なくとも一部の期間において、メモリセルの閾値電圧を絶対値として小さくするようにプレート電極の電位を変化させる。【選択図】  図３
2007018588.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜上に半導体層を含む半導体基板と、
前記半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含み、該フローティングボディ領域に蓄積された電荷量によってデータを格納するメモリセルと、
前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられたワード線と、
前記ドレインに接続されたビット線と、
前記ソースに接続されたソース線と、
前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁されたプレート電極とを備え、
前記メモリセルにデータを書き込む期間のうち少なくとも一部の期間において、前記メモリセルの閾値電圧を絶対値として小さくするように前記プレート電極の電位を変化させることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルにデータを書き込む期間のうち少なくとも一部の期間において、前記プレート電極と前記ソース線との電位差を低下させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、Ｆｉｎ型ＦＥＴであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
第１の絶縁膜上に半導体層を含む半導体基板と、
前記半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含み、該フローティングボディ領域に蓄積された電荷量によってデータを格納するメモリセルと、
前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられたワード線と、
前記ドレインに接続されたビット線と、
前記ソースに接続されたソース線とを備え、
前記半導体基板は、前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁されており、
前記メモリセルにデータを書き込む期間のうち少なくとも一部の期間において、前記メモリセルの閾値電圧を絶対値として小さくするように前記半導体基板の電位を変化させることを特徴とする半導体記憶装置。
【請求項５】
第１の絶縁膜上の半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含むメモリセルと、前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられたワード線と、前記ドレインに接続されたビット線と、前記ソースに接続されたソース線と、前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁されたプレート電極とを備え、
データ保持時における前記プレート電極の電位を変化させて前記メモリセルにデータを書き込むことを特徴とする半導体記憶装置の駆動方法。
【請求項６】
第１の絶縁膜上の半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含むメモリセルと、前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられたワード線と、前記ドレインに接続されたビット線と、前記ソースに接続されたソース線とを備え、前記半導体基板は、前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁され、
データ保持時における前記半導体基板の電位を変化させて前記メモリセルにデータを書き込むことを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
近年、素子の微細化に伴い、フルディプレション型ＦＢＣ(Floating Body Cell) メモリ（以下、ＦＤ−ＦＢＣともいう）が開発されている。ＦＢＣメモリは、ＳＯＩ層に形成されたフローティングボディに蓄積された電荷量によってデータ“１”または“０”を格納する。ＦＤ−ＦＢＣは、その閾値電圧を決める要因が、ボディ領域の不純物濃度ではなく、ゲート電極（ワード線）およびプレート電極がチャンネル表面へ与える電界の影響であるという点で部分ディプレション型ＦＢＣと異なる。ＦＤ−ＦＢＣでは、プレート電極に充分な電位を与えることによって、ポテンシャルウェルをボディ領域に形成し、それにより電荷を蓄積する。これによりＦＤ−ＦＢＣでは、ＳＯＩ層の膜厚を薄くしたとしても、データ“１”とデータ“０”との閾値電圧差ΔＶｔｈを大きく維持したまま、素子を微細化することが可能である。
【０００３】
しかし、ＦＤ−ＦＢＣでは、装置を微細化するにしたがってメモリセルの閾値電圧が高くなる。その理由は次の通りである。ショートチャンネル効果を抑制するために、フローティングボディの厚み（ボディ領域を形成するための半導体層の膜厚）は、微細化とともに薄くする必要がある。ボディ領域の厚みが薄いと、ボディ領域内に電荷を保持するために、絶対値として大きな電位をプレート電極に印加する必要がある。従って、ボディ領域の表面（チャネル領域）に反転層が形成され難くなり、その結果、メモリセルの閾値電圧が高くなる。
【０００４】
また、信号量を大きくするために、プレート電極の電位を絶対値として大きくすることも考えられる。そのような場合にも、メモリセルの閾値電圧は高くなる。
【０００５】
メモリセルの閾値電圧が高くなると、データの書込み時に高いワード線電圧が必要となる。例えば、メモリセルとしてｎ型ＭＯＳＦＥＴを用いた場合、特に、データ“０”の閾値電圧が高くなる。データ“０”が記憶されたメモリセルにデータ“１”を書き込むためには、閾値電圧の高いデータ“０”のメモリセルにチャネルが形成されるようにワード線の電位を高くしなければならない。これは、データ“０”のメモリセルにインパクトイオン化を引き起こす必要があるからである。
【０００６】
ワード線の電位が高いと、ワード線の電位がワード線駆動回路およびロウデコーダなどの周辺回路のＭＯＳＦＥＴの耐圧を超えるおそれがある。特に、ＳＯＩ基板に形成されたＭＯＳＦＥＴはバルク基板に形成されたＭＯＳＦＥＴよりもドレイン耐圧が低い。従って、周辺回路がブレークダウンし、半導体記憶装置が適切に動作しなくなるという問題が生じ得る。
【０００７】
また、ワード線の電位が高くなると、ドレインのリーク電流が増加し、カットオフ特性が悪くなるおそれがある。その結果、半導体記憶装置は、待機中に流れるリーク電流が増大するという問題が生じる。
【特許文献１】米国特許第６，６１７，６５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
メモリの周辺回路の信頼性を高く維持することができる半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、第１の絶縁膜上に半導体層を含む半導体基板と、前記半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含み、該フローティングボディ領域に蓄積された電荷量によってデータを格納するメモリセルと、前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられたワード線と、前記ドレインに接続されたビット線と、前記ソースに接続されたソース線と、前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁されたプレート電極とを備え、
前記メモリセルにデータを書き込む期間のうち少なくとも一部の期間において、前記メモリセルの閾値電圧を絶対値として小さくするように前記プレート電極の電位を変化させる。
【００１０】
本発明に係る他の実施形態に従った半導体記憶装置は、第１の絶縁膜上に半導体層を含む半導体基板と、前記半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含み、該フローティングボディ領域に蓄積された電荷量によってデータを格納するメモリセルと、前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられたワード線と、前記ドレインに接続されたビット線と、前記ソースに接続されたソース線とを備え、
前記半導体基板は、前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁されており、前記メモリセルにデータを書き込む期間のうち少なくとも一部の期間において、前記メモリセルの閾値電圧を絶対値として小さくするように前記半導体基板の電位を変化させる。
【００１１】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、第１の絶縁膜上の半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含むメモリセルと、前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられたワード線と、前記ドレインに接続されたビット線と、前記ソースに接続されたソース線と、前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁されたプレート電極とを備え、
データ保持時における前記プレート電極の電位を変化させて前記メモリセルにデータを書き込む。
【００１２】
本発明に係る他の実施形態に従った半導体記憶装置の駆動方法は、第１の絶縁膜上の半導体層に形成されたソース、前記半導体層に形成されたドレイン、および、該ソースと該ドレインとの間に設けられたフローティングボディ領域を含むメモリセルと、前記メモリセルの前記フローティングボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられたワード線と、前記ドレインに接続されたビット線と、前記ソースに接続されたソース線とを備え、前記半導体基板は、前記第１の絶縁膜によって前記フローティングボディ領域と電気的に絶縁され、
データ保持時における前記半導体基板の電位を変化させて前記メモリセルにデータを書き込む。
【発明の効果】
【００１３】
本発明による半導体記憶装置およびその駆動方法は、メモリの周辺回路の信頼性を高く維持することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１５】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００の構成を示す回路図である。半導体記憶装置１００は、メモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬ２５５、ＷＬＲ０〜ＷＬＲ２５５と、ビット線ＢＬＬ０〜ＢＬＬ２５５、ＢＬＲ０〜ＢＬＲ２５５と、プレート電極ＰＥと、センスアンプＳ／ＡとをＳＯＩ基板上に備えている。
【００１６】
メモリセルＭＣは、代表的には、ｎＭＯＳＦＥＴからなるＦＤ−ＦＢＣである。メモリセルＭＣは、フローティングボディ（以下、ボディ領域ともいう）に蓄積された電荷量の相異によってデータを記憶することができる。メモリセルＭＣがデータを格納するときには、ボディ領域に電荷を蓄積し、あるいは、電荷を放出する。
【００１７】
メモリセルＭＣは、マトリックス状に配列されており、メモリセルアレイＭＣＡを構成している。メモリセルアレイＭＣＡは、センスアンプＳ／Ａの左右に配設されている。これらのメモリセルアレイＭＣＡは互いに同様の構成を有する。従って、センスアンプＳ／Ａの左側に設けられたメモリセルアレイＭＣＡに関して説明し、その右側に設けられたメモリセルアレイＭＣＡの説明を省略する。本実施形態では、１つのメモリセルアレイＭＣＡに６４Ｋビットのデータを格納することができる。
【００１８】
ワード線ＷＬＬ０〜ＷＬＬ２５５の各々は、メモリセルアレイＭＣＡのロウ（行）方向に延びており、ロウ方向に配列されたメモリセルＭＣのゲートに接続されている。ビット線ＢＬＬ０〜ＢＬＬ２５５の各々は、メモリセルアレイＭＣＡのカラム（列）方向に延びており、カラム方向に配列されたメモリセルＭＣのドレインに接続されている。ソース線ＳＬの各々は、ワード線ＷＬＬ０〜ＷＬＬ２５５と平行に延びており、ロウ方向に配列されたメモリセルＭＣのソースに接続されている。ビット線ＢＬＬ０〜ＢＬＬ２５５は、ワード線ＷＬＬ０〜ＷＬＬ２５５およびソース線ＳＬに対して直交している。
【００１９】
半導体記憶装置１００は、オープンビット線構造を有する。従って、センスアンプＳ／Ａは、その左右にあるビット線ＢＬＬｉ（ｉ＝０〜２５５）およびＢＬＲｉ（ｉ＝０〜２５５）と接続されている。
【００２０】
プレート電極ＰＥは、１つのメモリセルアレイＭＣＡの下に平板状に設けられていてもよい。あるいは、プレート電極ＰＥは、センスアンプＳ／Ａの左右にある２つのメモリセルアレイＭＣＡの下に平板状に設けられていてもよい。さらに、プレート電極ＰＥは、１つのメモリセルアレイＭＣＡ内で１つまたは複数のメモリセルＭＣに対応して細分化されていてもよい。プレート電極ＰＥには、プレート電位ＶＰＥが印加される。
【００２１】
メモリセルアレイＭＣＡの１つの行にダミーセルＤＣが設けられている。１本のダミーワード線ＤＷＬＬがダミーセルＤＣに対応して設けられており、このダミーワード線ＤＷＬＬはダミーセルＤＣのゲートに接続されている。また、各ダミーセルＤＣのドレインは、それぞれビット線ＢＬＬ０〜ＢＬＬ２５５に接続されている。ダミーセルＤＣは、データ“０”およびデータ“１”を交互に格納している。データ“０”を格納するダミーセルＤＣおよびデータ“１”を格納するダミーセルＤＣを図示していない回路で短絡することによって基準データが生成される。
【００２２】
センスアンプＳ／Ａは、ビット線ごとに設けられている。センスアンプＳ／Ａは、左右のメモリセルアレイＭＣＡのうち一方のメモリセルアレイＭＣＡから情報データを受け取り、他方のメモリセルアレイＭＣＡから基準データを受け取る。センスアンプＳ／Ａは、情報データと基準データとを比較することによって情報データが“０”であるか“１”であるかを検出する。基準電位は、データ“０”を格納するダミーセルＤＣおよびデータ“１”を格納するダミーセルＤＣを短絡することによって生成されたデータ“０”とデータ“１”との中間電位である。情報データは、選択されたワード線と選択されたビット線との交点に位置するメモリセルＭＣから獲得されるデータである。データの検出方式は特に限定せず、この他の既知の方式を用いてもよい。
【００２３】
図２は、ビット線ＢＬＬｉに沿って切断したときの１つのメモリセルＭＣの断面図である。メモリセルＭＣは、ＳＯＩ基板１５上に設けられている。半導体基板としてのＳＯＩ基板１５は、バルクシリコン基板１０（以下、支持基板１０ともいう）と、第１の絶縁膜としてのＢＯＸ層１１と、第１の半導体層としてのＳＯＩ層１２とを備えている。
【００２４】
ソース層２１、ドレイン層２２、および、ソース層２１とドレイン層２２との間に設けられたボディ領域２５はＳＯＩ層１２に設けられている。ボディ領域２５は、ｐ型のシリコンにより形成されていてもよいが、真性（intrinsic）シリコンから成っていてもよい。ボディ領域２５は、ソース層２２、ドレイン層２１、ＢＯＸ層１１およびゲート絶縁膜３０によって囲まれており、それによって、電気的にフローティング状態となっている。また、ボディ領域２５は、紙面に垂直の方向においては、素子分離用の絶縁膜で分離されている。
【００２５】
第２の絶縁膜としてのゲート絶縁膜３０がボディ領域２５の表面上に設けられている。ワード線ＷＬＬｉは、ゲート絶縁膜３０上に設けられている。図２においてワード線ＷＬＬｉは、紙面に対して垂直方向へ延びている。ソース線ＳＬは、コンタクト５０を介してソース拡散層２１に電機的に接続されている。ソース線ＳＬも、ワード線ＷＬＬｉと同様に紙面に対して垂直方向へ延びている。ビット線ＢＬＬｉは、コンタクト５２、５４、および、ソース線ＳＬ４と同層の導体層５３を介してドレイン層２２に電気的に接続されている。ビット線ＢＬＬｉは、ワード線ＷＬＬｉに対して垂直方向に延びている。ワード線ＷＬＬｉの側面には、側壁膜４０が設けられている。
【００２６】
プレート電極ＰＥは、ＢＯＸ層１１の下にある支持基板１０の表面に形成されている。プレート電極ＰＥは、ｐ型の支持基板１０にｎ型の不純物を導入し、これを拡散することによって形成される。本実施形態では、プレート電極ＰＥはｎ型であるが、ｎ型の不純物は、プレート電極ＰＥの抵抗値が充分に下がるように或る濃度以上に導入されていればよい。従って、プレート電極ＰＥは、必ずしもｎ型である必要はなく、ｐ型でもよい。また、支持基板１０とは逆導電型のウェル（図示せず）が支持基板１０に設けられている場合、プレート電極ＰＥは、支持基板１０またはウェルと同じ導電型の材料から構成されていてもよい。
【００２７】
メモリセルＭＣとしてｎ型ＭＯＳＦＥＴを採用した場合、メモリセルＭＣは、ボディ領域２５に正孔を蓄積することによってデータ“１”を記憶し、ボディ領域２５内の正孔を放出する（消滅させる）ことによってデータ“０”を記憶する。ボディ領域２５に正孔を蓄積するために、メモリセルＭＣを飽和状態で動作させ、インパクトイオン化を引き起こす。ボディ領域２５内の正孔を放出するためには、ボディ領域２５とドレイン層２２との間のｐｎ接合部に順バイアスを印加する。
【００２８】
ボディ領域２５に蓄積される正孔数が変化すると、ボディ効果により、メモリセルＭＣの閾値電圧が変化する。メモリセルＭＣがｎ型ＭＯＳＦＥＴの場合、正孔の蓄積量が多いメモリセルＭＣの閾値電圧Ｖｔｈ１は、正孔の蓄積量が少ないメモリセルＭＣの閾値電圧Ｖｔｈ０よりも低い。これにより、メモリセルＭＣは、データ“１”およびデータ“０”を記憶することができる。データ保持時には、プレート電極ＰＥに負電位を印加することによって、ポテンシャルウェルがボディ領域２５に形成される。その結果、データ“１”を記憶するメモリセルＭＣにおいて、正孔がボディ領域２５に充分に保持される。
【００２９】
同じゲート電圧および同じドレイン電圧を印加した場合、データ“１”を格納したメモリセルＭＣに流れるドレイン・ソース間電流は、データ“０”を格納したメモリセルＭＣのそれよりも大きくなる。したがって、メモリセルＭＣのドレイン・ソース間電流を基準電流と比較することによって、そのメモリセルＭＣに格納されたデータの論理を検出する（読み出す）ことができる。なお、基準電流は、データ“１”を格納するメモリセルＭＣに流れるドレイン・ソース間電流値とデータ“０”を格納するメモリセルＭＣに流れるドレイン・ソース間電流値との中間の電流値である。
【００３０】
図３から図５は、半導体記憶装置１００の動作を示すタイミング図である。図３から図５は、メモリセルＭＣ内のデータを一旦読み出して、論理的に反転したデータをそのメモリセルＭＣへ書き込む動作を示している。図３から図５は、それぞれワード線ＷＬＬｉのワード線電圧ＶＷＬ、ビット線ＢＬＬｉのビット線電圧ＶＢＬ、および、プレート電極ＰＥのプレート電圧ＶＰＥを示している。図４において、曲線ＢＬＬｉ（“１”→“０”）は、データ“１”を読み出して、データ“０”を書き込むときのビット線ＢＬＬｉの電位を示す曲線である。曲線ＢＬＬｉ（“０”→“１”）は、データ“０”を読み出して、データ“１”を書き込むときのビット線ＢＬＬｉの電位を示す曲線である。尚、本実施形態では、ソース線ＳＬの電圧ＶＳＬは、ゼロボルトであるが、特に限定しない。
【００３１】
データの保持時（０〜ｔ１０）において、ワード線電圧ＶＷＬは、例えば、−１．５Ｖ、ビット線電圧ＶＢＬは、例えば、０Ｖ、並びに、プレート電圧ＶＰＥは、例えば、−３Ｖである。プレート電圧ＶＰＥがビット線電圧ＶＢＬおよびソース電位よりも低い負電位であることによって、ボディ領域２５内の正孔が保持される。それによって、メモリセルＭＣ内のデータ“１”が保持される。
【００３２】
データの読出し時およびリフレッシュ時（ｔ１０〜ｔ４０）において、選択されたワード線ＷＬＬｉを駆動し、そのワード線電圧ＶＷＬを、例えば、１．５Ｖに立ち上げる。これによって、メモリセルＭＣ内のデータがビット線ＢＬＬｉに伝達される。ビット線ＢＬＬｉに充分な信号が伝達された時点（ｔ３０）で、センスアンプＳ／Ａはこのデータを増幅し、その増幅されたデータをラッチする。このとき、プレート電圧ＶＰＥを、例えば、−１Ｖへ上昇させる。換言すると、プレート電圧ＶＰＥを、絶対値として低下させる。さらに換言すると、プレート電圧ＶＰＥとソース線電圧ＶＳＬとの電位差を低下させると言ってもよい。これにより、プレート電圧ＶＰＥは、ソース線電圧ＶＳＬおよびデータ“１”を伝達するビット線電圧ＶＢＬへ接近する。その結果、ボディ領域２５のポテンシャルウェルが浅くなるので、データ“０”を格納するメモリセルＭＣの閾値電圧Ｖｔｈ０を低下させることができる。このとき、ソース線電圧ＶＳＬが変化する場合には、プレート電圧ＶＰＥとソース線電圧ＶＳＬとの電位差を小さくするように、プレート電圧ＶＰＥを制御すればよい。尚、リフレッシュ時においてはもともとデータ“０”を格納していたメモリセルにデータ“０”を書き込むので、閾値電圧Ｖｔｈ０を低下させる必要は特にない。しかし、プレート電極ＰＥの電位変動には或る程度の時間が必要となる場合があるので、本実施形態では、ｔ３０の時点でプレート電極ＰＥを−３Ｖから−１Ｖへ変化させている。
【００３３】
次に、センスアンプＳ／Ａは、ラッチされたデータをメモリセルＭＣへ再度書き込む（ｔ４０〜ｔ５０）。このとき、図４に示すように、データ“１”が検出された場合には、このデータ“１”をデータ“０”へ反転させ、データ“０”をメモリセルＭＣへ再度書き込む。データ“０”が検出された場合には、このデータ“０”をデータ“１”へ反転させ、データ“１”をメモリセルＭＣへ再度書き込む。データの書込み動作においても、読出し動作およびリフレッシュ動作の場合と同様に、プレート電圧ＶＰＥを、例えば、−１Ｖに立ち上げておく。これによって、データ“０”を格納するメモリセルＭＣの閾値電圧Ｖｔｈ０を低下させることができる。
【００３４】
データを書き込んだ後、ワード線電圧ＶＷＬを−１．５Ｖに戻し、ビット線電圧ＶＢＬを０Ｖに戻す。さらに、このとき、プレート電圧ＶＰＥを−３Ｖへ戻す。これにより、メモリセルＭＣは、データ保持状態になる。このように、プレート電圧ＶＰＥは、データ保持時において絶対値として高い値（ソース線電圧ＶＳＬから遠い値）に設定され、データの読出しおよびリフレッシュ／書込み期間（ｔ３０〜ｔ５０）において絶対値として低い値（ソース線電圧ＶＳＬに近い値）に設定される。これにより、データ保持時においては、データ“１”を確実に保持することができ、かつ、データの読出しおよびリフレッシュ／書込み期間においては、データ“０”のメモリセルＭＣの閾値電圧Ｖｔｈ０を低下させることができる。
【００３５】
図６を参照して本実施形態の効果を説明する。図６は、プレート電圧ＶＰＥに対するメモリセルＭＣの閾値電圧Ｖｔｈの変化を示すグラフである。ラインＬＶｔｈ０は、データ“０”を格納したメモリセルＭＣの閾値電圧のグラフを示す。ラインＬＶｔｈ１は、データ“１”を格納したメモリセルＭＣの閾値電圧のグラフを示す。
【００３６】
ソース線電圧ＶＳＬを基準（０Ｖ）として、プレート電圧ＶＰＥを約−０．３Ｖよりも深く（低く）すると、データ“１”を格納するメモリセルＭＣのボディ領域２５に正孔が蓄積され始める。データ“０”を格納するメモリセルＭＣには正孔が蓄積されず、完全空乏状態である。よって、プレート電圧ＶＰＥを深くするにつれて、閾値電圧Ｖｔｈ０は上昇する。従って、データ保持状態において、データ“０”を格納するメモリセルＭＣと“１”を格納するメモリセルＭＣとの閾値電圧差ΔＶｔｈを充分に大きくするように、プレート電圧ＶＰＥは、深くすることが好ましい。
【００３７】
しかし、プレート電圧ＶＰＥが深過ぎると、閾値電圧Ｖｔｈ０が高くなる。データ“０”を格納していたメモリセルＭＣにデータ“１”を書き込む場合、ワード線電圧ＶＷＬをソース線電圧ＶＳＬよりも閾値電圧Ｖｔｈ０だけ高くしなければならない。
【００３８】
もし、データ“１”の書込み時に、プレート電圧ＶＰＥを、例えば、−３Ｖに維持した場合、閾値電圧Ｖｔｈ０は約１．８Ｖになる。従って、このときのワード線電圧ＶＷＬは、オーバドライイブを考慮すると、約２．２Ｖにしなければならない。即ち、図６の矢印ａ１に示すように、状態Ｉから状態ＩＶへ直接遷移させた場合、約２．２Ｖのワード線電圧ＶＷＬが必要となる。このように高いワード線電圧ＶＷＬは、データ“０”の読出し時にも必要となる。従って、プレート電圧ＶＰＥを一定に維持した場合、絶対値として高いワード線電圧ＶＷＬがデータの読出し／書込み時に必要となる。その結果、上述のように、周辺回路の信頼性を損なうおそれがある。
【００３９】
第１の実施形態では、データ“１”の書込み時に、プレート電圧ＶＰＥを−３Ｖから−１Ｖへ一旦低下させることによって、閾値電圧Ｖｔｈ０を一旦低下させる（状態Ｉから状態II）。このときに、データ“１”を書き込むためにワード線ＷＬＬｉに電圧を印加する（状態IIから状態III）。閾値電圧Ｖｔｈ０は、約１．２Ｖに低下しているので、ワード線電圧ＶＷＬは、オーバドライイブを考慮したとしても、約１．５Ｖで足りる。その後、プレート電圧ＶＰＥをデータ保持状態（−３Ｖ）へ戻す（状態IIIから状態IV）。データ“０”の読出し時におけるワード線電圧ＶＷＬもまた同様に低下させることができる。
【００４０】
このように、第１の実施形態は、データの読出し／書込み時において、プレート電圧ＶＰＥを絶対値として低下させることによって（プレート電圧ＶＰＥとソース線電圧ＶＳＬとの電位差を低下させることによって）、メモリセルＭＣの閾値電圧を絶対値として小さくすることができる。その結果、ワード線の電位をメモリの周辺回路の耐圧よりも低く抑えることができ、周辺回路の信頼性を高く維持することができる。
【００４１】
一方、このようにプレート電圧ＶＰＥを変更することによって、メモリセルＭＣに格納されたデータ“１”を破壊することが懸念される。データ“１”を破壊しないためには、ボディ領域２５内にもともと存在する正孔の数を低下させないことである。そのためには、プレート電圧ＶＰＥは、ボディ領域２５とソース層２１との間の接合部、および、ボディ領域２５とドレイン層２２との間の接合部に順バイアスが印加されないように設定しなければならない。例えば、図６では、プレート電圧ＶＰＥを−０．３Ｖよりも浅くしなければよい。なぜならば、プレート電圧ＶＰＥを−０．３Ｖよりも浅くすると、上記接合部に順バイアスが印加され、正孔がデータ“１”のボディ領域２５から放出されるからである。
【００４２】
第１の実施形態では、プレート電極ＰＥをバルクシリコン基板１０の表面に形成した。しかし、プレート電極ＰＥを設けることなく、バルクシリコン基板１０に図５に示すプレート電圧ＶＰＥを印加しても、第１の実施形態の効果を得ることができる。
【００４３】
（第２の実施形態）
図７は、本発明に係る第２の実施形態に従った半導体記憶装置２００の構成を示す回路図である。第２の実施形態は、プレート電極の形態において第１の実施形態と異なる。第２の実施形態の他の構成は、第１の実施形態の構成と同様でよい。
【００４４】
第２の実施形態において、プレート線ＰＬＬ０〜ＰＬＬ２５５、ＰＬＲ０〜ＰＬＲ２５５が、プレート電極としてそれぞれワード線ＷＬＬ０〜ＷＬＬ２５５、ＷＬＲ０〜ＷＬＲ２５５に対応して設けられている。図８に示すように、これらのプレート線は、ワード線と平行に延在している。また、プレート線は、ＢＯＸ層１１内に設けられており、ボディ領域２５およびバルクシリコン基板１０から絶縁されている。これらのプレート線ＰＬＬは金属、ドープトポリシリコン、ドープト単結晶シリコン等のいずれから構成されてもよい。
【００４５】
半導体記憶装置２００の動作は、基本的に半導体記憶装置１００の動作と同様である。ただし、プレート線ＰＬＬ０〜ＰＬＬ２５５、ＰＬＲ０〜ＰＬＲ２５５のうち図５のように駆動されるプレート線ＰＬＬｉは、選択されたワード線ＷＬＬｉに対応するもののみであり、他のプレート線は、データ保持時の電圧を維持する。このように、プレート線は、バックゲート電極として機能し、選択されたロウ（行）に該当するプレート線ＰＬＬｉのみが駆動される。
【００４６】
選択されたプレート線ＰＬＬｉのみを駆動すれば足りるので、第２の実施形態による半導体記憶装置２００は、低消費電力であり、かつ、高速に動作することができる。また、半導体記憶装置２００は、第１の実施形態と同様の効果をも有する。
【００４７】
（第３の実施形態）
図９は、本発明に係る第３の実施形態に従った半導体記憶装置３００の構成を示す斜視図である。第３の実施形態は、メモリセルＭＣとしてＦｉｎ型ＦＥＴを採用している点で第２の実施形態と異なる。第３の実施形態のその他の構成は、第２の実施形態の構成と同様でよい。
【００４８】
図１０は、第３の実施形態によるメモリセルＭＣの構造を示す斜視図である。なお、図１０では、配線の位置関係を明確にするために、配線部分を簡略化して図示している。第３の実施形態におけるメモリセルＭＣは、ＦｉｎＦＥＴを採用している。ＦｉｎＦＥＴは、支持基板１０と、ＢＯＸ層１１と、ソース１２１と、ドレイン１２２と、ボディ領域１２５と、ゲート絶縁膜１３０と、ポリシリコンゲート１５０と、ワード線ＷＬＬｉと、ビット線ＢＬＬｉと、ソース線ＳＬＬｉとを備えている。
【００４９】
ソース１２１、ドレイン１２２およびボディ領域１２５は、ＢＯＸ層１１上に設けられたＦｉｎ部分に形成されている。ゲート絶縁膜１３０は、ボディ領域１２５の両側面に設けられている。第１のポリシリコンゲート１５０は、一方のゲート絶縁膜１３０およびＢＯＸ層１１上に設けられており、支持基板１０およびボディ領域１２５から電気的に絶縁されている。第２のポリシリコンゲート１５１は、他方のゲート絶縁膜１３０およびＢＯＸ層１１上に設けられており、支持基板１０およびボディ領域１２５から電気的に絶縁されている。
【００５０】
ワード線ＷＬＬｉは第１のポリシリコンゲート１５０に接続されており、プレート線ＰＬＬｉは第２のポリシリコンゲート１５１に接続されている。プレート線ＰＬＬｉは、ワード線ＷＬＬｉと平行に延在している。このメモリセルＭＣがＦｉｎ型であるので、プレート線ＰＬＬｉは、ＢＯＸ層１１に埋め込む必要が無い。従って、半導体記憶装置３００は、比較的容易に製造することができる。
【００５１】
ソース線ＳＬＬｉはソース１２１に接続されており、ビット線ＢＬＬｉはドレイン１２２に接続されている。ソース線ＳＬＬｉおよびビット線ＢＬＬｉは互いに平行して延在し、これらは、ワード線ＷＬＬｉと直交する。
【００５２】
半導体記憶装置３００の動作は、第２の実施形態による半導体記憶装置２００の動作と同様であるので、その説明を省略する。第３の実施形態は、第２の実施形態と同様の効果を有する。
【００５３】
（第４の実施形態）
図１１は、本発明に係る第４の実施形態に従った半導体記憶装置４００の構成を示す斜視図である。第４の実施形態は、Ｆｉｎの延伸方向および配線の位置関係が第３の実施形態と異なる。第４の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。
【００５４】
図１２は、第４の実施形態によるメモリセルＭＣの構造を示す斜視図である。なお、図１２では、配線の位置関係を明確にするために、配線部分を簡略化して図示している。ここで、第４の実施形態におけるＦｉｎは、ビット線ＢＬＬｉと平行方向に延在している。従って、図１２は、図１０とは９０度異なる方向から見た斜視図である。
【００５５】
第４の実施形態のメモリセルＭＣでは、第２のポリシリコンゲート１５１がプレート線ＰＬＬｉの配線を兼ねている。これにより、プレート線ＰＬＬｉは、配線として別個に設ける必要は無い。また、ソース線ＳＬは、ワード線ＷＬＬｉと平行方向に延在している。
【００５６】
半導体記憶装置４００の動作は、第２の実施形態による半導体記憶装置２００の動作と基本的に同様である。但し、プレート線ＰＬＬｉは、選択されたビット線ＢＬＬｉに対応するもののみが図５に示すように駆動される。その他のプレート線は、データ保持時の電圧を維持している。第４の実施形態は、第３の実施形態と同様の効果を有する。
【００５７】
第４の実施形態において、第２のポリシリコンゲート１５１は、プレート線ＰＬＬｉの配線を兼ねていた。しかし、プレート線ＰＬＬｉの配線をビット線ＢＬＬｉと平行に設けてもよい。この場合、第２のポリシリコンゲート１５１は、ワード線ごとに設けてもよく、隣り合う第２のポリシリコンゲート１５１は切断されていてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る実施形態に従った半導体記憶装置１００の構成を示す回路図。
【図２】ビット線ＢＬＬｉに沿って切断したときの１つのメモリセルＭＣの断面図。
【図３】半導体記憶装置１００の動作を示すタイミング図。
【図４】半導体記憶装置１００の動作を示すタイミング図。
【図５】半導体記憶装置１００の動作を示すタイミング図。
【図６】プレート電圧ＶＰＥに対するメモリセルＭＣの閾値電圧Ｖｔｈの変化を示すグラフ。
【図７】本発明に係る第２の実施形態に従った半導体記憶装置２００の構成を示す回路図。
【図８】第２の実施形態のビット線ＢＬＬｉに沿って切断したときの１つのメモリセルＭＣの断面図。
【図９】本発明に係る第３の実施形態に従った半導体記憶装置３００の構成を示す斜視図。
【図１０】第３の実施形態によるメモリセルＭＣの構造を示す斜視図。
【図１１】本発明に係る第４の実施形態に従った半導体記憶装置４００の構成を示す斜視図。
【図１２】第４の実施形態によるメモリセルＭＣの構造を示す斜視図。
【符号の説明】
【００５９】
１００…半導体記憶装置
１１…第１の絶縁膜
１２…半導体層
１５…半導体基板
２１…ソース
２２…ドレイン
２５…ボディ領域
３０第２の絶縁膜
ＭＣ…メモリセル
ＷＬＬｉ…ワード線
ＢＬＬｉ…ビット線
ＰＬＬｉ…プレート電極
ＳＬ…ソース線
【図１】
2007018588.tif 000003
【図２】
2007018588.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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