(57)【要約】【課題】ゲート線とデータ線の本数が従来と略同等で、かつ、表示画像の書き換え時でのスタティック・メモリの消費電力を低減できる画像表示装置を提供する。【解決手段】画素回路に含まれる第１トランジスタ１５のドレイン電極はスタティック・メモリの記憶状態をセットするための入力に、第２トランジスタ１８のドレイン電極はリセットするための入力に、第１トランジスタのソース電極はデータ線に各々接続され、ゲート線と平行方向に一列に配置された複数の画素回路に含まれる第１トランジスタのゲート電極は複数のゲート線のいずれか１本のゲート線に接続され、前記一列に配置された複数の画素回路に対して隣接して一列に配列された複数の画素回路に含まれる第２トランジスタのゲート電極が前記１本のゲート線に接続される構成とする。【選択図】図１
2007199441.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配置され、それぞれ少なくとも１つのスタティック・メモリを具備する複数の画素回路を含み、
前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、前記複数のゲート線に走査パルスを順次供給する走査回路を具備する画像表示装置であって、
前記スタティック・メモリの記憶状態をセットするための第１トランジスタと、リセットするための第２トランジスタとを具備し、
前記第１トランジスタのドレイン電極は前記スタティック・メモリの記憶状態をセットするための入力に接続され、
前記第２トランジスタのドレイン電極は前記スタティック・メモリの記憶状態をリセットするための入力に接続され、
前記第１トランジスタのソース電極は前記データ線のいずれか１本に接続され、
前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第１トランジスタのゲート電極は複数の前記ゲート線のいずれか１本のゲート線に接続され、
前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第２トランジスタのゲート電極は前記１本のゲート線に接続されることを特徴とする画像表示装置。
【請求項２】
請求項１記載の画像表示装置において、
前記第１及び第２のトランジスタは共にｎチャネル型またはｐチャネル型の同一極性であることを特徴とする画像表示装置。
【請求項３】
請求項１記載の画像表示装置において、
複数の前記画素回路を構成するトランジスタはポリシリコン薄膜トランジスタを用いて形成されていることを特徴とする画像表示装置。
【請求項４】
請求項１記載の画像表示装置において、
前記基板上に複数の前記画素回路に接続された表示電極が形成され、透明電極を有する透明基板との間に液晶が挟持されることを特徴とする画像表示装置。
【請求項５】
請求項１記載の画像表示装置において、
前記第２トランジスタのソース電極は電源電位または接地電位が供給される配線に接続されることを特徴とする画像表示装置。
【請求項６】
請求項５記載の画像表示装置において、
前記スタティック・メモリの電源配線として、ポリシリコン薄膜で形成された共通の電源配線が使用されることを特徴とする画像表示装置。
【請求項７】
請求項５記載の画像表示装置において、
前記スタティック・メモリの電源配線は前記第２トランジスタのソース電極に接続されることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置およびその駆動回路の技術分野に係り、特に画素回路にスタティック・メモリを内蔵して消費電力を低減した画像表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶ディスプレイを代表とするアクティブマトリクス型ディスプレイは、画素毎に薄膜トランジスタ（以下、ＴＦＴと略す）を形成し、表示情報を画素毎に記憶して映像を表示している。アモルファスシリコン膜にレーザアニールを行うことによって多結晶化し、移動度を１００ｃｍ２／Ｖ・ｓ程度に高めたポリシリコン膜を利用して形成されたＴＦＴは、ポリシリコンＴＦＴと呼ばれる。このポリシリコンＴＦＴで構成した回路は、最大数ＭＨｚから数十ＭＨｚの信号で動作するため、画素のみならず、映像信号を発生するデータドライバ回路や、走査を行う走査回路を、液晶表示装置などの基板上に画素回路を構成するＴＦＴと同一プロセスで形成することができる。
【０００３】
透過型液晶ディスプレイは、バックライトの透過光の透過率を制御することで表示を行うが、反射型液晶ディスプレイは、画素の中に外光を反射する反射電極を持っており、画素に入ってくる太陽光や部屋の照明光の反射率を制御して表示を行うために、バックライトが不要である。
【０００４】
また、透過と反射の機能を兼ね備えた液晶ディスプレイは半透過型液晶ディスプレイとよばれる。反射型液晶ディスプレイ、あるいは、バックライトを点灯していない場合の半透過型液晶ディスプレイでは、一般的にバックライトを点灯する必要がある透過型に比べて消費電力が格段に少ないことが特徴である。
【０００５】
この低消費電力の特徴をさらに際立たせる液晶ディスプレイとして、画素メモリ内蔵型液晶ディスプレイがある。画素メモリを内蔵していない通常の液晶ディスプレイでは、画素内でキャパシタに電荷を一時的に保持して液晶に印加する電圧を保持しているので、静止画像を表示する場合においても、定期的に電圧を上書き（リフレッシュ）してやる必要がある。したがって、動画、静止画のいずれを表示する場合でも、画素にデータ信号を転送するデータ線を常時数１０ｋＨｚ程度で駆動しなくてはならないので、データ線およびそれを駆動するデータドライバ回路で多くの電力を消費していた。
【０００６】
静止画を表示することに重点をおいた画素メモリ内蔵型液晶ディスプレイでは、各画素内にスタティック・メモリを内蔵しているために、静止画を表示する場合にはリフレッシュ動作が不要になるため、データ線およびデータドライバ回路で消費する電力を完全にカットすることができる。
【０００７】
図９に、従来のメモリ内蔵型ディスプレイの構成を示す。ガラス基板８１上に画素回路８２がマトリクス状に配列されている。
【０００８】
図９では説明を簡単にするために横２列、縦３行に配列された画素回路８２しか示していないが、実際の列数、行数ともに数１００以上ある。画素回路８２は、データ線からデータのサンプリングをするサンプリングＴＦＴ８３、１ビットのデータを記憶するスタティック・メモリ８４、スタティック・メモリ８４の記憶状態に対応した交流電圧を表示部の液晶ＬＣに印加するための交流化回路８５から構成されている。
【０００９】
各画素回路８２はサンプリングＴＦＴ８３を介して、データ線ｓ１〜ｓ２およびゲート線ｇ１〜ｇ３に接続されている。データ線ｓ１〜ｓ２にはデータドライバ回路８６が、ゲート線ｇ１〜ｇ３には走査回路８７が接続されている。データドライバ回路８６は、ディスプレイ外部からシリアルに入力される映像信号を一時的に記憶し、各データ線ｓ１〜ｓ２にパラレルに出力する機能を持っている。
【００１０】
走査回路８７は、データドライバ回路８６の出力動作に同期してゲート線ｇ１〜ｇ３に順次パルスを出力することによって、データ線ｓ１〜ｓ２上に発生した映像信号を書き込む横一列の画素回路８２を決定する。サンプリングＴＦＴ８３は、接続するゲート線に供給されたパルスによってオン（ＯＮ）状態になり、接続するデータ線の信号をスタティック・メモリ８４へ書き込む。
【００１１】
スタティック・メモリの１ビットの記憶状態によって交流化回路８５は、方形波電圧ＶＬＣａかＶＬＣｂを選択する。電圧Ｖｃｏｍは３０〜６０Ｈｚ程度の方形波電圧であり、電圧ＶＬＣａはＶｃｏｍと同相の方形波電圧、電圧ＶＬＣｂはＶＣＯＭと逆相の方形波電圧である。例えば、ノーマリホワイト（印加交流電圧が小さいときに明表示となる）表示になる液晶と、それに必要な光学的構造を用いた場合を想定する。電圧ＶＬＣａが選択されたときは液晶ＬＣには同相の信号が印加されるので、印加交流電圧は低くなり、液晶素子ＬＣは白表示となる。逆に、電圧ＶＬＣｂが選択されたときは液晶素子ＬＣには逆相の信号が印加されるので、交流印加電圧は高くなり、黒表示となる。メモリ内蔵型液晶表示装置のより詳細な説明は、特許文献１および特許文献２に記載されている。
【００１２】
スタティック・メモリ８４の１ビットの記憶状態によって、各画素の白表示／黒表示を決定することができるので、映像の書き換えが発生しない場合には、データドライバ回路８６および走査回路８７の動作を停止しても静止画像を表示することができる。これにより、データ線ｓ１〜ｓ２、ゲート線ｇ１〜ｇ３を駆動する電力を全て削減することができるので、メモリ内蔵型ディスプレイでは、通常の液晶ディスプレイに比べて、静止画表示時の消費電力を大幅に削減することができる。
【００１３】
【特許文献１】特開平８−１９４２０５号公報
【特許文献２】特開平８−２８６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前述した画素メモリ内蔵型液晶ディスプレイでも、静止画を書き換える場合には、データドライバ回路８６および走査回路８７を駆動する必要があるので、書き換え時の電力を低く抑えることが重要である。
【００１５】
図９において、サンプリングＴＦＴ８３がスタティック・メモリ８４の記憶状態の書き換えを行う場合、データ線上のローレベル電圧を書き込む場合とデータ線上のハイレベル電圧を書き込む場合では、サンプリングＴＦＴ８３の電流供給能力が異なってくる。スタティック・メモリ８４の記憶状態を書き換えるためには、サンプリングＴＦＴ８３の供給電流を、スタティック・メモリ８４を構成するＴＦＴの駆動電流に比べて十分大きくする必要がある。
【００１６】
図１０Ａは、サンプリングＴＦＴがデータ線のローレベル電位をスタティック・メモリに供給して、記憶状態を書き換える場合であり、サンプリングＴＦＴに流れる吸い出し電流Ｉｓｙｎｃを表した図である。図１０Ａは一般的な原理を説明するための図であるので、サンプリングＴＦＴを記号Ｔｓ、スタティック・メモリを記号Ｍｅｍで表すこととする。図１１Ａは、図１０Ａにおける、吸い出し電流Ｉｓｙｎｃおよびスタティック・メモリＭｅｍの信号入力部に発生する電圧Ｖａの動作点を示したグラフである。なお、図１１Ａ、図１１B、図において、ＩＭｅｍはスタティック・メモリＭｅｍの供給電流、ＩＴＳはサンプリングＴＦＴ＿Ｔｓの供給電流を示している。また、Hはハイレベルを、Lはローレベルを示している。
【００１７】
図１１Ａでは、一例として、サンプリングＴＦＴ＿Ｔｓの電流供給能力が、スタティック・メモリＭｅｍを構成するＴＦＴの２倍であるとして記述している。この場合は、サンプリングＴＦＴ＿Ｔｓの電流供給能力に影響を与えるゲート−ソース間電圧は、接続するデータ線とゲート線間の差電圧になるため、サンプリングＴＦＴは比較的大きな電流供給能力が得られ、動作点の電圧Ｖａは十分低く（グラフ上で左寄りの位置）なる。それによって、スタティック・メモリＭｅｍは、動作点ＯＰの電圧Ｖａがローレベル電圧として認識されるので、スタティック・メモリＭｅｍにデータ線のローレベル電圧を記憶させることができる。
【００１８】
一方、サンプリングＴＦＴがデータ線のハイレベル電圧をスタティック・メモリに供給することにより記憶状態を書き換える場合、サンプリングＴＦＴは図１０Ｂに示すように吐き出し電流Ｉsourceを流す。図１０Ｂも一般的な原理を説明するための図であるので、サンプリングＴＦＴを記号Ｔｓ、スタティック・メモリを記号Ｍｅｍで表すこととする。図１１Ｂは、図１０Ｂにおける、吐き出し電流Ｉｓｏｕｒｃｅおよびスタティック・メモリＭｅｍの信号入力部に発生する電圧Ｖａの動作点ＯＰを示したグラフである。図１１Ｂでも、一例として、サンプリングＴＦＴ＿Ｔｓの電流供給能力が、スタティック・メモリを構成するＴＦＴの２倍であるとして記述している。この場合は、サンプリングＴＦＴの電流供給能力に影響を与えるゲート−ソース間電圧は、電圧Ｖａとゲート線電圧の差電圧になるため、電圧Ｖａが高くなるほど急激に電流供給能力が低下してしまうので、動作点ＯＰの電圧Ｖａを高くすること（グラフ上で右寄りにすること）が困難になる。動作点の電圧Ｖａが十分に高くならないと、スタティック・メモリＭｅｍは動作点の電圧Ｖａをハイレベル電圧として認識しない場合が発生し、スタティック・メモリにデータ線のハイレベル電圧を記憶させることに失敗する場合が発生することになる。
【００１９】
この問題を回避するために、ゲート線のハイレベルの電圧をスタティック・メモリＭｅｍの電源電圧ＶＤＤより高くする必要があった。電源電圧ＶＤＤより高い電圧を発生するためには、ＤＣ・ＤＣコンバータなどの追加回路が必要になるため、画像表示装置全体として消費電力を増加させることに繋がっていた。
【００２０】
したがって、消費電力を増加させずにこの問題を回避するには、図１０Ｂの条件でスタティック・メモリＭｅｍの書き換えを行わず、図１０Ａの条件でのみスタティック・メモリＭｅｍの書き換えが行われる画素回路構成にすればよい。
【００２１】
例えば図１２に示すように、サンプリングＴＦＴを、ｎチャネルＴＦＴ９５およびｐチャネルＴＦＴ９６のＣＭＯＳアナログスイッチ構成にすることが知られている。低い電位を書き込むときにはｎチャネルＴＦＴ９５、高い電位を書き込むときにはｐチャネルＴＦＴ９６からそれぞれ十分な電流をスタティック・メモリＭｅｍに供給する。しかしながら、この方法では、ｎチャネルＴＦＴ９５を駆動するゲート線ＧとｐチャネルＴＦＴ９６を駆動するゲート線Ｇｚの２種類のゲート線が別々に必要になるため、画像表示装置全体として、ゲート線の本数が２倍になってしまう。
【００２２】
また、図１３に示すように、スタティック・メモリの相補的な２つの信号入力部に、２つのｎチャネルＴＦＴであるサンプリングＴＦＴ９７、９８を介して、相補的な論理を持った信号電圧（一方がハイレベル電圧ならば、もう一方がローレベル電圧である信号電圧）を書き込む方法がある。しかしながら、この方法では、相補的な論理信号を供給するためのデータ線ＳおよびＳｚの２種類のデータ線が別々に必要になるため、画像表示装置全体として、データ線の本数が２倍になってしまう。
【００２３】
以上のように、ゲート線とデータ線の本数を大幅に増やすことは、製造上の歩留まり低下や、画像表示装置の精細度の上限を下げてしまうなどの弊害をもたらす原因となるので、好ましくない。また、配線本数を大幅に増やすと、配線の寄生容量がそれに比例して大きくなるため、それを駆動するデータドライバ回路あるいは走査回路の消費電力が大きくなってしまうため、やはり好ましくない。
【００２４】
そこで、本発明の目的は、ゲート線とデータ線の本数を従来の液晶表示装置に比べてほとんど増やす必要がない簡潔な配線構成で、かつ、スタティック・メモリの書き換え動作において、図１０Ａの条件でのみスタティック・メモリＭｅｍの書き換えが行われる画像表示装置を提供することにある。
【課題を解決するための手段】
【００２５】
本明細書において開示される発明のうち代表的手段の一例を示せば次の通りである。
すなわち、本発明に係る画像表示装置は、基板上にマトリクス状に配置され、それぞれ少なくとも１つのスタティック・メモリを具備する複数の画素回路を含み、前記画素回路は、前記複数の画素回路へ画像信号を伝えるためのデータ線と、前記データ線と交差し、前記複数の画素回路へ走査パルスを伝えるための複数のゲート線と、前記複数のゲート線に走査パルスを順次供給する走査回路を具備する画像表示装置であって、
前記スタティック・メモリの記憶状態をセットするための第１トランジスタと、リセットするための第２トランジスタとを具備し、前記第１トランジスタのドレイン電極は前記スタティック・メモリの記憶状態セットするための入力に接続され、前記第２トランジスタのドレイン電極は前記スタティック・メモリの記憶状態をリセットするための入力に接続され、前記第１トランジスタのソース電極は前記データ線のいずれか１本に接続され、前記ゲート線と平行方向に一列に配置された複数の前記画素回路に含まれる前記第１トランジスタのゲート電極は複数の前記ゲート線のいずれか１本のゲート線に接続され、前記一列に配置された複数の前記画素回路に対して隣接して一列に配列された複数の前記画素回路に含まれる前記第２トランジスタのゲート電極は前記１本のゲート線に接続されることを特徴とするものである。
【発明の効果】
【００２６】
本発明によれば、画素回路の書き換えに必要な消費電力が低減できるので、画像表示装置の低消費電力化が図れる。特に反射型液晶表示装置や半透過型液晶表示装置など、動作電力の多くが回路動作のために消費される画像表示装置において、消費電力低減の効果が得られやすい。さらに、本発明に係る画像表示装置を搭載した電子装置の消費電力を抑えることができ、付随バッテリーの稼働時間を長くするなどの効果が得られる。
【発明を実施するための最良の形態】
【００２７】
以下、添付図面を参照しながら、本発明に係る画像表示装置の好適な実施例について説明する。
【実施例】
【００２８】
図１に本発明に係る画像表示装置の回路構成を示す。ガラス基板１上に、データドライバ回路ＨＣＩＲと、走査回路ＶＣＩＲと、表示領域２とが形成されている。ガラス基板１は低温ポリシリコン製造プロセスで一般的に用いられる基板であるが、表面の絶縁性が得られるならば基板の材料はガラスに限定されるものではない。表示領域２には、複数のデータ線Ｓ１〜Ｓ２が縦方向に、複数のゲート線Ｇ０〜Ｇ３は横方向に配線され、その交差部ごとに画素回路ＰＸ、あるいはＰＸ１〜ＰＸ３が配置されている。画素ＰＸ１〜ＰＸ３は画素回路ＰＸと同一の回路であるが、後述の説明で区別をするためにＰＸ１〜ＰＸ３と記載してある。
【００２９】
図１では、説明を簡単にするために、データ線の本数が２本、ゲート線の本数が４本、画素回路ＰＸの個数が３×２＝６個で記載してあるが、実際の画像表示装置では縦横ともに数１００以上あり、例えば画像表示装置がカラー表示で解像度がＶＧＡである場合、データ線の本数は６４０×３（ＲＧＢ）＝１９２０本、ゲート線の本数が４８１本、画素回路ＰＸの個数は６４０×３×４８０＝９２１６００となる。つまり、データ線の本数は画素回路の横方向の個数と同じであるので、従来の画像表示装置のデータ線の本数と同じである。ゲート線の本数は、画素回路の縦方向の個数プラス１個であるので、図９に記載の従来の画像表示装置のゲート線の本数とほとんど変わらない。
【００３０】
画素回路ＰＸは、８つのＴＦＴによって構成されている。それらは、スタティック・メモリを構成するＴＦＴ１１〜１４、サンプリングスイッチを構成するＴＦＴ１５、交流電圧を選択するセレクタ回路を構成するＴＦＴ１６、１７およびスタティック・メモリの状態をリセットするためのリセットスイッチを構成するＴＦＴ１８である。ＴＦＴ１２、１４〜１８はＮチャネル型ＴＦＴ、ＴＦＴ１１、１３はＰチャネル型ＴＦＴである。
【００３１】
スタティック・メモリは２つのインバータで構成されていると考えることもできる。それらは、ノードａｚ１（あるいはａｚ２、ａｚ３）を入力とし、ノードａ１（あるいはａ２、ａ３）を出力とし、ＴＦＴ１１と１２で構成されたインバータと、ノードａ１（あるいはａ２、ａ３）を入力とし、ノードａ１ｚ（あるいはａ２ｚ、ａ３ｚ）を出力とし、ＴＦＴ１３と１４で構成されたインバータである。
【００３２】
そのため、スタティック・メモリは、ａ１がハイレベル電圧でａｚ１がローレベル電圧、あるいは、ａ１がローレベル電圧でａｚ１がハイレベル電圧の２つの状態で安定（バイ・ステーブル）であるので、１ビットの情報を記憶することができる。サンプリングスイッチを構成するＴＦＴ１５は、そのソース電極をデータ線Ｓ１（あるいはＳ２）に、そのドレイン電極をノードａ１（あるいはａ２、ａ３）に、そのゲート電極をＧ１（あるいはＧ２、Ｇ３）に接続している。
【００３３】
リセットスイッチを構成するＴＦＴ１８は、そのソース電極を負の電源電圧ＶＳＳが供給されている配線に、そのドレイン電極をノードａｚ１（あるいはａｚ２、ａｚ３）に、そのゲート電極をゲート線Ｇ０（あるいはＧ１、Ｇ２）に接続している。ＴＦＴ１１、１３のソース電極には、スタティック・メモリ回路が動作するための正の電源電圧ＶＤＤを供給する配線が接続され、ＴＦＴ１２、１４のソース電極には、スタティック・メモリ回路が動作するための負の電源電圧ＶＳＳを供給する配線が接続されている。
【００３４】
液晶素子ＬＣは一対の電極を持っている。１つの電極は全ての画素で共通となっており、交流方形波電圧Ｖｃｏｍが供給されている。もう一方の電極であるノードｂ１（あるいはノードｂ２、ｂ３）は、セレクタ回路を構成するＴＦＴ１６、１７のドレイン電極に接続されている。ＴＦＴ１６、１７のゲート電極はそれぞれノードａ１（あるいはａ２、ａ３）とノードａｚ１（あるいはａｚ２、ａｚ３）に接続されており、ＴＦＴ１６、１７のソース電極は交流方形波電圧Ｖｃｏｍと逆相の交流方形波電圧ＶＬＣｂが供給されている配線と、交流方形波電圧Ｖｃｏｍと同相の交流方形波電圧ＶＬＣａが供給されている配線にそれぞれ接続されている。
【００３５】
この接続によってＴＦＴ１６、１７が構成するセレクタ回路は、スタティック・メモリ回路が記憶している１ビットの状態に従って、交流方形波電圧ＶＬＣａ、ＶＬＣｂを選択し、液晶素子ＬＣに供給する機能を持っている。
【００３６】
画素回路ＰＸの動作を具体的に説明するために、図２に、画素回路ＰＸに供給される電圧波形と、画素回路ＰＸで発生する電圧波形のタイミングチャートを示す。図２にはデータ線Ｓ１に接続される３つの画素回路ＰＸ１〜ＰＸ４に関わる波形のみ記載している。時間ｔ０〜ｔ４においは画素回路ＰＸがデータの書き換え動作（ＲＷＲＴ）を行う際のタイミングチャートを示しており、時間ｔＦ０〜ｔＦ４においては、画像回路ＰＸが静止画像を表示（ＤＩＳＰ）している際のタイミングチャートを示している。タイミングチャートを見やすくするために、図では時間ｔ０〜ｔ４と時間ｔＦ０〜ｔＦ４の長さを同程度に記載しているが、実際には時間ｔ０〜ｔ４は液晶素子の応答速度よりかなり短い時間、例えば数μｓ以下程度である。時間ｔＦ０〜ｔＦ４は、液晶素子の応答速度と同程度かそれより遅い時間、例えば数１０ｍｓ程度であり、おおよそ４桁程度異なる縮尺であるのが実際である。
【００３７】
図２において、参照符号Ｇ０〜Ｇ３はゲート線Ｇ０〜Ｇ３に供給される電圧信号、Ｓ１はデータ線Ｓ１に供給される電圧信号、ａ１〜ａ３およびａ１ｚ〜ａ３ｚはノードａ１〜ａ３およびノードａｚ１〜ａｚ３に発生する電圧波形、Ｖｃｏｍ、ＶＬＣａ、ＶＬＣｂは供給される交流方形波信号の電圧波形、ｂ１〜ｂ３はノードｂ１〜ｂ３に発生する電圧波形を表している。データ線Ｓ１に供給される信号上の斜線網掛け部はローレベル電圧かハイレベル電圧のどちらでもよいことを意味しており、ノードａ１〜ａ３、ａｚ１〜ａｚ３、およびｂ１〜ｂ３に発生する電圧波形上の斜線網掛け部は、書き換え動作以前の状態に依存するために断定できない状態を意味している。なお、記号Ｈ、Ｌはハイレベル電圧とローレベル電圧、Ｖは電圧、ｔは時間を表している。
【００３８】
以下に、画素回路ＰＸのデータ書き換え動作について説明する。時刻ｔ０、ｔ１、ｔ２ｔ３のそれぞれにおいて、ゲート線Ｇ０、Ｇ１、Ｇ２、Ｇ３のそれぞれには、正電圧のパルスが供給され、時刻ｔ１、ｔ２、ｔ３のそれぞれにおいては、データ線に表示画像情報に対応した電圧Ｄ１、Ｄ２、Ｄ３が供給される。図２では一例として、Ｄ１およびＤ３はローレベル電圧の信号、Ｄ２はハイレベル電圧の信号として示しているが、実際には表示画像情報に対応してそれぞれローレベル電圧、ハイレベル電圧が入れ替わってもかまわない。図１に記載の走査回路ＶＣＩＲを、シフトレジスタ回路を用いて構成することで、ゲート線Ｇ０〜Ｇ３の波形は容易に生成することができる。また、図１に示したデータドライバ回路ＨＣＩＲを、シフトレジスタ回路およびラッチ回路を用いて構成することで、外部から入力する画像情報をデータ線Ｓ１〜Ｓ２に容易に出力することができる。
【００３９】
時刻ｔ０において、ゲート線Ｇ０にパルスが供給されると、画素回路ＰＸ１のＴＦＴ１８がＯＮになる。その際、ＴＦＴ１８は吸い出し電流（シンク電流Ｉｓｙｎｃ）を発生する図１０Ａの条件になるので、容易にノードａｚ１をローレベル電圧にする。そして画素回路ＰＸ１のＴＦＴ１１、１２で構成されるインバータによってノードａ１はハイレベル電圧になる。
【００４０】
時刻ｔ１において、ゲート線Ｇ１にパルスが供給されると、画素回路ＰＸ１のＴＦＴ１５と画素回路ＰＸ２のＴＦＴ１８がＯＮになる。データ線Ｓ１には、ローレベルの電圧が供給されている。画素回路ＰＸ１のＴＦＴ１５は、吸い出し電流（シンク電流）を発生する図１０Ａの条件になるので、容易にノードａ１をローレベル電圧にする。そして画素回路ＰＸ１のＴＦＴ１３、１４で構成されるインバータによってノードａｚ１はハイレベル電圧になる。ノードａｚ１はハイレベル電圧であるので、ＴＦＴ１７がＯＮになり、ノードｂ１には交流方形波電圧ＶＬＣａが出力される。また、画素回路ＰＸ２のＴＦＴ１８は吸い出し電流（シンク電流）を発生する図１０Ａの条件になるので、容易にノードａｚ２をローレベル電圧にする。そして画素回路ＰＸ２のＴＦＴ１１、１２が構成するインバータによってノードａ２はハイレベル電圧になる。
【００４１】
時刻ｔ２において、ゲート線Ｇ２にパルスが供給されると、画素回路ＰＸ２のＴＦＴ１５と画素回路ＰＸ３のＴＦＴ１８がＯＮになる。データ線Ｓ１にはハイレベルの電圧が供給されている。画素回路ＰＸ２のＴＦＴ１５がＯＮになっても、データ線Ｓ１およびノードａ２は共にハイレベル電圧になっているので、ＴＦＴ１５に電流は流れず、ノードａ２はハイレベルを保ち続ける。そして画素回路ＰＸ２のＴＦＴ１３、１４で構成されるインバータによってノードａｚ２はローレベル電圧を保ち続ける。ノードａ２はハイレベル電圧であるので、ＴＦＴ１６がＯＮになり、ノードｂ２には交流方形波電圧ＶＬＣｂが出力される。また、画素回路ＰＸ３のＴＦＴ１８は吸い出し電流（シンク電流）を発生する図１０Ａの条件になるので、容易にノードａｚ３をローレベル電圧にする。そして画素回路ＰＸ３のＴＦＴ１１、１２で構成されるインバータによってノードａ３はハイレベル電圧になる。
【００４２】
時刻ｔ３において、ゲート線Ｇ３にパルスが供給されると、画素回路ＰＸ３のＴＦＴ１５がＯＮになる。データ線Ｓ１にはローレベルの電圧が供給されている。画素回路ＰＸ３のＴＦＴ１５は吸い出し電流（シンク電流）を発生する図１０Ａの条件になるので、容易にノードａ３をローレベル電圧にする。そして画素回路ＰＸ３のＴＦＴ１３、１４で構成されるインバータによってノードａｚ３はハイレベル電圧になる。ノードａｚ３はハイレベル電圧であるので、ＴＦＴ１７がＯＮになり、ノードｂ１には交流方形波電圧ＶＬＣａが出力される。
【００４３】
以上のように、画素回路のデータの書き換えは全て図１０Ａの条件で行われ、図１０Ｂの条件で書き換えが行われることはないので、ゲート線のハイレベルの電圧を画素回路の電源電圧と同程度にできるため、書き換え動作に必要な電力を低減することができる。
【００４４】
次に、画像回路ＰＸが静止画像を表示している場合の動作について説明する。液晶素子ＬＣの共通電極に供給される電圧Ｖｃｏｍは、１フレーム期間（ｔＦ０〜ｔＦ１、ｔＦ１〜ｔＦ２、ｔＦ２〜ｔＦ３、ｔＦ３〜ｔＦ４の時間）ごとに極性が反転する交流方形波電圧である。ＶＬＣａはＶｃｏｍと同相の交流方形波電圧、ＶＬＣｂはＶｃｏｍと逆相の交流方形波電圧である。ゲート線Ｇ０〜Ｇ３およびデータ線Ｓ１〜Ｓ２には何も信号は送られず、停止している。
【００４５】
書き換え期間においてローレベル電圧の信号Ｄ１およびＤ３が書き込まれた画素回路ＰＸ１およびＰＸ３では、ノードｂ１およびｂ３には交流方形波電圧ＶＬＣａが発生するので、液晶素子ＬＣに印加される交流電圧の振幅は相対的に低い電圧ＶＬとなる。一方で、書き換え期間においてハイレベル電圧の信号Ｄ２が書き込まれた画素回路ＰＸ２では、ノードｂ２には交流方形波電圧ＶＬＣｂが発生するので、液晶素子ＬＣに印加される交流電圧の振幅は相対的に高い電圧ＶＨとなる。
【００４６】
図３に液晶素子ＬＣに印加される交流電圧振幅と、光の反射率（あるいは透過率）の関係の一般的な例を示す。この例では、液晶素子ＬＣが印加される交流電圧振幅Ｖａｃが０のときに光の反射率（あるいは透過率）が最も高くなるノーマリホワイト液晶の構成をしている場合である。図３によると、液晶素子ＬＣに相対的に低い電圧ＶＬを印加する画素回路ＰＸ１およびＰＸ３では、反射率は高くなり白表示（ＷＨＴ）として目視される。また、液晶素子ＬＣに相対的に高い電圧ＶＨを印加する画素回路ＰＸ２では、反射率は低くなり黒表示（ＢＬＫ）として目視される。
【００４７】
したがって、書き換え期間において、ローレベル電圧の信号を書き込まれた画素回路は、表示期間において白表示を保つことができ、反対に、書き換え期間において、ハイレベル電圧の信号を書き込まれた画素回路は、表示期間において黒表示を保つことができる。
【００４８】
ゆえに、図１に示した本発明の実施例の回路は、データドライバ回路ＨＣＩＲから供給される静止画像のデータを画素回路ＰＸに記憶し、ゲート線およびデータ線への信号の供給を停止したままでも長時間静止画を表示し続けることができる。
【００４９】
図４に、画素回路ＰＸのもう一つの構成例を示す。図１に示した画素回路ＰＸと比べて、サンプリングスイッチを構成するｎチャネルＴＦＴ１５およびリセットスイッチを構成するｎチャネルＴＦＴ１８が、ｐチャネルＴＦＴ１５ｂおよびｐチャネルＴＦＴ１８ｂに置き換えられている。また、ＴＦＴ１８ｂのソース電極は正の電源電圧ＶＤＤが供給される配線に接続されている。図４に示した画素回路ＰＸは、図２に示した供給波形のうちゲート線Ｇ０〜Ｇ３およびデータ線Ｓ１〜Ｓ２のハイレベル電圧とローレベル電圧を反転した波形が供給されることによって、図１に示した画素回路ＰＸと同様な動作をすることが可能となる。
【００５０】
図５に、本発明に係る画像表示装置の構造を分解斜視図で示す。ガラス基板１の表面には、ＴＦＴを用いて形成されたデータドライバ回路ＨＣＩＲ、走査回路ＶＣＩＲ、および、画素回路ＰＸをマトリクス状に配列された表示領域２が形成されている。ガラス基板１にはフィルム状基板２３（ＦＰＣ：Flexible Printed Circuit）が貼り付けられており、外部からの電圧信号および回路駆動に必要な電圧はフィルム状基板２３を通して供給される。
【００５１】
フィルム状基板２３、データドライバ回路ＨＣＩＲ、走査回路ＶＣＩＲ，および表示領域２間を接続する配線２２は、ＴＦＴ形成プロセスで用いられる金属配線層を利用して形成されている。各画素回路ＰＸにオーバーラップして、表示電極２４が形成され、表示電極２４は図１で示した画素回路ＰＸのノードｂ１（あるいはｂ２、ｂ３）に接続されている。
【００５２】
ガラス基板１は、厚さ数μｍの液晶（不図示）を挟んで、もう１枚のガラス基板２１と張り合わされる。液晶の厚さは球状のビーズ（不図示）をガラス基板１上に散布することで一定に保つことができる。ガラス基板２１の内側の表面には、透明電極２５が形成されており、この透明電極２５と、各画素回路ＰＸの金属電極２４との間に液晶を挟持することによって、液晶素子ＬＣが形成される。透明電極２５は、ガラス基板１上の表示領域２外に設けられた接続端子２６と接続することで、フィルム状基板２３を通して交流方形波電圧Ｖｃｏｍが供給される。
【００５３】
ガラス基板２１の内側表面の張り合わせたときに表示電極２４と重なる位置には、開口部２７が設けられている。開口部２７以外の領域には遮光層が塗布されており、開口部２７以外の領域で光が透過しないようにしてある。また、開口部２７に、赤、緑、青それぞれのカラーフィルタ（不図示）を設けた場合には、画像表示装置はカラー表示が可能になる。
【００５４】
ガラス基板２１のガラス基板１と反対側の表面には偏光板２８および位相差板２９が貼り付けられている。偏光板２８および位相差板２９の役割は、液晶に異なる交流電圧振幅ＶＨおよびＶＬを印加したときに、光の反射率の比が大きく異なるようにして、それぞれ白表示、黒表示として目視されるようにすることである。
【００５５】
図６に、画素回路ＰＸのレイアウトの一例を示す。図６では、図１に示した画素回路ＰＸ２およびＰＸ３を含む領域で、だいたい縦２個×横２個分の画素回路のレイアウトを示している。電圧ＶＤＤ、ＶＳＳ、ＶＬＣａ、ＶＬＣｂの配線と、各トランジスタのソース、ドレイン電極は、ポリシリコン層によって形成されて、横方向に並べられた一列の画素回路ＰＸに対して共通に接続されている。各ゲート線Ｇ０〜Ｇ３と、各トランジスタのゲート電極は、ゲートメタル層で形成されている。各データ線Ｓ１〜Ｓ２と、残りの配線は、金属配線層で形成されている。
【００５６】
表示電極２４は画素回路の構成要素の大部分にオーバーラップして形成され、コンタクトホールを通して金属配線層に接続されている。ＴＦＴ１１〜１８はゲートメタル層の配線とポリシリコン層の配線をオーバーラップさせることによって形成される。ＴＦＴ１１およびＴＦＴ１３に隣接するポリシリコン層にはボロンがドープされており、ＴＦＴ１１およびＴＦＴ１３はｐチャネルＴＦＴとして機能する。ＴＦＴ１２、１４〜１８に隣接するポリシリコン層にはリンがドープされており、ＴＦＴ１２、１４〜１８はｎチャネルＴＦＴとして機能する。
【００５７】
ＴＦＴ１８のソース電極は、隣接する画素回路の電源配線ＶＳＳに接続されている。例えば、画素回路ＰＸ３を構成するＴＦＴ１８は、画素回路ＰＸ２のスタティック・メモリを構成するＴＦＴ１２、１４に電源電圧ＶＳＳを供給する配線に接続されている。
【００５８】
図７に、図６で太い点線で示したＡ−Ａ’線に沿った部分の断面構造を示す。ガラス基板１上に、酸化シリコンでできた絶縁膜３１が形成されている。その上にポリシリコン層３２が形成される。更に、その上に酸化シリコンでできたゲート絶縁膜３３を挟んでゲートメタル層３４が形成されている。
【００５９】
ポリシリコン層３２にゲートメタル３４がオーバーラップした箇所が、ＴＦＴ１７となる。また更にその上に、酸化シリコンでできた層間絶縁膜３５を挟んで金属配線層３６が形成されている。コンタクトホール３７はゲート絶縁膜３３および層間絶縁膜３５を貫いて開けられ、金属配線層３６とポリシリコン層３２、あるいは金属配線層３６とゲートメタル層３４が接続される。さらにその上に、平坦化絶縁膜３８を挟んで表示電極２４が形成される。コンタクトホール３９は平坦化絶縁膜３８を貫いて開けられ、表示電極２４と金属配線層３６が接続される。表示電極２４の表面には、腐食を防止するために透明電極４０がオーバーラップして形成される。
【００６０】
図８は、本発明に係る画像表示装置を適用したモバイル用電子機器を示している。モバイル用電子機器５１には、本発明に係る画像表示装置５０の他に、アンテナ５２、マイク５３、スピーカ５４、撮像素子５５、オーディオ再生ボタン５６を装備している。また、モバイル用電子機器５１には、電力を供給するためのバッテリー５７が内蔵されている。本発明に係る画像表示装置５０を適用することで、モバイル用電子機器５１の消費電力が低減され、バッテリー５７の稼働時間を長くすることができるか、あるいは、バッテリー５７を小型化することでモバイル用電子機器５１のサイズを小さくすることができる。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る画像表示装置の回路構成を示す図。
【図２】画素回路ＰＸに供給される電圧波形と画素回路ＰＸで発生する電圧波形のタイミングチャート。
【図３】液晶素子ＬＣに印加される交流電圧振幅と、光の反射率（あるいは透過率）の関係の一般的な例を示す図。
【図４】画素回路ＰＸのもう一つの構成例を示す図。
【図５】本発明の画像表示装置の構造を示す図。
【図６】画素回路ＰＸを正面から見たレイアウト図。
【図７】図６に記載のＡ−Ａ’間の断面構造を示す図。
【図８】本発明の画像表示装置を適用したモバイル用電子機器を示す図。
【図９】従来のメモリ内蔵型ディスプレイの構成を示した図。
【図１０Ａ】サンプリングＴＦＴに流れる吸い出し電流Ｉｓｙｎｃを示す図。
【図１０Ｂ】サンプリングＴＦＴに流れる吐き出し電流Ｉｓｏｕｒｃｅを示す図。
【図１１Ａ】図１０Ａの吸い出し電流Ｉｓｙｎｃと電圧Ｖａの動作点を示す図。
【図１１Ｂ】図１０Ｂの吐き出し電流Ｉｓｏｕｒｃｅと電圧Ｖａの動作点を示す図。
【図１２】従来の画素回路構成を示す図。
【図１３】従来の画素回路構成を示す図。
【符号の説明】
【００６２】
１…ガラス基板、２…表示領域、１１〜１８、１５ｂ、１８ｂ…薄膜トランジスタ、２１…ガラス基板、２２…金属配線、２３…フィルム状基板、２４…表示電極、２５…透明電極、２６…接続端子、２７…開口部、２８…偏光板、２９…位相差板、３１…絶縁膜、３２…ポリシリコン層、３３…ゲート絶縁膜、３４…ゲートメタル層、３５…層間絶縁膜、３６…金属配線層、３７…コンタクトホール、３８…平坦化絶縁膜、３９…コンタクトホール、４０…透明電極、５０…画像表示装置、５１…モバイル用電子機器４０１、５２…アンテナ、５３…マイク、５４…スピーカ、５５…撮像素子、５６…オーディオ再生ボタン、５７…バッテリー、８１…ガラス基板、８２…画素回路、８３…サンプリングＴＦＴ、８４…スタティック・メモリ、８５…交流化回路、８６…データドライバ回路、８７…走査回路、９５〜９８…サンプリングＴＦＴ、ＰＸ、ＰＸ１〜ＰＸ３…画素回路、ＨＣＩＲ…データドライバ回路、ＶＣＩＲ…走査回路、Ｇ０〜Ｇ３、ｇ１〜ｇ３、Ｇ、Ｇｚ…ゲート線、Ｓ１、Ｓ２、ｓ１、ｓ２、Ｓ、Ｓｚ…データ線、ＬＣ…液晶素子、Ｍｅｍ…スタティック・メモリ、Ｔｓ…サンプリングＴＦＴ、ＶＤＤ…正の電源電圧、ＶＳＳ…負の電源電圧、ＶＬＣａ、ＶＣＬｂ、Ｖｃｏｍ…交流方形波電圧、ａ１〜ａ３、ａｚ１〜ａｚ３、ｂ１〜ｂ３…ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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