(57)【要約】【課題】ゲートの遷移電流や漏れ電流が小さく、ピンチオフ電圧が安定な電界効果トランジスタを提供すること。【解決手段】半導体層３上でこの半導体層３の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース５、第１ゲート６、第２ゲート７、ドレイン８をこの順に備える。第１ゲート６はノーマリオフ、第２ゲート７はノーマリオンになっている。第１ゲート６はショットキ型であり、第２ゲート７はＭＩＳ型である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっており、
上記第１ゲートはショットキ型であり、上記第２ゲートはＭＩＳ型であることを特徴とする電界効果トランジスタ。
【請求項２】
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっており、
上記第２ゲートは上記ソースに配線で電気的に接続されていることを特徴とする電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
上記第２ゲートはエアブリッジ配線によって上記ソースに接続されていることを特徴とする電界効果トランジスタ。
【請求項４】
請求項２に記載の電界効果トランジスタにおいて、
上記ソースと第２ゲートとの間に上記第１ゲートを覆うポリイミド絶縁膜が設けられ、
上記第２ゲートは上記ポリイミド絶縁膜に支持された配線によって上記ソースに接続されていることを特徴とする電界効果トランジスタ。
【請求項５】
請求項３または４に記載の電界効果トランジスタにおいて、
上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有し、
上記エアブリッジ配線または配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられていることを特徴とする電界効果トランジスタ。
【請求項６】
請求項１乃至５のいずれか一つに記載の電界効果トランジスタにおいて、
上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように半導体能動層の誘電率より高い誘電率の誘電膜が設けられていることを特徴とする電界効果トランジスタ。
【請求項７】
請求項１乃至６のいずれか一つに記載の電界効果トランジスタをスイッチング素子として含むことを特徴とするスイッチング回路。
【請求項８】
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはショットキ型であり、上記第２ゲートはＭＩＳ型であることを特徴とする電界効果トランジスタ。
【請求項９】
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっており、
上記第１ゲートはショットキ型であり、上記第２ゲートはＭＩＳ型であり、
上記第２ゲートは上記ソースに配線で電気的に接続されていることを特徴とする電界効果トランジスタ。
【請求項１０】
請求項９に記載の電界効果トランジスタにおいて、
上記第２ゲートはエアブリッジ配線によって上記ソースに接続されていることを特徴とする電界効果トランジスタ。
【請求項１１】
請求項９に記載の電界効果トランジスタにおいて、
上記ソースと第２ゲートとの間に上記第１ゲートを覆うポリイミド絶縁膜が設けられ、
上記第２ゲートは上記ポリイミド絶縁膜に支持された配線によって上記ソースに接続されていることを特徴とする電界効果トランジスタ。
【請求項１２】
請求項１０または１１に記載の電界効果トランジスタにおいて、
上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有し、
上記エアブリッジ配線または配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられていることを特徴とする電界効果トランジスタ。
【請求項１３】
請求項９乃至１２のいずれか一つに記載の電界効果トランジスタにおいて、
上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように半導体能動層の誘電率より高い誘電率の誘電膜が設けられていることを特徴とする電界効果トランジスタ。
【請求項１４】
請求項９乃至１３のいずれか一つに記載の電界効果トランジスタをスイッチング素子として含むことを特徴とするスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電界効果トランジスタに関し、より詳しくは、デュアルゲート構造を有する電界効果トランジスタに関する。
【０００２】
また、この発明は、そのような電界効果トランジスタをスイッチング素子として備えたスイッチング回路に関する。
【背景技術】
【０００３】
電界効果トランジスタとしては、図９に示すようなＨＦＥＴ（Heterostructure Field Effect Transistor；ヘテロ構造電界効果トランジスタ）が知られている（例えば、非特許文献１（引田ら著、「ソースビア接地構造を用いたＳｉ基板上３５０Ｖ／１５０Ａ  ＡｌＧａＮ／ＧａＮパワーＨＦＥＴ」、電子情報通信学会技術研究報告ＥＤ２００４−２１２〜２２６, pp.1-5, (2005)参照。）。このＨＦＥＴは、シリコン基板１９０１の上に、ＡｌＮからなるバッファ層１９０９、アンドープＧａＮからなる層１９０２、ＡｌＧａＮからなる層１９０３を順次備え、その上に、Ｔｉ／Ａｌソースオーミック電極１９０５、Ｐｄ／Ｓｉゲートショットキ電極１９０６、Ｔｉ／Ａｌドレインオーミック電極１９０８が形成されている。ＧａＮ層１９０２とＡｌＧａＮ層１９０３との境界の領域に２次元電子ガス１９０４が発生する。このＨＦＥＴは「ノーマリオン」型パワースイッチングデバイスである。なお、ノーマリオンとは、ゼロバイアスされたゲート（金属電極）の直下のチャネル領域をキャリア（この例では２次元電子ガス）が横切って移動しうる構成を意味する。動作時には、ソース電極１９０５は接地（グランド）され、ドレイン電極１９０８は図示しない負荷回路に接続される。そして、ゲート電極１９０６にゲート駆動信号が入力されて、ドレイン電極１９０８から負荷回路へ出力が取り出される。
【０００４】
図１０は、図９のものを改良した、デュアルゲート構造を有するＨＦＥＴの断面構造を示している（例えば、非特許文献２（チェン（Chen）ら著、「遮断周波数ｆＴ＞６０ＧＨｚのデュアルゲートＡｌＧａＮ／ＧａＮ変調ドープ電界効果トランジスタ（Dual-Gate AlGaN/GaN Modulation-Doped Field-Effect Transistors with Cut-Off Frequencies fT>60GHz）」、アイ・イー・イー・イー、エレクトロン・デバイス・レターズ（IEEE Electron Device Letters）、Vol.21, No.12, pp.549-551, 2000）参照。）。このＨＦＥＴは、サファイア基板２００１の上に、厚さ約３μｍのアンドープＧａＮからなる層２００２、厚さ約２０nmのＡｌ0.3Ｇａ0.7Ｎからなる層２００３を順次備え、その上に、Ｔｉ／Ａｌ／Ｎｉ／Ａｕソースオーミック電極２００５、Ｎｉ／Ａｕ第１ゲートショットキ電極２００６、Ｎｉ／Ａｕ第２ゲートショットキ電極２００７、Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレインオーミック電極２００８が形成されている。ＧａＮ層２００２とＡｌＧａＮ層２００３との境界の領域に２次元電子ガス２００４が発生する。このＨＦＥＴの両方のゲート電極２００６、２００７は、層２００３上に同時に形成され、ピンチオフ電圧がほとんど同じで、「ノーマリオン」である。第１ゲート電極２００６、第２ゲート電極２００７は電気的に互いに独立であるが、第２ゲート電極２００７とソース電極２００５とは図示しないキャパシタを介して結合されている。これにより、このＨＦＥＴは、ＤＣ（直流）領域ではなく、高周波領域のみでカスコード接続となる。動作時には、ソース電極２００５は接地（グランド）され、ドレイン電極２００８は図示しない負荷回路に接続される。そして、第２ゲート電極２００７にはＤＣバイアスが印加され、第１ゲート電極２００６にはＤＣバイアスに高周波入力信号を重畳した信号が印加されて、ドレイン電極２００８から負荷回路へ出力が取り出される。このＨＦＥＴは高周波増幅用デバイスであり、図９のものよりも高周波特性に優れている。
【０００５】
図１１は、図９に示したＨＦＥＴを４個（それぞれ符号２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄで示す。）用いて構成された「Ｈブリッジ」スイッチング回路を示している。このスイッチング回路は、４個のＨＦＥＴ２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄを所定のタイミングでオン、オフ制御するドライバ回路２１００と、それらのＨＦＥＴ２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄに対してそれぞれ逆並列に接続されたフリーホイール用ダイオード２１０２Ａ、２１０２Ｂ、２１０２Ｃ、２１０２Ｄとを含んでいる。これらのフリーホイール用ダイオード２１０２Ａ、２１０２Ｂ、２１０２Ｃ、２１０２Ｄは、対応するＨＦＥＴ２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄがオン状態で、ドレイン電圧が切り替わって絶対値が大きい負値になった場合（インダクタンス負荷のときに生ずる）に、逆方向のドレイン電流（トランジスタ内から掃き捨てられる電荷）をバイパスするために設けられている。２１０３はインダクタンス負荷を示している。なお、単にこれらのフリーホイール用ダイオードを省略すると、ＨＦＥＴのゲートに順バイアスがかかって、ＨＦＥＴが破壊される可能性がある。
【非特許文献１】引田ら著、「ソースビア接地構造を用いたＳｉ基板上３５０Ｖ／１５０Ａ ＡｌＧａＮ／ＧａＮパワーＨＦＥＴ」、電子情報通信学会技術研究報告ＥＤ２００４−２１２〜２２６, pp.1-5, (2005)
【非特許文献２】チェン（Chen）ら著、「遮断周波数ｆＴ＞６０ＧＨｚのデュアルゲートＡｌＧａＮ／ＧａＮ変調ドープ電界効果トランジスタ（Dual-Gate AlGaN/GaN Modulation-Doped Field-Effect Transistors with Cut-Off Frequencies fT>60GHz）」、アイ・イー・イー・イー、エレクトロン・デバイス・レターズ（IEEE Electron Device Letters）、Vol.21, No.12, pp.549-551, 2000
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図９や図１０に示した従来のＨＦＥＴには次のような問題がある。
【０００７】
ｉ）  ゲート電極についての遷移電流が大きいという問題がある。
【０００８】
通常のパワースイッチング動作時には、ＨＦＥＴのソース・ドレイン間電圧は低電圧から高電圧まで周期的に振動する。このソース・ドレイン間電圧の大部分はゲート・ドレイン間にかかる（電圧降下）ため、スイッチングに伴ってゲート電極に大量の電荷が蓄積または放出される。この遷移的な電荷の流れ、つまり遷移電流は、ドライバ回路（例えば図１１中に示したようなドライバ回路２１００）によって供給されなければならない。高速スイッチング動作を行う場合、この遷移電流は非常に大きくなり、この結果、そのＨＦＥＴを駆動するドライバ回路の消費電力が大きくなる。また、ドライバ回路が十分な電流供給ができなければ、ＨＦＥＴの消費電力が大きくなる。
【０００９】
ii）  ショットキゲートの漏れ電流が大きいという問題がある。
【００１０】
ソース・ドレイン間電圧が高い条件下では、ショットキゲートを構成する金属電極とその直下の半導体層との間の漏れ電流が大きくなり、この結果、ショットキゲートの降伏電圧が低くなるという問題がある。
【００１１】
なお、ショットキゲートが「ノーマリオフ」となるように、上記半導体層にリセス溝が設けられ、ショットキゲートを構成する金属電極がそのリセス溝に設けられた場合、この問題は特に顕著になる。なお、「ノーマリオフ」とは、ゼロバイアスされたそのゲート（金属電極）の直下のチャネル領域を横切ってキャリアが移動するのが禁止された構成を意味する。
【００１２】
iii)  漏れ電流を小さくするためにショットキゲートに代えてＭＩＳ（Metal-Insulator-Semiconductor）型ゲートを備えた場合、ＭＩＳ型ゲートの直下の半導体層のピンチオフ電圧は設定するのが難しく、不安定になるという問題が生ずる。ＭＩＳ型ゲートは金属電極とその直下の絶縁層と半導体層とで構成される。ＭＩＳ型ゲートの不安定さは、それを構成する絶縁層に電荷がトラップされることによって生ずる。
【００１３】
このように、図９や図１０に示した従来のＨＦＥＴには様々な問題がある。
【００１４】
また、従来のＨＦＥＴを備えた図１１に示したようなスイッチング回路では、フリーホイール用ダイオード２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄが必要であるから、部品点数が多くなり、大型で高コストになるという問題がある。
【００１５】
そこで、この発明の課題は、ゲートの遷移電流や漏れ電流が小さく、ピンチオフ電圧が安定な電界効果トランジスタを提供することにある。
【００１６】
また、この発明の課題は、そのような電界効果トランジスタをスイッチング素子として備えたスイッチング回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、この発明の電界効果トランジスタは、
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっており、
上記第１ゲートはショットキ型であり、上記第２ゲートはＭＩＳ型であることを特徴とする。
【００１８】
「ノーマリオン」とは、ゼロバイアスされたそのゲート（金属電極）の直下のチャネル領域をキャリアが横切って移動しうる構成を意味する。「ノーマリオフ」とは、ゼロバイアスされたそのゲート（金属電極）の直下のチャネル領域をキャリアが横切って移動できない構成を意味する。
【００１９】
この発明の電界効果トランジスタでは、典型的な動作時には、第１ゲートに高周波信号（スイッチング用の駆動信号や増幅されるべき高周波入力信号を含む。）が印加され、第２ゲートにＤＣバイアスが印加（または接地）される。ここで、ソース、第１ゲート、第２ゲート、ドレインはこの順に並んでいるため、ソース・ドレイン間電圧の大部分は第２ゲートとドレインとの間にかかる（電圧降下）。したがって、第１ゲートにかかる電圧の大きさが制限されて、第１ゲートについての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこの電界効果トランジスタを駆動するドライバ回路の消費電力が小さくなる。第２ゲートについては、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。
【００２０】
また、この電界効果トランジスタでは、ソース・ドレイン間電圧が高い条件下であっても、第１ゲートに印加される最大のゲート電圧は、第２ゲートのピンチオフ電圧の絶対値と等しい（例えば、約５Ｖ）。したがって、たとえ第１ゲートをショットキ型に構成したとしても、第１ゲートを構成する金属電極とその直下の半導体層との間の漏れ電流が、従来例（図９のもの）に比して、動作上で抑制される。この結果、第１ゲートの降伏電圧が問題になることはない。また、第２ゲートはノーマリオンであるから、ノーマリオフのゲートよりも漏れ電流が低くなる。
【００２１】
また、上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっているので、この電界効果トランジスタ全体としてはノーマリオフになる。したがって、この電界効果トランジスタは、スイッチング回路のスイッチング素子を構成するのに適する。
【００２２】
また、この電界効果トランジスタでは、上記第１ゲートはショットキ型であり、上記第２ゲートはＭＩＳ型であることを特徴とする。
【００２３】
この電界効果トランジスタでは、ショットキ型の第１ゲートを構成する金属電極とその直下の半導体層との間の漏れ電流が、従来例（図９のもの）に比して低くなる。したがって、第１ゲートの降伏電圧が問題になることはない。また、上記第２ゲートはＭＩＳ型であるから、ショットキ型に比して漏れ電流が小さくなる。したがって、この電界効果トランジスタ全体としてのゲートの漏れ電流が小さくなる。
【００２４】
また、この電界効果トランジスタ全体としてのピンチオフ電圧は、第１ゲートのピンチオフ電圧によって定まる。したがって、ＭＩＳ型の第２ゲートを構成する絶縁層に電荷がトラップされて第２ゲートのピンチオフ電圧が変化しても、この電界効果トランジスタ全体としてのピンチオフ電圧は実質的に変わらない。したがって、ピンチオフ電圧が設定容易になり、かつ安定する。
【００２５】
別の局面では、この発明の電界効果トランジスタは、
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっており、
上記第２ゲートは上記ソースに配線で電気的に接続されていることを特徴とする。
【００２６】
この発明の電界効果トランジスタでは、先の局面の電界効果トランジスタに関して述べたのと同様に、第１ゲートにかかる電圧の大きさが制限されて、第１ゲートについての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこの電界効果トランジスタを駆動するドライバ回路の消費電力が小さくなる。第２ゲートについては、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。
【００２７】
また、この電界効果トランジスタでは、先の局面の電界効果トランジスタに関して述べたのと同様に、第１ゲートを構成する金属電極とその直下の半導体層との間の漏れ電流が、従来例（図９のもの）に比して、動作上で抑制される。この結果、第１ゲートの降伏電圧が問題になることはない。また、第２ゲートはノーマリオンであるから、ノーマリオフのゲートよりも漏れ電流が低くなる。
【００２８】
また、上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっているので、この電界効果トランジスタ全体としてはノーマリオフになる。したがって、この電界効果トランジスタは、スイッチング回路のスイッチング素子を構成するのに適する。
【００２９】
また、この電界効果トランジスタでは、上記第２ゲートは上記ソースに配線で電気的に接続されているので、上記第２ゲートとソースとの間の電気抵抗が低くなる。したがって、高周波特性が改善される。
【００３０】
一実施形態の電界効果トランジスタは、上記第２ゲートはエアブリッジ配線によって上記ソースに接続されていることを特徴とする。
【００３１】
ここで「エアブリッジ配線」とは、中央部が空中に浮き、両端部のみが支持された配線を指す。
【００３２】
この一実施形態の電界効果トランジスタでは、上記エアブリッジ配線のお蔭で上記第２ゲートとソースとの間の電気抵抗が無視できる程度に低くなる。これとともに、ワイヤなどによる配線が設けられた場合に比して、上記第２ゲートに関する静電容量（第１ゲートと第２ゲートとの間の静電容量など）が低くなる。したがって、高周波特性が改善される。この構成は、カスコード回路と等価である。
【００３３】
また、スイッチング動作時に、このＨＦＥＴがオフ状態からオン状態へ遷移するとき、ドレイン電圧が負値になる。ここで、このＨＦＥＴでは、ドレイン電圧が大きい負値になれば第２ゲートには順バイアスがかかるので、電荷は、ドレインのコンタクトから上記第２ゲートを構成する金属電極を通り、さらに上記エアブリッジ配線を通ってソースへ流れる。これによって、上記第１ゲートにかかる順バイアス電圧の大きさが制限されて、上記第１ゲートを流れる電流が大きくはならない。このことは、このＨＦＥＴがスイッチング素子として用いられる場合に、フリーホイール用ダイオードを不要にする利点を生む（詳しくは後述する。）。
【００３４】
一実施形態の電界効果トランジスタは、上記ソースと第２ゲートとの間に上記第１ゲートを覆うポリイミド絶縁膜が設けられ、
上記第２ゲートは上記ポリイミド絶縁膜に支持された配線によって上記ソースに接続されていることを特徴とする。
【００３５】
この一実施形態の電界効果トランジスタでは、上記配線のお蔭で上記第２ゲートとソースとの間の電気抵抗が無視できる程度に低くなる。これとともに、ワイヤなどによる配線が設けられた場合に比して、上記第２ゲートに関する静電容量（第１ゲートと第２ゲートとの間の静電容量など）が低くなる。したがって、高周波特性が改善される。この構成は、カスコード回路と等価である。また、上記配線が上記ポリイミド絶縁膜によって支持されるので、構造が安定する。
【００３６】
また、スイッチング動作時に、このＨＦＥＴがオフ状態からオン状態へ遷移するとき、ドレイン電圧が負値になる。ここで、このＨＦＥＴでは、ドレイン電圧が大きい負値になれば第２ゲートには順バイアスがかかるので、電荷は、ドレインのコンタクトから上記第２ゲートを構成する金属電極を通り、さらに上記配線を通ってソースへ流れる。これによって、上記第１ゲートにかかる順バイアス電圧の大きさが制限されて、上記第１ゲートを流れる電流が大きくはならない。このことは、このＨＦＥＴがスイッチング素子として用いられる場合に、フリーホイール用ダイオードを不要にする利点を生む（詳しくは後述する。）。
【００３７】
一実施形態の電界効果トランジスタは、上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有し、
上記エアブリッジ配線または配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられていることを特徴とする。
【００３８】
この一実施形態の電界効果トランジスタでは、上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有するので、大電流をスイッチングまたは増幅できる。また、上記エアブリッジ配線または配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられているので、上記第２ゲートに関する静電容量（第１ゲートと第２ゲートとの間の静電容量など）があまり増大することがない。
【００３９】
一実施形態の電界効果トランジスタは、上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように誘電膜が設けられていることを特徴とする。
【００４０】
既述のように、この電界効果トランジスタでは、ソース・ドレイン間電圧の大部分は第２ゲートとドレインとの間にかかる（電圧降下）。このため、特に第２ゲート近傍での絶縁破壊が問題となる。ここで、この一実施形態の電界効果トランジスタでは、上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように誘電膜が設けられているので、第２ゲートとドレインとの間の最大電界が低くなり、特に第２ゲート近傍での絶縁破壊が防止される。また、２次元電子ガスのキャリア濃度が高くても電界の集中が起こらないので、チャネルの抵抗が低いにも係わらず絶縁破壊耐圧を高くすることができる。
【００４１】
上記誘電膜の誘電率は上記半導体層の誘電率よりも高いのが望ましい。この場合、第２ゲートとドレインとの間の最大電界を効果的に低くできる。
【００４２】
この発明のスイッチング回路は、上記発明の電界効果トランジスタをスイッチング素子として含むことを特徴とする。
【００４３】
この発明のスイッチング回路では、スイッチング素子としての上記電界効果トランジスタの第１ゲートはノーマリオフ、第２ゲートはノーマリオンになっているので、トランジスタ全体としてはノーマリオフとなる。したがって、ノーマル状態で負荷に対する出力電流を容易に遮断できる。
【００４４】
また、典型的な高周波スイッチング動作時には、第１ゲートにスイッチング用の高周波駆動信号が印加され、第２ゲートにＤＣバイアスが印加（または接地）される。ここで、ソース、第１ゲート、第２ゲート、ドレインはこの順に並んでいるため、ソース・ドレイン間電圧の大部分は第２ゲートとドレインとの間にかかる（電圧降下）。したがって、第１ゲートにかかる電圧の大きさが制限されて、第１ゲートについての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこの電界効果トランジスタを駆動するドライバ回路の消費電力が小さくなる。第２ゲートについては、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。
【００４５】
別の局面では、この発明の電界効果トランジスタは、
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはショットキ型であり、上記第２ゲートはＭＩＳ型であることを特徴とする。
【００４６】
この発明の電界効果トランジスタでは、ショットキ型の第１ゲートを構成する金属電極とその直下の半導体層との間の漏れ電流が、従来例（図９のもの）に比して低くなる。したがって、第１ゲートの降伏電圧が問題になることはない。また、上記第２ゲートはＭＩＳ型であるから、ショットキ型に比して漏れ電流が小さくなる。したがって、この電界効果トランジスタ全体としてのゲートの漏れ電流が小さくなる。
【００４７】
また、この電界効果トランジスタ全体としてのピンチオフ電圧は、第１ゲートのピンチオフ電圧によって定まる。したがって、ＭＩＳ型の第２ゲートを構成する絶縁層に電荷がトラップされて第２ゲートのピンチオフ電圧が変化しても、この電界効果トランジスタ全体としてのピンチオフ電圧は実質的に変わらない。したがって、ピンチオフ電圧が設定容易になり、かつ安定する。
【００４８】
さらに、別の局面では、この発明の電界効果トランジスタは、
半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっており、
上記第１ゲートはショットキ型であり、上記第２ゲートはＭＩＳ型であり、
上記第２ゲートは上記ソースに配線で電気的に接続されていることを特徴とする。
【００４９】
この発明の電界効果トランジスタは、上述の各局面の電界効果トランジスタに関して述べた作用効果を併せて奏する。
【００５０】
一実施形態の電界効果トランジスタでは、上記第２ゲートはエアブリッジ配線によって上記ソースに接続されていることを特徴とする。
【００５１】
一実施形態の電界効果トランジスタでは、
上記ソースと第２ゲートとの間に上記第１ゲートを覆うポリイミド絶縁膜が設けられ、
上記第２ゲートは上記ポリイミド絶縁膜に支持された配線によって上記ソースに接続されていることを特徴とする。
【００５２】
一実施形態の電界効果トランジスタでは、
上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有し、
上記エアブリッジ配線または配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられていることを特徴とする。
【００５３】
一実施形態の電界効果トランジスタでは、
上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように半導体能動層の誘電率より高い誘電率の誘電膜が設けられていることを特徴とする。
【００５４】
これらの実施形態の作用効果は、それぞれ対応する既述の実施形態のものと同様である。
【００５５】
別の局面では、この発明のスイッチング回路は、上記発明の電界効果トランジスタをスイッチング素子として含むことを特徴とする。
【００５６】
この発明のスイッチング回路では、先の局面のスイッチング回路に関して述べたのと同様に、スイッチング素子としての上記電界効果トランジスタの第１ゲートはノーマリオフ、第２ゲートはノーマリオンになっているので、トランジスタ全体としてはノーマリオフとなる。したがって、ノーマル状態で負荷に対する出力電流を容易に遮断できる。
【００５７】
また、典型的な高周波スイッチング動作時には、先の局面のスイッチング回路に関して述べたのと同様に、第１ゲートにかかる電圧の大きさが制限されて、第１ゲートについての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこの電界効果トランジスタを駆動するドライバ回路の消費電力が小さくなる。第２ゲートについては、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。
【発明を実施するための最良の形態】
【００５８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５９】
図１は、一実施形態のＨＦＥＴ（Heterostructure Field Effect Transistor；ヘテロ構造電界効果トランジスタ）の断面構造を示している。
【００６０】
このＨＦＥＴは、アンドープＧａＮ層２上に、ＡｌＧａＮ層３を備えている。これらの半導体層２、３はパターン加工されてメサ１２を構成している。ＧａＮ層２とＡｌＧａＮ層３との境界面に沿って、２次元電子ガス（２ＤＥＧ）４が生じている。ＡｌＧａＮ層３上で、この層３の表面に沿って互いに離間した位置にそれぞれ金属電極を設けて、ソース５、第１ゲート６、第２ゲート７、ドレイン８がこの順に形成されている。ソース５およびドレイン８を構成する金属電極は、直下のＡｌＧａＮ層３とオーミック接触している。一方、第１ゲート６および第２ゲート７構成する金属電極は、直下のＡｌＧａＮ層３とショットキ接合を形成している。
【００６１】
第１ゲート６は、ＡｌＧａＮ層３をエッチングして形成されたリセス溝１３を埋めるように形成されて、ノーマリオフになっている。第２ゲート７は、ＡｌＧａＮ層３の表面に形成されてノーマリオンになっている。
【００６２】
なお、「ノーマリオン」「ノーマリオフ」とはそれぞれ、ゼロバイアスされたそのゲート（金属電極）の直下のチャネル領域を、２次元電子ガスを成している電子が横切って移動しうる構成、移動できない構成を意味する。
【００６３】
このＨＦＥＴでは、典型的な動作時には、第１ゲート６に高周波信号（スイッチング用の駆動信号や増幅されるべき高周波入力信号を含む。）が印加され、第２ゲート７にＤＣバイアスが印加（または接地）される。ここで、ソース５、第１ゲート６、第２ゲート７、ドレイン８はこの順に並んでいるため、ソース・ドレイン間電圧の大部分は第２ゲート７とドレイン８との間にかかる（電圧降下）。したがって、第１ゲート６についての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこのＨＦＥＴを駆動するドライバ回路の消費電力が小さくなる。第２ゲート７については、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。
【００６４】
また、このＨＦＥＴでは、ソース・ドレイン間電圧が高い条件下であっても、第１ゲート６に印加される最大のゲート電圧は、第２ゲート７のピンチオフ電圧の絶対値と等しい（例えば、約５Ｖ）。したがって、ショットキ型の第１ゲート６を構成する金属電極とその直下のＡｌＧａＮ層３との間の漏れ電流が、従来例（図９のもの）に比して、動作上で抑制される。この結果、第１ゲート６の降伏電圧が問題になることはない。また、第２ゲート７はノーマリオンであるから、ノーマリオフのゲートよりも漏れ電流が低くなる。
【００６５】
また、第１ゲート６はノーマリオフ、第２ゲート７はノーマリオンになっているので、このＨＦＥＴ全体としてはノーマリオフになる。したがって、このＨＦＥＴは、スイッチング回路のスイッチング素子を構成するのに適する。
【００６６】
図２は、別の一実施形態のＨＦＥＴの断面構造を示している。なお、図２において図１中の構成要素と対応する構成要素には同じ符号を付して、重複する説明を省略する（特に断らない限り、図１の構成と同じであり、同じ作用効果を奏する。以下同様。）。
【００６７】
このＨＦＥＴでは、第１ゲート６は図１中のものと同様にショットキ型であるが、第２ゲート７はＭＩＳ（Metal-Insulator-Semiconductor）型になっている。図中の符号１０は、ＭＩＳ型の第２ゲート７を構成するＨｆＯ２からなる絶縁層を示している。ＨｆＯ２は高い誘電率と高い絶縁破壊強さを有するので好ましい。
【００６８】
このＨＦＥＴでは、ショットキ型の第１ゲート６を構成する金属電極とその直下のＡｌＧａＮ層３との間の漏れ電流が、従来例（図９のもの）に比して低くなるから、第１ゲート６の降伏電圧が問題になることはない。また、第２ゲート７はＭＩＳ型であるから、ショットキ型に比して漏れ電流が小さくなる。したがって、このＨＦＥＴ全体としてのゲートの漏れ電流が小さくなる。
【００６９】
また、このＨＦＥＴ全体としてのピンチオフ電圧は、第１ゲート６のピンチオフ電圧によって定まる。したがって、ＭＩＳ型の第２ゲート７を構成する絶縁層１０に電荷がトラップされて第２ゲート７のピンチオフ電圧が変化しても、このＨＦＥＴ全体としてのピンチオフ電圧は実質的に変わらない。したがって、ピンチオフ電圧が設定容易になり、かつ安定する。
【００７０】
図３は、さらに別の一実施形態のＨＦＥＴの断面構造を示している。
【００７１】
このＨＦＥＴでは、第２ゲート７はエアブリッジ配線９によってソース５に電気的に接続されている。
【００７２】
このＨＦＥＴでは、エアブリッジ配線９のお蔭で第２ゲート７とソース５との間の電気抵抗が無視できる程度に低くなる。これとともに、ワイヤなどによる配線が設けられた場合に比して、第２ゲート７に関する静電容量（第１ゲート６と第２ゲート７との間の静電容量など）が低くなる。したがって、高周波特性が改善される。この構成は、カスコード回路と等価である。
【００７３】
また、ソース５、第１ゲート６、第２ゲート７、ドレイン８がそれぞれ半導体層上で一方向に細長く延びるパターンを有する場合、配線は一方向に関して周期的に複数設けられているのが望ましい。これにより、高周波特性が改善される。
【００７４】
また、スイッチング動作時に、このＨＦＥＴがオフ状態からオン状態へ遷移するとき、ドレイン電圧が負値になる。ここで、このＨＦＥＴでは、ドレイン電圧が大きい負値になれば第２ゲート７には順バイアスがかかるので、電荷は、ドレインのコンタクトから第２ゲート７を構成する金属電極を通り、さらにエアブリッジ配線９を通ってソース５へ流れる。これによって、第１ゲート６にかかる順バイアス電圧の大きさが制限されて、第１ゲート６を流れる電流が大きくはならない。このことは、このＨＦＥＴがスイッチング素子として用いられる場合に、フリーホイール用ダイオードを不要にする利点を生む（詳しくは後述する。）。
【００７５】
なお、ソース５と第２ゲート７との間のエアブリッジ配線９直下の空間１９に、第１ゲート６を覆うようにポリイミド絶縁膜（図示せず）を設け、このポリイミド絶縁膜で配線９を支持するようにしても良い。これにより、構造が安定する。
【００７６】
既述のように、図１〜図３に示したようなＨＦＥＴでは、ソース・ドレイン間電圧の大部分は第２ゲート７とドレイン８との間にかかる（電圧降下）。このため、特に第２ゲート７近傍での絶縁破壊が問題となる可能性がある。
【００７７】
図４Ａ〜図４Ｅは、図３のＨＦＥＴにそれぞれ第２ゲート７に接するように誘電膜１０Ａ〜１０Ｅを設けた例を示している。
【００７８】
図４ＡのＨＦＥＴでは、第２ゲート７とドレイン８との間でＡｌＧａＮ層３の表面のうち第２ゲート７側の半分の領域に、誘電膜１０Ａが設けられている。
【００７９】
図４ＢのＨＦＥＴでは、第２ゲート７とドレイン８との間でＡｌＧａＮ層３の表面の全域に、誘電膜１０Ｂが設けられている。
【００８０】
図４ＣのＨＦＥＴでは、第２ゲート７とドレイン８との間でＡｌＧａＮ層３の表面のうち第２ゲート７側の略半分の領域に、第２ゲート７にオーバラップするように誘電膜１０Ｃが設けられている。
【００８１】
図４ＤのＨＦＥＴでは、第２ゲート７とドレイン８との間でＡｌＧａＮ層３の表面の全域に、第２ゲート７とドレイン８とにそれぞれオーバラップするように誘電膜１０Ｄが設けられている。
【００８２】
図４ＥのＨＦＥＴでは、第２ゲート７とドレイン８との間でＡｌＧａＮ層３の表面の全域に、第２ゲート７の金属電極の直下に延在するように誘電膜１０Ｅが設けられている。なお、この結果、第２ゲート７はＭＩＳ型となっている。
【００８３】
図４Ａ〜図４Ｅの例では、上記誘電膜１０Ａ〜１０Ｅのお蔭で第２ゲート７とドレイン８との間の最大電界が低くなり、特に第２ゲート７近傍での絶縁破壊が防止される。また、２次元電子ガス４のキャリア濃度が高くても電界の集中が起こらないので、チャネルの抵抗が低いにも係わらず絶縁破壊耐圧を高くすることができる。
【００８４】
上記誘電膜１０Ａ〜１０Ｅの誘電率はＧａＮ層２やＡｌＧａＮ層３の誘電率よりも高いのが望ましい。上記誘電膜１０Ａ〜１０Ｄの厚さは２０００Åより厚いのが望ましい。この場合、第２ゲート７とドレイン８との間の最大電界を効果的に低くできる。
【００８５】
誘電膜１０Ａ〜１０Ｅの材料としては、具体的には、誘電率と絶縁破壊強さの観点から、ＴiＯ２、ＨfＯ２、ＴａＯｘ、ＮｂＯｘなどが挙げられる。
【００８６】
図５Ａはさらに具体化した別の一実施形態のＨＦＥＴの断面構造を示し、図５Ｂは図５Ａのものを上方から見たときの平面レイアウトを示している。
【００８７】
図５Ａに示すように、このＨＦＥＴは、サファイア基板１０１上に、厚さ３μｍのアンドープＧａＮ層１０２と、厚さ２５ｎｍのＡｌ０．３Ｇａ０．７Ｎ層１０３とを備えている。これらの半導体層１０２、１０３はパターン加工されてメサ１１２を構成している。ＧａＮ層１０２とＡｌ０．３Ｇａ０．７Ｎ層１０３との境界面に沿って、キャリア濃度ｎｓ＝８×１０１２ｃｍ−２の２次元電子ガス（２ＤＥＧ）１０４が生じている。Ａｌ０．３Ｇａ０．７Ｎ層１０３上で、この層１０３の表面に沿って互いに離間した位置にそれぞれ金属電極を設けて、ソース１０５、第１ゲート１０６、第２ゲート１０７、ドレイン１０８がこの順に形成されている。ソース１０５およびドレイン１０８を構成する金属電極はＴｉ／Ａｌ／Ａｕの積層からなり、直下のＡｌ０．３Ｇａ０．７Ｎ層１０３とオーミック接触している。一方、第１ゲート１０６および第２ゲート１０７を構成する金属電極はＷＮ／Ａｕの積層からなり、直下のＡｌ０．３Ｇａ０．７Ｎ層１０３とショットキ接合を形成している。第１ゲート１０６のゲート長は０．５μｍであり、第２ゲート１０７のゲート長は１．０μｍになっている。また、第２ゲート１０７とドレイン１０８との間の間隔は５μｍになっている。
【００８８】
第１ゲート１０６は、Ａｌ０．３Ｇａ０．７Ｎ層１０３をエッチングして形成されたリセス溝１１３を埋めるように形成されて、ノーマリオフになっている。具体的には、リセス溝１１３の直下に残されているＡｌ０．３Ｇａ０．７Ｎ層１０３の厚さは８０Åだけであり、その結果、第１ゲート１０６のピンチオフ電圧は＋０．３Ｖになっている。一方、第２ゲート１０７は、ＡｌＧａＮ層１０３の表面に形成されてノーマリオンになっている。具体的には、第２ゲート１０７のピンチオフ電圧は−５Ｖになっている。第１ゲート１０６は比較的に低い静電容量と低い降伏電圧を有する一方、第２ゲート１０７は比較的に高い静電容量と高い降伏電圧を有する。
【００８９】
このＨＦＥＴでは、典型的な動作時には、第１ゲート１０６に高周波信号（スイッチング用の駆動信号や増幅されるべき高周波入力信号を含む。）が印加され、第２ゲート１０７にＤＣバイアスが印加（または接地）される。ここで、ソース１０５、第１ゲート１０６、第２ゲート１０７、ドレイン１０８はこの順に並んでいるため、ソース・ドレイン間電圧の大部分は第２ゲート１０７とドレイン１０８との間にかかる（電圧降下）。したがって、第１ゲート１０６についての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこのＨＦＥＴを駆動するドライバ回路の消費電力が小さくなる。第２ゲート１０７については、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。
【００９０】
また、このＨＦＥＴでは、ソース・ドレイン間電圧が高い条件下であっても、第１ゲート１０６に印加される最大のゲート電圧は、第２ゲート１０７のピンチオフ電圧の絶対値と等しい（例えば、約５Ｖ）。したがって、ショットキ型の第１ゲート１０６を構成する金属電極とその直下のＡｌ０．３Ｇａ０．７Ｎ層１０３との間の漏れ電流が、従来例（図９のもの）に比して、動作上で抑制される。この結果、第１ゲート１０６の降伏電圧が問題になることはない。また、第２ゲート１０７はノーマリオンであるから、ノーマリオフのゲートよりも漏れ電流が低くなる。
【００９１】
このＨＦＥＴでは、第２ゲート１０７は、Ｔｉ／Ｐｔ／Ａｕの積層からなるエアブリッジ配線１０９によってソース１０５に電気的に接続されている。このエアブリッジ配線１０９のお蔭で第２ゲート１０７とソース１０５との間の電気抵抗が無視できる程度に低くなる。これとともに、ワイヤなどによる配線が設けられた場合に比して、第２ゲート１０７に関する静電容量（第１ゲート１０６と第２ゲート１０７との間の静電容量など）が低くなる。したがって、高周波特性が改善される。この構成は、カスコード回路と等価である。
【００９２】
図５Ｂに示すように、ソース１０５、第１ゲート１０６、第２ゲート１０７、ドレイン１０８は、大電流をスイッチングまたは増幅できるように、それぞれ一方向（図５Ｂにおける上下方向）に細長く延びるパターンを有している。エアブリッジ配線１０９は、その一方向に対して垂直な方向（図５Ｂにおける左右方向）に５μｍの幅で細長く延びるパターンを有している。エアブリッジ配線１０９は、図５Ｂにおける上下方向に関して周期的に、具体的には図５Ｂ中に示す１００μｍピッチで、複数設けられている。典型的な例では、図５Ｂにおける上下方向のパターン寸法（ゲート幅）は６０ｍｍであり、図５Ｂに示す構成単位が６００個含まれる。このように、エアブリッジ配線１０９は、細長く延びるパターンで周期的に設けられているので、第２ゲート１０７に関する静電容量（第１ゲート１０６と第２ゲート１０７との間の静電容量など）があまり増大することがない。
【００９３】
また、スイッチング動作時に、このＨＦＥＴがオフ状態からオン状態へ遷移するとき、ドレイン電圧が負値になる。ここで、このＨＦＥＴでは、ドレイン電圧が大きい負値になれば第２ゲート１０７には順バイアスがかかるので、電荷は、ドレインのコンタクトから第２ゲート１０７を構成する金属電極を通り、さらにエアブリッジ配線１０９を通ってソース１０５へ流れる。これによって、第１ゲート１０６にかかる順バイアス電圧の大きさが制限されて、第１ゲート１０６を流れる電流が大きくはならない。このことは、このＨＦＥＴがスイッチング素子として用いられる場合に、フリーホイール用ダイオードを不要にする利点を生む（詳しくは後述する。）。
【００９４】
図６Ａはさらに別の一実施形態のＨＦＥＴの断面構造を示し、図６Ｂは図６Ａのものを上方から見たときの平面レイアウトを示している。なお、図６Ａ、図６Ｂにおいて図５Ａ、図５Ｂ中の構成要素と対応する構成要素にはそれぞれ１００だけ大きい符号を付して、重複する説明を省略する（特に断らない限り、図５Ａ、図５Ｂの構成と同じであり、同じ作用効果を奏する。）。
【００９５】
図５Ａ、図５Ｂ中のものと同様に、ソース２０５およびドレイン２０８を構成する金属電極はＴｉ／Ａｌ／Ａｕの積層からなり、直下のＡｌ０．３Ｇａ０．７Ｎ層２０３とオーミック接触している。一方、第１ゲート２０６および第２ゲート２０７を構成する金属電極はＷＮ／Ａｕの積層からなる。
【００９６】
このＨＦＥＴでは、第１ゲート２０６を構成する金属電極は、直下のＡｌ０．３Ｇａ０．７Ｎ層２０３の表面に設けられてショットキ接合を形成している。第１ゲート２０６は、図５Ａ、図５Ｂ中のものと同様にショットキ型であるが、そのピンチオフ電圧は−５Ｖになっている。第２ゲート２０７は、ＭＩＳ型であり、ＨｆＯ２からなる絶縁層２１０を有している。ＨｆＯ２は高い誘電率と高い絶縁破壊強さを有するので好ましい。
【００９７】
第１ゲート２０６のゲート長は０．５μｍであり、第２ゲート２０７のゲート長は１．０μｍになっている。また、第２ゲート２０７とドレイン２０８との間の間隔は３μｍになっている。
【００９８】
このＨＦＥＴでは、ショットキ型の第１ゲート２０６を構成する金属電極とその直下のＡｌＧａＮ層２０３との間の漏れ電流が、従来例（図９のもの）に比して低くなるから、第１ゲート２０６の降伏電圧が問題になることはない。また、第２ゲート２０７はＭＩＳ型であるから、ショットキ型に比して漏れ電流が小さくなる。したがって、このＨＦＥＴ全体としてのゲートの漏れ電流が小さくなる。
【００９９】
また、このＨＦＥＴ全体としてのピンチオフ電圧は、第１ゲート２０６のピンチオフ電圧によって定まる。したがって、ＭＩＳ型の第２ゲート２０７を構成する絶縁層２１０に電荷がトラップされて第２ゲート２０７のピンチオフ電圧が変化しても、このＨＦＥＴ全体としてのピンチオフ電圧は実質的に変わらない。したがって、ピンチオフ電圧が設定容易になり、かつ安定する。
【０１００】
図７Ａはさらに別の一実施形態のＨＦＥＴの断面構造を示し、図７Ｂは図７Ａのものを上方から見たときの平面レイアウトを示している。なお、図７Ａ、図７Ｂにおいて図５Ａ、図５Ｂ中の構成要素と対応する構成要素にはそれぞれ２００だけ大きい符号を付して、重複する説明を省略する（特に断らない限り、図５Ａ、図５Ｂの構成と同じであり、同じ作用効果を奏する。）。
【０１０１】
図５Ａ、図５Ｂ中のものと同様に、ソース３０５およびドレイン３０８を構成する金属電極はＴｉ／Ａｌ／Ａｕの積層からなり、直下のＡｌ０．３Ｇａ０．７Ｎ層３０３とオーミック接触している。一方、第１ゲート３０６および第２ゲート３０７を構成する金属電極はＷＮ／Ａｕの積層からなり、それぞれ直下のＡｌ０．３Ｇａ０．７Ｎ層３０３とショットキ接合を形成している。
【０１０２】
このＨＦＥＴでは、第１ゲート３０６と第２ゲート３０７との両方が、直下のＡｌ０．３Ｇａ０．７Ｎ層３０３の表面に設けられて、ノーマリオンとなっている。第１ゲート３０６と第２ゲート３０７のピンチオフ電圧はいずれも−５Ｖである。
【０１０３】
また、このＨＦＥＴでは、第２ゲート３０７とドレイン３０８との間でＡｌ０．３Ｇａ０．７Ｎ層３０３の表面の全域に、第２ゲート３０７とドレイン３０８とにそれぞれオーバラップするように誘電膜３１０が設けられている。この誘電膜３１０は、厚さ４０００ÅのＴｉＯ２からなる。ＴｉＯ２は高い誘電率と高い絶縁破壊強さを有するので好ましい。この誘電膜３１０のお蔭で第２ゲート３０７とドレイン３０８との間の最大電界が低くなり、特に第２ゲート３０７近傍での絶縁破壊が防止される。また、２次元電子ガス３０４のキャリア濃度が高くても電界の集中が起こらないので、チャネルの抵抗が低いにも係わらず絶縁破壊耐圧を高くすることができる。
【０１０４】
ただし、誘電膜３１０のせいで第２ゲート３０７に関する静電容量が増加するため、その分だけ、スイッチング動作時に第２ゲート３０７を通る遷移電流が増加する。しかしながら、ソース・ドレイン間電圧の大部分は第２ゲート３０７とドレイン３０８との間にかかる（電圧降下）。したがって、第１ゲート３０６にかかる電圧の大きさが制限されて、第１ゲート３０６についての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこのＨＦＥＴを駆動するドライバ回路の消費電力が小さくなる。
【０１０５】
次に、このＨＦＥＴのスイッチングの瞬間に、第１ゲート３０６と第２ゲート３０７のゲート幅１ｍｍ当たりに流れる電荷量を計算する。
【０１０６】
ソース・ドレイン間電圧（オフ状態の電圧）が５００Ｖである場合は第２ゲート３０７のゲート幅１ｍｍ当たりに流れる電荷量ΔＱ２は、
ΔＱ２ = q・ns・(Lg2+Lg2d) + 500×Cgeo = 152 pJ/mm      …（１）
によって与えられる。ここで、ｑは電子の電荷、nsは空乏化されていないときの２次元電子ガスの濃度、Lg2は第２ゲート３０７のゲート長、Lg2dは第２ゲート３０７とドレイン３０８との間隔、Cgeoは第２ゲート３０７とドレイン３０８と間のジオメトリック容量（約１５０fF/mm）をそれぞれ表している。この容量Cgeoは誘電膜（ＴｉＯ２）３１０の存在によって大きくなっている。
【０１０７】
第１ゲート３０６のゲート幅１ｍｍ当たりに流れる電荷量ΔＱ１は、
ΔＱ１ = q・ns・Lg1 = 6.4 pJ/mm                        …（２）
によって与えられる。この計算結果から分かるように、第１ゲート３０６のゲート幅１ｍｍ当たりに流れる電荷量ΔＱ１は、第２ゲート３０７のゲート幅１ｍｍ当たりに流れる電荷量ΔＱ２に比して十分に小さい。したがって、上述のように、このＨＦＥＴを駆動するドライバ回路の消費電力が小さくなる。
【０１０８】
従来の単一ゲートを有するＨＦＥＴ（図９のもの）の場合は、上記ΔＱ２の程度に大きい電荷がドライバ回路に流れて、消費電力が大きい。ＧａＮ系のＨＦＥＴのようなスイッチング速度が速いデバイスはスイッチング瞬間の電流が高くなる。この電流はドライバ回路によって制限された場合、スイッチング速度が遅くなって、ＨＦＥＴの消費電力が高くなる。このため、ＧａＮ系のＨＦＥＴにはこの発明が有効である。また、既述のように、誘電膜３１０のせいで第２ゲート３０７に関する静電容量が増加するため、その分だけ、スイッチング動作時に第２ゲート３０７を通る遷移電流が増加する。したがって、そのような誘電膜３１０を有するＨＦＥＴには本発明が特に有効である。
【０１０９】
なお、この図７Ａ、図７Ｂに示したＨＦＥＴのように第１ゲート３０６、第２ゲート３０７がいずれもノーマリオンである場合に、第２ゲート３０７をＭＩＳ型としても良い。
【０１１０】
図８は、例えば図５Ａ、図５Ｂに示したＨＦＥＴを４個（それぞれ符号４０１Ａ、４０１Ｂ、４０１Ｃ、４０１Ｄで示す。）用いて構成された「Ｈブリッジ」スイッチング回路を示している。このスイッチング回路は、４個のＨＦＥＴ４０１Ａ、４０１Ｂ、４０１Ｃ、４０１Ｄを所定のタイミングでオン、オフ制御するドライバ回路４００を含んでいる。４０３はインダクタンス負荷を示している。ドレイン電圧が切り替わって絶対値が大きい負値になった場合（インダクタンス負荷のときに生ずる）に、逆方向のドレイン電流は、既述のように第２ゲート１０７を構成する金属電極からエアブリッジ配線１０９を通ってソース１０５へバイパスされて流れる。これによって、第１ゲート１０６にかかる順バイアス電圧の大きさが制限されて、第１ゲート１０６を流れる電流が大きくはならない。したがって、従来のスイッチング回路（図１１参照）では必要とされたフリーホイール用ダイオードが不要になる。
【０１１１】
この実施形態では、ＧａＮ系のＨＦＥＴに関して述べたが、これに限られるものではない。この発明は、デュアルゲートを有する電界効果トランジスタに広く適用される。
【図面の簡単な説明】
【０１１２】
【図１】この発明の一実施形態のＨＦＥＴの断面構造を示す図である。
【図２】この発明の別の一実施形態のＨＦＥＴの断面構造を示す図である。
【図３】この発明のさらに別の一実施形態のＨＦＥＴの断面構造を示す図である。
【図４Ａ】図３のＨＦＥＴにそれぞれ第２ゲートに接するように誘電膜を設けた例を示す図である。
【図４Ｂ】図３のＨＦＥＴにそれぞれ第２ゲートに接するように誘電膜を設けた例を示す図である。
【図４Ｃ】図３のＨＦＥＴにそれぞれ第２ゲートに接するように誘電膜を設けた例を示す図である。
【図４Ｄ】図３のＨＦＥＴにそれぞれ第２ゲートに接するように誘電膜を設けた例を示す図である。
【図４Ｅ】図３のＨＦＥＴにそれぞれ第２ゲートに接するように誘電膜を設けた例を示す図である。
【図５Ａ】さらに具体化した別の一実施形態のＨＦＥＴの断面構造を示す図である。
【図５Ｂ】図５Ａのものを上方から見たときの平面レイアウトを示す図である。
【図６Ａ】さらに別の一実施形態のＨＦＥＴの断面構造を示す図である。
【図６Ｂ】図６Ａのものを上方から見たときの平面レイアウトを示す図である。
【図７Ａ】さらに別の一実施形態のＨＦＥＴの断面構造を示す図である。
【図７Ｂ】図７Ａのものを上方から見たときの平面レイアウトを示す図である。
【図８】図５Ａ、図５ＢのＨＦＥＴを備えたスイッチング回路の構成を示す図である。
【図９】従来のＧａＮパワーＨＦＥＴの構造を示す図である。
【図１０】従来のデュアルゲート高周波用ＧａＮ ＨＦＥＴの構造を示す図である。
【図１１】図９のＨＦＥＴを４個用いて構成された従来のＨブリッジスイッチング回路の構成を示す図である。
【符号の説明】
【０１１３】
５，１０５，２０５，３０５  ソース
６，１０６，２０６，３０６  第１ゲート
７，１０７，２０７，３０７  第２ゲート
８，１０８，２０８，３０８  ソース
９，１０９，２０９，３０９  エアブリッジ配線
４００  ドライバ回路
４０１Ａ，４０１Ｂ，４０１Ｃ，４０１Ｄ  ＨＦＥＴ
【図１】
2007150282.tif 000003
【図２】
2007150282.tif 000004
【図３】
2007150282.tif 000005
【図４Ａ】
2007150282.tif 000006
【図４Ｂ】
2007150282.tif 000007
【図４Ｃ】
2007150282.tif 000008
【図４Ｄ】
2007150282.tif 000009
【図４Ｅ】
2007150282.tif 000010
【図５Ａ】
2007150282.tif 000011
【図５Ｂ】
2007150282.tif 000012
【図６Ａ】
2007150282.tif 000013
【図６Ｂ】
2007150282.tif 000014
【図７Ａ】
2007150282.tif 000015
【図７Ｂ】
2007150282.tif 000016
【図８】
2007150282.tif 000017
【図９】
2007150282.tif 000018
【図１０】
2007150282.tif 000019
【図１１】
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