(57)【要約】      （修正有）【課題】低い電源電圧でも高いアイソレーション特性を得ることが可能な可変利得増幅器を実現する。【解決手段】可変利得増幅器１は、カスコード型増幅器１０，２０、および減衰器１１１を備えている。カスコード型増幅器１０，２０は、減衰器１１１を介して、互いに並列に接続されている。このとき、単位増幅器としてのカスコード型増幅器が多段に設けられているので、アイソレーション特性を向上させることができる。また、カスコード接続されている電界効果トランジスタは、飽和ドレイン電圧程度の電位で動作していれば良く、バイポーラトランジスタよりも低電圧で動作可能である。【選択図】図１
2007335942.tif 000002
【特許請求の範囲】
【請求項１】
カスコード接続された複数の電界効果トランジスタによって構成されたｎ個（ｎは２以上の整数）のカスコード型増幅器と、減衰器とを備え、
前記ｎ個のカスコード型増幅器は、前記減衰器を介して、互いに並列に接続されていることを特徴とする可変利得増幅器。
【請求項２】
請求項１に記載の可変利得増幅器において、
前記電界効果トランジスタは、ＭＯＳ型である可変利得増幅器。
【請求項３】
請求項１または２に記載の可変利得増幅器において、
前記ｎ個のカスコード型増幅器のうち１番目のカスコード型増幅器は、当該可変利得増幅器の入力端子に接続されており、
前記ｎ個のカスコード型増幅器のうちｊ番目（ｊは２以上ｎ以下の整数）のカスコード型増幅器は、（ｊ−１）個の前記減衰器を介して、前記入力端子に接続されている可変利得増幅器。
【請求項４】
請求項３に記載の可変利得増幅器において、
ｎ番目の前記カスコード型増幅器は、出力電流可変型の増幅器である可変利得増幅器。
【請求項５】
請求項４に記載の可変利得増幅器において、
前記各カスコード型増幅器の出力端が接続された負荷を備え、
ｎ番目の前記カスコード型増幅器は、ソースどうしが接続された第１および第２の電界効果トランジスタを含み、
前記第１および第２の電界効果トランジスタのドレインは、それぞれ、前記負荷および電源に接続される可変利得増幅器。
【請求項６】
請求項１乃至５いずれかに記載の可変利得増幅器において、
前記ｎは２に等しい可変利得増幅器。
【請求項７】
請求項１乃至６いずれかに記載の可変利得増幅器において、
前記カスコード型増幅器は、差動型である可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅器に関する。
【背景技術】
【０００２】
近年のゲートの微細加工技術によりCMOSトランジスタがギガヘルツのRF帯へ適用され、RF-IC、BaseBand-ICが一体となったCMOSプロセスでワンチップの無線システムICを作ることが可能となってきた。
【０００３】
図１１は、一般的な無線通信端末のシステム構成例を示すブロック図である。送信回路、受信回路での利得のバラツキ吸収およびTotal利得の可変、確保等の役割を持つように要所に可変利得増幅器が用いられている。中でも受信回路における初段の増幅器に関して言えば、アンテナから出力される信号が小さい時には低雑音且つ高利得特性を有し増幅器により信号を増大させ、またアンテナから出力される信号が強いときには低利得で高線形性を持つ増幅器として信号を減衰させなければならない。特に希望波に対して隣接チャネル妨害波、次隣接チャネル妨害波、帯域内Blocker等の信号強度の強い妨害波により希望波が劣化しない様に通信規格が厳しく定められているのが一般的である。この様に受信回路の初段で使用する増幅器は特に広い可変範囲と低い雑音、高い線形性を両立することが必要となる場合が多い。
【０００４】
図１２は、特許文献１に記載された可変利得増幅器を示す回路図である。この増幅器は、信号を増幅するための３つのバイポーラトランジスタＱ１，Ｑ２，Ｑ３と、ベース電流制御回路２０１と、を備えている。トランジスタＱ１，Ｑ２，Ｑ３のコレクタは、出力端子Ｏｕｔｐｕｔに接続されているとともに、共通の負荷抵抗である抵抗器ＲＬの一端に接続されている。抵抗器ＲＬの他端は、電源電圧が印加された電源線Ｖｃｃに接続されている。また入力端子Ｉｎｐｕｔは、キャパシタＣｓｒ１を経由して、トランジスタＱ１のベースに接続されている。入力端子Ｉｎｐｕｔは、キャパシタＣｓｒ１と入力信号を減衰させるための減衰器ＡＴ１とを経由して、トランジスタＱ２のベースに接続されている。
【０００５】
減衰器ＡＴ１は、トランジスタＱ１のベースに対して直列に接続されたキャパシタＣｓｒ２と、キャパシタＣｓｈ２とで構成されている。キャパシタＣｓｈ２は、キャパシタＣｓｒ２の後の信号経路（すなわちキャパシタＣｓｒ２とトランジスタＱ２のベースとをつなぐ信号経路）とグラウンドとの間にシャント接続されている。同様にして、入力端子Ｉｎｐｕｔは、キャパシタＣｓｒ１および減衰器ＡＴ１と、入力信号を減衰させるための減衰器ＡＴ２とを経由して、トランジスタＱ３のベースに接続されている。減衰器ＡＴ２は、トランジスタＱ２のベースに対して直列に接続されたキャパシタＣｓｒ３と、キャパシタＣｓｈ３とで構成されている。キャパシタＣｓｈ３は、キャパシタＣｓｒ３の後の信号経路（すなわちキャパシタＣｓｒ３とトランジスタＱ３のベースとをつなぐ信号経路）とグラウンドとの間にシャント接続されている。
【０００６】
このように信号入力端と信号出力端との間に並列に接続された複数の減衰器と単位増幅器を切り替えて使用することにより、可変増幅器全体の利得および線形性を変化させる構成となっている。切り替え段数は、２段以上の任意の段数を選ぶことができるが、図１２においては３段である。
【０００７】
図１３は、図１２中のベース電流制御回路２０１を示す回路図である。同図を参照しつつ、図１２の回路の動作原理を説明する。制御電圧Ｖｃｔｒｌを変化させていったときの可変利得増幅器の動作について、制御電圧Ｖｃｔｒｌが参照電圧Ｖｒ１，Ｖｒ２に対して充分に高い状態では、ベース電流制御回路２０１のトランジスタＱｂ２およびトランジスタＱｂ４がオフ状態となる。そのため、総電流設定用のカレントミラー回路で設定された総ベース電流のすべてがトランジスタＱｂ１を経由して増幅器のトランジスタＱ１のベースに供給される。したがって、それ以外のトランジスタＱ２，Ｑ３はオフ状態となる。
【０００８】
この状態では、トランジスタＱ１には入力端子Ｉｎｐｕｔに入力された信号が減衰器を経由せずに入力される。そのため、最も利得が高くなり、可変増幅器全体の線形性の指標であるＩＩＰ３には、トランジスタＱ１そのものの線形性がそのまま現れる。
【０００９】
制御電圧Ｖｃｔｒｌが低くなるに従い、トランジスタＱ１のベースに供給されていた電流の一部がトランジスタＱ２のベースに供給される。すなわち、制御電圧Ｖｃｔｒｌが低くなるに従い、トランジスタＱ１のベース電流が徐々に減少する一方、トランジスタＱ２のベース電流が徐々に増加する。これにより、トランジスタＱ１はコレクタ電流が減少し徐々に利得が低下していく。一方、トランジスタＱ２はコレクタ電流が増加し徐々に利得が高くなる。トランジスタＱ２経由の信号経路は前述したようにトランジスタＱ１経由の信号経路よりも同一のベース電流である場合の利得が低いため、可変増幅器全体の利得は低下していく（特許文献１の図４参照）。
【００１０】
また、トランジスタＱ２経由の信号経路は前述したようにトランジスタＱ１経由の信号経路よりも同一のベース電流である場合の線形性が高いため、可変増幅器全体の線形性は上昇していく。やがて、制御電圧Ｖｃｔｒｌが低くなると、トランジスタＱ２のコレクタ電流の増加に伴い、トランジスタＱ２の利得が高くなり、トランジスタＱ１がほとんどオフ状態となる。この場合にはトランジスタＱ２の入力に減衰器ＡＴ１が入っているため、可変増幅器全体の利得が低くなるが、可変増幅器全体のＩＩＰ３はトランジスタＱ２そのものの特性にデシベル（ｄＢ）表記した減衰率を加えたものになる。
【００１１】
さらに制御電圧Ｖｃｔｒｌが低くなると、トランジスタＱｂ１およびトランジスタＱｂ３がオフ状態となる。そのためベース電流制御回路２０１の抵抗器ＲｒｅｆおよびトランジスタＱｒｅｆ・Ｑｂｃｓで設定された総ベース電流のすべてがトランジスタＱｂ１を経由してトランジスタＱ３のベースに供給され、他のトランジスタＱ１，Ｑ２はすべてオフ状態となる。この状態では、トランジスタＱ３には入力端子Ｉｎｐｕｔに入力された信号が減衰器ＡＴ１，ＡＴ２を経由して入力されるため、可変増幅器全体の利得は最も低くなり、反対に可変増幅器全体のＩＩＰ３は最も高くなるという動作をする。
【００１２】
本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２が挙げられる。
【特許文献１】特開２００５−１３６８４６号公報
【特許文献２】特開平５−２５９７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、可変利得増幅器においては、入力端子と出力端子間のアイソレーション特性を充分に確保する必要がある。初段の単位増幅器（図１２ではトランジスタＱ１）の入出力端子のアイソレーション量により減衰量がどれだけ確保できるかが決定される。例えば、図１２においてトランジスタＱ１が持つベース−コレクタ間のアイソレーション量が周波数1GHzで−20dBであったとする。減衰器と単位増幅器の組み合わせで可変利得増幅器全体として最低利得を−30dBとしたい。しかしながら、トランジスタＱ１の入出力アイソレーション量が1GHzで−20dBであるため、最低利得が−30dBにまで下がらず、トランジスタＱ１のアイソレーション量−20dB程度で最低利得が決定されてしまう。このように減衰量を充分に確保しようとすると初段の単位増幅器の入出力アイソレーション量がどれだけとれるかが重要となる。
【００１４】
図１４は、特許文献１に記載された他の可変利得増幅器を示す回路図である。また、図１５は、図１４の増幅器の利得およびＩＩＰ３特性の制御電圧依存性の比較を示すグラフである。このように多段にカスコード接続を行なうことでアイソレーションを稼ぐことが可能である。ところが、バイポーラトランジスタが用いられているため、トランジスタを縦積みにした分、電源電圧を上げないと動作が困難になり、充分な特性が得られない。
【課題を解決するための手段】
【００１５】
本発明による可変利得増幅器は、カスコード接続された複数の電界効果トランジスタによって構成されたｎ個（ｎは２以上の整数）のカスコード型増幅器と、減衰器とを備え、上記複数のカスコード型増幅器は、上記減衰器を介して、互いに並列に接続されていることを特徴とする。
【００１６】
この可変利得増幅器においては、単位増幅器としてのカスコード型増幅器が多段に設けられている。これにより、アイソレーション特性を向上させることができる。このとき、カスコード接続されている電界効果トランジスタは、飽和ドレイン電圧程度の電位で動作していれば良く、バイポーラトランジスタよりも低電圧で動作可能である。このため、電源電圧を大きく上げる必要はなくなる。
【発明の効果】
【００１７】
本発明によれば、低い電源電圧でも高いアイソレーション特性を得ることが可能な可変利得増幅器が実現される。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しつつ、本発明による可変利得増幅器の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００１９】
図１（ａ）は、本発明による可変利得増幅器の第１実施形態を示す回路図である。可変利得増幅器１は、ｎ個のカスコード型増幅器１０，２０、および減衰器１１１を備えている。ｎは、２以上の整数であり、本実施形態においては２に等しい。これらのカスコード型増幅器１０，２０は、減衰器１１１を介して、互いに並列に接続されている。
【００２０】
１番目のカスコード型増幅器１０は、キャパシタＣ０を介して、可変利得増幅器１の入力端子Ｖｉｎに接続されている。２番目のカスコード型増幅器２０は、キャパシタＣ０および減衰器１１１を介して、入力端子Ｖｉｎに接続されている。減衰器１１１は、キャパシタＣ１およびキャパシタＣ２によって構成されている。キャパシタＣ１は、入力端子Ｖｉｎおよびカスコード型増幅器２０間の信号経路中に設けられている。キャパシタＣ２は、キャパシタＣ１およびカスコード型増幅器２０間の信号経路と、グラウンドとの間に設けられている。
【００２１】
各カスコード型増幅器１０，２０は、カスコード接続された複数の電界効果トランジスタ（ＦＥＴ）によって構成されている。カスコード型増幅器１０は、ＦＥＴ１１、ＦＥＴ１２およびＦＥＴ１３によって構成されている。これらのＦＥＴ１１，１２，１３は、ＭＯＳ型のＦＥＴである。ＦＥＴ１１は、ソースが接地されるとともに、ゲートがゲート制御端子ＶＧ１１に接続されている。ＦＥＴ１２は、ソースがＦＥＴ１１のドレインに接続されるとともに、ゲートがゲート制御端子ＶＧ１２に接続されている。ＦＥＴ１３は、ソースがＦＥＴ１２のドレインに接続されるとともに、ゲートがゲート制御端子ＶＧ１２に接続されている。ＦＥＴ１３のドレインは、負荷１２１の一端に接続されている。負荷１２１の他端は、電源ＶＤＤに接続されている。
【００２２】
なお、負荷１２１としては、図示した抵抗負荷に限らず、インダクタ等の受動素子を用いてもよいし、能動素子を用いてもよい。また、本実施形態においてはＦＥＴ１２およびＦＥＴ１３のゲートバイアスを共通にしているが、ＦＥＴ１２のゲートバイアス（Ｖ）≧ＦＥＴ１３のゲートバイアス（Ｖ）である限り、それぞれ独立に制御してもよい。
【００２３】
カスコード型増幅器２０は、ＦＥＴ２１、ＦＥＴ２２、ＦＥＴ２３（第１のＦＥＴ）およびＦＥＴ２４（第２のＦＥＴ）によって構成されている。これらのＦＥＴ２１，２２，２３，２４も、ＭＯＳ型のＦＥＴである。ＦＥＴ２１は、ソースが接地されるとともに、ゲートがゲート制御端子ＶＧ２１に接続されている。ＦＥＴ２２は、ソースがＦＥＴ２１のドレインに接続され、ゲートには固定電位が与えられる。ＦＥＴ２３は、ソースがＦＥＴ２２のドレインに接続されるとともに、ゲートがゲート制御端子ＶＧ２３に接続されている。ＦＥＴ２４は、ソースがＦＥＴ２２のドレインに接続されるとともに、ゲートがゲート制御端子ＶＧ２４に接続されている。
【００２４】
すなわち、これらのＦＥＴ２３およびＦＥＴ２４は、ソースどうしが接続されている。また、ＦＥＴ２３およびＦＥＴ２４のドレインは、それぞれ、負荷１２１および電源ＶＤＤに接続されている。ＦＥＴ２３は共通負荷である負荷１２１に利得として寄与し、ＦＥＴ２４は利得として寄与しない。かかる構成により、カスコード型増幅器２０は、出力電流可変型の増幅器となっている。
【００２５】
カスコード型増幅器１０の出力端（ＦＥＴ１３のドレイン）およびカスコード型増幅器２０の出力端（ＦＥＴ２３のドレイン）は、共に可変利得増幅器１の出力端子Ｖｏｕｔに接続されている。
【００２６】
図１（ｂ）は、ゲートバイアス制御回路を示すブロック図である。このゲートバイアス制御回路１３０の出力電圧が、上述の各ゲート制御端子ＶＧ１１，ＶＧ１２，ＶＧ２１，ＶＧ２３，ＶＧ２４に印加される。
【００２７】
続いて、可変利得増幅器１の動作を説明する。ここでは、電源電圧Vdd=2.5V、C1=1pF、C2=10pF、各ＦＥＴのゲート長L=0.25um、動作周波数=800ＭＨｚとしている。
【００２８】
<Ａ．高利得設定時の場合>
最大利得設定時（この条件の場合、制御電圧：2〜2.5V）の場合は初段のカスコード型増幅器１０のみ動作する。初段のカスコード型増幅器１０の出力インピーダンスおよび利得を向上させるとともに、入力端子および出力端子間のアイソレーションを向上させるために、カスコード型増幅器を２段構成（カスコード型増幅器１０，２０）で設置した。理論上、段数が増えるにつれてアイソレーションおよび利得は向上していく。しかし、実際には３段、４段と積み重ねた場合、電源電圧に対しては直流的動作範囲が減少するので電源電圧を上げるしかない。また、実装面積が拡大するので寄生容量増大による周波数特性劣化が生じる。これら双方を考慮すると、低電圧且つ高周波帯域で動作させる上では、図1（ａ）に示したような２段カスコード接続が好適である。
【００２９】
図２は、図１（ａ）の利得制御電圧に対する各ゲートバイアス電圧の制御特性を説明するためのグラフである。ＦＥＴ１１のゲートバイアスＶＧ１１は、図２の様に一定電流を流すようにバイアスされている。また、利得および雑音指数が最も良好な状態になるようにするため、ＦＥＴ１２，１３のゲートバイアスＶＧ１２は、ＦＥＴ１１が飽和領域で動作するようにバイアスする。このときＦＥＴ２１のゲートバイアスＶＧ２１は、閾値電圧Ｖｔよりも低いGND（〜０Ｖ）付近の電圧が印加されているため電流は流れておらず、動作していない。
【００３０】
図２に示す利得制御電圧に対する各トランジスタのゲートバイアス状態を実現するための回路例を図３（ａ）および図３（ｂ）に示す。図３（ａ）は、ＦＥＴ１１のゲートバイアスを制御するバイアス回路である。これは利得制御電圧に対してあるリファレンス電圧Vrefを基準として、ＦＥＴ１１，２１のゲートバイアスをカレントミラー回路の折り返し回路で生成・供給している。図３（ｂ）には、ＦＥＴ１２，１３のゲートバイアスＶＧ１２のバイアス回路を示している。
【００３１】
<Ｂ．中間利得（高利得）設定（１）時の場合（１.5〜2V程度の領域）>
最大利得設定時（この条件の場合、制御電圧：2〜2.5V）から制御電圧が降下するに伴いＦＥＴ１２，１３のゲートバイアスＶＧ１２も降下する。この時ＦＥＴ１１のゲートバイアスＶＧ１１は変化せず一定のバイアスを与えている。一方で、ソースドレイン間電圧については、飽和領域から線形領域に動作点が移行するに伴い初段の回路電流（ＦＥＴ１１のドレイン電流IｄｓNM11）が減少し始め、利得も同様に減少していく。この場合、電流（IｄｓNM11）が減少するため出力端子のDC電位（Vdd−RL×IｄｓNM11）が上昇する（RLは共通負荷抵抗）。それにより、出力の線形ダイナミックレンジが減少し、出力側の線形性が劣化してしまう。このため初段において減少する電流と等価分の電圧が２段目のＦＥＴ２１のゲートバイアスに印加され、２段目のカスコード型増幅器２０が動作し始める。このとき、カスコード接続されたＦＥＴ２２のゲートバイアスには、ＦＥＴ２１を飽和領域で動作させるような固定電圧値が印加される。
【００３２】
また、ドレイン側の出力部で電流を可変し利得を可変するためＦＥＴ２３，２４のゲートバイアスについてＶＧ２３>>ＶＧ２４である。そのため、２段目の全ての電流はＦＥＴ２３を通じて共通負荷へ流れる。この時の出力端子のDC電位は、｛Vdd−RL×（IｄｓNM11+ IｄｓNM21）｝となる。IｄｓNM11が減少した分、IｄｓNM21を増加させるため、DC電位を変動させないように出力の線形ダイナミックレンジを補償し、出力側の線形性を確保する。この時入力信号は、初段のカスコード型増幅器１０で消費される電流と共通負荷１２１の電力寄与との合算で特性が決定される。減衰器１１１を介して２段目のカスコード型増幅器２０へ入力された信号は、そこで消費される電流と共通負荷１２１の電力寄与との合算で特性が決定される。この電流補償回路を図４に示す。
【００３３】
入力段増幅器のバイアス動作条件をコピーし、再現できるように入力段と同じ構成のダミー回路を作成している。この時のダミー回路の電流、トランジスタサイズ等は消費電流を抑えるため50から100分の一程度に変換する。印加されるバイアス条件によりダミー回路は50から100分の一程度に変換された電流を再現する。この電流Icomp1を図３のIcomp1端子へ供給することでゲートバイアスＶＧ２１を発生させる。
【００３４】
<Ｃ．中間利得（低利得）設定（２）時の場合（１〜1.5V程度の領域）>
さらに制御電圧を降下させることで初段のカスコード型増幅器１０のＦＥＴ１２，１３のゲートバイアスＶＧ１２をさらに降下させ、電流を減少、利得を減少させ、２段目のカスコード型増幅器２０の電流を増加させることで、交流的動作を初段から２段目へと移行させる。このとき初段の電流が減少しているため入力端に強い信号が印加されると歪みが発生してしまうのが一般的である（特にバイポーラトランジスタでは線形性の劣化が顕著に見られる）。しかし、入力段のＦＥＴ１１の動作領域を飽和領域から線形領域へ動作点を移行させているので、この線形動作領域では歪みに強く、線形性を逸脱して劣化させないようにしている。また、２段目のカスコード型増幅器２０の出力側のＦＥＴ２３，２４のトランジスタサイズ比およびゲートバイアスの印加状態により利得の可変幅を調整している。
【００３５】
<Ｄ．低利得領域設定の場合（0〜1V程度の領域）>
さらに制御電圧を降下させることで初段のカスコード型増幅器１０のＦＥＴ１２，１３のゲートバイアスＶＧ１２をさらに降下させ、電流が流れない状態まで絞り込み、直流的、交流的な動作を停止させる。強入力信号が入力された場合、入力トランジスタが動作し線形性が劣化する要因を作り込んでしまうため、残留的なDCバイアスが無いよう、GNDレベルまで電位を落とすようにする 
【００３６】
このとき、入力端子から減衰器を介して２段目のカスコード増幅器２０のみが動作状態となっている。また、２段目のカスコード型増幅器２０の出力側のＦＥＴ２３，２４のゲートバイアスの状態はＶＧ２３<<ＶＧ２４であり、出力部はＦＥＴ２３，２４のトランジスタサイズ比で共通負荷に対する電流寄与が決まり最終的な最小利得が決定される。
【００３７】
本実施形態の効果を説明する。可変利得増幅器１においては、２段積みカスコード型増幅器１０，２０を用い、利得およびアイソレーション特性を向上させ、減衰量を大きく取ることが出来る。このとき、カスコード接続されているCMOSトランジスタは飽和ドレイン電圧程度の電位関係で動作していれば良く、バイポーラトランジスタより低電圧で動作可能なため、電源電圧を大きく上げる必要はなくなる。
【００３８】
ところで、図１２に示した従来の可変利得増幅器には、上述したアイソレーション特性に関する問題の他にも、２つの問題がある。１つ目に関し、例えば利得が可変していく中間的な利得設定の中でトランジスタＱ１，Q２との電流（動作）が移り変わるとき、初段トランジスタＱ１の動作電流が微小の状態が必ず存在する。このトランジスタＱ１が微小電流動作状態の時、強入力信号が印加されるとトランジスタＱ１から大きな歪みが発生し、線形性、IIP3が劣化することが問題である。各増幅器の電流動作遷移の中で各トランジスタは微小電流動作領域を持ち、この領域では同じ問題を抱える。
【００３９】
２つ目は、低利得設定時の雑音特性が悪いことである。図１２の従来技術は、減衰器と増幅器の並列接続された多段構成の回路であるため、低利得設定時の雑音特性が入力に加算される減衰量でほぼ決定される。そのため、低利得時の雑音指数が悪くなる。
【００４０】
上記１つ目の問題は、バイポーラでは非飽和、飽和領域に関わらず顕著に見られる。本実施形態ではこのような微小電流領域にあるとき顕著な歪みの劣化を発生させないよう初段のＦＥＴ１１の動作領域を線形領域VDS_NM11<Vtにあるように制御し、著しい劣化を防いでいる。このことは、上述の<Ｃ．中間利得（低利得）設定（２）時の場合（１〜1.5V程度の領域）>で説明したとおりである。
【００４１】
２つ目の問題に対しては、回路構成の上で最終段のカスコード型増幅器２０に出力電流可変型の増幅器を適用することで一部の減衰可変量を持たせ、容量で構成する減衰器１１１の減衰量を小さくしている。そうすることで増幅器の頭に付く固定減衰量を小さくし、低利得時の雑音指数を改善した。
【００４２】
図５は、利得に対する雑音指数の特性を示すグラフである。同図において線Ｌ１および線Ｌ２は、それぞれ、可変利得増幅器１および従来例についての特性を示している。最大利得20dB、最小利得−20dＢ、利得可変幅40dＢで設定した時の従来例との比較である。最大利得時の雑音指数は双方とも変わらないが、利得を下げた時に同じ可変利得幅が大きくことなることが分かる。
【００４３】
したがって、特許文献１にあるように、減衰器のみで可変幅を調整するものと比較すると、入力部の減衰器での加算された減衰量がそのまま雑音指数に反映されるため減衰量を大きくとろうとすると必然的に雑音指数が悪化する。しかし、可変利得増幅器１の場合、入力部の減衰器１１１と出力部での電流可変型の増幅器（カスコード型増幅器２０）との組み合わせで低利得時の減衰量を決めているため、同じ値での低利特設定の時を比較すると、入力部の減衰量が小さいため雑音特性が良く、雑音特性と線形性が両立可能となる。
【００４４】
図６には、可変利得増幅器１について、利得制御電圧に対する線形利得特性を示している。また、図７には、可変利得増幅器１について、利得制御電圧に対する線形利得とIIP3特性を示している。
【００４５】
以上説明したように、本実施形態によれば、以下の効果がもたらされる。高周波帯域における可変利得増幅器は低雑音且つ広い範囲での利得可変を可能とし、小信号が入力されるような高利得設定時は低雑音特性を有し、大信号が入力されるような低利得設定時では信号入出力端での高アイソレーションを確保するとともに歪みの劣化を防ぎ高い線形性を実現できる。
【００４６】
また、電源電圧を上げることなく多段積みカスコードを構成でき、利得向上、アイソレーション向上を図ることが出来、またチップ上での面積を増大させることなくＣＭＯＳアナログ集積回路を実現することができる。
【００４７】
なお、特許文献２には、互いに並列に接続された複数のカスコード型増幅器を備える高周波高出力増幅装置が開示されている。この増幅装置においては、可変利得増幅器１とは異なり、カスコード型増幅器どうしが減衰器を介さずに接続されている。
【００４８】
しかしながら、この増幅装置には次のような問題がある。受信部では強入力時線形性を考慮し、負の大きな利得且つ高い線形性を確保しなければならないケースがしばしばある。この場合、上記増幅装置では、カスコード増幅器のベース接地側ゲートバイアスを下げ、電流を大きく絞った形で負の大きな利得を実現することが可能である。ところが、電流を大きく絞ったことが原因で、高電力の信号が入力されると入力側トランジスタで信号が大きく歪んでしまい、入力側線形性を確保することが困難になる。可変利得増幅器１によれば、かかる問題も回避することができる。
（第２実施形態）
【００４９】
図８は、本発明による可変利得増幅器の第２実施形態を示す回路図である。可変利得増幅器２は、３個のカスコード型増幅器３０，４０，５０、および２個の減衰器１１２，１１３を備えている。これらのカスコード型増幅器３０，４０，５０は、減衰器１１２，１１３を介して、互いに並列に接続されている。具体的には、カスコード型増幅器３０およびカスコード型増幅器４０間に減衰器１１２が設けられ、カスコード型増幅器４０およびカスコード型増幅器５０間に減衰器１１３が設けられている。
【００５０】
カスコード型増幅器３０およびカスコード型増幅器４０の回路構成は、共に図１で説明したカスコード型増幅器１０と同様である。すなわち、ＦＥＴ３１，４１がカスコード型増幅器１０のＦＥＴ１１に、ＦＥＴ３２，４２がＦＥＴ１２に、ＦＥＴ３３，４３がＦＥＴ１３に対応する。カスコード型増幅器５０の回路構成は、図１のカスコード型増幅器２０と同様である。すなわち、ＦＥＴ５１，５２，５３，５４がそれぞれ、カスコード型増幅器２０のＦＥＴ２１，２２，２３，２４に対応する。
【００５１】
ＦＥＴ３１，５１，５３，５４のゲートは、それぞれゲート制御端子ＶＧ３１，ＶＧ５１，ＶＧ５３，ＶＧ５４に接続されている。また、ＦＥＴ３２，３３のゲートはゲート制御端子ＶＧ３２に、ＦＥＴ４２，４３のゲートはゲート制御端子ＶＧ４２に接続されている。
【００５２】
減衰器１１２，１１３の回路構成も、図１の減衰器１１１と同様である。すなわち、キャパシタＣ１１，１３が減衰器１１１のキャパシタＣ１に、キャパシタＣ１２，１４が減衰キャパシタＣ２に対応する。可変利得増幅器２の動作原理は、可変利得増幅器１と同様である。
【００５３】
可変利得増幅器２によれば、減衰量および可変利得幅を一層増大させることができる。これを応用すれば原理上任意の段数が設定可能であるが、出力端子に接続されるトランジスタ数が多くなり、寄生容量成分が増加する。そのため、高周波帯での利得特性が劣化し、高周波特性に不向きとなる。よって、３段並列接続までが好適である。
【００５４】
また、集積化する際、容量受動素子の実装面積は、トランジスタに比べ一般的に大きい。そのため、従来技術と比較すると、同じ可変利得幅を実現しようとした場合、使用する容量の数もしくは容量値が減るため、集積化における面積も低減できる。本実施形態のその他の効果は、可変利得増幅器１と同様である。
（第３実施形態）
【００５５】
図９は、本発明による可変利得増幅器の第３実施形態を示す回路図である。可変利得増幅器３は、カスコード型増幅器６０，７０、および減衰器１１４を備えている。これらのカスコード型増幅器６０，７０は、減衰器１１４を介して、互いに並列に接続されている。
【００５６】
カスコード型増幅器６０は、ＦＥＴ６１〜６６によって構成されている。ＦＥＴ６１，６３，６５は、図１のＦＥＴ１１，１２，１３と同様にして、カスコード接続されている。ＦＥＴ６１のゲートが非反転入力端子Ｖｉｎ＋に接続されている。また、ＦＥＴ６５のドレインが負荷１２２に接続されている。
【００５７】
ＦＥＴ６２，６４，６６も、図１のＦＥＴ１１，１２，１３と同様にして、カスコード接続されている。ＦＥＴ６２のゲートが反転入力端子Ｖｉｎ−に接続されている。また、ＦＥＴ６６のドレインが負荷１２３に接続されている。
【００５８】
カスコード型増幅器７０は、ＦＥＴ７１〜７８によって構成されている。ＦＥＴ７１，７３，７５は、図１のＦＥＴ２１，２２，２３と同様にして、カスコード接続されている。ＦＥＴ７７は、ソースがＦＥＴ７５のソースに接続されるとともに、ドレインが電源ＶＤＤに接続されている。ＦＥＴ７１のゲートが減衰器１１４を介して非反転入力端子Ｖｉｎ＋に接続されている。また、ＦＥＴ７５のドレインが負荷１２２に接続されている。
【００５９】
ＦＥＴ７２，７４，７６も、図１のＦＥＴ２１，２２，２３と同様にして、カスコード接続されている。ＦＥＴ７８は、ソースがＦＥＴ７６のソースに接続されるとともに、ドレインが電源ＶＤＤに接続されている。ＦＥＴ７２のゲートが減衰器１１４を介して反転入力端子Ｖｉｎ−に接続されている。また、ＦＥＴ７６のドレインが負荷１２３に接続されている。
【００６０】
ＦＥＴ６１，６２，７１，７２，７５，７６，７７，７８のゲートは、それぞれゲート制御端子ＶＧ６１，ＶＧ６２，ＶＧ７１，ＶＧ７２，ＶＧ７５，ＶＧ７６，ＶＧ７７，ＶＧ７８に接続されている。また、ＦＥＴ６３，６５のゲートはゲート制御端子ＶＧ６５に、ＦＥＴ６４，６６のゲートはゲート制御端子ＶＧ６６に接続されている。
【００６１】
減衰器１１４は、キャパシタＣ３１〜Ｃ３４によって構成されている。キャパシタＣ３１は、非反転入力端子Ｖｉｎ＋およびカスコード型増幅器７０間の信号経路中に設けられている。キャパシタＣ３２は、キャパシタＣ３１およびカスコード型増幅器７０間の信号経路と、グラウンドとの間に設けられている。キャパシタＣ３３は、反転入力端子Ｖｉｎ−およびカスコード型増幅器７０間の信号経路中に設けられている。キャパシタＣ３４は、キャパシタＣ３３およびカスコード型増幅器７０間の信号経路と、グラウンドとの間に設けられている。可変利得増幅器３の動作原理は、可変利得増幅器１と同様である。
【００６２】
可変利得増幅器３は、入出力インターフェイスが差動信号を欲しい場合に好適に用いることができる。特に携帯無線端末システムを考えた時、アンテナに直結した不要な信号を除去するためのバンドパスフィルタを接続することが一般的であるが、これらのバンドパスフィルタが入力単相信号出力差動信号のようなバランタイプのものも数多くあり、システムにあった信号インターフェイスを取ることが可能である。不要なロスを考慮する必要がなくシステムにあった回路を提供することができる。本実施形態のその他の効果は、可変利得増幅器１と同様である。
（第４実施形態）
【００６３】
図１０は、本発明による可変利得増幅器の第４実施形態を示す回路図である。可変利得増幅器４は、カスコード型増幅器８０，９０，１００、および減衰器１１５，１１６を備えている。これらのカスコード型増幅器８０，９０，１００は、減衰器１１５，１１６を介して、互いに並列に接続されている。具体的には、カスコード型増幅器８０およびカスコード型増幅器９０間に減衰器１１５が設けられ、カスコード型増幅器９０およびカスコード型増幅器１００間に減衰器１１６が設けられている。
【００６４】
カスコード型増幅器８０およびカスコード型増幅器９０の回路構成は、共に図９で説明したカスコード型増幅器６０と同様である。すなわち、ＦＥＴ８１，９１がカスコード型増幅器６０のＦＥＴ６１に、ＦＥＴ８２，９２がＦＥＴ６２に、ＦＥＴ８３，９３がＦＥＴ６３に、ＦＥＴ８４，９４がＦＥＴ６４に、ＦＥＴ８５，９５がＦＥＴ６５に、ＦＥＴ８６，９６がＦＥＴ６６に対応する。カスコード型増幅器１００の回路構成は、図９のカスコード型増幅器７０と同様である。すなわち、ＦＥＴ１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８がそれぞれ、カスコード型増幅器７０のＦＥＴ７１，７２，７３，７４，７５，７６，７７，７８に対応する。
【００６５】
ＦＥＴ８１，８２，９１，９２，１０１，１０２，１０５，１０６，１０７，１０８のゲートは、それぞれゲート制御端子ＶＧ８１，ＶＧ８２，ＶＧ９１，ＶＧ９２，ＶＧ１０１，ＶＧ１０２，ＶＧ１０５，ＶＧ１０６，ＶＧ１０７，ＶＧ１０８に接続されている。また、ＦＥＴ８３，８５のゲートはゲート制御端子ＶＧ８５に、ＦＥＴ８４，８６のゲートはゲート制御端子ＶＧ８６に、ＦＥＴ９３，９５のゲートはゲート制御端子ＶＧ９５に、ＦＥＴ９４，９６のゲートはゲート制御端子ＶＧ９６に接続されている。
【００６６】
減衰器１１５，１１６の回路構成も、図９の減衰器１１４と同様である。すなわち、キャパシタＣ４１，Ｃ５１が減衰器１１４のキャパシタＣ３１に、キャパシタＣ４２，Ｃ５２がキャパシタＣ３２に、キャパシタＣ４３，Ｃ５３がキャパシタＣ３３に、キャパシタＣ４４，Ｃ５４がキャパシタＣ３４に対応する。可変利得増幅器４の動作原理は、可変利得増幅器１と同様である。
【００６７】
可変利得増幅器４によれば、減衰量および可変利得幅を一層増大させることができる。また、可変利得増幅器４は、入出力インターフェイスが差動信号を欲しい場合に好適に用いることができる。本実施形態のその他の効果は、可変利得増幅器１と同様である。
【００６８】
本発明による可変利得増幅器は、上記実施形態に限定されるものではなく、様々な変形が可能である。
【００６９】
本発明は、通信機、携帯電話端末等の移動体無線通信機器（例えば図１１参照）における信号処理に用いられる可変利得増幅器に好適に適用することができる。中でも受信前段の信号処理に特に好適に用いることができる。
【図面の簡単な説明】
【００７０】
【図１】（ａ）は、本発明による可変利得増幅器の第１実施形態を示す回路図である。（ｂ）は、ゲートバイアス制御回路を示すブロック図である。
【図２】図１（ａ）の利得制御電圧に対する各ゲートバイアス電圧の制御特性を説明するためのグラフである。
【図３】（ａ）および（ｂ）は、図２に示す利得制御電圧に対する各トランジスタのゲートバイアス状態を実現するための回路例を示す回路図である。
【図４】回路電流補償回路の例を示す回路図である。
【図５】利得に対する雑音指数の特性を示すグラフである。
【図６】利得制御電圧に対する線形利得特性を示すグラフである。
【図７】利得制御電圧に対する線形利得とIIP3特性を示すグラフである。
【図８】本発明による可変利得増幅器の第２実施形態を示す回路図である。
【図９】本発明による可変利得増幅器の第３実施形態を示す回路図である。
【図１０】本発明による可変利得増幅器の第４実施形態を示す回路図である。
【図１１】一般的な無線通信端末のシステム構成例を示すブロック図である。
【図１２】特許文献１に記載された可変利得増幅器を示す回路図である。
【図１３】図１２中のベース電流制御回路を示す回路図である。
【図１４】特許文献１に記載された他の可変利得増幅器を示す回路図である。
【図１５】図１４の増幅器の利得およびＩＩＰ３特性の制御電圧依存性の比較を示すグラフである。
【符号の説明】
【００７１】
１〜４    可変利得増幅器
１０    カスコード型増幅器
１１〜１３    ＦＥＴ
２０    カスコード型増幅器
２１〜２４    ＦＥＴ
３０    カスコード型増幅器
３１〜３３    ＦＥＴ
４０    カスコード型増幅器
４１〜４３    ＦＥＴ
５０    カスコード型増幅器
５１〜５４    ＦＥＴ
６０    カスコード型増幅器
６１〜６６    ＦＥＴ
７０    カスコード型増幅器
７１〜７８    ＦＥＴ
８０    カスコード型増幅器
８１〜８６    ＦＥＴ
９０    カスコード型増幅器
９１〜９６    ＦＥＴ
１００    カスコード型増幅器
１０１〜１０８    ＦＥＴ
１１１〜１１６    減衰器
１２１〜１２３    負荷
１３０    ゲートバイアス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007335942.tif 000007
【図６】
2007335942.tif 000008
【図７】
2007335942.tif 000009
【図８】
2007335942.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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