(57)【要約】【課題】ゲート電極における配線抵抗が小さく且つゲート電極とシェアードコンタクトプラグとのコンタクト抵抗が小さい半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１０の上に形成された、フルシリサイド化された第１のゲート配線１９Ａと、第１のゲート配線１９Ａの側面上に形成された第１のサイドウォール２１Ａと、活性領域１２に形成された不純物拡散層１４Ｂとを備えている。半導体基板１０の上に形成された層間絶縁膜３５には、第１のゲート配線１９Ａ及び不純物拡散層１４Ｂと接続されたシェアードコンタクトプラグ２４が形成されている。第１のゲート配線１９Ａは、シェアードコンタクトプラグ２４と接続された部分において、第１のサイドウォール２１Ａから突出した突出部２０Ａを有している。【選択図】図１
2007150244.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域と、
前記半導体基板における前記素子分離領域に囲まれた領域である活性領域と、
前記半導体基板の上に形成され、フルシリサイド化された第１のゲート配線と、
前記第１のゲート配線の側面上に形成された絶縁性の第１のサイドウォールと、
前記活性領域に形成された不純物拡散層と、
前記半導体基板の上に形成され、前記第１のゲート配線の一部と前記不純物拡散層の一部とに跨る領域を露出する開口部を有する層間絶縁膜と、
前記開口部内に形成された導電性材料からなり、前記第１のゲート配線及び前記不純物拡散層と接続されたコンタクトプラグとを備え、
前記第１のゲート配線は、前記コンタクトプラグと接続された部分において、前記第１のサイドウォールから突出した突出部を有していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート配線における突出部は、前記第１のサイドウォールの上面の一部を覆っていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート配線は、第１のゲート電極と該第１のゲート電極と一体に形成された第１の配線とからなり、
前記コンタクトプラグは、前記第１の配線と接続されており、
前記突出部は、前記第１の配線における前記コンタクトプラグと接続された部分に設けられており、
前記第１のゲート電極は、前記第１のサイドウォールから突出していないことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のサイドウォールは、前記第１の配線における前記突出部が設けられた部分の側面上に形成された部分の高さが、前記第１のゲート電極の側面上に形成された部分の高さよりも低くいことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１のゲート配線は、前記活性領域の上に第１のゲート絶縁膜を介して形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置は、
前記半導体基板の上に前記第１のゲート配線と間隔をおいて形成され、フルシリサイド化された第２のゲート配線と、
前記活性領域の上における前記第２のゲート配線の下側部分に形成された第２のゲート絶縁膜と、
前記第２のゲート配線の側面上に形成された絶縁性の第２のサイドウォールとをさらに備え、
前記不純物拡散層は、前記活性領域における前記第２のゲート配線と前記第１のゲート配線との間の領域に形成されたソースドレイン領域であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記ソースドレイン領域は、前記活性領域における前記第２のゲート配線の側方の領域に形成された第１の拡散層と、前記活性領域における前記第１の拡散層と比べて前記第２のゲート配線から離れた位置で且つ前記第１の拡散層よりも深い位置に形成された第２の拡散層とを有し、
前記コンタクトプラグは、前記第２の拡散層と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６又は７に記載の半導体装置において、
前記第２のゲート配線は、第２のゲート電極と該第２のゲート電極と一体に形成された第２の配線とからなり、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成されており且つ前記第２のサイドウォールから突出していないことを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１のゲート配線は、ニッケルシリサイドからなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置は、
前記層間絶縁膜と前記半導体基板との間に形成された下地保護膜をさらに備えていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記コンタクトプラグは、シリサイド層を介して前記不純物拡散層と電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
半導体基板に素子分離領域を形成して、前記半導体基板に前記素子分離領域に囲まれた活性領域を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記半導体基板の上に、シリコンを含む半導体材料からなる第１のゲート配線形成膜を形成する工程（ｂ）と、
前記第１のゲート配線形成膜の側面上に絶縁性の第１のサイドウォールを形成する工程（ｃ）と、
前記工程（ｂ）よりも後に、前記活性領域に不純物拡散層を形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、前記第１のゲート配線形成膜をフルシリサイド化して第１のゲート配線を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板上の全面に層間絶縁膜を形成する工程（ｆ）と、
前記層間絶縁膜をエッチングして、前記第１のゲート配線の一部と前記不純物拡散層の一部とに跨る領域に開口部を形成する工程（ｇ）と、
前記開口部に導電性材料を充填することにより、前記第１のゲート配線及び前記不純物拡散層と電気的に接続するコンタクトプラグを形成する工程（ｈ）とを備え、
前記工程（ｅ）では、前記第１のゲート配線における前記コンタクトプラグと接続される部分に、前記第１のサイドウォールから突出した突出部を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第１のゲート配線における突出部を、前記第１のサイドウォールの上面の一部を覆うように形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第１のゲート配線形成膜から第１のゲート電極及び第１の配線が一体に形成された前記第１のゲート配線が形成され、
前記工程（ｄ）と前記工程（ｅ）との間に、前記第１のゲート配線形成膜における前記第１のゲート電極となる部分をエッチングして、前記第１のゲート配線形成膜における前記第１のゲート電極となる部分の膜厚を、前記ゲート配線形成膜における前記第１の配線の前記突出部が形成される部分の膜厚よりも薄くする工程（ｉ）をさらに備え、
前記工程（ｅ）では、前記第１のゲート電極が、前記第１のサイドウォールから突出しないことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｉ）では、前記第１のゲート配線形成膜における前記第１の配線の前記突出部となる部分の膜厚を、前記第１のサイドウォールの高さの２分の１以上とすることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｉ）では、前記第１のゲート配線形成膜における前記第１のゲート電極となる部分の膜厚を、前記第１のサイドウォールの高さの２分の１未満とすることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法は、
前記工程（ｉ）と前記工程（ｅ）との間に、前記第１のゲート配線形成膜における前記第１の配線の前記突出部となる部分の側面上に形成された前記サイドウォールの高さを、前記第１のゲート配線形成膜における前記第１のゲート電極となる部分の側面上に形成された前記第１のサイドウォールの高さよりも低くする工程（ｊ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ｊ）では、前記突出部を形成する領域において、前記第１のサイドウォールの高さを、前記第１のゲート配線形成膜の上面の高さよりも低くすることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２〜１８のいずれか１項に記載の半導体装置の製造方法は、
前記工程（ｅ）と前記工程（ｆ）との間に、前記半導体基板上の全面に下地保護膜を形成する工程（ｋ）をさらに備え、
前記工程(ｆ)では、前記下地絶縁膜の上に前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２〜１９のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記半導体基板の上に、シリコンを含む半導体材料からなる第２のゲート配線形成膜を前記第１のゲート配線形成膜と間隔をおいて形成し、
前記工程（ｃ）では、前記第２のゲート配線形成膜の側面上に絶縁性の第２のサイドウォールを形成し、
前記工程（ｄ）では、前記活性領域における前記第２のゲート配線形成膜の側方の領域に前記不純物拡散層を形成し、
前記工程（ｅ）では、前記第２のゲート配線形成膜をフルシリサイド化して第２のゲート配線を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法は、
前記工程（ａ）と前記工程（ｂ）との間に、前記活性領域上にゲート絶縁膜を形成する工程（ｌ）をさらに備え、
前記工程（ｂ）では、前記活性領域上に前記ゲート絶縁膜を介して前記第１のゲート配線形成膜及び前記第２のゲート配線形成膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にゲート配線がフルシリサイド化され且つ局所配線構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化及び高速化に伴って、益々半導体装置の微細化の要求が高まっている。半導体装置の微細化に伴い、ゲート電極のコンタクト抵抗及び配線抵抗が増大する傾向にあり、コンタクト抵抗及び配線抵抗を低減するために、ゲート電極のシリサイド化が行われている。
【０００３】
また、半導体装置の内部に形成される、ゲート電極とソースドレイン拡散層とを接続する配線等の構造を局所配線構造とすることにより配線抵抗を低減することが行われている。
【０００４】
例えば、ゲート電極とソースドレイン拡散層とを電気的に接続するシェアードコンタクトプラグは、層間絶縁膜にゲート電極の一部及びソースドレイン拡散層の一部を露出するコンタクトホールを形成し、形成したコンタクトホールに導電性材料を充填することにより形成できる（例えば、特許文献１を参照。）。
【０００５】
図８は、従来のシェアードコンタクトプラグを備えた半導体装置の構成を示す断面図である。図８に示すように従来の半導体装置は、シリコン基板１０１の上にゲート酸化膜１０２を介して形成されたシリコンからなるゲート電極１０３を備えている。ゲート電極１０３の上には、シリサイド層１０４が形成されており、ゲート電極１０３及びシリサイド層１０４の側壁には、側壁酸化膜１０５が形成されている。また、シリコン基板１０１におけるゲート電極１０３の側方下に形成されたソースドレイン領域１０６を備え、ソースドレイン領域１０６の上にはシリサイド層１０７が形成され、ゲート電極１０３及びソースドレイン領域１０６を覆うように層間酸化膜１０８が形成されている。層間酸化膜１０８には、ゲート電極１０３の一部及びソースドレイン領域１０６の一部を露出するようにコンタクトホール１０９が形成され、コンタクトホール１０９内にはシェアードコンタクトプラグ１１０が形成されている。シェアードコンタクトプラグ１１０は、ゲート電極１０３及びソースドレイン領域１０６と電気的に接続されている。
【０００６】
このようなシェアードコンタクトプラグを用いることにより、半導体装置を小型化すると共に、局所配線構造とすることにより配線抵抗を低減し、高速に動作する半導体装置を実現することができる。
【特許文献１】特開平８−１８１２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来のシェアードコンタクトプラグを備えた半導体装置に対して種々の検討を加えた結果、本願発明者らはゲート電極の益々の微細化に伴い、シリコンからなるゲート電極１０３の上にシリサイド層１０４を形成した構成では配線抵抗が増大すると共に、ゲート電極１０３とシェアードコンタクトプラグ１１０との接触面積が減少するためコンタクト抵抗が増大してしまうという問題があることを見出した。
【０００８】
一方、近年、半導体装置を高速化するためにゲート電極のフルシリサイド化が検討されており、ゲート電極をフルシリサイド化することによって配線抵抗の低減を図ることが期待される。しかし、ゲート電極とシェアードコンタクトプラグとの接触面積が減少することによるコンタクト抵抗の増大という問題は依然として生じる。
【０００９】
本発明は、前記従来の問題を解決し、ゲート電極における配線抵抗が小さく且つゲート電極とシェアードコンタクトプラグとのコンタクト抵抗が小さい半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、シェアードコンタクトプラグの形成領域において、ゲート配線がサイドウォールから突出した突出部を有している構成とする。
【００１１】
具体的に本発明に係る半導体装置は、半導体基板に形成された素子分離領域と、半導体基板における素子分離領域に囲まれた領域である活性領域と、半導体基板の上に形成され、フルシリサイド化された第１のゲート配線と、第１のゲート配線の側面上に形成された絶縁性の第１のサイドウォールと、活性領域に形成された不純物拡散層と、半導体基板の上に形成され、第１のゲート配線の一部と不純物拡散層の一部とに跨る領域を露出する開口部を有する層間絶縁膜と、開口部内に形成された導電性材料からなり、第１のゲート配線及び不純物拡散層と接続されたコンタクトプラグとを備え、第１のゲート配線は、コンタクトプラグと接続された部分において、第１のサイドウォールから突出した突出部を有していることを特徴とする。
【００１２】
本発明の半導体装置によれば、第１のゲート配線は、コンタクトプラグと電気的に接続された部分において、第１のサイドウォールから突出した突出部を有しているため、シェアードコンタクトプラグとゲート配線との接触面積を大きくすることができる。従って、ゲート配線とシェアードコンタクトプラグとのコンタクト抵抗を低減できる。また、ゲート配線がフルシリサイド化されているため、ゲート配線の配線抵抗を小さくすることができる。
【００１３】
本発明の半導体装置において、第１のゲート配線における突出部は、第１のサイドウォールの上面の一部を覆っていることが好ましい。このような構成とすることにより、シェアードコンタクトプラグ用のコンタクトホールを形成する際にサイドウォールを突出部により保護することができる。従って、コンタクトホールを形成する際にサイドウォールがエッチングされにくくなるので、コンタクトホールの底面に浅い不純物拡散層が露出することを防ぐことができる。その結果、シェアードコンタクトプラグと浅い不純物拡散層とが短絡することがなく、接合耐圧が低下したり、接合リーク電流が増大したりすることのない半導体装置を実現することができる。
【００１４】
本発明の半導体装置において、第１のゲート配線は、第１のゲート電極と該第１のゲート電極と一体に形成された第１の配線とからなり、コンタクトプラグは、第１の配線と接続されており、突出部は、第１の配線におけるコンタクトプラグと接続された部分に設けられており、第１のゲート電極は、第１のサイドウォールから突出していないことが好ましい。このような構成とすることにより、シェアードコンタクトプラグ以外に、ソースドレイン領域と接続されたコンタクトプラグを形成する場合に、コンタクトプラグとゲート電極とが短絡することを防ぐことができる。
【００１５】
本発明の半導体装置において、第１のサイドウォールは、第１の配線における突出部が設けられた部分の側面上に形成された部分の高さが、第１のゲート電極の側面上に形成された部分の高さよりも低くいことが好ましい。このような構成とすることにより、サイドウォールの上面を覆う突出部の形成が容易となり、サイドウォールの保護を確実に行うことが可能となる。
【００１６】
本発明の半導体装置において、第１のゲート配線は、活性領域の上に第１のゲート絶縁膜を介して形成されていることが好ましい。
【００１７】
本発明の半導体装置は、半導体基板の上に第１のゲート配線と間隔をおいて形成され、フルシリサイド化された第２のゲート配線と、活性領域の上における第２のゲート配線の下側部分に形成された第２のゲート絶縁膜と、第２のゲート配線の側面上に形成された絶縁性の第２のサイドウォールとをさらに備え、不純物拡散層は、活性領域における第２のゲート配線と第１のゲート配線との間の領域に形成されたソースドレイン領域であることが好ましい。
【００１８】
本発明の半導体装置において、ソースドレイン領域は、活性領域における第２のゲート配線の側方の領域に形成された第１の拡散層と、活性領域における第１の拡散層と比べて第２のゲート配線から離れた位置で且つ第１の拡散層よりも深い位置に形成された第２の拡散層とを有し、コンタクトプラグは、第２の拡散層と電気的に接続されていることが好ましい。
【００１９】
本発明の半導体装置において、第２のゲート配線は、第２のゲート電極と該第２のゲート電極と一体に形成された第２の配線とからなり、第２のゲート電極は、第２のゲート絶縁膜上に形成されており且つ第２のサイドウォールから突出していないことが好ましい。
【００２０】
本発明の半導体装置において、第１のゲート配線は、ニッケルシリサイドからなることが好ましい。
【００２１】
本発明の半導体装置は、層間絶縁膜と半導体基板との間に形成された下地保護膜をさらに備えていることが好ましい。
【００２２】
本発明の半導体装置において、コンタクトプラグは、シリサイド層を介して不純物拡散層と電気的に接続されていることが好ましい。
【００２３】
本発明に係る半導体装置の製造方法は、半導体基板に素子分離領域を形成して、半導体基板に素子分離領域に囲まれた活性領域を形成する工程（ａ）と、工程（ａ）よりも後に、半導体基板の上に、シリコンを含む半導体材料からなる第１のゲート配線形成膜を形成する工程（ｂ）と、第１のゲート配線形成膜の側面上に絶縁性の第１のサイドウォールを形成する工程（ｃ）と、工程（ｂ）よりも後に、活性領域に不純物拡散層を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のゲート配線形成膜をフルシリサイド化して第１のゲート配線を形成する工程（ｅ）と、工程（ｅ）の後に、半導体基板上の全面に層間絶縁膜を形成する工程（ｆ）と、層間絶縁膜をエッチングして、第１のゲート配線の一部と不純物拡散層の一部とに跨る領域に開口部を形成する工程（ｇ）と、開口部に導電性材料を充填することにより、第１のゲート配線及び不純物拡散層と電気的に接続するコンタクトプラグを形成する工程（ｈ）とを備え、工程（ｅ）では、第１のゲート配線におけるコンタクトプラグと接続される部分に、第１のサイドウォールから突出した突出部を形成することを特徴とする。
【００２４】
本発明の半導体装置の製造方法によれば、第１のゲート配線におけるコンタクトプラグと接続される部分に、第１のサイドウォールから突出した突出部を形成するため、シェアードコンタクトプラグを形成するための凹部を形成する際に、第１のサイドウォールが突出部により保護されるので、第１のサイドウォールがエッチングされにくくなる。その結果、シェアードコンタクトプラグと浅い不純物拡散層との短絡を防ぎ、接合耐圧が低下したり、接合リーク電流が増大したりすることのない半導体装置を実現することが可能となる。
【００２５】
本発明の半導体装置の製造方法において、工程（ｅ）では、第１のゲート配線における突出部を、第１のサイドウォールの上面の一部を覆うように形成することが好ましい。
【００２６】
本発明の半導体装置の製造方法において、工程（ｅ）では、第１のゲート配線形成膜から第１のゲート電極及び第１の配線が一体に形成された第１のゲート配線が形成され、製造方法は、工程（ｄ）と工程（ｅ）との間に、第１のゲート配線形成膜における第１のゲート電極となる部分をエッチングして、第１のゲート配線形成膜における第１のゲート電極となる部分の膜厚を、ゲート配線形成膜における第１の配線の突出部が形成される部分の膜厚よりも薄くする工程（ｉ）をさらに備え、工程（ｅ）では、第１のゲート電極が、第１のサイドウォールから突出しないことが好ましい。
【００２７】
本発明の半導体装置の製造方法において、工程（ｉ）では、第１のゲート配線形成膜における第１の配線の突出部となる部分の膜厚を、第１のサイドウォールの高さの２分の１以上とすることが好ましい。このような構成とすることにより、突出部を確実に形成することが可能となる。
【００２８】
本発明の半導体装置の製造方法では、半導体装置の製造方法において、工程（ｉ）では、第１のゲート配線形成膜における第１のゲート電極となる部分の膜厚を、第１のサイドウォールの高さの２分の１未満とすることが好ましい。このような構成とすることにより、シェアードコンタクトプラグを形成しない領域においては、サイドウォールから突出していない通常のゲート配線を形成することができる。
【００２９】
本発明の半導体装置の製造方法は、工程（ｉ）と工程（ｅ）との間に、第１のゲート配線形成膜における第１の配線の突出部となる部分の側面上に形成されたサイドウォールの高さを、第１のゲート配線形成膜における第１のゲート電極となる部分の側面上に形成された第１のサイドウォールの高さよりも低くする工程（ｊ）をさらに備えていることが好ましい。このような構成とすることにより、第１のサイドウォールの上面を覆う突出部の形成が容易となる。
【００３０】
本発明の半導体装置の製造方法において、工程（ｊ）では、突出部を形成する領域において、第１のサイドウォールの高さを、第１のゲート配線形成膜の上面の高さよりも低くすることが好ましい。
【００３１】
本発明の半導体装置の製造方法は、工程（ｅ）と工程（ｆ）との間に、半導体基板上の全面に下地保護膜を形成する工程（ｋ）をさらに備え、工程(ｆ)では、下地絶縁膜の上に層間絶縁膜を形成することが好ましい。
【００３２】
本発明の半導体装置の製造方法において、工程（ｂ）では、半導体基板の上に、シリコンを含む半導体材料からなる第２のゲート配線形成膜を第１のゲート配線形成膜と間隔をおいて形成し、工程（ｃ）では、第２のゲート配線形成膜の側面上に絶縁性の第２のサイドウォールを形成し、工程（ｄ）では、活性領域における第２のゲート配線形成膜の側方の領域に不純物拡散層を形成し、工程（ｅ）では、第２のゲート配線形成膜をフルシリサイド化して第２のゲート配線を形成することが好ましい。
【００３３】
本発明の半導体装置の製造方法は、工程（ａ）と工程（ｂ）との間に、活性領域上にゲート絶縁膜を形成する工程（ｌ）をさらに備え、工程（ｂ）では、活性領域上にゲート絶縁膜を介して第１のゲート配線形成膜及び第２のゲート配線形成膜を形成することが好ましい。
【発明の効果】
【００３４】
本発明の半導体装置及びその製造方法によれば、ゲート電極における配線抵抗の低減及びゲート電極とシェアードコンタクトプラグとのコンタクト抵抗の低減が可能となる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３６】
図１（ａ）には、半導体基板１０に形成された素子分離領域１１に囲まれた第１の活性領域１３Ａに形成された第１のトランジスタ５１Ａと、第２の活性領域１３Ｂに形成された第２のトランジスタ５１Ｂとを示している。第１のトランジスタ５１Ａは、フルシリサイド化された第１のゲート電極１７Ａと第１の活性領域１３Ａに形成されたソースドレイン領域１４Ａとを有している。また、第２のトランジスタ５１Ｂは、フルシリサイド化された第２のゲート電極１７Ｂと第２の活性領域１３Ｂに形成されたソースドレイン領域１４Ｂとを有している。なお、第１のトランジスタ５１Ａ及び第２のトランジスタ５１Ｂは、いずれもＰ型ＭＩＳトランジスタである。
【００３７】
図１（ｂ）に示すように第２のトランジスタ５１Ｂは、半導体基板１０の素子分離領域１１に囲まれた第２の活性領域１３Ｂの上に形成された第２のゲート絶縁膜１５Ｂと、第２のゲート絶縁膜１５Ｂの上に形成された第２のゲート電極１７Ｂと、第２のゲート電極１７Ｂの側面上に形成された第２のサイドウォール２１Ｂと、第２の活性領域１３Ｂにおける第２のゲート電極１７Ｂの両側方の領域に形成されたＰ型の不純物拡散層であるソースドレイン領域１４Ｂとを備えている。
【００３８】
ソースドレイン領域１４Ｂは、第２のゲート電極１７Ｂの側方下に形成された浅いソースドレイン拡散層（エクステンション領域又はＬＤＤ領域）１４ａと第２のサイドウォール２１Ｂの側方下に形成された深いソースドレイン拡散層１４ｂとからなり、深いソースドレイン拡散層１４ｂの上面にはシリサイド層１６が形成されている。
【００３９】
第２の活性領域１３Ｂの上には、第２のゲート絶縁膜１５Ｂと同じ絶縁膜からなる第１のゲート絶縁膜１５Ａと、第１のゲート絶縁膜１５Ａの上に形成されたフルシリサイド化された第１の配線１８Ａと、第１の配線１８Ａの側面上に形成された第１のサイドウォール２１Ａとが形成されている。第１の配線１８Ａは、第１のサイドウォール２１Ａから突出し、第１のサイドウォール２１Ａの上面の一部を覆う突出部２０Ａを有している。第１の配線１８Ａは、図１（ａ）に示すように第１のトランジスタ５１Ａの第１のゲート電極１７Ａと一体に形成されており、第１のゲート電極１７Ａと第１の配線１８Ａとによりフルシリサイド化された第１のゲート配線１９Ａが形成されている。
【００４０】
また、第２のゲート電極１７Ｂは、図１（ａ）に示すようにフルシリサイド化された第２の配線１８Ｂと一体に形成されており、第２のゲート電極１７Ｂと第２の配線１８Ｂとによりフルシリサイド化された第２のゲート配線１９Ｂが形成されている。第２の配線１８Ｂは、素子分離領域１１及び第１の活性領域１３Ａの上に延在しており、ソースドレイン領域１４Ａとシェアードコンタクトプラグ２４により接続されている。第２の配線１８Ｂにおけるシェアードコンタクトプラグ２４が形成された領域には突出部２０Ｂが形成されている。突出部２０Ｂが形成されている第２の配線１８Ｂの構成は、図１（ｂ）に示す突出部２０Ａが形成されている第１の配線１８Ａの構成と同じである。
【００４１】
半導体基板１０の上には、第２のゲート電極１７Ｂ、第１の配線１８Ａ、第１のサイドウォール２１Ａ及び第２のサイドウォール２１Ｂ等を覆うように、シリコン窒化膜からなる下地保護膜３４が形成され、下地保護膜３４の上にはシリコン酸化膜からなる層間絶縁膜３５が形成されている。
【００４２】
第２の活性領域１３Ｂにおける第２のゲート電極１７Ｂの両側方に形成された深いソースドレイン拡散層１４ｂのうち、一方の領域の上には、第１の配線１８Ａに跨るように層間絶縁膜３５及び下地保護膜３４を貫通して形成されたシェアードコンタクトプラグ２４が形成されており、他方の領域の上には、層間絶縁膜３５及び下地保護膜３４を貫通して形成されたコンタクトプラグ２５が形成されている。コンタクトプラグ２５及びシェアードコンタクトプラグ２４は、コンタクトホールに充填されたタングステン等の導電性材料からなり、それぞれシリサイド層１６を介して深いソースドレイン拡散層１４ｂと接続されている。
【００４３】
本実施形態の半導体装置は、第１の配線１８Ａにおけるシェアードコンタクトプラグ２４と接続された部分に、第１の配線１８Ａが第１のサイドウォール２１Ａから突出した突出部２０Ａを有している。突出部２０Ａの幅は、第１の配線１８Ａの幅に比べて広く形成されているため、第１のゲート配線１９Ａとシェアードコンタクトプラグ２４との接触面積が増大する。従って、第１のゲート配線１９Ａとシェアードコンタクトプラグ２４とのコンタクト抵抗の低減を図ることができる。
【００４４】
また、突出部２０Ａは第１のサイドウォール２１Ａの上面の一部を覆っているため、層間絶縁膜３５及び下地保護膜３４にコンタクトホールを形成する際に、突出部２０Ａがエッチングマスクとして機能し、第１のサイドウォール２１Ａがエッチングされることを抑えることが可能となる。これにより、シェアードコンタクトプラグ用のコンタクトホールを形成する際に、浅いソースドレイン拡散層１４ａが露出することを防ぐことができる。その結果、シェアードコンタクトプラグ２４と浅いソースドレイン拡散層１４ａとが短絡することによる、トランジスタの接合耐圧の低下及び接合リーク電流の増大を抑えることが可能となる。
【００４５】
同様に、第２の配線１８Ｂのシェアードコンタクトプラグ２４と接続された部分に、第２の配線１８Ｂが第２のサイドウォール２１Ｂから突出した突出部２０Ｂを有し、突出部２０Ｂは第２のサイドウォール２１Ｂの上面の一部を覆っており、第２のゲート配線１９Ｂとシェアードコンタクトプラグ２４とのコンタクト抵抗も低減される。
【００４６】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２〜図４は第１の実施形態に係る半導体装置の製造方法について工程順に断面構成を示している。なお、図２〜図４は図１（ａ）のＩｂ−Ｉｂ線箇所における断面を示している。
【００４７】
まず、図２（ａ）に示すように、半導体基板１０の上に、素子を電気的に分離するための素子分離領域１１を例えばＳＴＩ（shallow trench isolation）法により形成する。これにより、半導体基板１０に素子分離領域１１によって囲まれた第２の活性領域１３Ｂが形成される。続いて、半導体基板１０にＰ型不純物であるホウ素をイオン注入してＰ型のウェル１２を形成する。
【００４８】
次に、図２（ｂ）に示すように、第２の活性領域１３Ｂの上に、ドライ酸化法、ウェット酸化法又はラジカル酸素による酸化法等によって、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜１５を形成する。続いて、半導体基板１０の上に全面に亘って、ゲート電極となる膜厚が８０ｎｍのポリシリコン膜２２を例えばＣＶＤ（chemical vapor deposition）法により堆積した後、ポリシリコン膜２２の上に、後の工程においてポリシリコン膜２２の保護膜となる膜厚が６０ｎｍのシリコン酸化膜２３を例えばＣＶＤ法により形成する。このとき、シリコン酸化膜２３の膜厚はポリシリコン膜２２の膜厚よりも薄くする。
【００４９】
次に、図２（ｃ）に示すように、フォトリソグラフィ法及びドライエッチング法により、シリコン酸化膜２３をゲート配線形状（ゲート電極と配線が一体化された形状）にパターニングして第１の保護膜２３Ａ及び第２の保護膜２３Ｂを形成する。
【００５０】
続いて、パターニングされた第１の保護膜２３Ａ及び第２の保護膜２３Ｂをマスクとして、ポリシリコン膜２２及びゲート絶縁膜１５をドライエッチングによりエッチングする。これにより、第１のゲート配線形成膜２２Ａ及び第１のゲート絶縁膜１５Ａと、第２のゲート配線形成膜２２Ｂ及び第２のゲート絶縁膜１５Ｂとが形成される。
【００５１】
続いて、第１のゲート配線形成膜２２Ａ及び第２のゲート配線形成膜２２ＢをマスクとしてＰ型不純物であるホウ素（Ｂ）を第２の活性領域１３Ｂにイオン注入することにより、Ｐ型の浅いソースドレイン拡散層１４ａを形成する。
【００５２】
なお、シリコン酸化膜２３のエッチングには、フルオロカーボンを主成分とするエッチングガスを用いればよく、ポリシリコン膜２２のエッチングには、塩素又は臭素を主成分とするエッチングガスを用いればよい。
【００５３】
次に、図２（ｄ）に示すように、半導体基板１０上の全面に亘って、例えば、膜厚が５０ｎｍのシリコン窒化膜を例えばＣＶＤ法により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行う。これにより、第１のゲート配線形成膜２２Ａ及び第１の保護膜２３Ａの側面と、第２のゲート配線形成膜２２Ｂ及び第２の保護膜２３Ｂの側面とに形成されている部分を残してシリコン窒化膜を除去する。これにより、第１のゲート配線形成膜２２Ａ及び第１の保護膜２３Ａの両側面を連続的に覆う第１のサイドウォール２１Ａと、第２のゲート配線形成膜２２Ｂ及び第２の保護膜２３Ｂの両側面を連続的に覆う第２のサイドウォール２１Ｂが形成される。
【００５４】
次に、図２（ｅ）に示すように、第１のサイドウォール２１Ａ及び第２のサイドウォール２１Ｂをマスクとして第２の活性領域１３ＢにＰ型不純物であるホウ素をイオン注入法により導入し、第２の活性領域１３Ｂにおける第２のゲート配線形成膜２２Ｂの両側方（第２のサイドウォール２１Ｂの外側）の領域にＰ型の深いソースドレイン拡散層１４ｂを形成する。これにより、浅いソースドレイン拡散層１４ａと深いソースドレイン拡散層１４ｂからなるソースドレイン領域１４Ｂが形成される。
【００５５】
続いて、深いソースドレイン拡散層１４ｂの上面に形成された自然酸化膜を除去した後、半導体基板１０の上にスパッタリング法を用いて膜厚が１０ｎｍのニッケル膜（図示せず）を堆積する。その後、窒素雰囲気で半導体基板１０に対して例えば温度が３２０℃の１回目のＲＴＡ（rapid thermal annealing）を行うことにより、半導体基板１０を構成するシリコンとニッケル膜とを反応させる。
【００５６】
次に、例えば、塩酸と過酸化水素水の混酸を用いて、残存する未反応のニッケル膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高温（例えば５５０℃）の２回目のＲＴＡを行う。これにより、深いソースドレイン拡散層１４ｂの上面に低抵抗のシリサイド層１６が形成される。
【００５７】
次に、図３（ａ）に示すように、半導体基板１０上の全面に、フルシリサイド化する際のマスクとなるシリコン酸化膜からなる保護膜３２を形成した後、ＣＭＰ法により保護膜３２の表面を平坦化すると共に、第１の保護膜２３Ａ及び第２の保護膜２３Ｂの上面が露出するまで研磨する。
【００５８】
次に、図３（ｂ）に示すように、窒化シリコン及びポリシリコンに対して酸化シリコンを選択的にエッチングする条件のドライエッチング法又はウェットエッチング法を用いて、第１のゲート配線形成膜２２Ａ及び第２のゲート配線形成膜２２Ｂの上面が露出するまで、第１の保護膜２３Ａ及び第２の保護膜２３Ｂ並びに保護膜３２の上部をエッチングする。なお、シリコン酸化膜を選択的にエッチングするには、ドライエッチング法の場合には、例えば、Ｃ５Ｆ８、Ｏ２及びＡｒをそれぞれ１５ｍｌ／ｍｉｎ（標準状態）、１８ｍｌ／ｍｉｎ（標準状態）及び９５０ｍｌ／ｍｉｎ（標準状態）の流量で、圧力が６．７Ｐａとなるように供給し、高周波（ＲＦ）出力（Ｔ／Ｂ）を１８００Ｗ／１５００Ｗとし、基板温度が０℃の条件で反応性イオンエッチングを行えばよい。
【００５９】
次に、図３（ｃ）に示すように、第１のゲート配線形成膜２２Ａのうち、後工程においてシェアードコンタクトプラグ２４と接続する部分を覆うレジストマスク４１を形成する。ここでは、後工程で突出部２０Ａを形成する領域にレジストマスク４１を形成する。続いて、ドライエッチングによりレジストマスク４１に覆われた部分を除いて第１のゲート配線形成膜２２Ａ及び第２のゲート配線形成膜２２Ｂをエッチングし、膜厚を４０ｎｍとする。なお、図示していないが、第２のゲート配線形成膜２２Ｂについても、突出部２０Ｂを形成する領域にはレジストマスクを形成し、エッチングされないようにする。
【００６０】
次に、図３（ｄ）に示すように、レジストマスク４１を除去した後、保護膜３２の上にスパッタリング法を用いて膜厚が１００ｎｍのニッケルからなる金属膜３３を堆積する。続いて、窒素雰囲気で半導体基板１０に対して４００℃のＲＴＡを行うことにより、第１のゲート配線形成膜２２Ａ及び第２のゲート配線形成膜２２Ｂと、金属膜３３とを反応させてフルシリサイド化を行う。なお、金属膜３３の膜厚は、第１のゲート配線形成膜２２Ａにおける突出部２０Ａを形成する領域の膜厚の１．１倍以上とすることにより、第１のゲート配線形成膜２２Ａ及び第２のゲート配線形成膜２２Ｂのフルシリサイド化を確実に行うことが可能となる。
【００６１】
次に、図３（ｅ）に示すように、未反応の金属膜３３を除去することにより、第１のサイドウォール２１Ａから突出した突出部２０Ａを有する第１の配線１８Ａと第１のサイドウォール２１Ａから突出していない第１のゲート電極１７Ａ（図１参照）とからなるフルシリサイド化された第１のゲート配線１９Ａ（図１参照）が形成される。同時に、第２のサイドウォール２１Ｂから突出した突出部２０Ｂ（図１参照）を有する第２の配線１８Ｂ（図１参照）と第２のサイドウォール２１Ｂから突出していない第２のゲート電極１７Ｂとからなるフルシリサイド化された第２のゲート配線１９Ｂ（図１参照）が形成される。
【００６２】
次に、図４（ａ）に示すように、ドライエッチング法又はウェットエッチング法を用いて保護膜３２を除去した後、半導体基板１０上の全面に、膜厚が５０ｎｍのシリコン窒化膜からなる下地保護膜３４を例えばＣＶＤ法により堆積する。
【００６３】
次に、図４（ｂ）に示すように、下地保護膜３４の上にシリコン酸化膜からなる層間絶縁膜３５を例えばＣＶＤ法により形成した後、ＣＭＰ法により層間絶縁膜３５の表面を平坦化する。その後、層間絶縁膜３５の上にレジストマスク（図示せず）を形成した後、レジストマスクを用いて層間絶縁膜３５及び下地保護膜３４のドライエッチングを行うことにより、一方の深いソースドレイン拡散層１４ｂ上のシリサイド層１６の一部と、第１のサイドウォール２１Ａの一部と、第１の配線１８Ａの突出部２０Ａの一部とを露出する第１のコンタクトホール３５ａを形成する。同時に、他方の深いソースドレイン拡散層１４ｂ上のシリサイド層１６の一部を露出する第２のコンタクトホール３５ｂを形成する。
【００６４】
次に、図４（ｃ）に示すように、レジストマスクを除去した後、半導体基板１０の上にＣＶＤ法を用いてバリアメタル層となるチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をそれぞれ１０ｎｍ及び５ｎｍ堆積する（図示せず）。その後、堆積したバリアメタル層の上にタングステン等からなる金属膜を堆積する。
【００６５】
続いて、第１のコンタクトホール３５ａ及び第２のコンタクトホール３５ｂの外側に堆積された層間絶縁膜３５上の金属膜をＣＭＰ又はエッチバックにより除去する。これにより、一方の深いソースドレイン拡散層１４ｂ上のシリサイド層１６及び第１の配線１８Ａに接続するシェアードコンタクトプラグ２４と、他方の深いソースドレイン拡散層１４ｂ上のシリサイド層１６に接続するコンタクトプラグ２５とが形成される。
【００６６】
本実施形態の半導体装置の製造方法は、第１のゲート配線形成膜２２Ａの突出部２０Ａを形成する部分の膜厚を他の部分よりも厚くして、フルシリサイド化を行っている。これにより、シェアードコンタクトプラグ２４を形成する領域に突出部２０Ａを有する、フルシリサイド化された第１のゲート配線１９Ａを容易に形成することができる。このため、シェアードコンタクトプラグ２４と第１のゲート電極１７Ａとのコンタクト抵抗が小さい半導体装置を容易に形成することができる。
【００６７】
また、第１のサイドウォール２１Ａの上面を覆う第１の配線１８Ａの突出部２０Ａが第１のコンタクトホール３５ａを形成する際のエッチングマスクとなり、第１のサイドウォール２１Ａがエッチングされることを抑えることが可能である。従って、シェアードコンタクトプラグ２４を形成した場合にも、接合耐圧が低下したり、接合リーク電流が増大したりすることのない半導体装置を製造することが可能となる。
【００６８】
第１のサイドウォール２１Ａの上面を覆う突出部２０Ａを形成するには、突出部２０Ａを形成する領域の第１のゲート配線形成膜２２Ａの膜厚を第１のサイドウォール２１Ａの高さの２分の１以上とした状態において、第１のゲート配線形成膜２２Ａをフルシリサイド化すればよい。
【００６９】
本実施形態の半導体装置の製造方法においては、第１のサイドウォール２１Ａの高さは、突出部２０Ａを形成する領域における第１のゲート配線形成膜２２Ａの膜厚と第１の保護膜２３Ａの膜厚との和にほぼ等しい。本実施形態においては第１のゲート配線形成膜２２Ａの膜厚は８０ｎｍであり、第１の保護膜２３Ａの膜厚は６０ｎｍである。従って第１のサイドウォール２１Ａの高さは１４０ｎｍとなり、突出部２０Ａを形成する領域における第１のゲート配線形成膜２２Ａの膜厚は第１のサイドウォール２１Ａの高さの２分の１以上となる。
【００７０】
また、フルシリサイド化の際に第１のゲート配線形成膜２２Ａの上に堆積する金属膜３３の膜厚は１００ｎｍであり、突出部２０Ａを形成する領域における第１のゲート配線形成膜２２Ａの膜厚の１．１倍以上としている。このように、シリコンに対してニッケルが多い条件においては、シリサイド化の際にＮｉ２Ｓｉ及びＮｉ３Ｓｉが形成される。Ｎｉ２Ｓｉ及びＮｉ３Ｓｉが形成されることにより、シリサイド化後の膜厚はポリシリコン膜の約２倍に膨張する。
【００７１】
シェアードコンタクトプラグ２４を形成する領域、すなわち突出部２０Ａを形成する領域においては、第１のゲート配線形成膜２２Ａの膜厚が８０ｎｍであり、第１のサイドウォール２１Ａの高さが１４０ｎｍであるため、フルシリサイド化され、第１のゲート配線形成膜２２Ａの膜厚の約２倍に膨張した第1の配線１８Ａは第１のサイドウォール２１Ａから突出する。また、突出した突出部２０Ａは横方向にも広がるため、第１のサイドウォール２１Ａの上面を覆う。同様に、第２の配線１８Ｂにおける突出部２０Ｂも第２のサイドウォール２１Ｂから突出し、且つ、第２のサイドウォール２１Ｂの上面を覆う。
【００７２】
一方、シェアードコンタクトプラグ２４を形成しない領域、すなわち第２のゲート電極１７Ｂを形成する領域においては、第２のゲート配線形成膜２２Ｂの膜厚がエッチングされ膜厚は４０ｎｍとなっている。従って、フルシリサイド化された場合にも第２のゲート電極１７Ｂが第２のサイドウォール２１Ｂから突出することはない。同様に、第１のゲート電極１７Ａも第１のサイドウォール２１Ａから突出することはない。
【００７３】
なお、ポリシリコン膜２２、シリコン酸化膜２３及び金属膜３３の膜厚は、形成する素子のサイズに応じて適宜変更すればよい。また、突出部２０Ａが第１のサイドウォール２１Ａの上面を覆う領域は、ポリシリコン膜２２とシリコン酸化膜２３との膜厚の比率を変更することにより調整することができる。
【００７４】
本実施形態においては、２個のトランジスタを例に説明を行ったが、半導体基板の上には他のトランジスタが形成されていてもよい。また、トランジスタ以外の素子が形成されていてもよく、シェアードコンタクトプラグにより接続される不純物拡散層はソースドレイン拡散層に限らず、例えばダイオードが形成された不純物拡散層であってもよい。
【００７５】
本実施形態において、第１のゲート配線１９Ａ及び第２のゲート配線１９Ｂをポリシリコン膜２２から形成したが、ポリシリコン膜に代えてアモルファスシリコン膜を用いてもよい。またシリコンを含む他の半導体材料を用いてもよい。
【００７６】
フルシリサイド化のための金属膜３３には、ニッケル膜を用いたが白金等の他のフルシリサイド化用の金属膜を用いてもよい。シリサイド層１６を形成するための金属としてニッケルを用いたが、これに代えて、例えばコバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。また、これらの金属膜の堆積にはスパッタリング法に代えてＣＶＤ法等を用いてもよい。
【００７７】
また、サイドウォールには、シリコン窒化膜を用いたが、シリコン酸化膜とシリコン窒化膜の積層構造を用いてもよい。
【００７８】
また、本実施形態においてはトランジスタを覆う下地保護膜３４を形成したが、必ずしも下地保護膜３４は形成しなくてもよい。この場合、保護膜３２をエッチングせず、保護膜３２の上に層間絶縁膜３５を堆積すればよい。
【００７９】
また、保護膜３２をエッチングした後、下地保護膜３４の堆積を行ったが、保護膜３２を堆積する前に、下地保護膜３４の堆積を行ってもよい。この場合、ＣＭＰ法により、保護膜３２の表面の平坦化を行いながら、第１の保護膜２３Ａ及び第２の保護膜２３Ｂの上端まで研磨する際に、第１の保護膜２３Ａ及び第２の保護膜２３Ｂの上に堆積された下地保護膜３４も研磨し、除去すればよい。
【００８０】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５（ａ）及び（ｂ）は第２の実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８１】
図５（ｂ）に示すように、本実施形態の半導体装置は、第１のサイドウォール２１Ａのシェアードコンタクトプラグ２４の形成領域における高さが、第２のサイドウォール２１Ｂの第２のゲート電極１７Ｂの側面上に形成された部分の高さよりも低い。このため、シェアードコンタクトプラグ２４の形成領域において突出部２０Ａを容易に形成することができ、突出部２０Ａが第１のサイドウォール２１Ａの上面を確実に覆うようにすることができる。他の構成については、第１の実施形態と同じである。
【００８２】
以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図６及び図７は本実施形態に係る半導体装置の製造方法の各工程における断面構成を示している。なお、第２のゲート配線形成膜２２Ｂをエッチングして、第２のゲート配線形成膜２２Ｂの膜厚を第２のサイドウォール２１Ｂの高さの２分の１未満とする工程までは第１の実施形態における図３（ｃ）までの工程と同一であるため説明を省略する。
【００８３】
図６（ａ）に示すように、半導体基板１０の上に、ゲート電極を形成する領域を覆い、突出部を形成する領域に開口を有するレジストマスク４２を形成する。続いて、レジストマスク４２を用いて、突出部を形成する領域の第１のサイドウォール２１Ａ及び第２のサイドウォール２１Ｂの露出部分をエッチングして他の領域よりも高さを低くする。すなわち、第１のサイドウォール２１Ａ及び第２のサイドウォール２１Ｂのシェアードコンタクトプラグ２４の形成領域における高さは、第１のサイドウォール２１Ａの第１のゲート電極１７Ａの側面上に形成された部分及び第２のサイドウォール２１Ｂの第２のゲート電極１７Ｂの側面上に形成された部分の高さよりも低くする。
【００８４】
次に、図６（ｂ）に示すように、レジストマスク４２を除去した後、保護膜３２の上にスパッタリング法を用いて膜厚が１００ｎｍのニッケルからなる金属膜３３を堆積する。続いて、窒素雰囲気で半導体基板１０に対して４００℃のＲＴＡを行うことにより、第１のゲート配線形成膜２２Ａ及び第２のゲート配線形成膜２２Ｂと、金属膜３３とを反応させてフルシリサイド化を行う。
【００８５】
次に、図６（ｃ）に示すように、未反応の金属膜３３を除去することにより、第１のサイドウォール２１Ａから突出した突出部２０Ａを有する第１の配線１８Ａと第１のサイドウォール２１Ａから突出していない第１のゲート電極１７Ａ（図５参照）とからなるフルシリサイド化された第１のゲート配線１９Ａ（図５参照）が形成される。同時に、第２のサイドウォール２１Ｂから突出した突出部２０Ｂ（図５参照）を有する第２の配線１８Ｂ（図５参照）と第２のサイドウォール２１Ｂから突出していない第２のゲート電極１７Ｂとからなるフルシリサイド化された第２のゲート配線１９Ｂ（図５参照）が形成される。
次に、図７（ａ）に示すように、ドライエッチング法又はウェットエッチング法を用いて保護膜３２を除去した後、半導体基板１０上の全面に、膜厚が５０ｎｍのシリコン窒化膜からなる下地保護膜３４を例えばＣＶＤ法により堆積する。
【００８６】
次に、図７（ｂ）に示すように、下地保護膜３４の上にシリコン酸化膜からなる層間絶縁膜３５を例えばＣＶＤ法により形成した後、ＣＭＰ法により層間絶縁膜３５の表面を平坦化する。その後、層間絶縁膜３５の上にレジストマスク（図示せず）を形成した後、レジストマスクを用いて層間絶縁膜３５及び下地保護膜３４のドライエッチングを行うことにより、一方の深いソースドレイン拡散層１４ｂ上におけるシリサイド層１６の一部と、第１のサイドウォール２１Ａの一部と、第１の配線１８Ａの突出部２０Ａの一部とを露出する第１のコンタクトホール３５ａを形成する。同時に、他方の深いソースドレイン拡散層１４ｂ上におけるシリサイド層１６の一部を露出する第２のコンタクトホール３５ｂを形成する。
【００８７】
次に、図７（ｃ）に示すように、第１のコンタクトホール３５ａ及び第２のコンタクトホール３５ｂ内に第１の実施形態と同様にしてタングステン等の導電性材料を埋め込む。これにより、一方の深いソースドレイン拡散層１４ｂ上のシリサイド層１６及び第１の配線１８Ａに接続するシェアードコンタクトプラグ２４と、他方の深いソースドレイン拡散層１４ｂ上のシリサイド層１６に接続するコンタクトプラグ２５とが形成される。
【００８８】
本実施形態の半導体装置の製造方法においては、第１のサイドウォール２１Ａのシェアードコンタクトプラグ２４を形成する領域における高さを、他の領域における高さよりも低くしている。これにより、突出部２０Ａを有する第１の配線１８Ａと突出部がない第１のゲート電極１７Ａとからなる第１のゲート配線１９Ａを容易に形成することができる。また、第２のサイドウォール２１Ｂについても同様の構成とすることにより、突出部２０Ｂを有する第２の配線１８Ｂと突出部がない第２のゲート電極１７Ｂとからなる第２のゲート配線１９Ｂを容易に形成できる。
【００８９】
これにより、シェアードコンタクトプラグ２４を形成するための第１のコンタクトホール３５ａを形成する際に、第１のサイドウォール２１Ａがエッチングされることを抑えることができる。その結果、シェアードコンタクトプラグ２４と浅いソースドレイン拡散層１４ａとの短絡によって生じるリーク電流の発生を抑制することが可能となる。
【００９０】
第１のサイドウォール２１Ａの突出部２０Ａを形成する領域のエッチング量は、突出部２０Ａを形成する領域の第１のゲート配線形成膜２２Ａの膜厚等を考慮して決めればよい。この場合、突出部２０Ａを形成する領域において、第１のゲート配線形成膜２２Ａの上面よりも第１のサイドウォール２１Ａの上面を低くすることにより、第１のサイドウォール２１Ａの上面を覆うことが容易となる。なお、エッチング後の第１のサイドウォール２１Ａの高さは、下地保護膜３４の膜厚よりも厚いことが好ましい。
【００９１】
なお、本実施形態において、第２のゲート配線形成膜２２Ｂのエッチングを行った後、第１のサイドウォール２１Ａのエッチングを行ったが、第１のサイドウォール２１Ａのエッチングを行った後、第２のゲート配線形成膜２２Ｂのエッチングを行ってもよい。
【産業上の利用可能性】
【００９２】
本発明は、ゲート配線がフルシリサイド化され且つ局所配線構造を有する半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００９３】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】従来例に係る半導体装置を示す断面図である。
【符号の説明】
【００９４】
１０    半導体基板
１１    素子分離領域
１２    ウェル
１３Ａ  第１の活性領域
１３Ｂ  第２の活性領域
１４Ａ  ソースドレイン領域
１４Ｂ  ソースドレイン領域
１４ａ  浅いソースドレイン拡散層
１４ｂ  深いソースドレイン拡散層
１５    ゲート絶縁膜
１５Ａ  第１のゲート絶縁膜
１５Ｂ  第２のゲート絶縁膜
１６    シリサイド層
１７Ａ  第１のゲート電極
１７Ｂ  第２のゲート電極
１８Ａ  第１の配線
１８Ｂ  第２の配線
１９Ａ  第１のゲート配線
１９Ｂ  第２のゲート配線
２０Ａ  突出部
２０Ｂ  突出部
２１Ａ  第１のサイドウォール
２１Ｂ  第２のサイドウォール
２２    ポリシリコン膜
２２Ａ  第１のゲート配線形成膜
２２Ｂ  第２のゲート配線形成膜
２３    シリコン酸化膜
２３Ａ  第１の保護膜
２３Ｂ  第２の保護膜
２４    シェアードコンタクトプラグ
２５    コンタクトプラグ
３２    保護膜
３３    金属膜
３４    下地保護膜
３５    層間絶縁膜
３５ａ  第１のコンタクトホール
３５ｂ  第２のコンタクトホール
４１    レジストマスク
４２    レジストマスク
５１Ａ  第１のトランジスタ
５１Ｂ  第２のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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