(57)【要約】【課題】不具合の発生しやすい端子、または、解析する必要のある端子全てにおいて、製造効率を低下させることなく、端子の検出を容易に行うことを目的とする。【解決手段】半導体装置の接続端子３０２に異なる識別マーク３４０を設けることにより、不具合の発生しやすい端子、または、解析する必要のある端子全てにおいて、製造効率を低下させることなく、端子の検出を容易に行うことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の端子を備える半導体チップを基板に搭載して成る半導体装置であって、
前記基板の前記半導体チップ搭載面に形成され前記半導体チップの端子と１対１で接続する複数の基板端子と、
前記基板の前記半導体チップ搭載面と対向する面に形成され外部端子となる複数の接続端子と、
前記基板の１または複数層に形成される配線と、
前記基板端子と前記接続端子とを１対１で前記配線を介して接続する導体と、
１または複数の前記接続端子にそれぞれを区別可能な識別マークと
を有することを特徴とする半導体装置。
【請求項２】
前記接続端子の形状を四角形とし、前記接続端子を形成する４辺の両端部近傍の計８箇所を前記識別マークの形成位置とし、前記８箇所での前記識別マークの有無により複数の接続端子の中から８つの前記接続端子の識別を行うことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記接続端子の形状を四角形とし、前記接続端子を形成する４辺の両端部近傍の計８箇所を前記識別マークの形成位置とし、前記８箇所に形成された複数の前記識別マークにより前記接続端子の識別を行うことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記識別マークにそれぞれ所定の数値を意味する形状の違いを持たせ、前記各接続端子に形成される前記識別マークの示す数値の合計をそれぞれの接続端子を識別する識別情報とすることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記各接続端子に形成される前記識別マークの位置毎に係数を持たせ、前記識別情報を前記各接続端子に形成される前記識別マークの示す数値に、位置により決まる前記係数をかけ、さらに、それらの数を合計することにより求めることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記識別マークとして金メッキされたパターンを付加することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置。
【請求項７】
前記識別マークを前記接続端子の４辺に形成し、４辺の組み合わせで全ての前記接続端子の位置を示すことを特徴とする請求項１記載の半導体装置。
【請求項８】
請求項７に記載された全ての接続端子位置を検出できる半導体装置を用いて、接続端子の外観不良の位置依存性を検出し、外観不良を引き起こす製造装置の不具合を検出することを特徴とする不良端子位置検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の接続端子を備える半導体装置およびこの半導体装置に対する不良端子位置検出方法に関するものである。
【背景技術】
【０００２】
携帯電話やデジタルカメラ等の各種電子機器の小型化、高機能化の要請に伴い、半導体装置の端子数増加、パッケージサイズの縮小が進み、それに合わせて、半導体装置の外部端子と成るボールの狭ピッチ化、及びボール数の増加が避けられない状況にある。
【０００３】
このような半導体装置では、例えば、不良発生時の解析を行う場合に解析の対象となる端子がどこに配置されているかを特定することが困難であった。そのため、着色等により他端子との識別を図ったり（例えば、特許文献１参照）、不良発生箇所を容易に特定できるようにＸ軸上、Ｙ軸上にマークを付けたりしていた（例えば、特許文献２参照）。
【特許文献１】特開２００３−８６７２１号公報
【特許文献２】特開平６−１１２２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１の例では、不要電磁雑音の原因となる電源雑音強度の大きい端子にマークを付けるものであり、不要電磁雑音の原因となる電源雑音強度の大きい端子以外にはマークが付いておらず、マークの付いていない端子の解析はできない問題がある。また、半導体装置を使用する側に識別してもらうことを意図しており、着色により識別しているため、多くの種類の端子を識別できるようにすることは適さないという問題点があった。さらに、通常の製造工程からマークを付ける工程が付加されるため、その分のコストアップ、製造時間の増加を要するという問題点もあった。
【０００５】
一方、特許文献２の例では、不良発生箇所とマークの付いている場所が離れているため、顕微鏡を使用するような狭い視野内での解析作業時には不具合のアドレスを容易に確認することができず、また、ミスも発生しやすいという問題点があった。
【０００６】
本発明の半導体装置および不良端子位置検出装置は、このような問題点を解決するためになされたものであり、不具合の発生しやすい端子、または、解析する必要のある端子全てにおいて、製造効率を低下させることなく、端子の検出を容易に行うことを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の請求項１記載の半導体装置は、複数の端子を備える半導体チップを基板に搭載して成る半導体装置であって、前記基板の前記半導体チップ搭載面に形成され前記半導体チップの端子と１対１で接続する複数の基板端子と、前記基板の前記半導体チップ搭載面と対向する面に形成され外部端子となる複数の接続端子と、前記基板の１または複数層に形成される配線と、前記基板端子と前記接続端子とを１対１で前記配線を介して接続する導体と、１または複数の前記接続端子にそれぞれを区別可能な識別マークとを有することを特徴とする。
【０００８】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記接続端子の形状を四角形とし、前記接続端子を形成する４辺の両端部近傍の計８箇所を前記識別マークの形成位置とし、前記８箇所での前記識別マークの有無により複数の接続端子の中から８つの前記接続端子の識別を行うことを特徴とする。
【０００９】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記接続端子の形状を四角形とし、前記接続端子を形成する４辺の両端部近傍の計８箇所を前記識別マークの形成位置とし、前記８箇所に形成された複数の前記識別マークにより前記接続端子の識別を行うことを特徴とする。
【００１０】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記識別マークにそれぞれ所定の数値を意味する形状の違いを持たせ、前記各接続端子に形成される前記識別マークの示す数値の合計をそれぞれの接続端子を識別する識別情報とすることを特徴とする。
【００１１】
請求項５記載の半導体装置は、請求項４記載の半導体装置において、前記各接続端子に形成される前記識別マークの位置毎に係数を持たせ、前記識別情報を前記各接続端子に形成される前記識別マークの示す数値に、位置により決まる前記係数をかけ、さらに、それらの数を合計することにより求めることを特徴とする。
【００１２】
請求項６記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記識別マークとして金メッキされたパターンを付加することを特徴とする。
【００１３】
請求項７記載の半導体装置は、請求項１記載の半導体装置において、前記識別マークを前記接続端子の４辺に形成し、４辺の組み合わせで全ての前記接続端子の位置を示すことを特徴とする。
【００１４】
請求項８記載の不良端子位置検出方法は、請求項７に記載された全ての接続端子位置を検出できる半導体装置を用いて、接続端子の外観不良の位置依存性を検出し、外観不良を引き起こす製造装置の不具合を検出することを特徴とする。
【００１５】
以上により、不具合の発生しやすい端子、または、解析する必要のある端子全てにおいて、製造効率を低下させることなく、端子の検出を容易に行うことができる。
【発明の効果】
【００１６】
本発明の半導体装置および不良端子位置検出装置は、半導体装置の接続端子に異なる識別マークを設けることにより、不具合の発生しやすい端子、または、解析する必要のある端子全てにおいて、製造効率を低下させることなく、端子の検出を容易に行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、同一要素には同一符号を付しており、説明を省略する場合がある。また、各図面においては、それぞれの厚みや長さ等は図面の作成上、実際の形状とは異なる。さらに、半導体チップの接続用電極、基板の接続端子や配線パターン、ビア等については省略または図示しやすい個数や形状としている。
（第１の実施の形態）
本発明の第１の実施の形態における半導体装置について図１〜図５を用いて説明する。
【００１８】
図１は本発明の第１の実施の形態における半導体装置の概略平面図であり、半導体チップを搭載した基板を半導体チップの搭載面の裏側から見た図である。図２は本発明の第１の実施の形態における半導体装置の概略断面図である。
【００１９】
図３は本発明の第１の実施の形態における半導体装置の識別マークを示す図であり、基板裏面の下から見た図１のＢの箇所を拡大したものである。
図４は本発明の第１の実施の形態における半導体装置の４隅に配置される識別マーク８通りを示す図である。
【００２０】
図５は本発明の第１の実施の形態における半導体装置の検査状態を示す概略図であり、半導体チップの電気特性を取るため、顕微鏡を用いて基板裏面の突起電極にプローブを当てている状況を示した簡略図である。
【００２１】
図１において、１００は半導体チップを搭載する基板、１１０は半導体チップ、１１１は半導体チップ上の端子、１０１は基板裏面に配置される銅配線に金メッキされた接続端子、１１２は半導体チップ上の４隅の角に配置される８つの端子の１つ、１０２は端子１１２が接続される基板裏面の接続端子を示す。
【００２２】
図２において、２００は基板、２１０は半導体チップ、２２１は半導体チップ２１０を基板２００に接続するための突起電極、２２３は突起電極２２１を基板２００に接着するための導電性接着剤、２２２は半導体チップ２１０と基板２００の空間を埋めるためのアンダーフィル樹脂を示している。なお、図２および以下の各実施の形態では半導体チップ２１０を一般的なフリップチップ方式で搭載する状態を示したが、ワイヤーボンド方式による搭載、または、半導体チップを複数積層した状態での搭載など、チップの搭載方法については、特に指定はしない。
【００２３】
次に基板２００の構成を示す。
２０３は突起電極２２１と接続する基板端子となる基板２００の１層目の配線、２０５は２層目の配線、２０７は３層目の配線、２０２は４層目となる最下部の接続端子、２０４は配線２０３と配線２０５を接続する導体、２０６は配線２０５と配線２０７を接続する導体、２０８は配線２０７と接続端子２０２を接続する導体、２３０は外部電極となる突起電極を示す。なお、第１の実施の形態では４層配線の基板を示したが、５層配線、６層配線など配線層数は任意である（以下の各実施の形態も同様）。
【００２４】
図３において、突起電極３３０は図２の突起電極２３０を基板裏面の下側から見たもの、接続端子３０２は図２の接続端子２０２を基板裏面の下側から見たもの、３４０は半導体チップの４隅の端子であることを示す識別マークを示す。第１の実施の形態では識別マーク３４０の配置を裏面から見たときに合わせて実際の位置から反転させている。
【００２５】
図５において、５５０は半導体チップの電気特性を取るために基板裏面の突起電極に接触させるプローブを示す。
次に本発明の第１の実施の形態における端子検出方法を説明する。
【００２６】
図１で示される半導体チップ１１０は、パッケージする際、四隅の端子位置に四隅以外の端子位置よりも強い応力がかかることが予測される。そのため、組立時のストレス等により半導体チップ１１０の４隅の端子の計８端子は、オフリーク電流が流れたり、短絡または高抵抗状態になったりする確率が高い。当然不良になったサンプルは、解析の一手法として電気特性を測定するが、解析するタイミングと解析場所と解析条件の関係上、テスターを使用できない場合が発生する。その時、顕微鏡を覗きながら直接、不良端子にプローブを当てて電気特性を測定することが必要となる。この場合、顕微鏡の狭い視野では不良の接続端子を探すことが困難であり、測定対象と違う端子を測定するミスが発生しやすい。本発明の第１の実施の形態では図４に示される通り、半導体チップ４隅の８端子それぞれに、各端子を識別可能な形状の識別マークが付いているため、図５のように不良箇所を容易に特定して検査することが可能で、間違える確立は極端に低くなる。また、半導体チップ４隅にストレスを印加した状態で電気特性を測定する場合やテスターを使用できない環境下でエミッション解析を実施する場合、不良端子に直接リード線を半田付けする作業が発生し、顕微鏡を覗きながら不良端子を常に確認してリード線付け作業をする必要がある。この作業下では識別マークが特に有効となり、作業時間の短縮、ミスの低減において著しい効果を発揮する。
【００２７】
以上のように、基板の接続端子の内、半導体チップの特定の位置に形成された端子と接続される任意の接続端子に、それぞれを識別することができる任意の識別マークを付加することにより、検査等で端子を検出する必要がある時に、識別マークを付けることにより端子を検出することが可能となるため、製造効率を低下させることなく、端子の検出を容易に行うことができる。ここで、識別マークを付加する接続端子の個数、および端子の位置等は任意である。
（第２の実施の形態）
本発明の第２の実施の形態は第１の実施の形態から識別マークの付け方を変更したものである。
【００２８】
本発明の第２の実施の形態における半導体集積回路について図６を用いて説明する。図６は本発明の第２の実施の形態における半導体装置の識別マークの形状を示す図であり、図６では識別マークが横に３個並べて配置される状態を示している。
【００２９】
本発明の第１の実施の形態では半導体チップ４隅の８端子にしか対応していないため、不良発生位置予測と異なり、識別マークの付いていない端子に不良が発生してしまう可能性がある。第２の実施の形態では１６端子にそれぞれを識別可能な識別マークを付加して、発生した不良端子に識別マークが付くように確率を上げたものである。本発明の第２の実施の形態では三角のマークを入れているが、形状は特に指定しない。
【００３０】
本実施の形態では、３つの識別マーク付加位置に識別マークがあるか否かの二進法により４つの認識パターンを設け、それらが接続端子のどの辺に設けられているかにより合計１６通りの識別パターンを形成している。
【００３１】
以上のように、１６個の接続端子に識別マークを付加することにより、端子の検出を容易に行うことができる。
（第３の実施の形態）
本発明の第３の実施の形態は第２の実施の形態からさらに識別マークの付け方を変更したものである。
【００３２】
本発明の第３の実施の形態における半導体集積回路について図７を用いて説明する。図７は本発明の第３の実施の形態における半導体装置の識別マークの形状を示す図であり、横に並べられた３個の識別マークの形状を変えて、形状ごとに数値が割り振られている状態を示している。
【００３３】
本発明の第３の実施の形態では、識別マークの形状とそれが表す数値の関係を、三角の形状を１、半円の形状を４、四角の形状を５、マークなしを０と設定する場合を例として説明する。ただし、マーク形状の種類、割り振られる数字は特に規定はしない。
【００３４】
図７において、識別マークを解読すると、左から５、４、１となっているため、各数字を足し合わせて各接続端子の識別情報とし、この接続端子は、例えば識別の基準点として半導体チップの端と定めると、この半導体チップの端から１０番目の端子であることが判断できる。このように、第３の実施の形態では、第２の実施の形態にさらに識別マークを入れる端子を追加して、発生した不良端子に識別マークが付く確率を上げたものである。
（第４の実施の形態）
本発明の第４の実施の形態は第３の実施の形態からさらに識別マークの付け方を変更したものである。
【００３５】
本発明の第４の実施の形態における半導体集積回路について図８を用いて説明する。図８は本発明の第４の実施の形態における半導体装置の識別マークの形状を示す図であり、図８では横に並べられた２個の識別マークの形状を変えて、形状ごとに数値が割り振られている状態を示している。さらに、マークの並べる順序に意味を持たせており、左の識別マークと右の識別マークを入れ替えると異なる数値が得られるようになっている。
【００３６】
本発明の第４の実施の形態では、識別マークの形状とそれが表す数値の関係を、半円の形状を１、三角の形状を２、四角の形状を３、マークなしを０と設定する場合を例として説明する。ただし、第３の実施の形態と同じくマーク形状の種類、割り振られる数字は特に規定はしない。
【００３７】
図８において、識別マークを解読すると、左から、３、１となっており、さらに、２つの数字にそれぞれ、左から１倍、４倍と係数を掛けてそれらを足し合わせる。これにより、左から数字と係数を掛け合わせてさらにその数値を足すことで７という結果が得られ、この接続端子は、例えば半導体チップの端から７番目の端子であることが判断できる。簡単に説明するとこの数字の算出方法は４進数表現になっているもので、今回識別マークの種類が３種類であるため４進数として設定している。さらに、識別マークの種類を増やすことにより、同様な方法で、より多くの接続端子を識別することができる。
（第５の実施の形態）
本発明の第５の実施の形態は第１〜第４の実施の形態で付けられた識別マークを用いて、解析に必要な特定の端子を自動で探し出し、端子検出時間を短縮させた端子検出方法について説明したものである。
【００３８】
本発明の第５の実施の形態では識別マークのついた接続端子は銅板をエッチングして指定の形状にパターン化し、それを金メッキする。金メッキされた接続端子は、光を当てると反射するため、反射された画像を識別することは容易となる。本発明では図１で示される格子状に配置された接続端子を順に端から光を当てて反射した画像を処理し、指定の認識マークに適合すると止まるように設定される。この結果、自動で目的の接続端子を探し出すことができ、端子探索時間を短縮させることが可能となる。
【００３９】
また、本発明の第５の実施の形態では識別マークを機械で判別するため、肉眼で判断しにくい座標位置の差異を明確にすることが容易となり本発明の第４の実施の形態のような複数個並んだ識別マーク間の距離を縮めることが可能となる。例えば、通常、識別マークが１列目のものか２列目のものか肉眼で判断することが困難であるため、１列目の識別マークと２列目の識別マークは一定の距離を離す必要がある。本実施の形態では、光の反射によりマークを自動検出するため、光の収束性と測定機械の精度をあげることにより、識別マークの検出を容易に行うことができる。
（第６の実施の形態）
本発明の第６の実施の形態は第１の実施の形態と識別マークの付け方が異なり、半導体チップ端からの位置関係の相関を取らない代わりに、単純にすべての接続端子にマークを付けたものである。
【００４０】
本発明の第６の実施の形態における半導体集積回路について図９、図１０を用いて説明する。
図９は本発明の第６の実施の形態における半導体集積装置の接続端子配置を示す図であり、格子状に並べられた接続端子の配置位置について、Ｘ軸側のアドレス、Ｙ軸側のアドレスを割り振った状態を示したものである。１００９はＸ軸側のアドレス１１、Ｙ軸側のアドレス７が割り振られた接続端子を示している。
【００４１】
図１０は本発明の第６の実施の形態における半導体装置の識別マークの形状を示す図であり、図９で割り振られたＸ軸側のアドレス、Ｙ軸側のアドレスをマークした状態を表しており、１１０９は接続端子１００９を拡大したものである。
【００４２】
図１０では本発明の第１〜４の実施の形態と異なり、接続端子１１０９の４隅を接する各辺において活用し、計８箇所を活用して識別マークを付けている。接続端子１１０９では、上辺左側から右辺下側の順に３進数でＸ軸側のアドレスを付け、左辺上側から下辺右側の順に３進数でＹ軸側のアドレスを付けている。具体的には、三角の形状を１、四角の形状を２、マークなしを０と設定しておき、図１０のａ，ｂの箇所ではマークの示す数字に１をかけ、ｂ，ｆの箇所ではマークの示す数字に３をかけ、ｃ，ｇの箇所ではマークの示す数字に９をかけ、ｄ，ｈの箇所ではマークの示す数字に２７をかてそれぞれの箇所の値を算出し、これを基に、Ｘ軸側のアドレスとしてａ，ｂ，ｃ，ｄの箇所の算出値を全て足し合わせたもので表し、Ｙ軸側のアドレスとしてｅ，ｆ，ｇ，ｈの箇所の算出値を全て足し合わせたもので表す。
【００４３】
この結果、接続端子１１０９についている識別マークで接続端子１１０９自身の配置場所がわかるようになっており、解析すべき端子の探索時間短縮、顕微鏡等を用いた狭い視野での解析作業効率向上がすべての接続端子について有効となる。
【００４４】
本実施の形態では、最大９００個の接続端子を有する半導体装置に対して有効であるが、識別マークの種類を増やすことで、さらに多くの接続端子を有する半導体装置に対して同様に用いることができる。また、Ｘ軸，Ｙ軸を表す辺は４辺の内、それぞれ任意の２辺を用いればよい。
（第７の実施の形態）
本発明の第７の実施の形態は第６の実施の形態の識別マークを流用したシステムであり、半導体装置の製造装置に関してのものである。
【００４５】
本発明の第７の実施の形態におけるシステムについて図１１，図１２を用いて説明する。
図１１は本発明の第７の実施の形態における半導体装置を下側から見た概略図であり、格子状に並べられた接続端子に半田ボールがついている状態を示している。ただし、Ｘ軸側のアドレス５、Ｙ軸側のアドレス８の接続端子には不具合が発生して半田ボールが付着していない状態を示している。図１２は本発明の第７の実施の形態における不良端子位置検出方法のメモリ構造を例示する図である。
【００４６】
通常、半導体装置を製造する際、歩留１００％でない限り、図１１のような不良が一定の確率で発生する。この場合、不良の発生する位置はランダムであり、同じ位置に不良が集中することはなく、同じ位置に一定以上の位置依存性が確認された場合には、半導体集積回路製造装置に何らかのトラブルが発生したと推測される。本発明の第７の実施の形態では第６の実施の形態で示した半導体装置を用いたシステムであり、外観検査装置と第５の実施の形態で示した光の反射による自動識別手法を組み合わせて、不良の発生した接続端子の識別マークを検出する。同じ識別マークが規定数以上になると不良の位置依存性が発生したとして、製造装置のラインを一旦停止し、装置異常による低歩留を早期に抑制することが可能となり、歩留低下を回避するシステムとして有効となる。
【００４７】
例えば図１１のＸ軸５、Ｙ軸８のアドレスに規定数の２０個を超える不良が発生した場合について図１２を用いて説明する。まず、単純に不良データを蓄積させておくと、検査するサンプル数が増加するのに合わせて規定数を超えてしまうため、一定数（たとえば１０００個）の制限の中で、２０個不良が出たときにエラーを出力するようにしなければならない。図１２は検査結果を格納する４ＫＢのメモリの情報を示しており、不良が発生した場合には、メモリのＭＳＢ４ｂｉｔにＹ軸側のアドレス番号、ＬＳＢ４ｂｉｔにＸ軸側のアドレス番号を格納し、良品サンプルの場合にはメモリに＃００を格納する。また、メモリ４ＫＢの全てにデータが格納されると最初のアドレスに戻り、過去のデータを上書きする形で、繰り返されるように設定されている。この結果、過去４０９６個分のデータが常に保持される状態になっている。今回、アドレス＃３ＦＡに不良端子のアドレスとして＃８５が検出されたとすると、そのアドレスから過去の１０００個分にさかのぼって検査結果が読み出され、読み出したデータ１０００個分の中に、今回発生した不良＃８５と同じものが２０個以上抽出された場合、異常発生として、エラー信号が出力される。その後、エラー信号を受けてボール付けを行う装置がストップし、識別マークの示す端子位置に問題がないかを確認して、不良発生率を抑えることが可能となる。今回は不良を解析する上で１０００個を超える４０９６個のデータを保持できるように設定しているが、この数値は特に指定しない。
【産業上の利用可能性】
【００４８】
本発明は、製造効率を低下させることなく、端子の検出を容易に行うことができ、複数の接続端子を備える半導体装置およびこの半導体装置に対する不良端子位置検出装置等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態における半導体装置の概略平面図
【図２】本発明の第１の実施の形態における半導体装置の概略断面図
【図３】本発明の第１の実施の形態における半導体装置の識別マークを示す図
【図４】本発明の第１の実施の形態における半導体装置の４隅に配置される識別マーク８通りを示す図
【図５】本発明の第１の実施の形態における半導体装置の検査状態を示す概略図
【図６】本発明の第２の実施の形態における半導体装置の識別マークの形状を示す図
【図７】本発明の第３の実施の形態における半導体装置の識別マークの形状を示す図
【図８】本発明の第４の実施の形態における半導体装置の識別マークの形状を示す図
【図９】本発明の第６の実施の形態における半導体集積装置の接続端子配置を示す図
【図１０】本発明の第６の実施の形態における半導体装置の識別マークの形状を示す図
【図１１】本発明の第７の実施の形態における半導体装置を下側から見た概略図
【図１２】本発明の第７の実施の形態における不良端子位置検出方法のメモリ構造を例示する図
【符号の説明】
【００５０】
１００、２００    基板
１０１、１０２、２０２、３０２、１００９、１１０９    接続端子
１１０、２１０    半導体チップ
１１１、１１２    端子
２０３、２０５、２０７    配線
２０４、２０６、２０８    導体
２２１、２３０、３３０    突起電極
２２２    アンダーフィル樹脂
２２３    導電性接着剤
３４０    識別マーク
５５０    プローブ
【図１】
2007335482.tif 000003
【図２】
2007335482.tif 000004
【図３】
2007335482.tif 000005
【図４】
2007335482.tif 000006
【図５】
2007335482.tif 000007
【図６】
2007335482.tif 000008
【図７】
2007335482.tif 000009
【図８】
2007335482.tif 000010
【図９】
2007335482.tif 000011
【図１０】
2007335482.tif 000012
【図１１】
2007335482.tif 000013
【図１２】
2007335482.tif 000014