(57)【要約】【課題】簡易な構成で、信号振幅が大きいときに出力アンプの電源電圧を高くできるようにし、直線性を確保しつつ、消費電力を削減可能な信号出力回路及び通信装置を提供する。【解決手段】ＯＦＤＭ信号発生部１０でＯＦＤＭ信号の周波数軸データを逆フーリエ変換して時間軸データを生成出力し、遅延部１２、Ｄ／Ａ変換部１３を経たアナログ信号を出力アンプ１７で増幅する。このとき、コンパレータ部１４で信号振幅が所定値を越えたかどうかを検出し、信号振幅が所定値以上の場合にタイマ部１５より所定時間のタイマ出力を発生する。電圧切替部１８は、タイマ出力が発生している期間、出力アンプ１７に供給する電源電圧を低電圧電源ＶＣＣ１から高電圧電源ＶＣＣ２に切り替え、信号振幅が所定値以上となってから所定期間のみ電源電圧を高くする。【選択図】図１
2007150872.tif 000002
【特許請求の範囲】
【請求項１】
出力信号の振幅が所定値を越えたことを検出する検出部と、
前記検出部の出力に基づき、前記振幅が所定値を越えてからの所定時間を示す振幅情報を出力する振幅情報出力部と、
前記出力信号を所定時間遅延させる遅延部と、
前記振幅情報出力部から出力された振幅情報が示す所定時間に応じて、前記遅延部により遅延された出力信号の出力電圧を高くする電源電圧制御部と
を備える信号出力回路。
【請求項２】
請求項１に記載の信号出力回路であって、更に、
前記出力信号を増幅する出力増幅部を備え、
前記電源電圧制御部は、前記出力増幅部の電源電圧を高くする信号出力回路。
【請求項３】
請求項２に記載の信号出力回路であって、
前記出力増幅部に電源を供給するための低電圧電源と高電圧電源とを有する電源部を備え、
前記電源電圧制御部は、前記電源部から前記出力増幅部へ供給する電源電圧を、前記振幅が大きい期間だけ前記低電圧電源から高電圧電源に切り替える電圧切替部を有する信号出力回路。
【請求項４】
請求項３に記載の信号出力回路であって、
前記出力増幅部は、正と負の電源供給を受けて増幅動作を行う増幅回路を有し、
前記電源部は、正側の低電圧電源及び高電圧電源と負側の低電圧電源及び高電圧電源とを備え、
前記電圧切替部は、前記電源部から前記出力増幅部へ供給する正負両方の電源電圧の切り替えを行う信号出力回路。
【請求項５】
請求項２に記載の信号出力回路であって、
前記出力増幅部に電源を供給するための低電圧電源を有する電源部を備え、
前記電源電圧制御部は、前記電源部から前記出力増幅部へ供給する電源電圧を、前記振幅が大きい期間だけ前記低電圧電源から増圧する増圧部を有する信号出力回路。
【請求項６】
請求項５に記載の信号出力回路であって、
前記出力増幅部は、正と負の電源供給を受けて増幅動作を行う増幅回路を有し、
前記電源部は、正側と負側の低電圧電源を備え、
前記増圧部は、前記電源部から前記出力増幅部へ供給する正負両方の電源電圧の増圧を行う信号出力回路。
【請求項７】
請求項２に記載の信号出力回路であって、
前記出力増幅部は、正と負の電源供給を受けて増幅動作を行う増幅回路を有し、
前記出力増幅部に電源を供給するための正または負の一方の低電圧電源を有する電源部を備え、
前記電源電圧制御部は、前記電源部から前記出力増幅部へ供給する電源電圧を、前記振幅が大きい期間だけ前記低電圧電源から増圧する増圧部を有し、この増圧部は、前記正または負の一方の電源電圧を増圧するとともに、この増圧分に相当する逆極性の電圧を他方の負または正の電源として供給する信号出力回路。
【請求項８】
請求項５〜７のいずれかに記載の信号出力回路であって、
前記増圧部は、前記電源部と前記出力増幅部の電源端子との間に直列に接続されたダイオードと、前記ダイオードと前記出力増幅部の電源端子との接続点に一端が接続されたコンデンサと、前記振幅情報に応じて前記コンデンサの他端を異なる電位に切り替えるスイッチ回路とを有して構成される信号出力回路。
【請求項９】
請求項１に記載の信号出力回路であって、
前記出力信号としてＯＦＤＭ（Orthogonal Frequency Division Multiplexing）により生成したＯＦＤＭ信号を用い、このＯＦＤＭ信号の振幅情報の出力、及び増幅を行う信号出力回路。
【請求項１０】
請求項１〜９のいずれかに記載の信号出力回路を送信部に備える通信装置。
【請求項１１】
請求項１０に記載の通信装置であって、
前記送信部は、電力線を伝送路として利用する電力線通信のための通信機能を備える通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力線通信等で用いられるＯＦＤＭ信号等の信号を増幅して出力する信号出力回路及び通信装置に関する。
【背景技術】
【０００２】
例えば、家庭、オフィス、工場等の建物に配設された電力線を通信に利用する電力線通信（ＰＬＣ：Power Line Communication）等においては、広帯域通信を行うため、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing：直交周波数分割多重）方式の変調によって生成されたＯＦＤＭ信号が用いられる。家庭内等では商用電源を使用しているので、この電力を供給するための電力線をデータ通信に利用できれば、通信用の特別な配線を新たに設ける必要なく、通信装置を電源のコンセントに差し込むだけで通信経路を確保することが可能になる。
【０００３】
ＯＦＤＭ信号は、互いに隣り合うキャリア信号を直交させることで信号ピークが発生しないような性質を持っているが、信号の状態によっては時間軸において振幅の大きな信号が間欠的に発生する可能性がある。このＯＦＤＭ信号を増幅するアナログ増幅回路においては、間欠的に発生する振幅の大きなピークの信号に対しても直線性を確保するよう構成した増幅回路が用いられる。このような増幅回路では、信号の平均振幅は小さいにもかかわらず、振幅の大きな部分でも直線性を確保するために高い電源電圧が必要となり、増幅回路の損失や消費電力が大きくなる。特に、信号を送出する送信部の終段の増幅回路において顕著である。
【０００４】
特許文献１には、ＯＦＤＭ信号を電力増幅するにあたって、ときどき出現するピーク値に対しても直線性のよいＡ級動作を確保しながら、電力経費削減の可能なＯＦＤＭ用信号増幅用電力増幅器が記載されている。このＯＦＤＭ用信号増幅用電力増幅器は、ＯＦＤＭ信号を電力増幅する電力増幅器であって、ＯＦＤＭ信号を一定期間遅延させ、その遅延している間に一定期間内の信号レベルが予め定められたレベル値を超えているか否かを判定し、超えていると判定されたときには、電力増幅器に印加する電源電圧を、超えていると判定されないときの電源電圧より高くするように構成することにより、高能率に電力増幅するようにしている。
【０００５】
しかしながら、上記のＯＦＤＭ用信号増幅用電力増幅器では、ＯＦＤＭ信号を一定期間遅延させる遅延回路として、ＯＦＤＭ信号をＡ／Ｄ変換してデジタルメモリに蓄え、読み出し時間を遅らせることにより遅延させた後、Ｄ／Ａ変換してアナログ信号に戻す方法や広帯域遅延回路を用いてアナログ信号のまま遅らせる方法などをとっているため、回路構成が複雑である。信号レベルの判定についても、ＯＦＤＭ信号をＡ／Ｄ変換し、メモリに一時記憶し、レベル判定回路でレベル判定を行う構成であり、回路構成が複雑である。
【０００６】
【特許文献１】特開２００１−２９２０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、従来の信号出力回路では、振幅の大きなピークの信号に対しても直線性を確保するために、常に高い電源電圧が必要であり、消費電力が大きく、回路の損失も大きくなる問題点があった。また、特許文献１の電力増幅器は、消費電力を削減するために、信号を一定期間遅延させて信号レベル判定を行い、判定結果に応じて電源電圧を制御するような構成をとるので、回路構成が複雑になる。
【０００８】
本発明は、上記事情に鑑みてなされたもので、簡易な構成で、出力信号が大振幅のときにも対応して直線性を確保可能にしつつ、消費電力を削減することが可能な信号出力回路及び通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の信号出力回路は、出力信号の振幅が所定値を越えたことを検出する検出部と、前記検出部の出力に基づき、前記振幅が所定値を越えてからの所定時間を示す振幅情報を出力する振幅情報出力部と、前記出力信号を所定時間遅延させる遅延部と、前記振幅情報出力部から出力された振幅情報が示す所定時間に応じて、前記遅延部により遅延された出力信号の出力電圧を高くする電源電圧制御部とを備えるものである。
【００１０】
上記構成により、出力信号の振幅の大小を判断し、振幅が大きい期間だけ出力信号の出力電圧を高くすることで、簡易な構成により、振幅の大きなピークの信号にも対応して直線性を確保でき、また、回路の消費電力を低減可能である。
【００１１】
また、本発明は、上記の信号出力回路であって、更に、前記出力信号を増幅する出力増幅部を備え、前記電源電圧制御部は、前記出力増幅部の電源電圧を高くするものとする。
【００１２】
上記構成により、出力信号の振幅の大小を判断し、所定値を越えた時点から所定時間のみ出力増幅部の電源電圧を高くすることで、簡易な構成により、振幅の大きなピークの信号にも対応して直線性を確保可能となる。また、出力信号が大振幅のときだけ出力増幅部の電源電圧を高くし、それ以外の小振幅のときは電源電圧を低くしているので、出力増幅部の消費電力を低減可能である。
【００１３】
また、本発明は、上記の信号出力回路であって、前記出力増幅部に電源を供給するための低電圧電源と高電圧電源とを有する電源部を備え、前記電源電圧制御部は、前記電源部から前記出力増幅部へ供給する電源電圧を、前記振幅が大きい期間だけ前記低電圧電源から高電圧電源に切り替える電圧切替部を有するものとする。
【００１４】
上記構成により、電圧切替部によって出力信号の振幅が大きい期間だけ低電圧電源から高電圧電源に切り替えることで、簡易な構成により、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、出力増幅部の消費電力を低減可能となる。
【００１５】
また、本発明は、上記の信号出力回路であって、前記出力増幅部は、正と負の電源供給を受けて増幅動作を行う増幅回路を有し、前記電源部は、正側の低電圧電源及び高電圧電源と負側の低電圧電源及び高電圧電源とを備え、前記電圧切替部は、前記電源部から前記出力増幅部へ供給する正負両方の電源電圧の切り替えを行うものとする。
【００１６】
上記構成により、正負の両電源の供給を受けて信号増幅を行う出力増幅部において、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、出力増幅部の消費電力を低減可能となる。また、電源電圧切り替えによって出力増幅部のＤＣバイアス点が変わらないため、電源電圧切替時の動作点の移動やトランジェントの発生を防止でき、また、損失を更に低減できる。
【００１７】
また、本発明は、上記の信号出力回路であって、前記出力増幅部に電源を供給するための低電圧電源を有する電源部を備え、前記電源電圧制御部は、前記電源部から前記出力増幅部へ供給する電源電圧を、前記振幅が大きい期間だけ前記低電圧電源から増圧する増圧部を有するものとする。
【００１８】
上記構成により、増圧部によって出力信号の振幅が大きい期間だけ低電圧電源を増圧して高電圧電源にすることで、簡易な構成により、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、出力増幅部の消費電力を低減可能となる。
【００１９】
また、本発明は、上記の信号出力回路であって、前記出力増幅部は、正と負の電源供給を受けて増幅動作を行う増幅回路を有し、前記電源部は、正側と負側の低電圧電源を備え、前記増圧部は、前記電源部から前記出力増幅部へ供給する正負両方の電源電圧の増圧を行うものとする。
【００２０】
上記構成により、正負の両電源の供給を受けて信号増幅を行う出力増幅部において、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、出力増幅部の消費電力を低減可能となる。また、電源電圧切り替えによって出力増幅部のＤＣバイアス点が変わらないため、電源電圧切替時の動作点の移動やトランジェントの発生を防止でき、また、損失を更に低減できる。
【００２１】
また、本発明は、上記の信号出力回路であって、前記出力増幅部は、正と負の電源供給を受けて増幅動作を行う増幅回路を有し、前記出力増幅部に電源を供給するための正または負の一方の低電圧電源を有する電源部を備え、前記電源電圧制御部は、前記電源部から前記出力増幅部へ供給する電源電圧を、前記振幅が大きい期間だけ前記低電圧電源から増圧する増圧部を有し、この増圧部は、前記正または負の一方の電源電圧を増圧するとともに、この増圧分に相当する逆極性の電圧を他方の負または正の電源として供給するものとする。
【００２２】
上記構成により、正負の両電源の供給を受けて信号増幅を行う出力増幅部において、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、出力増幅部の消費電力を低減可能となる。また、電源電圧切り替えによって出力増幅部のＤＣバイアス点が変わらないため、電源電圧切替時の動作点の移動やトランジェントの発生を防止でき、また、損失を更に低減できる。さらに、電源部は、正または負の一方の低電圧電源のみで良いため、電源の構成を簡略化できる。
【００２３】
また、本発明は、上記の信号出力回路であって、前記増圧部は、前記電源部と前記出力増幅部の電源端子との間に直列に接続されたダイオードと、前記ダイオードと前記出力増幅部の電源端子との接続点に一端が接続されたコンデンサと、前記振幅情報に応じて前記コンデンサの他端を異なる電位に切り替えるスイッチ回路とを有して構成されるものとする。
【００２４】
上記構成により、コンデンサに充電した電圧を電源電圧に積み上げることで、出力増幅部に供給する電源電圧を高くできるので、高電圧電源を設ける必要が無く、増圧部を簡易な構成で実現できる。
【００２５】
また、本発明は、上記の信号出力回路であって、前記出力信号としてＯＦＤＭ（Orthogonal Frequency Division Multiplexing）により生成したＯＦＤＭ信号を用い、このＯＦＤＭ信号の振幅情報の出力、及び増幅を行うものとする。
【００２６】
上記構成により、ＯＦＤＭ信号では互いに隣り合うキャリア信号を直交させることで信号ピークが発生しないようになっており、大振幅が生じても間欠的であるので、出力信号の振幅が所定値を越えたことを検出し、この時点から所定時間のみ出力増幅部の電源電圧を高くすることで、消費電力を削減しながら、振幅の大きなピークの信号に対しても十分なダイナミックレンジを確保でき、増幅回路の直線性を維持できる。
【００２７】
また、本発明は、上記いずれかに記載の信号出力回路を送信部に備える通信装置を提供する。
【００２８】
また、本発明は、上記の通信装置であって、前記送信部は、電力線を伝送路として利用する電力線通信のための通信機能を備えるものとする。
【発明の効果】
【００２９】
本発明によれば、簡易な構成で、出力信号が大振幅のときにも対応して直線性を確保可能にしつつ、消費電力を削減することが可能な信号出力回路及び通信装置を提供できる。
【発明を実施するための最良の形態】
【００３０】
本実施形態では、信号出力回路の一例として、電力線通信装置などの通信装置の送信部において用いられ、ＯＦＤＭ信号を出力する信号出力回路の構成例を示す。
【００３１】
図１は本発明の第１の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図である。第１の実施形態のＯＦＤＭ信号出力回路は、逆フーリエ変換部１１を有するＯＦＤＭ信号発生部１０と、遅延部１２と、Ｄ／Ａ変換部１３と、コンパレータ部１４と、タイマ部１５と、ＬＰＦ（ローパスフィルタ）１６と、信号増幅を行う出力増幅部の一例に相当する出力アンプ１７と、電源電圧を切り替える電圧切替部１８と、電源部１９とを備えて構成される。
【００３２】
ＯＦＤＭ信号発生部１０は逆フーリエ変換部１１を有し、ＯＦＤＭ方式の変調処理によって生成されたＯＦＤＭデータである周波数軸データを逆フーリエ変換し、振幅情報と位相情報を持つ時間軸データを生成する。この時間軸データは、遅延部１２及びコンパレータ部１４に供給される。遅延部１２は、時間軸データを所定時間遅延させる。遅延部１２の遅延出力はＤ／Ａ変換部１３に供給され、アナログ信号へ変換される。Ｄ／Ａ変換部１３から出力されたアナログ信号は、ＬＰＦ１６によって所定周波数以上がカットされて低域側帯域のみが通過され、出力アンプ１７に供給される。出力アンプ１７では、アナログ信号の出力信号（出力アンプ１７への入力信号）を所定のゲインで増幅し、ＯＦＤＭ信号として出力する。
【００３３】
コンパレータ部１４は、検出部の一例に相当するもので、時間軸データに基づいて信号の振幅が所定値を越えているか判定し、越えている場合は検出出力を発生する。すなわち、この時間軸データに対応する出力信号（出力アンプ１７への入力信号）の振幅が所定値を越えているか否かを判定する。タイマ部１５は、振幅情報出力部の一例に相当するもので、コンパレータ回路１４の検出出力に基づいて、前記振幅が所定値を越えた時点から所定時間までの期間のタイマ出力を発生する。このタイマ出力は、出力信号の振幅が大きいことを示す振幅情報として電圧切替部１８に供給される。なお、タイマ部１５から出力されるタイマ出力は、タイマ部１５の応答性能によってコンパレータ回路１４の検出出力に対して遅延が生じることがある。このような場合を含み、タイマ出力は、出力信号の振幅が所定値を越えてからの所定時間に相当するタイマ設定期間の間、ハイレベルとなる信号等として出力される。
【００３４】
電源部１９は、低電圧電源ＶＣＣ１と高電圧電源ＶＣＣ２とを備えており、これらの低電圧電源ＶＣＣ１及び高電圧電源ＶＣＣ２の電源出力端が電圧切替部１８を介して出力アンプ１７の電源入力端に接続される。電圧切替部１８は、電源電圧制御部の一例に相当するもので、タイマ出力に応じて出力アンプ１７に供給する電源電圧を切り替える機能を有し、タイマ出力が発生していないときは低電圧電源ＶＣＣ１を出力アンプ１７に供給し、タイマ出力が発生している間は高電圧電源ＶＣＣ２を出力アンプ１７に供給する。
【００３５】
図２は第１の実施形態に係るＯＦＤＭ信号出力回路の遅延部、コンパレータ部及びタイマ部の具体例を示す回路構成図である。
【００３６】
遅延部１２は、多段に直列接続したデータラッチ回路で構成され、入力される時間軸データを所定時間遅延させる。遅延時間は、コンパレータ部１４及びタイマ部１５の処理時間とＤ／Ａ変換部１３の処理時間とを考慮して、出力アンプ１７への入力信号と電圧切替部１８による電源電圧切替とのタイミングが合うように設定される。この遅延時間は、データラッチ回路の段数とクロック周期によって決定される。なお、遅延部１２は上記構成に限らず、メモリ及びメモリを制御する手段（ＣＰＵ等）を備え、メモリ書き込み後、一定時間後に読み出す構成等としてもよい。
【００３７】
コンパレータ部１４は、入力の論理積をとるＡＮＤ回路で構成され、ＯＦＤＭ信号発生部１０から出力された時間軸データの上位２ビットの論理積をとってデコードし、ＯＦＤＭ信号の振幅が所定値を越えていることを検出してＨレベルの検出出力を発生する。なお、コンパレータ部１４は上記構成に限らず、デジタルコンパレータを用いて所定値を越えていることを検出する構成等としてもよい。
【００３８】
タイマ部１５は、多段に直列接続したデータラッチ回路と、各データラッチ回路の出力の論理和をとるＯＲ回路とで構成される。タイマ出力が発生するタイマ設定時間は、ＯＦＤＭ信号において発生する可能性がある１回の振幅のピークの期間より長くなるように、適当な時間が設定される。このタイマ設定時間は、データラッチ回路の段数とクロック周期によって決定される。なお、タイマ部１５は上記構成に限らず、ワンショットマルチバイブレータ等で構成してもよい。
【００３９】
図３は第１の実施形態に係るＯＦＤＭ信号出力回路の電圧切替部の具体例を示す回路構成図である。
【００４０】
タイマ出力が発生していない状態では、インバータＡ１０１の出力はＨレベル（ハイレベル）であり、電界効果トランジスタＱ１０１はオフ状態である。この状態では、低電圧電源ＶＣＣ１がダイオードＤ１０１を介して出力アンプ１７に供給される。タイマ出力が発生すると、インバータＡ１０１の出力はＬレベル（ローレベル）となり、電界効果トランジスタＱ１０１がオン状態となり、高電圧電源ＶＣＣ２が出力アンプ１７に供給される。コンデンサＣ１０１及びコンデンサＣ１０２は電圧安定化用に設けられるものである。ここで、低電圧電源ＶＣＣ１は、出力アンプ１７に入力されるアナログ信号の振幅が所定値より小さいときにこの入力信号を歪みなく増幅させることのできる電圧に設定されており、高電圧電源ＶＣＣ２は、入力されるアナログ信号の振幅が大きいときでも最大定格振幅まで入力信号を歪みなく増幅させることのできる電圧に設定されている。
【００４１】
図４は第１の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図である。図４（ａ）は出力しようとするＯＦＤＭ信号のアナログ換算波形を示している。コンパレータ部１４は、アナログ換算波形の振幅が比較電圧Ｔ１を越えている間、図４（ｂ）に示すように、Ｈレベルの検出出力Ｓ１を発生する。タイマ部１５は、コンパレータ部１４の検出出力に基づいて、図４（ｃ）に示すように、タイマ出力Ｓ２を発生する。タイマ出力Ｓ２は、タイマ設定時間がＯＮ状態で示され、タイマ設定時間は、振幅が比較電圧Ｔ１（所定値）を越えてからの所定時間に対応する。このタイマ出力に基づいて、図４（ｄ）に示すように、電圧切替部１８によってタイマ設定時間の期間だけ出力アンプ１７の電源電圧が低電圧電源ＶＣＣ１から高電圧電源ＶＣＣ２に切り替えられる。
【００４２】
このとき、出力アンプ１７には、図４（ｄ）の下段に示すように、遅延部１２で所定の遅延時間だけ遅延され、Ｄ／Ａ変換部１６でＤ／Ａ変換されたＯＦＤＭ信号のアナログ信号Ｓ３が供給される。上記の電源電圧切替えによって、出力信号の振幅の大きい期間は出力アンプ１７の電源電圧が高くなっており、大きな振幅の信号に対しても十分なダイナミックレンジを確保でき、増幅回路の直線性を維持できる。
【００４３】
ＯＦＤＭ信号は、隣り合うキャリア同士で直交信号となるため、通常は振幅のピークが発生しないようになっているが、状態によっては時間軸上で振幅のピークが間欠的に発生する場合がある。１回あたりのピークは長い時間続かないため、タイマ設定時間を適宜設定することで、振幅にピークが発生する期間だけ出力アンプの電源電圧を高めることができる。この場合、出力信号のピークを検出するコンパレータとピーク検出時に所定期間だけ切替用の信号を出力するタイマとによる簡易な構成で、出力信号が所定値を越えたことを示す振幅情報を出力でき、電源電圧切替え機能を実現できる。
【００４４】
このように本実施形態では、ＯＦＤＭ信号による出力信号（出力アンプへの入力信号）の振幅が所定値を越えたことを示す振幅情報を出力することができる。また、出力信号が所定レベルを超えてから所定期間だけ出力アンプの電源電圧を高くする電源電圧切替えによって、簡易な構成で、出力信号の振幅が大きいときのみ出力アンプの電源電圧を高くすることができる。これにより、振幅のピークにも対応して増幅回路の直線性を確保でき、線形増幅を行って出力信号の信号品質を維持できる。また、出力信号の振幅が大きい期間だけ出力アンプの電源電圧を高くし、それ以外のときは電源電圧を低くしているので、出力アンプの消費電力を低減できる。
【００４５】
図５は本発明の第２の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図である。第２の実施形態のＯＦＤＭ信号出力回路は、逆フーリエ変換部１１を有するＯＦＤＭ信号発生部１０と、遅延部１２と、Ｄ／Ａ変換部１３と、コンパレータ部２４と、タイマ部１５と、ＬＰＦ（ローパスフィルタ）１６と、正負２電源で動作する出力アンプ２７と、正負の電源電圧をそれぞれ切り替える電圧切替部２８Ａ，２８Ｂと、正負それぞれの電源部２９Ａ，２９Ｂとを有して構成される。
【００４６】
電圧切替部２８Ａ，２８Ｂは、タイマ部１５のタイマ出力に応じて出力アンプ２７に供給する正負の電源電圧を切り替える機能を有する。タイマ出力が発生していない状態では、電圧切替部２８Ａは電源部２９Ａの正の低電圧電源ＶＣＣ３を出力アンプ２７へ供給し、電圧切替部２８Ｂは電源部２９Ｂの負の低電圧電源−ＶＣＣ３を出力アンプ２７へ供給する。タイマ出力が発生しているときは、電圧切替部２８Ａは電源部２９Ａの正の高電圧電源ＶＣＣ４を出力アンプ２７へ供給し、電圧切替部２８Ｂは電源部２９Ｂの負の高電圧電源−ＶＣＣ４を出力アンプ２７へ供給する。
【００４７】
図６は第２の実施形態に係るＯＦＤＭ信号出力回路の遅延部、コンパレータ部及びタイマ部の具体例を示す回路構成図である。
【００４８】
コンパレータ部２４は、２個のインバータ２４１，２４２と、２個のＡＮＤ回路２４３，２４４と、ＯＲ回路２４５とを有して構成される。このコンパレータ部２４は、ＯＦＤＭ信号発生部１０から出力された時間軸データの上位２ビットを、ＡＮＤ回路２４４で論理積をとるとともに、この時間軸データの上位２ビットをインバータ２４１，２４２で反転してＡＮＤ回路２４３で論理積をとり、ＯＲ回路２４５でこれらのＡＮＤ回路２４３，２４４の出力の論理和をとる。すなわち、時間軸データの上位２ビットが共にＨレベルの場合及び上位２ビットが共にＬレベルの場合に、ＯＦＤＭ信号の振幅が正負の所定値を越えていることを検出し、Ｈレベルの検出出力を発生する。遅延部１２及びタイマ部１５の構成は図２に示したものと同じである。
【００４９】
図７は第２の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図である。図７（ａ）は出力しようとするＯＦＤＭ信号のアナログ換算波形を示している。コンパレータ部２４のＡＮＤ回路２４４は、図７（ｂ）に示すように、その出力ＳＣ１として、アナログ換算波形の振幅が比較電圧Ｔ１を越えている間、Ｈレベルを出力する。また、コンパレータ部２４のＡＮＤ回路２４３は、図７（ｃ）に示すように、その出力ＳＣ２として、アナログ換算波形の振幅が比較電圧Ｔ２を下回っている間、Ｈレベルを出力する。コンパレータ部２４のＯＲ回路２４５は、図７（ｄ）に示すように、図７（ｂ）に示す出力と図７（ｃ）に示す出力の論理和をとり、コンパレータ部２４の検出出力Ｓ１として出力する。
【００５０】
タイマ部１５は、コンパレータ部２４の検出出力に基づいて、図７（ｅ）に示すように、タイマ出力Ｓ２を発生する。このタイマ出力に基づいて、図７（ｆ）に示すように、電圧切替部２８Ａ，２８Ｂによってタイマ設定時間の期間だけ出力アンプ２７の電源電圧が低電圧電源ＶＣＣ３、−ＶＣＣ３から高電圧電源ＶＣＣ４、−ＶＣＣ４に切り替えられる。
【００５１】
このとき、出力アンプ２７には、図７（ｆ）の中段に示すように、遅延部１２で所定の遅延時間だけ遅延され、Ｄ／Ａ変換部１６でＤ／Ａ変換されたＯＦＤＭ信号のアナログ信号Ｓ３が供給される。上記の電源電圧切替えによって、出力信号の振幅の大きい期間は出力アンプ２７の正側及び負側の電源電圧が高くなっており、大きな振幅の信号に対しても十分なダイナミックレンジを確保でき、増幅回路の直線性を維持できる。
【００５２】
このように第２の実施形態によれば、第１の実施形態と同様、出力信号が所定レベルを超えてから所定期間だけ出力アンプの電源電圧を高くする電源電圧切替えによって、簡易な構成で、出力信号の振幅が大きいときのみ出力アンプの電源電圧を高くすることができる。これにより、振幅のピークにも対応して増幅回路の直線性を確保でき、線形増幅を行って出力信号の信号品質を維持できる。また、出力信号の振幅が大きい期間だけ出力アンプの電源電圧を高くし、それ以外のときは電源電圧を低くしているので、出力アンプの消費電力を低減できる。
【００５３】
また、第２の実施形態では、出力アンプ２７の正負の電源電圧を同時に切り替えることにより、振幅の大きなときと小さなときの出力アンプ２７のＤＣバイアス点が変わらず、電源電圧が切り替わったときの動作点の移動やトランジェントの発生を防止することができる。また、出力信号波形において、正振幅、負振幅の両側に対し電源電圧と出力信号波形の電圧差を少なくでき、出力アンプ２７の損失を更に低減することが可能となる。
【００５４】
図８は本発明の第３の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図である。第３の実施形態のＯＦＤＭ信号出力回路は、逆フーリエ変換部１１を有するＯＦＤＭ信号発生部１０と、遅延部１２と、Ｄ／Ａ変換部１３と、コンパレータ部１４と、タイマ部１５と、ＬＰＦ（ローパスフィルタ）１６と、出力アンプ１７と、電源部３９と、増圧部２０とを有して構成される。
【００５５】
電源部３９は、低電圧電源ＶＣＣ１のみを備えている。増圧部２０は、電源電圧制御部の一例に相当するもので、タイマ部１５からのタイマ出力に応じて出力アンプ１７に供給する電源電圧を切り替える機能を有し、出力アンプ１７の電源端子と低電圧電源ＶＣＣ１との間に介設されたダイオード２０１と、出力アンプ１７の電源端子とダイオード２０１との接続点（ダイオード２０１のカソード側）に一端が接続され、電源部３９の出力の低電圧電源ＶＣＣ１をチャージするコンデンサ２０２と、タイマ部１５のタイマ出力に基づいてコンデンサ２０２の他端の接続を電源部３９の出力またはグランドに切り替えるスイッチ回路２０３とを有して構成される。
【００５６】
タイマ出力が発生していないときは、スイッチ回路２０３によりコンデンサ２０２の他端がグランド電位（ＧＮＤ）に接続され、コンデンサ２０２に低電圧電源ＶＣＣ１からダイオード２０１の順方向降下電圧を引いた電圧が充電される。このとき、出力アンプ１７には低電圧電源ＶＣＣ１が供給される。タイマ出力が発生しているときは、スイッチ回路２０３によりコンデンサ２０２の他端が電源部３９の出力に接続され、コンデンサ２０２に充電された電圧が低電圧電源ＶＣＣ１に積み上げられ、図９に示すように、出力アンプ１７には増圧された電源電圧ＶＣＣ１＋ＶＣが供給される。
【００５７】
図１０は第３の実施形態に係るＯＦＤＭ信号出力回路の増圧部の第１例を示す回路構成図である。図１０において、インバータＡ１０３とＰチャネルの電界効果トランジスタＱ１０３とＮチャネルの電界効果トランジスタＱ１０４とによりスイッチ回路２０３が構成されている。インバータＡ１０３には、電源として低電圧電源ＶＣＣ１が供給される。Ｃ１０１は電源安定化用コンデンサである。
【００５８】
タイマ出力が発生していない状態では、インバータＡ１０３の出力はＨレベルであり、電界効果トランジスタＱ１０３がオフ状態、電界効果トランジスタＱ１０４がオン状態となり、コンデンサ２０２に電圧ＶＣが充電される。電圧ＶＣは、低電圧電源ＶＣＣ１からダイオード２０１の順方向降下電圧ＶＤを引いた電圧である。この状態では、低電圧電源ＶＣＣ１がダイオード２０１を介して出力アンプ１７に供給される。タイマ出力が発生すると、インバータＡ１０３の出力はＬレベルとなり、電界効果トランジスタＱ１０３がオン状態、電界効果トランジスタＱ１０４がオフ状態となり、コンデンサ２０２の他端（図の−側）が電界効果トランジスタＱ１０３を介して低電圧電源ＶＣＣ１に接続される。これにより、コンデンサ２０２に充電された電圧ＶＣが低電圧電源ＶＣＣ１に積み上げられ、この増圧された電源電圧（ＶＣＣ１＋ＶＣ）＝ＶＣＣ２が出力アンプ１７に供給される。
【００５９】
図１１は第３の実施形態に係るＯＦＤＭ信号出力回路の増圧部の第２例を示す回路構成図である。図１１に示す第２例の増圧部は、インバータＡ１０３の電源をダイオード２０１のカソード側から供給するようにしたものである。その他の構成は図１０に示した第１例と同様である。
【００６０】
この第２例は、Ｐチャネルの電界効果トランジスタＱ１０３を駆動するインバータＡ１０３の電源を、ＶＣＣ１＋ＶＣに増圧された電源電圧からとることで、電界効果トランジスタＱ１０３の駆動電圧を拡大することが可能となり、スイッチングトランジスタのオン抵抗を下げ、高速で出力アンプ１７の電源電圧を切り替えることができる。
【００６１】
図１２は第３の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図である。第１の実施形態と同様にして、図１２（ａ）に示すように、タイマ部１５よりタイマ出力Ｓ２が出力される。このタイマ出力に基づいて、図１２（ｂ）に示すように、増圧部２０によってタイマ設定時間の期間だけ出力アンプ１７の電源電圧が低電圧電源ＶＣＣ１からＶＣＣ１＋ＶＣに増圧された電源電圧に切り替えられる。
【００６２】
このとき、出力アンプ１７には、図１２（ｂ）の下段に示すように、遅延部１２で所定の遅延時間だけ遅延され、Ｄ／Ａ変換部１６でＤ／Ａ変換されたＯＦＤＭ信号のアナログ信号Ｓ３が供給される。上記の電源電圧増圧によって、出力信号の振幅の大きい期間は出力アンプ１７の電源電圧が高くなっており、大きな振幅の信号に対しても歪みなく増幅することが可能であるので、十分なダイナミックレンジを確保でき、増幅回路の直線性を維持できる。
【００６３】
このように第３の実施形態によれば、第１の実施形態と同様、出力信号が所定レベルを超えてから所定期間だけ出力アンプの電源電圧を高くする電源電圧増圧によって、簡易な構成で、出力信号の振幅が大きいときのみ出力アンプの電源電圧を高くすることができる。このため、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、消費電力を削減できる。
【００６４】
図１３は本発明の第４の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図である。第４の実施形態のＯＦＤＭ信号出力回路は、逆フーリエ変換部１１を有するＯＦＤＭ信号発生部１０と、遅延部１２と、Ｄ／Ａ変換部１３と、コンパレータ部２４と、タイマ部１５と、ＬＰＦ（ローパスフィルタ）１６と、正負２電源で動作する出力アンプ２７と、正負の電源電圧ＶＣＣ３，−ＶＣＣ３を供給する電源部４９と、正負の電源電圧をそれぞれ増圧する増圧部４０Ａ，４０Ｂとを有して構成される。
【００６５】
増圧部４０Ａ，４０Ｂは、タイマ部１５からのタイマ出力に応じて出力アンプ２７に供給する正負の電源電圧を切り替える機能を有する。正側電源の増圧部４０Ａは、図８に示した増圧部２０と同一である。負側電源の増圧部４０Ｂは、出力アンプ２７の負側電源端子と負側の低電圧電源−ＶＣＣ３との間に介設されたダイオード４０１と、出力アンプ２７の負側電源端子とダイオード４０１との接続点（ダイオード４０１のアノード側）に一端が接続され、電源部４９の負側出力の低電圧電源−ＶＣＣ３を引き下げるコンデンサ４０２と、タイマ部１５のタイマ出力に基づいてコンデンサ４０２の他端の接続を電源部４９の出力またはグランドに切り替えるスイッチ回路４０３とを有して構成される。
【００６６】
タイマ出力が発生していないときは、増圧部４０Ａのスイッチ回路２０３によりコンデンサ２０２の他端がグランド電位に接続され、コンデンサ２０２に低電圧電源ＶＣＣ３からダイオード２０１の順方向降下電圧を引いた電圧が充電される。また、増圧部４０Ｂのスイッチ回路４０３によりコンデンサ４０２の他端が電源部４９の正側の低電圧電源ＶＣＣ３に接続される。これにより、コンデンサ４０２には正側の低電圧電源ＶＣＣ３と負側の低電圧電源−ＶＣＣ３との差電圧からダイオード４０１の順方向降下電圧を引いた電圧が印加されて充電される。
【００６７】
このとき、出力アンプ２７の正側電源端子には正側の低電圧電源ＶＣＣ３が供給され、負側電源端子には負側の低電圧電源−ＶＣＣ３が供給される。なお、正側の低電圧電源ＶＣＣ３及び負側の低電圧電源−ＶＣＣ３は、出力アンプ２７への入力信号の振幅が小さい場合にその信号を歪みなく増幅するのに十分な電圧としている。
【００６８】
タイマ出力が発生しているときは、増圧部４０Ａのスイッチ回路２０３によりコンデンサ２０２の他端が電源部４９の出力に接続され、コンデンサ２０２に充電された電圧が低電圧電源ＶＣＣ３に積み上げられ、出力アンプ２７の正側電源端子には増圧された電源電圧が供給される。また、増圧部４０Ｂのスイッチ回路４０３によりコンデンサ４０２の他端がグランド電位に接続され、これにより出力アンプ２７の負側電源端子はグランド電位に対してコンデンサ４０２に充電された電圧分だけ低くなるように引き下げられ、負側に増圧された電源電圧が供給される。
【００６９】
図１４は第４の実施形態に係るＯＦＤＭ信号出力回路の増圧部の具体例を示す回路構成図である。図１４において、インバータＡ１０３とＰチャネルの電界効果トランジスタＱ１０３とＮチャネルの電界効果トランジスタＱ１０４とによりスイッチ回路２０３が構成され、バッファＡ１０４とＰチャネルの電界効果トランジスタＱ１０５とＮチャネルの電界効果トランジスタＱ１０６とによりスイッチ回路４０３が構成される。インバータＡ１０３及びバッファＡ１０４には、電源として低電圧電源ＶＣＣ３が供給される。
【００７０】
タイマ出力が発生していない状態では、インバータＡ１０３の出力はＨレベルであり、電界効果トランジスタＱ１０３がオフ状態、電界効果トランジスタＱ１０４がオン状態となり、コンデンサ２０２には正側の低電圧電源ＶＣＣ３からダイオード２０１の順方向降下電圧ＶＤを引いた電圧ＶＣ１が充電される。また、バッファＡ１０４の出力はＬレベルであり、電界効果トランジスタＱ１０５がオン状態、電界効果トランジスタＱ１０６がオフ状態となっている。電界効果トランジスタＱ１０５がオンとなることで、コンデンサ４０２には正負の低電圧電源の差であるＶＣＣ３−（−ＶＣＣ３）＝２ＶＣＣ３からダイオード４０１の順方向降下電圧ＶＤを引いた電圧ＶＣ２が充電される。ここで電圧ＶＣ２＝ＶＣＣ３＋ＶＣ１となる。
【００７１】
タイマ出力が発生すると、インバータＡ１０３の出力はＬレベルとなり、電界効果トランジスタＱ１０３はオン状態、電界効果トランジスタＱ１０４はオフ状態となる。電界効果トランジスタＱ１０３がオンすることで、コンデンサ２０２の他端が正側の低電圧電源ＶＣＣ３の電位に引き上げられるため、コンデンサ２０２に充電された電圧ＶＣ１が正側の低電圧電源ＶＣＣ３に積み上げられ、出力アンプ２７の正側電源端子に供給される電源電圧が、ＶＣＣ３＋ＶＣ１＝ＶＣＣ４に増圧（ブーストアップ）される。また、バッファＡ１０４の出力はＨレベルとなり、電界効果トランジスタＱ１０５はオフ状態、電界効果トランジスタＱ１０６はオン状態となる。電界効果トランジスタＱ１０６がオンすることで、出力アンプ２７の負側電源端子に供給される電源電圧がグランド電位に対してコンデンサ４０２に充電された電圧ＶＣ２分だけ低くなるように引き下げられ、−ＶＣ２＝−（ＶＣＣ３＋ＶＣ１）＝−ＶＣＣ４に増圧（ブーストアップ）される。
【００７２】
図１５は第４の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図である。第２の実施形態と同様に、図１５（ａ）は出力しようとするＯＦＤＭ信号のアナログ換算波形を示している。また、図１５（ｂ）に示すように、コンパレータ部２４のＡＮＤ回路２４４の出力ＳＣ１として、アナログ換算波形の振幅が比較電圧Ｔ１を越えている期間だけＨレベルが出力され、図１５（ｃ）に示すように、コンパレータ部２４のＡＮＤ回路２４３の出力ＳＣ２として、アナログ換算波形の振幅が比較電圧Ｔ２を下回っている期間だけＨレベルが出力される。そして、図１５（ｄ）に示すように、コンパレータ部２４のＯＲ回路２４５により、図１５（ｂ）に示す出力と図１５（ｃ）に示す出力の論理和がとられ、コンパレータ部２４の検出出力Ｓ１として出力される。
【００７３】
タイマ部１５は、コンパレータ部２４の検出出力に基づいて、図１５（ｅ）に示すように、タイマ出力Ｓ２を発生する。このタイマ出力に基づいて、図１５（ｆ）に示すように、増圧部４０Ａ，４０Ｂによってタイマ設定時間の期間だけ出力アンプ２７の電源電圧が低電圧電源ＶＣＣ３、−ＶＣＣ３から高電圧電源ＶＣＣ４、−ＶＣＣ４に増圧されて切り替えられる。
【００７４】
このとき、出力アンプ２７には、図１５（ｆ）の中段に示すように、遅延部１２で所定の遅延時間だけ遅延され、Ｄ／Ａ変換部１６でＤ／Ａ変換されたＯＦＤＭ信号のアナログ信号Ｓ３が供給される。上記の電源電圧増圧によって、出力信号の振幅の大きい期間は出力アンプ２７の電源電圧が高くなっており、大きな振幅の信号に対しても歪みなく増幅することが可能であるので、十分なダイナミックレンジを確保でき、増幅回路の直線性を維持できる。
【００７５】
このように第４の実施形態によれば、第２の実施形態と同様、出力信号が所定レベルを超えてから所定期間だけ出力アンプの電源電圧を高くする電源電圧増圧によって、簡易な構成で、出力信号の振幅が大きいときのみ出力アンプの電源電圧を高くすることができる。このため、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、消費電力を削減できる。
【００７６】
また、出力アンプ２７の正負の電源電圧を同時に切り替えることにより、振幅の大きなときと小さなときの出力アンプ２７のＤＣバイアス点が変わらず、電源電圧が切り替わったときの動作点の移動やトランジェントの発生を防止することができる。また、出力信号波形において、正振幅、負振幅の両側に対し電源電圧と出力信号波形の電圧差を少なくでき、出力アンプ２７の損失を更に低減することが可能となる。
【００７７】
図１６は本発明の第５の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図である。第５の実施形態のＯＦＤＭ信号出力回路は、逆フーリエ変換部１１を有するＯＦＤＭ信号発生部１０と、遅延部１２と、Ｄ／Ａ変換部１３と、コンパレータ部２４と、タイマ部１５と、ＬＰＦ（ローパスフィルタ）１６と、単電源及び正負２電源で動作する出力アンプ３７と、電源部３９と、正側の電源電圧を増圧する増圧部２０と、負側の電源電圧を生成する負側電源生成部２２とを有して構成される。
【００７８】
電源部３９は、低電圧電源ＶＣＣ１のみを備えている。正側電源の増圧部２０は、図８に示した増圧部２０と同一である。負側電源生成部２２は、出力アンプ３７の負側電源端子とグランドとの間に介設されたダイオード２２１と、出力アンプ３７の負側電源端子とダイオード２２１との接続点（ダイオード２２１のアノード側）に一端が接続されたコンデンサ２２２と、タイマ部１５のタイマ出力に基づいてコンデンサ２２２の他端の接続を電源部３９の出力またはグランドに切り替えるスイッチ回路２２３と有して構成される。
【００７９】
タイマ出力が発生していないときは、増圧部２０のスイッチ回路２０３によりコンデンサ２０２の他端がグランド電位に接続され、コンデンサ２０２に低電圧電源ＶＣＣ１からダイオード２０１の順方向降下電圧を引いた電圧が充電される。また、負側電源生成部２２のスイッチ回路２２３によりコンデンサ２２２の他端が電源部３９の低電圧電源ＶＣＣ１に接続される。これにより、コンデンサ２２２には低電圧電源ＶＣＣ１からダイオード２２１の順方向降下電圧を引いた電圧が印加されて充電される。
【００８０】
このとき、出力アンプ３７の正側電源端子には、ダイオード２０１を介して低電圧電源ＶＣＣ１が供給され、負側電源端子はダイオード２２１を介してグランドに接続され、ほぼグランド電位となる。正側電源となる低電圧電源ＶＣＣ１は、出力アンプ３７への入力信号の振幅が小さい場合にその信号を歪みなく増幅するのに十分な電圧としている。
【００８１】
タイマ出力が発生しているときは、増圧部２０のスイッチ回路２０３によりコンデンサ２０２の他端が電源部３９の出力に接続され、コンデンサ２０２に充電された電圧が低電圧電源ＶＣＣ１に積み上げられ、出力アンプ３７の正側電源端子には増圧された電源電圧が供給される。また、負側電源生成部２２のスイッチ回路２２３によりコンデンサ２２２の他端がグランド電位に接続され、これにより出力アンプ３７の負側電源端子はグランド電位に対してコンデンサ２２２に充電された電圧分だけ低くなるように引き下げられ、負の電源電圧が供給される。
【００８２】
図１７は第５の実施形態に係るＯＦＤＭ信号出力回路の増圧部及び負側電源生成部の具体例を示す回路構成図である。図１７において、インバータＡ１０３とＰチャネルの電界効果トランジスタＱ１０３とＮチャネルの電界効果トランジスタＱ１０４とによりスイッチ回路２０３が構成され、バッファＡ１０４とＰチャネルの電界効果トランジスタＱ１０７とＮチャネルの電界効果トランジスタＱ１０８とによりスイッチ回路２２３が構成される。インバータＡ１０３及びバッファＡ１０４には、電源として低電圧電源ＶＣＣ１が供給される。
【００８３】
タイマ出力が発生していない状態では、インバータＡ１０３の出力はＨレベルであり、電界効果トランジスタＱ１０３がオフ状態、電界効果トランジスタＱ１０４がオン状態となる。電界効果トランジスタＱ１０４がオンすることで、コンデンサ２０２には低電圧電源ＶＣＣ１からダイオード２０１の順方向降下電圧ＶＤを引いた電圧ＶＣ３が充電される。また、バッファＡ１０４の出力はＬレベルであり、電界効果トランジスタＱ１０７がオン状態、電界効果トランジスタＱ１０８がオフ状態となっている。電界効果トランジスタＱ１０７がオンすることで、コンデンサ２２２には低電圧電源ＶＣＣ１からダイオード２２１の順方向降下電圧ＶＤを引いた電圧ＶＣ４が充電される。ここで電圧ＶＣ４＝ＶＣ３となる。
【００８４】
タイマ出力が発生すると、インバータＡ１０３の出力はＬレベルとなり、電界効果トランジスタＱ１０３はオン状態、電界効果トランジスタＱ１０４はオフ状態となる。電界効果トランジスタＱ１０３がオンすることで、コンデンサ２０２の他端が低電圧電源ＶＣＣ１の電位に引き上げられるため、コンデンサ２０２に充電された電圧ＶＣ３が低電圧電源ＶＣＣ１に積み上げられ、出力アンプ３７の正側電源端子に供給される電源電圧が、ＶＣＣ１＋ＶＣ３に増圧（ブーストアップ）される。また、バッファＡ１０４の出力はＨレベルとなり、電界効果トランジスタＱ１０７はオフ状態、電界効果トランジスタＱ１０８はオン状態となる。電界効果トランジスタＱ１０８がオンすることで、出力アンプ３７の負側電源端子に供給される電源電圧がグランド電位に対してコンデンサ２２２に充電された電圧ＶＣ４分だけ低くなるように引き下げられ、−ＶＣ４＝−ＶＣ３の負電圧が供給される。
【００８５】
図１８は第５の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図である。第２の実施形態と同様に、図１８（ａ）は出力しようとするＯＦＤＭ信号のアナログ換算波形を示している。また、図１８（ｂ）に示すように、コンパレータ部２４のＡＮＤ回路２４４の出力ＳＣ１として、アナログ換算波形の振幅が比較電圧Ｔ１を越えている期間だけＨレベルが出力され、図１８（ｃ）に示すように、コンパレータ部２４のＡＮＤ回路２４３の出力ＳＣ２として、アナログ換算波形の振幅が比較電圧Ｔ２を下回っている期間だけＨレベルが出力される。そして、図１８（ｄ）に示すように、コンパレータ部２４のＯＲ回路２４５により、図１８（ｂ）に示す出力と図１８（ｃ）に示す出力の論理和がとられ、コンパレータ部２４の検出出力Ｓ１として出力される。
【００８６】
タイマ部１５は、コンパレータ部２４の検出出力に基づいて、図１８（ｅ）に示すように、タイマ出力Ｓ２を発生する。このタイマ出力に基づいて、図１８（ｆ）に示すように、増圧部２０及び負側電源生成部２２によってタイマ設定時間の期間だけ出力アンプ３７の電源電圧が、低電圧電源のＶＣＣ１及びほぼグランド電位の約０Ｖから、電圧ＶＣＣ１＋ＶＣ３及び−ＶＣ３に切り替えられる。
【００８７】
このとき、出力アンプ３７には、図１８（ｆ）の中段に示すように、遅延部１２で所定の遅延時間だけ遅延され、Ｄ／Ａ変換部１６でＤ／Ａ変換されたＯＦＤＭ信号のアナログ信号Ｓ３が供給される。上記の電源電圧切替によって、出力信号の振幅の大きい期間は出力アンプ３７の電源電圧が高くなっており、大きな振幅の信号に対しても歪みなく増幅することが可能であるので、十分なダイナミックレンジを確保でき、増幅回路の直線性を維持できる。
【００８８】
このように第５の実施形態によれば、第２の実施形態と同様、出力信号が所定レベルを超えてから所定期間だけ出力アンプの電源電圧を高くする電源電圧切替によって、簡易な構成で、出力信号の振幅が大きいときのみ出力アンプの電源電圧を高くすることができる。このため、振幅の大きなピークの信号にも対応して直線性を確保可能にしつつ、消費電力を削減できる。また、出力アンプ３７の正負の電源電圧を同時に切り替えることにより、振幅の大きなときと小さなときとで出力アンプ３７のＤＣバイアス点が変わらないので、電源電圧が切り替わったときの動作点の移動やトランジェントの発生を防止できる。また、出力信号波形において、正振幅、負振幅の両側に対し電源電圧と出力信号波形の電圧差を少なくでき、出力アンプ３７の損失を更に低減することが可能となる。
【００８９】
さらに、第５の実施形態では、単一の低電圧電源ＶＣＣ１で出力アンプ３７の電源電圧を正負両方向へ増圧することができるため、第２の実施形態や第４の実施形態と比べて、電源の構成を簡略化できる。
【００９０】
ここで、上述した本実施形態のＯＦＤＭ信号出力回路を備えた電力線通信装置であるマルチキャリア通信装置の構成例を示す。図１９〜図２１はマルチキャリア通信装置の具体的な構成例を示す図であり、図１９はマルチキャリア通信装置を正面側から見た斜視図、図２０はマルチキャリア通信装置を背面側から見た斜視図、図２１はマルチキャリア通信装置の電気回路の構成例を示すブロック図である。
【００９１】
このマルチキャリア通信装置１００は、本実施形態のＯＦＤＭ信号出力回路を内蔵し、電力線通信を行う通信端末であり、具体的にはモデム（ＰＬＣモデム）として構成されている。勿論、マルチキャリア通信装置は、モデムに限らず、モデムを備えた電気機器（例えばテレビなどの家電機器）として構成することもできる。
【００９２】
マルチキャリア通信装置１００は、図１９及び図２０に示すような筐体１０１の中に、図２１に示すような電気回路の回路モジュール２００が内蔵されている。筐体１０１の前面には、図１９に示すようにＬＥＤ（Light Emitting Diode）などで構成された表示部１０５が設けられている。また、筐体１０１の背面には、図２０に示すように電源コネクタ１０２と、ＲＪ４５などのＬＡＮ（Local Area Network）ケーブル接続用のモジュラージャック１０３と、シリアルケーブル接続用のＤｓｕｂコネクタ１０４とが設けられている。電源コネクタ１０２には、平行ケーブルなどで構成されるＡＣコード１０６が接続される。モジュラージャック１０３には、図示しないＬＡＮケーブルが接続される。Ｄｓｕｂコネクタ１０４には、図示しないシリアルケーブルが接続される。
【００９３】
図２１に示すように、マルチキャリア通信装置１００の内部には、回路モジュール２００及びスイッチング電源３００が備わっている。スイッチング電源３００は、電力線から電源コネクタ１０２を経由して商用交流電力（ＡＣ１００Ｖ）の供給を受け、＋１．２Ｖ、＋３．３Ｖ、ＶＣＣ１（例えば＋６Ｖ）等の各直流電圧を生成し、これらの電圧を回路モジュール２００に供給する。
【００９４】
回路モジュール２００は、例えばＯＦＤＭ信号のようなマルチキャリア信号を用いて他端末との間でデータの送受信を行うものである。回路モジュール２００の内部には、メイン集積回路（Integrated Circuit）２０１と、ＡＦＥ（Analog Front End）集積回路２０２と、ローパスフィルタ（ＬＰＦ）１６と、ドライバ集積回路２０５と、カプラ２０６と、バンドパスフィルタ（ＢＰＦ）２０７と、メモリ２１１と、イーサネット（登録商標）物理層集積回路（ＰＨＹ  ＩＣ）２１２とが設けられている。
【００９５】
また、メイン集積回路２０１は、ＣＰＵ（Central Processing Unit）２０１ａと、ＰＬＣ・ＭＡＣ（Power Line Communication・Media Access Control）ブロック２０１ｂと、ＰＬＣ・ＰＨＹ（Power Line Communication・Physic layer）ブロック２０１ｃとを有して構成されている。ＡＦＥ集積回路２０２は、上述したＯＦＤＭ信号出力回路の遅延部１２、Ｄ／Ａ変換部（ＤＡＣ）１３、コンパレータ部１４、タイマ部１５とともに、ＯＦＤＭ信号入力回路のＡ／Ｄ変換器（ＡＤＣ）２３１、可変ゲイン増幅器（ＶＧＡ）２３２を有して構成されている。ドライバ集積回路２０５には、内部に出力アンプ１７等と電圧切替部１８等または増圧部２０等とが設けられる。カプラ２０６は、コイルトランス２０６ａとコンデンサ２０６ｂとを有して構成されている。
【００９６】
図２２は本実施形態に係るＯＦＤＭ信号出力回路を備えた電力線通信装置における送信部及び受信部の機能的な構成例を示すブロック図である。この図２２は、図２１に示した回路モジュール２００において電力線通信に関する部分を機能ブロックで示したものである。
【００９７】
受信部４１０は、Ａ／Ｄ変換器４１１と、フーリエ変換器（ＦＦＴ）又はウェーブレット変換器（ＤＷＴ）等、所望の時間−周波数変換を行うためのマルチキャリア変換器４１２と、伝送路の影響をキャンセルするように受信信号を補正する等化器４１３と、パラレルデータをシリアルデータに変換するＰ／Ｓ変換器４１４と、マッピングされたシンボルデータを受信信号であるビットデータに変換するデマッパ４１５とを備える。なお、図２１に示すメイン集積回路２０１のＰＬＣ・ＰＨＹブロック２０１ｃにおいて、マルチキャリア変換器４１２、等化器４１３、Ｐ／Ｓ変換器４１４、及びデマッパ４１５の機能を実現し、ＡＦＥ集積回路２０２のＡ／Ｄ変換器２３１においてＡ／Ｄ変換器４１１の機能を実現する。
【００９８】
送信部４２０は、送信信号であるビットデータをシンボルデータに変換してシンボルマッピングを行うシンボルマッパ４２１と、シリアルデータをパラレルデータに変換するＳ／Ｐ変換器４２２と、逆フーリエ変換器（ＩＦＦＴ）や逆ウェーブレット変換器（ＩＤＷＴ）等、所望の周波数−時間変換を行う逆マルチキャリア変換器４２３と、Ｄ／Ａ変換器４２４とを備える。なお、図２１に示すメイン集積回路２０１のＰＬＣ・ＰＨＹブロック２０１ｃにおいて、シンボルマッパ４２１、Ｓ／Ｐ変換器４２２、及び逆マルチキャリア変換器４２３の機能を実現する。ここで、逆マルチキャリア変換器４２３は、ＯＦＤＭ信号発生部１０の逆フーリエ変換部１１に相当するものであり、Ｄ／Ａ変換器４２４はＤ／Ａ変換部１３に相当するものである。
【００９９】
なお、上記各実施形態において、出力アンプ部に電源供給する電源部の低電圧電源をデジタル回路の電源と共用することも可能である。特に、第３〜第５の実施形態のような増圧部を備える構成では、電源部の電源電圧は低い電圧だけ設ければよいため、電源部をデジタル回路の電源と共用することができ、アナログ回路用の専用電源が不要になる。
【０１００】
また、図２１に示した構成のように、電圧切替部や増圧部においてスイッチ手段として設ける電界効果トランジスタ等のスイッチ素子を含む回路を、ドライバ集積回路に内蔵させることも可能である。この場合、スイッチ素子のオン抵抗を下げ、浮遊容量の絶対値を下げることができるので、高速のスイッチング動作が可能となる。また、高速スイッチングを行うことで、遅延部におけるＯＦＤＭ信号の遅延量を少なくすることができるので、遅延回路素子（図２や図６におけるＤフリップフロップ）の個数を削減でき、回路規模を縮小できる。
【０１０１】
上述したように、本実施形態の信号出力回路によれば、出力信号が所定レベルを超えてから所定期間だけ出力アンプの電源電圧を高くするように、電源電圧の切替えや増圧を行うことによって、簡易な構成で、出力信号の振幅が大きいときのみ出力アンプの電源電圧を高くすることができる。これにより、振幅のピークにも対応して増幅回路の直線性を確保できるとともに、出力アンプの消費電力を低減することができる。
【０１０２】
特に、電力線通信では、電力線を伝送路として利用するため、安定した伝送路（例えば同軸ケーブル）を利用した通信に比べて、信号の減衰が大きかったり、あるいは発生するノイズレベルが大きい。この場合に、ＳＮ比を良化させるためには、出力信号のレベル（振幅）を大きくしなければならず、消費電力の増大の要因になっていた。しかも、カバーレッジ（通信距離）を増大させるためには、出力信号のレベルを更に大きくしなければならない。このような場合に、本実施形態の信号出力回路では、通信を行う際に出力信号が所定レベルを超えたときに電源電圧を大きくして出力信号のレベルを大きくするので、信号の減衰やノイズレベルの増大があっても、消費電力の増大を抑制しつつ、ＳＮ比を良化させて、しかもカバーレッジを向上させることができる。
【産業上の利用可能性】
【０１０３】
本発明は、簡易な構成で、出力信号が大振幅のときにも対応して直線性を確保可能にしつつ、消費電力を削減することが可能となる効果を有し、電力線通信等で用いられるＯＦＤＭ信号等の信号を増幅して出力する信号出力回路及び通信装置等に有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図
【図２】第１の実施形態に係るＯＦＤＭ信号出力回路の遅延部、コンパレータ部及びタイマ部の具体例を示す回路構成図
【図３】第１の実施形態に係るＯＦＤＭ信号出力回路の電圧切替部の具体例を示す回路構成図
【図４】第１の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図
【図５】本発明の第２の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図
【図６】第２の実施形態に係るＯＦＤＭ信号出力回路の遅延部、コンパレータ部及びタイマ部の具体例を示す回路構成図
【図７】第２の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図
【図８】本発明の第３の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図
【図９】第３の実施形態の増圧部による電源電圧の増圧を説明する図
【図１０】第３の実施形態に係るＯＦＤＭ信号出力回路の増圧部の第１例を示す回路構成図
【図１１】第３の実施形態に係るＯＦＤＭ信号出力回路の増圧部の第２例を示す回路構成図
【図１２】第３の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図
【図１３】本発明の第４の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図
【図１４】第４の実施形態に係るＯＦＤＭ信号出力回路の増圧部の具体例を示す回路構成図
【図１５】第４の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図
【図１６】本発明の第５の実施形態に係るＯＦＤＭ信号出力回路の構成を示すブロック図
【図１７】第５の実施形態に係るＯＦＤＭ信号出力回路の増圧部及び負側電源生成部の具体例を示す回路構成図
【図１８】第５の実施形態のＯＦＤＭ信号出力回路における各部の動作を示す図
【図１９】本実施形態に係るマルチキャリア通信装置を正面側から見た斜視図
【図２０】本実施形態に係るマルチキャリア通信装置を背面側から見た斜視図
【図２１】本実施形態に係るマルチキャリア通信装置の電気回路の構成例を示すブロック図
【図２２】本実施形態に係るＯＦＤＭ信号出力回路を備えた電力線通信装置における送信部及び受信部の機能的な構成例を示すブロック図
【符号の説明】
【０１０５】
１０  ＯＦＤＭ信号発生部
１１  逆フーリエ変換部
１２  遅延部
１３  Ｄ／Ａ変換部
１４，２４  コンパレータ部
１５  タイマ部
１６  ＬＰＦ
１７，２７，３７  出力アンプ
１８，２８Ａ，２８Ｂ  電圧切替部
１９，２９Ａ，２９Ｂ，３９，４９  電源部
２０，４０Ａ，４０Ｂ  増圧部
２２  負側電源生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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