(57)【要約】【課題】電界効果トランジスタ（ＦＥＴ）を製造する方法を提供する。【解決手段】この方法は、半導体基板上にゲート構造を形成するステップと、基板内に凹部を形成して、凹部内に第２の半導体材料を埋め込むステップとを含む。ゲート構造は、ゲート誘電体層、導電層、および絶縁層を含む。前記ゲート構造の形成は、ゲート構造内の導電層を凹ませるステップを含み、導電層を凹ませるステップと、基板内に凹部を形成するステップとは、単一ステップで実行される。また、ＦＥＴデバイスが提供される。【選択図】図１２
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【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート誘電体層および導電層を含むゲート構造を形成するステップと、
前記基板内に凹部を形成し、前記凹部内に第２の半導体材料を埋め込むステップとを有し、
前記ゲート構造を形成するステップが、前記ゲート構造内の前記導電層を凹ませるステップを含み、
前記導電層を凹ませる前記ステップと、前記基板内に凹部を形成する前記ステップとが、単一ステップで実行される、
電界効果トランジスタ（ＦＥＴ）デバイスを製造する方法。
【請求項２】
前記導電層を凹ませる前記ステップと、前記基板内に前記凹部を形成する前記ステップとが、ほぼ同時に実行される、請求項１に記載の方法。
【請求項３】
前記第２の半導体材料が、シリコン・ゲルマニウム（ＳｉＧｅ）と炭化シリコン（ＳｉＣ）とからなるグループから選択される、請求項１に記載の方法。
【請求項４】
前記ＦＥＴが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１に記載の方法。
【請求項５】
前記基板が、シリコン基板と、絶縁層上のシリコン基板と、半導体層と、絶縁体上の半導体層とからなるグループから選択される、請求項１に記載の方法。
【請求項６】
前記ＦＥＴが、ＮＦＥＴ領域およびＰＦＥＴ領域を含むとともに、前記基板内の前記凹部が、前記ＮＦＥＴ領域と前記ＰＦＥＴ領域とから選択された領域内に形成される、請求項１に記載の方法。
【請求項７】
前記基板内の前記凹部が、前記ＰＦＥＴ領域内に形成され、かつ前記第２の導体材料が、シリコン・ゲルマニウム（ＳｉＧｅ）である、請求項６に記載の方法。
【請求項８】
前記基板内の前記凹部が、前記ＮＦＥＴ領域内に形成され、かつ前記第２の導体材料が、炭化シリコン（ＳｉＣ）である、請求項６に記載の方法。
【請求項９】
前記ゲート構造を形成する前記ステップが、
前記基板上にゲート誘電体層を付着するステップと、
前記ゲート誘電体層上に第１の導電層を付着するステップと、
前記第１の導電層上に絶縁層を付着するステップと、
前記窒化物層上に第２の導電層を付着するステップと、
ゲート・スタックを形成するために、前記ゲート誘電体層と、前記第１および第２の導電層と、前記絶縁層とをエッチングするステップと、
前記ゲート・スタックの周囲に１つ以上のスペーサを形成するステップとを含み、
前記導電層を凹ませる前記ステップが、前記第２の導電層を凹ませることにより達成される、
請求項１に記載の方法。
【請求項１０】
前記第２の導電層を凹ませた後に、前記絶縁層を除去するステップをさらに有する、請求項９に記載の方法。
【請求項１１】
前記ゲートの前記導電層へ金属材料を付着して、かつ前記基板のソース領域およびドレイン領域へ金属材料を付着するステップと、
前記ゲートが完全にシリサイド化されるように、前記ゲート上と、前記ソース領域上と、前記ドレイン領域上にシリサイドを形成するステップとをさらに有する、
請求項１に記載の方法。
【請求項１２】
前記絶縁層が、前記第２の導電層を凹ませる間に、前記第１の導電層がエッチングされて除去されることを防止する、請求項９に記載の方法。
【請求項１３】
半導体基板と、
第１のゲートに最も近い第１のソース領域および第１のドレイン領域を有する第１の半導体基板領域上の第１のゲートと、
第２のゲートに最も近い第２のソース領域および第２のドレイン領域を有する第２の半導体基板領域上の第２のゲートと、
前記第１の半導体基板領域と、前記第２の半導体基板領域とからなるグループから選択された領域に埋め込まれた半導体領域とを有し、
前記第１のゲートと、前記第２のゲートと、前記第１のソースおよびドレイン領域と、前記第２のソースおよびドレイン領域とが、シリサイド化されている、
電界効果トランジスタ（ＦＥＴ）デバイス。
【請求項１４】
前記第１の半導体領域がＰＦＥＴ領域であり、かつ前記第２の半導体領域がＮＦＥＴ領域であるとともに、前記埋め込み半導体領域が、
前記第１のソース領域および前記第１のドレイン領域内に埋め込まれたシリコン・ゲルマニウムと、
前記第２のソース領域および前記第２のドレイン領域内に埋め込まれた炭化シリコンとからなるグループから選択される、
請求項１３に記載のＦＥＴデバイス。
【請求項１５】
前記ＦＥＴデバイスが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１３に記載のＦＥＴデバイス。
【請求項１６】
前記半導体基板が、シリコン基板と、絶縁層上のシリコン基板と、半導体層と、絶縁体上の半導体層とからなるグループから選択される、請求項１３に記載のＦＥＴデバイス。
【請求項１７】
前記第１のゲートおよび前記第２のゲートが、少なくとも誘電体層と導電層とを付着して、かつ前記導電層の少なくとも一部分を除去することにより形成され、
前記埋め込み半導体領域が、前記領域内に凹部を形成し、続いて前記凹部内に半導体材料を埋め込むことにより形成されるとともに、
前記導電層の少なくとも前記一部分を除去する前記ステップと、前記凹部を形成するステップとが、単一ステップで達成される、請求項１３に記載のＦＥＴデバイス。
【請求項１８】
前記導電層の少なくとも前記一部分を除去する前記ステップと、前記凹部を形成するステップとが、ほぼ同時に達成される、請求項１３に記載のＦＥＴデバイス。
【請求項１９】
ＮＦＥＴ領域とＰＦＥＴ領域とを有する基板上に、第１の導電層とゲート誘電体層とを付着するステップと、
前記第１の導電層上に絶縁層を付着するステップと、
前記窒化物層上に第２の導電層を付着するステップと、
第１のゲート・スタックおよび第２のゲート・スタックを形成するために、前記ゲート誘電体層と、前記第１および第２の導電層と、前記絶縁層とをエッチングして、かつ第１のゲートおよび第２のゲートを形成するために、前記第１および第２のゲート・スタックの周囲に１つ以上のスペーサを形成するステップと、
前記第１のゲートおよび前記第２のゲートから、前記第２の導電層を除去して、前記基板内の、前記第１のゲートに最も近いソース領域およびドレイン領域内に、単一ステップで凹部を形成するステップと、
前記凹部内に半導体材料を埋め込むステップと、
前記第１および第２のゲートから前記絶縁層を除去するステップと、
前記第１のゲートと、前記第２のゲートと、前記第１のゲートに最も近い前記ソース領域および前記ドレイン領域と、前記第２のゲートに最も近いソース領域およびドレイン領域とを完全にシリサイド化するステップとを有する、
埋め込み半導体領域を有する完全にシリサイド化された（ＦＵＳＩ）電界効果トランジスタ（ＦＥＴ）デバイスを製造する方法。
【請求項２０】
前記第１のゲートが、
前記埋め込み半導体材料がシリコン・ゲルマニウムである前記ＰＦＥＴ領域と、
前記埋め込み半導体材料が炭化シリコンである前記ＮＦＥＴ領域とからなるグループから選択された領域上に設置される、
請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。さらに詳細には、本発明は、金属酸化膜半導体電界効果トランジスタなどの電界効果トランジスタに関する。
【背景技術】
【０００２】
完全にシリサイド化された（ＦＵＳＩ）ゲート構造と埋め込みシリコン・ゲルマニウム（ｅＳｉＧｅ）構造の両方が、電界効果トランジスタ（ＦＥＴ）、特にＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の動作性能を向上させるのに有用であることが明らかになった。しかしながら、ＦＵＳＩ構造とｅＳｉＧｅ構造の両方を製造する技術は、典型的なＣＭＯＳ（相補型金属酸化膜半導体）製造プロセスと比較して非常に複雑なプロセスを含む。
【０００３】
典型的ＣＭＯＳプロセスに加えて、ＦＥＴのゲートを完全にシリサイド化することは、付加的なエッチング・ステップを必要とし、また、付加的な化学機械研磨（ＣＭＰ）ステップを必要とすることがある。例えば、現在のＦＵＳＩ製造技術は、シリサイド化の前に、導電ゲート層をエッチングしてかつ研磨するステップを必要とする。
【０００４】
同様に、埋め込みシリコン・ゲルマニウム（ｅＳｉＧｅ）構造は、付加的な製造ステップを必要とする。ＦＥＴのソースおよびドレイン領域内に凹部を形成するために必要とされるプロセス、およびその凹部内に埋め込みＳｉＧｅ領域を成長させるためのプロセスに加えて、ｅＳｉＧｅプロセスは、ｅＳｉＧｅ領域の成長時にゲートを保護するために付加的なステップを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、電界効果トランジスタ（ＦＥＴ）を製造する改良された方法を提供することである。
【０００６】
本発明の他の目的は、現在の方法よりも少ないステップでよいような電界効果トランジスタ（ＦＥＴ）を製造する方法を提供することである。
【課題を解決するための手段】
【０００７】
これらのおよび他の本発明の目的、ならびに利点は、半導体基板上にゲート構造を形成するステップ、および基板内に凹部を形成して、その凹部内に第２の半導体材料を埋め込むステップを含む電界効果トランジスタ（ＦＥＴ）を製造する方法により実現される。ゲート構造は、ゲート誘電体層、導電層、および絶縁層を含む。前記ゲート構造の形成は、ゲート構造内の導電層を凹ませるステップを含み、導電層を凹ませるステップ、および基板内に凹部を形成するステップは、単一ステップで実行される。また、ＦＥＴデバイスが提供される。
【発明を実施するための最良の形態】
【０００８】
本発明は、半導体基板上にゲート構造を形成するステップ、および基板内に凹部を形成して、その凹部内に第２の半導体材料を埋め込むステップを含む電界効果トランジスタ（ＦＥＴ）を製造する方法を提供する。ゲート構造は、ゲート誘電体層および導電層を含む。また、一実施形態では、方法は、第１の導電層と第２の導電層の間に挟まれた絶縁層を有するゲート構造の形成を含み、この絶縁層は、エッチング・ストッパとして機能する。ゲート構造の形成は、ゲート構造内の導電層を凹ませるステップを含む。導電層を凹ませるステップ、および基板内に凹部を形成するステップは、単一ステップで実行される。また、ＦＥＴデバイスが提供される。一実施形態では、前記導電層を凹ませるステップ、および基板内に凹部を形成するステップは、ほぼ同時に実行される。
【０００９】
他の実施形態では、方法は、さらに、ゲートの導電層へ金属材料を付着すること、ならびに基板のソース領域およびドレイン領域へ金属材料を付着することを含む。その後、シリサイドが、ゲート、ソース領域、およびドレイン領域上に形成される。結果として得られるゲートは、完全にシリサイド化されたゲートである。
【００１０】
他の実施形態では、本発明は、半導体基板、第１のゲート、および第２のゲートを含む電界効果トランジスタ（ＦＥＴ）デバイスを提供する。第１のゲートは、第１のゲートに最も近い第１のソース領域および第１のドレイン領域を有する第１の半導体基板領域上に設置されている。第２のゲートは、第２のゲートに最も近い第２のソース領域および第２のドレイン領域を有する第２の半導体基板領域上に設置されている。また、ＦＥＴデバイスは、第１の半導体基板領域または第２の半導体基板領域に埋め込まれた半導体領域を含む。第１のソースおよびドレイン領域、ならびに第２のソースおよびドレイン領域は、シリサイド化されている。第１のゲートおよび第２のゲートは、完全にシリサイド化されている。
【００１１】
図面、特に図１〜図１２を参照すると、本発明の電界効果トランジスタ構造（ＦＥＴ）を製造する方法が示されている。その方法で製造されたＦＥＴが図１２に示されており、全体として参照番号１００で示される。
【００１２】
ＦＥＴ１００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造であることが好ましい。ＦＥＴトランジスタは、ｎ型ＦＥＴトランジスタまたはｐ型ＦＥＴトランジスタでありうる。
【００１３】
図１〜図１２を参照すると、一実施形態では、ＦＥＴ１００はＭＯＳＦＥＴ１００であり、図１に示されているように基板１０５上に製造される。基板１０５は、シリコンから形成されることが好ましいが、絶縁層上のシリコン基板から形成されてもよい。また、基板１０５は、半導体材料、または絶縁体上の半導体層から形成されてもよい。一実施形態では、ＭＯＳＦＥＴ１００は、ｎ型ＦＥＴ（ＮＦＥＴ）とｐ型ＦＥＴ（ＰＦＥＴ）の両方を有する構造である。基板１０５は、ＰＦＥＴを構成するｎドープ・シリコンおよびＮＦＥＴを構成するｐドープ・シリコン、もしくは、ＰＦＥＴを構成するｎドープ・シリコンまたはＮＦＥＴを構成するｐドープ・シリコンを含みうる。基板１０５は、基板１０５内の各ＦＥＴを分離する構造１１０により、ＳＴＩ、すなわち浅いトレンチ素子分離技術を用いて分割される。構造１１０は、窒化シリコンまたは酸化シリコンなどの材料から形成されうる。
【００１４】
図１を参照すると、ゲート誘電体１１５が、基板１０５および構造１１０上に付着される。ゲート誘電体１１５は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、またはそれらの任意の組み合わせなどの酸化物を含む好適な誘電体材料から形成されることが好ましい。第１の導電層１２０が、ゲート誘電体１１５上に付着される。薄い絶縁層１２５が、第１の導電層１２０上に付着され、第２の導電層１３０が、絶縁層１２５上に付着される。層１２５は、窒化シリコンから形成されることが好ましいが、酸化シリコン、およびＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３などの他の絶縁材等の他の材料からも形成されてもよい。導電層１２０および１３０は、多結晶シリコン（ポリＳｉ）または金属などの好適な導電性材料から形成されることが好ましい。他の好ましい実施形態では、ポリＳｉ材料は、ｎ型チャネル（ｎＦＥＴ）を有する電界効果トランジスタに対してｎ型ドープされ、ｐ型チャネル（ｐＦＥＴ）を有する電界効果トランジスタに対してｐ型ドープされる。
【００１５】
図２を参照すると、導電層１２０および１３０は、ＮＦＥＴ領域に対してはＡｓ、Ｐ、およびＳｂなどのｎ型ドーパントで、およびＰＦＥＴ領域に対してはホウ素およびＢＦ２などのｐ型ドーパントで、必要に応じて、予めドープされる。ゲート誘電体１１５、ならびに層１２０、１２５、および１３０は、ゲート・スタック１３２を形成するためにエッチングされる。
【００１６】
図３を参照すると、第１のスペーサ１３５が、ゲート・スタック１３２の側壁上に形成される。第１のスペーサ１３５は、付着およびエッチングなどの任意の好適な方法で形成されうる。一実施形態では、スペーサ１３５は、熱酸化プロセス、または低温酸化物（ＬＴＯ）付着、およびエッチング・プロセスを用いて形成される。第１のスペーサ１３５は、酸化シリコンまたは窒化シリコン材料から形成されることが好ましい。また、ハロー注入およびエクステンション注入、もしくは、ハロー注入またはエクステンション注入が、基板１０５内に、ｎ領域およびｐ領域１３７、もしくは、ｎ領域またはｐ領域１３７を形成するために使用されてもよい。
【００１７】
図４を参照すると、第２のスペーサ１４５が、緩衝酸化シリコン層１４０と共に基板１０５上に形成されて、第１のスペーサ１３５の周囲を取り囲んでいる。第２のスペーサ１４５は、窒化シリコン材料から形成されることが好ましい。スペーサ１４５および緩衝酸化シリコン層１４０は、付着と、それに続くエッチング・プロセスにより形成されることが好ましい。スペーサ１４５の形成後に、基板１０５内のＮＦＥＴとＰＦＥＴの両方に対して、ｎおよびｐ、もしくは、ｎまたはｐのソースおよびドレイン領域１３９を形成するためにイオン注入が実行されてもよい。
【００１８】
図５を参照すると、非共形（ｎｏｎ−ｃｏｎｆｏｒｍａｌ）酸化物１５０の付加的な層が、スペーサ１４５上および基板１０５上に付着される。図６を参照すると、酸化物層１５０の一部分が、ゲート・スタック１３２の上面を露出するために除去される。この除去は、リアクティブ・イオン・エッチング（ＲＩＥ）バック・プロセスで実行されることが好ましい。
【００１９】
図７を参照すると、ＦＥＴ１００のＮＦＥＴ部を覆って、レジスト１５５を設けてある。図８を参照すると、ＰＦＥＴ部の酸化物層１５０が、好ましくはウェットエッチングにより除去される。その後、レジスト１５５が除去される。
【００２０】
図９を参照すると、凹部１６０が、基板１０５のＰＦＥＴ部内に形成される。また、第２の導電層１３０も、好ましくはドライエッチングにより除去され、絶縁層１２５の上面を露出する。第２の導電層１３０の除去と凹部１６０の形成の両方が、同じエッチング・ステップで行われることが好ましい。
【００２１】
この実施形態では、窒化シリコン層であることが好ましい絶縁層１２５は、第１の導電層１２０のエッチングを防止する。絶縁層１２５があることにより、第２の導電層１３０の除去および凹部１６０の形成を、同時に、またはほぼ同時に行うことができる。また、層１２５により、エッチング後に残るゲート・スタック１３２の部分の高さが一様となる。また、層１２５は、基板１０５上の凹部領域１６０の凹部の深さが、ゲート・スタック１３２および凹部１６０の同時のエッチング、または単一ステップでのエッチングから生じるゲート・スタック１３２のエッチングの深さよりも深くなることを可能とする。
【００２２】
図１０を参照すると、凹部１６０内にドープされたＳｉＧｅ（シリコン・ゲルマニウム）を成長させて、ＳｉＧｅ領域１６５を形成する。図１１を参照すると、ＮＦＥＴ部の酸化物層１５０が除去される。また、絶縁層１２５も除去される。
【００２３】
図１２を参照すると、シリサイド化プロセスの結果が示されており、結果として完成したＦＥＴ１００が得られる。このプロセスでは、金属層（図示せず）が、ゲート１７５上、および基板１０５のソース領域とドレイン領域の両方の上に形成される。好ましい金属としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、およびタングステンなどがある。その後、金属は、例えば３００℃を越える高温でアニールされて、金属が、ゲート内の導電層１２０のポリＳｉと、基板と、および基板内のドープされたシリコンと反応して、シリサイド層１７０を形成するようになされる。第１の導電層１２０の厚さおよび金属層の厚さを調整することにより、残りのゲートを完全にシリサイド化することができる。その後、残りの金属層が、好ましくはウェットエッチング技術により除去される。このようにして、ＦＥＴ１００は、完全にシリサイド化された（ＦＵＳＩ）ゲート・デバイスとなる。
【００２４】
他の実施形態では、絶縁層１２５は、ソース領域およびドレイン領域のシリサイド化より前に除去されない。この実施形態では、ソース領域およびドレイン領域が、上述したようにシリサイド化される。その後、絶縁層１２５が除去され、続いて導電層１２０のシリサイド化が行われる。この実施形態では、ゲート１７５のシリサイド化に対して、ソース領域およびドレイン領域とは異なった材料を使用することができる。
【００２５】
結果として得られるＦＥＴが図１２に示されている。ＦＥＴ１００は、基板１０５上に形成されたゲート１７５を含む。ゲート１７５は、緩衝酸化シリコン層１４０、ならびにスペーサ１３５および１４５を含む。また、ゲート１７５は、ゲート誘電体１１５および第１の導電層１２０を含み、この第１の導電層１２０は、シリサイド化後には、完全にシリサイド化された層１７０である。基板１０５のＮＦＥＴ部は、中央のｐドープ領域１８０、ｎドープ・ソース領域１８２、およびｎドープ・ドレイン領域１８４を含む。基板１０５のＰＦＥＴ部は、中央のｎドープ領域１９０、ｐドープ・ソース領域１９２、ｐドープ・ドレイン領域１９４、および埋め込みｅＳｉＧｅ領域１６５を含む。
【００２６】
上述した様々な層の付着は、半導体デバイスの構成に適した任意の公知の方法で達成されうる。好適な付着技術の例としては、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ法（ＰＥＣＶＤ）、原子層成長法（ＡＬＤ）、および高密度プラズマ付着法（ＨＤＰ）などがある。さらに、上述した様々な層のエッチングは、任意の好適な公知の方法で達成されうる。一実施形態では、エッチングは、リアクティブ・イオン・エッチング技術（ＲＩＥ）で達成される。
【００２７】
本発明の他の実施形態では、層１２５は、その方法に含まれていない。この実施形態では、単一の厚い導電層が、誘電体層１１５上に付着され、この誘電体層１１５は、その後、凹部１６０を形成するステップ時に、エッチングで除去される。
【００２８】
図１２に示された実施形態では、ＦＥＴ１００の埋め込み半導体領域は、ＰＦＥＴ領域内に埋め込まれたＳｉＧｅ領域１６５として示されている。さらに他の実施形態では、埋め込み半導体領域は、ＮＦＥＴ領域内に形成されてもよい。この実施形態では、炭化シリコン（ＳｉＣ）が、埋め込み半導体領域用の好ましい材料である。ＮＦＥＴ領域内に埋め込み領域を有するＦＥＴを形成するために使用される方法のステップは、上述したステップと同様である。しかしながら、この実施形態では、凹部を形成するステップは、ＰＦＥＴ領域の代わりにＮＦＥＴ領域内で実行されるとともに、炭化シリコンが、ＮＦＥＴ領域の凹部内に埋め込まれることが好ましい。
【００２９】
この実施形態で結果として得られるＦＥＴは、図１２のＦＥＴと同様である。しかしながら、この実施形態では、基板のＮＦＥＴ部は、中央のｐドープ領域１８０、ｎドープ・ソース領域１８２、ｎドープ・ドレイン領域１８４、および埋め込みＳｉＣ領域を含む。基板のＰＦＥＴ部は、中央のｎドープ領域、ｐドープ・ソース領域、およびｐドープ・ドレイン領域１９４を含む。さらに、この実施形態のＰＦＥＴ部は、埋め込みＳｉＧｅ領域を有しうる。
【００３０】
本発明の方法は、ＦＵＳＩと埋め込み半導体機能の両方を有するＦＥＴ構造を提供するが、一方、このような構造を形成する典型的プロセスよりも少ないステップを必要とする。例えば、この方法は、同一ステップの間に、ゲート内の導電層を凹ませて、かつＳｉＧｅ領域を埋め込むための凹部を形成することができる。この特徴は、ＦＥＴデバイス、特にＦＵＳＩゲートとｅＳｉＧｅの両方を含むＦＥＴデバイスを構成するために必要とされるステップ数を減少させる。また、上述した１つの単純凹部ステップの使用は、ＣＭＰおよびエッチバック・プロセスの欠点を回避する。
【００３１】
さらに、この方法は、ゲート、特にＰＦＥＴ領域上のゲートを保護する必要性を無くし、それにより、また、このようなＦＥＴ構造を製造するプロセスを大幅に簡素化する。
【００３２】
一実施形態では、絶縁層は、第１の導電層と第２の導電層の間に付着される。絶縁層は、方法が、初期段階でゲート内の最終的な導電層の厚さを制御することを可能とする。先の方法では、導電層は、最終的なゲートの導電層の厚さよりも厚く付着されなければならず、次に、ゲートが形成された後に、所望の厚さまでエッチングされかつ研磨されなければならない。本発明では、第１の導電層は、所望の最終的な厚さまで付着されうる。第２の導電層がエッチングされて除去されるとともに、凹部が形成されるとき、絶縁層は第１の導電層を保護する。したがって、本発明では、ゲートの導電層をエッチングしてかつ研磨するステップを無くすことができる。
【００３３】
本発明のＭＯＳＦＥＴデバイスの例示的な実施形態は、本発明の態様を示すために提供されている。本発明は、上述したＭＯＳＦＥＴトランジスタに限定されない。ゲート、ソース、およびドレインの寸法および位置などの構成に対する変形は、本発明の範囲内にある。
【００３４】
本明細書で説明した開示の様々な代替手段、組み合わせ、および変更は、当業者により考案されうることを理解するべきである。本発明は、添付の請求項の範囲内にある、このようなすべての代替手段、変更、および変形を包含するものである。
【図面の簡単な説明】
【００３５】
【図１】本発明の方法の第１のステップの横断面図である。
【図２】本発明の方法の第２のステップの横断面図である。
【図３】本発明の方法の第３のステップの横断面図である。
【図４】本発明の方法の第４のステップの横断面図である。
【図５】本発明の方法の第５のステップの横断面図である。
【図６】本発明の方法の第６のステップの横断面図である。
【図７】本発明の方法の第７のステップの横断面図である。
【図８】本発明の方法の第８のステップの横断面図である。
【図９】本発明の方法の第９のステップの横断面図である。
【図１０】本発明の方法の第１０のステップの横断面図である。
【図１１】本発明の方法の第１１のステップの横断面図である。
【図１２】本発明の方法の第１２のステップの横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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