(57)【要約】【課題】従来のＪ−ＦＥＴにおいては、ゲート電流の通電前後で、しきい値電圧（ＶＴ）のシフトが発生するといった問題があった。【解決手段】本発明の一実施形態に係るＪ−ＦＥＴは、第１導電型のキャリアを蓄積するアンドープＩｎＧａＡｓチャネル層５と、アンドープＩｎＧａＡｓチャネル層５上に設けられ、第２導電型の不純物を含有するｐ＋型ＧａＡｓ層１７（半導体層）と、ｐ＋型ＧａＡｓ層１７上に設けられたゲート電極１８と、を備えている。ここで、ｐ＋型ＧａＡｓ層１７中に含まれる水素濃度は、ｐ＋型ＧａＡｓ層１７の第２導電型のキャリア濃度よりも低い。【選択図】図１
2007335508.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のキャリアを蓄積するチャネル層と、
前記チャネル層上に設けられ、第２導電型の不純物を含有する半導体層と、
前記半導体層上に設けられたゲート電極と、を備え、
前記半導体層中に含まれる水素濃度は、当該半導体層の前記第２導電型のキャリア濃度よりも低いことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
前記水素濃度をｄｈ［ｃｍ−３］、前記キャリア濃度をｄｃ［ｃｍ−３］としたとき、
ｄｈ≦４．４×１０−１×ｄｃ−１．５×１０１９である電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
前記水素濃度は、２×１０１８ｃｍ−３以下である電界効果トランジスタ。
【請求項４】
請求項１乃至３いずれかに記載の電界効果トランジスタにおいて、
前記第２導電型の不純物は、Ｃである電界効果トランジスタ。
【請求項５】
請求項１乃至４いずれかに記載の電界効果トランジスタを製造する方法であって、
前記半導体層を形成する工程よりも後に、当該半導体層中に含まれる水素濃度を低減させる工程を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項６】
請求項５に記載の電界効果トランジスタの製造方法において、
前記水素濃度を低減させる工程においては、前記半導体層中の残留水素をアニール処理によって追い出す電界効果トランジスタの製造方法。
【請求項７】
請求項６に記載の電界効果トランジスタの製造方法において、
前記アニール処理は、Ｈ２ガスを含まない雰囲気中で実行される電界効果トランジスタの製造方法。
【請求項８】
請求項６または７に記載の電界効果トランジスタの製造方法において、
前記アニール処理は、Ｎ２雰囲気中で実行される電界効果トランジスタの製造方法。
【請求項９】
請求項６乃至８いずれかに記載の電界効果トランジスタの製造方法において、
前記アニール処理は、４００℃以上の熱処理温度で実行される電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓを用いた電界効果トランジスタ（ＦＥＴ）の更なる高性能化のため、ゲート順方向立ち上がり電圧（ＶＦ）の向上が要求されている。これは、ＶＦの向上により、ゲート電極へのバイアス電圧を大きくすることが可能になり、ＦＥＴに流すことができる最大ドレイン電流が増加するためである。ＦＥＴのＶＦを高めるため、金属−半導体接触からなるショットキー障壁よりも高い障壁を有するｐｎ接合を、ゲート電極直下に適用するのは有効な構造のひとつである。そのようなｐｎ接合をゲート部に選択的に形成するため、ゲート開口部に選択的に高濃度ｐ型不純物を添加した半導体層を設けた構造が、特許文献１に開示されている。
【０００３】
図１９は、特許文献１に記載された接合ゲート電界効果トランジスタ（Ｊ−ＦＥＴ：Junction Gate Field Effect Transistor）を示す断面図である。ＧａＡｓ基板１０１上に、アンドープＡｌＧａＡｓ層１０２、ＳｉドープＡｌＧａＡｓ電子供給層１０３、アンドープＡｌＧａＡｓスペーサ層１０４、アンドープＩｎＧａＡｓチャネル層１０５、アンドープＡｌＧａＡｓスペーサ層１０６、ＳｉドープＡｌＧａＡｓ電子供給層１０７、アンドープＡｌＧａＡｓ層１０８、およびアンドープＧａＡｓ層１０９が順に積層されている。さらに、アンドープＧａＡｓ層１０９上には、アンドープＡｌＧａＡｓストッパ層１２９、アンドープＧａＡｓ層１１１、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１２、およびＳｉドープＧａＡｓキャップ層１１３が順に積層されている。ＳｉドープＧａＡｓキャップ層１１３上には、ソース電極１１４およびドレイン電極１１５が形成されている。
【０００４】
アンドープＡｌＧａＡｓストッパ層１２９およびアンドープＧａＡｓ層１１１に形成されたリセスには、Ｃドープｐ＋型ＧａＡｓ層１３０が形成されている。また、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１２およびＳｉドープＧａＡｓキャップ層１１３に形成されたリセスには、ゲート絶縁膜１１６およびゲート電極１１８が形成されている。ゲート電極１１８は、ｐ＋型ＧａＡｓ層１３０とｐｎ接合を形成している。
【０００５】
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２〜５が挙げられる。
【特許文献１】特開２００４−１７９３１８号公報
【特許文献２】特開２００４−２８２０４９号公報
【特許文献３】特開２００３−２４３４０８号公報
【特許文献４】特開２００２−８３８１６号公報
【特許文献５】特開平１１−４５９９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１９に示したＪ−ＦＥＴにおいては、ゲート電流の通電前後で、しきい値電圧（ＶＴ）のシフトが発生するといった問題があった。図２０は、ゲート電流の通電前後の伝達特性を示すグラフである。このグラフから、図１９のＪ−ＦＥＴにおいては、通電ストレスによってＶＴがプラス側に１１０ｍＶシフトしたことがわかる。このようなＶＴシフトが生じるのは、ｐ＋型ＧａＡｓ層１３０内に存在する水素が原因である。
【０００７】
そのメカニズムは次の通りである。ｐ＋型ＧａＡｓ層１３０中に含まれる水素は、ｐ型不純物である炭素と結合して炭素を不活性化する。このため、ｐ＋型ＧａＡｓ層１３０の実効的なｐ型不純物濃度が減少している。ＦＥＴのゲートに電流を流すと、ｐ＋型ＧａＡｓ層１３０内に電子が注入される。注入された電子は炭素と結合している水素を切り離して炭素を再活性化するため、ｐ＋型ＧａＡｓ層１３０中の実効的なｐ型不純物濃度が増加する。この濃度の増加に対応して、ｐ＋型ＧａＡｓ層１３０のフェルミ準位が価電子帯側に移動するため、チャネル層の伝導帯が持ち上がり、ＶＴがプラス側にシフトするのである。
【課題を解決するための手段】
【０００８】
本発明による電界効果トランジスタは、第１導電型のキャリアを蓄積するチャネル層と、上記チャネル層上に設けられ、第２導電型の不純物を含有する半導体層と、上記半導体層上に設けられたゲート電極と、を備え、上記半導体層中に含まれる水素濃度は、当該半導体層の上記第２導電型のキャリア濃度よりも低いことを特徴とする。
この電界効果トランジスタにおいては、半導体層中に含まれる水素濃度が同半導体層のキャリア濃度よりも低いため、電気的に不活性化される第２導電型の不純物の量が少ない。このため、ゲート電流の通電前後で、第２導電型のキャリア濃度の変動が抑制され、しきい値電圧の変動も小さく抑えられる。
【０００９】
本発明による電界効果トランジスタの製造方法は、上記に記載の電界効果トランジスタを製造する方法であって、上記半導体層を形成する工程よりも後に、当該半導体層中に含まれる水素濃度を低減させる工程を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲート電流の通電前後でのしきい値電圧のシフトを小さく抑えることが可能な電界効果トランジスタおよびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明による電界効果トランジスタの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１２】
図１は、本発明による電界効果トランジスタの一実施形態を示す断面図である。このＪ−ＦＥＴは、第１導電型のキャリアを蓄積するアンドープＩｎＧａＡｓチャネル層５と、アンドープＩｎＧａＡｓチャネル層５上に設けられ、第２導電型の不純物を含有するｐ＋型ＧａＡｓ層１７（半導体層）と、ｐ＋型ＧａＡｓ層１７上に設けられたゲート電極１８と、を備えている。ここで、ｐ＋型ＧａＡｓ層１７中に含まれる水素濃度は、ｐ＋型ＧａＡｓ層１７の第２導電型のキャリア濃度よりも低い。本実施形態において、第１および第２導電型は、それぞれｎ型およびｐ型である。
【００１３】
図１のＪ−ＦＥＴの構造をより詳細に説明すると、半絶縁性のＧａＡｓ基板１上に、アンドープＡｌＧａＡｓバッファ層２、ＳｉドープＡｌＧａＡｓ電子供給層３、アンドープＡｌＧａＡｓスペーサ層４、アンドープＩｎＧａＡｓチャネル層５、アンドープＡｌＧａＡｓスペーサ層６、ＳｉドープＡｌＧａＡｓ電子供給層７、アンドープＡｌＧａＡｓ層８、およびアンドープＧａＡｓ層９が順に積層されている。さらに、アンドープＧａＡｓ層９上には、アンドープＩｎＧａＰストッパ層１０、アンドープＧａＡｓ層１１、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１２、およびＳｉドープＧａＡｓキャップ層１３が順に積層されている。ＧａＡｓキャップ層１３上には、例えばＡｕＧｅ−Ｎｉ−Ａｕ合金からなるソース電極１４およびドレイン電極１５が形成されている。
【００１４】
アンドープＩｎＧａＰストッパ層１０およびアンドープＧａＡｓ層１１には、第１のリセスが形成されている。この第１のリセスには、ｐ型不純物としてＣ（炭素）が添加されたｐ＋型ＧａＡｓ層１７が埋め込まれている。また、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１２およびＳｉドープＧａＡｓキャップ層１３には、第１のリセスよりも大きな第２のリセスが形成されている。この第２のリセスには、例えばＳｉＯ２からなるゲート絶縁膜１６、および例えばＷＳｉからなるゲート電極１８が形成されている。ｐ＋型ＧａＡｓ層１７とゲート電極１８とは、互いに接触しており、ｐｎ接合を形成している。ここで、ｐ＋型ＧａＡｓ層１７中に含まれる水素濃度は、ｐ＋型ＧａＡｓ層１７のｐ型キャリア濃度よりも低い。
【００１５】
このＪ−ＦＥＴの製造において、ｐ＋型ＧａＡｓ層１７が多量の残留水素を含む場合、そのｐ＋型ＧａＡｓ層１７を形成する工程よりも後で、且つｐ＋型ＧａＡｓ層１７上にゲート電極１８を形成する工程よりも前に、ｐ＋型ＧａＡｓ層１７中に含まれる水素濃度を低減させる工程を実行すればよい。かかる水素濃度の低減は、ｐ＋型ＧａＡｓ層１７中の残留水素をアニール処理によって追い出すことで実現することができる。このアニール処理を４００℃以上の熱処理温度で実行することにより、上記水素濃度を充分に低減させることができる。また、このアニール処理は、、Ｈ２ガスを含まない雰囲気中で実行されることが好ましく、Ｎ２雰囲気中で実行されることが特に好ましい。
【００１６】
本実施形態においては、ｐ＋型ＧａＡｓ層１７中に含まれる水素濃度がｐ＋型ＧａＡｓ層１７のキャリア濃度よりも低いため、電気的に不活性化されるｐ型不純物（本実施形態においてはＣ）の量が少ない。このため、ゲート電流の通電前後で、ｐ型キャリア濃度の変動が抑制され、しきい値電圧の変動も小さく抑えられる。
【実施例１】
【００１７】
図１のＪ−ＦＥＴにおいて、各層の膜厚および不純物濃度を以下のとおり設定した。
アンドープＡｌＧａＡｓバッファ層２：膜厚５００ｎｍ
ＳｉドープＡｌＧａＡｓ電子供給層３：膜厚４ｎｍ、Ｓｉ濃度３×１０１８ｃｍ−３
アンドープＡｌＧａＡｓスペーサ層４：膜厚２ｎｍ
アンドープＩｎＧａＡｓチャネル層５：膜厚１５ｎｍ
アンドープＡｌＧａＡｓスペーサ層６：膜厚２ｎｍ
ＳｉドープＡｌＧａＡｓ電子供給層７：膜厚９ｎｍ、Ｓｉ濃度３×１０１８ｃｍ−３
アンドープＡｌＧａＡｓ層８：膜厚５ｎｍ
アンドープＧａＡｓ層９：膜厚５ｎｍ
アンドープＩｎＧａＰストッパ層１０：膜厚５ｎｍ
アンドープＧａＡｓ層１１：膜厚１５ｎｍ
ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１２：膜厚５ｎｍ、Ｓｉ濃度４×１０１８ｃｍ−３
ＳｉドープＧａＡｓキャップ層１３：膜厚１００ｎｍ、Ｓｉ濃度４×１０１８ｃｍ−３
ｐ＋型ＧａＡｓ層１７：膜厚８０ｎｍ
【００１８】
また、ｐ＋型ＧａＡｓ層１７のｐ型キャリア濃度は１×１０２０ｃｍ−３であり、ｐ＋型ＧａＡｓ層１７中に含まれる水素濃度は５×１０１７ｃｍ−３である。キャリア濃度の測定は、ホール測定により行った。以下の実施例についても同様である。なお、ｐ＋型ＧａＡｓ層１７のｐ型不純物濃度は、好ましくはｎ＋型のＡｌＧａＡｓ電子供給層７の不純物濃度である３×１０１８ｃｍ−３よりも高く、より好ましくは同濃度よりも１桁高い３×１０１９ｃｍ−３以上である。ｐ＋型ＧａＡｓ層１７のｐ型不純物濃度をｎ＋型のＡｌＧａＡｓ電子供給層７の不純物濃度よりも高くすることにより、ｐ＋型ＧａＡｓ層１７内に、適度な幅の空乏層を形成することができる。
【００１９】
上述のとおり、本実施例において、ｐ＋型ＧａＡｓ層１７内に含まれる水素濃度は、５×１０１７ｃｍ−３である。一方、ｐ＋型ＧａＡｓ層１７のｐ型キャリア濃度は１×１０２０ｃｍ−３である。したがって、濃度５×１０１７ｃｍ−３の水素で不活性化された炭素が通電により全て活性化しても、１×１０２０ｃｍ−３に対して０．５％の増加しかなく、フェルミ準位の動きも小さい。実際、ＶＴシフト量を測定したところ、１２ｍＶと充分に小さい値が得られた。
【００２０】
このＶＴシフト量は、当該Ｊ−ＦＥＴが用いられる回路特性の安定という観点からは、２０ｍＶ以下であることが好ましい。実際、ＶＴシフト量が１２ｍＶである本実施例のＪ−ＦＥＴを搭載した回路においては、セット電流の変動等が抑制され、回路特性が安定した。
【００２１】
さらに、通電前のｐ型キャリア濃度が４×１０１９ｃｍ−３、１×１０２０ｃｍ−３、１．５×１０２０ｃｍ−３の場合について、残留水素濃度が異なるｐ＋型ＧａＡｓ層を有するＪ−ＦＥＴを用いて、ＶＴシフト量を評価した。
【００２２】
図２は、ＶＴシフト量とｐ＋型ＧａＡｓ層中に含まれる水素濃度との関係を示すグラフである。縦軸がＶＴシフト量（ｍＶ）、横軸が水素濃度（ｃｍ−３）を表している。また、線Ｌ１、Ｌ２およびＬ３が、それぞれ、通電前のｐ型キャリア濃度が４×１０１９ｃｍ−３、１×１０２０ｃｍ−３および１．５×１０２０ｃｍ−３の場合に対応している。このグラフからわかるように、水素濃度の減少に伴いＶＴシフト量は減少している。さらに、通電前のｐ型キャリア濃度が高いほど、同じ残留水素濃度でもＶＴシフト量が小さい。これは、通電前に伝導帯ポテンシャルを決定しているｐ型キャリア濃度に対する、通電活性して増加したｐ型キャリア濃度の割合が小さくなるためである。
【００２３】
図３は、図２の結果に基づいて、各ｐ型キャリア濃度について、ＶＴシフト量が２０ｍＶとなる残留水素濃度をプロットしたグラフである。ｐ型キャリア濃度が４×１０１９ｃｍ−３の場合、ＶＴシフト量を２０ｍＶ以下に抑えるためには、残留水素濃度が２×１０１８ｃｍ−３以下であればよい。ｐ型キャリア濃度が１×１０２０ｃｍ−３の場合、ＶＴシフト量を２０ｍＶ以下に抑えるためには、残留水素濃度が３×１０１９ｃｍ−３以下であればよい。ｐ型キャリア濃度が１．５×１０２０ｃｍ−３の場合、ＶＴシフト量を２０ｍＶ以下に抑えるためには、残留水素濃度が５×１０１９ｃｍ−３以下であればよい。これらデータから、２０ｍＶ以下のＶＴシフトを得るためには、残留水素濃度が下記式（１）を満たせばよいことがわかる。
ｄｈ≦４．４×１０−１×ｄｃ−１．５×１０１９  …（１）
ここで、ｄｈは残留水素濃度［ｃｍ−３］、ｄｃはｐ型キャリア濃度［ｃｍ−３］である。
【００２４】
さらに、図２から、残留水素濃度が２×１０１８ｃｍ−３以下であれば、ｐ型キャリア濃度が変動しても、ＶＴシフト量を安定的に抑制できることがわかる。
【実施例２】
【００２５】
図４は、本発明の第２の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のｐ＋型ＧａＡｓ層１７の代わりに、ｐ＋型ＧａＡｓ層１９が設けられている。このｐ＋型ＧａＡｓ層１９には、ｐ型不純物としてＺｎが１×１０２０ｃｍ−３添加されている。また、ｐ＋型ＧａＡｓ層１９中の残留水素濃度は、１×１０１８ｃｍ−３である。図４のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。
【００２６】
このようにｐ型不純物としてＺｎを用いた場合にも、Ｚｎは、Ｃと同様、残留水素により不活性化されるため、残留水素を２×１０１８ｃｍ−３以下に低減することでＶＴシフト量を２０ｍＶ以下に抑えることができる。実際、本実施例においてＶＴシフト量を測定したところ、１５ｍＶであった。なお、ｐ型不純物として、ＢｅまたはＭｇ等を用いた場合にも、同様の効果が得られる。
【実施例３】
【００２７】
図５は、本発明の第３の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のアンドープＧａＡｓ層９が設けられていない。図５のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。
【００２８】
このようにｐ＋型ＧａＡｓ層１７の下のエピタキシャル層構造を変えても、上記実施例と同様の効果が得られる。本実施例においても、残留水素濃度が２×１０１８ｃｍ−３以下に低減されているため、ＶＴシフト量は２０ｍＶ以下であった。
【実施例４】
【００２９】
図６は、本発明の第４の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のＳｉドープＡｌＧａＡｓ電子供給層３およびＳｉドープＡｌＧａＡｓ電子供給層７の代わりに、それぞれ、ＳｉドープＩｎＧａＰ層２０およびＳｉドープＩｎＧａＰ層２１が設けられている。図６のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。本実施例においても、残留水素濃度が２×１０１８ｃｍ−３以下に低減されているため、ＶＴシフト量は２０ｍＶ以下であった。
【実施例５】
【００３０】
図７は、本発明の第５の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のゲート絶縁膜１６の代わりに、ＳｉＮｘからなるゲート絶縁膜２２が設けられている。図７のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。
【００３１】
このようにｐ＋型ＧａＡｓ層１７に接触するゲート絶縁膜がＳｉＯ２膜以外の絶縁膜であっても、上記実施例と同様の効果が得られる。本実施例においても、１５ｍＶという小さなＶＴシフト量が得られた。なお、ゲート絶縁膜２２がＳｉＯＮからなる場合にも同様に小さなＶＴシフト量が得られた。
【実施例６】
【００３２】
図８は、本発明の第６の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のアンドープＩｎＧａＰストッパ層１０の代わりに、アンドープＡｌＧａＡｓストッパ層２９が設けられている。図８のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。
【００３３】
このようにセカンドリセスストッパとしてＡｌＧａＡｓ層を用いても、上記実施例と同様の効果が得られる。本実施例においても、１５ｍＶという小さなＶＴシフト量が得られた。
【実施例７】
【００３４】
図９は、本発明の第７の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のアンドープＧａＡｓ層１１が設けられていない。これに伴い、第１のリセスは、１つの半導体層（アンドープＩｎＧａＰストッパ層１０）に形成されている。図９のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。
【００３５】
このように１つの半導体層をエッチング除去して形成したリセスに、残留水素を低減したｐ＋型ＧａＡｓ層１７を設けても、上記実施例と同様の効果が得られる。本実施例においても、１５ｍＶという小さなＶＴシフト量が得られた。
【実施例８】
【００３６】
図１０は、本発明の第８の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のアンドープＩｎＧａＰストッパ層１０が設けられていない。これに伴い、第１のリセスは、１つの半導体層（アンドープＧａＡｓ層１１）に形成されている。図１０のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。本実施例においても、１５ｍＶという小さなＶＴシフト量が得られた。
【実施例９】
【００３７】
図１１は、本発明の第９の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のｐ＋型ＧａＡｓ層１７の代わりに、ｐ＋型ＡｌＧａＡｓ層２３が設けられている。図１１のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。
【００３８】
このように水素濃度が低減されたｐ型半導体層としてｐ＋型ＡｌＧａＡｓ層２３を用いても、上記実施例と同様の効果が得られる。本実施例においても、１８ｍＶという小さなＶＴシフト量が得られた。
【実施例１０】
【００３９】
図１２は、本発明の第１０の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、水素濃度が低減されたｐ型半導体層に、ｐ＋型ＧａＡｓ層１７およびｐ＋型ＡｌＧａＡｓ層２３からなる積層構造が適用されている。図１２のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。本実施例においても、上記実施例と同様の効果が得られる。なお、ｐ＋型ＩｎＧａＡｓ層、ｐ＋型ＩｎＧａＰ層およびｐ＋型ＧａＮ層のうち、いずれか１つ、または複数を組み合わせた半導体層を、ｐ＋型ＧａＡｓ層１７の代わりに用いても同様の効果が得られる。
【実施例１１】
【００４０】
図１３は、本発明の第１１の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、図１のアンドープＩｎＧａＡｓチャネル層５の代わりに、アンドープＧａＡｓチャネル層２４が設けられている。図１３のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。
【００４１】
このようにチャネル層としてアンドープＧａＡｓ層を用いても、上記実施例と同様の効果が得られる。本実施例においても、１５ｍＶという小さなＶＴシフト量が得られた。
【実施例１２】
【００４２】
図１４は、本発明の第１２の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、リセスが形成されていないアンドープＧａＡｓ層９上にｐ＋型ＧａＡｓ層１７が設けられている。図１４のＪ−ＦＥＴのその他の構成は、図１のＪ−ＦＥＴと同様である。このように第１のリセスが無い構造においても、上記実施例と同様の効果が得られる。
【実施例１３】
【００４３】
図１５は、本発明の第１３の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、ｉ−ＧａＡｓ／ｉ−ＡｌＧａＡｓ／ＳｉドープＧａＡｓチャネル構造上に、埋め込みｐｎ接合ゲートが設けられている。ＳｉドープＧａＡｓチャネルは、Ｓｉ不純物が濃度１×１０１８ｃｍ−３で添加された膜厚３０ｎｍのｎ＋型ＧａＡｓ層２５からなる。
【００４４】
このようにチャネル構造を変えても、上記実施例と同様の効果が得られる。本実施例においても、１８ｍＶという小さなＶＴシフト量が得られた。
【実施例１４】
【００４５】
図１６は、本発明の第１４の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、ｉ−ＧａＡｓ／ｉ−ＡｌＧａＡｓ／ＳｉドープＩｎＧａＡｓチャネル構造上に、埋め込みｐｎ接合ゲートが設けられている。ＳｉドープＩｎＧａＡｓチャネルは、Ｓｉ不純物が濃度１×１０１８ｃｍ−３で添加された膜厚３０ｎｍのｎ＋型ＩｎＧａＡｓ層２６からなる。本実施例においても、１８ｍＶという小さなＶＴシフト量が得られた。
【実施例１５】
【００４６】
図１７は、本発明の第１５の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、ｉ−ＡｌＧａＡｓ／ＳｉドープＧａＡｓチャネル構造上に、埋め込みｐｎ接合ゲートが設けられている。本実施例においても、１８ｍＶという小さなＶＴシフト量が得られた。
【実施例１６】
【００４７】
図１８は、本発明の第１６の実施例に係るＪ−ＦＥＴを示す断面図である。本実施例においては、Ｓｉ不純物が濃度５×１０１７ｃｍ−３で添加された膜厚５０ｎｍのｎ型ＧａＡｓ層２７、およびＳｉ不純物が濃度５×１０１６ｃｍ−３で添加された膜厚５０ｎｍのｎ−型ＧａＡｓ層２８を、基板１側から順に積層することにより、チャネル構造が形成されている。このチャネル構造上に、埋め込みｐｎ接合ゲートが設けられている。本実施例においても、１８ｍＶという小さなＶＴシフト量が得られた。
【００４８】
本発明による電界効果トランジスタおよびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施例ではアンドープＩｎＧａＡｓ層をチャネル層に用いた例を示したが、アンドープＧａＡｓ層をチャネル層に用いても上記実施例と同様の効果が得られる。
【００４９】
また、上記実施例ではＧａＡｓ基板上に格子整合するエピタキシャルウェハを用いたＧａＡｓ系のＪ−ＦＥＴを例示したが、ＩｎＰ系ＦＥＴまたはＧａＮ系ＦＥＴ等においても同様の効果が得られる。
【図面の簡単な説明】
【００５０】
【図１】本発明による電界効果トランジスタの一実施形態を示す断面図である。
【図２】ＶＴシフト量とｐ＋型ＧａＡｓ層中に含まれる水素濃度との関係を示すグラフである。
【図３】図２の結果に基づいて、各ｐ型キャリア濃度について、ＶＴシフト量が２０ｍＶとなる残留水素濃度をプロットしたグラフである。
【図４】本発明の第２の実施例に係るＪ−ＦＥＴを示す断面図である。
【図５】本発明の第３の実施例に係るＪ−ＦＥＴを示す断面図である。
【図６】本発明の第４の実施例に係るＪ−ＦＥＴを示す断面図である。
【図７】本発明の第５の実施例に係るＪ−ＦＥＴを示す断面図である。
【図８】本発明の第６の実施例に係るＪ−ＦＥＴを示す断面図である。
【図９】本発明の第７の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１０】本発明の第８の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１１】本発明の第９の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１２】本発明の第１０の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１３】本発明の第１１の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１４】本発明の第１２の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１５】本発明の第１３の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１６】本発明の第１４の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１７】本発明の第１５の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１８】本発明の第１６の実施例に係るＪ−ＦＥＴを示す断面図である。
【図１９】従来のＪ−ＦＥＴを示す断面図である。
【図２０】図１９のＪ−ＦＥＴにおけるゲート電流の通電前後の伝達特性を示すグラフである。
【符号の説明】
【００５１】
１    ＧａＡｓ基板
２    アンドープＡｌＧａＡｓバッファ層
３    ＳｉドープＡｌＧａＡｓ電子供給層
４    アンドープＡｌＧａＡｓスペーサ層
５    アンドープＩｎＧａＡｓチャネル層
６    アンドープＡｌＧａＡｓスペーサ層
７    ＳｉドープＡｌＧａＡｓ電子供給層
８    アンドープＡｌＧａＡｓ層
９    アンドープＧａＡｓ層
１０    アンドープＩｎＧａＰストッパ層
１１    アンドープＧａＡｓ層
１２    ＳｉドープＡｌＧａＡｓワイドリセスストッパ層
１３    ＳｉドープＧａＡｓキャップ層
１４    ソース電極
１５    ドレイン電極
１６    ゲート絶縁膜
１７    ｐ＋型ＧａＡｓ層
１８    ゲート電極
１９    ｐ＋型ＧａＡｓ層
２０    ＳｉドープＩｎＧａＰ層
２１    ＳｉドープＩｎＧａＰ層
２２    ゲート絶縁膜
２３    ｐ＋型ＡｌＧａＡｓ層
２４    アンドープＧａＡｓチャネル層
２５    ｎ＋型ＧａＡｓ層
２６    ｎ＋型ＩｎＧａＡｓ層
２７    ｎ型ＧａＡｓ層
２８    ｎ−型ＧａＡｓ層
２９    アンドープＡｌＧａＡｓストッパ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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