(57)【要約】【課題】  高開口率、それに伴う小型化を実現することができる半導体装置、半導体装置の製造方法、薄膜トランジスタアレイ基板、液晶表示装置を提供する。【解決手段】ボトムゲート型薄膜トランジスタ、トップゲート型薄膜トランジスタ及び保持容量を備えた半導体装置であって、上記ボトムゲート型薄膜トランジスタは、基板上に、第１ゲート電極と、第１絶縁膜と、第１半導体層と、第２絶縁膜とをこの順に備え、上記トップゲート型薄膜トランジスタは、基板上に、第１絶縁膜と、第２半導体層と、第２絶縁膜と、第２ゲート電極とをこの順に備え、上記保持容量は、第１ゲート電極と同じ層の電極と、第２ゲート電極と同じ層の電極と、上記電極間に挟まれた第１又は第２半導体層と同じ層の電極とからなる半導体装置である。【選択図】    図１
2007013013.tif 000002
【特許請求の範囲】
【請求項１】
ボトムゲート型薄膜トランジスタ、トップゲート型薄膜トランジスタ及び保持容量を備えた半導体装置であって、
該ボトムゲート型薄膜トランジスタは、基板上に、第１ゲート電極と、第１絶縁膜と、第１半導体層と、第２絶縁膜とをこの順に備え、
該トップゲート型薄膜トランジスタは、基板上に、第１絶縁膜と、第２半導体層と、第２絶縁膜と、第２ゲート電極とをこの順に備え、
該保持容量は、第１ゲート電極と同じ層の電極と、第２ゲート電極と同じ層の電極と、該電極間に挟まれた第１又は第２半導体層と同じ層の電極を有する
ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２ゲート電極の少なくとも一方は、半導体層側に形成された半導体、及び、導電体の積層構造を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２半導体層は、同じ層に形成されたものであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１ゲート電極の半導体は、第２ゲート電極の半導体と不純物濃度が異なることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１半導体層は、高抵抗領域を含むことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
第１ゲート電極、第１絶縁膜、第１半導体層及び第２絶縁膜をこの順に備えるボトムゲート型薄膜トランジスタ、第１絶縁膜、第２半導体層、第２絶縁膜及び第２ゲート電極をこの順に備えるトップゲート型薄膜トランジスタ、並びに、保持容量を同一基板上に形成する半導体装置の製造方法であって、
該半導体装置の製造方法は、第１ゲート電極の形成工程、第１絶縁膜の形成工程、第１及び第２半導体層の形成工程、第２絶縁膜の形成工程、第２ゲート電極の形成工程をこの順に行い、ボトムゲート型薄膜トランジスタ及びトップゲート型薄膜トランジスタを形成するとともに、
該第１ゲート電極と同じ層の電極と、該第２ゲート電極と同じ層の電極と、該電極間に挟まれた第１及び第２半導体層と同じ層の電極とを有する保持容量を形成するものである
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１ゲート電極の形成工程及び第２ゲート電極の形成工程の少なくとも一方は、半導体層側に形成された半導体、及び、導電体の積層構造を有するゲート電極を形成するものであることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２ゲート電極の形成工程は、第１ゲート電極の半導体の不純物濃度と第２ゲート電極の半導体の不純物濃度とが異なるように形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１及び第2半導体層の形成工程は、第1半導体層が高抵抗領域を含むように形成することを特徴とする請求項６〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
請求項１〜５のいずれかに記載の半導体装置、又は、請求項６〜９のいずれかに記載の半導体装置の製造方法により製造された半導体装置を備えてなることを特徴とする薄膜トランジスタアレイ基板。
【請求項１１】
請求項１０記載の薄膜トランジスタアレイ基板を備えてなることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、薄膜トランジスタアレイ基板、及び、液晶表示装置に関する。より詳しくは、トップゲート型薄膜トランジスタ及びボトムゲート型薄膜トランジスタを備えた半導体装置、半導体装置の製造方法、薄膜トランジスタアレイ基板、及び、液晶表示装置に関するものである。
【背景技術】
【０００２】
半導体装置が備える薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｓｉｓｔｏｒ；ＴＦＴ）は、アクティブマトリクス型液晶表示装置における画素のスイッチング素子やドライバ回路、又は、密着型イメージセンサ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ；ＣＩＳ）、更には、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）等の大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｒａｔｉｏｎ；ＬＳＩ）に応用されている。
【０００３】
一方、近年のモバイル用途の表示装置（ディスプレイ）は、低消費電力化、高機能化、高速動作化、高信頼性、高精細化、小型化の要求が増しており、このような要求を満たすディスプレイの開発が盛んに行われている。このような課題に対しては、ＴＦＴの性能が重要となる。
【０００４】
ｐ−Ｓｉ型ＴＦＴを用いる場合は、このＴＦＴの（１）自己整合構造、（２）高移動度、（３）ＣＭＯＳ構造、という特徴が、高開口率、低消費電力、高機能化、高精細化、小型化等というディスプレイとして高付加価値な特徴を生み出すことができる。特に、高機能化、高精細化、小型化を実現する方法としては、周辺駆動回路を液晶パネルに集積、内在させる方法が挙げられる。しかしながら、液晶表示装置に必要な各種のＴＦＴが担う役割は異なることから、矛盾する特性を有するＴＦＴを同一基板上に形成することは困難であった。
【０００５】
例えば、画素回路の電源電圧は、画素ＴＦＴのしきい値電圧、液晶のしきい値電圧、階調表示に要する電圧、及び、液晶の駆動電圧を加算すると、少なくとも１４〜２５Ｖ程度に設定する必要がある。そのため、画素用ＴＦＴや周辺回路駆動用ＴＦＴは、比較的高電圧が印加されることになり、劣化しやすい。また、周辺回路駆動用ＴＦＴの中でもドライバ回路等の信号処理回路は、３〜５Ｖ程度の低電圧で動作される回路であり、ディスプレイの高速動作性を満たすためには、ドライバＴＦＴは、低電圧で高速に動作する必要がある。この場合、低電圧で高速に動作するＴＦＴ、及び、高電圧でも信頼性が確保できるＴＦＴを同一基板上に形成することとなる。
【０００６】
この方法としては、例えば、図４−１〜４−３に示すような方法が挙げられる。なお、本明細書中において、Ｐ型、Ｎ型とは、ＴＦＴの導電型を意味する。
（ａ）基板１０１上のＰ型トップゲート低電圧ＴＦＴ領域３０１、Ｎ型トップゲート低電圧ＴＦＴ領域３０２、Ｎ型トップゲート高電圧ＴＦＴ領域３０３に、半導体層１０２を形成し、その上層に第１の絶縁膜１０３を異なる膜質の絶縁膜の積層構造で形成する。
（ｂ）導電型がＰ型であり、かつ、低電圧で動作するＴＦＴ（Ｐ型低電圧ＴＦＴ）のしきい値電圧（Ｖｔｈ）の制御を目的として、第１の不純物１０４を注入する。
（ｃ）Ｎ型トップゲート低電圧ＴＦＴのＶｔｈ制御を目的として、第２の不純物１０６を注入する。
（ｄ）Ｎ型トップゲート高電圧ＴＦＴのＶｔｈ制御を目的として、第３の不純物１０７を注入する。
（ｅ）Ｎ型トップゲート高電圧ＴＦＴ領域３０３に第４の不純物１０９を注入し、高抵抗領域１１１、チャネル領域１１２を形成する。
（ｆ）Ｎ型トップゲート低電圧ＴＦＴ領域３０２と容量形成領域（図示せず）の第１の絶縁膜１０３の上層の絶縁膜を除去して第２の絶縁膜１１４を形成しゲート電極１１３を形成する。
（ｇ）Ｐ型低抵抗領域１１６、チャネル領域１１８を形成するために第５の不純物１１５を注入する。
（ｈ）Ｎ型低抵抗領域１２０、チャネル領域１２２を形成するために第６の不純物１２１を注入する。
（ｉ）第３の絶縁膜１２４を形成し、配線接続のためのコンタクト孔１２３を形成する。
（ｊ）配線を形成する。
また、上記と同じ工程で図５に示すような保持容量を形成する。ここでいう保持容量とは、ゲート電極１０３と高抵抗領域１１１を電極とするものである。
【０００７】
しかしながら、上述する方法では、（１）〜（３）の点で改善の余地があった。
（１）低電圧ＴＦＴのしきい値電圧を制御するために不純物１０４、１０６をそれぞれ注入することが、ＴＦＴの動作速度（移動度、サブスレッショールド係数）を低下させていた。
（２）低電圧ＴＦＴ形成領域の第１の絶縁膜１０３の上層の絶縁膜を除去することが第２の絶縁膜１１４にダメージを与えるため、第２の絶縁膜の絶縁破壊耐圧の低下、低電圧ＴＦＴの信頼性（ホットキャリア耐性）の低下を起こしていた。
（３）保持容量を高抵抗領域１１１とゲート電極１１３で第２の絶縁膜１１４を挟み込む構造で形成するため、保持容量の面積が大きくなり、この保持容量を含む画素の開口率が小さくなる。
【０００８】
これに対しては、トップゲート型薄膜トランジスタとボトムゲート型薄膜トランジスタを同一基板上に形成する方法が開示されている（例えば、特許文献１参照）。この場合は、画素用ＴＦＴだけでなく、駆動回路用ＴＦＴも同一基板上に形成することができるため、周辺回路一体型のパネルを提供することができるが、高開口率、それに伴う小型化という点においては未だ改善の余地があった。なお、高速動作性を実現するためには、しきい値電圧を制御するためにチャネル領域に不純物をドーピングする方法ではなく、ゲート電極を構成する材料を選択する方法が有効であることが知られている（例えば、特許文献２及び３参照）。
【特許文献１】特開平１１−５４７６１号公報
【特許文献２】特開平１０−１５０１１０号公報
【特許文献３】特開平１０−２２３９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
発明は、上記現状に鑑みてなされたものであり、高開口率、それに伴う小型化を実現することができる半導体装置、半導体装置の製造方法、及び、それらを用いて得られる薄膜トランジスタアレイ基板、液晶表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明者らは、高開口率、それに伴う小型化を実現することができるボトムゲート型薄膜トランジスタ、トップゲート型薄膜トランジスタ及び保持容量を備えた半導体装置について種々検討したところ、まず、薄膜トランジスタ（ＴＦＴ）の構成に着目した。そして、発明者は、トップゲート型ＴＦＴ及びボトムゲート型ＴＦＴを同一基板上に備えた半導体装置は、保持容量が占める領域により画素領域の開口率の向上を図ることができていないことを見出した。
【００１１】
また、発明者は、半導体装置が、（１）基板上に、第１ゲート電極と、第１絶縁膜と、第１半導体層と、第２絶縁膜とをこの順に備えたボトムゲート型ＴＦＴ、（２）基板上に、第１絶縁膜と、第２半導体層と、第２絶縁膜と、第２ゲート電極とをこの順に備えたトップゲート型ＴＦＴ、及び、（３）第１ゲート電極と同じ層の電極と、第２ゲート電極と同じ層の電極と、上記電極間に挟まれた第１及び第２半導体層と同じ層の電極を有する保持容量を備えることにより、高開口率及びそれに伴う小型化を実現することができることを見いだし、上記課題を解決することができることに想到し、本発明に到達したものである。
【００１２】
すなわち、本発明は、ボトムゲート型薄膜トランジスタ、トップゲート型薄膜トランジスタ及び保持容量を備えた半導体装置であって、上記ボトムゲート型薄膜トランジスタは、基板上に、第１ゲート電極と、第１絶縁膜と、第１半導体層と、第２絶縁膜とをこの順に備え、上記トップゲート型薄膜トランジスタは、基板上に、第１絶縁膜と、第２半導体層と、第２絶縁膜と、第２ゲート電極とをこの順に備え、上記保持容量は、第１ゲート電極と同じ層の電極と、第２ゲート電極と同じ層の電極と、上記電極間に挟まれた第１又は第２半導体層と同じ層の電極とからなる半導体装置である。
【００１３】
図１は、本発明の半導体装置の一例を示す断面模式図である。図１に示す半導体装置は、ボトムゲート型薄膜トランジスタ４０２、トップゲート型薄膜トランジスタ４０１、及び、保持容量４０３を備えている。このように、本発明の半導体装置は、ボトムゲート型薄膜トランジスタ及びトップゲート型薄膜トランジスタを備えていれば、導電型が異なる薄膜トランジスタ（ＴＦＴ）を含んで構成されていてもよい。なお、本明細書において、半導体装置とは、ＴＦＴ等の半導体素子を備える装置であれば、特に限定されるものではない。導電型が異なるＴＦＴを含む構成としては、電子の移動により駆動するＮ型ＴＦＴと、ホール（正孔）の移動により駆動するＰ型ＴＦＴとで構成されたＣＭＯＳ構造（相補型回路）を有する構成等が好適である。また、本発明においては、導電型が異なるＴＦＴは、互いに電気的に接続されていてもよく、接続されていなくてもよい。
【００１４】
また、図１に示すボトムゲート型薄膜トランジスタ４０２は、基板１上に、第１ゲート電極２と、第１絶縁膜３と、第１半導体層４と、第２絶縁膜５とをこの順に備えている。本発明の半導体装置においては、ボトムゲート型薄膜トランジスタは、基板上に、第１ゲート電極と、第１絶縁膜と、第１半導体層と、第２絶縁膜とをこの順に備えている限り、限定されるものではなく、例えば、図１に示すように、第２絶縁膜５の上層に第３絶縁膜１２を備えた構成でもよい。また、トップゲート型薄膜トランジスタ４０１は、基板１上に、第１絶縁膜３と、第２半導体層８と、第２絶縁膜５と、第２ゲート電極７とをこの順に備えている限り、限定されるものではない。
【００１５】
上記保持容量は、上記第１ゲート電極と同じ層の電極（保持容量下電極）と、上記第２ゲート電極と同じ層の電極（保持容量上電極）と、上記電極間に挟まれた第１及び第２半導体層と同じ層の電極（第３半導体層）とからなるものである。なお、本明細書において、同じ層とは、同一の工程で形成することが可能な階層のことをいい、通常、略同一の材料を用いて形成される。例えば、図１には、第１ゲート電極２と同じ層の電極２ａと第２ゲート電極７と同じ層の電極７ａとの間に第１及び第２半導体層４、８と同じ層の半導体層９ａを挟み込んだ構造の保持容量４０３が設けられている。なお、上記保持容量において、第３半導体層は、上記保持容量下電極と上記保持容量上電極との間に、配置されていればよく、上記保持容量下電極及び上記保持容量上電極が第３半導体層と直接接しなくてもよい。本発明の保持容量の構成によれば、従来よりも、電極の面積を大きくすることなく、容量が大きい保持容量を形成することができる。その結果、従来と同じ容量を得る場合に、保持容量の面積を小さくすることができるため、開口率を向上させることができる。また、従来の構成と比較して、配線がゲート電極１層と配線１層の合計２層からゲート電極２層と配線１層の合計３層に増えるため、表示部の周辺に配置されたドライバ等の回路の配線のレイアウトの自由度が増す。その結果、回路の形成に必要な面積を小さくすることができるため歩留りを向上させることができる。
【００１６】
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。
【００１７】
上記第１及び第２ゲート電極の少なくともどちらか一方は、半導体層側に形成された半導体、及び、導電体の積層構造を有することが好ましい。半導体層側に形成された半導体としては、特に限定されるものではないが、例えば、シリコン、シリサイド、シリコンゲルマニウム等のＰ型導電材料や、シリコン、シリサイド、シリコンゲルマニウム等のＮ型導電材料が挙げられる。導電体としては、特に限定されるものではないが、例えば、タンタル、モリブデン、タングステン、チタン等の高融点金属、又は、これらのシリサイド等が挙げられる。通常、低電圧で高速に動作するＴＦＴ（低電圧ＴＦＴ）と高電圧で動作するＴＦＴ（高電圧ＴＦＴ）とでは、しきい値電圧の設定が異なる。低電圧ＴＦＴは、通常、比較的しきい値を高く設定し、オフ電流を減らし、高電圧ＴＦＴでは、しきい値を低く設定しオン電流を増やす。Ｎ型及びＰ型のＴＦＴにおいて、通常、低電圧及び高電圧ＴＦＴとでは、設定するしきい値電圧に差がある。しかしながら、この構成とすることにより、ゲート電極がゲート絶縁膜と接する面を含む材料を、所望のしきい値電圧が得られるように調整することができるため、しきい値電圧の調整において、再現性の確保ができ、また、不純物を添加することによって、半導体装置の動作速度を低下させることもない。また、第１ゲート電極又は第２ゲート電極の少なくともどちらか一方が、この構成であればよいので、どちらか一方のしきい値電圧を調整することもできるし、両方のしきい値電圧を調整することもできる。なお、本明細書中において、ゲート絶縁膜とは、第１ゲート電極の場合は、第１絶縁膜のことであり、第２ゲート電極の場合は、第２絶縁膜のことである。また、しきい値電圧は、ＴＦＴのソース・ドレイン電極間で電流が流れはじめるときのゲート電圧のことである。
【００１８】
上記第１及び第２半導体層は、同じ層に形成されたことが好ましい。ここで、同じ層とは、例えば、図１に示すように、基板１を最下層としたときに、第１半導体層４と第２半導体層８とが、第１絶縁膜４上に形成され、同一の材料により形成されているということである。この構成とすることにより、保持容量４０３を形成することができる。この構成とすることにより、第１半導体層及び第２半導体層を一度に形成することができるため、製造工程の増加を抑制することができる。
【００１９】
上記第１ゲート電極の半導体は、第２ゲート電極の半導体と不純物濃度が異なることが好ましい。これにより、ＴＦＴのしきい値電圧をそれぞれのゲート電極の半導体の不純物濃度により制御することができるため、従来の方法と異なり、しきい値電圧を制御するために不純物を注入する必要がないため、ＴＦＴの動作速度を早くする（移動度を大きくする又はサブスレッショールド特性を向上させる）ことができる。また、従来の方法と比べて、低電圧ＴＦＴのゲート絶縁膜と高電圧ＴＦＴのゲート絶縁膜の破壊耐圧の低下、信頼性（ホットキャリア耐性）の低下を防止することができる。特に、高電圧ＴＦＴの場合、ゲート絶縁膜の半導体層のチャネル領域とゲート絶縁膜とは、連続して形成することができるため、ゲート絶縁膜とチャネル領域との界面が汚染されるのを防止することができる。その結果、半導体装置の特性（しきい値電圧、移動度等）のばらつきを抑えることができる。
【００２０】
上記第１半導体層は、高抵抗領域を含むことが好ましい。これにより、高電圧においても、ＴＦＴのホットキャリア耐圧等の信頼性を確保することができる。本明細書において、高抵抗領域とは、ＴＦＴのソース・ドレイン領域となる低抵抗領域よりも抵抗が高い領域のことをいう。なお、上記高抵抗領域は、例えば、高抵抗領域の端部を第１ゲート電極の端部とゲート絶縁膜を介して一致させた構成、高抵抗領域を第１ゲート電極とゲート絶縁膜を介して重畳させた構成とすることができるが、高抵抗領域を第１ゲート電極とゲート絶縁膜を介して重畳させた構成とすることが好ましい。これにより、製造時のバラツキ等により、ＴＦＴの特性が低下（移動度の低下、オン電流の低下、ホットキャリア耐性の低下等）することを防止することができる。
【００２１】
本発明は、また、第１ゲート電極、第１絶縁膜、第１半導体層及び第２絶縁膜をこの順に備えるボトムゲート型薄膜トランジスタと、第１絶縁膜、第２半導体層、第２絶縁膜及び第２ゲート電極をこの順に備えるトップゲート型薄膜トランジスタと、並びに、保持容量を同一基板上に形成する半導体装置の製造方法であって、上記半導体装置の製造方法は、第１ゲート電極の形成工程、第１絶縁膜の形成工程、第１及び第２半導体層の形成工程、第２絶縁膜の形成工程、第２ゲート電極の形成工程をこの順に行い、ボトムゲート型薄膜トランジスタ及びトップゲート型薄膜トランジスタを形成するとともに、上記第１ゲート電極と同じ層の電極と上記第２ゲート電極と同じ層の電極との間に第１及び第２半導体層と同じ層の半導体層を挟み込んだ構造の保持容量を形成する半導体装置の製造方法でもある。
【００２２】
本発明における半導体装置の製造方法は、第１ゲート電極、第１絶縁膜、第１半導体層及び第２絶縁膜をこの順に備えるボトムゲート型薄膜トランジスタと、第１絶縁膜、第２半導体層、第２絶縁膜及び第２ゲート電極をこの順に備えるトップゲート型薄膜トランジスタとを同一基板上に形成する半導体装置の製造方法であれば、導電型が異なる薄膜トランジスタ（ＴＦＴ）を製造する工程を含んでもよい。
【００２３】
まず、ボトムゲート型薄膜トランジスタとトップゲート型薄膜トランジスタを形成する方法について説明する。
第１ゲート電極の形成工程としては、第１ゲート電極は、ガラス基板又は絶縁性膜により被膜されたガラス基板上に、スパッタ法等により半導体層側に形成された半導体、及び、導電体の積層構造となるように形成することが好ましい。半導体層側に形成された半導体としては、特に限定されるものではないが、例えば、シリコン、シリサイド、シリコンゲルマニウム等のＰ型導電材料や、シリコン、シリサイド、シリコンゲルマニウム等のＮ型導電材料が挙げられる。導電体としては、特に限定されるものではないが、例えば、タンタル、モリブデン、タングステン、チタン等の高融点金属、又は、これらのシリサイド等が挙げられる。
【００２４】
上記第１絶縁膜の形成工程としては、スパッタ法、常圧ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法、ＬＰＣＶＤ（Ｌｏｗ    ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により、第１絶縁膜を形成することが好ましい。
【００２５】
上記第１及び第２半導体層の形成工程としては、第１絶縁膜上に、プラズマＣＶＤ法、ＬＰＣＶＤ法等により非晶質シリコン、微結晶シリコン、多結晶シリコン、又は、上記材料にゲルマニウム、ニッケル、リン、ボロン、ひ素等を含有する材料を用いて形成した膜を真空中又は不活性ガス中でアニールしたり、ランプアニール法、レーザーアニール法等で結晶化した膜で第１及び第２半導体層を形成することが好ましい。第１半導体層としては、チャネル領域、低抵抗領域（ソース・ドレイン領域）だけでなく、高抵抗領域を含む構成であってもよい。この場合は、オフ電流を低減することができる。
上記第１及び第２半導体層上に第２絶縁膜を形成する工程としては、第２絶縁膜は、第１絶縁膜と同様の方法により形成することができる。
上記第２絶縁膜上に第２ゲート電極を形成する工程としては、上記第１ゲート電極を形成する工程と同様である。
【００２６】
第２半導体層は、第１半導体層と同じ層に形成されるが、ここで、同じ層とは、第１半導体層と第２半導体層とが、第１絶縁膜上に形成され、同一の材料により形成されていることをいう。
【００２７】
次に、保持容量を形成する方法について説明する。
保持容量は、上記第１ゲート電極と同じ層の電極と上記第２ゲート電極と同じ層の電極との間に第１及び第２半導体層と同じ層の半導体層を挟み込んだ構造となるように形成する。すなわち、上記第１ゲート電極と同じ層に形成された電極は、第１ゲート電極を形成する工程と同じ工程において形成され、上記第２トップゲート型薄膜トランジスタのゲート電極と同じ層に形成された電極は、第２トップゲート電極を形成する工程と同じ工程において形成されるものである。これにより、トップゲート型薄膜トランジスタ及びボトムゲート型薄膜トランジスタを形成する工程において、保持容量を形成することができるため、保持容量を形成する工程を増加することを防止することができる。また、この工程を含むことにより、従来よりも、保持容量の電極の面積を大きくすることなく、容量が大きい保持容量を形成することができる。その結果、従来と同じ容量の保持容量を形成する場合に、保持容量の面積を小さくすることができるため、開口率を向上させた液晶表示装置を提供することができる。
【００２８】
上記第１ゲート電極の形成工程及び上記第２ゲート電極の形成工程の少なくとも一方は、半導体層側に形成された半導体、及び、導電体の積層構造を有するゲート電極を形成するものであることが好ましい。このように、ゲート電極を積層構造とすることにより、しきい値電圧を制御することができる。
【００２９】
上記第２ゲート電極の形成工程は、第１ゲート電極の半導体の不純物濃度と第２ゲート電極の半導体の不純物濃度とが異なるように形成することが好ましい。この半導体装置の製造方法によれば、ＴＦＴの動作速度を速くすることができ、また、高電圧で動作するＴＦＴのゲート絶縁膜の破壊耐圧の低下、信頼性の低下を防止した半導体装置を提供することができる。更に、高電圧で動作するＴＦＴの場合、ゲート絶縁膜の半導体層のチャネル領域とゲート絶縁膜とは、連続して形成することができるため、ゲート絶縁膜とチャネル領域との界面は汚染されにくいため、半導体装置の特性（しきい値電圧、移動度等）のばらつきを抑えることができる。
【００３０】
上記第１及び第２半導体層の形成工程は、高抵抗領域を含むように形成することが好ましい。この半導体装置の製造方法によれば、高電圧においても、ＴＦＴのホットキャリア耐圧等の信頼性を確保したボトムゲート型ＴＦＴを製造することができる。上記高抵抗領域は、例えば、高抵抗領域の端部を第１ゲート電極の端部とゲート絶縁膜を介して一致させた構成、高抵抗領域を第１ゲート電極とゲート絶縁膜を介して重畳させた構成とすることができるが、高抵抗領域を第１ゲート電極とゲート絶縁膜を介して重畳させた構成とすることが好ましい。これによれば、ボトムゲート型ＴＦＴを製造する場合に、第１ゲート電極の端部とチャネル領域と隣接させた高抵抗領域の端部とをゲート絶縁膜を介して完全に一致させた構成とすることと比べて、製造時のバラツキ等により、第１ゲート電極の端部と高抵抗領域の端部がゲート絶縁膜を介して離れることを防止することができるため、ＴＦＴの特性が低下（移動度の低下、オン電流の低下、ホットキャリア耐性の低下等）することを防止することができる。
【００３１】
本発明によれば、高開口率、それに伴う小型化を実現することができる半導体装置を製造工程を増加させることなく製造することができる。
【００３２】
本発明はまた、上記半導体装置、又は、上記半導体装置の製造方法により製造された半導体装置を備えてなる薄膜トランジスタアレイ基板でもある。本発明の薄膜トランジスタアレイ基板によれば、本発明の半導体装置、又は、本発明の半導体装置を製造方法により製造された半導体装置を備えてなることから、高開口率、それに伴う小型化、及び、高速動作性を実現することができる半導体装置を備えた薄膜トランジスタアレイ基板を提供することができる。このような薄膜トランジスタアレイ基板は、液晶表示装置におけるアクティブマトリクス基板や駆動回路基板等として好適に用いることができる。なお、本発明の薄膜トランジスタアレイ基板において、本発明の半導体装置の配置場所、配置形態等は、特に限定されるものではない。
【００３３】
本発明はまた、上記薄膜トランジスタアレイ基板を備えてなる液晶表示装置でもある。本発明の液晶表示装置によれば、高電圧ＴＦＴのゲート電極と同じ層の電極と低電圧ＴＦＴのゲート電極と同じ層の電極でチャネル領域を挟み込む構造の保持容量を形成することができる。その結果、保持容量の容量を維持したまま、面積を小さくした半導体装置を備えるため、画素領域において、高開口率を実現することができる。また、配線がゲート電極１層と配線１層の合計２層からゲート電極２層と配線１層の合計３層に増えるので、表示部の周辺に配置されたドライバ等の回路において配線のレイアウトの自由度が増す。その結果、駆動回路の面積を小さくすることができるため、ディスプレイの小型化を図ることができる。配線を異なるレイヤーで上下方向に平行にレイアウトし、異なるレイヤーの配線のほとんどの領域をコンタクトさせることにより、配線の抵抗を下げ、回路部、表示部の配線幅を小さくしディスプレイの小型化、画素の開口率を向上させることができる。更に、配線の形成位置をレイアウトすることにより、冗長設計をすることができるため、配線の面積が増加することを防止することができる。その結果、歩留りの低下を防止した液晶表示装置を提供することができる。なお、本発明の液晶表示装置の用途等は、特に限定されるものではない。
【発明の効果】
【００３４】
本発明の半導体装置によれば、高開口率、それに伴う小型化を実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下に実施例を掲げ、図面を参照して本発明を更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００３６】
（実施例１）
図２−１〜２−３は、本発明の実施例１における半導体装置の製造方法（ａ）〜（ｉ）を示す断面模式図である。
実施例１における半導体装置の製造方法について説明する。
【００３７】
図２−１（ａ）に示すように、基板２０１上に第１の電極２０２、第１の絶縁膜２０３を形成する。実施例１においては、この基板２０１としては、ガラス基板を用いたが、特に限定されるものではなく、例えば、石英基板、ガラス基板、又は、絶縁性膜で被覆されたガラス基板等を用いることができる。
【００３８】
次に、第１ゲート電極２０２を下層に導電体、上層に半導体の積層構造となるようにスパッタ法により形成した。下層の導電体としては、モリブデンを用いたが、タンタル、タングステン、チタン等の高融点金属又はこれらのシリサイド等を用いることができる。上層の半導体としては、導電型がＰ型となるシリコンゲルマニウムを用いたが、シリコン、シリサイド等であって導電型がＰ型となる膜やシリコン、シリサイド、シリコンゲルマニウム等のＮ型となる膜を用いることができる。また、この際、上層の半導体層におけるＰ型の不純物濃度は、高電圧ＴＦＴのしきい値電圧（Ｖｔｈ）が目的の値となる濃度にした。
【００３９】
次に、第１の絶縁膜２０３は、プラズマＣＶＤ法により、膜厚５０〜３００ｎｍのＳｉＯ２膜を形成した。なお、第１の絶縁膜２０３の形成方法は、特に限定されるものではなく、スパッタ法、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、リモートプラズマＣＶＤ法等によって形成することもできる。また、第１の絶縁膜の材料は、特に限定されず、例えば、窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜やこれらの積層膜等が挙げられる。
【００４０】
次に、図２−１（ｂ）に示すように、半導体層２０４を成膜、パターニングをした。半導体層２０４は、チャネル領域となるものであり、本実施例においては、多結晶シリコンを材料として用いた。半導体層２０４の材料は、特に限定されるものではなく、非晶質シリコン、微結晶シリコン、多結晶シリコン、又はこれらにゲルマニウム、ニッケル、リン、ボロン、ひ素等の含有物であってもよい。本実施例においては、多結晶シリコンを膜厚１０ｎｍ〜２００ｎｍの膜となるように、プラズマＣＶＤ法により非晶質シリコンを形成した後、レーザーアニール法で非晶質シリコンをアニールすることで多結晶シリコンを形成した。なお、半導体層２０４の形成方法は、特に限定されるものではなく、ＬＰＣＶＤ法等によっても可能である。ＬＰＣＶＤ法による場合は、多結晶シリコンを基板温度５８０〜６５０℃で直接基板上に成膜することができる。また、ＬＰＣＶＤ法により、基板温度４００〜６００℃で成膜した非晶質シリコン膜を、真空中又は不活性ガス中、５００〜６５０℃で６〜４８時間アニールすると、一層良好な多結晶シリコン膜を得ることもできる。非晶質シリコン膜はプラズマＣＶＤ法により形成することができ、原料ガスとしてはＳｉＨ４、Ｓｉ２Ｈ６を用いる。また、非晶質シリコン膜のアニールは、ランプアニール法で行ってもよい。
【００４１】
次に、第２の絶縁膜２０６を成膜した。第２の絶縁膜としては、第１の絶縁膜と同様に成膜でき、本実施例において、膜厚５〜５０ｎｍのＳｉＯ２膜を形成した。
【００４２】
次に、トップゲート型であり低電圧で動作するＴＦＴ（低電圧ＴＦＴ）領域に第１の不純物２０７が注入されるようにレジスト２０５をパターニングし、しきい値電圧（Ｖｔｈ）制御のための第１の不純物２０７としてリンを５〜１００ｋｅＶ、１×１０１２ｉｏｎ／ｃｍ２により注入した。なお、本実施例において、不純物２０７を注入するトップゲート型ＴＦＴは、導電型をＰ型とした。
【００４３】
次に、図２−１（ｃ）に示すように、ボトムゲート型であり高電圧で動作するＴＦＴ（高電圧ＴＦＴ）領域に第２の不純物２０８が注入されるようにレジスト２０９を形成した。次に、第２の不純物２０８としてボロンを５〜１００ｋｅＶ、３×１０１３ｉｏｎ／ｃｍ２により注入することにより、高抵抗領域２１０を形成した。この時、第１の電極２０２上のレジスト２０９の下の半導体層部分には不純物が注入されないので、Ｎ型高電圧ＴＦＴのチャネル領域２１１が形成される。なお、このトップゲート型ＴＦＴの導電型はＮ型である。
次に、図２−１（ｄ）に示すように、第１の電極２０２の上層に形成された第１及び２の絶縁膜２０３、２０６に、エッチングによりコンタクト孔を形成した。
【００４４】
次に、図２−２（ｅ）に示すように、第２の電極２１３を、第１の電極２０２と同様に形成した。なお、本実施例においては、第１の電極２０２と第２の電極２１３のどちらについても積層構造となるように形成したが、本発明はこれに限定されるものではなく、第１の電極又は第２の電極どちらか一方を積層構造としてもよい。
【００４５】
次に、図２−２（ｆ）に示すように、Ｐ型低電圧ＴＦＴを形成する領域に第３の不純物２１６が注入されるようにレジスト２１７を形成し、エネルギー５〜１００ｋｅＶ、ドーズ量３×１０１５ｉｏｎｓ／ｃｍ２で、第３の不純物２１６としてボロンイオンを第２の電極２１３に注入し、自己整合的にＰ型低抵抗領域２１５を形成した。この時、第２の電極２１３の半導体層部分には不純物が注入されないので、Ｐ型低電圧ＴＦＴのチャネル領域２１４が形成された。
【００４６】
次に、図２−２（ｇ）に示すように、Ｎ型低電圧ＴＦＴ、Ｎ型高電圧ＴＦＴを形成する領域に第４の不純物２１９が注入されるようにレジスト２２０を形成し、エネルギー５〜１００ｋｅＶ、ドーズ量３×１０１５ｉｏｎｓ／ｃｍ２で、第４の不純物２１９してリンイオンを注入し、自己整合的にＮ型低抵抗領域２２１を形成した。この時、Ｎ型低電圧ＴＦＴ領域の第２の電極２１３の下層にある半導体層部分には不純物が注入されないので、Ｎ型低電圧ＴＦＴのチャネル領域２１８が形成された。
【００４７】
次に、図２−３（ｈ）に示すように第３の絶縁膜２２３を成膜し、その後、熱処理によって、第１、２、３、４の不純物を活性化させる。熱処理の方法として、炉アニール法、ランプアニール法、レーザーアニール法や自己活性法を用いることができるが、本実施例においては、ランプアニール法を用いた。その後、エッチングにより第２及び第３の絶縁膜に第二のコンタクト孔を形成した。
【００４８】
次に、図２−３（ｉ）に示すように、ソース又はドレイン配線２２４を形成した。
図３（ａ）〜（ｈ）に示すように、保持容量も同様の工程で形成した。なお、図３（ａ）は、図２−１（ａ）に対応し、図３（ｂ）〜（ｊ）は、図２−１〜２−３の（ｃ）〜（ｉ）に対応し、図３には、図４（ｂ）に対応する工程はない。
【００４９】
以上、本発明の実施例について説明したが、本発明は上記実施例に限定されるものではなく、各種の変形が可能である。上記実施例においては、高電圧ＴＦＴをＮ型ＴＦＴとして説明したが、第２の不純物としてボロンを注入して高抵抗領域２１０を形成し、低抵抗領域の形成をＮ型低電圧ＴＦＴと同時ではなくＰ型低電圧ＴＦＴの低抵抗領域と同時に形成してＰ型高電圧ＴＦＴとしてもよい。また、第３の絶縁膜２２３を構成する絶縁膜材料としては、酸化シリコン、窒化シリコン、酸化タンタル、酸化アルミニウム等、種々の絶縁膜材料を用いることができ、またこれらの膜を複数組み合わせた積層構造にすることもできる。第１の電極２０１、第２の電極２１３、第１の絶縁膜２０３、第２の絶縁膜２０６、高抵抗領域２１０等の膜厚、半導体層の不純物濃度、チャネル長、及び、半導体層の幅等、ＴＦＴ、配線、コンタクト孔等の各部分のサイズも用途によって適宜変更することができる。
【００５０】
図５は、従来の半導体装置の保持容量構造を示す図である。図４−１〜４−３に示す従来の半導体装置の製造工程（ａ）〜（ｊ）と同様の製造工程において形成されたものである。図５に示すように、従来の半導体装置が備える保持容量は、基板１０１上に形成された高抵抗領域１１１と、低電圧ＴＦＴの第２ゲート電極１１３とからなる。高抵抗領域１１１と、第２ゲート電極１１３との間には、第２の絶縁膜１１４が形成されている。高抵抗領域１１１は、ＴＦＴの半導体層に形成されものであるため、同一層上には、ＴＦＴの製造工程で形成された低抵抗領域１２０が形成されている。本実施例によれば、図３（ｈ）に示すように、高電圧ＴＦＴの第１ゲート電極２０２と低電圧ＴＦＴのゲート電極２１３でチャネル領域２１０を挟み込む構造の保持容量を形成することができる。この保持容量は、図５に示す従来の保持容量と同様の面積であるが、その容量を増加させることができるため、従来と同じ容量を維持したまま、保持容量の面積を小さくした半導体装置を製造することができる。その結果、画素領域において、高開口率を実現することができる。
【００５１】
また、図４−３（ｊ）に示す従来の半導体装置においては、配線がゲート電極１層と配線１層の合計２層しかないが、本実施例によれば、図２−３（ｊ）に示すように、ゲート電極２層と配線１層の合計３層に増えるので、表示部の周辺に配置されたドライバ等の回路において配線のレイアウトの自由度が増す。その結果、回路の面積を小さくすることができるため、ディスプレイの小型化を図ることができる。
【００５２】
また、配線を異なるレイヤーで上下方向に平行にレイアウトし、異なるレイヤーの配線のほとんどの領域をコンタクトさせることにより、配線の抵抗を下げ、回路部、表示部の配線幅を小さくしディスプレイの小型化、画素の開口率を向上させることができる。更に、このような半導体装置の特性を向上させた薄膜トランジスタアレイ基板を提供することができる。
【００５３】
図６（ａ）は、従来の半導体装置における配線幅を示す図であり、（ｂ）は、本発明の配線幅を示す図である。従来の場合は、図６（ａ）に示すように、基板１０１上に、第２の絶縁膜１１４を備え、その上層にゲート電極１１３及び第３の絶縁膜１２４をこの順に備え、更にその上層に配線１２５を備えている。本発明の場合は、図６（ｂ）に示すように、基板２０１上に、第１の電極２０２、第１の絶縁膜２０３、第２の絶縁膜２０６、第２の電極２１３、第３の絶縁膜２２３をこの順に備え、更に、その上層に配線２２４を備えている。本発明のように、配線の形成位置をレイアウトすることにより、冗長設計をすることができるため、図６（ａ）に示す従来の半導体装置よりも、図６（ｂ）に示す本発明の半導体装置における配線の幅を小さくすることができるため、配線の面積が増加することを防止することができる。その結果、歩留りの低下を防止した液晶表示装置を提供することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体装置の一例を示す断面模式図である。
【図２−１】実施例１の半導体装置の製造工程（ａ）〜（ｄ）を示す図である。
【図２−２】実施例１の半導体装置の製造工程（ｅ）〜（ｇ）を示す図である。
【図２−３】実施例１の半導体装置の製造工程（ｈ）及び（ｉ）を示す図である。
【図３】実施例１の保持容量部分の製造工程（ａ）〜（ｈ）を示す図である。
【図４−１】従来の半導体装置の製造工程（ａ）〜（ｄ）を示す図である。
【図４−２】従来の半導体装置の製造工程（ｅ）〜（ｇ）を示す図である。
【図４−３】従来の半導体装置の製造工程（ｈ）〜（ｊ）を示す図である。
【図５】従来の半導体装置の保持容量構造を示す図である。
【図６】（ａ）は、従来の半導体装置における配線幅を示す図であり、（ｂ）は、本発明の半導体装置における配線幅を示す図である。
【符号の説明】
【００５５】
１：基板
２：ボトムゲートＴＦＴの第１ゲート電極
２ａ：保持容量の電極
３：ボトムゲートＴＦＴのゲート絶縁膜（第１絶縁膜）
４：第１半導体層（チャネル領域）
５：トップゲートＴＦＴのゲート絶縁膜（第２絶縁膜）
７：トップゲートＴＦＴの第１ゲート電極
７ａ：保持容量の電極
８：第２半導体層
９：高抵抗領域
９ａ：保持容量の半導体層
１１：低抵抗領域
１２：第３絶縁膜
１３：配線
１０１：基板
１０２：半導体層
１０３：第１の絶縁膜（高電圧ＴＦＴのゲート絶縁膜）
１０４：第１の不純物（Ｐ型低電圧ＴＦＴのＶｔｈ制御用）
１０６：第２の不純物（Ｎ型低電圧ＴＦＴのＶｔｈ制御用）
１０７：第３の不純物（Ｎ型高電圧ＴＦＴのＶｔｈ制御用）
１０９：第４の不純物
１１１：高抵抗領域
１１２：高電圧ＴＦＴのチャネル領域
１１３：ゲート電極
１１４：第２の絶縁膜（低電圧ＴＦＴのゲート絶縁膜）
１１５：第５の不純物
１１６：第１の低抵抗領域（Ｐ型低抵抗領域）
１１８：Ｐ型低電圧ＴＦＴのチャネル領域
１２０：第２の低抵抗領域（Ｎ型低抵抗領域）
１２１：第６の不純物
１２２：低電圧ＴＦＴのチャネル領域
１２３：コンタクト孔
１２４：第３の絶縁膜
１２５：配線
１０５，１０８，１１０，１１７，１１９：レジスト
２０１：基板
２０２：第１の電極（高電圧ＴＦＴのゲート電極）
２０３：第１の絶縁膜（高電圧ＴＦＴのゲート絶縁膜）
２０４：半導体層
２０６：第２の絶縁膜（低電圧ＴＦＴのゲート絶縁膜）
２０７：第２の不純物（Ｐ型低電圧ＴＦＴのＶｔｈ制御用）
２０８：第２の不純物
２１０：高抵抗領域
２１１：高電圧ＴＦＴのチャネル領域
２１２：第１のコンタクト孔
２１３：第２の電極（低電圧ＴＦＴのゲート電極）
２１４：Ｐ型低電圧ＴＦＴのチャネル領域
２１５：第１の低抵抗領域（Ｐ型ＴＦＴの低抵抗領域）
２１６：第３の不純物
２１８：Ｎ型低電圧ＴＦＴのチャネル領域
２１９：第４の不純物
２２１：第２の低抵抗領域（Ｎ型ＴＦＴの低抵抗領域）
２２２：第２のコンタクト孔
２２３：第３の絶縁膜
２２４：配線
２０５，２０９，２１７，２２０：レジスト
３０１：Ｐ型トップゲート低電圧ＴＦＴ領域
３０２：Ｎ型トップゲート低電圧ＴＦＴ領域
３０３：Ｎ型トップゲート高電圧ＴＦＴ領域
３０４：ゲート電極と配線のコンタクト部領域
４０１：トップゲート低電圧ＴＦＴ
４０２：ボトムゲート高電圧ＴＦＴ
４０３：保持容量
５０１：配線幅
【図１】
2007013013.tif 000003
【図２−１】
2007013013.tif 000004
【図２−２】
2007013013.tif 000005
【図２−３】
2007013013.tif 000006
【図３】
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【図４−１】
2007013013.tif 000008
【図４−２】
2007013013.tif 000009
【図４−３】
2007013013.tif 000010
【図５】
2007013013.tif 000011
【図６】
2007013013.tif 000012