(57)【要約】【課題】高い歩留りを確保するとともに、信頼性の高い半導体装置を提供する。【解決手段】  半導体基板１の表面に凹部５を形成し、この凹部５に対応する凸部７を絶縁性基板６（ガラスなど）上に形成する。その後、凹部５と凸部７とを嵌め合わせ、接着層８を介して、半導体基板１と絶縁性基板７とを接合する。半導体基板１の裏面をバックグラインドし、凸部７を露出させ、その後、ビアホール１０形成、貫通電極１４形成、導電端子１８形成、ダイシング等の工程を行う。このとき半導体基板１の表面及び側面は絶縁性基板６で被覆（保護）されている。なお、凸部７は所定の幅を有しており、ダイシングは凸部７の中点付近で行うようにする。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成されたパッド電極と、
前記半導体基板の裏面から貫通し、前記パッド電極に到達するビアホールと、
前記ビアホールの中に形成され、前記パッド電極と電気的に接続された貫通電極と、
前記半導体基板の裏面に形成され、前記貫通電極と電気的に接続された導電端子とを備え、
前記半導体基板の表面及び側面を絶縁性基板で被覆したことを特徴とする半導体装置。
【請求項２】
前記絶縁性基板と前記半導体基板との間に接着層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接着層は接着剤から成ることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記絶縁性基板は、ガラス、プラスチック、セラミックまたは石英のいずれかであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の表面にパッド電極が形成された半導体基板を準備し、
前記半導体基板の表面から裏面の方向に所定の凹部を形成する工程と、
絶縁性基板に前記凹部に対応する凸部を形成する工程と、
その後、前記半導体基板と前記絶縁性基板とを接着層を介して接合する工程と、
前記半導体基板の裏面から前記パッド電極に到達するビアホールを形成する工程と、
前記ビアホールの中に前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板の裏面に前記貫通電極と電気的に接続された導電端子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板と前記絶縁性基板とを接着層を介して接合する工程は、陽極接合法を利用することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電端子を形成する工程の後に、
前記凸部に設けたダイシングラインに沿ってダイシング工程を行うことを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板と前記絶縁性基板とを接着層を介して接合する工程の後に、
前記半導体基板の裏面を、少なくとも前記絶縁性基板の凸部が露出されるまで平坦化する工程を行うことを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
半導体基板の表面から裏面の方向に所定の凹部を形成する工程と、
絶縁性基板に前記凹部に対応する凸部を形成する工程と、
その後、前記凹部を含む前記半導体基板上、あるいは前記凸部を含む前記絶縁性基板上に接着層を形成させる工程と、
前記半導体基板と前記絶縁性基板とを、前記凹部及び凸部を嵌め合わせて接合する工程と、
前記凸部に設けたダイシングラインに沿ってダイシングし、前記半導体基板を複数の半導体チップに切断分離する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は加工性に優れ、信頼性の高い半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなＣＳＰ（Chip Size Package）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、ＢＧＡ（Ball Grid Array）型の半導体装置が知られている。このＢＧＡ型の半導体装置は、ハンダ等の金属部材から成るボール状の導電端子をパッケージの一主面上に格子上に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００４】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに実装することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００５】
このようなＢＧＡ型の電子装置は、側部に突出したリードピンを有するＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有するため、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップ等として幅広く用いられている。
【０００６】
図１０は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１０（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図１０（Ｂ）はこのＢＧＡ型の裏面側の斜視図である。
【０００７】
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２,１０３の間に半導体チップ１０４がエポキシ樹脂層１０５ａ,１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、すなわちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子上に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１０９には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続が成されている。
【０００８】
このＢＧＡ型の半導体装置１０１の断面構造について図１１を参照してさらに詳しく説明する。図１１はダイシングラインＤＬに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
【０００９】
半導体チップ１０４の表面に形成された絶縁層１０８上に第１の配線１０７が設けられている。この半導体チップ１０４の表面は、エポキシ樹脂などの樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、エポキシ樹脂などの樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。
【００１０】
また、第１の配線１０７の一端は第２の配線１０９と接続されている。この第２の配線１０９は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線１０９上には、ボール状の導電端子１０６が形成されている。また、第２の配線１０９の表面にはソルダーレジスト等から成る保護膜１１０が形成されている。
【００１１】
上述した技術は、以下の特許文献１に記載されている。
【特許文献１】特許公表２００２−５１２４３６号公報
【特許文献２】特開２００３−３０９２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来のＢＧＡ型の半導体装置では、特にそのチップ端１１２における加工の困難性から、半導体装置の信頼性が劣化するという問題があった。具体的には例えば、チップ端１１２において保護膜１１０が十分被覆されていない場合には、水・薬液等の腐食物質が配線（第１の配線１０７,第２の配線１０９）に浸入する問題がある。
【００１３】
また、ダイシング工程におけるダイシングラインの僅かなぶれや、その際に生じる衝撃によって、同時に保護膜１１０が剥離し、配線（第２の配線１０９）が露出したり、内部に形成された配線（第１の配線１０７），パッド電極などの素子が損傷してしまう問題がある。なお、この問題を防止するためにダイシングラインとチップ端との距離を広くとった場合には、ウェハー１枚辺りに対するチップ数が減少し、コスト高になってしまう問題もある。
【００１４】
また、温度変化によって半導体チップ１０４と支持基板（例えば、第１のガラス基板１０２）との接点で温度サイクル（膨張係数の相違）によって歪みが生じ、当該部分から機械的損傷が生じたり、腐食物質の浸入に至るという問題がある。
【００１５】
このように、従来の構成では、半導体装置に生じる様々な応力、衝撃、温度変化により、破損や変形等の損傷が生じ、信頼性が劣化する問題があった。なお、このような問題はいわゆる貫通型の半導体装置（特許文献２参照）についても同様に生じる。
【００１６】
そこで、本発明は、チップサイズパッケージ型の半導体装置及びその製造方法において、信頼性の飛躍的向上を図る。
【課題を解決するための手段】
【００１７】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面に形成されたパッド電極と、前記半導体基板の裏面から貫通し、前記パッド電極に到達するビアホールと、前記ビアホールの中に形成され、前記パッド電極と電気的に接続された貫通電極と、前記半導体基板の裏面に形成され、前記貫通電極と電気的に接続された導電端子とを備え、前記半導体基板の表面及び側面を絶縁性基板で被覆したことを特徴とするものである。
【００１８】
また、本発明に係る半導体装置の製造方法は、以下の特徴を有する。すなわち、本発明に係る半導体装置の製造方法は、半導体基板の表面にパッド電極が形成された半導体基板を準備し、前記半導体基板の表面から裏面の方向に所定の凹部を形成する工程と、絶縁性基板に前記凹部に対応する凸部を形成する工程と、その後、前記半導体基板と前記絶縁性基板とを接着層を介して接合する工程と、前記半導体基板の裏面から前記パッド電極に到達するビアホールを形成する工程と、前記ビアホールの中に前記パッド電極と電気的に接続された貫通電極を形成する工程と、前記半導体基板の裏面に前記貫通電極と電気的に接続された導電端子を形成する工程とを備えることを特徴とする。
【００１９】
また、半導体基板と絶縁性基板とを接合する工程は、陽極接合法を利用してもよい。これによれば、凹部及び凸部を精度よく接合することができ、結果として半導体装置の信頼性が向上する。
【００２０】
また、本発明に係る半導体装置の製造方法は、半導体基板の表面から裏面の方向に所定の凹部を形成する工程と、絶縁性基板に前記凹部に対応する凸部を形成する工程と、その後、前記凹部を含む前記半導体基板上、あるいは前記凸部を含む前記絶縁性基板上に接着層を形成させる工程と、前記半導体基板と前記絶縁性基板とを、前記凹部及び凸部を嵌め合わせて接合する工程と、前記凸部に設けたダイシングラインに沿ってダイシングし、前記半導体基板を複数の半導体チップに切断分離する工程とを備えることを特徴とする。貫通電極を形成する半導体装置に限られず、様々な半導体装置において、製造工程時及び使用状態における外部環境の変化（腐食物質の浸入・応力・衝撃など）に対しての耐久性、信頼性が向上した半導体装置を製造することができる。
【発明の効果】
【００２１】
本発明に係る半導体装置及びその製造方法では、製造工程の途中の段階から半導体基板の表面及び側面を強度の高い絶縁性基板（ガラスなど）で被覆（保護）している。これによれば、熱処理，エッチング，ダイシング等の製造工程や、使用状態における外部環境の変化（腐食物質の浸入・応力・衝撃など）に対しての耐久性・安定性が向上する。
また、本発明によれば、半導体基板と絶縁性基板とを貼り合わせた後の加工が容易になるため、高い歩留まりを確保することが可能となる。
【００２２】
また、絶縁性基板の凸部においてダイシングをした場合には、主として絶縁性基板（ガラスなど）をダイシングするだけでよく、従来のダイシング工程のように半導体層をダイシングするものではないのでその制御が容易となる。さらに、ダイシングラインが多少ぶれたとしても絶縁性基板が保護するため、歩留りに影響が少ない。
【００２３】
結果として、高い歩留りを確保するとともに、信頼性の高いチップサイズパッケージ型の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明の実施形態について図面を参照しながら詳細に説明する。図１〜図８はそれぞれ、製造工程順に示した断面図である。また、図９は本発明に係る半導体装置を裏面方向から見た平面図であり、図８は図９のＸ−Ｘ線に沿った断面図である。なお、半導体基板上にはＭＯＳトランジスタ、複数の配線、配線間を接続するプラグなどの素子や、シリコン酸化膜より成る素子分離が適宜形成されているがその図示は省略している。さらにまた、以下の工程はウェハー工程により行われるため、多数の半導体装置２０が同時に形成されることになるが便宜上３つの半導体装置が形成される工程を説明する。
【００２５】
まず、図１に示すように、シリコン（Ｓｉ）等から成る半導体基板１の表面に第１の絶縁膜２（例えば、熱酸化法やＣＶＤ法等によるシリコン酸化膜）を例えば、２μｍの膜厚に形成する。次に、スパッタリング法やメッキ法、その他の成膜方法によりパッド電極３となるアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属層を形成し、その後不図示のマスクを用いて当該金属層をエッチングし、絶縁膜２上にパッド電極３を例えば、１μｍの膜厚に形成する。パッド電極３は半導体基板１上の不図示の電子デバイスと接続された外部接続用電極である。
【００２６】
そして、パッド電極３を覆うようにして、パッシベーション膜４（例えば、プラズマＣＶＤ法によるシリコン窒化膜（ＳｉＮ膜））を、例えば２μｍの膜厚に形成する。その後、半導体基板１の表面から裏面の方向に所定の凹部５を形成する。凹部５は後述する絶縁性基板６と貼り合わせる際に必要な接合部位である。この凹部５は、エッチングやレーザービーム照射等の方法により形成する。ここで、凹部５の高さは例えば２００μｍ程度、幅は４０μｍ程度であるが、これには限定されない。以上の工程により、所定の凹部５が形成された半導体基板１が形成される。
【００２７】
一方で、図１に示すように、ガラス、プラスチック、セラミック、石英等から成る絶縁性基板６を準備し、半導体基板１に形成された凹部５に対応する凸部７を形成する。凸部７は、上述したようにパターニングされた半導体基板１と貼り合わせる際に必要な接合部位である。この凸部７は、凹部５と同様に、エッチングやレーザービーム照射などの方法により形成する。以上の工程により、所定の凸部７が形成された絶縁性基板６が形成される。
【００２８】
なお、図面上において凹部５及び凸部７はストレート形状であるがテーパー形状であってもよい。
【００２９】
次に、凸部７の側壁を含めた絶縁性基板６の表面（あるいは凹部５の内壁を含めた半導体基板１の表面）に、例えばエポキシ樹脂から成る接着剤をスプレー塗布法を用いて塗布する。そして、図２に示すように、この接着剤（接着層８）を介して半導体基板１の表面と絶縁性基板６とが接合される。このとき、凹部５と対応する凸部７とが嵌合している。
【００３０】
なお、半導体基板１と絶縁性基板６とを接合する方法として、陽極接合法（Anodic bonding）を用いてもよい。この場合、半導体基板１と絶縁性基板６との間に大きな静電引力（接着層８）が発生し、界面で化学結合することで両者が接合される。当該方法によれば、接合が固相で行われるので高精度の接合が可能であること、必要部分にのみ加熱を行うので、歪みが少なく接合できること等のメリットがある。尚、接着剤と陽極接合法とを併用するものでも良い。
【００３１】
次に、この絶縁性基板６が接着された状態で、図３に示すように半導体基板１の裏面エッチング、いわゆるバックグラインド（ＢＧ）を行う。このバックグラインドは、少なくとも絶縁性基板６の凸部７が半導体基板１の裏面から露出されるまで行うことが以後の工程を容易にし、信頼性の高い半導体装置を製造する上で好ましい。本実施形態においては、絶縁性基板６の凸部７上に半導体基板１を残す必要性が乏しいからである。また、半導体基板１が薄くなると共に、絶縁性基板６だけをダイシングすれば各々を分離でき、ダイシングも容易となるからである。従って、本実施形態では、このバックグラインドによって凹部５が消失する。
【００３２】
また、以後の工程では、絶縁性基板６が半導体基板１の強力な支持体としての役割を有するため、工程作業時の強度対策・汚染対策が図られている。
【００３３】
次に、半導体基板１の裏面上に、選択的にレジスト層９を形成する。選択的にとは、半導体基板１の裏面上のうち、パッド電極３に対応する位置に開口部を有するように形成することである。そして、このレジスト層９をマスクとして、好ましくはドライエッチング法により、半導体基板１及び第１の絶縁膜２を選択的にエッチングする。ドライエッチングのエッチングガスとしては公知のＣＨＦ３等を用いることができる。このエッチングにより、図４（Ａ）に示すように、パッド電極３が露出され、当該パッド電極３に対応する位置の半導体基板１を当該裏面からパッド電極３の表面に至って貫通するビアホール１０が形成される。
【００３４】
次に、レジスト層９を除去した後、図４（Ｂ）に示すように、ビアホール１０内を含む半導体基板１の裏面の全面に、第２の絶縁膜１１（例えば、プラズマＣＶＤ法によるシリコン窒化膜やシリコン酸化膜）を、例えば１μｍの膜厚に形成する。
【００３５】
次に、図５（Ａ）に示すように、ビアホール１０を除く第２の絶縁膜１１上に、選択的にレジスト層１２を形成する。次に、当該レジスト層１２をマスクとして、ビアホール１０の底部の第２の絶縁膜１１（第１の絶縁膜２が残存している場合はこれも含む）をエッチングして除去する。このエッチングは、例えば異方性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。このエッチングにより、図５（Ｂ）に示すように、半導体基板１の裏面上及びビアホール１０の側壁に形成された第２の絶縁膜１１を残存させつつ、当該底部の第２の絶縁膜１１を除去してパッド電極３を露出させることができる。次に、レジスト層１２を除去する。尚、図４（Ａ）の工程での第１の絶縁膜２のエッチング除去工程を省略して、本工程における第２の絶縁膜１１のエッチング除去工程において、第１の絶縁膜２及び第２の絶縁膜１１を共にエッチング除去するものでも良い。
【００３６】
次に、図６（Ａ）に示すように、ビアホール１０を含む半導体基板１の裏面の第２の絶縁膜１１上及びパッド電極３上に、バリアメタル層１３を形成する。さらに、バリアメタル層１３上に不図示のシード層を形成する。ここで、上記バリアメタル層１３は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属から成る。上記不図示のシード層は、後述する貫通電極１４及び配線層１５をメッキ形成するための電極となるものであり、例えば、銅（Ｃｕ）等の金属から成る。バリアメタル層１２は、例えば、スパッタ法，ＣＶＤ法，ＰＶＤ法，無電解メッキ法，その他の成膜方法によって形成される。
【００３７】
次に、ビアホール１０内を含むバリアメタル層１３及び不図示のシード層上に、例えば無電解メッキ法により、銅（Ｃｕ）から成る貫通電極１４，及びこの貫通電極１４と連続して接続された配線層１５を形成する。貫通電極１４及び配線層１５は、バリアメタル層１３及び不図示のシード層を介して、ビアホール１０の底部で露出するパッド電極３と電気的に接続される。尚、前記貫通電極１４及び配線層１５は、スパッタ法等から成るアルミニウム（Ａｌ）を形成するものでも良い。
【００３８】
次に、図６（Ｂ）に示すように、半導体基板１の裏面の配線層１５上に、配線層１５を所定のパターンにパターニングするためのレジスト層１６を選択的に形成する。このレジスト層１６は、残存させる配線層１５（配線）のパターンに対応して形成させる。
【００３９】
次に、レジスト層１６をマスクとして、不要な配線層１５の部分及び不図示のシード層をエッチングして除去する。続いて、配線層１５をマスクとして、バリアメタル層１３をエッチングして除去する。このエッチングにより、半導体基板１の裏面の配線層１５が所定の配線パターンにパターニングされる。次に、レジスト層１６を除去する。
【００４０】
次に、図７に示すように、半導体基板１の裏面上に、これを被覆して、例えばソルダーレジストのようなレジスト材料から成る保護膜１７を形成する。保護膜１７のうち配線層１５の所定の位置（導電端子形成領域）には開口部が設けられる。そして、当該開口部で露出する配線層１５上に、例えばハンダ等の金属から成るボール状の導電端子１８をスクリーン印刷法を用いて形成させる。
【００４１】
以上の工程により、積層された各層から成るＢＧＡ型の半導体装置２０がそれぞれ完成する。そして、以上の工程はウェハー工程により行われるため、１枚のウェハーには多数の半導体装置２０が同時に形成されることになる。そこで、多数の半導体装置２０の境界であるダイシングラインＤＬに沿ってダイシングを行うことにより、図８に示すように個々の半導体装置２０に切断分離する。ここで、ダイシングラインＤＬは半導体装置２０の境界、すなわち、絶縁性基板６の凸部７に設定する。このとき絶縁性基板６は半導体装置２０への衝撃を緩和し、保護している。従って、従来問題となっていたダイシング工程に起因する機械的損傷（半導体装置２０の各層の剥離やクラック等）は軽減される。
【００４２】
また、ダイシングラインＤＬを凸部７の中点付近とすることが、ダイシング工程に起因する機械的損傷から半導体装置２０を保護するとともに、歩留りを向上させる上で好ましい。
【００４３】
また、本実施形態におけるダイシングでは主として絶縁性基板６（例えば、ガラス）をダイシングすればよく、半導体層（半導体基板１）をダイシングしないので、その制御が容易である。
【００４４】
図９は本実施形態に係るダイシング後の半導体装置２０を裏面方向から見た平面図であり、図８は図９のＸ−Ｘ線に沿った断面図である。なお、図９においては便宜上保護膜１７の図示を省略している。
【００４５】
このように本実施形態に係る半導体装置２０では、その表面及び側面が絶縁性基板６で被覆され、裏面が保護膜１７で被覆されている。そのため、製造工程時及び使用状態における外部環境の変化（腐食物質の浸入・応力・衝撃など）に対しての耐久性、信頼性が従来の半導体装置に比して飛躍的に向上している。
【００４６】
尚、本実施形態では、ボール状の導電端子を有するＢＧＡ型の半導体装置への適用例について説明したが、本発明はＬＧＡ（Land Grid Array）型の半導体装置に適用するものであっても構わない。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体装置及びその製造方法を説明する断面図である。
【図２】本発明の半導体装置及びその製造方法を説明する断面図である。
【図３】本発明の半導体装置及びその製造方法を説明する断面図である。
【図４】本発明の半導体装置及びその製造方法を説明する断面図である。
【図５】本発明の半導体装置及びその製造方法を説明する断面図である。
【図６】本発明の半導体装置及びその製造方法を説明する断面図である。
【図７】本発明の半導体装置及びその製造方法を説明する平面図である。
【図８】本発明の半導体装置及びその製造方法を説明する平面図である。
【図９】本発明の半導体装置及びその製造方法を説明する平面図である。
【図１０】従来の半導体装置を説明する斜視図である。
【図１１】従来の半導体装置を説明する断面図である。
【符号の説明】
【００４８】
１  半導体基板    ２  第１の絶縁膜    ３  パッド電極  ４  パッシベーション膜  
５  （半導体基板の）凹部    ６  絶縁性基板    ７  （絶縁性基板の）凸部
８  接着層    ９  レジスト層    １０  ビアホール    １１  第２の絶縁膜
１２  レジスト層    １３  バリアメタル層    １４  貫通電極    １５  配線層
１６  レジスト層    １７  保護膜    １８  導電端子    ２０  半導体装置
１０１  半導体装置    １０２  第１のガラス基板    １０３  第２のガラス基板
１０４  半導体チップ  １０５ａ,１０５ｂ  樹脂層    １０６  導電端子
１０７  第１の配線    １０８  絶縁層    １０９  第２の配線    １１０  保護膜
ＤＬ  ダイシングライン
【図１】
2007036060.tif 000003
【図２】
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【図３】
2007036060.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007036060.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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