(57)【要約】【課題】  外部との電気的接続が容易で、チップの破損を抑制することが可能な半導体装置を提供すること。【解決手段】  本発明は、支持半導体層（１０）と、支持半導体層（１０）上に設けられた絶縁層（１２）と、絶縁層（１２）上に設けられた上部半導体層（１４）を有するチップと、チップが、支持半導体層側で実装された実装基板（３０）と、チップの上部半導体層（１４）および絶縁層（１２）に形成された開口部を通り、支持半導体層の表面から電気的に接続する接続手段（２２）（ワイヤ）と、を有することを特徴とする半導体装置である。【選択図】  図３
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【特許請求の範囲】
【請求項１】
支持半導体層と、該支持半導体層上に設けられた絶縁層と、該絶縁層上に設けられた上部半導体層を有するチップと、
該チップが、前記支持半導体層側で実装された実装基板と、
該チップの前記上部半導体層および前記絶縁層に形成された開口部を通り、前記実装基板に設けられた端子と前記支持半導体層の表面または表面上の端子とを電気的に接続する接続手段と、を具備することを特徴とする半導体装置。
【請求項２】
前記チップは駆動部を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記接続手段は金属ワイヤまたはフレキシブルプリント基板の配線であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記接続手段は、前記上部半導体層および前記支持半導体層の表面と電気的に接続することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記上部半導体層と前記支持半導体層とを接続する接続部を有し、
前記接続手段は前記支持半導体層を介し前記上部半導体層と電気的に接続することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＳＯＩ構造を有し、機械的に駆動する微細な駆動部を有する半導体装置に関する。
【背景技術】
【０００２】
ＳＯＩ基板を用いた半導体装置として、特許文献１に、物体に加わる回転角速度を検出するために用いられる角速度センサが開示されている。また、特許文献２に、光スイッチとして用いられるマイクロミラーが開示されている。これらの半導体装置は、２重のジンバル部を有している。例えば、角速度センサは、一方のジンバル部を振動させ、もう一方のジンバル部の振動を検出することにより角速度を検出する。また、マイクロミラーは、一方のジンバル部はｘ軸を中心に駆動し、他方のジンバル部はｙ軸を中心に駆動させることにより、ミラー部を駆動させる。このように、これら半導体装置においては、機械的に駆動する駆動部を有している。
【０００３】
図１（ａ）ないし図２（ｂ）を用い、従来のＳＯＩ基板を用いた半導体装置について説明する。図１（ａ）は従来例１に係る半導体装置の断面図である。積層パッケージ３０にＳＯＩ構造のチップがボンディング材２４によりダイボンドされている。チップは、支持半導体層１０、絶縁層１２および上部半導体層１４が積層されＳＯＩ構造を有している。上部半導体層１４上には電極１８が形成され、
積層パッケージ３０のパッド３２とワイヤ２２で接続されている。さらに、絶縁層１２に接続孔１６を設け、接続孔１６内に金属を形成することにより支持半導体層１０と上部半導体層１４とを接続し、電極１８と接続している。このように、従来例１においては、積層パッケージ３０にダイボンド実装し、上部半導体層１４上の電極１８にワイヤ接続することにより上部半導体層１４および支持半導体層１０と積層パッケージ３０とを電気的に接続している。
【０００４】
図１（ｂ）は従来例２に係る半導体装置の断面図である。支持半導体層１０とは電気的に接続しない場合の例である。接続孔１６を設けていないこと以外は図１（ａ）と同じである。従来例２においては、積層パッケージ３０にダイボンド実装し、上部半導体層１４上の電極１８にワイヤ接続することにより上部半導体層１４と外部とを電気的に接続している。
【０００５】
図１（ｃ）は従来例３に係る半導体装置の断面図である。支持半導体層１０の裏面に電極２０を設け、電極２０にバンプ２６を形成し、積層パッケージ３０に実装している。さらに、絶縁層１２に接続孔１６を設け、接続孔１６内に金属を形成することにより上部半導体層１４と支持半導体層１０とを接続し、バンプ２６と接続している。従来例３においては、支持半導体層１０下に形成した電極２０にバンプを形成することにより上部半導体層１４および支持半導体層１０と積層パッケージ３０とを電気的に接続している。
【０００６】
図２（ａ）は従来例４に係る半導体装置の断面図である。支持半導体層１０の裏面に電極２０を設け、バンプ２６を用い積層パッケージ３０に実装している。さらに上部半導体層１４上に電極１８を設け、電極１８とパッド３２とをワイヤ２２で接続している。接続孔１６内に金属を形成することにより上部半導体層１４と支持半導体層１０とを接続している。従来例４においては、バンプ２６とワイヤ２２により上部半導体層１４および支持半導体層１０と積層パッケージ３０とを電気的に接続している。
【０００７】
図２（ｂ）は従来例５に係る半導体装置の断面図である。支持半導体層１０の裏面に電極２０を設け、バンプ２６を用い積層パッケージ３０に実装している。さらに上部半導体層１４上に電極１８を設け、電極１８とパッド３２とをワイヤ２２で接続している。従来例５においては、バンプ２６を用い支持半導体層１０と積層パッケージ３０とを、ワイヤ２２を用い上部半導体層１４と積層パッケージ３０とを電気的に接続している。
【特許文献１】特開平７−３３３７号公報
【特許文献２】特開２００３−１５０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来例３ないし５においては、支持半導体層１０と積層パッケージ３０との接続は、バンプ２６を用い行う。しかしながら、バンプ２６の形成工程において、バンプを積層パッケージ３０と接続する際に、超音波の印加や熱圧着を行う。この工程において、チップが破損するという課題がある。例えば、前述の角速度センサやマイクロミラーにおいては、ジンバル部、ジンバル部を駆動する駆動部およびジンバル部を保持するトーションバが破損しやすい。また、実装後、実装面の検査が出来ないという課題がある。一方、従来例１および２においては、バンプ２６を用いておらず、バンプ２６の形成工程によりチップが破損するという課題、または、実装後実装面の検査が出来ないという課題を解消することができる。しかし、従来例１においては、支持半導体層１０と積層パッケージ３０との接続は接続孔１６を介して行う。このため、チップの面積が大きくなる、またインダクタンスが大きくなるという課題がある。従来例２においては、支持半導体層１０と積層パッケージとを接続することができない。
【０００９】
本発明は、上記課題に鑑み、外部（例えばパッケージ）との電気的接続が容易で、チップの破損を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、支持半導体層と、該支持半導体層上に設けられた絶縁層と、該絶縁層上に設けられた上部半導体層を有するチップと、該チップが、前記支持半導体層側で実装された実装基板と、該チップの前記上部半導体層および前記絶縁層に形成された開口部を通り、前記実装基板に設けられた端子と前記支持半導体層の表面または表面上の端子とを電気的に接続する接続手段と、を具備することを特徴とする半導体装置である。本発明によれば、支持半導体層とワイヤ接続できるため、支持半導体層と外部との電気的接続が容易となる。また、バンプを用い実装していないため、チップの破損を抑制することができる。
【００１１】
本発明は、チップは駆動部を有することを特徴とする半導体装置とすることができる。本発明によれば、バンプを用いた実装で破損しやすい駆動部を有する半導体装置において、チップの破損を抑制することが出来る。
【００１２】
本発明は、前記電気的接続手段は金属ワイヤまたはフレキシブルプリント基板の配線であることを特徴とする半導体装置とすることができる。
【００１３】
本発明は、前記接続手段は、前記上部半導体層および前記支持半導体層の表面と電気的に接続することを特徴とする半導体装置とするこができる。本発明によれば、上部半導体層と外部とを接続する際に、支持半導体層を介して電気的に接続しなくともよい。これにより、上部半導体層と外部との電気的接続が容易となる。
【００１４】
本発明によれば、前記上部半導体層と前記支持半導体層とを接続する接続部を有し、前記接続手段は前記支持半導体層を介し前記上部半導体層と電気的に接続することを特徴とする半導体装置とすることができる。本発明によれば、製造工程を削減することができる。また、パッケージを薄層化することができる。
【発明の効果】
【００１５】
本発明によれば、外部との電気的接続が容易で、チップの破損を抑制することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照に本発明の実施例について説明する。
【実施例１】
【００１７】
図３（ａ）は実施例に係る半導体装置の断面図である。チップは、支持半導体層１０、支持半導体層１０上に設けられた絶縁層１２および絶縁層１２上に設けられた上部半導体層１４のＳＯＩ構造を有している。チップは支持半導体層１０側でボンディング材２４により積層パッケージ３０にダイボンド実装されている。支持半導体層１０および上部半導体層１４は砒素等をドープしたＮ型シリコン半導体であり、絶縁層１２は酸化シリコン膜である。また、チップは、例えば２重のジンバル部を有する角速度センサである。上部半導体層１４および絶縁層１２を支持半導体層１０まで除去し、支持半導体層１０の表面を暴露し、この表面と積層パッケージ３０のパッド３２とがワイヤで接続されている。すなわち、ワイヤ２２を用い、上部半導体層１４および絶縁層１２に形成された開口部を通り、支持半導体層１０の表面から積層パッケージ３０に電気的に接続している。上部半導体層１４上には電極１８が形成され、支持半導体層１０と電極１８とがワイヤ２２で接続されている。電極１８はアルミニウムで形成され、ワイヤ２２はアルミニウムを主に含むワイヤである。
【実施例２】
【００１８】
図３（ｂ）は実施例２に係る半導体装置の断面図である。実施例１に加え、支持半導体層１０上に電極１９を設け、電極１９上にワイヤ２２をボンディングする。これにより、支持半導体層１０とワイヤ２２との接続抵抗を低減することが出来る。また、上部半導体層１４上に電極１８を形成せず、絶縁層１２を貫通する接続孔２５を設け、上部半導体層１４と支持半導体層１０とを電気的に接続する。上部半導体層１４と積層パッケージ３０とは支持半導体層１０を介し接続している。これにより、ワイヤの本数およびワイヤ長を削減することが出来る。
【実施例３】
【００１９】
図３（ｃ）は実施例３に係る半導体装置の断面図である。実施例２に加え、上部半導体層１４上に電極１８を設け、上部半導体層１４と支持半導体層１０との接続は接続孔２５に加え電極１８と電極１９間のワイヤ接続によっても行う。
【実施例４】
【００２０】
図３（ｄ）は実施例４に係る半導体装置の断面図である。実施例３の接続孔２５を設けず、上部半導体層１４上の電極１８および支持半導体層１０上の電極１９から積層パッケージ３０にワイヤ２２接続を行う。これにより、接続孔２５を形成する製造工程を削減することができる。
【実施例５】
【００２１】
図４（ａ）は実施例５に係る半導体装置の断面図である。実施例４の電極１８および電極１９を設けず、直接上部半導体層１４および支持半導体層１０にワイヤ２２を接続する。これにより、電極を形成する製造工程を削減することができる。
【実施例６】
【００２２】
図４（ｂ）は実施例６に係る半導体装置の断面図である。上部半導体層１４ａの膜厚ｔは実施例１ないし実施例５の上部半導体層１４よりも厚い。絶縁層１２に接続孔２５を設け、上部半導体層１４ａと支持半導体層１０とを電気的に接続する。支持半導体層１０に直接ワイヤ２２を接続する。上部半導体層１４と外部とは支持半導体層１０を介して接続する。実施例６のように上部半導体層１４ａの膜厚が厚い場合、上部半導体層１４ａにワイヤ２２を接続すると、ワイヤ２２が長くなり、インダクタンスが付加される。また、ワイヤ２２の高さが高くなり、パッケージの薄層化が難しくなる。そこで、実施例６のように、上部半導体層１４と積層パッケージ３０との電気的接続を、支持半導体層１０を介して行うことにより、上記課題を解決することが出来る。
【実施例７】
【００２３】
図４（ｃ）は実施例７に係る半導体装置の断面図である。実施例６の積層パッケージ３０のバッド３２aを積層パッケージ３０のダイアタッチ面に設ける。これにより、ワイヤ２２の高さをより低くすることができ、パッケージを薄層化することができる。
【００２４】
実施例１ないし実施例７によれば、ワイヤ２２を用い、上部半導体層１４および絶縁層１２に形成された開口部を通り、積層パッケーシ３０（実装基板）に設けられたパッド３２、３２ａ（端子）と支持半導体層１０の表面または表面上の電極１９（端子）とを直接ワイヤ（接続手段）を用い接続している。よって、従来例１のように、上部半導体層１４を介し、支持半導体層１０と積層パッケージ３０とを接続しなくともよい。これにより、インダクタンスが付加されること、あるいは接続孔の面積を必要とすることがない。このように、外部との電気的接続が容易となる。また、従来例３ないし５のように支持半導体層１０と積層パッケージ３０とを接続するためバンプ２６を形成する必要がない。よって、バンプ形成工程において、例えばチップの有する駆動部が破損することを防止できる。よって、チップの破損を抑制することができる。また、実装後、実装面の検査も可能となる。
【００２５】
また、実施例４および５のように、ワイヤ２２は、上部半導体層１４および支持半導体層１０の表面と直接または電極１８、１９を介し電気的に接続している。これにより、上部半導体層１４と積層パッケージ３０とを接続する際に、支持半導体層１０を介して電気的に接続しなくともよい。これにより、インダクタンスが付加されること、あるいは接続孔の面積を必要とすることがない。
【００２６】
さらに、実施例２、実施例６および実施例７のように、上部半導体層１４と支持半導体層１０とを接続する接続孔２５（接続部）を有し、ワイヤ２２は、支持半導体層１０を介し上部半導体層１４と電気的に接続している。これにより、ワイヤ２２の本数を減らすことが出来る。また、電極１８を形成する製造工程を削減することができる。また、ワイヤ２２の高さを低くし、パッケージを薄層化することができる。
【００２７】
次に、実施例１ないし実施例７で用いた角速度センサチップとその製造工程について説明する。図５は角速度センサチップの上視図である。図５を参照に、第１のジンバル部８０は、その相対する１組の側面に形成された第１のトーションバー８２により第２のジンバル部８６に機械的に接続している。また、他の１組の相対する側面に櫛歯電極８４を有する。各櫛歯電極８４は一方の電極群が第１のジンバル部８０に、もう一方の電極群が第２のジンバル部８６に固定される。第２のジンバル部８６は、その相対する１組の側面に形成された第２のトーションバー８８によりフレーム部９２に機械的に接続している。また、他の１組の相対する側面に平行平板電極９０を有する。各平行平板電極９０は一方の電極が第２のジンバル部８６に、もう一方の電極がフレーム部９２に固定される。
【００２８】
左右の平行平板電極９０に交互に電圧を印加することにより、第２のジンバル部８６を振動させる。これにより、角速度を検知する。そして、第１のジンバル部８０の振動を櫛歯電極８４によって検出する。このように、振動を検出する駆動部として櫛歯電極８４、振動を誘起する駆動部として平行平板電極９０を第１のジンバル部８０および第２のジンバル部８６に設けている。このような駆動部およびジンバル部８０、８６を保持するトーションバー８２、８８は微細な構造であり、バンプ形成工程において破損しやすい。
【００２９】
次に、この角速度センサの製造工程につき図６（ａ）ないし図８（ｄ）を用い説明する。図６（ａ）ないし図８（ｄ）は図５のＡからＫの断面を示している。Ａ−Ｂはフレーム部９２、Ｂ−Ｃは第２のトーションバー８８、Ｃ−Ｄは第２のジンバル部８６、Ｄ−ＥおよびＥ−Ｆは櫛歯電極８４、Ｆ−Ｇは第１のジンバル部８０、Ｇ−Ｈは第１のトーションバー８２、Ｈ−Ｉは第２のジンバル部の一部、Ｉ−Ｊは平行平板電極９０並びにＪ−Ｋはフレーム部９２である。
【００３０】
図６（ａ）を参照に、０．０１〜０．１Ωｃｍ程度の低効率となるように砒素等をドープしたシリコン基板５０、５４の表面を熱酸化法により５００ｎｍの酸化シリコン膜５２，５６を形成する。図６（ｂ）を参照し、酸化シリコン膜５２、５６を合わせて、１１００℃程度の熱処理を行う。これにより酸化シリコン膜５２と５６が密着し、一体の酸化シリコン膜５２となる。シリコン基板５０、５４を研磨し、それぞれ１００μｍ程度の膜厚とする。これにより、各膜厚１００μｍ／１μｍ／１００μｍを有する、シリコン基板５４（以下、支持半導体層５４）、酸化シリコン膜５２（以下、絶縁層５２）およびシリコン基板５０（以下、上部半導体層５０）構造のＳＯＩ基板が得られる。
【００３１】
図６（ｃ）を参照に、支持半導体層５４上にエッチングマスク層５８として膜厚１００〜１０００ｎｍ程度の酸化シリコン膜を形成する。図６（ｄ）を参照に、マスク層５８の支持半導体層５４をエッチングすべき領域（トーションバー、櫛歯電極、平行平板電極となるべき領域）に開口部７０ａ、７０ｂを形成する。図６（ｅ）を参照に、開口部７０ａ（トーションバーとなるべき領域）にフォトレジスト６２を形成する。
【００３２】
図７（ａ）を参照に、マスク層５８およびフォトレジスト６２をマスクに支持半導体層５４を約３０〜４０μｍエッチングする。エッチングは弗酸（ＨＦ）系溶液を用いたウェットエッチングまたは、ＳＦ６およびＣ４Ｆ８を用いたＲＩＥエッチングにより行う。図７（ｂ）を参照に、フォトレジスト６２を除去する。図７（ｃ）を参照に、マスク層５８をマスクに支持半導体層５４をエッチングする。エッチングはＳＦ６およびＣ４Ｆ８を用いたＲＩＥエッチングにより行う。これにより、支持半導体層５４に絶縁層５２に達する溝７０ｅが形成される。また、トーションバーとなるべき領域には支持半導体層５４を約３０μｍ残した溝７０ｄが形成される。図７（ｄ）を参照に、支持半導体層５４に形成された溝７０ｄ、７０ｅにフォトレジスト６４を埋込み、ハンドリング用の基板６６に貼り付ける。
【００３３】
図８（ａ）を参照に、図６（ｃ）ないし図６（ｅ）と同様に、上部半導体層５０上にマスク層６０として酸化シリコン膜を形成する。マスク層６０の所定領域に開口部７２ｂを形成する。トーションバーとなるべき領域にフォトレジスト６８を形成する。図７（ｂ）および図７（ｃ）と同様に、マスク層６０およびフォトレジスト６８をマスクに上部半導体層５０を３０〜４０μｍ程度エッチングする。図８（ｂ）を参照に、フォトレジスト６８を除去し、マスク層６０をマスクに上部半導体層５０をエッチングする。これにより、上部半導体層５０に絶縁層５２に達する溝７２ｅが形成される。また、トーションバーとなるべき領域には上部半導体層５０を約３０μｍ残した溝７２ｄが形成される。
【００３４】
図８（ｃ）を参照に、所定の絶縁層５２およびマスク層６０を、例えば弗酸（ＨＦ）系水溶液で除去する。図８（ｄ）を参照に、チップを、ハンドリング基板６６より剥離し、フォトレジスト６４およびマスク層５８を除去する。以上により、角速度センサのチップが完成する。
【００３５】
支持半導体層５４、絶縁層５２および上部半導体層５０は、それぞれ図３および図４で示した上部半導体層１４、絶縁層１２および支持半導体層１０に相当する。上記角速度センサのチップは、支持半導体層１０側で積層パッケージ３０のダイアタッチ部に、例えば銀ペースト等のボンディング材２４を用い実装する。電極１８、１９、支持半導体層１０または上部半導体層１４は、パッド３２とワイヤボンディングされ、積層パッケージ３０のパッド３２または３２ａと接続される。積層パッケージ３０がキャップされ、角速度センサチップを実装した半導体装置が完成する。
【実施例８】
【００３６】
実施例８はフレキシブルプリント基板（ＦＰＣ）に実装された半導体装置の例である。図９（ａ）は実施例８に係る半導体装置の断面図であり、図９（ｂ）はＦＰＣとチップとの接続部分の上視図である（電極１９は図示していない）。実装されるチップは実施例４と同じであり、同じ部材は同じ符号を付し説明を省略する。ＦＰＣ１００上に上述のチップがボンディング材２４を用いダイボンドされ実装されている。ＦＰＣ１００の表面には銅配線１０２が形成され、支持半導体層１０上まで設けられている。半田ペースト１０４により、電極１９と銅配線１０２とが接続している。ＦＰＣ１００の裏面には外部端子１０６が設けられており、ＦＰＣ１００に設けられた接続孔(図示せず)により、銅配線１０２と外部端子１０６とが接続している。以上の構成のように、ＦＰＣ１００（実装基板）に設けられた外部端子１０６（端子）と支持半導体層１０の表面上の電極１９（端子）とをＦＰＣの銅配線(接続手段)を用い電気的に接続している。
【００３７】
実施例１ないし実施例８において、支持半導体層１０の表面または表面上の電極１９から電気的に接続する接続手段として、金属ワイヤ２２の例、およびフレキシブルプリント基板の配線の例を説明した。接続手段としては、支持半導体層１０と実装基板とを接続する手段であれば、他の手段であってもよい。また、チップを実装する実装基板として、積層パッケージの例、およびフレキシブルプリント基板の例を説明した。チップを実装する基板であれば、例えば、積層セラミック基板、プリント基板等であってもよい。駆動部として、ジンバル部等を有する例をした。駆動部は機械的に駆動すればよく、例えばアクチェータであってもよい。これら駆動部を有する半導体装置も、本発明を適用することにより、バンプ形成時における駆動部の破損を防止することができる。また、トーションバーといった微細な機械構造部の破損も同様に防ぐことができる。
【００３８】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３９】
【図１】図１（ａ）は従来例１に係る半導体装置の断面図である。図１（ｂ）は従来例２に係る半導体装置の断面図である。図１（ｃ）は従来例３に係る半導体装置の断面図である。
【図２】図２（ａ）は従来例４に係る半導体装置の断面図である。図２（ｂ）は従来例５に係る半導体装置の断面図である。
【図３】図３（ａ）は実施例１に係る半導体装置の断面図である。図３（ｂ）は実施例２に係る半導体装置の断面図である。図３（ｃ）は実施例３に係る半導体装置の断面図である。図３（ｄ）は実施例４に係る半導体装置の断面図である。
【図４】図４（ａ）は実施例５に係る半導体装置の断面図である。図４（ｂ）は実施例６に係る半導体装置の断面図である。図４（ｃ）は実施例７に係る半導体装置の断面図である。
【図５】図５は実施例１ないし７に係る半導体装置のチップの例として角速度センサの上視図である。
【図６】図６（ａ）ないし図６（ｅ）は角速度センサの製造工程を示す断面図（その１）である。
【図７】図７（ａ）ないし図７（ｄ）は角速度センサの製造工程を示す断面図（その２）である。
【図８】図８（ａ）ないし図８（ｄ）は角速度センサの製造工程を示す断面図（その３）である。
【図９】図９（ａ）は実施例８に係る半導体装置の断面図であり、図９（ｂ）は図９（ａ）の一部の上視図である。
【符号の説明】
【００４０】
１０            支持半導体層
１２            絶縁層
１４            上部半導体層
１８、１９            電極
２２            ワイヤ
２４            ダイボンド材
２５            接続孔
２６            バンプ
３０            積層パッケージ
３２、３２ａ    パッド
１００          ＦＰＣ
１０２          銅配線
１０４          半田ペースト
【図１】
2007048915.tif 000003
【図２】
2007048915.tif 000004
【図３】
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【図４】
2007048915.tif 000006
【図５】
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【図６】
2007048915.tif 000008
【図７】
2007048915.tif 000009
【図８】
2007048915.tif 000010
【図９】
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