(57)【要約】      （修正有）【課題】無瞬断の無停電電源回路を提供する。【解決手段】無停電電源回路において、交流電源と、ＵＰＳ電源とを設け、矩形波または正弦波のＵＰＳ電圧を正常時の正弦波交流電圧の尖塔値より小さく設定して交流電圧とＵＰＳ電圧とを出力端子に同時に印加し、交流電圧とＵＰＳ電圧のうち優勢な方を出力させ負荷に供給する一方、ＵＰＳ電源と出力端子の間に交流電圧による電流が流れることを防止する逆電流防止ダイオードを設ける。交流電源と出力端子の間にＵＰＳ電圧による電流が流れることを防止する逆電流防止ダイオードを設けてもよい。【選択図】  図１Ａ
2007089342.tif 000002
【特許請求の範囲】
【請求項１】
（a1）正常時の交流電圧の正の尖塔値より小さい値の正の直流電圧の発生源と（a2）正常時の前記交流電圧の負の尖塔値より小さい値の負の直流電圧の発生源とを設けたＵＰＳ電源と、
（b）前記交流電圧の入力端子とその出力端子との間に接続される第１電流路を具備する第１スイッチング素子と、
（c）前記第１スイッチング素子の前記第１電流路と直列に前記入力端子と前記出力端子との間に接続される第２電流路を具備する第２スイッチング素子と、
（d1）前記正の直流電圧発生源と前記出力端子との間に接続される第３電流路を具備する第３スイッチング素子と、
（d2）前記第３スイッチング素子の前記第３電流路と直列接続されかつ、前記出力端子側が前記正の直流電圧発生源側より高電位のとき逆方向となるべく接続された第３整流デバイスと、
（e1）前記負の直流電圧発生源と前記出力端子との間に接続される第４電流路を具備する第４スイッチング素子と、
（e2）前記第４スイッチング素子の前記第４電流路と直列接続されかつ、前記負の直流電圧発生源側が前記出力端子側より高電位のとき逆方向となるべく接続された第４整流デバイスと、
（f）前記交流電圧の正常時における周波数と同期するように、前記第１スイッチング素子及び前記第３スイッチング素子を前記交流電圧の正常時の正サイクル時にオンしかつ該交流電圧の正常時の負サイクル時にオフするべく制御すると共に、前記第２スイッチング素子及び前記第４スイッチング素子を前記交流電圧の正常時の正サイクル時にオフしかつ該交流電圧の正常時の負サイクル時にオンするべく制御する制御手段とを有することにより、
前記交流電圧が前記ＵＰＳ電源の電圧より低下したとき該ＵＰＳ電源の電圧が前記出力端子へ出力されることを特徴とする無停電電源回路。
【請求項２】
（a）正常時の交流電圧と同相同周波数であって正常時の該交流電圧より振幅の小さい第２の交流電圧発生源を設けたＵＰＳ電源と、
（b）前記交流電圧の入力端子とその出力端子との間に接続される第１電流路を具備する第１スイッチング素子と、
（c）前記第１スイッチング素子の前記第１電流路と直列に前記入力端子と前記出力端子との間に接続される第２電流路を具備する第２スイッチング素子と、
（d1）前記第２の交流電圧発生源と前記出力端子との間に接続される第３電流路を具備する第３スイッチング素子と、
（d2）前記第３スイッチング素子の前記第３電流路と直列接続されかつ、前記出力端子側が前記第２の交流電圧発生源側より高電位のとき逆方向となるべく接続された第３整流デバイスと、
（e1）前記第２の交流電圧発生源と前記出力端子との間に接続される第４電流路を具備する第４スイッチング素子と、
（e2）前記第４スイッチング素子の前記第４電流路と直列接続されかつ、前記第２の交流電圧発生源側が前記出力端子側より高電位のとき逆方向となるべく接続された第４整流デバイスと、
（f）前記交流電圧の正常時における周波数と同期するように、前記第１スイッチング素子及び前記第３スイッチング素子を前記交流電圧の正常時の正サイクル時にオンしかつ該交流電圧の正常時の負サイクル時にオフするべく制御すると共に、前記第２スイッチング素子及び前記第４スイッチング素子を前記交流電圧の正常時の正サイクル時にオフしかつ該交流電圧の正常時の負サイクル時にオンするべく制御する制御手段とを有することにより、
前記交流電圧が前記ＵＰＳ電源の電圧より低下したとき該ＵＰＳ電源の電圧が前記出力端子へ出力されることを特徴とする無停電電源回路。
【請求項３】
（a1）正常時の交流電圧と同相同周波数であって正常時の該交流電圧より振幅の小さい正サイクル電圧のみの発生源と（a2）正常時の前記交流電圧と同相同周波数であって正常時の該交流電圧より振幅の小さい負サイクル電圧のみの発生源とを設けたＵＰＳ電源と、
（b）前記交流電圧の入力端子とその出力端子との間に接続される第１電流路を具備する第１スイッチング素子と、
（c）前記第１スイッチング素子の前記第１電流路と直列に前記入力端子と前記出力端子との間に接続される第２電流路を具備する第２スイッチング素子と、
（d）前記正サイクル電圧発生源と前記出力端子との間に接続されかつ、前記出力端子側が前記正サイクル電圧発生源側より高電位のとき逆方向となるべく接続された第３整流デバイスと、
（e）前記負サイクル電圧発生源と前記出力端子との間に接続されかつ、前記負サイクル電圧発生源側が前記出力端子側より高電位のとき逆方向となるべく接続された第４整流デバイスと、
（f）前記交流電圧の正常時における周波数と同期するように、前記第１スイッチング素子を前記交流電圧の正常時の正サイクル時にオンしかつ該交流電圧の正常時の負サイクル時にオフするべく制御すると共に、前記第２スイッチング素子を前記交流電圧の正常時の正サイクル時にオフしかつ該交流電圧の正常時の負サイクル時にオンするべく制御する手段とを有することにより、
前記交流電圧が前記ＵＰＳ電源の電圧より低下したとき該ＵＰＳ電源の電圧が前記出力端子へ出力されることを特徴とする無停電電源回路。
【請求項４】
請求項１〜３のいずれかの無停電電源回路において、
前記第１スイッチング素子の前記第１電流路と並列接続されかつ、前記入力端子側が前記出力端子側より高電位のとき逆方向となるべく接続された第１整流デバイスと、
前記第２スイッチング素子の前記第２電流路と並列接続されかつ、前記出力端子側が前記入力端子側より高電位のとき逆方向となるべく接続された第２整流デバイスとを有することを特徴とする無停電電源回路。
【請求項５】
請求項１〜４のいずれかに記載の無停電電源回路において、
前記ＵＰＳ電源からの電圧を常時前記出力端子に印加することを特徴とする無停電電源回路。
【請求項６】
請求項１〜４のいずれかに記載の無停電電源回路において、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、正常時には前記ＵＰＳ電源の電圧を前記出力端子に印加せず、異常時には該ＵＰＳ電源からの電圧を前記出力端子に印加するべく制御する手段とを有することを特徴とする無停電電源回路。
【請求項７】
請求項１〜４のいずれかに記載の無停電電源回路において、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、異常時には前記第１スイッチング素子及び前記第２スイッチング素子を強制的にオフするように制御する手段とを有することを特徴とする無停電電源回路。
【請求項８】
請求項１または２に記載の無停電電源回路において、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、正常時には該交流電圧と同期させた自励発振電圧を発生する一方、異常時には該交流電圧と同期させず正常時における該交流電圧の周波数をもつ該自励発振電圧を発生する手段とを有し、
前記自励発振電圧を用いて前記第１〜第４スイッチング素子をそれぞれオンまたはオフするべく制御することを特徴とする無停電電源回路。
【請求項９】
請求項３に記載の無停電電源回路において、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、正常時には該交流電圧と同期させた自励発振電圧を発生する一方、異常時には該交流電圧と同期させず正常時における該交流電圧の周波数をもつ該自励発振電圧を発生する手段とを有し、
前記自励発振電圧を用いて前記第１及び第２スイッチング素子をそれぞれオンまたはオフするべく制御することを特徴とする無停電電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源の異常時に別の電源からの電圧を出力させる無停電電源回路に関する。
【背景技術】
【０００２】
従来の一般的な無停電電源回路は、正常時に使用する交流電源（商用電源等）とは別個の予備電源（例えば、バッテリー、またはバッテリーとインバータ回路の組合せ）と、交流電源の電圧低下若しくは停止を検出する交流電圧監視手段と、交流電圧監視手段が異常を検出することにより本来の交流電源から予備電源へと切り替える切り替え手段（リレーまたは半導体素子）とを有する。尚、復電時には、予備電源から本来の交流電源への切り替えが行われる。
【０００３】
従来技術の一例として、特許文献１は、交流電源の正常時にはその出力電圧を負荷に与え、この交流電源の異常時には予備電源出力を負荷に与える無停電電源回路であって、基準電圧と交流電源電圧を比較することにより交流電源の電圧低下を検出した場合に、交流電源から予備電源への切り替え指令信号を出力する電源異常監視手段を備えた無停電電源回路を開示する。
【特許文献１】特開平１１−３４１７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の無停電電源回路は、以下のような問題点を有する。
・交流電源の電圧異常時に無停電電源回路の予備電源に切り替えるとき、横流が生じたり、リレー切り替え時間を要したりすることにより、負荷への電圧供給において少なくとも数mSの瞬断が発生する。
・切り替え速度を速めるために、リレーに替えて半導体素子を使用した場合も、本来の交流電源を一旦負荷から切り離し、その後予備電源を負荷に接続し直すため、やはり瞬断は避けられない。
・復電時も同様に切り替えが必要であるため瞬断がある。
・交流電圧監視手段を備えている場合、異常が生じてからその異常を検出しさらに切り替え手段へ制御信号を送って切り替えが開始されるまでの遅れにより、瞬断の時間がさらに長くなる。
以上のような電源供給の瞬断は、特にサーバやパーソナルコンピュータ等の種々のコンピュータやその他の電子回路用の電源では深刻な問題となる。
【０００５】
以上の現状に鑑み、本発明は、交流電源と予備電源との間の切り替えに要する時間に起因する負荷への電圧供給の瞬断を解消した無停電電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するべく本発明は以下の構成を提供する。
（１）請求項１に係る無停電電源回路は、（a1）正常時の交流電圧の正の尖塔値より小さい値の正の直流電圧の発生源と（a2）正常時の前記交流電圧の負の尖塔値より小さい値の負の直流電圧の発生源とを設けたＵＰＳ電源と、
（b）前記交流電圧の入力端子とその出力端子との間に接続される第１電流路を具備する第１スイッチング素子と、
（c）前記第１スイッチング素子の前記第１電流路と直列に前記入力端子と前記出力端子との間に接続される第２電流路を具備する第２スイッチング素子と、
（d1）前記正の直流電圧発生源と前記出力端子との間に接続される第３電流路を具備する第３スイッチング素子と、
（d2）前記第３スイッチング素子の前記第３電流路と直列接続されかつ、前記出力端子側が前記正の直流電圧発生源側より高電位のとき逆方向となるべく接続された第３整流デバイスと、
（e1）前記負の直流電圧発生源と前記出力端子との間に接続される第４電流路を具備する第４スイッチング素子と、
（e2）前記第４スイッチング素子の前記第４電流路と直列接続されかつ、前記負の直流電圧発生源側が前記出力端子側より高電位のとき逆方向となるべく接続された第４整流デバイスと、
（f）前記交流電圧の正常時における周波数と同期するように、前記第１スイッチング素子及び前記第３スイッチング素子を前記交流電圧の正常時の正サイクル時にオンしかつ該交流電圧の正常時の負サイクル時にオフするべく制御すると共に、前記第２スイッチング素子及び前記第４スイッチング素子を前記交流電圧の正常時の正サイクル時にオフしかつ該交流電圧の正常時の負サイクル時にオンするべく制御する制御手段とを有することにより、
前記交流電圧が前記ＵＰＳ電源の電圧より低下したとき該ＵＰＳ電源の電圧が前記出力端子へ出力されることを特徴とする。
【０００７】
（２）請求項２に係る無停電電源回路は、（a）正常時の交流電圧と同相同周波数であって正常時の該交流電圧より振幅の小さい第２の交流電圧発生源を設けたＵＰＳ電源と、
（b）前記交流電圧の入力端子とその出力端子との間に接続される第１電流路を具備する第１スイッチング素子と、
（c）前記第１スイッチング素子の前記第１電流路と直列に前記入力端子と前記出力端子との間に接続される第２電流路を具備する第２スイッチング素子と、
（d1）前記第２の交流電圧発生源と前記出力端子との間に接続される第３電流路を具備する第３スイッチング素子と、
（d2）前記第３スイッチング素子の前記第３電流路と直列接続されかつ、前記出力端子側が前記第２の交流電圧発生源側より高電位のとき逆方向となるべく接続された第３整流デバイスと、
（e1）前記第２の交流電圧発生源と前記出力端子との間に接続される第４電流路を具備する第４スイッチング素子と、
（e2）前記第４スイッチング素子の前記第４電流路と直列接続されかつ、前記第２の交流電圧発生源側が前記出力端子側より高電位のとき逆方向となるべく接続された第４整流デバイスと、
（f）前記交流電圧の正常時における周波数と同期するように、前記第１スイッチング素子及び前記第３スイッチング素子を前記交流電圧の正常時の正サイクル時にオンしかつ該交流電圧の正常時の負サイクル時にオフするべく制御すると共に、前記第２スイッチング素子及び前記第４スイッチング素子を前記交流電圧の正常時の正サイクル時にオフしかつ該交流電圧の正常時の負サイクル時にオンするべく制御する制御手段とを有することにより、
前記交流電圧が前記ＵＰＳ電源の電圧より低下したとき該ＵＰＳ電源の電圧が前記出力端子へ出力されることを特徴とする。
【０００８】
（３）請求項３に係る無停電電源回路は、（a1）正常時の交流電圧と同相同周波数であって正常時の該交流電圧より振幅の小さい正サイクル電圧のみの発生源と（a2）正常時の前記交流電圧と同相同周波数であって正常時の該交流電圧より振幅の小さい負サイクル電圧のみの発生源とを設けたＵＰＳ電源と、
（b）前記交流電圧の入力端子とその出力端子との間に接続される第１電流路を具備する第１スイッチング素子と、
（c）前記第１スイッチング素子の前記第１電流路と直列に前記入力端子と前記出力端子との間に接続される第２電流路を具備する第２スイッチング素子と、
（d）前記正サイクル電圧発生源と前記出力端子との間に接続されかつ、前記出力端子側が前記正サイクル電圧発生源側より高電位のとき逆方向となるべく接続された第３整流デバイスと、
（e）前記負サイクル電圧発生源と前記出力端子との間に接続されかつ、前記負サイクル電圧発生源側が前記出力端子側より高電位のとき逆方向となるべく接続された第４整流デバイスと、
（f）前記交流電圧の正常時における周波数と同期するように、前記第１スイッチング素子を前記交流電圧の正常時の正サイクル時にオンしかつ該交流電圧の正常時の負サイクル時にオフするべく制御すると共に、前記第２スイッチング素子を前記交流電圧の正常時の正サイクル時にオフしかつ該交流電圧の正常時の負サイクル時にオンするべく制御する手段とを有することにより、
前記交流電圧が前記ＵＰＳ電源の電圧より低下したとき該ＵＰＳ電源の電圧が前記出力端子へ出力されることを特徴とする。
【０００９】
（４）請求項４に係る無停電電源回路は、請求項１〜３のいずれかにおいて、
前記第１スイッチング素子の前記第１電流路と並列接続されかつ、前記入力端子側が前記出力端子側より高電位のとき逆方向となるべく接続された第１整流デバイスと、
前記第２スイッチング素子の前記第２電流路と並列接続されかつ、前記出力端子側が前記入力端子側より高電位のとき逆方向となるべく接続された第２整流デバイスとを有することを特徴とする。
【００１０】
（５）請求項５に係る無停電電源回路は、請求項１〜４のいずれかにおいて、前記ＵＰＳ電源からの電圧を常時前記出力端子に印加することを特徴とする。
【００１１】
（６）請求項６に係る無停電電源回路は、請求項１〜４のいずれかにおいて、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、正常時には前記ＵＰＳ電源の電圧を前記出力端子に印加せず、異常時には該ＵＰＳ電源からの電圧を前記出力端子に印加するべく制御する手段とを有することを特徴とする。
【００１２】
（７）請求項７に係る無停電電源回路は、請求項１〜４のいずれかにおいて、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、異常時には前記第１スイッチング素子及び前記第２スイッチング素子を強制的にオフするように制御する手段とを有することを特徴とする。
【００１３】
（８）請求項８に係る無停電電源回路は、請求項１または２に記載の無停電電源回路において、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、正常時には該交流電圧と同期させた自励発振電圧を発生する一方、異常時には該交流電圧と同期させず正常時における該交流電圧の周波数をもつ該自励発振電圧を発生する手段とを有し、
前記自励発振電圧を用いて前記第１〜第４スイッチング素子をそれぞれオンまたはオフするべく制御することを特徴とする。
【００１４】
（９）請求項９に係る無停電電源回路は、請求項３に記載の無停電電源回路において、
前記交流電圧の異常を監視する交流電圧監視手段と、
前記交流電圧監視手段による検知に基づいて、正常時には該交流電圧と同期させた自励発振電圧を発生する一方、異常時には該交流電圧と同期させず正常時における該交流電圧の周波数をもつ該自励発振電圧を発生する手段とを有し、
前記自励発振電圧を用いて前記第１及び第２スイッチング素子をそれぞれオンまたはオフするべく制御することを特徴とする。
【発明の効果】
【００１５】
・請求項１〜３の各々に係る本発明の無停電電源回路は、負荷へ供給する本来の電源である交流電源と、従来の予備電源に対応するＵＰＳ(Uninterruptible Power Supply)電源とを有し、交流電源からの電圧（以下、「交流電圧」と称する）とＵＰＳ電源からの電圧（以下、「ＵＰＳ電圧」と称する）の双方を常時出力端子に印加できる構成としている。そして、交流電圧とＵＰＳ電圧のうち優勢な方の電圧のみが負荷へ出力される。いずれが負荷へ出力されるかは、交流電圧とＵＰＳ電圧（いずれも絶対値）の大小関係によって自動的に定まる。ＵＰＳ電圧が矩形波の場合、正常時の交流電圧の尖塔値より小さくなるように設定され、ＵＰＳ電圧が正弦波の場合、正常時の交流電圧より振幅が小さくなるよう設定されている。正常時には主として交流電圧が負荷へ出力される。そして、交流電圧の異常（この場合、正常範囲外の電圧値の低下（停止を含む））時にこれらの電圧の大小関係が変化するときに電流路の移行が自然に行われ、ＵＰＳ電圧が負荷へ出力される。斯かる構成としたことにより、交流電圧の電圧低下時及びその後の復電時におけるリレーや半導体素子等による切り替え動作が不要となる。
【００１６】
すなわち電圧低下時には、それまで交流電圧により負荷へ流れていた電流路から、ＵＰＳ電圧により負荷へ流れる電流路へと、回路の切り替えなく電流路の移行が行われる。この結果、電圧低下時における負荷への電圧供給の瞬断は解消される。
【００１７】
そして、復電時には、それまでＵＰＳ電圧により負荷へ流れていた電流路から、本来の交流電圧により負荷へ流れる電流路へと、同様に回路の切り替えなく電流路の移行が行われるので、復電時においても負荷への電圧供給の瞬断は解消される。
【００１８】
加えて、本発明では交流電源とＵＰＳ電源との間の切り替え手段が不要であるので、従来の切り替え手段の動作を制御するために設けていた交流電圧監視手段が不要となる。この結果、そのような交流電圧監視手段による検出及び制御に起因する遅れ時間から生じる瞬断も解消される。
【００１９】
尚、請求項１の構成では、ＵＰＳ電源として正常時の交流電源の正弦波電圧の尖塔値より小さい矩形波電圧を用いている構成上、正常時にもＵＰＳ電圧が交流電圧より大きくなる期間が周期的に現れ、その際に電流路の移行が行われることになるが、その場合も上記の電圧低下時と復電時におけると同様に自然に電流路の移行が行われるため、負荷に対して影響を及ぼさない。また、ＵＰＳ電源が矩形波電圧の場合、特にコンピュータ電源等の整流負荷では交流電圧尖塔値により充電されたコンデンサの電圧がＵＰＳ電圧より高いため、正常時においてＵＰＳ電圧が優勢である期間にはＵＰＳ電源による負荷への電力供給がなく、交流電圧が優勢である期間にのみ負荷へ電力供給されるので、整流負荷に関しては正常時におけるＵＰＳ電源の電力消費がない。尚、請求項１の構成でも電圧低下時にはＵＰＳ電圧のみが出力される。
【００２０】
また、請求項２及び３の構成では、ＵＰＳ電源として交流電源より振幅の小さい正弦波を用いているため、正常時には交流電圧のみが出力され、電圧低下時にＵＰＳ電圧のみが出力される。いずれの場合も、本発明では、交流電源の電圧低下時には従来の切り替え手段を用いることなくＵＰＳ電源へ自動的に移行することができる。
【００２１】
ＵＰＳ電源と出力端子の間の電流路上に設けた第３整流デバイス及び第４整流デバイスは、交流電圧がＵＰＳ電圧より優勢な場合に、交流電源と負荷との間で流れるべき電流が、交流電源とＵＰＳ電源との間で流れることを阻止する逆流防止用整流デバイスである。加えて、ＵＰＳ電圧よる負荷に対する電流の電流路にもなる。よって、いずれの電源電圧が優勢な場合であっても、負荷に対してのみ出力されることとなる。
【００２２】
また、本発明では、ＵＰＳ電圧が正常時の交流電圧より概ね小さくなるように設定されるため、従来のように予備電源の電圧を交流電圧と同値とする場合に比べて、ＵＰＳ電源をバッテリーで実施した際の稼働時間を延長することができる。  
【００２３】
・請求項４に係る無停電電源回路において、交流電源の入力端子と出力端子の間の電流路上に設けた第１整流デバイス及び第２整流デバイスは、交流電圧による負荷に対する電流の優先的電流路を構成できる。
【００２４】
・請求項５に係る無停電電源回路では、ＵＰＳ電圧からの電圧を常時出力端子に印加しておくことにより、交流電圧とＵＰＳ電圧との間の移行を行わせることに関しては交流電圧の異常及び復帰を監視する必要が全くなく、無瞬断で交流電圧とＵＰＳ電圧との間の移行が行われるため、負荷にとって最も好ましい無停電電源が実現される。
【００２５】
・請求項６に係る無停電電源回路では、交流電圧の異常（この場合、電圧値、周波数及び／または位相のいずれの異常であってもよい。尚、電圧値の異常には、電圧低下の他に正常範囲外の電圧上昇も含む。請求項７、８についても同様）を監視する交流電圧監視手段を設け、正常時にはＵＰＳ電圧を出力端子に印加せず、異常時にのみＵＰＳ電圧を出力端子に印加するように制御する。この場合、正常時にはＵＰＳ電圧の印加を停止させておくことができるため、ＵＰＳ電圧発生のためにインバータ回路を用いる場合に省電力上有利である。尚、この場合、交流電圧監視手段による制御に時間を要することになるが、交流電圧監視手段が十分高速に動作し、それによる瞬断が問題にならない用途に用いることができる。
【００２６】
・請求項７に係る無停電電源回路では、交流電圧の異常を監視する交流電圧監視手段を設け、異常時に第１及び第２のスイッチング素子の電流路を強制的にオフ制御することにより、例えば、交流電圧が異常に高くなったときに負荷に高圧が印加される現象を阻止することができる。
【００２７】
・請求項８及び９に係る無停電電源回路では、交流電圧の異常を監視する交流電圧監視手段を設け、正常時にはその時の交流電圧と同期させた自励発振電圧により第１〜第４（または第１及び第２）スイッチング素子のオンオフ制御を行い、異常時には、その時の交流電圧に同期させず正常時における交流電圧の周波数に同期させた自励発振電圧により第１〜第４（または第１及び第２）スイッチング素子のオンオフ制御をそれぞれ行う。これにより、第１〜第４（または第１及び第２）スイッチング素子は、交流電圧の異常の有無に関わらず、常に交流電圧の正常時の周波数と同期するようにオンオフ制御される。
【００２８】
例えば、交流電圧の電圧異常時または電圧異常に先立って、周波数及び／または位相の異常がしばしば発生する。交流電圧に周波数及び／または位相の異常が生じた場合、交流電圧に対して第１〜第４（または第１及び第２）スイッチング素子を同期させたままであると、負荷に対して不適切な周波数及び／または位相の電圧が印加されるおそれがある。
【００２９】
そのような場合は、異常を検知した時点で交流電圧との同期を切り離し、正常時における交流電圧の周波数に同期した自励発振電圧を発生させ、この自励発振電圧により第１〜第４（または第１及び第２）のスイッチング素子のオンオフ制御を行うことで、周波数及び／または位相の異常の影響を回避して、無停電電源回路の正常な動作を確保することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の原理に従う実施形態には、ＵＰＳ電源の発生する電圧波形の違いにより、以下の幾つかの実施形態がある。
（１）第１の実施形態
（１−１）回路構成
図１Ａは、本発明の第１の実施形態の回路図である。入力端子１と接地端子２間に交流電源からの交流電圧Ｖinが印加される。交流電源は、典型的には商用電源であるがこれに限定されない。出力端子３と接地端子４間から出力電圧Ｖoutが出力され、図示しない負荷へ印加される。
【００３１】
入力端子１と出力端子３の間の電流路上には、第１及び第２のスイッチング素子として２つのＦＥＴ(field effect transistor)Ｑ１とＦＥＴＱ２が挿入されている。ＦＥＴＱ１のドレインは入力端子１へ接続され、ＦＥＴＱ１とＦＥＴＱ２のソース同士が接続され、ＦＥＴＱ２のドレインは出力端子３へ接続されている。入力端子１と出力端子３間において、ＦＥＴＱ１のドレイン・ソース間の電流路と、ＦＥＴＱ２のドレイン・ソース間の電流路とは直列接続となっている。
【００３２】
ＦＥＴＱ１のゲートＧ１には、正常時における交流電圧Ｖinに同期するようにその正サイクル時にＦＥＴＱ１をオンしかつ負サイクル時にオフとする制御電圧が印加される。従って、ＦＥＴＱ１のドレイン・ソース間の電流路は正サイクル時には双方向に導通可能な状態となり、負サイクル時には寄生ダイオードの順方向にのみ導通可能な状態となる。異常時におけるＦＥＴＱ１のオンオフ制御を正常時と同様に維持するか、強制的にオフとする制御を行うかについては任意に設計できる。
【００３３】
ダイオードＤ１は、ＦＥＴＱ１のドレイン・ソース間の電流路に対し並列に接続され、アノードが出力端子３側、カソードが入力端子１側になる方向で接続されている。尚、ダイオードＤ１はＦＥＴＱ１の寄生ダイオードと同じ方向となるように接続されており、ＦＥＴＱ１の寄生ダイオードと同じ役割を果たすものなので必須要素ではない。しかしながら、寄生ダイオードが十分に機能しない動作条件（高周波領域等）もあり得るので、その機能を確実に確保するためにはダイオードＤ１を設けることが好適である。ダイオードＤ１を設ける場合には、ダイオードＤ１に優先的に電流が流れるように寄生ダイオードより電圧降下の小さいダイオード（例えばショットキーバリアダイオード等）を用いる。（尚、第１スイッチング素子としてＦＥＴ以外のものを用いるときもダイオードＤ１が必要となる。）
【００３４】
一方、ＦＥＴＱ２のゲートＧ２には、正常時における交流電圧Ｖinに同期するようにその正サイクル時にＦＥＴＱ２をオフしかつ負サイクル時にオンとする制御電圧が印加される。従って、ＦＥＴＱ２のドレイン・ソース間の電流路は正サイクル時には寄生ダイオードの順方向にのみ導通可能な状態となり、正サイクル時には双方向に導通可能な状態となる。つまり、ＦＥＴＱ２のゲート制御電圧は、ＦＥＴＱ１のゲート制御電圧と逆相である。異常時におけるＦＥＴＱ２のオンオフ制御を正常時と同様に維持するか、強制的にオフとする制御を行うかについては任意に設計できる。
【００３５】
ダイオードＤ２は、ＦＥＴＱ２のドレイン・ソース間の電流路に対し並列に接続され、アノードが入力端子１側、カソードが出力端子３側になる方向で接続されている。尚、ダイオードＤ２はＦＥＴＱ２の寄生ダイオードと同じ方向に接続されており、ＦＥＴＱ２の寄生ダイオードと同じ役割を果たすものなので必須要素ではないが、上記のダイオードＤ１と同じ理由によりショットキーバリアダイオード等で設けることが好適である。
【００３６】
本実施形態のＵＰＳ電源として、端子Ａに印加される正の直流電圧＋Ｖuの発生源と、端子Ｂに印加される負の直流電圧−Ｖuの発生源とが設けられる。正の直流電圧＋Ｖuは、正常時の交流電圧Ｖinの正の尖塔値より小さい値とする。一方、負の直流電圧−Ｖuは、正常時の交流電圧Ｖinの負の尖塔値より小さい値(絶対値)とする。
＋Ｖu、−Ｖuの絶対値をＶinの尖塔値よりどの程度小さくするかは、負荷が必要とする電圧によって適宜設定される。例えばＶinの尖塔値の８０〜９０％程度でよいが、この数値範囲に限定しない。これらの直流電圧発生源は、例えばバッテリーであり、例えば正常時の交流電源を利用して充電される。
【００３７】
端子Ａと出力端子３との間の電流路上には、第３のスイッチング素子であるＦＥＴＱ３と、ダイオードＤ３とが挿入されている。ＦＥＴＱ３のソースが出力端子３へ接続され、ＦＥＴＱ３のドレインとダイオードＤ３のカソードが接続され、ダイオードＤ３のアノードが端子Ａへ接続されている。ダイオードＤ３とＦＥＴＱ３の位置は入れ替えてもよい。ダイオードＤ３のアノードが端子Ａ側（正の直流電圧＋Ｖu側）、カソードが出力端子３側になる方向で接続されていればよい。
【００３８】
ＦＥＴＱ３のゲートＧ３には、ＦＥＴＱ１のゲート制御電圧と同期した制御電圧が印加されることにより、ＦＥＴＱ１と同期してオンまたはオフとなる。つまり、ＦＥＴＱ３もまた、正常時における交流電圧Ｖinに同期するようにその正サイクル時にオンしてドレイン・ソース間の電流路が導通し、負サイクル時にオフとなる。ＵＰＳ電源からの電圧を供給するためには、ＦＥＴＱ３のオンオフ制御は異常時においても正常時と同様に維持されなければならない。
【００３９】
一方、端子Ｂと出力端子３との間の電流路上には、第４のスイッチング素子であるＦＥＴＱ４と、ダイオードＤ４とが挿入されている。ＦＥＴＱ４のドレインが出力端子３へ接続され、ＦＥＴＱ４のソースとダイオードＤ４のアノードが接続され、ダイオードＤ４のカソードが端子Ｂへ接続されている。ダイオードＤ４とＦＥＴＱ４の位置は入れ替えてもよい。ダイオードＤ４のアノードが出力端子３側、カソードが端子Ｂ側（負の直流電圧−Ｖu側）となる方向で接続されていればよい。
【００４０】
ＦＥＴＱ４のゲートＧ４には、ＦＥＴＱ２のゲート制御電圧と同期した制御電圧が印加されることにより、ＦＥＴＱ２と同期してオフ及びオンとなる。つまり、ＦＥＴＱ４もまた、正常時における交流電圧Ｖinに同期するようにその正サイクル時にオフとなり、負サイクル時にオンして電流路が導通する。ＵＰＳ電源からの電圧を供給するためには、ＦＥＴＱ４のオンオフ制御は異常時においても正常時と同様に維持されなければならない。
【００４１】
図示のＦＥＴＱ１〜Ｑ４はｎチャネル型であるが、ｐチャネル型でもよく、また、ＦＥＴの替わりにバイポーラトランジスタを第１〜第４のスイッチング素子として用いてもよい。また、整流デバイスであるダイオードＤ１〜Ｄ４は、ＰＮ接合ダイオード、ショットキーバリアダイオードに限らず、ＦＥＴやバイポーラトランジスタなどで構成される整流回路を用いてもよい。（以下の第２及び第３の実施形態についても同様）。
【００４２】
以下、ＦＥＴＱ１〜Ｑ４のオンオフ制御またはその他の制御を行うための具体的構成について説明する。
図１ＡのＦＥＴ駆動制御部５は、その機能として、交流電圧Ｖinの異常を監視する交流電圧監視部５ａと、ゲート制御部５ｂとを具備する。
交流電圧監視部５ａの監視する交流電圧Ｖinの異常を示すパラメータとしては、電圧値（低下または上昇）、周波数、及び／または位相のうちいずれ（１または複数）でもよい。各パラメータについて、所定の設定値の範囲内であるか否かを監視するための具体的構成は公知の技術である。
【００４３】
ゲート制御部５ｂは、交流電圧監視部５ａの制御により、ＦＥＴＱ１〜ＦＥＴＱ４の各ゲートに対する制御を行う。ゲート制御部５ｂは、例えばＰＬＬ(Phase Locked Loop)で構成され自励発信器を具備する。
交流電圧監視部５ａが交流電圧Ｖinの異常を検知しないとき（交流電圧Ｖinの正常時）、ゲート制御部５ｂは、交流電圧Ｖinから取得した同期信号に同期した自励発振電圧を発生し、これを用いて各ＦＥＴのゲート制御電圧を生成し出力する。従って、正常時には、ＦＥＴＱ１及びＦＥＴＱ３に対して交流電圧Ｖinの正サイクル時にオン、負サイクル時にオフとするゲート制御電圧を発生する。一方、ＦＥＴＱ２及びＱ４に対してはその逆相のゲート制御電圧を発生する。
【００４４】
一方、交流電圧監視部５ａが交流電圧Ｖinの異常を検知したとき、その制御に基づいてゲート制御部５ｂは、直ちに交流電圧Ｖinからの同期信号を切り離す。同時に、正常時における交流電圧Ｖinと同じ周波数（及び位相）の自励発振電圧を独自に発生し、これを用いて各ＦＥＴのゲート制御電圧を生成し出力する。従って、異常時には、ＦＥＴＱ１及びＦＥＴＱ３に対して、自励発振電圧（正常時における交流電圧Ｖinと同じ）の正サイクル時にオン、負サイクル時にオフとするゲート制御電圧を発生する。一方、ＦＥＴＱ２及びＱ４に対してはその逆相のゲート制御電圧を発生する。
【００４５】
ゲート制御部５ｂは、上記のように異常時にも正常時と同じゲート制御電圧を出力することができるので、異常時にも各ＦＥＴのオンオフ制御を正常時と同様に持続させることができる。
【００４６】
次に、ゲート制御部５ｂは、交流電圧監視部５ａの制御により別のゲート制御を行うこともできる。
例えば、交流電圧監視部５ａが交流電圧Ｖinの異常を検知したとき、その制御に基づいてＦＥＴＱ１及びＦＥＴＱ２を強制的にオフとするように各ゲートを制御することができる。
【００４７】
（１−２）動作
＜交流電圧Ｖinの正常時＞
図１Ｂの波形を参照しつつ、交流電圧Ｖinの正常時における図１Ａの回路の動作を説明する。
図１Ｂの(i)は、入力端子１と接地端子２の間に入力される交流電圧Ｖinの正弦波波形である。
交流電圧Ｖinの正サイクル時(０°〜１８０°)には、ゲート電圧制御によりＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなる。このとき、交流電圧Ｖinにより入力端子１と出力端子３の間で電流ｉ１が流れるとすると、入力端子１→ＦＥＴＱ１→ダイオードＤ２→出力端子３の電流路を通ることとなる。（尚、ダイオードＤ２を設けないときにはＦＥＴＱ２の寄生ダイオードを流れる。）
交流電圧Ｖinの負サイクル時（１８０°〜３６０°）には、ゲート電圧制御によりＦＥＴＱ１はオフ、ＦＥＴＱ２はオンとなる。このとき、交流電圧Ｖinにより入力端子１と出力端子３の間で電流ｉ２が流れるとすると、出力端子３→ＦＥＴＱ２→ダイオードＤ１→出力端子１の電流路を通ることとなる。（尚、ダイオードＤ１を設けないときにはＦＥＴＱ１の寄生ダイオードを流れる。）
【００４８】
図１Ｂ(ii)は、端子Ａに印加される正の直流電圧＋Ｖu及び端子Ｂに印加される負の直流電圧−Ｖuにより、出力端子３に現れるＵＰＳ電圧Ｖupsの波形である。出力端子３には矩形波のＵＰＳ電圧Ｖupsが常時（正常時も異常時も含めて）印加されていることになる。但し、交流電圧Ｖinより絶対値が大きいときにのみ顕在化する。
【００４９】
ＦＥＴＱ３がＦＥＴＱ１と同期してオンオフするため、端子Ａに印加される正の直流電圧＋Ｖuは、オンとなる正サイクル時にのみ出力端子３に印加される（ダイオードＤ３による電圧降下は無視する）。負サイクル時にはＦＥＴＱ３がオフとなるため＋Ｖuは現れない。
【００５０】
一方、ＦＥＴＱ４がＦＥＴＱ２と同期してオンオフするため、端子Ｂに印加される負の直流電圧−Ｖuは、オンとなる負サイクル時にのみ出力端子３に印加される（ダイオードＤ４による電圧降下は無視する）。正サイクル時にはＦＥＴＱ４がオフとなるため−Ｖuは現れない。
【００５１】
図１Ｂ(iii)の実線は、実際に出力端子３と接地端子４の間に出力される出力電圧Ｖoutの波形である。波線は、顕在化しない矩形波電圧の波形または交流電源の波形である。(i)の交流電圧Ｖinと(ii)のＵＰＳ電圧Ｖupsの絶対値の大きい方が優勢となって(iii)の出力電圧Ｖoutとして出力されるため、このような波形となる。絶対値において、＋Ｖu及び−Ｖuの電圧は交流電圧Ｖinの尖塔値より小さい値に設定されている。従って、電気角０°、１８０°付近ではＶups＞Ｖin（絶対値）であるためＵＰＳ電圧Ｖupsが優勢となって出力され、負荷に供給される。電気角９０°、２７０°付近ではＶin＞Ｖups（絶対値）であるため交流電圧Ｖinが優勢となって出力され、負荷に供給される。
【００５２】
出力端子３と端子Ａの間の電流路では、電気角９０°付近では出力端子３においてＶin(正)が＋Ｖuより優勢であるから、出力端子３側が端子Ａ側（正の直流電圧側）より高電位となる。ダイオードＤ３は、このような電位関係に対して逆方向となるように接続されている。よって、ダイオードＤ３は、出力端子３から端子Ａへ電流が逆流することを防止している。
【００５３】
出力端子３と端子Ｂの間の電流路では、電気角２７０°付近では出力端子３においてＶin(負)で−Ｖuより優勢であるから、端子Ｂ側（負の直流電圧側）が出力端子３側より高電位となる。ダイオードＤ４は、このような電位関係に対して逆方向となるように接続されている。よって、ダイオードＤ４は、端子Ｂから出力端子３へ電流が逆流することを防止している。
【００５４】
入力端子１と出力端子３の間の電流路では、電気角０°付近（θ＞０°）及び電気角１８０°付近（θ＜１８０°）では、出力端子３において＋ＶuがＶinより優勢であるから、出力端子３側が入力端子１側より高電位となるが、ダイオードＤ２（ダイオードＤ２を設けないときはＦＥＴＱ２の寄生ダイオード）がこの電位関係に対して逆方向接続となっておりまたＦＥＴＱ２はオフであるので、このとき出力端子３から入力端子１へ電流が流れることはない。
また、電気角０°付近（θ＜０°）及び電気角１８０°付近（θ＞１８０°）では、出力端子３において−ＶuがＶinより優勢であるから、入力端子１側が出力端子３側より高電位となるが、ダイオードＤ１（ダイオードＤ１を設けないときはＦＥＴＱ１の寄生ダイオード）がこの電位関係に対して逆方向接続となっておりまたＦＥＴＱ１はオフであるので、このとき入力端子１から出力端子３へ電流が流れることはない。
【００５５】
＜交流電圧Ｖinの異常時＞
停電等の事故が起きて交流電圧Ｖinが正常範囲の値より低下または停止した異常時においては、ＵＰＳ電源＋Ｖu、−Ｖuからの矩形波電圧ＶupsがＶinよりも優勢になり負荷へ供給される。この入れ替わり時には、無瞬断で電流路の移行が行われる。交流電圧Ｖinが正常値に復帰した復電時も同様に無瞬断で電流路の移行が行われる。よって、この電流路の移行に関して交流電圧監視手段及び切り替え制御は不要である。
【００５６】
ここで、本実施形態において「交流電圧Ｖinの異常」というときは、交流電圧Ｖinの尖塔値がＵＰＳ電圧Ｖupsより低下して完全にＵＰＳ電圧Ｖupsが優勢となった場合だけを称するものではない。ＵＰＳ電圧Ｖupsが完全に優勢とならない場合であっても、例えば交流電圧監視部５ａの設定により電圧値、周波数、位相等のいずれかのパラメータに関して異常として検知される場合もまた「交流電圧Ｖinの異常」とみなす。これは、以下の他の実施形態でも同様である。
【００５７】
交流電圧Ｖinの異常時においても、少なくともＦＥＴＱ３及びＦＥＴＱ４は、正常時における交流電圧Ｖinと同じ周波数の自励発振電圧に同期したゲート制御電圧により正常時と同様にオンオフ制御される。これはＵＰＳ電源＋Ｖu、−Ｖuから矩形波電圧Ｖupsを生成し続ける必要があるためである。この制御は、図１ＡのＦＥＴ駆動制御部５において、異常時に交流電圧Ｖinとの同期を切り離し、正常時の交流電圧Ｖinと同じ周波数の自励発振電圧を発生することにより行われる。尚、異常であるか否かを判断する具体的条件は任意に設定できる。例えば、交流電圧Ｖinの周波数及び／または位相が予め設定した範囲から外れたときに異常と判断する。これにより、負荷に不適切な周波数で出力されることを防止できる。
【００５８】
ＦＥＴＱ１及びＦＥＴＱ２については、交流電圧Ｖinの異常時にオンオフ制御を継続させるか、オフ状態とするかは任意に設定する。異常時にも継続させる場合にはＦＥＴＱ１はＦＥＴＱ３との同期を維持するようにし、ＦＥＴＱ２はＦＥＴＱ４との同期を維持するようにする。尚、異常であるか否かを判断する具体的条件は任意に設定できる。例えば、交流電圧Ｖinが予め設定した電圧値よりも高い値となったことを検知したときに異常と判断し、ＦＥＴＱ１及びＦＥＴＱ２をオフ制御するように設定してもよい。これにより、負荷やＵＰＳ電源側に高圧が印加されることを防止できる。
【００５９】
尚、異常時においてＦＥＴＱ１、ＦＥＴＱ２をオフ状態とした場合には、入力端子１と出力端子３の間の電流路上には、互いに逆方向に直列に接続されたダイオードＤ１とダイオードＤ２（ダイオードＤ１、Ｄ２を設けないときは、ＦＥＴＱ１、Ｑ２の各寄生ダイオード）のみが存在することとなる。ダイオードＤ１（またはＦＥＴＱ１の寄生ダイオード）は、出力端子３に−Ｖuが出力されるときに入力端子１側が出力端子３側より高電位となることで流れようとする電流を阻止する。ダイオードＤ２（またはＦＥＴＱ２の寄生ダイオード）は、出力端子３に＋Ｖuが出力されるときに出力端子３側が入力端子１側より高電位となることで流れようとする電流を阻止する。
こうしてダイオードＤ１、Ｄ２（またはＦＥＴＱ１、Ｑ２の各寄生ダイオード）により電流の逆流が防止されるので、ＵＰＳ電圧Ｖupsは負荷へのみ供給される。
【００６０】
交流電圧Ｖinが異常であるか否かの判断条件と、それに応じてどのような制御を行うかについては、多様な組合せが可能である。
【００６１】
＜その他の制御動作＞
図１Ａの回路構成において可能なその他の制御動作について説明する。
上記の動作説明では、ＵＰＳ電圧Ｖupsは出力端子３に常時印加されていたが、以下のように、必要な期間にのみ印加するように制御することもできる。
図１Ａの交流電圧監視部５ａによる異常検知機能を利用する。交流電圧Ｖinの正常時には、ＵＰＳ電圧Ｖupsを出力端子３に印加しない（ただし、出力端子３との接続状態は図１Ａのまま変更しない）ようにし、交流電圧Ｖinの異常時にのみＵＰＳ電圧Ｖupsを出力端子３に印加するようにする。
【００６２】
具体的には種々の手法を採りうる。例えば、交流電圧監視部５ａが異常を検知しないときは、ゲート制御部５ｂがＦＥＴＱ３及びＦＥＴＱ４を駆動せずオフ状態としておき、異常を検知したときはゲート制御部５ｂがＦＥＴＱ３及びＦＥＴＱ４をオンオフ制御するゲート制御電圧を出力する。別の手法として、ＦＥＴＱ３及びＦＥＴＱ４は常にオンオフ制御する一方、交流電圧監視部５ａが異常を検知しないときは、その制御により各ＵＰＳ電源と端子Ａ及び端子Ｂとをそれぞれ遮断し、異常を検知したときに各ＵＰＳ電源と端子Ａ及び端子Ｂとをそれぞれ接続するようにしてもよい。
【００６３】
ＵＰＳ電圧Ｖupsの出力端子３への印加、非印加を制御する場合も、異常か否かを判断する条件は任意に設定できる。例えば、交流電圧Ｖinの尖塔値がＵＰＳ電圧Ｖupsよりやや高いレベルまで低下したときに異常であると判断し、ＵＰＳ電圧Ｖupsを出力端子３に印加する制御を行う。このようにすれば、その後交流電圧Ｖinの尖塔値がさらに低下して交流電圧ＶinからＵＰＳ電圧Ｖupsへ移行する場合に全く支障なく移行が行われる。
【００６４】
ＵＰＳ電圧Ｖupsの出力端子３への印加、非印加を制御する場合も、交流電圧ＶinとＵＰＳ電圧Ｖupsとの間の移行は無瞬断で行われる。
【００６５】
（１−３）矩形波電圧波形についての補足
図１Ｃは、本実施形態の構成によりサーバ等の整流負荷に対して電源供給した場合の電圧または電流波形を表している。正常時の出力端子３における「出力電圧波形」は、図１Ｂ(iii)の波形に相当し、整流負荷へ印加される電圧の波形である。出力端子３における「整流負荷電流波形」は、整流負荷へ入力される電流の波形である。「負荷内部整流電圧波形」は、印加された電圧を整流及び平滑した後の電圧波形である。
【００６６】
正常時の「出力電圧波形」は図示の通り矩形波と正弦波の組合せであり、異常時には矩形波のみとなるが、図示の正常時の波形から、本回路構成の効率は商用電源を整流負荷へ直送した場合と同等であることがわかる。
「出力電圧波形」における矩形波電圧が「負荷内部整流電圧」よりも小さいために矩形波電圧が出力される期間には負荷へ電流が流れず、正弦波電圧が出力される期間にのみ負荷へ電流が流れる。これは「整流負荷電流波形」から明らかである。
従って矩形波電圧をＵＰＳ電源とした場合もリップル電流を正弦波電圧の場合と同等の大きさに押さえることが可能である。
また、正常時における矩形波の期間（０°及び１８０°付近）においては整流負荷へ電流が流れないため、ＵＰＳ電源をバッテリーとした場合に放電がない。
さらに、異常時のリップル電流については矩形波の導通角が１８０°を確保していることからリップル電流を削減する構成である。
【００６７】
整流負荷において力率が改善される実験結果も得られており、矩形波電圧をＵＰＳ電源とした場合も正弦波電圧と同様もしくはそれ以上の性能の電源として利用できる。
【００６８】
（２）第２の実施形態
（２−１）回路構成
図２Ａは、本発明の第２の実施形態の回路図である。本実施形態は、ＵＰＳ電源による電圧供給の構成が上記の第１の実施形態と異なるが、他の構成は共通する。ＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２、ダイオードＤ２の構成は、第１の実施形態と同じである。
【００６９】
本実施形態のＵＰＳ電源として、端子Ｃに印加される第２の交流電圧Ｖuacの発生源が設けられる。第２の交流電圧Ｖuacは、正常時の交流電圧Ｖinと同相同周波数であって正常時の交流電圧Ｖinの振幅より小さい振幅をもつ正弦波とする。Ｖuacの振幅をＶinの振幅よりどの程度小さくするかは、負荷が必要とする電圧によって適宜設定される。例えばＶinの振幅の８０〜９０％程度でよいが、この数値範囲に限定しない。第２の交流電圧発生源は、例えばバッテリーとインバータ回路の組み合わせであり、バッテリーは正常時の交流電源を利用して充電される。
【００７０】
端子Ｃと出力端子３との間には、第３のスイッチング素子であるＦＥＴＱ３とダイオードＤ３とを挿入した電流路と、第４のスイッチング素子であるＦＥＴＱ４とダイオードＤ４とを挿入した電流路とが並列に設けられている。
【００７１】
ＦＥＴＱ３とダイオードＤ３を設けた電流路は、第１の実施形態におけるＦＥＴＱ３とダイオードＤ３からなる電流路と同じ構成である。但し、第１の実施形態の端子Ａに対応する端子Ｃには、第２の交流電圧Ｖuacが印加される。ＦＥＴＱ３のゲートＧ３には、ＦＥＴＱ１のゲートＧ１の制御電圧と同期した制御電圧が印加されることにより、ＦＥＴＱ１と同期してオフ及びオンとなる。つまり、ＦＥＴＱ３もまた、正常時における交流電圧Ｖinの正サイクル時にオンしてドレイン・ソース間の電流路が導通し、負サイクル時にオフとなる。ＵＰＳ電源からの電圧を供給するためには、ＦＥＴＱ３のオンオフ制御は異常時においても正常時と同様に維持されなければならない。
【００７２】
ＦＥＴＱ４とダイオードＤ４を設けた電流路は、第１の実施形態におけるＦＥＴＱ４とダイオードＤ４からなる電流路と同じ構成である。但し、第１の実施形態の端子Ｂに対応する端子Ｃには、第２の交流電圧Ｖuacが印加される。ＦＥＴＱ４のゲートＧ４には、ＦＥＴＱ２のゲートＧ２の制御電圧と同期した制御電圧が印加されることにより、ＦＥＴＱ２と同期してオフ及びオンとなる。つまり、ＦＥＴＱ４もまた、正常時における交流電圧Ｖinの正サイクル時にオフし、負サイクル時にオンとなり電流路が導通する。ＵＰＳ電源からの電圧を供給するためには、ＦＥＴＱ４のオンオフ制御は異常時においても正常時と同様に維持されなければならない。
【００７３】
図２ＡのＦＥＴ駆動制御部５の構成及び機能は、図１Ａの第１の実施形態と同様であるので説明を省略する。
【００７４】
（２−２）動作
＜交流電圧Ｖinの正常時＞
図２Ｂの波形を参照しつつ、交流電圧Ｖinの正常時における図２Ａの回路の動作を説明する。
図２Ｂの(i)は、入力端子１と接地端子２の間に入力される交流電圧Ｖinの正弦波波形である。交流電圧Ｖinの正常時には常に交流電圧Ｖinが出力端子３に出力される。従って、出力端子１と出力端子３間では、交流電圧Ｖinの正サイクル時に電流ｉ１が流れ、負サイクル時に電流ｉ２が流れる。
【００７５】
図２Ｂ(ii)は、端子Ｃに印加される第２の交流電圧Ｖuacにより、出力端子３に現れるＵＰＳ電圧Ｖupsの波形である。但し、正常時には交流電圧Ｖinより常に振幅が小さいので顕在化しない。
【００７６】
ＦＥＴＱ３がＦＥＴＱ１と同期して、そしてＦＥＴＱ４がＦＥＴＱ２と同期してオンオフするため、端子Ｃに印加される第２の交流電圧Ｖuacの正サイクル時の正弦波は、ダイオードＤ３及びＦＥＴＱ３を介して出力端子３に印加される（ダイオードＤ３による電圧降下は無視する）。そして、第２の交流電圧Ｖuacの負サイクル時の正弦波は、ダイオードＤ４及びＦＥＴＱ４を介して出力端子３に印加される（ダイオードＤ４による電圧降下は無視する）。
【００７７】
図２Ｂ(iii)の実線は、出力端子３と接地端子４の間に出力される出力電圧Ｖoutの波形である。波線は、(ii)のＵＰＳ電圧Ｖupsの波形である。本実施形態では、正常時において常に交流電圧ＶinがＵＰＳ電圧Ｖupsより大きい振幅となるため、交流電圧Ｖinが常に優勢でありそのまま出力される。
【００７８】
出力端子３と端子Ｃの間の電流路では、正サイクルにおいて出力端子３側が端子Ｃ側（第２の交流電圧側）より高電位となる。ダイオードＤ３は、このような電位関係に対して逆方向となるように接続されている。またこのときＦＥＴＱ４はオフである。よって、ダイオードＤ３は、出力端子３から端子Ｃへ電流が逆流することを防止している。
【００７９】
また、負サイクルでは、端子Ｃ側（第２の交流電圧側）が出力端子３側より高電位となる。ダイオードＤ４は、このような電位関係に対して逆方向となるように接続されている。またこのときＦＥＴＱ３はオフである。よって、ダイオードＤ４は、端子Ｃから出力端子３へ電流が逆流することを防止している。
【００８０】
＜交流電圧Ｖinの異常時＞
停電等の事故が起きて交流電圧Ｖinが正常範囲の値より低下または停止した異常時においては、ＵＰＳ電源ＶupsがＶinよりも優勢になるとＶupsが負荷へ供給される。この入れ替わり時には、無瞬断で電流路の移行が行われる。復電時も同様に無瞬断で移行する。よって、この電流路の移行に関して交流電圧監視手段及び切り替え制御は不要である。
【００８１】
交流電圧Ｖinの異常時においても少なくともＦＥＴＱ３及びＦＥＴＱ４は、正常時における交流電圧Ｖinと同じ周波数の自励発振電圧に同期したゲート制御電圧により正常時と同様にオンオフ制御される。ＦＥＴＱ３がオンの時は正サイクルのＶuacによる電流ｉ３が流れる。ＦＥＴＱ４がオンの時は負サイクルのＶuacによる電流ｉ４が流れる。
【００８２】
ＦＥＴＱ１及びＦＥＴＱ２については、交流電圧Ｖinの異常時にオンオフ制御を継続させても、オフ状態としてもよい。これらの制御については、図１Ａの第１の実施形態と同様である。
【００８３】
尚、異常時においてＦＥＴＱ１、ＦＥＴＱ２をオフ状態とした場合には、入力端子１と出力端子３の間の電流路上には、互いに逆方向に直列に接続されたダイオードＤ１とダイオードＤ２（ダイオードＤ１、Ｄ２を設けないときは、ＦＥＴＱ１、Ｑ２の各寄生ダイオード）のみが存在することとなる。ダイオードＤ１（またはＦＥＴＱ１の寄生ダイオード）は、出力端子３に負サイクル時のＶaucが出力されるときに入力端子１側が出力端子３側より高電位となることで流れようとする電流を阻止する。ダイオードＤ２（またはＦＥＴＱ２の寄生ダイオード）は、出力端子３に正サイクル時のＶuacが出力されるときに出力端子３側が入力端子１側より高電位となることで流れようとする電流を阻止する。
こうしてダイオードＤ１、Ｄ２（または、ＦＥＴＱ１、Ｑ２の各寄生ダイオード）により電流の逆流が防止されるので、ＵＰＳ電圧Ｖupsは負荷へのみ供給される。
【００８４】
＜その他の制御動作＞
図２Ａの回路構成においても、ＵＰＳ電圧Ｖupsを出力端子３に常時印加せず、必要な期間にのみ印加するように制御することもできる。
この場合も交流電圧監視部５ａによる異常検知機能を利用して、ＵＰＳ電圧Ｖupsの出力端子３への印加、非印加を制御する。
図２Ａの回路構成においてＵＰＳ電圧Ｖupsを出力端子３に印加しない手法としては、ＦＥＴＱ３及びＦＥＴＱ４を駆動せずオフ状態としておくか、ＵＰＳ電源と端子Ｃを遮断するか、ＵＰＳ電源による電圧発生自体を停止（例えばインバータ回路を停止）させる等がある。
【００８５】
（３）第３の実施形態
（３−１）回路構成
図３Ａは、本発明の第３の実施形態の回路図である。本実施形態も、第２の実施形態と同じくＵＰＳ電源から正弦波のＵＰＳ電圧Ｖupsが供給される点で第１の実施形態と異なる。ＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２、ダイオードＤ２の構成は、第１の実施形態と同じである。
【００８６】
本実施形態のＵＰＳ電源として、端子Ａに印加される正サイクルのみの交流電圧＋Ｖuacの発生源と、端子Ｂに印加される負サイクルのみの交流電圧−Ｖuacの発生源が設けられる。正サイクル交流電圧＋Ｖuacは、正常時の交流電圧Ｖinと同相同周波数であって正常時の交流電圧Ｖinの振幅より小さい振幅をもつ正弦波の正の半サイクルのみである。負サイクル交流電圧−Ｖuacは、正常時の交流電圧Ｖinと同相同周波数であって正常時の交流電圧Ｖinの振幅より小さい振幅をもつ正弦波の負の半サイクルのみである。＋Ｖuac及び−Ｖuacの振幅をＶinの振幅よりどの程度小さくするかは、負荷が必要とする電圧によって適宜設定される。例えばＶinの振幅の８０〜９０％程度でよいが、この数値範囲に限定しない。正サイクル及び負サイクルのみの交流電圧発生源は、例えばバッテリーとインバータ回路の組み合わせであり、バッテリーは正常時の交流電源を利用して充電される。
【００８７】
尚、正サイクル交流電圧＋Ｖuacは、ＦＥＴＱ１と同期してオンオフ制御されるトランジスタＴＡを介して端子Ａに印加される。これにより、負サイクル時には端子Ａはオープン状態となる。
同様に、負サイクル交流電圧−Ｖuacもまた、ＦＥＴＱ２と同期してオンオフ制御されるトランジスタＴＢを介して端子Ｂに印加される。これにより、正サイクル時には端子Ｂはオープン状態となる。
【００８８】
端子Ａと出力端子３の間の電流路にはダイオードＤ３が挿入され、アノードが端子Ａにカソードが出力端子３に接続される。端子Ｂと出力端子３の間の電流路にはダイオードＤ４が挿入され、アノードが出力端子３にカソードが端子Ｂに接続される。本実施形態では、端子Ａ及び端子Ｂに印加される電圧がそれぞれ正サイクルのみ及び負サイクルのみであるので、第１及び第２の実施形態のＦＥＴＱ３及びＦＥＴＱ４のようなスイッチング素子は不要である。
【００８９】
図３ＡのＦＥＴ／トランジスタ駆動制御部５の構成及び機能は、図１Ａの第１の実施形態のＦＥＴ駆動制御部５と同様であるので説明を省略する。但し、図１ＡのＦＥＴＱ３、ＦＥＴＱ４に対する制御と同様の制御を端子Ａ及び端子Ｂの各トランジスタＴＡ、ＴＢに対して行う。
【００９０】
（３−２）動作
＜交流電圧Ｖinの正常時＞
図３Ｂの波形を参照しつつ、交流電圧Ｖinの正常時における図３Ａの回路の動作を説明する。
図３Ｂの(i)は、入力端子１と接地端子２の間に入力される交流電圧Ｖinの正弦波波形である。交流電圧Ｖinにより出力端子１と出力端子３間に流れる電流ｉ１及びｉ２については、第２の実施形態と同様である。
【００９１】
図３Ｂ(ii)は、端子Ａに印加される正サイクル交流電圧＋Ｖuac及び端子Ｂに印加される負サイクル交流電圧−Ｖuacにより、出力端子３に現れるＵＰＳ電圧Ｖupsの波形である。但し、正常時には交流電圧Ｖinより常に振幅が小さいので顕在化しない。(iia)は、正サイクル交流電圧＋Ｖuacからの電圧波形のみを表し、(iib)は、負サイクル交流電圧−Ｖuacからの電圧波形のみを表している。
【００９２】
各トランジスタは、それぞれＦＥＴＱ１またはＦＥＴＱ２と同期してオンオフ制御されるため、端子Ａに印加される正サイクル交流電圧＋Ｖuacは、ダイオードＤ３を介して出力端子３に印加されることとなる（ダイオードＤ３による電圧降下は無視する）。そして、端子Ｂに印加される負サイクル交流電圧−Ｖuacは、ダイオードＤ４を介して出力端子３に印加されることとなる（ダイオードＤ４による電圧降下は無視する）。
【００９３】
図３Ｂ(iii)の実線は、出力端子３と接地端子４の間に出力される出力電圧Ｖoutの波形である。波線は、(ii)のＵＰＳ電圧Ｖups波形である。本実施形態では、正常時において常に交流電圧ＶinがＵＰＳ電圧Ｖupsより大きい振幅となるため、交流電圧Ｖinが常に優勢でありそのまま出力される。
【００９４】
出力端子３と端子Ａの間の電流路では、正サイクル時に出力端子３側が端子Ａ側（正サイクル交流電圧側）より高電位となる。ダイオードＤ３は、このような電位関係に対して逆方向となるように接続されている。よって、ダイオードＤ３は、出力端子３から端子Ａへ電流が逆流することを防止している。
また、負サイクル時には、端子Ｂ側（負サイクル交流電圧側）が出力端子３側より高電位となる。ダイオードＤ４は、このような電位関係に対して逆方向となるように接続されている。よって、ダイオードＤ４は、端子Ｂから出力端子３へ電流が逆流することを防止している。
【００９５】
＜交流電圧Ｖinの異常時＞
停電等の事故が起きて交流電圧Ｖinが正常範囲の値より低下または停止した異常時においては、ＵＰＳ電源ＶupsがＶinよりも優勢になるとＶupsが負荷へ供給される。この入れ替わり時には、無瞬断で電流路の移行が行われる。復電時も同様に無瞬断で電流路が移行する。よって、この電流路の移行に関しては交流電圧監視手段及び切り替え制御は不要である。
【００９６】
交流電圧Ｖinの異常時においても少なくとも各トランジスタは、正常時における交流電圧Ｖinと同じ周波数の自励発振電圧に同期して正常時と同様にオンオフ制御される。正サイクル交流電圧＋Ｖuac側のトランジスタＴＡがオンの時は、電流ｉ３が流れる。負サイクル交流電圧−Ｖuac側のトランジスタＴＢがオンの時は電流ｉ４が流れる。
【００９７】
ＦＥＴＱ１及びＦＥＴＱ２については、交流電圧Ｖinの異常（電圧値、周波数、位相のいずれの場合もあり得る）時にオンオフ制御を継続させても、オフ状態としてもよい。これらの制御については、図１Ａの第１の実施形態と同様である。
【００９８】
異常時においてＦＥＴＱ１とＦＥＴＱ２をオフ状態とした場合には、入力端子１と出力端子３の間の電流路上には、互いに逆方向に直列に接続されたダイオードＤ１とダイオードＤ２（ダイオードＤ１、Ｄ２を設けないときは、ＦＥＴＱ１、Ｑ２の各寄生ダイオード）のみが存在することとなる。ダイオードＤ１（またはＦＥＴＱ１の寄生ダイオード）は、出力端子３に負サイクル交流電圧−Ｖuacが出力されるときに入力端子１側が出力端子３側より高電位となることで流れようとする電流を阻止する。ダイオードＤ２（またはＦＥＴＱ２の寄生ダイオード）は、出力端子３に正サイクル交流電圧＋Ｖuacが出力されるときに出力端子３側が入力端子１側より高電位となることで流れようとする電流を阻止する。
こうしてダイオードＤ１、Ｄ２（または、ＦＥＴＱ１、Ｑ２の各寄生ダイオード）により電流の逆流が防止されるので、ＵＰＳ電圧Ｖupsは負荷へのみ供給される。
【００９９】
＜その他の制御動作＞
図３Ａの回路構成においても、ＵＰＳ電圧Ｖupsを出力端子３に常時印加せず、必要な期間にのみ印加するように制御することもできる。
この場合も交流電圧監視部５ａによる異常検知機能を利用して、ＵＰＳ電圧Ｖupsの出力端子３への印加、非印加を制御する。
図３Ａの回路構成においてＵＰＳ電圧Ｖupsを出力端子３に印加しない手法としては、トランジスタＴＡ及びＴＢを駆動せずオフ状態としておくか、トランジスタＴＡ及びＴＢと端子Ａ及び端子Ｂをそれぞれ遮断するか、ＵＰＳ電源による電圧発生自体を停止（例えばインバータ回路を停止）させる等がある。
【図面の簡単な説明】
【０１００】
【図１Ａ】本発明の第１の実施形態の回路図である。
【図１Ｂ】図１Ａの回路上の各端子における電圧波形である。
【図１Ｃ】図１Ａの回路による整流負荷への電源供給の波形図である。
【図２Ａ】本発明の第２の実施形態の回路図である。
【図２Ｂ】図２Ａの回路上の各端子における電圧波形である。
【図３Ａ】本発明の第３の実施形態の回路図である。
【図３Ｂ】図３Ａの回路上の各端子における電圧波形である。
【符号の説明】
【０１０１】
Ｑ１、Ｑ２、Ｑ３、Ｑ４  ＦＥＴ
Ｄ１、Ｄ２、Ｄ３、Ｄ４  ダイオード
５  ＦＥＴ駆動制御部
５ａ  交流電圧監視部
５ｂ  ゲート制御部
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図１Ｃ】
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