(57)【要約】【課題】線形性を維持して安定したデッドゾーンの発生が可能なＤ級増幅器を得ること。【解決手段】反転増幅器２への回路網３の第一の出力端での電圧Ｖ１と第二の出力端でのＶ２との関係として、ＶＩＮ＜ＲＥＦのときは、Ｖ１＝ＶＩＮ、Ｖ２＝ＲＥＦとし、ＶＩＮ＞ＲＥＦのときは、Ｖ１＝ＲＥＦ、Ｖ２＝ＶＩＮとすることができ、反転増幅器２の出力電圧を常に０Ｖ以下にならないようにすることができる。この場合に、反転増幅器２の出力電圧Ｖｐは、Ｖｐ＝−（Ｒ２／Ｒ１）・（｜ＶＩＮ−ＲＥＦ｜＋Ｒａ・Ｉａ）と表すことができ、入力差分信号「ＶＩＮ−ＲＥＦ」の絶対値が｜ＶＩＮ−ＲＥＦ｜≦Ｒａ・Ｉａなる範囲でデッドゾーンを発生することができる。したがって、デッドゾーンの発生を電流によって制御することができ、基準電圧信号ＲＥＦに依存しないので、安定的なデッドゾーンの発生制御が容易に行えるようになる。【選択図】        図１
2007158532.tif 000002
【特許請求の範囲】
【請求項１】
第一の入力端子に与えられるアナログ電圧信号をパルス変調し、第二の入力端子に与えられる切替信号の論理値に応じて、第一の出力端に前記パルス変調信号を出力し第二の出力端に接地電位を発生させる動作モードと、前記第一の出力端に接地電位を発生させ前記第二の出力端に前記パルス変調信号を出力する動作モードとを切り替えるＤ級変調器であって、前記第一の出力端と前記第二の出力端との平均電位差が当該Ｄ級増幅器への第一の入力信号と第二の入力信号との平均電位差に比例するように動作するＤ級変調器と、
当該Ｄ級増幅器への前記２つの入力信号の大小関係を比較して対応する論理値の前記切替信号を出力するコンパレータと、
制御端に印加される前記コンパレータの出力信号が、一方の論理値レベルであるとき第一の入力端に印加される前記第一の入力信号を第一の出力端に出力し第二の入力端に印加される前記第二の入力信号を第二の出力端に出力する第一の動作モードと、他方の論理値レベルであるとき前記第一の入力端に印加される前記第一の入力信号を前記第二の出力端に出力し前記第二の入力端に印加される前記第二の入力信号を前記第一の出力端に出力する第二の動作モードとを有する回路網と、
前記回路網の前記第一の出力端及び前記第二の出力端にそれぞれ出力される信号を受けて前記Ｄ級変調器の前記第一の入力端子に前記アナログ電圧信号を出力する反転増幅器であって、逆相入力端が、第一の抵抗素子を介して前記回路網の前記第一の出力端に接続されるとともに、第二の抵抗素子を介して自出力端に接続され、正相入力端が、第三の抵抗素子を介して接地電位に接続されるとともに、自正相入力端に一端が接続される第四の抵抗素子の他端に接続した第五の抵抗素子を介して前記回路網の前記第二の出力端に接続される演算増幅器で構成される反転増幅器と、
前記第四の抵抗素子と前記第五の抵抗素子との直列接続端と接地電位との間に設けられ当該Ｄ級増幅器への前記第一の入力信号と前記第二の入力信号との平均電位差が小さいときに、入力換算値が前記第五の抵抗素子の抵抗値と電流値との積で決まるデッドゾーンを発生させるのに必要な前記電流値を発生する電流源と、
を備えていることを特徴とするＤ級増幅器。
【請求項２】
前記反転増幅器において、第三の抵抗素子の接地電位接続端と接地電位との間に第一の電圧源を設け、
前記電流源として、前記反転増幅器の出力信号である前記アナログ電圧信号と第二の電圧源からの基準電圧との大小関係を比較し対応する論理値を出力するコンパレータ、前記コンパレータの出力論理値が反転するまでのクロックの各カウント値を所定の離散値として算出し反転時の離散値を保持するとともに前記反転時を示す信号を出力するロジック回路、及び前記ロジック回路が算出した各離散値を電流に変換する重み付けを有しその変換した各電流を前記第四の抵抗素子と前記第五の抵抗素子との直列接続端に供給する電流発生回路を備える可変式の電流源を設け、
発生するデッドゾーンのキャリブレーションの実行処理として、前記回路網に前記第一及び第二の動作モードに代えて前記第一の出力端と前記第二の出力端とに共に同じ電圧値を出力する第三の動作モードを行わせ、前記第一の電圧源と前記第二の電圧源に相互間で一定の関係を持つ電圧値をそれぞれ発生させ、キャリブレーションの終了処理として、前記可変式の電流源からの前記反転時を示す信号を受けた後に、前記回路網に前記第三の動作モードに代えて前記第一及び第二の動作モードを行わせ、前記第一の電圧源に接地電位を発生させ、前記第二の電圧源に任意の電圧値を発生させて前記可変式の電流源に前記反転時に保持した離散値に対応した電流の継続供給を行わせるキャリブレーション制御手段を設けた
ことを特徴とする請求項１に記載のＤ級増幅器。
【請求項３】
前記電流発生回路は、
前記第四の抵抗素子及び前記第五の抵抗素子と同一半導体内に作り込まれた電圧源の電圧値を前記第四の抵抗素子及び前記第五の抵抗素子とペアで形成した抵抗素子の抵抗値で除して値に比例した電流を発生する定電流源と、
前記定電流源が発生する定電流を重み付けに従ったミラー電流に変換するカレントミラー回路群と、
前記カレントミラー回路群が出力する重み付けに従ったミラー電流のうち前記ロジック回路が出力する離散値に対応した各ミラー電流を合算して前記第四の抵抗素子と前記第五の抵抗素子との直列接続端に供給する回路と
を備えていることを特徴とする請求項２に記載のＤ級増幅器。
【請求項４】
前記電流源として、
前記第四の抵抗素子及び前記第五の抵抗素子と同一半導体内に作り込まれた電圧源の電圧値を前記第四の抵抗素子及び前記第五の抵抗素子とペアで形成した抵抗素子の抵抗値で除して値に比例した定電流を発生する定電流源と、
前記定電流源が発生する定電流を重み付けに従ったミラー電流に変換するカレントミラー回路群と、
前記反転増幅器の出力信号である前記アナログ電圧信号と基準電圧源からの基準電圧との大小関係を比較し対応する論理値を出力するコンパレータと、
前記コンパレータの出力論理値が反転するまでのクロックの各カウント値を所定の離散値として算出するロジック回路と、
前記カレントミラー回路群が出力する重み付けに従ったミラー電流のうち前記ロジック回路が出力する各離散値に対応した各ミラー電流を合算して前記第四の抵抗素子と前記第五の抵抗素子との直列接続端に供給する回路と
を備える可変式の電流源を設けたことを特徴とする請求項１に記載のＤ級増幅器。
【請求項５】
一方の入力端が前記反転増幅器における前記第一の抵抗素子と前記回路網の前記第一の出力端との接続ラインに接続され、他方の入力端が前記第五の抵抗素子に代えた第六の抵抗素子と前記回路網の前記第二の出力端との間に設けた第七の抵抗素子との直列接続端に接続され、当該Ｄ級増幅器への前記第一の入力信号と前記第二の入力信号との平均電位差が小さいときに発生する前記第六の抵抗素子及び前記第七の抵抗素子の直列合算抵抗値と前記電流源または前記可変式の電流源が発生する電流値との積で決まるデッドゾーンの発生期間内においてデッドゾーン検出信号を出力するコンパレータ
を備えていることを特徴とする請求項１または２に記載のＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デッドゾーンを有するＤ級増幅器に関するものである。
【背景技術】
【０００２】
Ｄ級増幅器は、半導体スイッチング素子をＰＷＭ（パルス幅変調）制御方式によって高速にスイッチング動作させて電圧調整を行い入力信号と出力電圧の線形関係を補償する増幅器である。構成方式には種々あるが、エネルギー損失が少なく高効率であることから、デジタル制御やアナログ制御など各種の分野で増幅システムの主要要素として使用されている（例えば、特許文献１〜３等）。
【０００３】
デッドゾーンは、線形な増幅器の入力信号の絶対値が所定値よりも小さい場合に出力に信号が発生しないような入力換算の不感領域（いわゆる不感帯）である。デッドゾーンを有しない増幅器では、入力信号をゼロとしても、増幅器のオフセットやノイズ成分が入出力間で出力に重畳し、意図しない不要な出力信号が現れてしまうので、この意図しない出力信号によって増幅器や増幅器の負荷などが活性化し、不要な電力消費や意図しない負荷の駆動が発生する。
【０００４】
これに対して、デッドゾーンを有する増幅器は、入力信号を前記デッドゾーンよりも小さく設定したときに出力に信号が発生しないので、デッドゾーンを有しない増幅器に比べて出力無信号の状態を作り出し易い。そのため、線形な増幅器では、上記した不要な電力消費や意図しない負荷の駆動を防止する手段の一つとして、デッドゾーン付きとして構成するのが一般的であり、デッドゾーン付きのＤ級増幅器が知られている（例えば、非特許文献１）。
【０００５】
ここで、デッドゾーン幅は、入力信号が小さい領域において線形性を損なう要因であるので、できる限り小さい方がよい。しかし、小さすぎると、意図しないオフセットやノイズ成分を除去できない。したがって、対象となるシステムのオフセットやノイズ成分の最大値をカバーできる範囲内で最小限の値に設定することになる。
【０００６】
【特許文献１】特開２００３−２０４５９０号公報
【特許文献２】特開２０００−１５１３００号公報
【特許文献３】特開２００５−２０２６４号公報
【非特許文献１】（株）ルネサステクノロジ製半導体製品Ｍ６３０３２ＦＰ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、増幅器に所望のデッドゾーンを付加する方法は、種々知られているが、ＭＯＳＦＥＴなど製造ばらつきの大きいトランジスタを用いてデッドゾーンの発生回路を構成した場合、デッドゾーンの幅にばらつきが生ずる。デッドゾーンの幅がばらつけば、上述したデッドゾーン機能を保証させるためのデッドゾーン幅の設定は、大きくならざるを得ないが、デッドゾーン幅の大きい増幅器は、入出力の線形性が損なわれてしまうので問題となることがある。
【０００８】
したがって、増幅器の線形性を維持しつつ上記のデッドゾーン機能を保証するには、デッドゾーン幅のばらつきの少ない、安定したデッドゾーンの発生が必要不可欠である。
【０００９】
この発明は、上記に鑑みてなされたものであり、線形性を維持して安定したデッドゾーンの発生が可能なＤ級増幅器を得ることを目的とする。
【００１０】
また、この発明は、安定的に発生したデッドゾーンが機能しているときの無信号入力状態での消費電流の低減策を講ずることが可能なＤ級増幅器を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的を達成するために、この発明は、第一の入力端子に与えられるアナログ電圧信号をパルス変調し、第二の入力端子に与えられる切替信号の論理値に応じて、第一の出力端に前記パルス変調信号を出力し第二の出力端に接地電位を発生させる動作モードと、前記第一の出力端に接地電位を発生させ前記第二の出力端に前記パルス変調信号を出力する動作モードとを切り替えるＤ級変調器であって、前記第一の出力端と前記第二の出力端との平均電位差が当該Ｄ級増幅器への第一の入力信号と第二の入力信号との平均電位差に比例するように動作するＤ級変調器と、当該Ｄ級増幅器への前記２つの入力信号の大小関係を比較して対応する論理値の前記切替信号を出力するコンパレータと、制御端に印加される前記コンパレータの出力信号が、一方の論理値レベルであるとき第一の入力端に印加される前記第一の入力信号を第一の出力端に出力し第二の入力端に印加される前記第二の入力信号を第二の出力端に出力する第一の動作モードと、他方の論理値レベルであるとき前記第一の入力端に印加される前記第一の入力信号を前記第二の出力端に出力し前記第二の入力端に印加される前記第二の入力信号を前記第一の出力端に出力する第二の動作モードとを有する回路網と、前記回路網の前記第一の出力端及び前記第二の出力端にそれぞれ出力される信号を受けて前記Ｄ級変調器の前記第一の入力端子に前記アナログ電圧信号を出力する反転増幅器であって、逆相入力端が、第一の抵抗素子を介して前記回路網の前記第一の出力端に接続されるとともに、第二の抵抗素子を介して自出力端に接続され、正相入力端が、第三の抵抗素子を介して接地電位に接続されるとともに、自正相入力端に一端が接続される第四の抵抗素子の他端に接続した第五の抵抗素子を介して前記回路網の前記第二の出力端に接続される演算増幅器で構成される反転増幅器と、前記第四の抵抗素子と前記第五の抵抗素子との直列接続端と接地電位との間に設けられ当該Ｄ級増幅器への前記第一の入力信号と前記第二の入力信号との平均電位差が小さいときに、入力換算値が前記第五の抵抗素子の抵抗値と電流値との積で決まるデッドゾーンを発生させるのに必要な前記電流値を発生する電流源とを備えていることを特徴とする。
【００１２】
この発明によれば、当該Ｄ級増幅器への第一の入力信号をアナログ電圧信号ＶＩＮとし第二の入力信号を基準電圧信号ＲＥＦとすれば、反転増幅器への回路網の第一の出力端での電圧Ｖ１と第二の出力端でのＶ２との関係として、ＶＩＮ＜ＲＥＦのときは、Ｖ１＝ＶＩＮ、Ｖ２＝ＲＥＦとし、ＶＩＮ＞ＲＥＦのときは、Ｖ１＝ＲＥＦ、Ｖ２＝ＶＩＮとすることができ、反転増幅器の出力電圧を常に０Ｖ以下にならないようにすることができる。この場合に、第一の抵抗素子の抵抗値をＲ１、第二の抵抗素子及び第三抵抗素子の抵抗値をＲ２、第四の抵抗素子の抵抗値をＲ１−Ｒａ、第五の抵抗素子の抵抗値をＲａ、電流源が供給する電流値をＩａとすれば、反転増幅器の出力電圧Ｖｐは、Ｖｐ＝−（Ｒ２／Ｒ１）・（｜ＶＩＮ−ＲＥＦ｜＋Ｒａ・Ｉａ）と表すことができ、入力差分信号「ＶＩＮ−ＲＥＦ」の絶対値が｜ＶＩＮ−ＲＥＦ｜≦Ｒａ・Ｉａなる範囲でデッドゾーンを発生することができる。したがって、デッドゾーンの発生を電流によって制御することができ、基準電圧信号ＲＥＦに依存しないので、安定的なデッドゾーンの発生制御が容易に行えるようになる。
【発明の効果】
【００１３】
この発明によれば、線形性を維持して安定したデッドゾーンの発生が可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に図面を参照して、この発明にかかるＤ級増幅器の好適な実施の形態を詳細に説明する。
【００１５】
実施の形態１．
図１は、この発明の実施の形態１によるＤ級増幅器におけるデッドゾーン発生機構の構成を示す回路図である。図１に示すように、この実施の形態１によるＤ級増幅器は、Ｄ級変調器１の入力段に、デッドゾーンを発生する機構として、反転増幅器２，回路網３，コンパレータ４及び電流源５を備えている。
【００１６】
Ｄ級変調器１は、第一の出力端子である正相のＤ級出力端子ＯＵＴ１と、第二の出力端子である逆相のＤ級出力端子ＯＵＴ２と、第一の入力端子である直流電圧入力端子ＤＩＮと、第二の入力端子である出力極性切替端子ＳＥＬとを備えている。直流電圧入力端子ＤＩＮには、反転増幅器２が出力するアナログ電圧信号が入力される。また、出力極性切替端子ＳＥＬにはコンパレータ４が出力する２値のレベル信号が入力される。なお、図１では、直流電圧入力端子ＤＩＮと反転増幅器２の出力端との接続ライン上に動作説明で用いる節点Ｖｐが示されている。
【００１７】
このＤ級変調器１は、直流電圧入力端子ＤＩＮに印加されるアナログ電圧信号をＰＷＭ変調してＤ級出力信号を生成し、生成したＤ級出力信号を出力極性切替端子ＳＥＬに印加される信号レベルの論理値に応じてＤ級出力端子ＯＵＴ１，ＯＵＴ２の一方に出力し、Ｄ級出力端子ＯＵＴ１，ＯＵＴ２の他方を接地電位に接続するように動作する。すなわち、出力極性切替端子ＳＥＬに印加される２値の信号レベルが一方の信号レベルの場合は、Ｄ級出力端子ＯＵＴ１に生成したＤ級出力信号を出力し、Ｄ級出力端子ＯＵＴ２を接地電位に接続する。逆に、出力極性切替端子ＳＥＬに印加される２値の信号レベルが他方の信号レベルの場合は、Ｄ級出力端子ＯＵＴ２に生成したＤ級出力信号を出力し、Ｄ級出力端子ＯＵＴ１を接地電位に接続する。
【００１８】
さて、当該Ｄ級増幅器の第一の入力であるアナログ電圧信号ＶＩＮと第二の入力である基準電圧信号ＲＥＦとは、それぞれ、回路網３とコンパレータ４とに入力される。なお、念のため当該Ｄ級増幅器の入出力関係を説明すると、当該Ｄ級増幅器に入力されるアナログ電圧信号ＶＩＮと基準電圧信号ＲＥＦとの間の電位差と、Ｄ級変調器１の出力端子ＯＵＴ１，ＯＵＴ２間の平均電位差とは比例関係を有している。
【００１９】
コンパレータ４は、アナログ電圧信号ＶＩＮと基準電圧信号ＲＥＦとの大小関係を比較し、対応する２値のレベル信号を、Ｄ級変調器１の上記した出力極性切替端子ＳＥＬと回路網４の制御端子Ｄ１とにそれぞれ出力する。ここでは、コンパレータ４は、例えば、ＶＩＮ＞ＲＥＦのときは出力を一方の信号レベル（以降「“１”レベル」と記す）にし、ＶＩＮ＜ＲＥＦのときは出力を他方の信号レベル（以降「“０”レベル」と記す）にするとして説明する。
【００２０】
回路網３は、アナログ電圧信号ＶＩＮが入力される第一の入力端子（便宜上「入力端子ＶＩＮ」とすることがある）と、基準電圧信号ＲＥＦが入力される第二の入力端子（便宜上「入力端子ＲＥＦ」とすることがある）と、第一の出力端子Ｖ１と、第二の出力端子Ｖ２と、第三の入力端子である上記した制御端子Ｄ１とを備えている。
【００２１】
図２は、回路網３の内部構成例を示す図である。図２に示すように、回路網３は、第一の入力端子ＶＩＮと第一の出力端子Ｖ１との間に介在するスイッチＳＷ１と、第一の入力端子ＶＩＮと第二の出力端子Ｖ１との間に介在するスイッチＳＷ２と、第二の入力端子ＲＥＦと第一の出力端子Ｖ１との間に介在するスイッチＳＷ３と、第二の入力端子ＲＥＦと第二の出力端子Ｖ２との間に介在するスイッチＳＷ４とを備え、制御端子Ｄ１に印加される信号レベルに応じて対応するスイッチを駆動し入出力端子間の接続切替を行うようになっている。
【００２２】
ここでは、回路網３は、次のような動作を行うとしている。すなわち、制御端子Ｄ１に印加される信号レベルが“１”レベルである場合は、スイッチＳＷ１を閉路操作して第一の入力端子ＶＩＮと第一の出力端子Ｖ１とを接続し、スイッチＳＷ４を閉路操作して第二の入力端子ＲＥＦと第二の出力端子Ｖ２とを接続する。制御端子Ｄ１に印加される信号レベルが“０”レベルである場合は、スイッチＳＷ３を閉路操作して第二の入力端子ＲＥＦと第一の出力端子Ｖ１とを接続し、スイッチＳＷ２を閉路操作して第一の入力端子ＶＩＮと第二の出力端子Ｖ２とを接続する。なお、スイッチＳＷ１〜ＳＷ４には、例えばトランスミッションゲートを用いることができる。
【００２３】
また、反転増幅器２は、演算増幅器２ａと、演算増幅器２ａの逆相入力端子（−）と回路網３の第一の出力端子Ｖ１との間に設けた第一の抵抗素子（抵抗値Ｒ１）２ｂと、演算増幅器２ａの逆相入力端子（−）と出力端子との間に設けた第二の抵抗素子（抵抗値Ｒ２）２ｃと、演算増幅器２ａの正相入力端子（＋）と動作説明で用いる節点Ｖｑ（ここでは接地電位に接続されている）との間に設けた第三の抵抗素子（抵抗値Ｒ２）２ｄと、演算増幅器２ａの正相入力端子（＋）に一端が接続された第四の抵抗素子（抵抗値Ｒ１−Ｒａ）２ｅと、抵抗素子２ｅの他端と回路網３の第二の出力端子Ｖ２との間に設けた第五の抵抗素子（抵抗値Ｒａ）２ｆとで構成される。
【００２４】
そして、定電流Ｉａを流す電流源５は、第四の抵抗素子２ｅと第五の抵抗素子２ｆとの直列接続端と接地電位との間に設けられている。定電流Ｉａの値は、後述するように定められる。
【００２５】
次に、図１と図３を参照して、デッドゾーンを発生する動作について説明する。なお、図３は、回路網３が無い場合と有る場合での節点Ｖｐの挙動を説明するタイムチャートである。図３において、上段は節点Ｖｐの挙動を示し、中段は回路網３の制御端子Ｄ１への印加信号レベルの変化を示し、下段はアナログ電圧信号ＶＩＮと基準電圧信号ＲＥＦとの大小関係を示している。但し、中段における符号Ｄが示す波形は、回路網３の制御端子Ｄ１への印加信号レベルを負論理で示してある。
【００２６】
まず、理解を容易にするため、回路網３が無い場合の動作について説明する。この場合には、常に、Ｖ１＝ＶＩＮ、Ｖ２＝ＲＥＦであるので、反転増幅器２の出力電圧である節点Ｖｐの電位は、式（１）で示される。
Ｖｐ＝−（Ｒ２／Ｒ１）・（ＶＩＮ−ＲＥＦ＋Ｒａ・Ｉａ）  …（１）
図３において上段に破線で示す特性曲線１１ａは、式（１）による節点Ｖｐの軌跡であり、式（１）における「Ｒａ・Ｉａ」はデッドゾーン（イ）の片側幅である。
【００２７】
図３に示す特性曲線１０のように、節点Ｖｐの電位は、入力信号「ＶＩＮ−ＲＥＦ」を「−Ｒ２／Ｒ１」倍にし、電位０Ｖを中心として変動する軌跡を描くことになるが、この発明で扱う最低電圧を０Ｖと定義すれば、入力信号がＶＩＮ＞ＲＥＦの範囲では、Ｖｐ＜０Ｖになるので、Ｄ級変調器１の出力は０Ｖで飽和し、信号増幅の用に供しない。
【００２８】
したがって、図１に示すように、反転増幅器２の入力段に回路網３を挿入し、入力信号がＶＩＮ＞ＲＥＦの範囲では、反転増幅器２の入力電圧Ｖ１，Ｖ２の関係が常にＶ１＜Ｖ２となるように、回路網３にてアナログ電圧信号ＶＩＮと基準電圧信号ＲＥＦとを上記のように互いに入れ替える操作を行うようにしている。
【００２９】
回路網３の入出力の関係を再記すると、ＶＩＮ＜ＲＥＦのときは、Ｖ１＝ＶＩＮ、Ｖ２＝ＲＥＦであり、ＶＩＮ＞ＲＥＦのときは、Ｖ１＝ＲＥＦ、Ｖ２＝ＶＩＮである。この場合の反転増幅器２の出力電圧である節点Ｖｐの電位は、式（２）で示される。但し、Ｖｐ＜０Ｖのときは、Ｖｐ→０Ｖである。
Ｖｐ＝−（Ｒ２／Ｒ１）・（｜ＶＩＮ−ＲＥＦ｜＋Ｒａ・Ｉａ）  …（２）
節点Ｖｐの電圧波形は、全波整流波形となるので、式（２）による節点Ｖｐの軌跡は、図３において上段に実線で示す特性曲線１１ｂとなる。電位０Ｖが「−（Ｒ２／Ｒ１）・Ｒａ・Ｉａ」だけ引き下げられる。
【００３０】
したがって、電流源５の電流Ｉａ及び第五の抵抗素子２ｆの抵抗値Ｒａが０でなければ入力差分信号「ＶＩＮ−ＲＥＦ」の絶対値が｜ＶＩＮ−ＲＥＦ｜≦Ｒａ・Ｉａなる範囲でデッドゾーンが発生するので、下段に符号（イ）で示すように、デッドゾーン幅は「２・Ｒａ・Ｉａ」となる。上段に示すデッドゾーン（ロ）は、当該Ｄ級増幅器の入力換算した領域である。
【００３１】
ここで、｜ＶＩＮ−ＲＥＦ｜≦Ｒａ・Ｉａは、充分に小さくないと、当該Ｄ級増幅器の線形性は保持されないので、積「Ｒａ・Ｉａ」は、回路網３の第一の入力端子ＶＩＮと第二の入力端子ＲＥＦとの電位差「ＶＩＮ−ＲＥＦ」が小さいときに、当該Ｄ級増幅器が充分に線形であると見なせる程度に小さい値となるように選択される。
【００３２】
このように、実施の形態１によれば、当該Ｄ級増幅器の入力に換算したデッドゾーンを反転増幅器の第五の抵抗素子の抵抗値Ｒａと電流源の電流Ｉａとの積として発生することができ、当該Ｄ級増幅器の入力信号である基準電圧信号ＲＥＦに依存しないので、安定的なデッドゾーンの発生制御が容易に行えるようになる。
【００３３】
実施の形態２．
図４は、この発明の実施の形態２によるＤ級増幅器におけるデッドゾーン発生機構の構成を示す回路図である。なお、図４では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００３４】
図１（実施の形態１）に示した構成では、式（２）に示すように、当該Ｄ級増幅器の線形性を損なわないで、幅「２・Ｒａ・Ｉａ」を有するデッドゾーンを発生することができる。但し、これは、演算増幅器２ａやその他の信号経路にオフセット電圧が発生しない場合である。このような意図しないオフセットによる電圧をまとめて「ばらつき電圧ΔＶｅ」とすると、節点Ｖｐの電位は、式（３）のように表すことができる。但し、Ｖｐ＜０のときは、Ｖｐ＝０Ｖである。
Ｖｐ＝（Ｒ２／Ｒ１）・（｜ＶＩＮ−ＲＥＦ｜−Ｒａ・Ｉａ＋ΔＶｅ）＋Ｖａ
…（３）
【００３５】
式（３）から理解できるように、ばらつき電圧ΔＶｅが積「Ｒａ・Ｉａ」に比べて充分に小さくなければ、デッドゾーン幅は所望の値からずれてしまうので、線形性が損なわれることが起こる。一方、ばらつき電圧ΔＶｅは、固体毎に異なる。そこで、この実施の形態２では、固体毎に異なるばらつき電圧ΔＶｅに対して、個別に電流Ｉａを可変調節可能とすることで、固体毎に、「デッドゾーン幅＝−Ｒａ・Ｉａ＋ΔＶｅ」を一定値Ｖｄに合わせ込むキャリブレーション機能を設ける場合について説明する。
【００３６】
このキャリブレーションでは、節点Ｖｐに「−２・Ｒａ・Ｉａ」なる幅を持つデッドゾーン幅を発生させるために、ＶＩＮ＝ＲＥＦのときに、節点Ｖｐと節点Ｖｑとの間の電位差「Ｖｐ−Ｖｑ」が「Ｖｐ−Ｖｑ＝−Ｒ２／Ｒ１・Ｖｄ」となるように、電流Ｉａを調整する。このとき、図１の構成では、Ｖｑ＝０Ｖであるので、Ｖｐ＝−Ｒ２／Ｒ１・Ｖｄとなり、節点Ｖｐに発生させるべき電圧が負電圧となってしまう。これは、扱う電圧が０Ｖ以上であるシステムでは、実現できないので、節点Ｖｑの電位をある程度嵩上げする必要がある。式（３）に示す電圧Ｖａは、節点Ｖｑの電位を０Ｖから持ち上げる電位であり、「Ｖｑ＞Ｒ１／Ｒ２・Ｖｄ」を満たす範囲で設定される。
【００３７】
すなわち、この実施の形態２では、上記したキャリブレーション機能を実現するため、図４に示すように、図１（実施の形態１）に示した構成において、反転増幅器２に代えた反転増幅器１０では節点Ｖｑに上記した嵩上げ電圧Ｖａを与える第一の電圧源である基準電圧源１０ａが追加され、また、回路網３に代えて制御端Ｄ２が追加された回路網１１が設けられている。そして、電流源５に代えて可変式の電流源１２が設けられ、付随してクロック発生回路１３、基準電圧Ｖｂを出力する第二の電圧源である基準電圧源１４が設けられ、それらを制御するキャリブレーション制御回路１５が設けられている。なお、キャリブレーション制御回路１５は、実際の構成では、可変式の電流源１２の一部として一体的に構成される。ここでは、理解を容易にするため、外に取り出して示してある。
【００３８】
回路網１１は、入出力経路を切り替えるスイッチの構成は図２と同様であるが、制御端Ｄ２にキャリブレーション制御回路１５からキャリブレーション実施時期を示す信号が印加されると、両出力端を両入力端から切り離し、Ｖ１とＶ２とを同じ固定電圧値にする。具体的には、当該Ｄ級増幅器の第二の入力は、基準電圧信号ＲＥＦであるので、それを利用する。すなわち、図２において、スイッチＳＷ１，ＳＷ２が開路操作し、スイッチＳＷ３，ＳＷ４が閉路操作して、Ｖ１＝Ｖ２＝ＲＥＦに切り替える。
【００３９】
そして、Ｖ１＝Ｖ２＝ＲＥＦの状態を制御端Ｄ２にキャリブレーション制御回路１５からキャリブレーション終了を示す信号が入力するまでの期間内保持し、キャリブレーション終了を示す信号が入力した後は、制御端Ｄ１に入力するコンパレータ４の出力信号レベルに応じた実施の形態１にて説明した経路切替動作に移行するようになっている。このように、電流補正を行うキャリブレーションは、外部と遮断した状態で行われる。
【００４０】
可変式の電流源１２は、種々の構成法が考えられるが、ここでは、コンパレータ１２ａと、電流発生回路１２ｂと、フリップフロップ等の記憶回路を含むロジック回路１２ｃとを備えるＤ／Ａコンバータタイプの構成を示してある。この可変式の電流源１２は、キャリブレーション制御回路１５の制御下に、キャリブレーション期間内では、補正電流を逐一抵抗素子２ｄ，２ｆの直列接続端に供給し、キャリブレーション終了後の通常の増幅動作時では、確定した電流を抵抗素子２ｄ，２ｆの直列接続端に供給し続けるようになっている。
【００４１】
コンパレータ１２ａの一方の入力端には節点Ｖｐの電位が印加され、他方の入力端には基準電圧源１４の出力電圧Ｖｂが印加される。コンパレータ１２ａの出力信号（２値のレベル信号）はロジック回路１２ｃに入力される。
【００４２】
電流発生回路１２ｂは、発生電流値が２のべき乗倍の重みを持つＮ個の定電流源を備えている。Ｎ個の定電流源の一端は、共通に抵抗素子２ｄ，２ｆの直列接続端に接続端に接続され、他端は共通に接地電位に接続される。そして、Ｎ個の定電流源は、各制御端にロジック回路１２ｃから制御信号（離散値）が印加されることで、該制御信号が示す離散値に対応した値を持つ電流を抵抗素子２ｄ，２ｆの直列接続端に供給する。
【００４３】
ロジック回路１２ｃは、コンパレータ１２ａの出力信号レベルを監視しその反転時期をキャリブレーション制御回路１５に通知する監視手段と、コンパレータ１２ａの出力信号レベルが反転するまでの期間内、コンパレータ１２ａの出力信号レベルの論理値に応じて定まる昇べきの順に、または、降べきの順に、クロック発生器１３からのクロック信号をカウントするカウンタ、クロック周期毎のカウント値をデコード（離散値）して電流発生回路１２ｂのＮ個の定電流源に前記制御信号として出力するデコーダ、反転時のデコード値を保持し、それをキャリブレーション制御回路１５からキャリブレーション終了通知を受けた後にＮ個の定電流源に前記制御信号として継続出力する記憶手段等を備えている。
【００４４】
基準電圧源１０ａ，１４は、それぞれバンドギャップリファレンスなど集積回路内で実現される電圧源であり、共にキャリブレーション制御回路１５によって、後述する適切な値の電圧Ｖａ，電圧Ｖｂを発生するように制御される。
【００４５】
以下、図５を参照して、キャリブレーション制御回路１５の制御下に行われるキャリブレーション動作について説明する。図５は、図４に示す可変式の電流源にて電流補正を行うキャリブレーション動作を説明するタイムチャートである。図５では、Ｄ／Ａコンバータタイプの可変式の電流源１２におけるロジック回路１２ｃが備えるデコーダの出力と、節点Ｖｐの挙動と、基準電圧Ｖｂと、節点Ｖｑに与える嵩上げ電圧Ｖａと、コンパレータ１２ａの出力変化と、キャリブレーション制御回路１５が回路網１１の制御端子Ｄ２に与える信号変化との関係が示されている。
【００４６】
図４に示す構成によれば、キャリブレーション制御回路１５は、キャリブレーション実施時期を示す起動許可信号が印加されると、基準電源１０ａを制御して節点Ｖｑに嵩上げ電圧Ｖａを与え、基準電源１４を制御してこの嵩上げ電圧Ｖａよりも「Ｒ２／Ｒ１・Ｖｄ」だけ低い正値の電圧Ｖｂをコンパレータ１２ａの基準電圧として与える。並行して、キャリブレーション制御回路１５は、回路網１１が制御端Ｄ２に接続切替指示を発行する。回路網１１では、Ｖ１＝Ｖ２＝ＲＥＦとする。また、可変式の電流源１２に動作開始指示を発行する。これによって、可変式の電流源１２では、コンパレータ１２ａの出力極性が変化するように電流発生回路１２ｂに発生電流Ｉａを追い込む動作を行せることが開始される。
【００４７】
可変式の電流源１２のロジック回路１２ｃでは、クロック発生器１３が出力するクロックの周期毎にコンパレータ１２ａの出力極性の反転有無を監視し、コンパレータ１２ａの出力極性が反転するまでの期間内、ロジック回路１２ｃのデコーダは、クロック周期毎にデコード値「００００」〜「０１００」を出力する。この期間内、電流発生回路１２ｂでは、逐一抵抗素子２ｅ，２ｆの直列接続端に電流Ｉａを供給し、コンパレータ１２ａの出力極性が反転すると、その反転時のデコーダ値「０１０１」を保持するので、その保持値に対応した電流値Ｉａを供給する。コンパレータ１２ａの出力極性が反転すると、その旨をキャリブレーション制御回路１５に通知する。
【００４８】
キャリブレーション制御回路１５は、可変式の電流源１２から反転通知を受け取ると、
回路網１１の制御端Ｄ２にキャリブレーション終了１６ｂとなったことを示す信号を出力する。これによって、回路網１１では、実施の形態１と同様に、制御端Ｄ１に印加されるコンパレータ４の出力極性に応じた入出力経路の切り替えを行う動作に移行する。
【００４９】
図５では、待機時間の経過後にキャリブレーション動作が行われるとしているが、これは一例である。つまり、待機時間の要否はシステムの仕様等によるものである。節点Ｖｐの電位は、キャリブレーション動作の開始初期では、正値の基準電圧Ｖｂよりも所定値だけ高いが、クロック周期毎に基準電圧Ｖｂに近づき、コンパレータ１２ａの出力極性が反転するタイミングでは、基準電圧Ｖｂに相当に近い電位となり、その後、０Ｖ以下の電位に落ち込み、デッドゾーン幅相当の電圧値１６ａだけ低下した電位「Ｖｂ−Ｖａ（＜０）」で安定する。上記の式（３）は、このキャリブレーション中での節点Ｖｐの挙動を示している。
【００５０】
キャリブレーション制御回路１５は、キャリブレーション中は、節点Ｖｑに与える嵩上げ電圧Ｖａを、上記した「Ｖｑ＞Ｒ１／Ｒ２・Ｖｄ」を満たす範囲内において、正値の基準電圧Ｖｂに対して、Ｖａ＝｜Ｒ２／Ｒ１・Ｖｄ｜＋Ｖｂとなる関係を満たす所定値を維持するように制御する。
【００５１】
そして、キャリブレーションを終了すると、キャリブレーション制御回路１５は、この嵩上げ電圧Ｖａを、キャリブレーション終了１６となったことを示す信号を回路網１１の制御端Ｄ２に出力した後に０Ｖに戻すように制御する。並行して、キャリブレーション制御回路１５は、基準電圧Ｖｂを任意の値に制御し、可変式の電流源１２に対しキャリブレーション終了時の補正電流を継続して出力させる指示を発行する。
【００５２】
したがって、キャリブレーション終了後において行われる増幅動作時での節点Ｖｐの電位は、式（４）で表される。但し、式（３）と同様に、Ｖｐ＜０のときは、Ｖｐ＝０Ｖである。
Ｖｐ＝（Ｒ２／Ｒ１）・（｜ＶＩＮ−ＲＥＦ｜−Ｒａ・Ｉａ＋ΔＶｅ）  …（４）
【００５３】
図６は、キャリブレーション終了後における図４に示す節点Ｖｐの挙動を説明するタイムチャートである。図６では、節点Ｖｐの挙動と、Ｄ級変調器１の出力電圧ＯＵＴ１，ＯＵＴ２との関係が示されている。図６において、符号１７で示す軌跡が上記式（４）による節点Ｖｐの挙動であり、デッドゾーン１８が発生している。
【００５４】
このように、可変式の電流源１２では、コンパレータ１２ａの出力極性が反転した時点での電流値を確定することによってキャリブレーション終了後において所望幅のデッドゾーン１８を発生することができる。確定した電流値は、量子化され、レジスタ等に保持されているので、再度当該レジスタ等がリセットされるまで、デッドゾーン１８は安定的に保持される。このデッドゾーン１８の精度は、デッドゾーン調整可能範囲をＭとし、Ｄ／Ａコンバータの分解能をｎとし、コンパレータ１２ａのオフセット電圧をＶｓとすると、
最大誤差＝√｛（Ｍ／２＾ｎ）＾２＋Ｖｓ＾２｝    …（５）
と表される。
【００５５】
斯くして、Ｄ級変調器１では、キャリブレーション終了後のコンパレータ４の出力極性の切り替わりを受けて、内部の動作モードが信号伝達ラインと接地ラインとに相対する正相出力側と逆相出力側とが互いに逆極性となるように切り替わることで、最終出力であるＤ級変調器１の出力電圧ＯＵＴ１，ＯＵＴ２の差分信号「ＯＵＴ１−ＯＵＴ２」に所望のＢＴＬ出力特性を得ることができる。なお、可変式の電流源１２は、このようなキャリブレーション終了後における増幅動作時では、キャリブレーション制御回路１５からの指示を受けて、節点Ｖｐの電位と基準電圧Ｖｂとの大小関係が変化しても応答動作せず、上記のように確定した電流を継続して供給するようになっている。
【００５６】
このように、実施の形態２によれば、固体毎に異なる意図しないオフセット電圧を予め補正して適切なデッドゾーンを安定的に発生させることができる。
【００５７】
実施の形態３．
図７は、この発明の実施の形態３によるＤ級増幅器におけるデッドゾーン検出機構で用いる可変式の電流源の構成例を示す回路図である。実施の形態２（図４）では、実施の形態１（図１）において、反転増幅器２を構成する演算増幅器２ａやその他の信号経路に発生する意図しないオフセットの補正を、当該Ｄ級増幅器を外部と遮断して行う場合を示したが、この実施の形態３では、実施の形態１（図１）において、当該Ｄ級増幅器を外部と遮断することなく、つまり実際の増幅動作時に演算増幅器２ａに付加する帰還抵抗素子のばらつきや温度変化による変動量も少なくする補正方法について説明する。
【００５８】
演算増幅器２ａに付加する帰還抵抗素子のばらつきや温度変化によるばらつき電圧を、実施の形態２と同様に、ΔＶｅとし、デッドゾーン幅をＶｄとすれば、ばらつき電圧ΔＶｅを合わせ込んだ後の補正電流Ｉａ’は、Ｉａ’＝（Ｖｄ＋ΔＶｅ）／Ｒａと表される。
【００５９】
図７に示す可変式の電流源は、実施の形態１（図１）に示す電流源５に代えて用いられるものであり、補正電流Ｉａ’を発生することができる。なお、図７では、図４に示した可変式の電流源１２における電流発生回路１２ｂとロジック回路１２ｃとに対応する構成を示してある。すなわち、図７に示す定電流源１９とカレントミラー回路群２４と切替回路２５とカレントミラー回路２６とは全体として図４に示した電流発生回路１２ｂに対応し、図７に示すロジック回路２７は図４に示したロジック回路１２ｃに対応している。そして、図７では、図示を省略したが、図４に示した基準電圧源１４とコンパレータ１２ａとクロック発生回路１３とが設けられる。但し、基準電圧源１４は、この実施の形態３では、固定した基準電圧を発生するようになっている。また、ロジック回路２７は、ロジック回路１２ｃが有する離散値の保持機能及び反転時期を外部に通知する機能を有しない点以外は、ロジック回路１２ｃと同様の機能を有している。
【００６０】
つまり、図７に示す定電流源１９とカレントミラー回路群２４と切替回路２５とカレントミラー回路２６との全体は、図４に示した電流発生回路１２ｂの具体的な構成例であるということになる。
【００６１】
さて、図７おいて、基準電圧源２０は、バンドギャップリファレンスなど集積回路内で実現される電圧源であり、安定した基準電圧Ｖｒを発生する。この基準電圧源２０の出力電圧Ｖｒは、演算増幅器２１の正相入力端（＋）に印加される。演算増幅器２１の出力はＭＯＳトランジスタ２３のゲート電極に印加される。ＭＯＳトランジスタ２３の一方の信号電極は演算増幅器２１の逆相入力端（−）に接続され、また、抵抗値Ｒｍを持つ抵抗素子２２を介して接地電位に接続される。ＭＯＳトランジスタ２３の他方の信号電極はカレントミラー回路群２４の電流入力端に接続される。基準電圧源２０と演算増幅器２１とＭＯＳトランジスタ２３と抵抗素子２２とは全体として定電流源１９を構成している。
【００６２】
カレントミラー回路群２４は、定電流源１９が発生する電流から補正電流Ｉａ’の元になる２のべき乗倍のミラー電流を発生するＮ個のカレントミラー回路で構成される。
【００６３】
切替回路２５は、カレントミラー回路群２４における１倍、２倍、４倍、〜、２＾（Ｎ−１）倍の各ミラー電流経路のそれぞれに一端が接続されたスイッチ２７，２８、〜、２９と、スイッチ２７〜２９の共通接続他端に一端が接続されたスイッチ３１，３２とで構成される。これらのスイッチは、ロジック回路２７の出力（デコード値）によって開閉操作される。
【００６４】
切替回路２５と接地電位との間に設けられるカレントミラー回路２６は、一方の電流入力端は切替回路２５のスイッチ３１の他端に接続され、他方の電流入力端は切替回路２５のスイッチ３２の他端と反転増幅器２における抵抗素子２ｄ，２ｆの直列接続端とに接続される。
【００６５】
つまり、切替回路２５のスイッチ３１，３２は、スイッチ２７，２８、２９が取り出したミラー電流の合算値を、カレントミラー回路２６を経由して抵抗素子２ｄ，２ｆの直列接続端に送出するか、カレントミラー回路２６を経由せず直接抵抗素子２ｄ，２ｆの直列接続端に送出するかを決めるスイッチである。
【００６６】
ロジック回路２７は、コンパレータ１２ａの出力信号レベルを監視し、コンパレータ１２ａの出力信号レベルが反転するまでの期間内、コンパレータ１２ａの出力信号レベルの論理値で定まる昇べきの順に、または、降べきの順に、クロック発生器１３からのクロック信号のカウントするカウンタ、クロック周期毎の各カウント値をデコード（離散値）して切替回路２５に出力するデコーダを備えている。
【００６７】
この構成によれば、定電流源１９が発生する電流をカレントミラー回路群２４にて２のべき乗倍に複写し、１倍、２倍、４倍、〜、２＾（Ｎ−１）倍の各ミラー電流経路にそれぞれ挿入されたスイッチ２７〜２９のうち、ロジック回路２７が出力する離散値に対応して閉路動作したスイッチが取り出した各ミラー電流合算の補正電流Ｉａ’は、正方向である場合と負方向である場合とがある。正方向である場合は、スイッチ３１が閉路動作し、スイッチ３２が開路動作するので、当該正方向の補正電流Ｉａ’は、カレントミラー回路２６を経由して抵抗素子２ｄ，２ｆの直列接続端に送出される。一方、負方向である場合は、スイッチ３２が閉路動作し、スイッチ３１が開路動作するので、当該負方向の補正電流Ｉａ’は、カレントミラー回路２６を経由せず直接抵抗素子２ｄ，２ｆの直列接続端に送出される。これによって、直接抵抗素子２ｄ，２ｆの直列接続端に離散化された適切な補正電流Ｉａ’を供給することができる。
【００６８】
このとき、抵抗素子２ｄ，２ｆ及び抵抗素子２２が同一半導体チップ内にペアで形成してあれば、Ｉａ’＝（Ｖｄ＋ΔＶｅ）／Ｒａ∽Ｖｒ／Ｒｍとなる。つまり、Ｖｄ＋ΔＶｅ∽Ｖｒとなるので、デッドゾーン幅Ｖｄは、抵抗素子のばらつきや温度変化に対して安定化される。
【００６９】
このように、実施の形態３によれば、実際の増幅動作時において、反転増幅器における抵抗素子のばらつきや温度変化に対しても、それによる変化量を小さくして発生するデッドゾーンを安定化することができる。
【００７０】
実施の形態４．
図８は、この発明の実施の形態４によるＤ級増幅器におけるデッドゾーン検出機構の構成を示す回路図である。なお、図８では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態４に関わる部分を中心に説明する。
【００７１】
図８に示すように、この実施の形態４によるＤ級増幅器では、図１（実施の形態１）に示した構成において、反転増幅器２に代えて反転増幅器３５が設けられ、コンパレータ３６が追加されている。
【００７２】
反転増幅器３５では、抵抗素子２ｆに代えた第六の抵抗素子（抵抗値Ｒａ−Ｒｂ）３５ａが設けられ、この抵抗素子３５ａと回路網３の第二の出力端子Ｖ２との間に設けた第七の抵抗素子（抵抗値Ｒｂ）３５ｂが追加されている。
【００７３】
コンパレータ３６は、一方の入力端が回路網３の第一の出力端子Ｖ１と抵抗素子２ｂとの接続ラインに接続され、他方の入力端が抵抗素子３５ａ，３５ｂの直列接続端に接続されている。コンパレータ３６の出力信号ＳＤは、パルス信号からなるデッドゾーン検出信号である。
【００７４】
次に、図９を参照して、デッドゾーン検出動作について説明する。図９は、デッドゾーン検出動作を説明するタイムチャートである。図９に示すように、コンパレータ３６の出力信号ＳＤは、コンパレータ３６のオフセット電圧を０Ｖとすれば、常に、当該Ｄ級増幅器のデッドゾーン１３の内側にあり、かつ、一定の幅「２・Ｒａ・Ｉａ」を持っている。
【００７５】
ここで、コンパレータ３６のオフセット電圧の最大値をＶｏｆとすれば、次の式（６）を満たす抵抗値Ｒｂを選択することで、常に、当該Ｄ級増幅器のデッドゾーン１３の内側で発生することが保証されたデッドゾーン検出信号ＳＤを得ることができる。
Ｖｏｆ／Ｉａ≦Ｒｂ≦Ｒａ−Ｖｏｆ／Ｉａ    …（６）
【００７６】
このように、実施の形態４では、デッドゾーンを検出することができるので、このデッドゾーン検出信号を用いて、無信号入力状態での消費電流の低減策を講ずる措置や、意図しない負荷駆動の防止策を講ずる措置を採ることができるようになる。
【００７７】
なお、実施の形態４では、実施の形態１への適用例を示したが、実施の形態２にも同様に適用できることは言うまでもない。
【産業上の利用可能性】
【００７８】
以上のように、この発明にかかるＤ級増幅器は、線形性を維持できる安定したデッドゾーンを発生するのに有用である。
【００７９】
また、この発明にかかるＤ級増幅器は、無信号入力状態での消費電流の低減および意図しない負荷駆動の防止を図るのに有用である。
【図面の簡単な説明】
【００８０】
【図１】この発明の実施の形態１によるＤ級増幅器におけるデッドゾーン発生機構の構成を示す回路図である。
【図２】図１に示す回路網の内部構成例を示す図である。
【図３】図１に示す回路網が無い場合と有る場合での節点Ｖｐの挙動を説明するタイムチャートである。
【図４】この発明の実施の形態２によるＤ級増幅器におけるデッドゾーン発生機構の構成を示す回路図である。
【図５】図４に示す可変式の電流源にて電流補正を行うキャリブレーション動作を説明するタイムチャートである。
【図６】キャリブレーション終了後における図４に示す節点Ｖｐの挙動を説明するタイムチャートである。
【図７】この発明の実施の形態３によるＤ級増幅器におけるデッドゾーン検出機構で用いる可変式の電流源の構成例を示す回路図である。
【図８】この発明の実施の形態４によるＤ級増幅器におけるデッドゾーン検出機構の構成を示す回路図である。
【図９】デッドゾーン検出動作を説明するタイムチャートである。
【符号の説明】
【００８１】
１  Ｄ級変調器
２  反転増幅器
２ａ  演算増幅器
２ｂ  第一の抵抗素子（抵抗値Ｒ１）
２ｃ  第二の抵抗素子（抵抗値Ｒ２）
２ｄ  第三の抵抗素子（抵抗値Ｒ２）
２ｅ  第四の抵抗素子（抵抗値Ｒ１−Ｒａ）
２ｆ  第五の抵抗素子（抵抗値Ｒａ）
３  回路網
４  コンパレータ
５  電流源
１０  反転増幅器
１０ａ  基準電圧源（第一の電圧源）
１１  回路網
１２  可変式の電流源
１２ａ  コンパレータ
１２ｂ  電流発生回路
１２ｃ  ロジック回路
１３  クロック発生回路
１４  基準電圧源（第二の電圧源）
１５  キャリブレーション制御回路
１９  定電流源
２０  基準電圧源
２１  演算増幅器
２２  抵抗素子（抵抗値Ｒｍ）
２４  カレントミラー回路群
２５  切替回路
２６  カレントミラー回路
２７  ロジック回路
３５  反転増幅器
３５ａ  第六の抵抗素子（抵抗値Ｒａ−Ｒｂ）
３５ｂ  第七の抵抗素子（抵抗値Ｒｂ）
【図１】
2007158532.tif 000003
【図２】
2007158532.tif 000004
【図３】
2007158532.tif 000005
【図４】
2007158532.tif 000006
【図５】
2007158532.tif 000007
【図６】
2007158532.tif 000008
【図７】
2007158532.tif 000009
【図８】
2007158532.tif 000010
【図９】
2007158532.tif 000011