(57)【要約】【課題】  CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置におけるインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、安定した電気的特性を得ることを特徴とする半導体装置を提供することを目的とする。【解決手段】  CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、低不純物濃度のソースドレイン部の半導体基板表面に更に不純物濃度が低い拡散層を形成することで、MOSトランジスタの動作において発生するインパクトイオン化現象を低減させ、MOSトランジスタの特性変動を低減し、高駆動、高精度な半導体装置の提供が可能となる。【選択図】  図１
2007036150.tif 000002
【特許請求の範囲】
【請求項１】
Nチャンネル型MOSトランジスタまたはPチャンネル型トランジスタを含む半導体装置において、前記Nチャンネル型MOSトランジスタおよび前記Pチャンネル型トランジスタのドレインはゲート電極と平面的にオーバーラップしない高不純物濃度の第１の拡散層とゲート電極と平面的にオーバーラップする２層からなる低不純物濃度の第２の拡散層とからなるとともに、前記２層からなる第２の拡散層は半導体基板表面から半導体基板内部への深さ方向に対して２層であって、半導体基板表面に接していない半導体基板内部の領域に不純物濃度のピークを有する半導体装置。
【請求項２】
Nチャンネル型MOSトランジスタまたはPチャンネル型トランジスタを含む半導体装置において、前記Nチャンネル型MOSトランジスタおよび前記Pチャンネル型トランジスタのドレインおよびソースはそれぞれゲート電極と平面的にオーバーラップしない高不純物濃度の第１の拡散層とゲート電極と平面的にオーバーラップする２層からなる低不純物濃度の第２の拡散層とからなるとともに、前記２層からなる第２の拡散層は半導体基板表面から半導体基板内部への深さ方向に対して２層であって、半導体基板表面に接していない半導体基板内部の領域に不純物濃度のピークを有する半導体装置。
【請求項３】
前記２層からなる第２の拡散層における、前記半導体基板表面に接していない拡散層の不純物濃度は1×1016〜１×1018 atom/cm3程度である請求項１あるいは２に記載の半導体装置。
【請求項４】
前記２層からなる第２の拡散層における、前記半導体基板表面に接している拡散層の不純物濃度は、半導体基板表面に接していない拡散層の不純物濃度に対して２０〜７０％の不純物濃度である請求項１あるいは２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置に関する。
【背景技術】
【０００２】
図２に従来の半導体装置の模式的断面図を示す。N型半導体基板１０１内に形成されたP-型拡散層２０１と、ゲート絶縁膜１０３を介してP-型拡散層２０１上に形成された多結晶シリコンのゲート電極１０４からなるNチャネル型MOSトランジスタ３０１(以降NMOSと表記)と、N型半導体基板１０１内に形成されたN-型拡散層２０２と、ゲート絶縁膜１０３を介してN-型拡散層２０２上に形成された多結晶シリコンのゲート電極１０４からなるPチャネル型MOSトランジスタ３０２(以降PMOSと表記)とからなる相補型MOS構造（Complementary MOS、以後CMOSと表記）で構成されている。前記NMOSは、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしているかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしている低不純物濃度のN+拡散層２０４と、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしないかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしない高不純物濃度のN++拡散層２０３と、多結晶シリコンからなるゲート電極１０４とから構成されており、前記PMOS３０２は、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしているかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしている低不純物濃度のP+拡散層２０６と、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしないかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしない高不純物濃度のP++拡散層２０５と、多結晶シリコンからなるゲート電極１０４とから構成されている。
【特許文献１】特開平６−２０４４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の従来の構造による半導体装置において、図２のNMOS３０１について説明すると、ドレイン側のみ、もしくはソースドレインの両方に低不純物濃度のN+拡散層２０４を形成することで、P-型拡散層２０１内をドレイン側からの空乏層がソース側に伸びることによりドレイン、ソース間が空乏層によって導通する、いわゆるパンチスルーに対する耐圧や、インパクトイオン化現象によって電子・正孔対が発生し、Ｐ-型拡散層２０１に注入された正孔により、Ｐ-型拡散層２０１の電位が上昇し、ソースとＰ-型拡散層２０１とで形成されるＰＮ接合の電位障壁が低下し、ソース〜Ｐ-型拡散層２０１〜ドレインとで形成される寄生ＮＰＮバイポーラトランジスタが導通することによる永久破壊に対する耐圧を向上させる構造を取っており、低不純物濃度のN+拡散層２０４の不純物濃度の設定が上記耐圧に影響を与える。
【０００４】
また低不純物濃度のN+拡散層２０４の不純物濃度の設定については、図５の点線に示すように、MOSトランジスタのドレインに印加される電圧によって電流値が変動するといった現象が起きることも想定される為、半導体装置の特性変動も考慮して設定する必要がある。よって、N+拡散層２０４の不純物濃度の設定は上記耐圧を満たす条件よりもさらに、低不純物濃度化することになる。
【０００５】
しかし、低不純物濃度のソースドレインをさらに低下させると、低不純物濃度のソースドレインは高抵抗となるのでNMOSの駆動能力は低下することとなる。半導体装置において、耐圧向上や特性変動の低減と、NMOSの駆動能力はトレードオフの関係にあり、デバイス設計が非常に困難になるという問題がある。
【０００６】
本発明は、CMOS半導体集積回路などのMOSトランジスタを含む半導体装置のインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、高駆動を有し、安定した電気的特性を得る半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は次の手段を用いた。
（１）Nチャンネル型MOSトランジスタまたはPチャンネル型トランジスタを含む半導体装置において、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層を有し、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップする低不純物濃度の拡散層が2層である半導体装置とした。
（２）前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップする低不純物濃度である2層の拡散層が、半導体基板表面から半導体基板内部への深さ方向に対して２層である半導体装置とした。
（３）前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップする低不純物濃度である2層の拡散層は、半導体基板表面から半導体基板内部への深さ方向に対して２層であり、半導体基板表面に接している拡散層の不純物濃度が、半導体基板表面に接していない拡散層の不純物濃度より低不純物濃度である半導体装置とした。
（４）前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップする低不純物濃度である2層の拡散層における、前記半導体基板表面に接していない拡散層の不純物濃度は1×1016〜１×1018atom/cm3程度である半導体装置とした。
(５) 前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップする低不純物濃度である2層の拡散層における、前記半導体基板表面に接している拡散層の不純物濃度は、半導体基板表面に接していない拡散層の不純物濃度に対して２０〜７０％の不純物濃度である半導体装置とした。
【発明の効果】
【０００８】
本発明によれば、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、低不純物濃度のソースドレイン部の半導体基板表面に更に不純物濃度が低い拡散層を形成することで、低不純物濃度であるドレインのゲート電極直下の半導体基板表面近傍に生じる空乏層にかかる電界を緩和させ、MOSトランジスタの動作において発生するインパクトイオン化現象を低減させ、MOSトランジスタの特性変動を低減し、高駆動、高精度な半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【０００９】
【実施例】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
図１は本発明による半導体装置の第一の実施例を示す模式的断面図である。N型半導体基板１０１上のNチャンネル型MOSトランジスタ(以降NMOSと記述)３０１となる領域にPウェルとなるP-型拡散層２０１が形成されており、N型半導体基板１０１上のPチャンネル型MOSトランジスタ(以降PMOSと記述)３０２となる領域にNウェルとなるN-型拡散層２０２が形成されている。NMOS３０１とPMOS３０２が形成される領域における半導体基板表面には、ゲート絶縁膜１０３が形成され、NMOS３０１とPMOS３０２が形成されない領域には、フィールド絶縁膜１０２が形成されている。ゲート絶縁膜１０３上には、NMOS３０１とPMOS３０２のゲート電極１０４がそれぞれ導電性を持たせた多結晶シリコンにより形成されている。NMOSは、ドレインもしくはソースとドレインの両方がゲート電極１０４に平面的にオーバーラップしない高不純物濃度のN++拡散層２０３が形成され、PMOSは、ドレインもしくはソースとドレインの両方がゲート電極１０４に平面的にオーバーラップしない高不純物濃度のP++拡散層２０５が形成されている。
【００１２】
NMOS３０１は、ドレインもしくはソースとドレインの両方がゲート電極１０４に平面的にオーバーラップをするN型拡散層を有しており、そのNMOS３０１のドレインもしくはソースとドレインの両方がゲート電極１０４に平面的にオーバーラップをするN型拡散層は、N±拡散層２０７とN+拡散層２０４を有した２層構造をしており、半導体基板表面から、ゲート絶縁膜１０３とは逆のP-型拡散層２０１の方向に対して、縦に２層構造を形成している。半導体基板表面に面していない領域に1×1016〜１×1018 atom/cm3程度の不純物濃度を有するN+拡散層２０４が形成され、半導体基板表面に接している領域にN+拡散層２０４の不純物濃度よりも低不純物濃度となるN±拡散層２０７が形成されている。N±拡散層２０７の不純物濃度にはN+拡散層２０４に比べて２０〜７０％程度の不純物濃度となる。
【００１３】
また、PMOS３０２は、ドレインもしくはソースとドレインの両方がゲート電極１０４に平面的にオーバーラップするP型拡散層を有しており、そのPMOS３０２のドレインもしくはソースとドレインの両方がゲート電極１０４に平面的にオーバーラップをするP型拡散層は、Ｐ±拡散層２０８とP+拡散層２０６を有した２層構造をしており、半導体基板表面から、ゲート絶縁膜１０３とは逆のN-型拡散層２０２の方向に対して、縦に２層構造を形成している。半導体基板表面に面していない領域に1×1016〜１×1018atom/cm3程度の不純物濃度を有するP+拡散層２０５が形成され、半導体基板表面に接している領域には、P+拡散層２０５の不純物濃度に対して２０〜７０％程度の低不純物濃度となるP±拡散層２０８が形成されている。
【００１４】
次に、本発明をMOSトランジスタの動作時の特性を用いて具体的な効果を説明する。図１のNMOS３０１について説明すると、NMOS３０１のゲート電極１０４とドレインに正の電圧が印加されると、NMOS３０１は導通してドレイン・ソース間に電子が流れる。このとき、N±拡散層２０７およびN+拡散層２０４とP-型拡散層２０１のPN接合部では印加した電圧により、空乏層が生じる。このとき、N±拡散層２０７およびN+拡散層２０４とP-型拡散層２０１のPN接合部に生じる空乏層の幅はどの位置においても一定ではなく、ゲート電極１０４による電界の影響を受け、ゲート電極１０４直下における半導体基板表面近傍におけるP-型拡散層２０１の空乏層の幅が伸びなくなり、半導体基板表面近傍が最も空乏層幅が狭くなる。よって、半導体基板表面近傍に生じている空乏層にかかる電界が最大となるため、インパクトイオン化現象はゲート電極１０４直下の半導体基板表面近傍にて発生する。そのため、図２に示すNMOS３０１の構造においては、インパクトイオン化現象による半導体装置の特性変動を低減するために、低不純物濃度のN+拡散層２０４全体の不純物濃度を低減することになるが、本発明においては、図１に示すようにNMOS３０１ドレインもしくはソースとドレインの両方がゲート電極１０４に平面的にオーバーラップをするN型拡散層の半導体基板表面近傍の不純物濃度を半導体基板内部のN型不純物拡散領域よりも低くすることによって、図３に示すように半導体基板表面近傍における空乏層１０５の幅をドレイン方向に広げ、空乏層１０５にかかる電界を緩和することができる。このとき、図３の実線aの領域にて、半導体基板内の深さ方向の不純物濃度分布は図４のようになり、半導体基板表面近傍では、不純物濃度が内部に比べて低不純物濃度となる。これにより、図５の点線に示すようなドレインに高電圧がかかる領域でのインパクトイオン化現象による電流増加を防ぐことができ、図５の実線に示すようなドレイン電圧に対してフラットな電流特性を得ることが可能となる。
【００１５】
また、低不純物濃度のドレインの半導体基板表面のみ低不純物層を形成し、内部の不純物濃度は低下させていない為、低不純物濃度であるドレイン領域の抵抗値は上昇しないため、インパクトイオン化現象による特性変動を抑えつつ、MOSトランジスタの駆動能力を維持することが可能となる。
【００１６】
上述の効果は、NMOSだけに限らず、PMOSにおいても同様の効果があり、MOSトランジスタのウェルの構造やもしくはウェル形成を行なわなかったとしてもその効果に影響が無いことを言及しておく。
【００１７】
以上、本発明では、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、低不純物濃度のソースドレイン部の半導体基板表面に更に不純物濃度が低い拡散層を形成することで、MOSトランジスタの動作において発生するインパクトイオン化現象を低減させ、MOSトランジスタの特性変動を低減し、高駆動、高精度な半導体装置の提供が可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の半導体装置の実施例を示す模式的断面図。
【図２】従来のCMOS半導体装置の模式的断面図
【図３】本発明の半導体装置の実施例を示す模式的断面図。
【図４】本発明の半導体装置の不純物濃度分布を示す模式的断面図。
【図５】本発明の半導体装置の電気的特性を示す模式的図。
【符号の説明】
【００１９】
１０１    N型半導体基板
１０２    素子分離
１０３    絶縁膜(ゲート酸化膜)
１０４    ゲート電極
１０５    空乏層
２０１    P-型拡散層(Pwell)
２０２    N-型拡散層(Nwell)
２０３    N++型拡散層(N+S/D)
２０４    N+型拡散層(N-Offset)
２０５    P++型拡散層(P+S/D)
２０６    P+型拡散層(P-Offset)
２０７    N±型拡散層(N- offset表面)
２０８    P±型拡散層(P-offset表面)
３０１    Nチャンネル型MOSトランジスタ
３０２    Pチャンネル型MOSトランジスタ
３０３    Nチャンネルデプレッション型トランジスタ
【図１】
2007036150.tif 000003
【図２】
2007036150.tif 000004
【図３】
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【図４】
2007036150.tif 000006
【図５】
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