(57)【要約】【課題】低電力動作を可能とする半導体記憶装置及びその制御方法を提供すること。【解決手段】半導体記憶装置３は、メモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１１と、同一列にある前記メモリセルＭＣを共通接続する複数の第１ビット線ＬＢＬと、複数の前記第１ビット線ＬＢＬを共通接続する複数の第２ビット線ＧＢＬと、前記第２ビット線ＧＢＬ毎に設けられ、前記第２ビット線ＬＢＬと前記第１ビット線ＧＢＬとの接続を制御し、且つ前記メモリセルＭＣから前記第１ビット線ＬＢＬに読み出されたデータに応じて前記第２ビット線ＧＢＬの電位を制御する第１センスアンプ１７と、前記第２ビット線ＧＢＬ及び前記第１センスアンプ１７を介して前記第１ビット線ＬＢＬをプリチャージし、且つ前記メモリセルＭＣからデータを読み出した際に前記第２ビット線ＧＢＬの電位を増幅する第２センスアンプ５０とを具備する。【選択図】      図５
2007133927.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列にある前記メモリセルを共通接続する複数の第１ビット線と、
複数の前記第１ビット線を共通接続する複数の第２ビット線と、
前記第２ビット線毎に設けられ、前記第２ビット線と前記第１ビット線との接続を制御し、且つ前記メモリセルから前記第１ビット線に読み出されたデータに応じて前記第２ビット線の電位を制御する第１センスアンプと、
前記第２ビット線及び前記第１センスアンプを介して前記第１ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第２ビット線の電位を増幅する第２センスアンプと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第２センスアンプは、プリチャージ電圧を前記第２ビット線に印加するプリチャージ回路と、
前記第２ビット線と前記プリチャージ回路とを接続するスイッチ回路と、
前記第２ビット線の電位を反転させ、該反転信号により前記スイッチ回路を制御するインバータと、
前記インバータの反転閾値を制御する閾値制御回路と
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
同一行にある前記メモリセルを共通接続するワード線と、
読み出し時においていずれかの前記ワード線を選択するロウデコーダと、
前記第１センスアンプの動作を制御するセンスアンプ制御回路と
を更に備え、前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
ビット線が第１ビット線と第２ビット線とに階層化され、前記第１ビット線にメモリセルが接続され、複数の前記第１ビット線毎に第１センスアンプが設けられ、前記第１センスアンプ毎に前記第２ビット線が設けられ、複数の前記第２ビット線毎に第２センスアンプが設けられた半導体記憶装置の制御方法であって、
いずれかの前記第２ビット線が前記第２センスアンプに接続されるステップと、
前記第１センスアンプが前記第２ビット線といずれかの前記第１ビット線とを接続するステップと、
前記第２センスアンプが、前記第２ビット線と前記第１センスアンプとを介して前記第１ビット線をプリチャージするステップと、
前記プリチャージの後、前記第１センスアンプが前記第２ビット線と前記第１ビット線とを非接続とするステップと、
前記第２ビット線と前記第１ビット線とが非接続とされた後、前記プリチャージされた前記第１ビット線に前記メモリセルからデータを読み出すステップと、
前記第１ビット線に“１”データが読み出された場合、前記第１センスアンプが前記第２ビット線の電位を変動させ、前記第１ビット線に“０”データが読み出された場合、前記第１センスアンプが前記第２ビット線の電位を前記プリチャージ時の電位に維持するするステップと
を具備することを特徴とする半導体記憶装置の制御方法。
【請求項５】
前記第１ビット線にデータが読み出された後、前記第２ビット線の電位が、前記半導体記憶装置をテストする際に用いられる外部モニタ端子に読み出されるステップを更に備えることを特徴とする請求項４記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びその制御方法に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、半導体メモリの読み出し方式として、ビット線を所定のプリチャージ電位に設定し、メモリセルからデータを読み出した結果ビット線がディスチャージされたか否かによってデータを判定する方式が知られている。本方式は半導体メモリに広く用いられ、フラッシュメモリ（例えば非特許文献１参照）にも用いられている。
【０００３】
またデータのセンス方式として、ローカルセンスアンプとグローバルセンスアンプとを組み合わせて用いる方式が知られている。本方式であると、複数のローカルビット線毎に１つのローカルセンスアンプが設けられ、ローカルセンスアンプ毎にグローバルセンスアンプが設けられ、複数のグローバルビット線毎にグローバルセンスアンプが設けられる。そして、ローカルセンスアンプによってローカルビット線がプリチャージされる。
【０００４】
しかし上記センス方式であると、選択されたグローバルビット線に対応するローカルセンスアンプだけでなく、非選択とされたグローバルビット線に対応するローカルセンスアンプも活性化される。すなわち、データの読み出しが不要なローカルビット線もプリチャージされる。そのため、プリチャージの際には大電流がメモリセルアレイに供給されることとなり、非常に多くの電力を消費するという問題があった。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明の目的は、低電力動作を可能とする半導体記憶装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイと、同一列にある前記メモリセルを共通接続する複数の第１ビット線と、複数の前記第１ビット線を共通接続する複数の第２ビット線と、前記第２ビット線毎に設けられ、前記第２ビット線と前記第１ビット線との接続を制御し、且つ前記メモリセルから前記第１ビット線に読み出されたデータに応じて前記第２ビット線の電位を制御する第１センスアンプと、前記第２ビット線及び前記第１センスアンプを介して前記第１ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第２ビット線の電位を増幅する第２センスアンプとを具備する。
【０００７】
またこの発明の一態様に係る半導体記憶装置の制御方法は、ビット線が第１ビット線と第２ビット線とに階層化され、前記第１ビット線にメモリセルが接続され、複数の前記第１ビット線毎に第１センスアンプが設けられ、前記第１センスアンプ毎に前記第２ビット線が設けられ、複数の前記第２ビット線毎に第２センスアンプが設けられた半導体記憶装置の制御方法であって、いずれかの前記第２ビット線が前記第２センスアンプに接続されるステップと、前記第１センスアンプが前記第２ビット線といずれかの前記第１ビット線とを接続するステップと、前記第２センスアンプが、前記第２ビット線と前記第１センスアンプとを介して前記第１ビット線をプリチャージするステップと、前記プリチャージの後、前記第１センスアンプが前記第２ビット線と前記第１ビット線とを非接続とするステップと、前記第２ビット線と前記第１ビット線とが非接続とされた後、前記プリチャージされた前記第１ビット線に前記メモリセルからデータを読み出すステップと、前記第１ビット線に“１”データが読み出された場合、前記第１センスアンプが前記第２ビット線の電位を変動させ、前記第１ビット線に“０”データが読み出された場合、前記第１センスアンプが前記第２ビット線の電位を前記プリチャージ時の電位に維持するするステップとを具備する。
【発明の効果】
【０００８】
本発明によれば、低電力動作を可能とする半導体記憶装置及びその制御方法を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る半導体記憶装置及びその制御方法について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
【００１１】
図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、ロウデコーダ２０、カラムデコーダ３０、カラムセレクタ４０、グローバルセンスアンプ５０、電圧発生回路６０、入出力バッファ７０、及びライトステートマシーン８０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（１．２５〜１．６５Ｖ）が与えられている。
【００１２】
図２はメモリセルアレイ１０のブロック図である。図示するようにメモリセルアレイ１０は、複数のメモリセルブロック１１、Ｙ−セレクタ１２、及びローカルセンスアンプ群１３を備えている。Ｙセレクタ１２は、個々のメモリセルブロック１１毎に設けられている。ローカルセンスアンプ群１３は、２個のメモリセルブロック１１毎に設けられている。そして、複数のメモリセルブロック１１を共通に接続するようにして、例えば１６本のグローバルビット線ＧＢＬ０〜ＧＢＬ１５が設けられている。またメモリセルアレイ１０内には、グローバルビット線ＧＢＬ０〜ＧＢＬ１５と直交する方向に沿ったｍ本のワード線ＷＬ０〜ＷＬ（ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）が設けられている。個々のメモリセルブロック１１には、それぞれ８本のワード線及びセレクトゲート線が配置される。従って、あるメモリセルブロック１１にはワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧ０〜ＳＧ７が配置され、それに隣接するメモリセルブロック１１にはワード線ＷＬ８〜ＷＬ１５及びセレクトゲート線ＳＧ８〜ＳＧ１５が配置される。なお、グローバルビット線の本数は必ずしも１６本である必要はなく、例えば８本や３２本など、必要に応じて設けられれば良い。同様に各メモリセルブロック１１に配置されるワード線及びセレクトゲート線の数も必ずしも８本である必要なく、例えば１６本やまたは３２本などであっても良い。
【００１３】
次にメモリセルブロック１１の構成について図３を用いて説明する。図３はメモリセルブロック１１の回路図であり、特にワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧ０〜ＳＧ７を含むメモリセルブロック１１について示している。他のメモリセルブロック１１の構成も、割り当てられるワード線及びセレクトゲート線が異なる以外は図３と同様である。
【００１４】
図示するように、メモリセルブロック１１はグローバルビット線と同じ数のメモリセルグループ１４を有している。メモリセルグループ１４は、（８×４）個のメモリセルＭＣを備えている。メモリセルＭＣは２Ｔｒフラッシュセルであり、その各々は、電流経路が直列接続されたメモリセルトランジスタＭＴ及び選択トランジスタＳＴを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。フローティングゲートは、個々のメモリセルトランジスタＭＴごとに分離されている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。
【００１５】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、同一のワード線ＷＬ０〜ＷＬ７のいずれかに共通接続されている。同一行にある選択トランジスタＳＴのゲートは、同一のセレクトゲート線ＳＧ０〜ＳＧ７のいずれかに共通接続されている。また、同一列にあるメモリセルトランジスタＭＴのドレインは、同一のローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。
【００１６】
ローカルビット線ＬＢＬ０〜ＬＢＬ３は、個々のメモリセルグループ毎に設けられ、お互いは電気的に分離されている。ワード線及びセレクトゲート線は、同一メモリセルブロック１１内にある全てのメモリセルグループ１１間を共通接続する。そして、同一メモリセルブロック１１内にある全ての選択トランジスタＳＴのソースは、ソース線ＳＬに共通接続されている。
【００１７】
従って、図３の例であると、グローバルビット線の数は１６本であるから、メモリセルグループ１４も１６個設けられる。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３はそれぞれ１６本ずつ存在する。なお、１個のメモリセルグループ１４に含まれるローカルビット線の数も４本に限らず、２本や８本などであっても良い。
【００１８】
上記メモリセルブロック１１の断面構成について図４を用いて説明する。図４は、グローバルビット線に沿った方向の、メモリセルブロック１１の断面図である。図示するように、ｐ型半導体基板９０の表面領域内にｎ型ウェル領域９１が形成され、ｎ型ウェル領域９１の表面領域内にｐ型ウェル領域９２が形成されている。ｐ型ウェル領域９２上にはゲート絶縁膜９３が形成され、ゲート絶縁膜９３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜９３上に形成された多結晶シリコン層９４、多結晶シリコン層９４上に形成されたゲート間絶縁膜９５、及びゲート間絶縁膜９５上に形成された多結晶シリコン層９６を有している。ゲート間絶縁膜９５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００１９】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層９４はフローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層９６は、グローバルビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。
【００２０】
選択トランジスタＳＴにおいては、多結晶シリコン層９４、９６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層９４、９６が、セレクトゲート線ＳＧとして機能する。なお、多結晶シリコン層９４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴの多結晶シリコン層９６の電位は、一定の電位、またはフローティングの状態とされる。
【００２１】
ゲート電極間に位置するｐ型ウェル領域９２表面内には、ｎ＋型不純物拡散層９７が形成されている。不純物拡散層９７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。
【００２２】
ｐ型ウェル領域９２上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜９８が形成されている。層間絶縁膜９８中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース）９７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜９８上には、コンタクトプラグＣＰ１に接続される金属配線層９９が形成されている。金属配線層９９はソース線ＳＬとして機能する。また層間絶縁膜９８中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン）９７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜９８上に、コンタクトプラグＣＰ２に接続される金属配線層１００が形成されている。
【００２３】
層間絶縁膜９８上には、金属配線層９９、１００を被覆するようにして、層間絶縁膜１０１が形成されている。そして層間絶縁膜１０１中に、金属配線層１００に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜１０１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層１０２が形成されている。金属配線層１０２はローカルビット線ＬＢＬとして機能する。そして層間絶縁膜１０１上には、金属配線層１０２を被覆するようにして層間絶縁膜１０３が形成されている。層間絶縁膜１０３上には、グローバルビット線ＧＢＬとして機能する金属配線層１０４が形成され、更に金属配線層１０４を被覆するようにして層間絶縁膜１０５が形成されている。
【００２４】
次に図５を用いて、メモリセルアレイ内に含まれるＹ−セレクタ１２及びローカルセンスアンプ群１３、並びにカラムセレクタ４０の構成について説明する。図５はＹ−セレクタ１２、ローカルセンスアンプ群１３、及びカラムセレクタ４０の回路図である。まずＹ−セレクタ１２について説明する。
【００２５】
前述のように、Ｙ−セレクタ１２は個々のメモリセルブロック１１毎に設けられている。図５に示すようにＹ−セレクタ１２は、対応するメモリセルブロック１１に含まれるメモリセルグループ毎に設けられた読み出し用選択回路１５を備えている。すなわち、Ｙ−セレクタ１２は、対応するメモリセルブロック１１におけるローカルビット線ＬＢＬ０〜ＬＢＬ３の一組毎に設けられた読み出し用選択回路１５を備えている。換言すれば、読み出し用選択回路１５は、個々のグローバルビット線毎に設けられる。従って、グローバルビット線が１６本ある場合には、Ｙ−セレクタ１２は１６個の読み出し用選択回路１５を有する。読み出し用選択回路１５は、ローカルビット線ＬＢＬ０〜ＬＢＬ３の各々毎に設けられたｎチャネルＭＯＳトランジスタ１６−０〜１６−３を備えている。ＭＯＳトランジスタ１６−０〜１６−３の電流経路の一端は、対応するメモリセルグループ１４のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続され、他端は共通接続される。この共通接続されたノードを、以下ノードＮ１０と呼ぶことにする。同一のグローバルビット線ＧＢＬに対応し且つ隣接するＹ−セレクタ１２のノードＮ１０は、互いに接続されている。ＭＯＳトランジスタ１６−０〜１６−３のゲートはそれぞれ、Ｙ−セレクタ１２毎に読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３に共通接続されている。
【００２６】
次にローカルセンスアンプ群１３について説明する。前述の通り、ローカルセンスアンプ群１３は隣接する２個のメモリセルブロック毎、すなわち隣接する２個のＹ−セレクタ１２毎に設けられている。そじて図５に示すようにローカルセンスアンプ群１３は、対応するＹ−セレクタ１２内のノードＮ１０毎に設けられたローカルセンスアンプ１７を備えている。すなわち、ローカルセンスアンプ１７の数はグローバルビット線の本数と同じである。そしてローカルセンスアンプ１７は、対応するノードＮ１０と、グローバルビット線ＧＢＬ０〜ＧＢＬ１５のいずれかとを接続する。従って、グローバルビット線ＧＢＬ０〜ＧＢＬ１５は、それぞれに対応づけられて設けられたローカルセンスアンプ１７によってノードＮ１０に接続され、ノードＮ１０は読み出し用選択回路１５によってローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続される。また同一のローカルセンスアンプ群１３内に含まれるローカルセンスアンプ１７は、同一のリセット信号線ＬＢＬＲＳＴ、センス信号線ＬＳＡＯＮ、及び接続信号線ＣＮＬＢＬに共通接続されている。
【００２７】
次にカラムセレクタ４０について説明する。カラムセレクタ４０は、グローバルビット線ＧＢＬ０〜ＧＢＬ１５のいずれかを選択する。図５に示すようにカラムセレクタ４０は、グローバルビット線ＧＢＬ０〜ＧＢＬ１５毎に設けられたｎチャネルＭＯＳトランジスタ４１−０〜４１−１５を備えている。ＭＯＳトランジスタ４１−０〜４１−１５の電流経路の一端はそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬ１５に接続され、他端はグローバルセンスアンプ５０に接続され、ゲートはそれぞれカラム選択線ＣＳＬ０〜ＣＳＬ１５に接続されている。
【００２８】
図６はローカルセンスアンプ１７の一構成例を示す回路図である。図示するようにローカルセンスアンプ１７は、ｎチャネルＭＯＳトランジスタ１１０〜１１３及びインバータ１１４を備えている。ＭＯＳトランジスタ１１０は、ドレインがノードＮ１０に接続され、ソースがグローバルビット線ＧＢＬに接続され、ゲートが接続信号線ＣＮＬＢＬに接続されている。ＭＯＳトランジスタ１１１は、ドレインがＭＯＳトランジスタ１１０のソース（グローバルビット線）に接続され、ソースがＭＯＳトランジスタ１１２のドレインに接続され、ゲートがインバータ１１４の出力ノードに接続されている。ＭＯＳトランジスタ１１２は、ソースが接地され、ゲートがセンス信号線ＬＳＡＯＮに接続されている。ＭＯＳトランジスタ１１３は、ドレインがノードＮ１０及びインバータ１１４の入力ノードに接続され、ソースが接地され、ゲートがリセット信号線ＬＢＬＲＳＴに接続されている。
【００２９】
図１に戻って説明を続ける。ロウデコーダ２０は、書き込み時において、ロウアドレス信号ＲＡに基づいてワード線ＷＬ０〜ＷＬ（ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。またロウデコーダ２０は、読み出し時においてロウアドレス信号ＲＡに基づいてセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）のいずれかを選択し、選択したセレクトゲート線に電圧を供給する。更にロウデコーダ２０は、メモリセルが形成されている半導体基板（ｐ型ウェル領域９２）に電圧を供給する。
【００３０】
カラムデコーダ３０は、読み出し時において、カラムアドレス信号ＣＡに基づいて、いずれかのメモリセルブロック１１に対応する読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかを選択し、選択した読み出し用カラム選択線に電圧を供給する。また、いずれかのメモリセルブロック１１に対応するローカルセンスアンプ１７に接続される各信号線ＬＢＬＲＳＴ、ＬＳＡＯＮ、ＣＮＬＢＬを選択して電圧を供給する。更に、カラム選択線ＣＳＬ０〜ＣＳＬ１５のいずれかを選択して電圧を供給する。
【００３１】
カラムセレクタ４０は、カラム選択線ＣＳＬ０〜ＣＳＬ１５に与えられた電圧に応じて、グローバルビット線ＧＢＬ０〜ＧＢＬ１５のいずれかをグローバルセンスアンプ５０に接続する。
【００３２】
グローバルセンスアンプ５０は、読み出し時においてグローバルビット線及びローカルビット線をプリチャージすると共に、読み出したデータを増幅する。
【００３３】
電圧発生回路６０は正のチャージポンプ回路及び負のチャージポンプ回路を有している。そして、外部から与えられる電圧Ｖcc１に基づいて正電圧ＶＰＰ（例えば１２Ｖ）及び負電圧ＶＢＢ（例えば−７Ｖ）を発生する。正電圧ＶＰＰ及び負電圧ＶＢＢは、ロウデコーダ２０やメモリセルアレイ１０等に供給される。
【００３４】
入出力バッファ７０は、グローバルセンスアンプ５０で増幅した読み出しデータを保持し、更にＣＰＵ２へ出力する。また入出力バッファ７０は、ＣＰＵ２より受け取った書き込みデータ及びアドレス信号を保持する。そしてカラムアドレス信号ＣＡをカラムデコーダ３０に供給し、ロウアドレス信号ＲＡをロウデコーダ２０に供給する。
【００３５】
ライトステートマシーン８０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００３６】
次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。以下では説明の簡単化のために、ワード線ＷＬ０に接続されたメモリセルブロック１１内の電圧関係についてのみ説明する。なお、メモリセルＭＣのフローティングゲートに電子が注入されてメモリセルＭＣの閾値電圧が正である状態を“０”データ、フローティングゲートに電子が注入されておらずメモリセルＭＣの閾値電圧が負である状態を“１”データと定義する。
【００３７】
＜書き込み動作＞  
まずデータの書き込み動作について図７を用いて説明する。図７は書き込み動作時におけるメモリセルブロック１１の回路図である。データは、いずれか１本のワード線に共通接続された複数のメモリセル（これを１ページと呼ぶ）に対して一括して書き込まれる。なお、１つのメモリセルグループにおいて、ローカルビット線ＬＢＬ０〜ＬＢＬ３に接続された全てのメモリセルに対してデータが書き込まれても良いし、いずれか１本または２本のローカルビット線に接続されたメモリセルにのみ書き込まれる構成であっても良い。図７では、ワード線ＷＬ０とローカルビット線ＬＢＬ０とに接続されたメモリセルＭＣに“０”データを書き込み、ワード線ＷＬ０とローカルビット線ＬＢＬ３とに接続されたメモリセルＭＣに“１”データを書き込む場合を示している。
【００３８】
まずデータの書き込みにあたり、ライトステートマシーン８０の命令に従って電圧発生回路６０が正電圧ＶＰＰ及び負電圧ＶＢＢを発生する。
【００３９】
またＣＰＵ２から与えられた書き込みデータがローカルビット線ＬＢＬ０、ＬＢＬ３に与えられる。“０”データが書き込まれるメモリセルＭＣが接続されるローカルビット線ＬＢＬ０には負電圧ＶＢＢが与えられる。他方、“１”データが書き込まれるメモリセルＭＣが接続されるローカルビット線ＬＢＬ３には０Ｖが与えられる。
【００４０】
そしてロウデコーダ２０がワード線ＷＬ０を選択し、正電圧ＶＰＰをワード線ＷＬ０に印加する。その他の非選択ワード線ＷＬ１〜ＷＬ７には０Ｖが与えられる。更にロウデコーダ２０は、全セレクトゲート線ＳＧ０〜ＳＧ７に負電圧ＶＢＢを与えると共に、メモリセルが形成されているｐ型ウェル領域９２の電位ＶＰＷをＶＢＢとする。ソース線ＳＬの電位はフローティングの状態とされる。
【００４１】
その結果、ローカルビット線ＬＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。よって、メモリセルＭＣの閾値は負から正に変化する。すなわち“０”データが書き込まれる。他方、ローカルビット線ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分でない（ＶＰＰ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。よってメモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。  
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【００４２】
＜消去動作＞  
次にデータの消去動作について図８を用いて説明する。図８は消去動作時におけるメモリセルブロック１１の回路図である。データは、ｐ型ウェル領域９２を共用する全てのメモリセルから一括して消去される。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
【００４３】
消去にあたり、電圧発生回路６０が正電圧ＶＰＰ及び負電圧ＶＢＢを発生する。そしてロウデコーダ２０は、全ワード線ＷＬ０〜ＷＬ７にＶＢＢを印加し、全セレクトゲート線ＳＧ０〜ＳＧ７を電気的にフローティングの状態とし、更にＶＰＷとして正電圧ＶＰＰを与える。なお、ソース線と全ローカルビット線ＬＢＬ０〜ＬＢＬ３も電気的にフローティングとされる。
【００４４】
その結果、メモリセルトランジスタＭＴのフローティングゲートから電子がＦＮ tunnelingによってウェル領域９２に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ７に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。このようにして、一括してデータが消去される。なお、セレクトゲート線ＳＧ０〜ＳＧ７に対して正電圧ＶＰＰが印加されても良い。この場合には、選択トランジスタＳＴのゲート絶縁膜９３にかかる電圧ストレスを抑制出来る。
【００４５】
＜読み出し動作＞  
次に読み出し動作について図９を用いて説明する。図９は、読み出し時におけるメモリセルブロック１１の回路図である。図９では、ワード線ＷＬ０に接続されたメモリセルからデータを読み出す場合について説明する。
【００４６】
まず、データを読み出すべきメモリセルＭＣが接続されたローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかは、所定のプリチャージ電位に達するまでプリチャージされる。そして、ロウデコーダ２０がセレクトゲート線ＳＧ０を選択して、セレクトゲート線ＳＧ０に正電圧Ｖcc２（例えば３Ｖ）を印加する。正電圧Ｖcc２は、外部から与えられる電圧であっても良いし、電圧発生回路６０が発生する電圧であっても良い。全ワード線ＷＬ０〜ＷＬ７、ソース線ＳＬ、及びウェル電位ＶＰＷは０Ｖとされる。
【００４７】
すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となる。従って、プリチャージされたローカルビット線に接続されたメモリセルのうち、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ローカルビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。そして、メモリセルＭＣに電流が流れることによるローカルビット線の電位変化を、ローカルセンスアンプが増幅する結果、グローバルビット線の電荷が放電され、それをグローバルセンスアンプ５０が増幅する。  
以上のようにして、データの読み出し動作が行われる。
【００４８】
＜読み出し動作の詳細＞
次に、上記読み出し動作について、図５、図６、図１０、及び図１１を用いて詳細に説明する。図１０は読み出し動作時のフローチャートであり、図１１は読み出し動作時における各種信号のタイミングチャートである。
【００４９】
以下、ワード線ＷＬ０、セレクトゲート線ＳＧ０、ローカルビット線ＬＢＬ０、及びグローバルビット線ＧＢＬ０に接続されたメモリセルＭＣからデータを読み出す場合を例に説明する。なお、データを読み出すべきメモリセルを選択メモリセルと呼び、選択メモリセルを含むメモリセルブロック１１及びメモリセルグループ１４をそれぞれ選択メモリセルブロック１１及び選択メモリセルグループ１４と呼ぶことにする。また選択メモリセルが接続されたローカルビット線を選択ローカルビット線と呼ぶ。更に、選択メモリセルブロック１１に対応して設けられたＹ−セレクタ１２及びローカルセンスアンプ群１３を、それぞれ選択Ｙ−セレクタ１２及び選択ローカルセンスアンプ群１３と呼ぶことにする。
【００５０】
まずカラムデコーダ３０は、選択Ｙ−セレクタ１２に接続された読み出し用カラム選択線ＲＣＳＬ０を“Ｈ”レベル、読み出し用カラム選択線ＲＣＳＬ１〜ＲＣＳＬ３を“Ｌ”レベルとする。また、非選択Ｙ−セレクタ１２に接続された全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３を“Ｌ”レベルとする。その結果、選択Ｙ−セレクタ１２内においてＭＯＳトランジスタ１６−０がオン状態、ＭＯＳトランジスタ１６−１〜１６−３がオフ状態となり、非選択Ｙ−セレクタ１２内において全てのＭＯＳトランジスタ１６−０〜１６−３がオフ状態となる。またカラムデコーダ３０は、選択ローカルセンスアンプ群１３に接続された接続信号線ＣＮＬＢＬを“Ｈ”レベルとし、非選択ローカルセンスアンプ群１３に接続された接続信号線ＣＮＬＢＬを“Ｌ”レベルとする。これにより、選択ローカルセンスアンプ群１３に含まれるローカルセンスアンプ１７において、ＭＯＳトランジスタ１１０がオン状態となる。その結果、選択メモリセルブロック１１内における各メモリセルグループ１４に接続された１６本のローカルビット線ＬＢＬ０は、ローカルセンスアンプ１７を介してそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬ１５に電気的に接続される（ステップＳ１０、時刻ｔ０）。またカラムデコーダ３０は、選択ローカルセンスアンプ群１３に接続されたセンス信号線ＬＳＡＯＮを“Ｌ”レベルとする。従って、選択ローカルセンスアンプ群１３内に含まれる各ローカルセンスアンプ１７におけるＭＯＳトランジスタ１１２はオフ状態とされる。
【００５１】
更にこの時点においてカラムデコーダ３０は、少なくとも選択ローカルセンスアンプ群１３に接続されたリセット信号線ＬＢＬＲＳＴを“Ｈ”レベルとする。その結果、選択ローカルセンスアンプ群１３内に含まれる各ローカルセンスアンプ１７において、ＭＯＳトランジスタ１１３がオン状態とされる。その結果、選択ローカルビット線ＬＢＬ０及びグローバルビット線ＧＢＬ０〜ＧＢＬ１５は０Ｖにセットされる（リセットされる）。また上記期間において、カラムアドレス信号ＣＡ及びロウアドレス信号ＲＡが、入出力バッファ７０からカラムデコーダ３０及びロウデコーダ２０へ与えられる。
【００５２】
次にグローバルセンスアンプ５０がグローバルビット線ＧＢＬ０及び選択ローカルビット線ＬＢＬ０のプリチャージを開始する（ステップＳ１１）。すなわち、カラムデコーダ３０は、カラム選択線ＣＳＬ０を“Ｈ”レベル、ＣＳＬ１〜ＣＳＬ１５を“Ｌ”レベルとして、カラムセレクタ４０内のＭＯＳトランジスタ４１−０をオン状態、ＭＯＳトランジスタ４１−１〜４１−１５をオフ状態とする。その結果、グローバルセンスアンプ５０と、選択ローカルビット線ＬＢＬ０とが、グローバルビット線ＧＢＬ０を介して電気的に接続される。更に、２Ｔｒフラッシュメモリ３の備えるクロック発生回路またはＣＰＵ２によって与えられるクロック信号ＣＬＫに応答して（時刻ｔ１）、プリチャージ信号／ＰＲＥが“Ｌ”レベルとされる（時刻ｔ２）。プリチャージ信号／ＰＲＥは、プリチャージを行う際にアサート（“Ｌ”レベル）される信号である。これにより、グローバルセンスアンプ５０は、グローバルセンスアンプ５０に電気的に接続されたグローバルビット線ＧＢＬ０及び選択ローカルビット線ＬＢＬ０をプリチャージする。この際、ＭＯＳトランジスタ４１−１〜４１−１５はオフ状態とされているので、グローバルビット線ＧＢＬ１〜ＧＢＬ１５及び非選択ローカルビット線はプリチャージされない。勿論、プリチャージを行っている期間、リセット信号線ＬＢＬＲＳＴは“Ｌ”レベルとされる。
【００５３】
プリチャージを行っている間の、選択ローカルビット線ＬＢＬ０に関するローカルセンスアンプ１７の様子を図１２に示す。図示するように、ノードＮ１０とグローバルビット線ＧＢＬ０とは、ＭＯＳトランジスタ１１０に接続される。またＭＯＳトランジスタ１１１のソース電位はフローティング状態である。またＭＯＳトランジスタ１１１のゲートにはプリチャージ電位の反転信号が入力されるので、ＭＯＳトランジスタ１１１はオフ状態である。
【００５４】
グローバルビット線ＧＢＬ０及び選択ローカルビット線ＬＢＬ０がプリチャージ電位Ｖpreに達した後（ステップＳ１２）、クロック信号ＣＬＫに応答してプリチャージ信号／ＰＲＥがネゲート（“Ｈ”レベル）され、プリチャージは終了する。そして、選択ローカルセンスアンプ群１３に接続された接続信号線ＣＮＬＢＬが“Ｌ”レベルとされる（ステップＳ１２、時刻ｔ４）。これにより、選択ローカルセンスアンプ群１３内に含まれるローカルセンスアンプ１７において、ＭＯＳトランジスタ１１０がオフ状態となる。その結果、選択ローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬ０とは電気的に非接続とされる（ステップＳ１４）。引き続きカラムデコーダ３０は、選択ローカルセンスアンプ群１３に接続されたセンス信号線ＬＳＡＯＮを“Ｈ”レベルとする（ステップＳ１５）。その結果、選択ローカルセンスアンプ群１３内に含まれるローカルセンスアンプ１７において、ＭＯＳトランジスタ１１２がオン状態となる。
【００５５】
そして、ロウデコーダ２０がロウアドレス信号ＲＡに基づいて、セレクトゲート線ＳＧ０を選択する（ステップＳ１６）。すなわち、セレクトゲート線ＳＧ０には電圧Ｖcc２が印加される。ワード線ＷＬ０には０Ｖが印加される。なおセレクトゲート線ＳＧ０の選択動作は、例えば時刻ｔ１以前に行われていても良い。
【００５６】
以上によりデータのメモリセルＭＣからの読み出しが開始される（ステップＳ１７）。選択ローカルビット線ＬＢＬ０に読み出されたデータが“１”データである場合（ステップＳ１８）、選択ローカルビット線ＬＢＬ０の電位はプリチャージ電位から低下する。従って、ある時点（図１１では時刻ｔ５）でインバータ１１４の出力は“Ｈ”レベルに反転する。その結果、ＭＯＳトランジスタ１１１はオン状態となり（ステップＳ１９）、グローバルビット線ＧＢＬ０の電位は０Ｖとなる（ステップＳ２０）。
【００５７】
逆に、選択ローカルビット線ＬＢＬ０に読み出されたデータが“０”データである場合（ステップＳ１８）、選択ローカルビット線ＬＢＬ０の電位はプリチャージ電位を維持する。従ってインバータ１１４の出力は“Ｌ”レベルのままであり、ＭＯＳトランジスタ１１１もオフ状態を維持する（ステップＳ２１）。そのため、グローバルビット線ＧＢＬ０の電位もプリチャージ電位で維持される（ステップＳ２２）。
【００５８】
データの読み出しを行っている間の、選択ローカルビット線ＬＢＬ０に関するローカルセンスアンプ１７の様子を図１３に示す。図示するように、ＭＯＳトランジスタ１１２がオン状態とされているので、ＭＯＳトランジスタ１１１のソース電位は０Ｖとされる。そして、ＭＯＳトランジスタ１１１のゲートは、ノードＮ１０の電位の反転信号によって制御される。従って、ノードＮ１０の電位がプリチャージ電位である場合、グローバルビット線ＧＢＬ０は、ＭＯＳトランジスタ１１１、１１２の電流経路を介して接地電位に接続される。
【００５９】
その後、グローバルセンスアンプ５０は、グローバルビット線ＧＢＬ０に読み出されたデータを増幅・反転して、出力信号ＳＡＯＵＴとして入出力バッファ７０へ出力する。
【００６０】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、下記（１）の効果が得られる。  
（１）読み出し動作時における消費電力を低減出来る。  
本実施形態に係るフラッシュメモリであると、読み出し時において、選択メモリセルＭＣが接続されたローカルビット線のみがプリチャージされ、その他の非選択ローカルビット線はプリチャージされない。従って、プリチャージ時における消費電力を削減出来る。この点について、ローカルセンスアンプ１７によってローカルビット線をプリチャージする場合と対比しつつ、以下詳細に説明する。図１４は、ローカルセンスアンプ１７によってローカルビット線をプリチャージする場合のフラッシュメモリの、Ｙ−セレクタ１２、ローカルセンスアンプ群１３、カラムセレクタ４０、及びグローバルセンスアンプ５０の回路図であり、特にグローバルビット線ＧＢＬ０、ＧＢＬ１に関する構成を示している。
【００６１】
図１４において、個々のローカルセンスアンプ１７がローカルビット線のプリチャージを行う。プリチャージを行うため、プリチャージ回路１７は本実施形態に係る図６の構成において次のような変形が加えられる。  
・ＭＯＳトランジスタ１１０が廃される。  
・ＭＯＳトランジスタ１１２のゲートにプリチャージ信号／ＰＲＥが入力される。  
・ゲートに／ＰＲＥが入力され、ソースが電源電圧ＶＤＤに接続され、ドレインがＭＯＳトランジスタ１１３のドレインに接続されたＭＯＳトランジスタ１１５が付加される。  
・ゲートがＶＤＤに接続され、ドレインがノードＮ１０に接続され、ソースがＭＯＳトランジスタ１１３のドレインに接続されたＭＯＳトランジスタ１１６が付加される。  
図１４に示す構成において、プリチャージ信号／ＰＲＥがアサートされることでプリチャージが開始される。この際、プリチャージ信号／ＰＲＥは１つのローカルセンスアンプ群１３に含まれる複数のローカルセンスアンプ１７間で共通に使用される。従って、プリチャージ信号／ＰＲＥがアサートされると、同一のローカルセンスアンプ群１３に含まれる全てのローカルセンスアンプ１７がプリチャージを行う。例えば図１４に示すように、グローバルビット線ＧＢＬ０に対応したメモリセルグループ１４からデータを読み出す場合、グローバルビット線ＧＢＬ０に対応したローカルビット線ＬＢＬ０だけでなく、その他のグローバルビット線ＧＢＬ１〜ＧＢＬ１５に対応したローカルビット線ＬＢＬ０もプリチャージされる。そしてグローバルビット線ＧＢＬ１〜ＧＢＬ１５に対応したローカルビット線ＬＢＬ０は、プリチャージの不要なローカルビット線である。このように、プリチャージの必要なローカルビット線は１本であるにもかかわらず、１５本のローカルビット線がプリチャージされる。従って、プリチャージ時の消費電力が大きくなる。また、消費電力が大きいため、電源電圧の降下を防止するために電源配線を十分に太くする必要があり、フラッシュメモリの面積が増大する問題もある。勿論、プリチャージ信号／ＰＲＥをデコードすることによって、選択メモリセルＭＣに接続されたローカルビット線のみをプリチャージすることも考え得るが、この場合にはデコード回路が新たに必要になり、やはりフラッシュメモリの面積が増大する。
【００６２】
しかし本実施形態に係る構成であると、グローバルセンスアンプ５０によってプリチャージが行われる。図１５は、本実施形態に係るフラッシュメモリの、Ｙ−セレクタ１２、ローカルセンスアンプ群１３、カラムセレクタ４０、及びグローバルセンスアンプ５０の回路図であり、特にグローバルビット線ＧＢＬ０、ＧＢＬ１に関する構成を示している。図示するように、カラムセレクタ４０によって、グローバルセンスアンプ５０には選択ローカルセンスアンプ群１３のみが接続される。そしてＹ−セレクタ１２によって、ローカルビット線ＬＢＬ０のみがローカルセンスアンプ１７に接続される。すなわち、グローバルセンスアンプ５０は、グローバルビット線ＧＢＬ０、センスアンプ１７、及びＭＯＳトランジスタ１６−０を介して、選択メモリセルが接続されたローカルビット線ＬＢＬ０にのみ電気的に接続され、その他のローカルビット線には接続されない。従って、不要なローカルビット線がプリチャージされず、消費電力を削減出来る。そして、消費電力を削減出来ることによって、電源配線の太さは従来と同様にすることが出来る。更に、プリチャージ信号のデコードも不要であるので、デコード回路の面積が増加することなく上記効果が得られる。
【００６３】
また、ローカルセンスアンプ１７の構成も簡略化出来る。本実施形態に係るローカルセンスアンプ１７は、図１４に示す構成におけるＭＯＳトランジスタ１１５が不要である。なぜなら、本実施形態ではグローバルセンスアンプ５０がプリチャージを行うからである。更に、グローバルセンスアンプ５０によって供給される電圧はクランプされているため、図１４におけるＭＯＳトランジスタ１１６も不要である。
【００６４】
（２）読み出し動作を高速化出来る（その１）  
本実施形態に係る読み出し方法であると、プリチャージが終了すると接続信号線ＣＮＬＢＬが“Ｌ”レベルとされ、グローバルビット線とローカルビット線とが電気的に非接続とされる。従って、選択メモリセルＭＣについて見れば、グローバルビット線に存在する容量は無視出来る。そのため、選択メモリセルＭＣは、ローカルビット線上の電荷のみをディスチャージすれば良く（“１”データである場合）、読み出し動作が高速化される。
【００６５】
またグローバルビット線の電位は、インバータ１１４及びＭＯＳトランジスタ１１１、１１２によって制御される。すなわち、インバータ１１４の出力が“Ｈ”レベルの場合には、ＭＯＳトランジスタ１１１がオン状態となる。そして、ＭＯＳトランジスタ１１１、１１２によって、グローバルビット線の電位が０Ｖに近づく。この際、ＭＯＳトランジスタ１１１（及び１１２）のトランジスタサイズ（より具体的には例えばゲート幅）がメモリセルに含まれるトランジスタよりも大きくしておくことで、ＭＯＳトランジスタ１１１（１１２）の電流駆動能力をメモリセルのそれよりも大きく出来る。その結果、グローバルビット線の電位を高速に０Ｖに近づけることができ、読み出し動作を高速化出来る。
【００６６】
次にこの発明の第２の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第１の実施形態で説明したフラッシュメモリにおけるグローバルセンスアンプ５０の構成に関するものである。図１６は、本実施形態に係るフラッシュメモリの備えるグローバルセンスアンプの回路図である。なお、グローバルセンスアンプ５０以外の構成は上記第１の実施形態と同様であるので説明は省略する。
【００６７】
図示するようにグローバルセンスアンプ５０は、ｐチャネルＭＯＳトランジスタ５１、ｎチャネルＭＯＳトランジスタ５２、５４、及びインバータ５３、５５を備えている。ＭＯＳトランジスタ５１は、ゲートにプリチャージ信号／ＰＲＥが入力され、ソースが電源電圧ＶＤＤに接続され、ドレインがＭＯＳトランジスタ５２のドレインに接続されている。ＭＯＳトランジスタ５２は、ゲートがインバータ５３の出力ノードに接続され、ドレインがインバータ５３、５５の入力ノードに接続されている。ＭＯＳトランジスタ５４は、ゲート及びドレインがインバータ５３の低電圧側電源電圧ノードに接続され、ソースが接地電位に接続されている。そして、インバータ５５の出力がグローバルセンスアンプ５０の出力ＳＡＯＵＴとなり、インバータ５３、５５の入力ノードがカラムセレクタ４０に接続される。
【００６８】
インバータ５３は、ｐチャネルＭＯＳトランジスタ５７及びｎチャネルＭＯＳトランジスタ５８を備えている。ＭＯＳトランジスタ５７、６８のゲートは共通接続され、この共通接続ノードがインバータ５３の入力ノードとして機能する。ＭＯＳトランジスタ５７、５８のドレインは共通接続され、この共通接続ノードがインバータ５３の出力ノードとして機能する。ＭＯＳトランジスタ５７のソースは、インバータ５７の高電圧側電源電圧ノードであり、例えば電源電圧ＶＤＤに接続される。ＭＯＳトランジスタ５８のドレインは、インバータ５３の低電圧側電源電圧ノードであり、ＭＯＳトランジスタ５４のゲート及びドレインに接続される。従って、ＭＯＳトランジスタ５４は機能としてはダイオードと等価であり、インバータ５３の低電圧側電源電圧ノードはダイオードを介して接地されていると言うことが出来る。
【００６９】
上記構成のグローバルセンスアンプ５０はプリチャージ時、プリチャージ信号／ＰＲＥが“Ｌ”レベルとされることでグローバルビット線及びローカルビット線のプリチャージを行う。そしてグローバルビット線の電位が０Ｖから上昇していくと、いずれかの時点でインバータ５３の入力ノードの電位がインバータ５３の閾値電圧を超える。その結果、インバータ５３の出力が“Ｈ”レベルから“Ｌ”レベルに反転する。その結果、ＭＯＳトランジスタ５２がオフ状態となり、プリチャージが終了する。
【００７０】
本実施形態に係るグローバルセンスアンプの構成によれば、上記第１の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。  
（３）読み出し動作を高速化出来る（その２）。  
本実施形態に係る構成であると、インバータ５３の低電圧側電源電圧ノードと、低電圧側電源電圧との間にダイオードが設けられている。このダイオードの存在により、インバータ５３の反転閾値、すなわちプリチャージ完了判定閾値が上昇され、その結果読み出し動作を高速化出来る。この点につき、以下説明する。
【００７１】
グローバルセンスアンプ５０によってプリチャージを行う場合、ＭＯＳトランジスタ５１から与えられるプリチャージ電圧（ＶＤＤ）は、グローバルセンスアンプ５０内のＭＯＳトランジスタ５２、カラムセレクタ４０内のＭＯＳトランジスタ４１−０〜４１−１５のいずれか、ローカルセンスアンプ１７内のＭＯＳトランジスタ１１０、及びＹ−セレクタ１２内のＭＯＳトランジスタ１６−０〜１６−３のいずれかを介してローカルビット線に与えられる。従って、この場合にはローカルセンスアンプ１７によってプリチャージを行う場合に比べてプリチャージ能力が劣る。また接続信号線ＣＮＬＢＬの制御信号及びＹ−セレクタ１２のデコード信号には伝搬遅延がある。そのため、ローカルビット線がプリチャージ電位まで十分にプリチャージされる前に、グローバルビット線の電位がインバータ５３の閾値電圧よりも高くなる。すると、インバータ５３の出力はプリチャージを抑制する方向に機能する（インバータ５３の出力がＶＤＤよりも低くなる）。従って、Ｙ−セレクタ１２がいずれかのローカルビット線を選択することにより電荷がグローバルビット線からローカルビット線に移動していく時点では、インバータ５３の出力がＶＤＤよりも低くなる。そのため、この時点におけるグローバルセンスアンプ５０のプリチャージ能力は低下しており、ローカルビット線のプリチャージに時間がかかる。
【００７２】
しかし本実施形態に係る構成であると、ダイオード接続されたＭＯＳトランジスタ５４の閾値分だけ、インバータ５３の反転閾値が高い。従って、ローカルビット線が十分にプリチャージされるまで、インバータ５３の出力がＶＤＤよりも低下することを抑制出来る。すなわち、グローバルセンスアンプ５０のプリチャージ能力の低下を抑制出来、プリチャージ時間を短縮出来る。その結果、読み出し動作を高速化出来る。
【００７３】
図１７は、インバータ５３の入出力特性の一例であり、横軸に入力電圧、縦軸に出力電圧をプロットしたものである。図１７では、参考のためにＭＯＳトランジスタ５４を設けない場合の入出力特性についても示している。図示するように本実施形態に係るインバータ５３の入出力特性は、ＭＯＳトランジスタ５４を設けない場合に比べて、出力反転閾値が上昇（図１７では０．２５Ｖ）している。またダイオードを設けることで、インバータ５３（特にＭＯＳトランジスタ５８の）の漏れ電流を効果的に抑制出来る。従って、図１７おいて領域Ａ１で示したように、従来（領域Ａ１０）に比べて入出力特性の矩形性が高い。すなわち従来に比べて、入力電圧が上昇しても出力電圧が低下しにくく、グローバルセンスアンプ５０のプリチャージ能力を向上出来る。
【００７４】
なお、上記実施形態ではインバータ５３の閾値電圧を上昇させる手段としてダイオードを用いたが、同様の効果を得られるその他の素子、例えば抵抗素子なども使用出来る。インバータの閾値電圧を変化させる手法としてそのほかに、ＭＯＳトランジスタ５７、５８のゲート幅の比率を変化させることも考え得るが、この手法では閾値電圧を大幅に変化させることが困難である。従って、ダイオードを用いることが好ましい。
【００７５】
次にこの発明の第３の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第１、第２の実施形態におけるローカルセンスアンプ１７の構成を改良したものである。図１８は本実施形態に係るローカルセンスアンプ１７の回路図である。なお、グローバルセンスアンプ５０以外の構成は上記第１の実施形態と同様であるので説明は省略する。
【００７６】
本実施形態に係るローカルセンスアンプ１７の構成は、上記第１の実施形態で説明した図６の構成において、インバータ１１４をＮＯＲ型回路に変更したものである。図１８に示すように、インバータ１７はｎチャネルＭＯＳトランジスタ１１０、１１１、１１３及びＮＯＲゲート１１９を備えている。ＭＯＳトランジスタ１１０は、ゲートに接続信号線ＣＮＬＢＬが接続され、ドレインがノード１０に接続され、ソースが対応するグローバルビット線に接続されている。ＭＯＳトランジスタ１１１は、ゲートがＮＯＲゲート１１９の出力ノードに接続され、ドレインが対応するグローバルビット線に接続され、ソースが接地されている。ＭＯＳトランジスタ１１３は、ゲートがリセット信号線ＬＢＬＲＳＴに接続され、ドレインがノード１０及びＮＯＲゲート１１９の入力ノードに接続され、ソースが接地されている。
【００７７】
ＮＯＲゲート１１９は、ｐチャネルＭＯＳトランジスタ１１５、１１６及びｎチャネルＭＯＳトランジスタ１１７、１１８を備えている。ＭＯＳトランジスタ１１５は、ゲートがセンス信号線ＬＳＡＯＮに接続され、ソースが電源電位（例えばＶcc２）に接続され、ドレインがＭＯＳトランジスタ１１６のソースに接続されている。ＭＯＳトランジスタ１１６、１１７は、ゲートがＮＯＲゲート１１９の入力ノードとして機能し、ドレインがＮＯＲゲート１１９の出力ノードとして機能する。ＭＯＳトランジスタ１１７のソースは接地されている。ＭＯＳトランジスタ１１８は、ゲートがセンス信号線ＬＳＡＯＮに接続され、ドレインがＮＯＲゲート１１９の出力ノードとして機能し、ソースが接地されている。
【００７８】
上記構成において、プリチャージ時には、接続信号線ＣＮＬＢＬ及びセンス信号線ＬＳＡＯＮが“Ｈ”レベルとされる。その結果、ＭＯＳトランジスタ１１０、１１８がオン状態とされ、ＭＯＳトランジスタ１１１、１１５がオフ状態とされる。データの読み出し時には、接続信号線ＣＮＬＢＬ及びセンス信号線ＬＳＡＯＮが“Ｌ”レベルとされる。その結果、ＭＯＳトランジスタ１１０、１１８がオフ状態とされ、ＭＯＳトランジスタ１１５がオン状態とされる。そして、読み出しデータが“１”データである場合には、ＭＯＳトランジスタ１１６がオン状態となり、ＮＯＲゲート１１９の出力は“Ｈ”レベルとなる。その結果ＭＯＳトランジスタ１１１がオン状態となり、グローバルビット線の電位がディスチャージされる。他方、読み出しデータが“０”データである場合には、ＭＯＳトランジスタ１１７がオン状態となり、ＮＯＲゲート１１９の出力は“Ｌ”レベルとなる。その結果ＭＯＳトランジスタ１１１がオフ状態となり、グローバルビット線の電位はプリチャージ電位を維持する。
【００７９】
本実施形態に係る構成であると、上記第１、第２の実施形態で説明した（１）乃至（３）の効果に加えて、下記（４）の効果が得られる。  
（４）ローカルセンスアンプの動作信頼性を向上出来る。  
本実施形態に係る構成であると、上記第１の実施形態で説明したローカルセンスアンプ１７のインバータ１１４をＮＯＲゲート１１９に置換している。インバータを用いる場合、状況によっては電源電圧ノードから接地電位ノードに向かって貫通電流が流れることがある。しかし、ＮＯＲゲート１１９を用いることで貫通電流が流れることを防止でき、ローカルセンスアンプ１７の動作信頼性を向上出来る。
【００８０】
次にこの発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３の実施形態におけるデコード回路の配置方法に関する。図１９は、本実施形態に係るフラッシュメモリ３の一部領域のブロック図である。
【００８１】
本実施形態に係るフラッシュメモリ３は、第１の実施形態で説明した構成において、更にセンスアンプデコーダ２１を備えている。センスアンプデコーダ２１は、第１の実施形態で説明したロウデコーダ２０の機能のうち、接続信号線ＣＮＬＢＬ及びセンス信号線ＬＳＡＯＮの選択動作を行う。そして図１９に示すように、センスアンプデコーダ２１はメモリセルアレイ１０を挟んで相対するように配置されている。換言すれば、ロウデコーダ２０は、グローバルビット線ＧＢＬ１５よりもグローバルビット線ＧＢＬ０に接続されるメモリセルを速く選択出来るように配置される。他方、センスアンプデコーダ２１は、グローバルビット線ＧＢＬ０よりもグローバルビット線ＧＢＬ１５に接続されるローカルセンスアンプ１７を速く選択出来るように配置される。
【００８２】
本実施形態に係る半導体記憶装置によれば、上記第１乃至第３の実施形態で説明した（１）乃至（４）の効果に加えて、下記（５）の効果が得られる。  
（５）読み出し動作を高速化出来る（その３）。  
本効果につき図２０を用いて説明する。図２０はメモリセルブロック１１、Ｙ−セレクタ１２、ローカルセンスアンプ群１３、ロウデコーダ２０、及びセンスアンプデコーダ２１のブロック図である。本実施形態に係る構成であると、セレクトゲート線を選択する機能ブロック（ロウデコーダ２０）と、接続信号線ＣＮＬＢＬ及びセンス信号線ＬＳＡＯＮを選択する機能ブロック（センスアンプデコーダ２１）とが分離されている。そして、これらの機能ブロックは、メモリセルアレイ１０を挟んで、ワード線に沿った方向で相対するようにして配置されている。
【００８３】
すると、図２０に示すようにロウデコーダ２０に最も近いグローバルビット線はグローバルビット線ＧＢＬ０であり、最も遠いグローバルビット線はグローバルビット線ＧＢＬ１５である。従って、メモリセルＭＣを選択する際には、グローバルビット線ＧＢＬ０に接続されるメモリセルＭＣが最も速く選択され、グローバルビット線ＧＢＬ１５に接続されるメモリセルＭＣが最も遅く選択される。よって、グローバルビット線ＧＢＬ０に接続されるメモリセルＭＣが最も速くローカルビット線のディスチャージを開始し、グローバルビット線ＧＢＬ１５に接続されるメモリセルＭＣが最も遅くローカルビット線のディスチャージを開始する。
【００８４】
また、センスアンプデコーダ２１に最も近いグローバルビット線はグローバルビット線ＧＢＬ１５であり、最も遠いグローバルビット線はグローバルビット線ＧＢＬ０である。従って、グローバルビット線とローカルビット線との接続を切断する際には、グローバルビット線ＧＢＬ１５が最も速く切断され、グローバルビット線ＧＢＬ０が最も遅く切断される。同様に、ローカルセンスアンプ１７内のＭＯＳトランジスタ１１２は、グローバルビット線ＧＢＬ１５に対応するＭＯＳトランジスタ１１２が最も速くオン状態とされ、グローバルビット線ＧＢＬ０に対応するＭＯＳトランジスタ１１２が最も遅くオン状態とされる。すなわち、ローカルビット線のプリチャージの終了、及びローカルセンスアンプ１７がデータ読み出し状態に移行するタイミングは、グローバルビット線ＧＢＬ０に対応するものよりも、グローバルビット線ＧＢＬ１５に対応するものの方が速い。
【００８５】
従って、セレクトゲート線の選択信号の伝搬遅延が、接続信号線ＣＮＬＢＬ及びセンス信号線ＬＳＡＯＮの選択信号の伝搬遅延によって相殺され、信号の伝搬遅延による動作速度の低下を抑制出来る。
【００８６】
次にこの発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態においてロウデコーダ２０及びカラムデコーダ３０を読み出し系と書き込み系とに分割し、更に上記第４の実施形態を適用したものである。図２１は、本実施形態に係るフラッシュメモリ３のブロック図である。
【００８７】
図示するように本実施形態に係る構成では、上記第１の実施形態で説明したロウデコーダ２０として、読み出し用ロウデコーダ２２及び書き込み用ロウデコーダ２３を備えている。またカラムデコーダ３０として、接続信号線デコーダ２４、センス信号線デコーダ２５、リセット信号線デコーダ２６、読み出し用カラムデコーダ２７、及び書き込み用カラムデコーダ２８を備えている。その他の構成は図１と同様である。
【００８８】
書き込み用ロウデコーダ２３は、ロウアドレス信号ＲＡに基づいて、書き込み時及び消去時においてワード線ＷＬ０〜ＷＬ（ｍ−１）を選択し、選択ワード線に正電圧ＶＰＰまたは負電圧ＶＢＢを印加する。またメモリセルアレイ１０が形成されているｐ型ウェル領域９２に電圧を印加する。読み出し用ロウデコーダ２４は、ロウアドレス信号ＲＡに基づいて、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）を選択し、選択セレクトゲート線に正電圧Ｖcc２を印加する。接続信号線デコーダ２４、センス信号線デコーダ２５、リセット信号線デコーダ２６は、接続信号線ＣＮＬＢＬ、センス信号線ＬＳＡＯＮ、及びリセット信号線ＬＢＬＲＳＴをそれぞれ制御する。読み出し用カラムデコーダ２７は、カラムアドレス信号ＣＡに基づいて、読み出し時において読み出し用カラム選択線ＲＣＳＬのいずれかを選択する。書き込み用カラムデコーダ２８は、カラムアドレス信号ＣＡに基づいて、書き込み時にＹ−セレクタ１２を制御する。書き込み用カラムデコーダ２８の選択動作については後述する。
【００８９】
上記構成において、読み出し用ロウデコーダ２２はワード線に沿った方向でメモリセルブロック１１を挟んで書き込み用ロウデコーダ２３と相対するように配置されている。また、接続信号線デコーダ２４及びセンス信号線デコーダ２５は書き込み用ロウデコーダ２３に近接して配置される。すなわち、接続信号線デコーダ２４及びセンス信号線デコーダ２５は、ワード線に沿った方向でメモリセルアレイ１０を挟んで読み出し用ロウデコーダ２２と相対するように配置されている。図２１の例であると、フラッシュメモリ３は２つのメモリセルアレイ１０を備えている。そして書き込み用ロウデコーダ２３、書き込み用カラムデコーダ２８、接続信号線デコーダ２４、及びセンス信号線デコーダ２５は２つのメモリセルアレイ１０間に配置され、２つのメモリセルアレイ１０の選択動作を行う。
【００９０】
次に本実施形態に係るフラッシュメモリの備えるＹ−セレクタ１２の構成について図２２を用いて説明する。図２２はメモリセルブロック１１及びＹ−セレクタ１２の回路図である。メモリセルブロック１１の構成は、上記第１の実施形態と同様である。なお図２２では、１本のローカルビット線に接続されるメモリセルＭＣの数は４個であるが、この数は一例に過ぎない。
【００９１】
図示するようにＹ−セレクタ１２は、第１の実施形態で説明した読み出し用選択回路１２の他に、書き込み用選択回路１２０及び書き込み禁止用選択回路１３０を備えている。書き込み用選択回路１２０及び書き込み禁止用選択回路１３０は、読み出し用選択回路１２と同様にメモリセルグループ１４毎に設けられている。
【００９２】
書き込み用選択回路１２０の各々は、４つのＭＯＳトランジスタ１２１−０〜１２１−３を備えている。ＭＯＳトランジスタ１２１−０〜１２１−３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１２１−０と１２１−１の電流経路の他端が共通接続され、ＭＯＳトランジスタ１２１−２と１２１−３の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１２１−０と１２１−１の共通接続ノードをノードＮ２０、ＭＯＳトランジスタ１２１−２と１２１−３の共通接続ノードをＮ３０と以下では呼ぶこととする。ＭＯＳトランジスタ１２１−０〜１２１−３のゲートは、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１のいずれかに接続されている。同一行にある書き込み用選択回路１２０に含まれるＭＯＳトランジスタ１２１−０、１２１−２は、同一の書き込み用カラム選択線ＷＣＳＬ０に接続され、同一行にある書き込み用選択回路１２０に含まれるＭＯＳトランジスタ１２１−１、１２１−３は、同一の書き込み用カラム選択線ＷＣＳＬ１に接続される。書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１は、書き込み時において書き込み用カラムデコーダ２８によって選択される。
【００９３】
書き込み用選択回路１２０内のノードＮ２０、Ｎ３０は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ３１のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ３１のそれぞれは、同一列にある書き込み用選択回路１２０のノードＮ２０同士、またはノードＮ３０同士を共通接続する。そして、書き込み時において書き込みデータが書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ３１に与えられる。
【００９４】
次に書き込み禁止用選択回路１３０の構成について説明する。書き込み禁止用選択回路１３０の各々は、４つのＭＯＳトランジスタ１３１−０〜１３１−３を備えている。ＭＯＳトランジスタ１３１−０〜１３１−３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１３１−０〜１３１−３の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。ＭＯＳトランジスタ１３１−０〜１３１−３のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１のいずれかに接続されている。同一行にある書き込み禁止用選択回路１３０に含まれるＭＯＳトランジスタ１３１−０、１３１−２のゲートは、同一の書き込み用カラム選択線ＩＣＳＬ０に接続され、同一行にある書き込み禁止用選択回路１３０に含まれるＭＯＳトランジスタ１３１−１、１３１−３のゲートは、同一の書き込み用カラム選択線ＩＣＳＬ１に接続される。書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１は、書き込み時において書き込み用カラムデコーダ２８によって選択される。
【００９５】
なお、上記第１の実施形態で説明したグローバルビット線ＧＢＬ０〜ＧＢＬ１５は、データの読み出しの際に用いられ、書き込み時には用いられない読み出し用グローバルビット線ＲＧＢＬとして機能する。
【００９６】
次に読み出し用ロウデコーダ２２及び書き込み用ロウデコーダ２３の構成について図２３を用いて説明する。図２３は、読み出し用ロウデコーダ２２、書き込み用ロウデコーダ２３、及びメモリセルアレイ１０の回路図である。書き込み用ロウデコーダ２３は、書き込み時において、メモリセルアレイが形成されたｐ型ウェル領域９２及び全てのセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に負電位ＶＢＢを印加する。また消去時において、全ワード線に負電位ＶＢＢを印加すると共に、ｐ型ウェル領域９２に正電圧ＶＰＰを印加する。読み出し用ロウデコーダ２２は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２を印加する。
【００９７】
上記読み出し用ロウデコーダ２２及び書き込み用ロウデコーダ２３の構成について説明する。まず、読み出し用ロウデコーダ２２の構成について説明する。読み出し用ロウデコーダ２２は、アドレスデコード部１５２及びスイッチ素子群１５１を備えている。アドレスデコード部１５２は、セレクトゲート線ＳＧ毎に設けられ、電源電圧Ｖcc２で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路１５３を備えている。ロウアドレスデコード回路１５３は、ＮＡＮＤゲート１５４及びインバータ１５５を有している。ＮＡＮＤゲート１５４は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ１５５がＮＡＮＤ演算結果を反転してロウアドレスデコード信号として出力する。
【００９８】
スイッチ素子群１５１は、ｎチャネルＭＯＳトランジスタ１５６を有している。ＭＯＳトランジスタ１５６は、セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）毎に設けられている。そして、インバータ１５５の出力が、ＭＯＳトランジスタ１５６の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に与えられる。なお、ＭＯＳトランジスタ１５６のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ１５６はオフ状態とされ、読み出し動作時にはオン状態とされる。
【００９９】
次に、書き込み用ロウデコーダ２３の構成について説明する。書き込み用ロウデコーダ２３は、アドレスデコード部１４０及びスイッチ素子群１４１を備えている。アドレスデコード部１４０は、ワード線ＷＬ０〜ＷＬ（ｍ−１）毎に設けられ、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得るロウアドレスデコード回路１４２を備えている。ロウアドレスデコード回路１４２は、ＮＡＮＤゲート１４３及びインバータ１４４を有している。ＮＡＮＤゲート１４３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ１４４がＮＡＮＤ演算結果を反転してロウアドレスデコード信号として出力する。ＮＡＮＤゲート１４３及びインバータ１４４の電源電圧はＶＣＧＮＷノード及びＶＣＧＰＷノードから与えられる。ＶＣＧＮＷノードには０Ｖまたは正電圧ＶＰＰが印加される。またＶＣＧＰＷノードには０Ｖまたは負電圧ＶＢＢが印加される。
【０１００】
スイッチ素子群１４１は、ｎチャネルＭＯＳトランジスタ１４５を有している。ＭＯＳトランジスタ１４５はセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）毎に設けられている。そしてＭＯＳトランジスタ１４５の電流経路を介してセレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）はＶＳＧＰＷノードに接続される。ＶＳＧＰＷノードには負電圧ＶＢＢが印加される。
【０１０１】
次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【０１０２】
＜書き込み動作＞  
データの書き込みは、同一のワード線に接続された複数のメモリセルＭＣについて一括して行われる。但し、同一のメモリセルブロックＢＬＫのうちで同時にデータが書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。以下、図２２において書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に接続されるメモリセルグループに着目して、ワード線ＷＬ０及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込む場合を例に説明する。
【０１０３】
まず書き込み禁止電圧ＶＰＩとして０Ｖが与えられる。そして、書き込み用ロウデコーダ２３によってワード線ＷＬ０が選択され、選択ワード線ＷＬ０に正電圧ＶＰＰが印加される。またＶＳＧＰＷノードには負電圧ＶＢＢが与えられる。そして書き込み用ロウデコーダ２３においてＭＯＳトランジスタ１４５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）に負電位ＶＢＢが印加される。更に、書き込み用ロウデコーダ２３によってｐ型ウェル領域９２に負電位ＶＢＢが印加される。なお、書き込み時において信号ＺＩＳＯＧは“Ｌ”レベルとされており、読み出し用ロウデコーダ２２のロウアドレスデコード回路１５２は、セレクトゲート線から電気的に分離されている。
【０１０４】
また、選択ワード線ＷＬ０を含むメモリセルブロック１１に対応する書き込み用選択回路１２０に接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０が、書き込み用カラムデコーダ２８によって選択される。これにより、書き込み用選択回路１２０内のＭＯＳトランジスタ１２１−０、１２１−２がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。
【０１０５】
また、選択ワード線ＷＬ０を含まないメモリセルブロック１１に対応する書き込み用選択回路１２０に接続された書き込み用カラム選択線は全て非選択とされる。そのため、選択ワード線を含まないメモリセルブロック１１に対応する書き込み用選択回路１２０内のＭＯＳトランジスタ１２１−０〜１２１−３はオフ状態とされる。
【０１０６】
更に読み出し用カラムデコーダ２７は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ３１０〜３１３はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
【０１０７】
更に、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ１３１−１、１３１−３をオン状態とすべく、書き込み用カラムデコーダ２８は書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ１３１−０、１３１−２に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ１３１−０、１３１−２はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。
【０１０８】
上記の結果、書き込み用選択回路１２０内のＭＯＳトランジスタ１２１−０を介して、書き込み用グローバルビット線ＷＧＢＬ０から、ローカルビット線ＬＢＬ０に書き込みデータ（ＶＢＢまたは０Ｖ）が与えられる。更に、ＭＯＳトランジスタ１２１−２を介して、書き込み用グローバルビット線ＷＧＢＬ１から、書き込みデータ（ＶＢＢまたは０Ｖ）が与えられる。
【０１０９】
＜読み出し動作＞  
次に読み出し動作について説明する。読み出し動作時には、書き込み用カラムデコーダ２８は全ての書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ０を非選択とし、全ての書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１を非選択とする。その結果、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み用グローバルビット線及び書き込み禁止電圧ＶＰＩと非接続とされる。
【０１１０】
そして、読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、読み出し用ロウデコーダ２２のＭＯＳトランジスタ１５６がオン状態とされる。そして読み出し用ロウデコーダ２２はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２）する。また、書き込み用ロウデコーダ２３は全てのワード線ＷＬ０〜ＷＬ（ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域９２の電位ＶＰＷを０Ｖとする。更に、ソース線の電位が０Ｖとされる。なお、読み出し時において信号ＷＳＧは“Ｌ”レベルとされ、ＶＳＧＰＷノードとセレクトゲート線とは電気的に分離されている。  
その他の動作は第１の実施形態で説明したとおりである。
【０１１１】
＜消去動作＞  
次に消去動作について説明する。消去動作にあたっては、ＭＯＳトランジスタ１６−０〜１６−３、１２１−０〜１２１−３、１３１−０〜１３１−３の全てがオフ状態とされる。そして書き込み用ロウデコーダ２３は、全てのワード線ＷＬ０〜ＷＬ（ｍ−１）に負電圧ＶＢＢを印加する。更に、ｐ型ウェル領域９２に正電位ＶＰＰを印加する。なお、消去時においては信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされている。
【０１１２】
その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってｐ型ウェル領域９２に引き抜かれる。これにより、全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。なお、セレクトゲート線の電位は、ｐ型ウェル領域９２とのカップリングによってほぼＶＰＰにまで上昇する。勿論、セレクトゲート線ＳＧ０〜ＳＧ（ｍ−１）にＶＳＧＰＷノードから負電圧ＶＢＢを印加しても良い。
【０１１３】
上記のように、ロウデコーダが書き込み用と読み出し用とに分割された構成にも、上記第１乃至第４の実施形態が適用出来る。
【０１１４】
次にこの発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は上記第１乃至第５の実施形態に係るＬＳＩのテスト動作のための構成に関するものである。図２４は、フラッシュメモリ３の一部領域のブロック図である。
【０１１５】
図示するように、グローバルセンスアンプ５０の出力ノードＳＡＯＵＴは、テスト用モニタ端子６０に接続されている。テスト用モニタ端子６０は、フラッシュメモリ３の動作をテストする際に、例えばメモリセルＭＣに流れるセル電流を測定するために用いられる。
【０１１６】
本実施形態に係る構成であると、上記第１乃至第４の実施形態で説明した（１）乃至（５）の効果に加えて、下記（６）の効果が得られる。  
（６）ＬＳＩの面積増加を抑制しつつ、テスト動作を簡略化出来る。  
グローバルセンスアンプだけでなくローカルセンスアンプを用いる場合、ローカルセンスアンプを用いない場合に比べてテスト動作が複雑化するのが通常である。これは、ローカルセンスアンプがプリチャージを行う機能を有することに起因する。例えばテスト動作時にセル電流を測定する際などの場合、グローバルビット線は使用出来ない。そのため、ローカルセンスアンプに外部出力用のトランジスタと外部出力用の金属配線とが設けられ、このトランジスタと金属配線を用いてテスト用の信号の入出力が行われる。従って、テストの為の新たな回路が必要となり、ＬＳＩの面積増加の原因となる。
【０１１７】
しかし本実施形態に係る構成であると、グローバルセンスアンプ５０によってプリチャージを行う。従って、テスト時においてもグローバルビット線を使用してテスト信号を与える／読み出すことが出来る。例えばセル電流を読み出す場合、セル電流はＹ−セレクタ１２、ローカルセンスアンプ１７、及びグローバルビット線を介してテスト用モニタ端子６０に読み出される。すなわち、通常のデータの読み出し動作と同様の手法を用いてテストを行うことが出来る。従ってテストの為の新たな回路を追加する必要が無いため、ＬＳＩの面積増加を抑制しつつ、テスト動作を簡略化できる。
【０１１８】
次にこの発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態において、２Ｔｒフラッシュメモリの代わりに３Ｔｒ−ＮＡＮＤ型フラッシュメモリを用いたものである。図２５は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルブロック１１の回路図である。なお、メモリセルブロック１１以外の構成は第１乃至第６の実施形態で説明したとおりであるので説明は省略する。
【０１１９】
図示するようにメモリセルブロック１１は、マトリクス状に配置された（ｍ×ｎ）個のメモリセルＭＣを備えている。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【０１２０】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（ｍ−１）のいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤ（ｍ−１）のいずれかに共通接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳ（ｍ−１）のいずれかに共通接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。そしてメモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続される。
【０１２１】
上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリの場合であっても、上記第１乃至第６の実施形態が適用出来る。
【０１２２】
次にこの発明の第８の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態において２Ｔｒフラッシュメモリの代わりにＮＡＮＤ型フラッシュメモリを用いたものである。図２６は、ＮＡＮＤ型フラッシュメモリのメモリセルブロックの回路図である。なお、メモリセルブロック１１以外の構成は第１乃至第６の実施形態で説明したとおりであるので説明は省略する。
【０１２３】
メモリセルブロック１１は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。
【０１２４】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ７のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【０１２５】
上記のようなＮＡＮＤ型フラッシュメモリであっても、上記第１乃至第６の実施形態が適用出来る。
【０１２６】
次にこの発明の第９の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第８の実施形態で説明したフラッシュメモリを同一のチップ上に混載したシステムＬＳＩに係るものである。図２７は、本実施形態に係るシステムＬＳＩのブロック図である。
【０１２７】
図示するように、システムＬＳＩ４００は、ＭＣＵ４０１、Ｉ／Ｏ回路４０５、及び同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ４０２、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３並びに２Ｔｒフラッシュメモリ４０４を備えている。
【０１２８】
ＮＡＮＤ型フラッシュメモリ４０２は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリ４０２の構成は上記第８の実施形態で説明したとおりである。
【０１２９】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、ＬＳＩ４００へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３の構成は、上記第７の実施形態で説明したとおりである。
【０１３０】
２Ｔｒフラッシュメモリ４０４は、ＭＣＵ４０１が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ４０４の構成は上記第１乃至第６の実施形態で説明した通りである。
【０１３１】
ＭＣＵ４０１は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ４０４から読み出したプログラムに基づいた処理を行う。この際ＭＣＵ４０１は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ４０４にアクセスする。ＭＣＵ４０１の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ４０２に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更にＭＣＵ４０１は、ＮＡＮＤ型フラッシュメモリ４０２に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３から所定のデータを読み出す。そしてＭＣＵ４０１は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ４０２へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ４０２へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ４０２内のデータへのアクセスが行われる。すなわち、ＭＣＵ４０１は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ４０２へトリガをかけ、データの読み出し（書き込み）を行う。
【０１３２】
Ｉ／Ｏ回路４０５は、ＬＳＩ４００と外部との信号の授受を制御する。
【０１３３】
上記構成のシステムＬＳＩ４００において、ＮＡＮＤ型フラッシュメモリ４０２、４０３、４０４が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及び制御ゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ４０２〜４０４間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。
【０１３４】
２Ｔｒフラッシュメモリ４０２は、書き込み及び消去時に正電圧と負電圧を用いている。従って、２Ｔｒフラッシュメモリ４０２が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ４０２や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度を高速化出来る。
【０１３５】
また２Ｔｒフラッシュメモリ４０４は、ＭＣＵ４０１が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ４０４は高速動作が可能である。従って、ＭＣＵ４０１がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ４０４から直接読み出すことが出来る。その結果ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
【０１３６】
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、消去単位がＮＡＮＤ型フラッシュメモリ４０２ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４０３は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
【０１３７】
また従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ４０２内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ４０４に保持させ、ＭＣＵ４０１によって上記制御を行わせれば良いからである。ＭＣＵ４０１は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ４０２に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ４０１の能力と、本来ＭＣＵ４０１が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ４０２の制御を行っても良い。
【０１３８】
上記のように、この発明の第１乃至第９の実施形態に係る半導体記憶装置及びその制御方法であると、ローカルセンスアンプとグローバルセンスアンプとを用いた半導体メモリにおいて、グローバルセンスアンプによってプリチャージを行っている。これにより、不要なローカルビット線をプリチャージせず、必要なローカルビット線のみプリチャージ出来る。従って、半導体メモリの消費電力を削減できる。なお、上記実施形態ではフラッシュメモリの場合を例に挙げて説明したが、ビット線のプリチャージ及びディスチャージによってデータを読み出す半導体メモリ全般に適用でき、例えばＤＲＡＭ、ＭＲＡＭ、強誘電体メモリなどにも適用出来る。
【０１３９】
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図２８にメモリカードの例を示した。図２８に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０１４０】
メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０１４１】
図２９に別のメモリカードの例を示した。図２８に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
【０１４２】
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０１４３】
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
【０１４４】
図３０は、別のアプリケーションを示す。図３０に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
【０１４５】
図３１に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【０１４６】
図３２に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０１４７】
別のアプリケーションを図３３、図３４に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
【０１４８】
すなわち、この発明の第１乃至第９の実施形態に係る半導体記憶装置は、  
１．メモリセルがマトリクス状に配置されたメモリセルアレイと、  
同一列にある前記メモリセルを共通接続する複数の第１ビット線と、  
複数の前記第１ビット線を共通接続する複数の第２ビット線と、  
前記第２ビット線毎に設けられ、前記第２ビット線と前記第１ビット線との接続を制御し、且つ前記メモリセルから前記第１ビット線に読み出されたデータに応じて前記第２ビット線の電位を制御する第１センスアンプと、  
前記第２ビット線及び前記第１センスアンプを介して前記第１ビット線をプリチャージし、且つ前記メモリセルからデータを読み出した際に前記第２ビット線の電位を増幅する第２センスアンプとを具備する。  
２．上記１において、前記第２センスアンプは、プリチャージ電圧を前記第２ビット線に印加するプリチャージ回路と、前記第２ビット線と前記プリチャージ回路とを接続するスイッチ回路と、前記第２ビット線の電位を反転させ、該反転信号により前記スイッチ回路を制御するインバータと、前記インバータの反転閾値を制御する閾値制御回路とを備える。  
３．上記１または２において、同一行にある前記メモリセルを共通接続するワード線と、  
読み出し時においていずれかの前記ワード線を選択するロウデコーダと、  
前記第１センスアンプの動作を制御するセンスアンプ制御回路とを更に備え、前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている。  
更にこの発明の実施形態に係る半導体記憶装置の制御方法は、  
４．ビット線が第１ビット線と第２ビット線とに階層化され、前記第１ビット線にメモリセルが接続され、複数の前記第１ビット線毎に第１センスアンプが設けられ、前記第１センスアンプ毎に前記第２ビット線が設けられ、複数の前記第２ビット線毎に第２センスアンプが設けられた半導体記憶装置の制御方法であって、いずれかの前記第２ビット線が前記第２センスアンプに接続されるステップと、  
前記第１センスアンプが前記第２ビット線といずれかの前記第１ビット線とを接続するステップと、  
前記第２センスアンプが、前記第２ビット線と前記第１センスアンプとを介して前記第１ビット線をプリチャージするステップと、  
前記プリチャージの後、前記第１センスアンプが前記第２ビット線と前記第１ビット線とを非接続とするステップと、  
前記第２ビット線と前記第１ビット線とが非接続とされた後、前記プリチャージされた前記第１ビット線に前記メモリセルからデータを読み出すステップと、  
前記第１ビット線に“１”データが読み出された場合、前記第１センスアンプが前記第２ビット線の電位を変動させ、前記第１ビット線に“０”データが読み出された場合、前記第１センスアンプが前記第２ビット線の電位を前記プリチャージ時の電位に維持するするステップとを具備する。  
５．上記４において、前記第１ビット線にデータが読み出された後、前記第２ビット線の電位が、前記半導体記憶装置をテストする際に用いられる外部モニタ端子に読み出されるステップを更に備える。  
６．上記１において、前記第１センスアンプは、前記第２ビット線を前記第１ビット線に接続する第１スイッチ回路と、前記第２ビット線を接地電位に接続する第２スイッチ回路と、前記第１ビット線の電位に応じて前記第２スイッチ回路の動作を制御する読み出し制御回路とを備える。  
７．上記６において、前記第１スイッチ回路は、前記第１ビット線がプリチャージされる期間は前記第２ビット線を前記第１ビット線に接続し、前記メモリセルからデータを読み出す期間は非接続とし、  
前記読み出し制御回路は、前記メモリセルから“１”データが読み出された際、前記第２スイッチ回路に前記第２ビット線と前記接地電位とを接続させる。  
８．上記６において、前記第１センスアンプの動作を制御するセンスアンプ制御回路を更に備え、  
前記第１スイッチ回路は、電流経路の一端が前記第２ビット線に接続され、他端が前記第１ビット線に接続され、ゲートが前記センスアンプ制御回路によって制御される第１ＭＯＳトランジスタを含み、  
前記第２スイッチ回路は、電流経路の一端が前記第２ビット線に接続され、ゲートが前記読み出し制御回路によって制御される第２ＭＯＳトランジスタと、電流経路の一端が前記第２ＭＯＳトランジスタの電流経路の他端に接続され、他端が前記接地電位に接続され、ゲートが前記センスアンプ制御回路によって制御される第３ＭＯＳトランジスタとを含み、  
前記ロウデコーダと前記センスアンプ制御回路とは、前記ワード線に沿った方向で前記メモリセルアレイを挟んで相対するように配置されている。  
９．上記６において、前記第２スイッチ回路は、前記メモリセルよりも高い電流駆動能力を有する。  
１０．上記２において、前記インバータは、該インバータが動作するための高電圧電源及び低電圧電源がそれぞれ与えられる高電圧側電源端子及び低電圧側電源端子を備え、  
前記閾値制御回路は、前記低電圧側電源端子と接地電位との間に接続されたダイオードを含む。  
１１．上記３において、前記第１センスアンプは、前記センスアンプ制御回路による制御に応じて前記第２ビット線を前記第１ビット線に接続する第１スイッチ回路と、前記センスアンプ制御回路による制御と、前記第１ビット線の電位とに応じて前記第２ビット線を接地電位に接続する第２スイッチ回路とを備える。  
１２．上記１１において、前記センスアンプ制御回路は、前記第１ビット線がプリチャージされる期間は前記第２ビット線が前記第１ビット線に接続され、前記メモリセルからデータが読み出される期間は非接続とされるよう前記第１スイッチ回路を制御し、  
前記第１ビット線がプリチャージされる期間は前記第２スイッチ回路を非動作状態とし、前記メモリセルからデータが読み出される期間は動作状態とし、  
前記第２スイッチ回路は前記動作状態において、前記メモリセルから“１”データが読み出された際、前記第２ビット線を前記接地電位に接続する。  
１３．上記１２において、前記第２スイッチ回路は、前記メモリセルよりも高い電流駆動能力を有する。  
更にこの発明の実施形態に係るメモリカードは、  
１４．上記１記載の半導体記憶装置を備える。  
１５．上記１４において、前記半導体記憶装置を制御する制御回路を更に備える。
【０１４９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１５０】
【図１】この発明の第１の実施形態に係るシステムＬＳＩのブロック図。
【図２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイのブロック図。
【図３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルブロックの回路図。
【図４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルブロックの断面図。
【図５】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるＹ−セレクタ、ローカルセンスアンプ群、カラムセレクタ、及びグローバルセンスアンプの回路図。
【図６】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるローカルセンスアンプの回路図。
【図７】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルグループの回路図であり、書き込み動作の様子を示す図。
【図８】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルグループの回路図であり、消去動作の様子を示す図。
【図９】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルグループの回路図であり、読み出し動作の様子を示す図。
【図１０】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作のフローチャート。
【図１１】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時における各種信号のタイミングチャート。
【図１２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるローカルセンスアンプの等価回路図であり、プリチャージ時の様子を示す図。
【図１３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるローカルセンスアンプの等価回路図であり、ディスチャージ時の様子を示す図。
【図１４】フラッシュメモリの備えるＹ−セレクタ、ローカルセンスアンプ群、カラムセレクタ、及びグローバルセンスアンプの回路図であり、プリチャージの様子を示す図。
【図１５】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるＹ−セレクタ、ローカルセンスアンプ群、カラムセレクタ、及びグローバルセンスアンプの回路図であり、プリチャージの様子を示す図。
【図１６】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるグローバルセンスアンプの回路図。
【図１７】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるグローバルセンスアンプに含まれるインバータの入出力特性を示すグラフ。
【図１８】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるローカルセンスアンプの回路図。
【図１９】この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの一部領域のブロック図。
【図２０】この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの一部領域のブロック図。
【図２１】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの一部領域のブロック図。
【図２２】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図。
【図２３】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、読み出し用ロウデコーダ、及び書き込み用ロウデコーダの回路図。
【図２４】この発明の第６の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの一部領域のブロック図。
【図２５】この発明の第７の実施形態に係るフラッシュメモリの備えるメモリセルブロックの回路図。
【図２６】この発明の第８の実施形態に係るフラッシュメモリの備えるメモリセルブロックの回路図。
【図２７】この発明の第９の実施形態に係るＬＳＩのブロック図。
【図２８】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図２９】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図３０】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。
【図３１】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図３２】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図３３】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図３４】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【０１５１】
１…システムＬＳＩ、２…ＣＰＵ、３…フラッシュメモリ、１０…メモリセルアレイ、１１…メモリセルブロック、１２…Ｙ−セレクタ、１３…ローカルセンスアンプ群、１４…メモリセルグループ、１５…読み出し用選択回路、１６−０〜１６−３、４１−０〜４１−１５、５１、５２、５４、５７、５８、１１０〜１１３、１１５〜１１８、１２１−０〜１２１−３、１３１−０〜１３１−３…ＭＯＳトランジスタ、１７…ローカルセンスアンプ、１９…ＮＯＲゲート、２０…ロウデコーダ、２１…センスアンプデコーダ、２２…読み出し用ロウデコーダ、２３…書き込み用ロウデコーダ、２４…接続信号線デコーダ、２５…センス信号線デコーダ、２６…リセット信号線デコーダ、２７…読み出し用カラムデコーダ、２８…書き込み用カラムデコーダ、３０…カラムデコーダ、４０…カラムセレクタ、５０…グローバルセンスアンプ、５３、５５、１１４…インバータ、６０…電圧発生回路、７０…入出力バッファ、８０…ライトステートマシーン、１２０…書き込み用選択回路、１３０…書き込み禁止用選択回路、１６０…テスト用モニタ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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