(57)【要約】      （修正有）【課題】光リソグラフィ・マスクにより集積回路を作成する際の欠点を補償する側壁イメージ転写プロセスのためのマスク設計を提供することにある。【解決手段】エッジ・ベースのイメージ転写プロセスは、メサの側壁上にエッチマスキング媒体を、例えば、窒化物を付着させることと、メサを除去させることを含み、それにより側壁構造が残される。そのエッジ・ベースのイメージ転写マスク・プロセスの使用を最適化する集積回路の形成用の１組のマスク・セットに集積回路設計を変換するための方法を対象とする。【選択図】図１
2007133395.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）を形成するためのエッジ・ベースのパターン転写プロセスを最適化する複数のマスクにＩＣデザインを変換するための方法であって、
複数のＩＣ形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記最適化された数のエッジ・ベースのイメージ転写形状の残余セクションを除去するブロック・マスクを生成するステップと、
前記ＩＣパターン内の残りのＩＣ形状を形成するためにリソグラフィ・マスクを生成するステップと、
を含む、方法。
【請求項２】
エッジ・ベースのイメージ転写マスクを生成する前記ステップが、
前記ＩＣパターン内の前記最適化された数のエッジ・ベースのイメージ転写形状のために、前記複数内でエッジ・ベースのイメージ転写形状セットを選択するステップ
をさらに含む、請求項１に記載の方法。
【請求項３】
前記エッジ・ベースのイメージ転写形状の前記生成時のエラーに基づいて、前記セットを反復的に削減するステップ
をさらに含む、請求項２に記載の方法。
【請求項４】
前記削減されたエッジ・ベースのイメージ転写形状のセット内で、それぞれのエッジ・ベースのイメージ転写形状について、最も好都合なエッジ・ベースのイメージ転写形状を選択的に選び、それにより、エッジ・ベースのイメージ転写形状の最終セットを作成するステップ
をさらに含む、請求項３に記載の方法。
【請求項５】
選択的に選ぶ前記ステップが、
エッジ・ベースのイメージ転写形状の前記最終セットの周りに排除エリアを画定し、エッジ・ベースのイメージ拡張に応じて少なくとも部分的なＩＣ障害を引き起こす恐れがあるエッジ・ベースのイメージ転写形状の拡張を実質的に防止するステップ
をさらに含む、請求項４に記載の方法。
【請求項６】
集積回路（ＩＣ）を形成するためのエッジ・ベースのパターン転写プロセスを最適化する複数のマスクにＩＣデザインを変換するための方法であって、
複数の形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記ＩＣパターン内の前記最適化された数のエッジ・ベースのイメージ転写形状のために、前記複数内でエッジ・ベースのイメージ転写形状セットを選択するステップと、
前記エッジ・ベースのイメージ転写形状の前記生成時のエラーに基づいて、前記セットを反復的に削減するステップと、
を含む、方法。
【請求項７】
集積回路（ＩＣ）を形成するためのエッジ・ベースのパターン転写プロセスを最適化する複数のマスクにＩＣデザインを変換するための方法であって、
複数の形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記ＩＣパターン内の前記最適化された数のエッジ・ベースのイメージ転写形状のために、前記複数内でエッジ・ベースのイメージ転写形状セットを選択するステップであって、前記セット内のそれぞれのエッジ・ベースのイメージ転写形状がバイナリのエッジ・ベースのイメージ転写製造オプションを含むステップと、
それぞれのエッジ・ベースのイメージ転写形状について、最も好都合なエッジ・ベースのイメージ転写バイナリ製造オプションを選択的に選び、それにより、エッジ・ベースのイメージ転写形状の最終セットを作成するステップと、
を含む、方法。
【請求項８】
集積回路（ＩＣ）を形成するためのエッジ・ベースのパターン転写プロセスを最適化する複数のマスクにＩＣデザインを変換するための方法であって、
複数のＩＣ形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記ＩＣパターン内の前記最適化された数のエッジ・ベースのイメージ転写形状のために、前記複数内でエッジ・ベースのイメージ転写形状セットを選択するステップと、
エッジ・ベースのイメージ転写形状の前記セットの周りに排除エリアを画定し、エッジ・ベースのイメージ拡張に応じて少なくとも部分的なＩＣ障害を引き起こす恐れがあるエッジ・ベースのイメージ転写形状の拡張を実質的に防止するステップと、
を含む、方法。
【請求項９】
前記最適化された数のエッジ・ベースのイメージ転写形状が、前記ＩＣパターン内の拡散エリアの上に何れのポリシリコン線も含む、請求項１、６、７または８の何れかに記載の方法。
【請求項１０】
前記最適化された数のエッジ・ベースのイメージ転写形状が、前記ＩＣを形成するコストを最小限にする形状セットを含む、請求項１、６、７または８の何れかに記載の方法。
【請求項１１】
前記最適化された数のエッジ・ベースのイメージ転写形状が、ＩＣ性能を最適化する形状セットを含む、請求項１、６、７または８の何れかに記載の方法。
【請求項１２】
前記エッジ・ベースのイメージ転写が、側壁イメージ転写およびそれに代わる位相シフト・マスクのうちの一方を含む、請求項１、６、７または８の何れかに記載の方法。
【請求項１３】
コンピュータに、複数のＩＣ形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記最適化された数のエッジ・ベースのイメージ転写形状の残余セクションを除去するブロック・マスクを生成するステップと、
前記ＩＣパターン内の残りのＩＣ形状を形成するためにリソグラフィ・マスクを生成するステップ、
を実行させるためのプログラム。
【請求項１４】
コンピュータに、複数の形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記ＩＣパターン内の前記最適化された数のエッジ・ベースのイメージ転写形状のために、前記複数内でエッジ・ベースのイメージ転写形状セットを選択するステップと、
前記エッジ・ベースのイメージ転写形状の前記生成時のエラーに基づいて、前記セットを反復的に削減するステップと、
を実行させるためのプログラム。
【請求項１５】
コンピュータに、複数の形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記ＩＣパターン内の前記最適化された数のエッジ・ベースのイメージ転写形状のために、前記複数内でエッジ・ベースのイメージ転写形状セットを選択するステップであって、前記セット内のそれぞれのエッジ・ベースのイメージ転写形状がバイナリのエッジ・ベースのイメージ転写製造オプションを含むステップと、
それぞれのエッジ・ベースのイメージ転写形状について、最も好都合なエッジ・ベースのイメージ転写バイナリ製造オプションを選択的に選び、それにより、エッジ・ベースのイメージ転写形状の最終セットを作成するステップ、
を実行させるためのプログラム。
【請求項１６】
コンピュータに、複数のＩＣ形状を含むＩＣパターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクを生成するステップと、
前記ＩＣパターン内の前記最適化された数のエッジ・ベースのイメージ転写形状のために、前記複数内で１組のエッジ・ベースのイメージ転写形状セットを選択するステップと、
エッジ・ベースのイメージ転写形状の前記セットの周りに排除エリアを画定し、エッジ・ベースのイメージ拡張に応じて少なくとも部分的なＩＣ障害を引き起こす恐れがあるエッジ・ベースのイメージ転写形状の拡張を実質的に防止するステップと、
を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路の形成に関し、詳細には、エッジ・ベースのパターン転写（edge based pattern transfer）プロセスにより前記集積回路の形成を最適化するマスク・セットに集積回路パターンを変換するための方法に関する。
【背景技術】
【０００２】
集積回路（「ＩＣ」）業界は、電子デバイスがより高速になるとともに無限に小さくなるよう努力している。したがって、ＩＣ業界は、寸法制御（dimensional control）が改善されたＩＣ構造体（IC feature）を形成する方法を求める要求によって推進されている。寸法制御が改善されたＩＣ形成により、さらに小さいＩＣ構造体が作成され、それにより、ＩＣの回路密度が増加する。回路密度の増加により、より高いチップ性能がもたらされる。したがって、寸法制御が改善されたＩＣ構造体を形成する改良型の方法を開発することにより、相当な経済的利点を得ることができる。２通りの従来技術のＩＣ形成方法としては、光リソグラフィ（opticallithography）と側壁イメージ転写（「ＳＩＴ：sidewall image transfer」）を含む。
【０００３】
一方の従来技術のＩＣ形成方法である光リソグラフィは、半導体基板とこのような基板上に付着させた様々なフィルムを光源の使用によって順次変更するパターン形成操作を含む。感光性ポリマ・フィルム、たとえば、フォトレジストまたはレジストの層を基板上にコーティングし、続いて、マスタ・ステンシル、すなわち、フォトマスクまたはマスクを通してレジストを光源に対して露光する。マスクは、レジストに転写された線および空間などのパターン形成されたＩＣ構造体を含む。レジストを露光した後、光リソグラフィ・ツールはレジストを溶剤に浸す。溶剤は、レジストに転写された構造体を画定する。
【０００４】
光リソグラフィ・ツールは光源の波長によって制限されるので、この光リソグラフィという従来技術の方法は問題を含むものである。たとえば、ＩＣ構造体が４５．０ｎｍという線幅まで小さくなると、光リソグラフィではこのような小さい線幅のＩＣ構造体を形成できないことがますます問題を含むものになる。無限に小さくなるＩＣ構造体を形成することに加えて、光リソグラフィは、寸法制御が高まったＩＣ構造体を作成する能力を持たなければならない。たとえば、電界効果トランジスタのゲートは、光リソグラフィによって形成されたこのような構造体の１つであり、その公称幅の±１０％を上回るように制御されなければならない。しかし、回折効果（diffraction effect）により、このように寸法制御されたＩＣ構造体を生み出す（deliver）光リソグラフィの能力が制限される。光リソグラフィがＩＣ構造体を提供する際の正確さは、転写中のＩＣ構造体の解像度に反比例する。光リソグラフィによって生産されるＩＣ構造体は、光リソグラフィ・ツールの最小解像度を上回る線幅に制限され、それは最終的にレジストを露光するために光リソグラフィが使用する光源の波長（「λ」）によって制限される。少なくともこれらの理由により、光リソグラフィは不十分なものである。
【０００５】
もう１つの従来技術のＩＣ形成方法であるＳＩＴと、さらにエッジ・ベースのイメージ転写プロセスは、メサ（mesa）の側壁上にエッチマスキング媒体（etch-masking medium）、たとえば、窒化物を付着させることと、メサを除去することを含み、それにより側壁構造が残される。側壁構造は、狭いＩＣ構造体のパターン形成のための１次イメージ転写媒体として作用する。
【０００６】
ＳＩＴは光リソグラフィという従来技術の方法より寸法制御が改善されているが、ＳＩＴ操作ごとに１つのＩＣ構造体サイズしか形成できず、閉ループ・トポグラフィしか作成できず、ＳＩＴは包括的ではないＩＣ構造体形状ライブラリを有し、換言すれば、ＳＩＴでは特定のＩＣ構造体形状しか形成できないので、ＳＩＴという従来技術の方法は問題を含むものである。寸法制御は重要であるが、場合によっては、他の考慮事項、たとえば、構造体サイズの拡大、チップ性能、およびコストに対して、寸法制御が２次的なものになる。ＳＩＴでは、このような他の考慮事項が最も重要なものになる場合、ＩＣ設計者は所望のＩＣ構造体を作成するためにＳＩＴから光リソグラフィに頼らなければならない。このような考慮事項に加えて、ＳＩＴでは限られた数の形状、より具体的には、閉ループ形状しか作成できないので、ＳＩＴは不利である。ＳＩＴでは形成できない形状を形成しなければならない場合、ＩＣ設計者はＳＩＴから光リソグラフィに頼らなければならない。ＳＩＴが問題を含むもう１つの理由は、エッジ・ベースの画像処理プロセスを実行するために必要なマスク・セットにＩＣレイアウトを変換することに関連する難題である。要するに、ＳＩＴは寸法制御については改善されているが、光リソグラフィに対する依存状態を完全に排除するわけではない。少なくともこれらの理由により、ＳＩＴ単独では不十分である。ＳＩＴはエッジ・ベースのイメージ転写プロセスであるが、それに代わる位相シフト（alternating phase shift）はＳＩＴと同様の利点および欠点を有するもう１つのエッジ・ベースのイメージ転写プロセスであることに留意されたい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
当技術分野で必要とされているものは、寸法制御、チップ性能、およびコストなどの考慮事項に基づいてエッジ・ベースのイメージ転写マスクの使用を最適化する最終マスク・セットを作成し、ブロックおよび光リソグラフィ・マスクにより集積回路を作成する際の欠点を補償する、集積回路を形成するための改良された方法である。
【課題を解決するための手段】
【０００８】
本発明は、集積回路を形成するためのエッジ・ベースのイメージ転写プロセスを最適化する複数のマスクに集積回路パターンを変換するための方法を対象とする。集積回路パターン内に最適化された数のエッジ・ベースのイメージ転写形状を形成するために、エッジ・ベースのイメージ転写マスクが生成される。各集積回路パターンは複数の集積回路形状で構成される。
【０００９】
本発明の第１の実施形態により、最適化された数のエッジ・ベースのイメージ転写形状の残余セクションを除去するためにブロック・マスクが生成され、残りの集積回路形状を形成するためにリソグラフィ・マスクが生成される。
【００１０】
本発明の第２の実施形態により、集積回路パターン内の最適化された数のエッジ・ベースのイメージ転写形状のために、複数の集積回路形状内でエッジ・ベースのイメージ転写形状セットが選択される。エッジ・ベースのイメージ転写形状の生成時のエラーに基づいて、そのセットが反復的に削減される。
【００１１】
本発明の第３の実施形態により、集積回路パターン内の最適化された数のエッジ・ベースのイメージ転写形状のために、複数内でエッジ・ベースのイメージ転写形状セットが選択される。セット内のそれぞれのエッジ・ベースのイメージ転写形状は、バイナリのエッジ・ベースのイメージ転写製造オプションを含む。それぞれのエッジ・ベースのイメージ転写形状について、最も好都合なエッジ・ベースのイメージ転写バイナリ製造オプションが選択的に選ばれる。それにより、エッジ・ベースのイメージ転写形状の最終セットが作成される。
【００１２】
本発明の第４の実施形態により、ＩＣパターン内の最適化された数のエッジ・ベースのイメージ転写形状のために、複数内でエッジ・ベースのイメージ転写形状セットが選択され、そのセットの周りに排除エリア（exclusion area）が画定され、エッジ・ベースのイメージ拡張に応じて少なくとも部分的なＩＣ障害を引き起こす恐れがあるエッジ・ベースのイメージ転写形状の拡張を実質的に防止する。
【００１３】
本発明は、集積回路を形成するために光リソグラフィと連携したエッジ・ベースのイメージ転写の使用を最適化するものである。このように実行する際に、本発明では、エッジ・ベースのイメージ転写によって二重構造体が作成されるのでコストを節約し、厳密な寸法制御でエッジ・ベースのイメージ転写プロセスが作成されるので回路密度について改善され、さらに継続的に光リソグラフィに依存することによるエッジ・ベースのイメージ転写プロセスの欠点を補償する。
【００１４】
少なくとも上記の理由により、本発明は、集積回路の形成について改善されている。
【００１５】
本発明の特徴および要素特性は、特許請求の範囲に詳細に示されている。図面は、例示のみを目的としており、一定の縮尺で描かれているわけではない。さらに、図面内の同様の番号は同様の特徴を表している。しかし、本発明自体は、構成および動作方法のいずれについても、添付図面に併せて読んだときに、以下に示す詳細な説明を参照することによって最も良く理解することができる。
【発明を実施するための最良の形態】
【００１６】
次に、添付図面に関連して、本発明について説明する。図面では、本発明をより明確に説明し例証するために、その構造の様々な態様が簡略化して図示され、概略的に表現されている。
【００１７】
概要および概論として、本発明は、集積回路（「ＩＣ」）を形成するためのエッジ・ベースのイメージ転写プロセスの使用を最適化する１組のマスク・セットに既存のＩＣデザインを変換するための方法を対象とする。ＩＣパターン内に最適化された数のエッジ形状を形成するエッジ・ベースのイメージ転写マスクが生成される。次に、エッジ・ベースのイメージ転写マスクの残余セクションを除去するブロック・マスクが生成される。最後に、エッジ・ベースのイメージ転写では生成できないＩＣパターン内の残りのＩＣ形状を形成するためにリソグラフィ・マスクが生成される。本発明は、ＩＣ形成のためのエッジ・ベースのイメージ転写を最適化するマスク・セットを反復プロセスにより選択的に作成する新規な方法である。
【００１８】
本発明の好ましい実施形態は、エッジ・ベースのイメージ転写に関連する頻度倍増（frequency doubling）および改善された寸法制御という利点を利用しようとして、ＩＣを作成するためのエッジ・ベースのイメージ転写プロセスを最適化することを含む。好ましい実施形態では、複数のＩＣ形状を含むＩＣパターン内の最適化された数のエッジ形状のためのエッジ・ベースのイメージ転写マスクと、エッジ形状上の残余セクションを除去するためのブロック・マスクと、ＩＣパターン内の残りのＩＣ形状のためのリソグラフィ・マスクとを生成する。
【００１９】
図１〜図２０は、好ましい実施形態により最適化されたエッジ・ベースのイメージ転写プロセスを実行するために必要なマスクを形成するプロセスを例示する図である。本発明のプロセスおよび図面に関する全般的な説明は以下の通りである。図１における既存のＩＣデザインのための例示的なレイアウト１００から始めて、以下のステップが実行される。図２〜図４に図示されている通り、中心線表現が生成される。図５〜図１０では中心線表現の部分が選択的に除去される。図１１〜図１４ではエッジ形状の最適セットが選択される。図１５〜図１６ではエッジ形状における製造違反（manufacturing violation）が除去される。次に、図１７〜図１８ではＢＬＯＣＫマスクとＬＩＴＨＯマスクが形成される。最後に、図１９、図２０では結果がチェックされる。
【００２０】
図１は、複数のＩＣ形状を含むＩＣパターン１００を描写している。例示されているものは、チップ設計全体のうちの小さいエリア、たとえば、数ミクロン（μｍ）四方のエリアである。この図では、実線はポリシリコン導体（「ＰＣ：polysiliconconductor」）を表し、破線は拡散エリア（diffusion area）を表す。図１には、１０個の拡散エリア１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９が例示されている。拡散エリア１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９を横切るＰＣ線１２０、１２１、１２２、１２３、１２４、１２５、１２６は、ＣＭＯＳ電界効果トランジスタ（ＦＥＴ：fieldeffect transistor）用などのゲートとして機能する。ゲートは、エッジ・ベースのイメージ転写プロセスによって形成しなければならず、したがって、同じ最小厚さ、たとえば、５０ｎｍ（５００Å）を有することになる。拡散エリアの外側のＰＣ線は相互接続として機能する。ＰＣ線１２７は、ＰＣ線１２０、１２１、１２２の底部を接続する。ＰＣ線１２７などの相互接続は、典型的には、より太くなり、寸法変化に対してあまり敏感ではないことに留意されたい。したがって、相互接続であるＰＣ線１２７は、エッジ・ベースのイメージ転写の代わりに、光リソグラフィによって適切に形成されるであろう。１３５および１３６など、図１に図示されているいくつかの最小厚さのＰＣ線は、拡散エリア１１３を越えて延び、それにより、ＩＣ形成中の潜在的なミスアライメントにもかかわらず、１３５、１３６が拡散エリア１１３を横切ることを保証する。
【００２１】
好ましい実施形態の目標は、可能な限り多くのオーバラップを有し、ＢＬＯＣＫおよびＬＩＴＨＯ用のＳＩＴまたはそれに代わる位相シフト・マスクなどのエッジ・ベースのイメージ転写プロセスの使用により集積回路を形成するために１組のマスク・セットを生成することにある。マスクを生成するプロセスは、まず、ＳＩＴによって形成しなければならないすべてのＰＣ線を検出することと、次に、ＢＬＯＣＫマスクを使用して特定の断片を消去することと、次に、ＳＩＴによって形成することができない線をＬＩＴＨＯを使用して追加することを含む。「オーバラップ」とは、処理許容度により、様々な断片がギャップなしでまとまることを意味する。たとえば、「オーバラップ」により、クリティカル（critical）ＰＣ線（たとえば、線１２５の下端部）がノンクリティカル（non-critical）ＰＣ線（たとえば、１２９）に接続される場合にＬＩＴＨＯパターンがＳＩＴパターンにオーバラップしなければならないことを意味する。オーバラップすることにより、接続が保証される。最終的に、様々な断片を連続的で製造可能な１つのパターンにまとめる（assemble）ことが望ましい。図１は、エッジ・ベースのイメージ・プロセスの利点を可能な限り利用しながら（すなわち、可能な限りＬＩＴＨＯを使用せず）、図１に表された物理的な集積回路レイアウトを実現するために必要な様々なマスクを生成する努力の最終目標を表している。
【００２２】
図２は、本発明によりクリティカルおよびノンクリティカル中心線ＩＣセグメントに分割された図１のＩＣパターン内の各ＩＣ形状を描写している。ＰＣセグメントは、「クリティカル」または「ノンクリティカル」のいずれかとして定義され分類される。最小厚さを有するゲートになるクリティカル中心線セグメントは実線（solid）で図示されている。ノンクリティカル中心線セグメントは影付き（shaded）で図示されている。たとえば、クリティカル中心線セグメント２２０、２２１、２２２、２２３、２２４、２２５、２２６は、ＰＣ線１２０、１２１、１２２、１２３、１２４、１２５、１２６にそれぞれ対応する。ノンクリティカル中心線セグメント１３７、１３８、１３９は、ＰＣ線１２７、１２８、１２９にそれぞれ対応する。本明細書で上述した通り、クリティカル・セグメントはエッジ・ベースのイメージ転写プロセスによって形成しなければならず、ノンクリティカル・セグメントはエッジ・ベースのイメージ転写プロセスによる形成に制限されない。しかし、好ましい実施形態によりエッジ・ベースのイメージ転写プロセスを最適化するために、エッジ・ベースのイメージ転写プロセスを使用して、可能な限り多くのノンクリティカルＰＣセグメントを形成することが望ましい。ＰＣセグメント（たとえば、１３０・・・１３９）はいずれも、５００Åなど、目標となるエッジ・ベースのイメージ転写の厚さである厚さで描かれている。エッジ・ベースのイメージ転写は、５００Åなど、１つの狭い構造体サイズしか生み出さない。したがって、非最小チャネル長ゲート、または換言すれば、たとえば５００Åより太いチャネル長ゲートは、中心線生成から明確に排除される。というのは、このような構造体は従来のリソグラフィ手段によってパターン形成しなければならないからである。
【００２３】
図３は、中心線を作成するための図２に図示されているクリティカルおよびノンクリティカル中心線ＩＣセグメントの併合（merger）を描写している。たとえば、クリティカル中心線セグメント２２０、２２１、２２２とノンクリティカル中心線セグメント２２７はＩＣ形状３１０に併合され、クリティカル中心線セグメント２２３、２２４とノンクリティカル中心線セグメント２２８はＩＣ形状３１１に併合され、クリティカル中心線セグメント２２５、２２６とノンクリティカル中心線セグメント２２９はＩＣ形状３１２に併合される。各クリティカル中心線セグメントごとに、併合断片（mergingpiece）は必ずノンクリティカルになる。図３の併合断片は２２７、２２８、および２２９である。図３に図示されているクリティカル・セグメントとノンクリティカル・セグメントの併合は、エッジ・ベースのイメージ転写マスクを使用して完全に形成された場合のＩＣパターンを表している。しかし、エッジ・ベースのイメージ転写マスクを使用してすべてのＩＣ形状を形成できるわけではなく、したがって、何らかのＩＣ形状はリソグラフィで形成しなければならない。図３は、Ｕ字形３１１、３１２、Ｔ字形、Ｅ字形、くし形、Ｌ字形、直線形、およびＯ字形などの様々なＩＣ形状を描写しており、そのうちのいくつかはエッジ・ベースのイメージ転写マスクで作成することができ、いくつかは作成することができない。Ｕ字形ＩＣ形状はエッジ・ベースのイメージ転写マスクで作成することができ、Ｔ字形ＩＣ形状は作成することができない。ＩＣパターンのその他のセグメントはエッジ・ベースのイメージ転写マスクによって形成することができない。図３に図示されている通り、併合されたセグメントのいくつかは、線の端部から延びる小さい「こぶ（nub）」または「テール（tail）」などの付加物（appendage）を有する。このような付加物は、エッジ・ベースのイメージ転写プロセスの解像度以下のものであるので、エッジ・ベースのイメージ転写マスクを使用して形成することができず、リソグラフィで形成されることになる。
【００２４】
図４は、図３の併合時に検出された付加物のクリーンアップを描写している。図３に図示されている「こぶ」および「テール」はすべて除去される。除去された付加物に関するデータは、後で処理するために保管される。たとえば、Ｏ字形上の「テール」は、除去され、リソグラフィによって後で設計に挿入するために保管される。付加物のクリーンアップは、エッジ・ベースのイメージ転写によって形成しなければならないＩＣ形状については実行することができない。換言すれば、クリティカル構造体は一切除去することができない。ＩＣに関する設計規則では、必須のエッジ・ベースのイメージ転写構造体が付加物を有することを禁止しているはずである。
【００２５】
図５は、併合されたがクリーンアップされた図４のＩＣ形状全体に関するエッジ・ベースのイメージ転写マスク形状を描写している。図５では、すべての中心線形状の片側に１つずつ、エッジ・ベースのイメージ転写形状が生成されている。エッジ・ベースのイメージ形状は陰影線（hatched line）によって表されている。エッジ・ベースのイメージ転写形状はＳＩＴまたはそれに代わる位相シフト・マスクを介して作成することができるが、好ましい実施形態の説明のために、本明細書ではエッジ・ベースのイメージ転写プロセスとしてＳＩＴについて論じることにする。ＳＩＴ形状５１０は、Ｕ字形構造体の内側またはＯ字形５１１の内側／外側に形成することができる。ＳＩＴ形状がＯ字形の内側／外側のいずれに形成されるかという選択については、図１３に関して本明細書で後述することにする。ＩＣ形状５２０は意味ありげにＴ字形を組み込んでいるが、上述の通り、Ｔ字形ＩＣ形状はエッジ・ベースのイメージ転写プロセスで形成することができない。このようなエラーについては、図６に関してさらに詳述することにする。
【００２６】
図６は、図５に描写されているＩＣパターン全体に関するエッジ・ベースのイメージ転写マスク形状の使用時のエラーを描写している。エラーは黒い実線（solid black line）によって描写されている。上述の通り、ＳＩＴはＴ字形を形成することができず、したがって、図５に描写されているＴ字形５２０は黒い実線を有する。図７に関してさらに詳述するように、Ｔ字形ＩＣ形状などの中心線表現の部分は、その後、選択的に除去される。ＰＣを付着させるための空間がメサ間に存在しない恐れがあるので、Ｔ字形に加えて、隣接するＩＣ対形状は形成することができない。これは、２本の黒い実線を有する２つのＥ字形パターンと２本の実線を有するくし形パターンの両方で図６に描写されている。この問題を解消するために、すべての隣接するＳＩＴ対形状にバイナリ・プロパティ（binaryproperty）が割り当てられ、対に含まれる他のすべてのＩＣ形状のみがＳＩＴによって形成される。ＳＩＴ形状は線の形成のために可能なものではないので、Ｔ字形および隣接するＩＣ対形状に加えて、エラーが発生する可能性がある。これは、右上隅および右下隅のＩＣ形状内の実線によって図６に描写されている。エラーが識別されると、図７に描写される改訂された１組の中心線セットが生成される。
【００２７】
図７は、図６で検出されたエラーに基づくＩＣパターンのセグメントに関するエッジ・ベースのイメージ転写マスク形状の精選除去（select elimination）を描写している。図５のエラーに関連するＩＣパターンは、ＳＩＴによって形成されたＩＣ形状のセットから排除される。加えて、相互接続など、最小値より広いセグメントを有するいくつかのＩＣ形状は、このようなＩＣ形状がエラーに関連していた場合、ＳＩＴによって形成されたＩＣ形状のセットから排除されることになる。しかし、最小値より広いセグメントを有するＩＣ形状がすべて排除されるわけではない。相互接続７１０および７１１は、最小値より広いセグメントであるが、図７に描写されている精選除去で排除されていないことに留意されたい。これは、セグメント７１０および７１１が図５のエラーを有するＩＣ形状として識別されなかったからである。
【００２８】
図８は、図７の精選除去に基づいて改良されたエッジ・ベースのイメージ転写マスク形状を描写している。図８では、Ｅ字形およびくし形ＩＣ形状にバイナリ・プロパティが関連付けられているので、ＳＩＴは２本の可能な中心線のうちの１本のみに形成されることに留意されたい。
【００２９】
図９は、図８の改良されたエッジ・ベースのイメージ転写マスク形状におけるエラーを描写している。図９では、図６のようなエラーが黒い実線（solid black）で描写されている。右上のＩＣ形状には、この場合も隣接するＳＩＴ形状とともに中心線が存在する。このパターンの両側にメサが存在しなければならないと思われるので、エラーが描写されている。加えて、図９は、本明細書で上述した通り、ＳＩＴによって形成できないＴ字形も描写している。
【００３０】
図１０は、図９のＩＣパターンのセグメントに関するエッジ・ベースのイメージ転写マスク形状の追加の精選除去（further select elimination）を描写している。図９のエラーに関連するＩＣ形状の場合、図１０では、非ゲート形成領域内の狭いセグメントが除去されている。図６のエラーに関連するＩＣ形状と比較すると、図７では、最小セグメントより広いものが除去されていた。図１０の精選除去の結果として、図９で黒い実線であった中心線セグメントがＳＩＴなしで描写されている。したがって、図１０は、「Ｔ字形」全体が除去されていることを描写している。このように２回改訂された中心線に基づいて、次に、ＰＣ線を形成するためにどこにＳＩＴ形状を形成できるかが判断される。
【００３１】
図１１は、図１０の追加の精選除去に基づいてエッジ・ベースのイメージ転写マスク形状を作成する際の第１のステップを描写している。図１１では、図１０からの２回改訂された中心線セット内の中心線の両側にＳＩＴ形状が形成されている。最終的に、ＳＩＴマスクを生成するために、２つのＳＩＴ形状のうちの１つだけが使用されることになる。たとえば、Ｏ字形に関しては、Ｏ字形の内側およびＯ字形の外側にＳＩＴ形状が存在する。最終的に、ＳＩＴマスクを生成するために、２つのＳＩＴ形状のうちの１つだけが使用されることになる。同様に、図１１の左上隅のＵ字形に関しては、両方のＵ字形の内側および外側にＳＩＴ形状が存在する。
【００３２】
図１２は、図１１のエッジ・ベースのイメージ転写マスク形状前駆体（precursor）の半分の除去を描写している。ＳＩＴ形状の半分だけが保持されている。Ｏ字形に関しては、外側のＳＩＴ形状が保持されていた。図１２の左上隅のＵ字形に関しては、内側のＳＩＴ形状が保持されていた。
【００３３】
図１３は、図１２の特定のセグメント形状に関するエッジ・ベースのイメージ転写マスク形状の精選選択（select choice）を描写している。このような選択は複雑度（complexity）に基づくものである。たとえば、複雑度は、ＳＩＴ形状の隅をカウントすることによって測定することができる。たとえば、ＳＩＴ形状内の隅が多いほど、ＳＩＴ形状の複雑度が増す。代わって、ＳＩＴ形状の外周とＳＩＴ形状の面積とを比較することによって複雑度を測定することができ、その場合、比率が低いほど複雑度が低下する。これは、Ｏ字形に関して図１３に描写されている。Ｏ字形の外周に沿って、Ｏ字形内にメサを作成することは、あまり複雑ではないであろう。
【００３４】
図１４は、図１３で行われた選択によるエッジ・ベースのイメージ転写マスク形状を描写している。ＳＩＴ形状のうちのいくつかは反転（flip）されている。たとえば、Ｏ字形に関するＳＩＴ形状は、図１２に描写されているＯ字形の外側から、図１４に図示されているＯ字形の内側に反転されている。同様に、左上隅のＥ字形構造の中央のピン（middleprong）は、図１２の中央のピンの左側から、図１４の中央のピンの右側に反転されている。これは、図１３で留意された複雑度を最小限にするために行われたものである。
【００３５】
図１５は、図１４のエッジ・ベースのイメージ転写マスク形状に関するエッジ・ベースのイメージ転写排除エリアを描写している。詳細には、図１５では、イメージ劣化を引き起こさずに、ＳＩＴがそれを横切って形成する排除領域を拡張または併合することができない。このような領域は、この図ではダブル・ハッチング（double hatching）（Ｘ）で図示されている。このように実行する際に、ＳＩＴ形状（メサ）間に少なくとも最小限の間隔が維持される。また、２つのＳＩＴ形状（たとえば、１５１１、１５１２）間の空間は、この図の丸で囲まれたエリアによって強調表示されているように、大きくなりすぎる場合もある。
【００３６】
図１６は、最終的なエッジ・ベースのイメージ転写マスク形状を描写している。最終的なエッジ・ベースのイメージ転写マスク形状は、図１５によって画定された排除領域に基づくものである。図１６にはＳＩＴ用のメサが描写されている。
【００３７】
図１７は、ブロック・マスクを描写している。ブロック・マスクは、ＳＩＴの残余部分を除去し、意図されたＳＩＴイメージを保護する。たとえば、図１７では、ブロック・マスクは、図１７の右上隅に図示されているＩＣ形状内のＳＩＴの部分を除去する。これは、このＩＣ形状内の濃いラテラル・クロスハッチ（lateral cross hatch）によって図示されている。同様に、ブロック・マスクは意図されたＳＩＴイメージを保護し、これは、図１７のＯ字形の外周を囲むクロス・ハッチによって図示されている。
【００３８】
図１８は、リソグラフィ・マスクを描写している。リソグラフィ・マスクを画定する際に、まず、ＳＩＴによって生成しなければならないＩＣ形状がリソグラフィ・マスクから排除される。上述の通り、ゲートはＳＩＴによって生成しなければならない。これが行われると、従来のリソグラフィによって形成しなければならないＩＣ形状が画定される。上述の通り、Ｔ字形構造はリソグラフィによって形成しなければならない。ＩＣパターンのうちのいくつかのエリアは冗長なものになり、換言すれば、ＳＩＴとリソグラフィの両方で形成されることになる。上述の通り、このような冗長性またはオーバラップは、クリティカル線とノンクリティカル線との間に接続が行われることを保証するものである。図１８では、冗長エリアのいくつかを丸で囲んでいる。
【００３９】
図１９は、図１６〜図１８のマスクに基づいて予測されたエッジ・ベースのイメージ転写ウェハ・パターンを描写している。このように実行する際に、ＩＣパターン内で追加のエラーが識別される可能性がある。
【００４０】
図２０は、エッジ・ベースのイメージ転写とリソグラフィとのオーバラップに基づく集積回路パターンを描写している。ＳＩＴイメージは黒い実線で図示され、リソグラフィ・オーバラップはグレーで図示されている。
【００４１】
好ましい実施形態のレイアウト変換プロセスは、電子計算機支援設計システム上で実行されるソフトウェアとして実現することができる。このようなシステムは、当技術分野では周知のものであり、したがって、概略のみ説明することにする。
【００４２】
電子回路を設計するための現在のコンピュータ支援設計（ＣＡＤ：computer aided design）システムは、ＥＣＡＤまたは電子ＣＡＤシステムと呼ばれ、図形表示装置を備えたデジタル・コンピュータ上で実行される１組のソフトウェア・ツールをユーザに提供することによって、電子回路の設計を支援する。典型的には、ＥＣＡＤシステム上では、回路図エディタ（schematiceditor）、論理コンパイラ（logic compiler）、論理シミュレータ（logic simulator）、論理ベリファイヤ（logicverifier）、およびレイアウト・プログラム（layout program）という５つの主要ソフトウェア・プログラム機能が実行される。回路図エディタ・プログラムは、システムのユーザが、ディスプレイ画面を使用して回路図の入力または変更あるいはその両方を行えるようにし、プロセス内でネット・リスト（netlist）（コンポーネント間の接続の要約）を生成する。論理コンパイラは、ネット・リストを入力として受け取り、コンポーネント・データベースを使用して、レイアウト、検証、およびシミュレーションに必要な情報のすべてを１つまたは複数の回路図オブジェクト・ファイルに入れ、そのファイルのフォーマット（複数も可）はこれらの機能のために具体的に最適化される。論理ベリファイヤは、まとめて接続された複数の出力、過負荷の信号経路などの設計エラーがないかどうか、回路図をチェックし、このような設計問題が存在する場合はエラー表示を生成する。論理シミュレータは、回路図オブジェクト・ファイル（複数も可）およびシミュレーション・モデルを受け取り、１組のシミュレーション結果を生成し、命令、初期条件、およびファイルまたはユーザ入力の形でそれに提供される入力信号値に基づいて動作する。レイアウト・プログラムは、それから半導体チップ（または回路基板）をレイアウトし生産することができるデータを生成する。
【００４３】
図２１は、本発明のレイアウト変換プログラムを実行するために適した、一般化され非常に簡略化されたＥＣＡＤシステム２１００を示している。コンピュータ（ＣＰＵ）２１０２は、システムの中心にあり、キーボード２１０４およびポインティング・デバイス（マウス）２１０６などの入力装置ならびにモニタ２１０８およびプリンタ２１１０などの出力装置とのインターフェースを取るための従来のハードウェアをすべて含む。大容量記憶装置２１１２は、コンピュータ２１０２とのインターフェースが取られ、たとえば、（ｉ）本発明のレイアウト変換ソフトウェア、および（ｉｉ）それに関して本発明のレイアウト変換ソフトウェアが、本明細書で上述した通り、ＳＩＴプロセスを実行するために必要な３つのマスクのためのパターンを生成することになる既存の回路レイアウトを含む。コンピュータ２１０２は、当然のことながら、ローカル・エリア・ネットワーク（ＬＡＮ）、広域ネットワーク（ＷＡＮ）、またはインターネットなどの適切なネットワーク２１１４を介して任意の数の他のコンピュータ、ワークステーションなどと通信することができる。
【００４４】
使用する際に、単数または複数のユーザは、本発明のレイアウト変換ソフトウェアをロードし、それに関してレイアウト変換ソフトウェアが、本明細書で上述した通り、ＳＩＴプロセスを実行するために必要な３つのマスクのためのパターンを生成することになる既存の回路レイアウトをロードし、所望の結果を達成するために必要に応じてプログラムと対話することになるであろう。その後、マスクに関する出力ファイルが生成され、ＳＩＴプロセスを実現するために他のユーザに伝えられる。
【００４５】
本発明は、１台のコンピュータ・システムで集中方式で実現するか、種々のエレメントがいくつかの相互接続コンピュータ・システムにわたって分散されている分散方式で実現することができる。本明細書に記載した方法を実行するために適合されたものであれば、どのような類のコンピュータ・システムまたはその他の装置でも適している。ハードウェアとソフトウェアの典型的な組み合わせとしては、ロードされ実行されたときに、本明細書に記載した方法を実行するようにコンピュータ・システムを制御するコンピュータ・プログラムを備えた汎用コンピュータ・システムにすることができるであろう。また、本発明は、本明細書に記載した方法の実現を可能にするすべての特徴を含み、コンピュータ・システムにロードされたときに、このような方法を実行することができるコンピュータ・プログラムに組み込むこともできる。
【００４６】
これに関連して、コンピュータ・プログラム手段（computer program means）またはコンピュータ・プログラムは、直接または他の言語、コード、または表記への変換、または異なる物質的形式による複製のいずれか一方または両方の後、情報処理機能を有するシステムに特定の機能を実行させるための１組の命令を任意の言語、コード、または表記で表した任意の表現を意味する。
【００４７】
要するに、本発明は、集積回路を作成するためにエッジ・ベースのイメージ転写プロセスの使用を最適化する最終マスク・セットの作成を可能にする。このように実行する際に、本発明は、エッジ・ベースのイメージ転写に関連する頻度倍増および厳密な寸法制御という利点を利用する。同時に、本発明は、エッジ・ベースのイメージ転写で作成できない集積回路形状を作成するとともに、エッジ・ベースのイメージ転写で作成しなければならない集積回路形状とリソグラフィによって作成される集積回路形状との接続を保証するために、リソグラフィを使用する。
【００４８】
具体的な好ましい実施形態およびその他の代替実施形態に関連して本発明について詳細に説明してきたが、上記の説明を考慮すると、非常に多くの代替例、変更例、および変形例が当業者にとって明白になることは明らかである。したがって、特許請求の範囲は、本発明の真の範囲および精神に含まれる、このような代替例、変更例、および変形例のすべてを包含することが意図されている。
【図面の簡単な説明】
【００４９】
【図１】複数の集積回路（「ＩＣ」）形状を含むＩＣパターンを描写する図である。
【図２】本実施形態によりクリティカルおよびノンクリティカル中心線ＩＣセグメントに分割された図１の各ＩＣ形状を描写する図である。
【図３】中心線を作成するための図２のクリティカルおよびノンクリティカル中心線ＩＣセグメントの併合を描写する図である。
【図４】図３の併合時に検出された付加物のクリーンアップを描写する図である。
【図５】併合されたがクリーンアップされた図４のＩＣセグメント全体に関するエッジ・ベースのイメージ転写マスク形状を描写する図である。
【図６】図５のＩＣパターン全体に関するエッジ・ベースのイメージ転写マスク形状の使用時のエラーを描写する図である。
【図７】図６で検出されたエラーに基づくＩＣパターンのセグメントに関するエッジ・ベースのイメージ転写マスク形状の精選除去を描写する図である。
【図８】図７の精選除去に基づいて改良されたエッジ・ベースのイメージ転写マスク形状を描写する図である。
【図９】図８の改良されたエッジ・ベースのイメージ転写マスク形状におけるエラーを描写する図である。
【図１０】図９のＩＣパターンのセグメントに関するエッジ・ベースのイメージ転写マスク形状の追加の精選除去を描写する図である。
【図１１】図１０の精選除去に基づいてエッジ・ベースのイメージ転写マスク形状を作成する際の第１のステップを描写する図である。
【図１２】図１１のエッジ・ベースのイメージ転写マスク前駆体の半分の除去を描写する図である。
【図１３】図１２の特定のセグメント形状に関するエッジ・ベースのイメージ転写マスク形状の精選選択を描写する図である。
【図１４】図１３の精選選択によるエッジ・ベースのイメージ転写マスク形状を描写する図である。
【図１５】図１４のエッジ・ベースのイメージ転写マスク形状に関するエッジ・ベースのイメージ転写排除エリアを描写する図である。
【図１６】最終的なエッジ・ベースのイメージ転写形状マスクを描写する図である。
【図１７】ブロック・マスクを描写する図である。
【図１８】リソグラフィ・マスクを描写する図である。
【図１９】図１６、図１７、および図１８のマスクに基づいて予測されたエッジ・ベースのイメージ転写ウェハ・パターンを描写する図である。
【図２０】エッジ・ベースのイメージ転写とリソグラフィ・オーバラップとのオーバラップに基づく集積回路パターンを描写する図である。
【図２１】本発明により本発明を実現可能な電子設計システムのブロック図である。
【符号の説明】
【００５０】
１００：集積回路レイアウト
１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９：拡散エリア
１２０、１２１、１２２、１２３、１２４、１２５、１２６、１２７、１２８、１２９、１３０、１３１、１３２、１３３、１３４、１３５、１３６、１３７：ポリシリコン導体（ＰＣ）線
【図１】
2007133395.tif 000003
【図２】
2007133395.tif 000004
【図３】
2007133395.tif 000005
【図４】
2007133395.tif 000006
【図５】
2007133395.tif 000007
【図６】
2007133395.tif 000008
【図７】
2007133395.tif 000009
【図８】
2007133395.tif 000010
【図９】
2007133395.tif 000011
【図１０】
2007133395.tif 000012
【図１１】
2007133395.tif 000013
【図１２】
2007133395.tif 000014
【図１３】
2007133395.tif 000015
【図１４】
2007133395.tif 000016
【図１５】
2007133395.tif 000017
【図１６】
2007133395.tif 000018
【図１７】
2007133395.tif 000019
【図１８】
2007133395.tif 000020
【図１９】
2007133395.tif 000021
【図２０】
2007133395.tif 000022
【図２１】
2007133395.tif 000023