(57)【要約】【課題】  テストモードを設定する際に、テストモード設定信号を入力するための端子が必要であった。【解決手段】  半導体装置は、内部回路をリセットするためのリセット制御信号を入力するリセット端子と、前記入力されたリセット制御信号に応じて、前記内部回路のリセットを解除するリセット解除信号を生成するリセット検出部と、前記リセット端子に入力される信号に基づいて、前記内部回路の動作をテストするテストモードを保持するモードキャプチャ部とを備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
内部回路をリセットするためのリセット制御信号を入力するリセット端子と、
前記入力されたリセット制御信号に応じて、前記内部回路のリセットを解除するリセット解除信号を生成するリセット検出部と、
前記リセット端子に入力される信号に基づいて、前記内部回路の動作をテストするテストモードを保持するモードキャプチャ部とを備える半導体装置。
【請求項２】
前記リセット検出部は、リセット端子に入力される入力ビットをシフトして出力する第１のシフトレジスタを備え、
前記モードキャプチャ部は、前記リセット部によって出力された入力ビットをシフトして前記テストモードを保持する第２のシフトレジスタを備える、請求項１に記載の半導体装置。
【請求項３】
前記第２のシフトレジスタは、前記リセット検出部の出力するリセット解除信号に基づいて、シフト動作が制御されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のシフトレジスタは、複数のフリップフロップを有し、前記複数のフリップフロップのうち予め定められた所定数のフリップフロップが前記テストモードを保持することを特徴とする請求項２あるいは３に記載の半導体装置。
【請求項５】
前記モードキャプチャ部の出力するテストモードを設定する信号に基づいて、テストが実行される請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
設定されたテストモードに対応するテストを実行する半導体装置におけるテスト実行方法であって、
リセット端子に入力するリセット信号によって前記半導体装置の内部回路をリセットし、
前記リセット端子に入力する信号を変化させ、前記テストモードを設定し、
前記リセット端子に入力するリセット解除信号によって前記設定によって設定されたテストモードに対応するテストを実行するテスト実行方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、内部回路のテストモードを設定できる半導体装置およびそのテスト実行方法に関する。
【背景技術】
【０００２】
従来より、半導体装置のテストにおいて、テストモードを設定して内部回路をテストすることが行われている。近年、半導体装置の多機能化・高集積化が進み、テスト項目が増大している。これに応じてテストモードの数も増えてきている。テストモードは、半導体装置の外部からテストモードを設定するためのモード設定信号を入力することでモードの選択が行われる。モード設定信号は、通常、複数ビットのデジタル信号である。
【０００３】
特許文献１には、テストモードを設定する従来の半導体装置が記載されている。特許文献１に記載の半導体装置を図６に示す。従来の半導体装置では、リセット時には、リセット端子６７からリセット信号を入力し、クロック端子６６からクロック信号を入力する。リセット信号によって制御回路６２とシフトレジスタ６３がリセットされる。テストモード設定時には、セレクタ６１は、Ｉ／Ｏ端子６５とシフトレジスタ６３とを接続する。そして、Ｉ／Ｏ端子６５からテストモード制御信号を入力する。テストモード制御信号は、シフトレジスタ６３にラッチされる。ラッチされたテストモード制御信号は、デコーダ６４によってモード設定信号にデコードされる。従来の半導体装置では、リセット及びテストモードの設定に必要な時間に対応するクロック数が予め設定されている。従来の半導体装置は、制御回路６２に入力されるクロックが予め設定されたクロック数になると、セレクタ６１を切り替える。これによってＩ／Ｏ端子６５が内部回路に接続される。
【０００４】
【特許文献１】特開２０００−３０４８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図６の従来の半導体装置では、テストモード設定信号のビット数分のテスト端子やＩ／Ｏ端子を使用するため、設定するテストモード数が増えると外部端子が増加してしまう。また、Ｉ／Ｏ端子からテストモードを設定する信号を入力するため、Ｉ／Ｏ端子にセレクタが接続される。Ｉ／Ｏ端子にセレクタが接続されるため、通常時の入出力信号のＡＣ特性の劣化や遅延が生じる可能性もある。このように、従来の半導体装置では、テストモードを設定する端子数が多くなってしまう場合があった。また、通常時の入出力信号に影響を与えてしまう場合があった。
【課題を解決するための手段】
【０００６】
本発明の１態様による半導体装置は、内部回路をリセットするためのリセット制御信号を入力するリセット端子と、前記入力されたリセット制御信号に応じて、前記内部回路のリセットを解除するリセット解除信号を生成するリセット検出部と、前記リセット端子に入力される信号に基づいて、前記内部回路の動作をテストするテストモードを保持するモードキャプチャ部とを備える。
【０００７】
また、本発明の１態様によるテスト実行方法は、設定されたテストモードに対応するテストを実行する半導体装置におけるテスト実行方法であって、リセット端子に入力するリセット信号によって前記半導体装置の内部回路をリセットし、前記リセット端子に入力する信号を変化させ、前記テストモードを設定し、前記リセット端子に入力するリセット解除信号によって前記設定によって設定されたテストモードに対応するテストを実行する。
【発明の効果】
【０００８】
本発明によれば、端子数が少ない場合にもテストモード設定信号を入力することができ、通常時の入出力信号への影響が生じない半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、実施の形態１に関わる半導体装置を示すブロック図である。
本実施の形態の半導体装置１００は、リセット検出部１、モードキャプチャ部２、ＣＰＵ３、Ｉ／Ｏバッファ４、テスト回路５を有している。本実施形態の半導体装置１００には、電源端子ＶＤＤから電源電位が供給され、接地端子ＧＮＤから接地電位が供給される。また、この半導体装置にはリセット制御端子であるパワーオンリセット端子ＰＯＮＲＳＴからリセットを制御する信号が与えられ、クロック端子ＣＬＫから動作クロックが与えられている。
【００１０】
リセット検出部１は、所定の信号を受け取り内部のＣＰＵをリセットすると共にリセットが解除された場合は、ＣＰＵに対して動作開始を命令するパワーオン信号ＰＯＷＥＲＯＮを出力する部分である。このリセット検出部１は、内部回路をリセットするためのパワーオンリセット信号が入力されるパワーオンリセット端子ＰＯＮＲＳＴに接続される。リセット検出部１は、クロック端子ＣＬＫに入力されるクロックに基づいて動作する。本実施の形態の、リセット検出部１はシフトレジスタを有し、モードキャプチャ部に対してテストモードを設定する信号を出力する回路としても用いられる。このリセット検出部１及びモードキャプチャ部の詳細については後述する。
【００１１】
モードキャプチャ部２は、リセット検出部１から出力されたテストモードを指定する信号を保持する。モードキャプチャ部２は、その保持したデータに基づいてテスト回路にテストモードを設定する。
【００１２】
ＣＰＵ３は、リセットが解除され、パワーオン信号ＰＯＷＥＲＯＮが入力された場合に演算や各種処理を実行する部分である。入出力バッファ４は、半導体装置１００が動作している場合に入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を介して、データを入出力するためのバッファである。テスト回路５は、モードキャプチャ部２によって保持されたモードに応じてテストを実行する回路である。次に、リセット検出部１とモードキャプチャ部２についてより詳細に説明する。図２は、リセット検出部１およびモードキャプチャ部２の詳細な回路図を示している。
【００１３】
図２に示すように、リセット検出部１は、パワーオン信号出力回路１１と複数のフリップフロップ（以下、ＦＦと省略する）１２〜１６を有している。本実施の形態ではパワーオン出力回路１１は、論理積を出力するＡＮＤ回路で構成されている。また、複数のＦＦ１２〜１６は、直列に接続されている。直列に接続されたＦＦのうち、初段に対応するＦＦ１２は、リセット機能付きのＦＦである。本実施の形態では、ＦＦ１２の入力端子には常に一定の論理値（本実施の形態では"１"）が入力されている。この初段のＦＦは、ＦＦ１２のリセットを制御する端子の入力に基づいて、入力端子に入力されている論理値を反転させて出力する。本実施の形態では、この初段のフリップフロップのリセットを制御する端子にパワーオンリセット信号を入力する端子が接続されている。
【００１４】
本実施の形態では、ＦＦ１２、リセット機能を有するＤ型ＦＦであり、ＦＦ１３〜１６は、リセット機能のないＤ型ＦＦである。これらのＦＦの出力は、それぞれ次段のＦＦに入力され、シフトレジスタを構成すると共に、パワーオン出力回路１１であるＡＮＤ回路の入力に接続されている。また、それぞれのＦＦは、図１に示したクロック入力端子ＣＬＫに入力されるクロックに基づいて動作している。なお、パワーオン出力回路１１の出力端子は、内部回路に入力されると共に、モードキャプチャ部へと入力されている。
【００１５】
図２に示すようにモードキャプチャ部２は、直列に接続された複数のＦＦを有している。このモードキャプチャ部を構成するＦＦは、それぞれキャプチャイネーブル端子を有しており、キャプチャイネーブル端子に入力される信号に基づいて、それぞれのＦＦの入力端子に入力される信号を取り込むか取り込まないかを決定することが可能である。本実施の形態では、モードキャプチャ部２は、４つのＤ型ＦＦ２１〜２４で構成されるシフトレジスタである。モードキャプチャ部２を構成するＦＦは、リセット検出部１と同様にクロック入力端子ＣＬＫに入力されるクロックに基づいて動作している。
【００１６】
モードキャプチャ部２の初段のＦＦ２１の入力端子には、リセット検出部１を構成するＦＦの最終段のＦＦ１６の出力に接続されている。また、それぞれのＦＦ２１〜２４のキャプチャイネーブル端子ＣＥには、リセット検出部１のパワーオン出力回路１１が出力するパワーオン信号ＰＯＷＥＲＯＮが入力されている。本実施の形態では、このキャプチャイネーブル機能を有するモードキャプチャ部２のＦＦ２１〜２４によってテストモードを設定する信号を保持することが可能である。
【００１７】
このように構成された、リセット検出部１、モードキャプチャ部２を用いて、リセット動作、テストモードの設定及びテストモードを設定する信号を保持する具体的な動作について、図３に示すタイミングチャートを参照して説明する。本実施の形態の半導体装置では、図３に示すように、リセット期間（図３、時刻Ｔa〜Ｔb参照）、モード設定期間（図３、時刻Ｔb〜Ｔc参照）、リセット解除期間（図３、時刻Ｔc以降参照）が設定されている。以下、各期間における動作について詳細に説明する。
【００１８】
リセット期間は、内部回路（ＣＰＵなど）及びリセット検出部１、モードキャプチャ部２をリセットするための期間である。このリセット期間中、パワーオンリセット信号端子ＰＯＮＲＳＴには所定の論理値（例えば"０"）の信号が与えられている。このリセット期間中は、一定のパワーオンリセット信号が与えられているため、リセット検出部１の初段のＦＦ１２は、常にリセットがかけられている状態となる。そのため、初段のＦＦ１２は、常に、入力端子の一定の論理値とは異なる"０"を出力し続ける。そのため、リセット期間が一定時間継続すれば、図３の時刻Ｔａに示すようにリセット検出部１、モードキャプチャ部２の全てのＦＦの出力は"０"となる。
【００１９】
モード設定期間は、モードキャプチャ部２にテストモードを設定する期間である。本実施の形態では、このモード設定期間中にパワーオンリセット端子にテストモードに対応した信号を入力することで、テストモードの設定が行われる。以下の説明では、テストモード設定信号を４ビット、図３におけるＦＦ２４が最上位ビットに対応し、ＦＦ２１が最下位ビットに対応する場合を例にして、モード設定期間の動作について説明する。
【００２０】
仮に４ビットで"１０００"に対応するテストモード設定信号をモードキャプチャ部２に保持させる場合、パワーオンリセット端子ＰＯＮＲＳＴには、クロック入力端子に入力されるクロックで、１クロック分"Ｈ"レベル、その後、３クロック分"Ｌ"レベルとなるようなパワーオンリセット信号を入力する。（図３、時刻ｔ１〜ｔ５参照）。なお、パワーオンリセット端子は、４ビットに対応して４クロック分モード設定に対応する信号が入力された後は、常に"Ｈ"レベルとされる。パワーオンリセット端子ＰＯＮＲＳＴに、このようなリセット信号を入力すると、リセット検出部の初段ＦＦ１２は、以下に説明するような信号を出力する。
図３の時刻ｔ１から計数して２つ目のクロック（図３、時刻ｔ２参照）の立ち上がりでは、ＦＦ１２にリセットがかけられていないので固定入力である"１"を出力する。時刻ｔ１から計数して３つ目のクロック（図３、時刻ｔ３参照）では、ＦＦ１２にリセットがかけられているので"０"を出力する。同様に時刻ｔ１から計数して４クロック目、５クロック目では"０"レベルの信号を出力する。その後、クロック入力端子に入力されるクロック信号に基づいて、この出力はＦＦ１３〜ＦＦ１６へと順次シフトされる。この信号は図３の時刻ｔ７で、モードキャプチャ部２の初段ＦＦ２１へとシフトされ、時刻ｔ１０におけるクロックの立ち上がりで、モードキャプチャ部のＦＦ２４が"１"を保持し、ＦＦ２１〜ＦＦ２３が"０"を保持した状態となる。
【００２１】
するとここで、リセット検出部のＦＦ１２〜ＦＦ１６が全て"１"を出力する状態となるため、パワーオン出力回路１１の出力であるパワーオン信号ＰＯＷＥＲＯＮが"１"へと変化する。パワーオン信号が"１"へと変化したため、モードキャプチャ部２のＦＦ２１〜２４のキャプチャイネーブル信号が変化し、モードキャプチャ部２のそれぞれのＦＦ２１〜２４は入力端子のデータを取り込まず、保持している信号を出力し続ける動作へ移行する。
【００２２】
リセット解除期間は、パワーオン信号ＰＯＷＥＲＯＮが出力されたことに伴い、リセット解除信号を内部回路の各部へ出力することにより、内部回路が動作する期間である。リセット解除期間では、内部回路が動作し、モードキャプチャ部２によって保持されたテストモードに基づいたテストなどが行われる。
【００２３】
以上詳細に説明したように、本実施の形態では、リセットするための信号が入力された後、リセット解除信号が内部回路に対して出力されるまでの間の、パワーオンリセット端子を利用してテストモードを設定する信号を入力している。パワーオンリセット端子は、電源が安定供給されるまでに使われる端子であり、回路が動作を開始すると一定値が入力されるだけの端子である。本実施の形態では、このパワーオンリセット端子を用いて、テストモード設定信号を供給することができる。また、テストモードの設定後は速やかに、内部回路へリセット解除信号を出力することが可能となる。また、パワーオンリセット端子を用いることでテストモード設定用の端子の削減が可能となる。
【００２４】
また、従来の半導体装置では、Ｉ／Ｏ端子からテストモードを設定する信号を入力するため、Ｉ／Ｏ端子にセレクタが接続されていた。Ｉ／Ｏ端子にセレクタが接続されると、通常時の入出力信号のＡＣ特性の劣化や遅延が生じる可能性がある。本実施の形態では、パワーオンリセット端子をテストモード設定信号の入力に使用することにより、通常時の入出力端子であるＩ／Ｏ端子のＡＣ特性の劣化や遅延が生じる可能性を低くすることが可能となる。
【００２５】
実施の形態２
図４は、本発明の実施の形態２に関わるリセット検出部１、モードキャプチャ部２の構成を示す回路図である。なお、その他のブロックに関しては図１に示した半導体装置と同一であるため説明を省略する。本実施の形態におけるリセット検出部１に関しては、そのナイフのＦＦの数が異なるのみで、図２に示したリセット検出部１とほぼ同一の構成であるため、その説明を省略する。本実施の形態では、モードキャプチャ部２の構成が実施の形態１と異なっている。本実施の形態では、ＦＦで構成されたシフトレジスタの中に、その出力をテスト回路５へと入力しないダミーＦＦが存在する点が実施の形態１と異なっている。
【００２６】
例えば、実施の形態１においてリセット検出部１が４つのＦＦで構成され、モードキャプチャ部２も４つのＦＦで構成されていると仮定する。この場合、仮にテストモード信号として４ビットで"１１１１"という信号を出力しようとすると、パワーオンリセット端子ＰＯＮＲＳＴには、モード設定期間で４クロック分"Ｈ"レベルが入力される期間が存在する。このような場合、モードキャプチャ部２が"１１１１"をラッチするよりも前にリセット検出部１のパワーオン出力回路１１が"１"レベルの信号を出力してしまい、テストモードの設定が確実に行えなくなる可能性がある。
【００２７】
そこで、本実施の形態ではモードキャプチャ部２のＦＦに所定の間隔でダミーＦＦを設けることで、確実にテストモードの設定を行うことを可能としている。このダミーＦＦを挿入する位置は、リセット検出部１を構成するＦＦの段数に応じて決定される。図４はリセット検出部１が４つのＦＦで構成された場合に、モードキャプチャ部が１０個のＦＦで構成され、そのうち２つのＦＦをダミーＦＦとして構成した場合を示す図である。
【００２８】
図４のモードキャプチャ部２には、モード設定期間に入力するデータについて、連続した４つのＦＦのうちの１つのＦＦは、その出力をテストモード設定信号としては出力しないＦＦが配置される。図４の場合には、ＦＦ１２４、ＦＦ１２８がテストモードを出力しないＦＦになっている。このように配置することにより、モード設定期間中であっても、連続４ビット以上のＨレベルのモード設定が可能となる。
【００２９】
本実施の形態の半導体装置では、図３に示した場合と同様に、リセット期間（図５、時刻Ｔa〜Ｔb参照）、リセット解除期間（図５、時刻Ｔc以降参照）が設定されている。これらの期間の詳細な動作については、実施の形態１で説明したのでここでは省略する。
【００３０】
以下に本実施の形態におけるモード設定期間の動作について説明する。本実施の形態では、テストモード設定信号を１０ビット、図５におけるＦＦ１３０が最上位ビットに対応し、ＦＦ１２１が最下位ビットに対応する場合を例にして説明する。
【００３１】
仮に８ビットで"１１１１１１１１"のテストモード信号をテスト回路に出力したい場合、１０ビットで"１１０１１１０１１１"に対応するテストモード設定信号をモードキャプチャ部２に保持させる（図５参照）。パワーオンリセット端子ＰＯＮＲＳＴには、クロック入力端子に入力されるクロックで、２クロック分"Ｈ"レベル、その後、順次、１クロック分"Ｌ"レベル、３クロック分"Ｈ"レベル、１クロック分"Ｌ"レベル、３クロック分"Ｈ"レベルとなるようなパワーオンリセット信号を入力する。（図５、ｔ１〜ｔ１１参照）。なお、実施形態１と同様に、パワーオンリセット端子は、１０ビットに対応して１０クロック分モード設定に対応する信号が入力された後は、常に"１"レベルとされる。
【００３２】
パワーオンリセット端子ＰＯＮＲＳＴに、このようなリセット信号を入力すると、実施形態１と同様に時刻ｔ１５におけるクロックの立ち上がりで、モードキャプチャ部のＦＦ１２９、１３０が"１"を保持し、ＦＦ１２８が"０"、ＦＦ１２５〜ＦＦ１２７が"１"、ＦＦ１２４が"０"、ＦＦ１２１〜ＦＦ１２３が"１"を保持した状態となる。ここで、ＦＦ１２４、ＦＦ１２８はテストモードを出力しないダミーＦＦになっており、また、パワーオン信号が"１"へと変化するとモードキャプチャ部２のそれぞれのフリップフロップは入力端子のデータを取り込まず、保持している信号を出力し続ける動作へ移行する。つまり、８ビット連続"１"のテストモード信号をテスト回路に出力することが可能となる。
【００３３】
以上詳細に説明したように、モードキャプチャ部２のＦＦに任意の間隔でダミーＦＦを設けることで、確実にテストモードの設定を行うことが可能となる。また、ダミーＦＦを設けることで、モードキャプチャ部に設定するテストモード設定信号は自由な値を設定することが可能となる。また、本実施形態では、リセット検出部のＦＦが４個、モードキャプチャ部のＦＦが１０個で構成された例で説明したが、それぞれのＦＦの個数については自由に設定することが可能である。なお、ダミーＦＦを挿入する位置は、リセット検出部１を構成するＦＦの段数に応じて決定される。本実施の形態では、リセット検出部１が４つのＦＦで構成されているため、モードキャプチャ部２の連続する４つのＦＦのうち少なくとも１つはダミーＦＦを挿入する必要がある。しかしながら、本実施形態にとらわれずダミーＦＦの挿入位置および個数は、リセット検出部１およびモードキャプチャ部のＦＦの個数に応じて、適宜変更が可能である。
【００３４】
このように、本発明によれば、パワーオンリセット端子を用いてテストモード設定を行うことが可能となる。また、テストモードの設定後は、内部回路へリセット解除信号を出力することと同時に、テストモード信号を出力することが可能となる。また、パワーオンリセット端子を用いることでテストモード設定用の端子の削減ができる。またテストモード設定用のＩ／Ｏ端子をセレクタに接続する必要がなく、パワーオンリセット端子をテストモード設定信号出力に直接使用することにより、通常時の入出力信号のＡＣ特性の劣化や遅延が生じる可能性を低くすることが可能となる。
【００３５】
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明の主旨を逸脱しない限り、種々の変形が可能である。例えば、本発明ではリセット検出部の初段にリセット機能付Ｄ型フリップフロップを用いたが一方に一定の論理値が入力されるＡＮＤ回路のような論理ゲートを用いることも可能である。
また、テストモード設定信号は、例えばテスト回路でデコードすることによりテストモードを決定するような信号でもよい。仮にデコードの回路を省略する場合は、テストモード設定信号の各ビットが種々のテストに対応し、各ビットの"１"、"０"でテスト実行の要否を判断すればデコード回路などは不要となる。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１にかかる半導体装置の構成を示す構成図である。
【図２】実施の形態１にかかる半導体装置の構成を示す構成図である。
【図３】実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。
【図４】実施の形態２にかかる半導体装置の構成を示す構成図である。
【図５】実施の形態２にかかる半導体装置の動作を示すタイミングチャートである。
【図６】従来の半導体装置の構成を示す構成図である。
【符号の説明】
【００３７】
１    リセット検出部
２    モードキャプチャ部
３    ＣＰＵ
４    Ｉ/Ｏバッファ
５    テスト回路
１００    半導体装置
１１  パワーオン信号出力回路
１２、１１１  リセット機能付Ｄ型フリップフロップ
１３〜１６、１１３〜１１５  Ｄ型フリップフロップ
２１〜２４、１２１〜１３０  Ｄ型フリップフロップ
１１１  リセット機能付Ｄ型フリップフロップ
【図１】
2007304073.tif 000003
【図２】
2007304073.tif 000004
【図３】
2007304073.tif 000005
【図４】
2007304073.tif 000006
【図５】
2007304073.tif 000007
【図６】
2007304073.tif 000008