(57)【要約】      （修正有）【課題】フェーズロックループ発振器のロック検出手段において、そのロック検出感度が小さいものであっても、あるいは周波数収束までの時間が大きくばらつくものにおいても、目的とする周波数偏差に収束した時点で、直ちにその状態を正確に検出することを可能とする。【解決手段】電圧制御発振器１と、位相比較器２と、低域フィルタ３とをループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器７と、その増幅した信号の振幅信号値を検出する検波器８と、該検波した信号の値と予め設定した閾値とを比較するコンパレータ９と、該コンパレータの出力信号に基づいてロック信号を発生するロック検出器１０を備える。【選択図】図１
2007158472.tif 000002
【特許請求の範囲】
【請求項１】
電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器の出力信号の振幅信号値を検出する検波器と、該検波した信号の値と予め設定した閾値とを比較するコンパレータと、該コンパレータの出力信号に基づいてフェーズロックループが同期したことを示すロック信号を発生するロック検出器と、を備えたことを特徴とするフェーズロックループ発振器。
【請求項２】
電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータに変換するアナログ／デジタル変換器と、該アナログ／デジタル変換器により変換されたデジタルデータと予め記憶した閾値デジタルデータとを比較してフェーズロックループが同期したことを示すロック検出信号を発生するデジタルロック検出器と、を備えたことを特徴とするフェーズロックループ発振器。
【請求項３】
請求項１又は２記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記低域フィルタ出力信号を監視すると共に、前記コンパレータの閾値又は閾値デジタルデータとは異なるレベルの閾値と比較してロック検出信号を発生するループロック検出器を備えたことを特徴とするフェーズロックループ発振器。
【請求項４】
前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を挿入することによって、前記電圧制御発振回路の発振周波数を制御できる周波数シンセサイザ機能を付加したことを特徴とする請求項１乃至請求項３記載のフェーズロックループ発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フーズロックループ発振器に関し、特に、高安定度の周波数信号を発生する発振器のループの同期状態を示すロック信号を迅速に検出可能なフェーズロックループ発振器に関するものである。
【背景技術】
【０００２】
携帯電話機等の無線通信機をはじめとして、殆どの通信装置は高い周波数安定度をもった信号を発生する発振器を備えており、この発振器から出力される周波数信号に基づいて装置各部の制御や、信号処理、搬送波信号等の無線信号の生成を行っている。また、携帯電話機や警察・消防無線機等に代表される無線通信機においては、頻繁に発振周波数を変更する必要があるものが多く、これらの発振器としては、従来からフェーズロックループ発振器（Phase Lock Loop Oscillator；以下「ＰＬＬ発振器」）が使用されている。
図５は従来のＰＬＬ発振器の一例を示すブロック図である。ＰＬＬ発振器は同図に示すように、電圧信号によって発振周波数を制御する電圧制御発振器（Voltage Controlled Oscillator；以下「ＶＣＯ」）５０と、該ＶＣＯ５０の出力信号と外部から供給される基準周波数信号（Reference Frequency Signal；以下「Ｒｅｆｆ」）とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器（Phase Detector；以下「ＰＤ」）５１と、該ＰＤ５１の出力信号から低域信号（直流信号成分）を取り出す低域フィルタ(以下「ＬＰＦ」)５２をループ状に接続したものが基本的な構成である。
ＰＬＬ回路の動作については、既によく知られているので詳細な説明は省略するが、前記ＰＤ５１において基準周波数信号Ｒｅｆｆと前記ＶＣＯ５０の出力信号との周波数差または位相差に応じた信号を発生し、その信号から直流成分をＬＰＦ５２によって抽出し、この直流信号の電圧で前記ＶＣＯ５０の発振周波数を制御するものであり、前記ＰＤ５１で比較する基準周波数信号ＲｅｆｆとＶＣＯ５０の出力信号の周波数とが一致するように、即ち、ＬＰＦ５２から出力する直流信号電圧が小さくなるようにループ全体が動作するようになっている。
また、前記ＰＤ５１に供給する二つの信号、基準周波数信号ＲｅｆｆとＶＣＯ５０の出力信号の少なくともいずれか一方に、分周比を制御し得る分周器を挿入すれば、その分周比を変化することによってＶＣＯ５０から出力する信号周波数を制御する機能を持った発振器（ＰＬＬ周波数シンセサイザ）を構成することができる。ここでは、このようなＰＬＬ周波数シンセサイザを含めてフェーズロックループ発振器（ＰＬＬ発振器）と称する。
【０００３】
図６は従来のＰＬＬ周波数シンセサイザの一例を示すブロック図であり、この例では、上述の図５に示したＰＬＬ発振器に、更に、基準周波数信号Ｒｅｆｆを分周するＲｅｆｆ分周器５３と、前記ＶＣＯ５０の出力信号を分周するＲＦ分周器５４とを挿入したものである。また、前記ＰＤ５１の状態を監視して、ＰＬＬ回路が所望の周波数にロックしたことを検出するループロック検出器５５を備え、無線通信機やその他の当該発振器を使用する装置の各種制御に使用されることが多い。例えば、無線通信機に使用する場合を考えると、送信周波数は、他の通信等に妨害を与えないように、送信する信号周波数値とその変動の範囲が極めて厳重に規制されている。従って、発振器の出力周波数が規定値に安定したことを確認した上で変調した信号を空間に放射するようにコントロールされており、また、受信に関しては離調時の過大な復調雑音がスピーカ等から出力されないよう、あるいは誤った受信データによる誤動作を防止するために、目標周波数に安定した後にスピーカや制御回路に復調信号を供給するようにしている。
ループロック検出手段に関しては、例えば特開昭６３−２７１２３号にて提案されているものが存する。
【特許文献１】特開昭６３−２７１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＰＬＬ発振器におけるロック検出手段では、位相比較器ＰＤにおいて、基準周波数信号の数周期間で、比較する二つの信号の位相偏差が一定値以下の状態で継続した場合に、ロック状態であると判断するものであったので、高安定度の発振器を構成する場合には、いくつかの不具合を生じていた。
例えば前記ＶＣＯ５０を、周波数安定度には優れているものの周波数制御感度が比較的低い水晶発振器（例えば数十ｐｐｍ／ｖ程度の制御感度）を用い、且つ、周波数の安定度（例えば±０．１ｐｐｍ）を得るために、前記ＬＰＦのカットオフ周波数を数Ｈｚ乃至数十Ｈｚ程度に低く設定した場合には、ＰＬＬ回路が目的の周波数にロックするまで、数十秒乃至数分を要する場合があり得る。このような要求を満たすために上述したような従来のＰＬＬ発振器を使用すると、目的の周波数安定度に到達していないにも拘わらず、ロック検出信号を出力してしまう場合がある。特に、ＰＬＬ発振器を入手容易な市販のＰＬＬシンセサイザＩＣを使用する場合に顕著であった。
図７は、このような不具合を説明するためのロック検出器の信号波形図であり、（ａ）は前記ＰＤ５１から前記ロック検出器５５に供給される位相比較検出信号波形、（ｂ）は前記ロック検出器５５の出力であるロック検出信号である。なお、波形（ａ）は、後述する本発明の説明においては、前記ＬＰＦ５２の出力信号、即ち、前記ＶＣＯ５０の制御信号電圧の波形としても用いるが、実際には、前記ロック検出器に供給されるＰＤの出力信号波形とＬＰＦ出力信号波形とは必ずしも同一波形とはならないが、説明を簡便にするために、ここでは同一波形として説明する。なお、以下の説明では、周波数偏差（あるいは位相偏差）を周波数差（位相差）と混同して使用するが、「偏差」とは所定値（基準周波数信号）との差を意味するから、本発明においては基本的な違いは無い。また、位相比較器による周波数比較と位相比較の関係は、周波数が大きくずれる場合は当然ながら位相も一致せず（位相差の最大値は３６０度）、周波数差に応じた比較的大きな出力が得られ、周波数がほぼ同一に近づくと両者の位相差に応じた値が検出されることになる。
【０００５】
上述したように、前記ＰＤ５１では、供給される二つの信号の位相偏差に応じた振幅値の信号が出力され、その信号がＬＰＦ５２で平滑されて、含まれている直流信号電圧が前記ＶＣＯ５０にフィードバックされて発振周波数が制御される結果、両者の周波数が一致した周波数で収束するように動作する。しかし例えば、比較的廉価に入手し得る一般市販のＰＬＬシンセサイザＩＣでは、ループ検出の為の閾値レベルが大きく、上述したような高い周波数安定度を確保する為の閾値機能を備えていないことが多い。即ち、使用するＰＬＬシンセサイザＩＣに内蔵されたロック検出器５５のロック判断のための閾値がＳ１であるとすれば、同図７に示すように、本来ｔ２の振幅値Ｓ２においてロック検出信号を発生すべきところ、それ以前のアンロック状態であるｔ１（信号レベルＳ１となる）においてロック検出信号を発生してしまうことになる。
また仮に使用ＰＬＬシンセサイザＩＣの閾値がＳ２レベルを検出可能であるとした場合にその対策として、例えば、ＰＬＬ発振器を初期化して起動させ、ロック検出するまでの時間を監視し、想定値より短時間でのロック検出は誤りであると判断して、所定時間経過後のロック検出信号が正しいものとみなすような判断を行う方法が考えられる。
【０００６】
しかしながら、ＰＬＬ発振器が目的の周波数偏差に収束する時間は、温度や部品の経年変化や諸特性によってばらつくので、極めて大きなマージンを加味した時間設定が必要であり、実際には目的周波数に収束しているにも拘わらず、ロック検出信号が発生しない状態が続くことになり、迅速な装置起動に支障を来すことになる。例えば、常温に保たれた室内で使用する場合は、装置に電源を投入した後に比較的早期に位相同期状態になりＰＬＬループがロックすることが多いが、ＰＬＬ回路がロック状態にあるにも拘わらず設定した長時間のマージン時間のためにロック検出信号が得られず、無駄な時間待機を強要されることがある。
また、前記位相比較器の位相検出方法が、二つの信号の周波数差や位相差の時間的変化量に対応するレベルの信号が出力されるものである場合、単位時間当たりの周波数変化量や位相変化量はＰＬＬロック状態に近づくに従って小さくなるので、上述したような高安定度のＰＬＬ発振器においては、より一層ロック状態の検出が困難になることがあった。
本発明は、これらの事情に鑑みてなされたものであって、例えば、廉価に入手容易な一般市販のＰＬＬシンセサイザＩＣを使用する場合のように、そのロック検出精度低いものであっても、あるいは周波数収束までの時間が大きくばらつくものにおいても、目的とする周波数偏差に収束した時点で直ちにその状態を正確に検出することが可能なフェーズロックループ発振器を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明はかかる課題を解決するために、請求項１記載のフェーズロックループ発振器においては、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器の出力信号の振幅信号値を検出する検波器と、該検波した信号の値と予め設定した閾値とを比較するコンパレータと、該コンパレータの出力信号に基づいてフェーズロックループが同期したことを示すロック信号を発生するロック検出器とを備えたことを特徴としている。
請求項２記載のフェーズロックループ発振器では、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータに変換するアナログ／デジタル変換器と、該アナログ／デジタル変換器により変換されたデジタルデータと予め記憶した閾値デジタルデータとを比較してフェーズロックループが同期したことを示すロック検出信号を発生するデジタルロック検出器と、を備えたことを特徴とする。
請求項３記載のフェーズロックループ発振器では、請求項１又は２記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記ＬＰＦ出力信号を監視すると共に、前記コンパレータの閾値又は閾値デジタルデータとは異なるレベルの閾値と比較してロック検出信号を発生するループロック検出器を備えたことを特徴としている。
請求項４記載のフェーズロックループ発振器では、前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を挿入することによって、前記電圧制御発振回路の発振周波数を制御できる周波数シンセサイザ機能を付加したことを特徴としている。
【発明の効果】
【０００８】
請求項１記載のフェーズロックループ発振器においては、電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給する低域フィルタと、をループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器の出力信号の振幅信号値を検出する検波器と、該検波した信号の値と予め設定した閾値とを比較するコンパレータと、該コンパレータの出力信号に基づいてロック信号を発生するロック検出器を備え、位相比較器から出力される位相偏差や周波数偏差に基づく振幅情報を増幅拡大した上で、閾値と比較するように構成したので、微小な位相偏差や周波数偏差に基づくロック状態を正確に検出することが可能となる。
請求項２記載のフェーズロックループ発振器においては、電圧制御発振器と、位相比較器と、低域フィルタとをループ状に接続したフェーズロックループ発振器において、前記低域フィルタの出力を増幅する交流信号増幅器と、該交流信号増幅器のアナログ信号出力の振幅信号値をデジタルデータ信号に変換するアナログ／デジタル変換器と、該デジタルデータと予め記憶した閾値デジタルデータとを比較してＰＬＬが同期したことを示すロック検出信号を発生するデジタルロック検出器を備えたので、ロック検出手段を、デジタル処理することが可能となり、本発明に示す制御手順や、同様の機能を実現する処理をプログラミングすることによってＣＰＵ等を備えるＩＣ回路においてソフトウエア処理として実現することが可能となる。
請求項３記載のフェーズロックループ発振器では、請求項１又は２記載のフェーズロックループ発振器において、前記位相比較器出力信号又は前記ＬＰＦ出力信号を監視すると共に、前記コンパレータの閾値とは異なるレベルの閾値と比較して第一のロック検出信号を発生するループロック検出器を備えたので、この第一のループロック検出信号と、前記交流信号増幅器出力に基づいて生成した第二のロック検出信号との両者に基づいてロック検出の判断を行うことが可能となり、より一層正確で迅速なロック状態検出が可能となる。
請求項４記載のフェーズロックループ発振器では、請求項１乃至３記載の発明において、更に、前記位相器に供給する電圧制御発振器出力信号又は前記基準周波数信号の少なくともいずれか一方の信号周波数の分周比を制御可能な可変分周器を備えたので、種々周波数を変更可能なＰＬＬ周波数シンセサイザにおいても、請求項１乃至３記載の発明と同様の効果をもたらすことが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図１は、本発明の一実施形態例を示すＰＬＬ発振器のブロック構成図である。この例に示すＰＬＬ発振器は、従来のＰＬＬ発振器と同様に、電圧信号によって発振周波数を制御する電圧制御発振器（ＶＣＯ）１と、該ＶＣＯ１の出力信号と外部から供給される基準周波数信号Ｒｅｆｆとを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器（ＰＤ）２と、該ＰＤ２の出力信号から直流信号成分を取り出す低域フィルタ（ＬＰＦ）３をループ状に接続し、更に、前記ＰＤ２に入力する基準周波数信号Ｒｅｆｆを分周する基準信号分周器（Ｒｅｆｆ分周器）４と、前記ＶＣＯ１の出力信号を分周する高周波信号分周器（ＲＦ分周器）５と、前記ＰＤ２の状態を監視して、ＰＬＬ回路が所望の周波数にロックしたことを検出するループロック検出器（以下ループロック検出器を「第１ロック検出器」と云う）６とを備えたＰＬＬシンセサイザとして構成したものにおいて、この実施例の特徴として、前記ＬＰＦ３の出力信号に含まれる交流信号成分を増幅する交流信号増幅器７と、該交流信号増幅器７の出力信号に含まれる交流振幅成分をエンベロープ検波（Envelope Detection：包絡線検波）する検波器８と、検波した交流振幅成分のレベルと予め設定した閾値とを比較して比較信号を出力するコンパレータ９と、このコンパレータ９の出力信号に基づいて第二のロック信号を出力する第２ロック検出器１０と、前記第１ロック検出信号前記第２ロック検出信号とに基づいて、ロック検出信号を発生するロック判定器１１を備えたものである。
【００１０】
図２は前記図１に示したＰＬＬ発振器の動作を説明する為の信号波形図であって、（ａ）はＰＤ出力信号波形、（ｂ）は交流信号増幅器７の出力信号波形、（ｃ）は検波器８の出力信号波形、（ｄ）は第２ロック検出器１０の出力信号波形を夫々示している。なお、波形（ａ）は、上述したように、図７の説明においてはＰＤ５１の出力信号として用いたが、ここでは前記ＬＰＦ３の出力信号、即ち、前記ＶＣＯ１の制御信号電圧の波形として使用する。ＬＰＦ出力とＰＤ出力とは必ずしも同一波形とはならないが説明を簡便にするために、ここでは同一波形として説明する。
【００１１】
以下、図２、図７に示した信号波形を参照しながら、図１の本発明の実施態様例の動作について説明する。先ず同図（ａ）の信号波形は、前記図７（ａ）と同一波形であるので説明を省略するが、図１においても時間ｔ１では、第１ロック検出器６において閾値と比較されて、図７（ｂ）のｔ１に示すように第１ロック信号が出力される。しかし、ｔ１においては正しいロック状態ではなく、ＰＬＬシンセサイザＩＣ内蔵のロック検出器の性能範囲内の検出レベルでのロック検出を行う。正しいロック検出は時間ｔ２において検出されるべきであるが、時間ｔ２における信号波形振幅値が小さいので、第１ロック検出器６ではロック検出信号として出力されないことは既に説明したとおりである。
そこで、この実施例に示すように、ＬＰＦ３の出力信号図２（ａ）を交流信号増幅器７において所要レベルに増幅した上で、検波器８においてエンベロープ検波すれば、増幅された信号の振幅値の変化を示す交流信号成分が抽出できる。その結果、同図２（ｂ）に示すように全体の振幅レベルが増幅され、時間ｔ２における信号振幅値も十分に増幅されるので、この振幅値を包絡線検波した結果が同図（ｃ）に示すような波形として得られる。
このレベルをコンパレータ９において予め設定された閾値（前記第一のロック検出器６の閾値とは異なる）と比較するが、交流信号増幅器７によって振幅を増幅したので、時間ｔ２における振幅値も増幅されたものとなり、ある程度の大きな閾値との比較が可能となって、ｔ２において正確に閾値以下となるタイミングを検出することが可能となる。このときの閾値は、当該PLL発振器のＶＣＯ１の発振周波数が基準周波数信号Ｒｅｆｆに同期して周波数が一致した所望状態を反映する値とすべきことは云うまでもない。このようにして得られた第２ロック検出信号によって、当該ＰＬＬ発振器のＶＣＯ発振器のロック状態を検出することができる。なお、第２ロック検出信号が一定時間経過後に発生することが明らかな場合は、タイマ回路によって一定時間の経過を計測した後に、前記第２ロック検出信号の発生に基づいて、ＰＬＬが同期したことを判断するようにしてもよい。また、同図１に示すように、ロック判定器１１において、前記第１ロック検出信号と、第２ロック検出信号の両者に基づいてロック検出を行えば、より一層正確にロック検出が可能となる。
【００１２】
なお、交流増幅器７は、信号に含まれる交流信号成分の振幅値を増幅する為のものであるが、通常の増幅器では極めて低い周波数に対する利得が小さいので、本発明に使用する交流増幅器は差動増幅器等、その目的に応じた回路を使用する必要がある。また例えば、変調機能を有する低周波発振器を備え、その変調信号として前記ＬＰＦ３の出力信号を使用し、該発振器出力信号を包絡線検波することも一つの方法であろう。また、当該ＰＬＬ回路のＶＣＯ１が同様のメカニズムで制御されているので、ＶＣＯ１の周波数が比較的低い周波数であれば、その出力信号を包絡検波しても良いし、周波数が高すぎる場合は前記ＲＦ分周器５の出力を包絡検波してもよく、あるいは専用の分周器を備えることも有用であろう。
なお、前記ＰＤ（位相比較器）２として使用するパルス波形の位相比較回路としては、排他的論理和回路（Exclusive−ＯＲ：ＥＸ−ＯＲ）ゲート応用型、ＲＳ−Filipflop（ＲＳフリップフロップ型：ＲＳ−ＦＦ）応用型、ポジティブエッジ・トリガ型等、種々の形式のものが知られており、本発明には如何なる形式の位相比較器でも使用可能である。例えば図３は、排他的論理和回路（Exclusive−ＯＲ：ＥＸ−ＯＲ）ゲート応用型の位相比較器の動作原理を示す図である。簡単に説明すれば、同図（ａ）は前記図１に示した本発明のＰＬＬ発振器の一部を抜き出したもので、そのＰＤ２にＥＸ−ＯＲゲートを使用している。このゲートの二つの入力をＡ、Ｂとし、出力をＸとすると、これらの信号の関係は同図（ｂ）の表に記載するとおりとなる。従って、もし同図（ｃ）、（ｄ）のＡ、Ｂに示すような波形が入力すると、夫々Ｘに示すように両信号の排他的論理和出力が得られ、夫々のＸ信号出力をＬＰＦ３に供給すれば、パルス幅に対応した直流電圧信号が得られるので、この信号をＶＣＯ１制御電圧とすることもできる。この図からも理解できるように、位相比較器２に供給される信号の位相が一致するときに、その出力信号レベルが最小になり、ＰＬＬ回路はそのような状態になるように自動的にＶＣＯ発振周波数を制御して収束する。ロック検出信号は同期した状態を示すもので、正確なロック検出を行うことがＰＬＬ発振器を使用する装置の機能維持の為にも極めて重要であることは、既に説明したとおりである。
【００１３】
図４は、本発明の他の変形実施態様例を示すＰＬＬ発振器のブロック構成図である。この例では、前記図１と同様のブロックには同一符号を付加し、説明を省略する。この実施態様例では、前記交流信号増幅器７の出力信号に含まれる交流信号振幅成分を、アナログ／デジタル変換器（Ａ／Ｄ変換器）１２によってデジタルデータに変換する点が特徴的である。この結果、前記データをデジタルロック検出器１３において、予め記憶しているデジタル閾値データ（前記第一ロック検出器の閾値とは異なる）と比較することにより、デジタル信号処理によってロック検出を行うことが可能となる。
即ち、近年の無線機等をはじめとする通信機器においては、マイクロコンピュータ（ＣＰＵ）を使用し、ソフトウエアによってプログラム処理を行うものが多く、アナログ処理に比べてデジタル処理の方が処理スピードや機能的処理等種々都合の良い場合が多いので、それらに適合させる上で便利であろう。また、時間経過に伴う微小な位相偏差や周波偏差に基づく微小なレベル変化の検出も、デジタル処理によって高精度に検出可能である。なお、この例においても、前記図３に示したものと同様に、前記第１ロック検出器６の出力と、第２ロック検出器であるデジタルロック検出器１３の出力とからロック状態を判定することが可能である。以上の実施例では、位相比較器から出力される位相偏差や周波数偏差に対応した信号からロック状態を検出する例を示したが、位相比較器から、位相変化の時間的変化量や周波数変化の時間的変化量に応じた信号が出力される場合であっても、同様に本発明を実施することによって正確にロック検出可能であることが明らかである。
本発明は以上説明したように構成し、制御するので、要求される周波数安定度が高く、位相比較器から出力される周波数変化レベルや、それらの時間的変化量が微小な場合であっても、交流信号増幅器によってレベル増幅後に閾値と比較するので、正確にＰＬＬ回路のロック状態、即ち、同期状態を迅速に検出することが可能となる。
【００１４】
以上本発明の実施態様例について説明したが、本発明の実施に際してはこれらに限定する必要はなく、種々変形が可能である。例えば、通常ＰＬＬシンセサイザＩＣに備えられている第１ロック検出器６を用いた例を示したが、必ずしもこのブロックは必要ではなく、当該ブロックが欠如したＩＣであっても本発明の実施が可能であることは云うまでもない。また、ＶＣＯとしては上記実施例の電圧制御水晶発振器に限らず、ＰＬＬ回路を構成し得るものであれば、如何なるものでも使用可能である。例えば、大きな周波数変化幅を要求される場合は、ＳＡＷ共振器やその他の共振器が有用であろう。更に、本発明の実現に必要な全ての機能ブロックをソフトウエアで実現することも可能である。例えば、近年、ソフトウエアラジオとして、高周波増幅回路機能についてもデジタル処理し、各種プログラミング手段によって、自在に種々の方式の通信システムに対応できるようになっているので、これらの技術を使用すれば、本発明のＰＬＬ発振器を一部の部品を除いて、ソフトウエア処理することが可能である。また、そのようなソフトウエアについて、それぞれプログラム化し、あらかじめＣＤ−ＲＯＭ等の記録媒体に書き込んでおき、コンピュータに搭載したＣＤ−ＲＯＭドライブのような媒体駆動装置にこのＣＤ−ＲＯＭ等を装着して、これらのプログラムをコンピュータのメモリあるいは記憶装置に格納し、それを実行することによって、本発明の目的が達成されることは云うまでもない。この場合、記録媒体から読み出されたプログラム自体が上述した実施形態の機能を実現することになり、そのプログラムおよびそのプログラムを記録した記録媒体も本発明を実施する上で有用である。
【００１５】
なお、プログラムを格納する記録媒体としては半導体媒体（例えば、ＲＯＭ、不揮発性メモリカード等）、光媒体（例えば、ＤＶＤ、ＭＯ、ＭＤ、ＣＤ等）、磁気媒体（例えば、磁気テープ、フレキシブルディスク等）等のいずれであってもよい。
また、ロードしたプログラムを実行することにより上述した実施形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、オペレーティングシステムあるいは他のアプリケーションプログラム等と協働して処理することによって上述した実施形態の機能を実現することも可能である。
市場に流通させる場合には、可搬型の記録媒体にプログラムを格納して流通させ、あるいは、インターネット等を介して接続されたサーバコンピュータの記憶装置にプログラムを格納しておき、インターネット等を通じて他のコンピュータに転送することもできる。
なお、コンピュータでは、可搬型の記録媒体上のプログラム、または転送されてくるプログラムを、コンピュータに接続した記録媒体にインストールし、そのインストールされたプログラムを実行することによって上述した実施形態の機能が実現される。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態にかかるＰＬＬ発振器を示すブロック構成図である。
【図２】本発明の一実施形態例の動作を説明するための信号波形図であり、（ａ）はＰＤ出力信号波形図、（ｂ）は交流増幅器の出力信号波形図、（ｃ）は検波器の出力信号波形図、（ｄ）は第２ロック検出信号波形図である。
【図３】本発明において利用可能な位相比較器（ＰＤ）を説明するための図であり、（ａ）は概要構成図、（ｂ）はＰＤゲートの入出力信号関係を示す図、（ｃ）及び（ｄ）はＰＤの入出力信号波形の関係を示す図である。
【図４】本発明の他の実施形態にかかるＰＬＬ発振器を示すブロック構成図である。
【図５】従来のＰＬＬ発振器の一例を示すブロック構成図である。
【図６】従来のＰＬＬ周波数シンセサイザの一例を示すブロック構成図である。
【図７】従来のＰＬＬ発振器のロック検出器の動作を説明する信号波形図であり、（ａ）はＰＤ出力信号波形図、（ｂ）はロック検出信号波形図である。
【符号の説明】
【００１７】
１、５０  電圧制御発振器（ＶＣＯ）、２、５１  位相比較器（ＰＤ）、３、５２  低域フィルタ（ＬＰＦ）、４、５、５３，５４  分周器、６  第一ロック検出器、７  交流信号増幅器、８  検波器、９  コンパレータ、１０  第二ロック検出器、１１  ロック判定器、１２  アナログ／デジタル変換器（Ａ／Ｄコンバータ）、１３  デジタルロック検出器、５５  ロック検出器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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