(57)【要約】【課題】損失を抑え、より大きな光学利得が得られる、多重の利得領域を有するＧａＮ系ＶＣＳＥＬを提供する。【解決手段】ＶＣＳＥＬの垂直キャビティにおいて、スペーサにより隔置された多重の利得領域を形成する。各利得領域は、複数の量子井戸層からなる量子井戸を含む。この量子井戸と、垂直キャビティの周りに形成された外殻部との間に、横方向ｐ／ｎ接合が形成される。この横方向ｐ／ｎ接合に順方向バイアスをかけることによって、多重利得領域で光子の発生が起こる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のミラー（１０２）を形成し、
前記第１のミラー（１０２）上に、組み込まれた多重利得領域（１０８）を含む垂直キャビティを形成し、
前記組み込まれた多重利得領域（１０８）に対して側面方向に横方向のｐ／ｎ接合を形成することを含み、
前記横方向ｐ／ｎ接合に順方向バイアスをかけることによって、前記多重利得領域（１０８）で光子の放出が起こる、ＶＣＳＥＬシステム（１００）。
【請求項２】
前記多重利得領域（１０８）の上に、第２のミラー（１２２）を形成することをさらに含み、
前記組み込まれた多重利得領域（１０８）において発せられた光子が、前記第１のミラー（１０２）と前記第２のミラー（１２２）との間で反射する、請求項１に記載のシステム（１００）。
【請求項３】
前記組み込まれた多重利得領域（１０８）を含む垂直キャビティを形成することが、前記多重利得領域（１０８）間の、前記垂直キャビティ中に形成されたｎ型半導体スペーサ（１１０）よりも低いバンドギャップエネルギーを有する横方向ｐ／ｎ接合を積層させることをさらに含む、請求項１に記載のシステム（１００）。
【請求項４】
前記第１のミラー（１０２）を形成することが、相補的な屈折率を有する材料の交互に重ねられた層を形成することをさらに含む、請求項１に記載のシステム（１００）。
【請求項５】
基板（６０２）上にバルクｎ型半導体領域（１０４）を形成することをさらに含み、
前記第１のミラー（１０２）を、前記基板（６０２）上に堆積させるもしくは該基板（６０２）にウェハボンディングするか、または当該基板（６０２）を除去した後、前記バルクｎ型半導体領域（１０４）へ第１のミラー（１０２）をウェハボンディングするかもしくは堆積させる、請求項１に記載のシステム（１００）。
【請求項６】
第１のミラー（１０２）と、
前記第１のミラー（１０２）の上に設けられた、組み込まれた多重利得領域（１０８）を含むｎ型垂直キャビティと、
前記多重利得領域（１０８）に対して側面方向に形成された横方向ｐ／ｎ接合とを備えており、
前記横方向ｐ／ｎ接合に順方向バイアスをかけることによって、組み込まれた多重利得領域（１０８）内で電子および正孔の再結合が起こり、光子の放出が起こる、ＶＣＳＥＬシステム（１００）。
【請求項７】
前記組み込まれた多重利得領域（１０８）および第１のミラー（１０２）の上に配置されたｎ型垂直キャビティ上に、第２のミラー（１２２）をさらに備えている、請求項６に記載のシステム（１００）。
【請求項８】
前記組み込まれた多重利得領域（１０８）が、１／２波長の倍数で互いに隔置されている、請求項６に記載のシステム（１００）。
【請求項９】
前記組み込まれた多重利得領域（１０８）間の、前記垂直キャビティ中に形成されたｎ型半導体スペーサ（１１０）より低いバンドギャップエネルギーを有する量子井戸層（２０４）をさらに備えている、請求項６に記載のシステム（１００）。
【請求項１０】
前記バルクｎ型半導体領域（１０４）の上に、誘電体ＥＬＯＧマスクをさらに有する、請求項６に記載のシステム（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、多重利得領域システムに関し、より詳細には、横方向Ｐ／Ｎ接合を有するＶＣＳＥＬシステムに関する。
【背景技術】
【０００２】
垂直型面発光レーザ（ＶＣＳＥＬ）は、遠隔通信の分野に変革をもたらしている。ＶＣＳＥＬは、一般に、光を増幅させるための、半導体材料の利得媒質を含む共振キャビティを画定する半導体ミラーの対を備えている。
【０００３】
通常、ＶＣＳＥＬは、光学キャビティが間に配置されている一般に分布ブラッグ反射器（ＤＢＲ）と呼ばれるミラーの対によって特徴付けられる。その全体の構造は、有機金属気相エピタキシー（ＯＭＶＰＥ）、時には有機金属化学気相堆積（ＭＯＣＶＤ）と呼ばれるプロセスによって、基板ウェハ上に形成することができる。光学キャビティは、一般に、スペーサ層および活性領域も備えている。活性領域は、通常、１つ以上の量子井戸を含む。通常、隣接するバリア層の対によって挟まれている量子井戸層を含む量子井戸は、キャリア、つまり電子および正孔が注入された層である。この電子および正孔は量子井戸内で再結合し、量子井戸の材料層によって決定される波長で光を発する。量子井戸層は通常、低バンドギャップの半導体材料からなっており、バリア層は通常、量子井戸層よりも高いバンドギャップを有する。このような構成では、デバイスに順方向バイアスをかけると、電子および正孔が量子井戸層内に注入され、捕捉され、再結合して特定の波長のコヒーレント光を発する。
【０００４】
電気的にポンピングされるＶＣＳＥＬは、Ｐ−Ｉ−Ｎ接合構造を有しており、この構造では、量子井戸を形成する真性材料が、ｐ型材料の層とｎ型材料の層との間に挟まれている。最適な発光のためには、量子井戸は、光学キャビティで生成する定在波（軸方向もしくは縦モード）のピークに配置されていることが望ましい。しかし、多重量子井戸活性領域を有するＶＣＳＥＬにおいては、量子井戸の各組は、約５０〜数１００ｎｍの間隔で分離されている。
【０００５】
ＶＣＳＥＬ中の量子井戸の数によって、ＶＣＳＥＬの光学利得が決定される。コヒーレント光がＶＣＳＥＬから発せられる前には、ＶＣＳＥＬにおいて固有の多くの損失を克服して、レーザ閾値に到達しなければならない。ＶＣＳＥＬでの損失は、ミラー、回折および分布損失によって生成する。ミラーでの損失は、ミラーの反射率が１００％未満であることに起因する。実際のところは、ミラーの反射率が１００％であるなら、ＶＣＳＥＬからの発光は不可能である。回折損失は、発せられた光がＶＣＳＥＬ内のガイド開口から離れていくように伝搬する際に広がる場合に起こる。分布損失は、ＶＣＳＥＬ構造での光の散乱および吸収によって起こる。ＱＷ（量子井戸）利得は、これらの損失の組合せを克服するために十分なものでなくてはならない。したがって、特に、高温での操作、および高データ速度での変調を可能にするために、多重のＱＷ活性領域が有利である。
【０００６】
キャビティに存在する定在波の１つの最大値に対応して収まるよりも多くのＱＷが必要とされる場合には、ＱＷ活性領域を、共振周期利得（ＲＰＧ）構成に含めることができる。ＲＰＧ ＶＣＳＥＬ構造は、２つ以上の活性領域を有しており、各活性領域は、定在波の最大値が現れる別々の箇所に対応して設けられている（つまり、１／２波長の倍数ごとに分離している）。このＲＰＧ構造は、ＶＣＳＥＬの光学利得を最大にするために利用される。
【０００７】
ＲＰＧ ＶＣＳＥＬは、赤色および近赤外発光器のために、より一般的に使用されるＧａＡｓ系およびＩｎＰ系の材料で実施されるが、これに比べ、ＧａＮ系ＶＣＳＥＬには、より多くの問題がある。その問題は、効率のより劣るキャリア輸送、欠陥構造等を含めて光電子特性が比較的劣ること、それにより低利得・高損失となっていることに起因する。したがって、効率が高くかつ閾値電流および電圧の低いＧａＮ系の紫外もしくは可視ＶＣＳＥＬに対して、ＲＰＧ構成でＱＷの複数の組を組み込んでいる活性層は、必要な光学利得を達成するために特に有利である。
【０００８】
しかし、多重ＧａＮ系活性領域の均一な電気的なポンピングもしくは励起は、実施されていない。さらに、単一のｐ−ｎ接合を有する多重ＧａＮ系活性領域のポンピングにも多くの問題があり、これは、ＧａＮにおける正孔輸送が良好でないことが一因である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
損失を抑え、より大きな光学利得が得られる、多重の利得領域を有するＶＣＳＥＬを提供することである。
【課題を解決するための手段】
【００１０】
本発明は、第１のミラーが形成されており、この第１のミラー上に垂直キャビティが形成されており、この垂直キャビティが、組み込まれた多重利得領域を含み、この組み込まれた多重利得領域に対して側面方向に横方向ｐ／ｎ接合が形成されているＶＣＳＥＬシステムであって、この横方向ｐ／ｎ接合に順方向バイアスをかけることによって、組み込まれた多重利得領域で光子の発生が起こるものに関する。
【発明を実施するための最良の形態】
【００１１】
本発明の特定の態様は、上の説明で言及されたもしくは上の説明から明らかな内容に加えられるまたはその内容の代わりとなる別の利点を提供する。この利点は、添付図面を参照しながら以下の詳細な説明を読むことにより、当業者に容易に理解されるであろう。
【００１２】
以下の説明においては、本発明の完全な理解のために多くの特定の詳細例を示す。しかし、本発明が、これらの特定の詳細例を用いずとも実施可能であることは明白であろう。本発明が不明瞭となることを回避するために、公知の構造、構成およびプロセスのステップについては、詳細を開示していないものもある。
【００１３】
さらに、装置／デバイスの実施態様を示す図面は、半概略的であり、縮尺も正しくない。特に、明らかな図示を目的とし、図面中で大きく誇張して示した寸法もある。また、全ての図面中では、同じもしくは同様の構成要素に対して同じ番号を用いる。
【００１４】
同様に、図面において断面図では、取付け面が下を向くような向きで本発明を示しているが、図面におけるこのような配置は任意であり、本発明を必ず下向きに装着しなければならないことを意図するものではない。一般に、本発明は、任意の向きで動作可能である。全ての図面では、同じ構成要素に対して同じ番号を用いる。
【００１５】
本明細書で使用される「水平」という語は、基板の向きに関わらず、基板の従来の平面もしくは表面に対して平行な平面として定義される。「垂直」という語は、定義された前記「水平」に対して直角をなす方向を指す。「〜の上に（above）」、「〜の下に（below）」、「底部（bottom）」、「上部（top）」、「側（side）」（「側壁（sidewall）」のように用いられるもの）、「より高い（higher）」、「下部の（lower）」、「上部の（upper）」「〜を超える（over）」、「〜を下回る（under）」のような語も、前記水平平面に対して定義される。「〜上に（on）」という語は、１つの構成要素が別の構成要素と直接的に接触していることを指す。
【００１６】
図１に、本発明の一態様によるＶＣＳＥＬシステム１００の断面図を示す。ＶＣＳＥＬシステム１００は、第１のミラー１０２を含む分布ブラッグ反射器、ＡｌＧａＮのようなバルクｎ型半導体領域１０４、ＳｉＯ２のような中間層１０６、第１の利得領域１０８、第１のｎ型半導体スペーサ１１０、第２の利得領域１１２、第２のｎ型半導体スペーサ１１４、第３の利得領域１１６、第３のｎ型半導体スペーサ１１８、ｐ−ＧａＮからなる外殻部１２０、第２のミラー１２２、ｐ型コンタクト１２４およびｎ型コンタクト１２６を備えている。この例では、共振周期利得構成において、３つの活性領域、第１の利得領域１０８、第２の利得領域１１２、第３の利得領域１１６を示しているが、利用される活性領域は、１つのＲＰＧ構成に対して単一もしくは２つ以上を含む別の数であってもよい。
【００１７】
第１のミラー１０２は、ＴｉＯ２およびＳｉＯ２のような相補的な屈折率を有する誘電体材料の多層からなっている。この多層の各層は、波長の約１／４の光学厚みを有し、これらの層が組み合わされて、第１のミラー１０２の全体的としての反射率がほぼ１００％となっている。第１のミラー１０２は、例示することを目的として６つの層の対を有しているが、別の任意の数の層の対を有していてもよい。バルクｎ型半導体領域１０４を、サファイアもしくはＳｉＣ基板上に有機金属気相エピタキシー（ＯＭＶＰＥ）によってエピタキシャル成長させ、ｎ型垂直キャビティのベースを形成する。垂直キャビティ全体は、組み込まれた多重利得領域およびｎ型半導体スペーサを含むｎ型半導体材料の成長によって形成する。
【００１８】
第１の利得領域１０８、第２の利得領域１１２および第３の利得領域１１６は、ＩｎＧａＮから形成されており、互いに１／２波長（λ）の間隔を置いて隔置されている。この隔置によって、共振周期利得（ＲＰＧ）によるＶＣＳＥＬの光学利得を最大化が可能となる。中間層１０６は、外殻部１２０のｐ−ＧａＮに対する誘電体ＥＬＯＧ（エピタキシャル横方向成長）のマスクを形成している。ｐ−ＧａＮから形成されている外殻部１２０と、第１の利得領域１０８、第２の利得領域１１２および第３の利得領域１１６のＩｎＧａＮ量子井戸とは、横方向ｐ／ｎ接合をさらに有している。
【００１９】
横方向ｐ−ｎ接合は、エッチングされた柱体の周りで、ｐ型ＧａＮ外殻部１２０を選択的にエピタキシャル堆積することによって形成される。第１のエピタキシャル成長では、活性領域１０８、１１２および１１６にそれぞれ沿ったスペーサ層１０４、１１０、１１４および１１８を含むＶＣＳＥＬキャビティ全体を、平面的にもしくは平坦に堆積させる。続いて、誘電体マスク（ＳｉＯ２またはＳｉ３Ｎ４）を堆積し、表面上をパターニングし、これを使用してＶＣＳＥＬ柱体を画定しエッチングする。この柱体の断面は、円形、六角形または別の形状であってよく、その寸法は、単一空間モードの動作に対して有利となっている。エッチングは、ＲＩＥ（反応性イオンエッチング）またはＣＡＩＢＥ（化学支援イオンビームエッチング）によって行うことができる。エッチングは、下側のスペーサ１０４において終了し、その後、柱体のベースの周りのエッチングされた表面上に、中間マスク層１０６の堆積およびパターニングを行う。柱体の上部上のエッチングマスクが残された状態で、ウェハをＯＭＶＰＥ反応器内に戻し、ｐ型ＧａＮ外殻部１２０を選択的にさらに成長させる。この選択的な成長の後、柱体の上部上のエッチングマスクを、エッチングによって除去する。次に、上部誘電体ミラー１２２を、例えばスパッタリングによって堆積させ、柱体の上部上に画定する。最後に、金属ｐ−電極１２４およびｎ電極１２６を構築する。
【００２０】
ｐ型コンタクト１２４およびｎ型コンタクト１２６を使用して、横方向ｐ／ｎ接合に順方向バイアスをかける。順方向にバイアスされると、第１の利得領域１０８、第２の利得領域１１２および第３の利得領域１１６の量子井戸は、第１のｎ型半導体スペーサ１１０、第２のｎ型半導体スペーサ１１４または第３のｎ型半導体スペーサ１１８とよりも、より低いバンドギャップを外殻部１２０と形成する。外殻部１２０とＩｎＧａＮ量子井戸との間の順方向バイアスされた接合には、外殻部１２０と、第１のｎ型半導体スペーサ１１０、第２のｎ型半導体スペーサ１１４または第３のｎ型半導体スペーサ１１８との間の接合よりも低い閾値電圧で、電流が流れる。
【００２１】
第１のミラー１０２および第２のミラー１２２は、例示を目的として、分布ブラッグ反射器（ＤＢＲ）として構成されて誘電体材料から構築されているように示しているが、別の反射器の材料、プロセスまたは構成も使用可能であることを理解されたい。第１のミラー１０２および第２のミラー１２２は、互いに１／２波長の整数倍の間隔を置いて、ファブリペロ共振キャビティを形成するように隔置されている。
【００２２】
図２に、図１に示すＶＣＳＥＬシステム１００の第１の利得領域１０８のより詳細な断面図２００を示す。第１の利得領域１０８は、バリア層２０２および量子井戸層２０４におけるＩｎＧａＮから形成されている。量子井戸層２０４は、バリア層２０２、第１のｎ型半導体スペーサ１１０、第２のｎ型半導体スペーサ１１４および第３のｎ型半導体スペーサ１１８より低いバンドギャップ材料である。順方向にバイアスすると、電子および正孔が量子井戸層２０４内に注入され、放射性の（放射を生じる）再結合による光子の放出が起こる。隣接する第１のｎ型半導体スペーサ１１０、第２のｎ型半導体スペーサ１１４および第３のｎ型半導体スペーサ１１８とのｐ−ｎ接合のターンオン電圧は、通常、活性領域ｐ−ｎ接合よりも十分の数ボルト高い。このようにターンオン電圧がより低くなっていることによって、活性領域で、平行方向の構成で十分な注入が起こり、スペーサ層のｐ−ｎ接合を横切る注入は抑えられる。つまり、ターンオン電圧が低いことによって、別のｎ型層に電流が流れることが防止される。
【００２３】
第１の利得領域１０８は、いくつかの量子井戸層２０４を有している。バルクｎ型半導体領域１０４および第１のｎ型半導体スペーサ１１０は、第１の利得領域１０８の下部および上部それぞれに、量子井戸層２０４に隣接するバリア層を形成している。外殻部１２０を加えることにより、多重横方向ｐ／ｎ接合が得られ、これにより、ｎ型垂直キャビティにおいて利得領域が形成される。さらに、ｎ型半導体スペーサよりもバンドギャップの低い、横方向ｐ／ｎ接合を積層させることによって、効率のよいＶＣＳＥＬを製造することができる。横方向ｐ／ｎ接合のそれぞれは、組み込まれた多重利得領域に対して側面方向に形成されており、接合に順方向バイアスがかけられると、電子および正孔が再結合して光子が放出される。
【００２４】
第１の利得領域１０８は、例示を目的として、ｎ型ＩｎＧａＮを備えているように示されているが、別の材料、プロセスまたは構成も使用可能であることを理解されたい。さらに、第２の利得領域１１２および第３の利得領域１１６も、第１の利得領域１０８と同様に構成されていることも理解されたい。
【００２５】
図３に、図１に示すＶＣＳＥＬシステム１００の上面図３００を示す。この上面図３００は、バルクｎ型半導体領域１０４、中間層１０６、第３のｎ型半導体スペーサ１１８、外殻部１２０、第２のミラー１２２、ｐ型コンタクト１２４およびｎ型コンタクト１２６を含む。第２のミラー１２２の形状を六角形として示したが、第３のｎ型半導体スペーサ１１８上に適合する任意の幾何学形状が可能であることを理解されたい。ｐ型コンタクト１２４およびｎ型コンタクト１２６によって、デバイスとの電気的な接続が可能となる。
【００２６】
レーザ閾値を超えると、大部分のもしくは全ての光子の放出が、第２のミラー１２２の反射率が第１のミラー１０２の反射率よりも小さい場合には、第２のミラー１２２を通して起こる。第１のミラー１０２および第２のミラー１２２は、例示を目的として同様の構成を有しており、第２のミラー１２２構造の層の対が、第１のミラー１０２の層の対の数よりも少ないことによって、より低い反射率を有しているか、または誘電体材料もしくは半導体材料の異なる組から製造されるＤＢＲ構造として示されている。
【００２７】
図４に、図１に示すＶＣＳＥＬシステム１００の第２のミラー１２２のより詳細な断面図４００を示す。第２のミラー１２２は、相補的な屈折率を有する誘電体材料の多層対から形成されている。このような相補的な層の対は、半導体層、誘電体材料、例えばＴｉＯ２（二酸化チタン）およびＳｉＯ２（二酸化シリコン）、または半導体、誘電体および金属層のハイブリッドな組合せを含む材料の多数の異なる組合せからなっていてよい。材料および構成が、反射器の種類、例えば「誘電体」ＤＢＲであるかもしくは半導体ＤＢＲであるかもしくは金属ＤＢＲであるかを決定する。本発明は、誘電体ＤＢＲを開示しているが、本発明は、半導体ＤＢＲまたは金属ＤＢＲによっても実施可能であることを理解されたい。
【００２８】
第２ののミラー１２２を、第１の誘電体層４０２および第２の誘電体層４０４の交互の層を利用して形成する。これらの層は、相補的な屈折率を有する材料である。第２のミラー１２２を、第１の利得領域１０８、第２の利得領域１１２および第３の利得領域１１６の上に形成し、光子を反射させる。反射器の反射率は、層の対を構成する層の材料の屈折率および厚みによって決定され、第２のミラー１２２は、第１のミラー１０２よりもわずかに反射率が低い。
【００２９】
図５に、本発明の別の態様５００によるＶＣＳＥＬシステム１００の断面図を示す。図１のＶＣＳＥＬ構造に類似しているが、本発明のこの態様では、サファイアのような材料からなる基板５０２を使用し、バルクｎ型半導体領域１０４が、第１のミラー１０２のエッジの周りにも形成されている点で異なる。この態様では、本発明の別の製造手段を用いる。
【００３０】
図６に、本発明の別の態様６００によるＶＣＳＥＬシステム１００の断面図を示す。図１のＶＣＳＥＬ構造に類似しているが、この態様では、バルクｎ型半導体領域１０４を、サファイア（Ａｌ２Ｏ３）、シリコンカーバイド（ＳｉＣ）または窒化ガリウム（ＧａＮ）のような材料の基板６０２上に成長させている点で異なる。本発明の製造に関する別の方法では、基板６０２上でデバイスの成長を開始し、基板６０２を除去した後、デバイス上に第１のミラー１０２を堆積するもしくはウェハボンディングする。本発明の製造に関するさらに別の方法では、基板６０２上でデバイスの成長を開始し、その後、ウェハボンディングまたは誘電体堆積技術によって基板６０２の底部へ第１のミラー１０２を装着する。
【００３１】
図７に、本発明の一態様による、横方向ｐ／ｎ接合を有するＶＣＳＥＬシステム１００のためのシステム７００のフローチャートを示す。システム７００は、ブロック７０２で、第１のミラーを形成すること、ブロック７０４で、第１のミラー上に、組み込まれた多重利得領域を含む垂直キャビティを形成すること、およびブロック７０６で、横方向ｐ／ｎ接合を形成し、この横方向ｐ／ｎ接合を順方向バイアスすることによって、組み込まれた多重利得領域で光子の放出が起こることを含む。
【００３２】
システム７００のフローチャートは、単に例示的なものであり、別の多くのステップを追加したり、いくつかのステップを取りやめたりすることが可能であることは、上記の開示を読むことによって当業者に明らかとなることを理解されたい。
【００３３】
さらに詳細には、本発明の一態様では、ＶＣＳＥＬシステム１００の製造方法は、以下のように行う。
１．光子放出のための、第１の利得領域１０８、第２の利得領域１１２および第３の利得領域１１６を、垂直キャビティにおいて形成する（図１）。
２．外殻部１２０を形成して、横方向ｐ／ｎ接合を得る（図１）。
３．第１のミラー１０２を、バルクｎ型半導体領域１０４へ堆積させるかまたはウェハボンディングすることによって被着させる（図１）。
【００３４】
本発明の多くの利点が見いだされている。
【００３５】
本発明によって、互いに１／２波長を置いて隔置されている多重利得領域の積層体が提供され、共振周期利得が、より高いデバイス利得を提供できるようになる。このことにより、活性領域の利得が低い垂直型面発光レーザに対して著しい改良が可能となる。このように、開示の構造により、垂直型面発光レーザの性能が改善されることが見いだされた。この性能の改善によって、追加的な用途またはシステムの可能性、ならびに改善された製造利益および歩留まりが得られる。
【００３６】
結果として、本発明の上記のまたは別の価値ある利点が、現在の技術をさらに発展させる。
【００３７】
つまり、本発明のＶＣＳＥＬシステムの方法および装置により、ディスプレイシステムおよび光学的データ保存における、これまで知られておらず利用もされていない重要な解決方法、手段および機能についての局面が提供される。結果として得られるプロセスおよび構成は、簡単で低コストであって単純で極めて多用途で効果的であり、このような構成は、公知の技術を適用することによって実施可能であり、よって、垂直型面発光レーザを効率よく低コストで製造するために容易に適合される。
【００３８】
以上、本発明を、特別な最良の形態に関連させて記述したが、上記の記述に鑑みて多くの代替、変形および変更が当業者に明らかであることを理解されたい。つまり、このような代替、変形および変更の全てが、本願特許請求の範囲に記載の思想の枠内に収まるものであることが意図されている。本明細書において様々な箇所に記載されているまたは添付の図面に示されている全ての事項は、例示的なものであり、非限定的なものであると解釈されるべきである。
【００３９】
以下に本発明のさらに好ましい態様を示す。
１．第１のミラーを形成し、
前記第１のミラー上に、組み込まれた多重利得領域を含む垂直キャビティを形成し、
前記組み込まれた多重利得領域に対して側面方向に横方向のｐ／ｎ接合を形成することを含み、
前記横方向ｐ／ｎ接合に順方向バイアスをかけることによって、前記多重利得領域で光子の放出が起こる、ＶＣＳＥＬシステム。
２．前記多重利得領域の上に、第２のミラーを形成することをさらに含み、
前記組み込まれた多重利得領域において発せられた光子が、前記第１のミラーと前記第２のミラーとの間で反射する、上項１に記載のシステム。
３．前記組み込まれた多重利得領域を含む垂直キャビティを形成することが、前記多重利得領域間の、前記垂直キャビティ内に形成されたｎ型半導体スペーサよりも低いバンドギャップエネルギーを有する横方向ｐ／ｎ接合を積層させることをさらに含む、上項１に記載のシステム。
４．前記第１のミラーを形成することが、相補的な屈折率を有する材料の交互に重ねられた層を形成することをさらに含む、上項１に記載のシステム。
５．基板上にバルクｎ型半導体領域を形成することをさらに含み、
前記第１のミラーを、前記基板上に堆積させるもしくは該基板にウェハボンディングするか、または当該基板を除去した後、前記バルクｎ型半導体領域へ第１のミラーをウェハボンディングするもしくは堆積させる、上項１に記載のシステム。
６．光子の反射のための第１のミラーを形成し、
前記第１のミラー上に、組み込まれた多重利得領域を、互いに１／２波長の倍数の間隔を置いて含む垂直キャビティを形成し、
前記組み込まれた多重利得領域に対して側面方向に、横方向ｐ／ｎ接合を形成し、該横方向ｐ／ｎ接合を順方向にバイアスすることによって、前記組み込まれた多重利得領域内での電子および正孔の再結合が起こり光子が放出されるようになっており、
前記組み込まれた多重利得領域の上に第２のミラーを形成し、前記組み込まれた多重利得領域から発せられた光子が、第１のミラーと第２のミラーとの間で反射する、ことを含む、ＶＣＳＥＬシステム。
７．前記組み込まれた多重利得領域を形成することが、該組み込まれた多重利得領域間に、前記垂直キャビティ内に形成されているｎ型半導体スペーサよりも低いバンドギャップエネルギーを有する横方向ｐ／ｎ接合を積層させることを含む、上項６に記載のシステム。
８．前記第１のミラーを形成することが、相補的な屈折率を有する材料を交互に並べた層を形成することを含む、上項６に記載のＶＣＳＥＬシステム。
９．前記第２のミラーを形成することが、前記第１のミラーと前記第２のミラーとの間にファブリペロ共振キャビティを形成することを含む、上項６に記載のシステム。
１０．基板上に、バルクｎ型半導体領域を形成することをさらに含み、
第１のミラーを、前記基板上に堆積させるもしくは前記基板にウェハボンディングさせるか、または前記基板を除去した後、前記第１のミラーを、前記バルクｎ型半導体領域にウェハボンディングするもしくは堆積させる、上項６に記載のシステム。
１１．第１のミラーと、
前記第１のミラーの上に設けられた、組み込まれた多重利得領域を含むｎ型垂直キャビティと、
前記多重利得領域に対して側面方向に形成された横方向ｐ／ｎ接合とを備えており、
前記横方向ｐ／ｎ接合に順方向バイアスをかけることによって、組み込まれた多重利得領域内で電子および正孔の再結合が起こり、光子の放出が起こる、ＶＣＳＥＬシステム。
１２．前記組み込まれた多重利得領域および第１のミラーの上に配置されたｎ型垂直キャビティ上に、第２のミラーをさらに備えている、上項１１に記載のシステム。
１３．前記組み込まれた多重利得領域が、１／２波長の倍数で互いに隔置されている、上項１１に記載のシステム。
１４．前記組み込まれた多重利得領域間の、前記垂直キャビティ中に形成されたｎ型半導体スペーサより低いバンドギャップエネルギーを有する量子井戸層をさらに備えている、上項１１に記載のシステム。
１５．前記バルクｎ型半導体領域の上に、誘電体ＥＬＯＧマスクをさらに有する、上項１１に記載のシステム。
１６．横方向ｐ／ｎ接合に順方向バイアスをかけるための、ｐ型コンタクトおよびｎ型コンタクトをさらに備えている、上項１１に記載のシステム。
１７．前記バルクｎ型半導体領域をその上にエピタキシャル成長させるためのサファイアの基板をさらに備えている、上項１１に記載のシステム。
１８．前記第１のミラーの周りにバルクｎ型半導体領域をさらに備えている、上項１１に記載のシステム。
１９．前記第１のミラーにウェハボンディングされているサファイア基板をさらに備えている、上項１１に記載のシステム。
２０．前記第１のミラーをウェハボンディングさせるもしくは堆積させる前に、前記バルクｎ型半導体領域のエピタキシャル成長のためのサファイア基板をさらに備えている、上項１１に記載のシステム。
【図面の簡単な説明】
【００４０】
【図１】本発明の一態様のＶＣＳＥＬシステムの断面図である。
【図２】図１に示すＶＣＳＥＬシステムの第１の利得領域のより詳細な断面図である。
【図３】図１に示すＶＣＳＥＬシステムの上面図である。
【図４】図１に示すＶＣＳＥＬシステムの第２のＤＢＲのより詳細な断面図である。
【図５】本発明の別の態様によるＶＣＳＥＬシステムの断面図である。
【図６】本発明の別の態様によるＶＣＳＥＬシステムの断面図である。
【図７】本発明の一態様によるＶＣＳＥＬシステムの製造プロセスのフローチャートである。
【符号の説明】
【００４１】
１００  ＶＣＳＥＬシステム
１０２  第１のミラー
１０４  バルクｎ型半導体領域
１０８  多重利得領域
１１０  ｎ型半導体スペーサ
１２２  第１のミラー
６０２  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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