(57)【要約】【課題】  従来と比べて配線を短くすることができる半導体装置の設計方法を提供する。【解決手段】本発明に係る半導体装置の設計方法は、セルを複数互いに接続することにより、半導体装置を設計する半導体装置の設計方法であって、セル１，４の最上層の配線層には、辺１ａ，４ａに位置し、該セル１，４と外部とを接続する端子１１ａ，１４ｃが配置されており、最上層の配線層上に端子拡張層を設け、該端子拡張層に、端子１１ａ，１１ｃに接続する２つの拡張端子２１ａ，２４ｃを設計する工程と、拡張端子２１ａ，２４ｃを用いて、前記セル１，４を互いに接続する配線を設計する工程とを具備する。拡張端子２１ａ，２４ｃの位置の自由度は、端子の位置の自由度より高い。このため、セル１，４を互いに接続する配線を短くすることができる。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体素子と、該半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の端子とを有するセル又はブロックを、複数互いに接続することにより半導体装置を設計する、半導体装置の設計方法であって、
前記端子は、前記セル又はブロックの縁に位置し、
前記最上層の配線層上に端子拡張層を設け、該端子拡張層に、前記セル又はブロック内に位置し、前記端子に接続する拡張端子を設計する工程と、
前記拡張端子を用いて、第１の前記セル又はブロック、並びに第２の前記セル又はブロックを互いに接続する配線を設計する工程と、
を具備する半導体装置の設計方法。
【請求項２】
前記拡張端子を設計する工程において、前記拡張端子を長尺状の形状にする請求項１に記載の半導体装置の設計方法。
【請求項３】
前記拡張端子を設計する工程において、前記拡張端子を前記セル又はブロックの縁と複数箇所で接させる請求項１又は２に記載の半導体装置の設計方法。
【請求項４】
前記セル又はブロックの平面形状は略四角形であり、
前記拡張端子を設計する工程において、前記拡張端子を、前記セル又はブロックの異なる２つの辺それぞれと接させる請求項３に記載の半導体装置の設計方法。
【請求項５】
前記配線を設計する工程は、
前記端子拡張層に、前記第１のセル又はブロックの前記拡張端子に接続し、第１の座標の軸と平行な第１の配線を設計する工程と、
前記端子拡張層に、前記第２のセル又はブロックの前記拡張端子に接続し、前記第１の座標の軸と略平行であり、かつ前記第１の座標において一部が前記第１の配線と重なる第２の配線を設計する工程と、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の配線及び前記第２の配線それぞれに接続する第３の配線を設計する工程と、
を具備する請求項１〜４のいずれか一項に記載の半導体装置の設計方法。
【請求項６】
前記拡張端子を設計する工程は、
前記第１のセル又はブロックに第１の前記拡張端子を設計する工程と、
前記第２のセル又はブロックに、第１の座標において一部が前記第１の拡張端子と重なる第２の前記拡張端子を設計する工程とを具備し、
前記配線を設計する工程は、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の拡張端子及び前記第２の拡張端子それぞれに接続する配線を設計する工程を有する請求項１〜４のいずれか一項に記載の半導体装置の設計方法。
【請求項７】
前記配線を設計する工程は、コンピュータが、前記配線を設計する工程である請求項１〜６のいずれか一項に記載の半導体装置の設計方法。
【請求項８】
前記拡張端子を設計する工程の後に、前記拡張端子が設計された前記セル又はブロックを、記憶装置に保持させる工程を具備する請求項１〜７のいずれか一項に記載の半導体装置の設計方法。
【請求項９】
第１の半導体素子と、該第１の半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の第１の端子とを有する、第１のセル又はブロックと、
第２の半導体素子と、該第２の半導体素子上に設けられ、前記第１のセル又はブロックと同一数の配線層と、最上層の前記配線層に設けられた外部接続用の第２の端子とを有する、第２のセル又はブロック
前記最上層の配線層上に位置する端子拡張層に形成され、前記第１の端子に接続し、かつ前記第１のセル又はブロック内に位置する第１の拡張端子と、
前記端子拡張層に形成され、前記第２の端子に接続し、かつ前記第２のセル又はブロック内に位置する第２の拡張端子と、
を具備し、
前記第１の拡張端子及び前記第２の拡張端子は、前記端子拡張層、及び該端子拡張層より上に位置する接続用配線層の少なくとも一方に設けられた配線を用いて、互いに接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法及び半導体装置に関する。特に本発明は、従来と比べて配線を短くすることができる半導体装置の設計方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置を設計するに際し、予め所定の機能を有するように設計されたスタンダードセル（以下セルと記載）又はスタンダードブロック（以下ブロックと記載）を用いる方法が多用されている。この方法は、複数のセル及びブロックが格納されたライブラリから、必要な機能を有するセル又はブロックを読み出してマトリックス状に配置し、配置したセル又はブロック相互間を配線で接続することにより、半導体装置を設計する方法である（例えば特許文献１参照）。配線の設計は、コンピュータが自動で行う。なお、ブロックは複数のセルの集合体である。
【特許文献１】特開２００２−７６１１９号公報（第２段落）
【０００３】
図１０は、従来の半導体装置の配線の配置を説明する為の平面図である。本図に示す例において、長方形のセル１０１，１０２，１０３，１０４がマトリックス状に配置されている。各々のセルの最表層１１０には、外部と接続するための端子（セル１０２，１０３においては図示を省略）が設けられている。端子はセルのいずれかの辺に接しているが、その位置は予め定められている。
【０００４】
セル１０１は端子１１１ａ，１１１ｂ，１１１ｃを有しており、セル１０４は端子１１４ａ，１１４ｂ，１１４ｃを有している。これらの端子のうち、端子１１１ａは端子１１４ｃと接続されている。端子１１１ａはセル１０４から最も遠い辺に接しており、端子１１４ｃはセル１０１から最も遠い辺に接している。このため、端子１１１ａと端子１１４ｃとを接続する配線１２０は、セル相互間を縫うように引かれている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したように、セル及びブロックの端子の位置は予め定められている。このため、セル及びブロックの配置、及び端子の位置によっては、端子を接続する配線が長くなり、セル及びブロックの相互間において、信号の遅延や高抵抗化が生じていた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、従来と比べて配線を短くすることができる半導体装置の設計方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置の設計方法は、半導体素子と、該半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の端子とを有するセル又はブロックを、複数互いに接続することにより半導体装置を設計する、半導体装置の設計方法であって、
前記端子は、前記セル又はブロックの縁に位置し、
前記最上層の配線層上に端子拡張層を設け、該端子拡張層に、前記セル又はブロック内に位置し、前記端子に接続する拡張端子を設計する工程と、
前記拡張端子を用いて、第１の前記セル又はブロック、並びに第２の前記セル又はブロックを互いに接続する配線を設計する工程とを具備する。
【０００７】
前記拡張端子の位置の自由度は、前記端子の位置の自由度より高い。このため、本半導体装置の設計方法によれば、前記拡張端子を設計する工程において、前記拡張端子を適切な位置に配置することにより、前記標準回路パターンを互いに接続する配線を短くすることができる。
【０００８】
前記拡張端子を設計する工程において、前記拡張端子を長尺状の形状にしてもよい。また、前記拡張端子を設計する工程において、前記拡張端子を前記セル又はブロックの縁と複数箇所で接させてもよい。前記セル又はブロックが略四角形である場合、前記拡張端子を設計する工程において、前記拡張端子を、前記セル又はブロックの異なる２つの辺それぞれと接させるのが好ましい。
【０００９】
前記配線を設計する工程は、前記端子拡張層に、前記第１のセル又はブロックの前記拡張端子に接続し、第１の座標の軸と平行な第１の配線を設計する工程と、
前記端子拡張層に、前記第２のセル又はブロックの前記拡張端子に接続し、前記第１の座標の軸と略平行であり、かつ前記第１の座標において一部が前記第１の配線と重なる第２の配線を設計する工程と、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の配線及び前記第２の配線それぞれに接続する第３の配線を設計する工程とを具備してもよい。
【００１０】
前記拡張端子を設計する工程は、前記第１のセル又はブロックに第１の前記拡張端子を設計する工程と、
前記第２のセル又はブロックに、第１の座標において一部が前記第１の拡張端子と重なる第２の前記拡張端子を設計する工程とを具備し、
前記配線を設計する工程は、前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の拡張端子及び前記第２の拡張端子それぞれに接続する配線を設計する工程を有していてもよい。
【００１１】
上記した半導体装置の製造方法それぞれにおいて、前記複数の標準回路パターンを互いに接続する工程は、コンピュータが、前記複数の標準回路パターンの相互間に配線を引くことにより接続を行う工程であってもよい。
【００１２】
また、前記拡張端子を設計する工程の後に、前記拡張端子が設計された前記標準回路パターンを、記憶装置に保持させる工程を具備してもよい。この場合、前記拡張端子が設計された前記標準回路パターンを、他の半導体装置を設計するときに再利用することができる。
【００１３】
本発明に係る半導体装置は、第１の半導体素子と、該第１の半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の第１の端子とを有する、第１のセル又はブロックと、
第２の半導体素子と、該第２の半導体素子上に設けられ、前記第１のセル又はブロックと同一数の配線層と、最上層の前記配線層に設けられた外部接続用の第２の端子とを有する、第２のセル又はブロック
前記最上層の配線層上に位置する端子拡張層に形成され、前記第１の端子に接続し、かつ前記第１のセル又はブロック内に位置する第１の拡張端子と、
前記端子拡張層に形成され、前記第２の端子に接続し、かつ前記第２のセル又はブロック内に位置する第２の拡張端子と、
を具備し、
前記第１の拡張端子及び前記第２の拡張端子は、前記端子拡張層、及び該端子拡張層より上に位置する接続用配線層の少なくとも一方に設けられた配線を用いて、互いに接続されている。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態に係る半導体装置の設計方法を説明する為のフローチャートである。本方法では、まず設計者は、記憶装置内に構築されたライブラリから、必要な機能を有するセル及びブロック（以下セルと記載）を複数選択し、選択したセルを所定の位置に配置する（Ｓ１）。セルの平面形状は長方形であり、内部のエリアに、半導体基板に設けられる半導体素子と、この半導体素子上に設けられる配線層とを有する。最上層の配線層には、外部接続用の端子が設けられているが、この端子は、セルのいずれかの辺と接している。
【００１５】
次いで、設計者は、セルの最上層の配線層上に端子拡張層を設け、この端子拡張層に拡張端子を設計する（Ｓ２）。拡張端子は接続孔を介して、セルの端子に接続している。拡張端子は、セルが有する端子と比べて、セルを相互に接続する配線との接続ポイントを多数有する。なお、本実施例において、セル内に位置する端子拡張層には、拡張端子以外は配置されないが、他の配線が形成されてもよい。
【００１６】
次いで、コンピュータが、セルを相互に接続する為の配線を設計する（Ｓ３）。拡張端子は接続ポイントを多数有するため、コンピュータは、従来と比べて全長が短くなるように配線を設計することができる。その後、拡張端子が設計されたセルをライブラリに格納し、再度利用できるようにする（Ｓ４）。
以下、図を用いて具体的に説明する。
【００１７】
図２、図３（Ａ）、図４、及び図５（Ａ）は、半導体装置の第１の設計例を説明する為の平面図である。図３（Ｂ）、図５（Ｂ）は、それぞれ図３（Ａ），図５（Ａ）のＡ−Ａ断面図である。
【００１８】
まず、図２に示すように、設計者は、長方形のセル１，２，３，４を選択し、これらのセルをマトリックス状に配置する。セル１は、最上層の層間絶縁膜１０上に端子１１ａ，１１ｂ，１１ｃを有しており、セル４は、層間絶縁膜１０上に端子１４ａ，１４ｂ，１４ｃを有している。これらの端子のうち、端子１１ａ，１４ｃが相互に接続される。端子１１ａは、セル１のうち、セル４から最も遠い辺１ａに接しており、端子１４ｃは、セル４のうち、セル１から最も遠い辺４ａに接している。また、各セルの内部に位置する層間絶縁膜１０上には、図示しない配線パターンが複数配置されている。このため、コンピュータが端子１１ａ，１４ｃを直接接続する場合、各セルを避けて配線を引く必要があり、配線長が長くなる。
【００１９】
これに対し、図３（Ａ）及び図３（Ｂ）のＡ−Ａ断面図に示すように、本実施形態において設計者は、層間絶縁膜１０及び各端子上に層間絶縁膜２０を配置し、さらに層間絶縁膜２０上に端子拡張用の配線層を新たに設け、拡張端子２１ａ，２１ｂ，２１ｃ，２４ａ，２４ｂ，２４ｃを配置する。
【００２０】
拡張端子２１ａ，２１ｂ，２１ｃはセル１内に、辺１ａと略平行に配置されており、辺１ａと交わる２つの辺１ｂ，１ｃそれぞれと接している。さらに拡張端子２１ａ，２１ｂ，２１ｃは、それぞれ接続孔２０ａ，２０ｂ，２０ｃを介して端子１１ａ，１１ｂ，１１ｃに接続している。
【００２１】
拡張端子２４ａ，２４ｂ，２４ｃはセル４内に、辺４ａ（すなわちｙ軸）と略平行に配置されており、辺４ａと交わる２つの辺４ｂ，４ｃと接している。さらに拡張端子２４ａ，２４ｂ，２４ｃは、それぞれ接続孔２０ｄ，２０ｅ，２０ｆを介して端子１４ａ、１４ｂ，１４ｃに接続している。
【００２２】
その後、コンピュータが拡張端子２１ａ，２４ｃ相互間を接続する配線を設計する。なお、本例においては、デザインルール上、同一の配線層に属する配線は同一の方向にしか延伸できない。このため、コンピュータは、以下に詳細を示すように、端子拡張層に、拡張端子２１ａ，２４ｃと同一方向に延伸する第１の配線を配置するとともに、端子拡張層上に、拡張端子２１ａ，２４ｃと直交する配線層を新たに設ける。
【００２３】
まず、図４に示すように、コンピュータは、セルとセルの隙間に、拡張端子２１ａ，２４ａと同一方向に延伸する配線２１ｄ，２４ｄを配置する。配線２１ｄは、セル４に近い辺１ｃにおいて拡張端子２１ａと接続しており、配線２４ｄは、セル１に近い辺４ｂにおいて拡張端子２４ｃと接続している。配線２１ｄ，２４ｄそれぞれの開放端は、配線２１ｄの延伸方向において同一の位置にある。
なお、図４では、分かりやすくするために、各端子及び各接続孔を省略している。
【００２４】
次いで、図５（Ａ），（Ｂ）に示すように、コンピュータは、層間絶縁膜２０上に層間絶縁膜３０を配置し、さらに層間絶縁膜３０上に配線３１ａを配置する。配線３１ａは配線２１ｄ，２４ｄと直交する方向に延伸しており、接続孔３０ａ，３０ｂを介して配線２１ｄ，２４ｄと接続している。
【００２５】
このように、半導体装置の第１の設計例によれば、端子１１ａはセル４から最も遠い辺１ａと接しており、端子１４ｃはセル１から最も遠い辺４ａと接しているが、拡張端子２１ａをセル４に近い辺１ｃと接させ、かつ拡張端子２４ｃをセル１に近い辺４ｂと接させている。このため、端子１１ａから拡張端子２１ａ、配線２１ｄ，３１ａ，２４ｄ、及び拡張端子２４ｃそれぞれを経由して端子１４ｃに達するまでの配線長は、拡張端子２１ａ，２４ｃを設けずに端子１１ａ，１４ｃを接続する配線を形成する場合と比べて、短くなる。従って、従来と比べて配線長を短くすることができる。
【００２６】
図６及び図７は、半導体装置の第２の設計例を説明する為の平面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態では、セル１の端子１１ａは、セル２の端子１２ａと接続される。端子１１ａ，１２ａは、端子１１ａが接する辺１ａ（すなわちｙ軸）の延伸方向において、互いに異なる位置に配置されている。辺１ａは、セル１のうちセル２から最も遠い辺である。端子１２ａは、セル２のうちセル１から最も遠い辺２ａと接している。
【００２７】
まず、図６に示すように、設計者は、第１の実施形態と同様にセルをライブラリから選択し、選択したセル１，２，３，４をマトリックス状に配置する。
次いで、設計者は層間絶縁膜２０を配置し、層間絶縁膜２０上に拡張端子２１ａ，２２ａを配置する。本実施形態では、セル１内に位置する拡張端子２１ａは、セル１の辺１ｂのみに接している。また、拡張端子２２ａは、セル２内に配置されており、接続孔２０ｇを介して端子１２ａに接続している。拡張端子２２ａは、セル２の辺２ｂのみに接続している。拡張端子２１ａ，２２ａは、それぞれ辺１ａと平行な方向に延伸しており、少なくとも一部が辺１ａの延伸方向において互いに同一の位置に配置されている。
【００２８】
次いで、図７に示すように、コンピュータは層間絶縁膜３０を配置し、層間絶縁膜３０上に配線３１ｂを配置する。配線３１ｂは、辺１ａと直交する方向に延伸しており、接続孔３０ｃ，３０ｄを介して拡張端子２１ａ，２２ａと接続している。
【００２９】
このように、半導体装置の第２の設計例によれば、セル２から最も遠い辺に接している端子１１ａと、セル１から最も遠い辺に接している端子１２ａとを接続する場合に、拡張端子２１ａ，２２ａを設け、これら拡張端子、接続孔３０ｃ，３０ｄ及び配線３１ｂのみで端子１１ａ，１２ａ相互間を接続している。一方、拡張端子２１ａ，２２ａを設けない場合、端子１１ａ，１２ａ相互間を接続する配線はセル１，２を迂回しなければならない。
従って、拡張端子を設けることにより、端子１１ａ，１２ａ相互間を接続する配線長を短くすることができる。
【００３０】
図８及び図９は、半導体装置の第３の設計例を説明する為の平面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態では、セル２の端子１２ｂが、セル３の端子１３ａと接続される。端子１２ｂ，１３ａは、端子１３ａが接する辺３ａ（すなわちｙ軸）の延伸方向において、互いに異なる位置に配置されている。辺３ａは、セル３のうちセル２から最も遠い辺である。端子１２ｂは、セル２のうちセル３から最も近い辺２ｃと接している。
【００３１】
まず、図８に示すように、設計者は、第１の実施形態と同様にセルをライブラリから選択し、選択したセル１，２，３，４をマトリックス状に配置する。
次いで、設計者は層間絶縁膜２０を配置し、層間絶縁膜２０上に拡張端子２２ｂ，２３ａを配置する。本実施形態では、セル２内に位置する拡張端子２２ｂは、端子１２ｂ上に位置しており、接続孔２０ｈを介して端子１２ｂと接続している。また、拡張端子２３ａはセル３内に配置されており、接続孔２０ｉを介して端子１３ａに接続している。拡張端子２３ａは略Ｌ字状であり、２つの端部２３ｂ，２３ｃがそれぞれ辺３ａ，３ｂと接している。端部２３ｃは、平面配置において端子１２ｂ，１３ａを結ぶ直線（一点鎖線で図示）と辺３ｂとの交点に位置している。
【００３２】
次いで、図９に示すように、コンピュータは層間絶縁膜３０を配置し、層間絶縁膜３０上に配線３１ｂを配置する。配線３１ｂは、接続孔３０ｃ，３０ｄを介して拡張端子２１ａ，２２ａと接続している。
この半導体装置の第３の設計例においても、拡張端子２１ａ，２２ａを設けることにより、端子１２ｂ，１３ａ相互間を接続する配線長を短くすることができる。
【００３３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば各拡張端子は３箇所以上でセルの縁と接してもよい。
【００３４】
また、上述した各実施例において、拡張端子それぞれは拡張端子層に設けられたが、最上層の層間絶縁膜に形成された端子と同一層にスペース上の余裕がある場合、この層に拡張端子が形成されてもよい。この場合、拡張端子の形状例は、上述した各実施形態と同一である。また、各拡張端子相互間を接続する方法は、各実施形態と同一である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る半導体装置の設計方法を説明する為のフローチャート。
【図２】半導体装置の第１の設計例を説明する為の平面図。
【図３】（Ａ）は図２の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図４】図３の次の工程を説明する為の平面図。
【図５】（Ａ）は図４の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図６】半導体装置の第２の設計例を説明する為の平面図。
【図７】図６の次の工程を説明する為の平面図。
【図８】半導体装置の第３の設計例を説明する為の平面図。
【図９】図８の次の工程を説明する為の平面図。
【図１０】従来の半導体装置の設計方法を説明する為の平面図。
【符号の説明】
【００３６】
１，２，３，４，１０１，１０２，１０３，１０４…セル、１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ，３ｂ，４ａ，４ｂ，４ｃ…辺、１０，２０，３０…層間絶縁膜、１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１３ａ，１４ａ，１４ｂ，１４ｃ，１１１ａ，１１１ｂ，１１１ｃ，１１４ａ，１１４ｂ，１１４ｃ…端子、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，３０ａ，３０ｂ，３０ｃ，３０ｄ…接続孔、２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２３ａ，２４ａ，２４ｂ，２４ｃ…拡張端子、２１ｄ，２４ｄ，３１ａ，３１ｂ，１２０…配線、２３ｂ，２３ｃ…端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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