(57)【要約】【課題】BOX-ALIS構成のＰＤＰ装置において、従来のインターレース駆動方式におけるリセット動作の非効率を削減する技術を提供する。【解決手段】BOX-ALIS構成のＰＤＰ装置におけるＰＤＰ駆動方法として、隣接する２つの表示ライン（Ｌ）を１つの制御単位（Ｕ）としたインターレース駆動方式を採用し、フィールドやサブフィールドなどの表示単位（Ｇ１，Ｇ２）ごとに奇数と偶数のＵ（Ｕｏ，Ｕｅ）を交互に駆動表示する。駆動表示対象（正側）のＵのＬ及びＣのみでリセット放電を発生させることで、無駄な発光を削減する。正側ＵのＬ及びＣに印加する電圧波形では、当該表示電極対（Ｘ−Ｙ）でリセット放電を発生させ、逆側ＵのＬ及びＣに印加する電圧波形では、走査電極（Ｙ）を０Ｖにする。【選択図】図６
2007212904.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板に、第１方向に略平行に伸び第２方向に両側でそれぞれ放電ギャップを形成する表示電極群と、前記表示電極群を覆う誘電体層及び保護層とを有し、前記第１基板に対向する第２基板に、前記第２方向に略平行に伸びるアドレス電極群と、前記アドレス電極群を覆う誘電体層と、前記第１及び第２方向に伸び放電空間を区切る格子状の隔壁と、前記隔壁で囲まれる領域に付着された蛍光体とを有し、前記表示電極群は、走査に用いる走査電極と、前記走査に用いない維持電極とが交互に配置され、隣り合う表示電極の対により表示ラインが構成され、前記表示ラインと前記アドレス電極とが交差し前記隔壁で区切られる領域に対応して表示セルが構成される構造のプラズマディスプレイパネルの駆動方法であって、
前記プラズマディスプレイパネルのフィールドにおける複数の前記表示ラインにおいて、隣り合う２つの表示ラインごとに１つの制御単位が構成され、
所定の時間的な表示単位ごとに複数の前記制御単位における奇数番目と偶数番目とを交互に駆動表示するインターレース駆動方式を用い、
駆動回路側からの各電極への電圧波形の印加により、前記駆動表示の対象となる前記奇数と偶数の一方側の制御単位内の表示ラインに対して、アドレス動作の準備となるリセット動作を行い、前記駆動表示の非対象となる他方側の制御単位内の表示ラインに対して、前記一方側の制御単位内の表示ラインでのリセット放電未満の放電にすることを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項２】
請求項１記載のプラズマディスプレイパネルの駆動方法において、
前記フィールドを階調で分割する複数のサブフィールドを有し、
前記表示単位として前記フィールドごとに前記駆動表示の対象となる奇数と偶数の制御単位を交互に切り替えることを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項３】
請求項１記載のプラズマディスプレイパネルの駆動方法において、
前記フィールドを階調で分割する複数のサブフィールドを有し、
前記表示単位として前記サブフィールドごとに前記駆動表示の対象となる奇数と偶数の制御単位を交互に切り替えることを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項４】
請求項２または３に記載のプラズマディスプレイパネルの駆動方法において、
前記一方側の制御単位内の表示ラインの組の駆動表示において、一方側の第１の表示ラインをアドレス放電が発生しない状態にし、かつ他方側の第２の表示ラインをアドレス放電が可能な状態にするリセット放電を発生させた上で、前記第２の表示ラインにアドレス放電を発生させ、次に、前記第２の表示ラインをアドレス放電が発生しない状態にし、かつ前記第１の表示ラインをアドレス放電が可能な状態にするリセット放電を発生させた上で、前記第１の表示ラインにアドレス放電を発生させ、その後、前記第１及び第２の表示ラインで同時に維持放電を発生させる、電圧波形を印加することを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項５】
請求項４記載のプラズマディスプレイパネルの駆動方法において、
前記表示単位として、前記サブフィールドは、前記リセット動作のためのリセット期間、前記アドレス動作のためのアドレス期間、及び前記放電ギャップでの維持放電のためのサステイン期間を有し、前記リセット期間及びアドレス期間は、それぞれ、第１と第２の期間に分けられ、
前記一方側の制御単位内の表示ラインの組の駆動表示において、第１リセット期間で、一方側の第１の表示ラインをアドレス放電が発生しない状態にし、他方側の第２の表示ラインをアドレス放電が可能な状態にし、第１アドレス期間で、前記第２の表示ラインをアドレス放電させ、次に、第２リセット期間で、前記第２の表示ラインをアドレス放電が発生しない状態にし、前記第１の表示ラインをアドレス放電が可能な状態にし、第２アドレス期間で、前記第１の表示ラインをアドレス放電させ、その後、前記サステイン期間で、前記第１及び第２の表示ラインで同時に維持放電を発生させる、電圧波形を印加することを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項６】
請求項５記載のプラズマディスプレイパネルの駆動方法において、
前記第１及び第２リセット期間は、アドレス不能化のための第１の期間（Ａ）と、主なリセット放電のための第２の期間（Ｂ）とに分けられ、
前記一方側の制御単位内の表示ラインの組の駆動表示において、前記第１リセット期間の第１の期間（Ａ）で、前記第１及び第２の表示ラインをアドレス放電が発生しない状態にし、前記第２の期間（Ｂ）で、前記第２の表示ラインのみをリセット放電によりアドレス放電が可能な状態にし、前記第１アドレス期間で、前記第２の表示ラインをアドレス放電させ、次に、前記第２リセット期間の第１の期間（Ａ）で、前記第１及び第２の表示ラインをアドレス放電が発生しない状態にし、第２の期間（Ｂ）で、前記第１の表示ラインのみをリセット放電によりアドレス放電が可能な状態にし、前記第２アドレス期間で、前記第１の表示ラインをアドレス放電させる、電圧波形を印加することを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項７】
請求項５記載のプラズマディスプレイパネルの駆動方法において、
前記インターレース駆動方式に対応した前記表示単位の各々において、前記サブフィールドにおけるリセット期間に、前記駆動表示の非対象となる他方側の制御単位の駆動表示において、前記走査電極の電圧を０Ｖにすることを特徴とする、プラズマディスプレイパネルの駆動方法。
【請求項８】
第１の基板に、第１方向に略平行に伸び第２方向に両側でそれぞれ放電ギャップを形成する表示電極群と、前記表示電極群を覆う誘電体層及び保護層とを有し、前記第１基板に対向する第２基板に、前記第２方向に略平行に伸びるアドレス電極群と、前記アドレス電極群を覆う誘電体層と、前記第１及び第２方向に伸び放電空間を区切る格子状の隔壁と、前記隔壁で囲まれる領域に付着された蛍光体とを有し、前記表示電極群は、走査に用いる走査電極と、前記走査に用いない維持電極とが交互に配置され、隣り合う表示電極の対により表示ラインが構成され、前記表示ラインと前記アドレス電極とが交差し前記隔壁で区切られる領域に対応して表示セルが構成される構造のプラズマディスプレイパネルと、
前記プラズマディスプレイパネルの表示電極に電圧波形を印加する第１の駆動回路と、前記アドレス電極に電圧波形を印加する第２の駆動回路と、各前記駆動回路を制御する制御回路とを有し、
前記フィールドを階調で分割する複数のサブフィールドを有し、
前記プラズマディスプレイパネルのフィールドにおける複数の前記表示ラインにおいて、隣り合う２つの表示ラインごとに１つの制御単位が構成され、
前記フィールドごとに複数の前記制御単位における奇数番目と偶数番目とを交互に駆動表示するインターレース駆動方式を用い、
前記駆動回路側からの電圧波形を前記プラズマディスプレイパネルの対応する電極群に印加することにより、前記駆動表示の対象となる前記奇数と偶数の一方側の制御単位内の表示ラインに対して、アドレス動作の準備となるリセット動作を行い、前記駆動表示の非対象となる他方側の制御単位内の表示ラインに対して、前記一方側の制御単位内の表示ラインでのリセット放電未満の放電にすることを特徴とするプラズマディスプレイ装置。
【請求項９】
第１の基板に、第１方向に略平行に伸び第２方向に両側でそれぞれ放電ギャップ及び表示ラインを形成する表示電極群と、前記表示電極群を覆う誘電体層及び保護層とを有し、前記第１基板に対向する第２基板に、前記第２方向に略平行に伸びるアドレス電極群と、前記アドレス電極群を覆う誘電体層と、前記第１及び第２方向に伸び放電空間を区切る格子状の隔壁と、前記隔壁で囲まれる領域に付着された蛍光体とを有し、前記表示電極群は、走査に用いる走査電極と、前記走査に用いない維持電極とが交互に配置され、隣り合う表示電極の対により表示ラインが構成され、前記表示ラインと前記アドレス電極とが交差し前記隔壁で区切られる領域に対応して表示セルが構成される構造のプラズマディスプレイパネルと、
前記プラズマディスプレイパネルの表示電極に電圧波形を印加する第１の駆動回路と、前記アドレス電極に電圧波形を印加する第２の駆動回路と、各前記駆動回路を制御する制御回路とを有し、
前記フィールドを階調で分割する複数のサブフィールドを有し、
前記プラズマディスプレイパネルのフィールドにおける複数の前記表示ラインにおいて、隣り合う２つの表示ラインごとに１つの制御単位が構成され、
前記サブフィールドごとに複数の前記制御単位の奇数番目と偶数番目とを交互に駆動表示するインターレース駆動方式を用い、
前記駆動回路側からの電圧波形を前記プラズマディスプレイパネルの対応する電極群に印加することにより、前記駆動表示の対象となる前記奇数と偶数の一方側の制御単位内の表示ラインに対して、アドレス動作の準備となるリセット動作を行い、前記駆動表示の非対象となる他方側の制御単位内の表示ラインに対して、前記一方側の制御単位内の表示ラインでのリセット放電未満の放電にすることを特徴とするプラズマディスプレイ装置。
【請求項１０】
請求項８または９に記載のプラズマディスプレイ装置において、
前記表示単位として、前記サブフィールドは、前記リセット動作のためのリセット期間、前記アドレス動作のためのアドレス期間、及び前記放電ギャップでの維持放電のためのサステイン期間を有し、前記リセット期間及びアドレス期間は、それぞれ、第１と第２の期間に分かれ、
前記一方側の制御単位内の表示ラインの組の駆動表示において、第１リセット期間で、一方側の第１の表示ラインをアドレス放電が発生しない状態にし、かつ他方側の第２の表示ラインをアドレス放電が可能な状態にするリセット放電を発生させた上で、第１アドレス期間で、前記第２の表示ラインをアドレス放電させ、次に、第２リセット期間で、前記第２の表示ラインをアドレス放電が発生しない状態にし、かつ前記第１の表示ラインをアドレス放電が可能な状態にするリセット放電を発生させた上で、第２アドレス期間で、前記第１の表示ラインをアドレス放電させ、その後、前記サステイン期間で、前記第１及び第２の表示ラインで同時に維持放電を発生させ、
前記インターレース駆動方式に対応した前記表示単位の各々において、前記サブフィールドにおけるリセット期間に、前記駆動表示の非対象となる他方側の制御単位において、前記走査電極の電圧を０Ｖにすることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）の駆動方法、及びＰＤＰに動画像を表示する表示装置（プラズマディスプレイ装置：ＰＤＰ装置）の技術に関する。特に、ＰＤＰの駆動方式（システム及び方法）におけるリセットやアドレスの動作などに関する。
【背景技術】
【０００２】
現在のＰＤＰ装置は、ＰＤＰにおける電極に関する構成として、以下に示す一般的な構成（第１構成とする）、及びそれと異なる構成（第２構成とする）が存在する。第１構成は、横（第１）方向に伸びる２本の表示電極の組（例えば記号（Ｘ，Ｙ）で表される）で一表示ライン（行ともいう）が形成され、その表示ラインが縦（第２）方向に繰り返される構成である。第２構成は、同様に横方向に伸びる表示電極（Ｘ，Ｙ）が縦方向に交互に繰り返され、それら隣接する表示電極すべての間で表示ラインが形成される構成である（所謂ＡＬＩＳ構成に対応する）。上記第２構成は、換言すれば、隣り合う２つの表示ライン（即ち３本の表示電極）でその中間の走査用の１本の表示電極（Ｙ）を共有する構成である。
【０００３】
また、ＰＤＰにおける隔壁（リブ）に関する構成として、上記第２構成によるＰＤＰ装置には、以下に示す第１リブ構成と第２リブ構成とが存在する。第１リブ構成は、縦方向に伸びて設けられるアドレス電極の間に、アドレス電極と平行に縦方向に伸びる隔壁（ストライプ状リブ）を設けているものである。第２リブ構成は、各表示電極を縦方向で２分割するように横方向にも隔壁を設けて前記縦方向の隔壁と合わせた隔壁（格子状リブ）により各表示セルを格子状に分離したものである。
【０００４】
また、前記第２構成のＰＤＰ装置において用いられる駆動方式として、インターレース駆動方式が存在する。本方式では、奇数と偶数の表示ラインを時間的に交互に駆動する。即ち、走査用の表示電極（Ｙ）に隣接する上下の表示電極（Ｘ）との２つの対における一方側と他方側とを交互に駆動する。
【０００５】
また、前記第２構成のＰＤＰ装置において用いられる駆動方式として、特許文献１（特開２００３−５６９９号公報）には、アドレス不能化動作を有するニ段階のリセット及びアドレス動作によるプログレッシブ駆動方式について記載されている。この技術では、アドレス放電を発生させる際、隣り合う一方側の表示ラインをアドレス用の放電が可能な電荷状態にし、他方側の表示ラインをアドレス用の放電が発生しない電荷状態にした上で、アドレス用の放電を発生させ、これによりプログレッシブ駆動を行う。
【特許文献１】特開２００３−５６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の前記第２構成のＰＤＰ装置では、リセット動作のために１つの走査用の電極（Ｙ）に電圧を印加すると、隣接する両側の電極（Ｘ）との間でリセット放電を起こす構成である。一表示ライン置き（１Ｌ単位）に交互に駆動表示させるインターレース駆動方式を用いる場合、１つの走査用の電極（Ｙ）に電圧を印加するとその隣接する表示ライン及び表示セルの両方に影響を及ぼし、インターレース駆動表示させない側の奇数／偶数の表示ライン及び非点灯対象表示セルに対しても自動的にリセット放電を行ってしまう。このように駆動表示非対象の表示ライン及び非点灯対象表示セルでリセット放電を発生させると、その分背景輝度が明るくなってしまい、ＰＤＰのコントラスト等の表示性能の低下につながる。
【０００７】
本発明は以上のような問題に鑑みてなされたものであり、その目的は、前記第２構成のＰＤＰ装置において、前記駆動表示非対象の表示ライン及び非点灯対象表示セルのリセット放電による不必要な発光、換言すればリセット動作の非効率、を削減できる技術を提供することにある。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、前記第２構成のＰＤＰ装置及びＰＤＰ駆動方法に係わる技術であって、以下に示す技術的手段を備えることを特徴とする。
【０００９】
（１）  本発明のＰＤＰ駆動方法は、例えば以下である。まず、ＰＤＰは、例えば以下の構成である。第１と第２の基板の対に、複数の表示電極と複数のアドレス電極とが交差して配置される。第１と第２の基板の対に、格子状の隔壁で区切られ、隔壁間の領域（側面や誘電体層上）に蛍光体が付着され、放電ガスが封入された放電空間が形成される。第１の基板に、第１（横）方向に略平行に伸び第２（縦）方向に両側で隣接する当該電極との間にそれぞれ放電ギャップ及び表示ライン（Ｌ）を形成する表示電極（Ｄ）群と、Ｄ群を覆う誘電体層及び保護層とを有する。第１の基板に対向する第２の基板に、第２方向に略平行に伸びＤ群と交差するアドレス電極（Ａ）群と、Ａ群を覆う誘電体層と、第１及び第２方向に伸び表示セル（Ｃ）に対応して放電空間を区切る格子状の隔壁と、格子状の隔壁で囲まれる領域に塗付された蛍光体とを有する。格子状の隔壁は、第１方向に伸びＤの下に重なって配置されその幅を第２方向に分割する第１（横）隔壁と、第２方向に伸びＡの両側に配置される第２（縦）隔壁とを有する。すべての隣り合うＤの対（Ｘ−Ｙ）によりＬが構成され、ＬとＡとが交差し隔壁で区切られる領域にＣが構成される。Ｄ群は、種類としては、走査（Ｃ群のアドレス動作）に用いる（走査パルスが印加される）走査電極（Ｙ）と、走査には用いず（走査パルスが印加されない）サステイン動作に用いる維持電極（Ｘ）とが交互に配置される。Ｘは｛２Ｎ−１，２Ｎ＋１｝本目に、Ｙは｛２Ｎ｝本目に、それぞれ配置される。隣り合うＬの組で中間のＤ（Ｙ）が走査に共用される構造である。Ｘは、奇数番目（Ｘｏ）と偶数番目（Ｘｅ）とに分けられる。
【００１０】
本ＰＤＰ駆動方法において、上記ＰＤＰのフィールドにおける複数のＬにおいて、隣り合う２つ（１組）のＬ（３つのＤ）ごとに１つの制御単位（２Ｌ単位：Ｕ）が構成され、複数のＵが、第２方向の配置において奇数番目（Ｕｏ）と偶数番目（Ｕｅ）とに分けられる。換言すればＬ群が２Ｌ置きにグループ分けされる構成とする。所定の時間的な表示単位（Ｇ）ごとに、奇数と偶数のＵ（Ｕｏ，Ｕｅ）を交互に駆動表示するインターレース駆動方式を用いる。この２Ｌ単位のインターレース駆動方式と対応して、駆動回路側からの各電極への電圧波形の印加により、駆動表示対象（正側：アドレス選択に応じて維持放電させる側）となる奇数と偶数のいずれか一方側のＵ（Ｕｏ／Ｕｅ）内のＬ（Ｄ対）に対して、初期化やアドレス動作の準備となるリセット動作を行う。即ち対象Ｌ（Ｘ−Ｙ）の放電ギャップでリセット放電を発生させる。駆動表示非対象（逆側：アドレス選択及び維持放電させない側）となる他方側のＵ（Ｕｅ／Ｕｏ）内のＬに対しては、リセット動作を行わない（リセット放電を発生させない）、もしくは、正側Ｕ内のＬでのリセット放電のレベル未満の放電（放電無しもしくは弱い放電）にする。特にリセット動作において、正側ＵのＬのＤ対に、リセット放電を発生させるパルスを印加し、逆側ＵのＬのＤ対に、リセット放電を発生させないパルスを印加するものである。
【００１１】
上記のように正側ＵのＬ及びＣのみでリセット放電を行うことによって、リセット動作における無駄な発光を無くす又は減らして背景輝度が低減される。
【００１２】
（２）  また、本発明は、上記（１）で、フィールドを階調で分割する複数のサブフィールド（ＳＦ）を有し、表示単位（Ｇ）として奇偶のフィールドごとに、正側となるＵを交互に切り替える。
【００１３】
（３）  また、本発明は、上記（１）で、フィールドを階調で分割する複数のサブフィールドを有し、表示単位（Ｇ）として奇偶のＳＦごとに、正側となるＵを交互に切り替える。
【００１４】
（４）  また、本発明は、上記（２）又は（３）で、アドレス不能化動作を用いる。正側Ｕ内のＬの組（Ｌｏ，Ｌｅ）において、一方側の第１のＬ（Ｌｏ／Ｌｅ）を、アドレス用の放電が発生しない電荷状態にし（アドレス不能化）、他方側の第２のＬ（Ｌｅ／Ｌｏ）を、アドレス用の放電が可能な電荷状態にした上で、第２のＬにアドレス用の放電を発生させ、次に、第２のＬをアドレス用の放電が発生しない電荷状態にし（アドレス不能化）、第１のＬを、アドレス用の放電が可能な電荷状態にした上で、第１のＬにアドレス用の放電を発生させ、その後、第１及び第２のＬで同時に維持放電を発生させる。
【００１５】
（５）  また、本発明は、上記（４）で、アドレス動作を二段階に分けてＬ別に制御する。表示単位（Ｇ）として、ＳＦは、リセット動作のためのリセット期間（ＴＲ）、Ａ−Ｙ間を用いたアドレッシングのためのアドレス期間（ＴＡ）、及びＸ−Ｙの放電ギャップでの維持放電のためのサステイン期間（ＴＳ）を有する。ＳＦ内で、ＴＲ及びＴＡは、それぞれ、第１期間（前半）と第２期間（後半）との二段階に分かれる。即ち、ＳＦは、第１ＴＲ、第１ＴＡ、第２ＴＲ、第２ＴＡ、及びＴＳを有する。
【００１６】
第１ＴＲで、Ｕ内の一方側の第１のＬでリセット放電を発生させ、第１ＴＡで、第１のＬでアドレス放電を発生させ、第２ＴＲで、他方側の第２のＬでリセット放電を発生させ、第２ＴＡで、第２のＬでアドレス放電を発生させ、ＴＳで、第１及び第２のＬで維持放電を発生させる。
【００１７】
（６）  また、本発明は、上記（５）で、第１及び第２リセット期間は、アドレス不能化のための第１の期間（Ａ）、主なリセット放電のための第２の期間（Ｂ）に分かれる。第２の期間（Ｂ）は、より詳しくは、電荷書き込み（蓄積）のための第２の期間（ｂ）と電荷調整のための第３の期間（ｃ）を有する。正側Ｕ内のＬの組において、第１期間（前半）において、第１ＴＲの第１の期間（Ａ）で、第１及び第２のＬをアドレス不能化し、第２の期間（Ｂ）で、第２のＬを、リセット放電により、アドレス用の放電が可能な電荷状態にした上で、第１ＴＡで、第２のＬをアドレス放電させる。次に第２期間（後半）において、第２ＴＲの第１の期間（Ａ）で、第１及び第２のＬをアドレス不能化し、第２の期間（Ｂ）で、リセット放電により、第１のＬをアドレス用の放電が可能な電荷状態にした上で、第２ＴＡで、第１のＬをアドレス放電させる。
【００１８】
（７）  また、本発明は、上記（５）で、インターレース駆動方式に対応した表示単位（Ｇ）の各々において、ＳＦにおけるＴＲに、逆側Ｕにおいて、Ｙ（例：Ｙｅ｛Ｙ２，Ｙ４，Ｙ６，……｝）の電圧を０Ｖ、もしくは十分小さい電圧にする。
【００１９】
（８）  また、本発明のＰＤＰ装置は、前記ＰＤＰと、前記ＰＤＰの前記Ｄ（Ｘ，Ｙ）に駆動のための電圧波形を生成・印加する第１の駆動回路（Ｘ駆動回路とＹ駆動回路）と、前記Ａに駆動のための電圧波形を生成・印加する第２の駆動回路（アドレス駆動回路）と、各前記駆動回路を制御する制御回路とを備える。駆動回路側からの電圧波形を前記ＰＤＰの対応する電極群に印加することにより、上記のような各ＰＤＰ駆動方法を用いてＰＤＰの駆動表示を制御する。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、前記駆動表示非対象の表示ライン及び非点灯対象表示セルでのリセット放電による不必要な発光（リセット動作の非効率）を削減することができる。これにより、背景輝度を低下させることができるため、ＰＤＰのコントラスト等の表示性能を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図１０は、本発明の前提技術を説明するためのものである。
【００２２】
本実施の形態は、特徴として、BOX-ALIS構成（前記第２構成及び格子状リブ構成）のＰＤＰ装置において、隣接する２つの表示ライン（Ｌ）を組とした２Ｌ単位（Ｕ）による、アドレス不能化動作を含む二段階のリセット・アドレス動作及び２Ｌ同時サステイン動作の制御による、新規のインターレース駆動方式を用いるものである。駆動回路側からのＰＤＰ１０１の電極群（Ｘ，Ｙ，Ａ）に対する電圧波形のパターンの印加により、奇数番目と偶数番目の２Ｌ単位（Ｕｏ，Ｕｅ）を、フィールド５やＳＦ６等の表示単位（Ｇ）ごとに交互に駆動表示させる。駆動表示対象（正側）となる２Ｌ（Ｕｏ，Ｕｅ）に対応して、リセット放電を、一方側（Ｕｏ／Ｕｅ）に発生させ、その他方側（Ｕｅ／Ｕｏ）には発生させないようにする。
【００２３】
＜前提技術＞
図１０（ａ）,（ｂ）を参照しながら、本実施の形態との比較のために、本発明の前提技術となる従来技術例について説明する。本ＰＤＰ装置及び駆動方法は、第２構成及び格子状リブ構成のＰＤＰ装置において、１Ｌ単位及びフィールド毎に制御する従来のインターレース駆動方式を用いた構成である。図１０（ａ）はＦｏ時の電圧波形群を、図１０（ｂ）はＦｅ時の電圧波形群を示す。
【００２４】
ＰＤＰには、Ｘ１，Ｙ１，Ｘ２，Ｙ２といったように交互に表示電極Ｄ（Ｘ，Ｙ）が配置されている。走査電極（Ｙ）の上下両側の維持電極（Ｘ）とのそれぞれの対により奇偶の二種類のＬ（Ｌｏ，Ｌｅ）が形成される。ＰＤＰの各フィールド（Ｆｏ，Ｆｅ）は、複数のＳＦで構成され、各ＳＦは、リセット期間（ＴＲ）、アドレス期間（ＴＡ）、及びサステイン期間（ＴＳ）で構成される。
【００２５】
Ｖａはアドレス電極（Ａ）に対する電圧波形であり、例えばＶｘ１は表示電極Ｘ１に対する電圧波形である。わかりやすくするために、電圧波形（Ｖｘ，Ｖｙ）間に、対応するＬを示しており、また点線領域で各種の放電の発生を示している。
【００２６】
１Ｌ単位のインターレース駆動方式によって、奇偶のＬ（Ｌｏ，Ｌｅ）を、時間的に分けて交互に駆動表示する。奇偶のフィールド（Ｆｏ，Ｆｅ）毎に、駆動表示対象となる奇偶のＬ（Ｌｏ，Ｌｅ）を切り替える。本例で駆動表示対象となるＬは、Ｆｏ時にＬｏ（Ｌ１，Ｌ３，……）、Ｆｅ時にＬｅ（Ｌ２，Ｌ４，……）である。Ｌ及びＣにおいて、その都度のインターレース駆動表示させる側を正側（正スリット）、インターレース駆動表示させない側を逆側（逆スリット）とも称している。正側Ｌにおいて複数の各Ｃがアドレッシングにより点灯（発光）のＯＮ／ＯＦＦを選択可能である。
【００２７】
ＳＦにおけるＴＲでは、電荷蓄積（書き込み）と電荷調整のためのパルスにより、正側Ｌでリセット放電を起こす。ＴＡでは、アドレス放電として、ＶａのアドレスパルスとＶｙの走査パルスとにより正側ＬのＡ−Ｙ間で放電を起こし、更にＶｙの走査パルスと正側のＶｘのパルスとによりＹ−Ｘ間の面放電に発展させる。ＴＳでは、正側ＬのＸ−Ｙに対する極性が異なる交互繰り返しのサステインパルスにより、表示のための維持放電を起こす。
【００２８】
また、ＴＳでのサステイン動作の方式としては、例えば、逆側を挟んだ隣接する表示電極Ｄ同士で同相となるように電圧波形を印加する方式（ＳＳＰ）を用いる。例えば、図１０（ａ）のＦｏ時のＴＳでは、逆側のＬ２，Ｌ４等に対応して、Ｙ１とＸ２で同相、Ｙ２とＸ３で同相といった形になっている。
【００２９】
この従来のインターレース駆動方式で正側Ｌを駆動することで、ＴＲでは正側だけでなく正逆両方側のＬ（Ｌｏ及びＬｅ）及びＣにリセット放電が発生する。即ち、Ｆｏ及びＦｅで、全ＳＦ及び全Ｌでリセット放電が起きる。この第２構成のＰＤＰ装置の場合、ＴＲでリセット放電を行うための電圧波形を表示電極Ｄに対し入力すると、入力された波形も隣接Ｌ及びＣで共有される（影響を与える）構造であるため、リセット放電させる必要が少ないＣ（非点灯対象Ｃ）まで自動的にリセット放電が起きる。
【００３０】
本技術による問題点として、逆側Ｌのリセット放電の発生によってもＣが発光するため、その分不必要に背景輝度が高くなる。これに対し、本実施の形態では、駆動方式の工夫により、逆側でのリセット放電を無くして発光量を削減するものである。
【００３１】
（実施の形態１）
図１〜図７を参照しながら本発明の実施の形態１におけるＰＤＰ装置及びＰＤＰ駆動方法を説明する。実施の形態１では、基本的な形態を説明する。実施の形態１は、従来技術に対して回路構成などに大きな変更は必要無く、駆動制御及び電圧波形を変更することにより実現される。
【００３２】
本実施の形態１では、従来の１Ｌ単位のインターレース駆動方式に代えて、２Ｌ単位（Ｕ）を奇偶（Ｕｏ，Ｕｅ）で時間的に交互に駆動表示させるインターレース駆動方式を採用し、これと対応して、奇偶の一方側（Ｕｏ／Ｕｅ）のみに対しリセット放電を発生させる。２Ｌ単位（Ｕ）のインターレース駆動において、時間的な表示単位（Ｇ１，Ｇ２）ごとに、電極群に対する電圧波形のパターン（ｐ１，ｐ２）を交互に切り替える。
【００３３】
＜ＰＤＰ＞
実施の形態１における基本構成となるＰＤＰ１０１を説明する。ＰＤＰ１０１は、前記第２構成及び格子状リブ構成である。図１において、ＰＤＰ１０１は、ガラスを主として成る前面基板１及び背面基板２が組み合わされて構成される。前面基板１と背面基板２とを張り合わせ、その間の放電空間（Ｓ）にＮｅ，Ｘｅ等の放電ガスを封入することにより、ＰＤＰ１０１が形成される。
【００３４】
表示側の前面基板１には、横（第１）方向に伸びる透明電極１１とメタル電極（バス電極ともいう）１２の組が、複数本形成されており、その上には、これら電極を被覆する誘電体層１３と、マグネシアからなる保護層１４とが設けられている。透明電極１１とメタル電極１２とは電気的に接続されている。メタル電極１２は、駆動回路側と電気的に接続される。透明電極１１とメタル電極１２とによって構成される電極を、本明細書では表示電極と称し、記号Ｄで表す。表示電極（Ｄ）において、奇数番目のものが維持電極（Ｘ）、偶数番目のものが走査電極（Ｙ）となる。ＸとＹは、略平行に隣接して、縦（第２）方向に交互に同様間隔で配置されている。
【００３５】
また、前面基板１の対向側に位置する背面基板２には、Ｘ及びＹの表示電極（Ｄ）と交差するように、縦方向に伸びる複数本のアドレス電極（Ａ）２１が、略平行に設置されている。その上には、前面基板１側と同様に誘電体層２２が形成され、更にその上には、放電空間（Ｓ）を仕切る格子状の隔壁２３が形成される。隔壁２３は、アドレス電極２１の両側の縦隔壁２３Ａと、メタル電極１２の真下部分に位置するように形成される横隔壁２３Ｂとから成る。
【００３６】
隔壁２３で区切られ、ＸとＹの対による表示ライン（Ｌ）とアドレス電極２１とが交差する領域が、表示セル（Ｃ）に対応付けられる。Ｙの両側のＸとのそれぞれの対によりＬが形成される。
【００３７】
Ｃ内の領域に、隔壁２３間の誘電体層２２上と隔壁２３の各側面とを覆うように、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色の蛍光体２４が区別して形成されている。Ｒ，Ｇ，Ｂに対応したＣのセットで画素が構成される。
【００３８】
図２において、例として、表示電極：Ｄ１〜Ｄ５（Ｘ１，Ｙ１，Ｘ２，Ｙ２，Ｘ３に対応付けられる）、表示ライン：Ｌ１〜Ｌ４、２Ｌ単位：Ｕ１，Ｕ２の部分を示している。電極配置として、隣り合う２つのＬ及びＣ、即ち３本のＤのセットにおいて、中間の１本のＹが共有される構造である。点灯すべきＣを選択するためのアドレス動作の際には、隣接する２つのＬで１つのＹが走査のために共用される。例えば、表示電極：Ｄ１〜Ｄ３（Ｘ１−Ｙ１−Ｘ２）により表示ライン：Ｌ１（Ｌｏ），Ｌ２（Ｌｅ）が形成され、これらの組が１つの２Ｌ単位：Ｕ１に対応付けられる。次に続く２つのＬ（Ｌ３，Ｌ４）の組が同様に２Ｌ単位：Ｕ２に対応付けられる。Ｕ１は奇数番目の２Ｌ単位：Ｕｏに、Ｕ２は偶数番目の２Ｌ単位：Ｕｅに対応する。
【００３９】
透明電極１１の幅は、メタル電極１２の幅よりも大きく、そのエッジがＣ内側へと突出しており、透明電極１１同士で放電ギャップを形成している。横隔壁２３Ｂにより、その上部にメタル電極１２が位置し、透明電極１１が機能的に分割されている（幅方向で２分割されている）。格子状の隔壁２３により各Ｃが独立して存在する構造であり、隣接するＤのすべての対においてＬが形成される。透明電極１１が横隔壁２３Ｂを挟んで縦方向上下で隣接する両側のＣにわたり広がって形成されているため、１つのＤに電圧を印加した場合にはその両側のＣに影響を与える。
【００４０】
＜ＰＤＰ装置及び回路＞
図３において、実施の形態１のＰＤＰ装置を説明する。ＰＤＰ１０１は、前記図１，図２で示すような構造を有する、ドットマトリクス型、三電極（Ｘ，Ｙ，Ａ）、ＡＣ及び面放電型のパネルである。ＰＤＰ１０１とシャーシ部及び回路部などが接続固定されてＰＤＰモジュールが構成される。ＰＤＰモジュールが外部筐体に収容されてＰＤＰ装置（製品セット）が構成される。本ＰＤＰ装置は、基本的には従来と同様の第２構成のＰＤＰ構成であるが、電極群に対する駆動の電圧波形などが異なる。
【００４１】
ＰＤＰ１０１の複数（２ｎ＋１）の表示電極（Ｄ）において、奇数（ｏ）｛２Ｎ−１，２Ｎ＋１（最終）｝番目に維持電極（Ｘ）が配置され、偶数（ｅ）｛２Ｎ｝番目に走査電極（Ｙ）が配置されている。ｎ番目のＹをＹｎ、ｎ番目のＸをＸｎとする。ｎ本のＹと（ｎ＋１）本のＸにより、２ｎのＬが形成される。
【００４２】
表示セル：Ｃｎｍは、（Ｘｎ−Ｙｎ）のＬ（２ｎ−１）とＡｍとが交差する領域に対応する。Ｃのマトリクス（２ｎ行、ｍ列）で１つのフィールド５が構成される。また、隣接する２Ｌ（ないし２Ｃ）が１つの制御単位（Ｕ）に対応付けられる。
【００４３】
本ＰＤＰ装置の回路部は、制御回路１１１、Ｘ駆動回路１５１、Ｙ駆動回路１５２、アドレス駆動回路１５３を有する。各回路はＩＣ基板で実装され、例えば、ＰＤＰモジュールにおけるシャーシ部の背面側に配置される。
【００４４】
複数のＸは、Ｘのみでみた順において、奇数番目のＸｏ（Ｘ１，Ｘ３，……）と偶数番目のＸｅ（Ｘ２，Ｘ４，……）とに分けられる。Ｘｏ，Ｘｅは、それぞれ複数本が共通に接続されている。複数のＹは、走査パルスの印加のために、Ｙ１〜Ｙｎのそれぞれが個別に駆動制御可能となっている。複数のＹは、Ｙのみでみた順において、奇数番目のＹｏ（Ｙ１，Ｙ３，……）と偶数番目のＹｅ（Ｙ２，Ｙ４，……）とに分けられる。
【００４５】
制御回路１１１は、各駆動回路（ドライバ）｛１５１，１５２，１５３｝に対する制御を含む全体の制御を担う。制御回路１１１は、表示データ（DATA）、制御クロック（CLK）、水平同期信号（H）、垂直同期信号（V）等の信号の入力に基づき、各制御信号を生成して各駆動回路に出力する。
【００４６】
各駆動回路は、制御回路１１１からの制御信号等に従って、ＰＤＰ１０１の対応する電極の駆動のための電圧波形を生成して出力する。各駆動回路は、ＰＤＰ１０１の対応する電極群と、例えばフレキシブル基板配線などを通じて電気的に接続されている。Ｘ駆動回路１５１は、Ｘを維持用の役割を果たすように駆動するための電圧を印加するための駆動回路である。Ｘ駆動回路１５１は、Ｘｏに対応した第１（Ｘｏ）回路１５１Ａ、Ｘｅに対応した第２（Ｘｅ）回路１５１Ｂを有する。Ｙ駆動回路１５２は、Ｙを走査用の役割を果たすように駆動するための電圧を印加するための駆動回路である。Ｙ駆動回路１５２は、Ｙｏに対応した第１（Ｙｏ）回路１５２Ａ、Ｙｅに対応した第２（Ｙｅ）回路１５２Ｂを有する。アドレス駆動回路１５３は、アドレス電極（Ａ）２１群（Ａ１〜Ａｍ）にアドレッシングのための電圧を印加するための駆動回路である。
【００４７】
Ｘｏ回路１５１Ａは、Ｘｏに対して電圧波形：Ｖｘ（Ｖｘ１，……）を印加する。Ｘｅ回路１５１Ｂは、Ｘｅに対して電圧波形：Ｖｘ（Ｖｘ２，……）を印加する。Ｙｏ回路１５２Ａは、Ｙｏに対して各電圧波形：Ｖｙ（Ｖｙ１，……）を印加する。Ｙｅ回路１５２Ｂは、Ｙｅに対して各電圧波形：Ｖｙ（Ｖｙ２，……）を印加する。
【００４８】
表示電極（Ｄ）の役割として、走査電極（Ｙ）は、ＴＡ７２のアドレス動作時に走査パルスを印加するもの（アドレス選択に用いるもの）であり、維持電極（Ｘ）は、同ＴＡ７２のアドレス動作時に走査パルスを印加しないものである。
【００４９】
＜フィールド＞
図４において、実施の形態１における基本的なフィールド５構成を説明する。なお、これらの詳しい構成は駆動方式に応じて各種変形が可能であり、本例に示すＴＲ７及びＴＡ８内の区分などは一例である。
【００５０】
ＰＤＰ１０１の画面に対応する１つのフィールド（Ｆで表す。フレームともいう。）５は、複数のサブフィールド（ＳＦ）６、例えば１０個のＳＦ６である「SF1」〜「SF10」により構成される。フィールド５は、例えば６０フィールド／秒で表示される。ＳＦ６は、サステイン期間（ＴＳ）９に関する重み付けが異なり、フィールド５において点灯させるＳＦ６を組み合わせることで階調が表現される。
【００５１】
ＰＤＰ１０１の駆動方法において、時間的な表示単位として、フィールド５及びＳＦ６などが制御される。駆動方式に応じて、複数のフィールド５における奇数フィールド（Ｆｏ）と偶数フィールド（Ｆｅ）や、ＳＦ６における奇数ＳＦ（ＳＦｏ）と偶数ＳＦ（ＳＦｅ）が、交互に異なる電圧波形で駆動表示が可能である。
【００５２】
ＳＦ６ごとに、リセット期間（ＴＲ）７、アドレス期間（ＴＡ）８、及びサステイン期間（ＴＳ）９を有する。ＴＲ７は、初期化（壁電荷の均等化）やアドレッシングの準備などのためのリセット動作に対応した期間である。ＴＡ８は、点灯（発光）すべきＣ（点灯対象セル）を選択する放電を起こして当該ＣをＴＳ９で放電可能（もしくは不可能）な状態となるようにするアドレッシング（アドレス動作）に対応した期間である。アドレス動作は、具体的には、Ｙに対し順次に走査パルスを印加し、それに対応してＡにアドレスパルスを印加して、Ｘの電位をＹとの間で放電可能な電位とし、Ａ−Ｙ間の放電をトリガとしてＸ−Ｙ間で放電させる。これにより、所望のＣの点灯（ＯＮ）／非点灯（ＯＦＦ）を選択できる。ＴＳ９は、前記アドレッシングにより前記点灯すべき選択されたＣのみのＸ−Ｙ間で表示の放電（維持放電）を発生させるサステイン動作に対応した期間である。
【００５３】
更に、ＴＲ７とＴＡ８は、二段階のリセット・アドレス動作による駆動方法を用いる場合において、第１（前半）と第２（後半）の期間に分けられる。即ち、ＴＲ７とＴＡ８は、第１リセット期間（ＴＲ１）７１、第１アドレス期間（ＴＡ１）８１、第２リセット期間（ＴＲ２）７２、及び第２アドレス期間（ＴＡ２）８２で構成される。
【００５４】
更に、ＴＲ７は、機能的に複数の期間に分けられる。例えば、アドレス不能化動作のための第１（Ａ）の期間と、主なリセット放電のための第２（Ｂ）の期間とに分けられる。即ち、第１リセット期間（ＴＲ１）７１は、第１期間（ＴＲ１Ａ）７１Ａと第２期間（ＴＲ１Ｂ）７１Ｂとに分けられ、同様に第２リセット期間（ＴＲ２）７２は、第１期間（ＴＲ２Ａ）７２Ａと第２期間（ＴＲ２Ｂ）７２Ｂとに分けられる。
【００５５】
また、ＴＲ７は、例えば、第１〜第３期間に分けられる。前記リセット放電のための第２期間（ＴＲ１Ｂ）７１Ｂ及び第２期間（ＴＲ２Ｂ）７２Ｂは、前半（ｂ）と後半（ｃ）に分けられる。即ち、第１リセット期間（ＴＲ１）７１は、アドレス不能化動作のための第１期間（ＴＲ１ａ）７１ａ（前記７１Ａと同様）、前半の第２期間（ＴＲ１ｂ）７１ｂ、及び後半の第３期間（ＴＲ１ｃ）７１ｃに分けられる。同様に第２リセット期間（ＴＲ２）７２は、第１期間（ＴＲ２ａ）７２ａ（前記７２Ａと同様）、第２期間（ＴＲ２ｂ）７２ｂ、及び第３期間（ＴＲ２ｃ）７２ｃに分けられる。
【００５６】
各第１期間（７１Ａ，７２Ａ，７１ａ，７２ａ）は、２Ｌ単位（Ｕ）の制御において、後述されるアドレス不能化動作に対応した期間である。各第２期間（ＴＲ１Ｂ，ＴＲ２Ｂ）は、前段の第１期間でのアドレス不能化動作に対応して、主なリセット放電（及び非リセット放電）動作に対応した波形を印加するための期間である。各第２期間（ＴＲ１ｂ，ＴＲ２ｂ）は、リセット動作の一部を構成する、電荷蓄積（書き込み）動作に対応した波形を印加するための期間である。各第３期間（ＴＲ１ｃ，ＴＲ２ｃ）は、リセット動作の一部を構成する、電荷調整動作に対応した波形を印加するための期間である。
【００５７】
なお、表示のためのアドレス方式には、書き込みアドレス方式と消去アドレス方式がある。書き込みアドレス方式では、ＴＲ７ですべてのＣをＴＳ９で放電不可能な状態にし、ＴＡ８で点灯すべきＣをＴＳ９で放電可能な状態にするアドレス動作を行い、ＴＳ９に移行する。消去アドレス方式では、ＴＲ７ですべてのＣをＴＳ９で放電可能な状態にし、ＴＡ８で非点灯のＣをＴＳ９で放電不可能な状態にするアドレス動作を行い、ＴＳ９に移行する。本実施の形態では、書き込みアドレス方式を用いる。
【００５８】
＜駆動方式＞
図５において、実施の形態１における、基本形となる、２Ｌ単位（Ｕ）によるインターレース駆動方式、及びその２Ｌ単位（Ｕ）における二段階のＬ別リセット・アドレス動作及び２Ｌ同時サステイン動作による駆動方法を説明する。
【００５９】
図５において、実施の形態１におけるインターレース駆動方式での制御対象（駆動表示及び放電対象など）及びタイミングを示している。例として、Ｄ（Ｄ１〜Ｄ９：Ｘ１，Ｙ１，……，Ｙ４，Ｘ５に対応する）、Ｌ（Ｌ１〜Ｌ８）、Ｕ（Ｕ１〜Ｕ４）について示している。ＵとＬの対応関係は、例えば、Ｕｏ：｛Ｌ１，Ｌ２，Ｌ５，Ｌ６，Ｌ９，Ｌ１０，……｝、Ｕｅ：｛Ｌ３，Ｌ４，Ｌ７，Ｌ８，Ｌ１１，Ｌ１２，……｝である。
【００６０】
本駆動方式で、所定の時間的な表示単位（Ｇ１，Ｇ２）ごとに、ＰＤＰ１０１の電極群に対する電圧波形群のパターン（ｐ１，ｐ２）の印加を交互に切り替える。第１の表示単位：Ｇ１（例えばＦｏやＳＦｏ）時には電圧波形群の第１のパターン（ｐ１）を用い、第２の表示単位Ｇ２（例えばＦｅやＳＦｅ）時には電圧波形群の第２のパターン（ｐ２）を用いる。
【００６１】
本駆動方式で、インターレース駆動表示対象は、ｐ１ではＵｏであり、ｐ２ではＵｅである。Ｌ群のプログレッシブ駆動ではなくインターレース駆動を用いることから、すべてのＵのうち奇偶の一方側（Ｕｏ／Ｕｅ）が駆動表示対象（正側）となり、その他方側（Ｕｅ／Ｕｏ）が駆動表示非対象（逆側）となる。Ｕｏ，Ｕｅで交互にリセット放電が発生することになる。Ｇ１では、Ｕｏに属する全Ｌを駆動表示させ、Ｇ２では、Ｕｅに属する全Ｌを駆動表示させる。
【００６２】
なお、駆動表示対象とは、換言すれば、ＴＡ８でアドレス選択可能であること及びアドレス選択されたＣをＴＳ９で維持放電により点灯させることに対応する。あるＵのＬが駆動表示対象（アドレス選択可能）となる場合、そのＬを構成する複数のＣのそれぞれが点灯ＯＮ／ＯＦＦ選択可能となる。
【００６３】
丸印（○）は、正側Ｕの駆動表示においてＳＦ６で各期間（ＴＲ１，ＴＡ１，ＴＲ２，ＴＡ２，ＴＳ）に対応した放電を発生させる対象となるＬないしＣを示している。罰印（×）は、逆に放電を発生させる対象ではないことを示している。三角印（△）は、リセット及びアドレスの一部ないし前段の動作となる、アドレス不能化動作の対象であることを示している。
【００６４】
正側Ｕにおいて、一方側のＬ（Ｌｏ）と他方側のＬ（Ｌｅ）とでリセット及びアドレス動作を時間的に前後に分けて二段階で制御する。ＳＦ６内の二段階のリセット動作（アドレス不能化動作を含む）に対応したＴＲ１及びＴＲ２で、Ｕ内の奇偶の２Ｌ（Ｌｏ，Ｌｅ）を時間をずらしてリセット動作させる。例えば、Ｇ１時に、ＴＲ１ではＵｏのＬｏをリセット放電させ、ＴＲ２ではＵｏのＬｅをリセット放電させる。また、前後のリセット動作に対応してそれぞれのＬでアドレス動作させる。ＴＡ１でＸｏ（Ｌｏ）側、ＴＡ２でＸｅ（Ｌｅ）側といったように分けてアドレッシングされる。そして、その後のＴＳ９で２Ｌ同時に維持放電させる。
【００６５】
なお、Ｕ内での２Ｌに対するリセット・アドレス動作の順番はいずれを前後としても構わない。本例ではＧ１ではＬｏを先とし、Ｇ２では逆にＬｅを先としている。
【００６６】
図５においては、Ｇ１において、第１段階、ＴＲ１及びＴＡ１で、正側Ｕのうち一方側のＬｏを先にリセット及びアドレス動作させる。続く第２段階、ＴＲ２及びＴＡ２で、正側Ｕのうち他方側のＬｅを後にリセット及びアドレス動作させる。そして、続くＴＳで、当該正側Ｕの両方のＬ（Ｌｏ，Ｌｅ）を同時に維持放電させる。また、各ＴＲ１（ＴＲ２）では、そのうちのＴＲ１Ａ（ＴＲ２Ａ）で両側Ｌ（Ｌｏ，Ｌｅ）をアドレス不能化してから、続くＴＲ１Ｂ（ＴＲ２Ｂ）で一方側のＬのみにアドレス放電を発生させる。
【００６７】
＜電圧波形（１）＞
基本形となる駆動方式における電圧波形の概要を説明する。図６，図７は、図５に対応した、実施の形態１での基本形となる駆動方式の電圧波形を示す。
【００６８】
Ｘ駆動回路１５１から維持電極Ｘ（Ｘｏ，Ｘｅ）に印加する電圧波形：Ｖｘ｛Ｖｘｏ，Ｖｘｅ｝、Ｙ駆動回路１５２から走査電極Ｙ（Ｙｏ，Ｙｅ）に印加する電圧波形：Ｖｙ｛Ｖｙｏ，Ｖｙｅ｝、Ａ駆動回路１５３からアドレス（Ａ）電極２１に印加する電圧波形：Ｖａを有する。例として、Ｄ（Ｘ１，Ｙ１，……，Ｙ４，Ｘ５）に対応した、Ｖｘｏ｛Ｖｘ１，Ｖｘ３，Ｖｘ５，……｝、Ｖｘｅ｛Ｖｘ２，Ｖｘ４，……｝、Ｖｙｏ｛Ｖｙ１，Ｖｙ３，……｝、Ｖｙｅ｛Ｖｙ２，Ｖｙ４，……｝を有する。
【００６９】
表示電極Ｄ（Ｘ，Ｙ）に対する電圧波形として、隣接する４つのＬ（５つのＤ）及び２つのＵ（Ｕｏ，Ｕｅ）に対応した、例えばＶｘ１〜Ｖｙ２（Ｖｘ３）といった４種類（５つ）の電圧波形群を１つの単位とし、他の電極群に対しても同様の電圧波形群を繰り返して印加すればよい。破線の領域で、ｒは、リセット放電の発生を示す。ａは、アドレス放電の発生を示す。ｓは、維持放電の発生を示す。
【００７０】
ｐ１で逆側であるＵｅにおいては、中間の走査電極Ｙｅ（例：Ｙ２）に対する電圧波形では、電圧が０Ｖ（基準電位９９）となるようにし、これによりＵｅ内の２Ｌでいずれの種類の放電も発生させないようにしている。
【００７１】
図１０の電圧波形と比較すると、例えばＸ２−Ｙ２によるＬ３、及び、Ｙ２−Ｘ３によるＬ４相当のＬにおいて、両方のＬを駆動表示しリセット放電が発生している。一方、実施の形態１の場合、図６のように、Ｇ１例えば「SF1」における逆側であるＵｅの２Ｌ、例えばＵ２のＬ３とＬ４では、駆動表示させずリセット放電も発生しない。
【００７２】
以下、図６のｐ１の概要について説明する。図７のｐ２は、ｐ１の電圧波形の印加の対象を奇偶のＵに対応してシフトしたものである。
【００７３】
Ｕ（Ｕｏ）における二段階のリセット・アドレス動作制御として、ＴＲ７の第１段階（ＴＲ１）でＬｏ及びＬｅのアドレス不能化とＬｏのリセット放電（ｒ）とを行い、ＴＡ８の第１段階（ＴＡ１）でＬｏでのアドレス放電（ａ）を行い、ＴＲ７の第２段階（ＴＲ２）でＬｏ及びＬｅのアドレス不能化とＬｅのリセット放電（ｒ）とを行い、ＴＡ８の第２段階（ＴＡ２）でＬｅでのアドレス放電（ａ）を行い、その後、ＴＳ９でその両方（Ｌｏ，Ｌｅ）を同時に表示の放電（ｓ）により表示する。
【００７４】
以下（１）〜（７）は、ｐ１における正側Ｕ（Ｕｏ）についての説明である。
【００７５】
（１）  ＴＲ１のＴＲ１Ａにおいて、Ｖａ，Ｖｙ（Ｖｙ１等）に示すように、Ａに方形波パルス３１を、Ｙｏ（Ｙ１等）に負の鈍波パルス５１を印加する。これにより、ＡからＹｏに向けて放電を発生させ、Ｙｏ上に壁電荷を形成する。これにより、正側（Ｕｏ）におけるＸｏ−Ｙ間（Ｌｏ）とＸｅ−Ｙ間（Ｌｅ）のすべてのＬを、初期化（リセット）のための放電（ｒ）を発生させない限り次のＴＡ８で放電（ａ）が発生しない電荷状態（アドレッシング不可能な状態）にする。これを「アドレス不能化」と定義する。
【００７６】
（２）  次に、ＴＲ１のＴＲ１Ｂにおいて、Ｘｏ−Ｙ間（Ｌｏ）で放電（ｒ）を発生させて、ＹのＸｏ側のＬ（Ｌｏ）のみを初期化（リセット）し、そのＬ（Ｌｏ）をアドレッシング可能な状態にする。
【００７７】
（３）  次に、ＴＡ１において、Ｘｏ−Ｙ間（Ｌｏ）で放電（ａ）を発生させ、ＹのＸｏ側のＬ（Ｌｏ）のアドレッシングを行う。
【００７８】
（４）  次に、ＴＲ１Ａと同様に、ＴＲ２Ａにおいて、ＡからＹｏに向けて放電を発生させ、Ｙｏ上に壁電荷を形成する。これにより、これにより、正側（Ｕｏ）におけるＸｏ−Ｙ間（Ｌｏ）とＸｅ−Ｙ間（Ｌｅ）のすべてのＬをアドレス不能化する。
【００７９】
（５）  次に、ＴＲ２Ｂにおいて、今度はＸｅ−Ｙ間（Ｌｅ）に放電（ｒ）を発生させ、ＹのＸｅ側のＬ（Ｌｅ）のみを初期化し、そのＬ（Ｌｅ）をアドレッシング可能な状態にする。
【００８０】
（６）  次に、ＴＡ２において、Ｘｅ−Ｙ間（Ｌｅ）で放電（ａ）を発生させ、ＹのＸｅ側のＬ（Ｌｅ）のアドレッシングを行う。
【００８１】
（７）  そして、ＴＳ９でのサステイン動作において、第１に、共用の走査電極（Ｙｏ）から両側のＸｏとＸｅに向けて電圧（サステインパルス）を印加して表示の放電（ｓ）を発生させ、続いて第２に、逆極性にＸｏとＸｅの両方から共用の走査電極（Ｙｏ）に向けて電圧（サステインパルス）を印加して表示の放電（ｓ）を発生させ、これらを以後同様に繰り返す。これにより、正側のＵ（Ｕｏ）のすべてのＬ（Ｌｏ，Ｌｅ）を同時に表示する。
【００８２】
ここで、前記ＴＲ２のＴＲ２Ａでは、以下の条件を満たすようにする（ｐ１の場合）。
【００８３】
（条件１）  前半（ＴＡ１）にアドレス放電（ａ）したＣ（点灯対象セル）の電荷を消去せずにそのまま維持して、その後の表示の放電（ｓ）に利用できるようにする。
【００８４】
（条件２）  前半（ＴＡ１）にアドレス放電（ａ）しなかったＣ（非点灯対象セル）を、後半（ＴＡ２）で放電が発生しない電荷状態にする。
【００８５】
（条件３）  前半（ＴＡ１）にアドレス放電（ａ）しなかったＣ（非点灯対象セル）に対し、表示の放電（ｓ）時に放電が発生するほどの電荷を蓄積しない。
【００８６】
これらの条件１〜３は、前半（ＴＡ１）と後半（ＴＡ２）のアドレッシングの最初（ＴＲ１Ａ，ＴＲ２Ａ）に、アドレッシング時と同極性・同電圧の鈍波（傾斜パルス）（負の鈍波パルス５１）をＡ−Ｙ（Ｙｏ）間に印加することによって実現できる。これは、次の理由による。まず、後半（ＴＡ２）のＴＲ２Ａで印加する電圧は、前半（ＴＡ１）のアドレッシング時と同極性であるので、条件１は問題無く満たす。また、アドレッシングと同電圧で印加するため、次のアドレッシングでは反応しない。よって条件２を満たす。更に、Ａ−Ｙ間に印加する鈍波のみでは、表示の放電（ｓ）が可能な電荷は蓄積されないので、条件３も満たす。
【００８７】
ここで、条件１〜３を満たせば、ＴＲ２のＴＲ２ＡでＹに印加する電圧波形は、鈍波である必要はない。例えば、Ａ−Ｙ間に細幅パルスを印加してもよい。
【００８８】
なお、図６のｐ１において、Ｙ−Ｘｏ側のＬ（Ｌｏ）のアドレッシングとＹ−Ｘｅ側のＬ（Ｌｅ）のアドレッシングとにおいてＬｏ側を先に行う形態であるが、逆にしてもよい。
【００８９】
また、ＴＲ１のＴＲ１Ａでも、ＴＲ２のＴＲ２Ａに印加する電圧波形と同様の電圧波形を印加しているが、駆動の可否という点では、この電圧波形は特に印加する必要はない。何故なら、ＴＡ１でＸｅ−Ｙ間（Ｌｅ）で誤放電が発生しても、このＬｅについては、次のＴＲ２のＴＲ２ＡとＴＲ２Ｂで初期化された後、改めてＴＡ２でアドレッシングが行われるからである。但し、ＴＡ１でＸｅ−Ｙ間（Ｌｅ）で誤放電が発生することによる背景発光の増加が問題になるため、ＴＲ１のＴＲ１Ａに、本実施の形態のような電圧波形を挿入することが望ましい。
【００９０】
＜電圧波形（２）＞
電圧波形についてより詳細に説明する。ｐ１の場合を説明する。ＳＦ６においてＴＲ７のＴＲ１及びＴＲ２は、詳細には、前述のように第１の期間（ａ）、第２の期間（ｂ）、及び第３の期間（ｃ）からなる。
【００９１】
全体の動作としては、ｐ１のＧ１では、Ｙｏを含むＵｏにおけるＸｏ側のＹｏ−Ｘｏ間のＬ（Ｌｏ）に対してはＴＡ１でアドレッシングし、Ｙｏを含むＵｏにおけるＸｅ側のＹｏ−Ｘｅ間のＬ（Ｌｅ）に対してはＴＡ２でアドレッシングした上で、ＴＳでその両方のＬをサステイン動作させる。ｐ２のＧ２では、Ｙｅを含むＵｅにおいて同様に、Ｘｅ側のＹｏ−Ｘｅ間のＬ（Ｌｅ）に対してはＴＡ１でアドレッシングし、Ｘｏ側のＹｏ−Ｘｏ間のＬ（Ｌｏ）に対してはＴＡ２でアドレッシングした上で、ＴＳでその両方のＬをサステイン動作させる。但し表示単位内におけるＬｏとＬｅの駆動の前後はいずれでもよい。
【００９２】
ＴＲ１は、次のＴＡ１におけるアドレス放電を正常に動作させるための準備期間である。ＴＡ１では、ＵｏのＬｏのみをアドレッシングする（Ｌｏ内の各ＣのＯＮ／ＯＦＦ選択可能）。従って、ＴＲ１では、Ｌｏをアドレス放電が可能な状態にし、Ｌｅをアドレス放電が発生しない状態にする。
【００９３】
まず、ＴＲ１ａにおいて、Ｕｏの両方のＬ（Ｌｏ，Ｌｅ）をアドレス放電が不可能な電荷状態にする（アドレス不能化動作）。その上で、Ｌｏのみに対し、ＴＲ１ｂで電荷書き込みを行い、ＴＲ１ｃで電荷調整を行い、これによりアドレス放電が可能な状態にする。このＴＲ１ｂ及びＴＲ１ｃでは、Ｌｅ側は反応させず、アドレス放電が発生しない状態のままにする。
【００９４】
次に、ＴＡ１において、Ｙｏに走査パルスを上から順次印加し、Ａにアドレスパルスを印加することにより、アドレッシングする。ＴＡ１では、Ｌｏのみがアドレス放電可能な状態でありＬｏのみがアドレッシングされる。この際にアドレッシングされるＬは、順に、｛Ｌ１，Ｌ５，Ｌ９，……｝である。Ａに印加されるアドレスパルスもこれらの順番に合わせたものにする。
【００９５】
ＴＲ２は、次のＴＡ２におけるアドレス放電を正常に動作させるための準備期間である。ＴＡ２では、ＴＡ１とは逆に、ＵｏのＬｅに対してのみアドレッシングする。よって、ＴＲ２では、ＴＲ１のＬｏとＬｅを逆にしたシーケンスである。
【００９６】
まず、ＴＲ２ａにおいて、Ｕｏの両方のＬ（Ｌｏ，Ｌｅ）をアドレス放電が不可能な電荷状態にする（アドレス不能化動作）。その上で、Ｌｅのみに対し、ＴＲ１ｂで電荷書き込みを行い、ＴＲ１ｃで電荷調整を行い、これによりアドレス放電が可能な状態にする。このＴＲ１ｂ及びＴＲ１ｃでは、Ｌｏ側は反応させず、アドレス放電が発生しない状態のままにする。
【００９７】
ＴＡ２では、ＴＡ１と同様に、Ｙｏに走査パルスを上から順次印加し、Ａにアドレスパルスを印加することにより、アドレッシングする。ＴＡ２では、Ｌｅのみがアドレス放電可能な状態でありＬｅのみがアドレッシングされる。この際にアドレッシングされるＬは、順に、｛Ｌ２，Ｌ６，Ｌ１０，……｝である。Ａに印加されるアドレスパルスもこれらの順番に合わせたものにする。
【００９８】
上記シーケンスにより、正側であるＵｏのすべてのＬ（Ｌｏ，Ｌｅ）のアドレッシングが完了し、この後、ＴＳで、それらの維持放電を行う。逆側であるＵｅでは、ＴＲ７，ＴＡ８，ＴＳ９において、Ｙｅ｛Ｙ２，Ｙ４，……｝を基準電位９９にすることで、いずれの放電も発生させないようにする。
【００９９】
＜電圧波形（３）＞
各電圧波形を構成するパルスについて詳細を説明する。ｐ１の場合を説明する。
【０１００】
Ｖａにおいて、正の方形波パルス（３１，３４）（電圧：ｖ０）、アドレスパルス（３３，３６）（電圧：ｖ０）を有する。
【０１０１】
Ｖｘｏにおいて、順に、負の鈍波パルス４２（下限電圧：ｖ１）、正の方形波パルス（４３，４４）（電圧：ｖ２）、正の方形波パルス４６（電圧：ｖ３）、及びサステインパルス４９（電圧：ｖ３）を有する。
【０１０２】
Ｖｙｏにおいて、順に、負の鈍波パルス５１（下限電圧：ｖ４）、正の鈍波パルス５２（上限電圧：ｖ５）、負の鈍波パルス５３（下限電圧：ｖ４）、走査パルス５４（下限電圧：ｖ４）、負の鈍波パルス５５（下限電圧：ｖ４）、正の鈍波パルス５６（上限電圧：ｖ５）、負の鈍波パルス５７（下限電圧：ｖ４）、走査パルス５８（下限電圧：ｖ４）、及びサステインパルス５９（電圧：ｖ３）を有する。
【０１０３】
Ｖｘｅにおいて、順に、正の方形波パルス６２（電圧：ｖ３）、負の鈍波パルス６６（下限電圧：ｖ１）、正の方形波パルス（６７，６８）（電圧：ｖ２）、及びサステインパルス４９（電圧：ｖ３）を有する。
【０１０４】
Ｖｙｅにおいて、ＴＲ７，ＴＡ８，ＴＳ９にわたって基準電位（０Ｖ）９９とする。なお、３２，３５，３７，４１，４５，４７，４８，６１，６３，６４，６５等は基準電位（０Ｖ）である。
【０１０５】
ＴＲ１のＴＲ１ａ（Ｌｏ及びＬｅのアドレス不能化動作）において、アドレス不能化のためのパルスとしてＡに３１とＹｏに５１とが印加され、Ｘｏ及びＸｅでは０Ｖである。パルス（３１，５１）が印加された状態は、アドレス動作時にＡ−Ｙ間に印加される電圧状態と同じであるため、ＴＲ１ａの後はアドレス放電が発生しない電荷状態となる。
【０１０６】
ＴＲ１Ｂの前半のＴＲ１ｂ（Ｌｏの電荷書き込み動作）において、Ｘｏに４２、Ｙｏに５２、Ｘｅに６２が印加され、Ａでは０Ｖである。ここで、ＸｏはＹｏと逆極性であり、ＸｅはＹｏと同極性であるため、Ｘｏ側のみに電荷書き込みされる。
【０１０７】
ＴＲ１Ｂの後半のＴＲ１ｃ（Ｌｏの電荷調整動作）において、Ｘｏに４３、Ｙｏに５３が印加され、Ａ及びＸｅは０Ｖである。Ｘｏ側で、ＴＲ１ｂで書き込まれた電荷が、パルス（４３，５３）により調整され、アドレッシングに適した電荷状態となる。Ｘｅ側は、ＴＲ１ｂで書き込まれていないため、ここでは反応しない。
【０１０８】
ＴＡ１（Ｌｏのアドレス動作）において、Ａに３３、Ｘｏに４４、Ｙｏに５４が印加され、Ｘｅでは０Ｖである。これによりＬｏがアドレッシングされる。
【０１０９】
ＴＲ２は、ＴＲ１のＶｘｏとＶｘｅを入れ替えた波形となり、ＴＲ１時と同様にＴＲ２ａ（Ｌｏ及びＬｅのアドレス不能化動作），ＴＲ２ｂ（Ｌｅの電荷書き込み動作），及びＴＲ２ｃ（Ｌｅの電荷調整動作）により、Ｌｅ側のみをアドレス動作が可能な状態にする。
【０１１０】
ＴＡ２（Ｌｅのアドレス動作）において、Ａに３６、Ｙｏに５８、Ｘｅに６８が印加され、Ｘｏでは０Ｖである。これによりＬｅがアドレッシングされる。
【０１１１】
ＴＳ（Ｌｏ及びＬｅのサステイン動作）において、Ｘｏに４９、Ｙｏに５９、Ｘｅに６９が、Ｘ，Ｙで交互に繰り返して印加され、これらによって維持放電が行われ、Ｌｏ及びＬｅの点灯対象セルで発光する。
【０１１２】
上記のようにＴＲ７でＶｙｅを基準電位９９として放電（リセット放電）が完全に発生しないようにする形態に限らず、逆側ＵのＬｏ，Ｌｅにおいて正側Ｕでの放電よりも小さい（弱い）レベルの放電が発生する程度の電位にしても構わない。いずれにせよ図１０のような従来技術において全Ｌでリセット放電を行っていたことに比べて非効率を削減できる。
【０１１３】
以上説明したように、実施の形態１によれば、駆動方式の工夫により従来よりも駆動回路数を増やす等の大きな変更も必要とせずに低コストで実現しつつ、リセット動作による発光量を削減して背景輝度を低減できる。
【０１１４】
（実施の形態２）
図８等を参照して実施の形態２を説明する。実施の形態２は、実施の形態１を基本として、インターレース駆動における時間的な表示単位（Ｇ１，Ｇ２）としてフィールド５ごとに駆動波形のパターン（ｐ１，ｐ２）を交互に切り替える構成である。図１０のような従来のインターレース駆動方式と同様にフィールド５単位で制御し、フィールド５内の全ＳＦ６では同様に制御するものである。
【０１１５】
図８において、実施の形態２におけるインターレース駆動方式での制御対象（駆動表示及びリセット放電対象）を示している。実線の丸印は、インターレース駆動表示における、各フィールド５（Ｆｏ，Ｆｅ）で駆動表示及びリセット放電させる対象となるＬ及びＣを示している。
【０１１６】
実施の形態２では、Ｆｏ（全ＳＦ６）時には、前記図６に示す電圧波形群の第１のパターン（ｐ１）を用い、Ｆｅ（全ＳＦ６）時には、前記図７に示す電圧波形群の第２のパターン（ｐ２）を用いる。ＦｏではＵｏが、ＦｅではＵｅが正側となる。
【０１１７】
正側Ｕにおける２Ｌ（Ｌｏ，Ｌｅ）が、対応してリセット放電の対象となる。前述のように、Ｕ内では二段階でリセット・アドレス動作を行うため、一方側Ｌで先にリセット及びアドレス動作され、他方側Ｌで後にリセット及びアドレス動作される。そして、ＴＳ９で２Ｌ（Ｌｏ，Ｌｅ）同時に駆動表示される。効果は実施の形態１の説明と同様である。
【０１１８】
（実施の形態３）
図９等を参照して実施の形態３を説明する。実施の形態３は、実施の形態１を基本として、インターレース駆動における時間的な表示単位（Ｇ１，Ｇ２）としてＳＦ６ごとに駆動波形のパターン（ｐ１，ｐ２）を交互に切り替える構成である。実施の形態２でのフィールド５単位の制御に代えて、ＳＦ６単位で制御する。
【０１１９】
図９において、実施の形態３におけるインターレース駆動方式での制御対象（駆動表示及びリセット放電対象）を示している。破線の丸印は、インターレース駆動表示における、各フィールド５（Ｆｏ，Ｆｅ）で駆動表示及びリセット放電させる対象となるＬ及びＣを示している。
【０１２０】
実施の形態３では、全フィールド５（Ｆｏ及びＦｅ）のＳＦｏ｛SF1，SF3，……，SF9｝時には、前記図６に示す電圧波形群の第１のパターン（ｐ１）を用い、全フィールド５（Ｆｏ及びＦｅ）のＳＦｅ｛SF2，SF4，……，SF10｝時には、前記図７に示す電圧波形群の第２のパターン（ｐ２）を用いる。これはＳＦ６構成数が偶数（本例では１０）の場合である。
【０１２１】
実施の形態３では、時間的な発光の偏りをなるべく均一化するために、フィールド５のＳＦ６構成に応じて、フィールド５同士の連接部分（最終と最初のＳＦ６同士）でも正逆の制御対象（Ｕ）を交互に切り替えるようにする。ＳＦ６構成数が奇数の場合には、フィールド５同士の連接部分で上記パターン（ｐ１，ｐ２）の適用を逆になるように切り替える。
【０１２２】
実施の形態３では、フィールド５内ではＳＦｏ／ＳＦｅが交互に駆動表示される。そのため、破線の丸印では、フィールド５単位でみて、実施の形態１の正側のフィールド５の駆動表示（実線の丸印）に比べて、明るさが半分程度に見えることを表している。即ち、実施の形態３では、ＳＦ６で分けてＦｏとＦｅとを合わせて１つの画像を構成している。ＦｏとＦｅとを合わせた単位でみれば、実施の形態２と３で同様の明るさである。
【０１２３】
実施の形態３によれば、ＳＦ６毎に正逆の制御対象（Ｕ）を切り替えることによって、実施の形態２に比べても時間的な発光の偏りが減少し、表示フリッカ等の悪影響が出難くなり、表示品質の点でより望ましい効果が期待できる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施の形態１のＰＤＰ装置及び駆動方法における、ＰＤＰ（パネル）の分解構成を示す斜視図である。
【図２】本発明の実施の形態１のＰＤＰ装置及び駆動方法における、ＰＤＰのアドレス電極に沿った縦方向の断面を示す図である。
【図３】本発明の実施の形態１のＰＤＰ装置の概略構成を示す図である。
【図４】本発明の実施の形態１のＰＤＰ装置及び駆動方法における、ＰＤＰのフィールド構成例を示す図である。
【図５】本発明の実施の形態１のＰＤＰ装置及び駆動方法における、インターレース駆動表示及びリセット放電の対象及びタイミングを示す図である。
【図６】本発明の実施の形態１のＰＤＰ装置及び駆動方法における、駆動波形（第１のパターン）の概要構成を示す図である。
【図７】本発明の実施の形態１のＰＤＰ装置及び駆動方法における、駆動波形（第２のパターン）の概要構成を示す図である。
【図８】本発明の実施の形態２のＰＤＰ装置及び駆動方法における、インターレース駆動方式におけるインターレース駆動表示及びリセット放電の対象（Ｕ，Ｌ，Ｃ）及びタイミング（表示単位）を示す図である。
【図９】本発明の実施の形態３のＰＤＰ装置及び駆動方法における、インターレース駆動方式におけるインターレース駆動表示及びリセット放電の対象（Ｕ，Ｌ，Ｃ）及びタイミング（表示単位）を示す図である。
【図１０】（ａ）,（ｂ）は、本発明の前提技術となる従来のＰＤＰ装置及び駆動方法における電圧波形の例を示す図である。
【符号の説明】
【０１２６】
１…前面基板、２…背面基板、５…フィールド（Ｆ）、６…サブフィールド（ＳＦ）、７…リセット期間（ＴＲ）、８…アドレス期間（ＴＡ）、９…サステイン期間（ＴＳ）、１１…透明電極、１２…メタル電極、１３，２２…誘電体層、１４…保護層、２１…アドレス電極、２３…隔壁、２３Ａ…縦隔壁、２３Ｂ…横隔壁、２４…蛍光体、３１，３４…方形波パルス、３３，３６…アドレスパルス、３２，３５，３７，４１，４５，４７，４８，６１，６３，６４，６５，９９…基準電位（０Ｖ）、４２…負の鈍波パルス、４３，４４…正の方形波パルス、４６…正の方形波パルス、４９…サステインパルス、５１，５３，５５，５７…負の鈍波パルス、５２，５６…正の鈍波パルス、５４，５８…走査パルス、５９…サステインパルス、６２…正の方形波パルス、６６…負の鈍波パルス、６７，６８…正の方形波パルス、４９…サステインパルス、７１…第１リセット期間（ＴＲ１）、７２…第２リセット期間（ＴＲ２）、７１Ａ…第１期間（ＴＲ１Ａ）、７２Ａ…第１期間（ＴＲ２Ａ）、７１Ｂ…第２期間（ＴＲ１Ｂ）、７２Ｂ…第２期間（ＴＲ２Ｂ）、７１ａ…第１期間（ＴＲ１ａ）、７２ａ…第１期間（ＴＲ２ａ）、７１ｂ…第２期間（ＴＲ１ｂ）、７２ｂ…第２期間（ＴＲ２ｂ）、７１ｃ…第３期間（ＴＲ１ｃ）、７２ｃ…第３期間（ＴＲ２ｃ）、８１…第１アドレス期間（ＴＡ１）、８２…第２アドレス期間（ＴＡ２）、１０１…ＰＤＰ、１１１…制御回路、１５１…Ｘ駆動回路、１５１Ａ…第１（Ｘｏ）回路、１５１Ｂ…第２（Ｘｅ）回路、１５２…Ｙ駆動回路、１５２Ａ…第１（Ｙｏ）回路、１５２Ｂ…第２（Ｙｅ）回路、１５３…アドレス駆動回路、Ｄ…表示電極、Ｘ…維持電極、Ｙ…走査電極、Ａ…アドレス電極、Ｕ…２Ｌ単位（制御単位）、Ｌ…表示ライン、Ｃ…表示セル、Ｓ…放電空間、ｐ１…第１のパターン、ｐ２…第２のパターン、Ｇ１…第１の表示単位、Ｇ２…第２の表示単位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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