(57)【要約】【課題】従来のインターレース２行加算読み出し方式は、斜め画素ずらし配列の固体撮像装置に対してそのまま適用できない。【解決手段】インターレース２行加算読み出し方式を採用し、斜め画素ずらし配列構成の固体撮像装置において、読み出しのために２行ずつを選択するのと同時に、特定の行の各画素については読み出しを伴わないリセット動作を実行することで、全ての行の画素における信号電荷の蓄積時間を等しくする、具体的には（１Ｖ−１Ｈ）に統一する。これにより、インターレース動画撮像時に画素の蓄積時間の違いから生じる動画表示における画像のちらつきを解消する。【選択図】図１０
2007013245.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が行列状に２次元配置され、各画素が１行ごとおよび１列ごとに画素ピッチの１／２ずれて配置された斜め画素ずらし配列の画素アレイ部と、
インターレース複数行加算読み出しを行うために、前記画素アレイ部の各画素を複数行ずつ行単位で選択走査する垂直走査手段とを備え、
前記垂直走査手段は、前記画素から信号を読み出すために選択する前記複数行以外で、特定の行の前記画素に対して画素リセットを実行させる
ことを特徴とする固体撮像装置。
【請求項２】
前記垂直走査手段は、
前記画素から信号を読み出す前記複数行を選択する読み出しアドレスデコーダと、
前記画素リセットを実行させる前記特定の行を選択するリセットアドレスデコーダとを有する
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記読み出しアドレスデコーダは、
１フレーム目で（１行＋３行）→（５行＋７行）→（９行＋１１行）→……のように、かつ同時に、（２行＋４行）→（６行＋８行）→（１０行＋１２行）→……のように２行加算して読み出し、
次に２フレーム目で（３行＋５行）→（７行＋９行）→（１１行＋１３行）→……のように、かつ同時に、（４行＋６行）→（８行＋１０行）→（１２行＋１４行）→……のように２行加算して読み出し、
以降これら２行加算読み出しを繰り返して行うことで、インターレース２行加算読み出しを実行する
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記リセットアドレスデコーダは、複数個のアドレスデコーダを有し、前記複数個のアドレスデコーダによる行選択によって同一フレーム内で同時に複数行に対して前記画素リセットを実行させる
ことを特徴とする請求項２記載の固体撮像装置。
【請求項５】
前記リセットアドレスデコーダは、現フレームが奇数フレームであるか偶数フレームであるかに応じて前記画素リセットを実行させる前記特定の行を選択する
ことを特徴とする請求項２記載の固体撮像装置。
【請求項６】
光電変換素子を含む画素が行列状に２次元配置され、各画素が１行ごとおよび１列ごとに画素ピッチの１／２ずれて配置された斜め画素ずらし配列の画素アレイ部を具備する固体撮像装置の駆動方法であって、
インターレース複数行加算読み出しを行うために、前記画素アレイ部の各画素を複数行ずつ行単位で選択走査しつつ、
前記画素から信号を読み出すために選択する前記複数行以外で、特定の行の前記画素に対して画素リセットを実行する
ことを特徴とする固体撮像装置の駆動方法。
【請求項７】
光電変換素子を含む画素が行列状に２次元配置され、各画素が１行ごとおよび１列ごとに画素ピッチの１／２ずれて配置された斜め画素ずらし配列の画素アレイ部と、
インターレース複数行加算読み出しを行うために、前記画素アレイ部の各画素を複数行ずつ行単位で選択走査しつつ、前記画素から信号を読み出すために選択する前記複数行以外で、特定の行の前記画素に対して画素リセットを実行させる垂直走査手段と
を具備する固体撮像装置を撮像デバイスとして用いた
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関し、特にインターレース２行加算読み出し方式を採用する固体撮像装置、当該固体撮像装置の駆動方法および撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置、例えばＣＭＯＳイメージセンサにおいて、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部の各画素から信号を読み出す走査方式として、動画表示のちらつきを抑えるのに有効なインターレース走査方式と、高精細表示に有利なプログレッシブ走査方式とがある。
【０００３】
インターレース走査方式は、1回の画面表示を奇数行目と偶数行目の２回の走査に分けて行うことで実現できる。ただし、単純に奇数行目と偶数行目を交互に走査して画面表示を行うと、フレーム間の重心のズレが生じてしまい動画のちらつきが出てくる。なお、ここでいう「フレーム」は、例えばＮＴＳＣ方式の１／６０［秒］単位のフィールドに相当するものとする。
【０００４】
上述したフレーム間の重心のズレに起因して生ずる動画のちらつきを解消するために、従来は、1回の画面表示を、隣り合う上下の２行間において画素の信号を加算し、次の回では隣り合う上下の行の組み合わせを１行ずらし、この１行ずれた上下の２行間において画素の信号を加算する２回の走査に分けて行うインターレース２行加算読み出し方式が採られていた（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開平１０−９８６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術は、光電変換素子を含む画素を、水平方向（画素行に沿った方向；行方向）および垂直方向（画素列に沿った方向；列方向）で等しい画素ピッチとなるように正方格子状に配列した画素配列を前提として為されたものである。
【０００７】
そのため、画素の実効的集積度を高めることを目的として、各画素を１行ごとおよび１列ごとに画素ピッチの１／２ずらして配置した、即ち画素を奇数行と偶数行とで水平方向に画素ピッチの１／２だけ、奇数列と偶数列とで画素ピッチの１／２だけそれぞれずらして配置した、いわゆる斜め画素ずらし配列の固体撮像装置に対しては、上記従来技術をそのまま適用することはできない。
【０００８】
そこで、本発明は、インターレース２行加算読み出し方式を斜め画素ずらし配列に対しても適用できるようにした固体撮像装置、固体撮像装置の駆動方法および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明では、光電変換素子を含む画素が行列状に２次元配置され、各画素が１行ごとおよび１列ごとに画素ピッチの１／２ずれて配置された斜め画素ずらし配列の画素アレイ部を具備する固体撮像装置において、インターレース複数行加算読み出しを行うために、前記画素アレイ部の各画素を複数行ずつ行単位で選択走査しつつ、前記画素から信号を読み出すために選択する前記複数行以外で、特定の行の前記画素に対して画素リセットを実行する構成を採っている。
【００１０】
インターレース複数行加算読み出し方式を採用し、斜め画素ずらし配列構成の固体撮像装置において、画素から信号を読み出すために複数行ずつを選択するのと同時に、特定の行の各画素については信号の読み出しを伴わない画素リセットを実行することで、１フレーム期間を１Ｖ、１水平期間を１Ｈとすると、全ての行の画素における信号電荷の蓄積時間が（１Ｖ−１Ｈ）となるために、全ての行の蓄積時間を等しくすることができる。
【発明の効果】
【００１１】
本発明によれば、インターレース複数行加算読み出し方式を採用し、斜め画素ずらし配列構成の固体撮像装置において、全ての行における信号電荷の蓄積時間を等しくすることができるために、インターレース動画撮像時に蓄積時間の違いから生じる動画表示における画像のちらつきを解消することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は、本発明の一実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成の概略を示すブロック図である。
【００１４】
本実施形態に係るＣＭＯＳイメージセンサは、画素の各々から信号を読み出す走査方式として、インターレース複数行加算読み出し方式、例えば1回の画面表示を、隣り合う上下の２行間において画素の信号を加算し、次の回では隣り合う上下の行の組み合わせを１行ずらし、この１行ずれた上下の２行間において画素の信号を加算する２回の走査に分けて行うインターレース２行加算読み出し方式を採るものとし、また各画素が色フィルタを持たない構成となっている。
【００１５】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、画素アレイ部１１と当該画素アレイ部１１の周辺回路、例えば垂直走査回路１２、電圧レベルシフト回路１３、カラム回路（列並列信号処理回路）１４、水平走査回路１５、出力回路１６およびタイミングジェネレータ１７を有し、これら周辺回路１２〜１７が画素アレイ部１１と同一の半導体チップ（図示せず）上に集積された構成となっている。
【００１６】
画素アレイ部１１は、光電変換素子を含む画素２０が行列状に多数２次元配置されるとともに、各画素２０が１行ごとおよび１列ごとに画素ピッチの１／２ずれて配置された、即ち画素２０が奇数行と偶数行とで水平方向に画素ピッチの１／２だけずれ、奇数列と偶数列とで画素ピッチの１／２だけずれて配置された斜め画素ずらし配列の構成となっており、この斜め画素ずらしの画素配列に対して、画素列ごとに垂直信号線３１が配線され、画素行ごとに例えば３本の制御線３２，３３，３４が配線されている。斜め画素ずらし配列は、画素の実効的集積度を高めることができるという特長をもっている。
【００１７】
（画素回路）
図２は、画素２０の回路構成の一例を示す回路図である。
【００１８】
図２に示すように、本回路例に係る画素２０は、光電変換素子、例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４の３つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ２２〜２４として、例えばＮチャネルのＭＯＳトランジスタを用いている。この画素２０に対して、先述した制御線３２〜３４、即ち転送制御線３２、リセット制御線３３およびセレクト制御線３４が同一行の画素に対して共通に配線されている。
【００１９】
図２において、フォトダイオード２１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、電子）に光電変換する。フォトダイオード２１のカソードは、転送トランジスタ２２を介して増幅トランジスタ２４のゲートと電気的に接続されている。この増幅トランジスタ２４のゲートと電気的に繋がったノードをＦＤ（フローティングディフュージョン）部２５と呼ぶ。このＦＤ部２５は、電荷を電圧に変換する作用をなす。
【００２０】
転送トランジスタ２２は、フォトダイオード２１のカソードとＦＤ部２５との間に接続され、ゲートに転送制御線３２を介して与えられる転送パルスＴＧがアクティブ（本例では、画素電源電圧である“Ｈ”レベル）になることによってオン状態となり、フォトダイオード２１で光電変換され、当該フォトダイオード２１内に蓄積された光電荷をＦＤ部２５に転送する。
【００２１】
リセットトランジスタ２３は、ドレインがセレクト制御線３４に、ソースがＦＤ部２５にそれぞれ接続され、ゲートにリセット制御線３３を介して与えられるリセットパルスＲＳＴがアクティブになることによってオン状態となり、フォトダイオード２１からＦＤ部２５への信号電荷の転送に先立って、ＦＤ部２５の電荷をセレクト制御線３４に掃き捨てることによって当該ＦＤ部２５をリセット（初期化）する。セレクト制御線３４の電位は通常グランドレベル（０Ｖ）にあり、この電位がＦＤ部２５のリセットレベルとなる。
【００２２】
増幅トランジスタ２４は、ゲートがＦＤ部２５に、ドレインがセレクト制御線３４に、ソースが信号線３１にそれぞれ接続され、セレクト制御線３４を介してドレインに与えられる選択パルスＳＥＬが画素電源電圧（“Ｈ”レベル）になることによって動作状態（選択状態）となり、リセットトランジスタ２３によってリセットされた後のＦＤ部２５の電位をリセットレベルとして垂直信号線３１に出力する（いわゆる、Ｐ相読み出し）。
【００２３】
増幅トランジスタ２４はさらに、転送トランジスタ２２によってフォトダイオード２１から信号電荷を転送された後のＦＤ部２５の電位を信号レベルとして垂直信号線３１に出力する（いわゆる、Ｄ相読み出し）。なお、垂直信号線３１の各一端には、定電流源３５が接続されている。したがって、リセットレベルおよび信号レベルは、垂直信号線３１の各々に電流の変化として読み出される。
【００２４】
本実施形態に係るＣＭＯＳイメージセンサ１０では、インターレース２行加算読み出し方式を採ることから、上述した読み出し動作は、後述する垂直走査回路１２による制御の下に、画素アレイ部１１の各画素２０に対して２行ずつ順次実行されることになる。
【００２５】
そして、選択されたある２行の画素２０からの信号の読み出しは、１水平期間（１Ｈ）内の水平ブランキング期間に行われる。つまり、水平ブランキング期間においては、垂直走査回路１２による垂直走査によって選択された２行の各画素２０からの信号が垂直信号線３１の各々に読み出され、これら垂直信号線３１を通して列並列でカラム回路１４に供給される。
【００２６】
また、水平ブランキング期間においては、上述したＰ相読み出しおよびＤ相読み出しの各動作が行われた後、画素リセットの動作が行われる。この画素リセットは、転送パルスＴＧとリセットパルスＲＳＴが同時にアクティブ（本例では、“Ｈ”レベル）になることによって実行される。
【００２７】
すなわち、上記構成の画素２０において、転送パルスＴＧおよびリセットパルスＲＳＴが同時に“Ｈ”レベルになることで、図３に示すように、フォトダイオード２１に蓄積されている電荷が転送トランジスタ２２を介してＦＤ部２５へ、さらにＦＤ部２５内の電荷がリセットトランジスタ２３を介してセレクト制御線３４へ掃き出される。これにより、フォトダイオード２１およびＦＤ部２５の初期化、即ち画素リセットが行われる。
【００２８】
なお、画素２０としては、上記の３トランジスタ構成、即ち画素選択をなす選択トランジスタとして増幅トランジスタ２４を兼用した構成のものに限られるものではなく、増幅トランジスタ２４とは別に選択トランジスタを設けた４トランジスタ構成のものなどを用いることも可能である。
【００２９】
図１に説明を戻す。垂直走査回路１２は、アドレスデコーダなどによって構成され、タイミングジェネレータ１７から与えられるアドレス信号Ａ〈Ｘ：０〉に基づいて、画素アレイ部１１の各画素２０を行単位で選択走査し、その選択行に対して論理回路レベルの駆動パルス、即ち先述した転送パルスＴＧ、リセットパルスＲＳＴおよび選択パルスＳＥＬを出力する。
【００３０】
ここでは、図示を省略するが、垂直走査回路１２は、画素２０を行単位で順に選択して当該選択行の各画素２０の信号を読み出す読み出し動作を行うための読み出し走査系と、当該読み出し走査系による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行の画素２０のフォトダイオード２１にそれまでに蓄積された電荷を捨てる（リセットする）電子シャッタ動作を行うための電子シャッタ走査系を有する構成となっている。
【００３１】
そして、電子シャッタ走査系によるシャッタ走査によってフォトダイオード２１の不要な電荷がリセットされたタイミングから、読み出し走査系による読み出し走査によって画素２０の信号が読み出されるタイミングまでの期間が、画素２０における信号電荷の蓄積時間（露光時間）となる。すなわち、電子シャッタ動作とは、フォトダイオード２１に蓄積された信号電荷をリセットし、新たに信号電荷の蓄積を開始する動作である。
【００３２】
本実施形態に係るＣＭＯＳイメージセンサ１０においては、インターレース２行加算読み出し方式を採り、このインターレース２行加算読み出し方式の動作は、垂直走査回路１２による制御の下に実行される。すなわち、垂直走査回路１２は、インターレース２行加算読み出し方式の場合、画素アレイ部１１の各画素２０を２行ずつ同時に選択走査する。このインターレース２行加算読み出し方式を実行するための垂直走査回路１２の具体的な構成および動作については後述する。
【００３３】
電圧レベルシフト回路１３は、垂直走査回路１２から出力される論理回路レベルの転送パルスＴＧ、リセットパルスＲＳＴおよび選択パルスＳＥＬを、画素駆動レベルの電圧にレベルシフトした後、転送制御線３２、リセット制御線３３およびセレクト制御線３４を通して選択行の画素２０に供給する。
【００３４】
インターレース２行加算読み出し方式の場合は、垂直走査回路１２による垂直走査によって２行ずつ同時に選択走査が行われることから、当該選択された２行の各画素２０から垂直信号線３１の各々に信号が読み出されることによってこれら垂直信号線３１上で２行分の画素の信号が加算され、これら加算された信号が垂直信号線３１の各々を通して列並列でカラム回路１４に供給される。
【００３５】
カラム回路１４は、画素アレイ部１１の例えば画素列ごとに、即ち画素列に対して１対１の対応関係をもって対し単位回路が配置され、１行分の各画素２０から出力される信号を画素列ごとに受けて、その信号に対して画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅などの信号処理を行う。カラム回路１４に、Ａ／Ｄ（アナログ／デジタル）変換機能を持たせた構成を採ることも可能である。
【００３６】
水平走査回路１５は、シフトレジスタなどによって構成され、１Ｈ（１水平期間）内の読み出し期間において、カラム回路１４の各単位回路の出力側に設けられた水平選択スイッチ（図示せず）を順に選択することにより、カラム回路１４の各単位回路で信号処理後の１行分の信号を水平信号線１８に順番に出力させる。
【００３７】
出力回路１６は、カラム回路１４から水平信号線１８を通して順に供給される信号に対して種々の信号処理、例えばＡＧＣ(Automatic Gain Control)処理やクランプ処理等を施して、１水平期間の画像信号ＯＵＴとして出力する。
【００３８】
上述した各回路部分での一連の動作、即ち水平ブランキング期間でのＰ相読み出し、Ｄ相読み出しおよび画素リセット、並びに水平読み出し期間での水平走査によるカラム回路１４からの信号の読み出しおよび出力回路１６による信号処理の各動作が、１フレーム期間において１Ｈ周期で行われることで、１フレームの撮像信号が得られることになる。
【００３９】
タイミングジェネレータ１７は、垂直同期信号、水平同期信号およびマスタークロックに基づいて、垂直走査回路１２、カラム回路１４、水平走査回路１５および出力回路１６などの動作の基準となるクロック信号や制御信号などを生成し、これら各回路１２，１４〜１６に対して与える。
【００４０】
ここで、上記構成の斜め画素ずらし配列のＣＭＯＳイメージセンサ１０において、インターレース２行加算読み出し方式の場合の動作（以下、「インターレース２行加算読み出し動作」と記述する）時の１フレームシャッタについて考える。ここで、１フレームシャッタとは、１フレーム期間に１回電子シャッタと画素リセットを行う動作のことを言う。
【００４１】
［参考例］
先ず、斜め画素すらし配列における一般的な垂直方向の走査のやり方について、参考例として説明する。そのやり方としては、図４に示すように、１→２→３→４→……、と走査していく。図４において、数字は行番号を示している。この際に、画素ズレし配列の場合では、図５に示すように、奇数行で読み出された信号と偶数行で読み出された信号を同時に水平走査回路１５で走査することによって同時に読み出すことが可能なことが特徴である。
【００４２】
この点を考慮して考えると、図６より、１フレーム目で、（１行＋３行）と（２行＋４行）→（５行＋７行）と（６行＋８行）→（９行＋１１行）と（１０行＋１２行）→……と加算読み出しを行い、次の２フレーム目では、（３行＋５行）と（４行＋６行）→（７行＋９行）と（８行＋１０行）→（１１行＋１３行）と（１２行＋１４行）→……と加算読み出しを行うことで、インターレース読み出しを実行していく。その際、１フレーム目から２フレーム目の間が蓄積動作（リセット期間）となる。
【００４３】
奇数行にのみ着目すると、１フレーム目の３行→２フレーム目の３行間のリセット期間は１Ｖ期間（Ｖはフレーム期間／垂直期間）、１フレーム目の５行→２フレーム目の５行間のリセット期間は（１Ｖ−１Ｈ）期間、１フレーム目の７行→２フレーム目の７行間のリセット期間は１Ｖ期間、１フレーム目の９行→２フレーム目の９行間のリセット期間は（１Ｖ−１Ｈ）期間となる。
【００４４】
奇数行と同時に偶数行も読み出されるため、今度は偶数行にのみ着目すると、１フレーム目の４行→２フレーム目の４行間のリセット期間は１Ｖ期間、１フレーム目の６行→２フレーム目の６行間のリセット期間は（１Ｖ−１Ｈ）期間、１フレーム目の８行→２フレーム目の８行間のリセット期間は１Ｖ期間、１フレーム目の１０行→２フレーム目の１０行間のリセット期間は（１Ｖ−１Ｈ）期間となる。
【００４５】
続いて、２フレーム目から３フレーム目について考える。先ず、奇数行にのみ着目すると、２フレーム目の３行→３フレーム目の３行間のリセット期間は１Ｖ期間、２フレーム目の５行→３フレーム目の５行間のリセット期間は（１Ｖ＋１Ｈ）期間、２フレーム目の７行→３フレーム目の７行間のリセット期間は１Ｖ期間、２フレーム目の９行→３フレーム目の９行間のリセット期間は（１Ｖ＋１Ｈ）期間となる。
【００４６】
奇数行と同時に偶数行も読み出されるため、今度は偶数行にのみ着目すると、２フレーム目の４行→３フレーム目の４行間のリセット期間は１Ｖ期間、２フレーム目の６行→３フレーム目の６行間のリセット期間は（１Ｖ＋１Ｈ）期間、２フレーム目の８行→３フレーム目の８行間のリセット期間は１Ｖ期間、２フレーム目の１０行→３フレーム目の１０行間のリセット期間は（１Ｖ＋１Ｈ）期間となる。
【００４７】
上述したように、斜め画素ずらし配列のＣＭＯＳイメージセンサ１０において、インターレース２行加算読み出し動作時に、垂直方向の走査のやり方として、参考例のように、１→２→３→４→……、と走査していくと、各フレーム間において、また同一フレーム内でも各行間において最小（１Ｖ−１Ｈ）、最大（１Ｖ＋１Ｈ）、即ち２Ｈ分の時間が画素２０の信号電荷の蓄積時間に差として出てしまうことになる。この蓄積時間の差は、インターレース動画撮像時に動画表示における画像のちらつきとなって現れる。
【００４８】
これに対して、本実施形態に係るＣＭＯＳイメージセンサ１０では、インターレース２行加算読み出し動作時に生ずる不具合、即ち各フレーム間において、また同一フレーム内でも各行間において生ずる画素２０の蓄積時間の違いを解消するために、画素２０から信号を読み出すために選択する行（２行）以外で、特定の行の画素に対して画素リセットを実行させる構成を採っている。
【００４９】
先述したように、信号読み出しのために選択された行の画素においては、読み出し時に画素リセットの動作も行われるが、本実施形態に係るＣＭＯＳイメージセンサ１０では、画素２０から信号を読み出すために２行を選択するのと同時に、特定の行の各画素については読み出しを伴わない画素リセットを実行させる。これにより、全ての行における画素２０の信号電荷の蓄積時間を等しくし、蓄積時間の違いから生じる動画表示における画像のちらつきを解消することができる。
【００５０】
［実施例］
このようなインターレース２行加算読み出し動作、即ち画素２０から信号を読み出すために選択する行（２行）以外で、特定の行の画素に対して画素リセットを実行させるための動作は、垂直走査回路１２による制御の下に実行される。
【００５１】
以下に、かかるインターレース２行加算読み出し動作を実行するための垂直走査回路１２の具体的な実施例について説明する。先述したように、垂直走査回路１２は、選択行のリセットパルスＲＳＴをアクティブにすることでＰ相読み出しを実行させ、転送パルスＴＧをアクティブにすることでＤ相読み出しを実行させる。また、リセットパルスＲＳＴと転送パルスＴＧを同時にアクティブにすることで画素リセットを実行させる。
【００５２】
ここで、垂直走査回路１２では、走査選択方式としてアドレスデコーダを用いたアドレスデコード方式を採っており、当該アドレスデコード方式は、同一のフレーム期間内では１つのリセット行（リセット動作を行う行）しか選択できない。そのため、本実施例に係る垂直走査回路１２では、アドレスデコーダを複数個用意し、同一フレーム内で同時に複数のリセット行を選択できるようにしている。
【００５３】
図７は、垂直走査回路１２の基本形の構成例を示すブロック図である。図４に示すように、本基本形に係る垂直走査回路１２は、電子シャッタ動作でリセットトランジスタ２３を選択するためのリセットアドレスデコーダ１２１と転送トランジスタ２２を選択するためのリセットアドレスデコーダ１２２の２系統のデコーダ（Ａ，Ｂ）と、実際の読み出し動作時にリセットトランジスタ２３と転送トランジスタ２２を選択するための読み出しアドレスデコーダ１２３の１系統のデコーダ（Ｃ）によって構成され、デコーダ１２１〜１２３の出力の論理和（ＯＲ）をとることにより、選択行を決定するようになっている。
【００５４】
読み出しアドレスデコーダ１２３は、画素アレイ部１１の各画素２０から信号の読み出しを行う行を選択するデコーダである。すなわち、この読み出しアドレスデコーダ１２３により、ある行が読み出し行として選択される。そして、読み出しアドレスデコーダ１２３からは、その選択行の各画素２０に対してＰ相読み出し、Ｄ相読み出しおよび画素リセットが行われるように、転送パルスＴＧおよびリセットパルスＲＳＴが発生される。
【００５５】
一方、リセットアドレスデコーダ１２１，１２２は、画素リセットのみを行う行を選択するデコーダである。なお、画素リセットは通常読み出しを行った行において、読み出し直後に実行される。これに対して、本例では、読み出しのために選択される行（２行）以外で、特定の行の画素をリセットするために、リセットアドレスデコーダ１２１，１２２によって、読み出しを伴わないで画素リセットのみが行われる行が発生することになる。
【００５６】
なお、電子シャッタ動作に対応したデコーダ（１２１，１２２）の系統数は、仕様によって決まる。
【００５７】
図８は、垂直走査回路１２の具体的な構成例を示すブロック図である。なお、上述したように、リセットアドレスデコーダは実際には２系統以上設けられることになるが、ここでは、図面の簡略化のために、１系統のリセットアドレスデコーダ１２１のみを代表して示している。また、ここでは、ｎ行目の１行分の回路構成のみを示している。
【００５８】
（リセットアドレスデコーダ）
図８において、リセットアドレスデコーダ１２１は、リセット行選択デコーダ４１と、１行につき２個の２入力ＮＡＮＤ回路４２，４３とによって構成されている。
【００５９】
リセット行選択デコーダ４１には、リセットする行を指定するアドレス（以下、「リセットアドレス」と記述する）ＲＳＴ−Ａｄが、タイミングジェネレータ１７から与えられる。リセット行選択デコーダ４１は、画素アレイ部１１の各行（１行〜ｎ行）に対応してｎ個の出力端子を有し、リセットアドレスＲＳＴ−Ａｄによって指定された行、即ちｎ個の出力端子のうちで選択された端子から、“Ｈ”レベルのリセット行選択パルスＲＳ１〜ＲＳｎを発生させる。
【００６０】
２入力ＮＡＮＤ回路４２は、リセット行選択パルスＲＳｎを第１の入力とし、タイミングジェネレータ１７から供給されるＴＧ制御パルスＳＨＴＧを第２の入力としている。ＴＧ制御パルスＳＨＴＧは、画素リセットのタイミングを規定する。２入力ＮＡＮＤ回路４３は、リセット行選択パルスＲＳｎを第１の入力とし、タイミングジェネレータ１７から供給されるＴＧ制御パルスＳＨＲＳＴを第２の入力としている。ＴＧ制御パルスＳＨＲＳＴは、画素リセットのタイミングを規定する。ＮＡＮＤ回路４２，４３の各出力は、読み出しアドレスデコーダ１２２に供給される。
【００６１】
（読み出しアドレスデコーダ）
一方、読み出しアドレスデコーダ１２２は、読み出し行選択デコーダ５１と、１行につき２個ずつの３入力ＮＡＮＤ回路５２，５３およびインバータ５４，５５とによって構成されている。
【００６２】
読み出し行選択デコーダ５１には、選択する行を指定するアドレス（以下、「読み出しアドレス」と記述する）ＲＤ−Ａｄが、タイミングジェネレータ１７から与えられる。読み出し行選択デコーダ５１は、画素アレイ部１１の各行に対応してｎ個の出力端子を有し、読み出しアドレスＲＤ−Ａｄによって指定された行、即ちｎ個の出力端子のうちで選択された端子から、“Ｈ”レベルの読み出し行選択パルスＲＤ１〜ＲＤｎを発生させる。
【００６３】
３入力ＮＡＮＤ回路５２は、読み出し行選択パルスＲＤｎを第１の入力とし、ＮＡＮＤ回路４２の出力を第２の入力とし、タイミングジェネレータ１７からインバータ６１を介して供給されるＴＧ制御パルスＴＲＴＧを第３の入力としている。ＮＡＮＤ回路５２の出力は、インバータ５４を介して転送パルスＴＧとして電圧レベルシフト回路１３へ供給される。すなわち、ＴＧ制御パルスＴＲＴＧは、１Ｈ周期ごとに、水平ブランキング期間内でＤ相読み出しのために転送パルスＴＧをアクティブにするタイミングを規定する。
【００６４】
３入力ＮＡＮＤ回路５３は、読み出し行選択パルスＲＤｎを第１の入力とし、ＮＡＮＤ回路４３の出力を第２の入力とし、タイミングジェネレータ１７からインバータ６２を介して供給されるＴＧ制御パルスＴＲＲＳＴを第３の入力としている。ＮＡＮＤ回路５３の出力は、インバータ５５を介してリセットパルスＲＳＴとして電圧レベルシフト回路１３へ供給される。すなわち、ＴＧ制御パルスＴＲＲＳＴは、１Ｈ周期ごとに、水平ブランキング期間内でＰ相読み出しのためにリセットパルスＲＳＴをアクティブにするタイミングを規定する。
【００６５】
図９に、ＴＧ制御パルスＳＨＲＳＴ、ＴＧ制御パルスＳＨＴＧ、ＴＧ制御パルスＴＲＲＳＴ、ＴＧ制御パルスＴＲＴＧ、リセットパルスＲＳＴおよび転送パルスＴＧのタイミング関係を示す。このタイミングチャートから明らかなように、水平（Ｈ）ブランキング期間にリセットレベルを読み出すＰ相読み出しが行われ、次に信号レベルを読み出すＤ相読み出しが行われ、しかる後リセットレベルと信号レベルの差分がとられ、その差分がノイズ除去後の信号レベルとして読み出し期間（水平転送期間）に水平走査によって出力されることになる。
【００６６】
通常、１フレームシャッタ（１フレーム期間に１回電子シャッタと画素リセットを行う動作）では、読み出し時にアクティブになる読み出しアドレスデコーダ１２３によって選択された行が、（１）リセット読み出し（ＦＤ部２５をリセット→読み出し）→（２）転送トランジスタ２２をオン、信号読み出し→（３）画素リセット（このとき、フォトダイオード２１もリセット）という動作シーケンスで、選択行の各画素２０が最終的にリセットされ、その時点から次のフレームまで電荷が画素２０、具体的にはフォトダイオード２１に蓄積される。
【００６７】
この動作シーケンスでは、先述した通り、各フレーム間において画素２０の蓄積時間に違いが生じることになる。この蓄積時間の違いを防止するために、本実施形態に係るＣＭＯＳイメージセンサ１０では、例えば２系統のリセットアドレスデコーダ（Ａ）１２１，（Ｂ）１２２を設け、これらのいずれか１つのデコーダをアクティブにしてシャッタ動作させたい行を選択できるようにしている。
【００６８】
（蓄積時間の違いを解消させるシャッタ動作）
以下に、本実施形態に係るＣＭＯＳイメージセンサ１０において、インターレース２行加算読み出し動作における画素２０の蓄積時間の違いを解消させるシャッタ動作（＝画素リセットの動作）について、図１０を用いて具体的に説明する。図１０には、１フレーム→２フレーム→３フレームと２行加算読み出し動作で行が選択される様子を示している。
【００６９】
（Ａ）１フレームから２フレーム(奇数行列)
蓄積時間は、３行、７行、１１行、……で１Ｖ（１フレームまたは１／６０［秒］）になり、５行、９行、１３行、……で１Ｖ−１Ｈ（＝１／６０［秒］−（１／６０［秒］／Ｖ数）となる。この−１Ｈ分の蓄積時間の違いを無くすために、あえて１Ｖ期間で蓄積を実現できる行を１Ｈ期間だけ短く（−１Ｈ）して、全ての行の蓄積時間を１Ｖ−１Ｈとするシャッタ動作のかけ方を行う。
【００７０】
具体的には、１フレーム目で、（１）（１行＋３行）を読み出し、→（２）（５行＋７行）を読み出すと同時に３行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。次いで、（３）（７行＋９行）を読み出すと同時に５行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。この動作シーケンスによって、全ての行の蓄積時間を１Ｖ−１Ｈに揃えることができる。
【００７１】
（Ｂ）１フレームから２フレーム(偶数行列)
蓄積時間は、４行、８行、１２行、……で１Ｖ（１フレームまたは１／６０［秒］）になり、６行、１０行、１４行、……で１Ｖ−１Ｈ（＝１／６０［秒］−（１／６０［秒］／Ｖ数）となる。この−１Ｈ分の蓄積時間の違いを無くすために、あえて１Ｖ期間で蓄積を実現できる行を１Ｈ期間だけ短く（−１Ｈ）して、全ての行の蓄積時間を１Ｖ−１Ｈとするシャッタ動作のかけ方を行う。
【００７２】
具体的には、１フレーム目で、（１）（２行＋４行）を読み出し、→（２）（６行＋８行）を読み出すと同時に４行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。次いで、（３）（１０行＋１２行）を読み出すと同時に８行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。この動作シーケンスによって、全ての行の蓄積時間を１Ｖ−１Ｈに揃えることができる。
【００７３】
（Ｃ）２フレームから３フレーム(奇数行列)
蓄積時間は、３行、７行、１１行、……で１Ｖ（１フレームまたは１／６０［秒］）になり、５行、９行、１３行、……で１Ｖ＋１Ｈ（＝１／６０［秒］＋（１／６０［秒］／Ｖ数）となる。この＋１Ｈ分の蓄積時間の違いを無くすために、あえて１Ｖ期間で蓄積を実現できる行を−１Ｈあるいは−２Ｈして、全ての行の蓄積時間を１Ｖ−１Ｈとするシャッタ動作のかけ方を行う。
【００７４】
具体的には、２フレーム目で、（１）（３行＋５行）を読み出し、→（２）（７行＋９行）を読み出すと同時に３行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。次いで、（３）（１１行＋１３行）を読み出すと同時に５行目と７行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。この動作シーケンスによって、全ての行の蓄積時間を１Ｖ−１Ｈに揃えることができる。
【００７５】
（Ｄ）２フレームから３フレーム(偶数行列)
蓄積時間は、４行、８行、１２行、……で１Ｖ（１フレームまたは１／６０［秒］）になり、６行、１０行、１４行、……で１Ｖ＋１Ｈ（＝１／６０［秒］＋（１／６０［秒］／Ｖ数）となる。この＋１Ｈ分の蓄積時間の違いを無くすために、あえて１Ｖ期間で蓄積を実現できる行を−１Ｈあるいは−２Ｈして、全ての行の蓄積時間を１Ｖ−１Ｈとするシャッタ動作のかけ方を行う。
【００７６】
具体的には、２フレーム目で、（１）（４行＋６行）を読み出し、→（２）（８行＋１０行）を読み出すと同時に４行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。次いで、（３）（１２行＋１４行）を読み出すと同時に６行目と８行目をリセットアドレスデコーダ（Ａ）１２１または（Ｂ）１２２で選択し、シャッタ動作を行う。この動作シーケンスによって、全ての行の蓄積時間を１Ｖ−１Ｈに揃えることができる。
【００７７】
これ以降は、（Ａ）／（Ｂ）と（Ｃ）／（Ｄ）の各動作の繰り返しとなる。図１１に、１フレーム目の５行＋７行を読み出すときに、３行目にシャッタ動作をさせるためのタイミング関係を示す。
【００７８】
ここでは、１フレーム目において、３行目がシャッタ動作、５行目と７行目が読み出し動作を行うときの、ＴＧ制御パルスＳＨＲＳＴ、ＴＧ制御パルスＳＨＴＧ、ＴＧ制御パルスＴＲＲＳＴ、ＴＧ制御パルスＴＲＴＧ、リセットパルスＲＳＴおよび転送パルスＴＧのタイミング関係を示している。また、リセットパルスＲＳＴおよび転送パルスＴＧにおける〈３〉，〈５〉，〈７〉は行番号を示している。
【００７９】
上述した一連のシャッタ動作により、インターレース２行加算読み出し動作時に生ずる不具合、即ち各フレーム間において、また同一フレーム内でも各行間において生ずる画素２０における信号電荷の蓄積時間の違いを解消することができる。すなわち、各フレーム間において、また同一フレーム内でも各行間において画素２０の蓄積時間を揃えることができる。
【００８０】
ただし、リセットアドレスデコーダ（Ａ）１２１／（Ｂ）１２２による制御の下に上述した一連のシャッタ動作を実行するためには、本ＣＭＯＳイメージセンサ１０の外部のフレーム判定回路（図示せず）で、現フレームが偶数フレームであるか奇数フレームであるかを判定し（フレーム認識機能）、その判定結果に応じてアドレスの切り替え方を変更する信号を、リセットアドレスＲＳＴ−Ａｄを発生するタイミングジェネレータ１７に与えて、フレームに応じたリセット行を選択する必要がある。
【００８１】
以上説明したように、インターレース２行加算読み出し方式を採用し、斜め画素ずらし配列構成のＣＭＯＳイメージセンサ１０において、上述した一連のシャッタ動作を実行させることで、即ち読み出しのために２行ずつを選択するのと同時に、特定の行の各画素については読み出しを伴わない画素リセット動作を実行することで、全ての行の画素における信号電荷の蓄積時間が（１Ｖ−１Ｈ）となり、全ての行の蓄積時間を等しくすることができるために、インターレース動画撮像時に蓄積時間の違いから生じる動画表示における画像のちらつきを解消することができる。
【００８２】
なお、上記実施形態では、インターレース２行加算読み出し方式を例に挙げて説明したが、インターレース２行加算読み出し方式の場合に限らず、３行以上の複数行の画素の信号を同時に読み出して加算するインターレース複数行加算方式の場合でも、画素の蓄積時間のバラツキが発生することが想定されることから、リセットアドレスデコーダの数を増やし、画素リセットの動作をさせる行を適切に選択することで、上記実施形態と同様の作用効果を得ることができる。
【００８３】
また、上記実施形態では、固体撮像装置として、ＣＭＯＳイメージセンサを例に挙げて説明したが、ＣＭＯＳイメージセンサへの適用に限られるものではなく、ＭＯＳイメージセンサなど、斜め画素ずらし配列で、かつ、画素の選択を行単位で行いつつ、選択行の各画素から信号を列並列で読み出す構成の固体撮像装置全般に適用可能である。
【００８４】
上記実施形態に係るＣＭＯＳイメージセンサ１０は、各画素２０が色フィルタを持たない構成であることから、イメージセンサを１個用いる単板式のモノクロ撮像装置、あるいは、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色ごとにイメージセンサを用いる３板式のカラー撮像装置などに適用される。
【００８５】
ここに、撮像装置とは、撮像デバイスとしての固体撮像装置（イメージセンサ）、当該固体撮像装置の撮像面（受光面）上に被写体の像光を結像させる光学系および当該固体撮像装置の信号処理系を含むカメラモジュールや、当該カメラモジュールを搭載したカメラシステムを言うものとする。
【００８６】
［適用例］
図１２は、本発明の適用例に係る撮像装置、例えば３板式撮像装置の構成例を示すブロック図である。図１２中、一点鎖線は光線を、実線は信号線をそれぞれ示している。
【００８７】
図１２において、被写体（図示せず）からの像光（入射光）は、撮像レンズ６１を含む光学系を透して３色分解プリズム６２に入射する。３色分解プリズム６２は、３個のプリズムブロック６２Ａ，６２Ｂ，６２Ｃで構成され、ブロック６２Ａと６２Ｂの境界部分に青色光を反射、赤色光、緑色光を透過するダイクロイック層６３Ａが、ブロック６２Ｂと６２Ｃの境界部分に赤色光を反射、緑色光を透過するダイクロイック層６３Ｂがそれぞれ設けられている。
【００８８】
３色分解プリズム６２で分解された赤色、緑色、青色の各光は、３色分解プリズム６２の出射面に近接して設けられた３個の撮像デバイス６４Ｒ，６４Ｇ，６４Ｂにそれぞれ入射する。これら撮像デバイス６４Ｒ，６４Ｇ，６４Ｂとして、先述した実施形態に係る固体撮像装置、具体的にはインターレース２行加算読み出し方式を採用し、斜め画素ずらし配列構成のＣＭＯＳイメージセンサ１０が用いられる。
【００８９】
撮像デバイス６４Ｒ，６４Ｇ，６４Ｂは、コントローラ６５による制御の下に、モード設定部６６で設定された動作モード、例えば静止画モードや動画モニタリングモードに応じた撮像動作を行う。具体的には、静止画モードが設定されたときには、全画素の信号を独立に読み出する動作を行い、動画モニタリングモードが設定されたときには、先述したインターレース２行加算読み出し動作を行う。
【００９０】
動画モニタリングモード時にインターレース２行加算読み出し動作を行うことで、フレーム間の重心のズレに起因して生ずる動画のちらつきを解消することができ、また読み出しのために２行ずつを選択するのと同時に、特定の行の各画素については読み出しを伴わないリセット動作を実行することで、全ての行の蓄積時間を等しくすることができるために、インターレース動画撮像時に蓄積時間の違いから生じる動画表示における画像のちらつきを解消することができる。
【００９１】
撮像デバイス６４Ｒ，６４Ｇ，６４Ｂの各出力信号は、信号処理回路６７で所定の信号処理が行われる。具体的には、信号処理回路６７は、撮像デバイス６４Ｒ，６４Ｇ，６４Ｂの画素欠陥を補正する欠陥補正、撮像レンズ６１の周辺光量落ちを補正するシェーディング補正などの補正処理を行うとともに、輝度（Ｙ）信号および色差信号Ｒ−Ｙ，Ｂ−Ｙを生成する信号処理などを行う。また、動画モニタリングモードが設定時には、本撮像装置付属のモニタ（液晶表示装置やＥＬ(electro luminescence) 表示装置等）に対して信号処理回路６７からモニタ用の映像信号が供給される。
【図面の簡単な説明】
【００９２】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図である。
【図２】画素の回路構成の一例を示す回路図である。
【図３】フォトダイオードおよびＦＤ部の初期化（リセット）の説明図である。
【図４】参考例に係るインターレース２行加算読み出し動作の概要の説明図である。
【図５】参考例に係るインターレース２行加算読み出し動作での行アクセスおよび信号出力の概要の説明図である。
【図６】参考例に係るインターレース２行加算読み出し動作における蓄積時間の違いの説明図である。
【図７】実施例に係る垂直走査回路の基本形の構成例を示すブロック図である。
【図８】実施例に係る垂直走査回路の具体的な構成例を示すブロック図である。
【図９】ＴＧ制御パルスＳＨＲＳＴ、ＴＧ制御パルスＳＨＴＧ、ＴＧ制御パルスＴＲＲＳＴ、ＴＧ制御パルスＴＲＴＧ、リセットパルスＲＳＴおよび転送パルスＴＧのタイミング関係を示すタイミングチャートである。
【図１０】インターレース２行加算読み出し動作における蓄積時間の違いを解消させるシャッタ動作の説明図である。
【図１１】１フレーム目の５行＋７行を読み出すときに、３行目にシャッタ動作をさせるためのタイミング関係を示すタイミングチャートである。
【図１２】本発明の適用例に係る３板式撮像装置の構成例を示すブロック図である。
【符号の説明】
【００９３】
１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直走査回路、１３…電圧レベルシフト回路、１４…カラム回路、１５…水平走査回路、１６…出力回路、１７…タイミングジェネレータ、２０…画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、３１…信号線、３２…転送制御線、３３…リセット制御線、１２１…リセットアドレスデコーダ（Ａ）、１２２…リセットアドレスデコーダ（Ｂ）、１２３…読み出しアドレスデコーダ（Ｃ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007013245.tif 000012
【図１１】
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【図１２】
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