(57)【要約】【課題】ゲート線の抵抗を小さくすると共に、画素の開口率の低下を可及的に抑制する。【解決手段】マトリクス状に設けられた複数の画素と、各画素の間に互いに平行に延びる複数のソース線４と、各画素の間に各ソース線４と交差する方向に互いに平行に延びると共に、各ソース線４と重なる位置に開口した環状部Ｋをそれぞれ有する複数のゲート線２と、各画素毎に配置され、各ゲート線２の環状部Ｋに対応して複数のチャネル領域Ｃ１、Ｃ２及びＣ３が形成された半導体層１を有する薄膜トランジスタとを備えたアクティブマトリクス基板２０ａであって、半導体層１の各チャネル領域Ｃ２及びＣ３は、各ソース線４に重なるように設けられている。【選択図】図１
2007212513.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた複数の画素と、
上記各画素の間に互いに平行に延びる複数のソース線と、
上記各画素の間に上記各ソース線と交差する方向に互いに平行に延びると共に、上記各ソース線と重なる位置に開口した環状部をそれぞれ有する複数のゲート線と、
上記各画素毎に配置され、上記各ゲート線の環状部に対応して複数のチャネル領域が形成された半導体層を有する薄膜トランジスタとを備えたアクティブマトリクス基板であって、
上記半導体層の各チャネル領域の少なくとも１つは、上記各ソース線に重なるように設けられていることを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１に記載されたアクティブマトリクス基板において、
上記環状部は、上記各画素毎に互いに隣り合って複数設けられていることを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１に記載されたアクティブマトリクス基板において、
上記各ゲート線は、上記半導体層に重なるように突出した突出部を有していることを特徴とするアクティブマトリクス基板。
【請求項４】
請求項１に記載されたアクティブマトリクス基板において、
上記各チャネル領域は、同じ面積を有していることを特徴とするアクティブマトリクス基板。
【請求項５】
請求項１に記載されたアクティブマトリクス基板において、
上記環状部におけるゲート線は、上記環状部以外におけるゲート線よりも幅狭に形成されていることを特徴とするアクティブマトリクス基板。
【請求項６】
請求項３に記載されたアクティブマトリクス基板において、
上記突出部におけるゲート線は、上記環状部以外におけるゲート線よりも幅狭に形成されていることを特徴とするアクティブマトリクス基板。
【請求項７】
請求項１に記載されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向して配置された対向基板と、上記アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びそれを備えた表示装置に関し、アクティブマトリクス駆動型の液晶表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動型の液晶表示装置は、画像の最小単位である画素毎に、薄膜トランジスタ（以下、ＴＦＴと省略する）などのスイッチング素子を備えているので、各画素を確実に点灯することができる。そのため、アクティブマトリクス駆動型の液晶表示装置は、精細な動画表示をすることができるので、液晶テレビや携帯電話などに広く用いられている。
【０００３】
例えば、スイッチング素子としてＴＦＴを備えたアクティブマトリクス駆動型の液晶表示装置では、各画素のＴＦＴをオフさせているときに流れるリーク電流（オフ電流）によってコントラストなどの表示品位が低下するおそれがあるので、ＴＦＴのオフ電流を小さくすることが必要である。
【０００４】
そこで、ＴＦＴのオフ電流を抑制するために、マルチゲート構造のＴＦＴが提案されている。例えば、特許文献１には、ゲート線が画素毎に環状に形成された部分を有するマルチゲート構造のＴＦＴが開示されている。そして、これによれば、ゲート電極が複数に分割されているので、オフ電流の低下を抑制することができると共に、パターニング不良による歩留まりの低下を防ぐことができると、記載されている。
【特許文献１】特開平６−３０８５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、液晶表示装置のサイズは、近年益々大型化しており、それに伴って、ゲート線が長くなっている。そのため、ゲート線において、ゲート信号の遅延が発生して、液晶表示装置の表示品位の低下が懸念されている。これを解決するために、ゲート線を太くすることによって、ゲート線の抵抗を低下させることが考えられるが、そうなると、ＴＦＴを構成する半導体層のチャネル領域も大きくなり、所望の大きさのチャネル領域を形成することが困難になるだけでなく、画素の開口率が低下して高精細な液晶表示装置を実現することが困難になる。
【０００６】
ここで、上述した環状に形成されたマルチゲート構造のＴＦＴであれば、環状に形成されたゲート線がバイパス線を有することになるので、ゲート線の抵抗が小さくなり、上記のような問題が解決される。しかしながら、特許文献１に示すような環状に形成されたマルチゲート構造のＴＦＴでは、ゲート線の抵抗が小さくなるものの、画素の開口率に改善の余地がある。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ゲート線の抵抗を小さくすると共に、画素の開口率の低下を可及的に抑制することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、半導体層の各チャネル領域の少なくとも１つが各ソース線に重なるようにしたものである。
【０００９】
具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素と、上記各画素の間に互いに平行に延びる複数のソース線と、上記各画素の間に上記各ソース線と交差する方向に互いに平行に延びると共に、上記各ソース線と重なる位置に開口した環状部をそれぞれ有する複数のゲート線と、上記各画素毎に配置され、上記各ゲート線の環状部に対応して複数のチャネル領域が形成された半導体層を有する薄膜トランジスタとを備えたアクティブマトリクス基板であって、上記半導体層の各チャネル領域の少なくとも１つは、上記各ソース線に重なるように設けられていることを特徴とする。
【００１０】
上記の構成によれば、各ゲート線が各ソース線と重なる位置で環状部を有しているので、各ゲート線が環状部において一旦枝分かれすることになる。そのため、各ゲート線は、環状部においてバイパス線を有しているので、ゲート線の抵抗が小さくなる。また、薄膜トランジスタを構成する半導体層の各チャネル領域は、光リーク電流の発生を抑制するために遮光する必要がある。そして、半導体層の各チャネル領域の少なくとも１つが一般的に各画素の間の遮光領域である各ソース線に重なっているので、画素の開口率の低下が抑制される。したがって、ゲート線の抵抗が小さくなると共に、画素の開口率の低下が可及的に抑制される。
【００１１】
上記環状部は、上記各画素毎に互いに隣り合って複数設けられていてもよい。
【００１２】
上記の構成によれば、各ゲート線が環状部において各ソース線と３回以上重なり合うことが可能になるので、３つ以上のゲート電極を有するマルチゲート構造の薄膜トランジスタが構成される。
【００１３】
上記各ゲート線は、上記半導体層に重なるように突出した突出部を有していてもよい。
【００１４】
上記の構成によれば、各ゲート線の突出部がゲート電極となるので、マルチゲート構造の薄膜トランジスタのバリエーションを増やすことが可能になる。
【００１５】
上記各チャネル領域は、同じ面積を有していてもよい。
【００１６】
上記の構成によれば、各画素における薄膜トランジスタの特性のばらつきが小さくなる。
【００１７】
上記環状部におけるゲート線は、上記環状部以外におけるゲート線よりも幅狭に形成されていてもよい。
【００１８】
上記の構成によれば、環状部におけるゲート線、すなわち、ゲート電極の線幅が小さくなるので、それに対応する半導体層のチャネル領域を小さく形成することが可能になる。また、各ゲート線は、一般的に遮光性を有しているので、画素の開口率を向上させることが可能になる。
【００１９】
上記突出部におけるゲート線は、上記環状部以外におけるゲート線よりも幅狭に形成されていてもよい。
【００２０】
上記の構成によれば、突出部におけるゲート線、すなわち、ゲート電極の線幅が小さくなるので、それに対応する半導体層のチャネル領域を小さく形成することが可能になる。また、各ゲート線は、一般的に遮光性を有しているので、画素の開口率を向上させることが可能になる。
【００２１】
以上のようなアクティブマトリクス基板は、特に表示装置において、本発明の作用効果が有効に奏される。
【発明の効果】
【００２２】
本発明によれば、半導体層の各チャネル領域の少なくとも１つが各ソース線に重なっているため、ゲート線の抵抗を小さくすると共に、画素の開口率の低下を可及的に抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態では、表示装置として、薄膜トランジスタ（ＴＦＴ）を備えたアクティブマトリクス駆動型の液晶表示装置を例示して説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００２４】
《発明の実施形態１》
図１〜図３は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示装置の実施形態１を示している。ここで、図１は、液晶表示装置を構成するアクティブマトリクス基板２０ａの平面模式図であり、図２は、図１中の断面II−IIにおける液晶表示装置５０の断面模式図である。また、図３は、アクティブマトリクス２０ａの等価回路図である。
【００２５】
液晶表示装置５０は、図２に示すように、互いに対向して配置されたアクティブマトリクス基板２０ａ及び対向基板３０と、両基板２０ａ及び３０の間に設けられた液晶層４０とを備えている。
【００２６】
アクティブマトリクス基板２０ａは、図１に示すように、図中の横方向に互いに平行に延びるように設けられた複数のゲート線２と、図中の縦方向に各ゲート線と交差（直交）する方向に互いに平行に延びるように設けられた複数のソース線４と、各ゲート線２及び各ソース線４の交差部分のそれぞれに設けられたＴＦＴ１５と、各ゲート線２の間に延びるように設けられた容量線３と、一対の容量線３及び一対のソース線４で囲われる表示領域に各ＴＦＴ１５に対応して設けられると共に画素を構成する画素電極５とを備えている。
【００２７】
各ゲート線２は、各画素毎に、各ソース線４の延びる方向（図１中の上方向）に突出した突出部Ｔと、各ソース線４と重なる位置に開口した環状部Ｋを有している。そして、各ゲート線２の突出部Ｔが第１ゲート電極２ａになっている。また、各ゲート線２の環状部Ｋのうち、各ソース線４と重なる部分が第２ゲート電極及び第３ゲート電極２ｃにそれぞれなっている。
【００２８】
さらに、環状部Ｋにおけるゲート線２は、環状部Ｋ以外におけるゲート線２よりも幅狭に形成されている。これによれば、環状部Ｋにおけるゲート線２、すなわち、第２ゲート電極２ｂ及び第３ゲート電極２ｃの線幅が小さくなるので、それに対応する後述の半導体層１のチャネル領域Ｃ２及びＣ３を小さく形成することができる。また、突出部Ｔにおけるゲート線２は、環状部Ｋ以外におけるゲート線２よりも幅狭に形成されている。これによれば、突出部Ｔにおけるゲート線２、すなわち、第１ゲート電極２ａの線幅が小さくなるので、それに対応する後述する半導体層１の第１チャネル領域Ｃ１を小さく形成することができる。さらに、各ゲート線２は、一般的に遮光性を有しているので、画素の開口率を向上させることもできる。
【００２９】
各容量線３は、各画素毎に各ソース線４の延びる方向（図１中の下方向）に突出した容量線突出部３ａを有している。
【００３０】
ＴＦＴ１５を構成する半導体層１は、図１に示すように、各画素毎に、容量線３及び容量線突出部３ａに重なるように形成された補助容量領域Ｃｓと、補助容量領域Ｃｓから図１中の下方向に延びた後に直角に屈曲して図１中の右方向に延びるドレイン領域Ｄと、ドレイン領域Ｄから図１中の右方向に延びた後にソース線４の重なる位置で直角に屈曲して図１中の下方向に延び、第１ゲート電極２ａに重なる第１チャネル領域Ｃ１、第２ゲート電極２ｂに重なる第２チャネル領域Ｃ２、及び第３ゲート電極２ｃに重なる第３チャネル領域Ｃ３を含む領域と、第３チャネル領域Ｃ３から図１中の下方向に延びるソース領域Ｓとを有している。ここで、各チャネル領域Ｃ１、Ｃ２及びＣ３は、ほぼ同じ面積を有しており、各画素におけるＴＦＴの特性のばらつきを小さくすることができる。
【００３１】
また、アクティブマトリクス基板２０ａは、図２に示すように、絶縁基板１０ａ上に、ベースコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３及び樹脂層１４が順に積層された多層積層構造となっている。
【００３２】
ベースコート膜１１とゲート絶縁膜１２との層間には、第１チャネル領域Ｃ１、第２チャネル領域Ｃ２、第３チャネル領域Ｃ３、ソース領域Ｓ、ドレイン領域Ｄ、及び補助容量領域Ｃｓを有する半導体層１が設けられている。
【００３３】
ゲート絶縁膜１２と層間絶縁膜１３との層間には、第１ゲート電極２ａ、第２ゲート電極２ｂ、第３ゲート電極２ｃ、ゲート線２、容量線３及び容量線突出部３ａが設けられている。
【００３４】
層間絶縁膜１３と樹脂層１４との層間には、コンタクトホールＨ１を介してソース領域Ｓに接続されたソース線４、及びコンタクトホールＨ２を介してドレイン領域Ｄに接続されたドレイン電極４ａが設けられている。
【００３５】
樹脂層１４の上には、コンタクトホールＨ３を介してドレイン電極４ａに接続された画素電極５が設けられている。そして、画素電極５の上には、配向膜（不図示）が設けられている。
【００３６】
ＴＦＴ５は、３つのゲート電極２ａ、２ｂ及び２ｃを有しており、１つのＴＦＴに３つのゲート電極を有するマルチ（トリプル）ゲート型ＴＦＴの構成になっている。これにより、オフ電流の低減を図り、且つ、ＴＦＴを構成するゲート電極（例えば、２ａ）で常に導通状態が発生しても、残りのゲート電極（２ｂ及び／又は２ｃ）が正常であれば、そのマルチゲート型ＴＦＴ自体の致命的な欠陥を回避することができる。
【００３７】
対向基板３０は、絶縁基板１０ｂ上に、カラーフィルタ層１６、オーバコート層（不図示）、共通電極１７及び配向膜（不図示）が順に積層された多層積層構造になっている。
【００３８】
カラーフィルタ層１６には、各画素に対応して赤、緑及び青のうちの１色の着色層が設けられ、各着色層の間には遮光膜としてブラックマトリクスが設けられている。
【００３９】
液晶層４０は、電気光学特性を有するネマチック液晶材料などにより構成された表示媒体層である。
【００４０】
上記構成の液晶表示装置５０は、各画素電極５毎に１つの画素が構成されており、各画素において、ゲート線２からゲート信号が送られてＴＦＴ１５をオン状態になったときに、ソース線４からソース信号が送られてソース領域Ｓ及びドレイン領域Ｄを介して、画素電極５及び補助容量領域Ｃｓに所定の電荷を書き込まれ、画素電極５及び補助容量領域Ｃｓと共通電極１７との間で電位差が生じることになり、液晶層４０からなる液晶容量、及び容量線３（容量線突出部３ａ）と補助容量領域Ｃｓとの間の補助容量Ｃｃｓに所定の電圧が印加されるように構成されている。そして、液晶表示装置５０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【００４１】
次に、図１及び図２を参照し、本発明の実施形態に係る液晶表示装置５０の製造方法について説明する。本実施形態の製造方法は、アクティブマトリクス基板作製工程と、対向基板作製工程と、液晶パネル作製工程とを備えている。
【００４２】
＜アクティブマトリクス基板作製工程＞
まず、ガラス基板などの絶縁基板１０ａ上の基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ2及びＳｉＮｘの混合物であるＳｉＯＮ膜（厚さ１００ｎｍ程度）を成膜してベースコート膜１１を形成する。
【００４３】
続いて、ベースコート膜１１上の基板全体に、原料ガスとしてジシラン（Ｓｉ2Ｈ6）を用いて、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜した後、レーザアニールにより結晶化（ポリシリコン膜に変成）する。その後、フォトリソグラフィによりパターン形成して半導体層１を形成する。
【００４４】
さらに、半導体層１が形成されたベースコート膜１１上の基板全体に、プラズマＣＶＤ法により、ＳｉＯＮ膜（厚さ１１５ｎｍ程度）を成膜してゲート絶縁膜１２を形成する。
【００４５】
次いで、ゲート絶縁膜１２上の基板全体に、スパッタリング法により、窒化タンタル膜（厚さ５０ｎｍ程度）及びタングステン膜（厚さ３７０ｎｍ程度）を順次成膜し、その後、フォトリソグラフィにより、パターン形成してゲート線２、第１ゲート電極２ａ、第２ゲート電極２ｂ、第３ゲート電極２ｃ、容量線３及び容量線突出部３ａを形成する。なお、窒化タンタル膜及びタングステン膜の積層膜に代わりに、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれる金属元素の単体材料又はその金属元素を主成分とする合金材料若しくは化合物材料を用いてもよい。
【００４６】
続いて、ゲート線２、第１ゲート電極２ａ、第２ゲート電極２ｂ、第３ゲート電極２ｃをマスクとして、ゲート絶縁膜１２を通して半導体層１にリンをドープして、第１ゲート電極２ａに対応する部分に第１チャネル領域Ｃ１を、第２ゲート電極２ｂに対応する部分に第２チャネル領域Ｃ２を、第３ゲート電極２ｃに対応する部分に第３チャネル領域Ｃ３を、それらチャネル領域Ｃ１、Ｃ２及びＣ３の外側にソース領域Ｓ及びドレイン領域Ｄをそれぞれ形成し、その後、加熱処理を行い、ドープしたリンの活性化処理を行う。なお、補助容量領域Ｃｓとなる半導体層１の領域には、容量線３及び容量線突出部３ａを形成する前に、別途マスクを用いてリンをドープする。また、不純物元素としてリンをドープすれば、Ｎチャネル型のＴＦＴが形成され、ボロンをドープすれば、Ｐチャネル型のＴＦＴが形成される。
【００４７】
さらに、ゲート線２、第１ゲート電極２ａ、第２ゲート電極２ｂ、第３ゲート電極２ｃ、容量線突出部３ａ及び容量線３が形成されたゲート絶縁膜１２上の基板全体に、ＣＶＤ法により、窒化シリコン膜と酸化シリコン膜との積層膜（厚さ９５０ｎｍ程度）を成膜して層間絶縁膜１３を形成する。
【００４８】
その後、ゲート絶縁膜１２と層間絶縁膜１３との積層膜において、半導体層１のソース領域Ｓ及びドレイン領域Ｄに対応する部分をエッチング除去して、コンタクトホールＨ１及びＨ２をそれぞれ形成する。
【００４９】
次いで、層間絶縁膜１３上の基板全体に、スパッタリング法により、チタン膜（厚さ１００ｎｍ程度）、アルミニウム膜（厚さ５００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）を順次成膜し、その後、フォトリソグラフィにより、パターン形成して、ソース線４及びドレイン電極４ａを形成する。
【００５０】
続いて、加熱処理を行い、半導体膜１の水素化してそのダングリングボンド（未結合手）を終端化する。
【００５１】
その後、ソース線４及びドレイン電極４ａが形成された層間絶縁膜１３上の基板全体に、アクリル樹脂等の有機絶縁材料を膜厚１．６μｍ程度で塗布して樹脂層１４を形成する。
【００５２】
さらに、樹脂層１４のドレイン電極４ａに対応する部分をエッチング除去して、コンタクトホールＨ３を形成する。
【００５３】
次いで、樹脂層１４上の基板全体に、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜を厚さ１００ｎｍ程度で成膜した後、フォトリソグラフィによりパターン形成して画素電極５を形成する。
【００５４】
最後に、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜を形成する。
【００５５】
以上のようにして、本実施形態のアクティブマトリクス基板２０ａを作製することができる。
【００５６】
＜対向基板作製工程＞
以下に、対向基板の作製について説明する。
【００５７】
まず、ガラス基板などの絶縁基板１０ｂ上の基板全体に、クロム薄膜を厚さ１００ｎｍ程度で成膜した後、フォトリソグラフィによりパターン形成してブラックマトリクスを形成する。
【００５８】
続いて、ブラックマトリクス間のそれぞれに、２μｍ程度の厚さで、赤、緑及び青の何れかの着色層をパターン形成してカラーフィルタ層１６を形成する。
【００５９】
その後、カラーフィルタ層１６上の基板全体に、１μｍ程度の厚さでアクリル樹脂を塗布してオーバコート層を形成する。
【００６０】
さらに、オーバコート層上の基板全体に、ＩＴＯ膜を厚さ１００ｎｍ程度で成膜して共通電極１７を形成する。
【００６１】
最後に、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜を形成する。
【００６２】
以上のようにして、本実施形態の対向基板３０を作製することができる。
【００６３】
＜液晶パネル作製工程＞
例えば、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ上に印刷法により、熱硬化性樹脂からなる枠形状のシール部を形成した後、その基板上にプラスチックなどからなる球状のスペーサを散布して、上記対向基板作製工程で作製された対向基板３０を貼り合わせる。さらに、加熱によってシール部を硬化させた後に、両基板２０ａ及び３０間に減圧法により液晶材料を注入して封止し、液晶層４０を形成する。
【００６４】
以上のようにして、本実施形態の液晶表示装置５０を製造することができる。なお、本実施形態の製造方法では、アクティブマトリクス基板２０ａ及び対向基板３０を所定間隔に保持させるために、基板上に球状のスペーサを散布する方法を例示したが、本発明は、アクティブマトリクス基板２０ａまたは対向基板３０の所定位置にフォトリソグラフィによってフォトスペーサを形成して、そのフォトスペーサによってアクティブマトリクス基板２０ａ及び対向基板３０を所定間隔に保持させてもよい。
【００６５】
以上説明したように本実施形態の液晶表示装置５０によれば、各ゲート線２が各ソース線４と重なる位置で環状部Ｋを有しているので、各ゲート線２が環状部Ｋにおいて一旦枝分かれすることになる。そのため、各ゲート線２は、環状部Ｋにおいてバイパス線を有しているので、ゲート線２の抵抗が小さくなる。また、ＴＦＴ１５を構成する半導体層１の各チャネル領域Ｃ１、Ｃ２及びＣ３は、光リーク電流の発生を抑制するために遮光する必要がある。そして、それら各チャネル領域Ｃ２及びＣ３が一般的に各画素の間の遮光領域である各ソース線４に重なっているので、画素の開口率の低下を抑制することができる。したがって、ゲート線の抵抗を小さくすると共に、画素の開口率の低下を可及的に抑制することができる。
【００６６】
《発明の実施形態２》
本発明は、上記実施形態１について、以下のような構成としてもよい。
【００６７】
図４は、実施形態２に係る液晶表示装置を構成するアクティブマトリクス基板２０ｂの平面模式図であり、図５は、アクティブマトリクス基板２０ｂの等価回路図である。なお、以下の各実施形態では図１〜図３と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００６８】
この液晶表示装置は、アクティブマトリクス基板２０ｂと、それに対向するように設けられた対向基板と、それら両基板の間に設けられた液晶層とを備えている。
【００６９】
アクティブマトリクス基板２０ｂは、ゲート線２が２つの環状部（第１環状部Ｋ１及び第２環状部Ｋ２）を有しているという点以外、実施形態１のアクティブマトリクス基板２０ａの構成と実質的に同じである。
【００７０】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明は省略する。また、アクティブマトリクス基板２０ｂの作製方法については、実施形態１に記載のアクティブマトリクス基板の作製工程において、半導体層１及びゲート線２をパターン形成する際のパターン形状を変更すればよいので、その詳細な説明は省略する。
【００７１】
本実施形態のアクティブマトリクス基板２０ｂ及びそれを備えた液晶表示装置は、第１ゲート電極２ａ、第２ゲート電極２ｂ、第３ゲート電極２ｃ及び第４ゲート電極２ｄを備えたマルチゲート型のＴＦＴ１５を有しているので、ＴＦＴ１５のオフ電流の低減を一層図ることができる。
《発明の実施形態３》
本発明は、上記実施形態１について、以下のような構成としてもよい。
【００７２】
図６は、実施形態３に係る液晶表示装置を構成するアクティブマトリクス基板２０ｃの平面模式図である。なお、アクティブマトリクス基板２０ｃの等価回路図は、上記実施形態１の図３と実質的に同じである。
【００７３】
この液晶表示装置は、アクティブマトリクス基板２０ｃと、それに対向するように設けられた対向基板と、それら両基板の間に設けられた液晶層とを備えている。
【００７４】
アクティブマトリクス基板２０ｃは、ゲート線２が２つの環状部（第１環状部Ｋ１及び第２環状部Ｋ２）を有していると共に突出部Ｔを有していないという点以外、実施形態１のアクティブマトリクス基板２０ａの構成と実質的に同じである。
【００７５】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明は省略する。また、アクティブマトリクス基板２０ｃの作製方法については、実施形態１に記載のアクティブマトリクス基板の作製工程において、ゲート線２をパターン形成する際のパターン形状を変更すればよいので、その詳細な説明は省略する。
【００７６】
本実施形態のアクティブマトリクス基板２０ｃ及びそれを備えた液晶表示装置では、ＴＦＴ１５が第１ゲート電極２ａ、第２ゲート電極２ｂ及び第３ゲート電極２ｃを備えたトリプルゲート型になっている。
【００７７】
《発明の実施形態４》
本発明は、上記実施形態１について、以下のような構成としてもよい。
【００７８】
図７は、実施形態４に係る液晶表示装置を構成するアクティブマトリクス基板２０ｄの平面模式図であり、図８は、アクティブマトリクス基板２０ｄの等価回路図である。
【００７９】
この液晶表示装置は、アクティブマトリクス基板２０ｄと、それに対向するように設けられた対向基板と、それら両基板の間に設けられた液晶層とを備えている。
【００８０】
アクティブマトリクス基板２０ｄは、ゲート線２が突出部Ｔを有していないという点以外、実施形態１のアクティブマトリクス基板２０ａの構成と実質的に同じである。
【００８１】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明は省略する。また、アクティブマトリクス基板２０ｄの作製方法については、実施形態１に記載のアクティブマトリクス基板の作製工程において、ゲート線２をパターン形成する際のパターン形状を変更すればよいので、その詳細な説明は省略する。
【００８２】
本実施形態のアクティブマトリクス基板２０ｄ及びそれを備えた液晶表示装置は、第１ゲート電極２ａ及び第２ゲート電極２ｂを備えたダブルゲート型のＴＦＴ１５を有しているので、実施形態１のアクティブマトリクス基板２０ａ及びそれを備えた液晶表示装置よりも画素の開口率を向上させることができる。
【００８３】
なお、上記各実施形態では、トップゲート型のＴＦＴ１５を例示したが、本発明は、ボトムゲート型のＴＦＴにも適用することができる。
【００８４】
また、上記各実施形態では、突出部（３ａ）を有する容量線３を例示したが、本発明は、突出部のない容量線であってもよい。
【００８５】
さらに、上記各実施形態では、表示装置として液晶表示装置５０を例示したが、本発明は、ＥＬ（electroluminescence）表示装置などにも適用することができる。
【産業上の利用可能性】
【００８６】
以上説明したように、本発明は、画素の開口率の低下を可及的に抑制することができるので、高精細なモバイル用途の液晶パネルについて有用である。
【図面の簡単な説明】
【００８７】
【図１】実施形態１に係る液晶表示装置を構成するアクティブマトリクス基板２０ａの平面模式図である。
【図２】実施形態１に係る液晶表示装置５０の断面模式図である。
【図３】実施形態１に係る液晶表示装置を構成するアクティブマトリクス基板２０ａの等価回路図である。
【図４】実施形態２に係る液晶表示装置を構成するアクティブマトリクス基板２０ｂの平面模式図である。
【図５】実施形態２に係る液晶表示装置を構成するアクティブマトリクス基板２０ｂの等価回路図である。
【図６】実施形態３に係る液晶表示装置を構成するアクティブマトリクス基板２０ｃの平面模式図である。
【図７】実施形態４に係る液晶表示装置を構成するアクティブマトリクス基板２０ｄの平面模式図である。
【図８】実施形態４に係る液晶表示装置を構成するアクティブマトリクス基板２０ｄの等価回路図である。
【符号の説明】
【００８８】
Ｃ１，Ｃ２，Ｃ３，Ｃ４    チャネル領域
１        半導体層
２        ゲート線
２ａ，２ｂ，２ｃ，２ｄ    ゲート電極
４        ソース線
５        画素電極（画素）
１５      薄膜トランジスタ（ＴＦＴ）
２０ａ，２０ｂ，２０ｃ，２０ｄ    アクティブマトリクス基板
３０      対向基板
４０      液晶層（表示媒体層）
５０      液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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