(57)【要約】【課題】  半導体装置の不良原因となる製造工程を容易に特定可能な不良原因特定システムを提供する。【解決手段】一群の製造装置３１〜３ｎによってそれぞれを実行される一連の工程を経て製造された半導体装置に対して、検査装置５によって検査された半導体装置の電気的特性の面内分布を表現する特性マップを形成する特性マップ形成部１０と、測定装置４によって測定されたそれぞれの工程の出来栄えの面内分布をそれぞれの工程毎に表現する単独マップを形成する単独マップ形成部１１と、それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成する合成マップ形成部１２と、合成マップと特性マップを比較することにより、対応する工程を不良原因と特定する特定部１３とを備える。【選択図】      図１
2007036068.tif 000002
【特許請求の範囲】
【請求項１】
一群の製造装置によってそれぞれを実行される一連の工程を経て製造された半導体装置に対して、
検査装置によって検査された前記半導体装置の電気的特性の面内分布を表現する特性マップを形成する特性マップ形成部と、
測定装置によって測定された前記それぞれの工程の出来栄えの面内分布を前記それぞれの工程毎に表現する単独マップを形成する単独マップ形成部と、
前記それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成する合成マップ形成部と、
前記合成マップと前記特性マップを比較することにより、対応する前記工程を不良原因と特定する特定部
とを備えることを特徴とする不良原因特定システム。
【請求項２】
前記合成マップ形成部は、前記合成マップを複数種形成し、
前記特定部は、前記複数種の合成マップのそれぞれと前記特性マップを比較する
ことを特徴とする請求項１に記載の不良原因特定システム。
【請求項３】
前記合成マップ形成部は、前記製造装置の装置ＱＣデータを考慮することを特徴とする請求項１又は２に記載の不良原因特定システム。
【請求項４】
半導体装置を製造するための一連の工程を実行するステップと、
前記それぞれの工程の出来栄えを測定するステップと、
前記一連の工程を経た後の前記半導体装置の電気的特性を検査するステップと、
前記電気的特性の面内分布を表現する特性マップを形成するステップと、
前記出来栄えの面内分布を前記それぞれの工程毎に表現する単独マップを形成するステップと、
前記それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成するステップと、
前記合成マップと前記特性マップを比較することにより、対応する前記工程を不良原因と特定するステップ
とを含むことを特徴とする不良原因特定方法。
【請求項５】
半導体装置を製造するための一連の工程を実行するステップと、
前記それぞれの工程の出来栄えを測定するステップと、
前記一連の工程を経た後の前記半導体装置の電気的特性を検査するステップと、
前記電気的特性の面内分布を表現する特性マップを形成し、前記出来栄えの面内分布を前記それぞれの工程毎に表現する単独マップを形成し、前記それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成し、前記合成マップと前記特性マップを比較することにより、対応する前記工程を不良原因と特定するステップと、
前記不良原因と特定された工程の製造条件を補正するステップと、
前記補正された製造条件を用いて前記一連の工程を実行するステップ
とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良原因特定手法に関し、特に不良原因特定システム、不良原因特定方法及び半導体装置の製造方法を提供する。
【背景技術】
【０００２】
半導体装置の製造工程においては、不良原因となる製造装置や製造工程を特定して改善することが重要である。従来は、フェイルビットマップやダイソート（Ｄ／Ｓ）マップ等の電気的特性を表すウェハマップから不良原因となる工程（レイヤー）を特定し、特定した工程付近での断面走査型顕微鏡（ＳＥＭ）解析、装置ＱＣデータや製品トレンドデータの解析から不良原因となる製造装置や製造工程を特定する手法がある（例えば、特許文献１参照。）。
【０００３】
上記方法では、不良原因が単一の製造装置や製造工程にある場合には、不良原因の特定は容易である。しかしながら、複数の製造工程や対応する製造装置が絡み合って不良要因となっている場合には特定が困難である。このように、半導体装置の不良原因によりその特定が困難となる場合があった。
【特許文献１】特開２００４−１５８８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、半導体装置の不良原因となる製造工程を容易に特定可能な不良原因特定システム、不良原因特定方法及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、一群の製造装置によってそれぞれを実行される一連の工程を経て製造された半導体装置に対して、（イ）検査装置によって検査された半導体装置の電気的特性の面内分布を表現する特性マップを形成する特性マップ形成部と、（ロ）測定装置によって測定されたそれぞれの工程の出来栄えの面内分布をそれぞれの工程毎に表現する単独マップを形成する単独マップ形成部と、（ハ）それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成する合成マップ形成部と、（ニ）合成マップと特性マップを比較することにより、対応する工程を不良原因と特定する特定部とを備える不良原因特定システムが提供される。
【０００６】
本願発明の他の態様によれば、（イ）半導体装置を製造するための一連の工程を実行するステップと、（ロ）それぞれの工程の出来栄えを測定するステップと、（ハ）一連の工程を経た後の半導体装置の電気的特性を検査するステップと、（ニ）電気的特性の面内分布を表現する特性マップを形成するステップと、（ホ）出来栄えの面内分布をそれぞれの工程毎に表現する単独マップを形成するステップと、（ヘ）それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成するステップと、（ト）合成マップと特性マップを比較することにより、対応する工程を不良原因と特定するステップとを含む不良原因特定方法が提供される。
【０００７】
本願発明の他の態様によれば、（イ）半導体装置を製造するための一連の工程を実行するステップと、（ロ）それぞれの工程の出来栄えを測定するステップと、（ハ）一連の工程を経た後の半導体装置の電気的特性を検査するステップと、（ニ）電気的特性の面内分布を表現する特性マップを形成し、出来栄えの面内分布をそれぞれの工程毎に表現する単独マップを形成し、それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成し、合成マップと特性マップを比較することにより、対応する工程を不良原因と特定するステップと、（ホ）不良原因と特定された工程の製造条件を補正するステップと、（ヘ）補正された製造条件を用いて一連の工程を実行するステップとを含む半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体装置の不良原因となる製造工程を容易に特定可能な不良原因特定システム、不良原因特定方法及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
本発明の実施の形態に係る不良原因特定システムは、図１に示すように、半導体装置を製造するための一連の工程のそれぞれを実行する一群の製造装置３１，３２，３３，・・・・・，３ｎと、それぞれの工程の出来栄えを測定する測定装置４と、一連の工程を経た後の半導体装置の電気的特性を検査する検査装置５と、電気的特性の面内分布を表現する特性マップを形成する特性マップ形成部１０と、出来栄えの面内分布をそれぞれの工程毎に表現する単独マップを形成する単独マップ形成部１１と、それぞれの工程毎の単独マップの中から複数の単独マップを選びそれを合成して合成マップを形成する合成マップ形成部１２と、合成マップと特性マップを比較することにより、対応する工程を不良原因と特定する特定部１３とを備える。
【００１１】
単独マップ形成部１１、特性マップ形成部１０、合成マップ形成部１２及び特定部１３は、例えば中央演算処理装置（ＣＰＵ）１内のモジュールに含まれる。ＣＰＵ１、一群の製造装置３１，３２，３３，・・・・・，３ｎ、測定装置４及び検査装置５は、バス９で接続されている。バス９には、主記憶装置６、入力装置７及び出力装置８等が接続されている。バス９の他にも無線ＬＡＮ等の種々の通信ネットワークを用いた接続状態が採用可能である。
【００１２】
製造装置３１，３２，３３，・・・・・，３ｎには、例えば、イオン注入装置、不純物拡散装置、シリコン酸化膜（ＳｉＯ2膜）を形成する熱酸化装置、ＳｉＯ2膜、燐ガラス（ＰＳＧ）膜、硼素ガラス（ＢＳＧ）膜、硼素燐ガラス（ＢＰＳＧ）膜、シリコン窒化膜（Ｓｉ3Ｎ4膜）、ポリシリコン膜等を堆積する化学的気相堆積（ＣＶＤ）装置、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等をリフロー（メルト）する熱処理装置、ＣＶＤ酸化膜等のデンシファイする熱処理装置、シリサイド膜等を形成する熱処理装置、金属配線層を堆積するスパッタリング装置、真空蒸着装置、更に金属配線層をメッキにより形成するメッキ処理装置、半導体基板の表面を研磨する化学的・機械的研磨（ＣＭＰ）装置、半導体基板表面をエッチングするドライ又はウエットエッチング装置、レジスト除去や溶液による洗浄をする洗浄装置、フォトリソグラフィ処理関連のスピンコート装置（スピンナー）、ステッパー等の露光装置、ダイシング装置、ダイシングされたチップ状の半導体装置の電極をリードフレームに接続するボンディング装置等様々な製造装置が含まれる。
【００１３】
更に、これらの製造装置３１，３２，３３，・・・・・，３ｎには、干渉式膜厚計、エリプソメータ、接触式膜厚計、顕微鏡、抵抗測定装置等の種々の検査装置、測定装置も含まれていても良い。更に、純水処理装置やガスの純化装置等の付帯設備が含まれていても良い。又、これらの製造装置３１，３２，３３，・・・・・，３ｎは、バッチ式装置あるいは枚葉式装置のいずれにも適用可能である。後述するすべての実施の形態についても同様にバッチ式装置あるいは枚葉式装置を適用しても構わない。
【００１４】
測定装置４としては、走査型電子顕微鏡（ＳＥＭ）、干渉式膜厚計やエリプソメータ等が使用可能である。測定装置４は、それぞれの工程の薄膜の膜厚、パターンの寸法や形状といった出来栄え（ＱＣデータ）を測定する。測定装置４は、製造装置３１，３２，３３，・・・・・，３ｎや測定対象に応じて、複数種・複数個配置されていても良い。測定された出来栄えは、データ記憶装置２の出来栄え記憶部２１に保存される。
【００１５】
検査装置５としては、Ｄ／Ｓテスタやファイナルテスタ等が使用可能である。検査装置５は、一連の工程を経た後の半導体装置に対してＤ／Ｓテストやファイナルテスト等を行い、電気的特性を検査する。検査の結果は、データ記憶装置２の特性記憶部２２に保存される。
【００１６】
ここで、製造装置３１，３２，３３，・・・・・，３ｎを用いた半導体装置の製造工程のうちの素子分離（ＳＴＩ）形成工程を、図２のフローチャートを参照しながら、図３〜図１０の工程断面図を用いて説明する。
【００１７】
図２のステップＳ１１において、製造ライン３にロットが投入される。ステップＳ１２において、図３に示すように、熱酸化法によりシリコン（Ｓｉ）基板１０１上にバッファ酸化膜（熱酸化膜）１０２を形成する。ステップＳ１３において、化学気相成長（ＣＶＤ）法等により、熱酸化膜１０２上にシリコン窒化膜（Ｓｉ3Ｎ4膜）１０３を堆積する。ステップＳ１４において、ＣＶＤ法等により、Ｓｉ3Ｎ4膜１０３上にハードマスクとしてＴＥＯＳ膜１０４を堆積する。ステップＳ１５において、ＴＥＯＳ膜１０４上にレジスト膜１０５を塗布する。
【００１８】
ステップＳ１６において、図１に示した測定装置４を用いて、熱酸化膜１０２、Ｓｉ3Ｎ4膜１０３及びＴＥＯＳ膜１０４の膜厚ＴSiN等の出来栄え（ＱＣデータ）を測定する。測定された出来栄えは、出来栄え記憶部２１に保存される。
【００１９】
ステップＳ１７において、図４に示すように、リソグラフィ技術を用いてレジスト膜１０５をパターニングする。ステップＳ１９において、図５に示すように、パターニングされたレジスト膜１０５をマスクとして、反応性イオンエッチング（ＲＩＥ）等により、ＴＥＯＳ膜１０４、Ｓｉ3Ｎ4膜１０３及び熱酸化膜１０２の一部を選択的に除去する。ステップＳ２０において、残存したレジスト膜１０３はレジストリムーバ等を用いて図６に示すように除去される。ステップＳ２１において、測定装置４を用いて、Ｓｉ3Ｎ4膜１０３の開口幅ＷSiN等の出来栄えを測定する。測定された出来栄えは、出来栄え記憶部２１に保存される。
【００２０】
ステップＳ２２において、図７に示すように、ＴＥＯＳ膜１０４をハードマスクとして用いたＲＩＥ等により、Ｓｉ基板１０１の一部を選択的に除去し、ＳＴＩ溝１００を形成する。更に、プルバック工程で、図８に示すようにＴＥＯＳ膜１０４の頂部を等方的にエッチングして、Ｓｉ基板１０１の端部よりも後退させる。プルバック工程により後の工程でＳＴＩ溝１００に埋め込んだ酸化膜がＳＴＩ溝１００内へ落ち込むのを防ぐと同時に、ＳＴＩ開口が広くなり埋め込みが容易になる。
【００２１】
ステップＳ２３において、測定装置４を用いて、ＳＴＩ開口幅ＷSi、Ｓｉ基板１０１表面からＳＴＩ溝１００底部までのＳＴＩ溝深さＤSTI、ＳＴＩテーパ角θ{＝（θL＋θR）／２}等の出来栄えを測定する。測定された出来栄えは、出来栄え記憶部２１に保存される。
【００２２】
ステップＳ２４において、図９に示すように、熱酸化法等により、Ｓｉ基板１０１の側壁を酸化する。ステップＳ２５において、図１０に示すように、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）等により絶縁膜１０６を埋め込む。
【００２３】
なお、各工程において対応する製造装置３１，３２，３３，・・・・・，３ｎから装置ＱＣデータが取得され、装置ＱＣデータ記憶部２３に保存される。更に、処理されるロットＱＣデータが取得され、ロットＱＣデータ記憶部２４に保存される。
【００２４】
半導体装置の不良原因となる可能性がある工程としては、例えば、素子分離形成工程、不純物注入工程、ゲート電極形成工程及び多層配線工程等が挙げられる。本発明の実施の形態では、簡単のため、図２に示すような、素子分離形成工程についてのみ考慮する。
【００２５】
図１に示したＣＰＵ１は、特性マップ形成部１０、単独マップ形成部１１、合成マップ形成部１２、特定部１３及び補正部１４を備える。特性マップ形成部１０は、特性記憶部２２に保存された検査結果に基づいて、一連の工程を経た後の半導体装置の電気的特性の面内分布を表現する特性マップを形成する。特性マップとしては、Ｄ／Ｓマップ、フェイルビットマップ等がある。図１１に、ロジックＤ／Ｓ結果であるウェハ面内分布を表すＤ／Ｓマップを示す。「○」は良品、「△」はリダンダンシー救済、「■」はＤＣ不良、「▼」は動作（ファンクション）不良を示す。特性マップは、図１に示した特性マップ記憶部２５に保存される。
【００２６】
単独マップ形成部１１は、出来栄え記憶部２１に保存された出来栄えに基づいて、半導体装置の出来栄えの面内分布を表現する単独マップをそれぞれの工程毎に形成する。ウェハ面内をチップ単位やショット単位で分割したメッシュ毎に出来栄えを測定しているのが好ましいが、現実には面内数点〜１０数点、良くても５０点ぐらいの出来栄えをもとに、バイリニアプロットや単純算術平均等の補間手法を用いて、メッシュ毎の出来栄えを生成する。単独マップ形成部１１は、例えば、ＳＴＩ開口幅ＷSiの出来栄えの面内分布を表現する単独マップ、ＳＴＩ深さＤSTIの出来栄えの面内分布を表現する単独マップ、ＳＴＩテーパ角θの出来栄えの面内分布を表現する単独マップを図１２〜図１４にそれぞれ示すように形成する。単独マップは、データ記憶装置２の単独マップ記憶部２６に保存される。
【００２７】
図１に示した合成マップ形成部１２は、単独マップ形成部１１により形成されたそれぞれの工程毎の単独マップ中から複数の単独マップを選び出し、それを合成して新たな指標を作成することにより、合成マップを形成する。合成マップ形成部１２は、工程数決定モジュール１２１、選択モジュール１２２、合成モジュール１２３を備える。
【００２８】
工程数決定モジュール１２１は、指標として組み合わせる工程数を決定する。選択モジュール１２２は、製造工程フローを考え、各ユニットプロセスでの出来栄え（単独マップ）からどのような指標が得られるのかをリストアップする。例えば、図２のステップＳ２２のエッチング工程及びステップＳ１７のリソグラフィ工程のそれぞれの出来栄えである図８に示したＳＴＩ深さＤSTI及びＳＴＩ開口幅ＷSiを用いて、式（１）によりアスペクト比を指標Ｉ1として作成する：
Ｉ1＝ＤSTI／ＷSi     ・・・・・（１）
他の例として、ステップＳ１２〜Ｓ１４の堆積工程の出来栄えである熱酸化膜１０２、Ｓｉ3Ｎ4膜１０３及びＴＥＯＳ膜１０４の膜厚ＴSiN、ＳＴＩ深さＤSTI、ステップＳ１７のリソグラフィ工程の出来栄えであるＳｉ3Ｎ4開口幅ＷSiNを用いて、式（２）により指標Ｉ2を作成する。
【００２９】
Ｉ2＝（ＴSiN＋ＤSTI）／ＷSiN  ・・・・・（２）
他の例として、Ｓｉ3Ｎ4開口幅ＷSiN、ＳＴＩ深さＤSTIを用いて、式（３）によりＳｉ基板１０１の下のＳＴＩ断面積の近似を指標Ｉ3として作成する。
【００３０】
Ｉ3＝ＤSTI（ＷSi−ＤSTI／ｔａｎθ）  ・・・・・（３）
他の例として、膜厚ＴSiN、ＳＴＩ深さＤSTI、Ｓｉ3Ｎ4開口幅ＷSiN、を用いて、式（４）により、Ｓｉ3Ｎ4膜１０３下の開口部面積の近似を指標Ｉ4として作成する。
【００３１】
Ｉ4＝（ＴSiN＋ＤSTI）｛ＷSiN−（ＴSiN＋ＤSTI）／ｔａｎθ｝・・・・（４）
図１に示した合成モジュール１２３は、選択モジュール１２２により選択された指標Ｉ1〜Ｉ4のリストに基づいて、複数の単独マップを選び出し、それを合成して合成マップを形成する。例えば、図１２の単独マップに示すＳＴＩ開口幅ＷSi及び図１３の単独マップに示すＳＴＩ深さＤSTIを用いて、指標Ｉ1を示すアスペクト比の面内分布を表現する合成マップを図１５に示すように形成する。なお、合成マップ形成部１２は、単一の合成マップのみならず、例えば指標Ｉ1〜Ｉ4に対応する複数種の合成マップをそれぞれ形成しても良い。
【００３２】
図１に示した特定部１３は、合成マップと特性マップを比較する。比較する方法としては、例えば、合成マップ及び特性マップを分割するショット（メッシュ）を代表する数値を表す色の濃淡を０〜１の間の数値で段階的に規格化する。そして、その数値を特性マップと合成マップをショット（メッシュ）毎に比較し、それぞれの差分の合計が、閾値記憶部２８に保存されている閾値よりも小さければ、合成マップが特性マップと関連あると判断する。
【００３３】
或いは、ショット（メッシュ）を代表する数値を表す色の濃淡を０〜１の間の数値で段階的に規格化する。この数値を基にウエハ毎に等高線図（コンター図）を描かせる。閾値記憶部２８に保存されている類似性判断の基準となる閾値を読み出して、閾値に対応する等高線の類似性から合成マップが特性マップに関連するか判断する。メッシュ毎に比較する場合には対応する座標同士で比較するが、コンター図では、合成マップと特性マップとのメッシュサイズが一致しなくても良い。
【００３４】
特定部１３は、合成マップが複数種ある場合には、複数の合成マップのそれぞれと特性マップを比較して、合成マップが特性マップと類似しているか判断する。複数種の合成マップのうちから、特性マップと相関の高い類似傾向のある合成マップを抽出し、抽出した合成マップの元となる出来栄えに対応する製造工程や製造装置を不良原因として特定する。例えば、図１５に示した合成マップの面内分布と図１１に示した特性マップの面内分布が相関が高いと判断されて、合成マップの元となる図２に示したステップＳ２２のエッチング工程及びステップＳ１７のリソグラフィ工程と、それに対応する製造装置が不良原因と特定される。
【００３５】
図１に示した補正部１４は、不良原因と特定された製造装置や製造工程の製造条件を補正する。補正された製造条件は、製造条件記憶部２０に保存され、以前の製造条件が更新される。
【００３６】
図１に示したＣＰＵ１は、図示を省略した入出力制御装置（インターフェース）及び記憶装置管理装置を更に備える。入出力制御装置（インターフェース）は、ＣＰＵ１と入力装置７及び出力装置８間の信号等の入出力を制御する。記憶装置管理装置は、データ記憶装置２及び主記憶装置６との入出力を管理する。
【００３７】
データ記憶装置２は、製造条件を保存する製造条件記憶部２０、測定装置４により測定された出来栄えを保存する出来栄え記憶部２１、検査装置５により取得された電気的特性を保存する特性記憶部２２、製造装置３１，３２，３３，・・・・・，３ｎから得られる装置ＱＣデータを保存する装置ＱＣデータ記憶部２３、製造装置３１，３２，３３，・・・・・，３ｎから得られるロットＱＣデータを保存するロットＱＣデータ記憶部２４、特性マップ形成部１０により形成される特性マップを保存する特性マップ記憶部２５、単独マップ形成部１１により形成された単独マップを保存する単独マップ記憶部２６、合成マップ形成部１２により作成される合成マップを保存する合成マップ記憶部２７、特性マップと合成マップの類似性の判断基準となる閾値を保存する閾値記憶部２８、特定部１３により特定された不良原因となる製造装置３１，３２，３３，・・・・・，３ｎや製造工程の情報を保存する不良原因記憶部２９を備える。
【００３８】
入力装置７としては、例えばキーボード、マウス、ＯＣＲ等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置８としては、液晶ディスプレイ、ＣＲＴディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。出力装置８は、例えば、図１１に示した特性マップ、図１２〜図１４に示した単独マップ、及び図１５に示した合成マップ等をモニタに表示可能である。
【００３９】
主記憶装置６は、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に保存したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置６としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。
【００４０】
次に、本発明の実施の形態に係る不良原因特定方法を、図１６のフローチャートを参照しながら説明する。なお、予め、一連の工程を対応する一群の製造装置３１，３２，３３，・・・・・，３ｎを用いて実行し、半導体装置を製造する。一連の工程毎の半導体装置の出来栄えを測定し、測定結果を出来栄え記憶部２１に保存しておく。一連の工程を経た後の半導体装置の電気的特性を検査し、検査結果を特性記憶部２２に保存しておく。
【００４１】
ステップＳ０において、特性マップ形成部１０は、検査の結果に基づいて、一連の工程を経た後の半導体装置の電気的特性の面内分布を表現する特性マップを形成する。
【００４２】
ステップＳ１において、単独マップ形成部１１は、出来栄え記憶部２１に保存された測定の結果に基づいて、出来栄えの面内分布を表現する複数の単独マップをそれぞれの工程毎に形成する。
【００４３】
ステップＳ２において、以下のステップＳ２ａ〜Ｓ２ｃにより、合成マップ形成部１２は、合成マップを形成する。ステップＳ２ａにおいて、工程数決定モジュール１２１は、指標として組み合わせる工程数を決定する。選択モジュール１２２は、決定された工程数で、出来栄えを組み合わせて得られる指標を選択する。合成モジュール１２３は、選択された指標に基づいて、それぞれの工程毎の単独マップ中から複数の単独マップを選び出し、それを合成して合成マップを形成する。
【００４４】
ステップＳ３において、特定部１３は、合成マップと特性マップを比較することにより、特性マップと相関の高い合成マップを抽出する。抽出した合成マップの元となる単独マップ及び出来栄えに対応する製造工程や製造装置を不良原因と特定する。
【００４５】
ステップＳ４において、補正部１４は、不良原因と特定された製造工程や製造装置の製造条件を補正する。補正した製造条件は、製造条件記憶部２０に保存される。
【００４６】
本発明の実施の形態に係る不良原因特定システム及び不良原因特定方法によれば、複数の単独マップを合成した合成マップと特性マップを比較するので、複数の製造工程が不良原因となっている場合でも、複数の製造工程を不良原因として容易に特定することができる。したがって、単一の製造工程しか特定しない場合よりも、多角的に高精度に不良原因と特定することが可能となる。例えば、単独では一見して正常に見える出来栄えに対して、電気的不良を引き起こす可能性の高いシステマティック不良を容易に抽出することができる。
【００４７】
図１６に示した一連の手順、即ち：（イ）検査装置５により取得された電気的特性に基づいて、一連の工程を経た後の半導体装置の電気的特性の面内分布を表現する特性マップを形成するステップ；（ロ）測定装置４により測定された出来栄えに基づいて、出来栄えの面内分布を表現する単独マップをそれぞれの工程毎に形成するステップ；（ハ）それぞれの工程毎の単独マップ中から複数の単独マップを選び出し、それを合成して合成マップを形成するステップ；（ニ）合成マップと特性マップを比較することにより、合成マップの元となる単独マップ及び出来栄えに対応する工程を不良原因と特定するステップ；（ホ）不良原因と特定された工程の製造条件を補正するステップ等は、図１６と等価なアルゴリズムのプログラム（不良原因特定プログラム）により、図１に示した不良原因特定装置を制御して実行出来る。
【００４８】
このプログラムは、図１に示した不良原因特定システムを構成するコンピュータシステムのデータ記憶装置２等に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を不良原因特定システムのデータ記憶装置２に読み込ませることにより、本発明の一連の手順を実行することができる。
【００４９】
ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等のプログラムを記録することができるような媒体等を意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスク等が「コンピュータ読取り可能な記録媒体」に含まれる。例えば、不良原因特定システムの本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）および光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に保存されたプログラムを不良原因特定システムを構成するデータ記憶装置２にインストールすることができる。また、所定のドライブ装置を接続することにより、ＲＯＭや磁気テープ装置を用いることもできる。さらに、インターネット等の情報処理ネットワークを介して、このプログラムをデータ記憶装置２に保存することが可能である。
【００５０】
次に、本発明の実施の形態に係る半導体装置（ＬＳＩ）の製造方法を図１７のフローチャートを参照しながら説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００５１】
（イ）まず、ステップＳ１００において、プロセスシミュレーション・リソグラフィシミュレーションやデバイスシミュレーションにより、電気的特性を得る。電気的特性を用いてＬＳＩの回路シミュレーションが行われ、設計パターンのレイアウトデータ（設計データ）を作成する。
【００５２】
（ロ）次に、ステップＳ２００において、ステップＳ１００で作成されたレイアウトデータが描画データに変換される。描画データに基づいて、パターンジェネレータ（ＰＧ）等を用いて、ＬＳＩの製造工程の各段階に対応した各層分のフォトマスクが作製され、フォトマスクのセットが用意される。
【００５３】
（ハ）ステップＳ３０２におけるフロントエンド工程（ウェハ工程）では、ステップＳ３１０における酸化工程、ステップＳ３１１におけるレジスト塗布工程、ステップＳ３１２におけるフォトリソグラフィ工程、ステップＳ３１３におけるイオン注入工程及びステップＳ３１４における熱処理工程等の一連の工程を対応する一群の製造装置３１，３２，３３，・・・・・，３ｎを用いて、繰り返し実行し、ウェハを処理する。各工程では、測定装置４により出来栄えを取得する。出来栄えは出来栄え記憶部２１に随時保存される。一連の工程が終了すると、ステップＳ３０３へ進む。
【００５４】
（ニ）ステップＳ３０３において、ウェハ表面に対して配線処理が施されるバックエンド工程（表面配線工程）が行われる。バックエンド工程では、ステップＳ３１５における化学気相成長（ＣＶＤ）工程、ステップＳ３１６におけるレジスト塗布工程、ステップＳ３１７におけるフォトリソグラフィ工程、ステップＳ３１８におけるエッチング工程、ステップＳ３１９における金属堆積工程等の一連の工程を、対応する一群の製造装置３１，３２，３３，・・・・・，３ｎを用いて繰り返し実行し、ウェハを処理する。各工程では、測定装置４により出来栄えを取得する。出来栄えは出来栄え記憶部２１に随時保存される。一連の工程により多層配線構造が完成したら、ステップＳ３０４へ進む。
【００５５】
（ホ）ステップＳ３０４において、ダイヤモンドブレード等のダイシング装置により、所定のチップサイズに分割される。そして、金属若しくはセラミックス等のパッケージング材料にマウントされ、チップ上の電極パッドとリードフレームのリードを金線で接続された後、樹脂封止等の所要のパッケージ組み立ての工程が実施される。
【００５６】
（ヘ）ステップＳ４００において、半導体装置の性能・機能に関する特性検査、リード形状・寸法状態、信頼性試験等の所定の検査を経て、半導体装置が完成される。ここで、検査装置５によりＤ／Ｓテストやファイナルテスト等を行い電気的特性を取得する。取得した電気的特性は、特性記憶部２２に保存される。そして、図１６に示したステップＳ０〜Ｓ４の手順を実行することにより不良原因を特定し、不良原因と特定された製造装置３１，３２，３３，・・・・・，３ｎ・製造工程の製造条件が補正される。以降のロットは、補正された製造条件を用いて、ステップＳ３００のチップ製造工程を対応する一群の製造装置３１，３２，３３，・・・・・，３ｎを用いて実行して処理される。
【００５７】
（ト）ステップＳ５００において、以上の工程をクリアした半導体装置は、水分、静電気等から保護するための包装を施され、出荷される。
【００５８】
以上のように、本発明の実施の形態に係る半導体装置の製造方法によれば、以降のロットでは補正された製造条件で製造を行うので、不良の発生を抑制でき、ロットやウェハ面内のバラツキ量の少なくすることができる。したがって、歩留まりを向上することが可能となる。
【００５９】
なお、図１５に示した合成マップと非類似の特性マップ（Ｄ／Ｓマップ）の一例を図１８〜図２１にそれぞれ示す。「○」は良品、「△」はリダンダンシー救済、「■」はＤＣ不良、「▼」は動作（ファンクション）不良を示す。
【００６０】
（変形例）
本発明の実施の形態の変形例として、図２に示したステップＳ２５のＳＴＩ埋め込みの際の、ボイドの生成率の面内分布を表現する合成マップを形成する一例を説明する。
【００６１】
単独マップ形成部１１は、各ショット毎に、ＳＴＩ開口幅ＷSi、ＳＴＩ深さＤSTI及びテーパ角θの出来栄えの平均値を抽出し、図１２〜図１４にそれぞれ示した面内分布を表現する単独マップを形成する。更に、ＳＴＩ開口幅ＷSi、ＳＴＩ深さＤSTI及びテーパ角θの出来栄えのばらつきを抽出し、図２２〜図２４にそれぞれ示すように面内分布を表現する単独マップを形成する。なお、各ショット毎の測定点数は例えば１００〜１２０個程度である。
【００６２】
合成マップ形成部１２は、ＳＴＩ開口幅ＷSi、ＳＴＩ深さＤSTI、テーパ角θで１セット（１サンプル）になるように、上記平均値とばらつきをもつ正規乱数を１００〜１０００個程度発生する。ＳＴＩ開口幅ＷSi、ＳＴＩ深さＤSTI、テーパ角θに基づいて、式（３）を用いてＳＴＩ断面形状を計算する。
【００６３】
更に、合成マップ形成部１２は、ＳＴＩ埋め込み装置の特性（装置ＱＣデータ）をパラメータ化し、特性の面内分布を表現するウェハマップを図２５に示すように形成する。ここでは、ＨＤＰ−ＣＶＤによる絶縁膜１０６の堆積速度をパラメータとして選択する。
【００６４】
合成マップ形成部１２は、計算されたＳＴＩ断面形状及び堆積速度に基づいてシミュレーションを全サンプルに対してそれぞれ実行して、ＨＤＰ−ＣＶＤにより絶縁膜１０６を堆積したときの断面形状を予測し、予測した断面形状でのボイドの有無を判別する。ボイド生成サンプル数をＳv、有効な全サンプル数をＳaとして、式（５）によりボイド生成率を指標Ｉ5として算出する。
【００６５】
Ｉ5＝Ｓv／Ｓa  ・・・・・（５）
合成マップ形成部１２は、指標Ｉ5の面内分布を表現する合成マップを図２６に示すように形成する。
【００６６】
特定部１３は、図２６に示した合成マップと、図２７に示すようなＤ／Ｓデータとを比較する。互いに類似していれば、ボイドが電気的特性に影響を及ぼしており、ＳＴＩ開口幅ＷSi、ＳＴＩ深さＤSTI及びテーパ角θに関係するステップＳ１７のリソグラフィ工程及びステップＳ２２のエッチング工程と、対応する製造装置を不良原因と特定する。
【００６７】
本発明の実施の形態の変形例によれば、３つ以上の単独マップを組み合わせて合成マップを形成しても良い。更に、堆積速度等の装置ＱＣデータを考慮して合成マップを形成しても良く、より精密に不良原因を特定することができる。
【００６８】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６９】
例えば、図１に示した一群の製造装置３１，３２，３３，・・・・・，３ｎを用いて半導体装置を製造し、測定装置４を用いて出来栄えを測定し、検査装置５を用いて電気的特性を検査したが、シミュレーションにより出来栄え及び電気的特性を予測することも可能である。例えば、単独マップ形成部１１は、製造条件記憶部２０に保存されている製造条件及び装置ＱＣデータ記憶部２３に保存されている装置ＱＣデータ等に基づいて、シミュレーションを実行し、出来栄えを予測して単独マップを形成しても良い。特性マップ形成部１０は、スルーシミュレーションを実行して、電気的特性を予測して特性マップを作成しても良い。
【００７０】
また、図１５に示した合成マップと、図１１に示した特性マップを比較したが、単一工程を特定する場合には、例えば図１２〜図１４に示した単独マップのそれぞれのような単一の単独マップと特性マップを比較すれば良い。
【００７１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態に係る不良原因特定システムの一例を示すブロック図である。
【図２】本発明の実施の形態に係る素子分離形成工程を説明するためのフローチャートである。
【図３】本発明の実施の形態に係る素子分離形成工程の工程断面図である。
【図４】本発明の実施の形態に係る素子分離形成工程の図３に引き続く工程断面図である。
【図５】本発明の実施の形態に係る素子分離形成工程の図４に引き続く工程断面図である。
【図６】本発明の実施の形態に係る素子分離形成工程の図５に引き続く工程断面図である。
【図７】本発明の実施の形態に係る素子分離形成工程の図６に引き続く工程断面図である。
【図８】本発明の実施の形態に係る素子分離形成工程の図７に引き続く工程断面図である。
【図９】本発明の実施の形態に係る素子分離形成工程の図８に引き続く工程断面図である。
【図１０】本発明の実施の形態に係る素子分離形成工程の図９に引き続く工程断面図である。
【図１１】本発明の実施の形態に係る特性マップ（Ｄ／Ｓマップ）の一例を示す概略図である。
【図１２】本発明の実施の形態に係るＳＴＩ開口幅の出来栄えの平均値の面内分布を表現する単独マップの一例を示す概略図である。
【図１３】本発明の実施の形態に係るＳＴＩ深さの出来栄えの平均値の面内分布を表現する単独マップの一例を示す概略図である。
【図１４】本発明の実施の形態に係るＳＴＩテーパ角の出来栄えの平均値の面内分布を表現する単独マップの一例を示す概略図である。
【図１５】本発明の実施の形態に係る合成マップの一例を示す概略図である。
【図１６】本発明の実施の形態に係る不良原因特定方法の一例を説明するためのフローチャートである。
【図１７】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するためのフローチャートである。
【図１８】本発明の実施の形態に係る特性マップの他の一例を示す概略図である。
【図１９】本発明の実施の形態に係る特性マップの更に他の一例を示す概略図である。
【図２０】本発明の実施の形態に係る特性マップの更に他の一例を示す概略図である。
【図２１】本発明の実施の形態に係る特性マップの更に他の一例を示す概略図である。
【図２２】本発明の実施の形態の変形例に係るＳＴＩ開口幅の出来栄えのばらつきの面内分布を表現する単独マップの一例を示す概略図である。
【図２３】本発明の実施の形態の変形例に係るＳＴＩ深さの出来栄えのばらつきの面内分布を表現する単独マップの一例を示す概略図である。
【図２４】本発明の実施の形態の変形例に係るＳＴＩテーパ角の出来栄えのばらつきの面内分布を表現する単独マップの一例を示す概略図である。
【図２５】本発明の実施の形態の変形例に係る堆積速度の面内分布を表現するウェハマップの一例を示す概略図である。
【図２６】本発明の実施の形態の変形例に係る合成マップの一例を示す概略図である。
【図２７】本発明の実施の形態の変形例に係る特性マップの一例を示す概略図である。
【符号の説明】
【００７３】
１…中央演算処理装置（ＣＰＵ）
２…データ記憶装置
４…測定装置
５…検査装置
６…主記憶装置
７…入力装置
８…出力装置
９…バス
１０…特性マップ形成部
１１…単独マップ形成部
１２…合成マップ形成部
１３…特定部
１４…補正部
２０…製造条件記憶部
２１…出来栄え記憶部
２２…特性記憶部
２３…装置ＱＣデータ記憶部
２４…ロットＱＣデータ記憶部
２５…特性マップ記憶部
２６…単独マップ記憶部
２７…合成マップ記憶部
２８…閾値記憶部
２９…不良原因記憶部
３１，３２，３３，・・・・・，３ｎ…製造装置
１２１…工程数決定モジュール
１２２…選択モジュール
１２３…合成モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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