(57)【要約】【課題】  本発明は、メモリ容量を削減でき低電力化を実現できるマルチキャリア送信装置を提供することを目的とする。【解決手段】  送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、情報シンボルが順に格納された速度変換メモリから格納の順に読み出される情報シンボルを拡散コードで拡散する拡散手段３３と、拡散手段の出力する拡散データを格納する第１のフレームメモリ３６と、拡散手段の出力する拡散データを時間軸方向拡散率に基づきサブキャリア配置に並べ前記第１のフレームメモリに書き込むサブキャリア配置制御手段３４と、第１のフレームメモリから読み出したサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段３７と、逆フーリエ変換手段の出力するデータを正規化する正規化手段３８〜４０を有する。【選択図】        図１０
2007036931.tif 000002
【特許請求の範囲】
【請求項１】
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから格納の順に読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記拡散手段の出力する拡散データを格納する第１のフレームメモリと、
前記拡散手段の出力する拡散データを時間軸方向拡散率に基づきサブキャリア配置に並べ前記第１のフレームメモリに書き込むサブキャリア配置制御手段と、
前記第１のフレームメモリから読み出したサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を
有することを特徴とするマルチキャリア送信装置。
【請求項２】
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから時間軸方向拡散率に基づきサブキャリア配置順に読み出すリードアドレス生成手段と、
前記速度変換メモリから読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記拡散手段の出力する拡散データを順に格納する第１のフレームメモリと、
前記第１のフレームメモリから読み出したサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を
有することを特徴とするマルチキャリア送信装置。
【請求項３】
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから時間軸方向拡散率に基づきサブキャリア配置順に読み出すリードアドレス生成手段と、
前記速度変換メモリから読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記リードアドレス生成手段と同一の動作クロックで動作し、前記拡散手段の出力するサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を
有することを特徴とするマルチキャリア送信装置。
【請求項４】
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルを拡散コードで拡散しサブキャリア配置の拡散データを逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を
有することを特徴とするマルチキャリア送信装置。
【請求項５】
請求項１記載のマルチキャリア送信装置において、
前記正規化手段は、
前記逆フーリエ変換手段が出力する逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を
有することを特徴とするマルチキャリア送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチキャリア送信装置に関し、特に、送信データを時間方向と周波数方向に拡散して送信するマルチキャリア送信装置に関する。
【背景技術】
【０００２】
近年、送信データを時間方向と周波数方向に拡散して伝送するマルチキャリア伝送方法、例えば、ＯＦＤＭ変調方式とＣＤＭＡ変調方式とを組み合わせて通信を行う通信システムの開発が行われている。
【０００３】
図１に時間方向と周波数方向に拡散して伝送するマルチキャリア伝送方法の送信装置の機能概要を示し、図２に機能ブロックを示す。ここでは、時間軸方向への拡散率（以下、「ＳＦＴ」という）を４とし、周波数軸方向への拡散率（以下、「ＳＦＦ」という）を２としている。
【０００４】
両図中、例えばＱＰＳＫ変調された情報シンボル１（Ｉ，Ｑ）を複製部１で拡散率分だけ複製し、次に拡散部２で拡散コードを乗算して周波数軸方向と時間軸方向に拡散する。その後、拡散データをサブキャリア配置に配置し、ＩＦＦＴ（逆高速フーリエ変換）部３にてＩＦＦＴ演算を行い、ＧＩ挿入部４でＧＩ（ガードインターバル）を挿入し、最後に電力正規化部５で電力を正規化し出力する。
【０００５】
ＩＦＦＴは周波数領域から時間領域への変換処理であり、図１ではサブキャリア配置順のスロット（ｔ０ｆ０，ｔ０ｆ１，ｔ０ｆ２…，ｔ０ｆＮ）に対してＮ点のＩＦＦＴを行い、以下同様に全てのスロット（ｔ１ｆ０，…ｔ１ｆＮ），…それぞれに対しＮ点のＩＦＦＴを行う、
なお、拡散部２とＩＦＦＴ部３との間でスクランブリング処理も行われるが本発明には特に関係しないので図示していない。図３にフレーム構成を示す。ここでは、１フレームシンボル数をＭとし、ＩＦＦＴのポイント数をＮ点、ＧＩ長をＧＩとした例を示している。
【０００６】
図４は、従来の時間方向と周波数方向に拡散するマルチキャリア伝送方法のマルチキャリア送信装置の一例のブロック図を示す。同図中、送信する情報シンボルを一旦、速度変換用メモリ１１に格納する。そして、順次速度変換用メモリ１１から情報シンボルを読み出し、拡散コードを乗算器１２で乗算してデータを拡散し、拡散したデータを拡散データ格納メモリ１３に格納する。
【０００７】
図５に、拡散データ格納メモリ１３のライトタイミングチャートを示す。情報シンボルを拡散コードＣ０〜Ｃ７（ＳＦＴ＝４，ＳＦＦ＝２の場合）分だけ読み出し、拡散コードＣ０〜Ｃ７によって拡散されたデータは、拡散データ格納メモリ１３に昇順のアドレス０〜７によって格納される。
【０００８】
次に、格納された拡散データをサブキャリア配置順になるように拡散データ格納メモリ１３から順に読み出し、フレームメモリ１４に格納する。その後、フレームメモリ１４からデータを読み出し、ＩＦＦＴ部１４でＩＦＦＴ演算を行い、ＧＩ挿入部１６でＧＩを挿入する。
【０００９】
図６にフレームメモリ１４の構成を示し、図７に拡散データ格納メモリ１３のデータとフレームメモリ１４への書き込み番地の対応を示す。
【００１０】
図７において、拡散データ格納メモリ１３の０番地に格納された拡散データ（ｔ０ｆ０）はフレームメモリ１４の０番地に書き込まれ、拡散データ（ｔ１ｆ０）はフレームメモリ１４のＮ番地に書き込まれ、拡散データ（ｔ２ｆ０）はフレームメモリ１４の２Ｎ番地に書き込まれ、拡散データ（ｔ３ｆ０）はフレームメモリ１４の３Ｎ番地に書き込まれ、拡散データ（ｔ０ｆ１）はフレームメモリ１４の１番地に書き込まれ、拡散データ（ｔ１ｆ１）はフレームメモリ１４のＮ＋１番地に書き込まれる。以下同様にして、フレームメモリ１４にはスロット毎に拡散データが格納されることを示している。
【００１１】
次に、正規化処理を行うためにフレームメモリ１４から１フレーム分の拡散データを読み出してＩＦＦＴ演算とＧＩ挿入を行い、平均電力算出部１８で平均電力を算出し、その間の１フレーム分の拡散データをフレームメモリ１７で待ち受けるように格納する。正規化部１９ではフレームメモリ１７から読み出したデータを平均電力算出部１８からの平均電力で除算して正規化を行い、正規化されたデータを出力する。
【００１２】
図８にフレームメモリ１７の構成を示す。フレームメモリ１７には１フレームを構成するＭシンボル分のスロットが昇順アドレスで格納される。
【００１３】
図９に平均電力算出部１８のブロック図を示す。まず、電力計算部２１で各スロットの電力を計算し、加算部２２で１フレーム分のスロットの電力を加算する。次に、平均電力算出部２３で１フレーム分の平均電力を算出して出力する。
【００１４】
なお、特許文献１には、ＯＦＤＭ送信装置においてヌルシンボル及び基準シンボルを挿入するための時間圧縮処理を行うＦＩＦＯ回路を誤り訂正符号化回路の前段に配置し、誤り訂正符号が付加される前のデータに対し時間軸圧縮処理を行うことが記載されている。
【００１５】
また、特許文献２には、ＩＦＦＴデータ信号をデータシンボル毎に２つの方路に交互に振り分け、方路毎にサイクリック・エクステンション回路及び窓関数乗算回路に入力され、片方の方路プリアンブル信号との切り替えを行われた後、両方路のデータシンボルを加算することが記載されている。
【特許文献１】特開平８−２６５２８９号公報
【特許文献２】特開２０００−２８６８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図４において、１フレームシンボル数をＭ、ＩＦＦＴのポイント数をＮ点、ＧＩ長をＧＩ、周波数軸方向への拡散率をＳＦＦ、時間軸方向への拡散率をＳＦＴとすると、拡散データ格納メモリ１３の容量は、次式で表わされるだけ必要となる。
【００１７】
情報シンボル数×Ｉ，Ｑビット数（１シンボルの精度）×ＳＦＦ×ＳＦＴ×２面
＝  Ｉ，Ｑビット数（１シンボルの精度）×Ｎ×Ｍ×２（面）    …（１）
また、フレームメモリ１４は、次式で表わされるだけ必要となる。
【００１８】
Ｉ，Ｑビット数（１シンボルの精度）×Ｎ×Ｍ×２（面）          …（２）
また、フレームメモリ１７は、次式で表わされるだけ必要となる。
【００１９】
Ｉ，Ｑビット数（１シンボルの精度）×（Ｎ＋ＧＩ）×（Ｍ＋１）  …（３）
拡散データ格納メモリ１３とフレームメモリ１４が２面必要となる理由は、データを連続送信する必要があるために、メモリにライトしている最中にもメモリをリードする必要があるからである。フレームメモリ１７はスロット毎にリード／ライトされるため、２面を必要とせず、（Ｍ＋１）スロット分あればよい。
【００２０】
例えば、Ｍ＝５２，Ｎ＝１０２４，ＧＩ＝２５６、Ｉ，Ｑ＝各１６ビットとすると、次のメモリ容量が必要になる。
【００２１】
フレームメモリ１４＝１６×２×１０２４×５２×２
＝３４０７８７２ビット（３．４Ｍビット）
フレームメモリ１７＝１６×２×（１０２４＋２５６）×（５２＋１）
＝  ２１７０８８０ビット（２．１Ｍビット）
拡散データ格納メモリ１３＝１６×２×１０２４×５２×２
＝３４０７８７２ビット（３．４Ｍビット）
このように、メモリ容量が膨大となり、ハードウエアで実装する場合は大規模回路を集積した高価なデバイスが必要となる。また、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等を用いソフトウエアで実装する場合は、メモリ容量が膨大なためにメモリが外付けになるためＤＳＰでは処理できない（外付けメモリではメモリアクセス速度が低いため）、または高性能なＤＳＰチップが数多く必要となる。
【００２２】
本発明は、上記の点に鑑みなされたものであり、メモリ容量を削減でき低電力化を実現できるマルチキャリア送信装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明は、送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから格納の順に読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記拡散手段の出力する拡散データを格納する第１のフレームメモリと、
前記拡散手段の出力する拡散データを時間軸方向拡散率に基づきサブキャリア配置に並べ前記第１のフレームメモリに書き込むサブキャリア配置制御手段と、
前記第１のフレームメモリから読み出したサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を有することにより、メモリ容量を削減できる。
【００２４】
また、本発明は、送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから時間軸方向拡散率に基づきサブキャリア配置順に読み出すリードアドレス生成手段と、
前記速度変換メモリから読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記拡散手段の出力する拡散データを順に格納する第１のフレームメモリと、
前記第１のフレームメモリから読み出したサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を
有することにより、メモリ容量を削減できる。
【００２５】
また、本発明は、送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから時間軸方向拡散率に基づきサブキャリア配置順に読み出すリードアドレス生成手段と、
前記速度変換メモリから読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記リードアドレス生成手段と同一の動作クロックで動作し、前記拡散手段の出力するサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を有することにより、メモリ容量を削減できる。
【００２６】
また、本発明は、送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルを拡散コードで拡散しサブキャリア配置の拡散データを逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を有することにより、メモリ容量を削減でき低電力化を実現できる。
【００２７】
前記マルチキャリア送信装置の前記正規化手段は、
前記逆フーリエ変換手段が出力する逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を有することができる。
【発明の効果】
【００２８】
本発明によれば、メモリ容量を削減でき低電力化を実現できる。
【発明を実施するための最良の形態】
【００２９】
以下、図面に基づいて本発明の実施形態について説明する。
【００３０】
＜第１実施形態＞
図１０は、本発明のマルチキャリア送信装置の第１実施形態のブロック図を示す。同図中、送信する情報シンボルを一旦、速度変換用メモリ３１に格納する。そして、リードアドレス生成部３２からのリードアドレスによって順次速度変換用メモリ３１から情報シンボルを読み出し、拡散コードを乗算器３３で乗算してデータを拡散する。そして、サブキャリア配置制御部３４でレジスタ３５から供給されるＩＦＦＴポイント数Ｎ及び時間軸方向拡散率ＳＦＴを参照してフレームメモリ３６のアドレスを制御し、拡散したデータをサブキャリア配置順となるようにフレームメモリ３６に格納する。
【００３１】
図１１にフレームメモリ３６の構成を示し、図１２にフレームメモリ３６のライトタイミングチャートを示す。図１２において、情報シンボルを拡散コードＣ０〜Ｃ７（ＳＦＴ＝４，ＳＦＦ＝２の場合）分だけ読み出し、拡散コードＣ０〜Ｃ７によって拡散されたデータは、サブキャリア配置制御部３４によってフレームメモリ３６の０番地、Ｎ番地、２Ｎ番地、３Ｎ番地、１番地、Ｎ＋１番地、２Ｎ＋１番地、３Ｎ＋１番地に格納される。
【００３２】
ＳＦＴ＝４の場合、図１１に示すように、フレームメモリ３６には最初の４×Ｎの拡散データはスロット＃０〜＃３に格納され、その後の４×Ｎの拡散データはスロット＃４〜＃７に格納され、以下同様な手順で拡散データが格納されていくことになる。これにより、フレームメモリ３６には拡散データがサブキャリア配置順となるように格納される。
【００３３】
本実施形態では、拡散データがスロット＃０〜＃３まで格納された時点でスロット＃０，＃２，＃３の順に拡散データを読み出してＩＦＦＴ部３７に供給しＩＦＦＴを実行することにより、フレームメモリ３６は４スロット分を２面（１面は書き込み、もう１面は読み出し）具備するだけでよいことになる。つまり、フレームメモリ３６は時間軸方向拡散率ＳＦＴに従って、従来に比してＭ／ＳＦＴまで容量を削減することができる。拡散データ格納メモリが不要で、その分メモリ容量を削減できることはもちろんである。
【００３４】
なお、マルチキャリア伝送システムでは、時間軸方向拡散率が変化する場合があり、その場合の時間軸方向拡散率の最大値ＳＦＴｍａｘを用いると、従来に比してＭ／ＳＦＴｍａｘまで容量を削減することができる。
【００３５】
ＩＦＦＴ部３７から出力されるデータは平均電力算出部３８で平均電力を算出し、その間の１フレーム分の拡散データをフレームメモリ３９で待ち受けるように格納する。ＧＩ付加及び正規化部４０ではフレームメモリ３６から読み出しＩＦＦＴ演算したデータにＧＩを付加し平均電力算出部３８からの平均電力で除算して正規化を行い、正規化されたデータを出力する。
【００３６】
ここで、Ｎ＝１０２４，Ｍ＝５２，ＧＩ＝２５６，ＳＦＴｍａｘ＝１６、Ｉ，Ｑ＝各１６ビットの場合、フレームメモリ３６＝１６×２×１０２４×１６×２＝１０４８５７６ビット（１Ｍビット）となり、フレームメモリ３６は従来構成の３．４Ｍビットに比べて３分の１になり、かつ、拡散データ格納メモリの３．４Ｍビットは不要となり、大幅にメモリ容量を削減できる。
【００３７】
＜第２実施形態＞
図１３は、本発明のマルチキャリア送信装置の第２実施形態のブロック図を示す。同図中、図１０と同一部分には同一符号を付す。図１３において、送信する情報シンボルを一旦、速度変換用メモリ３１に格納する。そして、レジスタ４３からＳＦＴを供給されているサブキャリア配置順リードアドレス生成部４２からサブキャリア配置順（ＩＦＦＴ部３７への入力順、つまりフレーム構成順）となるように情報シンボルを読み出すためのリードアドレスを発生し、このリードアドレスによって順次速度変換用メモリ３１から情報シンボルを読み出す。
【００３８】
これと同期してサブキャリア配置順拡散コード生成部４４で拡散コードを発生し、乗算器３３で情報シンボルに乗算してデータを拡散し、拡散したデータをフレームメモリ４５に格納する。
【００３９】
図１４にフレームメモリ４５の構成を示し、図１５にＳＦＴ＝４，ＳＦＦ＝２の場合のフレームメモリ３６のライトタイミングチャートを示す。図１５において、情報シンボルＤ０を２回続けて読み出し拡散コードＣ０，Ｃ４によって拡散されたデータをフレームメモリ４５の０番地、１番地に格納し、次に、情報シンボルＤ１を２回続けて読み出し、拡散コードＣ０，Ｃ４によって拡散されたデータをフレームメモリ４５の２番地、３番地に格納する。以下同様にして、情報シンボルＤ２〜ＤＮを２回続けて読み出し拡散コードＣ０，Ｃ４によって拡散されたデータをフレームメモリ４５の４番地〜Ｎ−１番地に格納する。ここまではフレームメモリ４５のＡ面に格納する。
【００４０】
これにより、図１４に示すように、フレームメモリ４５に１スロット分の拡散データが格納される。
【００４１】
更に、情報シンボルＤ０〜ＤＮを２回続けて読み出し拡散コードＣ１，Ｃ５によって拡散されたデータをフレームメモリ４５の０番地〜Ｎ−１番地（Ｂ面）に格納する。次に、情報シンボルＤ０〜ＤＮを２回続けて読み出し拡散コードＣ２，Ｃ６によって拡散されたデータをフレームメモリ４５の０番地〜Ｎ−１番地（Ａ面）に格納する。次に、情報シンボルＤ０〜ＤＮを２回続けて読み出し拡散コードＣ３，Ｃ７によって拡散されたデータをフレームメモリ４５の０番地〜Ｎ−１番地（Ｂ面）に格納する。以下同様の手順である。
【００４２】
この実施形態では、フレームメモリ４５は、１回のＩＦＦＴ処理できる容量（１スロット分の容量）が２面あればよい。
【００４３】
なお、図示していないが、スクランブル処理する過程においても拡散コード生成と同様に、サブキャリア配置順（ＩＦＦＴ部３７への入力順）のデータストリームに対応するスクランブルコード生成し、掛け合わせることとする。
【００４４】
ＩＦＦＴ部３７から出力されるデータは平均電力算出部３８で平均電力を算出し、その間の１フレーム分の拡散データをフレームメモリ３９で待ち受けるように格納する。ＧＩ付加及び正規化部４０ではフレームメモリ３６から読み出したデータにＧＩを付加し平均電力算出部３８からの平均電力で除算して正規化を行い、正規化されたデータを出力する。
【００４５】
ここで、Ｎ＝１０２４、Ｉ，Ｑ＝各１６ビットの場合、フレームメモリ４５＝１６×２×１０２４×２＝６５５３６ビット（６４ｋビット）となり、フレームメモリ４５は従来構成の３．４Ｍビットに比べ大幅にメモリ容量が削減される。
【００４６】
＜第３実施形態＞
図１６は、本発明のマルチキャリア送信装置の第３実施形態のブロック図を示す。同図中、図１３と同一部分には同一符号を付す。図１６において、送信する情報シンボルを一旦、速度変換用メモリ３１に格納する。そして、レジスタ４３からＳＦＴを供給されているサブキャリア配置順リードアドレス生成部４２からサブキャリア配置順（ＩＦＦＴ部４６への入力順、つまりフレーム構成順）となるように情報シンボルを読み出すためのリードアドレスを発生し、このリードアドレスによって順次速度変換用メモリ３１から情報シンボルを読み出す。
【００４７】
これと同期してサブキャリア配置順拡散コード生成部４４で拡散コードを発生し、乗算器３３で情報シンボルに乗算してデータを拡散し、拡散したデータをフレームメモリに格納することなくＩＦＦＴ部４６に供給する。
【００４８】
この実施形態では、速度変換用メモリ３１からのスロットがフレームを構成する順の情報シンボルの読み出し及びサブキャリア配置順拡散コード生成部４４からの拡散コードによるデータの拡散を行う処理の動作クロックと、ＩＦＦＴ部４６が行う処理の動作クロックを同一とする。これによって、フレームメモリ４５を排除し、乗算器３３の出力する拡散されたデータを直接ＩＦＦＴ部４６に供給することができる。
【００４９】
図１７にＳＦＴ＝４，ＳＦＦ＝２の場合の信号タイミングチャートを示す。図１５において、情報シンボルＤ０を２回続けて読み出し拡散コードＣ０，Ｃ４によって拡散されたデータをＩＦＦＴ部４６に供給し、次に、情報シンボルＤ１を２回続けて読み出し拡散コードＣ０，Ｃ４によって拡散されたデータをＩＦＦＴ部４６に供給する。以下同様にして、情報シンボルＤ２〜ＤＮを２回続けて読み出し拡散コードＣ０，Ｃ４によって拡散されたデータをＩＦＦＴ部４６に供給する。これにより、１スロット分の拡散データがＩＦＦＴ部４６に供給される。
【００５０】
更に、情報シンボルＤ０〜ＤＮを２回続けて読み出し拡散コードＣ１，Ｃ５によって拡散されたデータをＩＦＦＴ部４６に供給する。次に、情報シンボルＤ０〜ＤＮを２回続けて読み出し拡散コードＣ２，Ｃ６によって拡散されたデータをＩＦＦＴ部４６に供給する。次に、情報シンボルＤ０〜ＤＮを２回続けて読み出し拡散コードＣ３，Ｃ７によって拡散されたデータをＩＦＦＴ部４６に供給する。以下同様の手順である。
【００５１】
このようにして、フレームメモリ４５を排除することができ、メモリ容量を大幅に削減することができる。
【００５２】
＜平均電力算出＞
図１０、図１３、図１６それぞれに示す平均電力算出部３８のブロック図を図１８に示し、図１９に平均電力算出処理のフローチャートを示す。図１８及び図１９において、電力計算部４１は、ＩＦＦＴ部４６から供給される拡散データを拡散データ単位で電力を計算して電力逓倍部５３に供給する（ステップＳ１）。判断部４２は供給される拡散データがスロット内でのＧＩとしてコピーされる部分であるか否かを判断し、判断結果を電力逓倍部５３に通知する（ステップＳ２）。
【００５３】
電力逓倍部５３は、コピー部分でなければ電力をそのまま加算部５４に供給し、コピー部分であれば電力を２倍して加算部５４に供給する（ステップＳ３）。加算部５４は、供給される電力を加算し（ステップＳ４）、平均部５５で１フレーム分の拡散データの電力が加算されたときに平均電力を求め（ステップＳ５，Ｓ６）、後続のＧＩ付加及び正規化部４０に供給する。
【００５４】
このように、ＧＩ付加前に１スロットの平均電力を求めるために、フレームメモリ３９にＧＩ部分を格納する必要がなくなり、ＧＩ部分の分だけメモリ容量を削減することが可能となる。
【００５５】
ここで、Ｎ＝１０２４，Ｍ＝５２，ＧＩ＝２５６の場合、フレームメモリ２＝１６×２×１０２４×（５２＋１）  ＝  １７３６７０４ビット（１．７Ｍビット）となり、従来構成例（２．１Ｍビット）と比べフレームメモリ３９は約２０％削減できる。
【００５６】
また、フレームメモリ３９への格納クロック数は、１０２４／（１０２４＋２５６）＝  ０．８となるので、ＩＦＦＴ部４６以降の処理の動作速度を２０％低下でき、低電力化できる。
【００５７】
＜従来との比較＞
更に、Ｎ＝１０２４，Ｍ＝５２，ＧＩ＝２５６  ，ＳＦＴｍａｘ＝１６の場合、従来では、必要な総メモリ容量は、フレームメモリ３６容量＋フレームメモリ２容量＋拡散データ格納メモリ容量であり、３．４Ｍビット＋２．１Ｍビット＋３．４Ｍビット＝８．９Ｍビット必要である。
【００５８】
これに対し、第１実施形態では、必要な総メモリ容量は、１Ｍビット＋１．７Ｍビット＋０＝２．７Ｍビットとなり、必要メモリ容量が従来の約３分の１になる。
【００５９】
また、第２実施形態では、必要な総メモリ容量は、６４ｋビット＋１．７Ｍビット＋０＝１．８Ｍビットとなり、必要メモリ容量が更に削減される。
【００６０】
また、第３実施形態では、必要な総メモリ容量は、０＋１．７Ｍビット＋０＝１．７Ｍビットとなり、必要メモリ容量が更に削減される。
【００６１】
すなわち、本発明によって、時間方向及び周波数方向に拡散するマルチキャリア伝送方法の送信機能を実現する上で、メモリが大幅に削減でき、かつ、消費電力を低下できるので、従来に比して小さな集積度のデバイスやＦＰＧＡ等で実装可能となり、送信装置開発におけるコスト削減につながる。
【００６２】
なお、乗算器３３が請求項記載の拡散手段に相当し、フレームメモリ３６，４５が第１のフレームメモリに相当し、サブキャリア配置制御部３４がサブキャリア配置制御手段に相当し、ＩＦＦＴ部３７，４６が逆フーリエ変換手段に相当し、フレームメモリ３９，平均電力算出部３８，ＧＩ付加及び正規化部４０が正規化手段に相当し、リードアドレス生成部３２がリードアドレス生成手段に相当し、フレームメモリ３９が第２のフレームメモリに相当し、電力計算部５１が電力計算手段に相当し、電力逓倍部５３が電力逓倍手段に相当し、加算部５４，平均部５５が加算平均手段に相当し、ＧＩ付加及び正規化部４０がガードインターバル付加及び正規化手段に相当する。勿論、これら請求項記載の拡散手段とサブキャリア配置制御手段と逆フーリエ変換手段と正規化手段とリードアドレス生成手段と電力計算手段と電力逓倍手段と加算平均手段とガードインターバル付加及び正規化手段は、ハードワイヤードロジックで実装しても構わないし、ＤＳＰ等のソフトウエアで実装しても構わない。
（付記１）
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから格納の順に読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記拡散手段の出力する拡散データを格納する第１のフレームメモリと、
前記拡散手段の出力する拡散データを時間軸方向拡散率に基づきサブキャリア配置に並べ前記第１のフレームメモリに書き込むサブキャリア配置制御手段と、
前記第１のフレームメモリから読み出したサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を
有することを特徴とするマルチキャリア送信装置。
（付記２）
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから時間軸方向拡散率に基づきサブキャリア配置順に読み出すリードアドレス生成手段と、
前記速度変換メモリから読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記拡散手段の出力する拡散データを順に格納する第１のフレームメモリと、
前記第１のフレームメモリから読み出したサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を
有することを特徴とするマルチキャリア送信装置。
（付記３）
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルが順に格納された速度変換メモリから時間軸方向拡散率に基づきサブキャリア配置順に読み出すリードアドレス生成手段と、
前記速度変換メモリから読み出される情報シンボルを拡散コードで拡散する拡散手段と、
前記リードアドレス生成手段と同一の動作クロックで動作し、前記拡散手段の出力するサブキャリア配置の拡散データを逆フーリエ変換する逆フーリエ変換手段と、
前記逆フーリエ変換手段の出力するデータを正規化する正規化手段を
有することを特徴とするマルチキャリア送信装置。
（付記４）
送信データを時間方向及び周波数方向に拡散して送信するマルチキャリア送信装置であって、
情報シンボルを拡散コードで拡散しサブキャリア配置の拡散データを逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を
有することを特徴とするマルチキャリア送信装置。
（付記５）
付記１記載のマルチキャリア送信装置において、
前記正規化手段は、
前記逆フーリエ変換手段が出力する逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を
有することを特徴とするマルチキャリア送信装置。
（付記６）
付記２記載のマルチキャリア送信装置において、
前記正規化手段は、
前記逆フーリエ変換手段が出力する逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を
有することを特徴とするマルチキャリア送信装置。
（付記７）
付記３記載のマルチキャリア送信装置において、
前記正規化手段は、
前記逆フーリエ変換手段が出力する逆フーリエ変換したデータを１フレーム分格納する第２のフレームメモリと、
前記逆フーリエ変換したデータの電力を計算する電力計算手段と、
前記逆フーリエ変換したデータのガードインターバルとしてコピーされるデータ部分の電力を２倍とする電力逓倍手段と、
前記電力逓倍手段の出力する電力を加算し１フレーム分の平均電力を得る加算平均手段と、
前記第２のフレームメモリから読み出されるデータにガードインターバルを付加し前記加算平均手段からの平均電力で除算して正規化を行うガードインターバル付加及び正規化手段を
有することを特徴とするマルチキャリア送信装置。
【図面の簡単な説明】
【００６３】
【図１】時間方向と周波数方向に拡散するマルチキャリア伝送方法の送信装置の機能概要を示す図である。
【図２】時間方向と周波数方向に拡散するマルチキャリア伝送方法の送信装置の機能ブロック図である。
【図３】フレーム構成を示す図である。
【図４】従来の時間方向と周波数方向に拡散するマルチキャリア伝送方法のマルチキャリア送信装置の一例のブロック図である。
【図５】拡散データ格納メモリのライトタイミングチャートである。
【図６】フレームメモリの構成を示す図である。
【図７】拡散データ格納メモリのデータとフレームメモリへの書き込み番地の対応を示す図である。
【図８】フレームメモリの構成を示す図である。
【図９】平均電力算出部のブロック図である。
【図１０】本発明のマルチキャリア送信装置の第１実施形態のブロック図である。
【図１１】フレームメモリの構成を示す図である。
【図１２】フレームメモリのライトタイミングチャートである。
【図１３】本発明のマルチキャリア送信装置の第２実施形態のブロック図である。
【図１４】フレームメモリの構成を示す図である。
【図１５】フレームメモリのライトタイミングチャートである。
【図１６】本発明のマルチキャリア送信装置の第３実施形態のブロック図である。
【図１７】信号タイミングチャートである。
【図１８】平均電力算出部のブロック図である。
【図１９】平均電力算出処理のフローチャートである。
【符号の説明】
【００６４】
３１  速度変換用メモリ
３２  リードアドレス生成部
３３  乗算器
３４  サブキャリア配置制御部
３５，４３  レジスタ
３６，３９，４５  フレームメモリ
３７，４６  ＩＦＦＴ部
３８  平均電力算出部
４０  ＧＩ付加及び正規化部
４２  サブキャリア配置順リードアドレス生成部
４４  サブキャリア配置順拡散コード生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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