(57)【要約】【課題】ストライプ構造のチャネル形成領域を有する半導体装置において、ソース電位と基板電位を共通でとるための共通のコンタクトホールの小型化を図ることができるようにする。【解決手段】半導体基板でのＮウェル層の表層部に、平面形状が帯状をなすストライプ構造のチャネル形成領域１２、Ｎ＋ソース領域１３、Ｎ＋ドレイン領域２０、ゲート電極が形成されている。Ｐ＋ボディコンタクト領域１４が、チャネル形成領域１２内においてチャネル形成領域１２の延設方向に断続的に延設され、ソース電極についてのＮ＋ソース領域１３との接続を、Ｐ＋ボディコンタクト領域１４の延設方向における隣り合うＰ＋ボディコンタクト領域１４間において行っている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板（４）での第１導電型の半導体領域（１１）の表層部に形成され、平面形状が帯状をなすストライプ構造の第２導電型のチャネル形成領域（１２）と、
前記チャネル形成領域（１２）の表層部に形成された第１導電型のソース領域（１３）と、
前記チャネル形成領域（１２）の表層部に形成され、基板電位をとるための第２導電型のボディコンタクト領域（１４）と、
前記半導体基板（４）での第１導電型の半導体領域（１１）の表層部において前記チャネル形成領域（１２）とは離間した位置に形成された第１導電型のドレイン領域（２０）と、
前記第１導電型の半導体領域（１１）の表面側において少なくとも前記チャネル形成領域（１２）の一部領域に対しゲート絶縁膜（１５）を介して配置されたゲート電極（１６）と、
前記第１導電型の半導体領域（１１）の表面側においてコンタクトホール（１９）を通して、前記ソース領域（１３）およびボディコンタクト領域（１４）と接するように配置され、ソース電位と基板電位を共通でとるためのソース電極（１８）と、
を備えた半導体装置であって、
ボディコンタクト領域（１４）を、チャネル形成領域（１２）内において当該チャネル形成領域（１２）の延設方向に断続的に延設し、ソース電極（１８）についてのソース領域（１３）との接続を、ボディコンタクト領域（１４）の延設方向における隣り合うボディコンタクト領域（１４）間において行うようにしたことを特徴とする半導体装置。
【請求項２】
前記チャネル形成領域（１２）の延設方向に直交する方向における、ドレイン電極（２１）を前記ドレイン領域（２０）につなぐためのコンタクトホール（２２）が通る線（Ｌ５）上に、前記ソース電極（１８）を前記ソース領域（１３）およびボディコンタクト領域（１４）につなぐためのコンタクトホール（１９）を配置したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板（４）は、支持基板（１）の上に埋込絶縁膜（２）を介して半導体層（３）を形成することにより構成したＳＯＩ基板であり、前記半導体層（３）において前記埋込絶縁膜（２）に達する素子間分離用トレンチ（６）により囲って素子間分離された領域に、前記チャネル形成領域（１２）、ソース領域（１３）、ボディコンタクト領域（１４）、ドレイン領域（２０）、ゲート電極（１６）、および、ソース電極（１８）を形成してなることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
特許文献１にはストライプ型ＬＤＭＯＳトランジスタが開示されている。この特許文献１における段落番号［０００２］には、基板電位に関してソースセルにおいてＮ＋ソース領域とＰ＋ボディコンタクト領域を形成して、Ｎ＋ソース領域とＰ＋ボディコンタクト領域とを、共通のコンタクトホールを通してソース電極と接続してソースと共通で基板電位をとる構成が示されている（同特許文献１の図２１参照）。
【特許文献１】特許番号第３６２２６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、ソースセルにおいてＮ＋ソース領域とＰ＋ボディコンタクト領域の電気的接続を確保するためのコンタクトホールのサイズが大きくなる（セルピッチが大きくなる）。その結果、素子が大きくなってしまう。また、セルピッチが大きくなることによりオン抵抗が高くなってしまう。
【０００４】
本発明は、上記問題点に着目してなされたものであり、その目的は、ストライプ構造のチャネル形成領域を有する半導体装置において、ソース電位と基板電位を共通でとるための共通のコンタクトホールの小型化を図ることができるようにすることにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、請求項１に記載の発明では、図９に示すように、ボディコンタクト領域（１４）を、チャネル形成領域内において当該チャネル形成領域の延設方向（Ｙ方向）に断続的に延設し、ソース電極（１８）についてのソース領域（１３）との接続を、ボディコンタクト領域（１４）の延設方向（Ｙ方向）における隣り合うボディコンタクト領域（１４）間において行うようにしたことを要旨とする。
【０００６】
請求項１に記載の発明によれば、図１０に示すように、ボディコンタクト領域（１４）を、チャネル形成領域内において当該チャネル形成領域の延設方向（Ｙ方向）に連続的に延設し、ソース電極（１８）についてのソース領域（１３）との接続を、ボディコンタクト領域（１４）の側面部において行う場合に比べ、ストライプ構造のチャネル形成領域を有する半導体装置において、ソース電位と基板電位を共通でとるための共通のコンタクトホール（１９）の小型化を図ることができ、素子サイズを小さくすることができる。
【０００７】
請求項２に記載のように、請求項１に記載の半導体装置において、チャネル形成領域の延設方向に直交する方向における、ドレイン電極を前記ドレイン領域につなぐためのコンタクトホールが通る線上に、前記ソース電極を前記ソース領域およびボディコンタクト領域につなぐためのコンタクトホールを配置することにより、サージによるソース・ドレイン間に流れる電流経路の短縮化を図ることができる。その結果として、ＥＳＤ耐量の低下を抑制することができる。
【０００８】
請求項３に記載のように、請求項１または２に記載の半導体装置において、半導体基板は、支持基板の上に埋込絶縁膜を介して半導体層を形成することにより構成したＳＯＩ基板であり、前記半導体層において前記埋込絶縁膜に達する素子間分離用トレンチにより囲って素子間分離された領域に、前記チャネル形成領域、ソース領域、ボディコンタクト領域、ドレイン領域、ゲート電極、および、ソース電極を形成すると、トレンチにより他の素子と分離されているため発熱による他の素子への影響を与えないようにすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、本実施形態における半導体装置の基板表面部での平面図である。図２には図１のＡ−Ａ線での縦断面を示し、特に、ソースセル・ドレインセルを主に表す縦断面図である。図３には図１のＢ−Ｂ線での縦断面を示す。
【００１０】
本実施形態における半導体装置は複合ＩＣであり、バイポーラトランジスタとＭＯＳトランジスタが１チップ内に作り込まれている。ＭＯＳトランジスタは、ストライプ構造のＬＤＭＯＳトランジスタであり、かつ、Ｎチャネルトランジスタである。
【００１１】
図２，３に示すように、本実施形態においては、半導体基板４として、支持基板（シリコン基板）１の上に埋込絶縁膜としての埋込酸化膜２を介してＮ型シリコン層３を形成したＳＯＩ基板を用いている。半導体基板（ＳＯＩ基板）４におけるシリコン層３の厚みは１４μｍである。また、Ｎ型シリコン層３の底部にはＮ＋埋込層５が形成されている。
【００１２】
Ｎ型シリコン層３において埋込酸化膜２に達する素子間分離用トレンチ６が形成され、当該トレンチ６によって囲まれた領域がＬＤＭＯＳトランジスタ形成領域（島）となっている。つまり、素子間分離用トレンチ６が環状に形成され、ＬＤＭＯＳトランジスタ形成領域（島）が区画形成されている。トレンチ６の幅は２μｍとしている。素子間分離用トレンチ６内にはシリコン酸化膜７が埋め込まれている。
【００１３】
同様に、トレンチにより素子間分離されたバイポーラトランジスタ形成領域（島）においてバイポーラトランジスタ（図示略）が形成されており、同バイポーラトランジスタ形成領域（島）においてＮ＋埋込層５が形成されている。
【００１４】
ＬＤＭＯＳトランジスタ形成領域（島）においては、以下のＬＤＭＯＳトランジスタが形成されている。
図２に示すように、ＬＤＭＯＳトランジスタ形成領域（島）においてＮ型シリコン層３にディープＰ領域１０が全域にわたり形成されている。また、ディープＰ領域１０よりも浅く第１導電型の半導体領域としてのＮウェル層１１が全域にわたり形成されている。
【００１５】
図２，３に示すように、ソースセルにおいて、Ｎウェル層１１の表層部にはＰ型のチャネル形成領域（Ｐウェル層）１２が形成され、このチャネル形成領域１２はディープＰ領域１０とつながっている。チャネル形成領域１２は、図１に示すように、平面形状が帯状をなすストライプ構造を有し、図中のＹ方向に直線的に延びている。
【００１６】
図３に示すように、Ｐ型のチャネル形成領域（Ｐウェル領域）１２の表層部にはＮ＋ソース領域１３が形成されている。Ｎ＋ソース領域１３は、図１に示すように、チャネル形成領域１２内においてチャネル形成領域１２と同様にＹ方向に直線的に延びている。
【００１７】
また、図２に示すように、チャネル形成領域１２の表層部には、基板電位をとるためのＰ＋ボディコンタクト領域１４が形成され、Ｐ＋ボディコンタクト領域１４の底面においてチャネル形成領域１２と接している。Ｐ＋ボディコンタクト領域１４は、図１に示すように、直線的に延びるＰ型のチャネル形成領域１２内においてチャネル形成領域１２の延設方向（Ｙ方向）に断続的に延設されている。各Ｐ＋ボディコンタクト領域１４の長さは等しく、各々のＰ＋ボディコンタクト領域１４の長さをＬ１としている。当然、ボディコンタクト領域１４の延設方向（Ｙ方向）における隣り合うボディコンタクト領域１４間にはＮ＋ソース領域１３が形成されている（図３参照）。
【００１８】
図３において、Ｎウェル層１１の表面側（上面側）において、少なくともチャネル形成領域１２の一部領域に対しゲート絶縁膜としてのゲート酸化膜１５を介してポリシリコンゲート電極１６が配置されている。このポリシリコンゲート電極１６はシリコン酸化膜１７にて覆われている。さらに、Ｎウェル層１１の表面側（上面側）において、シリコン酸化膜１７の上には、ソース電位と基板電位を共通でとるためのソース電極１８がコンタクトホール１９を通して、Ｎ＋ソース領域１３およびＰ＋ボディコンタクト領域１４と接するように配置されている（図２，３参照）。
【００１９】
ソースセル（チャネル形成領域１２）のレイアウトに関して、図１に示すように、直線的に延びるソースセル（チャネル形成領域１２）の列が、多数並設されている。
図２に示すように、ドレインセルにおいて、Ｎウェル層１１の表層部にはＮ＋ドレイン領域２０がチャネル形成領域１２とは離間した位置に形成されている。Ｎウェル層１１上に配したシリコン酸化膜１７の上にはドレイン電極２１が配置されており、このドレイン電極２１はコンタクトホール２２を通してＮ＋ドレイン領域２０と接触している。
【００２０】
ドレインセル（Ｎ＋ドレイン領域２０）のレイアウトに関して、図１に示すように、直線的に延びるドレインセル（Ｎ＋ドレイン領域２０）の列が、多数並設され、かつ、ソースセル（チャネル形成領域１２）の列とは交互に配置されている。
【００２１】
また、図２，３に示すように、ソース・ドレインセル間にはＬＯＣＯＳ酸化膜３０が形成されている。
このようなＭＯＳＦＥＴにおいては、図３に示すように、ポリシリコンゲート電極１６への電圧印加により、ドレイン電極２１から電流が、Ｎ＋ドレイン領域２０→Ｎウェル層１１→チャネル形成領域（Ｐウェル領域）１２の表層部→Ｎ＋ソース領域１３→ソース電極１８へと流れる。
【００２２】
ここで、本実施形態においては、図９に示すように、Ｐ＋ボディコンタクト領域１４を、直線的に延びるＰ型のチャネル形成領域１２内においてチャネル形成領域１２の延設方向（図中のＹ方向）に断続的に延設し、ソース電極１８についてのＮ＋ソース領域１３との接続を、図中、領域Ｓ１０で示すごとく、Ｐ＋ボディコンタクト領域１４の延設方向（図中のＹ方向）における隣り合うＰ＋ボディコンタクト領域１４間において行うようにしている。
【００２３】
比較例を、図６，７，８を用いて説明する。図６は比較例の半導体装置の平面図であり、図７は図６のＡ−Ａ線での縦断面図であり、図８は図６のＢ−Ｂ線での縦断面図である。
【００２４】
図６の平面図において、ソースセルとドレインセルが交互に形成され、ソースセルにおいて帯状のＰ型チャネル形成領域１２がＹ方向に延びており、ストライプ構造を有している。また、図７，８に示すようにＰ型のチャネル形成領域１２内においてその表層部にＮ＋ソース領域１３とＰ＋ボディコンタクト領域１４が形成されている。Ｐ＋ボディコンタクト領域１４は図６に示すようにＹ方向に直線的につながった状態で延設されている。一方、図７，８に示すように、ドレインセルにおいて表層部にＮ＋ドレイン領域２０が形成され、図６に示すように、帯状のＮ＋ドレイン領域２０がＹ方向に延びている。
【００２５】
このようにして、比較例を示す図１０においては、Ｐ＋ボディコンタクト領域１４を、直線的に延びるチャネル形成領域１２内において当該チャネル形成領域１２の延設方向（図中のＹ方向）に連続的に延設し、ソース電極１８についてのソース領域１３との接続を、図中、領域Ｓ２０で示すごとく、Ｐ＋ボディコンタクト領域１４の側面部において行っている。
【００２６】
図９と図１０の比較において、図９に示す本実施形態においては、Ｐ＋ボディコンタクト領域１４の横方向（Ｘ方向）の距離が省略できるため、図１に示すセルピッチＰ１を小さくできる（素子サイズを小さくすることができる）。その結果、オン抵抗を高くすることなく、小型化できることとなる。
【００２７】
具体的には、ソースセルでのコンタクトサイズ、即ち、コンタクトホール１９の幅について、図１０でのコンタクトホール１９の幅Ｗ２０に比べ図９でのコンタクトホール１９の幅Ｗ１０を１／２にすることができる。
【００２８】
また、本実施形態においては、図９においてＬＤＭＯＳのソースセルでのコンタクトホール１９の縦横のサイズが、Ｌ１０＝３．８μｍ、Ｗ１０＝０．８μｍであり、また、図１においてセルピッチＰ１が１０μｍである。このようにして、図１の実施形態でのセルピッチＰ１と図６の比較例でのセルピッチＰ１０の比較において、実施形態でのセルピッチＰ１を図６の比較例でセルピッチＰ１０に比べ１０％の縮小化を図ることができた。なお、ソースセルでのコンタクトホール１９の縦横サイズＬ１０，Ｗ１０は、上記以外のサイズでも特に構わない。
【００２９】
また、本実施形態でのＬＤＭＯＳは、図１においてコンタクトホール２２の中心とコンタクトホール１９の中心との位置関係として、Ｘ方向におけるコンタクトホール２２の中心が通る線Ｌ５上にコンタクトホール１９の中心が位置している。このように、チャネル形成領域１２の延設方向（Ｙ方向）に直交する方向（Ｘ方向）における、ドレイン電極２１をＮ＋ドレイン領域２０につなぐためのコンタクトホール２２が通る線Ｌ５上に、ソース電極１８をＮ＋ソース領域１３およびＰ＋ボディコンタクト領域１４につなぐためのコンタクトホール１９を配置している。つまり、ドレインコンタクトホール２２の横にソースコンタクトホール１９を設置している。これにより、サージによるソース・ドレイン間に流れる電流経路の短縮化を図ることができる。詳しくは、サージ電流は図２に示すように、ドレイン電極２１→Ｎ＋ドレイン領域２０→Ｎウェル層１１→ディープＰ領域１０→チャネル形成領域１２→Ｐ＋ボディコンタクト領域１４→ソース電極１８の経路で流れる。このサージ電流の経路が最短距離となり、サージ電流経路が短く、ＥＳＤ耐量が小さくならないようにすることができる。
【００３０】
また、本実施形態でのＬＤＭＯＳは、ＳＯＩ基板である半導体基板４上に形成し、ＬＤＭＯＳの周囲をトレンチ６で囲むことにより他の素子と分離されているため、ＬＤＭＯＳから発生する熱が他の素子に影響を与えにくい構造となっている。つまり、通常のシリコン基板上にＬＤＭＯＳを形成した場合、発熱によりＳｉ（シリコン）を通じて熱が伝わり他の素子へ悪影響を及ぼすことがあるが、本実施形態においてはこれを回避することができる。
【００３１】
図１に示した構造の耐圧、オン抵抗Ｒｏｎの測定結果を、図４，５に示す。詳しくは、図４において横軸にボディコンタクト領域１４の長さＬ１（図１参照）をとり、縦軸に耐圧をとっている。図５において横軸にボディコンタクト領域１４の長さＬ１（図１参照）をとり、縦軸にオン抵抗Ｒｏｎをとっている。この図４，５から、オン抵抗、耐圧はボディコンタクト領域１４の長さＬ１により制御が可能であることが分かる。
【００３２】
上記実施形態によれば、以下のような効果を得ることができる。
（１）ボディコンタクト領域１４を、チャネル形成領域１２内においてチャネル形成領域１２の延設方向に断続的に延設し、ソース電極１８についてのソース領域１３との接続を、ボディコンタクト領域１４の延設方向における隣り合うボディコンタクト領域１４間において行うようにしたので、ストライプ構造のチャネル形成領域１２を有する半導体装置において、ソース電位と基板電位を共通でとるための共通のコンタクトホール１９の小型化を図ることができ、素子サイズを小さくすることができる。また、セルピッチを小さくできるためオン抵抗を高くすることなく小型化できる。さらに、ボディコンタクト領域１４の長さＬ１によりオン抵抗、耐圧を制御できる。
【００３３】
（２）チャネル形成領域１２の延設方向に直交する方向における、ドレイン電極２１をＮ＋ドレイン領域２０につなぐためのコンタクトホール２２が通る線Ｌ５上に、ソース電極１８をＮ＋ソース領域１３およびＰ＋ボディコンタクト領域１４につなぐためのコンタクトホール１９を配置したので、サージによるソース・ドレイン間に流れる電流経路の短縮化を図ることができる。その結果として、ＥＳＤ耐量の低下を抑制することができる。
【００３４】
（３）半導体基板４は、支持基板１の上に埋込酸化膜（埋込絶縁膜）２を介して半導体層としてのシリコン層３を形成することにより構成したＳＯＩ基板であり、シリコン層３において埋込酸化膜２に達する素子間分離用トレンチ６により囲って素子間分離された領域に、チャネル形成領域１２、ソース領域１３、ボディコンタクト領域１４、ドレイン領域２０、ゲート電極１６、および、ソース電極１８を形成したので、ＬＤＭＯＳはＳＯＩ基板上に形成され、トレンチ６により他の素子と分離されているため発熱による他の素子への影響を与えないようにすることができる。
【００３５】
なお、これまでの説明ではＮチャネルＬＤＭＯＳの場合を示したが、ＰチャネルＬＤＭＯＳでもよい。即ち、上記した例では第１導電型がＮ型、第２導電型がＰ型であったが、これを逆にして、第１導電型がＰ型、第２導電型がＮ型としてもよい。
【図面の簡単な説明】
【００３６】
【図１】実施形態における半導体装置の平面図。
【図２】図１のＡ−Ａ線での縦断面図。
【図３】図１のＢ−Ｂ線での縦断面図。
【図４】ボディコンタクト領域の長さを変えたときの耐圧の測定結果を示す図。
【図５】ボディコンタクト領域の長さを変えたときのオン抵抗の測定結果を示す図。
【図６】比較のための半導体装置の平面図。
【図７】図６のＡ−Ａ線での縦断面図。
【図８】図６のＢ−Ｂ線での縦断面図。
【図９】実施形態における半導体装置のソースセル部の平面および断面構造図。
【図１０】比較のための半導体装置のソースセル部の平面および断面構造図。
【符号の説明】
【００３７】
１…支持基板、２…埋込酸化膜、３…シリコン層、４…半導体基板、６…素子間分離用トレンチ、１１…Ｎウェル層、１２…チャネル形成領域、１３…Ｎ＋ソース領域、１４…Ｐ＋ボディコンタクト領域、１５…ゲート酸化膜、１６…ゲート電極、１８…ソース電極、１９…コンタクトホール、２０…Ｎ＋ドレイン領域、２１…ドレイン電極、２２…コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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