(57)【要約】【課題】ディスターブ特性を向上させることが可能なＮＡＮＤフラッシュメモリ素子およびその製造方法を提供すること。【解決手段】ドレイン選択トランジスタＤＳＬ、ソース選択トランジスタＳＳＬおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含む、ＮＡＮＤフラッシュメモリ素子の製造方法を提供する。【選択図】図６
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【特許請求の範囲】
【請求項１】
ドレイン選択トランジスタ、ソース選択トランジスタおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、
前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含むことを特徴とする、ＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項２】
前記酸化膜は、前記ソース選択トランジスタをオープンするマスクを形成し、全面に酸素イオンを注入して形成することを特徴とする、請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項３】
前記酸化膜を、前記ソース選択トランジスタのソースおよびドレイン接合より薄い深さに形成することを特徴とする、請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項４】
ソース選択トランジスタ、ドレイン選択トランジスタおよびこれらの間に直列に連結されたメモリセルと、
前記ソース選択トランジスタのゲート両側の前記半導体基板内に形成された酸化膜とから構成されることを特徴とする、ＮＡＮＤフラッシュメモリ素子。
【請求項５】
前記酸化膜は、前記ソース選択トランジスタのソースおよびドレイン接合より薄い深さを持つことを特徴とする、請求項４に記載のＮＡＮＤフラッシュメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子およびその製造方法に係り、特に、プログラムディスターブ(program disturb)特性を向上させるためのＮＡＮＤフラッシュメモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、ＤＲＡＭやＳＲＡＭなどのように時間経過に伴ってデータを失ってしまう揮発性でありながらデータの入出力が速いＲＡＭ製品と、データを一度入力すればその状態を保つことはできるが、入出力の遅いＲＯＭ製品に大別される。
【０００３】
このようなＲＯＭ製品の中でも、電気的にデータの入出力が可能なフラッシュメモリ素子に対する需要が増加している。フラッシュメモリ素子は、回路ボードから除去しないながらも高速で電気的消去が可能な素子であって、メモリセルの構造が簡単であって単位メモリ当りの製造コストが低く且つデータを保持するためのリフレッシュ機能が不要であるという利点がある。
【０００４】
フラッシュメモリのセル構造は、ＮＯＲ型とＮＡＮＤ型に分類される。ところが、ＮＯＲ型は、２セル当り１つのコンタクトが必要であり、高集積化に不利であるが、セル電流が大きくて高速化に有利であるという利点を有し、ＮＡＮＤ型は、セル電流が少なくて高速化に不利であるが、多数のセルが一つのコンタクトを共有して高集積化に有利であるという利点を持つ。したがって、ＮＡＮＤ型フラッシュメモリ素子は、最近、ＭＰ３、デジタルカメラなどに使用されるなど次世代メモリ素子として脚光を浴びている。
【０００５】
通常のＮＡＮＤ型フラッシュセルアレイの断面図および等価回路図を図１および図２に示した。
【０００６】
図１および図２を参照すると、ＮＡＮＤ型フラッシュメモリセルアレイは、単位ストリングを選択するためのドレイン選択トランジスタ(Drain Selective Transistor：ＤＳＴ)とグラウンドを選択するためのソース選択トランジスタ(SourceSelective Transistor：ＳＳＴ)との間に、フローティングゲート１８とコントロールゲート２２が積層された構造のメモリセルトランジスタＭＣ１、．．．、ＭＣ１６が直列に連結されることにより、１本のストリングを構成する。
【０００７】
前記ストリングは、多数がビットラインＢ／Ｌ１、Ｂ／Ｌ２、．．．．に並列に連結されて一つのブロックを構成し、ブロックは、ビットラインコンタクトを中心として対称的に配置される。
【０００８】
前記トランジスタが行と列のマトリックス状に配列される。同一の列に配列されたドレイン選択トランジスタＤＳＴおよびソース選択トランジスタＳＳＴのゲートは、それぞれドレイン選択ラインＤＳＬおよびソース選択ラインＳＳＬと接続される。また、同一の列に配列されたメモリセルトランジスタＭＣ１、．．．、ＭＣ１６のゲートは、対応する多数のワードラインＷ／Ｌ１、．．．、Ｗ／Ｌ１６に接続される。
【０００９】
そして、前記ドレイン選択トランジスタＤＳＴのドレインにはビットラインＢ／Ｌが連結され、ソース選択トランジスタＳＳＴのソースには共通ソースラインＣＳＬが連結される。
【００１０】
前記メモリセルトランジスタＭＣ１、．．．、ＭＣ１６は、半導体基板１０上にトンネル酸化膜１６を介して形成されたフローティングゲート１８と、前記フローティングゲート１８上に層間誘電膜２０を介して形成されたコントロールゲート２２とが積層された構造で形成される。前記フローティングゲート１８は、アクティブ領域からアクティブ領域の両側に存在するフィールド領域の一部の縁部にわたって形成されることにより、隣り合ったセルトランジスタのフローティングゲート１８と隔離される。前記コントロールゲート２２は、フィールド領域を介して独立に形成されたフローティングゲート１８を含んで、隣り合ったセルトランジスタのコントロールゲート２２と連結されることにより、ワードラインを形成する。
【００１１】
前記選択トランジスタＤＳＴ、ＳＳＴは、データを格納するフローティングゲートが不要なトランジスタなので、セルアレイ内のフィールド領域上でバッティングコンタクト(butting contact)を介して前記フローティングゲート１８と前記コントロールゲート２２とを金属線によって連結する。したがって、前記選択トランジスタＤＳＴ、ＳＳＴは、電気的には１層のゲートを持つＭＯＳトランジスタとして動作する。
【００１２】
次に、上述した構造を持つＮＡＮＤフラッシュメモリ素子のプログラム動作を説明する。
【００１３】
選択されたメモリセルトランジスタと連結されたビットラインに０Ｖの電圧を印加し、選択されていないメモリセルトランジスタと連結されたビットラインに電源電圧Ｖｃｃを印加し、選択されたメモリセルトランジスタと連結されたワードラインにプログラム電圧Ｖｐｇｍを印加することにより、メモリセルトランジスタのチャネル領域とコントロールゲート間の高い電圧差によるＦＮ(Fowler-Nordheim)トンネリングによってチャネル領域の電子をフローティングゲート内に注入する。この際、ビットラインとグラウンドノードとの間に位置する多数のメモリセルトランジスタのうち、選択されていないメモリセルトランジスタに連結されるワードラインには、選択されたビットラインに印加されるデータ（０Ｖ）を選択メモリセルトランジスタに伝達するためのパス電圧Ｖｐａｓｓを印加する。
【００１４】
一方、選択されたワードラインおよび選択されていないビットラインに連結された非選択メモリセルトランジスタが受けるプログラムディスターブ(program disturb)を防止するために、非選択メモリセルトランジスタがプログラムされることを禁止しなければならない。
【００１５】
選択されたワードラインおよび選択されていないビットラインに連結された非選択メモリセルトランジスタのチャネル電圧Ｖｃｈを上昇(boosting)させ、非選択メモリセルトランジスタがプログラムされる現象を防止する。
【００１６】
図３は選択されたワードラインＷ／Ｌ１および選択されていないビットラインに連結されたストリングの状態を示す図であって、選択されたＷ／Ｌ１に連結された非選択メモリセルトランジスタのプログラムを禁止させるために、当該ストリングのチャネル電圧Ｖｃｈは、ハイレベルにブーストさせた。
【００１７】
この際、前記ソース選択トランジスタＳＳＴのゲートに印加される０Ｖの電圧とハイレベルにブーストされたチャネル間の電圧差によって、前記ソース選択トランジスタＳＳＴのジャンクションオーバーラップ領域で強い電場が形成されることになる。この電場によってホットキャリアが発生する。
【００１８】
前記ホットキャリアのうち、正孔は基板バイアスに影響されて基板側に移動し、電子は前記電場によってストリングの内部に移動する。
【００１９】
一方、選択されたＷ／Ｌ１に連結された非選択メモリセルトランジスタＭＣ１のゲートに印加される１６〜１８Ｖのプログラム電圧によってフローティングゲート１８の方向に強い垂直電界(vertical E-field)が形成され、この垂直電界の影響により前記ストリングの内部に移動した電子は、非選択メモリセルトランジスタＭＣ１のフローティングゲート１８に注入される。すなわち、プログラムディスターブが発生する。
【００２０】
図４はソース選択トランジスタＳＳＴに隣接したメモリセルトランジスタＭＣ１のディスターブ特性を示すグラフ、図５はＭＣ１を除いた残りのメモリセルトランジスタのディスターブ特性を示すグラフである。
【００２１】
図４および図５によれば、他のメモリセルに比べてＭＣ１のディスターブ特性がさらに悪化していることを確認することができる。
【００２２】
ソース選択トランジスタＳＳＴに隣接したメモリセルトランジスタＭＣ１のディスターブ特性劣化現象は、デバイスの微細化が進むほどさらに激しくなって素子の特性および信頼性を制約する。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
そこで、本発明の目的は、ディスターブ特性を向上させることが可能なＮＡＮＤフラッシュメモリ素子およびその製造方法を提供することにある。
【００２４】
また、本発明の他の目的は、素子の特性および信頼性を向上させることにある。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明のある観点によれば、ドレイン選択トランジスタＤＳＬ、ソース選択トランジスタＳＳＬおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含む、ＮＡＮＤフラッシュメモリ素子の製造方法が提供される。
【００２６】
また、本発明の他の観点によれば、ソース選択トランジスタ、ドレイン選択トランジスタおよびこれらの間に直列に連結されたメモリセルと、前記ソース選択トランジスタのゲート両側の前記半導体基板内に形成された酸化膜とから構成される、ＮＡＮＤフラッシュメモリ素子が提供される。
【発明の効果】
【００２７】
上述したように、本発明は、次の効果がある。
【００２８】
１）選択されたＷ／Ｌの非選択ビットラインに連結された非選択メモリセルトランジスタＭＣ１と隣接するソース選択トランジスタのジャンクションオーバーラップ領域に電場の強さを減らすことができる。よって、ホットキャリアの発生を減らすことができるので、プログラムディスターブ特性を向上させることができる。
【００２９】
２）プログラムディスターブ特性を向上させることができるので、素子の特性および信頼性を向上させることができる。
【００３０】
３）プログラムディスターブ特性を向上させることができるので、フラッシュメモリ素子のプログラム速度を向上させることができる。
【００３１】
４）デバイスの微細化が進むほどさらに劣化するプログラムディスターブ特性を向上させることができるので、高集積メモリセルの製造が容易になる。
【発明を実施するための最良の形態】
【００３２】
以下に添付図面を参照しながら、本発明の好適な実施例を説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
【００３３】
図６は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【００３４】
本発明に係るフラッシュメモリ素子は、図６ｃに示すように、半導体基板６０にドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に連結されたメモリセルトランジスタＭＣ１、．．．、ＭＣ１６と、前記ソース選択トランジスタＳＳＴのゲート両側の半導体基板６０内に薄い深さに形成される酸化膜６６とから構成される。この際、前記酸化膜６６の深さは、前記ソース選択トランジスタＳＳＴのソースおよびドレイン接合６５の深さより薄くなければならない。
【００３５】
このようなフラッシュメモリ素子の製造のためには、まず、図６ａを参照すると、半導体基板６０に、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に連結されたメモリセルトランジスタＭＣ１、．．．、ＭＣ１６を形成する。
【００３６】
すなわち、半導体基板６０上にトンネル酸化膜６１とフローティングゲート用導電膜６２と層間誘電膜６３を順次形成し、ドレイン選択トランジスタおよびソース選択トランジスタが形成されるべき部分の層間誘電膜６３を一部除去した後、全面にポリシリコン膜とタングステンシリサイド膜を順次蒸着してコントロールゲート膜６４を形成し、前記コントロールゲート膜６４と層間誘電膜６３とフローティングゲート用導電膜６２を選択的にエッチングしてドレイン選択トランジスタ、ソース選択トランジスタおよびメモリセルトランジスタのゲートを形成する。
【００３７】
その後、前記ゲートをイオン注入マスクとして全面にイオンを注入してソースおよびドレイン接合６５を形成することにより、ソース選択トランジスタＳＳＴ、ドレイン選択トランジスタＤＳＴおよびこれらの間に直列に連結されるメモリセルトランジスタＭＣ１、．．．、ＭＣ１６を形成する。
【００３８】
次いで、図６ｂに示すように、半導体基板６０上にフォトレジストＰＲを塗布し、露光および現像工程によって、前記ソース選択トランジスタＳＳＴが露出（オープン）するように前記フォトレジストＰＲをパターニングする。
【００３９】
その後、パターニングされたフォトレジストＰＲをマスクとして酸素イオンを注入する。
【００４０】
この際、前記酸素が半導体基板６０の表面にのみ注入できるように、低いエネルギーを用いて酸素を注入する。
【００４１】
その結果、図６ｃに示すように、前記ソース選択トランジスタＳＳＴのゲート両側の半導体基板６０内に薄い深さの酸化膜６６が形成される。この際、前記酸化膜６６の深さは、前記ソース選択トランジスタＳＳＴのソースおよびドレイン接合６５の深さより薄くなければならない。
【００４２】
このように素子を構成する場合、ソース選択トランジスタＳＳＴのゲートに印加される０Ｖの電圧とチャネル電圧Ｖｃｈ間の差があっても、前記酸化膜６６によって前記ソース選択トランジスタＳＳＴのジャンクションオーバーラップ(junction overlap region)領域に電場の強さを減らすことができる。
【００４３】
したがって、ＧＩＤＬの主原因であるホットキャリアの発生を抑制させることができるので、ディスターブ特性を向上させることができる。
【００４４】
本発明は、１６本のストリングを有するフラッシュメモリ素子の場合に限って説明したが、３２本およびそれ以上のストリングを有するフラッシュメモリ素子にも適用可能であることは当たり前である。
【図面の簡単な説明】
【００４５】
【図１】通常のＮＡＮＤフラッシュメモリセルアレイの垂直構造物を示す断面図である。
【図２】図１に示したＮＡＮＤフラッシュセルアレイの等価回路図である。
【図３】選択されたワードライン１（Ｗ／Ｌ１）および選択されていないビットラインに連結されたストリングの状態を示す図である。
【図４】ソース選択トランジスタ（ＳＳＴ）に隣接したメモリセルトランジスタ（ＭＣ１）のディスターブ特性を示すグラフである。
【図５】ＭＣ１を除いた残りのメモリセルトランジスタのディスターブ特性を示すグラフである。
【図６】本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【符号の説明】
【００４６】
６０    半導体基板
６１    トンネル酸化膜
６２    フローティングゲート用導電膜
６３    層間誘電膜
６４    コントロールゲート膜
６５    ソースおよびドレイン接合
６６    酸化膜
【図１】
2007013078.tif 000003
【図２】
2007013078.tif 000004
【図３】
2007013078.tif 000005
【図４】
2007013078.tif 000006
【図５】
2007013078.tif 000007
【図６】
2007013078.tif 000008