(57)【要約】【課題】ハードマクロと外部端子間の配線接続を検証することができ、かつ、テスト専用の外部端子数を抑制することができる半導体集積回路及びそのテスト方法を提供すること。【解決手段】本発明にかかる半導体集積回路は、ノーマル外部入力端子１０１とハードマクロ１１０内の内部ロジック１３０を介さずに接続されたスルーパステスト出力端子１１１と、ノーマル外部出力端子１０２とハードマクロ１１０内の内部ロジックを介さずに接続されたスルーパステスト入力端子１１２と、スルーパステストを実施する場合に、スルーパステスト出力端子１１１とスルーパステスト入力端子１１２を接続する接続回路１２０とを備えたものである。【選択図】図１
2007212273.tif 000002
【特許請求の範囲】
【請求項１】
ノーマル外部入力端子とハードマクロ内の内部ロジックを介さずに接続されたスルーパステスト出力端子と、
ノーマル外部出力端子と前記ハードマクロ内の内部ロジックを介さずに接続されたスルーパステスト入力端子と、
スルーパステストを実施する場合に、前記スルーパステスト出力端子と前記スルーパステスト入力端子を接続する接続回路とを備えた半導体集積回路。
【請求項２】
前記接続回路はセレクタで構成され、当該セレクタは前記スルーパステスト出力端子と接続された複数の配線の一部を選択し、前記スルーパステスト入力端子に入力することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記スルーパステスト出力端子数よりも前記スルーパステスト入力端子数の方が多い場合に、前記接続回路は、前記スルーパステスト出力端子に含まれる１つの端子を前記スルーパステスト入力端子に含まれる複数の端子に分岐接続したことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
ノーマル外部入力端子から入力されたテストパターンが、ハードマクロ内の内部ロジックを介さずに、スルーパステスト出力端子へ伝達され、
前記スルーパステスト出力端子へ伝達されたテストパターンが、前記スルーパステスト出力端子とスルーパステスト入力端子を介し、スルーパステスト入力端子へ伝達され、
前記スルーパステスト入力端子へ伝達されたテストパターンが、ハードマクロ内の内部ロジックを介さずに、ノーマル外部出力端子へ出力される半導体集積回路のテスト方法。
【請求項５】
複数の前記スルーパステスト出力端子の各々から出力されたテストパターンの一部を選択し、前記スルーパステスト入力端子に入力することを特徴とする請求項４に記載の半導体集積回路のテスト方法。
【請求項６】
前記スルーパステスト出力端子数よりも前記スルーパステスト入力端子数の方が多い場合に、前記スルーパステスト出力端子に含まれる1つの端子から出力されたテストパターンを前記スルーパステスト入力端子に含まれる複数の端子に入力したことを特徴とする請求項４に記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びそのテスト方法に関し、特にテスト回路を内蔵したハードマクロを備えた半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路のシステム化及び大規模化が進んでおり、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）等をはじめ、画像処理やインターフェイスなどの大規模な回路をハードマクロ化して半導体集積回路を構成することが一般的となっている。これらの大規模ハードマクロを搭載した半導体集積回路では、ハードマクロ間の配線接続及びハードマクロと外部端子間の配線接続を、一般的なスキャンテストにより検証することができない。そのため、ハードマクロ内部又は外部にテスト回路を設けることにより、上記配線接続テストを実施している。
【０００３】
特許文献１には、ハードマクロ間の配線接続テストを容易にするために、ハードマクロ毎にテスト回路を内蔵した半導体集積回路及びそのテスト方法が記載されている。しかし、特許文献１では、ハードマクロ間の配線接続テストのみを対象としており、ハードマクロと外部端子間の配線接続テストは対象としていない。ハードマクロと外部端子間の配線接続を検証するためには、従来、以下に示す２つの方法が採用されている。本発明では、図３に示すハードマクロ３１０の構成のように、ノーマル外部入力端子３０１から入力した信号がハードマクロ３１０の内部ロジック３３０を介さずにスルーパステスト出力端子３１１に出力されるパス及びスルーパステスト入力端子３１２からノーマル外部出力端子３０２までのパスを利用したテストをスルーパステストと定義する。
【０００４】
第一の方法は、図２に示すように、内部にスルーパステストモードを実行するための回路を備えないハードマクロと外部端子間の配線接続を検証する方法である。図２のハードマクロ２１０と入力バッファ２０３及び出力バッファ２０４との間には、テスト回路２２０が設けられている。テスト回路２２０は、テストモード端子２０５によりモードを切替えることができ、ノーマル外部入力端子２０１及びノーマル外部出力端子２０２双方の配線接続を検証することができる。ノーマル外部入力端子を検証する場合、テストパターンをノーマル外部入力端子２０１から入力し、ノーマル外部出力端子２０２のうちの特定の端子からの出力値と期待値を照合することより、入力バッファ２０３を含むノーマル外部入力端子２０１の配線接続を検証することができる。一方、ノーマル外部出力端子を検証する場合、テストパターンをノーマル外部入力端子２０１のうちの特定の端子から入力し、ノーマル外部出力端子２０２からの出力値と期待値を照合することにより、出力バッファ２０４を含むノーマル外部出力端子２０２の配線接続を検証することができる。
【０００５】
第二の方法は、図３に示すように、スルーパステストモードを実行するための回路を備えたハードマクロと外部端子間の配線接続を検証する方法である。ハードマクロ３１０はスルーパステストモード端子３０５から「１」を入力することにより、スルーパステストモードへ切替えることができる。この場合、スルーパステストモード端子３０５からＡＮＤゲート３１３へ「１」が入力されるため、ノーマル外部入力端子３０１から入力されたテストパターンは、そのままスルーパステスト出力端子３１１を介し、外部端子３０７へ出力される。この出力値と期待値を照合することにより、入力バッファ３０３を含むノーマル外部入力端子３０１の配線接続を検証することができる。また、スルーパステストモード端子３０５からセレクタ３１４へも「１」が入力されるため、外部端子３０８から入力されたテストパターンは、スルーパステスト入力端子３１２を介してセレクタ３１４で選択され、ノーマル外部出力端子３０２へ出力される。この出力値と期待値を照合することにより、出力バッファ３０４を含むノーマル外部出力端子３０２の配線接続を検証することができる。
【特許文献１】特開２００３−４３１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の第一の方法の場合、ハードマクロ２１０はスルーパステストモードを実行するための回路を備えていないため、ノーマル外部入力端子２０１から入力されたテストパターンは、テスト回路２２０を介し、そのままノーマル外部出力端子２０２に出力される。すなわち、テストパターンはテスト回路２２０とハードマクロ２１０間の配線を経由しないため、その間の配線接続を検証することができないという問題点があった。
【０００７】
一方、上記の第二の方法の場合、ノーマル外部入力端子３０１及びノーマル外部出力端子３０２とハードマクロ３１０の間の配線接続を検証することはできる。しかしながら、スルーパステスト入力端子３１２及びスルーパステスト出力端子３１１の数だけテスト専用の外部端子３０７及び外部端子３０８が必要となるという問題点があった。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体集積回路は、ノーマル外部入力端子とハードマクロ内の内部ロジックを介さずに接続されたスルーパステスト出力端子と、ノーマル外部出力端子と前記ハードマクロ内の内部ロジックを介さずに接続されたスルーパステスト入力端子と、スルーパステストを実施する場合に、前記スルーパステスト出力端子と前記スルーパステスト入力端子を接続する接続回路とを備えたものである。
【０００９】
本発明にかかる半導体集積回路のテスト方法は、ノーマル外部入力端子から入力されたテストパターンが、ハードマクロ内の内部ロジックを介さずに、スルーパステスト出力端子へ伝達され、前記スルーパステスト出力端子へ伝達されたテストパターンが、前記スルーパステスト出力端子とスルーパステスト入力端子を介し、スルーパステスト入力端子へ伝達され、前記スルーパステスト入力端子へ伝達されたテストパターンが、ハードマクロ内の内部ロジックを介さずに、ノーマル外部出力端子へ出力されるものである。
【発明の効果】
【００１０】
本発明により、ハードマクロと外部端子間の配線接続を検証することでき、かつ、テスト専用の外部端子数を抑制することができる半導体集積回路及びそのテスト方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の実施の形態について説明する。図１を用いて、本発明の実施の形態にかかる半導体集積回路の構成について説明する。この半導体集積回路は、図１に示すように、ノーマル外部入力端子１０１、ノーマル外部出力端子１０２、入力バッファ１０３、出力バッファ１０４、スルーパステストモード端子１０５、モードセレクト端子１０６、ハードマクロ１１０、セレクタ回路１２０を有している。また、ハードマクロ１１０は、スルーパステスト出力端子１１１、スルーパステスト入力端子１１２、ＡＮＤゲート１１３、セレクタ１１４及び内部ロジック１３０を備えている。なお、簡略化のため、図１は各構成要素が１個の場合を示しているが、各構成要素は複数個であっても良い。
【００１２】
ノーマル外部入力端子１０１は、半導体集積回路の外部から信号を入力するための端子であり、ハードマクロ１１０の内部ロジック１３０へ入力される通常の信号とスルーパステスト用のテストパターンのいずれもが、このノーマル外部入力端子１０１から入力バッファ１０３を介して入力される。
【００１３】
ノーマル外部出力端子１０２は、半導体集積回路の外部へ信号を出力するための端子であり、ハードマクロ１１０の内部ロジック１３０から出力される通常の信号とスルーパステスト用のテストパターンのいずれもが、出力バッファ１０４を介し、このノーマル外部入力端子１０２へ出力される。
【００１４】
スルーパステストモード端子１０５は、ハードマクロ１１０のノーマルモードとスルーパステストモードを切替える信号を入力するための端子である。本実施の形態では、図１に示すように、スルーパステストモード端子１０５へ「０」を入力した場合、ノーマルモードとなり、一方、スルーパステストモード端子１０５へ「１」が入力された場合、スルーパステストモードとなる。
【００１５】
モードセレクト端子１０６は、ハードマクロ１１０のスルーパステスト出力端子１１１とスルーパステスト入力端子１１２を接続するセレクタ回路１２０を切替える信号を入力するための端子である。
【００１６】
ハードマクロ１１０は、例えば、ＣＰＵ、ＲＡＭ等の大規模回路であり、その機能に応じた内部ロジック１３０を備えている。さらに、ノーマル外部入力端子１０１及びノーマル外部出力端子１０２とハードマクロ１１０間の配線接続を検証するためのスルーパステスト用の回路を構成する要素としてスルーパステスト出力端子１１１、スルーパステスト入力端子１１２、ＡＮＤゲート１１３及びセレクタ１１４を備えている。
【００１７】
スルーパステスト出力端子１１１は、従来技術である図３のスルーパステスト出力端子３１１に相当する。しかしながら、本発明の実施の形態では、ノーマル外部入力端子１０１から入力されたテストパターンはノーマル外部出力端子１０２へ出力されるため、当該端子は通過点に過ぎず、テストパターンが当該端子から直接外部端子へ出力される訳ではない。
【００１８】
スルーパステスト入力端子１１２は、従来技術である図３のスルーパステスト入力端子３１２に相当する。しかしながら、本発明の実施の形態では、スルーパステスト出力端子１１１と同様の理由から、当該端子は通過点に過ぎず、テストパターンが外部端子から直接当該端子へ入力される訳ではない。
【００１９】
ＡＮＤゲート１１３へは、スルーパステストモード端子１０５からの信号とノーマル外部入力端子１０１からの信号が入力される。スルーパステストモードの場合、スルーパステストモード端子１０５からの信号が「１」であるため、ノーマル外部入力端子１０１からのテストパターンが、そのままＡＮＤゲート１１３から出力される。
【００２０】
セレクタ１１４は、スルーパステストモード端子１０５からの信号により作動するセレクタである。スルーパステストモードの場合、スルーパステストモード端子１０５からの信号が「１」であるため、スルーパステスト入力端子１１２を介し入力されたテストパターンが選択される。一方、ノーマルモードの場合、内部ロジック１３０を介した信号が選択される。
【００２１】
セレクタ回路１２０は、ハードマクロ１１０のスルーパステスト出力端子１１１とスルーパステスト入力端子１１２を接続する接続回路である。セレクタ回路１２０は、以下に説明するように、スルーパステスト出力端子１１１の数がスルーパステスト入力端子１１２の数よりも多い場合に、必須である。
【００２２】
図４は、ハードマクロ４１０のスルーパステスト出力端子４１１とスルーパステスト入力端子４１２の数が同数の場合の接続形態を模式的に示した図である。この場合、各々のスルーパステスト出力端子４１１を別々のスルーパステスト入力端子４１２に１対１で直接接続すれば良いため、セレクタ回路４２０は必須ではない。
【００２３】
図５は、ハードマクロ５１０のスルーパステスト出力端子５１１の数がスルーパステスト入力端子５１２の数よりも多い場合の接続形態を模式的に示した図である。セレクタ回路５２０は、モードセレクト端子５０６からの信号により切替えることができる複数のマルチプレクサによって構成されている。なお、図５では、スルーパステスト出力端子５１１の数がスルーパステスト入力端子５１２の数の２倍であるため、マルチプレクサの数はスルーパステスト入力端子５１２の数と同じなる。スルーパステスト出力端子５１１の数がスルーパステスト入力端子５１２の数の２倍より少ない場合は、「スルーパステスト出力端指５１１の数−スルーパステスト入力端子５１２の数」の数のマルチプレクサを設け、残りのスルーパステスト出力端子５１１をスルーパステスト入力端子５１２に１対１で直接接続すれば良い。一方、スルーパステスト出力端子５１１の数がスルーパステスト入力端子５１２の数の２倍より多い場合は、モードセレクト信号のビット数を増やし、多段階でマルチプレクサを設けることにより、全てのスルーパステスト出力端子５１１を何れかのスルーパステスト入力端子５１２に接続すれば良い。
【００２４】
図６は、スルーパステスト出力端子６１１の数がスルーテスト入力端子６１２の数より少ない場合の接続形態を模式的に示した図である。スルーパステスト出力端子６１１からの配線を分岐させることにより、全てのスルーパステスト入力端子６１２に何れかのスルーパステスト出力端子６１１を直接接続すれば良いため、セレクタ回路６２０は必須ではない。
【００２５】
図１を用いて、本発明の実施の形態における半導体集積回路の動作フローを説明する。スルーパステストモード端子１０５へ「１」を入力することにより、ハードマクロ１１０はスルーパステストモードとなる。また、モードセレクト端子１０６によりセレクタ回路１２０を切替え、スルーパステスト出力端子１１１とスルーパステスト入力端子１１２の接続の組合せを設定する。
【００２６】
配線接続を検証したいノーマル外部入力端子１０１又は配線接続を検証したいノーマル外部出力端子１０２とセレクタ回路１２０を介して接続されているノーマル外部入力端子１０１から、テストパターンを入力する。テストパターンは、「０→１→０」のように、「０→１」と「１→０」の変化を少なくとも１回ずつは含むものとする。
【００２７】
ノーマル外部入力端子１０１から入力されたテストパターンは、入力バッファ１０３を介し、ＡＮＤゲート１１３へ入力される。このＡＮＤゲート１１３へは、スルーパステストモード端子１０５から「１」が入力されているため、テストパターンはそのままスルーパステスト出力端子１１１へ伝達される。次に、セレクタ回路１２０を介し、スルーパステスト入力端子１１２へ伝達される。セレクタ１１４へもスルーパステストモード端子１０５から「１」が入力されているため、スルーパステスト入力端子１１２を介してセレクタ１１４へ入力されたテストパターンが選択される。そして、出力バッファ１０４を介し、ノーマル外部出力端子１０２へ出力される。この出力値と期待値を照合することにより、入力バッファ１０３を含むノーマル外部入力端子１０１とハードマクロ１１０の間又は出力バッファ１０４を含むノーマル外部出力端子１０２とハードマクロ１１０の間の配線接続を検証することができる。
【００２８】
以上から、本発明により、ノーマル外部入力端子１０１及びノーマル外部出力端子１０２とハードマクロ１１０間の配線接続を容易に検証することができる。また、図３に示した従来技術と異なり、スルーパステスト入力端子１１２及びスルーパステスト出力端子１１１を各々テスト専用の外部端子に接続する必要がなく、テスト専用の外部端子としては、モードセレクト端子１０６を設ければ良いので、テスト専用の外部端子数を最小限に抑えることができる。さらに、ノーマル外部入力端子１０１から入力したテストパターンがそのままノーマル外部出力端子１０２へ出力されるシンプルな構成となっているため、複雑なテストパターンを用意する必要がない。そのため、ハードマクロ１１０に接続される入力バッファ１０２及び出力バッファ１０４の故障も容易に検出することができる。
【００２９】
また、ハードマクロ１１０外部に必要な回路がシンプルであり、容易に設計することができる。さらに、テストパターンが複雑でないため、テストパターン数を減らすことができ、その結果、テストコストを削減することができる。
【００３０】
なお、本発明は、上記の実施の形態に限定される訳ではない。特に、上記実施の形態では、内部ロジックを全く介さないスルーパステストを例示したが、内部ロジックの一部を経由するスルーパステストも本発明に含まれる。また、説明を明確にするため、上記の記載及び図面は、適宜、省略及び簡略化されている。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態にかかる半導体集積回路の概要図である。
【図２】ハードマクロがスルーパスモードを実行するための回路を備えない従来の半導体集積回路の概要図である。
【図３】ハードマクロがスルーパスモードを備えた従来の半導体集積回路の概要図である。
【図４】ハードマクロのスルーパステスト出力端子数とスルーパステスト入力端子数が同じ場合の模式図である。
【図５】ハードマクロのスルーパステスト出力端子数がスルーパステスト入力端子数よりも多い場合の模式図である。
【図６】ハードマクロのスルーパステスト出力端子数がスルーパステスト入力端子数よりも少ない場合の模式図である。
【符号の説明】
【００３２】
１０１、２０１、３０１  ノーマル外部入力端子
１０２、２０２、３０２  ノーマル外部出力端子
１０３、２０３、３０３  入力バッファ
１０４、２０４、３０４  出力バッファ
１０５、３０５  スルーパステストモード端子
１０６、５０６  モードセレクト端子
１１０、２１０、３１０、４１０，５１０，６１０  ハードマクロ
１１１、３１１、４１１，５１１，６１１  スルーパステスト出力端子
１１２、３１２、４１２，５１２，６１２  スルーパステスト入力端子
１１３、３１３  ＡＮＤゲート
１１４、３１４  セレクタ
１２０、４２０，５２０，６２０  セレクタ回路
１３０、３３０  内部ロジック
２０５  テストモード端子
２２０  テスト回路
３０７、３０８  外部端子
【図１】
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【図２】
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【図３】
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【図４】
2007212273.tif 000006
【図５】
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【図６】
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