(57)【要約】【課題】差動増幅回路において消費電力をより低減しかつ高い直流利得を得ること。【解決手段】差動増幅回路中のゲインブースト増幅回路において、１）第６のトランジスタのドレインが、第８のトランジスタのドレインに接続され、かつ、第１０のトランジスタのドレインが、第４のトランジスタのドレインに接続されている。２）第４および第１０のトランジスタのゲート幅（単位ゲート長当たりに換算。以下のゲート幅について同）の合計と第５のトランジスタのゲート幅との比が、第１の電流源回路と第２の電流源回路との電流比にほぼ比例し、第４のトランジスタのゲート幅が、第１０のトランジスタのゲート幅以上である。３）第８および第６のトランジスタのゲート幅の合計と第９のトランジスタのゲート幅との比が、第３の電流源回路と第４の電流源回路との電流比にほぼ比例し、第８のトランジスタのゲート幅が、第６のトランジスタのゲート幅以上である。【選択図】図２
2007243837.tif 000002
【特許請求の範囲】
【請求項１】
１対の差動入力端子を有し、かつ、前記１対の差動入力端子に入力される差動電圧に応じた差動電流を出力する１対の差動出力ノードを有する入力段と、
第１のトランジスタと第１のゲインブースト増幅回路とを有し、前記第１のトランジスタのソースに前記１対の差動出力ノードの一方および前記第１のゲインブースト増幅回路の入力側が接続され、前記第１のトランジスタのゲートに前記第１のゲインブースト増幅回路の出力側が接続され、前記第１のトランジスタのドレインが負側電流出力ノードである第１の中間段と、
第２のトランジスタと第２のゲインブースト増幅回路とを有し、前記第２のトランジスタのソースに前記１対の差動出力ノードの他方および前記第２のゲインブースト増幅回路の入力側が接続され、前記第２のトランジスタのゲートに前記第２のゲインブースト増幅回路の出力側が接続され、前記第２のトランジスタのドレインが正側電流出力ノードである第２の中間段と、
前記負側電流出力ノードおよび前記正側電流出力ノードを１対の差動入力ノードとし、かつ、前記１対の差動入力ノードに入力される差動電流に応じた差動電圧を出力する１対の差動出力端子を有する出力段とを具備し、
前記第１のゲインブースト増幅回路が、一端を第１の基準電位に接続された第１および第２の電流源回路と、ソースに前記差動出力ノードの一方が接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第３のトランジスタと、ソースが第２の基準電位に接続され、ドレインに前記第３のトランジスタから電流が入力され、ゲートが前記第３のトランジスタのドレインに接続された第４のトランジスタと、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続され、ドレインに前記第２の電流源回路からの電流が入力される第５のトランジスタと、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続された第６のトランジスタとを有し、かつ、前記第３のトランジスタのソースが該第１のゲインブースト増幅回路の前記入力であり、前記第５のトランジスタのドレインの側に該第１のゲインブースト増幅回路の前記出力があり、
前記第２のゲインブースト増幅回路が、一端を前記第１の基準電位に接続された第３および第４の電流源回路と、ソースに前記差動出力ノードの他方が接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第７のトランジスタと、ソースが前記第２の基準電位に接続され、ドレインに前記第７のトランジスタから電流が入力され、ゲートが前記第７のトランジスタのドレインに接続された第８のトランジスタと、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続され、かつ、ドレインに前記第４の電流源回路からの電流が入力される第９のトランジスタと、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続された第１０のトランジスタとを有し、かつ、前記第７のトランジスタのソースが該第２のゲインブースト増幅回路の前記入力であり、前記第９のトランジスタのドレインの側に該第２のゲインブースト増幅回路の前記出力があり、
前記第６のトランジスタのドレインが、前記第８のトランジスタのドレインに接続され、かつ、前記第１０のトランジスタのドレインが、前記第４のトランジスタのドレインに接続され、
前記第４および前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と前記第５のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第１の電流源回路と前記第２の電流源回路との電流比にほぼ比例し、前記第４のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅以上であり、
前記第８および前記第６のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と前記第９のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第３の電流源回路と前記第４の電流源回路との電流比にほぼ比例し、前記第８のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第６のトランジスタの単位ゲート長当たりに換算したゲート幅以上であること
を特徴とする差動増幅回路。
【請求項２】
前記第１のゲインブースト増幅回路が、ソースが前記第４のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第１１のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２の電流源回路の電流をバイアス電流とする第１２のトランジスタとをさらに有し、前記第１２のトランジスタのドレインに該第１のゲインブースト増幅回路の前記出力があり、
前記第２のゲインブースト増幅回路が、ソースが前記第８のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第１３のトランジスタと、ソースが前記第９のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第４の電流源回路の電流をバイアス電流とする第１４のトランジスタとをさらに有し、前記第１４のトランジスタのドレインに該第２のゲインブースト増幅回路の前記出力があること
を特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１のゲインブースト増幅回路が、ソースが前記第５のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２の電流源回路の電流をバイアス電流とする第１２のトランジスタをさらに有し、前記第１２のトランジスタのドレインに該第１のゲインブースト増幅回路の前記出力があり、
前記第２のゲインブースト増幅回路が、ソースが前記第９のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第４の電流源回路の電流をバイアス電流とする第１４のトランジスタをさらに有し、前記第１４のトランジスタのドレインに該第２のゲインブースト増幅回路の前記出力があること
を特徴とする請求項１記載の差動増幅回路。
【請求項４】
１対の差動入力端子を有し、かつ、前記１対の差動入力端子に入力される差動電圧に応じた差動電流を出力する１対の差動出力ノードを有する入力段と、
第１のトランジスタと第１のゲインブースト増幅回路とを有し、前記第１のトランジスタのソースに前記１対の差動出力ノードの一方および前記第１のゲインブースト増幅回路の入力側が接続され、前記第１のトランジスタのゲートに前記第１のゲインブースト増幅回路の出力側が接続され、前記第１のトランジスタのドレインが負側電流出力ノードである第１の中間段と、
第２のトランジスタと第２のゲインブースト増幅回路とを有し、前記第２のトランジスタのソースに前記１対の差動出力ノードの他方および前記第２のゲインブースト増幅回路の入力側が接続され、前記第２のトランジスタのゲートに前記第２のゲインブースト増幅回路の出力側が接続され、前記第２のトランジスタのドレインが正側電流出力ノードである第２の中間段と、
前記負側電流出力ノードおよび前記正側電流出力ノードを１対の差動入力ノードとし、かつ、前記１対の差動入力ノードに入力される差動電流に応じた差動電圧を出力する１対の差動出力端子を有する出力段とを具備し、
前記第１のゲインブースト増幅回路が、一端を第１の基準電位に接続された第１および第２の電流源回路と、ソースに前記差動出力ノードの一方が接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第３のトランジスタと、ソースが第２の基準電位に接続され、ドレインに前記第３のトランジスタから電流を入力され、ゲートが前記第３のトランジスタのドレインに接続された第４のトランジスタと、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続され、ドレインに前記第２の電流源回路からの電流を入力される第５のトランジスタと、ソースが前記第４のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第１１のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、かつ前記第２の電流源回路の電流をバイアス電流とする第１２のトランジスタと、前記第１１のトランジスタのソースおよび第１２のトランジスタのソースを両極性の入力として増幅を行いその出力を前記第１２のトランジスタのゲートに供給する第１のサブゲインブースト増幅回路とを有し、
前記第２のゲインブースト増幅回路が、一端を前記第１の基準電位に接続された第３および第４の電流源回路と、ソースに前記差動出力ノードの一方が接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第７のトランジスタと、ソースが第２の基準電位に接続され、ドレインに前記第７のトランジスタから電流を入力され、ゲートが前記第７のトランジスタのドレインに接続された第８のトランジスタと、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続され、ドレインに前記第４の電流源回路からの電流を入力される第９のトランジスタと、ソースが前記第８のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第１３のトランジスタと、ソースが前記第９のトランジスタのドレインに接続され、かつ前記第４の電流源回路の電流をバイアス電流とする第１４のトランジスタと、前記第１３のトランジスタのソースおよび第１４のトランジスタのソースを両極性の入力として増幅を行いその出力を前記第１４のトランジスタのゲートに供給する第２のサブゲインブースト増幅回路とを有し、
前記第１のゲインブースト増幅回路の前記第１のサブゲインブースト増幅回路が、ソースを前記両極性の入力の一方としゲートにバイアス電圧が印加された第１５のトランジスタと、ソースを前記両極性の入力の他方としゲートにバイアス電圧が印加された第１６のトランジスタと、ソースが前記第２の基準電位に接続され、ゲートが前記第１６のトランジスタのドレインに接続され、ドレイン電流を前記第１６のトランジスタへ出力する第１７のトランジスタと、ソースとゲートとが前記第１７のトランジスタのそれらにそれぞれ共通接続され、ドレイン電流を前記第１５のトランジスタへ出力する第１８のトランジスタとを備え、
前記第２のゲインブースト増幅回路の前記第２のサブゲインブースト増幅回路が、ソースを前記両極性の入力の一方としゲートにバイアス電圧が印加された第１９のトランジスタと、ソースを前記両極性の入力の他方としゲートにバイアス電圧が印加された第２０のトランジスタと、ソースが前記第２の基準電位に接続され、ゲートが前記第２０のトランジスタのドレインに接続され、ドレイン電流を前記第２０のトランジスタへ出力する第２１のトランジスタと、ソースとゲートとが前記第２１のトランジスタのそれらにそれぞれ共通接続され、ドレイン電流を前記第１９のトランジスタへ出力する第２２のトランジスタとを備えること
を特徴とする差動増幅回路。
【請求項５】
前記第１のゲインブースト増幅回路の前記第１のサブゲインブースト増幅回路が、ソースが前記第１７のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１７のトランジスタのドレイン電流をバイアス電流とする第２３のトランジスタと、ソースが前記第１８のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１８のトランジスタのドレイン電流をバイアス電流とする第２４のトランジスタとをさらに備え、
前記第２のゲインブースト増幅回路の前記第２のサブゲインブースト増幅回路が、ソースが前記第２１のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２１のトランジスタのドレイン電流をバイアス電流とする第２５のトランジスタと、ソースが前記第２２のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２２のトランジスタのドレイン電流をバイアス電流とする第２６のトランジスタとをさらに備えること
を特徴とする請求項４記載の差動増幅回路。
【請求項６】
前記第１のゲインブースト増幅回路が、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続された第６のトランジスタをさらに有し、
前記第２のゲインブースト増幅回路が、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続された第１０のトランジスタをさらに有し、
前記第６のトランジスタのドレインが、前記第８のトランジスタのドレインに接続され、かつ、前記第１０のトランジスタのドレインが、前記第４のトランジスタのドレインに接続され、
前記第４および前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と前記第５のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第１の電流源回路と前記第２の電流源回路との電流比にほぼ比例し、前記第４のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅以上であり、
前記第８および前記第６のトランジスタのゲート幅の単位ゲート長当たりに換算した合計と前記第９のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第３の電流源回路と前記第４の電流源回路との電流比にほぼ比例し、前記第８のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第６のトランジスタの単位ゲート長当たりに換算したゲート幅以上であること
を特徴とする請求項４または５記載の差動増幅回路。
【請求項７】
前記第１のゲインブースト増幅回路の前記第１のサブゲインブースト増幅回路が、ゲートとソースとが前記第１７のトランジスタのそれらにそれぞれ共通接続された第２７のトランジスタをさらに備え、
前記第２のゲインブースト増幅回路の前記第２のサブゲインブースト増幅回路が、ゲートとソースとが前記第２１のトランジスタのそれらにそれぞれ共通接続された第２８のトランジスタをさらに備え、
前記第２７のトランジスタのドレインが、前記第２１のトランジスタのドレインに接続され、かつ、前記第２８のトランジスタのドレインが、前記第１７のトランジスタのドレインに接続され、
前記第１７のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第２８のトランジスタの単位ゲート長当たりに換算したゲート幅以上であり、
前記第２１のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第２７のトランジスタの単位ゲート長当たりに換算したゲート幅以上であること
を特徴とする請求項４、５、または６のいずれか１項記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を入力可能な差動増幅回路に係り、特に、集積回路に好適な差動増幅回路に関する。
【背景技術】
【０００２】
例えば高精度パイプライン型Ａ／Ｄ変換器を実現するには、差動直流利得（以後、「直流利得」と表記）の高い差動増幅回路が必要である。差動増幅回路で高い直流利得を得るための構成の一つに、ゲインブースト増幅回路を利用する構成がある。差動増幅回路の直流利得は、追加されたゲインブースト増幅回路の直流利得分上昇させることができる。ゲインブースト増幅回路を含む差動増幅回路を利用したＡ／Ｄ変換器の例として、下記非特許文献１に開示のものがある。
【０００３】
同文献に開示されるゲインブースト増幅回路は、出力のコモンモード電圧を基準電位vddとvssの中央値付近に調節するためトランジスタが追加された構成であり、このトランジスタに流れる電流の分だけ消費電力が大きくなっている。
【非特許文献１】ユン・チウ他２名（Yun Chiu et al.）、「１４ｂ １２ＭＳ／ｓ ＣＭＯＳ パイプライン ＡＤＣ ウィズ・オーバ １００ｂＢ ＳＦＤＲ」（” A 14-b 12-MS/s CMOS pipeline ADC with over 100-dB SFDR”）、ジェイ・エス・エス・シー（IEEE Journal of Solid-State Circuit）、米国、アイトリプルイー（IEEE）、２００４年１２月、第３９巻、第１２号、ｐｐ．２１３９〜２１５１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、消費電力をより低減しかつ高い直流利得を得ることができる差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る差動増幅回路は、１対の差動入力端子を有し、かつ、前記１対の差動入力端子に入力される差動電圧に応じた差動電流を出力する１対の差動出力ノードを有する入力段と、第１のトランジスタと第１のゲインブースト増幅回路とを有し、前記第１のトランジスタのソースに前記１対の差動出力ノードの一方および前記第１のゲインブースト増幅回路の入力側が接続され、前記第１のトランジスタのゲートに前記第１のゲインブースト増幅回路の出力側が接続され、前記第１のトランジスタのドレインが負側電流出力ノードである第１の中間段と、第２のトランジスタと第２のゲインブースト増幅回路とを有し、前記第２のトランジスタのソースに前記１対の差動出力ノードの他方および前記第２のゲインブースト増幅回路の入力側が接続され、前記第２のトランジスタのゲートに前記第２のゲインブースト増幅回路の出力側が接続され、前記第２のトランジスタのドレインが正側電流出力ノードである第２の中間段と、前記負側電流出力ノードおよび前記正側電流出力ノードを１対の差動入力ノードとし、かつ、前記１対の差動入力ノードに入力される差動電流に応じた差動電圧を出力する１対の差動出力端子を有する出力段とを具備し、前記第１のゲインブースト増幅回路が、一端を第１の基準電位に接続された第１および第２の電流源回路と、ソースに前記差動出力ノードの一方が接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第３のトランジスタと、ソースが第２の基準電位に接続され、ドレインに前記第３のトランジスタから電流が入力され、ゲートが前記第３のトランジスタのドレインに接続された第４のトランジスタと、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続され、ドレインに前記第２の電流源回路からの電流が入力される第５のトランジスタと、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続された第６のトランジスタとを有し、かつ、前記第３のトランジスタのソースが該第１のゲインブースト増幅回路の前記入力であり、前記第５のトランジスタのドレインの側に該第１のゲインブースト増幅回路の前記出力があり、前記第２のゲインブースト増幅回路が、一端を前記第１の基準電位に接続された第３および第４の電流源回路と、ソースに前記差動出力ノードの他方が接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第７のトランジスタと、ソースが前記第２の基準電位に接続され、ドレインに前記第７のトランジスタから電流が入力され、ゲートが前記第７のトランジスタのドレインに接続された第８のトランジスタと、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続され、かつ、ドレインに前記第４の電流源回路からの電流が入力される第９のトランジスタと、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続された第１０のトランジスタとを有し、かつ、前記第７のトランジスタのソースが該第２のゲインブースト増幅回路の前記入力であり、前記第９のトランジスタのドレインの側に該第２のゲインブースト増幅回路の前記出力があり、前記第６のトランジスタのドレインが、前記第８のトランジスタのドレインに接続され、かつ、前記第１０のトランジスタのドレインが、前記第４のトランジスタのドレインに接続され、前記第４および前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と前記第５のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第１の電流源回路と前記第２の電流源回路との電流比にほぼ比例し、前記第４のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅以上であり、前記第８および前記第６のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と前記第９のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第３の電流源回路と前記第４の電流源回路との電流比にほぼ比例し、前記第８のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第６のトランジスタの単位ゲート長当たりに換算したゲート幅以上である。
【０００６】
この差動増幅回路では、これに含まれる第１、第２のゲインブースト増幅回路に工夫がある。すなわち、１）第６のトランジスタのドレインが、第８のトランジスタのドレインに接続され、かつ、第１０のトランジスタのドレインが、第４のトランジスタのドレインに接続されている。２）第４および第１０のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と第５のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、第１の電流源回路と第２の電流源回路との電流比にほぼ比例し、第４のトランジスタの単位ゲート長当たりに換算したゲート幅が、第１０のトランジスタの単位ゲート長当たりに換算したゲート幅以上である。３）第８および第６のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と第９のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、第３の電流源回路と第４の電流源回路との電流比にほぼ比例し、第８のトランジスタの単位ゲート長当たりに換算したゲート幅が、第６のトランジスタの単位ゲート長当たりに換算したゲート幅以上である。
【０００７】
これらにより、第４および第１０のトランジスタの並列出力抵抗、並びに第８および第６のトランジスタの並列出力抵抗が高くなり、第１、第２のゲインブースト増幅回路の利得を大きくすることができる。したがって、差動増幅回路として、ゲインブースト増幅回路の直流利得が増加する分その直流利得を大きくすることができる。なお、出力のコモンモード電圧を基準電位vddとvssの中央値付近に調節するためのトランジスタは不要であり消費電力の低減になっている。
【０００８】
また、本発明の別の態様に係る差動増幅回路は、１対の差動入力端子を有し、かつ、前記１対の差動入力端子に入力される差動電圧に応じた差動電流を出力する１対の差動出力ノードを有する入力段と、第１のトランジスタと第１のゲインブースト増幅回路とを有し、前記第１のトランジスタのソースに前記１対の差動出力ノードの一方および前記第１のゲインブースト増幅回路の入力側が接続され、前記第１のトランジスタのゲートに前記第１のゲインブースト増幅回路の出力側が接続され、前記第１のトランジスタのドレインが負側電流出力ノードである第１の中間段と、第２のトランジスタと第２のゲインブースト増幅回路とを有し、前記第２のトランジスタのソースに前記１対の差動出力ノードの他方および前記第２のゲインブースト増幅回路の入力側が接続され、前記第２のトランジスタのゲートに前記第２のゲインブースト増幅回路の出力側が接続され、前記第２のトランジスタのドレインが正側電流出力ノードである第２の中間段と、前記負側電流出力ノードおよび前記正側電流出力ノードを１対の差動入力ノードとし、かつ、前記１対の差動入力ノードに入力される差動電流に応じた差動電圧を出力する１対の差動出力端子を有する出力段とを具備し、前記第１のゲインブースト増幅回路が、一端を第１の基準電位に接続された第１および第２の電流源回路と、ソースに前記差動出力ノードの一方が接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第３のトランジスタと、ソースが第２の基準電位に接続され、ドレインに前記第３のトランジスタから電流を入力され、ゲートが前記第３のトランジスタのドレインに接続された第４のトランジスタと、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続され、ドレインに前記第２の電流源回路からの電流を入力される第５のトランジスタと、ソースが前記第４のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第１１のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、かつ前記第２の電流源回路の電流をバイアス電流とする第１２のトランジスタと、前記第１１のトランジスタのソースおよび第１２のトランジスタのソースを両極性の入力として増幅を行いその出力を前記第１２のトランジスタのゲートに供給する第１のサブゲインブースト増幅回路とを有し、前記第２のゲインブースト増幅回路が、一端を前記第１の基準電位に接続された第３および第４の電流源回路と、ソースに前記差動出力ノードの一方が接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第７のトランジスタと、ソースが第２の基準電位に接続され、ドレインに前記第７のトランジスタから電流を入力され、ゲートが前記第７のトランジスタのドレインに接続された第８のトランジスタと、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続され、ドレインに前記第４の電流源回路からの電流を入力される第９のトランジスタと、ソースが前記第８のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第１３のトランジスタと、ソースが前記第９のトランジスタのドレインに接続され、かつ前記第４の電流源回路の電流をバイアス電流とする第１４のトランジスタと、前記第１３のトランジスタのソースおよび第１４のトランジスタのソースを両極性の入力として増幅を行いその出力を前記第１４のトランジスタのゲートに供給する第２のサブゲインブースト増幅回路とを有し、前記第１のゲインブースト増幅回路の前記第１のサブゲインブースト増幅回路が、ソースを前記両極性の入力の一方としゲートにバイアス電圧が印加された第１５のトランジスタと、ソースを前記両極性の入力の他方としゲートにバイアス電圧が印加された第１６のトランジスタと、ソースが前記第２の基準電位に接続され、ゲートが前記第１６のトランジスタのドレインに接続され、ドレイン電流を前記第１６のトランジスタへ出力する第１７のトランジスタと、ソースとゲートとが前記第１７のトランジスタのそれらにそれぞれ共通接続され、ドレイン電流を前記第１５のトランジスタへ出力する第１８のトランジスタとを備え、前記第２のゲインブースト増幅回路の前記第２のサブゲインブースト増幅回路が、ソースを前記両極性の入力の一方としゲートにバイアス電圧が印加された第１９のトランジスタと、ソースを前記両極性の入力の他方としゲートにバイアス電圧が印加された第２０のトランジスタと、ソースが前記第２の基準電位に接続され、ゲートが前記第２０のトランジスタのドレインに接続され、ドレイン電流を前記第２０のトランジスタへ出力する第２１のトランジスタと、ソースとゲートとが前記第２１のトランジスタのそれらにそれぞれ共通接続され、ドレイン電流を前記第１９のトランジスタへ出力する第２２のトランジスタとを備える。
【０００９】
この差動増幅回路では、これに含まれる第１、第２のゲインブースト増幅回路に別の工夫が加えられている。すなわち、第１のゲインブースト増幅回路には、第１１のトランジスタのソースおよび第１２のトランジスタのソースを両極性の入力として増幅を行いその出力を第１２のトランジスタのゲートに供給する第１のサブゲインブースト増幅回路が備えられ、第２のゲインブースト増幅回路には、第１３のトランジスタのソースおよび第１４のトランジスタのソースを両極性の入力として増幅を行いその出力を第１４のトランジスタのゲートに供給する第２のサブゲインブースト増幅回路が備えられている。
【００１０】
ここで、第１のサブゲインブースト増幅回路は、ソースを前記両極性の入力の一方としゲートにバイアス電圧が印加された第１５のトランジスタと、ソースを前記両極性の入力の他方としゲートにバイアス電圧が印加された第１６のトランジスタと、ソースが第２の基準電位に接続され、ゲートが第１６のトランジスタのドレインに接続され、ドレイン電流を第１６のトランジスタへ出力する第１７のトランジスタと、ソースとゲートとが第１７のトランジスタのそれらにそれぞれ共通接続され、ドレイン電流を第１５のトランジスタへ出力する第１８のトランジスタとを備えている。また、第２のサブゲインブースト増幅回路も同様の構成を備えている。
【００１１】
これらにより、第１、第２のゲインブースト増幅回路の利得を大きくすることができる。したがって、差動増幅回路として、ゲインブースト増幅回路の直流利得が増加する分その直流利得を大きくすることができる。なお、出力のコモンモード電圧を基準電位vddとvssの中央値付近に調節するためのトランジスタは不要であり消費電力の低減になっている。
【発明の効果】
【００１２】
本発明によれば、差動信号を入力可能な差動増幅回路において、消費電力をより低減しかつ高い直流利得を得ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の一態様における実施態様として、前記第１のゲインブースト増幅回路が、ソースが前記第４のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１の電流源回路の電流をバイアス電流とする第１１のトランジスタと、ソースが前記第５のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２の電流源回路の電流をバイアス電流とする第１２のトランジスタとをさらに有し、前記第１２のトランジスタのドレインに該第１のゲインブースト増幅回路の前記出力があり、前記第２のゲインブースト増幅回路が、ソースが前記第８のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第３の電流源回路の電流をバイアス電流とする第１３のトランジスタと、ソースが前記第９のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第４の電流源回路の電流をバイアス電流とする第１４のトランジスタとをさらに有し、前記第１４のトランジスタのドレインに該第２のゲインブースト増幅回路の前記出力がある、とすることができる。
【００１４】
このように構成することで、第１１、第１２のトランジスタのトランスコンダクタンスとその出力抵抗との積の分だけ、および第１３、第１４のトランジスタのトランスコンダクタンスとその出力抵抗との積の分だけ、第１または第２のゲインブースト増幅回路の利得を増加させることができる。よって差動増幅回路としてさらに利得を高められる。
【００１５】
また、実施態様として、前記第１のゲインブースト増幅回路が、ソースが前記第５のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２の電流源回路の電流をバイアス電流とする第１２のトランジスタをさらに有し、前記第１２のトランジスタのドレインに該第１のゲインブースト増幅回路の前記出力があり、前記第２のゲインブースト増幅回路が、ソースが前記第９のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第４の電流源回路の電流をバイアス電流とする第１４のトランジスタをさらに有し、前記第１４のトランジスタのドレインに該第２のゲインブースト増幅回路の前記出力がある、とすることもできる。
【００１６】
このように構成することで、第１２のトランジスタのトランスコンダクタンスとその出力抵抗との積の分だけ、および第１４のトランジスタのトランスコンダクタンスとその出力抵抗との積の分だけ、第１または第２のゲインブースト増幅回路の利得を増加させることができる。よって差動増幅回路としてさらに利得を高められる。
【００１７】
また、本発明の別の態様における実施態様として、前記第１のゲインブースト増幅回路の前記第１のサブゲインブースト増幅回路が、ソースが前記第１７のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１７のトランジスタのドレイン電流をバイアス電流とする第２３のトランジスタと、ソースが前記第１８のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第１８のトランジスタのドレイン電流をバイアス電流とする第２４のトランジスタとをさらに備え、前記第２のゲインブースト増幅回路の前記第２のサブゲインブースト増幅回路が、ソースが前記第２１のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２１のトランジスタのドレイン電流をバイアス電流とする第２５のトランジスタと、ソースが前記第２２のトランジスタのドレインに接続され、ゲートにバイアス電圧が印加され、前記第２２のトランジスタのドレイン電流をバイアス電流とする第２６のトランジスタとをさらに備える、とすることができる。
【００１８】
第２３、第２４、第２５、第２６のトランジスタをこのようにさらに備えることで第１、第２のサブゲインブースト増幅回路の利得をさらに増加させることができる。このように第１、第２のサブゲインブースト増幅回路の利得を増加させることで第１、第２のゲインブースト増幅回路の利得が増加し、したがって、差動増幅回路しても利得をさらに大きくすることができる。
【００１９】
また、実施態様として、前記第１のゲインブースト増幅回路が、ゲートとソースとが前記第４のトランジスタのそれらにそれぞれ共通接続された第６のトランジスタをさらに有し、前記第２のゲインブースト増幅回路が、ゲートとソースとが前記第８のトランジスタのそれらにそれぞれ共通接続された第１０のトランジスタをさらに有し、前記第６のトランジスタのドレインが、前記第８のトランジスタのドレインに接続され、かつ、前記第１０のトランジスタのドレインが、前記第４のトランジスタのドレインに接続され、前記第４および前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅の合計と前記第５のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第１の電流源回路と前記第２の電流源回路との電流比にほぼ比例し、前記第４のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第１０のトランジスタの単位ゲート長当たりに換算したゲート幅以上であり、前記第８および前記第６のトランジスタのゲート幅の単位ゲート長当たりに換算した合計と前記第９のトランジスタの単位ゲート長当たりに換算したゲート幅との比が、前記第３の電流源回路と前記第４の電流源回路との電流比にほぼ比例し、前記第８のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第６のトランジスタの単位ゲート長当たりに換算したゲート幅以上である、とすることもできる。
【００２０】
このような構成により、第４および第１０のトランジスタの並列出力抵抗、並びに第８および第６のトランジスタの並列出力抵抗が高くなり、第１、第２のゲインブースト増幅回路の利得を大きくすることができる。したがって、差動増幅回路として、ゲインブースト増幅回路の直流利得が増加する分その直流利得をさらに大きくすることができる。
【００２１】
また、実施態様として、前記第１のゲインブースト増幅回路の前記第１のサブゲインブースト増幅回路が、ゲートとソースとが前記第１７のトランジスタのそれらにそれぞれ共通接続された第２７のトランジスタをさらに備え、前記第２のゲインブースト増幅回路の前記第２のサブゲインブースト増幅回路が、ゲートとソースとが前記第２１のトランジスタのそれらにそれぞれ共通接続された第２８のトランジスタをさらに備え、前記第２７のトランジスタのドレインが、前記第２１のトランジスタのドレインに接続され、かつ、前記第２８のトランジスタのドレインが、前記第１７のトランジスタのドレインに接続され、前記第１７のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第２８のトランジスタの単位ゲート長当たりに換算したゲート幅以上であり、前記第２１のトランジスタの単位ゲート長当たりに換算したゲート幅が、前記第２７のトランジスタの単位ゲート長当たりに換算したゲート幅以上である、とすることもできる。
【００２２】
このような構成により、第１７および第２８のトランジスタの並列出力抵抗、並びに第２１および第２７のトランジスタの並列出力抵抗が高くなり、第１、第２のサブゲインブースト増幅回路の利得を大きくすることができる。このように第１、第２のサブゲインブースト増幅回路の利得を増加させることで第１、第２のゲインブースト増幅回路の利得が増加し、したがって、差動増幅回路しても利得をさらに大きくすることができる。
【００２３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。それぞれの図面間で同一または同一相当のものには同一符号を付している。それらの重複する説明は省略する。また、トランジスタTN(Nは数字および英字)に関し、電圧−電流変換比（以下、トランスコンダクタンスと表記）をgmN、出力抵抗をroNと記載する。
【００２４】
（第１の実施の形態）
図１は、本発明の一実施形態に係る差動増幅回路の概略構成を示す回路ブロック図である。この差動増幅回路１００において、差動入力端子１から入力された信号電圧IN+は、入力段２０において電圧−電流変換され差動出力ノード３から出力される。出力された電流は、NMOSトランジスタT1のソースに入力され、ドレインから出力される。NMOSトランジスタT1のドレインから出力された電流は、負側電流出力ノード５から出力段３０に入力され、電圧に変換される。この過程を経て増幅された出力信号OUT-が、差動出力端子７から出力される。
【００２５】
同様に、差動入力端子２から入力された信号電圧IN-は、入力段２０において電圧−電流変換され差動出力ノード４から出力される。出力された電流は、NMOSトランジスタT2のソースに入力され、ドレインから出力される。NMOSトランジスタT2のドレインから出力された電流は、正側電流出力ノード６から出力段３０に入力され、電圧に変換される。この過程を経て増幅された出力信号OUT+が、差動出力端子８から出力される。
【００２６】
NMOSトランジスタT1には、ゲインブースト増幅回路G1が接続されている。ゲインブースト増幅回路G1の入力端子１１は、NMOSトランジスタT1のソースに接続されている。またゲインブースト増幅回路G1の出力端子１３は、NMOSトランジスタT1のゲートに接続されている。同様に、ゲインブースト増幅回路G2の入力端子１２は、NMOSトランジスタT2のソースに接続されている。また、ゲインブースト増幅回路G2の出力端子１４は、NMOSトランジスタT2のゲートに接続されている。トランジスタT1とゲインブースト増幅回路G1とで、およびトランジスタT2とゲインブースト増幅回路G2とでそれぞれ中間段が構成される。
【００２７】
図２は、図１中に示したゲインブースト増幅回路G1、G2の一形態を示す回路図である。図示するように回路２００を構成するゲインブースト増幅回路G1と同G2の回路構成は同一であり、ゲインブースト増幅回路G1の電流源回路D1、D2、NMOSトランジスタT3、PMOSトランジスタT4〜T6、接続ノードS1が、ゲインブースト増幅回路G2の電流源回路D3、D4、NMOSトランジスタT7、PMOSトランジスタT8〜T10、接続ノードS2にそれぞれ対応している。
【００２８】
代表してゲインブースト増幅回路G1について述べると、一端を基準電位vssに接続された電流源回路D1、D2と、ソースに差動出力ノード３が接続され、ゲートにバイアス電圧vb2が印加され、電流源回路D1の電流をバイアス電流とするトランジスタT3と、ソースが基準電位vddに接続され、ドレインにトランジスタT3から電流が入力され、ゲートがトランジスタT3のドレインに接続されたトランジスタT4と、ゲートとソースとがトランジスタT4のそれらにそれぞれ共通接続され、ドレインに電流源回路D2からの電流が入力されるトランジスタT5と、ゲートとソースとがトランジスタT4のそれらにそれぞれ共通接続されたトランジスタT6とを有する。また、トランジスタT3のソースがゲインブースト増幅回路G1の入力（入力端子１１）であり、トランジスタT5のドレインの側にゲインブースト増幅回路G1の出力（出力端子１３）がある。さらに、トランジスタT6のドレインが、トランジスタT8のドレインに接続され、かつ、トランジスタT10のドレインが、トランジスタT4のドレインに接続されている。
【００２９】
図２に示すゲインブースト増幅回路G1、G2には、さらに、ゲートに所定のバイアス電圧vb1が印加され、ソースにPMOSトランジスタT4、T5、T8、T9のドレインがそれぞれ接続されたPMOSトランジスタT11〜T14がそれぞれ追加されている。代表してゲインブースト増幅回路G1について述べると、ソースがトランジスタT4のドレインに接続され、ゲートにバイアス電圧vb1が印加され、電流源回路D1の電流をバイアス電流とするトランジスタT11と、ソースがトランジスタT5のドレインに接続され、ゲートにバイアス電圧vb1が印加され、電流源回路D2の電流をバイアス電流とするトランジスタT12とをさらに有する。トランジスタT12のドレインにゲインブースト増幅回路G1の出力（出力端子１３）がある。
【００３０】
以下、ゲインブースト増幅回路G1の直流利得（直流電圧利得、以下同）を見積もる。ゲインブースト増幅回路G1の直流利得は、入力端子１１から接続ノードS1までの直流利得と、接続ノードS1から出力端子１３までの直流利得との積で与えられる。
【００３１】
まず、入力端子１１から接続ノードS1までの直流利得を見積もる。入力端子１１から接続ノードS1までの直流利得は、NMOSトランジスタT3のトランスコンダクタンスと接続ノードS1に見える抵抗との積で定まる。入力端子１１から電流ΔIが入力されると、NMOSトランジスタT3に流れる電流もΔI変化する。NMOSトランジスタT3のゲートには、バイアス電圧vb2が印加されているので、入力された電流変化ΔIと入力端子１１の電圧変化ΔVin1とは、
ΔI=gm3*ΔVin1  (1)
を満足するように変化する。
【００３２】
接続ノードS1に見える抵抗を見積もる。電流源回路D1の出力インピーダンスを十分大きいとすると、接続ノードS1に見える抵抗は、接続ノードS1から基準電位vddまでの間に接続されたPMOSトランジスタT4、T10、T11で定まる。図２に示すように、ソースが基準電位vddに接続されたPMOSトランジスタT4および同T10それぞれのドレインと、ゲートに所定のバイアス電圧vb1を印加されたPMOSトランジスタT11のソースとが接続ノードS11で接続されており、PMOSトランジスタT4、T10、T11はカスコード回路を構成している。
【００３３】
図３は一般的なカスコード回路を示す回路図である。ソースに基準電位vssに接続されたNMOSトランジスタT100のドレインと、ゲートに所定のバイアス電圧vgが印加されたNMOSトランジスタT101のソースとが接続されている。回路３００のNMOSトランジスタT101のドレインから基準電位vssまでに見える抵抗Rcasは、よく知られているように、NMOSトランジスタT101のトランスコンダクタンスとその出力抵抗とNMOSトランジスタT100の出力抵抗との３つの積で概算される。すなわち
Rcas = gm101*ro101*ro100  (2)
である。
【００３４】
図２に戻って、今、PMOSトランジスタT4、同T10それぞれのドレインが接続されている接続ノードS11の電圧変化をΔVs11とおく。PMOSトランジスタT4、T10に流れる電流変化の合計はΔIなので、接続ノードS11から基準電位vddまでに見える抵抗は、ΔVs11/ΔIとかける。このとき、接続ノードS1における抵抗Rs1は、(2)から、
Rs1 = gm11*ro11*(ΔVs11/ΔI)  (3)
となる。
【００３５】
ここで、接続ノードS11から基準電位vddまでに見える抵抗ΔVs11/ΔIを見積もる。PMOSトランジスタT4、T10の電流変化をそれぞれΔI1、ΔI2とおくと、
ΔI =ΔI1+ΔI2  (4)
である。今、PMOSトランジスタT4、T10の出力抵抗ro4、ro10が十分大きいとする。このとき、PMOSトランジスタT4のゲートは、接続ノードS1に接続されているので、トランジスタT4の電圧変化はΔVs1であり、
ΔI1= gm4*ΔVs1  (5)
を満足する。
【００３６】
一方、PMOSトランジスタT10のゲートは、接続ノードS2に接続されている。差動増幅回路１００としての動作なので、ゲインブースト増幅回路G1の接続ノードS1の電圧がΔVs1変化するとき、対応するゲインブースト増幅回路G2の接続ノードS2の電圧変化は-ΔVs1になる。よって、
ΔI2= gm10*(-ΔVs1)  (6)
を満足する。
【００３７】
(4)〜(6)から、
ΔI = (gm4-gm10)*ΔVs1  (7)
となる。
【００３８】
今、PMOSトランジスタT4、T10それぞれの単位ゲート長あたりに換算したゲート幅が等しいすると、接続ノードS1と同S2とはバイアス電圧が等しいので、gm4=gm10が成り立つ。よって(7)から、ΔVs11/ΔI = ∞であり、PMOSトランジスタT4と同T10との並列出力抵抗が無限大になる。しかし実際には、PMOSトランジスタT4、T10の出力抵抗が有限なので、
ΔVs11/ΔI = ro4||ro10  (8)
となり、接続ノードS11から基準電位vddまでに見える抵抗ΔVs11/ΔIは、PMOSトランジスタT4、T10それぞれの出力抵抗の並列抵抗になる。
【００３９】
なお、ゲインブースト増幅回路G1が反転増幅回路として機能するためには、接続ノードS1から基準電圧vddまでに見える抵抗ΔVs1/ΔIの符号が正である必要がある。(7)から、接続ノードS1から基準電圧vddまでに見える抵抗ΔVs1/ΔIの符号は、トランジスタT4のトランスコンダクタンスとトランジスタT10のトランスコンダクタンスとの差gm4-gm10に依存している。トランジスタのトランスコンダクタンスは、一般に単位ゲート長あたりのゲート幅の平方根に比例しているので、トランジスタT4の単位ゲート長当たりに換算したゲート幅は、トランジスタT10の単位ゲート長当たりに換算したゲート幅以上にする必要がある。また、トランジスタT4、T5、T10のドレイン電圧をほぼ一致させるために、トランジスタT4、T10の単位ゲート長当たりに換算したゲート幅の合計とトランジスタT5の単位ゲート長当たりに換算したゲート幅との比が、電流源回路D1の電流の大きさと電流源回路D2の電流の大きさとの比にほぼ一致することが好ましい。
【００４０】
(1)、(3)、(8)より、入力端子１１から接続ノードS1までの電圧利得ΔVs1/ΔVinは、
ΔVs1/ΔVin = gm3*Rs1 
= gm3*gm11*ro11*(ro4||ro10)  (9)
となり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【００４１】
次に、接続ノードS1から出力端子１３までの直流利得を見積もる。接続ノードS1から出力端子１３までの直流利得は、PMOSトランジスタT5のトランスコンダクタンスと出力端子１３に見える抵抗との積で定まる。出力端子１３に見える抵抗は、電流源回路D2の出力抵抗を十分大きいとすると、PMOSトランジスタT5と同T12とで定まる。ソースに基準電位vddが接続されたPMOSトランジスタT5のドレインと、ゲートに所定のバイアス電圧vb1が印加されたPMOSトランジスタT12のソースとが接続されているので、PMOSトランジスタT5、T12はカスコード回路を構成している。よって、出力端子１３に見える抵抗R13は、(2)より、
R13 = gm12*ro12*ro5 (10)
となる。
【００４２】
したがって、接続ノードS1から出力端子１３までの直流利得ΔVout1/ΔVs1は、(10)から、
ΔVout1/ΔVs1 = gm5*R13 
= gm5*gm12*ro12*ro5 (11)
となり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【００４３】
以上より、ゲインブースト増幅回路G1の直流電圧利得ΔVout1/ΔVin1は、(9)と(11)との積であり、
ΔVout1/ΔVin1 = ΔVout1/ΔVs1 * ΔVs1/ΔVin1
= gm5*gm12*ro12*ro5 * gm3*gm11*ro11*(ro4||ro10) (12)
で表され、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積で概算される。
【００４４】
図４は、図１中に示したゲインブースト増幅回路G1、G2の別の形態を示す回路図である。この回路４００では、電流源回路D1〜D4を具体的な回路として構成している。ゲインブースト増幅回路G1において、NMOSトランジスタT31、T32は、それぞれ電流源回路D1、D2に相当しており、ソースが基準電位vssに接続され、ゲートに所定のバイアス電圧vb3が印加され、ドレインから一定電流Iを出力している。NMOSトランジスタT33は、ソースをNMOSトランジスタT32のドレインに接続され、ゲートに所定のバイアス電圧vb2が印加され、ドレインに出力端子１３が接続されている。また、ゲインブースト増幅回路G2のNMOSトランジスタT34〜T36とゲインブースト増幅回路G1のNMOSトランジスタT31〜T33とはそれぞれ対応しており、NMOSトランジスタT34、T35は、それぞれ電流源回路D3、D4に相当する。
【００４５】
図４の接続ノードS1および出力端子１３それぞれに見える抵抗を見積もる。接続ノードS1に見える抵抗Rs1_4は、接続ノードS1から基準電位vddまでに見える抵抗Rs1_4(vdd)と、接続ノードS1から基準電位vssまでに見える抵抗Rs1_4(vss)との並列抵抗で定まる。接続ノードS1から基準電位vddまでに見える抵抗Rs1_4(vdd)は、(3)のRs1に等しい。また、接続ノードS1から基準電位vssまでに見える抵抗Rs1_4 (vss)は、ゲートにバイアス電圧vb2が印加されたNMOSトランジスタT3のソースと、ソースを基準電位vssに接続されたNMOSトランジスタT31のドレインとが接続されているので、(2)より、
Rs1_4 (vss) = gm3*ro3*ro31 (13)
となる。(3)、(8)、(13)より、接続ノードS1に見える抵抗Rs1_4は、
Rs1_4 = Rs1_4(vdd)||Rs1_4(vss)
= {gm11*ro11*(ro4||ro10)||gm3*ro3*ro31} (14)
となる。(14)より、接続ノードS1に見える抵抗は、図４の回路においても、トランジスタのトランスコンダクタンスと出力抵抗の２乗との積で概算される。
【００４６】
出力端子１３に見える抵抗を見積もる。出力端子13に見える抵抗R13_4は、出力端子１３から基準電位vddまでに見える抵抗R13_4(vdd)と、出力端子１３から基準電位vssまでに見える抵抗との並列抵抗R13_4(vss)で定まる。出力端子１３から基準電位vddまでに見える抵抗R13_4(vdd)は、式(10)のR13に等しい。また、接続ノードS1から基準電位vssまでに見える抵抗R13_4(vss)は、ゲートを基準電位vb2に接続されたNMOSトランジスタT33のソースと、ソースを基準電位vssに接続されたNMOSトランジスタT32のドレインとが接続されているので、(2)より、
R13_4(vss) = gm33*ro33*ro32 (15)
となる。(10)、(15)より、接続ノードS1に見える抵抗R13_4は、
R13_4 = R13_4(vdd)||R13_4(vss)
= gm12*ro12*ro5||gm33*ro33*ro32 (16)
となる。(16)より、出力端子１３に見える抵抗は、図４の回路においても、トランジスタのトランスコンダクタンスと出力抵抗の２乗との積で概算される。
【００４７】
(14)、(16)から、図４に示すゲインブースト増幅回路G1の直流利得は、図２に示したゲインブースト増幅回路G1同様、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積で概算される。
【００４８】
一方、図１４に示した比較参照例としての差動フォールディッドカスコード型ゲインブースト増幅回路１４００の電圧利得を見積もってみる。図２のゲインブースト増幅回路G1およびG2の電圧利得に相当するのは、単相直流利得、すなわち、入力端子（負）１１から出力端子（正）１３までの電圧利得、もしくは、入力端子（正）１２から出力端子（負）１４までの電圧利得である。
【００４９】
入力端子１１から出力端子１３までの電圧利得を見積もる。入力端子１１から出力端子１３までの電圧利得は、入力段１４０１のNMOSトランジスタTJ7のトランスコンダクタンスgmJ7と、出力端子１３に見える抵抗R13_14との積である。出力端子13に見える抵抗R13_14は、出力端子１３から基準電位vddまでに見える抵抗R13_14(vdd)と、出力端子１３から基準電位vssまでに見える抵抗R13_14(vss)との並列である。出力端子１３から基準電位vddまでに見える抵抗R13_14(vdd)は、PMOSトランジスタTJ2、TJ12、およびサブゲインブースト増幅回路GJ1で定まる。
【００５０】
PMOSトランジスタTJ12のソースは、基準電位vddに接続されている。PMOSトランジスタTJ2は、ソースがPMOSトランジスタTJ12のドレインに接続され、ドレインが出力端子１３に接続されている。サブゲインブースト増幅回路GJ1は、負の入力端子２１がPMOSトランジスタTJ2のソースに接続され、正の出力端子２３がPMOSトランジスタTJ2のゲートに接続されている。トランジスタTJ2、TJ12、およびサブゲインブースト増幅回路GJ1でアクティブカスコード回路が構成されている。
【００５１】
図５は、一般的なアクティブカスコード回路を示す回路図である。この回路５００では、NMOSトランジスタT200はソースが基準電位vssに接続されている。NMOSトランジスタT201は、ソースがNMOSトランジスタT200のドレインに接続されている。反転増幅回路G202は、負の入力端子２０３がNMOSトランジスタT201のソースに、正の出力端子２０４がNMOSトランジスタT201のゲートにそれぞれ接続されている。回路５００のNMOSトランジスタT201のドレインから基準電位vssまでに見える抵抗Rac_casは、NMOSトランジスタT201のトランスコンダクタンスおよびその出力抵抗、NMOSトランジスタT200の出力抵抗、ならびに反転増幅回路G202の直流利得Ag202の４者の積で表され、
Rac_cas = Ag202*gm201*ro201*ro200  (17)
とかける。
【００５２】
図１４に戻って、式(17)より、サブゲインブースト増幅回路GJ1の単相直流利得をAgj1とすると、正の出力端子１３から基準電位vddまでに見える抵抗R13_14(vdd)は、
R13_14(vdd) = Agj1*gmJ2*roJ2*roJ12  (18)
とかける。
【００５３】
正の出力端子１３から基準電位vssまでに見える抵抗R13_14(vss)は、NMOSトランジスタTJ4、TJ10、およびサブゲインブースト増幅回路GJ2で定まる。NMOSトランジスタTJ10のソースは、基準電位vssに接続されている。NMOSトランジスタTJ4は、ソースがNMOSトランジスタTJ10のドレインに接続されている。サブゲインブースト増幅回路GJ2は、負の入力端子２７がNMOSトランジスタTJ4のソースに接続され、正の出力端子２８がNMOSトランジスタTJ4のゲートに接続されている。トランジスタTJ4、TJ10、およびサブゲインブースト増幅回路GJ2でアクティブカスコード回路が構成されている。
【００５４】
よって(17)より、サブゲインブースト増幅回路GJ2の単相直流利得をAgj2とすると、正の出力端子１３から基準電位vssまでに見える抵抗R13_14(vss)は、
R13_14(vss) = Agj2*gmJ4*roJ4*roJ10  (19)
とかける。
【００５５】
(18)、(19)より、正の出力端子１３に見える抵抗R13_14は、
R13_14 = R13_14(vdd)|| R13_14(vss)
= Agj1*gmJ2*roJ2*roJ12||Agj2*gmJ4*roJ4*ro10  (20)
となる。
【００５６】
(20)より、負の入力端子１１から正の出力端子１３までの電圧利得は、
gmJ7(Agj1*gmJ2*roJ2*roJ12||Agj2*gmJ4*roJ4*roJ10)  (21)
となり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗とサブゲインブースト増幅回路GJ1もしくはGJ2の単相直流利得との積で概算される。
【００５７】
サブゲインブースト増幅回路GJ1、GJ2の単相直流利得Agj1、Agj2を見積もる。サブゲインブースト増幅回路GJ1、GJ2は、どちらも完全差動フォールディッドカスコード型の回路構成を持つとすることができ、直流利得は同等である。図１５は、図１４中に示したゲインブースト増幅回路GJ1、GJ2の一形態を示す回路図である。
【００５８】
完全差動フォールディッドカスコード型増幅回路１５００の直流利得Agj1は、単相電圧利得であり、例えば、負の入力端子２１に接続された入力段１５０１のNMOSトランジスタTJS7のトランスコンダクタンスと出力端子２３に見える抵抗との積である。出力端子２３に見える抵抗R23_15は、出力端子２３から基準電位vddまでに見える抵抗R23_15(vdd)と、出力端子２３から基準電位vssまでに見える抵抗R23_15(vss)との並列である。PMOSトランジスタTJS2のゲートとNMOSトランジスタTJS4のゲートにそれぞれバイアス電圧vbj1、vbj2が印加されており、かつ、PMOSトランジスタTJS12のソースとNMOSトランジスタTJS10のソースはそれぞれ基準電位vdd、vssに接続されているので、(10)より、
R23_15(vdd)=gmJS2*roJS2*roJS12  (22)
R23_15(vss)=gmJS4*roJS4*roJS10  (23)
である。
【００５９】
(22)、(23)から、
R23 = R23_15(vdd)||R23_15(vdd)
= gmJS2*roJS2*roJS12||gmJS4*roJS4*roJS10  (24)
となる。(24)より、サブゲインブースト増幅回路GJ1の単相直流利得Agj1は、
Agj1 = gmjS7*(gmJS2*roJS2*roJS12||gmJS4*roJS4*roJS10) (25)
となり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【００６０】
(21)、(25)から、図１４に示すゲインブースト増幅回路G1の電圧利得は、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積で概算される。
【００６１】
以上から、図２、図４に示したゲインブースト増幅回路G1は、図１４に示すゲインブースト増幅回路１４００と同等の直流利得を有していることがわかる。
【００６２】
次に、消費電力を比較する。図２に示した回路２００を構成するゲインブースト増幅回路G1、G2の電流の合計は、電流源回路D1〜D4の各々の電流がIなので、合計4Iである。一方、図１４に示すゲインブースト増幅回路１４００では、入力段１４０１の入力トランジスタTJ7、TJ8、および出力段１４０２の電流源として機能するトランジスタTJ9、TJ10に流れる電流をそれぞれIとすると、合計4Iであり、これだけで図２に示した回路２００と同じ電力を消費する。
【００６３】
加えて、図１４に示すゲインブースト増幅回路１４００では、基準電位vddと電流源として機能するトランジスタTJ5の間にトランジスタTJ6が挿入されており、トランジスタTJ6のゲート電圧vcmfbを調節する事で電流源トランジスタTJ5から入力段１４０１を介して出力段１４０２に折り返される電流量を制御し、出力コモンモード電圧が基準電位vddとvssの中央値付近になるようにしている。このトランジスタTJ6を流れる電流は、直流利得には直接貢献しない電流であり、その分余計な電力を消費する。さらに、ゲインブースト増幅回路１４００では、サブゲインブースト増幅回路GJ1およびGJ2に必要な電流分さらに消費電力が増加することになる。
【００６４】
図４に示した回路４００についても、NMOSトランジスタT31、T32、T34、T35の電流がそれぞれIなので、合計4Iであり、やはり、ゲインブースト増幅回路１４００より小さい。
【００６５】
以上のことから、図２に示したゲインブースト増幅回路２００または図４に示したゲインブースト増幅回路４００を用いれば、比較参照例としてのゲインブースト増幅回路１４００と同等の直流利得を得つつ、消費電力を削減できる。また、必要な素子の数も少なくなっており集積回路化する場合にチップ面積を削減してコストダウンを図ることができる。
【００６６】
（第２の実施の形態）
次に、本発明の別の実施形態について図６を参照して説明する。図６は、図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図である。この回路６００を構成するゲインブースト増幅回路G1と同G2の回路構成は同一であり、ゲインブースト増幅回路G1の電流源回路D1〜D2、NMOSトランジスタT3〜T6、接続ノードS1が、ゲインブースト増幅回路G2の電流源回路D3〜D4、NMOSトランジスタT7〜T10、接続ノードS2にそれぞれ対応している。
【００６７】
また、図６に示すゲインブースト増幅回路G1、G2には、ゲートが基準電位vb2に接続され、ソースがNMOSトランジスタT5、T9のドレインにそれぞれ接続されたNMOSトランジスタT12、T14がおのおの追加されている。代表してゲインブースト増幅回路G1について述べると、ソースがトランジスタT5のドレインに接続され、ゲートにバイアス電圧vb2が印加され、電流源回路D2の電流をバイアス電流とするトランジスタT12を有する。トランジスタT12のドレインにゲインブースト増幅回路G1の出力（出力端子１３）がある。
【００６８】
以下、ゲインブースト増幅回路G1の直流利得を見積もる。入力端子１１から接続ノードS1までの直流利得は、NMOSトランジスタT3のトランスコンダクタンスと接続ノードS1に見える抵抗との積である。接続ノードS1に見える抵抗は、NMOSトランジスタT3、T4、T10で定まる。NMOSトランジスタT3のゲートには所定のバイアス電圧vb2が印加されている。また、NMOSトランジスタT4、T10のソースは基準電位vssに接続されており、NMOSトランジスタT3、T4、T10はカスコード回路を構成している。
【００６９】
また、NMOSトランジスタT4のゲート電圧である接続ノードS1の電圧と、NMOSトランジスタT10のゲート電圧である接続ノードS2の電圧とは互いに反転している。よって、入力端子１１から接続ノードS1までの直流利得は、(9)と同等であり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【００７０】
接続ノードS1から出力端子１３までの直流利得は、NMOSトランジスタT5のトランスコンダクタンスと出力端子１３に見える抵抗との積である。出力端子１３に見える抵抗は、NMOSトランジスタT5、T12で定まる。NMOSトランジスタT12のゲートには所定のバイアス電圧vb2が印加されている。また、NMOSトランジスタT5のソースは基準電位vssに接続されており、NMOSトランジスタT5、T12はカスコード回路を構成している。よって、接続ノードS1から出力端子１３までの直流利得は、(11)と同等であり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【００７１】
以上より、図６に示すゲインブースト増幅回路G1の直流利得は、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積で概算され、図１４に示したゲインブースト増幅回路１４００の直流利得と同等である。
【００７２】
また、図６に示すゲインブースト増幅回路６００の消費電力は、電流源回路D1〜D4に流れる電流の合計4Iであり、図１４に示したゲインブースト増幅回路１４００よりも小さい。以上のことから、本実施形態のゲインブースト増幅回路６００を用いれば、図１４に示したゲインブースト増幅回路１４００と同等の直流利得を得つつ、消費電力を削減できる。また、必要な素子の数も少なく集積回路化する場合にチップ面積を削減してコストダウンを図ることができる。
【００７３】
（第３の実施の形態）
次に、本発明のさらに別の実施形態について図７を参照して説明する。図７は、図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図である。この回路７００を構成するゲインブースト増幅回路G1と同G2の回路構成は同一である。また、図２に示した回路２００に比較して、PMOSトランジスタT6、T10がなく、サブゲインブースト増幅回路GS1、GS2が追加されている。今、サブゲインブースト増幅回路GS1とGS2は同一の回路構成を持つとする。
【００７４】
図７に示すゲインブースト増幅回路G1の直流利得を見積もる。まず入力端子１１から接続ノードS1までの直流利得を見積もる。NMOSトランジスタT3のソースに電流ΔIが入力すると、NMOSトランジスタT3に流れる電流がΔIだけ変化する。このとき、NMOSトランジスタT3のトランスコンダクタンスgm3とソースの電圧変化ΔVinとの関係は、(1)で与えられる。PMOSトランジスタT4の電流変化はΔIである。
【００７５】
また、接続ノードS1には、PMOSトランジスタT4のゲートが接続されている。よって、電流源回路D1の抵抗を十分大きいとし、また、PMOSトランジスタT4のトランスコンダクタンスをgm4とすると、接続ノードS1に見える抵抗ΔVs1/ΔIは、
ΔVs1/ΔI = 1/gm4 (26)
とかける。
【００７６】
(26)より、入力端子１１から接続ノードS1までの電圧利得ΔVs1/ΔVinは、
ΔVs1/ΔVin = gm3/gm4 (27)
となり、接続ノードS1の電圧変化ΔVs1は、入力端子１１の電圧変化ΔVinとほぼ同じである。
【００７７】
次に、接続ノードS1から出力端子１３までの電圧利得を見積もる。接続ノードS1から出力端子１３までの電圧利得は、PMOSトランジスタT5のトランスコンダクタンスと出力端子１３に見える抵抗との積である。出力端子１３に見える抵抗は、電流源回路D2の抵抗が十分大きいとすると、PMOSトランジスタT5、T12、およびサブゲインブースト増幅回路GS1で定まる。
【００７８】
PMOSトランジスタT5のソースは、基準電位vddに接続されている。PMOSトランジスタT12は、ソースがPMOSトランジスタT5のドレインに接続され、ドレインが出力端子１３に接続されている。サブゲインブースト増幅回路GS1は、負の入力端子２１がPMOSトランジスタT5のソースに接続され、正の出力端子２３がPMOSトランジスタT12のゲートに接続されている。トランジスタT5、T12とサブゲインブースト増幅回路GS1とでアクティブカスコード回路が構成されている。よって、出力端子１３に見える抵抗は、(17)と同等であり、サブゲインブースト増幅回路GS1の直流利得をAgs1とおくと、
Ags1*gm12*ro12*ro5 (28)
となる。
【００７９】
(28)から、接続ノードS1から出力端子13までの電圧利得は、
gm5*Ags1*gm12*ro12*ro5 (29)
となり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗とサブゲインブースト増幅回路GS1の直流利得との積で概算される。
【００８０】
サブゲインブースト増幅回路GS1およびGS2の直流利得を見積もる。図８は、図７中に示したサブゲインブースト増幅回路GS1、GS2の一形態を示す回路図である。回路８００を構成するサブゲインブースト増幅回路GS1におけるPMOSトランジスタT15、T16は、ソースが正負の入力端子２２、２１にそれぞれ接続され、ゲートに所定のバイアス電圧vb1が印加されている。NMOSトランジスタT17は、ソースが基準電位vssに接続され、ゲートがPMOSトランジスタT16のドレインに接続されている。NMOSトランジスタT18は、ソースとゲートとがNMOSトランジスタT17と共通接続されている。
【００８１】
また、ソースがNMOSトランジスタT17、T18のドレインに接続され、ゲートに所定のバイアス電圧vb2が印加され、ドレインがPMOSトランジスタT16、T15のドレインにそれぞれ接続されたNMOSトランジスタT23、T24が追加されている。
【００８２】
サブゲインブースト増幅回路GS1と同GS2とは、同一の回路構成を有しており、サブゲインブースト増幅回路GS1のPMOSトランジスタT15、T16、NMOSトランジスタT17、T18、T23、T24は、サブゲインブースト増幅回路GS2のPMOSトランジスタT19、T20、NMOSトランジスタT21、T22、T25、T26にそれぞれ対応している。
【００８３】
図８に示すサブゲインブースト増幅回路GS1の直流利得Ags1は、入力端子２１から接続ノードS21までの直流利得と、接続ノードS21から出力端子２３までの直流利得との積で概算される。入力端子２１から接続ノードS21までの直流利得は、PMOSトランジスタT16のトランスコンダクタンスgm16と接続ノードS21に見える抵抗との積である。接続ノードS21に見える抵抗Rs21_8は、接続ノードS21から基準電位vddまでに見える抵抗Rs21_8(vdd)と、接続ノードS21から基準電位vssまでに見える抵抗Rs21_8(vss)との並列である。接続ノードS21から基準電位vddまでに見える抵抗Rs21_8(vdd)は、NMOSトランジスタT16と、入力端子２１を介して接続されているNMOSトランジスタT5とで定まる。NMOSトランジスタT16とT5は、カスコード回路を構成しているので、
Rs21_8(vdd) = gm16*ro16*ro5 (30)
となる。
【００８４】
接続ノードS21から基準電位vssまでに見える抵抗Rs21_8(vss)は、NMOSトランジスタT17のゲートが接続ノードS21に接続されているので、 (26)から、
Rs21_8(vss) = 1/gm17 (31)
となる。
よって(30)、(31)から、
Rs21_8 = Rs21_8(vdd)|| Rs21_8(vss)
= 1/gm17 (32)
と概算される。(32)から、入力端子２１から接続ノードS21までの直流利得は、
gm21/gm17 (33) 
であり小さい。
【００８５】
接続ノードS21から出力端子２３までの直流利得は、NMOSトランジスタT18のトランスコンダクタンスと出力端子23に見える抵抗との積で表される。出力端子２３に見える抵抗R23は、出力端子２３から基準電位vddまでに見える抵抗R23(vdd)と、出力端子２３から基準電位vssまでに見える抵抗R23(vss)との並列である。抵抗R23(vss)は、NMOSトランジスタT18、T24は明らかにカスコード回路を構成しているので、(2)と同等であり、
R23(vss) = gm24*ro24*ro18 (34)
とかける。
【００８６】
また、R23(vdd)は、PMOSトランジスタT15と、入力端子２２を介して接続されているPMOSトランジスタT4も明らかにカスコード回路を構成しているので、(2)と同等であり、
R23(vdd) = gm15*ro15*ro4 (35)
とかける。(34)、(35)から、出力端子23に見えるR23は、
R23 = R23(vdd)||R23(vss)
= gm24*ro24*ro18||gm15*ro15*ro4 (36)
とかける。(36)より、接続ノードS21から出力端子２３までの直流利得Ags1は、
Ags1 = gm18*(gm24*ro24*ro18||gm15*ro15*ro4) (37)
となり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【００８７】
(37)から、サブゲインブースト増幅回路GS1の直流利得Ags1は、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【００８８】
(29)、(37)から、図７に示したゲインブースト増幅回路G1は、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積で概算され、比較参照例としてのゲインブースト増幅回路１４００と同等の直流利得を有している。また、消費電力について言いえば、ゲインブースト増幅回路１４００のトランジスタTJ6を流れる電流の分は少なくとも削減される。サブゲインブースト増幅回路GS1およびGS2で必要な電流は、ゲインブースト増幅回路１４００におけるサブゲインブースト増幅回路GJ1で必要な電流分と例えば同等である。
【００８９】
図９は、図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図である。この回路９００では、電流源回路D1〜D4を具体的な回路として構成している。接続ノードS1に見える抵抗Rs1_9を見積もる。接続ノードS1から基準電位vddまでに見える抵抗Rs1_9(vdd)は、(26)で表される。一方、接続ノードS1から基準電位vssまでに見える抵抗Rs1_9(vss)は、NMOSトランジスタT3とT31がカスコード回路を構成しているので、(2)と同等であり、Rs1_9(vdd)に比べ十分大きい。よって、接続ノードS1に見える抵抗Rs1_9は、
Rs1_9 = Rs1_9(vdd)||Rs1_9(vss) = Rs1_9(vdd) = 1/gm4
と近似でき、図７に示した回路における接続ノードS1に見える抵抗と同等である。
【００９０】
また、出力端子１３に見える抵抗R13_9を見積もる。出力端子１３から基準電位vddまでに見える抵抗R13_9(vdd)は、PMOSトランジスタT5、T12とサブゲインブースト増幅回路GS1がアクティブカスコード回路を構成しているので、(17)と同等である。また、NMOSトランジスタT32、T35およびサブゲインブースト増幅回路GS3もアクティブカスコード回路を構成しているので、出力端子１３から基準電位vddまでに見える抵抗R13_9(vss)も(17)と同等である。
【００９１】
図１０は、図９中に示したサブゲインブースト増幅回路GS3、GS4の一形態を示す回路図である。この回路１０００を構成するサブゲインブースト増幅回路GS3、GS4は、PMOSとNMOSの違いを除き、図８のサブゲインブースト増幅回路GS1、GS2と同一の回路構成を有しており、トランジスタT15〜T26、端子21〜26は、トランジスタT15p〜T26p、端子21p〜26pにそれぞれ対応している。同一の回路構成を有するので、図１０に示すサブゲインブースト増幅回路GS3、GS4の直流利得は、サブゲインブースト増幅回路GS1の直流利得と同等である。サブゲインブースト増幅回路GS3の直流利得をAgs3とおくと、出力端子１３から基準電位vddまでに見える抵抗R13_9は、
R13_9 = R13_9(vdd)||R13_9(vss) 
= Ags1*gm12*ro12*ro5||Ags3*gm35*ro35*ro32
となり、(28)で表される回路７００の抵抗R13と同等である。ゆえに、図９に示したゲインブースト増幅回路GS1の直流利得も比較参照例のゲインブースト増幅回路１４００の直流利得と同等になる。
【００９２】
図９に示したゲインブースト増幅回路９００の消費電力を見積もる。電流源として機能するNMOSトランジスタT31〜T34の電流をそれぞれI、図８に示したサブゲインブースト増幅回路GS1、GS2のNMOSトランジスタT17、T18、T21、T22および図１０に示したサブゲインブースト増幅回路GS3、GS4のNMOSトランジスタT17p、T18p、T21p、T22pに流れる電流をそれぞれIsとすると、ゲインブースト増幅回路９００に流れる電流の合計は、
4I+8Is
となる。
【００９３】
一方、ゲインブースト増幅回路１４００に使用されているサブゲインブースト増幅回路GJ1、GJ2の消費電力を見積もる。サブゲインブースト増幅回路GJ1の回路図である差動増幅回路１５００の入力段１５０１のトランジスタTJS7、TJS8、および出力段の電流源トランジスタJTS9、JTS10に流れる電流をそれぞれIsとすると、1つの回路１５００あたりに流れる電流は４Isであり、２つで合計８Isとなる。よって、ゲインブースト増幅回路１４００に流れる電流の合計は、
4I+8Is+（トランジスタTJ6に流れる消費電流）
となる。
【００９４】
すなわち、ゲインブースト増幅回路１４００では、出力のコモンモード電圧を調節するトランジスタTJ6に流れる電流分だけ余計に電力を消費する。よって、本実施形態で使用のゲインブースト増幅回路G1、G2の消費電力は、ゲインブースト増幅回路１４００より小さい。以上のことから、本実施形態で使用のゲインブースト増幅回路G1、G2を用いれば、ゲインブースト増幅回路１４００と同等の直流利得を得つつ、消費電力を削減できる。
【００９５】
（第４の実施の形態）
次に、本発明のさらに別の実施形態について図１１を参照して説明する。図１１は、図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図である。この回路１１００は、PMOSトランジスタT6およびT10が追加されている以外は、図９に示した回路９００と同一の回路構成を有している。PMOSトランジスタT6およびT10の接続は、図４に示した回路４００の場合と同じである。
【００９６】
図１１に示すゲインブースト増幅回路G1の直流利得を見積もる。接続ノードS1に見える抵抗は、NMOSトランジスタT3、T31およびPMOSトランジスタT4、T10、T11の接続が図４に示した場合と等しいので、(14)で与えられる。よって、入力端子１１から接続ノードS1までの直流利得は、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積となる。
【００９７】
また、NMOSトランジスタT32、T35、PMOSトランジスタT5、T12、およびゲインブースト増幅回路GS1、GS3の相互の接続が図９に示した場合と等しいので、接続ノードS1から出力端子１３までの直流利得は、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積となる。よって、ゲインブースト増幅回路G1の直流利得は、トランジスタのトランスコンダクタンスの６乗と出力抵抗の６乗との積で概算され、比較参照例としてのゲインブースト増幅回路１４００よりも大きくなる。
【００９８】
また、回路４００で見積もったように、PMOSトランジスタT6およびT10の追加による電流増加はないので、回路１１００の合計消費電流は、ゲインブースト増幅回路１４００のトランジスタTJ6に流れる電流分だけ少なく、消費電力が小さい。以上のことから、本実施形態で使用のゲインブースト増幅回路G1、G2を用いれば、ゲインブースト増幅回路１４００よりも大きな直流利得を得つつ、消費電力を削減できる。
【００９９】
（第５の実施の形態）
次に、本発明のさらに別の実施形態について図１２、図１３を参照して説明する。図１２は、図１１中に示したサブゲインブースト増幅回路GS1、GS2の一形態を示す回路図であり、図１３は、図１１中に示したサブゲインブースト増幅回路GS3、GS4の一形態を示す回路図である。
【０１００】
図１２の回路１２００では、図８に示したサブゲインブースト増幅回路GS1と同GS2とに、NMOSトランジスタT27とT28がそれぞれ追加されている。NMOSトランジスタT27は、ソースとゲートとがNMOSトランジスタT17のそれらと共通接続され、ドレインがNMOSトランジスタT21のドレインに接続されている。NMOSトランジスタT28は、ソースとゲートとがNMOSトランジスタT21のそれらと共通接続され、ドレインがNMOSトランジスタT17のドレインに接続されている。
【０１０１】
図１２に示すサブゲインブースト増幅回路GS1の直流利得を見積もる。入力端子２１から接続ノードS21までの直流利得は、PMOSトランジスタT16のトランスコンダクタンスと、接続ノードS21に見える抵抗との積である。接続ノードS21から基準電位vddまでに見える抵抗R21_12(vdd)は、(30)のRs21_8(vdd)に等しい。接続ノードS21から基準電位vssまでに見える抵抗R21_12(vss)は、NMOSトランジスタT17、T23、T28で定まる。
【０１０２】
ゲインブースト増幅回路G1、G2としての動作なので、サブゲインブースト増幅回路GS1の接続ノードS21とサブゲインブースト増幅回路GS2の接続ノードS22とはそれらの電圧変化が反転している。また、NMOSトランジスタT17のゲートは接続ノードS21に接続され、かつ、NMOSトランジスタT28のゲートは接続ノードS22に接続されているので、NMOSトランジスタT17とT28との接続関係は、図２に示したゲインブースト増幅回路GS1、GS2におけるPMOSトランジスタT4とT6との接続関係と等しい。
【０１０３】
よって、接続ノードS21から基準電位vssまでに見える抵抗R21_12(vss)は、(9)と同等である。これらから接続ノードS21に見える抵抗R21_12は、(14)と同等であり、入力端子２１から接続ノードS21までの直流利得は、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。
【０１０４】
また、接続ノードS21から出力端子２３までの直流利得は、PMOSトランジスタT18のトランスコンダクタンスと、(36)で表される出力端子２３に見える抵抗R23_12との積であり、トランジスタのトランスコンダクタンスの２乗と出力抵抗の２乗との積で概算される。以上より、サブゲインブースト増幅回路GS1の直流利得は、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積で概算される。
【０１０５】
図１３に示す回路１３００は、サブゲインブースト増幅回路GS3、GS4の回路構成の一形態であるが、図８に示したサブゲインブースト増幅回路GS3、GS4に、それぞれPMOSトランジスタT27p、同T28pが追加されたものになっている。回路１２００と回路１３００とでは、その回路構成および接続関係がPMOSとNMOSの違いを除いて同等であり、NMOSトランジスタT27、T28は、PMOSトランジスタT27p、T28pにそれぞれ対応する。よって、図１３に示すサブゲインブースト増幅回路GS3、GS4の直流利得は、図１２に示したサブゲインブースト増幅回路GS1と同等であり、トランジスタのトランスコンダクタンスの４乗と出力抵抗の４乗との積で概算される。
【０１０６】
以上から、サブゲインブースト増幅回路１２００、１３００の直流利得は、図８、図１０に示したサブゲインブースト増幅回路６００および１０００の直流利得より大きい。よって、サブゲインブースト増幅回路１２００、１３００を、図７、図９に示したゲインブースト増幅回路G1、G2にそれぞれ利用した場合でも、比較参照例としてのゲインブースト増幅回路１４００よりも大きな直流利得が得られる。
【０１０７】
また、NMOSトランジスタT27とT28の追加による電流の増加はないので、ゲインブースト増幅回路１４００のトランジスタTJ6に流れる電流分だけ少なく、消費電力が小さい。以上のことから、本実施形態で使用のサブゲインブースト増幅回路を用いれば、ゲインブースト増幅回路１４００よりも大きな直流利得を得つつ、消費電力が削減されたゲインブースト増幅回路を得ることができる。
【０１０８】
（その他の実施の形態）
次に、上記述べた各実施形態に係る差動増幅回路の一つの応用例について図１６を参照して説明する。図１６は、本発明の実施形態に係る差動増幅回路が応用され得るパイプライン型Ａ／Ｄ変換器の構成を示すブロック図である。
【０１０９】
このパイプライン型Ａ／Ｄ変換器１６００は、入力された時間連続のアナログ信号を離散時間のアナログ信号に変換し出力するサンプルホールド回路１６０、入力アナログ信号を量子化信号に変換する各変換ステージ１６１、１６２、…、１６Ｎ、各変換ステージから出力された量子化信号を合成して出力ディジタル信号を出力する合成部１６０１を有する。
【０１１０】
各変換ステージ１６１、…では、入力アナログ信号を量子化して量子化信号を出力するとともにこれを復号して復号アナログ信号を生成する。そして、入力アナログ信号から復号アナログ信号を差し引きその結果の信号を所定の利得で増幅し次段の変換ステージに供給している。入力アナログ信号から復号アナログ信号を差し引きその結果の信号を所定の利得で増幅するため差動増幅回路A1、A2、…が使用されている。また、サンプルホールド回路１６０でも差動増幅回路A0が使用されている。これらの差動増幅回路A1、A2、…、または同A0として上記で述べた各実施形態の差動増幅回路は好適である。すなわち、これにより低消費電力のパイプライン型Ａ／Ｄ変換回路が実現できる。
【０１１１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１１２】
【図１】本発明の一実施形態に係る差動増幅回路の概略構成を示す回路ブロック図。
【図２】図１中に示したゲインブースト増幅回路G１、G2の一形態を示す回路図。
【図３】一般的なカスコード回路を示す回路図。
【図４】図１中に示したゲインブースト増幅回路G1、G2の別の形態を示す回路図。
【図５】一般的なアクティブカスコード回路を示す回路図。
【図６】図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図。
【図７】図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図。
【図８】図７中に示したサブゲインブースト増幅回路GS1、GS2の一形態を示す回路図。
【図９】図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図。
【図１０】図９中に示したサブゲインブースト増幅回路GS3、GS4の一形態を示す回路図。
【図１１】図１中に示したゲインブースト増幅回路G1、G2のさらに別の形態を示す回路図。
【図１２】図１１中に示したサブゲインブースト増幅回路GS1、GS2の一形態を示す回路図。
【図１３】図１１中に示したサブゲインブースト増幅回路GS3、GS4の一形態を示す回路図。
【図１４】比較参照例としての差動増幅回路の構成を示す回路図。
【図１５】図１４中に示したゲインブースト増幅回路GJ1、GJ2の一形態を示す回路図。
【図１６】本発明の実施形態に係る差動増幅回路が応用され得るパイプライン型Ａ／Ｄ変換器の構成を示すブロック図。
【符号の説明】
【０１１３】
１，２…差動入力端子、３，４…差動出力ノード、５…負側電流出力ノード、６…正側電流出力ノード、７，８…差動出力端子、１１…ゲインブースト増幅回路G1の入力端子、１２…ゲインブースト増幅回路G2の入力端子、１３…ゲインブースト増幅回路G1の出力端子、１４…ゲインブースト増幅回路G2の出力端子、２０…入力段、２１，２２…サブゲインブースト増幅回路GS1の入力端子、２１ｐ，２２ｐ…サブゲインブースト増幅回路GS3の入力端子、２３…サブゲインブースト増幅回路GS1の出力端子、２３ｐ…サブゲインブースト増幅回路GS3の出力端子、２４，２５…サブゲインブースト増幅回路GS2の入力端子、２４ｐ，２５ｐ…サブゲインブースト増幅回路GS4の入力端子、２６…サブゲインブースト増幅回路GS2の出力端子、２６ｐ…サブゲインブースト増幅回路GS4の出力端子、３０…出力段、１００…差動増幅回路、１６０…サンプルホールド回路、１６１，１６２，１６Ｎ…変換ステージ、１６０１…合成部、２００，４００，６００，７００，９００，１１００…ゲインブースト増幅回路、８００，１０００，１２００，１３００…サブゲインブースト増幅回路、１６００…パイプライン型Ａ／Ｄ変換回路。
【図１】
2007243837.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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