(57)【要約】【課題】耐湿性特性に優れた高信頼性のメサ型半導体装置を提供する。【解決手段】ｎ型ドレイン層２０１，２０２，２０３と、ｐ型ベース層２０４と、ｎ型ソース領域２０５とから構成され、前記ｐ型ベース層２０４のチップ周辺に、ｐｎ接合部が露出するようにメサ溝２１０が設けられたメサ型ＭＯＳＦＥＴにおいて、前記メサ溝２１０の表面を、シリコン粉末を添加したポリイミド樹脂膜２１１によって覆う。前記添加したシリコン粉末は、ポリイミド樹脂膜中の空孔に充填され、メサ溝２１０表面への水分の透過を抑制するため、湿分存在下でリーク電流増大や耐圧劣化を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層された半導体層におけるｐｎ接合部が露出するようにメサ溝を設け、前記メサ溝におけるｐｎ接合部の露出面を、シリコン粉末を添加したポリイミド樹脂からなる保護膜により被覆したことを特徴とするメサ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メサ型半導体装置に係り、特に保護膜用ポリイミド樹脂膜を備えたメサ型半導体装置に関する。
【背景技術】
【０００２】
メサ型半導体装置のｐｎ接合部の表面保護膜としてポリイミド樹脂膜を用いる技術が提案されている（例えば、特許文献１参照）。
【０００３】
図４は従来のポリイミド樹脂膜を備えたメサ型ダイオードの一例の断面図であり、ｎ型半導体領域１０１，１０２と、ｐ型半導体領域１０３と、アノード電極１０４と、カソード電極１０５とが形成され、さらに、ｐｎ接合部が露出するようにメサ溝１１０が形成され、このメサ溝１１０におけるｐｎ接合部の表面を保護するための保護膜として、ポリイミド樹脂膜１１１が用いられている。
【０００４】
前記ポリイミド樹脂は写真蝕刻が可能であるため、ウエハ状態での選択的被膜形成が可能であり、また３００〜４００℃以下の低温で被膜形成ができるため、プロセスの融通性に優れており、かつ熱処理の耐圧劣化を防止することができる。
【特許文献１】特開昭６１−１７２３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の技術において、ポリイミド樹脂膜は水に対して透過性であり、湿分存在下で逆電圧を印加する高温高湿電圧印加試験において、リーク電流増大や耐圧劣化が生じてしまうという問題があった。
【０００６】
本発明は、前記従来の問題を解決し、耐湿性特性に優れた高信頼性のメサ型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明のメサ型半導体装置は、積層された半導体層におけるｐｎ接合部が露出するようにメサ溝を設け、前記メサ溝におけるｐｎ接合部の露出面を、シリコン粉末を添加したポリイミド樹脂からなる保護膜にて被覆したことを特徴とする。
【発明の効果】
【０００８】
本発明のメサ型半導体装置は、メサ溝におけるｐｎ接合部の表面を保護するための保護膜をシリコン粉末を添加したポリイミド樹脂としたことにより、耐湿性特性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。
【００１０】
図１は本発明の実施形態であるメサ型ＭＯＳＦＥＴの断面図であり、本実施形態において、ｎ型ドレイン層２０１，２０２，２０３と、ｐ型ベース層２０４と、ｎ型ソース領域２０５とから構成され、ｐ型ベース層２０４のチップ周辺に、ｐｎ接合部が露出するようメサ溝２１０が設けられ、メサ溝２１０の表面が、シリコン粉末を添加したポリイミド樹脂膜２１１により覆われている。
【００１１】
また、図１において、２０６はゲート電極、２０７はゲート酸化膜、２０８は層間絶縁膜、２０９はゲート・ソース電極、２１２は裏面ドレイン電極を示している。
【００１２】
図２は図１のメサ型ＭＯＳＦＥＴを製造するための主な工程を説明するための断面図である。
【００１３】
まず、ｎ＋型シリコン単結晶からなる基板２０１に、ｎ−型エピタキシャル層（ドレイン層）２０２を形成する。次に、ドレイン層２０２より高い濃度となるように、ｎ型不純物を表面から注入し熱処理を行い、ｎ型拡散層２０３を形成する。次いで、ｎ型拡散層２０３上に熱酸化によりゲート酸化膜２０７を形成する。その後、ＣＶＤ法によりゲート電極となるポリシリコン２０６を堆積させる。この状態を図２（ａ）に示す。
【００１４】
次に、ポリシリコン２０６の表面にレジスト膜を介してパターニングし、選択的にゲート酸化膜２０７とポリシリコン２０６を除去した後に、レジスト膜を除去する。次いで、ゲート酸化膜２０７とポリシリコン２０６をマスクにして、ｐ型不純物を表面から注入し熱処理を行い、ｐ型ベース層２０４を形成する。この状態を図２（ｂ）に示す。
【００１５】
次に、ｐ型ベース層２０４の表面をレジスト膜を介してパターニングした後、ｎ型不純物を表面から注入してレジスト膜を除去し、ソース領域２０５を形成し、ＣＶＤ法により層間絶縁膜２０８を形成し、次にコンタクトホールを形成する。この状態を図２（ｃ）に示す。
【００１６】
次いで、層間絶縁膜２０８の表面にソース・ゲート電極２０９を形成する。この状態を図２（ｄ）に示す。
【００１７】
次いで、弗酸：硝酸：酢酸＝３：６：２（容量比）であり、かつ７℃±１℃に冷却された混合液中で処理して、メサ溝２１０を形成する。この状態を図２（ｅ）に示す。
【００１８】
その後、ディスペンス法により、シリコン粉末を添加したポリイミド樹脂２１１をメサ溝２１０に選択的に塗布する。しかる後、３５０℃にて熱処理を行い、シリコン粉末を添加したポリイミド樹脂２１１を硬化させる。この状態を図２（ｆ）に示す。
【００１９】
次に、ドレイン電極２１０を形成する。最終的にメサ溝２１０の中央を、ダイシング送りスピード５ｍｍ／秒、ダイシングブレード回転数４５０００ｒｐｍでダイシングして素子分離し、図１に示すように、前記シリコン粉末を添加したポリイミド樹脂２１１を保護膜とするメサ型ＭＯＳＦＥＴを得る。
【００２０】
本実施形態のメサ型ＭＯＳＦＥＴは、実証試験の結果、ドレイン・ソース間耐圧（ＶＤＳＳ）として４００Ｖ以上を得ることができ、ドレイン・ソース間リーク電流（ＩＤＳＳ）も１５ｎＡ以下となり、極めて阻止特性の優れたものであった。
【００２１】
さらに、湿分存在下で逆電圧を印加する高温高湿電圧印加試験、すなわち、温度８５℃、湿分８５％ＲＨに１０００時間放置した後のＶＤＳＳ耐圧と、ＩＤＳＳリーク電流は、初期とほぼ同一の値を示した。
【００２２】
図３は、高温高湿電圧印加試験において、本メサ型ＭＯＳＦＥＴ（実施例）と従来技術のメサ型ＭＯＳＦＥＴ（比較例）との結果を比較した図であって、（ａ）はＶＤＳＳ耐圧と高温高湿電圧印加時間との関係、（ｂ）はＩＤＳＳリーク電流と高温高湿電圧印加時間との関係をそれぞれ示す。
【００２３】
なお、従来技術のメサ型ＭＯＳＦＥＴにおいて、その保護膜はシリコン粉末を添加しないエポキシ樹脂膜とし、それ以外は前記実施形態の製造方法と同一とした。
【００２４】
図３によれば、従来技術のメサ型ＭＯＳＦＥＴは、ＶＤＳＳ耐圧の低下、およびＩＤＳＳリーク電流の増大が観測されたが、本実施例では、ＶＤＳＳ耐圧、およびＩＤＳＳリーク電流ともに変動が観られなかった。これは、ポリイミド樹脂膜中の空孔にシリコン粉末が充填され、半導体表面への水分の透過を抑制した結果である。
【００２５】
本実施形態では、ｎ＋型シリコン単結晶からなる基板２０１の上に、ｎ−型エピタキシャル層２０２を形成した例を説明したが、ｎ−型シリコン単結晶からなる基板を用い、基板裏面側にｎ＋型拡散層を形成しても同様の効果が得られる。
【００２６】
また、本実施形態では、メサ型ＭＯＳＦＥＴについて説明したが、メサ型バイポーラトランジスタ，メサ型ダイオード，メサ型ＩＧＢＴ（Insulated Gate Bipolar Transistor）、およびメサ型サイリスタなどのメサ型半導体装置においても同様の効果が得られる。
【産業上の利用可能性】
【００２７】
本発明は、保護膜用ポリイミド樹脂膜を備えた各種メサ型半導体装置に適用され、特にシリコン粉末を添加したポリイミド樹脂膜は高い耐湿性を有するため、耐湿性特性に優れた高信頼性のメサ型半導体装置として有効である。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態であるメサ型ＭＯＳＦＥＴの断面図
【図２】本実施形態のメサ型ＭＯＳＦＥＴを製造するための主な工程を説明するための断面図
【図３】（ａ）は従来技術と本実施例とのＶＤＳＳ耐圧と高温高湿電圧印加時間との関係を示す図、（ｂ）は従来技術と本実施例とのＩＤＳＳリーク電流と高温高湿電圧印加時間との関係を示す図
【図４】従来のポリイミド樹脂膜を備えたメサ型ダイオードの一例の断面図
【符号の説明】
【００２９】
２０１  ｎ＋型シリコン単結晶基板
２０２  ｎ−型ピタキシャル層（ドレイン層）
２０３  ｎ型拡散層
２０４  ｐ型ベース層
２０５  ｎ＋型ソース領域
２０６  ゲート電極（ポリシリコン）
２０７  ゲート酸化膜
２０８  層間絶縁膜
２０９  ゲート・ソース電極
２１０  メサ溝
２１１  シリコン粉末を添加したポリイミド樹脂膜
２１２  裏面ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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