(57)【要約】      （修正有）【課題】画像読取処理を高速化すると同時に、使用する３チャンネルタイプのＡＦＥを少なくする。【解決手段】クロックタイミング調整回路３２は、位相のずれたクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４，ＣＬＫ５を密着型イメージセンサ１２の各ブロックＢ１〜Ｂ５に供給して、画像信号のサンプリング可能期間を重ならないようにずらし、かつ画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜１２，Ａ１３〜Ａ１５のサンプリング可能期間が１画素読取期間内に収まるようにする。切替スイッチ回路３３は、イメージセンサＩＣチップｃｈ１〜ｃｈ３，ｃｈ４〜ｃｈ６，ｃｈ７〜ｃｈ９，ｃｈ１０〜ｃｈ１２，ｃｈ１３〜ｃｈ１５から読み出される画像信号を時分割して切り替えながら画像信号として出力する。【選択図】  図４
2007013741.tif 000002
【特許請求の範囲】
【請求項１】
複数のイメージセンサＩＣチップを一直線状に並べて形成され、かつ連続する３個ずつのイメージセンサＩＣチップ毎のブロックに分けられ、各イメージセンサＩＣチップの画像信号をそれぞれ出力する密着型イメージセンサと、
ブロック毎に画像信号のサンプリング可能期間を重ならないようにずらし、かつブロック毎の画像信号のサンプリング可能期間が１画素読取期間内に収まるように位相のずれた信号を前記密着型イメージセンサの各ブロックに供給する信号タイミング調整回路と、
前記密着型イメージセンサの各ブロックのイメージセンサＩＣチップから読み出される画像信号をブロック毎に時分割して切り替えながら出力する切替スイッチ回路と
を有することを特徴とする画像読取装置。
【請求項２】
複数のイメージセンサＩＣチップを一直線状に並べて形成され、かつ連続する３個ずつのイメージセンサＩＣチップ毎のブロックに分けられ、各イメージセンサＩＣチップの画像信号をそれぞれ出力する密着型イメージセンサと、
ブロック毎に画像信号のサンプリング可能期間を重ならないようにずらし、かつブロック毎の画像信号のサンプリング可能期間が１画素読取期間内に収まるように位相のずれたクロック信号を前記密着型イメージセンサの各ブロックに供給するクロックタイミング調整回路と、
前記密着型イメージセンサの各ブロックのイメージセンサＩＣチップから読み出される画像信号をブロック毎に時分割して切り替えながら出力する切替スイッチ回路と
を有することを特徴とする画像読取装置。
【請求項３】
複数のイメージセンサＩＣチップを一直線状に並べて形成され、かつ連続する３個ずつのイメージセンサＩＣチップ毎のブロックに分けられ、各イメージセンサＩＣチップの画像信号をそれぞれ出力する密着型イメージセンサと、
ブロック毎に画像信号のサンプリング可能期間を重ならないようにずらし、かつブロック毎の画像信号のサンプリング可能期間が１画素読取期間内に収まるように位相のずれたトリガ信号を前記密着型イメージセンサの各ブロックに供給するトリガタイミング調整回路と、
前記密着型イメージセンサの各ブロックのイメージセンサＩＣチップから読み出される画像信号をブロック毎に時分割して切り替えながら出力する切替スイッチ回路と
を有することを特徴とする画像読取装置。
【請求項４】
前記切替スイッチ回路は、３個のクインティプル入力切替スイッチからなり、１５個のイメージセンサＩＣチップで形成された前記密着型イメージセンサの、３個ずつのイメージセンサＩＣチップに分けられてなる５つのブロックから読み出された３つの画像信号を、ブロック毎に時分割して切り替えながら出力する請求項１ないし３のいずれか１項に記載の画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像読取装置に関し、詳しくは複数のイメージセンサＩＣ（Integrated Circuit）チップが一直線状に並べられた密着型イメージセンサ（ＣＩＳ：Contact Image Sensor）を使用する画像読取装置に関する。
【背景技術】
【０００２】
従来技術では、複数のイメージセンサＩＣチップを一直線状に並べて形成された密着型イメージセンサを備える画像読取装置において、密着型イメージセンサを連続するイメージセンサＩＣチップからなる３の自然数倍のブロックに分け、ブロック毎に画像信号を３チャンネルタイプのアナログフロントエンド（ＡＦＥ：Analog Front End）に出力することにより、画像信号の読取処理を高速化する提案がなされている（例えば、特許文献１参照）。なお、３チャンネルタイプのＡＦＥは、１チャンネルタイプのＡＦＥとともに、他のチャンネル数のＡＦＥと比べてポピュラーであり、これらは量産がなされて安価であるために、画像読取装置において多く使用されている。
【０００３】
また、従来技術では、マルチプレクサを複数持つことで、出力データを高速化する技術が提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００３-２９８８１３号公報
【特許文献２】特開平７-２３６０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の従来技術では、密着型イメージセンサの連続するイメージセンサＩＣチップへの分割ブロック数を３の自然数倍にすると、画像読取領域が大きくなったときに、イメージセンサＩＣチップの分割ブロック数の増加が想定され、密着型イメージセンサを用いた回路構成を考えると、複数の３チャンネルタイプのＡＦＥが必要になるという問題点があった。例えば、Ａ３サイズの密着型イメージセンサの場合には、６ブロックで２個の３チャンネルタイプのＡＦＥが必要になることが想定されていた。
【０００５】
また、特許文献２記載の従来技術では、マルチプレクサを複数持つことで出力データを高速化するが、出力ラインが１本のため、１画素読取期間内にイメージセンサＩＣチップの動作時間等の余分な時間がかかるという問題点があった。
【０００６】
本発明の課題は、密着型イメージセンサの各ブロックに位相のずれた信号を供給して画像信号を読み出し、各ブロックから読み出された画像信号を時分割して切り替えながら出力することにより、少ないＡＦＥで画像の読取を高速に行えるようにした画像読取装置を提供することにある。
【０００７】
本発明の課題は、密着型イメージセンサの各ブロックに位相のずれたクロック信号を供給して画像信号を読み出し、各ブロックから読み出された画像信号を時分割して切り替えながら出力することにより、少ないＡＦＥで画像の読取を高速に行えるようにした画像読取装置を提供することにある。
【０００８】
本発明の課題は、密着型イメージセンサの各ブロックに位相のずれたトリガ信号を供給して画像信号を読み出し、各ブロックから読み出された画像信号を時分割して切り替えながら出力することにより、少ないＡＦＥで画像の読取を高速に行えるようにした画像読取装置を提供することにある。
【課題を解決するための手段および発明の効果】
【０００９】
請求項１記載の画像読取装置は、複数のイメージセンサＩＣチップを一直線状に並べて形成され、かつ連続する３個ずつのイメージセンサＩＣチップ毎のブロックに分けられ、各イメージセンサＩＣチップの画像信号をそれぞれ出力する密着型イメージセンサと、ブロック毎に画像信号のサンプリング可能期間を重ならないようにずらし、かつブロック毎の画像信号のサンプリング可能期間が１画素読取期間内に収まるように位相のずれた信号を前記密着型イメージセンサの各ブロックに供給する信号タイミング調整回路と、前記密着型イメージセンサの各ブロックのイメージセンサＩＣチップから読み出される画像信号をブロック毎に時分割して切り替えながら出力する切替スイッチ回路とを有することを特徴とする。請求項１記載の画像読取装置によれば、密着型イメージセンサの各ブロックからサンプリング可能期間が１画素読取期間内に収まるように位相をずらして読み出された画像信号を、ブロック毎に時分割して切り替えながら出力することにより、ブロック数×１ブロックの画像信号数の値だけ画像読取処理を高速化できるという効果がある。また、例えば、Ａ３サイズの密着型イメージセンサのように、画像読取領域が大きくなったときに、イメージセンサＩＣチップの分割ブロック数の増加が想定され、密着型イメージセンサを用いた回路構成を考えると、６ブロックで２個の３チャンネルタイプのＡＦＥが必要であったが、これを１個の３チャンネルタイプのＡＦＥで構成でき、画像読取装置を容易かつ安価に製造することが可能になるという効果がある。
【００１０】
請求項２記載の画像読取装置は、複数のイメージセンサＩＣチップを一直線状に並べて形成され、かつ連続する３個ずつのイメージセンサＩＣチップ毎のブロックに分けられ、各イメージセンサＩＣチップの画像信号をそれぞれ出力する密着型イメージセンサと、ブロック毎に画像信号のサンプリング可能期間を重ならないようにずらし、かつブロック毎の画像信号のサンプリング可能期間が１画素読取期間内に収まるように位相のずれたクロック信号を前記密着型イメージセンサの各ブロックに供給するクロックタイミング調整回路と、前記密着型イメージセンサの各ブロックのイメージセンサＩＣチップから読み出される画像信号をブロック毎に時分割して切り替えながら出力する切替スイッチ回路とを有することを特徴とする。請求項２記載の画像読取装置によれば、密着型イメージセンサの各ブロックからサンプリング可能期間が１画素読取期間内に収まるように位相をずらして読み出された画像信号を、ブロック毎に時分割して切り替えながら出力することにより、ブロック数×１ブロックの画像信号数の値だけ画像読取処理を高速化できるという効果がある。また、例えば、Ａ３サイズの密着型イメージセンサのように、画像読取領域が大きくなったときに、イメージセンサＩＣチップの分割ブロック数の増加が想定され、密着型イメージセンサを用いた回路構成を考えると、６ブロックで２個の３チャンネルタイプのＡＦＥが必要であったが、これを１個の３チャンネルタイプのＡＦＥで構成でき、画像読取装置を容易かつ安価に製造することが可能になるという効果がある。
【００１１】
請求項３記載の画像読取装置は、複数のイメージセンサＩＣチップを一直線状に並べて形成され、かつ連続する３個ずつのイメージセンサＩＣチップ毎のブロックに分けられ、各イメージセンサＩＣチップの画像信号をそれぞれ出力する密着型イメージセンサと、ブロック毎に画像信号のサンプリング可能期間を重ならないようにずらし、かつブロック毎の画像信号のサンプリング可能期間が１画素読取期間内に収まるように位相のずれたトリガ信号を前記密着型イメージセンサの各ブロックに供給するトリガタイミング調整回路と、前記密着型イメージセンサの各ブロックのイメージセンサＩＣチップから読み出される画像信号をブロック毎に時分割して切り替えながら出力する切替スイッチ回路とを有することを特徴とする。請求項３記載の画像読取装置によれば、密着型イメージセンサの各ブロックからサンプリング可能期間が１画素読取期間内に収まるように位相をずらして読み出された画像信号を、ブロック毎に時分割して切り替えながら出力することにより、ブロック数×１ブロックの画像信号数の値だけ画像読取処理を高速化できるという効果がある。また、例えば、Ａ３サイズの密着型イメージセンサのように、画像読取領域が大きくなったときに、イメージセンサＩＣチップの分割ブロック数の増加が想定され、密着型イメージセンサを用いた回路構成を考えると、６ブロックで２個の３チャンネルタイプのＡＦＥが必要であったが、これを１個の３チャンネルタイプのＡＦＥで構成でき、画像読取装置を容易かつ安価に製造することが可能になるという効果がある。
【００１２】
請求項４記載の画像読取装置は、請求項１ないし３のいずれか１項に記載の画像読取装置において、前記切替スイッチ回路は、３個のクインティプル入力切替スイッチからなり、１５個のイメージセンサＩＣチップで形成された前記密着型イメージセンサの、３個ずつのイメージセンサＩＣチップに分けられてなる５つのブロックから読み出された３つの画像信号を、ブロック毎に時分割して切り替えながら出力することを特徴とする。請求項４記載の画像読取装置によれば、密着型イメージセンサの５つのブロックからサンプリング可能期間が１画素読取期間内に収まるように位相をずらして読み出された３つの画像信号を、ブロック毎に時分割して切り替えながら出力することにより、５×３＝１５倍だけ画像読取処理を高速化できるという効果がある。また、例えば、Ａ３サイズの密着型イメージセンサのように、画像読取領域が大きくなったときに、イメージセンサＩＣチップの分割ブロック数の増加が想定され、密着型イメージセンサを用いた回路構成を考えると、６ブロックで２個の３チャンネルタイプのＡＦＥが必要であったが、これを１個の３チャンネルタイプのＡＦＥで構成でき、画像読取装置を容易かつ安価に製造することが可能になるという効果がある。
【発明を実施するための最良の形態】
【００１３】
少ないＡＦＥで画像読取処理を高速化するという課題を、密着型イメージセンサの各ブロックからサンプリング可能期間が１画素読取期間内に収まるように位相をずらして読み出された画像信号を、ブロック毎に時分割して切り替えながら出力することにより達成した。
【００１４】
以下、本発明の実施例について図面を参照しながら詳細に説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１に係る画像読取装置１０が組み込まれた複合機１の外観図である。この複合機１は、下側本体１ａに対して上側本体１ｂを開閉可能に取り付けてなるクラムシェル構造のものであり、上側本体１ｂに画像読取装置１０を備えている。また、上側本体１ｂの正面側には操作パネル２が設けられている。なお、複合機１は、画像読取装置１０の他に画像形成装置（レーザプリンタ）も備えているが、本発明とは直接関係しないために説明を省略する。
【００１６】
図２は、画像読取装置１０の断面図である。画像読取装置１０は、フラットベッド機構（ＦＢ：Flat Bed）および自動給紙機構（ＡＤＦ：Automatic Document Feeder）の双方を備えたタイプのものであり、画像読取装置１０自体も、フラットベッド部１０ａに対してカバー部１０ｂを開閉可能に取り付けてなるクラムシェル構造となっている。
【００１７】
画像読取装置１０において、フラットベッド部１０ａには、密着型イメージセンサ（読取ヘッド）１２，第１プラテンガラス１４等が設けられており、カバー部１０ｂには、原稿供給トレイ１６，原稿搬送装置１８，原稿搬出トレイ２０等が設けられている。
【００１８】
密着型イメージセンサ１２は、受光部（光電変換素子）２２，セルフォックレンズ２４および光源２６を備えており、読取対象位置に存在する原稿に対して光源２６から光を照射し、原稿からの反射光をセルフォックレンズ２４によって受光部２２に結像することで画像を読み取るように構成されている。また、密着型イメージセンサ１２は、図示しない駆動機構により図２における左右方向に駆動されるようになっており、実際に原稿を読み取る際には、受光部２２が読取位置の真下となる位置へ移動する。
【００１９】
図３および図４に示すように、密着型イメージセンサ１２は、１５個のイメージセンサＩＣチップｃｈ１〜ｃｈ１５が、その受光素子が一直線状に並ぶようにして基板３０の表面に実装されている。ただし、「一直線状」に並ぶという状態には、「千鳥状」に並ぶ状態も含むものとする。各イメージセンサＩＣチップｃｈ１〜ｃｈ１５は、複数の受光素子が等間隔で１列に並ぶようにして造り込まれた矩形状のチップである。密着型イメージセンサ１２は、Ａ３幅の原稿に対応可能なものとして構成されており、各イメージセンサＩＣチップｃｈ１〜ｃｈ１５は、その解像度が１，２００ｄｐｉ（４７．２ドット／ｍｍ）であり、計１，７２８個の受光素子を備えている。したがって、密着型イメージセンサ１２においては、計２５，９２０個の受光素子が等間隔で１列に並んだ構成となっている。
【００２０】
図５に示すように、イメージセンサＩＣチップｃｈ１〜ｃｈ１５は、所定個数（１，７２８個）の受光素子を構成するフォトトランジスタＰＴ１〜ＰＴｎを備えている。これらのフォトトランジスタＰＴ１〜ＰＴｎは、光を受けると、その受光量に対応した電荷を蓄える。イメージセンサＩＣチップｃｈ１〜ｃｈ１５自体の基本的な回路構成は、従来のものと同様であり、後述するクロック制御回路４１から出力されるトリガ信号ＴＧが入力されると、シフトレジスタ２９は、入力されるクロック信号ＣＬＫに基づいて複数のＦＥＴ１〜ＦＥＴｎを一定の方向に順次オンにしていく。すると、複数のフォトトランジスタＰＴ１〜ＰＴｎに蓄えられていた電荷は一定の順序で放出されていき、増幅器ＯＰによって増幅されてから画像信号ＡＯとしてシリアルで出力される。画像信号ＡＯは、アナログ信号である。その他、イメージセンサＩＣチップｃｈ１〜ｃｈ１５は、イメージセンサＩＣチップｃｈ１〜ｃｈ１５内の各部を動作させるのに必要な駆動電力を供給するための電圧印加用端子ＶＤＤや、グランド接続用端子ＧＮＤも備えている。
【００２１】
図３および図４に示すように、１５個のイメージセンサＩＣチップｃｈ１〜ｃｈ１５は、その列の一端から他端に向かう一定の順序で３個のイメージセンサＩＣチップを１ブロック単位とする、計５つのブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５に分けられている。
【００２２】
図４に示すブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５のいずれのイメージセンサＩＣチップｃｈ１〜ｃｈ１５も同様な構成になっており、すべてのイメージセンサＩＣチップｃｈ１〜ｃｈ１５が同時に駆動を開始するようになっている。後述するクロック制御回路４１からコネクタ３１に送出されるトリガ信号ＴＧは、イメージセンサＩＣチップｃｈ１〜ｃｈ１５に同時に入力されるようになっている。
【００２３】
図４に示すように、密着型イメージセンサ１２が設けられた基板３０の表面には、コネクタ３１と、クロックタイミング調整回路３２と、切替スイッチ回路３３とが設けられ、これらが図示のような配線パターンで接続されている。配線パターンの一端は、基板３０の一側縁部に設けられたコネクタ３１に繋がれており、基板３０の外部から複数のイメージセンサＩＣチップｃｈ１〜ｃｈ１５への電力供給や各種の信号の送出入などは、コネクタ３１に接続されたケーブル（図示略）を介して行われるようになっている。
【００２４】
クロックタイミング調整回路３２は、後述するクロック制御回路４１からクロック信号ＣＬＫをコネクタ３１を通じて入力し、図６（ａ），（ｂ），（ｃ），（ｄ），（ｅ）に示すように、ブロックＢ１の第１イメージセンサＩＣチップｃｈ１の画像信号Ａ１のサンプリング可能期間と、ブロックＢ２の第１イメージセンサＩＣチップｃｈ４の画像信号Ａ４のサンプリング可能期間と、ブロックＢ３の第１イメージセンサＩＣチップｃｈ７の画像信号Ａ７のサンプリング可能期間と、ブロックＢ４の第１イメージセンサＩＣチップｃｈ１０の画像信号Ａ１０のサンプリング可能期間と、ブロックＢ５の第１イメージセンサＩＣチップｃｈ１３の画像信号Ａ１３のサンプリング可能期間とが重ならないように、かつ全体として１画素読取期間内に収まるように、互いに位相をずらした第１クロック信号ＣＬＫ１，第２クロック信号ＣＬＫ２，第３クロック信号ＣＬＫ３，第４クロック信号ＣＬＫ４，第５クロック信号ＣＬＫ５をブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５にそれぞれクロック信号として出力する。なお、本実施例１では、クロック信号調整回路３２によりクロック信号ＣＬＫのタイミングを調整することにより、サンプリング可能期間を重ならないようにずらしたが、トリガ信号ＴＧのタイミングを調整することによっても同様の効果が得られる。
【００２５】
切替スイッチ回路３３は、図７に示すように、３個のクインティプル（５）入力切替スイッチからなり、１５個のイメージセンサＩＣチップｃｈ１〜ｃｈ１５で形成された密着型イメージセンサ１２の各ブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５から読み出された３つの画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜１２，Ａ１３〜Ａ１５を時分割して切り替えながら、後述する１個の３チャンネルタイプのＡＦＥ４０に出力するものである。
【００２６】
図４に示すように、画像読取装置１０は、基板３０のコネクタ３１に接続される機器として、クロック制御回路４１，Ａ／Ｄ（Analog/Digital）変換器４２，メモリ４３，タイミング制御回路４４などを含む３チャンネルタイプのＡＦＥ４０を具備している。
【００２７】
クロック制御回路４１は、コネクタ３１にトリガ信号ＴＧおよびクロック信号ＣＬＫを送出するように構成されている。トリガ信号ＴＧは、各イメージセンサＩＣチップｃｈ１〜ｃｈ１５にそれぞれ入力されるようになっている。
【００２８】
Ａ／Ｄ変換器４２は、３つのアナログ信号のそれぞれをデジタル信号に変換する処理を並行して行うことが可能ないわゆる３チャンネルタイプのものである。Ａ／Ｄ変換器４２には、切替スイッチ回路３３から出力される３つの画像信号ＡＯ１，ＡＯ２，ＡＯ３がコネクタ３１を介して入力されるようになっている。
【００２９】
メモリ４３は、たとえばＲＡＭ（Random Access Memory）を用いて構成されており、Ａ／Ｄ変換器４２によってデジタル化された信号のデータをアドレス付けして記憶する役割を果たす。クロック制御回路４１は、メモリ４３からデータを読み出させる制御を行うように構成されており、このことによりメモリ４３からはデジタル化された１ライン分の画像信号が所定の整列された順序で出力されるようになっている。画像信号の順序は、たとえば１５個のイメージセンサＩＣチップｃｈ１〜ｃｈ１５を１つずつ順番に駆動させた場合に得られる画像信号の順序と同様な順序である。
【００３０】
タイミング制御回路４４は、クロックタイミング調整回路３２にクロックタイミング制御信号を出力し、切替スイッチ回路３３に切替スイッチ制御信号を出力する。
【００３１】
図７は、密着型イメージセンサ１２と切替スイッチ回路３３との接続態様を例示する図である。密着型イメージセンサ１２は、１５個のイメージセンサＩＣチップｃｈ１〜ｃｈ１５から形成され、各イメージセンサＩＣチップｃｈ１〜ｃｈ１５の出力端子は切替スイッチ回路３３に接続されている。詳しくは、イメージセンサＩＣチップｃｈ１は切替スイッチ回路３３の第１クインティプル入力切替スイッチの第５入力端子に、イメージセンサＩＣチップｃｈ２は切替スイッチ回路３３の第２クインティプル入力切替スイッチの第５入力端子に、イメージセンサＩＣチップｃｈ３は切替スイッチ回路３３の第３クインティプル入力切替スイッチの第５入力端子に、イメージセンサＩＣチップｃｈ４は切替スイッチ回路３３の第１クインティプル入力切替スイッチの第４入力端子に、イメージセンサＩＣチップｃｈ５は切替スイッチ回路３３の第２クインティプル入力切替スイッチの第４入力端子に、イメージセンサＩＣチップｃｈ６は切替スイッチ回路３３の第３クインティプル入力切替スイッチの第４入力端子に、イメージセンサＩＣチップｃｈ７は切替スイッチ回路３３の第１クインティプル入力切替スイッチの第３入力端子に、イメージセンサＩＣチップｃｈ８は切替スイッチ回路３３の第２クインティプル入力切替スイッチの第３入力端子に、イメージセンサＩＣチップｃｈ９は切替スイッチ回路３３の第３クインティプル入力切替スイッチの第３入力端子に、イメージセンサＩＣチップｃｈ１０は切替スイッチ回路３３の第１クインティプル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ１１は切替スイッチ回路３３の第２クインティプル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ１２は切替スイッチ回路３３の第３クインティプル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ１３は切替スイッチ回路３３の第１クインティプル入力切替スイッチの第１入力端子に、イメージセンサＩＣチップｃｈ１４は切替スイッチ回路３３の第２クインティプル入力切替スイッチの第１入力端子に、イメージセンサＩＣチップｃｈ１５は切替スイッチ回路３３の第３クインティプル入力切替スイッチの第１入力端子に、それぞれ接続されている。切替スイッチ回路３３の第１クインティプル入力切替スイッチの出力端子はＡＦＥ４０の第１入力端子に、切替スイッチ回路３３の第２クインティプル入力切替スイッチの出力端子はＡＦＥ４０の第２入力端子に、切替スイッチ回路３３の第３クインティプル入力切替スイッチの出力端子はＡＦＥ４０の第３入力端子に、それぞれ接続されている。
【００３２】
次に、このように構成された本実施例１に係る画像読取装置１０の動作について説明する。
【００３３】
まず、ＡＦＥ４０のクロック制御回路４１からトリガ信号ＴＧが出力され、コネクタ３１を介して密着型イメージセンサ１２のイメージセンサＩＣチップｃｈ１〜ｃｈ１５のそれぞれに分かれて入力される。
【００３４】
そして、各イメージセンサＩＣチップｃｈ１〜ｃｈ１５からは画像信号Ａ１〜Ａ１５が、画像信号Ａ１〜Ａ１５のサンプリング可能期間を１画素読取期間内で５つの期間に時分割して切り替えながら出力され、切替スイッチ回路３３に入力される。
【００３５】
クロックタイミング調整回路３２は、ブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５毎に画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜１２，Ａ１３〜Ａ１５のサンプリング可能期間を重ならないようにずらし、かつブロック毎の画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜１２，Ａ１３〜Ａ１５のサンプリング可能期間が１画素読取期間内に収まるように位相のずれたクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４，ＣＬＫ５を密着型イメージセンサ１２の各ブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５に供給する。
【００３６】
切替スイッチ回路３３は、密着型イメージセンサ１２の各ブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５のイメージセンサＩＣチップｃｈ１〜ｃｈ３，ｃｈ４〜ｃｈ６，ｃｈ７〜ｃｈ９，ｃｈ１０〜ｃｈ１２，ｃｈ１３〜ｃｈ１５から読み出される画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜１２，Ａ１３〜Ａ１５をブロック毎に時分割して切り替えながら画像信号ＡＯ１，ＡＯ２，ＡＯ３として３チャンネルタイプのＡＦＥ４０に出力する。
【００３７】
３チャンネルタイプのＡＦＥ４０に入力された画像信号ＡＯ１，ＡＯ２，ＡＯ３は、Ａ／Ｄ変換器４２でデジタル信号に変換され、メモリ４３に記憶される。このため、ＡＦＥ４０に入力チャンネルの余りを生じさせるようなことなく、効率の良いＡ／Ｄ変換が可能となる。
【００３８】
また、画像読取装置１０においては、イメージセンサＩＣチップｃｈ１〜ｃｈ１５の総個数が１５個であり、これらを３個ずつのイメージセンサＩＣチップからなる５つのブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５に分けた場合には、これらブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５のそれぞれのイメージセンサＩＣチップの数は、いずれも３個となっている。このため、ブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５のそれぞれから出力される画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜Ａ１２，Ａ１３〜Ａ１５のデータ長は、同一に揃えられ、これらの信号の処理を共通化することができるために、その処理が容易化され、このことにより画像読取処理のより高速化が図られることとなる。
【００３９】
実施例１によれば、密着型イメージセンサ１２の５つのブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５から読み出された画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜Ａ１２，Ａ１３〜Ａ１５を、密着型イメージセンサ１２の５つのブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５からサンプリング可能期間が１画素読取期間内に収まるように位相をずらして読み出された画像信号Ａ１〜Ａ３，Ａ４〜Ａ６，Ａ７〜Ａ９，Ａ１０〜Ａ１２，Ａ１３〜Ａ１５を、ブロックＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５毎に時分割して切り替えながら出力することにより、ブロック数（＝５）×１ブロックの画像信号数（＝３）の値（＝１５）だけ画像読取処理を高速化できる。また、例えば、Ａ３サイズの密着型イメージセンサのように、画像読取領域が大きくなったときに、イメージセンサＩＣチップの分割ブロック数の増加が想定され、密着型イメージセンサを用いた回路構成を考えると、６ブロックで２個の３チャンネルタイプのＡＦＥが必要であったが、これを１個の３チャンネルタイプのＡＦＥ４０で構成でき、画像読取装置１０を簡単かつ安価に製造することが可能となる。
【実施例２】
【００４０】
図８は、本発明の実施例２に係る画像読取装置１０における密着型イメージセンサ１２ａと切替スイッチ回路３３ａとの接続態様を例示する図である。密着型イメージセンサ１２ａは、６個のイメージセンサＩＣチップｃｈ１〜ｃｈ６から形成され、各イメージセンサＩＣチップｃｈ１〜ｃｈ６の出力端子は切替スイッチ回路３３ａに接続されている。詳しくは、イメージセンサＩＣチップｃｈ１は切替スイッチ回路３３ａの第１デュアル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ２は切替スイッチ回路３３ａの第２デュアル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ３は切替スイッチ回路３３ａの第３デュアル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ４は切替スイッチ回路３３ａの第１デュアル入力切替スイッチの第１入力端子に、イメージセンサＩＣチップｃｈ５は切替スイッチ回路３３ａの第２デュアル入力切替スイッチの第１入力端子に、イメージセンサＩＣチップｃｈ６は切替スイッチ回路３３ａの第３デュアル入力切替スイッチの第２入力端子に、それぞれ接続されている。切替スイッチ回路３３ａの第１デュアル入力切替スイッチの出力端子はＡＦＥ４０の第１入力端子に、切替スイッチ回路３３ａの第２デュアル入力切替スイッチの出力端子はＡＦＥ４０の第２入力端子に、切替スイッチ回路３３ａの第３デュアル入力切替スイッチの出力端子はＡＦＥ４０の第３入力端子に、それぞれ接続されている。
【００４１】
なお、その他の部材は、図１ないし図７に示した実施例１に係る画像読取装置１０と同様に構成されているので、それらの詳しい説明を割愛する。
【００４２】
このように構成された実施例２に係る画像読取装置１０では、切替スイッチ回路３３ａの第１デュアル入力切替スイッチ，第２デュアル入力切替スイッチ，第３デュアル入力切替スイッチを同期して切り替えることにより、６個のイメージセンサＩＣチップｃｈ１〜ｃｈ６から形成される密着型イメージセンサ１２ａでは、２個の３チャンネルタイプのＡＦＥ４０で処理する必要があった画像信号を、１個の３チャンネルタイプのＡＦＥ４０で処理することが可能になる。
【実施例３】
【００４３】
図９は、本発明の実施例３に係る画像読取装置１０における密着型イメージセンサ１２ｂと切替スイッチ回路３３ｂとの接続態様を例示する図である。密着型イメージセンサ１２ｂは、５個のイメージセンサＩＣチップｃｈ１〜ｃｈ５から形成され、各イメージセンサＩＣチップｃｈ１〜ｃｈ５の出力端子は切替スイッチ回路３３ｂに接続されている。詳しくは、イメージセンサＩＣチップｃｈ１は切替スイッチ回路３３ｂの第１デュアル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ２は切替スイッチ回路３３ｂの第２デュアル入力切替スイッチの第２入力端子に、イメージセンサＩＣチップｃｈ３はＡＦＥ４０の第３入力端子に、イメージセンサＩＣチップｃｈ４は切替スイッチ回路３３ｂの第１デュアル入力切替スイッチの第１入力端子に、イメージセンサＩＣチップｃｈ５は切替スイッチ回路３３ｂの第２デュアル入力切替スイッチの第１入力端子に、それぞれ接続されている。切替スイッチ回路３３ｂの第１デュアル入力切替スイッチの出力端子はＡＦＥ４０の第１入力端子に、切替スイッチ回路３３ｂの第２デュアル入力切替スイッチの出力端子はＡＦＥ４０の第２入力端子に、それぞれ接続されている。
【００４４】
なお、その他の部材は、図１ないし図６に示した実施例１に係る画像読取装置１０と同様に構成されているので、それらの詳しい説明を割愛する。
【００４５】
このように構成された実施例３に係る画像読取装置１０では、切替スイッチ回路３３ｂの第１デュアル入力切替スイッチ，第２デュアル入力切替スイッチを同期して切り替えることにより、５個のイメージセンサＩＣチップｃｈ１〜ｃｈ５から形成される密着型イメージセンサ１２ｂでは、２個の３チャンネルタイプのＡＦＥ４０で処理する必要があった画像信号を、１個の３チャンネルタイプのＡＦＥ４０で処理することが可能になる。
【００４６】
以上、本発明の各実施例を説明したが、これらはあくまでも例示にすぎず、本発明はこれらに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１に係る画像読取装置が組み込まれた複合機の外観図。
【図２】本実施例１に係る画像読取装置を示す断面図。
【図３】図２中の密着型イメージセンサの概略斜視図。
【図４】本実施例１に係る画像読取装置の電気的構成を示す回路ブロック図。
【図５】図４中のイメージセンサＩＣチップの回路構成の一例を示す図。
【図６】本実施例１に係る画像読取装置におけるサンプリング制御を示すタイミングチャート。
【図７】本実施例１に係る画像読取装置における密着型イメージセンサと切替スイッチ回路との接続態様を例示する図。
【図８】本発明の実施例２に係る画像読取装置における密着型イメージセンサと切替スイッチ回路との接続態様を例示する図。
【図９】本発明の実施例３に係る画像読取装置における密着型イメージセンサと切替スイッチ回路との接続態様を例示する図。
【符号の説明】
【００４８】
１０  画像読取装置
１２  密着型イメージセンサ
２２  受光部（光電変換素子）
２４  セルフォックレンズ
２６  光源
３２  クロックタイミング調整回路
３３  切替スイッチ回路
４０  ３チャンネルタイプのＡＦＥ（アナログフロントエンド）
４１  制御回路
４２  Ａ／Ｄ変換器
４３  メモリ
Ａ１〜Ａ１５  画像信号
ＡＯ１，ＡＯ２，ＡＯ３  画像信号
Ｂ１〜Ｂ５  ブロック
ｃｈ１〜ｃｈ１５  イメージセンサＩＣチップ
ＣＬＫ１〜ＣＬＫ５  クロック信号
ＴＧ  トリガ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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