(57)【要約】【課題】書き換えを繰り返しても余計な電荷の残存および蓄積が生じにくい構造にして、保持特性を向上させる。【解決手段】第１半導体領域のチャネル形成領域２Ａと、制御電極８との間に、第１絶縁膜４、電荷蓄積能力を有する電荷蓄積膜５、第２絶縁膜６を備える積層絶縁膜３が形成され、制御電極８が、チャネル形成領域２Ａの上方から、その両側に離間している第２半導体領域２１、第３半導体領域２２の少なくとも一方の上方に延在している。そして、制御電極８の延在部分と第２半導体領域２１又は第３半導体領域２２との間で、少なくとも電荷蓄積膜５が除去され、当該除去部分が電荷蓄積膜５より電荷蓄積能力が低い第３絶縁膜７により充填されている。【選択図】図１
2007158093.tif 000002
【特許請求の範囲】
【請求項１】
第１導電性を有する第１半導体領域と、
前記第１半導体領域の表面部であり、第２導電性のチャネル反転層が形成されるチャネル形成領域と、
前記チャネル形成領域に接し第２導電性を有する第２半導体領域と、
前記第２半導体領域と隔離して前記チャネル形成領域に接し第２伝導性を有する第３半導体領域と、
前記チャネル形成領域上に形成されている積層絶縁膜と、
前記積層絶縁膜上に形成されている制御電極と、を有し、
前記積層絶縁膜が、チャネル形成領域側から順に、
第１絶縁膜と、
電荷蓄積能力を有する電荷蓄積膜と、
第２絶縁膜と、を備え、
前記制御電極が前記第２半導体領域、前記第３半導体領域の少なくとも一方の上方に延在し、
当該制御電極の延在部分と前記第２半導体領域又は前記第３半導体領域との間に存在する電荷蓄積膜が除去され、当該除去部分が前記電荷蓄積膜より電荷蓄積能力が低い第３絶縁膜により充填されている
不揮発性半導体メモリデバイス。
【請求項２】
前記第１〜第３半導体領域、前記積層絶縁膜および前記制御電極を備えるメモリセルが集積されたメモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイ内で選択される動作対象のメモリセルにおいて、
前記第２半導体領域と前記第３半導体領域間をバイアスし、前記チャネル形成領域に反転層チャネルが形成されるように前記制御電極をバイアスし、前記第３絶縁膜が形成されている側の前記電荷蓄積膜の局部に第１極性電荷を注入する第１電荷注入動作と、
前記第１極性電荷の保持電荷量を低減する際に、前記第３絶縁膜が形成されている側の前記第２半導体領域又は前記第３半導体領域と前記制御電極との間をバイアスし、前記第３絶縁膜が接する第２半導体領域又は第３半導体領域の表面部でバンド間トンネリングを起こし、当該バンド間トンネリングに起因して生じた第２極性電荷を、前記第１極性電荷を保持する前記電荷蓄積膜の局部に注入する第２電荷注入動作と、
を実行可能に前記周辺回路が構成されている
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項３】
第１導電性を有する第１半導体領域と、前記第１半導体領域の表面部であり、第２導電性のチャネル反転層が形成されるチャネル形成領域と、前記チャネル形成領域に接し第２導電性を有する第２半導体領域と、前記第２半導体領域と隔離して前記チャネル形成領域に接し第２伝導性を有する第３半導体領域と、前記チャネル形成領域上に形成されている積層絶縁膜と、前記積層絶縁膜上に形成されている制御電極とを有し、前記積層絶縁膜が、チャネル形成領域側から順に、第１絶縁膜と、電荷蓄積能力を有する電荷蓄積膜と、第２絶縁膜とを備える不揮発性半導体メモリデバイスの製造方法であって、
前記第１半導体領域上に、前記第１絶縁膜、前記電荷蓄積膜、前記第２絶縁膜の各絶縁材料、及び、前記制御電極の導電材料をこの順で堆積するステップと、
前記導電材料と、前記各絶縁材料の少なくとも一つを制御電極のパターンに形成し、前記電荷蓄積膜を露出させるステップと、
前記電荷蓄積膜をエッチングして、前記制御電極のパターン端面から中央寄りの所定幅、前記電荷蓄積膜を後退させるステップと、
前記後退により形成された前記制御電極のパターン端面から中央寄りの空間を第３絶縁膜で充填するステップと、
前記第３絶縁膜の下方部分を中寄り端部とする前記第２半導体領域及び前記第３半導体領域を形成するステップと、
を含む不揮発性半導体メモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル反転層が形成されるチャネル形成領域と制御電極との間に、第１絶縁膜、電荷蓄積能力を有する電荷蓄積膜及び第２絶縁膜を有する、いわゆるＭＯＮＯＳ型等の不揮発性半導体メモリデバイス及びその製造方法に関する。
【背景技術】
【０００２】
絶縁膜中の電荷トラップに電荷を蓄積するトラップゲート型の不揮発性メモリデバイスとして、いわゆるＭＯＮＯＳメモリトランジスタが知られている。
通常、ＭＯＮＯＳメモリトランジスタは、Ｎチャネル型の場合、チャネル反転層（Ｎ型反転層）が形成される表面領域（チャネル形成領域）を含むＰ型半導体層（Ｐウェル）とゲート電極間の全域に、いわゆるＯＮＯ(Oxide-Nitride-Oxide)膜が形成されている。
【０００３】
その記憶の書き込み、消去方法には次の２つの方法（第１の方法及び第２の方法）がある。ここでは例として、Ｎチャネル型ＭＯＮＯＳメモリトランジスタのバイアス印加条件を示す。
第１の方法では、ゲート電極とチャネル形成領域との間に高電圧を加え、チャネル形成領域の全面から電荷をトンネル電流によってＯＮＯ膜中の特に窒化膜（電荷蓄積膜の一態様）に注入する。電子を注入する場合を書き込み、引き抜く場合を消去と定義するならば、書き込み時にはゲート電極に正バイアスを、消去時に負バイアスを印加する。
第２の方法では、ＭＯＮＯＳメモリトランジスタをＭＯＳ動作させる。ここで電子を注入する場合を書き込み、注入電子を電気的に相殺するホールを注入する場合を消去と定義する。書き込みでは、ソースを基準にドレインに正バイアス、ゲートに正バイアスを印加してチャネル反転層を形成し、その中を流れる電子をホット化してＯＮＯ膜中の電荷蓄積膜の局所であるドレイン近傍に電子注入を行なう（チャネルホットエレクトロン（ＣＨＥ）注入）。また消去では、ゲートに負バイアス、ドレインに正バイアスを印加し、ドレイン端で、例えばバンド間トンネリングに起因して発生したホット化したホール、すなわちホットホールを上記電子が既に注入されている電荷蓄積膜の局部（ドレイン近傍）に注入する。これにより、先に注入されている電子が電気的に中和され、記憶状態が消去される。
ただし第１の方法は、書き込みと消去に高い電圧が必要である。また第２の方法は、書き込みに要する電圧は低いが、書き込みには多くの電流が必要である。
【０００４】
上記第２の方法を用いて、書き込み（電子注入）と消去（ホール注入）を繰り返した場合、消去（ホール注入）回数が増加するにつれて保持特性が低下する（保持時間が短くなる）ことが分かっている。
この保持時間の低下に関し、消去（ホール注入）回数が増加するにつれて、電荷蓄積膜中に注入されながら、書き込み電子の注入位置とずれた場所に、実際の消去（電子との再結合）に用いられなかった残存ホールが蓄積し、これが時間と共に拡散することによって書き込み電子と再結合し、これが保持特性を低下させると考えられる。
【０００５】
この対策として、ＯＮＯ膜中、最下層の膜（ここでは電位障壁膜と称している）の局部を他の部分の組成と異なるようにした構造のＭＯＮＯＳメモリトランジスタが知られている（例えば特許文献１参照）。
特許文献１には、蓄積電荷の分布が拡がってしまうような電荷に対して、その電荷の分布を狭くする、あるいは、その電荷の注入量を制御することができるように、電位障壁膜の局部の組成、電位障壁絶縁膜内における上記局部の位置とサイズ（あるいは平面形状）を適切に設定することによって、その電荷が電荷蓄積層に注入される範囲をある程度限定し、分布の拡がりを抑制する技術が開示されている。
【特許文献１】特開２００５−２７７０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、電位障壁の制御では限界があり、更に有効な電荷（上記例ではホール）の残存防止構造が強く求められている。
【０００７】
本発明が解決しようとする課題は、書き換えを繰り返しても余計な電荷の残存および蓄積が生じにくい構造の不揮発性半導体メモリデバイスと、その製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記課題の解決を目的とした本発明者の解析の結果、ホールの注入位置は注入時間と共に、ドレイン寄りのゲート電極とドレイン領域のオーバーラップ領域から、閾値を決定する電子が注入された領域へと移動することが分かった。また、実際の消去（電子との再結合）に用いられなかった余計なホールは、ドレイン寄りの領域（ゲート・ドレイン・オーバーラップ領域）に残存していることが分かった。
本発明は、これらの知見に基づいてなされたものである。
【０００９】
本発明に係る不揮発性半導体メモリデバイスは、第１導電性を有する第１半導体領域と、前記第１半導体領域の表面部であり、第２導電性のチャネル反転層が形成されるチャネル形成領域と、前記チャネル形成領域に接し第２導電性を有する第２半導体領域と、前記第２半導体領域と隔離して前記チャネル形成領域に接し第２伝導性を有する第３半導体領域と、前記チャネル形成領域上に形成されている積層絶縁膜と、前記積層絶縁膜上に形成されている制御電極とを有し、前記積層絶縁膜が、チャネル形成領域側から順に、第１絶縁膜と、電荷蓄積能力を有する電荷蓄積膜と、第２絶縁膜とを備え、前記制御電極が前記第２半導体領域、前記第３半導体領域の少なくとも一方の上方に延在し、当該制御電極の延在部分と前記第２半導体領域又は前記第３半導体領域との間に存在する電荷蓄積膜が除去され、当該除去部分が前記電荷蓄積膜より電荷蓄積能力が低い第３絶縁膜により充填されている。
本発明では、好適に、前記第１〜第３半導体領域、前記積層絶縁膜および前記制御電極を備えるメモリセルが集積されたメモリセルアレイと、周辺回路とを有し、前記メモリセルアレイ内で選択される動作対象のメモリセルにおいて、前記第２半導体領域と前記第３半導体領域間をバイアスし、前記チャネル形成領域に反転層チャネルが形成されるように前記制御電極をバイアスし、前記第３絶縁膜が形成されている側の前記電荷蓄積膜の局部に第１極性電荷を注入する第１電荷注入動作と、前記第１極性電荷の保持電荷量を低減する際に、前記第３絶縁膜が形成されている側の前記第２半導体領域又は前記第３半導体領域と前記制御電極との間をバイアスし、前記第３絶縁膜が接する第２半導体領域又は第３半導体領域の表面部でバンド間トンネリングを起こし、当該バンド間トンネリングに起因して生じた第２極性電荷を、前記第１極性電荷を保持する前記電荷蓄積膜の局部に注入する第２電荷注入動作とを実行可能に前記周辺回路が構成されている。
【００１０】
この不揮発性半導体メモリデバイスによれば、第２半導体領域と第３半導体領域の少なくとも一方が、制御電極と、パターン上（すなわち上面視）で重ねられている。そして、その制御電極と第２半導体領域又は第３半導体領域とが重なる部分（以下、オーバーラップ領域という）で絶縁膜構造が、チャネル形成領域上の積層絶縁膜構造と異なっている。具体的には、チャネル形成領域上の積層絶縁膜が、チャネル形成領域側から順に、第１絶縁膜、電荷蓄積膜及び第２絶縁膜で３層構造となっているのに対し、上記オーバーラップ領域の絶縁膜では、少なくとも電荷蓄積膜部分が除去され、その除去部分が、電荷蓄積膜より電荷蓄積能力が低い第３絶縁膜により充填されている。
このため、前記周辺回路が実行する第１電荷注入動作時及び第２電荷注入動作時に、当該オーバーラップ領域に電荷が注入されても蓄積されない、或いは、極めて蓄積しにくい。従って、この部分に電荷が残存することが殆どない。特に第２電荷注入動作時に第２極性電荷がオーバーラップ領域に注入されても直ぐに消失することから、この領域に第２極性電荷が残存しにくい。
【００１１】
本発明に係る不揮発性半導体メモリデバイスの製造方法では、電荷蓄積膜の後退ステップと、第３絶縁膜の充填ステップが必要となるが、その程度のステップ数の増加で、上記構造の不揮発性半導体メモリデバイスが形成される。
【発明の効果】
【００１２】
本発明によれば、書き換えを繰り返しても余計な電荷の残存および蓄積が生じにくい構造の不揮発性半導体メモリデバイスと、その製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
前述したように本発明は、（１）既に注入された第１極性電荷と逆極性の電荷（第２極性電荷）を注入する際に、第２極性電荷の注入位置が注入時間と共に、制御電極とドレイン領域のオーバーラップ領域から、閾値を決定する第１極性電荷が注入された領域へと移動すること、及び、（２）第１極性電荷との再結合に用いられなかった余計な第２極性電荷は、制御電極とドレイン・オーバーラップ領域に残存すること、という２つの知見に基づいてなされたものである。
従って、保持特性を改善するためには、制御電極とドレイン領域とのオーバーラップ領域に第２極性電荷が残存しないようにすることが必要である。本実施形態は、この意図を達成するための構造とその製造方法を提供するものである。
【００１４】
図１（Ａ）に、本発明が適用されている不揮発性メモリトランジスタの構造を示す。
ここでは、例としてＮチャネル型ＭＯＮＯＳメモリトランジスタの構造を示す。言い換えると、本実施形態では制御電極（ゲート電極）とチャネル形成領域との間の積層絶縁膜としてＯＮＯ膜を有する。ただし、本発明における積層絶縁膜は、第１絶縁膜と電荷蓄積能力を有する電荷蓄積膜(charge storage film)と第２絶縁膜から形成されていればよく、第１及び第２絶縁膜が酸化膜であり、電荷蓄積膜が窒化膜である必要はかならずしもない。例えば電荷蓄積膜は内部に導電性微粒子を埋め込んだ酸化膜等であってもよい。
また、以下の説明ではＮチャネル型について述べるが、Ｐチャネル型の場合は、不純物の導電型と動作時のソースとドレインの電位関係を逆にすることで、以下の説明を類推適用できる。
【００１５】
図１（Ａ）に例示するＭＯＮＯＳメモリトランジスタ１は、第１導電性を有する第１半導体領域としての、Ｐ型の半導体基板２に形成されている。ここで、「半導体基板」は、Ｐ型単結晶シリコンなどの半導体基板のほかに、半導体基板に形成されているＰ型ウェル、あるいは、半導体または他材料の基板の主面に絶縁層を介して形成されている、いわゆるＳＯＩ構造のＰ型半導体層、さらには、基板上の積層構造に形成されている薄膜トランジスタのＰ型半導体材料層などであってもよい。
特に図示しないが、ＭＯＮＯＳメモリトランジスタ１は、これをマトリックス状等に多数配置してなるメモリセルアレイを構成している。ＭＯＮＯＳメモリトランジスタ１は、行方向または列方向の共通線、例えばビット線やソース線によって接続または結合され、これらの共通線を介してバイアス電圧が印加可能になっている。また、各共通線に所定の電圧を供給してメモリセルアレイを動作させる周辺回路がメモリセルアレイの周囲に設けられている。後述するように、この周辺回路の設定バイアス、バイアス印加のための共通線切り替え制御に応じて、例えば書き込みがホットエレクトロン注入、消去がバンド間トンネリング起因のホットホール注入で実現可能となっている。
【００１６】
半導体基板２に、第２導電性を有する第２及び第３半導体領域としての２つのＮ型半導体領域、すなわちドレイン領域２１とソース領域２２とが形成されている。ドレイン領域２１とソース領域２２は、ソースとドレインの機能を入れ替えることもでき、その場合、「ソース・ドレイン領域」と称される。つまり、電荷注入はドレイン近傍に対して行われるが、本実施形態ではソースとドレインの機能を入れ替えて２ビット記憶も可能である。以下の説明は簡略化のため、ドレイン領域２１、ソース領域２２という機能固定の場合を例示する。
ドレイン領域２１とソース領域２２との間の半導体基板２の表面部分（図１の破線部分）は「チャネル形成領域」と称される。チャネル形成領域２Ａは、本例では動作時にＮ型のチャネル反転層が形成される領域である。
【００１７】
半導体基板２上に複数の絶縁膜等からなる積層絶縁膜３が形成され、その上にゲート電極８が形成されている。
ゲート電極８は、不純物を添加したドープド・ポリシリコンの単層構造、または、ドープド・ポリシリコンと高融点金属合金（シリサイド）層の２層構造となっている。ゲート電極８はチャネル形成領域２Ａの上方を中心として位置するが、ドレイン領域２１の上方にも延在し、ゲート電極８とドレイン領域２１は端部同士が重なっている。ゲート電極８が重なるドレイン領域端部上の積層絶縁膜３の部分を「オーバーラップ領域」と称する。積層絶縁膜３は、オーバーラップ領域３Ａと、隣接する領域（電荷蓄積領域）３Ｂとで膜構造が異なる。
【００１８】
図１（Ｂ）〜図１（Ｄ）に、オーバーラップ領域３Ａの構造例を示す。
図１（Ｂ）〜図１（Ｄ）の何れの構造例においても、電荷蓄積領域３Ｂが下層から順に、第１絶縁膜４、電荷蓄積膜５、第２絶縁膜６から形成されている。
図１（Ｂ）に示す第１構造例では、オーバーラップ領域３Ａに第２絶縁膜６および第１絶縁膜４が延在し、オーバーラップ領域３Ａの第２絶縁膜部分と第１絶縁膜部分との間に、電荷蓄積膜５とほぼ同じ膜厚の第３絶縁膜７が形成されている。
図１（Ｃ）に示す第２構造例では、オーバーラップ領域３Ａに第１絶縁膜４が延在し、その上に電荷蓄積膜５および第２絶縁膜６の合計の膜厚とほぼ同じ膜厚の第３絶縁膜７が形成されている。
図１（Ｄ）に示す第３構造例では、ドレイン領域２１上に、第１絶縁膜４、電荷蓄積膜５および第２絶縁膜６の合計の膜厚とほぼ同じ膜厚の第３絶縁膜７が形成されている。
【００１９】
第１絶縁膜４および第２絶縁膜６はＳｉＯ２膜、ＳｉＯＮ膜、ＳｉＯ２膜とＳｉＯＮ膜の積層膜等から形成できる。
電荷蓄積膜５は第１絶縁膜４および第２絶縁膜６より電荷トラップ密度が高い材料の絶縁膜であり、例えばＳｉＮ膜からなる。なお、電荷蓄積膜５を、ＳｉＯ２膜より電荷トラップ密度が高い金属酸化膜から形成してもよい。
第３絶縁膜７は、電荷蓄積膜５より電荷トラップ密度が低い材料の絶縁膜であり、例えばＳｉＯ２膜等からなる。
なお、第１絶縁膜４を、オーバーラップ領域３Ａと電荷蓄積領域３Ｂで電位障壁の高さが異なる絶縁材料から形成してもよい。
【００２０】
図２に比較例として、本発明が適用されていない一般的なＭＯＮＯＳメモリトランジスタの断面図を示す。
図２に示す構造では、ゲート電極８とドレイン領域２１とのオーバーラップ領域３Ａに電荷蓄積膜５が存在している。従って、積層絶縁膜のオーバーラップ領域３Ａと電荷蓄積領域３Ｂとでは電荷蓄積能力差がない。
これに対し図１（Ｂ）〜図１（Ｄ）に示す構造では、主として電荷蓄積が可能な領域から、オーバーラップ領域３Ａが除外され、オーバーラップ領域３Ａに電荷が注入されても殆ど蓄積できない。
【００２１】
次に、図１に示す構造のＭＯＮＯＳメモリトランジスタ１の製造方法を説明する。ここでは図１（Ｂ）に示す構造の製造方法について述べる。また、以下の膜厚や製造条件は一例であり、これに限定されない。
図３（Ａ）〜図１２（Ｂ）は、製造時の断面図である。
【００２２】
図３（Ａ）〜図４（Ｂ）に対応する工程において、素子間分離をＬＯＣＯＳ(Local Oxidation of Silicon)法により行なう。なお、ＬＯＣＯＳ法以外の製法としては、例えばＳＴＩ(Shallow Trench Isolation)法の採用も可能である。
【００２３】
用意した半導体基板２を洗浄した後（図３（Ａ））、基板表面を熱酸化することによって５[nm]のパッド酸化膜１０を形成する。続いてパッドの歪みを抑制する役割を持つ４８[nm]のポリシリコン膜１１をＣＶＤ法により堆積し、その表面を熱酸化することによって８[nm]の酸化膜１２を形成する。その後、１００[nm]の窒化膜１３からなる酸化保護膜をＣＶＤ法により堆積する。この窒化膜１３上に、素子分離部分で開口するレジストＲ１を形成する（図３（Ｂ））。
レジストＲ１の開口部に露出する部分の窒化膜１３、酸化膜１２、ポリシリコン膜１１およびパッド酸化膜１０をエッチングにより順次除去する（図３（Ｃ））。
レジストＲ１を除去後、窒化膜１３を酸化保護膜として、露出した半導体基板２を酸化し４００[nm]のＬＯＣＯＳ１４を形成する（図４（Ａ））。
不要となったパッド酸化膜１０、ポリシリコン膜１１、酸化膜１２及び窒化膜１３をエッチングにより除去する（図４（Ｂ））。
【００２４】
図５（Ａ）〜図５（Ｃ）に対応する工程において、半導体基板２にウェルＷを形成する。
前述した方法で素子分離絶縁層（ＬＯＣＯＳ１４）を形成した半導体基板２の表面を洗浄後に、熱酸化により３０[nm]のイオン注入保護膜（スルー膜）１５を形成する（図５（Ａ））。
【００２５】
次にウェル形成を行なうが、ＰウェルとＮウェルの形成では、不純物とイオン注入条件が異なるのみで、ほぼ同様な工程となる。ここでは一例として、Ｐウェル形成時を示す。
Ｐウェルを形成しない部分を保護するレジストＲ２をスルー膜１５上に形成し、これをマスクとしてスルー膜１５を通したＰ型不純物（ボロン）のイオン注入を行ない、ウェルＷを形成する（図５（Ｂ））。ここでのイオン注入条件は、エネルギーが１００[KeV]、ドーズが４×１０１２[cm２]である。
ウェルＷを形成した後、レジストＲ２を除去する（図５（Ｃ））。
なお、ウェルＷは図１（Ａ）の半導体基板２に対応する。この場合のウェルを、以下、参照符号“Ｗ（２）”を用いて表す。
【００２６】
図６（Ａ）に対応する工程において、チャネル不純物の導入を行う。
レジストＲ３を形成後に、これをマスクとするイオン注入でチャネル不純物を導入し、閾値電圧の調整を行なう。これによりウェルＷ（２）内の表面部にチャネル形成領域２Ａ（図１（Ａ））の濃度がおおよそ決められる。このときのイオン注入は２回行ない、その条件は、１回目のイオン注入はエネルギーが１５[KeV]、ドーズが２×１０１１[cm２]、２回目のイオン注入の条件はエネルギーが６０[KeV]、ドーズが１×１０１２[cm２]である。
なお、図６（Ａ）の工程は、図５（Ｃ）のスルー膜１５を残存させた状態で行ってもよい。
【００２７】
図６（Ｂ）に対応する工程において、レジストＲ３（及びスルー膜１５）を除去し洗浄を行なった後、積層絶縁膜３としてＯＮＯ膜を形成する。
ＯＮＯ膜の形成では、基板表面を熱酸化して８[nm]の第１絶縁膜（ＳｉＯ２）膜４を形成し、その上に８[nm]の電荷蓄積膜（ＳｉＮ膜）５をＣＶＤ法により堆積する。そして、ＣＶＤ法により酸化膜を堆積するか、あるいは電荷蓄積膜５の表面部分を熱酸化することによって、５[nm]の第２絶縁膜（ＳｉＯ２）膜６を形成する。熱酸化の場合、電荷蓄積膜５は前もって厚めに（例えば１１[nm]）堆積しておき、その後、表面を熱酸化することによって、最終的には、８[nm]の電荷蓄積膜５及び５[nm]の第２絶縁膜６が形成される。
【００２８】
図７（Ａ）〜図８に対応する工程において、ゲート電極を形成する。
上記方法で形成したＯＮＯ膜（積層絶縁膜３）上に、７０[nm]のポリシリコン８ＡをＣＶＤ法により堆積し、リンをドープする。特に図示しないが、リンのドープは、ＣＶＤ法での堆積時に行なうか、あるいはノンドープのポリシリコンを堆積した後、イオン注入によって行なう。続いて、タングステンシリコン膜８Ｂを７０[nm]堆積し、さらに酸化膜１６を１５０[nm]堆積する。この上に、ゲートパターンのレジストＲ４を形成する（図７（Ａ））。
レジストＲ４をマスクとして酸化膜１６のみをエッチングし（図７（Ｂ））、レジストＲ４を除去する。
残った酸化膜１６をマスクとするエッチングによって、タングステンシリコン膜８Ｂとドープド・ポリシリコン膜８ＡとＯＮＯ膜を順次、エッチング除去する。ただし、ＯＮＯ膜のエッチングは、上層の酸化膜（第２絶縁膜６）又は中間の電荷蓄積膜５までとし、少なくとも下層の第１絶縁膜４はエッチングせずに残す（図８）。図８では、第２絶縁膜６および電荷蓄積膜５を除去する場合を示す。
【００２９】
図９（Ａ）〜図１０に対応する工程において、ＯＮＯ膜の電荷蓄積膜５である窒化膜の一部を除去する。
既に露出しているタングステンシリコン膜８Ｂとドープド・ポリシリコン膜８Ａの側面をエッチングから保護するため弱く酸化し、側面に薄い酸化膜１７を形成する（図９（Ａ））。その後、ゲート電極８（タングステンシリコン膜８Ｂとドープド・ポリシリコン膜８Ａ）と、ウェルＷ（２）との間に存在するＯＮＯ膜の、少なくともドレイン領域２１（図１（Ａ）参照）となる部分の上に存在する窒化膜（電荷蓄積膜５）のみをウェットあるいはドライの等方性エッチングによって除去する（図９（Ｂ））。その際、ソース領域２２となる領域上の電荷蓄積膜５も同時に除去される。窒化膜（電荷蓄積膜５）が除去された部分に酸化膜を充填するため、ＣＶＤ法を用いて、ＯＮＯ膜の窒化膜（電荷蓄積膜５）と同じ膜厚程度（８[nm]）、第３絶縁膜７としてＳｉＯ２膜を堆積する（図１０）。この堆積では充填性を良くするためのＣＶＤ条件を用いる。
【００３０】
図１１（Ａ）〜図１２（Ｂ）に対応する工程において、ドレイン領域２１およびソース領域２２を形成する。
酸化膜１８Ａを１００[nm]堆積する（図１１（Ａ））。酸化膜１８Ａをエッチングして、サイドウォール・スペーサ１８を形成する（図１１（Ｂ））。
サイドウォール・スペーサ１８をマスクとしてＮ型不純物（例えば砒素）をイオン注入する（図１２（Ａ））。イオン注入条件は、エネルギーが５０[KeV]、ドーズが５×１０１５[cm２]である。これによって、やや深い接合となるドレイン領域２１のコンタクト領域２１Ａ及びソース領域２２のコンタクト領域２２Ａを形成する。その後、サイドウォール・スペーサ１８を除去し、洗浄した後、導入不純物の活性化アニール（不活性ガス中での熱処理）を行なう。アニール条件は、例えば１０００℃、１０秒である。
次に、特に図示しないが、イオン注入を行わない部分に保護膜としてレジストを形成した後、これをマスクとして、Ｎ型不純物（例えば砒素）を斜めにイオン注入する（図１２（Ｂ））。イオン注入条件は、エネルギーが７０[KeV]、ドーズが５×１０１３[cm２]、角度が７度である。これによって、コンタクト領域２１Ａ,２２Ａとチャネル形成領域２Ａとの電気的接続部となる、浅いエクステンション領域２１Ｂ,２２Ｂが形成される。
以上より、コンタクト領域２１Ａとエクステンション領域２１Ｂとからなるドレイン領域２１が形成され、これと同時に、コンタクト領域２２Ａとエクステンション領域２２Ｂとからなるソース領域２２が形成される。
【００３１】
その後、特に図示しないが、保護膜としたレジストを除去し、洗浄した後、導入不純物の活性化アニール（不活性ガス中での熱処理）を行なう。アニール条件は、例えば９５０℃、１０秒である。
その後は、層間絶縁膜の堆積、コンタクトおよび電極の形成を経て、図１に示すＮチャネル型のＭＯＮＯＳメモリトランジスタ１が完成する。
【００３２】
なお、図１０の状態で角度が浅い斜めイオン注入を行い、先にドレイン領域２１のエクステンション領域２１Ｂと、ソース領域２２のエクステンション領域２２Ｂとを形成してもよい。
上記製造方法によれば、主に、薄い酸化膜１７の形成工程、電荷蓄積膜５の等方性エッチング工程及び第３絶縁膜７の堆積工程の追加と、斜めイオン注入によって、図１（Ｂ）の構造にすることができる。なお、図１（Ｃ）の構造にするには、第１絶縁膜４と第２絶縁膜６とを選択的にエッチング可能な異なる材料とする必要がある。また、図１（Ｄ）の構造にするには薄い酸化膜１７を、第１絶縁膜４及び第２絶縁膜６のエッチング選択比の高い材料から形成する必要がある。
【００３３】
図１のＭＯＮＯＳメモリトランジスタ１は、不揮発性メモリの一種として使われており、例えば、書き込み時にチャネルホットエレクトロン注入を用い、消去時にはバンド間トンネリング起因のホットホール注入を用い、電荷蓄積膜５中に電荷を離散的に蓄積する。
【００３４】
データの書き込みでは、ソース領域２２を基準としてドレイン領域２１に正バイアス、ゲート電極８に正バイアスを印加してＭＯＳ動作させる。そのときチャネル形成領域２ＡにＮ型のチャネル反転層が形成され、ソース領域２２から供給された電子がチャネル内を加速され、ドレイン端でホットエレクトロンになり、第１絶縁膜４の電位障壁を越えて電荷蓄積膜５のドレイン端に注入される。
【００３５】
Ｎチャネル型メモリトランジスタの場合に電荷蓄積膜５に電子を注入すると、その閾値電圧が上昇する。メモリセルアレイ内で電子を注入するメモリトランジスタを任意に選択することにより、データの書き込みが行われる。
読み出し時にゲートに印加される電圧による電界を、注入された電子が弱める働きをすることから、電子注入がなされたメモリトランジスタではチャネルが形成されず、電子注入がなされなかったメモリトランジスタではチャネルが形成される。このチャネル電流の流れる、流れないに対応して変化するドレイン領域２１とソース領域２２間の電位をセンシングすることによりデータを読み出す。
【００３６】
データの消去では、ドレイン領域２１をゼロまたは負にバイアスし、必要に応じて半導体基板２に負バイアスを印加し、かつ、ゲート電極８に正バイアスを印加する。このバイアス条件下、ゲート電極８による電界支配を受ける、主としてオーバーラップ領域３Ａ直下のドレイン領域２１端部において、バンドの曲がりが急峻となって、バンド間(band-to-band)トンネリングが起きる。このバンド間トンネリングに起因してホットホールが発生し、これがゲート電極８による電界を受けて移動方向が定まる結果、電荷蓄積膜５に注入される。この注入されたホールは、先に注入した電子を電気的に打ち消して、閾値電圧を初期状態に戻す。
【００３７】
なお、データの書き込みと消去の定義は、メモリセルアレイ方式に依存して逆の場合もある。つまり、全てのメモリトランジスタに電子を注入した状態が消去状態であり、任意のメモリセルにホールを注入しデータの書き込みを行ってもよい。
【００３８】
次に、上記動作時におけるＯＮＯ膜中の電荷分布について説明する。
図１３〜図１６に、書き込みおよび消去時のＯＮＯ膜中の電荷（電子およびホール）分布を示す。ここでは例として、Ｎチャネル型のＭＯＮＯＳメモリトランジスタについて示す。
【００３９】
上述したホットエレクトロン注入による書き込みでは、図１３に示すように、ソース領域２２をソース電圧Ｖｓ＝０[Ｖ]とした状態で、ゲート電極８とドレイン領域２１に共に正バイアス、例えばゲート電圧Ｖｇ＝５[Ｖ]、ドレイン電圧Ｖｄ＝５[Ｖ]を印加する。これにより、電荷蓄積膜（窒化膜）５中のドレイン寄りの局所部分に電子Ｅが注入され蓄積される。図１３において、電子Ｅの分布を符号“Ａｅ”により示す。
【００４０】
次に、バンド間トンネリング起因のホットホール注入を行う。このホール注入では、ゲート電極８に負バイアス、例えばゲート電圧Ｖｇ＝−５[Ｖ]、ドレイン領域２１に正バイアス、例えばドレイン電圧Ｖｄ＝５[Ｖ]を印加する。このときソース領域２２はオープンまたは接地電位保持（Ｖｓ＝０[Ｖ]）、ウェルＷ（２）は接地電位保持（Ｖsub＝０[Ｖ]）とする。これによりドレイン領域２１のオーバーラップ領域３Ａに接する部分バンドの曲がりが急峻となり、バンド間トンネリング起因の高エネルギー電荷、すなわち（ホット）ホールＨが生成される。このホールＨは、図１４に示すように、積層絶縁膜３のオーバーラップ領域３Ａから、閾値を決定する電子Ｅが注入された領域（電荷蓄積領域３Ｂ）の一部にまで注入される。図１４において、ホールＨの分布を符号“Ａｈ”により示す。
注入されたホールＨのうち、電荷蓄積膜５に注入されたホールＨは、その殆どが既に電荷蓄積膜５（電荷蓄積領域３Ｂ）中に蓄積されている電子Ｅと再結合し中和される。一方、ＯＮＯ膜（積層絶縁膜３）中に注入されながらも、電荷蓄積膜５（電荷蓄積領域３Ｂ）ではなく、オーバーラップ領域３Ａに注入されたホールＨ（図１５）は、その領域が桁違いに電荷保持能力が低いことから、ゲート電極８に印加されている負バイアス（例えば−５[Ｖ]）によってゲート電極８に抜け、ＯＮＯ膜（積層絶縁膜３）中から消失する（図１６）。
この際、僅かながら第３絶縁膜７中にホールＨが残存することがあるが、これらは時間とともに拡散し第３絶縁膜７から消失する。ただし、この残存したホールＨが拡散する際、その一部は電荷蓄積膜５（電荷蓄積領域３Ｂ）中に拡散し、既に蓄積されている電子Ｅと再結合し中和する可能性がある。しかし、その量が僅かであるため、蓄積されている電子Ｅが決定する閾値への影響は小さい。
【００４１】
本実施形態によれば、実際の消去（電子との再結合）に用いられなかった余計なホールが残存する可能性が高いドレイン寄りの積層絶縁膜３端部、すなわちオーバーラップ領域３Ａに電荷蓄積膜５が存在しないため、余計なホールは蓄積され得ない。結果として、電子が存在する電荷蓄積膜５（電荷蓄積領域３Ｂ）中にホールが供給されないため、書き込みと消去を繰り返しても保持特性が低下しないという利点がある。
【図面の簡単な説明】
【００４２】
【図１】（Ａ）は実施形態のＭＯＮＯＳメモリトランジスタの断面図、（Ｂ）〜（Ｄ）は、その一部の構造例を示す図である。
【図２】比較例のＭＯＮＯＳメモリトランジスタの断面図である。
【図３】（Ａ）〜（Ｃ）は基板洗浄からＬＯＣＯＳ酸化のためのパターン形成までの断面図である。
【図４】（Ａ）及び（Ｂ）はＬＯＣＯＳ酸化までの断面図である。
【図５】（Ａ）〜（Ｃ）はウェル形成時の断面図である。
【図６】（Ａ）及び（Ｂ）はＯＮＯ膜形成までの断面図である。
【図７】（Ａ）及び（Ｂ）はゲートエッチングのための酸化膜パターンニングまでの断面図である。
【図８】電荷蓄積膜のエッチング後の断面図である。
【図９】（Ａ）及び（Ｂ）は電荷蓄積膜の等方性エッチングまでの断面図である。
【図１０】第３絶縁膜の成膜後の断面図である。
【図１１】（Ａ）及び（Ｂ）はサイドウォール・スペーサ形成までの断面図である。
【図１２】（Ａ）及び（Ｂ）はエクステンション領域の形成までの断面図である。
【図１３】電子の注入分布の説明図である。
【図１４】ホールの注入分布の説明図である。
【図１５】オーバーラップ領域中のホールの消失経路を示す説明図である。
【図１６】オーバーラップ領域の残存ホールの拡散経路を示す説明図である。
【符号の説明】
【００４３】
１…ＭＯＮＯＳメモリトランジスタ、２…半導体基板、２Ａ…チャネル形成領域、３…積層絶縁膜、３Ａ…オーバーラップ領域、３Ｂ…電荷蓄積領域、４…第１絶縁膜、５…電荷蓄積膜、６…第２絶縁膜、７…第３絶縁膜、８…ゲート電極、２１…ドレイン領域、２２…ソース領域、Ｗ…ウェル、Ｅ…電子、Ｈ…ホール、Ａｅ…電子の分布、Ａｈ…ホールの分布
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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