(57)【要約】【課題】  クロックの周波数が変化しても、十分なアクセス有効期間を確保することができ、また無駄なアクセスウエイト時間をなくすことができる非同期バスインタフェースを提供することを課題とする。【解決手段】  クロック（ＣＫ）に同期して動作する同期デバイス（１０２）のクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイス（１０６）への第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェース（１０４）が提供される。信号生成部は、クロックの周波数情報に応じて、第２のアクセス信号の有効サイクル数を決定する。【選択図】        図１
2007048022.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力部と、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成部とを有し、
前記信号生成部は、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェース。
【請求項２】
前記信号生成部は、前記クロックに同期して前記第１のアクセス信号を前記同期デバイスから入力し、前記クロックに非同期で前記第２のアクセス信号を前記非同期デバイスに出力することを特徴とする請求項１記載の非同期バスインタフェース。
【請求項３】
前記信号生成部は、同期バスを介して前記同期デバイスから前記第１のアクセス信号を入力し、非同期バスを介して前記非同期デバイスに前記第２のアクセス信号を出力することを特徴とする請求項２記載の非同期バスインタフェース。
【請求項４】
前記クロックの周波数がｎ倍になると、前記第２のアクセス信号の有効サイクル数がｎ倍になることを特徴とする請求項１記載の非同期バスインタフェース。
【請求項５】
前記信号生成部は、前記クロックの周波数と前記有効サイクル数との関係を示すテーブルを基に前記第２のアクセス信号の有効サイクル数を決定することを特徴とする請求項１記載の非同期バスインタフェース。
【請求項６】
クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力ステップと、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成ステップとを有し、
前記信号生成ステップは、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェースの処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期バスインタフェース及びその処理方法に関する。
【背景技術】
【０００２】
図４は、同期デバイス（ＣＰＵ）４０２及び非同期デバイス４０６を有するシステムの構成を示す図である。システムバス（同期バス）４０１には、中央処理装置（ＣＰＵ）４０２、クロック発生器４０３及び非同期バスインタフェース４０４が接続される。クロック発生器４０３は、システムクロックＣＫを生成し、ＣＰＵ４０２及び非同期バスインタフェース４０４に出力する。ＣＰＵ４０２、クロック発生器４０３及び非同期バスインタフェース４０４は、システムバス４０１を介して、相互にシステムクロックＣＫに同期した同期アクセス信号を入出力する。
【０００３】
非同期バス４０５には、非同期バスインタフェース４０４及び非同期デバイス４０６が接続される。非同期デバイス４０６及び非同期バスインタフェース４０４は、非同期バス４０５を介して、システムクロックＣＫに非同期の非同期アクセス信号を入出力する。
【０００４】
ＣＰＵ４０２は、非同期バスインタフェース４０４を介して非同期デバイス４０６にアクセス信号を供給する。非同期バスインタフェース４０４は、ＣＰＵ４０２から第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイス４０６に出力する。
【０００５】
図５は、クロックＣＫ及び第２のアクセス信号を示すタイミングチャートである。第２のアクセス信号は、非同期バスインタフェース４０４が非同期デバイス４０６に出力するアクセス信号である。
【０００６】
第２のアクセス信号５０１は、非同期デバイス４０６に対して必要な一定期間５１１有効に保つ必要がある。第２のアクセス信号５０１を有効に保つ期間５１１をアサートサイクル（有効サイクル）期間と呼ぶ。基準となるシステムクロックＣＫを持つ同期式のシステムに非同期デバイス４０６を接続する場合、非同期バスインタフェース４０４は、非同期デバイス４０６のアクセスに必要な期間（アサートサイクル期間）５１１有効にした第２のアクセス信号５０１を、システムクロックＣＫのサイクル数を基に生成する。一般的に、非同期デバイス４０６は同期デバイス（ＣＰＵ）４０２に対して速度が遅いため、アサートサイクル期間は何サイクルか必要となる。このアサートサイクル数が１サイクルよりも多い場合は、同期システムに対してウエイトがかかっている状態であるので、その場合はウエイトサイクルと呼ぶ。
【０００７】
近年の電子デバイスシステムにおいては、高速化及び低消費電力化が求められるので、システムの状況に応じてシステムクロックＣＫの周波数を動的に切り替える（電源供給中に切り替わることを意味する）ことが要求されるようになってきている。例えば、高速処理が必要な場合は、システムクロックＣＫの周波数を高くし、待機中や低速な処理で問題ない場合などはシステムクロックＣＫの周波数を下げることによって消費電力を抑える。先にも説明したように、非同期デバイス４０６への第２のアクセス信号は、システムクロックＣＫのサイクル数を基に生成されるため、システムクロックＣＫの周波数を切り替えると、非同期デバイス４０６への第２のアクセス信号のアサートサイクル期間も変化することになる。
【０００８】
例えば、クロック発生器４０３が５０ＭＨｚのクロックＣＫを生成する場合、第２のアクセス信号５０１が生成される。第２のアクセス信号５０１は、アサートサイクル期間５１１を有する。アサートサイクル期間５１１は、５０ＭＨｚのクロックＣＫのサイクル数が３個分である。
【０００９】
これに対し、クロック発生器４０３が１００ＭＨｚのクロックＣＫを生成する場合、第２のアクセス信号５０２が生成される。第２のアクセス信号５０２は、アサートサイクル期間５１２を有する。アサートサイクル期間５１２は、１００ＭＨｚのクロックＣＫのサイクル数が３個分である。クロックＣＫの周波数が変化しても、第２のアクセス信号のアサートサイクル期間のサイクル数（３個分）は常に同じものとして生成されてしまう。その結果、第２のアクセス信号５０２のアサートサイクル期間５１２は、第２のアクセス信号５０１のアサートサイクル期間５１１よりも短くなり、第２のアクセス信号５０２は必要なアサートサイクル期間を確保することができない。その結果、非同期デバイス４０６へのアクセスができなくなる等の不具合が生じる。
【００１０】
クロックＣＫの周波数が上がれば、クロックＣＫの１サイクルの期間が短くなり、十分なアサートサイクル期間が取れない可能性がある。逆に、クロックＣＫの周波数が下がれば、クロックＣＫの１サイクルの期間が長くなるために、無駄なウエイト時間を持つことになる。
【００１１】
また、下記の特許文献１には、非同期式記録媒体のアクセスサイクルの待ち時間に対して、同期式記録媒体のアクセスサイクルの待ち時間の整合性がないときは、待ち時間の整合性がとれるように、カウンタで同期式記録媒体の待ち時間を構成するウェイトサイクルの分周比を決定して時間間隔が変更された変更クロックを生成し、この変更クロックとシステムクロック信号とをセレクタで切り替えて出力することにより、同期式記録媒体に対してアクセス制御を行うメモリ制御システムが記載されている。
【００１２】
また、下記の特許文献２には、プロセッサからアドレスをアドレスデコーダに送出することで、各周辺デバイスを選択的にアクセス可能とした情報処理装置であって、プロセッサはデバイスの各アドレスビットにウェイト数情報を含ませる機能を持ち、レディタイミング信号生成部にて複数のタイミングでレディタイミング信号を生成し、セレクタでアドレスに含まれるウェイト数情報に基づいて対応するレディタイミング信号を選択させ、そのタイミングでレディ信号としてラッチ回路にラッチしてプロセッサに送出する情報処理装置のウェイト制御方式が記載されている。レディ出力機能を有する周辺デバイスをアクセスする場合には、セレクタでそのデバイスのレディ出力を選択させる。
【００１３】
また、下記の特許文献３には、外部メモリにアクセスするときのウェイト数があらかじめＣＰＵから設定されるウェイト設定レジスタと、外部メモリのうち高速動作用のメモリから低速動作用のメモリへのシングルアドレスＤＭＡ転送時のウェイト数があらかじめＣＰＵから設定されるＤＭＡ転送用ウェイト設定レジスタと、シングルアドレスＤＭＡ転送要求およびメモリアクセス要求によりウェイト設定レジスタおよびＤＭＡ転送用ウェイト設定レジスタのいずれか一方の有するウェイト数を選択的に出力するセレクタと、セレクタで選択されたウェイト数を挿入したメモリアクセスサイクルを生成して出力するメモリアクセス制御信号発生回路とを備えて構成するメモリコントローラが記載されている。
【００１４】
また、下記の特許文献４には、複数クロックからなるマシンサイクルの始まり又は終わりにおいて、１ないし複数クロック分のウエイトクロックを選択的に挿入させる機能を持つ情報処理装置が記載されている。
【００１５】
【特許文献１】特開平１１−３２８００３号公報
【特許文献２】特開平９−１１４７７９号公報
【特許文献３】特開２００２−１３２７１１号公報
【特許文献４】特開昭６３−１６３６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、クロックの周波数が変化しても、十分なアクセス有効期間（アクセス信号のアサートサイクル期間）を確保することができ、また無駄なアクセスウエイト時間をなくすことができる非同期バスインタフェース及びその処理方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェースが提供される。信号生成部は、クロックの周波数情報に応じて、第２のアクセス信号の有効サイクル数を決定する。
【発明の効果】
【００１８】
クロックの周波数情報に応じて第２のアクセス信号の有効サイクル数を決定するので、クロックの周波数が変化しても、十分なアクセス有効期間（アクセス信号のアサートサイクル期間）を確保することができる。また、無駄なアクセスウエイト時間をなくすことができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の実施形態による同期デバイス（ＣＰＵ）１０２及び非同期デバイス１０６を有するシステムの構成例を示す図である。システムバス（同期バス）１０１には、中央処理装置（ＣＰＵ）１０２、クロック発生器１０３及び非同期バスインタフェース１０４が接続される。クロック発生器１０３は、システムクロックＣＫを生成し、ＣＰＵ１０２及び非同期バスインタフェース１０４に出力する。ＣＰＵ１０２、クロック発生器１０３及び非同期バスインタフェース１０４は、システムバス１０１を介して、相互にシステムクロックＣＫに同期した同期アクセス信号を入出力する。
【００２０】
ＣＰＵ１０２は、システムバス１０１を介して、クロック発生器１０３にクロックＣＫの周波数を指示することができる。クロック発生器１０３は、その指示に応じて、複数種類の周波数のクロックＣＫを生成し、出力することができる。これにより、ＣＰＵ１０２は、システムの状況に応じて、クロックＣＫの周波数を動的に変化させる（電源供給中に変化させる）ことができる。例えば、高速処理が必要な場合は、クロックＣＫの周波数を高くし、待機中や低速な処理で問題ない場合などはクロックＣＫの周波数を下げることによって消費電力を抑える。クロック発生器１０３は、例えば、図３に示すように、低周波数の５０ＭＨｚのクロックＣＫ及び高周波数の１００ＭＨｚのクロックＣＫを生成することができる。
【００２１】
非同期バス１０５には、非同期バスインタフェース１０４及び非同期デバイス１０６が接続される。非同期デバイス１０６及び非同期バスインタフェース１０４は、非同期バス１０５を介して、相互にシステムクロックＣＫに非同期の非同期アクセス信号を入出力する。
【００２２】
ＣＰＵ１０２は、非同期バスインタフェース１０４を介して非同期デバイス１０６にアクセス信号を供給する。非同期バスインタフェース１０４は、ＣＰＵ１０２から第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイス１０６に出力する。非同期バスインタフェース１０４は、クロックＣＫに同期して第１のアクセス信号をシステムバス１０１を介してＣＰＵ１０２から入力し、クロックＣＫに非同期で第２のアクセス信号を非同期バス１０５を介して非同期デバイス１０６に出力する。
【００２３】
非同期デバイス１０６は、例えば、ＮＡＮＤ型フラッシュメモリ又はＳＲＡＭ等のメモリデバイスであり、Ｉ／Ｏデバイス等でもよい。上記の第１のアクセス信号は、システムバスインタフェースに則った信号であり、所定のコマンドである。上記の第２のアクセス信号は、非同期バスインタフェースに則った信号であり、非同期デバイス１０６に直接入出力可能な信号である。第２のアクセス信号は、例えば、チップイネーブル信号、ライトイネーブル信号、リードイネーブル信号、アクセスに必要なコントロール信号（例えばレディ（Ｒｅａｄｙ）信号等）、アドレス信号又はデータ信号である。
【００２４】
非同期バスインタフェース１０４は、外部端子として周波数情報入力端子を有し、ＣＰＵ１０２から直接、クロックＣＫの周波数情報ＣＫ１を入力し、クロックＣＫの周波数を知ることができる。また、非同期バスインタフェース１０４は、テーブル１１１及びレジスタ設定部１１２を有する。
【００２５】
図２は、周波数及びウエイトサイクル数（アサートサイクル数）の関係を示すテーブル１１１の構成例を示す図である。テーブル１１１は、クロックＣＫの周波数及びウエイトサイクル数の関係を記憶する。例えば、クロックＣＫの周波数が５０ＭＨｚのときにはウエイトサイクル数が３であり、クロックＣＫの周波数が１００ＭＨｚのときにはウエイトサイクル数が６である。
【００２６】
レジスタ設定部１１２は、テーブル１１１を参照し、周波数情報ＣＫ１を基に、クロックＣＫの周波数に対応するウエイトサイクル数を取得し、レジスタに設定する。レジスタには、各種信号を生成するために必要なそれぞれのウエイトサイクル数が設定される。なお、テーブル１１１を基にレジスタ設定する場合に限定されず、テーブル１１１を参照し、周波数情報ＣＫ１に応じたウエイトサイクル数を取得し、そのウエイトサイクル数を直に用いてもよい。
【００２７】
非同期バスインタフェース１０４は、システムバス１０１を介してＣＰＵ１０２から非同期デバイス１０６への第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期バス１０５を介して非同期デバイス１０６に出力する。その際、非同期バスインタフェース１０４は、レジスタに設定されたウエイトサイクル数を基に第２のアクセス信号のアサートサイクル（有効サイクル）数を決定し、第２のアクセス信号を生成する。
【００２８】
図３は、本実施形態によるクロックＣＫ及び第２のアクセス信号の例を示すタイミングチャートである。第２のアクセス信号は、非同期バスインタフェース１０４が非同期デバイス１０６に出力するアクセス信号である。
【００２９】
５０ＭＨｚのクロックＣＫがクロック発生器１０３により生成されるとき、非同期バスインタフェース１０４は第２のアクセス信号３０１を生成して非同期デバイス１０６に出力する。第２のアクセス信号３０１は、アサートサイクル期間３１１を有する。アサートサイクル期間３１１は、非同期デバイス１０６のアクセスに必要なアクセス有効期間である。アサートサイクル期間３１１のサイクル数は、上記のように、テーブル１１１を基に決定される。非同期バスインタフェース１０４は、周波数情報ＣＫ１を基に、クロックＣＫの周波数が５０ＭＨｚであることを知ることができる。そして、非同期バスインタフェース１０４は、図２のテーブル１１１を参照し、クロックＣＫの周波数が５０ＭＨｚであるので、ウエイトサイクル数を３に決定する。ウエイトサイクル数は、アサートサイクル期間３１１のサイクル数に対応する。そこで、非同期バスインタフェース１０４は、アサートサイクル期間３１１のサイクル数がクロックＣＫのサイクル数の３個分である第２のアクセス信号３０１を生成する。
【００３０】
また、１００ＭＨｚのクロックＣＫがクロック発生器１０３により生成されるとき、非同期バスインタフェース１０４は第２のアクセス信号３０２を生成して非同期デバイス１０６に出力する。第２のアクセス信号３０２は、アサートサイクル期間３１２を有する。アサートサイクル期間３１２は、非同期デバイス１０６のアクセスに必要なアクセス有効期間である。アサートサイクル期間３１２のサイクル数は、上記と同様に、テーブル１１１を基に決定される。非同期バスインタフェース１０４は、周波数情報ＣＫ１を基に、クロックＣＫの周波数が１００ＭＨｚであることを知ることができる。そして、非同期バスインタフェース１０４は、図２のテーブル１１１を参照し、クロックＣＫの周波数が１００ＭＨｚであるので、ウエイトサイクル数を６に決定する。ウエイトサイクル数は、アサートサイクル期間３１２のサイクル数に対応する。そこで、非同期バスインタフェース１０４は、アサートサイクル期間３１２のサイクル数がクロックＣＫのサイクル数の６個分である第２のアクセス信号３０２を生成する。
【００３１】
第２のアクセス信号は、例えば、チップイネーブル信号、ライトイネーブル信号、リードイネーブル信号、アクセスに必要なコントロール信号、アドレス信号又はデータ信号である。第２のアクセス信号がアドレス信号又はデータ信号である場合、アサートサイクル期間はアクセスに必要な信号が有効である期間を意味する。
【００３２】
以上のように、本実施形態によれば、非同期バスインタフェース１０６は、クロックＣＫに同期して動作する同期デバイス１０２のクロックＣＫの周波数情報ＣＫ１を入力し、同期デバイス（ＣＰＵ）１０２から非同期デバイス１０６への第１のアクセス信号を入力すると、その第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイス１０６に出力する。その際、非同期バスインタフェース１０４は、クロックＣＫの周波数情報ＣＫ１に応じて、第２のアクセス信号のアサートサイクル数を決定する。
【００３３】
高速処理が必要な場合はクロックＣＫの周波数を高くし、待機中や低速な処理の場合はクロックＣＫの周波数を下げることによって消費電力を抑えることができる。クロックＣＫの周波数が上がった時はアサートサイクル数を増やし、クロックＣＫの周波数が下がった時にはアサートサイクル数を減らす。すなわち、図２に示すように、第２のアクセス信号のアサートサイクル数（ウエイトサイクル数）は、クロックＣＫの周波数が高いほど多くなる。例えば、クロックＣＫの周波数がｎ倍になると、第２のアクセス信号のアサートサイクル数がｎ倍になる。
【００３４】
図５の場合、クロックＣＫの周波数が変化すると、第２のアクセス信号のアサートサイク期間が変化してしまう。クロックＣＫの周波数が上がれれば、クロックＣＫの１サイクルの期間が短くなり、十分なアサートサイクル期間が取れない可能性がある。逆に、クロックＣＫの周波数が下がれば、クロックＣＫの１サイクルの期間が長くなるために、無駄なウエイト時間を持つことになる。
【００３５】
本実施形態によれば、クロックＣＫの周波数情報Ｋ１に応じて第２のアクセス信号のアサートサイクル数を決定するので、クロックＣＫの周波数が変化しても、第２のアクセス信号のアサートサイクル期間３１１及び３１２を略一定に保つことができる。これにより、クロックＣＫの周波数が変化しても、十分なアサートサイクル期間を確保することができる。また、無駄なアクセスウエイト時間をなくすことができる。また、非同期バスインタフェース１０４は、クロックＣＫの周波数が動的に変化した場合には、動的に第２のアサート信号のアサートサイクル数を決定するので、クロックＣＫの周波数が変化しても、アサートサイクル数を変更するために電源を入れ直したりリセットをかける必要がない。
【００３６】
また、クロックＣＫの周波数が動的に切り替わったときに、非同期バスインタフェース１０４の該当するレジスタの再設定をＣＰＵ１０２が行うとすると、クロックＣＫが変化する度にレジスタ設定のためにＣＰＵ１０２が非同期バスインタフェース１０４へのアクセス（システムバス１０１や外部端子を使用したレジスタの書き換え）が必要となるため、システムのパフォーマンスが下がってしまう。本実施形態では、非同期バスインタフェース１０４自身がレジスタの設定を行うので、ＣＰＵ１０２が非同期バスインタフェース１０４にアクセスする必要がなく、システムのパフォーマンス低下を防止することができる。
【００３７】
なお、非同期バスインタフェース１０４は、周波数情報入力端子に、ＣＰＵ１０２から周波数情報ＣＫ１を入力する代わりに、クロック発生器１０３から周波数情報ＣＫ２を入力してもよい。また、周波数情報ＣＫ１及びＣＫ２は、クロックＣＫの周波数が変化したことを示す情報であってもよい。また、非同期バスインタフェース１０４は、システムバス１０１を介して、ＣＰＵ１０２又はクロック発生器１０３から周波数情報を入力してもよい。また、非同期バスインタフェース１０４は、クロック発生器１０３から入力したクロックＣＫを基に周波数を検出し、周波数情報を入力してもよい。
【００３８】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００３９】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００４０】
（付記１）
クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力部と、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成部とを有し、
前記信号生成部は、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェース。
（付記２）
前記信号生成部は、前記クロックに同期して前記第１のアクセス信号を前記同期デバイスから入力し、前記クロックに非同期で前記第２のアクセス信号を前記非同期デバイスに出力することを特徴とする付記１記載の非同期バスインタフェース。
（付記３）
前記信号生成部は、同期バスを介して前記同期デバイスから前記第１のアクセス信号を入力し、非同期バスを介して前記非同期デバイスに前記第２のアクセス信号を出力することを特徴とする付記２記載の非同期バスインタフェース。
（付記４）
前記クロックの周波数がｎ倍になると、前記第２のアクセス信号の有効サイクル数がｎ倍になることを特徴とする付記１記載の非同期バスインタフェース。
（付記５）
前記信号生成部は、前記クロックの周波数と前記有効サイクル数との関係を示すテーブルを基に前記第２のアクセス信号の有効サイクル数を決定する付記１記載の非同期バスインタフェース。
（付記６）
クロックに同期して動作する同期デバイスのクロックの周波数情報を入力する入力ステップと、
前記同期デバイスから非同期デバイスへの第１のアクセス信号を入力すると、前記第１のアクセス信号を基に第２のアクセス信号を生成して前記非同期デバイスに出力する信号生成ステップとを有し、
前記信号生成ステップは、前記クロックの周波数情報に応じて、前記第２のアクセス信号の有効サイクル数を決定することを特徴とする非同期バスインタフェースの処理方法。
（付記７）
前記信号生成ステップは、前記クロックに同期して前記第１のアクセス信号を前記同期デバイスから入力し、前記クロックに非同期で前記第２のアクセス信号を前記非同期デバイスに出力することを特徴とする付記６記載の非同期バスインタフェースの処理方法。
（付記８）
前記信号生成ステップは、同期バスを介して前記同期デバイスから前記第１のアクセス信号を入力し、非同期バスを介して前記非同期デバイスに前記第２のアクセス信号を出力することを特徴とする付記７記載の非同期バスインタフェースの処理方法。
（付記９）
前記クロックの周波数がｎ倍になると、前記第２のアクセス信号の有効サイクル数がｎ倍になることを特徴とする付記６記載の非同期バスインタフェースの処理方法。
（付記１０）
前記信号生成ステップは、前記クロックの周波数と前記有効サイクル数との関係を示すテーブルを基に前記第２のアクセス信号の有効サイクル数を決定することを特徴とする付記６記載の非同期バスインタフェースの処理方法。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態による同期デバイス（ＣＰＵ）及び非同期デバイスを有するシステムの構成例を示す図である。
【図２】周波数及びウエイトサイクル数（アサートサイクル数）の関係を示すテーブルの構成例を示す図である。
【図３】本実施形態によるクロック及び第２のアクセス信号の例を示すタイミングチャートである。
【図４】同期デバイス（ＣＰＵ）及び非同期デバイスを有するシステムの構成を示す図である。
【図５】クロック及び第２のアクセス信号の例を示すタイミングチャートである。
【符号の説明】
【００４２】
１０１  システムバス
１０２  ＣＰＵ
１０３  クロック発生器
１０４  非同期バスインタフェース
１０５  非同期バス
１０６  非同期デバイス
１１１  テーブル
１１２  レジスタ設定部
【図１】
2007048022.tif 000003
【図２】
2007048022.tif 000004
【図３】
2007048022.tif 000005
【図４】
2007048022.tif 000006
【図５】
2007048022.tif 000007