(57)【要約】【課題】静電気放電及び電気的過剰ストレスに対する保護回路の提供。【解決手段】静電気放電及び電気的過剰ストレスに対する保護回路を提供する。この回路は、基板を有する第１のトランジスタを含む。所定の内部電圧源が、第１のトランジスタの基板をバイアスする。所定の内部電圧源は、第１のトランジスタのソースに加えられる電圧以上の電圧を有し、第１のトランジスタの基板電圧を回路の電圧源から分離する。第１の抵抗器が、第１のトランジスタのゲートとグラウンドの間に接続される。この回路は、グラウンドと回路の電圧源との間に接続されたツェナダイオードを更に含む。回路の電圧源がツェナダイオードの降伏電圧を超えると、ツェナダイオードはグラウンドに短絡する。【選択図】図２
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【特許請求の範囲】
【請求項１】
静電気放電及び電気的過剰ストレスに対する保護回路であって、
基板(276)を有する第１のトランジスタ(275)と、
前記第１のトランジスタ(275)の基板(276)をバイアスするのに使用される所定の内部電圧源であって、前記第１のトランジスタ(275)のソースに供給されるソース電圧以上の電圧を有し、前記第１のトランジスタ(275)の基板電圧を保護回路の電圧源(230)から分離する、所定の内部電圧源と、
前記第１のトランジスタ(275)のゲートとグラウンド(215)との間に接続された第１の抵抗器(211)と、
グラウンド(215)と保護回路の電圧源(230)との間に接続されたツェナダイオード(240)と
を含み、保護回路の電圧源(230)が前記ツェナダイオード(240)の降伏電圧を超えたときに、前記ツェナダイオード(240)がグラウンド(215)に短絡するように構成される、保護回路。
【請求項２】
前記第１のトランジスタ(275)の基板(276)に接続された電流源(260)を更に含み、前記電流源(260)は、前記基板電圧を保護回路の電圧源(230)から分離し、前記所定の内部電圧源として機能する、請求項１に記載の保護回路。
【請求項３】
前記電流源(260)と前記第１のトランジスタ(275)との間に接続されたダイオード(365)を更に含む、請求項１又は請求項２に記載の保護回路。
【請求項４】
前記電流源(260)と前記第１のトランジスタ(275)のソースとの間に接続された第２の抵抗器(465)を更に含む、請求項１又は請求項２に記載の保護回路。
【請求項５】
前記所定の内部電圧は、バンドギャップ電圧に基づいて決定される、請求項１又は請求項２に記載の保護回路。
【請求項６】
前記第１のトランジスタ(275)及び保護回路の電圧源(230)に接続されたフォトダイオード(210)を更に含む、請求項１〜５のうちのいずれか一項に記載の保護回路。
【請求項７】
静電気放電から回路を保護するための方法であって、
回路内のバルクトランジスタ(275)を、該トランジスタ(275)のソースに供給されるソース電圧以上の所定の内部電圧でバイアスし、その第１のトランジスタのバルク電圧を回路の電圧源(230)から分離するステップと、
グラウンドと回路の電圧源(230)との間にツェナダイオード(240)を設け、回路の電圧源(230)が前記ツェナダイオード(240)の降伏電圧を超えたときに、前記ツェナダイオード(240)をグラウンドに短絡させるステップと
からなる方法。
【請求項８】
前記バルクトランジスタ(276)を電流源(260)でバイアスするステップ、を更に含む請求項９に記載の方法。
【請求項９】
前記バルクバイアスを所定量だけシフトさせ、前記内部電圧源によって前記トランジスタ(275)のソースに供給される電圧よりも高くするステップ、を更に含む、請求項９に記載の方法。
【請求項１０】
第１のトランジスタ(275)及び第２のトランジスタ(280)からなる差動対であって、前記差動対のバルク(276)が内部電圧によってバイアスされ、前記内部電圧が、前記差動対のソースに供給されるソース電圧以上の電圧である、差動対と、
前記第１のトランジスタ(275)のゲート、及び、回路の電圧源(230)に接続されたフォトダイオード(210)と、
前記第１のトランジスタ(275)のゲートとグラウンド(215)との間に接続された抵抗器(211)と、
前記グラウンド(215)と回路の電圧源(230)との間に接続されたツェナダイオード(240)であって、前記フォトダイオード(210)及び前記抵抗器(211)に対して並列に接続されたツェナダイオード(240)と
からなる回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電及び電気的過剰ストレスに対する保護回路に関する。
【背景技術】
【０００２】
光検出技術は、多くの産業上の用途及び民生用途に使用されている。例えば、光検出ダイオードは、携帯情報機器（ＰＤＡ）や携帯電話のような装置において、十分な視認性が得られるくらい周囲の環境光が十分にある場合に、液晶ディスプレイ（ＬＣＤ）のバックライトをオフにして電力を節約するために使用されている。
【０００３】
そのような環境光の状態の検出に使用されるダイオードの一例は、ＰＩＮ（Positive-Intrinsic-Negative）ダイオードである。ＰＩＮダイオードは、正（Ｐ）にドープされた半導体領域と負（Ｎ）にドープされた半導体領域の間に、広い真性領域を有する。ＰＩＮダイオードは、数ナノアンペア（ｎＡ）から数ミリアンペア（ｍＡ）まで、非常に広い範囲の入力電流の検出に使用することができる。
【０００４】
光検出回路は、入力金属酸化膜半導体（ＭＯＳ）トランジスタに接続されたＰＩＮダイオードを含む。全体の電力要件を低減すると共に、ダイオードの速度を増加させるために、ＭＯＳトランジスタは、ＭＯＳゲートをＭＯＳチャネルから分離する薄い酸化ケイ素層を使用する。この構成によると、ＭＯＳトランジスタは、ＭＯＳトランジスタを外部電源に接続するときに端子部分（すなわち、ゲート、ドレイン、ソース、又は、本体）に発生する外部の静電気放電（ＥＳＤ）や、電気的過剰ストレス（ＥＯＳ）の影響を受けやすくなる。ＰタイプＭＯＳ（ＰＭＯＳ）トランジスタのようなＭＯＳトランジスタは、ＥＳＤやＥＯＳにさらされると、ＭＯＳゲートをＭＯＳチャネルから分離するための酸化ケイ素層が破壊されることがある。酸化ケイ素層が破壊されると、ＭＯＳチャネルからゲートへ電流が漏れ出る。酸化ケイ素層の破損は、トランジスタの性能の低下や不適切な動作を招くことがあり、ＭＯＳトランジスタ全体の故障につながることさえある。
【０００５】
光検出回路が例えばＰＤＡのバックライトをオフにできるくらい十分な環境光状態にあることを正確に検出するためには、ＰＩＮダイオードは、電流（迷走電流や暗電流）を何も放出してはならない。従って、入力差動ＰＭＯＳに、チャネルからのゲート漏れ電流があってはならない。ゲート漏れ電流は、光検出回路が誤ってトリガされたり、さらには故障したりする原因になりうる。言い換えれば、光検出回路は、漏れ電流が十分な環境光の検出によって生じたものであると判断し、ＰＤＡのバックライトを誤ってオフにする出力を生成することがある。
【発明の開示】
【課題を解決するための手段】
【０００６】
静電気放電及び電気的過剰ストレスに対する保護回路を開示する。この保護回路は、基板を有する第１のトランジスタを含む。所定の内部電圧源が、第１のトランジスタの基板をバイアスする。所定の内部電圧源は、第１のトランジスタのソースに供給されるソース電圧以上の電圧を有し、第１のトランジスタの基板電圧を回路の電圧源から分離する。第１の抵抗器が、第１のトランジスタのゲート、及びグラウンドに接続される。この保護回路は、グラウンドと回路の電圧源との間に接続されたツェナダイオードを更に有する。保護回路の電圧源がツェナダイオードの降伏電圧（破壊電圧）を超えると、ツェナダイオードはグラウンドに短絡する。
【発明を実施するための最良の形態】
【０００７】
図１は、外部静電気放電（ＥＳＤ）や電気的過剰ストレス（ＥＯＳ）（本明細書では、まとめて「ＥＳＤ／ＥＯＳ」と呼ぶ）に対する保護を提供するように設計された回路を含む光検出回路１００を示す図である。図１に示すように、回路１００は、フォトダイオード１１０、抵抗器１１１、増幅器１１５、ローパスフィルタ（ＬＰＦ）１１６、コンパレータ１２０、及び、入力段１２５を含む。
【０００８】
光検出回路１００において、フォトダイオード１１０を光にさらすと、光電流Ｉが発生し、１２１において、その光電流Ｉが、対応する電圧Ｖに変換される。フォトダイオード１１０には、例えばＰＩＮダイオードが使用される。光検出回路１００は、数ナノアンペア（ｎＡ）から数ミリアンペア（ｍＡ）までのダイナミックレンジの電流を検出することができる。１２１における電圧（Ｖ）は、増幅器１１５によって増幅される。増幅器１１５の出力はＬＰＦ１１６に入力される。ＬＰＦは、特定閾値未満の周波数を通過させ、その閾値より高い周波数をフィルタリングして除去する。ＬＰＦ１１６の出力（「Ｖｌｐｆ」）はコンパレータ１２０に入力される。コンパレータ１２０は、第２の入力として閾電圧Ｖｔｈを更に受信する。
【０００９】
コンパレータ１２０はＶｌｐｆをＶｔｈと比較し、ＶｌｐｆがＶｔｈよりも大きい場合、出力段１２５は第１の出力を出力する。第１の出力は、例えば、閾電圧Ｖｔｈよりも高い電圧を生成できるだけの十分な環境光をフォトダイオード１１０が検出したことを示すものである。その場合、第１の出力は、正の信号（例えば「高信号」）を次の段（図示せず）に送り、例えばＰＤＡのバックライトをオフにする。バックライトをオフにすることは、ＰＤＡのバッテリパワーの節約に役立つ。
【００１０】
ＬＰＦ１１６の出力ＶｌｐｆがＶｔｈよりも小さい場合、出力段１２５は、第２の出力を出力する。第２の出力は、例えば、閾電圧Ｖｔｈよりも高い電圧を生成できるだけの十分な環境光をフォトダイオード１１０が検出しなかったことを示すものである。その場合、第２の出力は、中立信号（例えば、「低信号」）を次の段に送り、例えばＰＤＡのバックライトをオンのまま維持する。
【００１１】
光検出回路１１０に含まれる１以上のＰＭＯＳトランジスタが、ＥＳＤ／ＥＯＳによって損傷している場合、抵抗器１１１に大きな漏れ電流が流れ、それによって光検出回路１００がトリガされ、十分な視認性が得られるだけの環境光が存在しなくても、バックライトがオフにされる場合がある。
【００１２】
図２は、保護回路の一実施形態を含む、２段ＰＭＯＳ入力のトランスインピーダンス型増幅器２００を示している。増幅器２００は、図１の光検出回路１００に組み込まれる場合がある。増幅器２００は、フォトダイオード２１０を含む。フォトダイオード２１０は、例えばＰＩＮダイオードである。フォトダイオード２１０が十分な光を検出すると、回路２００は、例えばＰＤＡのバックライトをオフにするのに使用される信号を出力する。フォトダイオード２１０は、電圧源（Ｖｃｃ）２３０と、ＰＭＯＳトランジスタ２７５のゲートとの間に接続される。抵抗器２１１は、ＰＭＯＳトランジスタ２７５のゲート、及び、グラウンド（Ｇｎｄ）２１５に接続される。ＰＭＯＳトランジスタ２７５はＰＭＯＳトランジスタ２８０に接続され、差動対を形成する。
【００１３】
増幅器２００は、ＮＭＯＳトランジスタ２４５、２５０及び２８５、電流源２６０、及び、抵抗器２９０を含む出力段を更に有する。
【００１４】
ＶｃｃとＧｎｄの接続が外部環境にさらされていることから（例えば、これらの接続は外部ピンに接続される場合がある）、ＶｃｃとＧｎｄの接続は、ＥＳＤ／ＥＯＳにさらされる場合がある。その結果、ＥＳＤ／ＥＯＳの影響を受けて、トランジスタその他の部品が損傷する可能性がある。
【００１５】
図２に示すように、ツェナダイオード２４０は、Ｖｃｃ２３０とＧｎｄ２１５の間に配置される。ツェナダイオード２４０は、Ｖｃｃ２３０が最大電圧を超過することを防止し、フォトダイオード２１０を保護する。具体的には、Ｖｃｃ２３０がツェナダイオード２４０の降伏電圧を超えると、ツェナダイオード２４０はＧｎｄ２１５に短絡され、それによってフォトダイオード２１０が保護される。従って、フォトダイオード２１０が受ける最大電圧は、ツェナダイオード２４０の降伏電圧によって制限される（決まる）。ツェナダイオード２４０は、フォトダイオード２１０の他にも、回路２００内の他の部品、例えばフォトダイオード２１０、トランジスタ２７５、２８０、２４５、２５０及び２８５を、例えばＥＳＤ／ＥＯＳによって生じる過剰電流から保護する場合がある。
【００１６】
図２の実施形態において、ＰＭＯＳトランジスタ２７５、２８５のバルク電圧（すなわち、基板電圧）は、ＰＭＯＳトランジスタ２７５、２８０のソースに短絡される。換言すれば、基板電圧は、電源電圧Ｖｃｃよりも低い既知の内部電圧によってバイアスされる。その場合、電流源２６０の出力は、ＰＭＯＳトランジスタ２７５及び２８０のソースと、基板２７６との両方に供給される。その結果、ポイント２２０がグラウンド電位であるときに、ＰＭＯＳトランジスタ２７５及び２８０にかかる電圧ストレスが制限される。基板電圧を外部露出電圧Ｖｃｃから分離又はシフトさせることにより、ＥＳＤ／ＥＯＳ状態において、ＰＭＯＳトランジスタ２７５及び２８０がさらされる電圧の大きさが制限される。トランジスタ２７５及び２８０をＶｃｃから分離することにより、ＥＳＤ／ＥＯＳによって生じることがある突然のスパイク電圧から、回路２００の種々の部品が保護される。図２の回路構成は、ＰＭＯＳトランジスタ２７５及び２８０のようなトランジスタが突然のスパイク電流の影響を受けたときに発生することがある内部絶縁破壊から、ＰＭＯＳトランジスタ２７５及び２８０を保護するのに役立つ。
【００１７】
図３は、保護回路３００の一実施形態を含む、２段ＰＭＯＳ入力のトランスインピーダンス型増幅器を示している。この保護回路３００は、図２の増幅回路２００に変更を加えた構成を有する。図３から分かるように、電流源２６０とＰＭＯＳトランジスタ２７５及び２８０の間に、ダイオード３６５が挿入される。電流源２６０の出力（ダイオード３６５の高い方の出力）は、ＰＭＯＳトランジスタ２７５及び２８０の基板２７６に接続される。ダイオード３６５を挿入し、電流源２６０の出力を使用して基板２７６をバイアスすることにより、ＰＭＯＳトランジスタ２７５及び２８０の基板電圧は、ＰＭＯＳトランジスタ２７５及び２８０のソース電圧よりも１ダイオード２６５電圧分高い電圧にバイアスされる。基板電圧を外部露出電圧Ｖｃｃから分離又はシフトさせることにより、ＥＳＤ／ＥＯＳ環境においてＰＭＯＳトランジスタ２７５及び２８０がさらされる電圧の大きさが制限される。トランジスタ２７５及び２８０を電圧Ｖｃｃから分離することにより、ＥＳＤ／ＥＯＳによって発生することがある突然のスパイク電圧から回路３００の種々の部品が保護される。図３に示す回路構成は、ＰＭＯＳトランジスタ２７５及び２８０のようなトランジスタが突然のスパイク電圧を受けたときに発生することがある内部絶縁破壊からＰＭＯＳトランジスタ２７５及び２８０を保護するのに役立つ場合がある。
【００１８】
図４は、保護回路４００の一実施形態を含む、２段ＰＭＯＳ入力のトランスインピーダンス型増幅器を示している。保護回路４００は、図２の増幅器２００の構成に変更を加えた構成を有する。図４から分かるように、電流源２６０とＰＭＯＳトランジスタ２７５及び２８０のソースとの間に、抵抗器４６５が挿入される。電流源２６０の出力（抵抗器４６５の高い方の出力）は、ＰＭＯＳトランジスタ２７５及び２８０の基板２７６に接続される。抵抗器４６５を挿入し、電流源２６０の出力を使用して基板２７６をバイアスすることにより、ＰＭＯＳトランジスタ２７５及び２８０の基板電圧は、ＰＭＯＳトランジスタ２７５及び２８０のソースよりも１抵抗器２６５電圧分高い電圧にバイアスされる。基板電圧を外部露出電圧Ｖｃｃから分離又はシフトさせることにより、ＥＳＤ／ＥＯＳ環境においてＰＭＯＳトランジスタ２７５及び２８０がさらされる電圧の大きさが制限される。トランジスタ２７５及び２８０を電圧Ｖｃｃから分離することにより、ＥＳＤ／ＥＯＳによって発生することがある突然のスパイク電圧から回路４００の種々の部品が保護される。図４に示す回路構成は、ＰＭＯＳトランジスタ２７５及び２８０のようなトランジスタが突然のスパイク電圧を受けたときに発生することがまる内部絶縁破壊からＰＭＯＳトランジスタ２７５及び２８０を保護するのに役立つ場合がある。
【００１９】
図５は、保護回路５００の一実施形態を含む、２段ＰＭＯＳ入力のトランスインピーダンス増幅器を示している。保護回路５００は、図２の増幅回路２００の構成に変更を加えた構成を有する。図５から分かるように、内部の直流電圧（ＤＣ）５６５は、ＰＭＯＳトランジスタ２７５及び２８０の基板に接続される。電流源２６０の出力は、ＰＭＯＳトランジスタ２７５及び２８０のソースに接続される。ＰＭＯＳトランジスタ２７５及び２８０の基板２７６に供給される内部ＤＣ電圧５６５は、ＰＭＯＳトランジスタ２７５及び２８０のソースにおける電圧以上である場合がある。内部ＤＣ電圧５６５は、所定の電圧に基づいて決定され、例えば、バンドギャップ電圧（すなわち、Ｖｂａｎｄｇａｐ）に基づいて決定される。バンドギャップ電圧は、半導体のバンドギャップ特性を使用して生成される標準基準電圧である。
【００２０】
ＰＭＯＳトランジスタ２７５及び２８０の基板２７６に供給される内部ＤＣ電圧５６５は、Ｖｃｃ２３０又は外部ピンから分離される。基板電圧を外部露出電圧Ｖｃｃから分離することにより、ＥＳＤ／ＥＯＳ環境においてＰＭＯＳトランジスタ２７５及び２８０がさらされる電圧の大きさが制限される。トランジスタ２７５及び２８０を露出電圧Ｖｃｃから分離することにより、ＥＳＤ／ＥＯＳによって発生することがある突然のスパイク電圧から回路５００の種々の部品が保護される。図５に示す回路構成は、ＰＭＯＳトランジスタ２７５及び２８０のようなトランジスタが突然のスパイク電圧を受けたときに発生する可能性がある内部絶縁破壊からＰＭＯＳトランジスタ２７５及び２８０を保護するのに役立つ場合がある。
【００２１】
上記の実施形態では、ＰＭＯＳトランジスタのような１以上のトランジスタの基板電圧を外部電圧Ｖｃｃから分離し、所定の電圧を使用してバイアスしている。Ｖｃｃは外部ピンに対して露出され、外部ピンは、人間のＥＳＤやＥＯＳ、あるいは他の電圧（例えば機械放電）の影響を受けやすい。ＰＭＯＳトランジスタの基板電圧を所定の内部電圧にバイアスすることにより、トランジスタの基板をＥＳＤやＥＯＳによって発生する高電圧ストレスから分離することができる。更に、又は、代わりに、上で説明したように、ＶｃｃとＧｎｄの間にツェナダイオードを挿入することもでき、Ｖｃｃがツェナダイオードの降伏電圧を超えたときに、ツェナダイオードをＧｎｄに短絡させてもよい。基板にバイアスをかけること、及び／又は、ツェナダイオードの取り付けは、回路部品をＥＳＤやＥＯＳから保護するのに役立つ可能性がある。
【００２２】
本発明の種々の例示的実施形態を以下に列挙する。
１．静電気放電及び電気的過剰ストレスに対する保護回路であって、
基板を有する第１のトランジスタと、
前記第１のトランジスタの基板のバイアスに使用される所定の内部電圧源であって、前記第１のトランジスタのソースに加えられるソース電圧以上の電圧を有し、前記第１のトランジスタの基板電圧を保護回路の電圧源から分離するように構成された、内部電圧源と、
前記第１のトランジスタ及びグラウンドに接続された第１の抵抗器と、
グラウンドと保護回路の電圧源との間に接続されたツェナダイオードであって、前記電圧源が該ツェナダイオードの降伏電圧を超えると、ツェナダイオードがグラウンドに短絡するように構成された、ツェナダイオードと
からなる回路。
２．前記第１のトランジスタの基板に接続された電流源を更に含み、前記電流源は、前記基板電圧を前記保護回路の電圧源から分離し、前記所定の内部電圧源として機能する、１に記載の保護回路。
３．前記電流源は、前記第１のトランジスタのソースに接続される、２に記載の保護回路。
４．前記電流源と前記第１のトランジスタのソースの間に接続されたダイオードを更に含む、２に記載の保護回路。
５．前記電流源と前記第１のトランジスタのソースの間に接続された第２の抵抗器を更に含む、２に記載の保護回路。
６．前記所定の内部電圧は、バンドギャップ電圧に基づいて決定される、２に記載の保護回路。
７．前記第１のトランジスタのゲート及び前記保護回路の電圧源に接続されたフォトダイオードを更に含む、２に記載の保護回路。
８．前記第１のトランジスタのドレインとグラウンドの間に接続された第２のトランジスタを更に含む、２に記載の保護回路。
９．静電気放電から回路を保護する方法であって、
回路内のトランジスタの基板に、該トランジスタのソースに加えられるソース電圧以上の所定の内部電圧を印加し、前記トランジスタの基板電圧を回路の電圧源から分離するステップと、
グラウンドと前記回路の電圧源との間にツェナダイオードを設け、前記回路の電圧源が前記ツェナダイオードの降伏電圧を超えたときに、前記ツェナダイオードをグラウンドに短絡させるようにするステップと
からなる方法。
１０．前記トランジスタの基板を電流源でバイアスするステップ、を更に含む、９に記載の方法。
１１．前記基板バイアスを所定量だけシフトさせ、内部電圧源によって前記トランジスタのソースに供給される電圧よりも高くするステップ、を更に含む９に記載の方法。
１２．第１のトランジスタ及び第２のトランジスタからなる差動対であって、該差動対の基板が内部電圧によってバイアスされ、前記内部電圧が、前記差動対のソースに供給されるソース電圧以上の電圧である、差動対と、
前記第１のトランジスタのゲート、及び、回路のＶｃｃに接続されたフォトダイオードと、
前記ゲートとグラウンドの間に接続された抵抗器と
からなる回路。
１３．前記グラウンドと前記回路のＶｃｃとの間に接続されたツェナダイオードを更に含み、前記ツェナダイオードが、前記フォトダイオード及び前記抵抗器に並列に接続される、１２に記載の回路。
１４．内部電源を更に含み、前記差動対の基板をバイアスするための内部電圧は、前記内部電源によって提供される、１２に記載の回路。
１５．前記内部電源は前記差動対のソースに接続される、１４に記載の回路。
１６．前記電流源と前記差動対のソースとの間に接続された第２の抵抗器を更に含む、１４に記載の回路。
１７．前記内部電圧は、バンドギャップ電圧に基づいて決定される、１２に記載の回路。
１８．前記第１のトランジスタのドレインとグラウンドとの間に接続された第３のトランジスタを更に含む、１２に記載の回路。
１９．前記差動対はＰＭＯＳ差動対であり、前記第１のトランジスタはＰＭＯＳトランジスタであり、前記第２のトランジスタはＰＭＯＳトランジスタである、１２に記載の回路。
２０．静電気放電及び電気的過剰ストレスに対する保護回路であって、
基板を有するトランジスタと、
保護回路における前記トランジスタの基板を所定の内部電圧でバイアスする手段であって、前記所定の内部電圧が、前記トランジスタのソースに供給されるソース電圧以上の電圧であり、前記第１のトランジスタの基板電圧を保護回路の電圧源から分離するものである、バイアス手段と、
保護回路の電圧源が所定の降伏電圧を超えたときにグラウンドに短絡させる手段と
を含み、前記グラウンドに短絡させる手段と前記バイアスする手段とによって、前記トランジスタが、静電気放電及び電気的過剰ストレスから保護されるように構成される、保護回路。
【図面の簡単な説明】
【００２３】
【図１】光検出回路を示す図である。
【図２】保護回路の一実施形態を含む、２段トランスインピーダンス型増幅器を示す図である。
【図３】変更を加えた保護回路を含む、２段トランスインピーダンス型増幅器を示す図である。
【図４】変更を加えた保護回路を含む、２段トランスインピーダンス型増幅器を示す図である。
【図５】変更を加えた保護回路を含む、２段トランスインピーダンス型増幅器を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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