(57)【要約】【課題】高速に動作する物体の検査を行う場合に、特殊なインターフェースを用いたり画像情報量を減らすことなく、撮像された画像を高速に出力させる。【解決手段】検査対象物を撮像した被検査画像と欠陥のない参照画像を比較することにより欠陥の抽出を行なう場合において、撮像部１１で被検査画像を撮像し、撮像された被検査画像データを１フレーム毎に分割して順次記憶部１４に記憶させ、記憶部１４に記憶された被検査画像データを所定のタイミングで１フレームずつ読み出して、各フレームをそれぞれ別の出力部１５へ出力するようにした。【選択図】図２
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【特許請求の範囲】
【請求項１】
検査対象物を撮像した被検査画像と欠陥のない参照画像とを比較することにより欠陥の抽出を行なう複数の検査部を備える欠陥検査装置において、
前記被検査画像を撮像する撮像部と、
前記撮像部で撮像された被検査画像データを記憶する記憶部と、
前記記憶部に記憶された被検査画像データを前記複数の検査部に出力する複数の出力部と、
前記撮像部から入力される被検査画像データを１フレーム毎に分割して順次前記記憶部に記憶させ、前記記憶部に記憶された被検査画像データを所定のタイミングで１フレームずつ読み出して各出力部へ順次出力する制御を行う制御部とを備えることを特徴とする
欠陥検査装置。
【請求項２】
請求項１記載の欠陥検査装置において、
前記記憶部から前記各出力部へのフレームの読み出しは、前のフレームの読み出しが完了するのを待たずに行われることを特徴とする
欠陥検査装置。
【請求項３】
請求項１記載の欠陥検査装置において、
前記記憶部は同時入出力可能な半導体メモリであり、該半導体メモリは前記出力部の数に応じて複数個設けられることを特徴とする
欠陥検査装置。
【請求項４】
請求項３記載の欠陥検査装置において、
前記記憶部に記憶された被検査画像データは、前記撮像部から新たな被検査画像データが１フレーム入力されるタイミングと同タイミングで前記複数の出力部のうちのいずれかに出力されることを特徴とする
欠陥検査装置。
【請求項５】
請求項１記載の欠陥検査装置において、
書き込みを行った順番での読み出しが可能なＦＩＦＯメモリを備え、該ＦＩＦＯメモリは前記撮像部及び前記出力部の数に応じて設けられることを特徴とする
欠陥検査装置。
【請求項６】
請求項５記載の欠陥検査装置において、
前記撮像部で撮像された被検査画像データの１フレームは、所定の分割数で時間的に分割されることを特徴とする
欠陥検査装置。
【請求項７】
請求項５記載の欠陥検査装置において、
前記撮像部で撮像された被検査画像データの前記記憶部への書き込み及び前記出力部への読み出しは、前記ＦＩＦＯメモリを介して交互に行われることを特徴とする
欠陥検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、欠陥検査装置に関し、特にフィルムの検査等の検査対象物を高速に移動させて検査を行う検査装置に関する。
【背景技術】
【０００２】
近年、高速に動作する物体の検査をリアルタイムで行う目的で、検査画像データの取得をハイフレームレートで行えるビジョンセンサ等が開発されている。こうした装置においては画像データの取得が高速で行われるため、単位時間当たりの出力情報量も多くなる。このため、撮像された画像をリアルタイムで出力するために、光ファイバ等の特殊な高速インターフェースが用いられる。
【０００３】
ところが、特殊な高速インターフェースはコストが高く、長さや太さといったケーブルの形状も限定されてしまうため、ケーブルの選択肢が狭くなるという問題があった。また、工場のラインで使用しているソフトウェアの書き換えを行う必要も生ずるため、可能であれば従来使用しているインターフェースをそのまま使用したいという要望があった。
【０００４】
特許文献１には、ビデオカメラでの高速撮像及び出力を可能にするために、画像の時間分解能を増加させることについての開示がある。
【特許文献１】特開昭６３−２５０２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、高速で撮像された被検査画像データを高速に出力させるためには、高速なインターフェースが用いられることが多いが、高速インターフェースを用いずに被検査画像データを高速に出力させるようにした特許文献１に開示された発明においては、画像の時間分解能がｎ倍に高速化される代わりに、画像情報量が１／ｎに削減されてしまう。
【０００６】
本発明はかかる点に鑑みてなされたものであり、高速に動作する物体の検査を行う場合に、特殊なインターフェースを用いたり画像情報量を減らしたりすることなく、撮像された画像を高速に出力させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、検査対象物を撮像した被検査画像と欠陥のない参照画像を比較することにより欠陥の抽出を行なう場合において、被検査画像を撮像し、撮像された被検査画像データを１フレーム毎に分割して順次記憶部に記憶させ、記憶部に記憶された被検査画像データを所定のタイミングで１フレームずつ読み出して各出力部へ出力するようにしたものである。
【０００８】
このようにしたことで、撮像部で撮像された被検査画像データが、１フレーム毎に各出力部に出力される。
【０００９】
この場合、１フレームの出力が終わるのを待たずに、次のフレームが別の出力部に出力される。
【発明の効果】
【００１０】
本発明によると、撮像部で高速に撮像された被検査画像データが、１フレーム毎に別々の出力部に出力されるようになり、かつその出力は所定のタイミングだけずれて並行して行われるため、検査部における検査も、撮像部の処理速度に対応した速さで行えるようになる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施の形態を、図１及び図２を参照して説明する。
図１は、本例の欠陥検査装置の構成例を示すブロック図である。本例の欠陥検査装置は、撮像部にエリアセンサカメラを用いたエリアセンサとして構成してあり、エリアセンサで撮像された被検査画像データの解析を、複数の検査部によって行う構成としてある。
【００１２】
エリアセンサ１０は、撮像部１１、デジタル信号処理部１２、制御部１３、記憶部１４、及び複数の出力部１５とで構成される。撮像部１１は、受光面に例えばＣＣＤ（Charge Coupled Devices）センサ素子が桝目に配列されて構成され、図示せぬレンズを介して受光面に結像された被検査物の全体像を、その明るさに比例した電気信号に変換する。撮像部１１で電気信号に変換された撮像信号は、撮像部１１内に設けられた図示せぬＡ／Ｄ変換器によってデジタル信号に変換される。デジタル信号処理部１２では、デジタル信号化された撮像信号のノイズ除去等のデジタル信号処理を行う。デジタル信号処理がされた撮像信号は、制御部１３の制御に基づき、記憶部１４に記憶される。
【００１３】
記憶部１４は、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の半導体メモリで構成され、撮像部１１で撮像された被検査画像データが記憶される。記憶部１４に記憶された被検査画像データは、制御部１３の制御に基づいて出力部１５ａ〜１５ｄに出力されるようにしてあり、撮像部１１から記憶部１４へのデータの書き込み及び出力部１５ａ〜１５ｄへのデータ読み出しも、制御部１３によって制御される。出力部１５ａ〜１５ｄは、制御部１３の制御に基づき、記憶部１４から入力された被検査画像データを検査部２０ａ〜２０ｄへ出力する。
【００１４】
制御部１３は、記憶部１４へのデータ書き込み、読み出しの制御や出力部１５から検査部２０への出力の制御を行う他、撮像部１１の図示しないレンズの絞り制御や、撮像部１１の駆動制御なども行うようにしてある。
【００１５】
検査部２０ａ〜２０ｄは、検査処理部２１ａ〜２１ｄと、良品画像記憶部２２ａ〜２２ｄとで構成される。検査処理部２１ａ〜２１ｄは、出力部１５ａ〜１５ｄから入力される被検査画像データと、良品画像記憶部２２ａ〜２２ｄに記憶された良品の参照用画像とを比較して、被検査画像に欠陥が無いか解析を行い、解析結果を検査情報確認部３０に出力する。
【００１６】
検査情報確認部３０は、制御部３１、操作部３２、表示部３３とで構成される。制御部３１は、各検査部２０から送信された解析結果をまとめ、表示部３３へ表示させる制御を行う。制御部３１では、上述した制御の他にも、撮像部１１のシャッター速度制御や、検査部の制御なども行うようにしてある。操作部３２では、ユーザからの入力によりパラメータ設定を受け付ける他、良品画像の登録操作も行われる。
【００１７】
次に、上記構成の欠陥検査装置による欠陥検査処理について、図２の説明図を参照して説明する。図２は、制御部１３における撮像部１１からの被検査画像データ入力及び出力部１５ａ〜１５ｄへの被検査画像データ出力のタイミングを表した図である。図の横軸は時間を示しており、フレーム１〜フレーム１５とは、撮像部１１から出力される被検査画像を撮像した順番にフレーム１、フレーム２としたものであり、撮像された全ての撮像領域に対して、このようなフレーム番号が振られているものとする。
【００１８】
図２の最上段から説明すると、「撮像部１１からの入力」として、１〜１５の順に数字が時間軸に沿って並べてある。これは、撮像部１１で撮像された被検査画像データのフレーム１〜フレーム１５が順番に制御部１３に入力される様子を示したものである。本例では、撮像部１１の動作速度に比べて、出力部１５ａ〜１５ｄの動作速度が１／４である場合を想定しており、撮像部１１から制御部１３に入力されたフレーム１は、４倍の時間をかけて（撮像部１１のフレームレートの１／４のフレームレートで）出力部１５ａから出力される。制御部１３に入力されたフレーム１は、すぐに出力部１５ａに出力され、引き続きフレーム２がフレーム１の出力が完了するのを待たずに出力部１５ｂに出力される。同様に、フレーム３は出力部１５ｃに、フレーム４は出力部１５ｄに出力されるようにしてある。つまり、各出力部１５ａ〜１５ｄには、被検査画像データの異なるフレームがそれぞれ供給されるようになる。
【００１９】
各出力部１５への出力が行われる間も、並行して撮像部１１からの入力が行われるようにしてあり、フレーム１の出力部１５ａへ出力が完了する時には、撮像部１１から制御部１３へのフレーム４の入力が完了している。撮像部１１からフレーム５が入力されると、フレーム５は出力部１５ａへ出力されるようにしてあり、以降、撮像部１１から制御部１３に入力される各フレームは、フレーム６は出力部１５ｂ、フレーム７は出力部１５ｃ、フレーム８は出力部１５ｄという順で出力される。
【００２０】
出力部１５ａ〜１５ｄに出力された各フレームは、順番に検査部２０ａ〜２０ｄに出力される。検査部２０ａ〜２０ｄは、１フレーム単位で入力される被検査画像データをそれぞれ解析し、解析の結果は検査情報確認部３０に出力される。
【００２１】
このように、撮像部で撮像された被検査画像データを１フレーム毎に分割して、複数の出力部に順次出力させ、対応する検査部に出力させるようにしたため、検査部における解析が、撮像部のフレームレートに近い速度で行えるようになる。
【００２２】
この場合、特殊な高速インターフェースを用いることなく、撮像部で撮像された被検査画像データを高速に出力させることができるため、欠陥検査装置全体のコストを低く抑えることが可能となる。
【００２３】
また、高速インターフェースを使用する場合は、それに対応させて出力先の検査部も変更する必要があるケースもあるが、本例によれば従来どおりの検査部を流用可能となり、欠陥検査装置の開発が容易に行える。このため、過去に開発した資産も活用することができ、検査部の選択肢が広がる。
【００２４】
さらに、今後さらに撮像部の処理速度が向上した場合にも、他の処理部の動作周波数を撮像部に対応させることなく、出力の高速化を図ることが可能となるため、欠陥検査装置の製作を容易かつ安価に行うことができる。
【００２５】
なお、ここまで説明した実施の形態では、１つの撮像部に対して４つの出力部及び検査部を設ける構成としたが、必要に応じて出力部及び検査部の数を変更してもよい。出力部及び検査部の数を増やすことにより、撮像部が撮像した被検査画像データの分割数が多くなるため、出力部の数をｎとした場合、フレームｎの読み出し開始時間の、フレーム１の読み出し開始時間に対する遅延量がより少なくなる。
【００２６】
また、上述した実施の形態では、記憶部としてＤＲＡＭやＳＤＲＡＭを用いた場合の説明を行ったが、書き込みと読み出しを同時に行えるデュアルポートメモリを用いてもよい。この場合の制御部及び記憶部の処理例について、図３及び図４を参照して説明する。
【００２７】
図３は、記憶部にデュアルポートメモリを用いた場合の、撮像部、記憶部、出力部の構成例を示した図である。記憶部にデュアルポートメモリを用いる場合には、記憶部を各出力部に対応して設けるようにしてある。撮像部１１からの各記憶部１４′ａ〜１４′ｄへの入力は通常の太さの矢印で表現してあり、各記憶部１４′ａ〜１４′ｄから出力部１５ａ〜１５ｄへの読み出しは、太字の矢印で示してある。撮像部１１から各記憶部１４′ａ〜１４′ｄへの書き込みは１フレームずつ順番に行われ、各記憶部１４′ａ〜１４′ｄでは、撮像部１１からの書き込みと同時に出力部１５への読み出しが行われる構成としてある。
【００２８】
図４は、上述した構成における、記憶部１４′への撮像部１１からの書き込み及び出力部１５ａ〜１５ｄへの読み出しのタイミングについて説明した図である。この図においては、説明を分かり易くするため、撮像部１１が撮像した被検査画像データの１フレームを４分割して示してある。つまり、分割された各１コマは、撮像部１１のフレームレートの１フレーム周期で出力部１５が処理できる（出力部１５へ読み出しできる）量となる。分割された各コマは１Ａ、１Ｂといった数字とアルファベットで表現してあり、数字部分はフレーム番号を、アルファベット部分は１つのフレームを４つに分割した場合のそれぞれの位置を示している。図４で、例えば記憶部１４′ｄに書き込み及び読み出しが行われるフレーム４に注目してみると、撮像部１１からフレーム４（４Ａ〜４Ｄ）が読み込まれる時間に、出力部１５ｄへの読み出されるのは、４Ａ分であることが示されている。
【００２９】
図４では、撮像部１１からフレーム４が記憶部１４′ｄに書き込まれ、続いてフレーム５が記憶部１４′ａに、フレーム６が記憶部１４′ｃに書き込まれており、フレーム毎に記憶部を変えて書き込みが行われる様子が示してある。記憶部１４′には、書き込みと読み出しを同時に行えるデュアルポートメモリを使用しているため、記憶部１４′ｄではフレーム４（４Ａ〜４Ｄ）が書き込まれるのと同時に出力部１５′ｄへ、４Ａの出力が行われる。続けて４Ｂ、４Ｃ、４Ｄの出力が行われる。１つの時間軸を切り取って撮像部１１からの書き込み及び出力部１５への読み出しのタイミングをみてみると、４Ｂが記憶部１４′ｄから出力部１５ｄに読み出しされている間、記憶部１４′ａにはフレーム５（５Ａ〜５Ｄ）が書き込まれると同時に５Ａが出力部１５ａに読み出しされ、記憶部１４′ｂでは２Ｄが出力部１５ｂに読み出しされ、記憶部１４′ｃでは３Ｃが出力部１５ｃに読み出しされる。
【００３０】
このように、記憶部にデュアルポートメモリを使用すれば、撮像部からの書き込みと同時に出力部への読み出しが行われるようになり、出力部から被検査画像データが出力される速度をより高速化させることができるようになる。
【００３１】
また、上述した実施の形態では、記憶部としてＤＲＡＭやＳＤＲＡＭを用いた場合と、複数のデュアルポートメモリを用いた場合について説明を行ったが、記憶部とは別に、ＦＩＦＯ（First In First Out）メモリを用いて、記憶部への撮像部からの被検査画像データの書き込み及び出力部への読み出しのタイミングを制御させるようにしてもよい。この場合の制御部及び記憶部の処理例について、図５及び図６を参照して説明する。
【００３２】
図５は、記憶部とは別にＦＩＦＯメモリを追加した場合の、撮像部、記憶部、出力部の構成例を示した図である。この場合、ＦＩＦＯメモリは撮像部１１からの入力部（図示せず）と、各出力部１５ａ〜１５ｄへの出力部（図示せず）にそれぞれ接続するようにしてあり、各出力部１５ａ〜１５ｄへの出力が時分割で行われるよう調整する。このタイミングの調整は、制御部１３′で行うようにしてある。
【００３３】
撮像部１１より入力される被検査画像データの各フレームは、所定の分割数（本例の場合は４）に分割され、それぞれＦＩＦＯメモリ１６ａに一時蓄積され、制御部１３′の制御に基づき入力された順番と同じ順番で記憶部１４に読み込まれる。記憶部１４から各出力部１５ａ〜１５ｄへの読み出しも同様に、ＦＩＦＯメモリ１６ａ〜１６ｄを介して行われる構成としてあり、出力部１５ａへの読み出しデータはＦＩＦＯメモリ１６ｂに、出力部１５ｂへの読み出しデータはＦＩＦＯメモリ１５ｃに、出力部１５ｃへの読み出しデータはＦＩＦＯメモリ１６ｄに、出力部１５ｄへのし読み出しデータはＦＩＦＯメモリ１６ｅに一時的に蓄積され、制御部１３′の制御に基づき、入力された順番どおりに各出力部１５ａ〜１５ｄに読み出されるようにしてある。
【００３４】
図６は、上述した構成における、記憶部１４への撮像部１１からの書き込み及び出力部１５ａ〜１５ｄへの読み出しのタイミングについて説明した図である。図６においては、実際に１つのフレームを４分割してあり、各コマを１Ａ、１Ｂといった数字とアルファベットの組合せで表現してある。この場合も、数字はフレーム番号を示し、アルファベットは、分割された各コマの位置を示している。図６（ａ）は、制御部１３における撮像部１１からの被検査画像データ入力及び出力部１５ａ〜１５ｄへの被検査画像データ出力のタイミングを表した図である。処理については図２と同様であるため、図２と同一の符号を付し、説明を省略する。図６（ｂ）では、撮像部１１から記憶部１４にフレーム４及びフレーム５が入力される場合の、記憶部１４ａ〜１４ｄへの書き込み及び読み出しのタイミングの詳細について説明した図である。
【００３５】
一時的にＦＩＦＯメモリ１６ａに蓄積されている、撮像部１１で撮像された被検査画像データのフレーム４のうち、４ＡがＦＩＦＯメモリ１６ａを介して記憶部１４に書き込まれると、続いてＦＩＦＯメモリ１６ｂに蓄積された１Ｄが、出力部１５ａに読み出される。読み出しの後には書き込みが行われるように調整してあり、次はＦＩＦＯメモリ１６ａから４Ｂが書き込まれ、２ＣがＦＩＦＯメモリ１６ｃに読み出される。以下、ＦＩＦＯメモリ１６ａより４Ｃの書き込み、記憶部１４に記憶された３ＢのＦＩＦＯメモリ１６ｄへの読み出し、ＦＩＦＯメモリ１５ａから４Ｄの書き込み、記憶部１４に記憶された４ＡのＦＩＦＯメモリ１６ｅへの読み出しが行われる。
【００３６】
フレーム５がＦＩＦＯメモリ１６ａに読み込まれる期間に行われる、記憶部１４への書き込み及び読み出しも同様であり、ＦＩＦＯメモリ１６ａから５Ａが書き込まれると、記憶部１４に記憶された５ＡがＦＩＦＯメモリ１６ｂに読み出され、続いてＦＩＦＯメモリ１６ａから５Ｂの書き込み、記憶部１４に記憶された２ＤのＦＩＦＯメモリ１６ｃへの読み出し、ＦＩＦＯメモリ１６ａから５Ｃの書き込み、記憶部１４に記憶された３ＣのＦＩＦＯメモリ１６ｄへの読み出し、ＦＩＦＯメモリ１６ａから５Ｄの書き込み、記憶部１４に記憶された４ＢのＦＩＦＯメモリ１６ｅへの読み出しが行われる。
【００３７】
このように撮像部で撮像された被検査画像データの１フレームを所定の分割数で分割し、ＦＩＦＯメモリを入出力調整のバッファとして用いる構成とすることで、記憶部に記憶された被検査画像データが、各出力部に対して時間的に分割して読み出しされるようになり、撮像部からの入力と出力部への出力の時間差が吸収される。
【００３８】
なお、ここまで説明した実施の形態では、撮像部の撮像素子としてＣＣＤを用いた構成として説明したが、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ素子を用いるようにしてもよい。
【００３９】
また、上述した実施の形態では、検査対象物撮像用のカメラを１台のみ用いた構成としたが、複数台用いる構成としてもよい。この場合、複数台のカメラを用いることで、１つの撮像領域が複数領域に分割して撮像され、１台のカメラによる撮像で得られる情報量が増えるため、より精度の高い解析を行えるようになる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施の形態による欠陥検査装置の構成例を示すブロック図である。
【図２】本発明の一実施の形態による制御部への入出力の例を示す説明図である。
【図３】本発明の実施の形態の変形例による撮像部と記憶部、出力部の構成例を示す説明図である。
【図４】本発明の実施の形態の変形例による記憶部への入出力の例を示す説明図である。
【図５】本発明の実施の形態の変形例による撮像部と記憶部、出力部の構成例を示す説明図である。
【図６】本発明の実施の形態の変形例による記憶部への入出力の例を示す説明図である。
【符号の説明】
【００４１】
１０…エリアセンサ、１１…撮像部、１２…デジタル信号処理部、１３…制御部、１４…記憶部、１５…出力部、１６…ＦＩＦＯメモリ、２０…検査部、２１…検査処理部、２２…良品画像記憶部、３０…検査情報確認部、３１…制御部、３２…操作部、３３…表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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