(57)【要約】【課題】液晶装置等の電気光学装置において、例えば、画素の良否を一画素ずつ判定する。【解決手段】電気光学装置は、基板上に、複数の走査線及び複数のデータ線と、複数の画素部と、第１及び第２の端子を有し、第１の端子に供給される電位信号と第２の端子に供給される電位信号との電位を比較して、第１の端子に供給される電位信号が低い場合には第１の端子の電位をより低くし、第１の端子に供給される電位信号が高い場合には第１の端子の電位をより高くして出力する増幅器とを備える。更に、第１及び第２の端子の一方に基準電位を供給し、他方に画素部に入力された電位信号を読み出して供給する供給手段と、第１及び第２の端子のうち少なくとも一方の端子に電気的に接続されると共に、第１の金属膜からなる第１電極、第１の誘電体膜及び第２の金属膜からなる第２電極がこの順に積層されてなる容量とを備える。【選択図】図３
2007133060.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
互いに交差する複数の走査線及び複数のデータ線と、
前記複数の走査線及び前記複数のデータ線の交差に対応してマトリックス状に配置された複数の画素部と、
第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、
前記第１及び第２の端子の一方に基準電位を供給し、他方に前記画素部に入力された電位信号を読み出して供給する供給手段と、
前記第１及び第２の端子のうち少なくとも一方の端子に電気的に接続されると共に、第１の金属膜からなる第１電極、第１の誘電体膜及び第２の金属膜からなる第２電極がこの順に積層されてなる容量と
を備えたことを特徴とする電気光学装置。
【請求項２】
前記複数の画素部の各々は、前記基板上に、前記第１の金属膜と同一膜からなる下側電極、前記第１の誘電体膜と同一膜からなる第２の誘電体膜及び前記第２の金属膜と同一膜からなる上側電極がこの順に積層されてなる蓄積容量を備えることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記容量は、前記第１及び第２の端子のうち前記基準電位が供給される端子にのみ電気的に接続されることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
請求項１から３のいずれか一項に記載の電気光学装置を具備してなることを特徴とする電子機器。
【請求項５】
基板上に、互いに交差する複数の走査線及び複数のデータ線を形成する工程と、
前記基板上に、前記複数の走査線及び前記複数のデータ線の交差に対応してマトリックス状に複数の画素部を形成する工程と、
前記基板上に、第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器を形成する工程と、
前記基板上に、前記第１及び第２の端子の一方に基準電位を供給し、他方に前記画素部に入力された電位信号を読み出して供給する供給手段を形成する工程と、
前記基板上に、前記第１及び第２の端子のうち少なくとも一方の端子に電気的に接続するように、且つ、第１の金属膜からなる第１電極、第１の誘電体膜及び第２の金属膜からなる第２電極をこの順に積層して容量を形成する工程と
を備え、
前記容量を形成する工程によって、前記複数の画素部の各々に、前記第１の金属膜と同一膜からなる下側電極、前記第１の誘電体膜及び前記第２の金属膜と同一膜からなる上側電極をこの順に積層して蓄積容量を形成する
ことを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【０００２】
液晶装置等の電気光学装置は、薄膜トランジスタ（Thin Film Transistor；以下適宜「ＴＦＴ」と称す。）等が形成されたＴＦＴアレイ基板等の電気光学装置用基板を検査する工程と、ＴＦＴアレイ基板及び液晶等の電気光学素子を駆動するための対向電極が形成された対向基板間に液晶を封入する工程とを経て製造される。完成品である液晶装置が正常に作動するか否かの検査は、完成された液晶装置によって表示された画像が正しく表示されるか否かによって行われる。このような電気光学装置において、ＴＦＴアレイ基板に形成されたＴＦＴの不具合がＴＦＴアレイ基板を検査する工程で検出されなかった場合には、完成品である液晶装置に対して行う検査によって不具合が検出されることになる。
【０００３】
完成品である液晶装置で不具合が検出された場合の対応策として、液晶装置から液晶を抜き取った後、ＴＦＴアレイ基板を交換する或いは不具合箇所を修理する等の措置が考えられるが、電気光学装置を製造する際の歩留まりの低下及びコストの増大を考慮すると実質的にこれらの措置を採用することは難しい。加えて、ＴＦＴアレイ基板を形成した後の工程が無駄な工程となってしまい、液晶装置等の電気光学装置を製造する際の歩留まりの低下及びコストの増大を招く問題点がある。
【０００４】
このような問題点を解決する手段の一つとして、例えば特許文献１では、画素アレイ内においてコンパレータに電気的に接続された２本の信号線及び走査線の全ての交差に対応して画素が配置されており、電気光学装置用基板を形成した段階で２つの画素に供給された電位情報を比較することによって画素に不良が生じているか否かを検査する技術が開示されている。
【０００５】
【特許文献１】特開２００４―２２６５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された技術によれば、コンパレータに電気的に接続された２本の信号線のうち一方の信号線と走査線とが交差する領域に配置された画素を検査する場合、他方の信号線及び走査線が交差する領域に配置された画素に供給された信号の電位が互いに参照電位となり、参照電位側の画素に不具合が存在することによって参照電位が変動する。これにより、正常である被検査対象の画素に不具合が存在すると判断されてしまい、１画素の不良が２画素の不良として検出されてしまう技術的問題点がある。加えて、１画素に含まれるＴＦＴ等の半導体素子又はキャパシタのどの箇所にどのような不具合が発生しているかを電気的に検出することが困難である技術的問題点もある。
【０００７】
本発明は、例えば上述した問題点に鑑みなされたものであり、例えば、画素の良否を一画素ずつ判定できる電気光学装置及び該電気光学装置を具備してなる電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の電気光学装置は、上記課題を解決するために、基板上に、互いに交差する複数の走査線及び複数のデータ線と、前記複数の走査線及び前記複数のデータ線の交差に対応してマトリックス状に配置された複数の画素部と、第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、前記第１及び第２の端子の一方に基準電位を供給し、他方に前記画素部に入力された電位信号を読み出して供給する供給手段と、前記第１及び第２の端子のうち少なくとも一方の端子に電気的に接続されると共に、第１の金属膜からなる第１電極、第１の誘電体膜及び第２の金属膜からなる第２電極がこの順に積層されてなる容量とを備える。
【０００９】
本発明の電気光学装置によれば、その動作時には、例えばＸ−ドライバ回路により画像信号が、データ線を介して各画素部に供給される。これと共に、Ｙ−ドライバ回路により走査線を介して走査信号が各画素部に供給される。画素部毎に設けられた例えば画素スイッチング用薄膜トランジスタは、走査線にゲートが接続されており、走査信号に応じて画像信号を画素電極へ選択的に供給する。これらにより、例えば、画素電極及び対向電極間に挟持された、例えば液晶等の電気光学物質を各画素部で駆動することで、アクティブマトリクス駆動が可能である。この際、蓄積容量によって、画素部における電位保持特性が向上し、表示の高コントラスト化が可能となる。
【００１０】
本発明では特に、供給手段及び増幅器を備える。
【００１１】
供給手段は、電気光学装置の動作時に先立って行われる検査時に、増幅器の第１及び第２の端子の一方に基準電位を供給し、他方に画素部における例えば画素電極に入力された（或いは書き込まれた）電位信号を読み出して供給する。尚、このような検査は、電気光学装置が一対の基板が貼り合わされる前段階である、例えば、素子アレイ基板、素子基板又はＴＦＴアレイ基板などと称される基板が完成した段階で好ましくは実施される。ここで、画素部から読み出される電位信号は、画素部の良否を反映した信号である。より具体的には、画素部には、例えば検査に先立ち予め検査信号が供給されており、画素部の良否に応じて検査信号の電位から変動した電位を有する信号が電位信号として出力される。「画素部の良否」とは、画素部が不具合を有しているか否かを意味し、基準電位及び電位信号の電位の高低関係は、画素部に生じた不具合に応じて異なる。
【００１２】
増幅器は、第１の端子に供給される電位信号と第２の端子に供給される電位信号との電位を比較して、第１の端子に供給される電位信号が低い場合には第１の端子の電位をより低くし、第１の端子に供給される電位信号が高い場合には第１の端子の電位をより高くして出力する。即ち、この検査時には、例えば画素部から出力され第１の端子に供給される電位信号の電位が第２の端子に供給される基準電位より僅かに低い電位を有している場合には、基準電位よりも第１の端子に供給される電位信号の電位の低いことがデータ線等の配線に印加されるノイズによって不明瞭とならないように、増幅器は第１の端子に供給される電位信号に比べて電位が低められた低電位信号を出力する。反対に、例えば画素部から出力され第１の端子に供給される電位信号の電位が第２の端子に供給される基準電位より僅かに高い電位を有している場合には、基準電位よりも第１の端子に供給される電位信号の電位の高いことがデータ線等の配線に印加されるノイズによって不明瞭とならないように、増幅器は第１の端子に供給される電位信号に比べて電位が高められた高電位信号を出力する。
【００１３】
更に、本発明では特に、第１及び第２の端子のうち少なくとも一方の端子には、容量が電気的に接続される。よって、第１及び第２の端子の基準電位又は電位信号に生じるプッシュダウン量（即ち、フィールドスルーによる電位変動量）を低減することができる。これにより、増幅器が誤作動することを防止して、正確な比較結果を得ることができる。
【００１４】
加えて、本発明では特に、この容量は、第１の金属膜からなる第１電極、第１の誘電体膜及び第２の金属膜からなる第２電極がこの順に積層されてなる、即ち、ＭＩＭ（Metal Insulator Metal）構造を有する。ＭＩＭ構造においては容量の電極を例えばポリシリコン膜等から形成する場合と比較して、簡易的な構造で容量の形成が可能となる。よって、増幅器の構造を複雑化することなく端子への容量付加を実現できる。
【００１５】
本発明の電気光学装置の一態様では、前記複数の画素部の各々は、前記基板上に、前記第１の金属膜と同一膜からなる下側電極、前記第１の誘電体膜と同一膜からなる第２の誘電体膜及び前記第２の金属膜と同一膜からなる上側電極がこの順に積層されてなる蓄積容量を備える。
【００１６】
この態様によれば、容量を構成する第１電極は、下側電極と同一膜から形成され、容量を構成する第１の誘電体膜は、第２の誘電体膜と同一膜であり、容量を構成する第２電極は、上側電極と同一膜から形成される。ここで、「同一膜」とは、製造工程における同一機会に成膜される膜を意味し、同一種類の膜である。尚、「同一膜である」とは、一枚の膜として連続していることまでも要求する趣旨ではなく、基本的に、同一膜のうち相互に分断されている膜部分であれば足りる趣旨である。よって、容量を構成する第１電極、第１の誘電体膜及び第２電極は夫々、下側電極、第２の誘電体膜及び上側電極の形成と同一機会に形成することができる。即ち、基板上における積層構造の複雑化や製造工程の複雑化を招くことなく、容量を形成することができる。
【００１７】
尚、蓄積容量によって、例えば画素部を構成する画素電極における電位保持特性が向上し、表示の高コントラスト化が可能となる。
【００１８】
本発明の電気光学装置の他の態様では、前記容量は、前記第１及び第２の端子のうち前記基準電位が供給される端子にのみ電気的に接続される。
【００１９】
この態様によれば、基準電位が供給される端子に容量が接続されるので、この端子に生じるプッシュダウン量を低減することができ、この端子における基準電位の変動を抑制して、増幅器から正確な比較結果を得ることができる。更に、容量は、第１及び第２の端子のうち基準電位が供給される端子にのみ電気的に接続されるので、例えば、容量が第１及び第２の端子の両方に電気的に接続される場合と比較して、形成すべき容量の個数が半分で済む。よって、容量の製造ばらつきによる電気光学装置の歩留まり低下を殆ど或いは全く招かずに、増幅器から正確な比較結果を得ることができる。
【００２０】
本発明の電子機器は、上記課題を解決するために上述した本発明の電気光学装置を具備してなる。
【００２１】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、高品位の表示が可能な、投射型表示装置、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置等も実現することが可能である。
【００２２】
本発明の電気光学装置の製造方法は、上記課題を解決するために、基板上に、互いに交差する複数の走査線及び複数のデータ線を形成する工程と、前記基板上に、前記複数の走査線及び前記複数のデータ線の交差に対応してマトリックス状に複数の画素部を形成する工程と、前記基板上に、第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器を形成する工程と、前記基板上に、前記第１及び第２の端子の一方に基準電位を供給し、他方に前記画素部に入力された電位信号を読み出して供給する供給手段を形成する工程と、前記基板上に、前記第１及び第２の端子のうち少なくとも一方の端子に電気的に接続するように、且つ、第１の金属膜からなる第１電極、第１の誘電体膜及び第２の金属膜からなる第２電極をこの順に積層して容量を形成する工程とを備え、前記容量を形成する工程によって、前記複数の画素部の各々に、前記第１の金属膜と同一膜からなる下側電極、前記第１の誘電体膜及び前記第２の金属膜と同一膜からなる上側電極をこの順に積層して蓄積容量を形成する。
【００２３】
本発明の電気光学装置の製造方法によれば、上述した本発明の電気光学装置を製造することができる。ここで特に、第１及び第２の端子のうち少なくとも一方の端子には、容量が電気的に接続されるので、第１及び第２の端子の基準電位又は電位信号に生じるプッシュダウン量を低減することができる。更に、容量を構成する第１電極、第１の誘電体膜及び第２電極を夫々、下側電極、第２の誘電体膜及び上側電極の形成と同一機会に形成するので、基板上における積層構造の複雑化や製造工程の複雑化を招くことなく、容量を形成することができる。
【００２４】
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされよう。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態では、本発明の電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。
【００２６】
（第１実施形態）
第１実施形態に係る液晶装置について、図１から図１７を参照して説明する。
【００２７】
先ず、本実施形態に係る液晶装置の全体構成について、図１及び図２を参照して説明する。ここに図１は、本実施形態に係る液晶装置の構成を示す平面図であり、図２は、図１のＨ−Ｈ´線での断面図である。
【００２８】
図１及び図２において、本実施形態に係る液晶装置では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
【００２９】
図１において、シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、Ｘドライバ回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。この一辺に沿ったシール領域よりも内側に、サンプリング回路７７が額縁遮光膜５３に覆われるようにして設けられている。また、Ｙドライバ回路１０４は、この一辺に隣接する２辺に沿ったシール領域の内側に、額縁遮光膜５３に覆われるようにして設けられている。また、ＴＦＴアレイ基板１０上には、対向基板２０の４つのコーナー部に対向する領域に、両基板間を上下導通材１０７で接続するための上下導通端子１０６が配置されている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。
【００３０】
ＴＦＴアレイ基板１０上には、外部回接続端子１０２と、Ｘドライバ回路１０１、Ｙドライバ回路１０４、上下導通端子１０６等とを電気的に接続するための引回配線９０が形成されている。
【００３１】
図２において、ＴＦＴアレイ基板１０上には、駆動素子である画素スイッチング用のＴＦＴや走査線、データ線等の配線が作り込まれた積層構造が形成される。画像表示領域１０ａには、画素スイッチング用ＴＦＴや走査線、データ線等の配線の上層に画素電極９ａが設けられている。他方、対向基板２０におけるＴＦＴアレイ基板１０との対向面上に、遮光膜２３が形成されている。そして、遮光膜２３上に、ＩＴＯ（Indium Tin Oxide）等の透明材料からなる対向電極２１が複数の画素電極９ａと対向して形成される。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００３２】
尚、ここでは図示しないが、ＴＦＴアレイ基板１０上には、Ｘドライバ回路１０１、Ｙドライバ回路１０４の他に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための、後述するように、本発明に係る「供給手段」の一部を構成するプリチャージ及びリファレンス回路１３、本発明に係る「増幅器」の一例としての差動増幅回路４ａ等が形成されている。
【００３３】
次に、本実施形態に係る液晶装置の回路構成について、図３及び図４を参照して説明する。ここに図３は、本実施形態に係る液晶装置の主要な回路構成を示したブロック図である。図４は、画素部の電気的な構成を示す回路図である。
【００３４】
図３において、本実施形態の液晶装置は、ＴＦＴアレイ基板１０上に画素部２ａ、サンプリング回路７７、Ｙドライバ回路１０４、Ｘドライバ回路１０１、表示データ読み出し回路４、トランスミッションゲート６０及びプリチャージ及びリファレンス回路１３を備えている。
【００３５】
画素部２ａは、画像表示領域１０ａにｎ行×ｍ列のマトリックス状に２次元に配置されている。ここで、ｍ、ｎはそれぞれ自然数である。より具体的には、図３に示すように、画素部２ａは、画像表示領域１０ａにおける右側から第１列、第２列、・・・、第ｍ列で、上側から第１行、第２行、・・・、第ｎ行のマトリック状に配置されている。即ち、データ線Ｓ（即ち、Ｓ１、Ｓ２、・・・Ｓｍ）及び走査線Ｇ（即ち、Ｇ１、Ｇ２、・・・、Ｇｎ）の交点に対応して単位表示素子である画素部２ａが設けられている。
【００３６】
図４に示すように、画素部２ａは、ＴＦＴ３０、液晶容量Ｃｌｃ及び本発明に係る「蓄積容量」の一例としての付加容量Ｃｓを備えている。
【００３７】
液晶容量Ｃｌｃは、画素電極９ａ、対向電極２１及び液晶層５０（図２参照）による容量である。
【００３８】
付加容量Ｃｓは、液晶容量Ｃｌｃに並列に電気的に接続されており、後述するようにＭＩＭ（Metal Insulator Metal）構造を有している。
【００３９】
ＴＦＴ３０は、ソース端子ｓがデータ線Ｓに電気的に接続され、ゲート端子ｇが走査線Ｇに電気的に接続されている。ＴＦＴ３０は、Ｙドライバ回路１０４から供給される所定の電圧信号によってオンオフが切り換えられる。
【００４０】
ＴＦＴ３０のドレインは、液晶容量Ｃｌｃ及び付加容量Ｃｓの各々の一端に電気的に接続され、付加容量Ｃｓの他端は、共通固定電位ＣｓＣＯＭに電気的に接続されている。ＴＦＴ１１のゲート端子ｇに所定の電圧信号が入力されてＴＦＴ３０がオンすると、データ線Ｓに電気的に接続されたＴＦＴ３０のソース端子ｓに印加されている電圧が液晶容量Ｃｌｃ及び付加容量Ｃｓに印加され、供給された所定の電位が維持される。これにより、画像表示が行われる際に画素部２ａに供給された画像信号（或いは「画素信号」とも呼ぶ。）を長時間保持することが可能となっている。
【００４１】
再び図３において、サンプリング回路７７は、複数のサンプリングスイッチ７７ｓを備えており、Ｘドライバ回路１０１からの出力タイミング信号に応じて、ビデオ信号線７から入力される画像信号をデータ線Ｓ１、Ｓ２、・・・、Ｓｍに供給する。ビデオ信号線７は、マトリックス状の複数の画素部２ａの奇数列に信号を供給する信号線と、偶数列に信号を供給する信号線とを有し、端子ｉｎｏ及びｉｎｅに夫々電気的に接続されている。データ線Ｓ１、Ｓ２、・・・、Ｓｍは各列のｎ個の画素部２ａに夫々電気的に接続されており、データ線Ｓ１、Ｓ２、・・・、Ｓｍからの画像信号は、ライン毎に画素部２ａ（より具体的には、各画素部２ａが有する液晶容量Ｃｌｃ及び付加容量Ｃｓ）に入力されるように、即ち、書き込まれるようになっている。
【００４２】
図３に示すように、ビデオ信号線７には、カレントミラーアンプを含む差動増幅器１１０が設けられている。差動増幅器１１０は、ビデオ信号７自体のもつ容量成分等によってハイレベル信号（以下、「ＨＩＧＨ信号」という）及びローレベル信号（以下、「ＬＯＷ信号」という）の差が小さくなることを防止するために設けられており、ＨＩＧＨ信号及びＬＯＷ信号を明確にして出力信号ｏｕｔｏ及びｏｕｔｅを高速に精度良く出力する。
【００４３】
表示データ読み出し回路４は、画素部２ａの検査のためにＴＦＴアレイ基板１０上に設けられており、ＴＦＴアレイ基板１０上で平面的に見て、画像表示領域１０ａに設けられた複数の画素部２ａと表示データ読み出し回路４との間には、本発明に係る「供給手段」の一部を構成するトランスミッションゲート６０が設けられている。
【００４４】
表示データ読み出し回路４は、複数の差動増幅回路４ａを有しており、差動増幅回路４ａの２つの入力端子ｓｅ及びｓｏに、検査対象の画素部から読み出した電位と検査の基準となる基準電位（或いは「リファレンス」とも呼ぶ）とが与えられるようになっている。
【００４５】
ここで、表示データ読み出し回路が有する差動増幅回路について、図３及び図５を参照して説明する。ここに図５は、差動増幅回路の電気的な構成を示す回路図である。
【００４６】
図５において、差動増幅回路４ａは、ｐチャネル型のＴｒ１及びＴｒ２と、ｎチャネル型のＴｒ３及びＴｒ４とを備えた交差結合型の差動増幅回路である。より具体的には、Ｔｒ１及びＴｒ２が電気的に直列に接続された直列回路と、Ｔｒ３及びＴｒ４が電気的に直列に接続された直列回路とが電気的に並列に接続されている。Ｔｒ１及びＴｒ３のゲートは、端子Ｓｏに電気的に接続されている。Ｔｒ２及びＴｒ４のゲートは、端子Ｓｅに電気的に接続されている。トランジスタＴｒ１及びＴｒ２のソース及びドレインの接続点は電源端子ｓｐに電気的に接続され、トランジスタＴｒ３及びＴｒ４のソース及びドレインの接続点は電源端子ｓｎに電気的に接続されている。
【００４７】
再び図３に示すように、端子ｓｅ及びｓｏは、これらの端子に電位を供給するｓｅ配線４ｆ及びｓｏ配線４ｇに夫々電気的に接続されている。ｓｅ配線４ｆ及びｓｏ配線４ｇの一方には、検査対象の画素部２ａから読み出した信号電位が供給され、他方には、リファレンスが供給される。電源端子ｓｐには、電源トランジスタ４ｄを介して電源電圧ＶＤＤが供給され、電源端子ｓｎには、電源トランジスタ４ｅを介して基準電位点から接地電位が供給される。電源トランジスタ４ｄ及び４ｅは夫々、端子４ｂ及び４ｃを介して供給される駆動信号ＳＡｐ−ｃｈ及びＳＡｎ−ｃｈによってオンオフ制御されるようになっている。
【００４８】
尚、端子４ｂには、プルアップ回路３１が電気的に接続されている。図６は、プルアップ回路の電気的な構成を示す回路図である。図６に示すように、プルアップ回路３１は、ゲートが接地されたｐチャネル型のトランジスタ１３１を備えている。トランジスタ３１は、端子４ｂに電源ＶＤＤを供給する。
【００４９】
図５において、このように構成された差動増幅回路４ａは、端子ｓｅ及びｓｏに供給された電位を、一方は電源電位まで引き上げ、他方は基準電位点の電位（例えば、接地電位）まで引き下げる。例えば、端子ｓｅに端子ｓｏに比べて僅かでも高い電位が供給された場合には、トランジスタＴｒ１〜Ｔｒ４のうち、トランジスタＴｒ４が最初にオンとなる。トランジスタＴｒ４がオンとなるので、端子ｓｏの電位は端子ｓｎの低い接地電位まで低下する。そして、端子ｓｏが端子ｓｎの低い接地電位まで低下するので、ゲート端が端子ｓｏに電気的に接続されたトランジスタＴｒ１がオンになる。その結果、端子ｓｅは電源端子ｓｐの高い電源電圧ＶＤＤまで上昇する。
【００５０】
このように、差動増幅器４ａは、端子ｓｅ及びｓｏに印加される電位のうち高い方の電位をより高くし、低い方の電位をより低くするように機能する。
【００５１】
再び図３において、トランスミッションゲート６０は、各データ線Ｓ１、Ｓ２、・・・Ｓｍに対応して設けられたトランジスタ６０ｓによって構成されている。差動増幅器４ａの端子ｓｏに電気的に接続されたｓｏ配線４ｇは、トランジスタ６０ｓのソースに電気的に接続され、トランジスタ６０ｓのゲートは制御端子９ｂに電気的に接続されている。トランジスタ６０ｓは、制御端子９ｂを介して入力されるＨＩＧＨの接続制御信号によってオンとなり、データ線Ｓ１、Ｓ２、・・・、Ｓｍに、液晶装置の外部に設けられるテスト回路を接続するようになっている。
【００５２】
尚、制御端子９ｂは、プルダウン回路３５が電気的に接続されている。図７は、プルダウン回路の電気的な構成を示す回路図である。図７に示すように、プルダウン回路３５は、トランジスタ１３５を備えている。プルダウン回路３５によって、制御端子９ｂは通常時にはＬＯＷに維持される。これにより、通常時は、トランジスタ６０ｓはオフであり、表示データ読み出し回路４は各データ線Ｓから切り離された状態になっている。テスト時（或いは検査時）には、接続制御端子９ｂにＨＩＧＨの接続制御信号を供給することで、トランジスタ６０ｓをオンにして、データ線Ｓに表示データ読み出し回路４を電気的に接続するようになっている。尚、図３において、プルダウン回路３２、３３、３４もプルダウン回路３５と同様に構成されている。
【００５３】
図３において、複数の画素部２ａと表示データ読み出し回路４との間には、プリチャージ及びリファレンス回路１３及びイコライズ回路８も設けられている。尚、イコライズ回路８は、プリチャージ及びリファレンス回路１３及び上述したトランスミッションゲート６０と共に本発明に係る「供給手段」の一例を構成している。
【００５４】
プリチャージ及びリファレンス回路１３は、各差動増幅回路４ａに対応して夫々２つのトランジスタ３ｃｅ及び３ｃｏを有する。トランジスタ３ｃｏは、ソースが電圧印加端子３ａに電気的に接続され、ドレインがｓｏ配線４ｇを介して差動増幅回路４ａの端子ｓｏに電気的に接続されている。また、トランジスタ３ｃｅは、ソースが電圧印加端子３ａに電気的に接続され、ドレインがｓｅ配線４ｆを介して差動増幅回路４ａの端子ｓｅに電気的に接続されている。電圧印加端子３ａには、プリチャージ電圧が供給されるようになっている。プリチャージ電圧は、そのままリファレンス信号としても使用される。
【００５５】
トランジスタ３ｃｅ及び３ｃｏのゲートはいずれも制御端子３ｂに電気的に接続されており、制御端子３ｂには、プリチャージ制御信号が入力されるようになっている。ＨＩＧＨのプリチャージ制御信号が制御端子３ｂを介してトランジスタ３ｃｏ及び３ｃｅのゲートに印加されることで、トランジスタ３ｃｏ及び３ｃｅはオンとなり、制御端子３ａに供給されるプリチャージ電圧を夫々ｓｅ配線４ｆ及びｓｏ配線に供給するようになっている。
【００５６】
即ち、差動増幅回路４ａの端子ｓｅに電気的に接続されたｓｅ配線４ｆは、外部からのプリチャージ電圧をリファレンス電圧として維持し端子ｓｅに供給するためのリファレンス配線として用いられる。
【００５７】
即ち、本実施形態に係る液晶装置では、差動増幅回路４ａの一方の端子に電気的に接続された検査配線とソース配線とが接続されて、１つの差動増幅回路４ａによって１本のデータ線Ｓに電気的に接続された画素部の検査が可能である。尚、差動増幅回路４ａは、ｎ行×ｍ列のマトリックス状に配列された複数の画素部４ａの列数ｍと同数だけ設けられている。
【００５８】
プリチャージ期間においては、ｓｏ配線４ｇ及びｓｅ配線４ｆにはプリチャージ電圧が供給される。尚、プリチャージ処理は、各種特性の検査のために、データ線Ｓ、ｓｏ配線４ｇ及びｓｅ配線４ｆにプリチャージ電圧を印加するためのものである。尚、プリチャージ電圧としては種々の電圧を選択することができ、例えば、電源電圧ＶＤＤ或いは接地電位でもよいし、或いはこれらの中間電位でもよい。本実施形態では、プリチャージ電圧を例えば中間電位に設定している。
【００５９】
図３において、イコライズ回路８は、ソース、ドレインが夫々ｓｏ配線４ｇ及びｓｅ配線４ｆに電気的に接続されたｎ個のトランジスタ８ａを有している。トランジスタ８ａは、ゲートが制御端子８ｂに電気的に接続され、制御端子８ｂからのＨＩＧＨのイコライズ制御信号によってオンとなって、ｓｏ配線４ｇ及びｓｅ配線４ｆ同士を同電位にするようになっている。
【００６０】
ところで、本実施形態に係る液晶装置の画素部の検査においては、後述するように、各画素部２ａに例えばＬＯＷ又はＨＩＧＨを書き込み、画素部２ａに書き込まれた信号を読み出して差動増幅回路４ａの端子ｓｏに与える。一方、差動増幅回路４ａの端子ｓｅには、リファレンスを与える。差動増幅回路４ａは、上述したように、２入力（即ち、端子ｓｏ及び端子ｓｅへの入力）のうち低いレベルの電位を接地電位まで低下させ、高いレベルの電位を電源電位まで上昇させることで、微妙な２入力のレベル差を大きくして、２入力のレベルの大小の判定を容易にする。ところが、差動増幅回路４ａの端子ｓｅ及びｓｏに電気的に接続された配線同士の容量（即ち、電気容量或いは配線容量）の相異から、差動増幅器回路４ａが誤動作し、画素部の良否の判定に誤りが生じてしまうおそれがある。
【００６１】
次に、上述した差動増幅回路の誤動作について、図３及び図８を参照して説明する。ここに図８は、差動増幅回路の誤動作について説明するためのタイミングチャートである。
【００６２】
図８には、プリチャージ制御信号ＰＣＧ及びイコライズ制御信号ＥＱ、走査線Ｇ１に供給される走査信号Ｇ１、端子ｓｏの電位並びに端子ｓｅの電位が示されている。
【００６３】
図３及び図８において、差動増幅回路４ａの端子ｓｏに画素部２ａからの信号電位を供給する前に、検査配線であるｓｅ配線４ｇ及びデータ線Ｓにプリチャージ電圧を供給すると共に、端子ｓｅ及びｓｏを同電位とする。このプリチャージ及びイコライズ処理のために、トランジスタ３ｃｅ及び３ｃｏのゲートにＨＩＧＨのプリチャージ制御信号ＰＣＧを印加し、トランジスタ８ａのゲートにＨＩＧＨのイコライズ制御信号ＥＱを印加する。
【００６４】
差動増幅回路４ａの端子ｓｏに画素部２ａからの信号電位を供給する直前に、プリチャージ及びイコライズ処理を停止させるために、プリチャージ信号ＰＣＧ及びイコライズ制御信号ＥＱをＨＩＧＨからＬＯＷに切り換える（図８参照）。このＨＩＧＨからＬＯＷへの切換に伴って、トランジスタ３ｃｏ、３ｃｅ及び８ａの寄生容量により、端子ｓｏ及びｓｅにプッシュダウン（即ち、フィールドスルーによる電位変動或いは電圧降下）が生じてしまう。
【００６５】
画素部２ａの検査時においては、トランジスタ６０ｓはオンであり、差動増幅回路４ａの端子ｓｏには、ｓｏ配線４ｇ及びデータ線Ｓが電気的に接続される。一方、差動増幅回路４ａの端子ｓｅに電気的に接続される配線は、ｓｅ配線４ｆのみである。ｓｏ配線４ｇ及びデータ線Ｓの配線容量は、ｓｅ配線４ｆのみの配線容量に比べて十分に大きい。このため、図８に示すように、プリチャージ制御信号ＰＣＧ及びイコライズ制御信号ＥＱをＨＩＧＨからＬＯＷに切り換えたタイミングにおいて、端子ｓｏに生じるプッシュダウン（図８中、プッシュダウン量Δ１参照）は比較的小さいのに対し、端子ｓｅには比較的大きなプッシュダウン（図８中、プッシュダウン量Δ２参照）が生じてしまう可能性が高い。
【００６６】
走査線Ｇ１にＨＩＧＨが供給されて画素部２ａの信号が端子ｓｏに転送されると、端子ｓｏの電位は画素部２ａに書き込まれた電位に応じて変化する。図８において、画素部２ａにＨＩＧＨが書き込まれた場合には、端子ｓｏの電位は若干上昇する（図８中、端子ｓｏの電位を示す実線部を参照）。一方、画素部２ａにＬＯＷが書き込まれた場合には、端子ｓｏの電位は若干低下する（図８中、端子ｓｏの電位を示す一点鎖線を参照）。差動増幅回路４ａは、端子ｓｏ及びｓｅの電位を比較する。図８に示すように、端子ｓｅのプッシュダウンが比較的大きく、端子ｓｅの電位（即ち、リファレンス）が、画素部２ａにＬＯＷが書き込まれた場合に端子ｓｏの電位よりも低くなると、差動増幅回路４ａは、画素部２ａに書き込んだ信号レベルにかかわらず、端子ｓｏが常に電源電圧ＶＤＤになってしまう。このため、画素部２ａの良否の判定が不能となってしまう。
【００６７】
そこで、図３に示すように、本実施形態では特に、プッシュダウン後の端子ｓｅのリファレンスが、画素部にＬＯＷが書き込まれた場合の端子ｓｏの電位よりも高くなるように、各端子ｓｅと基準電位（即ち、接地電位）点との間に、容量４ｈが電気的に接続されている。
【００６８】
本実施形態に係る液晶装置は、上述したように構成されているので、製造工程において、ＴＦＴアレイ基板１０及び対向基板２０を貼り合わせて液晶を封入する前に、複数の画素部２ａの電気的特性の評価或いは検査をすることができる。尚、電気的特性の検査対象とする不良としては、例えば、各画素部２ａのデータ保持用キャパシタである付加容量Ｃｓのリークによって画素部２ａがＬＯＷに固定されてしまうという不良（以下、「ＬＯＷ固定不良」という。）、スイッチング素子であるＴＦＴのソース・ドレイン間リークによって画素部２ａがＨＩＧＨに固定されてしまう不良（以下、「ＨＩＧＨ固定不良」という。）がある。
【００６９】
次に、本実施形態に係る液晶装置の検査及び動作について、図を参照しながら説明する。
【００７０】
製造工程における液晶装置の画素部の検査について説明する前に、先ず、本実施形態に係る液晶装置が、通常の画像表示を行うときの動作について、図３を参照して説明する。
【００７１】
図３において、先ず、２本のビデオ信号線７には、それぞれ奇数列と偶数列の画像信号が、ビデオ信号線７の入力端子ｉｎｅ及びｉｎｏに入力される。それぞれの画像信号は、Ｘドライバ回路１０１からの列選択信号（即ち、出力タイミング信号）に応じて、サンプリング回路７７を構成する複数のサンプリングスイッチ７７ｓを夫々介して、各データ線Ｓへ供給される。
【００７２】
各データ線Ｓに供給された画像信号は、Ｙドライバ回路１０４からの走査線ＧがＨＩＧＨになって選択された行の各画素部２ａ（より具体的には、液晶容量Ｃｌｃ及び付加容量Ｃｓ）に書き込まれる。即ち、選択された走査線Ｇにおいて、データ線Ｓに供給される画像信号が対応する画素部２ａに表示用の画像信号として供給されて保持される。この動作を、例えば行順次で行うことにより、液晶装置の画像表示領域１０ａにおいて、所望の画像が表示される。
【００７３】
プリチャージ及びリファレンス回路１３は、走査線ＧがＨＩＧＨになる前に、プリチャージ電圧Ｖｐｒｅを各データ線Ｓに印加する。プリチャージ電圧Ｖｐｒｅは、プリチャージ及びリファレンス回路１３の電圧印加端子３ａに供給される。プリチャージ電圧Ｖｐｒｅを供給するタイミングは、制御端子３ｂに与えるプリチャージ制御信号ＰＣＧによって決定される。
【００７４】
尚、製品或いは試作品としての液晶装置として画像表示が行われるときは、トランスミッションゲート６０のトランジスタ６０ｓはオフであり、表示データ読み出し回路４は、動作せず使用されない。
【００７５】
次に、本実施形態に係る液晶装置の検査手順について、図９から図１２を参照して説明する。ここに図９は、検査システムの構成図である。図１０は、検査の全体の流れの例を示すフローチャートである。図１１は、図１０のステップＳＴ２の読み出し動作を説明するためのタイミングチャートである。図１２は、検査時における各画素部の書き込み状態を示す説明図である。
【００７６】
図９に示すように、検査時における液晶装置１（即ち、対向基板２０と貼り合わされる前の、複数の画素部２ａ及び上述した各種回路が作り込まれたＴＦＴアレイ基板１０）と、画素データの書き込みと読み込みができるテスト装置１５とを、接続ケーブル１６を介して電気的に接続する。接続ケーブル１６は、液晶装置１のビデオ信号線７の端子ｉｎｏ及びｉｎｅ、表示データ読み出し回路４の信号線の端子４ｂ及び４ｄ、プリチャージ及びリファレンス回路１３の端子３ａ及び３ｂ等をテスト装置１５に電気的に接続する（図３参照）。
【００７７】
テスト装置１５から、後述する所定の順番で、所定の電圧を各端子に供給することによって、複数の画素部２ａの電気的特性の検査を行うことができる。以下に、その検査内容として、上述した不良のうちＬＯＷ固定不良の有無についての検査を行う手順を説明する。
【００７８】
図１０に示すように、先ず、書込工程によって、ビデオ信号線７の入力端子ｉｎｏ及びｉｎｅからセルである各画素部２ａに所定の画素信号（或いは画素データ）が入力される（ステップＳＴ１）。画素部２ａの検査は、基準となる列の画素部２ａに対して、検査対象となる列の画素部２ａが正常であるか否かを判定することにより行われる。図１１に示す各タイミング信号は、テスト装置１５によって生成されて各端子に供給される。
【００７９】
本実施形態では、リファレンスは、外部から供給されており、画素部２ａにリファレンスを書き込む必要はない。各画素部２ａには検査のための書き込みを行う。即ち、例えば、ＬＯＷ固定不良の検査を行う場合には、図１２に示すように、全ての走査線Ｇをオンして、全ての画素部２ａにＨＩＧＨを書き込む。図１２は、ｎ行×ｍ列の各画素部２ａに書き込まれる画素信号が、ＨＩＧＨ（図１２中、「Ｈ」で示してある。）であることを示している。
【００８０】
尚、各画素部２ａにＬＯＷを書き込んだ場合には、ＨＩＧＨ固定不良の検査が可能である。また、以下、全画素部２ａにＨＩＧＨを書き込んで、複数の画素部２ａの検査を行う例を説明するが、一部の画素部についてのみ検査を行うようにしてもよい。画像信号の書き込み後、走査線Ｇのゲートはオフにされる。
【００８１】
尚、この時点では、駆動信号ＳＡｐ−ｃｈは電源電位ＶＤＤであり、駆動信号ＳＡｎ−ｃｈは接地電位であり、表示データ読み出し回路４の各差動増幅回路４ａは、非動作状態である。
【００８２】
次に、図１０に示すように、読出工程によって、画素信号の読み出しを行う（ステップＳＴ２）。接続制御端子９ｂにＨＩＧＨの接続制御信号ＴＥ（図１１参照）を供給することで、トランスミッションゲート６０の各トランジスタ６０ｓをオンにする。これにより、トランジスタ６０ｓがオンとなって、データ線Ｓ１、Ｓ２、・・・、Ｓｍと各ｓｏ配線４ｇとが電気的に接続される。こうして、書き込まれた画素信号を行毎に読み出して、表示データ読み出し回路４に供給する。
【００８３】
このような画素信号の読み出しの直前に、プリチャージ及びイコライズ処理が行われる。即ち、全画素部２ａへの上述した所定の画素信号の書き込み後に、先ず、プリチャージ及びリファレンス回路１３の制御端子３ｂに供給されるプリチャージ制御信号ＰＣＧ（図１１参照）が、ＨＩＧＨとなる。
【００８４】
尚、図１１に示すように、データ保持時間を確保するために、プリチャージ及びリファレンス回路１３の端子３ａに供給されるプリチャージ制御信号ＰＣＧは、データ保持時間ｔ１だけＨＩＧＨとなる。
【００８５】
これにより、電圧印加端子３ａに供給されるプリチャージ電圧Ｖｐｒｅが、トランジスタ３ｃｏを介してｓｏ配線４ｇ及び各ソース配線Ｓに印加され、トランジスタ３ｃｅを介してｓｅ配線４ｆに印加される。ｓｅ配線４ｆでは、差動増幅回路４ａが動作する際、このプリチャージ電圧Ｖｐｒｅがリファレンス電圧として機能する。例えば、プリチャージ電圧Ｖｐｒｅとしては、中間電位が選択される。
【００８６】
尚、各データ線Ｓのプリチャージ電圧Ｖｐｒｅは、ＨＩＧＨとＬＯＷの中間電位にし、共通固定電位ＣｓＣＯＭ（図４参照）をＬＯＷ電位とする。共通固定電位ＣｓＣＯＭをＬＯＷ電位とするのは、データ保持用キャパシタである付加容量Ｃｓがリーク不良である場合、リーク先の共通固定電位ＣｓＣＯＭがＬＯＷ電位となるため、読み出し電位は基準側の中間電位より低くなるようにするためである。そして、最初のプリチャージ期間は、やや長い時間を設定しておき、リーク不良による電圧変化が現れるようにする。
【００８７】
また、図１１に示すように、プリチャージ電圧Ｖｐｒｅ及びリファレンスの印加時には、制御端子８ｂにもＨＩＧＨのイコライズ制御信号ＥＱを供給しており、イコライズ回路８のトランジスタ８ａもオンとなって、ｓｏ配線４ｇ及びｓｅ配線４ｆは同電位となる。これにより、この時点では、各データ線Ｓ及び差動増幅回路４ａの端子ｓｏ及びｓｅは、中間電位の状態となっている。
【００８８】
次に、画素信号の読み出しの直前に、プリチャージ制御信号ＰＣＧ及びイコライズ制御信号ＥＱをＬＯＷにして、プリチャージ及びリファレンス処理を停止させる。この際、トランジスタ３ｃｏ、３ｃｅ及び８ａのゲートがＨＩＧＨからＬＯＷに変化することによって、プッシュダウンが生じる。
【００８９】
本実施形態では特に、端子ｓｅには容量４ｈが接続されており、プッシュダウンによる端子ｓｅの電位降下は十分に抑制される。これにより、端子ｓｅのプッシュダウン量（即ち、電位降下量）と端子ｓｏのプッシュダウン量とは殆ど或いは実践上完全に同じとなる。尚、プッシュダウンによる端子ｓｏ及びｓｅの電位降下量は十分に小さいので、図１１では図示が省略されている。
【００９０】
次に、図１１に示すように、データ保持時間ｔ１経過後に、走査線Ｇ１をＨＩＧＨにして、画素信号の読み出しを開始する。尚、この時点では、駆動信号ＳＡｐ−ｃｈは電源電位ＶＤＤであり、駆動信号ＳＡｎ−ｃｈは接地電位であり、各差動増幅回路４ａはまだ動作していない状態である。
【００９１】
走査線Ｇ１をＨＩＧＨにすると、走査線Ｇ１に接続された各画素部２ａから一斉に画素信号が出力される。即ち、画素部２ａ（具体的には、付加容量Ｃｓ）に書き込まれて保持されていた電荷が、対応するデータ線Ｓに一斉に移動する。各画素部２ａには、ＨＩＧＨが書き込まれており、画素部２ａが正常であれば、図１１の実線に示すように、各データ線Ｓ及びｓｏ配線４ｇの電位が僅かに上昇する。仮に、付加容量Ｃｓにおいてリークが発生しており、画素部２ａの画素信号がＬＯＷに変化している場合には、各データ線Ｓの電位は、図１１の破線で示すように僅かに降下する。一方、図１１に示すように、リファレンスが供給された端子ｓｅの電位は、プッシュダウン量が十分に小さいので、殆ど中間電位のままである。
【００９２】
図１１に示すように、走査線Ｇ１をＨＩＧＨにした後、接続制御端子９ｂへの接続制御信号ＴＥをＬＯＷにし、トランスミッションゲート６０のトランジスタ６０ｓを所定時間ｔ２だけオフにする。即ち、所定時間ｔ２において、接続制御信号ＴＥ、プリチャージ制御信号ＰＣＧ及びイコライズ制御信号ＥＱはいずれもＬＯＷであり、トランジスタ９ａ、３ｃｅ、３ｃｏ及び８ａはいずれもオフとなるので、ｓｏ配線４ｇ及びｓｅ配線４ｆはフローティング状態となる。このため、ｓｅ配線４ｆの中間電位及びｓｏ配線４ｇの僅かに上昇した電位は、ｓｅ配線４ｆ及びｓｏ配線４ｇにおいて夫々維持され、データ線Ｓ等の他の配線からの影響を受けない。
【００９３】
図１１に示すように、接続制御信号ＴＥをＬＯＷにするのと同時或いは相前後して、駆動信号ＳＡｎ−ｃｈをＬＯＷからＨＩＧＨにし、更に、駆動信号ＳＡｐ−ｃｈをＨＩＧＨからＬＯＷにする。
【００９４】
画素部２ａが正常な場合には、駆動信号ＳＡｎ−ｃｈがＨＩＧＨになることで、接地電位が差動増幅回路４ａの電源端子ｓｎに印加され、端子ｓｅ及びｓｏのうちより低い電位となっている端子ｓｅが接地電位まで低下する（図１１中、端子ｓｅの実線参照）。また、駆動信号ＳＡｐ−ｃｈがＬＯＷになることで、電源電圧ＶＤＤが差動増幅回路４ａの電源端子ｓｐに印加され、端子ｓｅ及びｓｏのうちより高い電位となっている端子ｓｏが電源電圧ＶＤＤＤまで上昇する（図１１中、端子ｓｏの実線参照）。
【００９５】
画素部２ａにおいてＬＯＷ固定不良が生じている場合には、駆動信号ＳＡｎ−ｃｈがＨＩＧＨになることで、接地電位が差動増幅回路４ａの電源端子ｓｎに印加され、端子ｓｅ及びｓｏのうちより低い電位となっている端子ｓｏが接地電位まで低下する（図１１中、端子ｓｏの破線参照）。また、駆動信号ＳＡｐ−ｃｈがＬＯＷになることで、電源電圧ＶＤＤが差動増幅回路４ａの電源端子ｓｐに印加され、端子ｓｅ及びｓｏのうちより高い電位となっている端子ｓｅが電源電圧ＶＤＤまで上昇する（図１１中、端子ｓｅの破線参照）。即ち、端子ｓｏ及びｓｅの電位の高低関係は、画素部２ａが正常な場合における高低関係とは逆になる。
【００９６】
次に、再び図１０に示すように、端子ｓｅ及びｓｏの確定した電位の比較が行われる（ステップＳＴ３）。即ち、端子ｓｏ及びｓｅの電位がＬＯＷ又はＨＩＧＨに確定すると、端子ｓｏの電位を出力するために、接続制御信号ＴＥをＨＩＧＨにしてトランスミッションゲート６０のトランジスタ６０ｓがオンにされる。
【００９７】
差動増幅回路４ａの端子ｓｏの確定した電位は、ｓｏ配線４ｇから対応するデータ線Ｓに供給される。サンプリング回路７７の各サンプリングスイッチ７７ｓのゲートＴＧ１〜ＴＧｍを順に開き（即ち、Ｘドライバ回路１０１から出力タイミング信号を供給し）、ビデオ信号線７から第１行目の各画素部２ａの画素信号を順番に読み出し、出力端子ｏｕｔｏ及びｏｕｔｅに出力させる。
【００９８】
走査線Ｇ１に電気的に接続された全ての画素部の画素信号が読み出されたら、走査線Ｇ１をＨＩＧＨからＬＯＷにし、駆動信号ＳＡｎ−ｃｈをＨＩＧＨからＬＯＷにし、駆動信号ＳＡｐ−ｃｈをＬＯＷからＨＩＧＨにして差動増幅回路４ａの動作を停止させる。
【００９９】
次に、図１１に示すように、プリチャージ制御信号ＰＣＧ及びイコライズ制御信号ＥＱをＨＩＧＨにして、全てのデータ線Ｓをプリチャージする。尚、この２回目以降のプリチャージ時間は、初回ほど長くなくてもよい。このプリチャージ動作の後（即ち、プリチャージ時間経過後、プリチャージ制御信号ＰＣＧ及びイコライズ制御信号ＥＱをＨＩＧＨからＬＯＷにした後）に第２の走査線Ｇ２の電位をＨＩＧＨにすることによって、第２行目の各画素部２ａのＴＦＴ３０をオンにする。以降、第ｎ行目の走査線Ｇｎに電気的に接続された画素部２ａについてまで、上述した読み出し動作を走査線Ｇ毎に繰り返し行い、最終的に全画素部２ａから画素信号を読み出す。
【０１００】
端子ｓｏ及びｓｅの確定した電位は、出力端子ｏｕｔｏ及びｏｕｔｅからテスト装置１５に出力される。テスト装置１５は、読出工程において読み出した画素信号と、書込工程において書き込んだ画素信号とを比較する。図１１に示すように、画素部２ａが正常な場合には、出力端子ｏｕｔｏ及びｏｕｔｅには、ＨＩＧＨが出力される（図１１中、出力端子ｏｕｔｏ及びｏｕｔｅの実線参照）。一方、画素部２ａにＬＯＷ固定不良が生じている場合には、ＬＯＷが出力される（図１１中、出力端子ｏｕｔｏ及びｏｕｔｅの破線参照）。よって、テスト装置１５は、検査対象の画素部２ａにＬＯＷ固定不良が生じているか否かを判定することができる。
【０１０１】
次に、図１０に示すように、テスト装置１５は、検査対象の画素部２ａから読み出した画素信号がＨＩＧＨでない画素部２ａ（或いは「セル」とも呼ぶ）を特定し、異常画素部（或いは異常セル）として、例えば画素部毎に対応して予め決められた画素部番号（或いはセル番号）を、図示しないモニタの画面上に表示するように出力する（ステップＳＴ４）。
【０１０２】
このように、各差動増幅回路４ａは、外部から印加されたリファレンスの電位（即ち、中間電位）と各データ線Ｓの電位とを比較することによる各画素部２ａの良否の判定を可能とする。
【０１０３】
尚、リファレンスを中間電位に設定し、検査対象の画素部２ａにＬＯＷを書き込むことによって、ＨＩＧＨ固定不良の検査を行うことができることは明らかである。
【０１０４】
このように、液晶装置の製造工程において、複数の画素部２ａ等が作り込まれたＴＦＴアレイ基板１０が対向基板２０と貼り合わされる前に、複数の画素部２ａの良否を判定或いは検出することができるので、歩留まり低下や製造期間の短縮が可能となり、不良品を組み立てることが少なくなって、コスト低減を図ることも可能である。特に、試作品の場合には、開発期間の短縮と開発コストの削減を期待することができる。更に、ＴＦＴアレイ基板１０が対向基板２０と貼り合わされる前に、画素部２ａの良否が検出できるので、いわゆるリペアも容易となる。
【０１０５】
本実施形態では特に、リファレンスが供給されるｓｅ配線４ｆが電気的に接続される端子ｓｅに容量４ｈが付加されている。よって、端子ｓｅ及びｓｏに夫々生じるプッシュダウン量を殆ど或いは実践上完全に互いに等しくなっている。従って、差動増幅回路４ａに誤作動が生じることはなく、画素部２ａの検査を高精度に行うことができる。
【０１０６】
次に、差動増幅回路の端子に電気的に接続された容量の具体的な構成について説明する。  本実施形態では特に、容量４ｈ（図３参照）は、画素部２ａと同一機会に形成される。
【０１０７】
先ず、画素部の具体的な構成について図１３から図１５を参照して説明する。ここに図１３及び図１４は、ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、夫々、後述する積層構造のうち下層部分（図１３）と上層部分(図１４)に相当する。図１５は、図１３及び図１４を重ね合わせた場合のＡ−Ａ´断面図である。尚、図１５においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
【０１０８】
図１３から図１５では、図３及び図４を参照して上述した画素部２ａの各回路要素が、パターン化され、積層された導電膜としてＴＦＴアレイ基板１０上に構築されている。ＴＦＴアレイ基板１０は、例えば、ガラス基板、石英基板、ＳＯＩ基板、半導体基板等からなり、例えばガラス基板や石英基板からなる対向基板２０と対向配置されている。また、各回路要素は、下から順に、走査線Ｇを含む第１層、ＴＦＴ３０等を含む第２層、データ線Ｓ等を含む第３層、付加容量Ｃｓ等を含む第４層、画素電極９ａ等を含む第５層からなる。また、第１層−第２層間には下地絶縁膜１２、第２層−第３層間には第１層間絶縁膜４１、第３層−第４層間には第２層間絶縁膜４２、第４層−第５層間には第３層間絶縁膜４３がそれぞれ設けられ、前述の各要素間が短絡することを防止している。尚、このうち、第１層から第３層が下層部分として図１３に示され、第４層から第５層が上層部分として図１４に示されている。
【０１０９】
（第１層の構成―走査線等―）
第１層は、走査線Ｇで構成されている。走査線Ｇは、図１３のＸ方向に沿って延びる本線部と、データ線Ｓが延在する図１３のＹ方向に延びる突出部とからなる形状にパターニングされている。このような走査線Ｇは、例えば導電性ポリシリコンからなり、その他にもチタン（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド又はこれらの積層体等により形成することができる。
【０１１０】
走査線Ｇは、ＴＦＴ３０の下層側に、チャネル領域１ａ´に対向する領域を含むように配置されており、導電膜からなる。
【０１１１】
（第２層の構成―ＴＦＴ等―）
第２層は、ＴＦＴ３０で構成されている。ＴＦＴ３０は、例えばＬＤＤ（Lightly Doped Drain）構造とされ、ゲート電極３０ａ、半導体層１ａ、ゲート電極３０ａと半導体層１ａを絶縁するゲート絶縁膜を含んだ絶縁膜２を備えている。ゲート電極３０ａは、例えば導電性ポリシリコンで形成される。半導体層１ａは、例えばポリシリコンからなり、チャネル領域１ａ´、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅからなる。尚、ＴＦＴ３０は、ＬＤＤ構造を有することが好ましいが、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに不純物打ち込みを行わないオフセット構造であってもよいし、ゲート電極３０ａをマスクとして不純物を高濃度に打ち込んで高濃度ソース領域及び高濃度ドレイン領域を形成する自己整合型であってもよい。
【０１１２】
ＴＦＴ３０のゲート電極３０ａは、その一部分３０ｂにおいて、下地絶縁膜１２に形成されたコンタクトホール１２ｃｖを介して走査線Ｇに電気的に接続されている。下地絶縁膜１２は、例えばシリコン酸化膜等からなり、第１層と第２層の層間絶縁機能の他、ＴＦＴアレイ基板１０の全面に形成されることで、基板表面の研磨による荒れや汚れ等が惹き起こすＴＦＴ３０の素子特性の変化を防止する機能を有している。
【０１１３】
尚、本実施形態に係るＴＦＴ３０は、トップゲート型であるが、ボトムゲート型であってもよい。
【０１１４】
（第３層の構成―データ線等―）
第３層は、データ線Ｓ及び中継層６００で構成されている。
【０１１５】
データ線Ｓは、下から順にアルミニウム、窒化チタン、窒化シリコンの３層膜として形成されている。データ線Ｓは、ＴＦＴ３０のチャネル領域１ａ´を部分的に覆うように形成されている。このため、チャネル領域１ａ´に近接配置可能なデータ線Ｓによって、上層側からの入射光に対して、ＴＦＴ３０のチャネル領域１ａ´を遮光できる。また、データ線Ｓは、第１層間絶縁膜４１を貫通するコンタクトホール８１を介して、ＴＦＴ３０の高濃度ソース領域１ｄと電気的に接続されている。
【０１１６】
尚、データ線Ｓにおけるチャネル領域１ａに対向する側には、データ線Ｓの本体を構成するＡｌ膜等の導電膜に比べて反射率が低い導電膜を形成してもよい。このようにすれば、データ線Ｓにおけるチャネル領域１ａに対向する側の面、即ちデータ線Ｓの下層側の面で前述した戻り光が反射して、これから多重反射光や迷光等が発生することを防止できる。よって、チャネル領域１ａに対する光の影響を低減することができる。このようなデータ線Ｓは、データ線Ｓにおけるチャネル領域１ａに対向する側の面、即ち、データ線Ｓの下層側の面に、データ線Ｓの本体を構成するＡｌ膜等よりも反射率が低い材質のメタル、或いは、バリアメタルを形成するとよい。尚、Ａｌ膜等よりも反射率の低い材質のメタル、或いは、バリアメタルとしては、クロム（Ｃｒ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等を用いることができる。
【０１１７】
中継層６００は、データ線Ｓと同一膜として形成されている。中継層６００とデータ線Ｓとは、図１３に示したように、夫々が分断されるように形成されている。また、中継層６００は、第１層間絶縁膜４１を貫通するコンタクトホール８３を介して、ＴＦＴ３０の高濃度ドレイン領域１ｅと電気的に接続されている。
【０１１８】
第１層間絶縁膜４１は、例えばＮＳＧ（ノンシリケートガラス）によって形成されている。その他、第１層間絶縁膜４１には、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。
【０１１９】
（第４層の構成―付加容量等―）
第４層は、付加容量Ｃｓで構成されている。付加容量Ｃｓは、本発明に係る「上側電極」の一例としての容量電極３００と本発明に係る「下側電極」の一例としての下部電極７１とが本発明に係る「第２の誘電体膜」の一例としての誘電体膜７５を介して対向配置された構成となっている。
【０１２０】
容量電極３００の延在部は、第２層間絶縁膜４２を貫通するコンタクトホール８４を介して、中継層６００と電気的に接続されている。
【０１２１】
容量電極３００及び下部電極７１は夫々、金属膜からなり、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは好ましくはタングステンシリサイドからなる。
【０１２２】
誘電体膜７５は、図１４に示すように、ＴＦＴアレイ基板１０上で平面的に見て画素毎の開口領域の間隙に位置する非開口領域に形成されている、即ち、開口領域に殆ど形成されていない。誘電体膜７５は、透過率を考慮せず、誘電率が高いシリコン窒化膜等から形成されている。尚、誘電体膜としては、シリコン窒化膜の他、例えば、酸化ハフニュウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）等の単層膜又は多層膜を用いてもよい。
【０１２３】
第２層間絶縁膜４２は、例えばＮＳＧによって形成されている。その他、第２層間絶縁膜４２には、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第２層間絶縁膜４２の表面は、化学的研磨処理（Chemical Mechanical Polishing：ＣＭＰ）や研磨処理、スピンコート処理、凹への埋め込み処理等の平坦化処理がなされている。よって、下層側のこれらの要素に起因した凹凸が除去され、第２層間絶縁層４２の表面は平坦化されている。尚、このような平坦化処理は、他の層間絶縁膜の表面に対して行ってもよい。
【０１２４】
（第５層の構成―画素電極等―）
第４層の全面には第３層間絶縁膜４３が形成され、更にその上に、第５層として画素電極９ａが形成されている。第３層間絶縁膜４３は、例えばＮＳＧによって形成されている。その他、第３層間絶縁膜４３には、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス、窒化シリコンや酸化シリコン等を用いることができる。第３層間絶縁膜４３の表面は、第２層間絶縁膜４２と同様にＣＭＰ等の平坦化処理がなされている。
【０１２５】
画素電極９ａ（図１４中、破線９ａ´で輪郭が示されている）は、縦横に区画配列された画素領域の各々に配置され、その境界にデータ線Ｓ及び走査線Ｇが格子状に配列するように形成されている（図１３及び図１４参照）。また、画素電極９ａは、例えばＩＴＯ等の透明導電膜からなる。
【０１２６】
画素電極９ａは、層間絶縁膜４３を貫通するコンタクトホール８５を介して、容量電極３００の延在部と電気的に接続されている（図１５参照）。よって、画素電極９ａの直ぐ下の導電膜である容量電極３００の電位は、画素電位となっている。従って、液晶装置の動作時に、画素電極９ａとその下層の導電膜との間の寄生容量により、画素電位が悪影響を受けることはない。
【０１２７】
更に上述したように、容量電極３００の延在部と中継層６００と、及び、中継層６００とＴＦＴ３０の高濃度ドレイン領域１ｅとは、夫々コンタクトホール８４及び８３を介して、電気的に接続されている。即ち、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとは、中継層６００及び容量電極３００の延在部を中継して中継接続されている。
【０１２８】
画素電極９ａの上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。
【０１２９】
以上が、ＴＦＴアレイ基板１０側の画素部の構成である。
【０１３０】
他方、対向基板２０には、その対向面の全面に対向電極２１が設けられており、更にその上（図１５では対向電極２１の下側）に配向膜２２が設けられている。対向電極２１は、画素電極９ａと同様、例えばＩＴＯ膜等の透明導電性膜からなる。尚、対向基板２０と対向電極２１の間には、ＴＦＴ３０における光リーク電流の発生等を防止するため、少なくともＴＦＴ３０と正対する領域を覆うように遮光膜２３が設けられている。
【０１３１】
このように構成されたＴＦＴアレイ基板１０と対向基板２０の間には、液晶層５０が設けられている。液晶層５０は、基板１０及び２０の周縁部をシール材により封止して形成した空間に液晶を封入して形成される。液晶層５０は、画素電極９ａと対向電極２１との間に電界が印加されていない状態において、ラビング処理等の配向処理が施された配向膜１６及び配向膜２２によって、所定の配向状態をとるようになっている。
【０１３２】
以上に説明した画素部の構成は、図１３及び図１４に示すように、各画素部に共通である。前述の画像表示領域１０ａ（図１参照）には、かかる画素部が周期的に形成されていることになる。
【０１３３】
次に、差動増幅回路の端子に電気的に接続された容量の具体的な構成について、図１５及び図１６を参照して説明する。ここに図１６は、差動増幅器の端子に電気的に接続された容量を含む断面図である。
【０１３４】
図１５を参照して上述したように、各画素部２ａは、ＴＦＴアレイ基板１０上に、金属膜からなる下部電極７１、誘電体膜７５及び金属膜からなる容量電極３００がこの順に積層されてなる付加容量Ｃｓを備えている。即ち、付加容量Ｃｓは、ＭＩＭ構造を有している。
【０１３５】
図１６に示すように、容量４ｈが形成される領域には、ＴＦＴアレイ基板１０上に、画素部２ａが形成される領域と同様に、下地絶縁膜１２、層間絶縁膜４１及び４２が積層されている。そして、層間絶縁膜４２上に容量４ｈが形成されている。
【０１３６】
本実施形態では特に、容量４ｈを構成する第１電極４ｈ１は、付加容量Ｃｓを構成する下部電極７１（図１５参照）と同一膜から形成され、容量４ｈを構成する誘電体膜４ｈ３は、付加容量Ｃｓを構成する誘電体膜７５（図１５参照）と同一膜であり、容量４ｈを構成する第２電極４ｈ２は、付加容量Ｃｓを構成する容量電極３００と同一膜から形成されている。即ち、容量４ｈは、ＭＩＭ構造を有している。よって、容量４ｈの電極を例えばポリシリコン膜等から形成する場合と比較して、高容量化することができる。従って、ＴＦＴアレイ基板１０上の比較的小さな面積において端子ｓｏ及びｓｅに出力される信号に生じるプッシュダウン量を低減するのに十分な容量を形成することができるので、ＴＦＴアレイ基板１０のサイズを殆ど或いは好ましくは全く大きくすることなく、差動増幅器４ａが誤作動することを防止して、正確な比較結果を得ることができる。
【０１３７】
更に、上述のように容量４ｈは、付加容量Ｃｓと同一膜から構成されているので、容量４ｈを構成する第１電極４ｈ１、誘電体膜４ｈ３及び第２電極４ｈ２は夫々、付加容量Ｃｓを構成する下部電極７１、誘電体膜７５及び容量電極３００の形成と同一機会に形成することができる。即ち、基板上における積層構造の複雑化や製造工程の複雑化を招くことなく、容量４ｈを形成することができる。
【０１３８】
また、容量４ｈをＭＩＭ構造で形成する場合は、容量の電極を例えばポリシリコン膜等から形成する場合と比較して、簡易的な構造で容量の形成が可能となる。よって、差動増幅器４ａの構造を複雑化することなく端子への容量付加を実現できるとともに、製造歩留まりを向上させることが可能となる。
【０１３９】
次に、本実施形態に係る液晶装置の製造方法について、図１７を参照して説明する。ここに図１７は、本実施形態に係る液晶装置を製造する一連の製造工程を示す工程図である。尚、図１７では、図１５に示した画素部の断面図及び図１６に示した容量の断面図に対応して示してある。
【０１４０】
先ず、図１７の工程（ａ）に示すように、画素部２ａを形成すべき領域（即ち、画像表示領域１０ａ）において、ＴＦＴアレイ基板１０上に走査線Ｇから第１層間絶縁膜４１までの各層構造を形成し、積層する。この際、ＴＦＴ３０は、走査線Ｇ及び後に形成されるデータ線Ｓの交差に対応する領域に形成される。尚、各工程には、通常の半導体集積化技術を用いることができる。また、第１層間絶縁膜４１の形成後、その表面を、ＣＭＰ処理等によって平坦化しておいてもよい。一方、周辺領域のうち容量４ｈを形成すべき領域には、ＴＦＴアレイ基板１０上に下地絶縁膜１２及び第１層間絶縁膜４１が、画素部２ａにおける積層と同一機会に積層される。
【０１４１】
続いて、画素部２ａを形成すべき領域において、第１層間絶縁膜４１の表面の所定位置にエッチングを施し、高濃度ソース領域１ｄに達する深さのコンタクトホール８１及び高濃度ドレイン領域１ｅに達する深さのコンタクトホール８３を開孔する。次に、所定のパターンで導電性遮光膜を積層し、データ線Ｓ及び中継層６００を形成する。データ線Ｓは、ＴＦＴ３０のチャネル領域１ａを部分的に覆うように形成されると共に、コンタクトホール８１によって高濃度ソース領域１ｄとひとつながりに接続する。中継層６００は、コンタクトホール８３によって高濃度ドレイン領域１ｅとひとつながりに接続する。次に、ＴＦＴアレイ基板１０の全面（即ち、画素部２ａを形成すべき領域及び容量４ｈを形成すべき領域を含む領域）に、第２層間絶縁膜４２を形成する。第２層間絶縁膜４２の形成後、その表面は、ＣＭＰ処理等によって平坦化される。
【０１４２】
続いて、画素部２ａを形成すべき領域のうち付加容量Ｃｓを形成すべき領域、及び容量４ｈを形成すべき領域に金属膜を積層する。これにより、画素部２ａを形成すべき領域には、金属膜からなる下部電極７１が形成され、容量４ｈを形成すべき領域には、金属膜からなる第１電極４ｈ１が形成される。即ち、下部電極７１及び第１電極４ｈ１は、製造工程における同一機会に、同一の金属膜を積層することにより形成される。尚、下部電極７１及び第１電極４ｈ１は、相互に分断されている。
【０１４３】
下部電極７１は、第２層間絶縁膜４２の表面の、チャネル領域１ａ´に対向する領域を含む所定の領域に形成する。尚、電界集中による欠陥が生じる可能性を低減するため、下部電極７１の所定の縁にウエットエッチングを用いて、テーパを形成してもよい。
【０１４４】
次に、図１７の工程（ｂ）に示すように、画素部２ａを形成すべき領域のうち付加容量Ｃｓを形成すべき領域、及び容量４ｈを形成すべき領域を含む領域に誘電体膜を積層する。これにより、画素部２ａを形成すべき領域には、誘電体膜７５が形成され、容量４ｈを形成すべき領域には、誘電体膜４ｈ３が形成される。即ち、誘電体膜７５及び４ｈ３は、製造工程における同一機会に、同一の誘電体膜を積層することにより形成される。尚、誘電体膜７５及び４ｈ３は、相互に分断されている。また、誘電体膜７５は、ＴＦＴアレイ基板１０上の非開口領域に形成する。
【０１４５】
次に、図１７の工程（ｃ）に示すように、画素部２ａを形成すべき領域において、誘電体膜７５の表面の所定位置にエッチングを施し、中間層６００に達する深さのコンタクトホール８４を開孔する。
【０１４６】
続いて、画素部２ａを形成すべき領域のうち付加容量Ｃｓを形成すべき領域、及び容量４ｈを形成すべき領域に金属膜を積層する。これにより、画素部２ａを形成すべき領域には、金属膜からなる容量電極３００が形成され、容量４ｈを形成すべき領域には、金属膜からなる第２電極４ｈ２が形成される。即ち、容量電極３００及び第２電極４ｈ２は、製造工程における同一機会に、同一の金属膜を積層することにより形成される。尚、容量電極３００及び第２電極４ｈ２は、相互に分断されている。このように形成された付加容量Ｃｓ及び容量４ｈは、いずれもＭＩＭ構造を有している。
【０１４７】
このように、容量４ｈをＭＩＭ構造で形成する場合は、容量の電極を例えばポリシリコン膜等から形成する場合と比較して、簡易的な構造で容量の形成が可能となる。よって、差動増幅器４ａの構造を複雑化することなく端子への容量付加を実現できるとともに、製造歩留まりを向上させることが可能となる。
【０１４８】
次に、ＴＦＴアレイ基板１０の全面に、第３層間絶縁膜４３を形成する（図１５及び図１６参照）。第２層間絶縁膜４２の形成後、その表面は、ＣＭＰ処理等によって平坦化される。
【０１４９】
続いて、図１５に示すように、画素部２ａを形成すべき領域において、第３層間絶縁膜４３の表面の所定位置にエッチングを施し、容量電極３００の延在部に達する深さのコンタクトホール８５を開孔する。次に、第３層間絶縁膜４３の表面の所定位置に画素電極９ａを形成する。このとき、画素電極９ａはコンタクトホール８５内部にも形成されるが、コンタクトホール８５の穴径が大きいために、カバレッジは良好となる。
【０１５０】
以上説明した液晶装置の製造方法によれば、上述した本実施形態の液晶装置を製造できる。ここで特に、容量４ｈを構成する第１電極４ｈ１、誘電体膜４ｈ３及び第２電極４ｈ２を夫々、下部電極７１、誘電体膜７５及び容量電極３００の形成と同一機会に形成するので、基板上における積層構造の複雑化や製造工程の複雑化を招くことなく、容量４ｈを形成することができる。
＜第２実施形態＞
次に、第２実施形態に係る液晶装置について、図１８を参照して説明する。ここに図１８は、第２実施形態における図３と同趣旨のブロック図である。尚、図１８において、図１から図１７に示した第１実施形態に係る構成要素と同様の構成要素に同一の参照符合を付し、それらの説明は適宜省略する。
【０１５１】
尚、図１８では、図面の簡略化のために、複数の画素部２ａを駆動するＸドライバ回路１０１、Ｙドライバ回路１０４、ビデオ信号線７等は、図示を省略している。
【０１５２】
図１８において、本実施形態に係る液晶装置は、複数の画素部２ａ、Ｘドライバ回路１０１、Ｙドライバ回路１０４、サンプリング回路７７、ビデオ信号線７、差動増幅回路１０１及び表示データ読み出し回路４の構成は、上述した第１実施形態に係る液晶装置と同様である。また、表示データ読み出し回路４と画像表示領域１０ａに配列された複数の画素部２ａとの間に設けられたイコライズ回路８及びプリチャージ及びリファレンス回路１３の構成も、上述した第１実施形態に係る液晶装置と同様である。
【０１５３】
本実施形態では、トランスミッションゲート６０に代えてトランスミッションゲート６２を採用している点が、上述した第１実施形態に係る液晶装置と異なる。即ち、１つの差動増幅回路４ａで４本のデータ線Ｓに電気的に接続された画素部４ａの検査を可能となっている。よって、４本のデータ線Ｓを配置する間隔毎に１つの差動増幅回路４ａを形成することができ、差動増幅回路４ａの面積を広くして、駆動能力を向上させると共に、差動増幅回路４ａのばらつきを低減して検査精度を向上することができる。尚、プルダウン回路３６は、図７を参照して上述してプルダウン回路３５と同様に構成されている。
【０１５４】
図１８において、トランスミッションゲート６２は、ｓｏ配線４ｇを２本のデータ線Ｓの１つに選択的に電気的に接続すると共に、ｓｅ配線４ｆを２本のデータ線Ｓの１つに選択的に電気的に接続する。即ち、差動増幅回路４ａは、４本のデータ線Ｓ毎に設けられる。差動増幅回路４ａの端子ｓｏに電気的に接続されたｓｏ配線４ｇは、トランジスタ６２ａ及び６２ｂを夫々介して第（４ｕ＋１）列又は第（４ｕ＋２）列（但し、ｕは０以上の整数）のデータ線Ｓに電気的に接続される。また、差動増幅回路４ａの端子ｓｅに電気的に接続されたｓｅ配線４ｆは、トランジスタ６２ｃ及び６２ｄを夫々介して第（４ｕ＋３）列又は第（４ｙ＋４）列のデータ線Ｓに電気的に接続される。
【０１５５】
トランジスタ６２ａ〜６２ｄのゲートには、端子ｔｅ１〜ｔｅ４が夫々電気的に接続されている。端子ｔｅ１〜ｔｅ４には、例えばＴＥゲートデコード回路等の外部回路が電気的に接続され、接続制御信号ＴＥ１〜ＴＥ４が夫々供給される。接続制御信号ＴＥ１〜ＴＥ４は、差動増幅回路４ａのｓｏ配線４ｇ及びｓｅ配線４ｆをいずれのデータ線Ｓに電気的に接続するかを決定するための信号である。ＬＯＷの接続制御信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ６２ａ〜６２ｄはオフとなり、ｓｏ配線４ｇ及びｓｅ配線４ｆとデータ線Ｓとの電気的な接続を切断する。逆に、ＨＩＧＨの接続制御信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ３２ａ〜３２ｄはオンとなり、ｓｏ配線４ｇ及びｓｅ配線４ｆとデータ線Ｓとを電気的に接続する。
【０１５６】
このように構成されているので、端子ｔｅ１に接続制御信号ＴＥ１が供給されると、トランジスタ６２ａがオンとなり、第（４ｕ＋１）列のデータ線Ｓがｓｏ配線４ｇに電気的に接続される。よって、データ線Ｓ１、Ｓ５、Ｓ９、・・・に夫々電気的に接続された画素部２ａの良否の検査が行うことができる。同様に、端子ｔｅ２〜ｔｅ４に接続制御端子ＴＥ2〜ＴＥ４が夫々供給されると、トランジスタ６２ｂ〜６２ｄが夫々オンとなり、第（４ｕ＋２）列〜第（４ｕ＋４）列のデータ線Ｓがｓｏ配線４ｇに電気的に接続される。よって、各データ線Ｓに電気的に接続された画素部２ａの良否の検査を行うことができる。尚、接続制御信号ＴＥ１〜ＴＥ４は、検査対象となるデータ線Ｓに対応した端子ｔｅ１〜ｔｅ４のいずれか１つの端子に対してのみ検査フローに応じてＬＯＷ又はＨＩＧＨに切り換わり、他の３つの接続制御信号は、ＬＯＷを維持する。
【０１５７】
更に、本実施形態では特に、差動増幅回路４ａの端子ｓｅに電気的に接続された容量４ｈに加えて、端子ｓｏに電気的に接続された容量４ｉを備えている点が、上述した第１実施形態に係る液晶装置と異なる。よって、第（４ｕ＋１）列、第（４ｕ＋２）列、第（４ｕ＋３）列及び第（４ｕ＋４）列のデータ線Ｓ（例えばデータ線Ｓ１〜Ｓ４）に対応する差動増幅回路４ａについて見た場合に、容量４ｉ及び４ｈの値を夫々第（４ｕ＋１）列のデータ線及び第（４ｕ＋２）列のデータ線（例えば、データ線Ｓ１及びＳ２）の配線容量の総和（又は第（４ｕ＋３）列のデータ線及び第（４ｕ＋４）列のデータ線（例えば、データ線Ｓ３及びＳ４）の配線容量の総和）よりも大きな値に設定することによって、端子ｓｅ及びｓｏのプッシュダウンの量を相対的に十分に小さくすることができる。従って、プッシュダウンが生じた後の端子ｓｅのリファレンスが、ＬＯＷ書き込み時の端子ｓｏの電位よりも低くなってしまうことを防止することができる。即ち、差動増幅回路４ａの判断結果に誤りが生じることを防止することができる。
【０１５８】
加えて、本実施形態では特に、容量４ｈだけでなく、容量４ｉも画素部２ａにおける付加容量Ｃｓと同様のＭＩＭ構造を有している。即ち、図１５及び図１６を参照して容量４ｈについて上述したのと同様に、容量４ｉを構成する２つの電極は、付加容量Ｃｓを構成する下部電極７１及び容量電極３００（図１５参照）と同一膜から夫々形成され、容量４ｉを構成する誘電体膜は、付加容量Ｃｓを構成する誘電体膜７５（図１５参照）と同一膜である。よって、容量４ｈに加え容量４ｉも、電極を例えばポリシリコン膜等から形成する場合と比較して、高容量化することができる。従って、ＴＦＴアレイ基板１０上の比較的小さな面積において、データ線Ｓの配線容量よりも十分に大きな値に設定することによって、端子ｓｅ及びｓｏのプッシュダウンの量を相対的に十分に小さくすることができる。即ち、ＴＦＴアレイ基板１０のサイズを殆ど或いは好ましくは全く大きくすることなく、差動増幅器４ａが誤作動することを防止して、正確な比較結果を得ることができる。
【０１５９】
更に、上述のように容量４ｈだけでなく容量４ｉも、付加容量Ｃｓと同一膜から構成されているので、容量４ｉを構成する２つの電極及び誘電体膜は夫々、付加容量Ｃｓを構成する下部電極７１、容量電極３００及び誘電体膜７５の形成と同一機会に形成することができる。即ち、製造工程の複雑化を招くことなく、容量４ｈ及び４ｉを形成することができる。
【０１６０】
（電子機器）
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
【０１６１】
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１９は、プロジェクタの構成例を示す平面図である。この図１９に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１６２】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１６３】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１６４】
尚、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１６５】
次に、液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２０は、このパーソナルコンピュータの構成を示す斜視図である。図２０において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶装置１００５の背面にバックライトを付加することにより構成されている。
【０１６６】
更に、液晶装置を、携帯電話に適用した例について説明する。図２１は、この携帯電話の構成を示す斜視図である。図２１において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶装置１００５を備えるものである。この反射型の液晶装置１００５にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１６７】
尚、図１９から図２１を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１６８】
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置（ＬＣＯＳ）、プラズマディスプレイ（ＰＤＰ）、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、有機ＥＬディスプレイ、デジタルマイクロミラーデバイス（ＤＭＤ）、電気泳動装置等にも適用可能である。
【０１６９】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１７０】
【図１】第１実施形態に係る液晶装置の全体構成を示す平面図である。
【図２】図１のＨ−Ｈ´の断面図である。
【図３】第１実施形態に係る液晶装置の主要な回路構成を示したブロック図である。
【図４】画素部の電気的な構成を示す回路図である。
【図５】差動増幅回路の電気的な構成を示す回路図である。
【図６】プルアップ回路の電気的な構成を示す回路図である。
【図７】プルダウン回路の電気的な構成を示す回路図である。
【図８】差動増幅回路の誤動作について説明するためのタイミングチャートである。
【図９】検査システムの構成図である。
【図１０】検査の全体の流れの例を示すフローチャートである。
【図１１】図１０のステップＳＴ２の読み出し動作を説明するためのタイミングチャートである。
【図１２】検査時における各画素部の書き込み状態を示す説明図である。
【図１３】ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、積層構造のうち下層部分に相当する図である。
【図１４】ＴＦＴアレイ基板上の画素部に係る部分構成を表す平面図であり、積層構造のうち上層部分に相当する図である。
【図１５】図１３及び図１４を重ね合わせた場合のＡ−Ａ´断面図である。
【図１６】差動増幅器の端子に電気的に接続された容量を含む断面図である。
【図１７】第１実施形態に係る液晶装置を製造する一連の製造工程を示す工程図である。
【図１８】第２実施形態における図３と同趣旨のブロック図である。
【図１９】電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【図２０】電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２１】電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
【０１７１】
２ａ…画素部、４ａ…差動増幅回路、４ｈ、４ｉ…容量、４ｈ１…第１電極、４ｈ２…第２電極、４ｈ３…誘電体膜、７…画像信号線、８…イコライズ回路、９ａ…画素電極、７７…サンプリング回路、１０…ＴＦＴアレイ基板、１０ａ…画像表示領域、１３…プリチャージ及びリファレンス回路、２０…対向基板、６０、６２…トランスミッションゲート、７１…下部電極、７５…誘電体膜、１０１…Ｘドライバ回路、１０２…外部回路接続端子、１０４…Ｙドライバ回路、３００…容量電極、Ｃｓ…付加容量、Ｇ…走査線、Ｓ…データ線、ｓｏ、ｓｅ…端子
【図１】
2007133060.tif 000003
【図２】
2007133060.tif 000004
【図３】
2007133060.tif 000005
【図４】
2007133060.tif 000006
【図５】
2007133060.tif 000007
【図６】
2007133060.tif 000008
【図７】
2007133060.tif 000009
【図８】
2007133060.tif 000010
【図９】
2007133060.tif 000011
【図１０】
2007133060.tif 000012
【図１１】
2007133060.tif 000013
【図１２】
2007133060.tif 000014
【図１３】
2007133060.tif 000015
【図１４】
2007133060.tif 000016
【図１５】
2007133060.tif 000017
【図１６】
2007133060.tif 000018
【図１７】
2007133060.tif 000019
【図１８】
2007133060.tif 000020
【図１９】
2007133060.tif 000021
【図２０】
2007133060.tif 000022
【図２１】
2007133060.tif 000023