(57)【要約】【課題】データの読出し時およびデータの書込み動作時にノイズおよび電力損失がともに小さい半導体記憶装置およびその駆動方法を提供する。【解決手段】半導体記憶装置１００は、フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬ２５５と、メモリセルのデータを伝達するデータビット線ＢＬＬと、基準電圧を伝達する基準ビット線ＢＢＬＬと、メモリセルのデータを検出するデータセンスノードＳＮと、基準ビットに接続され、基準電圧を検出する基準センスノードＢＳＮと、データビット線とデータセンスノードとの間、および、基準ビット線と基準センスノードとの間に接続されたトランスファゲートＴＧＬ１，ＴＧＬ２と、データセンスノードおよび基準センスノードのそれぞれに接続され、メモリセルと同じ導電型のトランジスタからなる電流負荷回路ＣＭＣとを備えている。【選択図】図２
2007133987.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
前記メモリセルのゲートに接続されたワード線と、
前記メモリセルのドレインまたはソースに接続され、前記メモリセルのデータを伝達するデータビット線と、
基準電圧を伝達する基準ビット線と、
前記データビット線に接続され、前記メモリセルのデータを検出するデータセンスノードと、
前記基準ビットに接続され、前記基準電圧を検出する基準センスノードと、
前記データビット線と前記データセンスノードとの間、および、前記基準ビット線と前記基準センスノードとの間に接続されたトランスファゲートと、
前記データセンスノードおよび前記基準センスノードのそれぞれに接続され、前記メモリセルと同じ導電型のトランジスタからなる電流負荷回路とを備えた半導体記憶装置。
【請求項２】
前記電流負荷回路は、前記メモリセルと同じ導電型のトランジスタからなり、前記データセンスノードおよび前記基準センスノードに等しい電流を流すように接続されたカレントミラー回路であることを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記トランスファゲートは、前記メモリセルと逆導電型のトランジスタを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、前記データビット線と第１の電源との間に接続されており、
前記電流負荷回路は、前記データセンスノードおよび前記基準センスノードと第２の電源との間に接続されており、
前記第２の電源は前記第１の電源よりも電位が低いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルに接続されたワード線と、前記メモリセルのデータを伝達するデータビット線と、基準電圧を伝達する基準ビット線と、前記データビット線に接続されたデータセンスノードと、前記基準ビットに接続された基準センスノードと、前記データビット線と前記データセンスノードとの間、および、前記基準ビット線と前記基準センスノードとの間に接続され、前記メモリセルとは逆導電型のトランジスタを含むトランスファゲートと、前記データセンスノードおよび前記基準センスノードに接続され、前記メモリセルと同じ導電型のトランジスタからなる電流負荷回路とを備えた半導体記憶装置の駆動方法であって、
前記メモリセルからデータを読み出す場合、
前記トランスファゲートのうち前記メモリセルとは逆導電型のトランジスタを導通させることによって、前記データビット線からのデータを前記データセンスノードに伝達し、かつ、前記基準ビット線からのデータを前記基準センスノードに伝達することを具備する半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリがある。ＦＢＣメモリは、センスアンプを備えている。センスアンプは、ＦＢＣに蓄えられているデータを読み出すためにビット線対を介してメモリセルに接続されている。データの読出し／書込み時には、ビット線対の一方はメモリセルからデータをセンスアンプへ伝達し、他方はダミーセルを介して基準電圧をセンスアンプへ伝達する。
【０００３】
通常、センスアンプは、メモリセルと逆導電型のＦＥＴから成るカレントミラー負荷回路を備えている。例えば、メモリセルがｎ型ＦＥＴである場合、カレントミラー負荷回路はｐ型ＭＯＳから成る。カレントミラー負荷回路は、データの読出し時に、センスノード対を介して、高電圧源からデータセルおよびダミーセルのそれぞれへ等しい電流を流す。メモリセルのホール数が多い場合にデータを“１”とし、ホール数が少ない場合にデータを“０”とすると、データ“１”を格納するメモリセルの閾値電圧はデータ“０”を格納するメモリセルのそれよりも低い。このとき、データ“１”を検出するセンスノード電位は、データ“０”を検出するセンスノード電位よりも低くなる。よって、データを増幅したときに、データ“１“を検出するセンスノードは比較的低電位へ増幅され、一方で、データ“０”を検出するセンスノードは比較的高電位へ増幅される。即ち、データの読出し時に、データは、“０”と“１”とが反転した状態でラッチされてしまう。従って、リフレッシュ動作において、書込み時におけるセンスノード対とビット線対との接続関係を、読出し時におけるそれらの接続関係の逆にしなければならなかった。センスノード対とビット線対との接続関係を逆にするためには追加の回路が必要になるので、半導体装置の全体のチップサイズが大きくなるという問題が生じていた。
【０００４】
また、センスアンプでは、通常、データが増幅された後、ビット線対とセンスノード対とを切断する。この増幅時と切断時との間の期間が短すぎる場合、あるいは、切断時が増幅時よりも前である場合、センスノードの容量が増幅前に小さくなるため、データはセンスノード対の間のクロストークによりノイズの影響を受けやすくなる。これは、センスアンプがデータを誤検出するという問題を引き起こすおそれがある。一方、増幅時と切断時との間の期間が長すぎる場合、データがセンスノードに逆符号でラッチされているため、リフレッシュ動作の書込み時にビット線が、記憶すべきデータの符号とは逆符号へ駆動されるおそれがある。また、リフレッシュ動作が長期化し、電力損失が大きくなるという問題も生じる。このように、ノイズ問題と電力損失等の問題とは、データ増幅およびビット線対とセンスノード対との切断の各タイミングに関してトレードオフの関係にある。
【特許文献１】特開２００４−１２０６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
データの読出し時およびデータの書込み動作時にノイズおよび電力損失がともに小さく、かつ、サイズの小さな半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルのドレインまたはソースに接続され、前記メモリセルのデータを伝達するデータビット線と、基準電圧を伝達する基準ビット線と、前記データビット線に接続され、前記メモリセルのデータを検出するデータセンスノードと、前記基準ビットに接続され、前記基準電圧を検出する基準センスノードと、前記データビット線と前記データセンスノードとの間、および、前記基準ビット線と前記基準センスノードとの間に接続されたトランスファゲートと、前記データセンスノードおよび前記基準センスノードのそれぞれに接続され、前記メモリセルと同じ導電型のトランジスタからなる電流負荷回路とを備えている。
【０００７】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルに接続されたワード線と、前記メモリセルのデータを伝達するデータビット線と、基準電圧を伝達する基準ビット線と、前記データビット線に接続されたデータセンスノードと、前記基準ビットに接続された基準センスノードと、前記データビット線と前記データセンスノードとの間、および、前記基準ビット線と前記基準センスノードとの間に接続され、前記メモリセルとは逆導電型のトランジスタを含むトランスファゲートと、前記データセンスノードおよび前記基準センスノードに接続され、前記メモリセルと同じ導電型のトランジスタからなる電流負荷回路とを備えた半導体記憶装置の駆動方法であって、
前記メモリセルからデータを読み出す場合、
前記トランスファゲートのうち前記メモリセルとは逆導電型のトランジスタを導通させることによって、前記データビット線からのデータを前記データセンスノードに伝達し、かつ、前記基準ビット線からのデータを前記基準センスノードに伝達することを具備する。
【発明の効果】
【０００８】
本発明による半導体記憶装置およびその駆動方法は、サイズが小さく、かつ、データの読出し時およびデータの書込み動作時にノイズおよび電力損失をともに小さくすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ１００の部分的回路図である。ＦＢＣメモリ１００は、メモリセルＭＣと、ダミーセルＤＣと、センスアンプＳＡと、ビット線ＢＬＬ、ＢＢＬＬ、ＢＬＲ、ＢＢＬＲと、ワード線ＷＬＬ０〜ＷＬＬ２２５、ＷＬＲ０〜ＷＬＲ２２５と、ダミーワード線ＤＷＬＬ０、ＤＷＬＬ１、ＤＷＬＲ０、ＤＷＬＲ１と、イコライジング線ＥＱＬＬ０、ＥＱＬＬ１、ＥＱＬＲ０、ＥＱＬＲ１とを備えている。
【００１１】
メモリセルＭＣは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（単に、ボディ領域ともいう）を備えたｎ型ＭＯＳトランジスタである。即ち、メモリセルＭＣはｎ型のＦＢＣである。メモリセルＭＣは、ボディ領域に蓄積されている多数キャリアの数、例えば、ホール数の多少によって二値データ（データ“１”またはデータ“０”）を記憶する。便宜的に、ボディ領域内のホール数が多い場合、データを“１”とし、ホール数が少ない場合、データを“０”とする。
【００１２】
メモリセルＭＣは、マトリクス状に配列されており、セルアレイＣＡを構成する。図１では、メモリセルＭＣは、半ピッチずらして配置されている。セルアレイＣＡは、センスアンプＳＡの両側に設けられており、これらのセルアレイＣＡは１つのセンスアンプＳＡを共用する。ただし、センスアンプＳＡは、一時に一方のセルアレイＣＡのみに接続される。よって、図１の左側に示すセルアレイＣＡに注目し、図１の右側に示すセルアレイＣＡについてはその説明を省略する。
【００１３】
セルアレイＣＡには、カラム方向にビット線ＢＬＬ、ＢＢＬＬが設けられており、ロウ方向にワード線ＷＬＬ０〜ＷＬＬ２５５が設けられている。尚、便宜的に、図面では、横方向にビット線ＢＬＬ、ＢＢＬＬを示し、縦方向にワード線ＷＬＬ０〜ＷＬＬ２５５を示している。
【００１４】
ビット線ＢＬＬおよびビット線ＢＢＬＬはビット線対を成す。ビット線対ＢＬＬ、ＢＢＬＬのうち一方のビット線はメモリセルＭＣのデータを伝達するデータビット線として機能し、他方のビット線は基準電圧を伝達する基準ビット線として機能する。基準電圧は、データ“０”を検出するセンスノード電位とデータ“１”を検出するセンスノード電位との中間電位である。
【００１５】
本実施形態のＦＢＣメモリ１００は、ビット線対ごとにセンスアンプＳＡを備えている。即ち、ＦＢＣメモリ１００はダイナミック型センスアンプの構成を有する。ダイナミック型センスアンプは、チャージポンピング現象により失われる正孔をサイクル毎に補給することができるとともに、リフレッシュビジー率を低く抑えることができる点で有利である。
【００１６】
メモリセルＭＣのドレインはビット線のいずれかに接続されている。メモリセルＭＣのソースは、第１の電源としてのグランドＧＮＤに接続されている。さらに、メモリセルＭＣのゲートはワード線のいずれかに接続されている。これにより、ワード線によって選択されたメモリセルＭＣのデータがビット線を介してセンスアンプＳＡに伝達され得る。
【００１７】
ＦＢＣメモリ１００は、イコライジング用のセルＥＣと、ダミーセルＤＣとをさらに備えている。セルＥＣは、ビット線のプリチャージのために用いられる。ダミーセルＤＣは、基準電圧ＲＥＦとビット線対ＢＬＬ、ＢＢＬＬとの間に接続されている。読出し時にビット線ＢＬＬがメモリセルＭＣのデータをセンスアンプＳＡへ伝達する場合には、ビット線ＢＢＬＬに接続されたダミーセルＤＣが基準電圧ＲＥＦをビット線ＢＢＬＬに接続する。これによって、ビット線ＢＢＬＬは基準電圧をセンスアンプＳＡへ伝達する。逆に、ビット線ＢＢＬＬがメモリセルＭＣのデータを伝達する場合には、ビット線ＢＬＬに接続されたダミーセルＤＣが基準電圧ＲＥＦをビット線ＢＬＬに接続する。
【００１８】
図１では、理解を容易にするために、１つのセンスアンプＳＡおよびそれに対応するビット線対が示されている。しかし、通常、ＦＢＣメモリ１００には、このようなセンスアンプＳＡおよびビット線対が多数配置されている。
【００１９】
図２は、センスアンプＳＡの構成を示す回路図である。センスアンプＳＡは、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２を備えている。トランスファゲートＴＧＬ１は、ビット線ＢＬＬとセンスノードＳＮとの間に接続されている。トランスファゲートＴＧＬ２は、ビット線ＢＢＬＬとセンスノードＢＳＮとの間に接続されている。トランスファゲートＴＧＲ１は、ビット線ＢＬＲとセンスノードＳＮとの間に接続されている。トランスファゲートＴＧＲ２は、ビット線ＢＢＬＲとセンスノードＢＳＮとの間に接続されている。
【００２０】
トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１およびＴＧＲ２は、いずれも並列接続されたｎ型ＦＥＴ（ＴＧＮ）およびｐ型ＦＥＴ（ＴＧＰ）からなる。信号ＩＳＯＬおよびＢＩＳＯＬは、トランスファゲートＴＧＬ１、ＴＧＬ２を構成するｎ型ＦＥＴおよびｐ型ＦＥＴをそれぞれ駆動する。信号ＩＳＯＲおよびＢＩＳＯＲは、トランスファゲートＴＧＲ１、ＴＧＲ２を構成するｎ型ＦＥＴおよびｐ型ＦＥＴをそれぞれ駆動する。
【００２１】
センスアンプＳＡは、ビット線対ＢＬＬ、ＢＢＬＬまたはビット線対ＢＬＲ、ＢＢＬＲのいずれか一方のみと接続され、その接続されたビット線対からデータを読み出し、あるいは、そのビット線対へデータを書き込む。従って、トランスファゲートＴＧＬ１およびＴＧＬ２が動作する場合には、トランスファゲートＴＧＲ１、ＴＧＲ２は常時オフ状態であり、逆に、トランスファゲートＴＧＲ１およびＴＧＲ２が動作する場合には、トランスファゲートＴＧＬ１、ＴＧＬ２は常時オフ状態である。
【００２２】
センスアンプＳＡは、２つのｎ型ＦＥＴから成るラッチ回路と、２つのｐ型ＦＥＴから成るラッチ回路とを備えている。２つのｎ型ＦＥＴは、センスノードＳＮとＢＳＮとの間に直列に接続されており、かつ、それらの各ゲートはクロスカップリングされている。２つのｎ型ＦＥＴの間には、信号ＢＳＡＮが入力されている。２つのｐ型ＦＥＴは、センスノードＳＮとＢＳＮとの間に直列に接続されており、かつ、それらの各ゲートはクロスカップリングされている。２つのｐ型ＦＥＴの間には、信号ＳＡＰが入力されている。
【００２３】
電流負荷回路としてのカレントミラー回路ＣＭＣは、メモリセルＭＣと同じ導電型であるｎ型トランジスタＮ１〜Ｎ６を含む。トランジスタＮ１およびＮ２は、センスノードＳＮと第２の電源ＶＢＬＬとの間に直列に接続されている。第２の電源ＶＢＬＬは、第１の電源としてのグランドＧＮＤよりも低電位である。例えば、第２の電源ＶＢＬＬは、ビット線に印加される低レベルの電位に設定されてもよい。従って、図１に示すグランドＧＮＤからの電流は、メモリセルＭＣおよびビット線を通して第２の電源ＶＢＬＬへ流れ込む。
【００２４】
トランジスタＮ３は、トランジスタＮ１のゲートとセンスノードＳＮとの間に接続されている。トランジスタＮ３は、信号ＢＣＭの制御を受けて、トランジスタＮ１のゲートとセンスノードＳＮとの間を接続／切断することができる。トランジスタＮ２のゲートは、信号ＬＯＡＤＯＮの制御を受けてトランジスタＮ１と第２の電源ＶＢＬＬとの間を接続／切断することができる。
【００２５】
トランジスタＮ４およびＮ５は、センスノードＢＳＮと第２の電源ＶＢＬＬとの間に直列に接続されている。トランジスタＮ６は、トランジスタＮ４のゲートとセンスノードＢＳＮとの間に接続されている。トランジスタＮ６は、信号ＣＭの制御を受けて、トランジスタＮ４のゲートとセンスノードＢＳＮとの間を接続／切断することができる。トランジスタＮ５のゲートは、トランジスタＮ２と同様に信号ＬＯＡＤＯＮの制御を受けてトランジスタＮ４と第２の電源ＶＢＬＬとの間を接続／切断することができる。
【００２６】
トランジスタＮ１およびトランジスタＮ４の各ゲートは接続されている。また、トランジスタＮ１およびＮ４のサイズ（チャネル幅）は、互いに等しく、かつ、トランジスタＮ２およびＮ５のサイズよりも小さい。よって、センスノードＳＮからトランジスタＮ１、Ｎ２を通過して第２の電源ＶＢＬＬへ流れる電流、および、センスノードＢＳＮからトランジスタＮ４、Ｎ５を通過して第２の電源ＶＢＬＬへ流れる電流は、トランジスタＮ１およびＮ４によって決定される。また、これらの電流は等しい。即ち、トランジスタＮ１およびＮ４が実質的に定電流源として作用し、トランジスタＮ２、Ｎ５は、単なるスイッチとして作用する。このように、カレントミラー回路ＣＭＣは、センスノードＳＮ、ＢＳＮにカレントミラー接続されており、センスノードＳＮおよびビット線ＢＬＬに流れる電流と、センスノードＢＳＮおよびビット線ＢＢＬＬに流れる電流とを等しくすることができる。
【００２７】
トランジスタＴＥＱは、イコライジング用のトランジスタであり、信号ＥＱＬの制御を受けて、センスノードＳＮおよびＢＳＮをプリチャージするために設けられている。
【００２８】
トランジスタＴＤＱ１およびＴＤＱ２は、センスアンプＳＡで増幅された信号をＤＱバッファ（図示せず）へ送るために、あるいは、ＤＱバッファからの信号をセンスアンプＳＡへ送るために設けられている。データの読出し時には、ＤＱバッファに格納された信号は外部へ出力される。データの書込み時には、ＤＱバッファに格納された信号は外部から入力される。
【００２９】
従来、センスアンプ内のカレントミラー回路は、メモリセルＭＣとは逆導電型のトランジスタで構成されていた。これに伴い、カレントミラー内の第２の電源は、メモリセルＭＣのソースに接続された第１の電源（例えば、グランド）よりも高電圧あった。しかし、これが、上記問題点を引き起こしていた。
【００３０】
これに対し、本実施形態では、カレントミラー回路ＣＭＣは、メモリセルＭＣと同じ導電型のトランジスタで構成する。これに伴い、第２の電源は第１の電源よりも低電圧にする。その結果、データは、センスノード対に非反転状態でラッチされるので、ビット線対とセンスノード対との接続関係を逆にするためのトランスファゲートが本実施形態では不要となる。
【００３１】
次に、ＦＢＣメモリ１００の動作を説明する。便宜的に、ワード線ＷＬＬ０およびダミーワード線ＤＷＬＬ１が選択される。また、ビット線ＢＬＬがメモリセルＭＣのデータを伝達するデータビット線として機能し、ビット線ＢＢＬＬが基準電圧を伝達する基準ビット線として機能するものとする。これに伴い、ビット線ＢＬＬに接続するセンスノードＳＮは、メモリセルＭＣのデータを検出するデータセンスノードとして機能する。ビット線ＢＢＬＬに接続するセンスノードＢＳＮは、基準電圧を検出する基準センスノードとして機能する。
【００３２】
以下、ＦＢＣメモリ１００の動作原理を簡単に説明する。ボディ領域に格納された正孔数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。この場合、データ“１”を記憶するメモリセルの閾値電圧Ｖｔｈ１は、ボディ効果によって、データ“０”を記憶するメモリセルの閾値電圧Ｖｔｈ０よりも低くなる。このため、ゲート電圧が同じである場合、データ“１”のメモリセルに流れるドレイン−ソース間の電流は、データ“０”のメモリセルに流れるドレイン−ソース間の電流よりも大きくなる。
【００３３】
例えば、ワード線ＷＬＬ０に約１Ｖの一定電圧を印加し、かつ、データビット線ＢＬＬに約０．２Ｖの電圧を印加する。このときデータセンスノードＳＮに流れる電流を、基準センスノードＢＳＮに流れる基準電流と比較する。基準電流は、データ“１”のときにデータセンスノードＳＮに流れる電流とデータ“０”のときにデータセンスノードＳＮに流れる電流との中央値である。これにより、センスアンプＳＡは、データ“１”とデータ“０”とを区別して検出することができる。
【００３４】
データ“１”を書き込むためには、ワード線ＷＬＬ０とビット線ＢＬＬとに高電位を印加する。例えば、ワード線ＷＬＬ０に約１．５Ｖを印加し、ビット線ＢＬＬに約２Ｖを印加する。これにより、メモリセルＭＣは飽和状態で動作し、インパクトイオン化が生じる。このインパクトイオン化によって発生した正孔がボディ領域内に蓄積されることによって、データ“１”が格納される。
【００３５】
データ“０”を書き込むためには、ワード線ＷＬＬ０にデータ“１”の書込み電圧と同電圧（例えば、１．５Ｖ）を印加し、ビット線ＢＬＬに負の低電圧（例えば、−１Ｖ）を印加する。このとき、ボディ領域とドレインとの間のｐｎ接合が順方向にバイアスされる。これによりボディ領域内の正孔が消滅し、データ“０”が格納される。
【００３６】
図３から図８は、第１の実施形態によるＦＢＣメモリ１００の動作を示すタイミング図である。図３から図８を参照して、ＦＢＣメモリ１００のリフレッシュ動作を説明する。リフレッシュ動作は、メモリセルＭＣのデータを一旦読出してセンスアンプＳＡでこのデータをラッチした後、同じデータを同じメモリセルＭＣへ書き込む動作である。
【００３７】
図４に示すように、プリチャージ時（ｔ０）において、信号ＥＱＬ、ＥＱＬＬ０およびＥＱＬＬ１は、ハイ（high）レベルである。ビット線対ＢＬＬ、ＢＢＬＬは接地電圧にイコライジングされている。また、センスノード対ＳＮ、ＢＳＮもイコライジングされている。
【００３８】
図６に示すように、時点ｔ０において、信号ＩＳＯＬはハイであり、信号ＢＩＳＯＬはロウである。よって、トランスファゲートＴＧＬ１およびＴＧＬ２を構成するｐ型ＦＥＴおよびｎ型ＦＥＴはともにオン状態であるので、センスノード対ＳＮ、ＢＳＮはビット線対ＢＬＬ、ＢＢＬＬと接続されている。従って、センスノード対ＳＮ、ＢＳＮは、ビット線対ＢＬＬ、ＢＢＬＬと同じく接地電位にイコライジングされている。このとき、信号ＩＳＯＲはハイであり、信号ＢＩＳＯＲはロウである。従って、ビット線対ＢＬＲ、ＢＢＬＲもセンスノード対ＳＮ、ＢＳＮに接続されている。
【００３９】
図４に示すように、読出し動作前に、信号ＥＱＬ、ＥＱＬＬ０およびＥＱＬＬ１はロウ（low）レベルへ立ち下がると、センスノード対ＳＮ、ＢＳＮおよびビット線対ＢＬＬ、ＢＢＬＬは、フローティング状態になる。これと同時に、信号ＩＳＯＲおよびＢＩＳＯＲはそれぞれロウおよびハイになる。これにより、ビット線対ＢＬＲ、ＢＢＬＲがセンスノード対ＳＮ、ＢＳＮから切断され、センスアンプＳＡはビット線対ＢＬＬ、ＢＢＬＬからデータおよび基準電圧を受け取る構成になる。図６に示すように、ｔ１において信号ＩＳＯＬがロウになると、図２のｎ型トランジスタＴＧＮがオフになる。これと同時に、図７に示す信号ＣＭが立ち上がる。これにより、カレントミラー回路ＣＭＣは、センスノードＳＮにセル電流を流し、センスノードＢＳＮに基準電流を流すような構成になる。
【００４０】
時点ｔ２において、図３に示すようにワード線ＷＬＬ０およびダミーワード線ＤＷＬＬ１が立ち上がり、同時に、図８に示す信号ＬＯＡＤＯＮの立ち上がる。これにより、カレントミラー回路ＣＭＣに電流が流れる。このとき、第２の電源ＶＢＬＬは第１の電源（ＧＮＣ）よりも低電圧であるため、電流は、第１の電源（ＧＮＤ）から第２の電源ＶＢＬＬへ向かって流れる。図３に示すように、センスノード対ＳＮ、ＢＳＮでは、それぞれメモリセルＭＣからのデータによる微小信号およびダミーセルＤＣからの基準信号が負の方向へプレ増幅されていく。データセンスノードＳＮにはデータ“１”または“０”に基づく電圧が発生し、基準センスノードＢＳＮには基準電圧が発生する。
【００４１】
この読出し動作では、トランスファゲートＴＧＬ１およびＴＧＬ２のうち、メモリセルＭＣとは逆導電型のｐ型ＦＥＴを導通させる。これによって、信号のプリアンプ時に、より大きな信号を生成することができる。
【００４２】
ここで、メモリセルＭＣからのデータが“１”である場合、データセンスノードＳＮの電位は、基準センスノードＢＳＮの電位よりも高い状態に発展される（developed）。逆に、メモリセルＭＣからのデータが“０”である場合、データセンスノードＳＮの電位は、基準センスノードＢＳＮの電位よりも低い状態に発展される。これは、データ“１”を格納するメモリセルＭＣの閾値電圧がデータ“０”を格納するメモリセルＭＣの閾値電圧よりも低いこと、並びに、カレントミラー回路ＣＭＣに接続された第２の電源ＶＢＬＬがメモリセルＭＣに接続された第１の電源ＧＮＤよりも低電位であることに因る。
【００４３】
なお、図３のグラフでは、データセンスノードＳＮの電位が基準センスノードＢＳＮの電位よりも高い。よって、本実施形態では、センスアンプＳＡはデータ“１”を検出していることがわかる。
【００４４】
時点ｔ３〜ｔ４において、図５に示す信号ＳＡＰおよびＢＳＡＮをそれぞれハイおよびロウにすると、センスノード対ＳＮ、ＢＳＮで発展した信号が増幅され、かつ、ラッチ回路ＬＣＮ、ＬＣＰでラッチされる。このとき、データ“１”の場合、センスノードＳＮの電位は基準電圧よりも高い状態に増幅され、データ“０”の場合、センスノードＳＮの電位は基準電圧よりも低い状態に増幅される。即ち、データ“１”またはデータ“０”は、非反転状態でセンスノードＳＮ、ＢＳＮに増幅およびラッチされる。
【００４５】
時点ｔ３〜ｔ４において、図６に示す信号ＩＳＯＬはハイに立ち上がる。これにより、トランスファゲートＴＧＬ１、ＴＧＬ２を構成するｎ型トランジスタＴＧＮおよびｐ型トランジスタＴＧＰがともにオン状態になる。
【００４６】
また、増幅動作が終了すると、図８に示す信号ＬＯＡＤＯＮがロウへ立ち下がる。これにより、カレントミラー回路ＣＭＣはセル電流の流れを停止する。このとき、センスノード対ＳＮ、ＢＳＮは読み出されたデータをラッチしている。このように、センスアンプＳＡはメモリセルＭＣのデータを読み出す。
【００４７】
次に、ｔ４では、ワード線ＷＬＬ０が高電位（例えば、１．５Ｖ）になり、センスノードＳＮのデータがメモリセルＭＣへ再度書き込まれる。ビット線対ＢＬＬ、ＢＢＬＬは、トランスファゲートＴＧＬ１、ＴＧＬ２を介してセンスノード対ＳＮ、ＢＳＮに接続されている。このとき、トランスファゲートＴＧＬ１およびＴＧＬ２のうち、メモリセルＭＣと同じ導電型のｎ型ＦＥＴを導通させる。これにより、データセンスノードＳＮからのデータをデータビット線ＢＬＬに確実に伝達し、かつ、基準センスノードＢＳＮからのデータを基準ビット線ＢＢＬＬに確実に伝達する。その結果、センスアンプＳＡで増幅されたデータは、センスノードＳＮを介してビット線ＢＬＬに伝達されるので、ビット線ＢＬＬは、センスノードＳＮの電位になる。
【００４８】
データ“１”をメモリセルＭＣへ書き戻す場合、ビット線ＢＬＬは、高電位（例えば、２Ｖ）に立ち上げる。ここで、センスノード対ＳＮ、ＢＳＮが非反転状態でデータをラッチしていることに注目されたい。これにより、データの書込み時にセンスノード対ＳＮ、ＢＳＮのデータを反転させる必要が無く、センスノードＳＮの電位をそのままビット線ＢＬＬへ伝達すれば、ビット線ＢＬＬの電位を高電位に立ち上げることができる。即ち、センスノード対ＳＮ、ＢＳＮとビット線対ＢＬＬ、ＢＢＬＬとの接続関係は、データの読出し時と書込み時とにおいて変更する必要がない。
【００４９】
ｔ４の後、ＦＢＣメモリ１００の動作は、従来のＦＢＣメモリの動作と同様でよい。このようにして、リフレッシュ動作が完了する。
【００５０】
図３では、データ“１”を格納するメモリセルＭＣのリフレッシュ動作を示した。データ“０” を格納するメモリセルＭＣのリフレッシュ動作は、図３の読出しデータおよび書込みデータのレベルを反転すればよく、その他の動作は、図３と同様でよい。
【００５１】
図９は、データ読出し時におけるＦＢＣメモリ１００の一部の等価回路図である。この等価回路は、メモリセルＭＣに接続されセル電流を流す経路Ｐａｓｓ１と、ダミーセルＤＣを介して定電流源に接続され基準電流Ｉrefを流す経路Ｐａｓｓ２とを含む。
【００５２】
信号ＢＩＳＯＬがトランスファゲートＴＧＬ１、ＴＧＬ２のゲートに入力されている。データ読出し時には、トランスファゲートＴＧＬ１、ＴＧＬ２のｐ型ＦＥＴのみがオン状態である。従って、図９では、トランスファゲートＴＧＬ１、ＴＧＬ２をｐ型ＦＥＴとして示している。
【００５３】
図１０は、経路Ｐａｓｓ２のＩ−Ｖ特性を示すグラフである。このＩ−Ｖ特性は、ノードＮ２での特性である。Ｎ２は、トランスファゲートＴＧＬ２とカレントミラー回路ＣＭＣとの間のノードである。経路Ｐａｓｓ２を流れる基準電流Ｉｒｅｆは一定であるので、このＩ−Ｖ特性と基準電流Ｉｒｅｆとの交点が、基準電圧Vｒｅｆを示す。基準電圧Vｒｅｆは、経路Ｐａｓｓ１のトランジスタＮ１、Ｎ４のゲートに印加されている。
【００５４】
図１１は、経路Ｐａｓｓ１のＩ−Ｖ特性を示すグラフである。このＩ−Ｖ特性は、ノードＮ１での特性である。ノードＮ１は、トランスファゲートＴＧＬ１とカレントミラー回路ＣＭＣとの間のノードである。ノードＮ１でのドライバ（driver）特性は、メモリセルＭＣのデータが“１”であるか、“０”であるかによって異なる。図１１の曲線Ｉ１は、メモリセルＭＣのデータが“１”であるときのドライバ特性である。図１１の曲線Ｉ０は、メモリセルＭＣのデータが“０”であるときのドライバ特性である。また、曲線Ｌ１は、トランジスタＮ１のゲート電圧ＶｇがＶｒｅｆであるときのノードＮ１における負荷（load）特性である。
【００５５】
曲線Ｌ１と曲線Ｉ１との交点により、データ“１”を信号増幅したデータセンスノードＳＮの電圧Ｖ１が求まる。曲線Ｌ１と曲線Ｉ０との交点により、データ“０”を信号増幅したデータセンスノードＳＮの電圧Ｖ０が求まる。データセンスノードＳＮの電位と基準電圧ｒｅｆとを比較することによって、データ“１”およびデータ“０”を区別することができる。
【００５６】
本実施形態よれば、センスノード対ＳＮ、ＢＳＮとビット線対ＢＬＬ、ＢＢＬＬとの接続関係は、データの読出し時と書込み時とにおいて同じである。これにより、センスノード対ＳＮ、ＢＳＮとビット線対ＢＬＬ、ＢＢＬＬとをクロス接続するための追加トランスファゲートが不要となる。その結果、ＦＢＣメモリ１００の回路構成は、従来よりも簡単になり、チップ面積の削減につながる。
【００５７】
本実施形態によれば、データは、非反転状態でセンスノード対ＳＮ、ＢＳＮにラッチされる。書込み時にデータを反転させる必要が無いので、クロストークノイズが小さい。これにより、読出しと書込みとの間の期間（ｔ３〜ｔ４）を短くすることができる。その結果、タイミング余裕を設ける必要がないので、リフレッシュ動作を高速化することができる。
【００５８】
（第２の実施形態）
図１２は、本発明に係る第２の実施形態に従ったＦＢＣメモリのセンスアンプＳＡの回路図である。センスアンプＳＡ以外の構成は、図１に示したものと同様であるのでその説明を省略する。
【００５９】
第２の実施形態は、電流負荷回路ＣＬＣの構成が第１の実施形態におけるカレントミラー回路ＣＭＣの構成と異なる。第２の実施形態のその他の構成は、第１の実施形態と同様である。
【００６０】
電流負荷回路ＣＬＣは、メモリセルＭＣと同じ導電型であるｎ型トランジスタＮ２１〜Ｎ２４を含む。トランジスタＮ２１およびＮ２２は、センスノードＳＮと第２の電源ＶＢＬＬとの間に直列に接続されている。トランジスタＮ２３およびＮ２４は、センスノードＢＳＮと第２の電源ＶＢＬＬとの間に直列に接続されている。トランジスタＮ２１およびＮ２３の各ゲートは、電圧Ｖｂｉａｓに共通に接続されている。トランジスタＮ２２およびＮ２４の各ゲートは、信号ＬＯＡＤＯＮに接続されている。トランジスタＮ２１およびＮ２３の各サイズ（チャネル幅）は互いに等しく、かつ、トランジスタＮ２２およびＮ２４のサイズよりも小さい。
【００６１】
第２の実施形態では、電流負荷回路はカレントミラー接続されてはいない。しかし、トランジスタＮ２１およびＮ２３の各ゲートが共通に接続されている。よって、このセンスアンプＳＡは、トランジスタＮ２１およびＮ２３によって制御された等しい電流をセンスノードＳＮおよびＢＳＮに流すことができる。
【００６２】
電圧Ｖｂｉａｓは、トランジスタＮ２１およびＮ２３をともに飽和状態で動作させて等しい電流を流すために用いられる一定の電圧である。第２の実施形態によるＦＢＣメモリ２００の他の動作は、第１の実施形態によるＦＢＣメモリ１００の動作とほぼ同じである。
【００６３】
これにより、第２の実施形態は、第１の実施形態と同様の効果を有する。さらに、第２の実施形態による電流負荷回路ＣＬＣは、第１の実施形態によるカレントミラー回路ＣＭＣよりもトランジスタ数が２つ少ない。本実施形態は、ダイナミック型センスアンプ構成を有し、センスアンプＳＡは、ビット線対ごとに設けられている。従って、センスアンプＳＡ内の構成を少しでも簡単化することは、メモリ装置全体のサイズを小さくするために非常に有効である。
【００６４】
（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従ったＦＢＣメモリのセンスアンプＳＡの回路図である。センスアンプＳＡ以外の構成は、図１に示したものと同様であるのでその説明を省略する。
【００６５】
第３の実施形態は、電流負荷回路ＣＬＣ２の構成が第２の実施形態における電流負荷回路ＣＬＣの構成と異なる。第３の実施形態のその他の構成は、第２の実施形態と同様である。
【００６６】
電流負荷回路ＣＬＣ２は、メモリセルＭＣと同じ導電型であるｎ型トランジスタＮ３１およびＮ３２を含む。トランジスタＮ３１は、センスノードＳＮと第２の電源ＶＢＬＬとの間に接続されている。トランジスタＮ３２は、センスノードＢＳＮと第２の電源ＶＢＬＬとの間に接続されている。トランジスタＮ３１およびＮ３２の各ゲートは、信号ＬＯＡＤＯＮに共通に接続されている。トランジスタＮ３１およびＮ３２の各サイズ（チャネル幅）は互いに等しい。
【００６７】
電流負荷回路ＣＬＣ２では、トランジスタＮ３１およびＮ３２の各ゲートが共通に接続されている。よって、このセンスアンプＳＡは、トランジスタＮ３１およびＮ３２によって制御された等しい電流をセンスノードＳＮおよびＢＳＮに流すことができる。即ち、第３の実施形態における信号ＬＯＡＤＯＮは、低レベルから図１２に示すＶｂｉａｓのレベルまで上昇し、トランジスタＮ３１およびＮ３２に等しい電流を流すように駆動される。
【００６８】
第３の実施形態によるＦＢＣメモリ３００の動作は、第１の実施形態によるＦＢＣメモリ１００の動作とほぼ同じである。尚、トランジスタＮ３１およびＮ３２の動作は、第２の実施形態のトランジスタＮ２１およびＮ２３の動作と同じでよい。
【００６９】
これにより、第３の実施形態は、第１の実施形態と同様の効果を有する。さらに、第３の実施形態による電流負荷回路ＣＬＣ２は、第２の実施形態による電流負荷回路ＣＬＣよりもトランジスタ数がさらに２つ少ない。従って、第３の実施形態は、さらに、ＦＢＣメモリのチップサイズを小さくすることができる。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ１００の部分的回路図。
【図２】センスアンプＳＡの構成を示す回路図。
【図３】第１の実施形態によるＦＢＣメモリ１００の動作を示すタイミング図。
【図４】第１の実施形態によるＦＢＣメモリ１００の動作を示すタイミング図。
【図５】第１の実施形態によるＦＢＣメモリ１００の動作を示すタイミング図。
【図６】第１の実施形態によるＦＢＣメモリ１００の動作を示すタイミング図。
【図７】第１の実施形態によるＦＢＣメモリ１００の動作を示すタイミング図。
【図８】第１の実施形態によるＦＢＣメモリ１００の動作を示すタイミング図。
【図９】データ読出し時におけるＦＢＣメモリ１００の一部の等価回路図。
【図１０】経路Ｐａｓｓ２のＩ−Ｖ特性を示すグラフ。
【図１１】経路Ｐａｓｓ１のＩ−Ｖ特性を示すグラフ。
【図１２】本発明に係る第２の実施形態に従ったＦＢＣメモリのセンスアンプＳＡの回路図。
【図１３】本発明に係る第３の実施形態に従ったＦＢＣメモリのセンスアンプＳＡの回路図。
【符号の説明】
【００７１】
１００  ＦＢＣメモリ
ＭＣ  メモリセル
ＤＣ  ダミーセル
ＥＣ  イコライジング用セル
ＷＬＬ０〜ＷＬＬ２５５  ワード線
ＢＬＬ  データビット線
ＢＢＬＬ  基準ビット線
ＳＮ  データセンスノード
ＢＳＮ  基準センスノード
ＴＧＬ１，ＴＧＬ２  トランスファゲート
ＣＭＣ  電流負荷回路
Ｎ１〜Ｎ６  ｎ型ＦＥＴ
ＧＮＤ  第１の電源（グランド）
ＶＢＬＬ  第２の電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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