(57)【要約】【課題】半導体装置内の回路内に占める容量素子の面積を縮小させ、それら容量素子と有機メモリを搭載した半導体装置の小型化を図る事を課題とする。【解決手段】有機メモリと、周辺回路に含まれ、有機メモリに用いられる有機化合物を含む層と同じ材料を誘導体とする容量素子を用いることを特徴としている。ここでいう周辺回路とは、共振回路、電源回路、昇圧回路、ＤＡコンバータや保護回路など、少なくとも容量素子を有する回路をいう。また、前記有機化合物を含む層と同じ材料層を誘電体とする容量素子の他に、同一基板上に、半導体を誘電体とする容量素子を設けてもよい。この場合、前記有機化合物を含む層と同じ材料層を誘電体とする容量素子と、前記半導体を誘電体とする容量素子は並列に接続されることが望ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一基板上に、メモリ部と、前記メモリ部と電気的に接続する周辺回路とを有し、
前記メモリ部は、第１の方向に延びたビット線と、前記第１の方向と垂直な第２の方向に延びたワード線と、前記ビット線を構成する第１の導電層と、有機化合物を含む層と、前記ワード線を構成する第２の導電層との積層構造からなる記憶素子を複数有し、
前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。
【請求項２】
同一基板上に、メモリ部と、前記メモリ部を制御する回路と、電源回路とを有し、
前記メモリ部は、第１の方向に延びたビット線と、前記第１の方向と垂直な第２の方向に延びたワード線と、前記ビット線を構成する第１の導電層と、有機化合物を含む層と、前記ワード線を構成する第２の導電層との積層構造からなる記憶素子を複数有し、
前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。
【請求項３】
同一基板上に、メモリ部と、前記メモリ部を制御する回路と、送受信回路とを有し、
前記メモリ部は、第１の方向に延びたビット線と、前記第１の方向と垂直な第２の方向に延びたワード線と、前記ビット線を構成する第１の導電層と、有機化合物を含む層と、前記ワード線を構成する第２の導電層との積層構造からなる記憶素子を複数有し、
前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。
【請求項４】
同一基板上に、メモリ部と、前記メモリ部と電気的に接続する周辺回路とを有し、
前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、
複数の前記メモリセルからなるメモリセルアレイとを有し、
前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第１の導電層と、前記第１の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第２の導電層とを有し、
前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。
【請求項５】
同一基板上に、メモリ部と、前記メモリ部を制御する回路と、電源回路とを有し、
前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、
複数の前記メモリセルからなるメモリセルアレイとを有し、
前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第１の導電層と、前記第１の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第２の導電層とを有し、
前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。
【請求項６】
同一基板上に、メモリ部と、前記メモリ部を制御する回路と、送受信回路とを有し、
前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、
複数の前記メモリセルからなるメモリセルアレイとを有し、
前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第１の導電層と、前記第１の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第２の導電層とを有し、
前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記有機化合物を含む層と同じ材料を誘電体とする第１の容量素子と、前記同一基板上に、半導体を誘電体とする第２の容量素子を有していることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記有機化合物を含む層と同じ材料を誘電体とする第１の容量素子と、前記半導体を誘電体とする第２の容量素子は並列に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記有機化合物を含む層と同じ材料を誘電体とする第１の容量素子の一方の電極は、前記第２の導電層と同じ材料であることを特徴とする半導体装置。
【請求項１０】
請求項１または請求項９において、
前記第１の導電層と前記有機化合物を含む層との間、または前記有機化合物を含む層と前記第２の導電層との間に整流性を有する素子が設けられていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記整流性を有する素子は、ゲート電極とドレイン電極を接続したトランジスタであることを特徴とする半導体装置。
【請求項１２】
絶縁表面上に、記憶素子を有するメモリ部と、前記メモリ部と電気的に接続する周辺回路と、前記周辺回路は容量素子を有する半導体装置の作製方法であり、
前記絶縁表面上に、下から順に第１の導電層、有機化合物を含む層、第２の導電層を形成し、
前記有機化合物を含む層を、前記容量素子の誘電体の層に用いることを特徴とする半導体装置の作製方法。
【請求項１３】
絶縁表面を有する基板上に、トランジスタを有するメモリ部と、第１の容量素子を有し、且つ、前記メモリ部と電気的に接続する周辺回路と、前記周辺回路は第２の容量素子を有する半導体装置の作製方法であり、
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層を有するトランジスタと、前記半導体層を有する第１の容量素子とを形成し、
前記トランジスタと電気的に接続する第１の導電層を形成し、
前記第１の導電層上に有機化合物を含む層を形成し、
前記第１の導電層と重なる前記有機化合物を含む層上に第２の導電層を形成し、
前記有機化合物を含む層を、前記第２の容量素子の誘電体の層に用いることを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１３において、
前記第１の容量素子と、前記第２の容量素子は並列に接続されていることを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１２乃至請求項１４のいずれか一項において、
前記容量素子の一方の電極は、前記第２の導電層と同じ材料を用いることを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１２乃至請求項１５のいずれか一項において、
前記第１の導電層と前記有機化合物を含む層との間または前記有機化合物を含む層と前記第２の導電層との間に整流性を有する素子が形成されていることを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１６において、
前記整流性を有する素子は、ゲート電極とドレイン電極を接続したトランジスタを用いることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、および半導体装置の作製方法に関する。特に、記憶回路および容量素子に有機化合物を用いることによりデータを記憶可能な半導体装置に関する。
【背景技術】
【０００２】
近年、個々の対象物にＩＤ（個体識別番号）を与えることで、その対象物の履歴等の情報を明確にし、生産・管理等に役立てるといった個体認識技術が注目されている。その中でも、非接触でデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置として、特に、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）、無線タグ、電子タグ、無線チップともよばれる）等が企業内、市場等で導入され始めている。
【０００３】
これらの半導体装置の多くは、シリコン（Ｓｉ）等の半導体基板を用いた回路（以下、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとも記す）とアンテナとを有し、当該ＩＣチップは記憶回路（以下、メモリとも記す）や制御回路等から構成されている。また、有機化合物を用いた有機薄膜トランジスタ（以下、ＴＦＴとも記す）や有機メモリ等を有する制御回路や記憶回路等を搭載した半導体装置の開発が盛んに行われている。
【０００４】
例えば、有機メモリを用いた例として、特許文献１がある。また例えば、ＲＦＩＤの例として、特許文献２がある。
【特許文献１】特開平７−２２６６９号公報
【特許文献２】特開２０００−２９９４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記半導体装置を構成する回路で用いられる容量素子としては、基板上に形成したトランジスタのソース電極とドレイン電極を接続し、半導体層とゲート電極間に生じる容量を利用することが多い。この場合、他のトランジスタと同時に作りこめるという利点があるが、その反面、容量の面積が半導体装置の面積に占める割合が大きく、削減が困難という問題点があった。
【０００６】
また、整流能力や昇圧機能の向上のために容量を増大させようとした場合、半導体層とゲート電極を用いた容量では容量の増大がそのまま半導体装置の面積の増大に直結することになる。しかし、特にＲＦＩＤに用いられる半導体装置はできる限り小型化することが望ましく、半導体装置に占める容量素子の縮小化、もしくは容量の増大が期待される。
【０００７】
本発明はその点を鑑みてなされたものであり、半導体装置内の回路内に占める容量素子の面積を縮小させ、それら容量素子と有機メモリを搭載した半導体装置の小型化を図る事、もしくは半導体装置の面積を増大させることなく回路内の容量を増加させて機能の向上を図る事を目的とする。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて、多層配線層を有する集積回路や、プロセッサチップ（無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）などの半導体装置を作製することができる。
【課題を解決するための手段】
【０００８】
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部と電気的に接続する周辺回路とを有し、前記メモリ部は、第１の方向に延びたビット線と、前記第１の方向と垂直な第２の方向に延びたワード線と、前記ビット線を構成する第１の導電層と、有機化合物を含む層と、前記ワード線を構成する第２の導電層との積層構造からなる記憶素子を複数有し、前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。
【０００９】
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、電源回路とを有し、前記メモリ部は、第１の方向に延びたビット線と、前記第１の方向と垂直な第２の方向に延びたワード線と、前記ビット線を構成する第１の導電層と、有機化合物を含む層と、前記ワード線を構成する第２の導電層との積層構造からなる記憶素子を複数有し、前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。
【００１０】
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、送受信回路とを有し、前記メモリ部は、第１の方向に延びたビット線と、前記第１の方向と垂直な第２の方向に延びたワード線と、前記ビット線を構成する第１の導電層と、有機化合物を含む層と、前記ワード線を構成する第２の導電層との積層構造からなる記憶素子を複数有し、前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。
【００１１】
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部と電気的に接続する周辺回路とを有し、前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、複数の前記メモリセルからなるメモリセルアレイとを有し、前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第１の導電層と、前記第１の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第２の導電層とを有し、前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。
【００１２】
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、電源回路とを有し、前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、複数の前記メモリセルからなるメモリセルアレイとを有し、前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第１の導電層と、前記第１の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第２の導電層とを有し、前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。
【００１３】
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、送受信回路とを有し、前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、複数の前記メモリセルからなるメモリセルアレイとを有し、前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第１の導電層と、前記第１の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第２の導電層とを有し、前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。
【００１４】
上記構成において、前記有機化合物を含む層と同じ材料を誘電体とする第１の容量素子と、同一基板上に、半導体を誘電体とする第２の容量素子を有していてもよい。なお、前記有機化合物を含む層と同じ材料を誘電体とする第１の容量素子と、前記半導体を誘電体とする第２の容量素子は並列に接続されていることが望ましい。また、前記有機化合物を含む層と同じ材料を誘電体とする第１の容量素子の一方の電極に、前記第２の導電層と同じ材料を用いてもよい。
【００１５】
なお、上記構成において、前記第１の導電層と前記有機化合物を含む層との間、または前記有機化合物を含む層と前記第２の導電層との間に整流性を有する素子が設けてもよく、前記整流性を有する素子としては、ゲート電極とドレイン電極を接続したトランジスタがある。
【００１６】
本発明の一つは、絶縁表面上に、記憶素子を有するメモリ部と、前記メモリ部と電気的に接続する周辺回路と、前記周辺回路は容量素子を有する半導体装置の作製方法であり、前記絶縁表面上に、下から順に第１の導電層、有機化合物を含む層、第２の導電層を形成し、前記有機化合物を含む層を、前記容量素子の誘電体の層に用いることを特徴としている。
【００１７】
本発明の一つは、絶縁表面を有する基板上に、トランジスタを有するメモリ部と、第１の容量素子を有し、且つ、前記メモリ部と電気的に接続する周辺回路と、前記周辺回路は第２の容量素子を有する半導体装置の作製方法であり、絶縁表面を有する基板上に第１の半導体層および第２の半導体層を形成し、前記第１の半導体層を有するトランジスタと、前記第２の半導体層を有する第１の容量素子とを形成し、前記トランジスタと電気的に接続する第１の導電層、前記第１の導電層上に有機化合物を含む層を形成し、前記第１の導電層と重なる前記有機化合物を含む層上に第２の導電層を形成し、前記有機化合物を含む層を、前記第２の容量素子の誘電体の層に用いることを特徴としている。
【００１８】
上記構成において、前記第１の容量素子と、前記第２の容量素子は並列に接続されていることが望ましい。また、前記容量素子の一方の電極に、前記第２の導電層と同じ材料を用いてもよい。
【００１９】
なお、上記構成において、前記第１の導電層と前記有機化合物を含む層との間または前記有機化合物を含む層と前記第２の導電層との間に整流性を有する素子が設けられていてもよい。前記整流性を有する素子としては、ゲート電極とドレイン電極を接続したトランジスタがある。
【００２０】
なお、有機メモリとは、一対の導電層間に有機化合物を有する層を挟んで設けたものをいう。本発明は、有機メモリに用いられる有機化合物を含む層と同じ材料を誘導体とする容量素子を用いることを特徴としている。本明細書中の周辺回路とは、共振回路、電源回路、昇圧回路、ＤＡコンバータや保護回路など、少なくとも容量素子を有する回路をいう。また、前記有機化合物を含む層と同じ材料を誘電体とする容量素子の他に、同一基板上に、半導体を誘電体とする容量素子を設けてもよい。この場合、前記有機化合物を含む層と同じ材料を誘電体とする容量素子と、半導体を誘電体とする容量素子は並列に接続されることが望ましい。
【発明の効果】
【００２１】
本発明により、特殊なプロセスを用いず、またプロセスを特に増加させることもなく、安価かつ容易に形成可能な有機メモリを搭載した半導体装置を得ることができる。
【００２２】
従来のトランジスタと同一の半導体層を誘電体とした容量素子ではゲート絶縁膜と半導体層の重なる面積でしか実効的な容量にならない。それに対して、有機メモリに用いられる有機化合物を含む層を用いた容量素子は、トランジスタなどの素子や配線などの直上に形成できるなど配置に要する面積のほとんどが容量に寄与できるため、半導体装置内の回路内に占める容量素子の面積を縮小させることができる。
【００２３】
また、本発明に係る有機化合物を含む層に、誘電率の高い材料を選択的に用いることで、容量素子の単位面積当たりの容量値を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本実施の形態では、二つの導電層の間に有機化合物を含む層が設置された記憶素子と、二つの導電層の間に前記記憶素子と同じ有機化合物を含む層が設置された容量素子とからなる半導体装置の一構成例に関して図面を用いて説明する。
【００２６】
本発明に係わる半導体装置は、図１に示すように、基板１００上に形成された記憶素子１０８と、容量素子１０９とが設けられている。
【００２７】
図１に示す記憶素子１０８は第１の導電層１０１と有機化合物を含む層１０４と第２の導電層１０６とが積層されて形成される。また、容量素子１０９は第１の導電層１０２と記憶素子部と同一の材料を用いた有機化合物を含む層１０５と第２の導電層１０７とが積層されて形成される。隔壁層１１０ａ、１１０ｂ、１１０ｃは第１の導電層１０１と第２の導電層１０６、あるいは第１の導電層１０２と第２の導電層１０７とが直接接触されることを防ぐ働きを持つ。
【００２８】
第１の導電層１０１、１０２、１０３と、有機化合物を含む層１０４、１０５と、第２の導電層１０６、１０７と、隔壁層１１０ａ、１１０ｂ、１１０ｃとはそれぞれ同一のプロセスで形成することができる。したがって、記憶素子１０８と容量素子１０９とは同一のプロセスでそれぞれの層を同時に形成することが可能である。
【００２９】
上記の構成において、第１の導電層１０１、１０２、１０３と、第２の導電層１０６、１０７には、導電性の高い元素や化合物等用いる。代表的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等から選ばれた一種の元素または当該元素を複数含む合金からなり、単層または積層構造を用いることができる。上記元素を複数含んだ合金としては、例えば、ＡｌとＴｉを含んだ合金Ａｌ、ＴｉとＣを含んだ合金、ＡｌとＮｉを含んだ合金、ＡｌとＣを含んだ合金、ＡｌとＮｉとＣを含んだ合金またはＡｌとＭｏを含んだ合金等を用いることができる。上記材料は蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。例えば、Ａｇを液滴吐出法で形成したり、Ａｌを蒸着法により形成することができる。
【００３０】
また、第１の導電層１０１、１０２、１０３、第２の導電層１０６、１０７のうち、一方または両方が透光性を有するように設けてもよい。透光性を有する導電層は、透明な導電性材料を用いて形成するか、または、透明な導電性材料でなくても光を透過する厚さで形成する。透明な導電性材料としては、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ及び酸化珪素を含むインジウム錫酸化物（以下、ＩＴＳＯと記す）や、酸化珪素を含んだ酸化インジウムに、さらに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。
【００３１】
有機化合物を含む層１０４、１０５は有機化合物、電気的作用により導電性が変化する有機化合物、または有機化合物と無機化合物とが混合してなる層で形成する。有機化合物を含む層１０４、１０５は、単層で設けてもよいし、複数の層を積層させて設けてもよい。また、電気的作用により導電性が変化する有機化合物からなる層を積層させて設けてもよい。
【００３２】
有機化合物を含む層１０４、１０５を構成することが可能な有機化合物としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機樹脂等である。
【００３３】
また、有機化合物を含む層１０４、１０５を構成することが可能な、電気的作用により導電性が変化する有機化合物としては、正孔輸送性を有する有機化合物材料又は電子輸送性を有する有機化合物材料等である。
【００３４】
正孔輸送性を有する有機化合物材料としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。
【００３５】
電子輸送性を有する有機化合物材料としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。
【００３６】
さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。
【００３７】
作製法としては、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、有機化合物と無機化合物とを含む混合層は、各々の材料を同時に成膜することにより形成することができ、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。また塗布法や、液滴吐出法、印刷法（スクリーン印刷やオフセット印刷など選択的にパターン形状で形成される方法）などを用いることもできる。
【００３８】
また、有機化合物を含む層１０４、１０５に誘電率の高い材料を用いることで、容量素子１０９の単位面積当たりの容量値を向上させることができる。
【００３９】
隔壁層１１０ａ、１１０ｂ、１１０ｃとしては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フッ化アリレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる。また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）を用いることもできる。塗布法で得られるＴＯＦ膜やＳＯＧ膜なども用いることができる。
【００４０】
また、液滴吐出法により、導電層、絶縁層などを、組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしたりしてもよい。プレスする時に、加熱工程を行っても良い。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、ＣＭＰ法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。
【００４１】
複数の有機化合物層を用いて記憶素子部および容量素子を形成した例を図１３に示す。
【００４２】
図１３では、記憶素子１０８は第１の導電層１０１上に第１の有機化合物を含む層１１３が形成され、第１の有機化合物層を含む層１１３の上に第１の有機化合物を含む層１１３を覆う形状で第２の有機化合物を含む層１１４が形成され、第２の有機化合物を含む層１１４の上に第２の導電層１０６が形成されている。また、容量素子１０９は第１の導電層１０２上に第１の有機化合物を含む層１１５が形成され、第１の有機化合物を含む層１１５の上に第１の有機化合物を含む層１１５を覆う形状で第２の有機化合物を含む層１１６が形成され、第２の有機化合物を含む層１１６の上に第２の導電層１０７が形成されている。
【００４３】
また、記憶素子、容量素子のどちらか一方を積層とする場合は、１層目の有機化合物を含む層と第２の導電層の間に、選択的に２層目の有機化合物を含む層を形成してもよい。
【００４４】
また、本実施の形態の上記構成において、記憶素子１０８の第１の導電層１０１と有機化合物を含む層１０４との間に、整流性を有する素子を設けてもよい。整流性を有する素子としては、ゲート電極とドレイン電極を接続したトランジスタ、またはダイオードである。このように、整流性があるダイオードを設けることにより、１つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。なお、整流性を有する素子は、有機化合物を含む層１０４と第２の導電層１０６との間に設けてもよい。
【００４５】
隔壁層１１０ａ、１１０ｂ、１１０ｃは前述したように、第１の導電層１０１と第２の導電層１０６、あるいは第１の導電層１０２と第２の導電層１０７とが直接接触されることを防ぐ働きを持つが、第１の導電層の膜厚が十分薄く、端など段差が生じる領域において有機化合物を含む層が断裂するおそれがない場合には隔壁層１１０ａ、１１０ｂ、１１０ｃの一部もしくはすべてを除くことができる。
【００４６】
隔壁層を用いない構成をとった半導体装置の構成例を図２（Ａ）に示す。図２（Ａ）では、記憶素子１０８は第１の導電層１０１の全面を有機化合物を含む層１０４で覆うように形成され、さらに第２の導電層１０６が覆うように形成されている。容量素子１０９も同様に、第１の導電層１０２を有機化合物を含む層１０５で覆い、さらに第２の導電層１０７が覆うように形成されている。隔壁層を形成しないことによりプロセスの簡略化に寄与する。
【００４７】
なお、第２の導電層１０６と１０７とは通常電気的に切り離されているが、記憶素子部の電極の一方と容量素子の一端とが同一の電位で用いることができるような場合には、第２の導電層１０６と１０７とを接続してもよい。
【００４８】
このような構成をとった半導体装置の構成例を図２（Ｂ）に示す。図２（Ｂ）では、記憶素子１０８と容量素子１０９を形成する有機化合物を含む層と第２の導電層を共通して用いたものであり、記憶素子１０８では第１の導電層１０１と有機化合物を含む層１１２と第２の導電層１１１との積層構造をとり、容量素子１０９では第１の導電層１０２と有機化合物を含む層１１２と第２の導電層１１１との積層構造をとる。記憶素子部の電極の一方と容量素子の一端とが同一の電位で用いることができるような場合にはこのような構成をとってもよい。
【００４９】
このような構成をとることにより、プロセスを増やすことなく同一基板上に記憶素子と容量素子とを同時に形成することが可能となる。
【００５０】
（実施の形態２）
本実施の形態では、二つの導電層の間に有機化合物を含む層が設置された記憶素子と、二つの導電層の間に前記記憶素子と同じ有機化合物を含む層が設置された容量素子とからなる半導体装置の一構成例に関して実施の形態１とは異なる構成例を図面を用いて説明する。
【００５１】
図１では基板１００上に記憶素子１０８と容量素子１０９を設ける構成を示したが、これに限られず、図３に示すように、基板１００上にトランジスタ群２００を設け、その上に記憶素子１０８と容量素子１０９を形成してもよい。図３では、トランジスタ群２００の直上に容量素子１０９を形成し、電極の一端を配線１５０と接続した構成を示している。これにより容量素子１０９はトランジスタ群２００と配線１５０間の容量として働く。
【００５２】
トランジスタ群２００は図３では薄膜トランジスタ（ＴＦＴ）を設けているが、これは一例であって公知のものであれば、どのような構成を用いてもよい。例えばＣＭＯＳトランジスタや電界効果トランジスタなどを用いることができる。また、トランジスタ群２００に含まれる半導体層の構造もどのようなものを用いてもよく、例えば不純物領域（ソース領域、ドレイン領域、ＬＤＤ領域を含む）を形成してもよいし、ｐチャネル型またはｎチャネル型のどちらで形成してもよい。
【００５３】
また、用いられるトランジスタのチャネル形成領域は、一つで形成されるシングルゲート構造でもよいし、二つで形成されるダブルゲート構造または三つで形成されるトリプルゲート構造であってもよい。本発明とシングルゲート構造を組み合わせて用いることにより、さらに微細化された半導体装置を得ることができる。また、本発明とダブルゲートまたはトリプルゲート構造を組み合わせることにより、オフ電流のばらつきをさらに低減することができ、信頼性の高い半導体装置を得ることができる。
【００５４】
また、ゲート電極の側面と接するように絶縁層（サイドウォール）を形成してもよいし、ソース、ドレイン領域とゲート電極の一方または両方にシリサイド層を形成してもよい。シリサイド層の材料としては、ニッケル、タングステン、モリブデン、コバルト、白金等を用いることができる。
【００５５】
なお、ここでは、トランジスタ群２００上に記憶素子１０８と容量素子１０９を形成した例を示したが、記憶素子１０８と容量素子１０９と、トランジスタ群２００とを別工程で作製し、導電性フィルムなどを用いて貼りあわせて設けてもよい。
【００５６】
また、図３ではトランジスタ群２００の直上に容量素子１０９を形成し接続した例を示したが、容量素子に接続するものはトランジスタに限られず、配線でもよい。配線の直上に容量素子を形成し接続した例を図４に示す。
【００５７】
図４では配線２５０の直上に容量素子１０９を形成し、容量素子１０９の第２の導電層は第１の導電層１０３を介して配線１５０に接続された構成をとっている。これにより、容量素子１０９は配線１５０と配線２５０間の容量として働く。
【００５８】
さらに、容量素子を形成する領域は直接接続するトランジスタや配線の上である必要はなく、任意に決定することができる。図５はトランジスタ３００およびトランジスタ群３１０上に記憶素子１０８と容量素子１０９とを形成した例を示した図である。図５において容量素子１０９は、容量素子１０９とは接続されていないトランジスタ群３１０の直上で形成されている。
【００５９】
同様に、容量素子と直接接続しない配線の直上にも容量素子を形成することは可能である。図６は配線１５０、３５０、３５１、３５２、および３５３上に記憶素子１０８と容量素子１０９とを形成した例を示した図である。図６において容量素子１０９は、容量素子と１０９とは接続されていない配線３５１、３５２、３５３の直上で形成されている。
【００６０】
図５および図６のような構成をとることにより、本発明の容量素子は直接接続しない回路および配線の直上にも形成することが可能である。
【００６１】
このように、容量素子を本発明の形態のような構成とすることにより、半導体層とゲート電極を用いた従来の容量素子の全部もしくは一部を削減し、回路や配線上に配置することが可能となる。その結果、半導体装置の面積縮小化に寄与することができる。
【００６２】
（実施の形態３）
本実施の形態では、二つの導電層の間に有機化合物を含む層が設置された記憶素子と、二つの導電層の間に前記記憶素子と同じ有機化合物を含む層が設置された容量素子とからなる半導体装置の一構成例に関して実施の形態１および実施の形態２とは異なる構成例を図面を用いて説明する。
【００６３】
本発明による容量素子は、既存の容量素子と組み合わせることで容量の増加を図ることも可能である。図７は半導体層とゲートメタルを用いた従来の容量素子と本発明の容量素子を組み合わせた例である。
【００６４】
図７に示す例では、基板１００上に既存の容量素子４００を形成し、その上に記憶素子１０８と容量素子１０９が形成されている。容量素子４００は、従来使用されている容量素子であり、ＴＦＴのソース電極層とドレイン電極層と接続することで、半導体層とゲート電極間の容量を用いた容量素子として働く。
【００６５】
また、配線１５０と既存の容量素子４００内のゲート電極とを接続することにより、配線１５０と既存の容量素子４００のドレイン・ソース電極間に既存の容量素子４００の容量と容量素子１０９の容量とを足し合わせた容量が発生する。
【００６６】
このような構成をとることにより、容量素子と、半導体層とゲート電極を用いた従来の容量素子とを同時に用いることができる。そのため、従来よりもチップ面積を増やすことなく容量を増やすことができ、回路の機能向上を図ることが可能となる。
【００６７】
また、素子に掛かる電圧によって用いる容量素子を使い分けることも可能である。例えば、高電圧が発生し本発明による容量素子では破損するような領域での容量は既存の容量素子を用い、それ以外の低電圧を扱う領域での容量は本発明の容量素子を用いるというように、領域によって用いる容量素子を変えてもよい。
【００６８】
さらに、上記実施の形態と組み合わせることにより、従来の容量素子を削減しつつ本発明による容量素子を大幅に増やすことにより、チップ面積を縮小化させつつ機能向上を果たすことも可能である。
【００６９】
（実施の形態４）
本実施の形態では上記実施の形態で示す容量素子と有機メモリを形成し、アンテナを搭載したＲＦＩＤチップの構成例を図面を用いて説明する。
【００７０】
本実施の形態で示すＲＦＩＤチップは、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つは複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合、もう１つは複数の素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。
【００７１】
まず、複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合のＲＦＩＤチップの一構成例を、図面を用いて説明する。
【００７２】
図８はＲＦＩＤチップの概略を示した図である。図８に示すように、基板１１００上にアンテナ回路１１０１、クロック発生回路１１０４、電源回路１１０５、制御回路１１１２、メモリ回路１１１３を有する。アンテナ回路１１０１はアンテナ１１０２と共振容量１１０３を有し、電源回路１１０５は平滑化回路１１０６と昇圧回路１１０７を有する。さらに、平滑化回路１１０６は交流信号を整流するダイオード１１０８と平滑化容量１１０９を有し、昇圧回路１１０７は電圧を昇圧するためのダイオード群１１１０と容量素子群１１１１を有する。図示しないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００７３】
本発明により、共振容量１１０３、平滑化容量１１０９、容量素子群１１１１の一部もしくはすべて上記実施形態のように有機メモリを構成する導電層および有機化合物を用いた容量素子に置き換えることが可能である。
【００７４】
ただし、容量素子群１１１１の最終段のように記憶素子が破壊できるほどの高電圧がかかるような領域に本発明の構成を適用する場合には、有機メモリを構成する導電層および有機化合物を用いた容量素子が破壊されないような手段をとる必要がある。例えば該当部分の容量素子の絶縁層の膜厚を局所的に増やす、または該当部分の容量素子の絶縁層を他の絶縁層に置き換える、もしくは他の絶縁層を追加して形成する、などである。
【００７５】
もちろん、従来の容量素子と置き換えてもよく、使用領域に合わせた容量素子の置き換えは上記の例に限定はされず、チップ内の容量素子を備えた回路におけるすべての容量素子に対して適用することが可能であることは言うまでもない。
【００７６】
図９（Ａ）はアクティブマトリクス型で構成される記憶装置を有するＲＦＩＤチップの上面図であり、記憶素子の上部電極および本発明の容量素子における上部電極として用いられる導電層とアンテナとして機能する導電層とが形成される位置を上面から見た図である。図９（Ａ）では基板１０００上にメモリ１００１、アンテナ回路１００５、電源回路１００９を有する。図示しないが、これらの回路以外に制御回路、クロック発生回路を有し、データ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００７７】
メモリ１００１はメモリセル１００２を複数配置して構成されたメモリセルアレイ１００３を有し、メモリセルアレイ１００３を覆う形状で導電層１００４が形成される。アンテナ回路１００５はアンテナ１００６と共振容量１００７とを有し、共振容量１００７を覆う形状で導電層１００８が形成される。電源回路１００９は平滑化回路１０１０と昇圧回路１０１３を有する。平滑化回路１０１０はさらに平滑化回路１０１２を有し、平滑化回路１０１２を覆う形状で導電層１０１１が形成される。昇圧回路１０１３は容量１０１５、１０１７、１０１９、１０２１、１０２３を有し、それぞれの容量を覆う形状で導電層１０１４、１０１６、１０１８、１０２０、１０２２が形成される。
【００７８】
導電層１００４、１００８、１０１１、１０１４、１０１６、１０１８、１０２０、１０２２はすべて同一の材料であり、同一のプロセスで同時に形成される。
【００７９】
なお、アンテナ１００６は共振容量１００７と電源回路１００９とを囲むような形状になっているが、これは一例であって実際のアンテナの形状はこれに限定されない。また、形成した容量の数や形状、配置などの構成は一例であり、実際の容量の構成はこれに限定されない。
【００８０】
図９（Ｂ）に示すのはアクティブマトリクス型で構成される記憶装置の一構成例である。メモリセル１００２がマトリクス状に設けられたメモリセルアレイ１００３、カラムデコーダ１０７６ａと読み出し回路１０７６ｂとセレクタ１０７６ｃを有するビット線駆動回路１０７６、ロウデコーダ１０７４ａとレベルシフタ１０７４ｂを有するワード線駆動回路１０７４、書き込み回路等を有し外部とのやりとりを行うインターフェース１０７３を有している。なお、ここで示すメモリ１００１の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【００８１】
メモリセル１００２は、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第１の配線と、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第２の配線と、トランジスタ１０６０と、記憶素子１０６５とを有する。記憶素子１０６５は、一対の導電層の間に、有機化合物層が挟まれた構造を有する。
【００８２】
図９（Ａ）において、ＡＢ間の断面の構成を示した図が図１０である。図１０に、アクティブマトリクス型で構成される記憶装置を有する半導体装置を示す。基板５００上にトランジスタ５１０ａ、５１０ｂを有するトランジスタ部５３０と、トランジスタ５２０ａ、５２０ｂを有するトランジスタ部５４０と、トランジスタ５５０ａ、５５０ｂを有するトランジスタ部５６０と、絶縁層５０１ａ、５０１ｂ、５０８、５０９、５１１、５１６、５１４を含む素子形成層５３５が設けられ、素子形成層５３５の上方に記憶素子部５２５、記憶素子と同一の材料を用いて形成した容量素子５７０、アンテナとして機能する導電層５４３が設けられている。
【００８３】
なお、ここでは素子形成層５３５の上方に記憶素子部５２５、容量素子５７０、アンテナとして機能する導電層５４３を設けた場合を示しているが、この構成に限られず記憶素子部５２５、容量素子５７０、アンテナとして機能する導電層５４３を、素子形成層５３５の下方の層に設けることも可能である。
【００８４】
記憶素子部５２５は、記憶素子５１５ａ、５１５ｂで構成される。記憶素子５１５ａは、第１の導電層５０６ａ上に、隔壁層（絶縁層）５０７ａ、隔壁層（絶縁層）５０７ｂ、有機化合物を含む層５１２及び第２の導電層５１３が積層して構成される。記憶素子５１５ｂは、第１の導電層５０６ｂ上に、隔壁層（絶縁層）５０７ｂ、隔壁層（絶縁層）５０７ｃ、有機化合物を含む層５１２及び第２の導電層５１３が積層して設けられている。また、第２の導電層５１３を覆って保護膜として機能する絶縁層５１４が形成されている。
【００８５】
また、複数の記憶素子５１５ａ、５１５ｂが形成される第１の導電層５０６ａ、第１の導電層５０６ｂは、トランジスタ５１０ａ、トランジスタ５１０ｂそれぞれのソース電極層又はドレイン電極層に、接続されている。すなわち、記憶素子はそれぞれひとつのトランジスタに接続されている。また、有機化合物を含む層５１２が第１の導電層５０６ａ、５０６ｂおよび隔壁層（絶縁層）５０７ａ、５０７ｂ、５０７ｃを覆うように全面に形成されているが、各メモリセルに選択的に形成されていてもよい。なお、記憶素子５１５ａ、５１５ｂは上記実施の形態で示した材料または作製方法を用いて形成することができる。
【００８６】
第１の導電層５０６ａ、５０６ｂ、および第２の導電層５１３に電圧を印加することにより、有機化合物を含む層５１２に電流が流れる。よって、ジュール熱によって有機化合物を含む層５１２の温度は上昇して、流動化し、流動性を有する組成物は固体状態の形状を維持せずに移動する。よって、有機化合物を含む層５１２の膜厚は不均一となり、有機化合物を含む層５１２が変形し、第１の導電層５０６ａ、５０６ｂと第２の導電層５１３とが短絡する。よって、電圧印加前後での記憶素子の導電性が変化する。
【００８７】
データの読み出しは各記憶素子における導電性の変化を読み出すことで行われる。読み出し方法の一例として図１２を用いて説明する。
【００８８】
図１２（Ａ）は、アクティブマトリクス型の記憶素子およびその駆動回路の模式図であり、ワード線駆動回路７２４、ビット線駆動回路７２６、そしてビット線Ｂｘとワード線Ｗｙが接続された記憶素子部７２１から構成される。ビット線駆動回路７２６の中にはカラムデコーダ７２６ａと読み出し回路７２６ｂとセレクタ７２６ｃとを有する。また、読み出し回路７２６ｂはセンスアンプ７４７と抵抗素子７４６を有する。なお、ここで示す構成はあくまで一例であり、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【００８９】
図１２（Ｂ）は、記憶素子部に「０」のデータの書き込みを行った記憶素子部の電流電圧特性７０１と、「１」のデータの書き込みを行った記憶素子部の電流電圧特性７０２と、抵抗素子７４６の電流電圧特性７０３を示しており、ここでは抵抗素子７４６としてトランジスタを用いた場合を示す。また、データを読み出す際の動作電圧として、第１の導電層５０６ａと第２の導電層５１３の間に３Ｖを印加した場合について説明する。
【００９０】
図１２において、「０」のデータの書き込みが行われた記憶素子部を有するメモリセルでは、記憶素子部の電流電圧特性７０１とトランジスタの電流電圧特性７０３との交点７０４が動作点となり、このときのノードαの電位はＶ２（Ｖ）となる。ノードαの電位はセンスアンプ７４７に供給され、当該センスアンプ７４７において、上記メモリセルが記憶するデータは、「０」と判別される。
【００９１】
一方、「１」のデータの書き込みが行われた記憶素子部を有するメモリセルでは、記憶素子部の電流電圧特性７０２とトランジスタの電流電圧特性７０３との交点７０５が動作点となり、このときのノードαの電位はＶ１（Ｖ）（Ｖ１＞Ｖ２）となる。ノードαの電位はセンスアンプ７４７に供給され、当該センスアンプ７４７において、上記メモリセルが記憶するデータは、「１」と判別される。
【００９２】
このように、記憶素子部７２１の抵抗値に従って、抵抗分割された電位を読み取ることによって、メモリセルに記憶されたデータを判別することができる。
【００９３】
また、記憶素子５１５ａにおいて、第１の導電層５０６ａと有機化合物を含む層５１２、もしくは有機化合物を含む層５１２と第２の導電層５１３との間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。例えば、Ｎ型半導体層およびＰ型半導体層を積層させて設けられたＰＮ接合ダイオードを用いることができる。このように、整流性があるダイオードを設けることにより、１つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。なお、ダイオードを設ける場合、ＰＮ接合を有するダイオードではなく、ＰＩＮ接合を有するダイオードやアバランシェダイオード等の、他の構成のダイオードを用いてもよい。なお、記憶素子５１５ｂにおいても同様である。
【００９４】
容量素子５７０は、第１の導電層５０６ａ、５０６ｂと同一の層で形成された第１の導電層５６１上に、隔壁層（絶縁層）５０７ｄ、隔壁層（絶縁層）５０７ｅ、有機化合物を含む層５１２と同一の層で形成された有機化合物を含む層５６２及び第２の導電層５１３と同一の層で形成された第２の導電層５６３が積層して設けられている。また、第２の導電層５６３を覆って保護膜として機能する絶縁層５１４が形成され。さらに、第２の導電層５６３は、第１の導電層５６１とは分離された導電層５６４を通して配線５６５と接続され、配線５６５を通して他の回路に接続される。このような構造をとることにより、トランジスタや配線の直上に容量素子を配することが可能となる。
【００９５】
アンテナとして機能する導電層５４３は第２の導電層５１３と同一の層で形成された導電層５４２上に設けられている。なお、第２の導電層５１３と同一の層でアンテナとして機能する導電層を形成してもよい。また、導電層５４２は、第１の導電層５０６ａ、５０６ｂと同一の層で形成された導電層５４１上に設けられている。導電層５４１は、トランジスタ５２０ａのソース電極層又はドレイン電極層に接続されている。
【００９６】
アンテナとして機能する導電層５４３の材料としては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層５４３の形成方法は、蒸着、スパッタ、ＣＶＤ法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。
【００９７】
素子形成層５３５に含まれるトランジスタ５１０ａ、５１０ｂ、５２０ａ、５２０ｂ、５５０ａ、５５０ｂは、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴまたはこれらを組み合わせたＣＭＯＳで設けることができる。また、トランジスタ５１０ａ、５１０ｂ、５２０ａ、５２０ｂ、５５０ａ、５５０ｂに含まれる半導体層の構造もどのようなものを用いてもよく、例えば不純物領域（ソース領域、ドレイン領域、ＬＤＤ領域を含む）を形成してもよいし、ｐチャネル型またはｎチャネル型のどちらで形成してもよい。また、ゲート電極の側面と接するように絶縁層（サイドウォール）を形成してもよいし、ソース、ドレイン領域とゲート電極の一方または両方にシリサイド層を形成してもよい。シリサイド層の材料としては、ニッケル、タングステン、モリブデン、コバルト、白金等を用いることができる。
【００９８】
また、素子形成層５３５に含まれるトランジスタ５１０ａ、５１０ｂ、５２０ａ、５２０ｂ、５５０ａ、５５０ｂは、半導体層も非晶質半導体、結晶性半導体、多結晶半導体、微結晶半導体など様々な半導体を用いることができ、構成する半導体層を有機化合物で形成する有機トランジスタで設けてもよい。この場合、基板５００としてプラスチック等の可撓性を有する基板上に、直接印刷法や液滴吐出法等を用いて有機トランジスタからなる素子形成層５３５を形成することができる。印刷法や液滴吐出法等を用いて形成することによってより低コストで半導体装置を作製することが可能となる。
【００９９】
また、素子形成層５３５、記憶素子５１５ａ、５１５ｂ、容量素子５７０、アンテナとして機能する導電層５４３は、上述したように蒸着、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法等を用いて形成することができる。なお、各領域によって異なる方法を用いて形成してもかまわない。例えば、高速動作が必要とされるトランジスタは基板上にＳｉ等からなる半導体層を形成した後に熱処理により結晶化させて設け、その後、素子形成層の上方にスイッチング素子として機能するトランジスタを印刷法や液滴吐出法を用いて有機トランジスタとして設けることができる。
【０１００】
なお、トランジスタに接続するセンサを設けてもよい。センサとしては、温度、湿度、照度、ガス（気体）、重力、圧力、音（振動）、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサは、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。
【０１０１】
次に、複数の素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合の半導体装置の一構成例に関して図１１を用いて説明する。
【０１０２】
図１１に、アクティブマトリクス型の記憶装置を有する半導体装置を示す。基板６００上にトランジスタ６１０ａ、６１０ｂを有するトランジスタ部６３０と、トランジスタ６２０ａ、トランジスタ６２０ｂを有するトランジスタ部６４０と、トランジスタ６５０ａ、トランジスタ６５０ｂを有するトランジスタ部６６０と、絶縁層６０１ａ、６０１ｂ、６０８、６０９、６１１、６１６、６１４を含む素子形成層６３５が設けられている。また、素子形成層６３５の上方に記憶素子部６２５、記憶素子の材料を用いて形成した容量素子６７０が設けられている。さらに、基板６４６に設けられたアンテナとして機能する導電層６４３が素子形成層６３５と接続するように設けられている。
【０１０３】
なお、ここでは素子形成層６３５の上方に記憶素子部６２５またはアンテナとして機能する導電層６４３を設けた場合を示しているが、この構成に限られず記憶素子部６２５、容量素子６７０、アンテナとして機能する導電層６４３を素子形成層６３５の下方に設けることも可能である。
【０１０４】
記憶素子部６２５は、記憶素子６１５ａ、６１５ｂで構成され、記憶素子６１５ａは第１の導電層６０６ａ上に、隔壁層（絶縁層）６０７ａ、隔壁層（絶縁層）６０７ｂ、有機化合物を含む層６１２及び第２の導電層６１３が積層して構成され、記憶素子６１５ｂは、第１の導電層６０６ｂ上に、隔壁層（絶縁層）６０７ｂ、隔壁層（絶縁層）６０７ｃ、有機化合物を含む層６１２及び第２の導電層６１３が積層して設けられている。また、第２の導電層６１３を覆って保護膜として機能する絶縁層６１４が形成されている。
【０１０５】
また、複数の記憶素子６１５ａ、６１５ｂが形成される第１の導電層６０６ａ、第１の導電層６０６ｂは、トランジスタ６１０ａ、トランジスタ６１０ｂそれぞれのソース電極層又はドレイン電極層に、接続されている。すなわち、記憶素子はそれぞれひとつのトランジスタに接続されている。また、有機化合物を含む層６１２が第１の導電層６０６ａ、６０６ｂおよび隔壁層（絶縁層）６０７ａ、６０７ｂ、６０７ｃを覆うように全面に形成されているが、各メモリセルに選択的に形成されていてもよい。なお、記憶素子６１５ａ、６１５ｂは上記実施の形態で示した材料または作製方法を用いて形成することができる。
【０１０６】
第１の導電層６０６ａ、６０６ｂと、第２の導電層６１３に電圧を印加することにより、有機化合物を含む層６１２に電流が流れる。よって、ジュール熱によって有機化合物を含む層６１２の温度は上昇して、流動化し、流動性を有する組成物は固体状態の形状を維持せずに移動する。よって、有機化合物を含む層６１２の膜厚は不均一となり、有機化合物を含む層６１２が変形し、第１の導電層６０６ａ、６０６ｂと第２の導電層６１３とが短絡する。よって、電圧印加前後での記憶素子の導電性が変化する。
【０１０７】
データの読み出しは前述のように、各記憶素子における導電性の変化を読み出すことで行われる。
【０１０８】
また、記憶素子６１５ａにおいて、第１の導電層６０６ａと有機化合物を含む層６１２、もしくは有機化合物を含む層６１２と第２の導電層６１３との間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。例えば、Ｎ型半導体層およびＰ型半導体層を積層させて設けられたＰＮ接合ダイオードを用いることができる。このように、整流性があるダイオードを設けることにより、１つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。なお、ダイオードを設ける場合、ＰＮ接合を有するダイオードではなく、ＰＩＮ接合を有するダイオードやアバランシェダイオード等の、他の構成のダイオードを用いてもよい。なお、記憶素子６１５ｂにおいても同様である。
【０１０９】
容量素子６７０は、第１の導電層６０６ａ、６０６ｂと同一の層で形成された第１の導電層６６１上に、隔壁層（絶縁層）６０７ｄ、隔壁層（絶縁層）６０７ｅ、有機化合物を含む層６１２と同一の層で形成された有機化合物を含む層６６２及び第２の導電層６１３と同一の層で形成された第２の導電層６６３が積層して設けられている。また、第２の導電層６６３を覆って保護膜として機能する絶縁層６１４が形成されている。さらに、第２の導電層６６３は第１の導電層６６１とは分離された導電層６６４を通して配線６６５と接続され、配線６６５を通して他の回路に接続される。このような構造をとることにより、トランジスタや配線の直上に容量素子を配することが可能となる。
【０１１０】
また、素子形成層６３５と記憶素子部６２５と容量素子６７０とを含む基板６００と、アンテナとして機能する導電層６４３が設けられた基板６４６は、接着性を有する樹脂６４５により貼り合わされている。そして、素子形成層６３５と導電層６４３とは樹脂６４５中に含まれる導電性微粒子６４４を介して電気的に接続されている。また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いて素子形成層６３５と記憶素子部６２５と容量素子６７０とを含む基板６００と、アンテナとして機能する導電層６４３が設けられた基板６４６とを貼り合わせてもよい。
【０１１１】
アンテナとして機能する導電層６４３の材料としては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、導電層６４３の形成方法は、蒸着、スパッタ、ＣＶＤ法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。
【０１１２】
このように、配線もしくはトランジスタの直上に容量素子を配した記憶装置およびアンテナを備えたＲＦＩＤチップを形成することができる。また、本実施の形態では、基板上に薄膜トランジスタを形成して素子形成層を設けることもできるし、基板としてＳｉ等の半導体基板を用いて、基板上に電界効果トランジスタを形成することによって素子形成層を設けてもよい。また、基板としてＳＯＩ基板を用いて、その上に素子形成層を設けてもよい。この場合、ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。
【０１１３】
さらには、記憶素子部および容量素子を、アンテナとして機能する導電層が設けられた基板に設けてもよい。またトランジスタに接続するセンサを設けてもよい。
【０１１４】
なお、本実施の形態では、アクティブマトリクス型のメモリの場合の適用例を説明したが、公知の方法で作られたパッシブマトリクス型のメモリにおいても、同様に適用が可能である。
【０１１５】
図１７（Ａ）はパッシブマトリクス型で構成される記憶装置を有するＲＦＩＤチップの上面図であり、記憶素子の上部電極および本発明の容量における上部電極として用いられる導電層とアンテナとして機能する導電層とが形成される位置を上面から見た図である。図１７（Ａ）では基板１０００上にメモリ１２０１、アンテナ回路１００５、電源回路１００９を有する。図示しないが、これらの回路以外に制御回路、クロック発生回路を有し、データ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【０１１６】
メモリ１２０１はメモリセル１２０２を複数配置して構成されたメモリセルアレイ１２０３を有し、メモリセル１列分をまたぐ形状で導電層１２０４がメモリセルの行数分形成される。導電層１２０４は、導電層１００８、１０１１、１０１４、１０１６、１０１８、１０２０、１０２２と同一の材料、同一のプロセスで同時に形成される。
【０１１７】
なお、図１７（Ａ）では導電層１２０４はメモリセル１列分をまたぐ形状で形成されているが、この形状には限定されず、メモリセル１行分をまたぐ形状で形成してもよい。
【０１１８】
図１７（Ｂ）に示すのは、パッシブマトリクス型の記憶装置が有する一構成例である。メモリセル１２０２がマトリクス状に設けられたメモリセルアレイ１２０３、カラムデコーダ１２２６ａと読み出し回路１２２６ｂとセレクタ１２２６ｃを有するビット線駆動回路１２２６、ロウデコーダ１２２４ａとレベルシフタ１２２４ｂを有するワード線駆動回路１２２４、書き込み回路等を有し外部とのやりとりを行うインターフェース１２２３を有している。なお、ここで示すメモリ１２０１の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【０１１９】
メモリセル１２０２は、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第１の導電層と、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第２の導電層と、有機化合物を含む層とを有する。有機化合物を含む層は、第１の導電層と第２の導電層の間に単層または積層して設けられている。
【０１２０】
図１７（Ａ）において、ＡＢ間の断面の構成を示した図が図１８である。図１８に、パッシブマトリクス型で構成される記憶装置を有する半導体装置を示す。基板１５００上にトランジスタ１５２０ａ、１５２０ｂを有するトランジスタ部１５４０、トランジスタ１５５０ａ、１５５０ｂを有するトランジスタ部１５６０、絶縁層１５０１ａ、１５０１ｂ、１５０８、１５０９、１５１１、１５１６、１５１４を含む素子形成層１５３５が設けられる。また、素子形成層１５３５の上方に記憶素子部１５２５、記憶素子と同一の材料を用いて形成した容量素子１５７０、アンテナとして機能する導電層１５４３が設けられている。
【０１２１】
なお、ここでは素子形成層１５３５の上方に記憶素子部１５２５、容量素子１５７０、アンテナとして機能する導電層１５４３を設けた場合を示しているが、この構成に限られず記憶素子部１５２５、容量素子１５７０、アンテナとして機能する導電層１５４３を、素子形成層１５３５の下方の層に設けることも可能である。
【０１２２】
記憶素子部１５２５は、記憶素子１５１５ａ、１５１５ｂで構成される。記憶素子１５１５ａは、第１の導電層１５０６上に、隔壁（絶縁層）１５０７ａ、隔壁（絶縁層）１５０７ｂ、有機化合物を含む層１５１２ａ及び第２の導電層１５１３ａが積層して構成される。記憶素子１５１５ｂは、第１の導電層１５０６上に、隔壁（絶縁層）１５０７ｂ、隔壁（絶縁層）１５０７ｃ、有機化合物を含む層１５１２ｂ及び第２の導電層１５１３ｂが積層して設けられている。また、第２の導電層１５１３ａ、１５１３ｂを覆って保護膜として機能する絶縁層１５１４が形成されている。また、複数の記憶素子１５１５ａ、１５１５ｂが形成される第１の導電層１５０６は、配線１５３０に接続されている。即ち、第１の導電層１５０６がワード線、第２の導電層１５１３ａ、１５１３ｂがビット線として機能する。
【０１２３】
もちろん、第１の導電層をビット線として用い、第２の導電層をワード線として用いるような構成でもよい。そのように形成した構成例を図１９に示す。図１９では、第１の導電層１６００ａ、１６００ｂをビット線、第２の導電層１６０１をワード線として用いている。第１の導電層１６００ａ、１６００ｂと第２の導電層１６０１の間に形成される有機化合物を含む層１６０２は記憶素子ごとに分離してもよい。
【０１２４】
なお、素子形成層１５３５、記憶素子部１５２５、容量素子１５７０、アンテナとして機能する導電層１５４３は上記実施の形態で示した材料または作製方法を用いて形成することができる。
【０１２５】
また、本実施の形態で作製したＲＦＩＤチップを、基板より公知の剥離工程により剥離し、フレキシブルな基板上に接着することで、フレキシブルな基体上に設けることができ、可撓性を有する半導体装置を得ることができる。フレキシブルな基体とは、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。フィルムは、被処理体と加熱処理と加圧処理が行われるものであり、加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、基体に接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
【０１２６】
本発明の容量素子および有機メモリを本実施形態のように適用することにより、配線もしくはトランジスタの直上に容量素子を形成することができ、そしてその容量素子は有機メモリの形成と同時に形成可能である。このように、配線もしくはトランジスタの直上に容量素子を形成することにより、面積の縮小化、容量が増えることによる特性の向上、およびその双方を満たした記憶装置およびアンテナを備えたＲＦＩＤチップが提供される。
【０１２７】
（実施の形態５）
本実施の形態では、薄膜トランジスタ、記憶素子、容量素子およびアンテナを含む本発明の半導体装置の作製方法について、図１４〜１６を参照して説明する。
【０１２８】
まず、基板２０００上に、下地となる絶縁層２００１、２００２を形成する（図１４（Ａ））。基板２０００は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板２０００であれば、その面積や形状に大きな制限はないため、基板２０００として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。また、基板２０００と絶縁層２００１との間に、剥離層を用いれば、薄膜トランジスタを有する層を、導電膜等が形成された基板へ転置することができ、その結果、薄膜トランジスタに接続された導電膜と、転置先の基板上の導電膜との接続を簡便なものとすることができる。
【０１２９】
次に、絶縁層２００１を１層目として窒化酸化珪素層で形成し、絶縁層２００２を２層目として酸化窒化珪素層で形成する。絶縁層２００１、２００２は、公知の手段（スパッタ法やプラズマＣＶＤ法等）により、珪素の酸化物または珪素の窒化物を含む層を形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。下地となる絶縁層は単層または積層であってもよく、例えば、下地となる絶縁層が３層構造の場合、１層目の絶縁層として酸化珪素層を形成し、２層目の絶縁層として窒化酸化珪素層を形成し、３層目の絶縁層として酸化窒化珪素層を形成するとよい。または、１層目の絶縁層として酸化窒化珪素層を形成し、２層目の絶縁層として窒化酸化珪素層を形成し、３層目の絶縁層として酸化窒化珪素層を形成するとよい。下地となる絶縁層は、基板２０００からの不純物の侵入を防止するブロッキング膜として機能する。
【０１３０】
次に、絶縁層２００２上に非晶質半導体層２００３（例えば非晶質珪素を含む層）を形成する（図１４（Ｂ））。非晶質半導体層２００３は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。続いて、非晶質半導体層２００３を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターニングして、結晶質半導体層２００４〜２００９を形成する（図１４（Ｃ））。
【０１３１】
結晶質半導体層２００４〜２００９の作成工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚６６ｎｍの非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターニング処理によって結晶質半導体層２００４〜２００９を形成する。レーザ結晶化法で結晶質半導体層を形成する場合、連続発振またはパルス発振の気体レーザ又は固体レーザを用いる。気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶を使ったレーザを用いる。
【０１３２】
また、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタ法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【０１３３】
次に、結晶質半導体層２００４〜２００９を覆うゲート絶縁層２０１０を形成する（図１４（Ｄ））。ゲート絶縁層２０１０は、公知の手段（プラズマＣＶＤ法やスパッタ法）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を含む層、窒化酸化珪素を含む層を、単層又は積層して形成する。
【０１３４】
次に、ゲート絶縁層２０１０上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００〜４００ｎｍの厚さで形成する。第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタル（ＴａＮ）層とタングステン（Ｗ）層、窒化タングステン（ＷＮ）層とタングステン層、窒化モリブデン（ＭｏＮ）層とモリブデン（Ｍｏ）層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造に限らず、２層以上の積層構造、または単層構造であってもよい。なお、３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
【０１３５】
また、本実施の形態では、ＬＤＤを設けないシングルドレイン構造のトランジスタを用いているが、これは一例であって公知のものであれば、どのような構造を用いてもよい。
【０１３６】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）２０１１〜２０１６を形成する（図１５（Ａ））。
【０１３７】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、結晶質半導体層２００４〜２００９に、イオンドープ法又はイオン注入法により、Ｎ型またはＰ型の所望の不純物領域２０１７ｂ〜２０２２ｂと、チャネル形成領域２０１７ａ〜２０２２ａを形成する（図１５（Ｂ））。例えば、Ｎ型を付与する場合、Ｎ型を付与する不純物元素として、１５族に属する元素を用いれば良い。例えばリン（Ｐ）、砒素（Ａｓ）を用いて不純物元素を添加し、Ｎ型の不純物領域を形成する。次に、Ｐ型を付与する場合、フォトリソグラフィ法によりレジストからなるマスクを形成して、所望の結晶質半導体層に、Ｐ型を付与する不純物元素、例えばボロン（Ｂ）を添加して、Ｐ型不純物領域を形成する。
【０１３８】
次に、ゲート絶縁層２０１０と導電層２０１１〜２０１６を覆うように、絶縁層２０２３、２０２４を形成する（図１５（Ｃ））。絶縁層２０２３、２０２４は、公知の手段（ＳＯＧ法、液滴吐出法等）により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等で形成する。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。また、導電層を覆う絶縁層は単層または積層であってもよく、３層構造の場合、１層目の絶縁層に酸化珪素を含む層を形成し、２層目の絶縁層に樹脂を含む層を形成し、３層目の絶縁層に窒化珪素を含む層を形成するとよい。
【０１３９】
なお、絶縁層２０２３、２０２４を形成する前、又は絶縁層２０２３、２０２４のうちの１つ又は複数の薄膜を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【０１４０】
次に、フォトリソグラフィ法により絶縁層２０２３、２０２４をエッチングして、不純物領域２０１７ｂ〜２０２２ｂを露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をパターン加工して、ソースドレイン配線として機能する導電層２０２５〜２０３７を形成する（図１５（Ｄ））。
【０１４１】
導電層２０２５〜２０３７は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層２０２５〜２０３７は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン（ＴｉＮ）層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層２０２５〜２０３７を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０１４２】
次に、導電層２０２５〜２０３７を覆うように、絶縁層２０３８、２０３９を形成する（図１６（Ａ））。絶縁層２０３８、２０３９は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。
【０１４３】
続いて、フォトリソグラフィ法により絶縁層２０３８、２０３９をエッチングして、導電層２０２５〜２０３７を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成する。導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層２０４０〜２０４４を形成する（図１６（Ａ））。なお、導電層２０４０、２０４１は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層２０４０〜２０４４は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層２０４０〜２０４４を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタにダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素（ＨＦ）又はアンモニア過水を用いるとよい。
【０１４４】
次に、導電層２０４０〜２０４４を覆うように、絶縁層を形成し、フォトリソグラフィ法により、絶縁層をエッチングして、導電層２０４０〜２０４４を露出させるコンタクトホールを形成し、隔壁層（絶縁層）２０４５〜２０４９を形成する。隔壁層２０４５〜２０４９は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、隔壁層２０４５〜２０４９は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【０１４５】
次に、導電層２０４０、２０４１、２０４３に接するように有機化合物を含む層２０５０、２０５１を形成する（図１６（Ｂ））。有機化合物を含む層２０５０、２０５１は液滴吐出法、印刷法またはスピンコート法等を用いることができるが、特にスピンコート法を用いることによって作業効率を向上させることができる。スピンコート法を用いた場合、あらかじめマスクを設けておくか、または全面に形成した後にフォトリソグラフ工程等を用いることにより選択的に有機化合物層を設けることができる。また、液滴吐出法や印刷法を用いて行うことによって、材料の利用効率を向上させることができる。
【０１４６】
続いて、有機化合物を含む層２０５０、２０５１に接するように、導電層２０５２、２０５４を、導電層２０４２に接するように導電層２０５３を形成する。導電層２０５２〜２０５４は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）により形成することができる。
【０１４７】
次に、導電層２０５３に接し、アンテナとして機能する導電層２０５５を形成する（図１６（Ｂ））。導電層２０５５は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）を用いて、導電性材料により形成する。好ましくは、導電層２０５５は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。具体的には、導電層２０５５は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００度の加熱処理を行うとよい。
【０１４８】
次に、導電層２０５２〜２０５５を覆うように保護膜として機能する絶縁層２０５６を設ける（図１６（Ｂ））。絶縁層２０５６は、液滴吐出法、印刷法またはスピンコート法等を用いて単層または積層構造で形成することができる。
【０１４９】
以上の工程を経て、導電層２０４０、有機化合物を含む層２０５０及び導電層２０５２の積層体からなる記憶素子部と、導電層２０４１、有機化合物を含む層２０５０及び導電層２０５２の積層体からなる記憶素子部と、導電層２０４３、有機化合物を含む層２０５１及び導電層２０５４の積層体からなる容量素子とが完成することができ、アクティブマトリクス型の記憶素子と、容量素子を含む回路とを構成する半導体装置を形成することができる。
【０１５０】
本発明の容量素子および有機メモリを本実施形態のように作製することにより、配線もしくはトランジスタの直上に容量素子を形成することができ、そしてその容量素子は有機メモリの形成と同時に形成可能である。このように、配線もしくはトランジスタの直上に容量素子を形成することにより、面積の縮小化、容量が増えることによる特性の向上、およびその双方を満たした記憶装置およびアンテナを備えたＲＦＩＤチップが提供される。
【実施例１】
【０１５１】
本実施例では実施の形態を用いて形成したＲＦＩＤチップの応用例を図面を用いて説明する。また、上記実施の形態とは異なるトランジスタの作製方法について説明する。
【０１５２】
図２０は、無線通信を使って信号の送受信をする本発明を用いた半導体装置の構成を示す。この半導体装置２５０１は、リーダ／ライタ装置２５０９と無線通信を行う機能を備えている。リーダ／ライタ装置２５０９は、通信回線で接続されていて、コンピュータの制御により、若しくはコンピュータの端末として半導体装置２５０１とデータの通信を行う機能を備えている。また、リーダ／ライタ装置２５０９は、ネットワークから独立して半導体装置２５０１と通信を行う構成としても良い。
【０１５３】
半導体装置２５０１は共振回路２５０２、電源回路２５０３、クロック発生回路２５０４、復調回路２５０５、制御回路２５０６、メモリ部２５０７、符号化及び変調回路２５０８を有する。共振回路２５０２、電源回路２５０３はアナログ回路で構成され、制御回路２５０６及びメモリ部２５０７はデジタル回路で構成されている。クロック発生回路２５０４、復調回路２５０５、符号化及び変調回路２５０８は、アナログ部分とデジタル部分を有する。
【０１５４】
これらの回路はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図２１はこれらの回路を構成するトランジスタの断面構造を示す図である。図２１は、ｎチャネル型トランジスタ２２０１、２２０２、容量素子２２０４、抵抗素子２２０５、ｐチャネル型トランジスタ２２０３が示されている。各トランジスタは半導体層２３０５、ゲート絶縁層２３０８、ゲート電極２３０９を備えている。ゲート電極２３０９は、第１導電層２３０３と第２導電層２３０２の積層構造で形成されている。また、図２２（Ａ）〜（Ｄ）は、図２１で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり合わせて参照することができる。
【０１５５】
図２１において、ｎチャネル型トランジスタ２２０１は、チャネル長方向（キャリアの流れる方向）において、半導体層２３０５に配線２３０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域２３０６と、その不純物濃度よりも低濃度にドープされた不純物領域２３０７が形成されている。不純物領域２３０７は低濃度ドレイン（ＬＤＤ）とも呼ばれている。不純物領域２３０６と不純物領域２３０７には、ｎチャネル型トランジスタ２２０１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１５６】
図２２（Ａ）で示すように、ｎチャネル型トランジスタ２２０１のゲート電極２３０９において、第１導電層２３０３は、第２導電層２３０２の両側に広がって形成されている。この場合において、第１導電層２３０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層２３０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域２３０７はゲート電極２３０９の第１導電層２３０３と重なるように形成されている。すなわち、ゲート電極２３０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極２３０９において、第２導電層２３０２をマスクとして、第１導電層２３０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域２３０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１５７】
チャネル形成領域の両側にＬＤＤを有するトランジスタは、図２０における電源回路２５０３の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソースドレイン電極に正負両方の電圧が印加されるため、チャネル形成領域の両側にＬＤＤを設けることが好ましい。
【０１５８】
図２１において、ｎチャネル型トランジスタ２２０２は、半導体層２３０５にソース及びドレイン領域を形成する不純物領域２３０６と、その不純物濃度よりも低濃度にドープされた不純物領域２３０７が半導体層２３０５に形成されている。不純物領域２３０７は、チャネル形成領域の片側に、不純物領域２３０６と接するように設けられている。図２２（Ｂ）で示すように、ｎチャネル型トランジスタ２２０２のゲート電極２３０９において、第１導電層２３０３は、第２導電層２３０２の片側に広がって形成されている。この場合も同様に、第２導電層２３０２をマスクとして、第１導電層２３０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１５９】
チャネル形成領域の片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。
【０１６０】
図２１において、容量素子２２０４は、第１導電層２３０３と半導体層２３０５とでゲート絶縁層２３０８を挟んで形成されている。容量素子２２０４を形成する半導体層２３０５には、不純物領域２３１０と不純物領域２３１１を備えている。不純物領域２３１１は、半導体層２３０５において第１導電層２３０３と重なる位置に形成される。また、不純物領域２３１０は配線２３０４とコンタクトを形成する。不純物領域２３１１は、第１導電層２３０３を通して一導電型の不純物を添加することができるので、不純物領域２３１０と不純物領域２３１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子２２０４において、半導体層２３０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層２３０３は、図２２（Ｃ）に示すように、第２導電層２３０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層２３０３と第２導電層２３０２を組み合わせた複合的な電極構造とすることにより、容量素子２２０４を自己整合的に形成することができる。
【０１６１】
容量素子は、図２０において、電源回路２５０３が有する保持容量、あるいは共振回路２５０２が有する共振容量として用いられる。但し、これらの容量素子はすべて本発明の容量素子に置き換えることが可能である。必要に応じて置き換えるか、もしくは併用してもよい。
【０１６２】
図２１において、抵抗素子２２０５は、第１導電層２３０３によって形成されている。第１導電層２３０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１６３】
抵抗素子は、図２０において変調回路２５０８が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１６４】
図２１において、ｐチャネル型トランジスタ２２０３は、半導体層２３０５に不純物領域２３１２を備えている。この不純物領域２３１２は、配線２３０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極２３０９の構成は第１導電層２３０３と第２導電層２３０２が重畳した構成となっている。ｐチャネル型トランジスタ２２０３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ２２０３を形成する場合、不純物領域２３１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域２３１２にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。
【０１６５】
半導体層２３０５及びゲート絶縁層２３０８の一方若しくは双方に対して、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層２３０５とゲート絶縁層２３０８の界面の欠陥準位を低減することができる。ゲート絶縁層２３０８に対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層２３０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層２３０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層２３０８を形成することができる。また、同様にこの絶縁層は、容量素子２２０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１６６】
図２１及び図２２を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１６７】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図２２（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１６８】
図２１及び図２２の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０１６９】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１７０】
なお、本実施例は、上記の実施の形態１から５と自由に組み合わせることができる。
【実施例２】
【０１７１】
図２０で示す半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）を構成する一例について、図２３〜図２５を参照して説明する。
【０１７２】
図２３（Ａ）で示す半導体層１０、１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１７３】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１０、１１を形成する。その半導体層１０、１１はレイアウトの適切さを考慮して決められる。
【０１７４】
図２３（Ａ）で示す半導体層１０、１１を形成するためのフォトマスクは、図２３（Ｂ）に示すマスクパターン３０を備えている。このマスクパターン３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図２３（Ｂ）で示すマスクパターン３０は、遮光部として作製される。マスクパターン３０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって直角三角形の一辺が１０mｍ以下の大きさに角部を削除している。
【０１７５】
図２３（Ｂ）で示すマスクパターン３０は、その形状が、図２３（Ａ）で示す半導体層１０、１１に反映される。その場合、マスクパターン３０と相似の形状が転写されても良いが、マスクパターン３０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン３０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０１７６】
半導体層１０、１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図２４（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１２、１３、１４を形成する。ゲート配線１２は半導体層１０に対応して形成される。ゲート配線１３は半導体層１０、１１に対応して形成される。また、ゲート配線１４は半導体層１０、１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０１７７】
このゲート配線を形成するためのフォトマスクは、図２４（Ｂ）に示すマスクパターン３１を備えている。このマスクパターン３１は、角部であって、直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除している。図２４（Ｂ）で示すマスクパターン３１は、その形状が、図２４（Ａ）で示すゲート配線１２、１３、１４に反映される。その場合、マスクパターン３１と相似の形状が転写されても良いが、マスクパターン３１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、ゲート配線１２、１３、１４にマスクパターン３１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１２、１３、１４の角部は、線幅の１／２以下であって１／５以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す。結果として歩留まり向上が甚だしく期待できるという効果を有する。
【０１７８】
層間絶縁層はゲート配線１２、１３、１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶縁材料を使って形成する。この層間絶縁層とゲート配線１２、１３、１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１７９】
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図２５（Ａ）で示すように、半導体層と一部が重なるように配線１５〜２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１８０】
この配線１５〜２０を形成するためのフォトマスクは、図２５（Ｂ）に示すマスクパターン３２を備えている。図２５（Ｂ）の上面図に示すように、配線層は、Ｌ字形に折れ曲がった各コーナー部であって、直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の大きさに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに２つの鈍角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す。結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０１８１】
図２５（Ａ）には、ｎチャネル型トランジスタ２１〜２４、ｐチャネル型トランジスタ２５、２６が形成されている。ｎチャネル型トランジスタ２３とｐチャネル型トランジスタ２５及びｎチャネル型トランジスタ２４とｐチャネル型トランジスタ２６はインバータを構成している。この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１８２】
なお、本実施例は、上記の実施の形態１から５と、並びに実施例１と自由に組み合わせることができる。
【実施例３】
【０１８３】
本実施例では実施の形態を用いて形成した半導体装置の応用例を図面を用いて説明する。
【０１８４】
本発明によりプロセッサチップ（無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０１８５】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサチップ８００を設けることができる（図２６（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサチップ８０１を設けることができる（図２６（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサチップ８０２を設けることができる（図２６（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサチップ８０３を設けることができる（図２６（Ｄ）参照）。書籍類とは、書物、雑誌等を指し、プロセッサチップ８０４を設けることができる（図２６（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指し、プロセッサチップ８０５を設けることができる（図２６（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサチップ８０６を設けることができる（図２６（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１８６】
また、本発明によってより小型化、またはより高機能化、あるいはその双方の特徴を持つプロセッサチップは、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明のプロセッサチップは、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明のプロセッサチップを設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１８７】
次に、本発明による容量素子を有する半導体装置を実装した電子機器の一態様について図面を参照して説明する。図２７で例示する電子機器は携帯電話機であり、筐体９００、９０６、パネル９０１、ハウジング９０２、プリント配線基板９０３、操作ボタン９０４、バッテリ９０５を有する。パネル９０１はハウジング９０２に脱着自在に組み込まれ、ハウジング９０２はプリント配線基板９０３に嵌着される。ハウジング９０２はパネル９０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板９０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明による容量素子を適用することができる。プリント配線基板９０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１８８】
パネル９０１は、接続フィルム９０８を介して、プリント配線基板９０３と接続される。上記のパネル９０１、ハウジング９０２、プリント配線基板９０３は、操作ボタン９０４やバッテリ９０５と共に、筐体９００、９０６の内部に収納される。パネル９０１が含む画素領域９０９は、筐体９００に設けられた開口窓から視認できるように配置されている。
【０１８９】
上記の通り、本発明の容量素子を適用した半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体９００、９０６内部の限られた空間を有効に利用することができる。
【０１９０】
なお、筐体９００、９０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１９１】
【図１】本発明の実施の形態を示した断面図である。
【図２】本発明の実施の形態を示した断面図である。
【図３】本発明の実施の形態を示した断面図である。
【図４】本発明の実施の形態を示した断面図である。
【図５】本発明の実施の形態を示した断面図である。
【図６】本発明の実施の形態を示した断面図である。
【図７】本発明の実施の形態を示した断面図である。
【図８】ＲＦＩＤチップの概要図である。
【図９】アクティブマトリクス型メモリを搭載したＲＦＩＤチップの概要図である。
【図１０】本発明の実施の形態を示した断面図である。
【図１１】本発明の実施の形態を示した断面図である。
【図１２】アクティブマトリクス型メモリの読み出しの概要図である。
【図１３】本発明の実施の形態を示した断面図である。
【図１４】本発明の回路を形成する工程を示した断面図である。
【図１５】本発明の回路を形成する工程を示した断面図である。
【図１６】本発明の回路を形成する工程を示した断面図である。
【図１７】パッシブマトリクス型メモリを搭載したＲＦＩＤチップの概要図である。
【図１８】本発明の実施の形態を示した断面図である。
【図１９】本発明の実施の形態を示した断面図である。
【図２０】本発明を用いた半導体装置の構成を示す図である。
【図２１】本発明を用いた回路の断面を示す図である。
【図２２】本発明を用いた回路の上面を示す図である。
【図２３】本発明を用いた回路の上面およびマスクパターンを示す図である。
【図２４】本発明を用いた回路の上面およびマスクパターンを示す図である。
【図２５】本発明を用いた回路の上面およびマスクパターンを示す図である。
【図２６】本発明の応用例を示した図である。
【図２７】本発明の応用例を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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