(57)【要約】【課題】溝分離による応力に起因したデバイスの不整合を低減するための回路と方法を提供する。【解決手段】一乃至複数の拡張活性領域402が基板上に形成され、この基板の一乃至複数の端部から活性領域402が拡張されており、一乃至複数の動作デバイス408が一乃至複数の活性領域に配置される。そして、拡張活性領域402が、２つの隣接する動作デバイス408のゲート間距離の少なくとも２倍の長さを有している。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板を提供し、
この基板の一乃至複数の端部から拡張した一乃至複数の拡張活性領域を、前記基板上に形成し、
一乃至複数の動作デバイスを、一乃至複数の活性領域に配置してなり、
前記拡張活性領域は、２つの隣接する動作デバイスのゲート間距離の少なくとも２倍以上の長さを有することを特徴とする溝分離による応力に起因したデバイス性能の不整合低減方法。
【請求項２】
前記拡張活性領域に一乃至複数のダミーデバイスを配置することを特徴とする請求項１記載のデバイス性能の不整合低減方法。
【請求項３】
前記動作デバイスは、ほぼ対称に分割して配置され、工程バラツキの傾向をさらに低減させるために、仮想の共通重心を共有することを特徴とする請求項１記載のデバイス性能の不整合低減方法。
【請求項４】
前記活性領域は、前記分割された動作デバイス間の中心領域に配列される拡張活性領域を有することを特徴とする請求項３記載のデバイス性能の不整合低減方法。
【請求項５】
前記一乃至複数のダミーデバイスは、前記中心領域における前記拡張活性領域に設置されることを特徴とする請求項４記載のデバイス性能の不整合低減方法。
【請求項６】
前記ダミーデバイスは、所定の接地電圧に接続されることを特徴とする請求項１記載のデバイス性能の不整合低減方法。
【請求項７】
第１の端部に少なくとも１つの拡張活性領域を有する基板上の第１の活性領域と、
前記第１の活性領域にある一乃至複数の動作デバイスと、からなり、
前記動作デバイス中のデバイス不整合を低減させるために、前記拡張活性領域は、２つの隣接する動作デバイスにおける２つのゲート間の最短距離の少なくとも２倍の長さを有することを特徴とするデバイス性能の不整合性を低減させる半導体回路。
【請求項８】
前記第１の活性領域は、この第１の活性領域における第２の端部に、拡張活性領域をさらに有することを特徴とする請求項７記載の半導体回路。
【請求項９】
第２の活性領域は、この第２の活性領域に配置された少なくとも１つの動作デバイスと、この第２の活性領域の第１の端部にある第１の拡張活性領域とを有し、
前記第１の活性領域と前記第２の活性領域が互いに一列に並んでおり、
前記第１の活性領域と前記第２の活性領域における前記第１の拡張活性領域が、前記第１の活性領域と前記第２の活性領域における前記動作デバイス間の中心領域に存在することを特徴とする請求項７記載の半導体回路。
【請求項１０】
前記中心領域に拡張活性領域を有する第３の活性領域と第４の活性領域をさらに備え、
第１，第２，第３および第４の活性領域に配置した１以上の動作デバイスが、工程に関連したバラツキ低減のために、ほぼ対称に配置されたことを特徴とする請求項７記載の回路。
【請求項１１】
第１の端部に少なくとも１つの拡張活性領域を有する基板上の第１の活性領域と、
前記第１の活性領域にある一乃至複数の動作デバイスと、
前記第１の端部の拡張活性領域にある一乃至複数のダミーデバイスと、からなり、
前記動作デバイスに対する溝分離による応力低減のために、前記拡張活性領域は、２つの隣接する動作デバイスにおける２つのゲート間の最短距離の少なくとも２倍の長さを有しており、さらに、前記拡張活性領域における前記ダミーデバイスが、フォトリソグラフィ処理に起因する近接効果を低減させるために付加されることを特徴とするデバイス性能の不整合を低減させる半導体回路。
【請求項１２】
前記第１の活性領域は、この第１の活性領域における第２の端部に、第２の拡張活性領域をさらに有することを特徴とする請求項１１記載の半導体回路。
【請求項１３】
前記ダミーデバイスは、固定の接地電圧に接続されることを特徴とする請求項１１記載の半導体回路。
【請求項１４】
第２，第３および第４の活性領域をさらに有し、この第２，第３および第４の活性領域は、中心領域に配列されるそれぞれの拡張活性領域を備え、４つの全ての活性領域がほぼ対称に配置されており、
この４つの活性領域に全ての動作デバイスがほぼ対称に配置されることを特徴とする請求項１１記載の半導体回路。
【請求項１５】
一乃至複数のダミーデバイスが、前記各動作デバイス間の中心領域に配置されることを特徴とする請求項１４記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示は、一般的に半導体設計に関するものであり、とりわけ酸化膜の応力に起因した浅溝分離（ＳＴＩ）によるデバイス性能のばらつきに関するものである。さらに本発明の開示は、ダミーデバイスを利用した回路と方法に関するものであり、半導体動作デバイス上のＳＴＩが誘起した酸化物層の応力を除去し、これにより動作デバイスの不整合を除去し、半導体の性能向上を図るものである。
【背景技術】
【０００２】
位相同期回路（ＰＬＬ）回路や、遂次・非遂次設計や、Ａ／Ｄ変換器またはＤ／Ａ変換器などのアナログまたは高速デジタル設計においては、所要の回路性能を達成するためには、デバイス間の整合性が極めて重要である。このため、光学またはその他に起因する不均一なデバイス性能は、「近接効果」と呼ばれ、この効果により、ある区域におけるデバイス自体の物理的近接が、リソグラフィ工程中の露光量に影響を与えることもある。近接効果は、端部に近い場所に配置されたデバイスにおいて、より明確に示される。さらにエッチング速度も、デバイス自体の物理的位置によって、エッチング工程中に影響を受けることがある。そして、こうした近接効果を補正する半導体デバイスの製造方法として、例えば特許文献１に示すようなものが知られている。
【特許文献１】特開２０００−２４３６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一つのデバイスから別なデバイスへの露光量やエッチング速度の変化が、デバイス特性及びデバイス性能の不整合を生じる結果となる。これは、露光速度やエッチング速度が変化することにより、各々のデバイスのプリントされた形状の寸法に変化を生じさせる。しかしながら、今日の半導体製造工程で使用される「浅溝分離」（ＳＴＩ）工程は、ＳＴＩ界面の周囲に、しばしば酸化物層応力を誘起する。ＳＴＩ界面は、その中に活性領域を制限するので、これらの酸化物層の応力は結果としてＳＴＩ界面付近のデバイス性能の不均一さをもたらす。このデバイスの不整合は、「浅溝分離による応力効果」に起因する。「活性領域」の端部付近における各デバイスは、この端部から遥かに離れた別の内部デバイスとは、異なる性能レベル（例えば、Ｉdsatにより表せるような）を有する。
【０００４】
高周波アナログ設計と高周波デジタル設計技術において、デバイスの不整合を低減させるために、ＳＴＩ縁部周囲の「浅溝分離による応力効果」を除去し、半導体性能を向上させる新たな設計が望まれている。
【０００５】
そこで本発明は、溝分離による応力に起因したデバイス性能の不整合を低減するための半導体回路と方法を提供することを、その目的とする。
【課題を解決するための手段】
【０００６】
前述の問題を考慮して、本発明は、多数のダミーデバイスを有する、またはダミーデバイスを有さない活性領域の大きく拡張した部分を利用する回路と方法を提供することで、半導体動作デバイスにおける酸化物層応力を低減し、それにより動作デバイスの不整合を除去して、半導体性能を向上させるものである。
【０００７】
一つの例では、第１の端部に少なくとも一個の拡張活性領域を有する基板上の第１のアクティブ領域と、第１の活性領域にある一乃至複数の動作デバイスにより回路を構成し、前記拡張アクティブ領域が、動作デバイス間のデバイス不整合を低減する。
【発明の効果】
【０００８】
本発明における方法と半導体回路によれば、半導体動作デバイスにおけるＳＴＩに起因した酸化物膜の応力を低減し、それにより動作デバイスの不整合を除去して、半導体性能を向上させることができる。さらに、拡張活性領域は、２つの隣接する動作デバイスのゲート間距離の少なくとも２倍以上の長さを有することから、「溝分離効果によって受けた応力」の影響を受けないようにすることができる。
【発明を実施するための最良の形態】
【０００９】
図１は、デバイスの整合性を向上させるために、ダミーデバイスを利用した従来の方法を説明する図100を示している。この例としてのダミーデバイスは、ポリ抵抗器とすることができる。区域102は、種々な動作デバイス104を有しており、この動作デバイスは、適正な回路性能に求められる正確な抵抗値を持つポリ抵抗器104からなる。区域102の各側106に、ダミーのポリ抵抗器108を付加することにより、動作可能な各ポリ抵抗器104における近接効果は、同一のリソグラフィ露光量をこれらの構成部材に与えることにより低減される。そのため、より一致した形状のエッチングと、より一致した最終的なポリ幅を得ることができる。
【００１０】
図２は、デバイスの整合性を向上させるために、メモリセルアレイ内にダミーセルを利用した従来の方法を説明する図200を示している。ダミーセルの構想は、メモリなどの二次元アレイに拡大適用することができる。活性動作メモリアレイセル202は、ここでは５×５のメモリセルアレイとして示したが、ダミーセル204（点線で示されているセル）からなる１つの環に囲まれている。仮にこうしたダミーセルを使用せず、形状ピッチがリソグラフィ波長に非常に近い場合は、アレイ端部における形状（活性領域、ポリなど）は、別の内部動作セルと同じ露光量を受けない。これは、エッチング速度のバラツキにより、最終的には物理的なセル寸法に変化を生じさせ、セル中の性能のバラツキをもたらす原因となる。本例におけるダミーセル204の環を使用すれば、動作メモリアレイセル202の近接効果を低減できる。
【００１１】
図３は、対をなすＰＭＯＳデバイスとＮＭＯＳデバイスからなる代表的なレイアウトの物理的位置を説明するレイアウト302を示している。それと同時に、ここでは「活性領域（ＡＲ）」の端部306に対する物理的位置に関して、ＰＭＯＳトランジスタデバイスおよびＮＭＯＳトランジスタデバイス（デバイス０，１，２，３，４）に対する飽和ドレイン電流Ｉdsatの変動を説明するグラフ304を示している。
【００１２】
レイアウト302において、区域308と区域310は、対をなすＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのポリゲート区域を示し、ＡＲ端部306までの距離が変化していることを示す。内側のＡＲ区域312には、より多くのデバイスを配置可能であるが、図示はしていない。例として、デバイス＃４は、ＡＲ端部306に最も近く、近接効果に起因せず、「溝分離効果によって受けた応力」に起因した最大の性能バラツキを有していると予想される。デバイス＃４からデバイス＃０に向かって、ＡＲ端部306からデバイスが離れるにつれて、溝分離効果によって受けた応力に起因するデバイス性能のバラツキは減少する。例えば、５個のダミーデバイスが、動作デバイス＃０から動作デバイス＃４を置き換えたとすると、区域310より内側のＡＲ区域312におけるデバイス＃０の左側にある全ての動作デバイスは、「溝分離効果によって受けた応力」に起因するデバイス性能のバラツキが最小となる。
【００１３】
グラフ304において、デバイスがＡＲ端部306から離れるにつれて、すなわち動作デバイス＃４から動作デバイス＃０に向かうにつれて、デバイス自体の飽和ドレイン電流Ｉdsatが、「溝分離効果によって受けた応力」によって、それぞれ変化することが示されている。デバイス＃１からデバイス＃４に向かって、デバイスの物理的位置がＡＲ端部306に近づくにつれて、ＮＭＯＳデバイスとＰＭＯＳデバイス双方に対する電流値Ｉdsatが、より大きく変化する。このデバイス性能の望ましくない不均一性は、近接効果に起因せず、溝分離効果によって受けた応力に起因するものであることが注目される。本発明により解決するのは、特にこの応力に関連した問題である。
【００１４】
図４は、修正したセル構造400を示し、本発明の第１実施例に基づき、基板の一乃至複数の端部を拡張した一乃至複数の拡張ＡＲ領域402を設けることにより、「溝分離効果によって受けた応力」に起因するデバイスの不整合を解決するものである。本実施例において、拡張ＡＲ402は５個のダミーデバイス404を有しており、このダミーデバイス404は、「溝分離効果によって受けた応力」に起因する動作デバイス408の変動を除去するために、ＡＲ端部406からの隔離をもたらす。拡張ＡＲ402の長さは、ＡＲ端部に近い最下位の動作デバイスのゲート境界と、当該ＡＲ端部との間の距離として定義されることに注目されたい。この長さは、どれか２つの平行なトランジスタ間の距離よりも、少なくとも２倍の長さであってもよい。２つの平行なトランジスタ間の距離は、２つのデバイスにおける２つの隣接するゲート境界線間（或いは、単に２つのポリライン間の空間）の最短距離で、一般的に定義される。本実施例においては、内側の区域410は動作デバイス408を有しており、他の図示しないデバイスは、拡張ＡＲを配置したことにより、「溝分離効果によって受けた応力」の影響を受けないものと推定される。すなわち、一乃至複数の動作デバイス408が、一乃至複数の活性領域に配置される。この特殊な例において、拡張ＡＲ402は、５個のダミーデバイスの対が物理的に付加できる程度の大きさとなっている。ダミーデバイスを収容するために、拡張ＡＲの幅は、動作デバイスのゲート幅に対し４倍以上の大きさとすることができる。さらに、拡張ＡＲは、対称または非対称に実装される。実際には、全てのＡＲを拡張する必要は無く、通常のＡＲと拡張ＡＲとの組み合わせが、デバイス性能を最良にするために使用される。種々の実施例において、整合したデバイス性能を提供するＳＴＩ端部まで大きく拡張したＡＲである一方で、オプションとして延長ＡＲ402に配置される一乃至複数のダミーデバイスは、デバイス性能のバラツキを低減するのにさらに一役っていることが理解される。
【００１５】
図５は、本発明の別な実施例に基づいて、「溝分離効果によって受けた応力」が動作デバイスに与える影響を防ぐために、各ＡＲ端部のダミーデバイスと仮想の「共通重心（centroid：セントロイド）」を共有するデバイスの配置500を示すものである。ここでの仮想の共通重心を共有したほぼ対称なデバイス配置500は２個のデバイスを多くのデバイスに分割して配置し、共通する中心を共有するように各デバイスを接続することにより、２個のデバイス間でのデバイス整合性を向上させる一つの技術である。こうすることで、水平，垂直またはあらゆる方向におけるプロセス変動を、相殺することができる。例えば、デバイス504ａ，504ｂは、それぞれが２個のデバイスに分割され、ゲート，ドレイン，ソースが適宜に接続されて対角線上に置かれている。動作デバイス504ａ，504ｂを有する中心領域502に示すような対称構造は、デバイスの配置が対称であるために、良好なデバイス整合性を提供する。対称構造の設計対称性により、デバイス不整合を増やす工程バラツキのいかなる傾向をも相殺する。「溝分離効果によって受けた応力」に起因するデバイス不整合のさらなる低減法として、一乃至複数のダミーデバイス506を有し、若しくは有さない拡張ＡＲを、区域508に示すように実装してもよい。この例では、ダミーデバイス506を有する２つの拡張ＡＲが、内部動作デバイス504ａ，504ｂでの「溝分離効果によって受けた応力」を低減するために示されていることを意味している。さらに、ダミーデバイス506が、ＮＭＯＳに対し接地されることを意味する。ダミーデバイスに静電荷が溜まることがあるので、この電荷は、静電気変調により近接したデバイスの動作に影響を与える可能性がある。しかしながら、静電気変調の可能性は、ダミーデバイスを接地することにより除去される。
【００１６】
図６は、修正された対称構造600を示し、本発明の第３実施例に基づき、「溝分離効果によって受けた応力」を防止するために、追加のダミーデバイスを備えている。この例では、修正された対称構造600が拡張され、動作デバイス504双方のＡＲ端部に、拡張ＡＲ（およびオプションのダミーデバイス）を有することを除いては、この修正された対称構造600は、図５における対称構造500と同じである。区域602における動作デバイス504は、図５において前述したような、対称構造502に示した動作デバイスの左半分を表している。区域604における動作デバイス504は同様に、図５において前述したような、対称構造502に示した動作デバイスの右半分を表している。区域602と区域604に含まれる動作デバイスからなる双方のＡＲ端部に、ダミーデバイス506を追加することにより、動作デバイス504に及ぼす「溝分離効果によって受けた応力」の影響をさらに減少させ、デバイスの不整合を最小にすることが可能になる。
【００１７】
またここでは、第１の活性領域である区域602の第１の端部と第２の端部に、それぞれ拡張活性領域である区域508が設けられ、第２の活性領域である区域604の第１の端部と第２の端部にも、それぞれ拡張活性領域である区域508が設けられている。そして、区域602および区域604は互いに一列に並んでいる。さらに、第１の拡張活性領域である区域508，508が、区域602，604における各動作デバイス506間の中心領域に存在する。
【００１８】
また、中心領域に拡張活性領域を有する第３の活性領域と第４の活性領域をさらに備え、第１，第２，第３および第４の活性領域に配置した少なくとも１つ以上の動作デバイスを、工程に関連したバラツキ低減のために、ほぼ対称に配置するように構成してもよい。
【００１９】
本発明では、半導体動作デバイス上のＳＴＩに起因した酸化物層の応力を除去し、半導体の性能を改善するために、多数のより大きな「活性領域」拡張部を用いる方法と回路の例を示している。多数のダミーデバイスは、また、活性領域の拡張部と共に使用することができる。ダミーデバイスの追加により、「溝分離効果によって受けた応力」を低減すると共に、近接効果の減少をもまた促進する。ダミーデバイスは、非動作デバイスと同様に、何らかの機能を持つデバイスをも含むことが理解される。しかし、これらのダミーデバイスの機能または動作は、動作デバイスの動作には無関係であるか、或いは影響が無い。
【００２０】
ダミーデバイスは、ポリゲート，金属ゲート，シリコンゲート，或いはこれらのものをいくつか組み合わせて構成され、抵抗器，接地接続またはダイオードとして使用可能である。ダミーデバイスは、固定または一定の電圧に接続可能である。ある実施例では、ダミーデバイスの幅は、動作デバイスの幅よりも大きい。ダミーデバイスを配置する場合、あらゆる２つのダミーデバイスの間隔は、２つの動作デバイス間の間隔よりも大きくしてもよい。上記の方法は、約130ｎｍおよび100ｎｍ未満，すなわち70ｎｍのゲートの長さを有する動作デバイスに対して、特に有用であることが立証されている。ある実施例においては、ダミーゲートは、２つよりも多く独立した活性領域を交差するために構築してもよい。
【００２１】
上記の開示は、種々の特徴を実施する多くのさまざまの実施形態や実施例を提供するものである。特定の例における構成とプロセスが、本発明の開示を明確にする助力として記述される。これらは勿論、例を示した過ぎず、請求項に述べている発明の開示を限定する意図はない。
【００２２】
本発明は、装置設計と方法における実施例として、ここに説明および記述されているが、いずれにせよ提示した詳細な説明に限定する意図はない。何故なら、本発明の精神から逸脱することなく、請求項と均等な領域と範囲内で、種々の修正と構造上の変更が成されるからである。従って、以下の請求項で説明するように、添付した請求項は、広範囲に、本発明の開示の範囲に矛盾しないように、解釈されることが妥当である。
【図面の簡単な説明】
【００２３】
【図１】デバイスの整合性を向上させるために、ダミーデバイスを利用した従来方法の説明図である。
【図２】デバイスの整合性を向上させるために、ダミーセルを利用した従来方法の説明図である。
【図３】「活性領域」の端部までの物理的位置に依存した種々のデバイスに対する飽和ドレイン電流の変動を示すグラフ図および回路レイアウト図である。
【図４】本発明の第１実施例に基づいて、「溝分離効果によって受けた応力」に起因するデバイスの不整合問題に対応した改善されたセル構造を示す図である。
【図５】本発明の第２実施例に基づいて、「溝分離効果によって受けた応力」に起因するデバイスの不整合問題に対応した改善されたセル構造を示す図である。
【図６】本発明の第３実施例に基づいて、「溝分離効果によって受けた応力」に起因するデバイスの不整合問題に対応した改善されたセル構造を示す図である。
【符号の説明】
【００２４】
402  拡張活性領域
404  ダミーデバイス（ゲート）
408  動作デバイス
410  活性領域
502  中心領域
504  動作デバイス
506  ダミーデバイス
508  拡張活性領域
602  区域（第１の活性領域）
604  区域（第２の活性領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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