(57)【要約】【課題】  ショットキー接合面での電界を緩和して耐圧を向上させつつ、順バイアス時のオン抵抗を下げることができる。【解決手段】  半導体整流素子は、ｎ型SiC基板１上に形成されるｎ型SiCエピタキシャル層２と、SiCエピタキシャル層２上形成されるトレンチ３と、各トレンチ３の底部に位置するSiCエピタキシャル層２に形成されるｐ型の電界緩和層４と、隣接トレンチ３間のSiCエピタキシャル層２の上面にショットキー接合にて接続される第１ショットキー電極５と、トレンチ３の側壁上にショットキー接合にて接続される第２ショットキー電極６と、SiC基板１の裏面に形成されるカソード電極７とを備えている。第１ショットキー電極５のバリアハイトと第２ショットキー電極６のバリアハイトとの差分を、両者に同じ材料でかつ同じ製法からなる電極を形成した場合のバリアハイトの差分よりも小さくするため、オン抵抗をより低減できる。【選択図】  図１
2007036052.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成される半導体層と、
前記半導体層上の一部に形成されるトレンチの底部に位置する前記半導体層に形成され前記半導体層とは逆導電型の電界緩和層と、
前記トレンチに隣接する前記半導体層上にショットキー接合にて接続される第１電極と、
前記トレンチの側壁上にショットキー接合にて接続され前記第１電極に対して電気的に導通し、かつ前記第１電極とは異なる材料からなる第２電極と、
前記半導体層とは反対側の前記基板上に形成される第３電極と、を備え、
前記第１電極のバリアハイトと前記第２電極のバリアハイトとの差分は、前記第１電極と前記第２電極とが同じ材料であると仮定した場合の前記第１電極のバリアハイトと前記第２電極のバリアハイトとの差分より小さいことを特徴とする半導体整流素子。
【請求項２】
前記第１電極はＴｉ，Ｎｉ，Ｍｏ，Ｗ、Ｃｏ，Ｐｔ、Ｐｄ、Ｚｒ、Ｈｆから選ばれる１つの材料、または選ばれた材料のＳｉ化合物、または選ばれた材料のＡｕ合金からなることを特徴とする請求項１記載の半導体整流素子。
【請求項３】
前記半導体層はSiCであることを特徴とする請求項１または２に記載の半導体整流素子。
【請求項４】
前記トレンチに隣接する前記半導体層の表面がSi面であることを特徴とする請求項１または２に記載の半導体整流素子。
【請求項５】
前記トレンチに隣接する前記半導体層の表面がC面であることを特徴とする請求項１または２に記載の半導体整流素子。
【請求項６】
前記電界緩和層は、ポリシリコンを含むことを特徴とする請求項１乃至５のいずれかに記載の半導体整流素子。
【請求項７】
基板上に半導体層を形成する工程と、
前記半導体層上の一部にトレンチを形成する工程と、
前記トレンチの底部に位置する前記半導体層に、前記半導体層とは逆導電型の電界緩和層を形成する工程と、
前記トレンチに隣接する前記半導体層上にショットキー接合にて接続される第１電極を形成する工程と、
前記トレンチの側壁上にショットキー接合にて接続され前記第１電極に対して電気的に導通し、かつ前記第１電極とは異なる材料からなる第２電極を形成し、かつ前記半導体層とは反対側の前記基板上に第３電極を形成する工程と、を備える
ことを特徴とする半導体整流素子の製造方法。
【請求項８】
前記第１電極を形成する際の熱処理温度は、前記第２電極を形成する際の熱処理温度とは異なることを特徴とする請求項７に記載の半導体整流素子の製造方法。
【請求項９】
前記第１電極に接する前記半導体層に注入される不純物イオンのドーズ量は、前記第２電極に接する前記半導体層のドーズ量と異なることを特徴とする請求項７に記載の半導体整流素子の製造方法。
【請求項１０】
前記第１電極のバリアハイトと前記第２電極のバリアハイトとの差分は、前記第１電極と前記第２電極とが同じ材料であると仮定した場合の前記第１電極のバリアハイトと前記第２電極のバリアハイトとの差分より小さいことを特徴とする請求項７に記載の半導体整流素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流作用を持つ半導体整流素子に関する。
【背景技術】
【０００２】
ショットキーバリアダイオードは、半導体と金属の界面（ショットキー接合面）に形成されるショットキーバリアを利用して整流動作を行う素子であり、半導体の材料と金属の種類とで決まるバリアハイトにより、順方向の立ち上がり電圧（閾値電圧）が決定される。
【０００３】
例えば、ｎ型4H-SiCからなる半導体に金属電極を接触させたときの界面のバリアハイトが1.2eVのとき、閾値電圧は0.9Ｖになる。
【０００４】
ｎ型4H-SiCの不純物濃度が５×1015cm-3で、厚さが10μmのとき、その耐圧は1200Ｖになる。ここでは、６mA／cm2のリーク電流が流れた場合を耐圧と規定している。ショットキーバリアダイオードに対して閾値電圧以上の電圧を印加しないと、電流がほとんど流れないため、閾値電圧はできる限り０Ｖに近いことが望ましい。そこで、上記のｎ型4H-SiCにバリアハイト0.9eVの金属電極をつけた場合、閾値電圧は0.6Ｖまで下げることができるが、耐圧が600Ｖまで劣化してしまう。
【０００５】
このような背景から、閾値電圧を下げつつ、耐圧劣化を抑制するために、JBS（Junction Barrier Schottky）と呼ばれる構造が提案されている（非特許文献１参照）。この文献に開示構造は、ショットキー接合面に複数のトレンチを形成し、トレンチ間の半導体層上にバリアハイトの低い金属（例えば、Ti）電極を形成し、トレンチの側壁と底部にバリアハイトの高い金属（例えば、Ni）電極を形成するものである。この構造のダイオードに順バイアスをかけると、Ti電極により閾値電圧を下げることができ、逆バイアスをかけると、Ni電極から半導体領域に空乏層が伸びて、Ti電極への電界を緩和させることができる。
【非特許文献１】A Dual-Metal-Trence Schottky Pinch-Rectifer in 4H-SiC, K.J. Schoen at el, IEEE ELECTRON DEVICE LETTERS, Vol. 19, No. 4, April 1998.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、順バイアスをかけると、バリアハイトの低いTi電極から選択的に電流が流れるため、Ni電極部分はデッドスペースになってしまい、オン抵抗が増大してしまう。また、逆バイアスでは、Ni電極に電界が集中し、一般的なJBS構造のようなpn接合を持った電界緩和層よりも耐圧が低くなってしまう。
【０００７】
本発明は、ショットキー接合面での電界を緩和して耐圧を向上させつつ、順バイアス時のオン抵抗を下げることができる半導体整流素子を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板上に形成される半導体層と、前記半導体層上の一部に形成されるトレンチの底部に位置する前記半導体層に形成され前記半導体層とは逆導電型の電界緩和層と、前記トレンチに隣接する前記半導体層上にショットキー接合にて接続される第１電極と、前記トレンチの側壁上にショットキー接合にて接続され前記第１電極に対して電気的に導通し、かつ前記第１電極とは異なる材料からなる第２電極と、前記半導体層とは反対側の前記基板上に形成される第３電極と、を備え、前記第１電極のバリアハイトと前記第２電極のバリアハイトとの差分は、前記第１電極と前記第２電極とが同じ材料であると仮定した場合の前記第１電極のバリアハイトと前記第２電極のバリアハイトとの差分より小さいことを特徴とする半導体整流素子が提供される。
【０００９】
また、本発明の一態様によれば、基板上に半導体層を形成する工程と、前記半導体層上の一部にトレンチを形成する工程と、前記トレンチの底部に位置する前記半導体層に、前記半導体層とは逆導電型の電界緩和層を形成する工程と、前記トレンチに隣接する前記半導体層上にショットキー接合にて接続される第１電極を形成する工程と、前記トレンチの側壁上にショットキー接合にて接続され前記第１電極に対して電気的に導通し、かつ前記第１電極とは異なる材料からなる第２電極を形成し、かつ前記半導体層とは反対側の前記基板上に第３電極を形成する工程と、を備えることを特徴とする半導体整流素子の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ショットキー接合面での電界を緩和して耐圧を向上させつつ、順バイアス時のオン抵抗を下げることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１２】
（第１の実施形態）
図１は本発明の第１の実施形態による半導体整流素子の断面図である。図１の半導体整流素子は、ｎ型SiC基板１上に形成されるｎ型SiCエピタキシャル層２と、SiCエピタキシャル層２上の複数箇所に互いに分離して形成されるトレンチ３と、各トレンチ３の底部に位置するSiCエピタキシャル層２に形成されるｐ型の電界緩和層４と、隣接トレンチ３間のSiCエピタキシャル層２の上面にショットキー接合にて接続される第１ショットキー電極５と、トレンチ３の側壁上にショットキー接合にて接続される第２ショットキー電極６と、SiC基板１の裏面に形成されるカソード電極７（第３電極）とを備えている。第１ショットキー電極５と第２ショットキー電極６は電気的に導通しており、アノード電極を構成している。
【００１３】
本実施形態の特徴の一つ（第１の特徴）は、第１ショットキー電極５のバリアハイトと第２ショットキー電極６のバリアハイトとの差分を、第１ショットキー電極５と第２ショットキー電極６とを同じ材料かつ同じ製法で形成した場合の両電極のバリアハイトの差分よりも小さくすることである。これにより、順バイアス時のオン抵抗を低減でき、アノード電極からカソード電極７に電流が流れやすくなる。
【００１４】
隣接トレンチ３間のSiCエピタキシャル層２の上面とトレンチ３の側壁部分では、面方位が異なることから仕事関数に差が生じ、両者の上に同じ電極（より詳しくは、同じ材料かつ同じ製法で形成される電極）を成膜したとしても、両者のバリアハイトは互いに相違してしまう。この場合、バリアハイトの高い部分は、低い部分に比べて電流が流れにくくなるため、アノード電極の一部に電流が流れにくい箇所が生じることになり、オン抵抗が上昇してしまう。
【００１５】
そこで、本実施形態では、トレンチ３間のSiCエピタキシャル層２の上面とトレンチ３の側壁部分に、同じ材料かつ同じ製法からなる電極を成膜した場合の両者のバリアハイトの差分よりも差分が小さくなるような電極を成膜するものである。
【００１６】
これにより、アノード電極の中で電流が流れにくくなる領域が少なくなり、オン抵抗を低減できる。
【００１７】
また、本実施形態の他の特徴（第２の特徴）は、トレンチ３の底部にｐ型の電界緩和層４を設けて、この電界緩和層４とアノード電極とを接触させることである。順バイアスを印加した場合には、電界緩和層４とアノード電極との間の界面の低い内部障壁により、電界緩和層４からも電子電流を流すことができる。また、逆バイアスを印加した場合には、電界緩和層４とそれに接するSiCエピタキシャル層２との間のpn接合により空乏層が形成され、ショットキー接合部分での電界を緩和することができる。これにより、トレンチ３の側壁および底部でのリーク電流を抑制することができる。
【００１８】
図２〜図４は本実施形態の製造工程の一例を示す工程図である。以下、これらの図に基づいて本実施形態に係る半導体整流素子の製造工程を説明する。まず、低抵抗のｎ型SiC基板１を用意し、同基板上に、ドリフト領域８となる１×1016cm-3の不純物濃度を含むｎ型SiCエピタキシャル層２を10μｍ成長させる（図２（ａ））。
【００１９】
ドリフト領域８の濃度と層厚は、目的とするデバイスの性能に依存する。耐圧がアバランシェで決まる場合、例えば4H-SiC（Si面の結晶方位(0001)、C面の結晶方位(000-1)）のユニポーラ素子を作製する場合、その目標耐圧Ｖ[V]とドリフト領域８の最適濃度Ｎcm-3の関係は、N＝1.70×1020×Ｖ-1.303で表される。目標耐圧Ｖとドリフト領域８の最適厚さＷcmの関係は、Ｗ＝1.94×10-7×Ｖ1.1517で表される。
【００２０】
一方、6H-SiC（（Si面の結晶方位(0001)、C面の結晶方位(000-1)）のユニポーラ素子を作製する場合、目標耐圧Ｖとドリフト領域８の最適濃度Ｎの関係は、Ｎ＝2.62×1020×Ｖ-1.323、目標耐圧Ｖとドリフト領域８の最適厚さＷの関係は、Ｗ＝1.57×10-7×Ｖ1.1617で表される。
【００２１】
ここで、４Ｈと６Ｈは、SiC単結晶の形状を表しており、４Ｈは４回周期の六方晶、６Ｈは６回周期の六方晶である。
【００２２】
例えば、1200Ｖを目標耐圧とした場合のドリフト領域８の厚さは6.8μm、不純物濃度は1.7×1016cm-3である。
【００２３】
一般には、目標耐圧を達成する素子の歩留まり向上、順方向特性の向上および逆方向特性の向上を図るには、ドリフト領域８の厚さを最適ドリフト領域８の厚さの±50％（より好ましくは±20％）の範囲内で最適化する。耐圧がリーク電流で決まる場合、ドリフト領域８の厚さをアバランシェでの最適値よりも厚くするか、不純物濃度を低くする。
【００２４】
ドリフト領域８は、ｎ型SiCエピタキシャル層２の底面から主接合部までの厚さであり、本実施形態の場合、ｎ型SiCエピタキシャル層２の底面から電界緩和層４までの厚さである。電界緩和層４よりも上側（隣接トレンチ３間のSiCエピタキシャル層２）はチャネル領域９であり、ドリフト領域８とチャネル領域９を合わせたものがSiCエピタキシャル層２である。
【００２５】
SiC基板１は、裏面側のカソード電極７のコンタクト領域となる。SiC基板１にｎ型SiCエピタキシャル層２を形成した後、硫酸と過酸化水素水の混酸で、SiC基板１とｎ型SiCエピタキシャル層２に付着した有機汚れを除去し、純水により洗浄する。続いて希塩酸と過酸化水素水の混酸でSiC基板１とｎ型SiCエピタキシャル層２に付着した金属不純物を除去し、純水により洗浄する。さらに、希フッ酸により、SiC基板１とｎ型SiCエピタキシャル層２の表面の自然酸化膜を除去し、純水により洗浄する。
【００２６】
その後、SiC基板１とｎ型SiCエピタキシャル層２を酸素雰囲気下で、900℃〜1200℃で５分から４時間加熱し、ｎ型SiCエピタキシャル層２の表面を酸化して、犠牲酸化膜を形成する。ここでは、例えば、1100℃で２時間加熱する。この犠牲酸化膜は、後の工程で形成されるイオン注入用マスクとなる酸化膜との密着性を上げるためのものである。
【００２７】
次に、上述した犠牲酸化膜の上面に、終端構造のイオン注入用のマスクとなる金属膜を形成する。次に、金属膜の上面にレジストを塗布し、このレジストをフォトリソグラフィ技術によりパターニングして、終端構造となるリサーフ領域とガードリンク領域に対応する領域に開口を持つレジストパターンを形成する。その後、形成したレジストパターンをマスクとして金属膜をパターニングし、イオン注入用のマスクとなる金属マスクを形成する。
【００２８】
次に、金属膜をマスクとして、総ドーズ量1.0×1012cm-2〜1.0×1015cm-2、最大加速エネルギー50〜500keVにより、アルミニウムイオンの多段注入を行って、不図示のリサーフ領域とガードリンク領域を形成する。本実施形態では、総ドーズ量1.5×1013cm-2、最大加速エネルギー300eVでリサーフ領域とガードリンク領域を形成する。
【００２９】
その後、硫酸と過酸化水素水の混酸により、基板表面に付着したレジスト等の有機物とイオン注入マスクを除去し、純水により洗浄する。
【００３０】
次に、基板上面にトレンチ３形成用のマスクを形成する。上述した犠牲酸化膜の上面に、トレンチ形成および電界緩和層のイオン注入用のマスクとなる酸化膜を形成する。次に、酸化膜の上面にレジストを塗布し、このレジストをフォトリソグラフィ技術によりパターニングして、トレンチ形成および電界緩和層のイオン注入用領域に開口を持つレジストパターンを形成する。その後、形成したレジストパターンをマスクとして酸化膜をパターニングし、イオン注入用のマスクとなる酸化膜１０を形成する（図２（ｂ））
このマスクは、トレンチ３形成領域に対応する開口を持っている。次に、このマスクを用いて、RIEによりSiCエピタキシャル層２の一部にトレンチ３を形成する（図２（ｃ））。RIEで用いるエッチングガスは、例えばCF4とO2の混合ガスであるが、ガスの具体的な種類は特に問わない。トレンチ３形成用のマスクは、次工程で行うイオン注入用のマスクとしても用いるため、イオン注入を阻止可能な材料と膜厚である必要がある。
【００３１】
次に、トレンチ３形成用のマスクを用いて、電界緩和層４の形成領域にボロンとアルミニウムの少なくとも一方のイオン注入を行う（図３（ａ））。注入領域は、例えば１×1018cm-3の濃度で、0.6μm程度の厚さの領域となる。
【００３２】
次に、基板表面のマスクと犠牲酸化膜を希フッ酸により除去する。次に、この基板を硫酸と過酸化水素水の混酸により洗浄し、純水で洗浄した後、塩酸と過酸化水素水の混酸により微量金属汚染物を除去し、再び純水で洗浄する。最後に、酸による洗浄で酸化された基板表面の酸化膜を希フッ酸により除去した後、純水で十分に洗浄する。
【００３３】
次に、洗浄が終わった基板を誘導加熱型の熱処理装置に導入して、真空引きした後にアルゴンで置換した後に、例えば1600℃まで加熱して、注入したイオンの活性化を行って、電界緩和層４を形成する（図３（ｂ））。
【００３４】
次に、基板裏面にNi膜を成膜した後、Ar雰囲気で、1000℃で５分間のシンターを行ってカソード電極７を形成する（図３（ｃ））。
【００３５】
次に、基板上に第１ショットキー電極５の材料１１を成膜し（図４（ａ））、トレンチ３間のSiCエピタキシャル層２の上面に第１ショットキー電極５を形成するためにパターニングする（図４（ｂ））。パターニングの具体的な手法は特に問わないが、例えば一般的なRIE等のドライエッチングでもよいし、酸やアルカリ等を用いたウェットエッチングでもよい。
【００３６】
次に、基板上に第２ショットキー電極６の材料を成膜する（図４（ｃ））。これにより、トレンチ３間のSiCエピタキシャル層２の表面には、第１ショットキー電極５とSiCエピタキシャル層２によるショットキー接合が形成され、トレンチ３の側壁部には第２ショットキー電極６とSiCエピタキシャル層２によるショットキー接合が形成される。また、トレンチ３の底部では第２ショットキー電極６と電界緩和層４とが接続される。
【００３７】
第１ショットキー電極５と第２ショットキー電極６の材料としては、Ti、Ni、Mo、W、Co、Pt、Pd、Zr、Hfから選ばれる一つの金属か、選ばれた金属のSi化合物か、Auか、選ばれた金属の合金が考えられる。
【００３８】
ｎ型SiCエピタキシャル層２からなるドリフト領域８は、アノード電極側に配置される原子のほとんどがSiの場合（以下、Si面と呼ぶ）と、アノード電極側に配置される原子のほとんどがCの場合（以下、Ｃ面と呼ぶ）があり、同じ材料および同じ製法で形成された場合、Si面上に配置される金属のバリアハイトは、Ｃ面上に配置される金属のバリアハイトよりも低くなる。
【００３９】
図５はSi面とＣ面上にそれぞれ金属を配置した場合の金属の仕事関数とバリアハイトとの関係を示す図である。図示のように、金属の種類が変化しても、Si面上に配置されるバリアハイトがＣ面上に配置されるバリアハイトよりも低いことがわかる。
【００４０】
図６は製造方法によりバリアハイトの値が変化することを示す図である。図６のφMは金属本来の仕事関数、φBは４H-SiC表面の理論的なバリアハイト、φBas-depoは４H-SiC上に金属を成膜しただけの状態でのバリアハイト、φBポリイミドシンターは、金属の成膜後に加熱処理した状態でのバリアハイトである。図６に示すように、加熱処理をすることにより、バリアハイトが変化することがわかる。
【００４１】
図７はドリフト領域８の上面に金属を成膜する前の前処理方法によりバリアハイトが変化する様子を示す図である。図７の直線（ａ）は希フッ酸による自然酸化膜除去を行う場合、直線（ｂ）は表面熱酸化と酸化膜エッチングを行う場合、直線（ｃ）は直線（ｂ）の条件に加えて沸騰水を用いる場合である。
【００４２】
図７からわかるように、SiCエピタキシャル層２の表面の汚れ具合によりバリアハイトが大きく影響されることがわかる。
【００４３】
本実施形態は、トレンチ３間のSiCエピタキシャル層２上に形成される第１ショットキー電極５のバリアハイトと、トレンチ３の側壁部上に形成される第２ショットキー電極６のバリアハイトとの差分をできるだけ小さくする。より詳細には、この場合の差分を、第１ショットキー電極５と第２ショットキー電極６を同じ材料でかつ同じ製法で形成した場合のバリアハイトの差分よりも小さくする。このようにするには、図６および図７に示すように、第１ショットキー電極５と第２ショットキー電極６の材料を互いに変えるか、製造方法を互いに変えることにより実現可能である。以下では、バリアハイトの差分を小さくするために、第１ショットキー電極５と第２ショットキー電極６の種類を変える例を説明する。
【００４４】
図５に示したように、ｎ型SiCエピタキシャル層２においてSi原子とC原子のどちらかの殆どがアノード電極側に配置されるかによってバリアハイトが変化する。したがって、Si原子とＣ原子の配置に応じて、第１ショットキー電極５と第２ショットキー電極６の種類を変える必要がある。
【００４５】
より具体的には、隣接トレンチ３間のSiCエピタキシャル層２の上面がSi面の場合、第１ショットキー電極５と第２ショットキー電極６を同じ材料かつ同じ製法で形成しても、第１ショットキー電極５のバリアハイトが第２ショットキー電極６のバリアハイトよりも低くなる。したがって、この場合、第１ショットキー電極５の材料として、第２ショットキー電極６の材料よりも仕事関数が大きい材料を選択する。これにより、両電極のバリアハイトの差分を小さくすることができる。
【００４６】
逆に、隣接トレンチ３間のSiCエピタキシャル層２の上面がＣ面の場合、第１ショットキー電極５と第２ショットキー電極６を同じ材料かつ同じ製法で形成しても、第１ショットキー電極５のバリアハイトが第２ショットキー電極６のバリアハイトよりも高くなる。したがって、この場合、第１ショットキー電極５の材料として、第２ショットキー電極６の材料よりも仕事関数が小さい材料を選択する。
【００４７】
簡易的には、SiCエピタキシャル層２におけるSi原子とＣ原子の配置が逆になった場合は、第１ショットキー電極５と第２ショットキー電極６の材料を互いに入れ替えればよい。
【００４８】
このように、第１の実施形態では、隣接トレンチ３間のSiCエピタキシャル層２上に形成される第１ショットキー電極５のバリアハイトと、トレンチ３の側壁部上に形成される第２ショットキー電極６のバリアハイトとの差分を、両者に同じ材料でかつ同じ製法からなる電極を形成した場合のバリアハイトの差分よりも小さくするため、オン抵抗をより低減できる。また、トレンチ３の底部に電界緩和層４を設けるため、逆バイアス時に空乏層が広がり、トレンチ３の底部や側壁部でのリーク電流を抑制できる。
【００４９】
（第２の実施形態）
第１の実施形態は、第１ショットキー電極５の材料と第２ショットキー電極６の材料を互いに相違させてバリアハイトの差分を小さくする例を説明したが、以下に説明する第２の実施形態は製造方法を変えてバリアハイトの差分を小さくするものである。より具体的には、第１ショットキー電極５を形成する際の加熱処理条件と第２ショットキー電極６を形成する際の加熱処理条件の少なくとも一方を制御することにより、両電極のバリアハイトの差分を小さくする。
【００５０】
一般に、同じ材料であっても、熱処理温度に応じてバリアハイトφBが異なることが知られている。これは、温度により拡散および反応が進み、金属／SiCの界面で決定されるφBが変化するためである。例えば、ニッケル（Ni）の室温でのSi面のバリアハイトφBは1.7eVであるが、400℃で反応させたときのSi面のバリアハイトφBは1.45〜1.5eVである。
【００５１】
一方、材料にシリサイド（例えば、TiSi2、WSi2、MoSi2、NiSi2、CoSi2、PtSi、Pd2Si、Ir3Si）を選んだ場合は、半導体の一般的な製造プロセス温度(室温〜1500℃)でのバリアハイトの変化は殆ど見られない。金属単体がSiC界面に接している場合は、SiCのSiまたはCとシリサイドまたはカーバイドを形成するためにバリアハイトが変化するが、熱的に安定なシリサイドがはじめからSiC界面に接している場合、温度が上昇してもSiCとの反応が進まないためである。
【００５２】
具体的に、バリアハイトφBと熱処理温度との関係がわかっているのは、Ti、MoおよびWと、TiSi2、MoSi2とNiだけであり、隣接トレンチ３間のSiCエピタキシャル層２の上面にTiを、トレンチ３の側壁部にMoを成膜して300℃で反応させた場合は、両者のバリアハイトは1.1eVでほぼ一致する。
【００５３】
一方、隣接トレンチ３間のSiCエピタキシャル層２の上面にMoを、トレンチ３の側壁部にTiを成膜して500℃で反応させた場合も、両者のバリアハイトは1.1eVでほぼ一致する。
【００５４】
このように、第１ショットキー電極５と第２ショットキー電極６を形成する際の熱処理温度を変えることにより、第１ショットキー電極５と第２ショットキー電極６のバリアハイトの差分を制御でき、第１ショットキー電極５と第２ショットキー電極６の少なくとも一方を形成する際の熱処理温度を制御することで、オン抵抗を下げることができる。
【００５５】
（第３の実施形態）
第３の実施形態は、ｎ型SiCエピタキシャル層２への不純物イオンのドーズ量を変えることにより、第１ショットキー電極５と第２ショットキー電極６のバリアハイトの差分を変えるものである。
【００５６】
一般に、半導体中の拡散層の厚さに応じてバリアハイトφBが変化することが知られている（特開2002-299643公報）。例えば、単位体積当たりの不純物濃度が１×1019cm-3の場合、ｐ型半導体層の膜厚が２nmであれば、ドーズ量は２nm×1019cm-3となり、φB＝1.2eVになる。また、膜厚が６nmであれば、ドーズ量は６nm×1019cm-3となり、φB＝1.6eVになる。また、膜厚が10nmであれば、ドーズ量は10nm×1019cm-3となり、φB＝2.0eVになる。
【００５７】
したがって、第１ショットキー電極５に接触するSiCエピタキシャル層２のドーズ量と、第２ショットキー電極６に接触するSiCエピタキシャル層２のドーズ量の少なくとも一方を制御することにより、第１ショットキー電極５と第２ショットキー電極６のバリアハイトの差分を調整することができる。
【００５８】
このように、第３の実施形態では、第１ショットキー電極５に接触するSiCエピタキシャル層２のドーズ量と、第２ショットキー電極６に接触するSiCエピタキシャル層２のドーズ量との少なくとも一方を制御するため、第１ショットキー電極５と第２ショットキー電極６の材料を同じにしても、両者のバリアハイトの差分が小さくなるよう調整することができ、第１および第２の実施形態と同様にオン抵抗を下げることができる。
【００５９】
（第４の実施形態）
第４の実施形態は、電界緩和層４の材料を変えて、逆バイアス時により電界を緩和できるようにし、かつ順バイアス時にオン抵抗をより低減するものである。
【００６０】
図８は本発明の第４の実施形態による半導体整流素子の断面図である。図８の電界緩和層４ａは、ｐ型ポリシリコンで形成されている。図９はｐ型ポリシリコンの電界緩和層４ａとその下面に接するｎ型SiCエピタキシャル層２との界面におけるバンドギャップを示す図である。図９（ａ）は熱平衡状態のバンドギャップ、図９（ｂ）は順バイアス時のバンドギャップ、図９（ｃ）は逆バイアス時のバンドギャップを示している。
【００６１】
順バイアス時には、図９（ｂ）に示すように、ｐ型ポリシリコンとｎ型SiCエピタキシャル層２との間の内部障壁が低いため、ｐ型ポリシリコンからSiCエピタキシャル層２に電子が移動しやすくなる。一方、逆バイアス時には、図９（ｃ）に示すように、ｐ型ポリシリコンとｎ型SiCエピタキシャル層２との間の内部障壁が大きいため、ｐｎ接合面に沿って空乏層が広がり、アノード電極での電界集中を防止でき、トレンチ３の側壁部や底部でのリーク電流をより抑制できる。
【００６２】
図１０〜図１２は第４の実施形態に係る半導体整流素子の製造工程図である。トレンチ３を形成するまでの工程は上述した第１の実施形態と同様であるため、工程図を省略している。トレンチ３の形成後に（図１０（ａ））、トレンチ３の内部も含めて、基板上にポリシリコン層１２を成膜し（図１０（ｂ））、基板表面を平坦化する（図１０（ｃ））。
【００６３】
次に、ポリシリコン層１２にｐ型不純物イオンを注入し、その後に熱拡散を行う（図１１（ａ））。その後、エッチバックを行って、トレンチ３内のポリシリコン層を除去する。このとき、トレンチ３の底部に所定厚さのポリシリコン層１２が残存するようにエッチバックを行う（図１１（ｂ））。その後、SiC基板１の裏面側にカソード電極７を形成する（図１１（ｃ））。
【００６４】
その後の工程は第１の実施形態と同様であり、第１ショットキー電極５をトレンチ３間のｎ型SiCエピタキシャル層２の上面に形成した後（図１２（ａ）、図１２（ｂ））、基板の上面全体に第２ショットキー電極６を形成する（図１２（ｃ））。
【００６５】
このように、第４の実施形態では、電界緩和層４をｐ型ポリシリコンで形成するため、オン抵抗をより低減できるとともに、逆バイアス時の電界をより緩和することができる。
【００６６】
（その他の実施形態）
上述した第１〜第４の実施形態において、必要に応じて種々の変形例が考えられる。以下、これら変形例を順に説明する。
【００６７】
（第１の変形例）
図１に示すように、第２ショットキー電極６は電界緩和層４に接触している。この接触面はオーミックコンタクトになっていてもよい。
【００６８】
図１３は第２ショットキー電極６と電界緩和層４との接触面をオーミックコンタクト２１にする例を示す断面図である。この場合、図１の半導体整流素子に逆バイアスが印加されて、ドリフト領域８が空乏化している際に、ｐ型電界緩和領域からホールが吐き出されるが、オーミックコンタクトになっていることで、ホールの吐き出し抵抗が下がり、半導体整流素子の安定動作と高周波動作が可能となる。オーミックコンタクトを形成するには、例えば、第１ショットキー電極５を成膜する前に、電界緩和層４に接触されるオーミック電極を形成すればよい。
【００６９】
（第２の変形例）
ｎ型SiCエピタキシャル層２内の不純物濃度を段階的に変えて、オン抵抗の低減を図ってもよい。図１４はそれぞれ不純物濃度の異なる第１〜第３領域２２〜２４を有するｎ型SiCエピタキシャル層２を備えた半導体整流素子の断面図である。第１領域は、第２および第３領域よりも高濃度に設定される。これにより、オン抵抗をより低減することができる。
【００７０】
（第３の変形例）
図１５は電界緩和層４の外側領域４ｂを内側領域４ｃよりも低濃度にした第３の変形例に係る半導体整流素子の断面図である。外側領域４ｂを低濃度にしているため、トレンチ３の角部での電界集中をより緩和でき、耐圧の劣化を防止できる。
【００７１】
例えば、電界緩和層４の内側領域４ｃにはアルミニウムをイオン注入し、外側領域４ｂにはボロンをイオン注入して熱拡散を行う。アルミニウムの熱拡散係数はボロンよりも低いため、ボロンのみが熱拡散する。これにより、イオン注入により欠陥を、熱拡散したボロンが囲み、欠陥部分での電界集中を抑制できる。
【００７２】
（第４の変形例）
上述した各実施形態では、SiCエピタキシャル層２に複数のトレンチを形成する例を説明したが、トレンチの数には特に制限はなく、一つのトレンチだけを設けてもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態による半導体整流素子の断面図。
【図２】本実施形態の製造工程の一例を示す工程図。
【図３】図２に続く工程図。
【図４】図３に続く工程図。
【図５】Si面とＣ面上にそれぞれ金属を配置した場合の金属の仕事関数とバリアハイトとの関係を示す図。
【図６】製造方法によりバリアハイトの値が変化することを示す図。
【図７】ドリフト領域８の上面に金属を成膜する前の前処理方法によりバリアハイトが変化する様子を示す図。
【図８】本発明の第４の実施形態による半導体整流素子の断面図。
【図９】ｐ型ポリシリコンの電界緩和層４ａとその下面に接するｎ型SiCエピタキシャル層２との界面におけるバンドギャップを示す図で、（ａ）は熱平衡状態のバンドギャップ、（ｂ）は順バイアス時のバンドギャップ、（ｃ）は逆バイアス時のバンドギャップを示す図。
【図１０】第４の実施形態に係る半導体整流素子の製造工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
【図１３】第２ショットキー電極６と電界緩和層４との接触面をオーミックコンタクト２１にする例を示す断面図。
【図１４】それぞれ不純物濃度の異なる第１〜第３領域２２〜２４を有するｎ型SiCエピタキシャル層２を備えた半導体整流素子の断面図。
【図１５】電界緩和層４の外側領域４ｂを内側領域４ｃよりも低濃度にした第３の変形例に係る半導体整流素子の断面図。
【符号の説明】
【００７４】
１  ｎ型SiC基板
２  ｎ型SiCエピタキシャル層
３  トレンチ
４  電界緩和層
５  第１ショットキー電極
６  第２ショットキー電極
７  カソード電極
【図１】
2007036052.tif 000003
【図２】
2007036052.tif 000004
【図３】
2007036052.tif 000005
【図４】
2007036052.tif 000006
【図５】
2007036052.tif 000007
【図６】
2007036052.tif 000008
【図７】
2007036052.tif 000009
【図８】
2007036052.tif 000010
【図９】
2007036052.tif 000011
【図１０】
2007036052.tif 000012
【図１１】
2007036052.tif 000013
【図１２】
2007036052.tif 000014
【図１３】
2007036052.tif 000015
【図１４】
2007036052.tif 000016
【図１５】
2007036052.tif 000017