(57)【要約】【課題】不揮発性メモリ等にも利用でき、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるフィン型キャパシタの構造を有する半導体装置およびその半導体装置の製造方法を提供する。【解決手段】半導体基板１上に、第１絶縁膜２と第１電極３と第２絶縁膜４と第２電極５と第３絶縁膜７および第３電極９を順次形成する。上記第１電極３と第２電極５とを第２絶縁膜４により絶縁し、第２電極５と第３電極とが第３絶縁膜７により絶縁する。上記第３電極９が半導体基板１側に向かって延びる側端部９aを有する。そして、上記第３電極９の側端部９aと第１電極３の表面の一部とを直に接合する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１絶縁膜と第１電極と第２絶縁膜と第２電極と第３絶縁膜および第３電極が順次形成された半導体装置であって、
上記第１電極と上記第２電極とが上記第２絶縁膜により絶縁され、
上記第２電極と上記第３電極とが上記第３絶縁膜により絶縁され、
上記第３電極が上記半導体基板側に向かって延びる側端部を有し、
上記第３電極の上記側端部と上記第１電極の表面の一部とが直に接合していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１電極と上記第２電極および上記第３電極に、導電体材料としてポリシリコンまたはシリサイドまたはアルミニウムを用いたことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第１絶縁膜と上記第２絶縁膜および上記第３絶縁膜が、シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちのいずれか１つか、または、上記シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちの２つ以上の膜が積層された複合膜であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第３電極の平面形状が矩形であって、
上記第３電極の１辺または２辺または３辺で、上記第１電極と上記第３電極が直に接合していることを特徴とする半導体装置。
【請求項５】
半導体基板上に第１絶縁膜と第１電極を順次形成する工程と、
上記第１絶縁膜,第１電極が形成された上記半導体基板上に第２絶縁膜と第２電極を順次形成する工程と、
上記第２絶縁膜と上記第２電極を加工して、上記第１電極の一部を露出させる工程と、
上記第１電極の一部を露出させた後、上記第１絶縁膜,第１電極,第２絶縁膜および第２電極が形成された上記半導体基板上に第３絶縁膜を形成する工程と、
上記第３絶縁膜を形成した後、上記第３絶縁膜の形成前に露出していた上記第１電極の領域でかつ上記第２電極近傍の領域を除く領域に対応する上記第３絶縁膜の領域を除去して、上記第１電極の一部を露出させる工程と、
上記第３絶縁膜上および上記第１電極の露出領域上に、上記第１電極の露出領域と直に接合する第３電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
上記第１絶縁膜と上記第１電極を形成した後、上記第１絶縁膜と上記第１電極を加工する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
上記第３電極を形成した後、上記第３絶縁膜,上記第２電極,上記第２絶縁膜および上記第１電極のうちの少なくとも１つと上記第３電極をエッチングにより加工する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法において、
上記第３電極の平面形状が矩形であって、
上記第３電極の１辺または２辺または３辺で、上記第１電極と上記第３電極が直に接合していることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に第１絶縁膜と第１電極を順次形成する工程と、
上記第１絶縁膜,第１電極が形成された上記半導体基板上に第２絶縁膜と第２電極を順次形成する工程と、
上記第２電極を加工して、上記第２絶縁膜の一部を露出させる工程と、
上記第２絶縁膜の一部を露出させた後、上記第１絶縁膜,第１電極,第２絶縁膜および第２電極が形成された上記半導体基板上に第３絶縁膜を形成する工程と、
上記第３絶縁膜を形成した後、上記第３絶縁膜の形成前に露出していた上記第１電極の領域でかつ上記第２電極近傍の領域を除く領域に対応する上記第３絶縁膜の領域を除去して、上記第１電極の一部を露出させる工程と、
上記第３絶縁膜上および上記第１電極の露出領域上に、上記第１電極の露出領域と直に接合する第３電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
上記第１絶縁膜と上記第１電極を形成した後、上記第１絶縁膜と上記第１電極を加工する工程を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
上記第３電極を形成した後、上記第３絶縁膜,上記第２電極,上記第２絶縁膜および上記第１電極のうちの少なくとも１つと上記第３電極をエッチングにより加工する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
上記第３電極の平面形状が矩形であって、
上記第３電極の１辺または２辺または３辺で、上記第１電極と上記第３電極が直に接合していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にキャパシタ構造およびその製造方法に関する。
【背景技術】
【０００２】
情報通信の発達により、近年、携帯電話やインターネットに代表される電子機器のポータブル化やネットワーク化や低コスト化が進んでいる。これらの機器で扱う画像情報や動画情報等の情報量も拡大しており、電子機器に使用されるメモリの容量の拡大が以前にも増して要求されている。このような容量拡大を目的とする半導体メモリの高集積化のためには、その中で電荷を蓄積する役割を果たすキャパシタの微細化が必要である。しかしながら、キャパシタの微細化に伴って単位ビット当りの容量低下が起こり、ひいてはデバイス動作の安定性を欠きビット化け等の不良を引き起こし易くなるという問題がある。そのような問題を解決する対策としてこれまでにも容量を低下させない技術が開発されてきた。
【０００３】
不揮発性メモリ等で用いられている技術の一つに、電極間に用いる絶縁膜そのものの改善があり、信頼性の高い絶縁膜を用いて薄膜化させる手法に始まって、現在の主流であるナイトライド膜を絶縁膜で積層させたＯＮＯ(Oxide-Nitride-Oxide)膜を使用する手法が一般的に知られている。
【０００４】
また、もう一つの技術には、キャパシタの平面面積を増加させることなく実効面積のみを増加させる手法がある。例えば、特許文献１(特開２００４−２２８１８６号公報)において、下部電極を凹状、上部電極を下方に向けて凸状の構造とすることで、実効面積を増加させる提案がされている。
【０００５】
この特許文献１(特開２００４−２２８１８６号公報)では、キャパシタの下部電極を安定した凹状に形成しにくく、容量増加の効果も小さいという問題があった。
【０００６】
また、揮発性メモリであるＤＲＡＭ(Dynamic Random Access Memory)の高集積化・微細化には、多層電極を利用したフィン型キャパシタ構造があり、特許文献２(特開２００２−１９０５７８号公報)においては、強誘電体層を用いた手法も提案されている。
【０００７】
このような多層電極を利用したフィン型キャパシタ構造において、単純に３層電極構造を用いた場合には、容量を倍化できる利点はあるが、電圧印加や読み出しタイミングがずれ易く、電極材料や回路設計の段階において同期を取る必要がある。
【０００８】
３層電極構造のキャパシタには、第２電極(中層電極)を中心として、第１電極(下層電極)との間で形成される第１のキャパシタと、第３電極(上層電極)との間で形成される第２のキャパシタの両者が存在する。単なるキャパシタ用途であれば、第２電極を書き込みや読み出しの電極として用いることで上記問題の回避は可能である。しかしながら、第１電極をトランジスタのゲート電極としても用いる場合には、第１電極への電圧印加が必須事項となり、第２電極と第３電極の間でキャパシタを形成するため、第３電極への電圧印加も必須となり、このための電圧印加回路も必要となる。
【０００９】
一般的に電極への電圧印加は、抵抗の低いメタル配線で引き廻し、メモリセルのブロック端でコンタクトを介して行っている。この場合、所定セルのゲート電極に対して電圧印加を行うとき、第１電極と第３電極の電圧印加完了時間に差が生じ易く、電圧印加が完了する時間の遅い側に動作速度を合わせ、総合的な回路動作速度を犠牲にする必要がある。また、コンタクト数を増加させて第１電極と第３電極の電圧印加完了時間の差を小さくすることも可能であるが、この場合にはセル面積が増大する問題と、メタル配線の設計が複雑になるという問題がある。
【００１０】
そこで、特許文献３(特開平６−８５１６９号公報)において、第１電極と第３電極を接続した構成の揮発性メモリのＤＲＡＭが提案されている。
【００１１】
ここでは、上記揮発性メモリのＤＲＡＭで利用されている多層電極のフィン型キャパシタについて、その製造方法を以下に述べる。
【００１２】
図８Ａに示すように、半導体基板３００上にＰＳＧ(リン・シリケート・ガラス)等の層間絶縁膜３０１を被覆した後、ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法等により全面に、膜厚３０ｎｍの窒化膜３０２、膜厚５０ｎｍの酸化膜３０３、ポリＳｉ等の膜厚５０ｎｍのシリコン薄膜３０４、膜厚５０ｎｍの酸化膜３０５を順次被覆する。なお、窒化膜３０２は、酸化膜３０３をエッチングするときのストッパーとなり、シリコン薄膜３０４はフィン型蓄積電極の下層の一電極となる。
【００１３】
次に、図８Ｂに示すように、フォトレジスタパターン３１１を用いて、ＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)等により、酸化膜３０５、シリコン薄膜７４、酸化膜３０３、窒化膜３０２および層間絶縁膜３０１をエッチングして、露出された蓄積電極３０４と半導体基板３００とのコンタクトを取るためのコンタクトホール３０６を形成する。
【００１４】
次に、図８Ｃに示すように、ＣＶＤ法等によりコンタクトホール３０６内の底部に露出された半導体基板３００とコンタクトホール３０６内の側壁に露出されたシリコン薄膜３０４の側壁部とコンタクトを取るため、ポリＳｉを堆積して膜厚５０ｎｍのシリコン薄膜３０７を形成する。このシリコン薄膜３０７は、フィン型蓄積電極の上層の一電極となる。
【００１５】
次に、図８Ｄに示すように、フォトレジスタパターン３１２を用いて、ＲＩＥ等によりシリコン薄膜３０７から窒化膜３０２上の酸化膜３０３が露出するまでエッチングする。
【００１６】
次に、図８Ｅに示すように、弗酸によって蓄積電極となるシリコン薄膜３０４とシリコン薄膜３０７表面に生じた自然酸化膜を除去するとともに、シリコン薄膜３０４とシリコン薄膜３０７間の酸化膜３０５(図８Ｄに示す)およびエッチングストッパーとなる窒化膜３０２上の酸化膜３０３(図８Ｄに示す)を除去する。
【００１７】
次に、図８Ｆに示すように、８０℃で濃度６０％のホット硝酸溶液に浸漬することにより、蓄積電極となるシリコン薄膜３０４とシリコン薄膜３０７表面に膜厚１.３ｎｍの酸化膜を形成する。そして、ＣＶＤ法等により酸化膜表面に膜厚５ｎｍの窒化膜を形成した後、その窒化膜を熱酸化して膜厚１〜１.５ｎｍの酸化膜を形成することにより、複合膜３０８を形成する。さらに、複合膜３０８上にポリＳｉ等からなるプレート膜３０９を形成する。
【００１８】
最後に、図８Ｇに示すように、フォトレジスタパターン３１３を用いて、ＲＩＥ等により一部プレート膜３０９と複合膜３０８(酸化膜と窒化膜と酸化膜)をエッチングして、もう一方の電極であるシリコン薄膜３０７表面を露出させ、フィン型のキャパシタを製造している。
【００１９】
上記特許文献３(特開平６−８５１６９号公報)のＤＲＡＭで用いられているフィン型キャパシタでは、上部電極の形成後に上部電極と下部電極との間の絶縁膜をエッチングするため、下部電極下にストッパー用のＳｉＮ膜等が必要不可欠であった。また、高段差部に電極を被覆するため、段差側壁部の電極膜厚は被覆膜厚の６倍を超えることもあり、電極下層の絶縁膜との高選択比エッチングが必要であった。さらに、上記上部電極と下部電極の間の絶縁膜をエッチングした後に、ホット硝酸溶液等でリーク電流を抑制した酸化膜を形成したり、ポリＳｉ等からなるプレート膜をカバレッジ良く埋め込むために光ＣＶＤ技術等による成膜をしたりする必要性が生じ始めている。
【特許文献１】特開２００４−２２８１８６号公報
【特許文献２】特開２００２−１９０５７８号公報
【特許文献３】特開平６−８５１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そこで、この発明の課題は、不揮発性メモリ等にも利用でき、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるフィン型キャパシタの構造を有する半導体装置およびその半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、この第１の発明の半導体装置は、
半導体基板上に、第１絶縁膜と第１電極と第２絶縁膜と第２電極と第３絶縁膜および第３電極が順次形成された半導体装置であって、
上記第１電極と上記第２電極とが上記第２絶縁膜により絶縁され、
上記第２電極と上記第３電極とが上記第３絶縁膜により絶縁され、
上記第３電極が上記半導体基板側に向かって延びる側端部を有し、
上記第３電極の上記側端部と上記第１電極の表面の一部とが直に接合していることを特徴とする。
【００２２】
上記構成の半導体装置によれば、第２電極を中心として、第１電極との間で形成される一つめのキャパシタと、第３電極との間で形成される二つめのキャパシタの両方を同一目的に用い、第１電極と第３電極に電圧を印加する場合、第１電極の表面の一部と第３電極の側端部とを直に接合することによって、第１電極と第３電極に対しての電圧印加回路が１つで済み、また第１電極と第３電極が配線で別々に接続される場合の配線遅延等による電位差も解消できる。これにより、不揮発性メモリ等にも利用でき、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるフィン型キャパシタの構造を有する半導体装置を実現できる。
【００２３】
また、上記半導体装置は、アナログ回路等で使用されるＭＩＭ(Metal Insulator Metal:メタル・インシュレータ・メタル)構造においても有効であり、平面面積を増加させることなくキャパシタ容量を増加させ、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるキャパシタを有する半導体装置を実現できる。
【００２４】
上記半導体装置のキャパシタ容量は、以下の式で算出することができる。
【００２５】
容量 ＝ 電極間絶縁膜の誘電率×電極の幅×電極の長さ÷電極間絶縁膜の膜厚
この半導体装置を用いれば、平面面積が略同一サイズのキャパシタであっても実効的な電極の幅を増加させることができ、ひいてはキャパシタ容量を増加させることができる。
【００２６】
この半導体装置における実効電極の幅は以下の式で表すことができ、この実効電極の幅の値を第１電極の幅よりも大きくすることで容量を増加させることが可能となる。
実効電極の幅 ＝ (第２電極の幅×２)＋第２電極の膜厚
【００２７】
例えば、第１電極の幅に対して第２電極の幅が半分(５０％)しかなくても、上部と下部を併せれば等価(１００％)となり、さらに第２電極の膜厚分が電極の幅として加算されるので、特殊な配分をしない限りは、実効電極の幅を大きくすることができる。
【００２８】
また、第２電極を上下で挟む第１電極と第３電極の側端部を直に接合することによって、第１電極と第３電極の各々の電極の厚さ,長さ,材料や不純物濃度等によらず、第１電極と第３電極を同電位かつ同位相の電極とすることができる。これにより、この発明の半導体装置をメモリに適用した場合には、データの読み書き時のタイミング不整合等を回避することが可能となる。
【００２９】
また、一実施形態の半導体装置は、上記第１電極と上記第２電極および上記第３電極が、ポリシリコンとシリサイドまたはアルミの導電体材料であるのが望ましい。
【００３０】
また、一実施形態の半導体装置は、上記第１絶縁膜と上記第２絶縁膜および上記第３絶縁膜が、シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちのいずれか１つか、または、上記シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちの２つ以上の膜が積層された複合膜であるのが望ましい。
【００３１】
また、一実施形態の半導体装置は、
上記第３電極の平面形状が矩形であって、
上記第３電極の１辺または２辺または３辺で、上記第１電極と上記第３電極が直に接合しているのが望ましい。
【００３２】
また、上記第１電極と第３電極の対応する２辺または３辺で、第１電極と第３電極とを直に接合することにより、キャパシタの実効面積をより大きくできる。
【００３３】
また、この第２の発明の半導体装置の製造方法は、
半導体基板上に第１絶縁膜と第１電極を順次形成する工程と、
上記第１絶縁膜,第１電極が形成された上記半導体基板上に第２絶縁膜と第２電極を順次形成する工程と、
上記第２絶縁膜と上記第２電極を加工して、上記第１電極の一部を露出させる工程と、
上記第１電極の一部を露出させた後、上記第１絶縁膜,第１電極,第２絶縁膜および第２電極が形成された上記半導体基板上に第３絶縁膜を形成する工程と、
上記第３絶縁膜を形成した後、上記第１電極の一部が露出していた領域でかつ上記第２電極近傍の領域を除く領域に対応する上記第３絶縁膜の領域を除去して、上記第１電極の一部を露出させる工程と、
上記第３絶縁膜上および上記第１電極の露出領域上に、上記第１電極の露出領域と直に接合する第３電極を形成する工程と
を有することを特徴とする。
【００３４】
上記半導体装置の製造方法によれば、第１電極と第２絶縁膜および第２電極とで形成される一つめのキャパシタと、第２電極と第３絶縁膜および第３電極とで形成される二つめのキャパシタの両方を同一目的に用い、第１電極と第３電極に電圧を印加する場合、第１電極の表面の一部と第３電極の側端部とを直に接合することによって、第１電極と第３電極に対する電圧印加回路が１つで済み、また第１電極と第３電極が配線で別々に接続される場合の配線遅延等による電位差も解消できる。これにより、不揮発性メモリ等にも利用でき、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるフィン型キャパシタの構造を有する半導体装置を製造することができる。
【００３５】
また、３層の電極と３層の絶縁膜とを有しており、半導体製造過程の加工方法によって、１１種類のキャパシタと５種類の電極配線を作製することができ、多種多様な用途にも対応することが可能である。また、当然のことながら、第１電極をトランジスタのゲート電極として用いることも可能である。さらに、半導体製造過程の加工方法によっては、第２電極や第３電極をトランジスタのゲート電極として用いることも可能である。
【００３６】
また、この第３の発明の半導体装置の製造方法は、
半導体基板上に第１絶縁膜と第１電極を順次形成する工程と、
上記第１絶縁膜,第１電極が形成された上記半導体基板上に第２絶縁膜と第２電極を順次形成する工程と、
上記第２電極を加工して、上記第２絶縁膜の一部を露出させる工程と、
上記第２絶縁膜の一部を露出させた後、上記第１絶縁膜,第１電極,第２絶縁膜および第２電極が形成された上記半導体基板上に第３絶縁膜を形成する工程と、
上記第３絶縁膜を形成した後、上記第２絶縁膜の一部が露出していた領域でかつ上記第２電極近傍の領域を除く領域に対応する上記第２,第３絶縁膜の領域を除去して、上記第１電極の一部を露出させる工程と、
上記第３絶縁膜上および上記第１電極の露出領域上に、上記第１電極の露出領域と直に接合する第３電極を形成する工程と
を有することを特徴とする。
【００３７】
上記半導体装置の製造方法によれば、第１電極と第２絶縁膜および第２電極とで形成される一つめのキャパシタと、第２電極と第３絶縁膜および第３電極とで形成される二つめのキャパシタの両方を同一目的に用い、第１電極と第３電極に電圧を印加する場合、第１電極の表面の一部と第３電極の側端部とを直に接合することによって、第１電極と第３電極に対する電圧印加回路が１つで済み、また第１電極と第３電極が配線で別々に接続される場合の配線遅延等による電位差も解消できる。これにより、不揮発性メモリ等にも利用でき、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるフィン型キャパシタの構造を有する半導体装置を製造することができる。
【００３８】
また、３層の電極と３層の絶縁膜とを有しており、半導体製造過程の加工方法によって、１１種類のキャパシタと５種類の電極配線を作製することができ、多種多様な用途にも対応することが可能である。また、当然のことながら、第１電極をトランジスタのゲート電極として用いることも可能である。さらに、半導体製造過程の加工方法によっては、第２電極や第３電極をトランジスタのゲート電極として用いることも可能である。
【００３９】
また、一実施形態の半導体装置の製造方法は、上記第２,第３の発明の半導体装置の製造方法において、上記第１絶縁膜と上記第１電極を形成した後、上記第１絶縁膜と上記第１電極を加工する工程を有する。
【００４０】
上記実施形態の半導体装置の製造方法によれば、第１〜第３電極で形成するキャパシタの素子分離領域を設け、さらにキャパシタ以外のトランジスタ等を形成する領域を設けることができる。
【００４１】
また、一実施形態の半導体装置の製造方法は、上記第２,第３の発明の半導体装置の製造方法において、上記第３電極を形成した後、上記第３絶縁膜,上記第２電極,上記第２絶縁膜および上記第１電極のうちの少なくとも１つと上記第３電極をエッチングにより加工する工程を有する。
【００４２】
上記実施形態の半導体装置の製造方法によれば、第３電極まで被覆した状態において所望のフォトレジストパターンを形成し、例えば第３電極と第２電極と第１電極を一括で加工することによって、各電極間のアライメントマージン(オーバーラップ)が不要となり、そのようなアライメントマージンを確保することによるチップ面積の増加を抑制できる。
【００４３】
また、一実施形態の半導体装置の製造方法は、
上記第２,第３の発明の半導体装置の製造方法において、
上記第３電極の平面形状が矩形であって、
上記第３電極の１辺または２辺または３辺で、上記第１電極と上記第３電極が直に接合しているのが望ましい。
【００４４】
また、上記第１電極と第３電極の対応する２辺または３辺で、第１電極と第３電極とを直に接合することによって、キャパシタの実効面積をより大きくできる。
【発明の効果】
【００４５】
以上より明らかなように、この発明の半導体装置およびその製造方法によれば、不揮発性メモリ等の半導体装置に用いることができ、ひいては不揮発性メモリ等の課題である、単位ビット当りのメモリセル面積を増加させることなく、簡単な製造工程でメモリセルキャパシタ容量を増加させ、かつ安定した電圧印加ができるキャパシタを提供できる。また、この発明の半導体装置およびその製造方法によれば、第１電極の表面の一部と第３電極の側端部とを直に接合することによって、第１電極と第３電極に対して電圧印加回路が１つで済み、このため、第１電極と第３電極の配線遅延等による電位差も解消でき、安定したキャパシタを提供できる。
【発明を実施するための最良の形態】
【００４６】
以下、この発明の半導体装置およびその製造方法を図示の実施の形態により詳細に説明する。
【００４７】
(第１実施形態)
図１は、この発明の第１実施形態の半導体装置の断面図を示している。
【００４８】
この第１実施形態の半導体装置は、図１に示すように、半導体基板１０１上に予め第１絶縁膜１０２を被覆し、さらにその第１絶縁膜１０２の上部に第１電極１０３と第２絶縁膜１０４と第２電極１０５と第３絶縁膜１０７と第３電極１０９を有し、第１電極１０３の表面の一部と第３電極９の半導体基板１０１側に向かって延びる側端部９aとが直接接合している。
【００４９】
一方、図６に一般的な２電極半導体装置の断面図を示している。半導体基板２０１上に第１絶縁膜２０２を被覆し、さらにその第１絶縁膜２０２上に第１電極２０３と第２絶縁膜２０４および第２電極２０５を有している。このような２電極半導体装置に対して、図１に示すこの実施形態の半導体装置は、同一サイズの第１電極であっても、約１.８倍の実効面積を得ることができ、ひいてはキャパシタ容量も１.８倍に増加させることが可能である。また、当然のことながら、基板と第１電極とでキャパシタを形成したり、第１電極をトランジスタのゲート電極として用いたりすることも可能である。
【００５０】
図２は、この実施形態の半導体装置の斜視図である。半導体基板１上に予め第１絶縁膜２を被覆し、さらにその第１絶縁膜２上に第１電極３と第２絶縁膜４と第２電極５と第３絶縁膜７と第３電極９を有し、第１電極３の表面の一部と第３電極９の側端部９aとが直接接合した構造をしている。仮にメモリセル端の電圧印加部をＡとして単一メモリ部をＢとすると、第１電極３と第３電極９の側端部とが接合しているため、単一メモリ部Ｂにおける第１電極３の電位かつ位相と、第３電極９の電位かつ位相を同一にすることが可能となる(ここでいう位相とは、電圧オン時や電圧オフ時の瞬間的な電位変動およびそのタイミングのことである)。
【００５１】
これに対して、図７に示す３層電極を有する一般的な半導体装置では、第１電極２０３と第３電極２０９を直接接合しておらず、第１電極２０３の電位かつ位相と第３電極２０９の電位かつ位相を揃えるために、電極の厚さ,長さ,材料や不純物濃度等を回路設計上で同期を取ることが必要となる。また、各々の電極を最終的にメタル等のＰＡＤまで引き上げる必要があり、電極各々にコンタクトを設ける必要も発生し、ひいてはチップ面積の増加に繋がる。
【００５２】
図３は図２の左側方から半導体装置を見た断面図である。半導体基板１上に予め第１絶縁膜２を被覆し、さらにその第１絶縁膜２上に第１電極３と第２絶縁膜４と第２電極５と第３絶縁膜７と第３電極９を有している。この発明の特徴である第１電極３の表面の一部と第３電極９の側端部の接合は、図３の奥行きに当るので、ここでは図示していない。この図３は、この発明をメモリセル等に用いたときの具体例を示すものである。
【００５３】
上記第２電極５は、図３に示すように、各個に分離されており、この分離領域にも第３電極９により被覆しているため、キャパシタの実効面積として第２電極５の上下や左右や奥(側端部)を利用できる。図中では上記分離領域の第１電極３の表面の一部と第３電極９を直接接合させているが、第２絶縁膜４や第３絶縁膜７をエッチングせずに残すことで、直接接合をさせなくても良い。
【００５４】
(第２実施形態)
図４Ａ〜図４Ｇは、この発明の第２実施形態の半導体装置の製造方法を説明するための工程過程図を示している。
【００５５】
図４Ａに示すように、半導体基板４１上に厚さ８ｎｍのシリコン酸化膜からなる第１絶縁膜４２を被覆し、さらにその第１絶縁膜４２の上に、厚さ１０５ｎｍのポリシリコン膜からなる第１電極４３と、厚さ３ｎｍのシリコン酸化膜と厚さ４ｎｍのシリコン窒化膜と厚さ６ｎｍのシリコン酸化膜の複合膜からなる第２絶縁膜４４と、厚さ１７５ｎｍのポリシリコン膜からなる第２電極４５とを順次被覆している。
【００５６】
上記第１絶縁膜４２や第２絶縁膜４４は、シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちのいずれか１つでもよいし、上記シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちの２つ以上の膜が積層された複合膜であっても良い。上記第１電極４３や第２電極４５は、ポリシリコン以外に、シリサイドやアルミ等の導電体材料であっても良い。
【００５７】
なお、上記第１電極を用いたトランジスタを製造するために、第１電極と第１絶縁膜を予め所望のフォトレジストパターンでエッチングした後に、第２絶縁膜と第２電極を被覆しても良い。また、上記第１電極のみを予め所望のフォトレジストパターンでエッチングした後に、第２絶縁膜と第２電極を被覆しても良く、第２電極の下層に第２絶縁膜と第１絶縁膜の積層絶縁膜を形成することによって、駆動電圧の高い第２電極を用いたトランジスタの製造も可能となる。
【００５８】
図４Ｂは、図４Ａの工程後に所望のフォトレジストパターン４６を用いて、第２電極４５と第２絶縁膜４４をエッチングした状態である。上記フォトレジストパターン４６で、必要な第２電極４５のパターンのみを残しても良いが、後述する第３電極４９をエッチングするときに併せて第２電極４５もエッチングすればアライメントマージン(重ね合せ)が不要となる。したがって、第２電極４５と第３電極４９を積層で残すパターン箇所は、この工程においてフォトレジストパターン４６で保護されていることが望ましい。また、上記エッチングにおいては、第２電極４５のみをエッチングして第２絶縁膜４４や第１絶縁膜４２は残しても良く、第３電極４９の下層に第３絶縁膜４７と第２絶縁膜４４と第１絶縁膜４２を任意に組合せた積層絶縁膜を形成することによって、駆動電圧の高い第３電極を用いたトランジスタの製造も可能となる。
【００５９】
図４Ｃは、図４Ｂの工程後にフォトレジストパターン４６(図４Ｂに示す)を除去し、厚さ３ｎｍのシリコン酸化膜と厚さ４ｎｍのシリコン窒化膜と厚さ６ｎｍのシリコン酸化膜の複合膜からなる第３絶縁膜４７を被覆した状態である。上記第３絶縁膜４７は、シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちのいずれか１つでもよいし、上記シリコン酸化膜とシリコン窒化膜と金属酸化膜および金属窒化膜のうちの２つ以上の膜が積層された複合膜であっても良い。
【００６０】
図４Ｄは、図４Ｃの工程後に所望のフォトレジストパターン４８を用いて、第１電極４３上の第３絶縁膜４７をエッチングした状態である。なお、第２電極４５の側壁を覆う第３絶縁膜４７を確実に残すためには、第１電極４３上に第３絶縁膜４７のオーバーラップが必要である。そのオーバーラップ量は、第２電極４５とフォトレジストパターン４８のアライメントマージンと、第２電極４５側壁の第３絶縁膜４７膜厚との和よりも大きく設定する。数値的には大きくても最大０.５μｍ以下に、最小は第３絶縁膜４７の膜厚程度に設定して良い。
【００６１】
尚、図４Ｂで第１絶縁膜４２を残した場合や、図４Ｂで第２絶縁膜４４を残した場合、さらにはその両者である場合には、第３絶縁膜４７と併せて本工程でエッチングを行っても良い。図示していないが、第１絶縁膜４２と第２絶縁膜４４と第３絶縁膜４７の積層膜、第１絶縁膜４２と第２絶縁膜４４の積層膜、第１絶縁膜４２と第３絶縁膜４７の積層膜、第２絶縁膜４４と第３絶縁膜４７の積層膜を残しても良く、後々の第３電極４９で３Ｖを超える高電圧キャパシタや高電圧トランジスタのゲート絶縁膜として利用することもできる。
【００６２】
図４Ｅは、図４Ｄの工程後にフォトレジストパターン４８(図４Ｄに示す)を除去し、厚さ１０５ｎｍのポリシリコン膜からなる第３電極４９を被覆した状態である。上記第３電極４９は、ポリシリコン以外に、シリサイドやアルミ等の導電体材料であっても良い。
【００６３】
図４Ｆは、図４Ｅの工程後に所望のフォトレジストパターン４０を用いて、第３電極４９と第３絶縁膜４７と第２電極４５と第２絶縁膜４４と第１電極４３をエッチングした状態である。図４Ｂにおいて、第１電極４３と第３電極４９を直接接合するため、第２電極４５の一端を加工したが、それを除いては一括で加工することができ、アライメントマージン確保のためのセルやキャパシタサイズの増大を抑制することが可能となる。なお、図４Ａで予め第１電極４３をエッチングした場合や、図４Ｂで図中左部の第２電極４５もエッチングした場合、またその両者であった場合にはこの工程でエッチングすべき対象膜は減少する。
【００６４】
図４Ｇは、図４Ｆの工程後にフォトレジストパターン４０(図４Ｆに示す)を除去した状態であり、この発明の最終形態を示すものである。
【００６５】
(第３実施形態)
図５Ａ〜図５Ｊは、この発明の第３実施形態の半導体装置の製造方法における１１種類のキャパシタと５種類の電極配線の製造工程を説明するための工程過程図を示している。
【００６６】
図５Ａは、半導体基板５１上に厚さ８ｎｍのシリコン酸化膜からなる第１絶縁膜５２を被覆し、更にその上部に厚さ１０５ｎｍのポリシリコン膜からなる第１電極５３を順次被覆した状態である。
【００６７】
次に、図５Ｂは、図５Ａの工程後に上記第１電極５３以外のトランジスタを製造するために、予め第１電極５３と第１絶縁膜５２を所望のフォトレジストパターン６１でエッチングした状態である。
【００６８】
次に、図５Ｃは、図５Ｂの工程後に厚さ３ｎｍのシリコン酸化膜と厚さ４ｎｍのシリコン窒化膜と厚さ６ｎｍのシリコン酸化膜の複合膜からなる第２絶縁膜５４と厚さ１７５ｎｍのポリシリコン膜からなる第２電極５５を順次被覆した状態である。尚、図５Ｂにおいて、上記第１電極５３のみを予め所望のフォトレジストパターンでエッチングした後に、第２絶縁膜５４と第２電極５５を被覆しても良く、第２電極５５の下層に第２絶縁膜５４と第１絶縁膜５２の積層絶縁膜を形成することによって、駆動電圧の高い第２電極を用いたトランジスタの製造も可能となる。
【００６９】
次に、図５Ｄは、図５Ｃの工程後に所望のフォトレジストパターン５６で、第２電極５５と第２絶縁膜５４をエッチングした状態である。上記フォトレジストパターン５６で、必要な第２電極５５パターンのみを残しても良いが、後述する第３電極５９をエッチングするときに併せて第２電極５５もエッチングすればアライメントマージン(重ね合せ)が不要となる。したがって、第２電極５５と第３電極５９を積層で残すパターン箇所は、この工程のフォトレジストパターン５６で保護されていることが望ましい。また、上記エッチングにおいては、第２電極５５のみをエッチングして第２絶縁膜５４や第１絶縁膜５２は残しても良く、第３電極５９の下層に第３絶縁膜５７と第２絶縁膜５４と第１絶縁膜５２を任意に組合せた積層絶縁膜を形成することによって、駆動電圧の高い第３電極を用いたトランジスタの製造も可能となる。
【００７０】
次に、図５Ｅは、図５Ｄの工程後にフォトレジストパターン５６(図５Ｄに示す)を除去し、厚さ３ｎｍのシリコン酸化膜と厚さ４ｎｍのシリコン窒化膜と厚さ６ｎｍのシリコン酸化膜の複合膜からなる第３絶縁膜５７を被覆した状態である。上記第３絶縁膜５７は、シリコン酸化膜やシリコン窒化膜以外に、或いは金属酸化膜や金属窒化膜、若しくはそれらの複合膜であっても良い。
【００７１】
次に、図５Ｆは、図５Ｅの工程後に所望のフォトレジストパターン５８で、第１電極５３上の第３絶縁膜５７や第２電極５５上の第３絶縁膜５７をエッチングした状態である。
【００７２】
尚、図５Ｂで第１絶縁膜５２を残した場合や、図５Ｄで第２絶縁膜５４を残した場合、更にはその両者である場合には、第３絶縁膜５７と併せて本工程でエッチングを行っても良い。図示していないが、第１絶縁膜５２と第２絶縁膜５４と第３絶縁膜５７の積層絶縁膜、第１絶縁膜５２と第２絶縁膜５４の積層絶縁膜、第１絶縁膜５２と第３絶縁膜５７の積層絶縁膜、第２絶縁膜５４と第３絶縁膜５７の積層絶縁膜を残しても良く、後々の第３電極５９で３Ｖを超える高電圧キャパシタや高電圧トランジスタのゲート絶縁膜として利用することもできる。
【００７３】
次に、図５Ｇは、図５Ｆの工程後にフォトレジストパターン５８(図５Ｆに示す)を除去し、厚さ１０５ｎｍのポリシリコン膜からなる第３電極５９を被覆した状態である。上記第３電極５９は、ポリシリコン以外に、シリサイドやアルミ等の導電体材料であっても良い。
【００７４】
次に、図５Ｈは、図５Ｇの工程後に所望のフォトレジストパターン６０を用いて、第３電極５９と第３絶縁膜５７と第２電極５５と第２絶縁膜５４と第１電極３をエッチングした状態である。
【００７５】
次に、図５Ｉは、図５Ｈの工程後にフォトレジストパターン６０(図５Ｈに示す)を除去し、所望のフォトレジストパターン６２で、第３電極５９と第３絶縁膜５７をエッチングした状態である。
【００７６】
次に、図５Ｊは、図５Ｉの工程後にフォトレジストパターン６２(図５Ｉに示す)を除去した状態であり、本発明下で作製し得る半導体素子の最終形態を示す例である。図５Ｊにおいて、Ｃ−１〜Ｃ−１１は１１種類のキャパシタを示し、Ｌ−１〜Ｌ−５は５種類の電極配線を示している。
【００７７】
詳しくは、Ｃ−１は、本発明の半導体装置の構造のキャパシタである。Ｃ−２は、第１絶縁膜と第１電極と第２絶縁膜と積層電極（第２電極と第３電極）からなるキャパシタである。Ｃ−３は、第１絶縁膜と第１電極と第２絶縁膜と第２電極と第３絶縁膜と第３電極からなるキャパシタである。Ｃ−４は、第１絶縁膜と第１電極と第２絶縁膜と第２電極からなるキャパシタである。Ｃ−５は、第１絶縁膜と第１電極と第３絶縁膜と第３電極からなるキャパシタである。Ｃ−６は、第１絶縁膜と積層電極（第１電極と第３電極）からなるキャパシタである。Ｃ−７は、第１絶縁膜と第１電極からなるキャパシタである。Ｃ−８は、第２絶縁膜と第２電極と第３絶縁膜と第３電極からなるキャパシタである。Ｃ−９は、第２絶縁膜と積層電極（第２電極と第３電極）からなるキャパシタである。Ｃ−１０は、第２絶縁膜と第２電極からなるキャパシタである。Ｃ−１１は、第３絶縁膜と第３電極からなるキャパシタである。
【００７８】
また、Ｌ−１は、第１電極と第３電極の積層体からなる電極配線である(Ｃ−６を兼ねる)。Ｌ−２は、第１電極単体からなる電極配線である(Ｃ−７を兼ねる)。Ｌ−３は、第２電極と第３電極の積層体からなる電極配線である(Ｃ−９を兼ねる)。Ｌ−４は、第２電極単体からなる電極配線である(Ｃ−１０を兼ねる)。Ｌ−５は、第３電極単体からなる電極配線である。
【００７９】
上記半導体装置の製造方法によれば、第１電極５３と第２絶縁膜５４および第２電極５５とで形成される一つめのキャパシタと、第２電極５５と第３絶縁膜５７および第３電極５９とで形成される二つめのキャパシタの両方を同一目的に用い、第１電極５３と第３電極５９に電圧を印加する場合、第１電極５３の表面の一部と第３電極５９の側端部とを直に接合することによって、第１電極５３と第３電極５９に対しての電圧印加回路が１つで済み、また第１電極と第３電極が配線で別々に接続される場合の配線遅延等による電位差も解消できる。これにより、不揮発性メモリ等にも利用でき、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるフィン型キャパシタの構造を有する半導体装置を製造することができる。
【００８０】
また、上記半導体装置の製造方法では、３層の電極と３層の絶縁膜とを有しており、半導体製造過程の加工方法によって、１１種類のキャパシタと５種類の電極配線を作製することができ、多種多様な用途にも対応することが可能である。また、当然のことながら、第１電極をトランジスタのゲート電極として用いることも可能である。さらに、半導体製造過程の加工方法によっては、第２電極や第３電極をトランジスタのゲート電極として用いることも可能である。
【００８１】
この発明の半導体装置およびその製造方法を用いることによって、平面面積が略同一サイズのキャパシタであっても実効的な電極の幅を増加させることができ、ひいてはキャパシタ容量を増加させることができる。一般的な２電極半導体装置に対して、この発明の半導体装置のキャパシタ容量の増加比率は以下の式で表せ、その一例を表１に示す。
【００８２】
容量増加比率 ＝ 第２電極幅÷第１電極幅×２＋第２電極膜厚÷第１電極幅
【００８３】
【表１】
2007158159.tif 000003
【００８４】
また、この発明の半導体装置およびその製造方法によれば、第２電極を上下で挟む第１電極と第３電極の側端部を直に接合することによって、第１電極と第３電極を同電位かつ同位相の電極とすることができ、ひいてはこの発明の半導体装置をメモリに適用した場合には、データの読み書き時のタイミング不整合等を回避することが可能となる。
【００８５】
以上のことより、この発明の半導体装置およびその製造方法を用いることによって、小さいセル(チップ)面積で、メモリの容量拡大、キャパシタの高容量化、セルやキャパシタへの安定した電圧供給が可能となる。したがって、この発明の半導体装置およびその製造方法は、基板と電極との間の容量と、電極と電極との間の容量の比率(カップリング比)が必要な不揮発性メモリ等に利用される。
【００８６】
図９は半導体プロセスの各世代(ノード;Node)におけるアライメントマージンの推移およびノード(Node)に対するアライメントマージンの比率を示しており、図１０は半導体プロセスの各世代における電極膜厚の推移およびノード(Node)に対する電極膜厚の比率を示している。図９,図１０に示すように、微細化に対するアライメントマージンと電極膜厚の推移は、ノード(Node)に対する比率としては横ばい状態である。
【００８７】
また、図１１は半導体プロセスの各世代における電極エッチング時の選択比の推移および対電極膜厚比率を示す図である。この対電極膜厚比率は、各ノードで適用可能な選択比を、各ノードで用いる電極膜厚で割ったものである。図１１に示すように、近年、半導体プロセスが微細化されて１００nmノード以降の世代では、電極をエッチングするときの選択比(電極エッチングレートと下地膜エッチングレートとの比率)が劇的に進化している。このような極めて高い選択比によるエッチングを適用することで、半導体プロセスが１００nmノード以降の世代において、この発明の構成の半導体装置を実現することが可能となった。
【００８８】
このような選択比が向上する以前であれば、基板へのダメージや素子分離絶縁膜の膜減りが発生するため、本発明の構成の半導体装置への適用は困難であった。
【００８９】
また、チップサイズの縮小と共に、コスト低減のために電極の一括エッチングをする場合、選択比の著しい向上が必要不可欠であり、近年の選択比の著しい向上によって、本発明の構成の半導体装置を実現することができる。
【図面の簡単な説明】
【００９０】
【図１】図１はこの発明の第１実施形態の半導体装置の断面図である。
【図２】図２は上記半導体装置の斜視図である。
【図３】図３は図２の左側方から半導体装置を見た断面図である。
【図４Ａ】図４Ａはこの発明の第２実施形態の半導体装置の製造方法を説明するための工程過程図を示している。
【図４Ｂ】図４Ｂは上記図４Ａに続く工程過程図である。
【図４Ｃ】図４Ｃは上記図４Ｂに続く工程過程図である。
【図４Ｄ】図４Ｄは上記図４Ｃに続く工程過程図である。
【図４Ｅ】図４Ｅは上記図４Ｄに続く工程過程図である。
【図４Ｆ】図４Ｆは上記図４Ｅに続く工程過程図である。
【図４Ｇ】図４Ｇは上記図４Ｆに続く工程過程図である。
【図５Ａ】図５Ａはこの発明の第３実施形態の半導体装置の製造方法における１１種類のキャパシタと５種類の電極配線の製造工程を説明するための工程過程図を示している。
【図５Ｂ】図５Ｂは上記図５Ａに続く工程過程図である。
【図５Ｃ】図５Ｃは上記図５Ｂに続く工程過程図である。
【図５Ｄ】図５Ｄは上記図５Ｃに続く工程過程図である。
【図５Ｅ】図５Ｅは上記図５Ｄに続く工程過程図である。
【図５Ｆ】図５Ｆは上記図５Ｅに続く工程過程図である。
【図５Ｇ】図５Ｇは上記図５Ｆに続く工程過程図である。
【図５Ｈ】図５Ｈは上記図５Ｇに続く工程過程図である。
【図５Ｉ】図５Ｉは上記図５Ｈに続く工程過程図である。
【図５Ｊ】図５Ｊは上記図５Ｉに続く工程過程図である。
【図６】図６は一般的な半導体装置の断面図である。
【図７】図７は３層電極を有する一般的な半導体装置の断面図である。
【図８Ａ】図８ＡはＤＲＡＭで用いられている半導体装置の製造工程過程図である。
【図８Ｂ】図８Ｂは上記図８Ａに続く工程過程図である。
【図８Ｃ】図８Ｃは上記図８Ｂに続く工程過程図である。
【図８Ｄ】図８Ｄは上記図８Ｃに続く工程過程図である。
【図８Ｅ】図８Ｅは上記図８Ｄに続く工程過程図である。
【図８Ｆ】図８Ｆは上記図８Ｅに続く工程過程図である。
【図８Ｇ】図８Ｇは上記図８Ｆに続く工程過程図である。
【図９】図９は半導体プロセスの各世代おけるアライメントマージンの推移およびノード(Node)に対するアライメントマージンの比率を示す図である。
【図１０】図１０は半導体プロセスの各世代における電極膜厚の推移およびノード(Node)に対する電極膜厚の比率を示す図である。
【図１１】図１１は半導体プロセスの各世代における電極エッチング時の選択比の推移および対電極膜厚比率を示す図である。
【符号の説明】
【００９１】
１…半導体基板
２…第１絶縁膜
３…第１電極
４…第２絶縁膜
５…第２電極
６,８,１０,１１,１２…フォトレジストパターン
７…第３絶縁膜
９…第３電極
Ａ…電圧印加部
Ｂ…単一メモリ部
２０…半導体基板
２１…層間絶縁膜
２２…窒化膜
２３…酸化膜
２４…シリコン薄膜
２５…酸化膜
２６…コンタクトホール
２７…シリコン薄膜
２８…酸化膜
２９…窒化膜
３０…酸化膜
３１…プレート膜
４０,４６,４８…フォトレジストパターン
４１…半導体基板
４２…第１絶縁膜
４３…第１電極
４４…第２絶縁膜
４５…第２電極
４７…第３絶縁膜
４９…第３電極
５１…半導体基板
５２…第１絶縁膜
５３…第１電極
５４…第２絶縁膜
５５…第２電極
５６,５８,６０,６１,６２…フォトレジストパターン
５７…第３絶縁膜
５９…第３電極
【図１】
2007158159.tif 000004
【図２】
2007158159.tif 000005
【図３】
2007158159.tif 000006
【図４Ａ】
2007158159.tif 000007
【図４Ｂ】
2007158159.tif 000008
【図４Ｃ】
2007158159.tif 000009
【図４Ｄ】
2007158159.tif 000010
【図４Ｅ】
2007158159.tif 000011
【図４Ｆ】
2007158159.tif 000012
【図４Ｇ】
2007158159.tif 000013
【図５Ａ】
2007158159.tif 000014
【図５Ｂ】
2007158159.tif 000015
【図５Ｃ】
2007158159.tif 000016
【図５Ｄ】
2007158159.tif 000017
【図５Ｅ】
2007158159.tif 000018
【図５Ｆ】
2007158159.tif 000019
【図５Ｇ】
2007158159.tif 000020
【図５Ｈ】
2007158159.tif 000021
【図５Ｉ】
2007158159.tif 000022
【図５Ｊ】
2007158159.tif 000023
【図６】
2007158159.tif 000024
【図７】
2007158159.tif 000025
【図８Ａ】
2007158159.tif 000026
【図８Ｂ】
2007158159.tif 000027
【図８Ｃ】
2007158159.tif 000028
【図８Ｄ】
2007158159.tif 000029
【図８Ｅ】
2007158159.tif 000030
【図８Ｆ】
2007158159.tif 000031
【図８Ｇ】
2007158159.tif 000032
【図９】
2007158159.tif 000033
【図１０】
2007158159.tif 000034
【図１１】
2007158159.tif 000035