(57)【要約】【課題】半導体素子間の電気的な分離を向上しつつ、素子形成領域の縮小及び駆動能力の向上が可能な半導体装置およびその製造方法を提供する。【解決手段】半導体基板１１から電気的に分離されると共に、ゲート幅方向に配列する複数の島状領域１０ａに分断された素子形成領域１０Ａと、複数の島状領域１０ａに跨るように形成されたゲート電極１５ａ及び１５ｂと、島状領域１０ａ上部に形成されたｐ型ボディ領域１７と、ｐ型ボディ領域１７上部に形成されたソース領域１８ｓ及びボディ引上げ領域１９と、島状領域１０ａ上部に形成されたドレイン領域１８ｄと、複数のドレイン領域１８ｄ又は複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に配列し且つそれぞれが前記第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域を含む第１導電型の第１ウエル領域を備えた半導体基板と、
前記第１ウエル領域の側面及び下面全体に形成され、当該第１ウエル領域と前記半導体基板との間を絶縁することで当該第１ウエル領域を前記半導体基板から電気的に分離する第１絶縁膜と、
前記隣り合う島状領域間に形成され、当該隣り合う島状領域間を絶縁することで前記第１ウエル領域を前記第１方向に配列する前記複数の島状領域に電気的に分断する第２絶縁膜と、
前記島状領域の前記第２領域上に形成された第１導電体膜と、隣り合う前記島状領域において対向する前記第２領域間に位置する前記第２絶縁膜に形成されたトレンチ内に形成され、前記第１導電体膜と電気的に連続する第２導電体膜とを含むことで、前記複数の島状領域を前記第１方向に沿って跨るように形成された一連のゲート電極と、
一部が前記ゲート電極下の一部に延在するように、前記島状領域における前記第１領域上部から前記第２領域上部に形成された第２導電型の第２ウエル領域と、
前記ゲート電極下に前記第２ウエル領域上面の一部を残しつつ、一部が前記ゲート電極下に延在するように、前記第２ウエル領域上部に形成された第１導電型のソース領域と、
前記第２ウエル領域上部の一部であって前記ソース領域と隣接する領域に形成された第２導電型の第１高濃度領域と、
前記島状領域における前記第３領域上部の一部であって前記ゲート電極下の領域と隣接しない領域に形成された第１導電型のドレイン領域と、
前記複数の島状領域それぞれに形成された複数の前記ドレイン領域と電気的に接続された第１配線と、
前記複数の島状領域それぞれに形成された複数の前記ソース領域及び前記第１高濃度領域と電気的に接続された第２配線と
を有することを特徴とする半導体装置。
【請求項２】
第１方向に配列し且つそれぞれが前記第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域を含む第１導電型の第１ウエル領域を備えた半導体基板と、
前記第１ウエル領域の側面全体に形成され、当該第１ウエル領域側面と前記半導体基板との間を絶縁することで当該第１ウエル領域側面を前記半導体基板から電気的に分離する第１絶縁膜と、
前記第１絶縁膜で囲まれた前記第１ウエル領域の下面全体に形成され、当該第１ウエル領域下面と前記半導体基板との間を接合分離することで当該第１ウエル領域下面を前記半導体基板から電気的に分離する第２導電型の第１高濃度領域と、
前記隣り合う島状領域間に形成され、当該隣り合う島状領域間を絶縁することで前記第１ウエル領域を前記第１方向に配列する前記複数の島状領域に電気的に分断する第２絶縁膜と、
前記島状領域の前記第２領域上に形成された第１導電体膜と、隣り合う前記島状領域において対向する前記第２領域間に位置する前記第２絶縁膜に形成されたトレンチ内に形成され、前記第１導電体膜と電気的に連続する第２導電体膜とを含むことで、前記複数の島状領域を前記第１方向に沿って跨るように形成された一連のゲート電極と、
一部が前記ゲート電極下の一部に延在するように、前記島状領域における前記第１領域上部から前記第２領域上部に形成された第２導電型の第２ウエル領域と、
前記ゲート電極下に前記第２ウエル領域上面の一部を残しつつ、一部が前記ゲート電極下に延在するように、前記第２ウエル領域上部に形成された第１導電型のソース領域と、
前記第２ウエル領域上部の一部であって前記ソース領域と隣接する領域に形成された第２導電型の第２高濃度領域と、
前記島状領域における前記第３領域上部の一部であって前記ゲート電極下の領域と隣接しない領域に形成された第１導電型のドレイン領域と、
前記複数の島状領域それぞれに形成された複数の前記ドレイン領域と電気的に接続された第１配線と、
前記複数の島状領域それぞれに形成された複数の前記ソース領域及び前記第２高濃度領域と電気的に接続された第２配線と
を有することを特徴とする半導体装置。
【請求項３】
前記ゲート電極は、前記島状領域における前記第２領域の側面に位置する前記第１絶縁膜に形成されたトレンチ内に形成され、前記第１導電体膜と電気的に連続する第３導電体膜をさらに含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
第１領域と、上方から見て前記第１領域から櫛歯状に突出した複数の第２領域とを含む第１導電型の素子形成領域を備えた半導体基板と、
前記素子形成領域の側面全体に形成され、当該素子形成領域側面と前記半導体基板との間を絶縁することで当該素子形成領域側面を前記半導体基板から電気的に分離する絶縁膜と、
前記絶縁膜で囲まれた前記素子形成領域の下面全体に形成され、当該素子形成領域下面と前記半導体基板との間を接合分離することで当該素子形成領域下面を前記半導体基板から電気的に分離する第２導電型のドレイン領域と、
前記複数の第２領域それぞれを前記第１領域と連続しない３方の側面及び上面から包むように、前記第１領域上の一部と、前記第２領域上と、隣り合う前記第２領域の間及び先端とに一連に形成されたゲート電極と、
前記第１領域上部の一部から前記第２領域上部にかけて形成された第２導電型のソース領域と、
前記第１領域上部における前記ソース領域と隣接する領域であって、前記ゲート電極下以外の領域に形成された第１導電型の高濃度領域と、
前記素子形成領域における前記ソース領域と前記ドレイン領域との間に形成された第１導電型のウエル領域と
を有することを特徴とする半導体装置。
【請求項５】
第１導電型の第１ウエル領域を含む半導体基板を準備する工程と、
前記第１ウエル領域の側面全体に第１トレンチを形成する工程と、
前記第１ウエル領域を、第１方向に配列し且つそれぞれが前記第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、
前記第１及び第２トレンチの底部を熱酸化することで、前記複数の島状領域それぞれの下面全体と前記半導体基板との間を絶縁する第１絶縁膜を前記複数の島状領域それぞれの下面全体に形成する工程と、
前記第１トレンチを第２絶縁膜で埋めると共に第２トレンチを第３絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第２領域間に位置する前記第３絶縁膜に第３トレンチを形成する工程と、
前記複数の島状領域における前記第２領域上及び前記第３トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第１領域上部から前記第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、
前記島状領域における前記第１領域上面から第１導電型の不純物を注入して拡散することで、前記第１ゲート電極下の前記第２ウエル領域上面の一部を残しつつ、一部が前記第１ゲート電極下まで延在するソース領域を前記第２ウエル領域上部に形成する工程と、
前記島状領域における前記第３領域上面から第１導電型の不純物を注入して拡散することで、前記島状領域における前記第３領域上部の一部であって前記第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第２ウエル領域上部における前記ソース領域と隣接する領域であって前記第１ゲート電極下以外の領域に第１高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第１配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第１高濃度領域と電気的に接続された第２配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
第１導電型の第１ウエル領域を備えた半導体基板を準備する工程と、
前記第１ウエル領域の側面全体に第１トレンチを形成する工程と、
前記第１ウエル領域を、第１方向に配列し且つそれぞれが前記第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、
前記第１及び２トレンチ下部をエッチングすることで、当該第１及び第２トレンチ下部を拡底する工程と、
前記拡底された第１及び第２トレンチ下部を熱酸化することで、前記複数の島状領域それぞれの下面全体と前記半導体基板との間を絶縁する第１絶縁膜を前記複数の島状領域それぞれの下面全体に形成する工程と、
前記第１トレンチを第２絶縁膜で埋めると共に第２トレンチを第３絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第２領域間に位置する前記第３絶縁膜に第３トレンチを形成する工程と、
前記複数の島状領域における前記第２領域上及び前記第３トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第１領域上部から前記第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、
前記島状領域における前記第１領域上面から第１導電型の不純物を注入して拡散することで、前記第１ゲート電極下の前記第２ウエル領域上面の一部を残しつつ、一部が前記第１ゲート電極下まで延在するソース領域を前記第２ウエル領域上部に形成する工程と、
前記島状領域における前記第３領域上面から第１導電型の不純物を注入して拡散することで、前記島状領域における前記第３領域上部の一部であって前記第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第２ウエル領域上部における前記ソース領域と隣接する領域であって前記第１ゲート電極下以外の領域に第１高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第１配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第１高濃度領域と電気的に接続された第２配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記島状領域における前記第２領域の側面に位置する前記第２絶縁膜に第４トレンチを形成する工程と、
前記第４トレンチ内に前記第１ゲート電極と連続する第２ゲート電極を形成する工程と
をさらに有することを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
第１導電型の第１ウエル領域を備えた半導体基板を準備する工程と、
前記第１ウエル領域における第１方向と垂直な側面に第１トレンチを形成する工程と、
前記第１ウエル領域を、前記第１方向に配列し且つそれぞれが前記第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、
前記第１及び第２トレンチ下部をエッチングすることで、前記複数の島状領域それぞれの下に空隙を形成する工程と、
前記空隙の少なくとも一部を第１絶縁膜で埋め、前記第１トレンチを第２絶縁膜で埋めると共に第２トレンチを第３絶縁膜で埋める工程と、
前記第１ウエル領域における第１方向と平行な側面に第３トレンチを形成する工程と、
前記第３トレンチを第４絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第２領域間に位置する前記第３絶縁膜に第４トレンチを形成する工程と、
前記複数の島状領域における前記第２領域上及び前記第４トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第１領域上部から前記第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、
前記島状領域における前記第１領域上面から第１導電型の不純物を注入して拡散することで、前記第１ゲート電極下の前記第２ウエル領域上面の一部を残しつつ、一部が前記第１ゲート電極下まで延在するソース領域を前記第２ウエル領域上部に形成する工程と、
前記島状領域における前記第３領域上面から第１導電型の不純物を注入して拡散することで、前記島状領域における前記第３領域上部の一部であって前記第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第２ウエル領域上部における前記ソース領域と隣接する領域であって前記第１ゲート電極下以外の領域に第１高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第１配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第１高濃度領域と電気的に接続された第２配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記島状領域における前記第２領域の側面に位置する前記第２絶縁膜に第５トレンチを形成する工程と、
前記第５トレンチ内に前記第１ゲート電極と連続する第２ゲート電極を形成する工程と
をさらに有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
第１導電型の第１ウエル領域を備えた半導体基板を準備する工程と、
前記第１ウエル領域の側面全体に第１トレンチを形成する工程と、
前記第１ウエル領域を、第１方向に配列し且つそれぞれが第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、
前記第１ウエル領域よりも高い不純物濃度となるように前記第１及び第２トレンチ底面に第２導電型の不純物を注入して拡散することで、前記複数の島状領域それぞれの下面全体と前記半導体基板との間を接合分離する第１高濃度領域を前記複数の島状領域それぞれの下面全体に形成する工程と、
前記第１トレンチを第１絶縁膜で埋めると共に第２トレンチを第２絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第２領域間に位置する前記第２絶縁膜に第３トレンチを形成する工程と、
前記複数の島状領域における前記第２領域上及び前記第３トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第１領域上部から前記第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、
前記島状領域における前記第１領域上面から第１導電型の不純物を注入して拡散することで、前記第１ゲート電極下の前記第２ウエル領域上面の一部を残しつつ、一部が前記第１ゲート電極下まで延在するソース領域を前記第２ウエル領域上部に形成する工程と、
前記島状領域における前記第３領域上面から第１導電型の不純物を注入して拡散することで、前記島状領域における前記第３領域上部の一部であって前記第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第１領域上面から第２導電型の不純物を注入して拡散することで、前記第２ウエル領域上部における前記ソース領域と隣接する領域であって前記第１ゲート電極下以外の領域に第２高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第１配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第２高濃度領域と電気的に接続された第２配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記島状領域における前記第２領域の側面に位置する前記第１絶縁膜に第４トレンチを形成する工程と、
前記第４トレンチ内に前記第１ゲート電極と連続する第２ゲート電極を形成する工程と
をさらに有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
第１領域と、上方から見て前記第１領域から櫛歯状に突出した複数の第２領域とを含む第１導電型の素子形成領域を備えた半導体基板を準備する工程と、
前記素子形成領域の側面全体に第１トレンチを形成する工程と、
前記素子形成領域よりも高い不純物濃度となるように前記第１トレンチ底面に第２導電型の不純物を注入して拡散することで、前記素子形成領域の下面と前記半導体基板との間を接合分離するドレイン領域を当該素子形成領域下全体に形成する工程と、
前記第１トレンチを絶縁膜で埋める工程と、
前記第１領域上部の一部と前記第２領域上部とに第１導電型の不純物を注入して拡散することで、ソース領域を形成する工程と、
前記第１領域上部であって前記ソース領域と隣接する領域に第２導電型の不純物を注入して拡散することで高濃度領域を形成する工程と、
隣り合う前記第２領域の間及び先端に一連の第２トレンチを形成する工程と、
前記複数の第２領域それぞれを前記第１領域と連続しない３方の側面及び上面から包むように、前記第１領域上の一部と前記第２領域上と前記第２トレンチ内とに一連のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に半導体基板から電気的に分離した半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来技術による一般的なＬＤＭＯＳ（Laterally Diffused Metal-Oxide Semiconductor）が、例えば以下に示す非特許文献１に開示されている。このようなＬＤＭＯＳは、横方向に拡散層を形成することで、他の半導体素子と共に同一チップに形成できる電力制御用集積回路として広く利用されている。
【０００３】
また、ＬＤＭＯＳの素子面積を小さくすることでチップ面積を縮小するための従来技術が、例えば以下に示す特許文献１に開示されている。この従来技術では、バルク基板にトレンチを形成し、トレンチ内部の表面にゲート絶縁膜を形成した後、トレンチにゲート電極を埋め込んだ構成を有する。このような構成では、動作時に、チャネルがゲート電極側面に沿って形成される。すなわち、バルク基板表面に対して縦方向にチャネルが形成される。このため、バルク基板上面での素子面積を縮小することができ、結果としてチップ面積を縮小することができる。
【０００４】
また、近年の半導体装置では、小型化及び動作の高速化を目的として、バルク基板の代わりに、ＳＯＩ（Silicon On Insulator）構造を有する半導体基板（以下、ＳＯＩ基板という）が用いられるようになってきた。
【０００５】
ＳＯＩ基板は、一般的に、最下層の支持基板と支持基板上の絶縁膜と絶縁膜上のシリコン薄膜とからなる。トランジスタなどの半導体素子は、ＳＯＩ基板におけるシリコン薄膜に形成される。このため、ＳＯＩ基板を用いた半導体装置は、半導体素子が電気的な干渉を考慮する必要がない絶縁膜に囲まれた状態となり、これにより、リーク電流の低減や半導体素子間の電気的な干渉などが低減される。
【０００６】
なお、参考として、例えば以下に示す特許文献２又は３には、実質的な素子分離絶縁膜における底部を広げることで、半導体素子間の電気的な分離を向上するための技術が開示されている。特許文献２が開示するところの技術では、ＳＴＩ（Shallow Trench Isolation）法にて素子分離絶縁膜を形成する際、形成したトレンチの底部をドライエッチングにて広げ、これに絶縁膜を充填することで、形成される素子分離絶縁膜の底部を広げている。また、特許文献３が開示するところの技術では、ＳＴＩ法にて素子分離絶縁膜を形成する際、形成したトレンチの底部を熱酸化することで、形成される素子分離絶縁膜の底部を広げている。
【０００７】
また、同じく参考として、例えば以下に示す特許文献４には、バルク基板に形成したトレンチの底部をＣＤＥ（Chemical Dry-Etching）することで広げる技術が開示されている。
【特許文献１】特開２００５−１３６１５０号公報
【特許文献２】特開平７−１３０９５２号公報
【特許文献３】特開２００４−１８６５５７号公報
【特許文献４】特開平６−３７２７５号公報
【非特許文献１】S. Whiston, et al., “Complementary LDMOS transistor for a CMOS/BiCMOS process”, ISPSD’2000, pp. 51-54, May 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述した特許文献１による半導体装置では、ソース・ドレイン間を分断するように形成されたトレンチ内にゲート電極が形成されていた。このため、ゲート電極が形成されるトレンチの深さによって半導体素子の駆動能力が決定される。しかしながら、ＳＯＩ基板は、上述したように、シリコン薄膜下に絶縁層が存在する。したがって、特許文献１による半導体装置をＳＯＩ基板に形成した場合、実現可能な駆動能力がシリコン薄膜の膜厚によって制限されてしまう。
【０００９】
なお、上述した特許文献２から４は、ＳＴＩ法にてバルク基板に形成した素子分離絶縁膜の底部を広げることで、半導体素子間の電気的な分離を向上する技術を開示するものであり、半導体素子の駆動能力を向上するための構成が開示するものではない。
【００１０】
そこで本発明は、上記の問題に鑑みてなされたものであり、半導体素子間の電気的な分離を向上しつつ、素子形成領域の縮小及び駆動能力の向上が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる目的を達成するために、本発明による半導体装置は、第１方向に配列し且つそれぞれが第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域を含む第１導電型の第１ウエル領域を備えた半導体基板と、第１ウエル領域の側面及び下面全体に形成され、第１ウエル領域と半導体基板との間を絶縁することで第１ウエル領域を半導体基板から電気的に分離する第１絶縁膜と、隣り合う島状領域間に形成され、隣り合う島状領域間を絶縁することで第１ウエル領域を第１方向に配列する複数の島状領域に電気的に分断する第２絶縁膜と、島状領域の第２領域上に形成された第１導電体膜と、隣り合う島状領域において対向する第２領域間の第２絶縁膜に形成されたトレンチ内に形成され、第１導電体膜と電気的に連続する第２導電体膜とを含むことで、複数の島状領域を第１方向に沿って跨るように形成された一連のゲート電極と、一部がゲート電極下の一部に延在するように、島状領域における第１領域上部から第２領域上部に形成された第２導電型の第２ウエル領域と、ゲート電極下に第２ウエル領域上面の一部を残しつつ、一部がゲート電極下に延在するように、第２ウエル領域上部に形成された第１導電型のソース領域と、第２ウエル領域上部の一部であってソース領域と隣接する領域に形成された第２導電型の第１高濃度領域と、島状領域における第３領域上部の一部であってゲート電極下の領域と隣接しない領域に形成された第１導電型のドレイン領域と、複数の島状領域それぞれに形成された複数のドレイン領域と電気的に接続された第１配線と、複数の島状領域それぞれに形成された複数のソース領域及び第１高濃度領域と電気的に接続された第２配線とを有して構成される。
【００１２】
半導体基板における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される第１ウエル領域（素子形成領域とも言う）の側面及び底面全体と半導体基板との間に絶縁性の第１絶縁膜を形成することで、第１ウエル領域を半導体基板から絶縁分離することができる。このように、第１ウエル領域を半導体基板から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、第１ウエル領域に形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この第１ウエル領域の上面だけでなく、複数の島状領域に分断された個々の第１ウエル領域間に形成したトレンチ内、すなわち個々の島状領域における第２方向（ゲート長方向）と平行な側面にもゲート電極を形成することで、ゲート電極に所定のバイアス電圧が印加された際に、島状領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、第１ウエル領域の縮小及び駆動能力の向上を実現することが可能となる。さらに、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域の第２方向（ゲート長方向）と平行な側面に形成するゲート電極の縦方向（深さ方向）の幅を設定することが可能である。
【００１３】
また、本発明による半導体装置は、第１方向に配列し且つそれぞれが第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域を含む第１導電型の第１ウエル領域を備えた半導体基板と、第１ウエル領域の側面全体に形成され、第１ウエル領域側面と半導体基板との間を絶縁することで第１ウエル領域側面を半導体基板から電気的に分離する第１絶縁膜と、第１絶縁膜で囲まれた第１ウエル領域の下面全体に形成され、第１ウエル領域下面と半導体基板との間を接合分離することで第１ウエル領域下面を半導体基板から電気的に分離する第２導電型の第１高濃度領域と、隣り合う島状領域間に形成され、隣り合う島状領域間を絶縁することで第１ウエル領域を第１方向に配列する複数の島状領域に電気的に分断する第２絶縁膜と、島状領域の第２領域上に形成された第１導電体膜と、隣り合う島状領域において対向する第２領域間の第２絶縁膜に形成されたトレンチ内に形成され、第１導電体膜と電気的に連続する第２導電体膜とを含むことで、複数の島状領域を第１方向に沿って跨るように形成された一連のゲート電極と、一部がゲート電極下の一部に延在するように、島状領域における第１領域上部から第２領域上部に形成された第２導電型の第２ウエル領域と、ゲート電極下に第２ウエル領域上面の一部を残しつつ、一部がゲート電極下に延在するように、第２ウエル領域上部に形成された第１導電型のソース領域と、第２ウエル領域上部の一部であってソース領域と隣接する領域に形成された第２導電型の第２高濃度領域と、島状領域における第３領域上部の一部であってゲート電極下の領域と隣接しない領域に形成された第１導電型のドレイン領域と、複数の島状領域それぞれに形成された複数のドレイン領域と電気的に接続された第１配線と、複数の島状領域それぞれに形成された複数のソース領域及び第２高濃度領域と電気的に接続された第２配線とを有して構成される。
【００１４】
半導体基板における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される第１ウエル領域（素子形成領域とも言う）の側面と半導体基板との間に絶縁性の第１絶縁膜を形成することで、第１ウエル領域側面を半導体基板から絶縁分離することができる。また、第１ウエル領域底面全体に第１ウエル領域の導電型（第１導電型）と反対の導電型（第２導電型）を有する第１高濃度領域を形成することで、第１ウエル領域底面全体を半導体基板から接合分離することができる。したがって、本発明によれば、第１ウエル領域を第１絶縁膜と第１高濃度領域とにより半導体基板から電気的に分離することができる。このように、第１ウエル領域を半導体基板から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、第１ウエル領域に形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この第１ウエル領域の上面だけでなく、複数の島状領域に分断された個々の第１ウエル領域間に形成したトレンチ内、すなわち個々の島状領域における第２方向（ゲート長方向）と平行な側面にもゲート電極を形成することで、ゲート電極に所定のバイアス電圧が印加された際に、島状領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、第１ウエル領域の縮小及び駆動能力の向上を実現することが可能となる。さらに、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域の第２方向（ゲート長方向）と平行な側面に形成するゲート電極の縦方向（深さ方向）の幅を設定することが可能である。
【００１５】
また、本発明による半導体装置は、第１領域と、上方から見て第１領域から櫛歯状に突出した複数の第２領域とを含む第１導電型の素子形成領域を備えた半導体基板と、素子形成領域の側面全体に形成され、素子形成領域側面と半導体基板との間を絶縁することで素子形成領域側面を半導体基板から電気的に分離する絶縁膜と、絶縁膜で囲まれた素子形成領域の下面全体に形成され、素子形成領域下面と半導体基板との間を接合分離することで素子形成領域下面を半導体基板から電気的に分離する第２導電型のドレイン領域と、複数の第２領域それぞれを前記第１領域と連続しない３方の側面及び上面から包むように、第１領域上の一部と、第２領域上と、隣り合う第２領域の間及び先端とに一連に形成されたゲート電極と、第１領域上部の一部から第２領域上部にかけて形成された第２導電型のソース領域と、第１領域上部におけるソース領域と隣接する領域であって、ゲート電極下以外の領域に形成された第１導電型の高濃度領域と、素子形成領域におけるソース領域とドレイン領域との間に形成された第１導電型のウエル領域とを有して構成される。
【００１６】
半導体基板における一部の領域である素子形成領域の側面と半導体基板との間に絶縁性の絶縁膜を形成することで、素子形成領域側面を半導体基板から絶縁分離することができる。また、素子形成領域底面全体に素子形成領域の導電型（第１導電型と反対の導電型（第２導電型）を有するドレイン領域を形成することで、素子形成領域底面全体を半導体基板から接合分離することができる。したがって、本発明によれば、素子形成領域を絶縁膜とドレイン領域とにより半導体基板から電気的に分離することができる。このように、素子形成領域を半導体基板から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、素子形成領域に形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この素子形成領域における櫛歯状に突出した部分の上面だけでなく、櫛歯状に突出した部分の間及び先に形成したトレンチ内、すなわち櫛歯状に突出した部分の側面にもゲート電極を形成することで、ゲート電極に所定のバイアス電圧が印加された際に、素子形成領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、素子形成領域の縮小及び駆動能力の向上を実現することが可能となる。さらに、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、素子形成領域のゲート長方向と平行な側面に形成するゲート電極の縦方向（深さ方向）の幅を設定することが可能である。さらにまた、本発明では、素子形成領域下面を半導体基板から電気的に分離するための不純物埋込み層をドレイン領域として使用し、素子形成領域の上部にソース領域を形成しているため、チャネルが縦方向に形成される半導体装置を実現することができる。
【００１７】
また、本発明による半導体装置の製造方法は、第１導電型の第１ウエル領域を含む半導体基板を準備する工程と、第１ウエル領域の側面全体に第１トレンチを形成する工程と、第１ウエル領域を、第１方向に配列し且つそれぞれが第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、第１及び第２トレンチの底部を熱酸化することで、複数の島状領域それぞれの下面全体と半導体基板との間を絶縁する第１絶縁膜を複数の島状領域それぞれの下面全体に形成する工程と、第１トレンチを第２絶縁膜で埋めると共に第２トレンチを第３絶縁膜で埋める工程と、隣り合う島状領域において対向する第２領域間に位置する第３絶縁膜に第３トレンチを形成する工程と、複数の島状領域における第２領域上及び第３トレンチ内に一連の導電体膜を形成することで、複数の島状領域に第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第１領域上部から第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、島状領域における第１領域上面から第１導電型の不純物を注入して拡散することで、第１ゲート電極下の第２ウエル領域上面の一部を残しつつ、一部が第１ゲート電極下まで延在するソース領域を第２ウエル領域上部に形成する工程と、島状領域における第３領域上面から第１導電型の不純物を注入して拡散することで、島状領域における第３領域上部の一部であって第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第２ウエル領域上部におけるソース領域と隣接する領域であって第１ゲート電極下以外の領域に第１高濃度領域を形成する工程と、複数の島状領域それぞれに形成した複数のドレイン領域と電気的に接続された第１配線を形成する工程と、複数の島状領域それぞれに形成した複数のソース領域及び第１高濃度領域と電気的に接続された第２配線を形成する工程とを有して構成される。
【００１８】
半導体基板における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される第１ウエル領域（素子形成領域とも言う）の底面全体と半導体基板との間に絶縁性の第１絶縁膜を形成することで、第１ウエル領域底面全体を半導体基板から絶縁分離することができる。また、第１ウエル領域の側面全体を囲む第１トレンチ内に第２絶縁膜を形成することで、第１ウエル領域側面全体を半導体基板から絶縁分離することができる。したがって、本発明によれば、第１ウエル領域を第１及び第２絶縁膜により半導体基板から電気的に分離することができる。このように、第１ウエル領域を半導体基板から電気的に分離することで、ＳＯＩ基板を用いて作成した半導体装置と同様に、第１ウエル領域に形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、本発明では、第１ウエル領域の上面だけでなく、複数の島状領域に分断された第１ウエル領域間に形成した第３トレンチ内、すなわち個々の島状領域における第１方向（ゲート幅方向）と垂直な側面、すなわち第２方向（ゲート長方向）と平行な側面にも第１ゲート電極を形成するため、ゲート電極に所定のバイアス電圧が印加された際に、島状領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域がチップ搭載面積に関係なく大きくされた半導体装置を製造することが可能となり、結果、第１ウエル領域の縮小及び駆動能力の向上を実現することが可能となる。また、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域の第２方向（ゲート長方向）と平行な側面に形成する第１ゲート電極の縦方向（深さ方向）の幅を設定することが可能である。
【００１９】
また、本発明による半導体装置の製造方法は、第１導電型の第１ウエル領域を備えた半導体基板を準備する工程と、第１ウエル領域の側面全体に第１トレンチを形成する工程と、第１ウエル領域を、第１方向に配列し且つそれぞれが第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、第１及び２トレンチ下部をエッチングすることで、第１及び第２トレンチ下部を拡底する工程と、拡底された第１及び第２トレンチ下部を熱酸化することで、複数の島状領域それぞれの下面全体と半導体基板との間を絶縁する第１絶縁膜を複数の島状領域それぞれの下面全体に形成する工程と、第１トレンチを第２絶縁膜で埋めると共に第２トレンチを第３絶縁膜で埋める工程と、隣り合う島状領域において対向する第２領域間に位置する第３絶縁膜に第３トレンチを形成する工程と、複数の島状領域における第２領域上及び第３トレンチ内に一連の導電体膜を形成することで、複数の島状領域に第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第１領域上部から第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、島状領域における第１領域上面から第１導電型の不純物を注入して拡散することで、第１ゲート電極下の第２ウエル領域上面の一部を残しつつ、一部が第１ゲート電極下まで延在するソース領域を第２ウエル領域上部に形成する工程と、島状領域における第３領域上面から第１導電型の不純物を注入して拡散することで、島状領域における第３領域上部の一部であって第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第２ウエル領域上部におけるソース領域と隣接する領域であって第１ゲート電極下以外の領域に第１高濃度領域を形成する工程と、複数の島状領域それぞれに形成した複数のドレイン領域と電気的に接続された第１配線を形成する工程と、複数の島状領域それぞれに形成した複数のソース領域及び第１高濃度領域と電気的に接続された第２配線を形成する工程とを有して構成される。
【００２０】
半導体基板における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される第１ウエル領域（素子形成領域とも言う）の底面全体と半導体基板との間に絶縁性の第１絶縁膜を形成することで、第１ウエル領域底面全体を半導体基板から絶縁分離することができる。また、第１ウエル領域の側面全体を囲む第１トレンチ内に第２絶縁膜を形成することで、第１ウエル領域側面全体を半導体基板から絶縁分離することができる。したがって、本発明によれば、第１ウエル領域を第１及び第２絶縁膜により半導体基板から電気的に分離することができる。このように、第１ウエル領域を半導体基板から電気的に分離することで、ＳＯＩ基板を用いて作成した半導体装置と同様に、第１ウエル領域に形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、本発明では、第１ウエル領域の上面だけでなく、複数の島状領域に分断された第１ウエル領域間に形成した第３トレンチ内、すなわち個々の島状領域における第１方向（ゲート幅方向）と垂直な側面、すなわち第２方向（ゲート長方向）と平行な側面にも第１ゲート電極を形成するため、ゲート電極に所定のバイアス電圧が印加された際に、島状領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域がチップ搭載面積に関係なく大きくされた半導体装置を製造することが可能となり、結果、第１ウエル領域の縮小及び駆動能力の向上を実現することが可能となる。また、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域の第２方向（ゲート長方向）と平行な側面に形成する第１ゲート電極の縦方向（深さ方向）の幅を設定することが可能である。
【００２１】
また、本発明による半導体装置の製造方法は、第１導電型の第１ウエル領域を備えた半導体基板を準備する工程と、第１ウエル領域における第１方向と垂直な側面に第１トレンチを形成する工程と、第１ウエル領域を、第１方向に配列し且つそれぞれが第１方向と垂直な第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、第１及び第２トレンチ下部をエッチングすることで、複数の島状領域それぞれの下に空隙を形成する工程と、空隙の少なくとも一部を第１絶縁膜で埋め、第１トレンチを第２絶縁膜で埋めると共に第２トレンチを第３絶縁膜で埋める工程と、第１ウエル領域における第１方向と平行な側面に第３トレンチを形成する工程と、第３トレンチを第４絶縁膜で埋める工程と、隣り合う島状領域において対向する第２領域間に位置する第３絶縁膜に第４トレンチを形成する工程と、複数の島状領域における第２領域上及び第４トレンチ内に一連の導電体膜を形成することで、複数の島状領域に第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第１領域上部から第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、島状領域における第１領域上面から第１導電型の不純物を注入して拡散することで、第１ゲート電極下の第２ウエル領域上面の一部を残しつつ、一部が第１ゲート電極下まで延在するソース領域を第２ウエル領域上部に形成する工程と、島状領域における第３領域上面から第１導電型の不純物を注入して拡散することで、島状領域における第３領域上部の一部であって第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第２ウエル領域上部におけるソース領域と隣接する領域であって第１ゲート電極下以外の領域に第１高濃度領域を形成する工程と、複数の島状領域それぞれに形成した複数のドレイン領域と電気的に接続された第１配線を形成する工程と、複数の島状領域それぞれに形成した複数のソース領域及び第１高濃度領域と電気的に接続された第２配線を形成する工程とを有して構成される。
【００２２】
半導体基板における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される第１ウエル領域（素子形成領域とも言う）の底面全体と半導体基板との間に絶縁性の第１絶縁膜（一部が空隙であっても良い）を形成することで、第１ウエル領域底面全体を半導体基板から絶縁分離することができる。また、第１ウエル領域の側面全体を囲む第１及び第４トレンチ内にそれぞれ第２及び第４絶縁膜を形成することで、第１ウエル領域側面全体を半導体基板から絶縁分離することができる。したがって、本発明によれば、第１ウエル領域を第１、第２及び第４絶縁膜により半導体基板から電気的に分離することができる。このように、第１ウエル領域を半導体基板から電気的に分離することで、ＳＯＩ基板を用いて作成した半導体装置と同様に、第１ウエル領域に形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、本発明では、第１ウエル領域の上面だけでなく、複数の島状領域に分断された第１ウエル領域間に形成した第３トレンチ内、すなわち個々の島状領域における第１方向（ゲート幅方向）と垂直な側面、すなわち第２方向（ゲート長方向）と平行な側面にも第１ゲート電極を形成するため、ゲート電極に所定のバイアス電圧が印加された際に、島状領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域がチップ搭載面積に関係なく大きくされた半導体装置を製造することが可能となり、結果、第１ウエル領域の縮小及び駆動能力の向上を実現することが可能となる。また、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域の第２方向（ゲート長方向）と平行な側面に形成する第１ゲート電極の縦方向（深さ方向）の幅を設定することが可能である。
【００２３】
また、本発明による半導体装置の製造方法は、第１導電型の第１ウエル領域を備えた半導体基板を準備する工程と、第１ウエル領域の側面全体に第１トレンチを形成する工程と、第１ウエル領域を、第１方向に配列し且つそれぞれが第２方向に順に並ぶ第１から第３領域を有する複数の島状領域に分断する第２トレンチを形成する工程と、第１ウエル領域よりも高い不純物濃度となるように第１及び第２トレンチ底面に第２導電型の不純物を注入して拡散することで、複数の島状領域それぞれの下面全体と半導体基板との間を接合分離する第１高濃度領域を複数の島状領域それぞれの下面全体に形成する工程と、第１トレンチを第１絶縁膜で埋めると共に第２トレンチを第２絶縁膜で埋める工程と、隣り合う島状領域において対向する第２領域間に位置する第２絶縁膜に第３トレンチを形成する工程と、複数の島状領域における第２領域上及び第３トレンチ内に一連の導電体膜を形成することで、複数の島状領域に第１方向に沿って跨る一連の第１ゲート電極を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第１領域上部から第１ゲート電極下の一部まで延在する第２ウエル領域を形成する工程と、島状領域における第１領域上面から第１導電型の不純物を注入して拡散することで、第１ゲート電極下の第２ウエル領域上面の一部を残しつつ、一部が第１ゲート電極下まで延在するソース領域を第２ウエル領域上部に形成する工程と、島状領域における第３領域上面から第１導電型の不純物を注入して拡散することで、島状領域における第３領域上部の一部であって第１ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、島状領域における第１領域上面から第２導電型の不純物を注入して拡散することで、第２ウエル領域上部におけるソース領域と隣接する領域であって第１ゲート電極下以外の領域に第２高濃度領域を形成する工程と、複数の島状領域それぞれに形成した複数のドレイン領域と電気的に接続された第１配線を形成する工程と、複数の島状領域それぞれに形成した複数のソース領域及び第２高濃度領域と電気的に接続された第２配線を形成する工程とを有して構成される。
【００２４】
半導体基板における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される第１ウエル領域（素子形成領域とも言う）側面全体を囲む第１トレンチ内に絶縁性の第１絶縁膜を形成することで、第１ウエル領域側面全体を半導体基板から絶縁分離することができる。また、第１ウエル領域底面全体に第１ウエル領域の導電型（第１導電型）と反対の導電型（第２導電型）を有する第１高濃度領域を形成することで、第１ウエル領域底面全体を半導体基板から接合分離することができる。したがって、本発明によれば、第１ウエル領域を第１絶縁膜及び第１高濃度領域により半導体基板から電気的に分離することができる。このように、第１ウエル領域を半導体基板から電気的に分離することで、ＳＯＩ基板を用いて作成した半導体装置と同様に、第１ウエル領域に形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、本発明では、第１ウエル領域の上面だけでなく、複数の島状領域に分断された第１ウエル領域間に形成した第３トレンチ内、すなわち個々の島状領域における第１方向（ゲート幅方向）と垂直な側面、すなわち第２方向（ゲート長方向）と平行な側面にも第１ゲート電極を形成するため、ゲート電極に所定のバイアス電圧が印加された際に、島状領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域がチップ搭載面積に関係なく大きくされた半導体装置を製造することが可能となり、結果、第１ウエル領域の縮小及び駆動能力の向上を実現することが可能となる。また、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域の第２方向（ゲート長方向）と平行な側面に形成する第１ゲート電極の縦方向（深さ方向）の幅を設定することが可能である。
【００２５】
また、本発明による半導体装置の製造方法は、第１領域と、上方から見て第１領域から櫛歯状に突出した複数の第２領域とを含む第１導電型の素子形成領域を備えた半導体基板を準備する工程と、素子形成領域の側面全体に第１トレンチを形成する工程と、素子形成領域よりも高い不純物濃度となるように第１トレンチ底面に第２導電型の不純物を注入して拡散することで、素子形成領域の下面と半導体基板との間を接合分離するドレイン領域を素子形成領域下全体に形成する工程と、第１トレンチを絶縁膜で埋める工程と、第１領域上部の一部と第２領域上部とに第１導電型の不純物を注入して拡散することで、ソース領域を形成する工程と、１領域上部であってソース領域と隣接する領域に第２導電型の不純物を注入して拡散することで高濃度領域を形成する工程と、隣り合う第２領域の間及び先端に一連の第２トレンチを形成する工程と、複数の第２領域それぞれを前記第１領域と連続しない３方の側面及び上面から包むように、第１領域上の一部と第２領域上と第２トレンチ内とに一連のゲート電極を形成する工程とを有して構成される。
【００２６】
半導体基板における一部の領域である素子形成領域側面全体に形成された第１トレンチ内に絶縁性の絶縁膜を形成することで、素子形成領域側面全体を半導体基板から絶縁分離することができる。また、素子形成領域底面全体に素子形成領域の導電型（第１導電型）と反対の導電型（第２導電型）を有するドレイン領域を形成することで、素子形成領域底面全体を半導体基板から接合分離することができる。したがって、本発明によれば、素子形成領域を絶縁膜とドレイン領域とにより半導体基板から電気的に分離することができる。このように、素子形成領域を半導体基板から電気的に分離することで、素子形成領域に形成した半導体素子を、ＳＯＩ基板を用いて作成した半導体装置と同様に、電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、本発明では、素子形成領域における櫛歯状に突出した部分の上面だけでなく、櫛歯状に突出した部分の間及び先に形成した第２トレンチ内、すなわち櫛歯状に突出した部分の側面にもゲート電極を形成するため、ゲート電極に所定のバイアス電圧が印加された際に、素子形成領域の上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域がチップ搭載面積に関係なく大きくされた半導体装置を製造することが可能となり、結果、素子形成領域の縮小及び駆動能力の向上を実現することが可能となる。また、本発明では、半導体基板に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、素子形成領域のゲート長方向と平行な側面に形成するゲート電極の縦方向（深さ方向）の幅を設定することが可能である。さらにまた、本発明では、素子形成領域下面を半導体基板から電気的に分離するための不純物埋込み層をドレイン領域として使用し、素子形成領域の上部にソース領域を形成しているため、チャネルが縦方向に形成される半導体装置を実現することができる。
【発明の効果】
【００２７】
本発明によれば、半導体素子間の電気的な分離を向上しつつ、素子形成領域の縮小及び駆動能力の向上が可能な半導体装置およびその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００２９】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、本実施例では、本発明による半導体装置１００として、ｎ型のチャネルを形成するＬＤＭＯＳ電界効果トランジスタ（ＦＥＴ）を製造する場合を例に挙げる。
【００３０】
・全体構成
図１は、本実施例による半導体装置１００の構成を示す上視図である。図２は図１におけるＡ−Ａ’断面図であり、図３は図１におけるＢ−Ｂ’断面図であり、図４は図１におけるＣ−Ｃ’断面図である。
【００３１】
まず、図１から図４を用いて、本実施例による半導体装置１００の概略構成を説明する。図１に示すように、半導体装置１００は、トランジスタなどの半導体素子が作り込まれる素子形成領域（アクティブ領域とも言う）１０Ａの側面に素子分離絶縁膜１２ａが形成された構成を有する。この構成により、本実施例では、素子形成領域１０Ａの側面が半導体基板１１から電気的に分離される。また、図２から図４に示すように、半導体装置１００は、素子形成領域１０Ａ下に絶縁膜（以下、埋込み絶縁膜１２ｃと言う）が形成された構成を有する。この構成により、本実施例では、素子形成領域１０Ａの下面が半導体基板１１から電気的に分離される。
【００３２】
このように本実施例では、素子形成領域１０Ａが素子分離絶縁膜１２ａと埋込み絶縁膜１２ｃとにより半導体基板１１から電気的に完全に分離される。言い換えれば、本実施例による半導体基板１１は、部分的にＳＯＩ基板と同様の構成を有する。これにより、本実施例による半導体装置１００は、例えばＳＯＩ基板などを用いて作成した半導体装置と同様に、素子形成領域１０Ａに形成した半導体素子が電気的な干渉を考慮する必要がない構造となる。以下、素子形成領域１０Ａが素子分離絶縁膜１２ａ及び埋込み絶縁膜１２ｃにより囲まれた構造を、部分ＳＯＩ構造１０Ｂと言う。
【００３３】
また、本実施例では、素子形成領域１０Ａが、素子分離絶縁膜１２ａを掛架するように形成された絶縁膜（以下、分離絶縁膜１２ｂと言う）により、複数の領域（以下、島状領域１０ａという）に電気的に分離された構成を有する。言い換えれば、本実施例では、１つのＬＤＭＯＳを形成するための素子形成領域１０Ａが、分離絶縁膜１２ｂによってゲート幅方向（第１方向）に配列する複数の島状領域１０ａに電気的に分断された構成を有する。
【００３４】
個々の島状領域１０ａは、ゲート長方向（第２方向）に細長い短冊状に隆起した形状を有する。従って、本実施例による素子分離絶縁膜１２ａと分離絶縁膜１２ｂとを組み合わせた形状は、短冊状の絶縁膜が格子状（本例では、『目』字状）に組み合わされた形状を有する。本実施例による半導体装置１００の構成要素は、以上のようにゲート幅方向に沿って配列するように電気的に分断された複数の島状領域１０ａにそれぞれ形成される。言い換えれば、本実施例による半導体装置１００は、ゲート幅方向に沿って配列するように複数の島状領域１０ａに分断された素子形成領域１０Ａに形成される。
【００３５】
次に、本実施例による半導体装置１００の構成を図１から図４を用いて詳細に説明する。図１から図４に示すように、半導体装置１００は、半導体基板１１から電気的に分離された複数の島状領域１０ａを有する素子形成領域１０Ａと、素子形成領域１０Ａにおける個々の島状領域１０ａに形成されたｎウエル領域１７ｗ、ｐ型ボディ領域１７、ドレイン領域１８ｄ、ソース領域１８ｓ及びボディ引上げ領域１９と、個々の島状領域１０ａ上の一部に形成されたゲート絶縁膜１４ａと複数の島状領域１０ａ上に渡って形成されたゲート電極１５ａと、隣り合う島状領域１０ａ間の一部に形成されたゲート絶縁膜１４ｂ及びゲート電極１５ｂとを有する。ここで、説明の都合上、図２に示すように、個々の島状領域１０ａをゲート長方向に順に並ぶ第１から第３領域１０−１、１０−２及び１０−３に区画する。これによれば、ゲート絶縁膜１４ａは個々の島状領域１０ａにおける第２領域１０−２上に形成され、ゲート絶縁膜１４ｂは個々の島状領域１０ａにおける第２領域１０−２の側面に形成される。また、ゲート電極１５ｂは隣り合う島状領域１０ａにおける第２領域１０−２間であってそれぞれのゲート絶縁膜１４ｂで挟まれた領域に形成され、ゲート電極１５ａは個々の島状領域１０ａにおける第２領域１０−２上のゲート絶縁膜１４ａ上及びゲート電極１５ｂ上を結ぶように形成される。
【００３６】
上記構成において、半導体基板１１は、例えばｎ型の導電性を有するシリコン製のバルク基板である。以下、これをｎ型シリコン基板という。なお、その基板抵抗は、例えば８〜２２Ω（オーム）程度とすることができる。したがって、素子形成領域１０Ａ（島状領域１０ａ）はｎ型の導電性を有する。また、この素子形成領域１０Ａの一部を利用するｎウエル領域１７ｗもｎ型の導電性を有する。
【００３７】
素子形成領域１０Ａの側面を半導体基板１１から電気的に分離するように形成された素子分離絶縁膜１２ａは、例えばシリコン酸化膜とすることができる。また、素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに分断する分離絶縁膜１２ｂは、例えばシリコン酸化膜で形成することができる。これら素子分離絶縁膜１２ａ及び分離絶縁膜１２ｂは、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。すなわち、素子形成領域１０Ａの周囲を取り囲むと共に素子形成領域１０Ａを複数の島状領域１０ａに分断するように、短冊状のトレンチを格子状に組み合わせて成る囲い状のトレンチ（後述におけるトレンチ１０２ａ及び１０２ｂに相当）を半導体基板１１に形成し、これにシリコン酸化膜などを埋め込むことで形成することができる。なお、短冊状のトレンチを格子状に組み合わせてなるトレンチの寸法は、例えば本実施例のように『目』字状に組み合わせる場合、上面における短辺の長さ（以下、幅という）を例えば１μｍ（マイクロメートル）程度とし、上面における長辺の長さ（以下、長さという）を例えば９〜１１μｍ程度とし、上面から底面までの長さ（以下、厚さという）を例えば４〜６μｍ程度とすることができる。
【００３８】
また、素子形成領域１０Ａの底面、具体的には個々の島状領域１０ａの底面を半導体基板１１から電気的に分離するように形成された埋込み絶縁膜１２ｃは、例えばシリコン酸化膜とすることができる。このような埋込み絶縁膜１２ｃは、例えば素子形成領域１０Ａ側面を囲むように形成したトレンチ（後述するトレンチ１０２ａに相当）及び素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに分断するように形成されたトレンチ（後述するトレンチ１０２ｂに相当）それぞれの下部を、例えば熱酸化して拡底することで形成することができる。この際、トレンチ１０２ａ及び１０２ｂ下部は、例えば島状領域１０ａのゲート幅方向の寸法を上述したように１μｍ程度とした場合、これらの側面から水平方向に少なくとも０．５μｍ以上広げられる。例えば、本実施例では、トレンチ１０２ａ及び１０２ｂ下部（後述におけるキャビティ１０５に相当）を熱酸化により水平方向に１μｍ程度拡張することで、素子形成領域１０Ａ下全体に渡って埋込み絶縁膜１２ｃを形成する。これにより、平行に位置するトレンチ間、すなわち島状領域１０ａの底部を、熱酸化によって形成されたシリコン酸化膜（埋込み絶縁膜１２ｃ）により塞ぐことができる。なお、これにより形成された構成が、上述した部分ＳＯＩ構造１０Ｂである。
【００３９】
以上のように素子分離絶縁膜１２ａと分離絶縁膜１２ｂと埋込み絶縁膜１２ｃとを形成することで、素子形成領域１０Ａが、幅が例えば１μｍ程度であり、長さが例えば７μｍ程度であり、厚さが例えば２〜３μｍ程度である複数の島状領域１０ａに電気的に分断される。
【００４０】
個々の島状領域１０ａにおける第２領域１０−２上には、ゲート絶縁膜１４ａが形成される。また、同じく個々の島状領域１０ａにおける第２領域１０−２の側面には、ゲート絶縁膜１４ｂが形成される。言い換えれば、隣り合う島状領域１０ａにおける第２領域１０−２間に位置する分離絶縁膜１２ｂゲート絶縁膜１４ａは、例えば個々の島状領域１０ａにおける第２領域１０−２上面を熱酸化することで形成されたシリコン酸化膜である。その膜厚は、例えば２０ｎｍ（ナノメートル）程度とすることができる。また、ゲート絶縁膜１４ｂは、例えば隣り合う島状領域１０ａにおける第２領域１０−２間に位置する分離絶縁膜１２ｂを除去した後、これにより露出した島状領域１０ａ（第２領域１０−２側面）を熱酸化することで形成されたシリコン酸化膜である。その膜厚（ただし、ゲート長方向の厚さ）は、例えば２０ｎｍ程度とすることができる。
【００４１】
ゲート電極１５ｂは、上述したように、隣り合う島状領域１０ａにおける第２領域１０−２間に位置する分離絶縁膜１２ｂに形成されたトレンチ内に形成される。また、ゲート電極１５ｂは、ゲート幅方向において最外に位置する２つの島状領域１０ａの第２領域１０−２側面に位置する素子分離絶縁膜１２ａに形成されたトレンチ内にも形成される。一方、ゲート電極１５ａは、個々の島状領域１０ａにおける第２領域１０−２上のゲート絶縁膜１４ａ上からゲート電極１５ｂ上にかけて一連に形成される。言い換えれば、ゲート電極１５ａは、複数の島状領域１０ａに跨るように形成される。ただし、ゲート電極１５ａとゲート電極１５ｂとは、連続する導電体膜である。したがって、本実施例では、複数の島状領域１０ａを跨るように一連のゲート電極１５ａ及び１５ｂが形成される。これらゲート電極１５ａ及び１５ｂは、例えばリンなどのｎ型の不純物を含むことで導電性を有するポリシリコン膜である。ゲート電極１５ａの膜厚は、例えば３μｍ程度とすることができる。また、ゲート電極１５ｂのゲート幅方向の幅は、上述した島状領域１０ａの隣接間隔から２つのゲート絶縁膜１４ｂの膜厚を減算した値となる。したがって、本例では、０．９６μｍ（約１μｍ）程度とすることができる。
【００４２】
このように、本実施例では、個々の島状領域１０ａの上面及び側面にゲート電極が形成されている。したがって、島状領域１０ａにおける上面の他に、この側面にも動作時における駆動領域が形成される。言い換えれば、半導体基板１１における縦方向（基板と垂直方向）に駆動領域が形成される。このため、半導体装置１００が形成された半導体チップにおける単位面積当たりの駆動能力を向上することが可能となる。なお、本説明における駆動面とは、動作時に電流を流すためのチャネルが形成される領域を指す。また、駆動能力とは、印加したバイアス電圧に対して流れる電流に基づいて決定される半導体素子の能力を指す。
【００４３】
ゲート電極１５ａ上部であって、後述する層間絶縁膜２１に形成されたコンタクト内配線２２と電気的に接続される部分には、例えば図３に示すように、シリサイド膜１５ｃが形成されることで低抵抗化されていてもよい。
【００４４】
また、個々の島状領域１０ａ上部には、図２に示すように、ｐ型の導電性を有する不純物を注入し、これを半導体基板１１表面と平行な方向、すなわち横方向へ拡散することで、ｐ型ボディ領域１７が形成される。このｐ型ボディ領域１７は、島状領域１０ａにおける第１領域１０−１から第２領域１０−２の一部にかけて形成される。この際、ゲート電極１５ａ下である第２領域１０−２上面の一部には、ｐ型ボディ領域１７の上面が位置する。また、ｐ型ボディ領域１７を形成する際に使用するｐ型の導電性を有する不純物には、例えばヒ素イオンやボロンイオンなどを適用することができる。また、ｐ型ボディ領域１７を形成する際のドーズ量及び加速エネルギーは、それぞれ例えば１×１０14／ｃｍ2程度、１０ＫｅＶ（キロエレクトロンボルト）程度とすることができる。このｐ型ボディ領域１７は、ゲート電極１５ａに所定のバイアス電圧が印加されることでチャネルが形成される領域である。
【００４５】
ｐ型ボディ領域１７における一部の上部には、図２に示すように、ｎ型の導電性を有する不純物を注入し、これを横方向に拡散することで、ソース領域１８ｓが形成される。このソース領域１８ｓは、島状領域１０ａにおける第１領域１０−１から第２領域１０−２の一部にかけて形成される。この際、ゲート電極１５ａ下である第２領域１０−２上面の一部には、ソース領域１８ｓの上面が位置する。ただし、ゲート電極１５ａ下にはｐ型ボディ領域１７の上面が残っている。また、ソース領域１８ｓを形成する際に使用するｎ型の導電性を有する不純物には、例えばリンイオンを適用することができる。また、ソース領域１８ｓを形成する際のドーズ量及び加速エネルギーは、それぞれ例えば１×１０17／ｃｍ2程度、１０ＫｅＶ程度とすることができる。
【００４６】
また、ｐ型ボディ領域１７における一部の上部には、図２に示すように、所定の不純物を注入することで、ボディ引上げ領域１９が形成される。このボディ引上げ領域１９は、ｐ型ボディ領域１７の電位を制御するための拡散領域である。したがって、ボディ引上げ領域１９を形成する際に使用する不純物には、ｐ型ボディ領域１７と同じ導電型（ｐ型）を有する不純物が使用される。また、ボディ引上げ領域１９を形成する際のドーズ量及び加速エネルギーは、それぞれ１×１０17／ｃｍ2程度、１０ＫｅＶ程度とすることができる。
【００４７】
さらに、個々の島状領域１０ａ上部には、ｎ型の導電性を有する不純物を注入し、これを横方向に拡散することで、ドレイン領域１８ｄが形成される。このドレイン領域１８ｄは、島状領域１０ａにおける第３領域１０−３であって第２領域１０−２と接触しない領域に形成される。言い換えれば、ドレイン領域１８ｄはｐ型ボディ領域１７以外であってゲート電極１５ａ下の領域と隣接しない領域に形成される。また、ドレイン領域１８ｄを形成する際に使用するｎ型の導電性を有する不純物には、ソース領域１８ｓと同様に、例えばリンイオンを適用することができる。また、ドレイン領域を形成する際のドーズ量及び加速エネルギーは、それぞれ例えば１×１０17／ｃｍ3程度、１０ＫｅＶ程度とすることができる。
【００４８】
なお、ソース領域１８ｓ及びドレイン領域１８ｄ上部であって、後述する層間絶縁膜２１に形成されたコンタクト内配線２２とそれぞれ電気的に接続される部分には、シリサイド膜１８ａがそれぞれ形成されることで低抵抗化されている。
【００４９】
また、上述したｐ型ボディ領域１７、ドレイン領域１８ｄ、ソース領域１８ｓ及びボディ引上げ領域１９が形成された領域以外の素子形成領域１０Ａは、ｎウエル領域１７ｗとなる。
【００５０】
以上のような構成を有する半導体素子は、図１から図４に示すように、半導体基板１１上面全体に堆積された層間絶縁膜２１により覆われることで、他の層から電気的に分離される。その層間絶縁膜２１は、例えばシリコン酸化膜である。その膜厚は、例えば１μｍ程度とすることができる。
【００５１】
半導体素子におけるドレイン領域１８ｄ上並びにソース領域１８ｓ及びボディ引上げ領域１９上の層間絶縁膜２１には、コンタクト内配線２２がそれぞれ形成される。コンタクト内配線２２は、ドレイン領域１８ｄ上面並びにソース領域１８ｓ及びボディ引上げ領域１９上面を露出させるように層間絶縁膜２１にそれぞれ開口したコンタクトホール内に、例えばチタンなどの導体物を充填することで形成することができる。この際、コンタクトホールにより露出されたドレイン領域１８ｄ表面並びにソース領域１８ｓ及びボディ引上げ領域１９表面に、上述したように、チタンシリサイドよりなるシリサイド膜１８ａをそれぞれ形成することで、コンタクト内配線２２と、ソース領域１８ｓ、ドレイン領域１８ｄ及びボディ引上げ領域１９それぞれとのオーミックコンタクトを形成することができる。
【００５２】
同様に、半導体素子におけるゲート電極１５ａ上の層間絶縁膜２１には、コンタクト内配線２２が形成される。コンタクト内配線２２は、ゲート電極１５ａ上面の一部を露出させるように層間絶縁膜２１に形成したコンタクトホール内に、例えばチタンなどの導体物を充填することで形成することができる。この際、コンタクトホールにより露出されたゲート電極１５ａ表面に、上述したように、チタンシリサイドよりなるシリサイド膜１５ｃを形成することで、コンタクト内配線２２とゲート電極１５ａとのオーミックコンタクトを形成することができる。
【００５３】
また、層間絶縁膜２１上には、上述のように形成したコンタクト内配線２２それぞれと電気的に接続されたメタル配線２３及び２４がそれぞれ形成される。これにより、半導体素子におけるゲート電極１５ａ及び１５ｂ、ドレイン領域１８ｄ、ソース領域１８ｓ及びｐ型ボディ領域１７が、層間絶縁膜２１上まで電気的に引き出される。
【００５４】
また、以上のような構成を有する半導体装置１００は、通常のｎ型ＭＯＳＦＥＴと同様にスイッチング動作させることができる。具体的には、ソース領域１８ｓを接地しつつ、ドレイン領域１８ｄに正電位を印加した状態で、ゲート電極に正電位又は接地電位を印加することで、ゲート電極１５ａ下及び１５ｂ下のｐ型ボディ領域１７を反転、空乏化又は蓄積状態とする。これにより、ドレイン領域１８ｄからソース領域１８ｓへ流れる電流量を制御することができる。
【００５５】
・製造方法
次に、本実施例による半導体装置１００の製造方法を図面と共に詳細に説明する。図５から図１３は、半導体装置１００の製造方法を示すプロセス図である。なお、以下では、適宜、図１におけるＡ−Ａ’断面とＢ−Ｂ’断面とＣ−Ｃ’断面とに基づいて各工程を説明する。
【００５６】
本製造方法では、まず、半導体基板１１として、バルクのｎ型シリコン基板を準備する。次に、半導体基板１１表面を熱酸化することで、膜厚が例えば２０ｎｍ程度のシリコン酸化膜１０１ａを形成する。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法にて例えば膜厚が５００ｎｍ程度のシリコン窒化膜１０１ｂをシリコン酸化膜１０１ａ上に形成する。これにより、図５（ａ）に示すように、半導体基板１１上にシリコン酸化膜１０１ａとシリコン窒化膜１０１ｂとの積層膜を形成する。なお、シリコン窒化膜１０１ｂは、半導体基板１１表面を後工程における熱酸化（図７（ｂ）参照）から保護するための保護膜として機能する。シリコン酸化膜１０１ａは、シリコン窒化膜１０１ｂを半導体基板１１に密着させるためのパッド酸化膜である。シリコン酸化膜１０１ａを形成する際の熱酸化では、加熱温度を例えば５００℃とし、加熱時間を例えば２時間とする。シリコン窒化膜１０１ｂの成膜には、例えばＮＨ3とＳｉＨ2Ｃｌ2との混合ガスを使用する。この際のガス流量比は、ＮＨ3：ＳｉＨ2Ｃｌ2＝１０：１とすることができる。また、成膜条件は、チャンバ内圧力を０．２Ｔｏｒｒとし、ステージ温度を７８０℃とすることができる。
【００５７】
次に、シリコン窒化膜１０１ｂ上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、格子状の開口形状を有するレジストパターンＲ１を形成する。なお、本例では、レジストパターンＲ１の開口形状が『目』字状（後述する実施例２では『日』字状）をなす。この形状において、図面中縦に平行に並んだ４本（実施例２では３本）の長方形は、幅が例えば１μｍ程度であり、長さが例えば７μｍ程度である。その隣接間隔は例えば１μｍ程度である。また、図面中横方向に平行に並んだ２本の長方形は、幅が例えば１μｍ程度であり、長さが例えば７μｍ程度である。この寸法によれば、図面中、外周の縦の長さが７μｍ程度となり、横の長さが９μｍ程度となる。
【００５８】
次に、レジストパターンＲ１をマスクとし、例えば既存のエッチング技術を用いて、シリコン窒化膜１０１ｂとシリコン酸化膜１０１ａと半導体基板１１とを順次エッチングすることで、図５（ｂ）に示すように、上述したレジストパターンＲ１の開口形状と同じ開口形状のトレンチ１０２ａ及び１０２ｂを半導体基板１１に形成する。なお、トレンチ１０２ａは素子形成領域１０Ａの側面を半導体基板１１から電気的に分離するための素子分離絶縁膜１２ａが形成される溝であり、トレンチ１０２ｂは素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断するための分離絶縁膜１２ｂが形成される溝である。また、トレンチ１０２ａ及び１０２ｂの半導体基板１１表面からの深さは、例えば５μｍとする。これにより、幅が１μｍ程度、長さが７μｍ程度、トレンチ１０２ａ及び１０２ｂ底部からの高さが５μｍ程度の短冊状の島状領域１０ａが形成される。この際、個々の島状領域１０ａ上面には、保護膜とパッド酸化膜とであるシリコン酸化膜１０１ａとシリコン窒化膜１０１ｂとが残留する。シリコン窒化膜１０１ｂのエッチングには、例えばＣＨＦ3とＣＦ4とＯ2との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＨＦ3：ＣＦ4：Ｏ2＝１００：１００：３とすることができる。また、シリコン酸化膜１０１ａのエッチングには、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。さらに、半導体基板１１のエッチングには、例えばＣｌ2とＨＢｒ3とＯ2との混合ガスをエッチングガスとして用いた反応性ドライエッチングを適用することができる。この際のガス流量比は、例えばＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４とすることができる。
【００５９】
次に、レジストパターンＲ１を除去した後、例えば既存のＣＶＤ法にて例えば膜厚が３μｍ程度のシリコン酸化膜１０３ａを半導体基板１１上面全体に形成する。続いて、ＳＯＧ（Spin On Grass）をスピン塗布することで、半導体基板１１上面全体にガラス酸化膜１０３ｂを形成する。これにより、図５（ｃ）に示すように、表面が平坦なガラス酸化膜１０３ｂがシリコン酸化膜１０３ａ上並びにトレンチ１０２ａ及び１０２ｂ内に形成される。なお、ガラス酸化膜１０３ｂのシリコン酸化膜１０３ａ上面からの厚さは、例えば１μｍ程度とすることができる。
【００６０】
次に、シリコン窒化膜１０１ｂとの選択比が取れる条件にて、ガラス酸化膜１０３ｂ及びシリコン酸化膜１０３ａをエッチバックすることで、図６（ａ）に示すように、トレンチ１０２ａ及び１０２ｂ内に、底部からの厚さが例えば２μｍ程度のシリコン酸化膜１０３を形成する。なお、ガラス酸化膜１０３ｂ及びシリコン酸化膜１０３ａのエッチバックでは、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。
【００６１】
次に、露出している半導体基板１１を熱酸化することで、これに膜厚が例えば２０ｎｍ程度のシリコン酸化膜１０４ａを形成する。具体的には、トレンチ１０２ａ及び１０２ｂ内部の側面であってシリコン酸化膜１０３により覆われていない領域にシリコン酸化膜１０４ａを形成する。続いて、例えばＣＶＤ法にて例えば膜厚が３００ｎｍ程度のシリコン窒化膜１０４Ｂを半導体基板１１上面全体並びにトレンチ１０２ａ及び１０２ｂ内部全体に形成する。これにより、図６（ｂ）に示すように、各島状領域１０ａ上面にシリコン酸化膜１０１ａ、シリコン窒化膜１０４ａ及び１０４Ｂの積層膜が形成されると共に、トレンチ１０２ａ及び１０２ｂ内部及び底面にシリコン酸化膜１０４ａ及びシリコン窒化膜１０４Ｂの積層膜が形成される。なお、シリコン酸化膜１０４ａを形成する際の熱酸化では、加熱温度を例えば８５０℃とし、加熱時間を例えば３０分とする。また、シリコン窒化膜１０４Ｂの成膜では、例えばＮＨ3とＳｉＨ2Ｃｌ2との混合ガスを使用する。この際のガス流量比は、ＮＨ3：ＳｉＨ2Ｃｌ2＝１０：１とすることができる。また、成膜条件は、チャンバ内圧力を０．２Ｔｏｒｒとし、ステージ温度を７８０℃とすることができる。
【００６２】
次に、例えばＲＩＥ（反応性イオンエッチング）法にてシリコン窒化膜１０４Ｂを異方性エッチングすることで、図６（ｃ）に示すように、トレンチ１０２ａ及び１０２ｂそれぞれの底部のシリコン酸化膜１０４ａを露出させると共に、トレンチ１０２ａ及び１０２ｂそれぞれの側面のシリコン酸化膜１０４ａ表面に、膜厚が例えば２００ｎｍ程度のサイドウォール１０４ｂを形成する。なお、サイドウォール１０４ｂの膜厚とは、トレンチ１０２ａ又は１０２ｂ側面に対して鉛直方向の厚さである。また、シリコン窒化膜１０４Ｂのエッチングでは、シリコン酸化膜との選択比が十分に取れる条件を適用することが好ましい。この異方性エッチングには、例えばＣＨＦ3とＣＦ4とＯ2との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、ＣＨＦ3：ＣＦ4：Ｏ2＝１００：１００：３とすることができる。ただし、エッチング条件を適宜選択することで、個々の島状領域１０ａ上面にシリコン窒化膜１０１ｂを残留させる。
【００６３】
次に、例えばウェットエッチングにて、トレンチ１０２ａ及び１０２ｂ底部のシリコン酸化膜１０４ａ及び１０３を除去することで、図７（ａ）に示すように、トレンチ１０２ａ及び１０２ｂそれぞれの底部に半導体基板１１を露出するキャビティ１０５を形成する。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ化水素酸溶液を使用することができる。このフッ化水素酸溶液を使用することで、シリコン窒化膜及びシリコン基板に対して十分な選択比を得ることができる。
【００６４】
次に、トレンチ１０２ａ及び１０２ｂ底部のキャビティ１０５内面に露出された半導体基板１１を熱酸化してトレンチ１０２ａ及び１０２ｂそれぞれを拡底することで、図７（ｂ）に示すように、素子形成領域１０Ａ底面にシリコン酸化膜１２Ｃを形成する。このシリコン酸化膜１２Ｃにおける一部又は全部が、素子形成領域１０Ａ下面を半導体基板１１から電気的に分離する埋込み絶縁膜１２ｃである。この埋込み絶縁膜１２ｃにより、個々の島状領域１０ａ底面が半導体基板１１から電気的に切り離されて、これが半導体基板１１から電気的に浮いた状態となる。なお、熱酸化時に個々のトレンチ１０２ａ及び１０２ｂ下部のキャビティ１０５側面から広げるシリコン酸化膜１２Ｃの水平方向の幅は、上述したように少なくとも０．５μｍ程度とされる。本実施例では、これを例えば１μｍ程度とする。この熱酸化では、加熱温度を１０００℃とし、加熱時間を５時間程度とする。
【００６５】
次に、半導体基板１１表面を覆うシリコン窒化膜１０１ｂ及びサイドウォール１０４ｂとシリコン酸化膜１０１ａ及び１０４ａとを順次エッチング除去することで、図７（ｃ）に示すように、個々の島状領域１０ａ上面及び側面を露出させる。シリコン窒化膜１０１ｂ及びサイドウォール１０４ｂのエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸溶液を用いたウェットエッチングを適用することができる。また、シリコン酸化膜１０１ａ及び１０４ａのエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸溶液を用いたウェットエッチングを適用することができる。なお、これらのエッチングでは、半導体基板１１との選択比が十分に取れることが好ましい。
【００６６】
次に、図８（ａ）に示すように、例えば既存ＣＶＤ法にて例えば膜厚が５μｍ程度のシリコン酸化膜１２Ｂを半導体基板１１上面全体に形成する。この際、トレンチ１０２ａ及び１０２ｂ内にもシリコン酸化膜１２Ｂを形成する。なお、シリコン酸化膜１２Ｂの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【００６７】
次に、シリコン酸化膜１２Ｂ上面を例えばＣＭＰ（Chemical and Mechanical Polishing）法にて平坦化することで、トレンチ１０２ａ及び１０２ｂ内にシリコン酸化膜１２Ｂが残留するように、半導体基板１１上のシリコン酸化膜１２Ｂを除去する。これにより、図８（ｂ）に示すように、半導体基板１１表面、すなわち個々の島状領域１０ａ上面が露出されると共に、素子形成領域１０Ａ側面を半導体基板１１から電気的に分離するための素子分離絶縁膜１２ａが素子形成領域１０Ａの側面に形成され、また、素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断するための分離絶縁膜１２ｂが島状領域１０ａ間に形成される。
【００６８】
以上の工程を経ることで、バルク基板である半導体基板１１に部分ＳＯＩ構造１０Ｂが形成される。なお、本実施例では、半導体基板１１の不純物濃度をそのままｎウエル領域１７ｗの不純物濃度として使用する。
【００６９】
次に、半導体基板１１上面全体に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、後工程においてゲート絶縁膜１４ａ及び１４ｂ並びにゲート電極１５ａ及び１５ｂを形成する領域上に開口を有するレジストパターンＲ２を形成する。続いて、既存のエッチング技術を用い、レジストパターンＲ２をマスクとして、トレンチ１０２ａ及び１０２ｂ内部の分離絶縁膜１２ｂをパターニングすることで、図９（ａ）及び図９（ｂ）に示すように、半導体基板１１におけるゲート電極１５ｂが形成される領域、すなわち各島状領域１０ａにおける第２領域１０−２側面を露出させる。この結果、素子分離絶縁膜１２ａ及び分離絶縁膜１２ｂ内部であって島状領域１０ａの側面に、深さが例えば２μｍ程度のトレンチ１０２ｃが形成される。なお、島状領域１０ａ上面は、シリコン酸化膜１２Ｂの平坦化の結果、露出している。また、トレンチ１０２ｃを形成する際の際のエッチングは、トレンチ１０２ａ及び１０２ｂ底部に厚さが例えば４〜６μｍ程度のシリコン酸化膜（埋込み絶縁膜１２ｃを含む）が残るように行われる。なお、図８（ｂ）と（ｃ）とは共にこの工程により形成される層構造の断面を示し、図８（ｂ）は図１におけるＣ−Ｃ’断面に基づく層構造を示し、図８（ｃ）は図１におけるＢ−Ｂ’断面に基づく層構造を示す。素子分離絶縁膜１２ａ及び分離絶縁膜１２ｂのエッチングには、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。
【００７０】
次に、レジストパターンＲ２を除去した後、エッチングにより露出された半導体基板１１表面、すなわち島状領域１０ａ上面及び各島状領域における第２領域１０−２側面を熱酸化することで、図１０（ａ）に示すように、膜厚が例えば２０ｎｍ程度のゲート絶縁膜１４Ａ及び１４ｂを形成する。なお、ゲート絶縁膜１４Ａは、個々の島状領域１０ａ上面全体に形成されたシリコン酸化膜であり、後工程において島状領域１０ａにおける第２領域１０−２上以外が除去されることで、ゲート絶縁膜１４ａへ加工される。また、ゲート絶縁膜１４ｂは、各島状領域１０ａ側面の露出された領域に形成されたシリコン酸化膜である。ゲート絶縁膜１４Ａ及び１４ｂを形成する際の熱酸化では、加熱温度を例えば８５０℃とし、加熱時間を例えば３０分とする。
【００７１】
次に、半導体基板１１上面全体に、例えば既存のＣＶＤ法にて、リンなどのｎ型の導電性を有する不純物を含んだポリシリコンを例えば３μｍ程度堆積させることで、図１０（ｂ）に示すように、ゲート絶縁膜１４Ａ上面からの膜厚が例えば３μｍ程度のポリシリコン膜１５Ａを形成する。この際、トレンチ１０２ｃ内部にもポリシリコンが充填されることで、図１０（ｂ）に示すように、これにポリシリコン膜１５Ａと連続するゲート電極１５ｂが形成される。ポリシリコン膜１５Ａ及びゲート電極１５ｂの成膜では、例えばＳｉＨ4とＰＨ3との混合ガスを使用する。この際のガス流量比は、例えばＳｉＨ4：ＰＨ3＝１０：１とすることができる。また、成膜条件は、チャンバ内圧力を０．６Ｔｏｒｒとし、ステージ温度を６２０℃とすることができる。
【００７２】
次に、ポリシリコン膜１５Ａ上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、複数の島状領域１０ａ上を横断する領域上にレジストパターンＲ３を形成する。なお、複数の島状領域１０ａ上を横断する領域とは、ゲート電極１５ａが形成される領域である。続いて、既存のエッチング技術にて、レジストパターンＲ３をマスクとしてポリシリコン膜１５Ａをパターニングすることで、図１０（ｃ）及び図１１（ａ）に示すように、複数の島状領域１０ａ上を横断し、且つゲート電極１５ｂと連続するゲート電極１５ａを形成する。なお、図１０（ｃ）と図１１（ａ）とは共にこの工程により形成される層構造の断面を示し、図１０（ｃ）は図１におけるＣ−Ｃ’断面に基づく層構造を示し、図１１（ａ）は図１におけるＢ−Ｂ’断面に基づく層構造を示す。ポリシリコン膜１５Ａのエッチングは、シリコン酸化膜との選択比が十分に取れる条件を適用することが好ましい。この条件を満足するエッチングには、例えばＣｌ2とＨＢｒ3とＯ2との混合ガスがエッチングガスとして用いられたドライエッチングなどが存在する。なおこの際のガス流量比は、例えばＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４とすることができる。
【００７３】
次に、レジストパターンＲ３を除去した後、例えば既存のエッチング技術にて、ゲート電極１５ａをマスクとして、ゲート絶縁膜１４Ａをパターニングすることで、図１１（ｂ）に示すように、ゲート電極１５ａ下にゲート絶縁膜１４ａを形成すると共に、ゲート電極１５ａ下以外の島状領域１０ａ上面、すなわち第１領域１０−１上面及び第３領域１０−３上面を露出させる。ゲート絶縁膜１４Ａであるシリコン酸化膜のエッチングでは、ゲート電極１５ａであるポリシリコン膜との選択比が十分に取れる条件を適用することが好ましい。このエッチングには、例えばＣＦ4とＣＨＦ3との混合ガスがエッチングガスとして用いられたドライエッチングなどが存在する。なおこの際のガス流量比は、例えばＣＦ4／ＣＨＦ3＝１：１０とすることができる。
【００７４】
次に、露出された半導体基板１１表面を、再度、熱酸化することで、図１１（ｃ）に示すように、膜厚が例えば２０ｎｍ程度のシリコン酸化膜１０６を露出した島状領域１０ａ表面、すなわち第１領域１０−１上面及び第３領域１０−３上面に形成する。このシリコン酸化膜１０６は、後工程において不純物を注入する際に素子形成領域１０Ａが受けるダメージを低減するための膜である。シリコン酸化膜１０６を形成する際の熱酸化では、加熱温度が例えば８５０℃とされ、加熱時間が例えば３０分とされる。
【００７５】
次に、半導体基板１１上面全体に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、第１領域１０−１上に開口を有するレジストパターンを形成する。続いて、例えばヒ素イオンやボロンイオンなどのｐ型の導電性を有する不純物を、レジストパターンの開口からシリコン酸化膜１０６を介して各島状領域１０ａにおける第１領域１０−１上部に注入する。この際、ドーズ量を例えば１×１０14／ｃｍ2程度とし、加速エネルギーを例えば１０ＫｅＶ程度とする。続いて、レジストパターンを除去した後、半導体基板１１を例えば１１００℃程度に約１時間加熱することで、以上のように注入した不純物を熱拡散する。これにより、図１２（ａ）に示すように、一部がゲート電極１５ａ下（すなわち第２領域１０−２）にまで延在するｐ型ボディ領域１７が各島状領域１０ａ上部に形成される。
【００７６】
次に、半導体基板１１上面全体に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、各島状領域１０ａにおける第１領域１０−１上の一部に開口を有するレジストパターンを形成する。この開口は、第１領域１０−１におけるゲート電極１５ａと隣接しない領域に位置する。続いて、例えばヒ素イオンやボロンイオンなどのｐ型の導電性を有する不純物を、レジストパターンの開口からシリコン酸化膜１０６を介して各島状領域１０ａ上部の一部に注入する。この際、ドーズ量を例えば１×１０17／ｃｍ2程度とし、加速エネルギー例えば１０ＫｅＶ程度とする。続いて、レジストパターンを除去した後、半導体基板１１上面全体に、再度、所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、各島状領域１０ａにおける第１領域１０−１上の一部と第３領域１０−３上の一部とにそれぞれ開口を有するレジストパターンを形成する。第１領域１０−１上の開口は、第１領域１０−１におけるゲート電極１５ａと隣接する領域であって、上記でｐ型の導電性を有する不純物を注入しなかった領域に位置する。また、第３領域１０−３上の開口は、第３領域１０−３におけるゲート電極１５ａと隣接しない領域に位置する。続いて、例えばリンイオンなどのｎ型の導電性を有する不純物を、レジストパターンの開口からシリコン酸化膜１０６を介して各島状領域１０ａにおける第１領域１０−１上部の一部と第３領域１０−３上部の一部とにそれぞれ注入する。この際、ドーズ量を例えば１×１０17／ｃｍ2とし、加速エネルギーを例えば１０ＫｅＶとする。続いて、レジストパターンを除去した後、半導体基板１１を例えば９００℃程度に約３０分間加熱することで、以上のように注入したｐ型及びｎ型の不純物をそれぞれ熱拡散する。この際、半導体基板１１表面と平行な方向、すなわち横方向の電界をかけることで、不純物を横方向に拡散する。これにより、図１２（ｂ）に示すように、ゲート電極１５ａ下を挟む一対のソース領域１８ｓ及びドレイン領域１８ｄが各島状領域１０ａ上部に形成されると共に、ソース領域１８ｓと隣接する領域にボディ引上げ領域１９が形成される。なお、ソース領域１８ｓ及びボディ引上げ領域１９は、ｐ型ボディ領域１７上部に形成される。また、ソース領域１８ｓの一部は、ゲート電極１５ａ下に延在する。
【００７７】
以上の工程を経ることで、半導体基板１１から電気的に切り離された部分ＳＯＩ構造１０Ｂにおける素子形成領域１０Ａに半導体素子が形成される。なお、以上では、半導体素子として、ｎ型のチャネルを形成するＬＤＭＯＳＦＥＴを例に挙げたが、本発明はこれに限定されず、例えば使用する半導体基板１１の極性及び注入する不純物の極性を入れ替えることで、ｐ型のチャネルを形成するＬＤＭＯＳＦＥＴを製造することも可能である。
【００７８】
次に、例えば既存のＣＶＤ法にて半導体基板１１上面全体に酸化シリコンを堆積させることでシリコン酸化膜を形成し、これの上面を例えばＣＭＰ法にて平坦化することで、図１２（ｃ）に示すように、上記で形成した半導体素子を埋没させ、且つ素子形成領域１０Ａ上面からの膜厚が例えば１μｍ程度の層間絶縁膜２１を形成する。
【００７９】
次に、層間絶縁膜２１上に所定のレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、各島状領域１０ａに形成されたドレイン領域１８ｄ上と、同じく各島状領域１０ａに形成されたソース領域１８ｓ及びボディ引上げ領域１９上と、ゲート電極１５ａ上とに、それぞれ開口を有するレジストパターンＲ４を形成する。なお、説明の都合上、ゲート電極１５ａ上の開口は省略する。続いて、既存のエッチング技術を用い、レジストパターンＲ４をマスクとして、層間絶縁膜２１をエッチングすることで、図１３（ａ）に示すように、各島状領域１０ａにおけるドレイン領域１８ｄ上を露出させるコンタクトホールと、同じく各島状領域１０ａにおけるソース領域１８ｓ及びボディ引上げ領域１９を露出させるコンタクトホールと、ゲート電極１５ａ上を露出させるコンタクトホールとをそれぞれ形成する。なお、ドレイン領域１８ｄ表面を露出させるコンタクトホールは、ゲート幅方向に平行に並んだ複数の島状領域１０ａそれぞれに形成されたドレイン領域１８ｄ表面を露出するように、複数の島状領域１０ａに跨がって形成される。同様に、ソース領域１８ｓ表面及びボディ引上げ領域１９表面を露出させるコンタクトホールは、ソース領域１８ｓ及びボディ引上げ領域１９の境界上に形成されると共に、ゲート幅方向に平行に並んだ複数の島状領域１０ａそれぞれに形成されたソース領域１８ｓ表面とボディ引上げ領域１９表面とを露出するように、複数の島状領域１０ａに跨がって形成される。
【００８０】
次に、レジストパターンＲ４を除去した後、半導体基板１１上面全体に、例えばスパッタリング法にて、高融点金属を堆積させる。ここでは、例えばチタンと窒化チタンとを順次堆積させる。続いて、例えばＲＴＮ（Rapid Thermal Nitridation）又はＲＴＯ（Rapid Thermal Oxidation）にてシリコン製の半導体基板１１の一部であるドレイン領域１８ｄ上部、ソース領域１８ｓ及びボディ引上げ領域１９上部、ゲート電極１５ａ上部それぞれに、チタンシリサイドよりなるシリサイド膜１８ａ及び１５ｃを形成する。なお、熱反応を起こさなかったチタン及び窒化チタンは選択的に除去されるが、この方法は公知であるため、ここでは説明を省略する。
【００８１】
次に、例えば既存のスパッタリング法を用いることで、層間絶縁膜２１に形成したコンタクトホール内に、例えばタングステンなどの導電体を充填することで、複数の島状領域１０ａそれぞれにおける全てのドレイン領域１８ｄ（具体的にはシリサイド膜１８ａ）と電気的に接続されたコンタクト内配線２２と、同じく複数の島状領域１０ａにおける全てのソース領域１８ｓ及びボディ引上げ領域１９（具体的にはシリサイド膜１８ａ）と電気的に接続されたコンタクト内配線２２と、ゲート電極１５ａ（具体的にはシリサイド膜１５ｃ）と電気的に接続されたコンタクト内配線２２とをそれぞれ形成する。
【００８２】
次に、例えばスパッタリング法にてチタンなどの金属を層間絶縁膜２１上に例えば５０ｎｍ程度堆積させ、続いて、例えばスパッタリング法にてシリコンと銅とを含んだアルミニウムを層間絶縁膜２１上に例えば５００ｎｍ程度堆積させる。続いて、以上のように形成されたチタン膜とシリコンと銅とを含むアルミニウム膜とを、既存のフォトリソグラフィ技術及びエッチング技術にてパターニングすることで、コンタクト内配線２２それぞれと電気的に接続されたメタル配線２３及び２４をそれぞれ形成する。これにより、図１から図４に示す半導体装置１００が製造される。
【００８３】
・作用効果
以上のように、本実施例による半導体装置１００は、ゲート幅方向（第１方向）に配列し且つそれぞれがゲート長方向（第２方向）に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａを含む第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域とも言う）を備えた半導体基板１１と、素子形成領域１０Ａの側面及び下面全体に形成され、素子形成領域１０Ａと半導体基板１１との間を絶縁することで素子形成領域１０Ａを半導体基板１１から電気的に分離する素子分離絶縁膜１２ａ及び埋込み絶縁膜１２ｃ（第１絶縁膜とも言う）と、隣り合う島状領域１０ａ間に形成され、この隣り合う島状領域１０ａ間を絶縁することで素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断する分離絶縁膜１２ｂ（第２絶縁膜とも言う）と、島状領域１０ａの第２領域１０−２上に形成されたゲート電極１５ａ（第１導電体膜とも言う）と、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間の分離絶縁膜１２ｂに形成されたトレンチ１０２ｃ内に形成され、ゲート電極１５ａと電気的に連続するゲート電極１５ｂ（第２導電体膜とも言う）とを含むことで、複数の島状領域１０ａにゲート幅方向に沿って跨るように形成された一連のゲート電極１５ａ及び１５ｂと、一部がゲート電極１５ａ下の一部に延在するように、島状領域１０ａにおける第１領域１０−１上部から第２領域１０−２上部に形成された第２導電型（例えばｐ型）のｐ型ボディ領域１７（第２ウエル領域とも言う）と、ゲート電極１５ａ下にｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下に延在するように、ｐ型ボディ領域１７上部に形成された第１導電型（例えばｎ型）のソース領域１８ｓと、ｐ型ボディ領域１７上部の一部であってソース領域１８ｓと隣接する領域に形成された第２導電型（例えばｐ型）のボディ引上げ領域１９（第１高濃度領域とも言う）と、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域に形成された第１導電型（例えばｎ型）のドレイン領域１８ｄと、複数の島状領域１０ａそれぞれに形成された複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線とも言う）と、複数の島状領域１０ａそれぞれに形成された複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線とも言う）とを有して構成される。
【００８４】
また、本実施例では、ゲート電極１５ｂが、島状領域１０ａにおける第２領域１０−２の側面に位置する素子分離絶縁膜１２ａに形成されたトレンチ１０２ｃ内にも形成される。このゲート電極１５ｂは、島状領域１０ａ上に形成されたゲート電極１５ａと電気的に連続する。
【００８５】
また、本実施例による半導体装置１００の製造方法は、第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域）を備えた半導体基板１１を準備し、素子形成領域１０Ａの側面全体にトレンチ１０２ａ（これを第１トレンチとする）を形成し、素子形成領域１０Ａを、ゲート幅方向（第１方向）に配列し且つそれぞれがゲート長方向（第２方向）に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａに分断するトレンチ１０２ｂ（これを第２トレンチとする）を形成し、第１及び第２トレンチ１０２ａ及び１０２ｂの底部を熱酸化することで、複数の島状領域１０ａそれぞれの下面全体と半導体基板１１との間を絶縁する埋込み絶縁膜１２ｃ（第１絶縁膜とも言う）を複数の島状領域１０ａそれぞれの下面全体に形成し、第１トレンチ１０２ａを素子分離絶縁膜１２ａ（第２絶縁膜とも言う）で埋めると共に及び第２トレンチ１０２ｂを分離絶縁膜１２ｂ（第３絶縁膜とも言う）で埋め、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間に位置する分離絶縁膜１２ｂにトレンチ１０２ｃ（これを第３トレンチとする）を形成し、複数の島状領域１０ａにおける第２領域１０−２上及び第３トレンチ１０２ｃ内に一連の導電体膜（例えば所定の不純物を含むポリシリコン膜）を形成することで、複数の島状領域１０ａにゲート幅方向に沿って跨る一連のゲート電極１５ａ及び１５ｂ（第１ゲート電極とも言う）を形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、第１領域１０−１上部からゲート電極１５ａ下の一部まで延在するｐ型ボディ領域１７（第２ウエル領域）を形成し、島状領域１０ａにおける第１領域１０−１上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、ゲート電極１５ａ下のｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下まで延在するソース領域１８ｓをｐ型ボディ領域１７上部に形成し、島状領域１０ａにおける第３領域１０−３上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域にドレイン領域１８ｄを形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、ｐ型ボディ領域１７上部におけるソース領域１８ｓと隣接する領域であってゲート電極１５ａ下以外の領域にボディ引上げ領域１９（第１高濃度領域）を形成し、複数の島状領域１０ａそれぞれに形成した複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線）を形成し、複数の島状領域１０ａそれぞれに形成した複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線）を形成する。
【００８６】
このように、半導体基板１１における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される素子形成領域１０Ａ（第１ウエル領域）の側面及び底面全体と半導体基板１１との間に絶縁性の素子分離絶縁膜１２ａ及び埋込み絶縁膜１２ｃを形成することで、素子形成領域１０Ａを半導体基板１１から絶縁分離することができる。このように、素子分離絶縁膜１２ａ及び埋込み絶縁膜１２ｃを用いて素子形成領域１０Ａを半導体基板１１から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、素子形成領域１０Ａに形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この素子形成領域１０Ａの上面だけでなく、複数の島状領域１０ａに分断された個々の素子形成領域１０Ａ間に形成したトレンチ内、すなわち個々の島状領域１０ａにおけるゲート長方向と平行な側面にもゲート電極１５ｂを形成することで、ゲート電極１５ａ及び１５ｂに所定のバイアス電圧が印加された際に、島状領域１０ａの上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、素子形成領域１０Ａの縮小及び駆動能力の向上を実現することが可能となる。さらに、本実施例では、半導体基板１１に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域１０ａのゲート長方向と平行な側面に形成するゲート電極１５ｂの縦方向（深さ方向）の幅を設定することが可能である。
【００８７】
また、本実施例によれば、半導体素子が形成される素子形成領域１０Ａを半導体基板１１から電気的に分離するための構成を、半導体基板１１同士の貼り合わせなど、複雑な工程を必要とせずに作成しているため、低コストに半導体装置１００を製造することが可能となる。さらに、本実施例による半導体装置１００の製造方法では、酸素イオンの注入などを用いていないため、素子形成領域１０Ａにおける半導体基板の結晶性劣化などを引き起こすことがない。これのため、素子性能や信頼性などの低下を招くことが無いという利点も得られる。
【００８８】
さらに、本実施例のように、半導体基板１１に部分ＳＯＩ構造１０Ｂを形成し、これに半導体素子としてＬＤＭＯＳトランジスタを形成することで、ＳＯＩ基板にＬＤＭＯＳトランジスタを形成した場合と同様に、ラッチアップ耐性及び素子間耐圧が向上された半導体装置１００を実現することができる。
【実施例２】
【００８９】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００９０】
・構成
図１４は、本実施例による半導体装置２００の構成を示す上視図である。図１４は図１４におけるＤ−Ｄ’断面図である。なお、図１４におけるＡ−Ａ’断面及びＢ−Ｂ’断面は図１におけるＡ−Ａ’断面（図２参照）及びＢ−Ｂ’断面（参照）と同様であるため、ここではこれらを引用する。ただし、本実施例による半導体装置２００では、半導体装置１００における部分ＳＯＩ構造１０Ｂが部分ＳＯＩ構造２０Ｂに置き換えられる。また、本実施例では、素子分離絶縁膜１２ａと分離絶縁膜１２ｂとを組み合わせた形状が、実施例１における『目』字状から、『日』字状に置き換えられている。
【００９１】
図１４に示すように、半導体装置２００は、半導体装置１００と同様に、素子形成領域１０Ａの側面が素子分離絶縁膜１２ａにより半導体基板１１から電気的に分離されると共に、素子形成領域１０Ａが分離絶縁膜１２ｂによりゲート幅方向に配列する複数の島状領域１０ａに電気的に分断された構成を有する。また、半導体装置２００は、素子形成領域１０Ａの下面が、埋込み絶縁膜１２ｃの代わりに埋込み絶縁膜２２ｃにより半導体基板１１から電気的に分離された構成を有する。すなわち、半導体装置２００は、実施例１による半導体装置１００と同様の構成において、素子形成領域１０Ａ下面を半導体基板１１から電気的に分離するための埋込み絶縁膜１２ｃが、埋込み絶縁膜２２ｃに置き換えられる。
【００９２】
埋込み絶縁膜２２ｃは、実施例１における埋込み絶縁膜１２ｃを形成する際に形成したキャビティ１０５をエッチングして広げた後、これの表面を熱酸化することで形成されたシリコン酸化膜である。
【００９３】
このように、素子形成領域１０Ａ下に埋込み絶縁膜２２ｃを形成する際、トレンチ１０２ａ及び１０２ｂ下部を拡底する、すなわちトレンチ１０２ａ及び１０２ｂ下のキャビティ１０５を横方向に広げることで、トレンチ１０２ａ及び１０２ｂ下部に形成される熱酸化膜の横方向の広がりをより大きくすることができる。これにより、本実施例では、複数の島状領域１０ａの隣接間隔を、実施例１よりも広く取ることが可能となり、単位面積当たりの駆動領域を広げることが可能となる。この結果、半導体チップにおける単位面積当たりの駆動能力を向上することが可能となる。
【００９４】
埋込み酸化膜２２ｃは、例えば実施例１と同様に、例えばシリコン酸化膜とすることができる。このような埋込み絶縁膜２２ｃは、例えば素子形成領域１０Ａの側面を囲むように形成されたトレンチ１０２ａ及び素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに分断するように形成されたトレンチ１０２ｂそれぞれの下部を、例えば異方性ドライエッチング又はウェットエッチングにて拡底し、この拡底された部分を例えば熱酸化法にてさらに拡底することで形成することができる。なお、上記のエッチングでは、例えば島状領域１０ａのゲート幅方向の寸法を例えば２μｍ程度とした場合、トレンチ１０２ａ及び１０２ｂ下部それぞれの側面から水平方向へ例えば０．５μｍ程度広げられる。また、上記の熱酸化では、エッチングにより拡底されたトレンチ１０２ａ及び１０２ｂ下部を、水平方向に少なくとも０．５μｍ以上広げられる。例えば本実施例では、拡底されたトレンチ１０２ａ及び１０２ｂ下部（後述におけるキャビティ２０５に相当）を熱酸化により水平方向へ１μｍ程度拡底することで、素子形成領域１０Ａ下全体に渡って埋込み絶縁膜２２ｃを形成する。これにより、平行に位置するトレンチ間、すなわち素子形成領域１０Ａの底部全体を、熱酸化により形成されたシリコン酸化膜（埋込み絶縁膜２２ｃ）により塞ぐことができる。なお、これにより形成された構成が、本実施例による部分ＳＯＩ構造２０Ｂである。
【００９５】
なお、素子分離絶縁膜１２ａ及び分離絶縁膜１２ｂは、実施例１と同様に、例えばＳＴＩ法を用いて形成したシリコン酸化膜である。ただし、本実施例では、トレンチ１０２ａ及び１０２ｂを『日』字状に組み合わせる。そこで、本実施例では、短冊状のトレンチを格子状に組み合わせてなるトレンチの寸法は、上面における短辺の長さ（以下、幅という）を例えば１μｍ（マイクロメートル）程度とし、上面における長辺の長さ（以下、長さという）を例えば９〜１１μｍ程度とし、上面から底面までの長さ（以下、厚さという）を例えば４〜６μｍ程度とする。
【００９６】
この他の構成は、実施例１による半導体装置１００と同様であるため、ここでは詳細な説明を省略する。
【００９７】
また、以上のような構成を有する半導体装置２００は、実施例１による半導体装置１００と同様に、通常のｎ型ＭＯＳＦＥＴと同様にスイッチング動作させることができる。具体的には、ソース領域１８ｓを接地しつつ、ドレイン領域１８ｄに正電位を印加した状態で、ゲート電極に正電位又は接地電位を印加することで、ゲート電極１５ａ下及び１５ｂ下のｐ型ボディ領域１７を反転、空乏化又は蓄積状態とする。これにより、ドレイン領域１８ｄからソース領域１８ｓへ流れる電流量を制御することができる。
【００９８】
・製造方法
次に、本実施例による半導体装置２００の製造方法を図面と共に詳細に説明する。図１６及び図１７は、半導体装置２００の製造方法を示すプロセス図である。なお、半導体装置２００の製造方法では、半導体基板１１を準備後、これに形成したトレンチ１０２ａ及び１０２ｂ底部にキャビティ１０５を形成するまでの工程が実施例１による半導体装置１００の製造方法（図５（ａ）から図７（ａ）参照）と略同様であり、また、半導体基板１１に部分ＳＯＩ構造２０Ｂを形成した後の工程が実施例１による半導体装置１００の製造方法（図８（ｂ）から図１３（ｂ）参照）と略同様であるため、ここでは詳細な説明を省略する。
【００９９】
本製造方法では、実施例１による半導体装置１００の製造方法と同様の工程にて、各島状領域１０ａ上面をシリコン酸化膜１０１ａ及びシリコン窒化膜１０１ｂで覆いつつ、トレンチ１０２ａ及び１０２ｂ側面の底部以外をシリコン酸化膜１０４ａ及びサイドウォール１０４ｂで覆い、さらに、トレンチ１０２ａ及び１０２ｂ底部にキャビティ１０５を形成すると、次に、シリコン窒化膜１０１ｂ及びシリコン窒化膜製のサイドウォール１０４ｂをマスクとして、トレンチ１０２ａ及び１０２ｂ底部の露出した半導体基板１１をエッチングすることで、図１６（ａ）に示すように、トレンチ１０２ａ及び１０２ｂ底部を水平方向へ例えば０．５μｍ程度広げる。これにより、トレンチ１０２ａ及び１０２ｂ底部には、キャビティ１０５よりも水平方向の幅が広いキャビティ２０５が形成される。この際のエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ硝酸溶液をエッチャントとして用いたウェットエッチングを適用することができる。
【０１００】
次に、トレンチ１０２ａ及び１０２ｂ底部のキャビティ２０５内面に露出された半導体基板１１を熱酸化することで、図１６（ｂ）に示すように、素子形成領域１０Ａ底面にシリコン酸化膜２２Ｃを形成する。このシリコン酸化膜２２Ｃにおける一部又は全部が、素子形成領域１０Ａ下面を半導体基板１１から電気的に分離するための埋込み絶縁膜２２ｃである。この埋込み絶縁膜２２ｃにより、個々の島状領域１０ａ底面が半導体基板１１から電気的に切り離されて、これが半導体基板１１から電気的に浮いた状態となる。なお、シリコン酸化膜２２Ｃのキャビティ２０５側面から広げる水平方向の幅は、上述したように少なくとも０．５μｍ程度とされる。本実施例では、これを例えば１μｍ程度とする。この熱酸化では、加熱温度を１０００℃とし、加熱時間を５時間程度とする。
【０１０１】
次に、実施例１と同様に、半導体基板１１表面を覆うシリコン窒化膜１０１ｂ及びサイドウォール１０４ｂとシリコン酸化膜１０１ａ及び１０４ａとを順次エッチング除去することで、図１７（ａ）に示すように、個々の島状領域１０ａ上面及び側面を露出させる。シリコン窒化膜１０１ｂ及びサイドウォール１０４ｂのエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液を用いたウェットエッチングを適用することができる。また、シリコン酸化膜１０１ａ及び１０４ａのエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸液を用いたウェットエッチングを適用することができる。なお、これらのエッチングでは、半導体基板１１との選択比が十分に取れることが好ましい。
【０１０２】
次に、図１７（ａ）に示すように、例えば既存ＣＶＤ法にて例えば膜厚が５μｍ程度のシリコン酸化膜１２Ｂを半導体基板１１上面全体に形成する。この際、トレンチ１０２ａ及び１０２ｂ内並びにこれらの下部に残存するキャビティ２０５内を酸化シリコンによって埋める。なお、シリコン酸化膜１２Ｂの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１０３】
次に、シリコン酸化膜１２Ｂ上面を例えばＣＭＰ法にて平坦化することで、トレンチ１０２ａ及び１０２ｂ内にシリコン酸化膜１２Ｂが残留するように、半導体基板１１上のシリコン酸化膜１２Ｂを除去する。これにより、図１７（ｂ）に示すように、半導体基板１１表面、すなわち個々の島状領域１０ａ上面が露出されると共に、素子形成領域１０Ａ側面を半導体基板１１から電気的に切り離すための素子分離絶縁膜１２ａが素子形成領域１０Ａの側面に形成され、また、素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分離するための分離絶縁膜１２ｂが島状領域１０ａ間に形成される。
【０１０４】
以上の工程を経ることで、バルク基板である半導体基板１１に部分ＳＯＩ構造２０Ｂが形成される。なお、本実施例では、半導体基板１１の不純物濃度をそのままｎウエル領域１７ｗの不純物濃度として使用する。
【０１０５】
その後、実施例１と同様の工程（図８（ｂ）から図１３（ｂ）参照）を経ることで、図１４、図２、図３及び図１４に示すような、本実施例による半導体装置２００が製造される。
【０１０６】
・作用効果
以上のように、本実施例による半導体装置２００は、ゲート幅方向（第１方向）に配列し且つそれぞれがゲート長方向（第２方向）に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａを含む第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域とも言う）を備えた半導体基板１１と、素子形成領域１０Ａの側面及び下面全体に形成され、素子形成領域１０Ａと半導体基板１１との間を絶縁することで素子形成領域１０Ａを半導体基板１１から電気的に分離する素子分離絶縁膜１２ａ及び埋込み絶縁膜２２ｃ（第１絶縁膜とも言う）と、隣り合う島状領域１０ａ間に形成され、この隣り合う島状領域１０ａ間を絶縁することで素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断する分離絶縁膜１２ｂ（第２絶縁膜とも言う）と、島状領域１０ａの第２領域１０−２上に形成されたゲート電極１５ａ（第１導電体膜とも言う）と、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間の分離絶縁膜１２ｂに形成されたトレンチ１０２ｃ内に形成され、ゲート電極１５ａと電気的に連続するゲート電極１５ｂ（第２導電体膜とも言う）とを含むことで、複数の島状領域１０ａにゲート幅方向に沿って跨るように形成された一連のゲート電極１５ａ及び１５ｂと、一部がゲート電極１５ａ下の一部に延在するように、島状領域１０ａにおける第１領域１０−１上部から第２領域１０−２上部に形成された第２導電型（例えばｐ型）のｐ型ボディ領域１７（第２ウエル領域とも言う）と、ゲート電極１５ａ下にｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下に延在するように、ｐ型ボディ領域１７上部に形成された第１導電型（例えばｎ型）のソース領域１８ｓと、ｐ型ボディ領域１７上部の一部であってソース領域１８ｓと隣接する領域に形成された第２導電型（例えばｐ型）のボディ引上げ領域１９（第１高濃度領域とも言う）と、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域に形成された第１導電型（例えばｎ型）のドレイン領域１８ｄと、複数の島状領域１０ａそれぞれに形成された複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線とも言う）と、複数の島状領域１０ａそれぞれに形成された複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線とも言う）とを有して構成される。
【０１０７】
また、本実施例では、ゲート電極１５ｂが、島状領域１０ａにおける第２領域１０−２の側面に位置する素子分離絶縁膜１２ａに形成されたトレンチ１０２ｃ内にも形成される。このゲート電極１５ｂは、島状領域１０ａ上に形成されたゲート電極１５ａと電気的に連続する。
【０１０８】
また、本実施例による半導体装置２００の製造方法は、第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域）を備えた半導体基板１１を準備し、素子形成領域１０Ａの側面全体にトレンチ１０２ａ（これを第１トレンチとする）を形成し、素子形成領域１０Ａを、ゲート幅方向（第１方向）に配列し且つそれぞれがゲート長方向（第１方向）に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａに分断するトレンチ１０２ｂ（これを第２トレンチとする）を形成し、第１及び第２トレンチ１０２ａ及び１０２ｂ下部をエッチングすることで、第１及び第２トレンチ１０２ａ及び１０２ｂ下部を拡底し、拡底された第１及び第２トレンチ１０２ａ及び１０２ｂ下部（キャビティ２０５）を熱酸化することで、複数の島状領域１０ａそれぞれの下面全体と半導体基板１１との間を絶縁する埋込み絶縁膜２２ｃ（第１絶縁膜とも言う）を複数の島状領域１０ａそれぞれの下面全体に形成し、第１トレンチ１０２ａを素子分離絶縁膜１２ａ（第２絶縁膜とも言う）で埋めると共に及び第２トレンチ１０２ｂを分離絶縁膜１２ｂ（第３絶縁膜とも言う）で埋め、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間に位置する分離絶縁膜１２ｂにトレンチ１０２ｃ（これを第３トレンチとする）を形成し、複数の島状領域１０ａにおける第２領域１０−２上及び第３トレンチ１０２ｃ内に一連の導電体膜（例えば所定の不純物を含むポリシリコン膜）を形成することで、複数の島状領域１０ａにゲート幅方向に沿って跨る一連のゲート電極１５ａ及び１５ｂ（第１ゲート電極とも言う）を形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、第１領域１０−１上部からゲート電極１５ａ下の一部まで延在するｐ型ボディ領域１７（第２ウエル領域）を形成し、島状領域１０ａにおける第１領域１０−１上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、ゲート電極１５ａ下のｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下まで延在するソース領域１８ｓをｐ型ボディ領域１７上部に形成し、島状領域１０ａにおける第３領域１０−３上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域にドレイン領域１８ｄを形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、ｐ型ボディ領域１７上部におけるソース領域１８ｓと隣接する領域であってゲート電極１５ａ下以外の領域にボディ引上げ領域１９（第１高濃度領域）を形成し、複数の島状領域１０ａそれぞれに形成した複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線）を形成し、複数の島状領域１０ａそれぞれに形成した複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線）を形成する。
【０１０９】
このように、半導体基板１１における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される素子形成領域１０Ａ（第１ウエル領域）の底面全体と半導体基板１１との間に絶縁性の埋込み絶縁膜２２ｃを形成することで、素子形成領域１０Ａ底面全体を半導体基板１１から絶縁分離することができる。また、素子形成領域１０Ａの側面全体を囲む第１トレンチ１０２ａ内に素子分離絶縁膜１２ａを形成することで、素子形成領域１０Ａ側面全体を半導体基板１１から絶縁分離することができる。したがって、本実施例によれば、素子形成領域１０Ａを埋込み絶縁膜２２ｃと素子分離絶縁膜１２ａとにより半導体基板１１から電気的に分離することができる。このように、素子分離絶縁膜１２ａ及び埋込み絶縁膜２２ｃを用いて素子形成領域１０Ａを半導体基板１１から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、素子形成領域１０Ａに形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この素子形成領域１０Ａの上面だけでなく、複数の島状領域１０ａに分断された個々の素子形成領域１０Ａ間に形成したトレンチ内、すなわち個々の島状領域１０ａにおけるゲート長方向と平行な側面にもゲート電極１５ｂを形成することで、ゲート電極１５ａ及び１５ｂに所定のバイアス電圧が印加された際に、島状領域１０ａの上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、素子形成領域１０Ａの縮小及び駆動能力の向上を実現することが可能となる。さらに、本実施例では、半導体基板１１に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域１０ａのゲート長方向と平行な側面に形成するゲート電極１５ｂの縦方向（深さ方向）の幅を設定することが可能である。
【０１１０】
また、本実施例によれば、半導体素子が形成される素子形成領域１０Ａを半導体基板１１から電気的に分離するための構成を、半導体基板１１同士の貼り合わせなど、複雑な工程を必要とせずに作成しているため、低コストに半導体装置２００を製造することが可能となる。さらに、本実施例による半導体装置２００の製造方法では、酸素イオンの注入などを用いていないため、素子形成領域１０Ａにおける半導体基板の結晶性劣化などを引き起こすことがない。これのため、素子性能や信頼性などの低下を招くことが無いという利点も得られる。
【０１１１】
さらに、本実施例のように、半導体基板１１に部分ＳＯＩ構造２０Ｂを形成し、これに半導体素子としてＬＤＭＯＳトランジスタを形成することで、ＳＯＩ基板にＬＤＭＯＳトランジスタを形成した場合と同様に、ラッチアップ耐性及び素子間耐圧が向上された半導体装置２００を実現することができる。
【０１１２】
さらにまた、本実施例では、トレンチ１０２ａ及び１０２ｂ下部をエッチングにより広げてから熱酸化することで埋込み絶縁膜２２ｃを形成しているため、個々の島状領域１０ａのゲート幅方向の幅を実施例１よりも広くすることができる。これにより、単位面積あたりの駆動力が向上するため、半導体素子の設計自由度が向上し、結果的に多様な半導体素子に適用することが可能となる。
【実施例３】
【０１１３】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。さらに、本実施例では、実施例２で例示した半導体装置２００を引用し、これとの相違に基づいた説明をする。ただし、本発明はこれに限定されず、例えば実施例１で例示した半導体装置１００に基づいた構成にも、同様に本実施例を適用することができる。
【０１１４】
・構成
図１８は、本実施例による半導体装置３００の構成を示す上視図である。なお、図１８におけるＡ−Ａ’断面とＢ−Ｂ’断面とＣ−Ｃ’断面とは、図１４におけるＡ−Ａ’断面（図２参照）とＢ−Ｂ’断面（図３参照）とＣ−Ｃ’断面（図１４参照）とそれぞれ同様であるため、ここではこれらを引用する。ただし、本実施例による半導体装置３００では、半導体装置２００における部分ＳＯＩ構造２０Ｂが部分ＳＯＩ構造３０Ｂに置き換えられる。
【０１１５】
図１８に示すように、半導体装置３００は、素子形成領域１０Ａの側面が、素子分離絶縁膜１２ａの代わりに素子分離絶縁膜３２ａ及び３２ｂにより半導体基板１１から電気的に分離されると共に、素子形成領域１０Ａが分離絶縁膜１２ｂによりゲート幅方向に配列する複数の島状領域１０ａに電気的に分断された構成を有する。また、半導体装置３００は、素子形成領域１０Ａの下面が、埋込み酸化膜２２ｃの代わりに埋込み絶縁膜３２ｃにより半導体基板１１から電気的に分離された構成を有する。すなわち、半導体装置３００は、実施例２による半導体装置２００と同様の構成において、素子分離絶縁膜１２ａが素子分離絶縁膜３２ａ及び３２ｂに置き換えられると共に、埋込み絶縁膜２２ｃが埋込み絶縁膜３２ｃに置き換えられる。
【０１１６】
素子分離絶縁膜３２ａ及び３２ｂは、実施例１又は２における素子分離絶縁膜１２ａと同様に、例えばＳＴＩ法を用いて形成したシリコン酸化膜とすることができる。ただし、本実施例では、素子分離絶縁膜３２ａを、これと平行な分離絶縁膜１２ｂと共に形成した後、これらの両端を連結する素子分離絶縁膜３２ｂを形成する。言い換えれば、本実施例では、先ず、素子形成領域１０Ａにおけるゲート長方向と平行な側面に素子分離絶縁膜３２ａを形成することで、この側面を半導体基板１１から電気的に分離すると共に、分離絶縁膜１２ｂを形成することで、素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断する。その後、素子形成領域１０Ａのゲート幅方向と平行な側面に素子分離絶縁膜３２ｂを形成することで、この側面を半導体基板１１から電気的に分離する。これにより、素子形成領域１０Ａの全側面が素子分離絶縁膜３２ａ及び３２ｂにより半導体基板１１から電気的に分離されると共に、素子形成領域１０Ａが分離絶縁膜１２ｂによりゲート幅方向に配列する複数の島状領域１０ａに分断される。
【０１１７】
また、素子分離絶縁膜１２ａ及び分離絶縁膜１２ｂを形成する際のトレンチ（１０２ｂ及び後述する３０２ａに相当）の寸法は、例えば実施例２と同様に、上面における短辺の長さ（以下、幅という）を例えば１μｍ（マイクロメートル）程度とし、上面における長辺の長さ（以下、長さという）を例えば９〜１１μｍ程度とし、上面から底面までの長さ（以下、厚さという）を例えば４〜６μｍ程度とする。
【０１１８】
埋込み絶縁膜３２ｃは、実施例１又は２における埋込み酸化膜１２ｃ又は２２ｃと同様に、例えばシリコン酸化膜とすることができる。ただし、本実施例による埋込み絶縁膜３２ｃは、実施例１又は実施例２による埋込み絶縁膜１２ｃ又は２２ｃと形成方法が異なる。すなわち、本実施例では、例えば半導体基板１１における各島状領域１０ａ下を中空の状態とし、これに例えばＣＶＤ法などを用いて例えば酸化シリコンなどの絶縁物を充填することで埋込み絶縁膜３２ｃを形成する。この形成方法によれば、本実施例による半導体装置３００が、部分ＳＯＩ構造３０Ｂの底部のシリコン酸化膜（埋込み絶縁膜３２ｃ）を形成するための高温の熱処理を必要としない。このため、熱ストレスによる特性の劣化を防止できると共に、結晶性の良好な部分ＳＯＩ構造３０Ｂを形成することができる。この結果、部分ＳＯＩ構造３０Ｂに形成される半導体素子の性能及び信頼性を向上することができる。
【０１１９】
この他の構成は、実施例１による半導体装置１００又は実施例２による半導体装置２００と同様であるため、ここでは詳細な説明を省略する。
【０１２０】
また、以上のような構成を有する半導体装置３００は、実施例１及び２と同様に、通常のｎ型ＭＯＳＦＥＴと同様にスイッチング動作させることができる。具体的には、ソース領域１８ｓを接地しつつ、ドレイン領域１８ｄに正電位を印加した状態で、ゲート電極に正電位又は接地電位を印加することで、ゲート電極１５ａ下及び１５ｂ下のｐ型ボディ領域１７を反転、空乏化又は蓄積状態とする。これにより、ドレイン領域１８ｄからソース領域１８ｓへ流れる電流量を制御することができる。
【０１２１】
・製造方法
次に、本実施例による半導体装置３００の製造方法を図面と共に詳細に説明する。図１９から図２３は、半導体装置３００の製造方法を示すプロセス図である。なお、半導体装置３００の製造方法では、半導体基板１１に部分ＳＯＩ構造３０Ｂを形成した後の工程が、実施例１による半導体装置１００の製造方法（図８（ｂ）から図１３（ｂ）参照）と略同様であるため、ここでは詳細な説明を省略する。また、以下では、適宜、上視図と図１８におけるＡ−Ａ’断面とＢ−Ｂ’断面とＤ−Ｄ’断面とに基づいて各工程を説明する。
【０１２２】
本製造方法では、実施例１又は２と同様に、まず、半導体基板１１として、バルクのｎ型シリコン基板を準備する。次に、半導体基板１１表面を熱酸化することで、膜厚が例えば２０ｎｍ程度のシリコン酸化膜１０１ａを形成する。続いて、例えばＣＶＤ法にて例えば膜厚が５００ｎｍ程度のシリコン窒化膜１０１ｂをシリコン酸化膜１０１ｂ上に形成する。これにより、図１９（ａ）に示すように、半導体基板１１上にシリコン酸化膜１０１ａとシリコン窒化膜１０１ｂとの積層膜を形成する。なお、シリコン窒化膜１０１ｂは、半導体基板１１表面を後工程におけるエッチング（図２２（ｂ）参照）から保護するための保護膜として機能する。シリコン酸化膜１０１ａは、シリコン窒化膜１０１ｂを半導体基板１１に密着させるためのパッド酸化膜である。シリコン酸化膜１０１ａを形成する際の熱酸化では、加熱温度を例えば８５０℃とし、加熱時間を例えば３０分とする。シリコン窒化膜１０１ｂの成膜では、例えばＮＨ3とＳｉＨ2Ｃｌ2との混合ガスを使用する。この際のガス流量比は、ＮＨ3：ＳｉＨ2Ｃｌ2＝１０：１とすることができる。また、成膜条件は、チャンバ内圧力を０．２Ｔｏｒｒとし、ステージ温度を７８０℃とすることができる。
【０１２３】
次に、シリコン窒化膜１０１ｂ上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、短冊状の開口形状を有するレジストパターンＲ５を形成する。なお、本例では、レジストパターンＲ５が、平行に配列された複数の（本例では３つ）短冊状の開口を有する。すなわち、レジストパターンＲ５は、『日』字状の格子形状における３本の横線に対応する開口のみを有する。この形状において、各開口の幅は例えば１μｍ程度であり、長さは例えば７μｍ程度である。また、その隣接間隔は例えば２μｍ程度である。
【０１２４】
次に、レジストパターンＲ５をマスクとし、例えば既存のエッチング技術を用いて、シリコン窒化膜１０１ｂとシリコン酸化膜１０１ａと半導体基板１１とを順次エッチングすることで、図１９（ｂ）及び図２０（ａ）に示すように、上述したレジストパターンＲ５の開口形状と同じ開口形状のトレンチ３０２ａ及び１０２ｂを半導体基板１１に形成する。すなわち、素子形成領域１０Ａにおけるゲート長方向と平行な側面を半導体基板１１から電気的に分離するための素子分離絶縁膜３２ａが形成されるトレンチ３０２ａと、素子形成領域１０Ａをゲート長方向に配列する複数の島状領域１０ａに電気的に分断するための分離絶縁膜１２ｂが形成されるトレンチ１０２ｂとが半導体基板１１が形成される。なお、図１９（ｂ）は図１８におけるＤ−Ｄ’断面に基づく層構造を示し、図２０（ａ）はトレンチ３０２ａが形成された半導体基板１１を上面から見た図を示す。ただし、図２０（ａ）では、説明の明確化のため、レジストパターンＲ５を省略する。また、トレンチ３０２ａ底部の半導体基板１１表面からの深さは、例えば５μｍとする。この際、トレンチ３０２ａ及び１０２ｂが形成されなかった半導体基板１１（複数の島状領域１０ａを含む）上面には、保護膜とパッド酸化膜とであるシリコン酸化膜１０１ａとシリコン窒化膜１０１ｂとが残留する。シリコン窒化膜１０１ｂのエッチングには、例えばＣＨＦ3とＣＦ4とＯ2との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＨＦ3：ＣＦ4：Ｏ2＝１００：１００：３とすることができる。また、シリコン酸化膜１０１ａのエッチングには、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。さらに、半導体基板１１のエッチングには、例えばＣｌ2とＨＢｒ3とＯ2との混合ガスをエッチングガスとして用いた反応性ドライエッチングを適用することができる。この際のガス流量比は、例えばＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４とすることができる。
【０１２５】
次に、レジストパターンＲ５を除去した後、例えば既存のＣＶＤ法にて例えば膜厚が３μｍ程度のシリコン酸化膜１０３ａを半導体基板１１上面全体に形成する。続いて、ＳＯＧ（Spin On Grass）をスピン塗布することで、半導体基板１１上面全体にガラス酸化膜１０３ｂを形成する。これにより、図２０（ｂ）に示すように、表面が平坦なガラス酸化膜１０３ｂがシリコン酸化膜１０３ａ上並びにトレンチ３０２ａ及び１０２ｂ内に形成される。なお、ガラス酸化膜１０３ｂのシリコン酸化膜１０３ａ上面からの厚さは、例えば１μｍ程度とすることができる。
【０１２６】
次に、シリコン窒化膜１０１ｂとの選択比が取れる条件にて、ガラス酸化膜１０３ｂ及びシリコン酸化膜１０３ａをエッチバックすることで、図２１（ａ）に示すように、トレンチ３０２ａ及び１０２ｂ内に、底部からの厚さが例えば２μｍ程度のシリコン酸化膜１０３を形成する。なお、ガラス酸化膜１０３ｂ及びシリコン酸化膜１０３ａのエッチバックでは、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。
【０１２７】
次に、露出している半導体基板１１を熱酸化することで、これに膜厚が例えば２０ｎｍ程度のシリコン酸化膜１０４ａを形成する。具体的には、トレンチ３０２ａ及び１０２ｂそれぞれの内部の側面であってシリコン酸化膜１０３により覆われていない領域にシリコン酸化膜１０４ａを形成する。続いて、図２１（ｂ）に示すように、例えばＣＶＤ法にて例えば膜厚が３００ｎｍ程度のシリコン窒化膜１０４Ｂを半導体基板１１上面全体並びにトレンチ３０２ａ及び１０２ｂ内部全体に形成する。なお、シリコン酸化膜１０４ａを形成する際の熱酸化では、加熱温度を例えば５００℃とし、加熱時間を例えば２時間とする。また、シリコン窒化膜１０４Ｂの成膜では、例えばＮＨ3とＳｉＨ2Ｃｌ2との混合ガスを使用する。この際のガス流量比は、ＮＨ3：ＳｉＨ2Ｃｌ2＝１０：１とすることができる。また、成膜条件は、チャンバ内圧力を０．２Ｔｏｒｒとし、ステージ温度を７８０℃とすることができる。
【０１２８】
次に、例えばＲＩＥ（反応性イオンエッチング）法にてシリコン窒化膜１０４Ｂを異方性エッチングすることで、図２１（ｃ）に示すように、トレンチ３０２ａ及び１０２ｂそれぞれの底部のシリコン酸化膜１０４ａを露出させると共に、トレンチ３０２ａ及び１０２ｂそれぞれの側面のシリコン酸化膜１０４ａ表面に、膜厚が例えば２００ｎｍ程度のサイドウォール１０４ｂを形成する。なお、サイドウォール１０４ｂの膜厚とは、トレンチ３０２ａ又は１０２ｂ側面に対して鉛直方向の厚さである。また、シリコン窒化膜１０４Ｂのエッチングでは、シリコン酸化膜との選択比が十分に取れる条件を適用することが好ましい。この異方性エッチングには、例えばＣＨＦ3とＣＦ4とＯ2との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、ＣＨＦ3：ＣＦ4：Ｏ2＝１００：１００：３とすることができる。ただし、エッチング条件を適宜選択することで、個々の島状領域１０ａへ加工されるメサ状の半導体基板１１上面にシリコン窒化膜１０１ｂを残留させる。
【０１２９】
次に、例えばウェットエッチングにて、トレンチ３０２ａ及び１０２ｂそれぞれの底部のシリコン酸化膜１０４ａ及び１０３を除去することで、図２２（ａ）に示すように、トレンチ３０２ａ及び１０２ｂそれぞれの底部に半導体基板１１を露出するキャビティ１０５を形成する。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ化水素酸溶液を使用することができる。フッ化水素酸溶液を使用することで、シリコン窒化膜及びシリコン基板に対して十分な選択比を得ることができる。
【０１３０】
次に、例えばウェットエッチングにて、シリコン窒化膜１０１ｂ及びシリコン窒化膜製のサイドウォール１０４ｂをマスクとして、トレンチ３０２ａ及び１０２ｂそれぞれの底部の露出した半導体基板１１をエッチングすることで、図２２（ｂ）に示すように、トレンチ３０２ａ及び１０２ｂ底部を水平方向へ少なくとも１μｍ程度広げる。この際、隣接するトレンチ３０２ａ間に挟まれた素子形成領域１０Ａとなる領域下部が完全に空洞化されるようにエッチングを行う。これにより、素子形成領域１０Ａ下全体にキャビティ３０５が形成され、各島状領域１０ａが中空の状態となる。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸溶液を使用することができる。フッ化水素酸溶液を使用することで、シリコン窒化膜及びシリコン基板に対して十分な選択比を得ることができる。
【０１３１】
次に、半導体基板１１表面を覆うシリコン窒化膜１０１ｂ及びサイドウォール１０４ｂとシリコン酸化膜１０１ａ及び１０４ａとを順次エッチング除去することで、図２２（ｃ）に示すように、個々の島状領域１０ａ上面及び側面を露出させる。シリコン窒化膜１０１ｂ及びサイドウォール１０４ｂのエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液を用いたウェットエッチングを適用することができる。また、シリコン酸化膜１０１ａ及び１０４ａのエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸液を用いたウェットエッチングを適用することができる。なお、これらのエッチングでは、半導体基板１１との選択比が十分に取れることが好ましい。
【０１３２】
次に、図２３（ａ）に示すように、例えば既存ＣＶＤ法にて例えば膜厚が７μｍ程度のシリコン酸化膜３２Ａを半導体基板１１上面全体に形成する。この際、トレンチ３０２ａ及び１０２ｂの内部並びに素子形成領域１０Ａ下のキャビティ３０５内を酸化シリコンによって埋める。このキャビティ３０５内に形成されたシリコン酸化膜３２Ａの一部又は全部が、素子形成領域１０Ａ下面を半導体基板１１から電気的に分離するための埋込み絶縁膜３２ｃである。ただし、各島状領域１０ａ下のキャビティ３０５にシリコン酸化膜が完全に充填されていなくとも良い。なお、シリコン酸化膜３２Ａの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１３３】
次に、形成したシリコン酸化膜３２Ａ上面を例えばＣＭＰ法にて平坦化することで、図２３（ｂ）に示すように、トレンチ３０２ａ及び１０２ｂ内にシリコン酸化膜３２Ａが残留するように、半導体基板１１上のシリコン酸化膜３２Ａを除去する。これにより、図２３（ｂ）に示すように、半導体基板１１表面、すなわち個々の島状領域１０ａ上面が露出されると共に、素子形成領域１０Ａ下面を半導体基板１１から電気的に分離するための埋込み絶縁膜３２ｃが形成され、また、素子形成領域１０Ａにおけるゲート長方向の側面を半導体基板１１から電気的に分離するための素子分離絶縁膜３２ａが素子形成領域１０Ａのゲート長方向と平行な側面に形成され、さらに、素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断するための分離絶縁膜１２ｂが島状領域１０ａ間に形成される。
【０１３４】
次に、半導体基板１１上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、上述した工程において形成したトレンチ３０２ａ及び１０２ｂそれぞれの短辺に接する又は重なる領域上に、短冊状の開口を有するレジストパターンＲ６を形成する。すなわち、レジストパターンＲ６は、『日』字状の格子形状における２本の縦線に対応する開口を有する。この形状において、レジストパターンＲ６における各短冊状の開口は、幅が例えば１μｍ程度であり、長さが例えば９μｍ程度である。
【０１３５】
次に、レジストパターンＲ６をマスクとし、例えば既存のエッチング技術を用いて、半導体基板１１とを順次エッチングすることで、図２３（ｃ）及び図２４（ａ）に示すように、上述したレジストパターンＲ６の開口形状と同じ開口形状のトレンチ３０２ｂを半導体基板１１に形成する。これにより、トレンチ３０２ａ、１０２ｂ及び３０２ｂよりなる格子状のトレンチが半導体基板１１に形成される。この際、トレンチは、少なくとも素子形成領域１０Ａ下のキャビティ３０５に形成されたシリコン酸化膜３２Ａ（埋込み絶縁膜３２ｃを含む）に達する程度の深さに形成される。これを満足するために、トレンチ３０２ｂの深さは、例えば５μｍ程度以上とされる。これにより、幅が２μｍ程度、長さが７μｍ程度、トレンチ底部からの高さが２μｍ程度の島状領域１０ａが半導体基板１１から電気的に分離される。なお、図２３（ｂ）は図１８におけるＡ−Ａ’断面に基づく層構造を示し、図２４（ａ）はトレンチ３０２ａとトレンチ３０２ｂとトレンチ１０２ｂとよりなる格子状のトレンチが形成された半導体基板１１を上面から見た図を示す。ただし、図２４（ａ）では、説明の簡略化のため、レジストパターンＲ６を省略する。また、半導体基板１１のエッチングには、例えばＣｌ2とＨＢｒ3とＯ2との混合ガスをエッチングガスとして用いた反応性ドライエッチングを適用することができる。この際のガス流量比は、例えばＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４とすることができる。
【０１３６】
次に、レジストパターンＲ６を除去した後、図２４（ｂ）に示すように、例えば既存のＣＶＤ法にて例えば膜厚が７μｍ程度のシリコン酸化膜３２Ｂを半導体基板１１上面全体に形成する。この際、トレンチ３０２ｂ内を酸化シリコンによって埋める。なお、シリコン酸化膜３２Ｂの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１３７】
次に、形成したシリコン酸化膜３２Ｂ上面を例えばＣＭＰ法にて平坦化することで、トレンチ３０２ｂ内にシリコン酸化膜３２Ｂが残留するように、半導体基板１１上のシリコン酸化膜３２Ｂを除去する。これにより、図２４（ｃ）に示すように、半導体基板１１表面、すなわち個々の島状領域１０ａ上面が露出されると共に、素子形成領域１０Ａにおけるゲート幅方向と平行な側面を半導体基板１１から電気的に切り離すための素子分離絶縁膜３２ｂが素子形成領域１０Ａの側面に形成される。
【０１３８】
以上の工程を経ることで、バルク基板である半導体基板１１に部分ＳＯＩ構造３０Ｂが形成される。なお、本実施例では、半導体基板１１の不純物濃度をそのままｎウエル領域１７ｗの不純物濃度として使用する。
【０１３９】
その後、実施例１と同様の工程（図８（ｂ）から図１３（ｂ）参照）を経ることで、図１８、図２、図３及び図１４に示すような、本実施例による半導体装置３００が製造される。
【０１４０】
・作用効果
以上のように、本実施例による半導体装置３００は、ゲート幅方向（第１方向）に配列し且つそれぞれがゲート長方向（第２方向）に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａを含む第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域とも言う）を備えた半導体基板１１と、素子形成領域１０Ａの側面及び下面全体に形成され、素子形成領域１０Ａと半導体基板１１との間を絶縁することで素子形成領域１０Ａを半導体基板１１から電気的に分離する素子分離絶縁膜３２ａ及び３２ｂ並びに埋込み絶縁膜３２ｃ（第１絶縁膜とも言う）と、隣り合う島状領域１０ａ間に形成され、この隣り合う島状領域１０ａ間を絶縁することで素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断する分離絶縁膜１２ｂ（第２絶縁膜とも言う）と、島状領域１０ａの第２領域１０−２上に形成されたゲート電極１５ａ（第１導電体膜とも言う）と、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間の分離絶縁膜１２ｂに形成されたトレンチ１０２ｃ内に形成され、ゲート電極１５ａと電気的に連続するゲート電極１５ｂ（第２導電体膜とも言う）とを含むことで、複数の島状領域１０ａにゲート幅方向に沿って跨るように形成された一連のゲート電極１５ａ及び１５ｂと、一部がゲート電極１５ａ下の一部に延在するように、島状領域１０ａにおける第１領域１０−１上部から第２領域１０−２上部に形成された第２導電型（例えばｐ型）のｐ型ボディ領域１７（第２ウエル領域とも言う）と、ゲート電極１５ａ下にｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下に延在するように、ｐ型ボディ領域１７上部に形成された第１導電型（例えばｎ型）のソース領域１８ｓと、ｐ型ボディ領域１７上部の一部であってソース領域１８ｓと隣接する領域に形成された第２導電型（例えばｐ型）のボディ引上げ領域１９（第１高濃度領域とも言う）と、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域に形成された第１導電型（例えばｎ型）のドレイン領域１８ｄと、複数の島状領域１０ａそれぞれに形成された複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線とも言う）と、複数の島状領域１０ａそれぞれに形成された複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線とも言う）とを有して構成される。
【０１４１】
また、本実施例では、ゲート電極１５ｂが、島状領域１０ａにおける第２領域１０−２の側面に位置する素子分離絶縁膜１２ａに形成されたトレンチ１０２ｃ内にも形成される。このゲート電極１５ｂは、島状領域１０ａ上に形成されたゲート電極１５ａと電気的に連続する。
【０１４２】
また、本実施例による半導体装置３００の製造方法は、第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域）を備えた半導体基板１１を準備し、素子形成領域１０Ａにおけるゲート幅方向（第１方向）と垂直な側面、すなわちゲート長方向（第２方向）と平行な側面にトレンチ３０２ａ（これを第１トレンチとする）を形成し、素子形成領域１０Ａを、ゲート幅方向に配列し且つそれぞれがゲート長方向に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａに分断するトレンチ１０２ｂ（これを第２トレンチとする）を形成し、第１トレンチ３０２ａ及び第２トレンチ１０２ｂ下部をエッチングすることで、複数の島状領域１０ａそれぞれの下にキャビディ３０５を形成し、キャビティ３０５の少なくとも一部を埋込み絶縁膜３２ｃ（第１絶縁膜とも言う）で埋め、第１トレンチ３０２ａを素子分離絶縁膜３２ａ（第２絶縁膜とも言う）で埋めると共に第２トレンチ１０２ｂを分離絶縁膜１２ｂ（第３絶縁膜とも言う）で埋め、素子形成領域１０Ａにおけるゲート幅方向と平行な側面にトレンチ３０２ｂ（これを第３トレンチとする）を形成し、第３トレンチ３０２ｂを素子分離絶縁膜３２ｂ（第４絶縁膜とも言う）で埋め、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間に位置する分離絶縁膜１２ｂにトレンチ１０２ｃ（これを第４トレンチとする）を形成し、複数の島状領域１０ａにおける第２領域１０−２上及び第４トレンチ１０２ｃ内に一連の導電体膜（例えば所定の不純物を含むポリシリコン膜）を形成することで、複数の島状領域１０ａにゲート幅方向に沿って跨る一連のゲート電極１５ａ及び１５ｂ（第１ゲート電極とも言う）を形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、第１領域１０−１上部からゲート電極１５ａ下の一部まで延在するｐ型ボディ領域１７（第２ウエル領域）を形成し、島状領域１０ａにおける第１領域１０−１上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、ゲート電極１５ａ下のｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下まで延在するソース領域１８ｓをｐ型ボディ領域１７上部に形成し、島状領域１０ａにおける第３領域１０−３上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域にドレイン領域１８ｄを形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、ｐ型ボディ領域１７上部におけるソース領域１８ｓと隣接する領域であってゲート電極１５ａ下以外の領域にボディ引上げ領域１９（第１高濃度領域）を形成し、複数の島状領域１０ａそれぞれに形成した複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線）を形成し、複数の島状領域１０ａそれぞれに形成した複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線）を形成する。
【０１４３】
このように、半導体基板１１における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される素子形成領域１０Ａ（第１ウエル領域）の底面全体と半導体基板１１との間に絶縁性の埋込み絶縁膜３２ｃ（一部にキャビティ３０５が埋め込まれずに残った空隙を含んでも良い）を形成することで、素子形成領域１０Ａ底面全体を半導体基板１１から絶縁分離することができる。また、素子形成領域１０Ａの側面全体を囲む第１及び第４トレンチ３０２ａ及び３０２ｂ内にそれぞれ素子分離絶縁膜３２ａ及び３２ｂを形成することで、素子形成領域１０Ａ側面全体を半導体基板１１から絶縁分離することができる。したがって、本実施例によれば、素子形成領域１０Ａを素子分離絶縁膜３２ａ及び３２ｂと埋込み絶縁膜３２ｃとにより半導体基板１１から電気的に分離することができる。このように、素子分離絶縁膜３２ａ及び３２ｂ並びに埋込み絶縁膜３２ｃを用いて素子形成領域１０Ａを半導体基板１１から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、素子形成領域１０Ａに形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この素子形成領域１０Ａの上面だけでなく、複数の島状領域１０ａに分断された個々の素子形成領域１０Ａ間に形成したトレンチ内、すなわち個々の島状領域１０ａにおけるゲート長方向と平行な側面にもゲート電極１５ｂを形成することで、ゲート電極１５ａ及び１５ｂに所定のバイアス電圧が印加された際に、島状領域１０ａの上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、素子形成領域１０Ａの縮小及び駆動能力の向上を実現することが可能となる。さらに、本実施例では、半導体基板１１に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域１０ａのゲート長方向と平行な側面に形成するゲート電極１５ｂの縦方向（深さ方向）の幅を設定することが可能である。
【０１４４】
また、本実施例によれば、半導体素子が形成される素子形成領域１０Ａを半導体基板１１から電気的に分離するための構成を、半導体基板１１同士の貼り合わせなど、複雑な工程を必要とせずに作成しているため、低コストに半導体装置３００を製造することが可能となる。さらに、本実施例による半導体装置３００の製造方法では、酸素イオンの注入などを用いていないため、素子形成領域１０Ａにおける半導体基板の結晶性劣化などを引き起こすことがない。これのため、素子性能や信頼性などの低下を招くことが無いという利点も得られる。
【０１４５】
さらに、本実施例のように、半導体基板１１に部分ＳＯＩ構造２０Ｂを形成し、これに半導体素子としてＬＤＭＯＳトランジスタを形成することで、ＳＯＩ基板にＬＤＭＯＳトランジスタを形成した場合と同様に、ラッチアップ耐性及び素子間耐圧が向上された半導体装置３００を実現することができる。
【０１４６】
また、本実施例では、素子形成領域１０Ａを半導体基板１１から電気的に分離するための構成である埋込み絶縁膜３２ｃの形成に高温の熱処理を行わないため、熱ストレスなどの影響を低減することができると共に、結晶性の良好な部分ＳＯＩ構造３０Ｂを形成することができる。その結果、半導体素子の性能や信頼性を向上することが可能となる。
【実施例４】
【０１４７】
次に、本発明の実施例４について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例３のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例３のいずれかと同様である。さらに、本実施例では、実施例１で例示した半導体装置１００を引用し、これとの相違に基づいた説明をする。ただし、本発明はこれに限定されず、例えば実施例２又は３で例示した半導体装置１００又は３００に基づいた構成にも、同様に本実施例を適用することができる。
【０１４８】
・構成
図２５は、本実施例による半導体装置４００の構成を示す上視図である。図２６は図２５におけるＥ−Ｅ’断面図であり、図２７は図２５におけるＦ−Ｆ’断面図であり、図２８は図２５におけるＧ−Ｇ’断面図である。
【０１４９】
図２５から図２８に示すように、本実施例による半導体装置４００は、実施例１による半導体装置１００と同様の構成において、半導体装置１００における部分ＳＯＩ構造１０Ｂが接合分離構造４０Ｂに置き換えられる。なお、本実施例では、半導体基板１１としてｐ型の導電性を有するシリコン製のバルク基板（以下、ｐ型シリコン基板という）を用い、これにｎ型のチャネルを形成するＭＯＳＦＥＴを製造する場合を例に挙げる。
【０１５０】
図２５に示すように、半導体装置４００は、実施例１から３と同様に、素子形成領域１０Ａの側面が素子分離絶縁膜１２ａにより半導体基板１１から電気的に分離されると共に、素子形成領域１０Ａが分離絶縁膜１２ｂによりゲート幅方向に配列する複数の島状領域１０ａに電気的に分断された構成を有する。また、半導体装置４００は、素子形成領域１０Ａの下面が、埋込み絶縁膜１２ｃの代わりに不純物埋込み層４２ｃにより半導体基板１１から電気的に分離された構成を有する。すなわち、半導体装置４００は、実施例１による半導体装置１００と同様の構成において、素子形成領域１０Ａ下面を半導体基板１１から電気的に分離するための埋込み絶縁膜１２ｃが、不純物埋込み層４２ｃに置き換えられる。
【０１５１】
不純物埋込み層４２ｃは、ｎウエル領域１７ｗと反対の導電性を有する不純物、例えばヒ素イオンなどのｐ型の導電性を有する不純物が、例えば半導体基板１１の不純物濃度よりも高濃度に拡散された領域である。このような不純物埋込み層４２ｃは、例えばドレイン領域１８ｄに通常動作時よりも高い電界をかけた際に、ｐ型ボディ領域１７の空乏層が半導体基板１１とｎウエル領域１７ｗとの間に形成された空乏層と繋がることを防止するための膜である。なお、ｐ型ボディ領域１７の空乏層と半導体基板１１とｎウエル領域１７ｗとの間に形成される空乏層とが繋がる現象をパンチスルー現象という。例えば半導体基板１１の電位とソース領域１８ｓの電位とが異なる場合、一度パンチスルー現象が生じると、ソース領域１８ｓと半導体基板１１との間にリーク電流が流れる。そこで、本実施例では、素子形成領域１０Ａ下部に不純物埋込み層４２ｃを設けることで、半導体基板１１とｎウエル領域１７ｗとの間を接合分離する。これにより、半導体基板１１とｎウエル領域１７ｗとの間に空乏層が形成されることを防止でき、結果、ｐ型ボディ領域１７の空乏層が他の空乏層と繋がることでパンチスルー現象が発生することを防止できる。これによれば、実施例１から３において示した、部分ＳＯＩ構造により素子形成領域を半導体基板から電気的に分離することと同様の効果を得ることができる。
【０１５２】
この他の構成は、実施例１から３の何れかによる半導体装置１００、２００又は３００と同様であるため、ここでは詳細な説明を省略する。
【０１５３】
また、以上のような構成を有する半導体装置３００は、実施例１から３と同様に、通常のｎ型ＭＯＳＦＥＴと同様にスイッチング動作させることができる。具体的には、ソース領域１８ｓを接地しつつ、ドレイン領域１８ｄに正電位を印加した状態で、ゲート電極に正電位又は接地電位を印加することで、ゲート電極１５ａ下及び１５ｂ下のｐ型ボディ領域１７を反転、空乏化又は蓄積状態とする。これにより、ドレイン領域１８ｄからソース領域１８ｓへ流れる電流量を制御することができる。
【０１５４】
・製造方法
次に、本実施例による半導体装置４００の製造方法を図面と共に詳細に説明する。図２９から図３２は、半導体装置４００の製造方法を示すプロセス図である。なお、半導体装置４００の製造方法では、半導体基板１１に接合分離構造４０Ｂを形成した後の工程が実施例１による半導体装置１００の製造方法（図８（ｂ）から図１３（ｂ）参照）と略同様であるため、ここでは詳細な説明を省略する。
【０１５５】
本製造方法では、まず、半導体基板１１としてバルクのｐ型シリコン基板を準備する。次に、半導体基板１１表面を熱酸化することで、図２９（ａ）に示すように、膜厚が例えば５０ｎｍ程度のシリコン酸化膜４０１ａを形成する。このシリコン酸化膜４０１ａは、ｎウエル領域１７ｗを形成するためにイオンを注入する際に素子形成領域１０Ａが受けるダメージを低減するための膜である。また、この際の熱酸化では、加熱温度を例えば８５０℃程度とし、加熱時間を例えば３０分程度とすることができる。
【０１５６】
次に、シリコン酸化膜４０１ａ上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、後工程においてｎウエル領域１７ｗを形成する際に不純物を注入する領域上に開口を有するレジストパターンを形成する。続いて、例えばリンイオンなどのｎ型の導電性を有する不純物を、レジストパターンの開口からシリコン酸化膜４０１ａを介して半導体基板１１上部に注入する。この際、ドーズ量を例えば１×１０14／ｃｍ2程度とし、加速エネルギーを例えば１０ＫｅＶ程度とする。続いて、レジストパターンを除去した後、半導体基板１１を例えば１２００℃程度に約１時間加熱することで、以上のように注入した不純物を熱拡散する。これにより、図２９（ｂ）に示すように、半導体基板１１上部にｎウエル領域１７ｗが形成される。
【０１５７】
次に、図２９（ｃ）に示すように、例えば既存のＣＶＤ法にて例えば膜厚が３００ｎｍ程度のシリコン酸化膜４０１ｂを半導体基板１１上面全体に形成する。シリコン酸化膜４０１ｂの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１５８】
次に、シリコン酸化膜４０１ｂ上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、格子状の開口形状を有するレジストパターンＲ７を形成する。なお、本例では、レジストパターンＲ７の開口形状が、実施例１と同様に、『目』字状を成す。ただし、本実施例では、図面中縦方向に平行に並んだ４本の長方形の寸法は、幅が例えば０．５μｍ程度であり、長さが例えば５μｍ程度である。その隣接間隔は例えば０．５μｍ程度である。また、図面中横方向に並んだ２本の長方形は、幅が例えば０．５μｍ程度であり、長さが例えば２．５μｍ程度である。この寸法によれば、図面中、外周の縦の長さが２．５μｍ程度となり、横の長さが６μｍ程度となる。
【０１５９】
次に、レジストパターンＲ７をマスクとして、例えば既存のエッチング技術を用いて、シリコン酸化膜４０１ｂとシリコン酸化膜４０１ａと半導体基板１１とを順次エッチングすることで、図３０（ａ）に示すように、上述したレジストパターンＲ７の開口形状と同じ開口形状のトレンチ１０２ａ及び１０２ｂを半導体基板１１に形成する。なお、トレンチ１０２ａは素子形成領域１０Ａの側面を半導体基板１１から電気的に分離するための素子分離絶縁膜１２ａが形成される溝であり、トレンチ１０２ｂは素子形成領域１０Ａをゲート長方向に配列する複数の島状領域１０ａに分断するための分離絶縁膜１２ｂが形成される溝である。また、トレンチ１０２ａ及び１０２ｂの半導体基板１１表面からの深さは、例えば２μｍ程度とする。これにより、幅が１μｍ程度、長さが７μｍ程度、トレンチ１０２ａ及び１０２ｂ底部からの高さが２μｍ程度の短冊状の島状領域１０ａが形成される。この際、個々の島状領域１０ａの上面には、シリコン酸化膜４０１ａ及び４０１ｂが残留する。シリコン酸化膜４０１ｂ及び４０１ａのエッチングには、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。さらに、半導体基板１１のエッチングには、例えばＣｌ2とＨＢｒ3とＯ2との混合ガスをエッチングガスとして用いた反応性ドライエッチングを適用することができる。この際のガス流量比は、例えばＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４とすることができる。
【０１６０】
次に、レジストパターンＲ７を除去した後、半導体基板１１を、再度、熱酸化することで、膜厚が例えば２０ｎｍ程度のシリコン酸化膜４０４ａを露出された半導体基板１１表面に形成する。具体的には、シリコン酸化膜４０４ａは、半導体基板１１に形成されたトレンチ１０２ａ及び１０２ｂそれぞれの側面及び底面に形成される。続いて、例えばＣＶＤ法にて例えば膜厚が２００ｎｍ程度のシリコン酸化膜４０４Ｂを半導体基板１１上面全体並びにトレンチ１０２ａ及び１０２ｂ内部全体に形成する。これにより、図３０（ｂ）に示すように、各島状領域１０ａ上面にシリコン酸化膜４０１ａ、４０１ｂ及び４０４Ｂの積層膜が形成されると共に、トレンチ１０２ａ及び１０２ｂ側面及び底面にシリコン酸化膜４０４ａ及び４０４Ｂの積層膜が形成される。なお、シリコン酸化膜４０４ａを形成する際の熱酸化では、加熱温度を５００℃程度とし、加熱時間を例えば２時間程度とする。また、シリコン酸化膜４０４Ｂの成膜には、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１６１】
次に、例えばＲＩＥ法にてシリコン酸化膜４０４Ｂ及び４０４ａを異方性エッチングすることで、図３０（ｃ）に示すように、トレンチ１０２ａ及び１０２ｂそれぞれの底部の半導体基板１１を露出させると共に、トレンチ１０２ａ及び１０２ｂそれぞれの側面に、膜厚が例えば１５０ｎｍ程度のシリコン酸化膜４０４ａ及び４０４Ｂよりなるサイドウォール４０４ｂを形成する。この際のエッチングでは、半導体基板１１との選択比が十分に取れる条件を適用することが好ましい。この異方性エッチングには、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、ＣＦ4：ＣＨＦ3＝１：１０とすることができる。ただし、エッチング条件を適宜選択することで、各島状領域１０ａ上面にシリコン酸化膜を残留させる。
【０１６２】
次に、露出している半導体基板１１を熱酸化することで、図３１（ａ）に示すように、トレンチ１０２ａ及び１０２ｂそれぞれの底面に膜厚が例えば２０ｎｍ程度のシリコン酸化膜４０５を形成する。この際の熱酸化では、加熱温度を例えば５００℃程度とし、加熱時間を例えば２時間程度とする。
【０１６３】
次に、トレンチ１０２ａ及び１０２ｂそれぞれの底部に、シリコン酸化膜４０５を介して、例えばヒ素イオンなどのｐ型の導電性を有する不純物を注入することで、図３１（ｂ）に示すように、トレンチ１０２ａ及び１０２ｂ下部にそれぞれ拡散領域４２Ａを形成する。この際、ドーズ量を例えば１×１０15／ｃｍ2程度とし、加速エネルギーを例えば１０ＫｅＶ程度とする。なお、トレンチ１０２ａ及び１０２ｂ底部以外の領域、すなわち島状領域１０ａ上部とトレンチ１０２ａ及び１０２ｂ側面とには、シリコン酸化膜４０１ａ及び４０１ｂの積層膜とサイドウォール４０４ｂとがそれぞれ形成されているため、これらにヒ素イオンなどの不純物が注入されることを防止できる。
【０１６４】
次に、半導体基板１１を例えば１１００℃程度に約１時間加熱することで、以上のように拡散領域４２Ａに注入した不純物を熱拡散する。これにより、図３１（ｃ）に示すように、素子形成領域１０Ａ底部全体に跨がって不純物が拡散される。本実施例では、熱拡散後の拡散領域４２Ｂの一部又は全部を不純物埋込み層４２ｃとする。この不純物埋込み層４２ｃにより、個々の島状領域１０ａ底面が半導体基板１１から電気的に切り離される。
【０１６５】
次に、半導体基板１１表面を覆うシリコン酸化膜４０１ａ及び４０１ｂとサイドウォール４０４ｂとをエッチング除去することで、図３２（ａ）に示すように、個々の島状領域１０ａ上面及び側面を露出させる。この際のエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸溶液を用いたウェットエッチングを適用することができる。なお、このエッチングでは、半導体基板１１との選択比が十分に取れることが好ましい。
【０１６６】
次に、図３２（ｂ）に示すように、例えば既存ＣＶＤ法にて例えば膜厚が３μｍ程度のシリコン酸化膜１２Ｂを半導体基板１１上面全体に形成する。この際、トレンチ１０２ａ及び１０２ｂ内にもシリコン酸化膜１２Ｂを形成する。なお、シリコン酸化膜１２Ｂの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１６７】
次に、シリコン酸化膜１２Ｂ上面を例えばＣＭＰ法にて平坦化することで、トレンチ１０２ａ及び１０２ｂ内にシリコン酸化膜１２Ｂが残留するように、半導体基板１１上のシリコン酸化膜１２Ｂを除去する。これにより、図３２（ｃ）に示すように、半導体基板１１表面、すなわち個々の島状領域１０ａ上面が露出されると共に、素子形成領域１０Ａ側面を半導体基板１１から電気的に分離するための素子分離絶縁膜１２ａが素子形成領域１０Ａの側面に形成され、また、素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断するための分離絶縁膜１２ｂが島状領域１０ａ間に形成される。
【０１６８】
以上の工程を経ることで、バルク基板である半導体基板１１に接合分離構造４０Ｂが形成される。
【０１６９】
その後、実施例１と同様の工程（図８（ｂ）から図１３（ｂ）参照）を経ることで、図２５から図２８に示すような、本実施例による半導体装置４００が製造される。
【０１７０】
・作用効果
以上のように、本実施例による半導体装置４００は、ゲート幅方向（第１方向）に配列し且つそれぞれがゲート長（第２方向）方向に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａを含む第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域とも言う）を備えた半導体基板１１と、素子形成領域１０Ａの側面全体に形成され、素子形成領域１０Ａ側面と半導体基板１１との間を絶縁することで素子形成領域１０Ａ側面を半導体基板１１から電気的に分離する素子分離絶縁膜１２ａ（第１絶縁膜とも言う）と、素子分離絶縁膜１２ａで囲まれた素子形成領域１０Ａの下面全体に形成され、素子形成領域１０Ａ下面と半導体基板１１との間を接合分離することで素子形成領域１０Ａ下面を半導体基板１１から電気的に分離する不純物埋込み層４２ｃ（第１高濃度領域とも言う）と、隣り合う島状領域１０ａ間に形成され、この隣り合う島状領域１０ａ間を絶縁することで素子形成領域１０Ａをゲート幅方向に配列する複数の島状領域１０ａに電気的に分断する分離絶縁膜１２ｂ（第２絶縁膜とも言う）と、島状領域１０ａの第２領域１０−２上に形成されたゲート電極１５ａ（第１導電体膜とも言う）と、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間の分離絶縁膜１２ｂに形成されたトレンチ１０２ｂ内に形成され、ゲート電極１５ａと電気的に連続するゲート電極１５ｂ（第２導電体膜とも言う）とを含むことで、複数の島状領域１０ａにゲート幅方向に沿って跨るように形成された一連のゲート電極１５ａ及び１５ｂと、一部がゲート電極１５ａ下の一部に延在するように、島状領域１０ａにおける第１領域１０−１上部から第２領域１０−２上部に形成された第２導電型（例えばｐ型）のｐ型ボディ領域１７（第２ウエル領域とも言う）と、ゲート電極１５ａ下にｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下に延在するように、ｐ型ボディ領域１７上部に形成された第１導電型（例えばｎ型）のソース領域１８ｓと、ｐ型ボディ領域１７上部の一部であってソース領域１８ｓと隣接する領域に形成された第２導電型（例えばｐ型）のボディ引上げ領域１９（第２高濃度領域とも言う）と、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域に形成された第１導電型（例えばｎ型）のドレイン領域１８ｄと、複数の島状領域１０ａそれぞれに形成された複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線とも言う）と、複数の島状領域１０ａそれぞれに形成された複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線とも言う）とを有して構成される。
【０１７１】
また、本実施例では、ゲート電極１５ｂが、島状領域１０ａにおける第２領域１０−２の側面に位置する素子分離絶縁膜１２ａに形成されたトレンチ１０２ｃ内にも形成される。このゲート電極１５ｂは、島状領域１０ａ上に形成されたゲート電極１５ａと電気的に連続する。
【０１７２】
また、本実施例による半導体装置４００の製造方法は、第１導電型（例えばｎ型）の素子形成領域１０Ａ（第１ウエル領域）を備えた半導体基板１１を準備し、素子形成領域１０Ａの側面全体にトレンチ１０２ａ（これを第１トレンチとする）を形成し、素子形成領域１０Ａを、ゲート幅方向（第１方向）に配列し且つそれぞれがゲート長方向（第２方向）に順に並ぶ第１から第３領域１０−１〜１０−３を有する複数の島状領域１０ａに分断するトレンチ１０２ｂ（これを第２トレンチとする）を形成し、素子形成領域１０Ａよりも高い不純物濃度となるように第１及び第２トレンチ１０２ａ及び１０２ｂ底部に第２導電型（例えばｐ型）の不純物を注入して拡散することで、複数の島状領域１０ａそれぞれの下面全体と半導体基板１１との間を接合分離する不純物埋込み層４２ｃ（第１高濃度領域とも言う）を複数の島状領域１０ａそれぞれの下面全体に形成し、第１トレンチ１０２ａを素子分離絶縁膜１２ａ（第１絶縁膜とも言う）で埋めると共に及び第２トレンチ１０２ｂを分離絶縁膜１２ｂ（第２絶縁膜とも言う）で埋め、隣り合う島状領域１０ａにおいて対向する第２領域１０−２間に位置する分離絶縁膜１２ｂにトレンチ１０２ｃ（これを第３トレンチとする）を形成し、複数の島状領域１０ａにおける第２領域１０−２上及び第３トレンチ１０２ｃ内に一連の導電体膜（例えば所定の不純物を含むポリシリコン膜）を形成することで、複数の島状領域１０ａにゲート幅方向に沿って跨る一連のゲート電極１５ａ及び１５ｂ（第１ゲート電極とも言う）を形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、第１領域１０−１上部からゲート電極１５ａ下の一部まで延在するｐ型ボディ領域１７（第２ウエル領域）を形成し、島状領域１０ａにおける第１領域１０−１上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、ゲート電極１５ａ下のｐ型ボディ領域１７上面の一部を残しつつ、一部がゲート電極１５ａ下まで延在するソース領域１８ｓをｐ型ボディ領域１７上部に形成し、島状領域１０ａにおける第３領域１０−３上面から第１導電型（例えばｎ型）の不純物を注入して拡散することで、島状領域１０ａにおける第３領域１０−３上部の一部であってゲート電極１５ａ下の領域と隣接しない領域にドレイン領域１８ｄを形成し、島状領域１０ａにおける第１領域１０−１上面から第２導電型（例えばｐ型）の不純物を注入して拡散することで、ｐ型ボディ領域１７上部におけるソース領域１８ｓと隣接する領域であってゲート電極１５ａ下以外の領域にボディ引上げ領域１９（第２高濃度領域とも言う）を形成し、複数の島状領域１０ａそれぞれに形成した複数のドレイン領域１８ｄと電気的に接続されたコンタクト内配線２２及びメタル配線２３（第１配線）を形成し、複数の島状領域１０ａそれぞれに形成した複数のソース領域１８ｓ及びボディ引上げ領域１９と電気的に接続されたコンタクト内配線２２及びメタル配線２３（第２配線）を形成する。
【０１７３】
このように、半導体基板１１における一部の領域であって、ＬＤＭＯＳトランジスタなどの半導体素子が形成される素子形成領域１０Ａ（第１ウエル領域）側面全体を囲む第１トレンチ１０２ａ内に絶縁性の素子分離絶縁膜１２ａを形成することで、素子形成領域１０Ａ側面全体を半導体基板１１から絶縁分離することができる。また、素子形成領域１０Ａ底面全体に素子形成領域１０Ａの導電型（例えばｎ型）と反対の導電型（例えばｐ型）を有する不純物埋込み層４２ｃを形成することで、素子形成領域１０Ａ底面全体を半導体基板１１から接合分離することができる。したがって、本実施例によれば、素子形成領域１０Ａを素子分離絶縁膜１２ａ及び不純物埋込み層４２ｃにより半導体基板１１から電気的に分離することができる。このように、素子分離絶縁膜１２ａ及び不純物埋込み層４２ｃを用いて素子形成領域１０Ａを半導体基板１１から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、素子形成領域１０Ａに形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この素子形成領域１０Ａの上面だけでなく、複数の島状領域１０ａに分断された個々の素子形成領域１０Ａ間に形成したトレンチ内、すなわち個々の島状領域１０ａにおけるゲート長方向と平行な側面にもゲート電極１５ｂを形成することで、ゲート電極１５ａ及び１５ｂに所定のバイアス電圧が印加された際に、島状領域１０ａの上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、素子形成領域１０Ａの縮小及び駆動能力の向上を実現することが可能となる。さらに、本実施例では、半導体基板１１に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、個々の島状領域１０ａのゲート長方向と平行な側面に形成するゲート電極１５ｂの縦方向（深さ方向）の幅を設定することが可能である。
【０１７４】
また、本実施例によれば、半導体素子が形成される素子形成領域１０Ａを半導体基板１１から電気的に分離するための構成を、半導体基板１１同士の貼り合わせなど、複雑な工程を必要とせずに作成しているため、低コストに半導体装置４００を製造することが可能となる。さらに、本実施例による半導体装置４００の製造方法では、酸素イオンの注入などを用いていないため、素子形成領域１０Ａにおける半導体基板の結晶性劣化などを引き起こすことがない。これのため、素子性能や信頼性などの低下を招くことが無いという利点も得られる。
【０１７５】
さらに、本実施例のように、半導体基板１１に部分ＳＯＩ構造４０Ｂを形成し、これに半導体素子としてＬＤＭＯＳトランジスタを形成することで、ＳＯＩ基板にＬＤＭＯＳトランジスタを形成した場合と同様に、ラッチアップ耐性及び素子間耐圧が向上された半導体装置４００を実現することができる。
【０１７６】
さらにまた、本実施例では、素子形成領域１０Ａを半導体基板１１から電気的に分離するための不純物埋込み層４２ｃを半導体基板１１に形成する際、エビタキシャル成長を用いていないため、低コストに半導体装置４００を製造することができる。また、同様の理由により、エピタキシャル成長時に発生する不純物埋込み層４２ｃからの不純物の拡散が無いため、これによる特性劣化などの心配がない。
【実施例５】
【０１７７】
次に、本発明の実施例５について図面を用いて詳細に説明する。尚、以下の説明において、実施例１から実施例４のいずれかと同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１から実施例４のいずれかと同様である。
【０１７８】
・構成
図３３は、本実施例による半導体装置５００の構成を示す上視図である。図３４は図３３におけるＨ−Ｈ’断面図であり、図３５は図３３におけるＪ−Ｊ’断面図であり、図３６は図３３におけるＫ−Ｋ’断面図である。なお、本実施例では、半導体基板１１として、ｐ型の導電性を有するシリコン基板を使用し、これにｎ型のトランジスタを形成する場合を例に挙げて説明する。
【０１７９】
図３３から図３６に示すように、本実施例による半導体装置５００は、半導体基板１１から電気的に分離された素子形成領域５０Ａと、素子形成領域５０Ａに形成されたｐ型ボディ領域５７、ソース領域５８ｓ及びボディ引上げ領域５９と、素子形成領域５０Ａ上の一部に形成されたゲート絶縁膜５４ａと、素子形成領域５０Ａの一部の側面に形成されたゲート絶縁膜５４ｂと、素子形成領域５０Ａ下部を含むように半導体基板１１中に形成された不純物埋込み層５２ｃと、素子形成領域５０Ａ上の一部にゲート絶縁膜５４ａを介して形成されたゲート電極５５ａと、素子形成領域５０Ａの一部の側面にゲート絶縁膜５４ｂを介して形成されたゲート電極５５ｂとを有する。
【０１８０】
上記構成において、素子形成領域５０Ａは、四角柱状の第１領域５０ａと、この第１領域５０ａから櫛歯状に突出した複数の第２領域５０ｂとを含む。この素子形成領域５０Ａの側面には、実施例１から４と同様に、素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂが形成される。なお、素子分離絶縁膜５２ａは、素子形成領域５０Ａを取り囲む『ロ』字状の絶縁膜である。また、分離絶縁膜５２ｂは、第１領域５０ａから櫛歯状に突出した第２領域５０ｂ間に形成された絶縁膜である。このように、素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂで素子形成領域５０Ａを取り囲むことで、本実施例では、素子形成領域５０Ａの側面が、実施例１から実施例４と同様に、半導体基板１１から電気的に分離される。
【０１８１】
不純物埋込み層５２ｃは、素子形成領域５０Ａを囲む素子分離絶縁膜５２ａ下を完全に覆うように形成されている。この不純物埋込み層５２ｃは、例えばソース領域５８ｓと同じ導電型を有する不純物、例えばリンイオンなどのｎ型の導電性を有する不純物が、例えば半導体基板１１の不純物濃度よりも高濃度に拡散された領域である。このような不純物埋込み層５２ｃは、実施例４における不純物埋込み層４２ｃと同様に、半導体基板１１と素子形成領域５０Ａとの間を接合分離するための拡散領域として機能する。したがって、本実施例でも、素子形成領域５０Ａ下部に不純物埋込み層５２ｃを有する接合分離構造５０Ｂにより素子形成領域５０Ａ下面を半導体基板１１から電気的に分離することが可能となる。
【０１８２】
また、本実施例では、不純物埋込み層５２ｃの一部をドレイン領域５８ｄとして使用する。このような不純物埋込み層５２ｃは、例えば素子形成領域５０Ａを囲むトレンチ（後述するトレンチ５０２ａ及び５０２ｂに相当）を形成し、このトレンチの底面からｎ型の導電性を有する不純物、例えばリンイオンなどを注入して拡散することで形成することができる。
【０１８３】
ソース領域５８ｓは、ｎ型の導電性を有する不純物を注入して拡散することで、素子形成領域５０Ａにおける第１領域５０ａ上部の一部から第２領域５０ｂ上部にかけて形成された拡散領域である。また、本実施例では、素子形成領域５０Ａにおけるソース領域５８ｓとドレイン領域５８ｄ（不純物埋込み層５２ｃ）とで挟まれた領域がｐ型ボディ領域５７となる。
【０１８４】
したがって、本実施例によるゲート絶縁膜５４ａ及び５４ｂは、素子形成領域５０Ａにおける第１領域５０ａ上の一部から第２領域５０ｂ上の一部にかけて形成される。言い換えれば、ゲート絶縁膜５４ａ及び５４ｂは、素子形成領域５０Ａにおける櫛歯状の複数の第２領域５０ｂそれぞれを第１領域５０ａと連続しない３方の側面及び上面から包むように、第１領域５０ａ上の一部と、第２領域５０ｂ上と、隣り合う第２領域５０ｂの間及び先端とに一連に形成される。また、ゲート電極５５ａ及び５５ｂも同様に、素子形成領域５０Ａにおける櫛歯状の複数の第２領域５０ｂそれぞれを第１領域５０ａと連続しない３方の側面及び上面から包むように、第１領域５０ａ上の一部と、第２領域５０ｂ上と、隣り合う第２領域５０ｂの間及び先端とに一連に形成される。なお、本説明では、第２領域５０ｂの側面に形成された部分をゲート絶縁膜５４ｂ及びゲート電極５５ｂとし、これ以外の部分、すなわち第１領域５０ａ上の一部及び第２領域５０ｂ上に形成された部分を含む部分をゲート絶縁膜５４ａ及びゲート電極５５ｂとする。
【０１８５】
このように、半導体装置５００は、ソース領域５８ｓとドレイン領域５８ｄとが上下に配置されこれらの間の領域にｐ型ボディ領域５７が配置される。また、ゲート電極５５ａ及び５５ｂは、素子形成領域５０Ａにおける櫛歯状の突出した第２領域５０ｂ上だけでなく、これの三方全ての側面にも形成されている。これにより、本実施例では、縦方向にチャネルが形成される縦型のトランジスタとして半導体装置５００が形成される。このため、本実施例による半導体装置５００では、動作時にゲート電極に印加されたバイアス電圧によって駆動される領域（駆動領域）を、例えば本発明による他の実施例よりも大きく取ることが可能となる。この結果、半導体チップにおける単位面積当たりの駆動能力を向上することが可能となる。
【０１８６】
また、本実施例では、ドレイン領域５８ｄを層間絶縁膜２１上に電気的に引き出すために、ドレイン領域５８ｄを含む不純物埋込み層５２ｃを素子形成領域５０Ａ下面よりも広く形成すると共に、素子形成領域５０Ａを囲む素子分離絶縁膜５２ａに不純物埋込み層５２ｃと電気的に接続されたコンタクト内配線６２を形成している。
【０１８７】
この他の構成は、実施例１から４の何れかによる半導体装置１００から４００の何れかと同様であるため、ここでは詳細な説明を省略する。
【０１８８】
・製造方法
次に、本実施例による半導体装置５００の製造方法を図面と共に詳細に説明する。図３７及び図４０は、半導体装置５００の製造方法を示すプロセス図である。なお、半導体装置５００の製造方法では、素子形成領域５０Ａ側面にトレンチ５０２ａ及び５０２ｂを形成した後、このトレンチ５０２ａ及び５０２ｂ底面にｎ型の導電性を有する不純物（本例では例えばリンイオンなど）を注入して拡散することで不純物埋込み層５２ｃを形成する工程からトレンチ５０２ａ及び５０２ｂ内にそれぞれ素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂを形成する工程までが、実施例４による半導体装置４００の製造方法（図３０（ｂ）から図３２（ｃ）参照）と略同様であり、また、半導体素子が形成された半導体基板１１上に層間絶縁膜２１を形成する工程以降が、実施例１による半導体装置１００の製造方法（図１２（ｃ）から図１３（ｂ）参照）と略同様であるため、ここでは詳細な説明を省略する。ただし、本実施例では、ドレイン領域５８ｄを層間絶縁膜２１上に電気的に引き出す際に、ドレイン領域５８ｄを露出させるコンタクトが素子分離絶縁膜５２ａにも形成される。したがって、本実施例によるコンタクト内配線６２は、層間絶縁膜２１及び素子分離絶縁膜５２ａを貫通するように形成される。
【０１８９】
本製造方法では、まず、半導体基板１１としてバルクのｐ型シリコン基板を準備する。次に、半導体基板１１表面を熱酸化することで、膜厚が例えば５０ｎｍ程度のシリコン酸化膜５０１ａを形成する。この際の熱酸化では、加熱温度を例えば８５０℃程度とし、加熱時間を例えば３０分程度とすることができる。続いて、例えば既存のＣＶＤ法にて例えば膜厚が３００ｎｍ程度のシリコン酸化膜５０１ｂをシリコン酸化膜５０１ａ上に形成する。シリコン酸化膜５０１ｂの形成では、例えばＴＥＯＳとＯ2との混合ガスを使用する。この際のガス流量比は、ＴＥＯＳ：Ｏ2＝１：１とすることができる。また、成膜条件は、チャンバ内圧力を７Ｔｏｒｒとし、ステージ温度を４００℃とすることができる。
【０１９０】
次に、シリコン酸化膜５０１ａ上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、一方の側面に櫛歯状の凸部を備えた開口を有するレジストパターンＲ８を形成する。なお、本例では、レジストパターンＲ８の開口形状が『Ｅ』字状を成す。ただし、本実施例では、櫛歯状の突出部の寸法において、幅を例えば０．５μｍ程度とし、長さを例えば２μｍ程度とする。その隣接間隔は例えば０．５μｍ程度とする。
【０１９１】
次に、レジストパターンＲ８をマスクとして、例えば既存のエッチング技術を用いて、シリコン窒化膜１０１ｂとシリコン酸化膜１０１ａと半導体基板１１とを順次エッチングすることで、図３７（ａ）から図３８（ｂ）に示すように、上述したレジストパターンＲ８の開口形状と同じ開口形状のトレンチ５０２ａ及び５０２ｂを半導体基板１１に形成する。なお、トレンチ５０２ａは素子形成領域５０Ａの側面を半導体基板１１から電気的に分離するための素子分離絶縁膜５２ａが形成される溝であり、トレンチ５０２ｂは素子形成領域５０Ａにおける第１領域５０ａから櫛歯状に突出した第２領域５０ｂ間の分離絶縁膜５２ｂが形成される溝である。また、トレンチ５０２ａ及び５０２ｂの半導体基板１１表面からの深さを例えば２μｍとし、トレンチ５０２ｂのゲート長方向の長さを例えば４μｍとする。これにより、幅が１μｍ程度、長さが４μｍ程度、トレンチ１０２ａ及び１０２ｂ底部からの高さが２μｍ程度の櫛歯状に突出した第２領域５０ｂを有する素子形成領域５０Ａが形成される。シリコン酸化膜５０１ａ及び５０１ｂのエッチングには、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。さらに、半導体基板１１のエッチングには、例えばＣｌ2とＨＢｒ3とＯ2との混合ガスをエッチングガスとして用いた反応性ドライエッチングを適用することができる。この際のガス流量比は、例えばＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４とすることができる。
【０１９２】
このように素子形成領域５０Ａ側面にトレンチ５０２ａ及び５０２ｂを形成すると、上述したように、実施例４において説明した工程（図３０（ｂ）から図３２（ｃ）参照）を経ることで、トレンチ５０２ａ及び５０２ｂ内にそれぞれ素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂを形成する。
【０１９３】
次に、露出された半導体基板１１表面を、熱酸化することで、図３９（ａ）に示すように、膜厚が例えば２０ｎｍ程度のシリコン酸化膜５０６を露出した半導体基板１１表面、すなわち素子形成領域５０Ａ上面に形成する。このシリコン酸化膜５０６は、後工程において不純物を注入する際に素子形成領域５０Ａが受けるダメージを低減するための膜である。シリコン酸化膜５０６を形成する際の熱酸化では、加熱温度が例えば８５０℃とされ、加熱時間が例えば３０分とされる。
【０１９４】
次に、半導体基板１１上面全体に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、素子形成領域５０Ａにおける第１領域５０ａ上面の一部と第２領域５０ｂ上面とに開口を有するレジストパターンを形成する。すなわち、ソース領域５８ｓを形成する領域状に開口を有するレジストパターンを半導体基板１１上に形成する。続いて、例えばリンイオンなどのｎ型の導電性を有する不純物を、レジストパターンの開口からシリコン酸化膜５０６を介して素子形成領域５０Ａ上部の一部に注入する。この際、ドーズ量を例えば１×１０17／ｃｍ2程度とし、加速エネルギー例えば１０ＫｅＶ程度とする。続いて、レジストパターンを除去した後、半導体基板１１上面全体に、再度、所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、素子形成領域５０Ａにおける第１領域５０ａ上部の一部であって後工程においてゲート電極５５ａが形成される領域下と隣接しない領域に開口を有するレジストパターンを形成する。続いて、例えばヒ素イオンやボロンイオンなどのｐ型の導電性を有する不純物を、レジストパターンの開口からシリコン酸化膜５０６を介して第１領域５０ａ上部の一部に注入する。この際、ドーズ量を例えば１×１０17／ｃｍ2とし、加速エネルギーを例えば１０ＫｅＶとする。続いて、レジストパターンを除去した後、半導体基板１１を例えば９００℃程度に約３０分間加熱することで、以上のように注入したｐ型及びｎ型の不純物をそれぞれ熱拡散する。これにより、図３９（ｂ）に示すように、素子形成領域５０Ａの上部に、第１領域５０ａ上部の一部（第２領域５０ｂの付け根部分）と第２領域５０ｂ上部とにソース領域５８ｓが形成されると共に、第１領域５０ａ上部の一部にボディ引上げ領域５９が形成される。
【０１９５】
次に、半導体基板１１上面全体に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、素子形成領域５０Ａにおける第１領域５０ａ上の一部と、第２領域５０ｂ上と、隣り合う第２領域５０ｂの間及び先端とに一連の開口を有するレジストパターンＲ９を形成する。すなわち、後工程においてゲート絶縁膜５４ａ及び５４ｂ並びにゲート電極５５ａ及び５５ｂを形成する領域上に開口を有するレジストパターンＲ９を形成する。続いて、既存のエッチング技術にて、レジストパターンＲ９をマスクとして、シリコン酸化膜５０６と素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂとを順次エッチングすることで、図３９（ｃ）に示すように、素子形成領域５０Ａにおける第１領域５０ａ上面の一部及び第２領域上面を露出させると共に、第２領域５０ｂの側面を露出させるトレンチ５０２ｃを形成する。すなわち、素子形成領域５０Ａにおけるゲート電極５５ａが形成される領域（第１領域５０ａにおける第２領域５０ｂの付け根部分及び第２領域５０ｂ）上面を露出させると共に、第２領域５０ｂの側面及び先端に一連のトレンチ５０２ｃを形成する。シリコン酸化膜５０６、素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂのエッチングには、例えばＣＦ4とＣＨＦ3との混合ガスをエッチングガスとして用いたドライエッチングを適用することができる。この際のガス流量比は、例えばＣＦ4：ＣＨＦ3＝１：１０とすることができる。
【０１９６】
次に、レジストパターンＲ９を除去し、さらに半導体基板１１表面に残存するシリコン酸化膜５０６を除去した後、再度、半導体基板１１表面を熱酸化することで、図４０（ａ）に示すように、膜厚が例えば２０ｎｍ程度のゲート絶縁膜５４Ａ及び５４Ｂを、素子形成領域５０Ａ上面と、トレンチ５０２ｃ表面すなわち素子形成領域５０Ａにおける露出された側面に形成する。なお、このゲート絶縁膜５４Ａ及び５４Ｂは、シリコン酸化膜である。
【０１９７】
次に、ゲート絶縁膜５４Ａ上及び５４Ｂ上を含む半導体基板１１上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理を施すことで、第１領域５０ａ上の一部及び第２領域５０ｂ上と、トレンチ５０２ｃ上の一部とにレジストパターンＲ１０を形成する。すなわち、ゲート絶縁膜５４ａ及び５４ｂを形成する領域上を覆うレジストパターンＲ１０を形成する。続いて、既存のエッチング技術にて、レジストパターンＲ１０をマスクとして、ゲート絶縁膜５４Ａ及び５４Ｂをパターニングすることで、ゲート絶縁膜５４Ａ及び５４Ｂをパターニングする。これにより、図４０（ｂ）に示すように、素子形成領域５０Ａにおける第１領域５０ａ上の一部と第２領域５０ｂ上とにゲート絶縁膜５４ａが形成されると共に、トレンチ５０２ｃ内における素子形成領域５０Ａ側の側面、すなわち第２領域５０ｂ側面にゲート絶縁膜５４ｂが形成される。
【０１９８】
次に、半導体基板１１上面全体に、例えば既存のＣＶＤ法にて、リンなどのｎ型の導電性を有する不純物を含んだポリシリコンを例えば３μｍ程度堆積させることで、ゲート絶縁膜５４ａ上面からの膜厚が例えば３μｍ程度のポリシリコン膜を形成する。この際、トレンチ５０２ｃ内部にもポリシリコンが充填されることで、これにゲート電極５５ｂが形成される。続いて、ポリシリコン膜上に所定のレジスト液をスピン塗布し、これを既存の露光処理及び現像処理することで、ゲート絶縁膜５４ａ及び５４ｂ上にレジストパターンＲ１１を形成する。続いて、既存のエッチング技術にて、レジストパターンＲ１１をマスクとして、半導体基板１１上のポリシリコン膜をパターニングする。これにより、図４０（ｃ）に示すように、素子形成領域５０Ａにおける第１領域５０ａ上の一部及び第２領域５０ｂ上にゲート電極５５ａを形成すると共に、トレンチ５０２ｃ内にゲート電極５５ｂを形成する。なお、ポリシリコン膜の形成では、例えばＳｉＨ4とＰＨ3との混合ガスを使用する。この際のガス流量比は、例えばＳｉＨ4：ＰＨ3＝１０：１とすることができる。また、成膜条件は、チャンバ内圧力を０．６Ｔｏｒｒとし、ステージ温度を６２０℃とすることができる。また、ポリシリコン膜のエッチングは、シリコン酸化膜との選択比が十分に取れる条件を適用することが好ましい。この条件を満足するエッチングには、例えばＣｌ2とＨＢｒ3とＯ2との混合ガスがエッチングガスとして用いられたドライエッチングなどが存在する。なおこの際のガス流量比は、例えばＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４とすることができる。
【０１９９】
その後、実施例１と同様の工程（図１２（ｃ）から図１３（ｂ）参照）を経ることで、図３３から図３６に示すような、本実施例による半導体装置５００が製造される。
【０２００】
・作用効果
以上で説明したように、本実施例による半導体装置５００は、第１領域５０ａと、上方から見て第１領域５０ａから櫛歯状に突出した複数の第２領域５０ｂとを含む第１導電型（例えばｐ型）の素子形成領域５０Ａを備えた半導体基板１１と、素子形成領域５０Ａの側面全体に形成され、素子形成領域５０Ａ側面と半導体基板１１との間を絶縁することで素子形成領域５０Ａ側面を半導体基板１１から電気的に分離する素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂと、素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂとで囲まれた素子形成領域５０Ａの下面全体に形成され、素子形成領域５０Ａ下面と半導体基板１１との間を接合分離することで素子形成領域５０Ａ下面を半導体基板１１から電気的に分離する第２導電型（例えばｎ型）のドレイン領域５８ｄ（不純物埋込み層５２ｃ）と、複数の第２領域５０ｂそれぞれを第１領域５０ａと連続しない３方の側面及び上面から包むように、第１領域５０ａ上の一部と、第２領域５０ｂ上と、隣り合う第２領域５０ｂの間及び先端とに一連に形成されたゲート電極５５ａ及び５５ｂと、第１領域５０ａ上部の一部から第２領域５０ｂ上部にかけて形成された第２導電型（例えばｎ型）のソース領域１８ｓと、第１領域５０ａ上部におけるソース領域５８ｓと隣接する領域であって、ゲート電極５５ａ下以外の領域に形成された第１導電型（例えばｐ型）のボディ引上げ領域５９（高濃度領域とも言う）と、素子形成領域５０Ａにおけるソース領域５８ｓとドレイン領域５８ｄとの間に形成された第１導電型（例えばｐ型）のｐ型ボディ領域５７（ウエル領域とも言う）とを有して構成される。
【０２０１】
また、本実施例による半導体装置５００の製造方法は、第１領域５０ａと、上方から見て第１領域５０ａから櫛歯状に突出した複数の第２領域５０ｂとを含む第１導電型（例えばｐ型）の素子形成領域５０Ａを備えた半導体基板１１を準備し、素子形成領域５０Ａの側面全体にトレンチ５０２ａ及び５０２ｂ（これらを第１トレンチとする）を形成し、素子形成領域５０Ａよりも高い不純物濃度となるように第１トレンチ５０２ａ及び５０２ｂ底面に第２導電型（例えばｎ型）の不純物を注入して拡散することで、素子形成領域５０Ａの下面と半導体基板１１との間を接合分離するドレイン領域５８ｄ（不純物埋込み層５２ｃ）を素子形成領域５０Ａ下全体に形成し、第１トレンチ５０２ａを素子分離絶縁膜５２ａで埋めると共に第１トレンチ５０２ｂを分離絶縁膜５２ｂで埋め、第１領域５０ａ上部の一部と第２領域５０ｂ上部とに第２導電型（例えばｎ型）の不純物を注入して拡散することで、ソース領域５８ｓを形成し、第１領域５０ａ上部であってソース領域５８ｓと隣接する領域に第１導電型（例えばｐ型）の不純物を注入して拡散することでボディ引上げ領域５９（高濃度領域とも言う）を形成し、隣り合う第２領域５０ｂの間及び先端に一連のトレンチ５０２ｃ（これを第２トレンチとする）を形成し、複数の第２領域５０ｂそれぞれを第１領域５０ａと連続しない３方の側面及び上面から包むように、第１領域５０ａ上の一部と第２領域５０ｂ上と第２トレンチ５０２ｃ内とに一連のゲート電極５５ａ及び５５ｂを形成する。
【０２０２】
このように、半導体基板１１における一部の領域である素子形成領域５０Ａの側面と半導体基板１１との間に絶縁性の素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂを形成することで、素子形成領域５０Ａ側面を半導体基板１１から絶縁分離することができる。また、素子形成領域５０Ａ底面全体に素子形成領域５０Ａの導電型（例えばｐ型）と反対の導電型（例えばｎ型）を有するドレイン領域５８ｄ（不純物埋込み層５２ｃ）を形成することで、素子形成領域５０Ａ底面全体を半導体基板１１から接合分離することができる。したがって、本実施例によれば、素子形成領域５０Ａを素子分離絶縁膜５２ａ及び分離絶縁膜５２ｂ並びにドレイン領域５８ｄ（不純物埋込み層５２ｃ）により半導体基板１１から電気的に分離することができる。このように、素子形成領域５０Ａをドレイン領域５８ｄを含む不純物埋込み層５２ｃを用いて半導体基板１１から電気的に分離した構成とすることで、ＳＯＩ基板を用いて作成した半導体装置と同様に、素子形成領域５０Ａに形成した半導体素子を電気的な干渉を考慮する必要がない構造とすることができる。これにより、リーク電流の低減や半導体素子間の電気的な干渉などを低減することが可能となる。また、この素子形成領域５０Ａにおける櫛歯状に突出した第２領域５０ｂの上面だけでなく、櫛歯状に突出した第２領域５０ｂの間及び先に形成したトレンチ５０２ｃ内、すなわち櫛歯状に突出した第２領域５０ｂの側面にもゲート電極５５ｂを形成することで、ゲート電極５５ａ及び５５ｂに所定のバイアス電圧が印加された際に、素子形成領域５０Ａの上部に加えて側部も駆動されるように構成することが可能となる。これにより、駆動領域をチップ搭載面積に関係なく大きくすることが可能となり、結果、素子形成領域５０Ａの縮小及び駆動能力の向上を実現することが可能となる。さらに、本実施例では、半導体基板１１に例えばバルク基板などを用いることが可能であるため、例えばＳＯＩ基板におけるシリコン薄膜の厚さなどに制限されることなく、素子形成領域５０Ａのゲート長方向と平行な側面に形成するゲート電極５５ｂの縦方向（深さ方向）の幅を設定することが可能である。さらにまた、本実施例では、素子形成領域５０Ａ下面を半導体基板から電気的に分離するための不純物埋込み層５２ｃをドレイン領域５８ｄとして使用し、素子形成領域５０Ａの上部にソース領域５８ｓを形成しているため、チャネルが縦方向に形成される半導体装置５００を実現することができる。
【０２０３】
また、本実施例では、トレンチ５０２ａ及び５０２ｂに不純物埋込み層５２ｃ（ドレイン領域５８ｄを含む）を形成しているため、半導体素子のゲート長をトレンチ５０２ａ及び５０２ｂの深さで決定することができる。また、本実施例では、素子形成領域５０Ａのトレンチ５０２ａ及び５０２ｂの底面からの高さを低くすることにより、これに形成した半導体素子の電流量を増やすことができる。この結果、単位面積あたりの駆動力を向上することが可能となる。
【０２０４】
なお、上記実施例１から実施例５は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【０２０５】
【図１】本発明の実施例１による半導体装置１００の概略構成を示す上視図である。
【図２】図１におけるＡ−Ａ’断面図である。
【図３】図１におけるＢ−Ｂ’断面図である。
【図４】図１におけるＣ−Ｃ’断面図である。
【図５】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（１）。
【図６】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（２）。
【図７】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（３）。
【図８】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（４）。
【図９】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（５）。
【図１０】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（６）。
【図１１】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（７）。
【図１２】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（８）。
【図１３】本発明の実施例１による半導体装置１００の製造方法を示すプロセス図である（９）。
【図１４】本発明の実施例２による半導体装置２００の概略構成を示す上視図である。
【図１５】図１３におけるＤ−Ｄ’断面図である。
【図１６】本発明の実施例２による半導体装置２００の製造方法を示すプロセス図である（１）。
【図１７】本発明の実施例２による半導体装置２００の製造方法を示すプロセス図である（２）。
【図１８】本発明の実施例３による半導体装置３００の概略構成を示す上視図である。
【図１９】本発明の実施例３による半導体装置３００の製造方法を示すプロセス図である（１）。
【図２０】本発明の実施例３による半導体装置３００の製造方法を示すプロセス図である（２）。
【図２１】本発明の実施例３による半導体装置３００の製造方法を示すプロセス図である（３）。
【図２２】本発明の実施例３による半導体装置３００の製造方法を示すプロセス図である（４）。
【図２３】本発明の実施例３による半導体装置３００の製造方法を示すプロセス図である（５）。
【図２４】本発明の実施例３による半導体装置３００の製造方法を示すプロセス図である（６）。
【図２５】本発明の実施例４による半導体装置４００の概略構成を示す上視図である。
【図２６】図２４におけるＥ−Ｅ’断面図である。
【図２７】図２４におけるＦ−Ｆ’断面図である。
【図２８】図２４におけるＧ−Ｇ’断面図である。
【図２９】本発明の実施例４による半導体装置４００の製造方法を示すプロセス図である（１）。
【図３０】本発明の実施例４による半導体装置４００の製造方法を示すプロセス図である（２）。
【図３１】本発明の実施例４による半導体装置４００の製造方法を示すプロセス図である（３）。
【図３２】本発明の実施例４による半導体装置４００の製造方法を示すプロセス図である（４）。
【図３３】本発明の実施例５による半導体装置５００の概略構成を示す上視図である。
【図３４】図３２におけるＨ−Ｈ’断面図である。
【図３５】図３２におけるＪ−Ｊ’断面図である。
【図３６】図３２におけるＫ−Ｋ’断面図である。
【図３７】本発明の実施例５による半導体装置５００の製造方法を示すプロセス図である（１）。
【図３８】本発明の実施例５による半導体装置５００の製造方法を示すプロセス図である（２）。
【図３９】本発明の実施例５による半導体装置５００の製造方法を示すプロセス図である（３）。
【図４０】本発明の実施例５による半導体装置５００の製造方法を示すプロセス図である（４）。
【符号の説明】
【０２０６】
１００、２００、３００、４００、５００  半導体装置
１０Ａ  素子形成領域
１０ａ  島状領域
１０Ｂ、２０Ｂ、３０Ｂ  部分ＳＯＩ構造
１０−１、５０ａ  第１領域
１０−２、５０ｂ  第２領域
１０−３  第３領域
１１  半導体基板
１２ａ、３２ａ、３２ｂ、５２ａ  素子分離絶縁膜
１２ｂ、５２ｂ  分離絶縁膜
１２ｃ、２２ｃ、３２ｃ  埋込み絶縁膜
１２Ｂ、１２Ｃ、２２Ｃ、３２Ａ、３２Ｂ  シリコン酸化膜
１４Ａ、１４ａ、１４ｂ、５４Ａ、５４Ｂ、５４ａ、５４ｂ  ゲート絶縁膜
１５Ａ  ポリシリコン膜
１５ａ、１５ｂ、５５ａ、５５ｂ  ゲート電極
１５ｃ、１８ａ  シリサイド膜
１７  ｐ型ボディ領域
１７ｗ、５７  ｎウエル領域
１８ｄ、５８ｄ  ドレイン領域
１８ｓ、５８ｓ  ソース領域
１９、５９  ボディ引上げ領域
２１  層間絶縁膜
２２、６２  コンタクト内配線
２３、２４  メタル配線
４０Ｂ、５０Ｂ  接合分離構造
４２Ａ、４２Ｂ  拡散領域
４２ｃ  不純物埋込み層
１０１ａ、１０３、１０３ａ、１０４ａ、１０６、４０１ａ、４０１ｂ、４０４ａ、４０４Ｂ、４０５、５０１ａ、５０１ｂ、５０６  シリコン酸化膜
１０１ｂ、１０４Ｂ  シリコン窒化膜
１０２ａ、１０２ｂ、１０２ｃ、３０２ａ、３０２ｂ、５０２ａ、５０２ｂ、５０２ｃ  トレンチ
１０３ｂ  ガラス酸化膜
１０４ｂ、４０４ｂ  サイドウォール
１０５、２０５、３０５  キャビティ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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