(57)【要約】      （修正有）【課題】メモリコントローラ側からOCDインピーダンス調整機能を用いたDDR2メモリの出力バッファのインピーダンス調整を行う。【解決手段】入力信号を共通に受け、インピーダンスが可変自在な、プルアップ及びプルダウン用の第１の出力バッファ（P1、N1）と第２のバッファ（P2、N2）を備え、第１及び第２のバッファから出力される第１及び第２の信号をそれぞれ受ける第１及び第２の端子（DQS、DQSB）と、第１の端子と前記第２の端子の間に直列に接続された第１及び第２のスイッチ（SW1、SW2）と、第１、第２のスイッチの接続点D１の電圧と基準電圧VREFとを比較する比較器１２と、比較器からの比較結果を受け、第１及び／又は第２のバッファのインピーダンスを可変に設定する制御を行うとともに、前記第１および第２のスイッチ（SW1、SW2）のオン・オフ制御を行う制御回路１１を備える。【選択図】            図１
2007036546.tif 000002
【特許請求の範囲】
【請求項１】
出力対より差動形式の信号を出力し、インピーダンスが可変に設定される出力バッファを備えた半導体装置のインピーダンス調整時、差動形式の出力を受ける２つの端子を短絡させ、短絡点の電位を基準電圧と比較器で比較し前記比較結果に基づき前記出力バッファのインピーダンスを可変させる制御を行う回路を備えている、ことを特徴とするインピーダンス調整回路。
【請求項２】
インピーダンスが可変に制御される第１及び第２の出力バッファを備えた半導体装置のインピーダンスを調整する回路であって、
前記第１及び第２の出力バッファの出力にそれぞれ接続される第１及び第２の端子と、
前記第１及び第２の端子の間に直列に接続された第１及び第２のスイッチと、
前記第１のスイッチと前記第２のスイッチの接続点の電圧と、入力される基準電圧とを比較する比較器と、
前記第１及び第２のスイッチのオン・オフを制御し、前記比較器からの比較結果を受け、前記第１及び／又は第２のバッファのインピーダンスを可変に設定する制御を行う制御回路と、
を備えている、ことを特徴とするインピーダンス調整回路。
【請求項３】
前記制御回路は、インピーダンス調整時に、前記第１および第２のスイッチをオンとする、ことを特徴とする請求項２記載のインピーダンス調整回路。
【請求項４】
前記第１及び第２の出力バッファから前記第１及び第２の信号が互いに逆相で出力される、ことを特徴とする請求項２記載のインピーダンス調整回路。
【請求項５】
前記半導体装置が、OCD（Off-Chip  Driver）インピーダンス調整機能を具備し、OCDインピーダンス調整モードを用いて、前記第１及び第２の出力バッファのインピーダンスの測定及び調整が行われる、ことを特徴とする請求項２記載のインピーダンス調整回路。
【請求項６】
前記半導体装置が、前記第１及び第２の出力バッファから前記第１及び第２の信号が、パッケージ、システムボード及びメモリモジュールの少なくとも１つを介して前記第１及び第２の端子に接続されるメモリである、ことを特徴とする請求項５記載のインピーダンス調整回路。
【請求項７】
前記インピーダンス調整回路は、メモリコントローラに含まれる、ことを特徴とする請求項６記載のインピーダンス調整回路。
【請求項８】
前記第１の出力バッファは、第１及び第２の電源間に直列に接続され、第１の入力信号を共通に受け、前記第１の端子に出力が接続され、インピーダンスが可変に制御される、第１のプルアップバッファと第１のプルダウンバッファを備え、
前記第２の出力バッファは、前記第１及び第２の電源間に直列に接続され、第２の入力信号を共通に受け、前記第２の端子に出力が接続され、インピーダンスが可変に制御される、第２のプルアップバッファと第２のプルダウンバッファを備えている、ことを特徴とする請求項２記載のインピーダンス調整回路。
【請求項９】
前記第１及び第２の出力バッファから出力される前記第１および第２の信号は、OCDインピーダンス調整のドライブモードエントリした前記メモリから、差動形式で出力される、相補のデータ制御信号DQS、DQSBである、ことを特徴とする請求項５記載のインピーダンス調整回路。
【請求項１０】
前記第１及び第２の出力バッファから出力される前記第１および第２の信号は、それぞれ、OCDインピーダンス調整モードにエントリした前記メモリから出力されるデータ信号DQと、データ制御信号DQSの相補信号DQSBである、ことを特徴とする請求項５記載のインピーダンス調整回路。
【請求項１１】
前記第１の出力バッファの出力端と前記第１の端子間、前記第２の出力バッファの出力端と前記第２の端子間とは、電気的に等長とされる、ことを特徴とする請求項２記載のインピーダンス調整回路。
【請求項１２】
前記基準電圧が可変制御される、ことを特徴とする請求項２記載のインピーダンス調整回路。
【請求項１３】
請求項１乃至１２のいずれか一に記載のインピーダンス調整回路と、前記半導体装置と、を備えたシステム。
【請求項１４】
出力対より差動形式の信号を出力し、インピーダンスが可変に設定される出力バッファを備えた半導体装置のインピーダンス調整方法であって、
インピーダンス調整時、前記出力バッファより差動形式で出力される信号を受ける２つの端子を短絡させ、
短絡点の電位を基準電圧と比較し、
前記比較結果に基づき、前記出力バッファのインピーダンスを可変させる制御を行う、  上記各工程を含む、ことを特徴とするインピーダンス調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス調整回路と方法に関する。
【背景技術】
【０００２】
本発明は、メモリインターフェースにおけるＯＣＤ（Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅｒ）インピーダンス調整機能を有するＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）２メモリ側の出力バッファのインピーダンス調整等に用いて好適とされる。以下、本発明の背景技術について説明しておく。
【０００３】
ＯＣＤインピーダンス調整の従来手法として、ＤＤＲ２メモリに接続するメモリコントローラ側の出力バッファのインピーダンス調整について以下に説明する。メモリコントローラ側の出力バッファの場合は、パッケージ（ＰＫＧ）／システムボード／ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）上の直列抵抗の影響がないため、インピーダンスの調整は、比較的容易に出来る。以下では、図１１に示す様に、メモリコントローラ１０内の出力バッファＡのインピーダンス調整方法について説明する。図１２（ａ）乃至図１２（ｃ）は、図１１の出力バッファＡのインピーダンス調整を説明するための図である。
【０００４】
インピーダンス回路は、図１２（ａ）に示すように、出力バッファＡの出力である接点１０１と電源ＶＣＣの間に、スイッチＳＷ１１を介して抵抗Ｒ１１が挿入される。スイッチＳＷ１１と抵抗Ｒ１１の抵抗値を足した値が、ＮｃｈＭＯＳトランジスタよりなるプルダウンバッファＮ１１のインピーダンス調整後の値となる。同じく、接点１０１とＧＮＤの間にスイッチＳＷ１２を介して抵抗Ｒ１２が挿入される。スイッチＳＷ１２と抵抗Ｒ１２の抵抗値を足した値が、ＰｃｈＭＯＳトランジスタよりなるプルアップバッファＰ１１のインピーダンス調整後の値となる。また、接点１０１の電圧は、リファレンス電圧ＶＲＥＦとともにインピーダンス制御回路１０２に入力され、比較される。比較結果により、プルアップバッファ、プルダウンバッファのバッファサイズを増減させるための制御信号Ｓ２１を出力バッファＡに入力し、フィードバック制御している。
【０００５】
図１２（ｂ）に示すように、プルアップバッファＰ１１のインピーダンス調整時には、ＮｃｈＭＯＳトランジスタＮ１１およびスイッチＳＷ１１をオフし、ＰｃｈＭＯＳトランジスタＰ１１およびスイッチＳＷ１２をオンにする。
【０００６】
接点１０１の電圧がリファレンス電圧（基準電圧）ＶＲＥＦより高い場合には、プルアップバッファＰ１１のインピーダンスを大きくするために、バッファサイズを小さくするように調整する。また、接点１０１の電圧が、リファレンス電圧ＶＲＥＦより低い場合は、プルアップバッファＰ１１のインピーダンスを小さくするために、バッファサイズを大きくするように調整する。
【０００７】
一方、図１２（ｃ）に示すように、プルダウンバッファＮ１１のインピーダンス調整時には、プルアップバッファＰ１１およびスイッチＳＷ１２をオフし、プルダウンバッファＮ１１およびスイッチＳＷ１１をオンにする。接点１０１の電圧がリファレンス電圧ＶＲＥＦよりも高い場合は、プルダウンバッファＮ１１のインピーダンスを小さくするために、バッファサイズを大きくするように調整する。
【０００８】
また、接点１０１の電圧がリファレンス電圧ＶＲＥＦより低い場合には、プルダウンバッファＮ１１のインピーダンスを大きくするために、バッファサイズを小さくする様に調整する。
【０００９】
これらの一連の動作を、接点１０１の電圧とリファレンスＶＲＥＦが同じになるまで、繰り返すことで、プルアップバッファＰ１１とプルダウンバッファＮ１１のインピーダンスの調整を行う。
【００１０】
なお、プルアップバッファＰ１１およびプルダウンバッファＮ１１は、バッファサイズが増減可能なように、任意のサイズのＰｃｈＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタが複数並列に接続された構成になっている。制御信号Ｓ２１により、接続されるトランジスタの個数が制御される。プルアップバッファＰ１１を構成するＰｃｈＭＯＳトランジスタのチャネル抵抗は、Ｗ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）の逆数に比例し、Ｗを大とすると（したがってバッファサイズを大、例えばプルアップバッファＰ１１を構成するＰｃｈＭＯＳトランジスタの並列接続数を増やす）、プルアップバッファＰ１１のインピーダンスが減少し、Ｗを小とすると（バッファサイズを小、例えばプルアップバッファＰ１１を構成するＮｃｈＭＯＳトランジスタの並列接続数を減らす）、プルアップバッファＰ１１のインピーダンスは増大する。プルダウンバッファＮ１１を構成するＮｃｈＭＯＳトランジスタのチャネル抵抗は、Ｗ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）の逆数に比例し、Ｗを大とすると（バッファサイズを大、例えばプルダウンバッファＮ１１を構成するＰｃｈＭＯＳトランジスタの並列接続数を増やす）、プルダウンバッファＮ１１のインピーダンスが減少し、Ｗを小とすると（バッファサイズを小、プルダウンバッファＮ１１を構成するＰｃｈＭＯＳトランジスタの並列接続数を減らす）、プルダウンバッファＮ１１のインピーダンスは増大する。
【００１１】
ＤＤＲ２メモリにおいては、外部からのコマンド入力により、ＯＣＤインピーダンス調整モードにエントリーすることで、ＤＤＲ２メモリの出力バッファのインピーダンスを調整する機能（「ＯＣＤインピーダンス調整機能」という）を有している。例えばＤＤＲ２  ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）において、ＯＣＤの各モードは、拡張モードレジスタ（１）（ＥＭＲＳ（１））にアドレス信号の所定ビット（例えばＡ７、Ａ８、Ａ９）を用いて設定される。ドライブ（１）モードでは、出力信号（ＤＱ、ＤＱＳ，ＤＱＳＢ）の出力レベルは既定の状態となり、メモリコントローラ等の外部デバイスは出力信号（ＤＱ、ＤＱＳ，ＤＱＳＢ）の電圧レベル（ＤＱ、ＤＱＳはＨｉｇｈ、ＤＱＳＢはＬｏｗ）を測定しプルアップ抵抗の値が目標値となっているか調べる。ドライブ（０）モードでは、出力信号（ＤＱ、ＤＱＳ、ＤＱＳＢ）の出力レベルは既定の状態となり、メモリコントローラ等の外部デバイスは出力信号（ＤＱ、ＤＱＳ，ＤＱＳＢ）の電圧レベル（ＤＱ、ＤＱＳはＬｏｗ、ＤＱＳＢはＨｉｇｈ）を測定しプルダウン抵抗の値が目標値となっているか調べる。調整モードは、出力バッファ（出力ドライバ）のインピーダンスを調整するモードである。例えば出力バッファのインピーダンスは、１６段階に分けて調整可能とされ、出力信号（ＤＱ、ＤＱＳ、ＤＱＳＢ）のプルアップ抵抗とプルダウン抵抗が等しくなるように調整が行われる。ＯＣＤキャリブレーションモード解除は、ＯＣＤキャリブレーションモードを解除する。ＯＣＤキャリブレーションデフォルト（出力ドライバのインピーダンスをデフォルト値に設定）等に設定される。なお、インピーダンスの測定、比較は、ＤＤＲ２  ＳＤＲＡＭにはなくメモリコントローラ等の外部デバイスで行う。ドライブ（１）モードに設定してプルアップ抵抗の測定を行い、調整が必要な場合、ＯＣＤキャリブレーションモード解除を行い、調整モードを設定し、プルアップ抵抗値（ドライバのインピーダンス）の調整を行いＯＣＤキャリブレーションモード解除を行う。プルダウン抵抗についても同様に測定・調整が行われる（非特許文献１参照）。
【００１２】
ＯＣＤインピーダンス調整機能を用いたＤＤＲ２メモリ（ＤＩＭＭ）側の出力バッファのインピーダンス調整を行う場合、インピーダンス制御回路を、メモリコントローラ内に挿入する必要がある。
【００１３】
しかしながら、メモリコントローラとＤＤＲ２メモリとの間には、パッケージ（ＰＫＧ）、システムボード、およびＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）上の寄生抵抗も含めた直列抵抗成分が存在する。
【００１４】
これらの直列抵抗成分は、チップセットおよびメモリベンダーにより異なるため、設計段階で特定することは、困難である。
【００１５】
従って、直列抵抗成分による出力バッファのインピーダンスのオフセット分を排除することが出来ないため、有効なインピーダンス調整方法がない、というのが現状である。
【００１６】
ＤＤＲ２メモリ（ＤＩＭＭ）側のプルアップ出力バッファとプルダウン出力バッファのインピーダンスが異なる場合、出力信号の立ち上がり／立ち下がりのスルーレート（Ｓｌｅｗ  ｒａｔｅ）が違ってくる。
【００１７】
この影響として、ＤＤＲ２メモリの特徴である、データ制御用の差動ストローブ信号（ＤＱＳ、ＤＱＳＢ）のクロスポイントの電圧が、リファレンス電圧ＶＲＥＦ（０．５＊ＶＣＣ）から、ずれてしまうという問題がある。
【００１８】
メモリコントローラ内では、電源ノイズの影響を低減するため、一般に、ＤＤＲ２メモリからの出力信号をリファレンス電圧ＶＲＥＦを用いた差動アンプで信号増幅（差動増幅）が行われる。しかし、前述のように、信号ＤＱＳ、ＤＱＳＢのクロスポイントの電圧が、リファレンス電圧ＶＲＥＦからズレると、メモリコントローラ内では、このずれは、ジッターとして見え、特性に、悪影響を与えてしまう。
【００１９】
そして、ＤＤＲ２メモリは、動作周波数４００Ｍｂｐｓ（１クロック周期ｔＣＫ＝５ｎｓｅｃ）以上の高速動作をターゲットにしているため、内部のジッター成分を抑えることは、極めて重要な課題となって来ている。
【００２０】
【特許文献１】特開平１１−１７７３８０号公報
【非特許文献１】テクニカルノート  DDR2 SDRAMの新機能  Off-Chip  Driver(OCD) January  2005  Document No. J0594E10(Ver.1.0) ＜インターネット：URL  ”http://www.elpida.com">
【発明の開示】
【発明が解決しようとする課題】
【００２１】
このように、メモリコントローラ側からＯＣＤインピーダンス調整機能を用いたＤＤＲ２メモリの出力バッファのインピーダンス調整としては、有効な手段がない。
【００２２】
図１１のＤＤＲ２メモリ２０の出力バッファＤのインピーダンス調整を実施しようとした場合、パッケージ／システムボード／ＤＩＭＭ上の直列抵抗成分が介在してくるため、絶対値でのインピーダンス調整を非常に困難なものにしている、という課題がある。
【００２３】
ＤＤＲ２メモリの出力バッファのインピーダンス調整が出来ないと、ＤＤＲ２メモリからメモリコントローラへ出力されるデータ制御用差動ストローブ信号（ＤＱＳ、ＤＱＳＢ）を出力するプルアップバッファとプルダウンバッファのインピーダンスのアンバランスがメモリコントローラ内でジッターとして見え、特性に悪影響を与えてしまう、という課題がある。
【課題を解決するための手段】
【００２４】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。  
【００２５】
本発明の１つのアスペクト（側面）に係る回路は、出力対より差動形式の信号を出力する出力バッファのインピーダンス調整時、差動形式の出力を受ける２つの端子を短絡させ、短絡点の電位を基準電圧と比較器で比較し前記比較結果に基づき前記出力バッファのインピーダンスを可変させる制御を行う回路を備えている。より詳細には、インピーダンスが可変制御される、プルアップ及びプルダウン用の第１及び第２の出力バッファを備えた半導体装置のインピーダンス調整回路であって、前記第１及び第２の出力バッファから出力される第１及び第２の信号をそれぞれ受ける第１及び第２の端子と、前記第１の端子と前記第２の端子の間に直列に接続された第１及び第２のスイッチと、前記第１、第２のスイッチの接続点の電圧と、基準電圧とを比較する比較器と、前記比較器からの比較結果を受け、前記第１及び／又は第２のバッファのインピーダンスを可変に設定する制御を行うとともに、前記第１および第２のスイッチのオン・オフ制御を行う制御回路を備えている。
【００２６】
本発明において、前記制御回路は、インピーダンス調整時に、前記第１および第２のスイッチをオンとする。
【００２７】
本発明において、前記第１及び第２の出力バッファから前記第１及び第２の信号が互いに逆相で出力される。
【００２８】
本発明において、前記半導体装置が、ＯＣＤ（Off-Chip  Driver）インピーダンス調整機能を具備し、ＯＣＤインピーダンス調整モードを用いて、前記第１及び第２の出力バッファのインピーダンスの測定及び調整が行われる。
【００２９】
本発明において、前記半導体装置が、前記第１及び第２の出力バッファから前記第１及び第２の信号が、パッケージ、システムボード及びメモリモジュールの少なくとも１つを介して前記第１及び第２の端子に接続されるメモリである。
【００３０】
本発明において、前記インピーダンス調整回路は、メモリコントローラに含まれる。
【００３１】
本発明において、前記第１の出力バッファは、第１及び第２の電源間に直列に接続され、第１の入力信号を共通に受け、前記第１の端子に出力が接続され、インピーダンスが可変に制御される、第１のプルアップバッファと第１のプルダウンバッファを備え、前記第２の出力バッファは、前記第１及び第２の電源間に直列に接続され、第２の入力信号を共通に受け、前記第２の端子に出力が接続され、インピーダンスが可変に制御される、第２のプルアップバッファと第２のプルダウンバッファを備えている。
【００３２】
本発明の他のアスペクトに係る方法は、出力対より差動形式の信号を出力し、インピーダンスが可変に設定される出力バッファを備えた半導体装置のインピーダンス調整方法であって、インピーダンス調整時、前記出力バッファより差動形式で出力される信号を受ける２つの端子を短絡させ、短絡点の電位を基準電圧と比較し、前記比較結果に基づき、前記出力バッファのインピーダンスを可変させる制御を行う、上記各工程を含む、ことを特徴とする。
【発明の効果】
【００３３】
本発明によれば、メモリコントローラ側からのＤＤＲ２メモリ等の出力バッファのインピーダンス調整を容易化している。
【発明を実施するための最良の形態】
【００３４】
本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。ＤＤＲ２メモリのＯＣＤインピーダンス調整機能を利用し、ＤＤＲ２メモリ側からのデータ制御用差動ストローブ信号（ＤＱＳ、ＤＱＳＢ）のような相補の出力信号を用いてプルアップ出力バッファとプルダウン出力バッファのインピーダンスを比較することにより、相対的にインピーダンスの調整を行う。相対的にインピーダンスの調整を行うので、パッケージ／システムボード／ＤＩＭＭ上の直列抵抗成分は相殺されるため影響を受けない。
【００３５】
データ信号（ＤＱ）やデータ制御用差動ストローブ信号（ＤＱＳ、ＤＱＳＢ）等のシステムの動作スピードを決定する重要な信号は、一般に、遅延が同じになるように、パッケージ／システムボード／ＤＩＭＭ上で等長配線が施される。以下実施例に即して説明する。
【実施例】
【００３６】
図１は、本発明の一実施例の構成を示す図である。図１に示すように、ＤＱＳ端子からメモリコントローラ１０内に引き込まれた接点Ｂ１と接点Ｄ１の間に接続されたＮｃｈＭＯＳトランジスタよりなるスイッチＳＷ１と、ＤＱＳＢ端子からメモリコントローラ１０内に引き込まれた接点Ｃ１と、接点Ｄ１の間に接続されたＮｃｈＭＯＳトランジスタよりなるスイッチＳＷ２と、リファレンス電圧ＶＲＥＦ（０．５＊ＶＣＣ）と接点Ｄ１に入力端が接続され電圧比較する比較器１２と、比較器１２での比較結果信号Ｓ４を入力し、スイッチＳＷ１、ＳＷ２のオン・オフを制御する信号Ｓ３を出力し、ＤＤＲ２メモリの出力バッファのバッファサイズ調整を行う主インピーダンス調整回路１１を備えている。
【００３７】
図１に示すように、ＤＤＲ２メモリ（パッケージ／システムボード／ＤＩＭＭ）からのＤＱＳ出力がＨｉｇｈレベル、ＤＱＳＢ出力がＬｏｗレベルの場合を例にとって説明する。この場合、ＤＤＲ２メモリの図示されない拡張モードレジスタ（ＥＭＲＳ）（１）には、ＯＣＤインピーダンス測定モードのドライブ（１）モードに設定され、ＤＱ、ＤＱＳがＨｉｇｈレベル、ＤＱＳＢ出力がＬｏｗレベルとされ、この状態は、ＯＣＤキャリブレーション解除が入力されるまで保持される。なお、ドライブ（０）モードに設定されると、ＤＱ、ＤＱＳがＬｏｗレベル、ＤＱＳＢ出力がＨｉｇｈレベルとされ、この状態は、ＯＣＤキャリブレーション解除が入力されるまで保持される。
【００３８】
ＤＤＲ２メモリのＯＣＤインピーダンス調整モードにエントリーすると、主インピーダンス制御回路１１からの信号Ｓ３がＨｉｇｈレベルとなり、スイッチＳＷ１とスイッチＳＷ２がオンとなる。
【００３９】
データ信号ＤＱやデータストローブ信号ＤＱＳ／ＤＱＳＢのようなデータ系信号は、ＰＫＧ／システムボード／ＤＩＭＭ２０上の配線は等長配線とすることが一般的である。従って、プルアップバッファＰ１を構成するＰｃｈＭＯＳトランジスタのドレインと、メモリコントローラ１０のＤＱＳ端子間の直列抵抗Ｒ１と、プルダウンバッファＮ２のＮｃｈＭＯＳトランジスタのドレインと、メモリコントローラ１０のＤＱＳＢ端子間の直列抵抗Ｒ２は同等である。なお、図１では、プルダウンバッファＮ１、プルアップバッファＰ２はオフ状態とされる。
【００４０】
接点Ｄ１の電圧は、プルアップバッファＰ１のインピーダンスＺｐ１と、プルダウンバッファＮ２のインピーダンスＺｎ２が同じであれば、０．５＊ＶＣＣとなる。
【００４１】
プルアップバッファＰ１のインピーダンスＺｐ１と、プルダウンバッファＮ２のインピーダンスＺｎ２のインピーダンスが異なる場合、接点Ｄ１の電圧は０．５＊ＶＣＣとならず、接点Ｄの電圧はＰ１とＮ２のインピーダンスの関係から、以下の３通りの値を取り得る。
【００４２】
プルアップバッファＰ１のインピーダンスＺｐ１＝プルダウンバッファＮ２のインピーダンスＺｎ２の場合、
接点Ｄ１の電圧＝０．５＊ＶＣＣ
【００４３】
プルアップバッファＰ１のインピーダンスＺｐ１＞プルダウンバッファＮ２のインピーダンスＺｎ２の場合、
接点Ｄ１の電圧＜０．５＊ＶＣＣ
【００４４】
プルアップバッファＰ１のインピーダンスＺｐ１＜プルダウンバッファＮ２のインピーダンスＺｎ２の場合、
接点Ｄ１の電圧＞０．５＊ＶＣＣ
【００４５】
図６乃至図８は、図１のスイッチＳＷ１およびスイッチＳＷ２をオフとした場合（通常動作時）の接点Ｂ１および接点Ｃ１の波形を説明する図である。図６乃至図８において、Ｚｐ１はプルアップバッファＰ１のインピーダンス、Ｚｎ２はプルダウンバッファのインピーダンスである。
【００４６】
図６に示すように、Ｚｐ１＝Ｚｎ２の場合、立ち上がり／立ち下がりのスルーレートは同じになり、接点Ｂ１の波形と接点Ｃ１の波形がクロスする電圧Ｖｃｒｏｓｓは０．５＊ＶＣＣとなる。
【００４７】
図７に示すように、Ｚｐ１＞Ｚｎ２の場合、ＤＱＳの立ち上がりのＳｌｅｗ  ＲａｔｅがＤＱＳＢの立下りのスルーレートに比べ遅くなるため（接点Ｂ１の波形の立上り時間ｔＴ３が、接点Ｃ１の立ち下り時間ｔＴ４より遅くなる）、接点Ｂ１の波形と接点Ｃ１の波形のクロスする電圧Ｖｃｒｏｓｓは０．５＊ＶＣＣ以下となる。この場合、図１のＮ２のインピーダンスを大きく（バッファサイズを削減）する方向に調整する。
【００４８】
図８に示すように、Ｚｐ１＜Ｚｎ２の場合、ＤＱＳＢの立ち下がりのスルーレートがＤＱＳの立ち上がりのスルーレートに比べ、遅くなるため（接点Ｃ１の波形の立下り時間ｔＴ６が接点Ｂ１の立上り時間ｔＴ５より遅くなる）、接点Ｂ１の波形と接点Ｃ１の波形のクロスする電圧Ｖｃｒｏｓｓは、０．５＊ＶＣＣ以上となる。この場合、図１のＮ２のインピーダンスを小さく（バッファサイズを増加）する方向に調整する。
【００４９】
実際のシミュレーション結果から、
ＶＲＥＦ−Ｖｃｒｏｓｓと、Ｚｐ１−Ｚｎ２の関係は、図９のグラフのように表され、以下の式で表される。
【００５０】
｜VREF−Vcross｜≒  9.25e-3×｜Zp1−Zn2｜
（但し、0≦｜Zp1−Zn2｜≦10.8）
【００５１】
また、ジッタ（Δｔ）とＶＲＥＦ−Ｖｃｒｏｓｓの関係は、図１０のグラフのように表され、以下の式で表される。
【００５２】
｜Δt｜≒  1.0e+3×｜VREF−Vcross｜
（但し、0≦｜VREF−Vcross｜≦0.1）
【００５３】
よって、ＤＱＳ信号とＤＱＳＢ信号のクロスする電圧を、１０ｍＶ改善（｜VREF−Vcross｜=10mV）するだけでも、ジッター（｜Δt｜）としては、１０ｐｓｅｃ程度の改善効果を見込むことができる。
【００５４】
次に本発明の第２の実施例を説明する。図２は、本発明の第２の実施例を示す図である。前記第１の実施例において、リファレンス電圧ＶＲＥＦを可変型で構成している。実際の製品では内部回路の特性により必ずしも、ＤＱＳ信号とＤＱＳＢ信号のクロスする電圧が０．５＊ＶＣＣの時にジッターが最小になるとは限らず、若干のオフセットがあると考えられる。そこで、リファレンス電圧ＶＲＥＦの電圧を可変にすることで、ジッター最小となるＤＱＳ信号とＤＱＳＢ信号がクロスする電圧を制御することが可能となる。
【００５５】
次に本発明の第３の実施例を説明する。図３は、本発明の第３の実施例の構成を示す図である。本実施例では、前記第１の実施例のＤＱＳ信号を、同相のＤＱ信号（データ信号）で代用している。前述したように、ＯＣＤインピーダンス調整モードの、ドライブ（１）モード、ドライブ（０）モードのいずれにエントリした場合も、ＤＱ信号とＤＱＳ信号は同相とされる。これにより、レイアウトの自由度を向上する。
【００５６】
なお、図１に示した前記実施例では、スイッチＳＷ１、ＳＷ２をＮｃｈトランジスタで構成しているが、本発明はかかる構成に限定されるものでないことは勿論である。これにより、レイアウトの自由度を向上する。
【００５７】
図４は、本発明の第４の実施例の構成を示す図である。本実施例では、前記第１の実施例のスイッチＳＷ１、ＳＷ２をＮｃｈトランジスタの代わりに、Ｐｃｈトランジスタで構成している。
【００５８】
図５は、本発明の第５の実施例の構成を示す図である。本実施例は、前記第１の実施例のスイッチＳＷ１およびＳＷ２をＮｃｈトランジスタの代わりに、ＣＭＯＳトランスファゲートとして構成している。
【００５９】
上記した本実施例によれば、ＤＤＲ２メモリのＯＣＤインピーダンス調整機能を利用し、ＤＤＲ２メモリ側からのデータ制御用差動ストローブ信号（ＤＱＳ、ＤＱＳＢ）のような、相補の出力信号を使って相対的にインピーダンスの調整を行うことで、パッケージ（ＰＫＧ）／システムボード／ＤＩＭＭ上の直列抵抗成分の影響を受けずに、プルアップ出力バッファとプルダウン出力バッファのインピーダンスを調整することが出来る。
【００６０】
これにより、ＤＤＲ２メモリのデータ制御用差動ストローブ信号（ＤＱＳ、ＤＱＳＢ）のクロスする電圧を制御することが可能としている。
【００６１】
なお、前記第２の実施例（ＶＲＥＦ可変）と前記第５の実施例（ＣＭＯＳスイッチ）を組合わせる等、上記各実施例を任意に組合わせてもよいことは勿論である。
【００６２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施例の回路構成を示す図である。
【図２】本発明の第２の実施例の回路構成を示す図である。
【図３】本発明の第３の実施例の回路構成を示す図である。
【図４】本発明の第４の実施例の回路構成を示す図である。
【図５】本発明の第５の実施例の回路構成を示す図である。
【図６】図１において、P1のインピーダンスZp1＝N2のインピーダンスZn2のときの、接点B1および接点C1の電圧変化の様子で示す図である。
【図７】図１において、P1のインピーダンスZp1＞N2のインピーダンスZn2のときの、接点B1および接点C1の電圧変化の様子を示す図である。
【図８】図１において、P1のインピーダンスZp1＜N2のインピーダンスZn2のときの、接点B1および接点C1の電圧変化の様子を示す図である。
【図９】Zp1とZn2の差分と、図１の接点B1と接点C1の電圧変化がクロスする電圧Vcrossとリファレンス電圧VREFの差分の相関線図である。
【図１０】VcrossとVREFの差分とZp1=Zn2の時の、図１の接点B1と接点C1の電圧変化がクロスする時間からの時間変動分△tの相関線図である。
【図１１】従来の構成を示す図である。
【図１２】（ａ）、（ｂ）、（ｃ）は、図１１の従来の構成を示す図である。
【符号の説明】
【００６４】
１０  メモリコントローラ
１１  主インピーダンス制御回路
１２  比較器
２０  ＤＤＲ２メモリ（PKG／システムボード／ＤＩＭＭ）
１０１  接点
１０２  インピーダンス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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