(57)【要約】【課題】  ＳＮＲを確保しながら電力効率を高めたデジタルスイッチングアンプを提供する。【解決手段】  デジタルスイッチングアンプ１は、入力信号を変調して５値デジタル信号１０を生成するΔΣ変調器２と、ΔΣ変調器２により生成された５値デジタル信号１０の値に応じて、５種類の電圧＋Ｖ２、電圧＋Ｖ１、電圧０、電圧−Ｖ１及び電圧−Ｖ２を切り換えて出力負荷４に印加するパワースイッチ段３とを備え、５種類の電圧のうちの１つが、ゼロボルト電圧である。【選択図】  図１
2007036736.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を変調して（２ｎ＋１）値のデジタル信号（ｎは２以上の整数）を生成する変調器と、
前記変調器により生成された前記（２ｎ＋１）値のデジタル信号の値に応じて、（２ｎ＋１）種類の電圧を切り換えて負荷に印加するパワースイッチ段とを備え、
前記（２ｎ＋１）種類の電圧のうちの１つが、ゼロボルト電圧であることを特徴とするデジタルスイッチングアンプ。
【請求項２】
前記変調器がデルタシグマ変調器である請求項１記載のデジタルスイッチングアンプ。
【請求項３】
前記デルタシグマ変調器は、前記パワースイッチ段からの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、
前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有する請求項２記載のデジタルスイッチングアンプ。
【請求項４】
前記デルタシグマ変調器は、前記入力信号に基づいて積分信号を生成するループフィルタと、
前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有し、
前記ループフィルタは、前記量子化器からの出力信号を前記入力信号から減算した信号を積分して前記積分信号を生成する請求項２記載のデジタルスイッチングアンプ。
【請求項５】
前記変調器がパルス幅変調器（ＰＷＭ）である請求項１記載のデジタルスイッチングアンプ。
【請求項６】
前記パワースイッチ段からの出力信号がシングルエンド信号である請求項１記載のデジタルスイッチングアンプ。
【請求項７】
前記パワースイッチ段からの出力信号が差動信号である請求項１記載のデジタルスイッチングアンプ。
【請求項８】
前記パワースイッチ段は、前記負荷を駆動するためのパワースイッチとして動作するＭＯＳトランジスタを有する請求項１記載のデジタルスイッチングアンプ。
【請求項９】
前記パワースイッチ段は、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックを有し、
前記パワースイッチブロックは、各ドレイン端子が第１出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第１スイッチブロックと、各ドレイン端子が第２出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第２スイッチブロックとを有し、
前記第１スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、ｎ種類の基準電圧がそれぞれ供給され、
前記第２スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、前記ｎ種類の基準電圧がそれぞれ供給され、
前記パワースイッチ段は、前記第１出力端子および前記第２出力端子を介して前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加する請求項１記載のデジタルスイッチングアンプ。
【請求項１０】
前記（２ｎ＋１）値のデジタル信号と、前記（２ｎ＋１）種類の電圧と、前記ｎ個のＰチャネル型ＭＯＳトランジスタと、前記ｎ種類の基準電圧とにおいて、ｎ＝２である請求項９記載のデジタルスイッチングアンプ。
【請求項１１】
前記パワースイッチ段は、前記変調器により生成された前記（２ｎ＋１）値のデジタル信号に基づいて、２（ｎ＋１）個の１ビット信号を生成する制御回路と、
ｎ種類の基準電圧を生成する基準電圧生成回路と、
前記制御回路により生成された前記２（ｎ＋１）個の１ビット信号と、前記基準電圧生成回路により生成された前記ｎ種類の基準電圧とに基づいて、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックとを有する請求項１記載のデジタルスイッチングアンプ。
【請求項１２】
前記変調器がデルタシグマ変調器であり、
前記デルタシグマ変調器は、前記パワースイッチブロックからの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、
前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有する請求項１１記載のデジタルスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明はデジタルスイッチングアンプに関し、特に、入力信号から生成されたマルチビット信号に応じてパワースイッチを制御するデジタルスイッチングアンプに関する。
【背景技術】
【０００２】
従来、携帯オーディオ装置の使用時間を長くするため、低消費電力型のデジタルスイッチングアンプが広く使われている。このようなデジタルスイッチングアンプとして、入力信号を変調して生成した２値のデジタル信号に応じて、２種類の電圧を切り換えて負荷に印加するデジタルスイッチングアンプが知られている（例えば、非特許文献１、非特許文献２及び非特許文献３参照）。
【０００３】
図１２は、従来のデジタルスイッチングアンプ８０の要部構成を示すブロック図である。デジタルスイッチングアンプ８０は、入力信号を変調して２値の値をとり得る１ビットデジタル信号を生成するデルタシグマ（以下ΔΣとも表記する）変調器８２と、ΔΣ変調器８２によって生成された２値のデジタル信号に応じて、＋Ｖ１の電圧及び−Ｖ１の電圧を切り換えて出力負荷８４に印加するパワースイッチ段８３とを備える。ΔΣ変調器８２は、パワースイッチ段８３の出力信号を入力信号から減算する減算器８５と、減算器８５からの出力信号を積分した積分信号を生成するループフィルタ８６と、ループフィルタ８６により生成された積分信号を２値のデジタル信号に変換する２値量子化器８７とを有する。出力負荷８４は、パワースイッチ段８３に接続されたローパスフィルタ８と、ローパスフィルタ８に接続されたスピーカ９とを有する。
【０００４】
このように構成されたデジタルスイッチングアンプ８０においては、２値量子化器８７によって生成された２値のデジタル信号が「１」の場合、出力負荷８４に＋Ｖ１の電圧が印加される。一方、２値のデジタル信号が「０」の場合、−Ｖ１の電圧が印加される。このような構成により、所望の音声帯域において入力信号を忠実に再現する２値のデジタル信号を生成することができ、パワースイッチ段８３により構成される増幅器を用いてスピーカ９（負荷８４）に入力信号を増幅して伝達することが可能となる。
【０００５】
また、入力信号を変調して生成した３値のデジタル信号に応じて、３種類の電圧を切り換えて負荷に印加するデジタルスイッチングアンプが知られている（例えば、特許文献１及び特許文献２参照）。
【０００６】
さらに、入力信号を４値のデジタル信号に変調し、この４値のデジタル信号に応じて４種類の電圧を切り換えて負荷に印加するデジタルスイッチングアンプが知られている（例えば、特許文献３）。図１３は、従来の他のデジタルスイッチングアンプ９０の要部構成を示すブロック図である。
【０００７】
デジタルスイッチングアンプ９０は、入力信号を変調して４値の値をとり得るデジタル信号を生成するΔΣ変調器９２と、ΔΣ変調器９２によって生成された４値のデジタル信号に応じて、＋Ｖ２の電圧、＋Ｖ１の電圧、−Ｖ１の電圧及び−Ｖ２の電圧を切り換えて出力負荷９４に印加するパワースイッチ段９３とを備える。ΔΣ変調器９２は、パワースイッチ段９３の出力信号を入力信号から減算する減算器８５と、減算器８５からの出力信号を積分した積分信号を生成するループフィルタ８６と、ループフィルタ８６により生成された積分信号を４値のデジタル信号に変換する４値量子化器９７とを有する。
【０００８】
このように構成されたデジタルスイッチングアンプ９０においては、４値量子化器９７からの４値のデジタル信号の値に応じて、＋Ｖ２の電圧、＋Ｖ１の電圧、−Ｖ１の電圧及び−Ｖ２の電圧のうちの１つが出力負荷９４に印加される。このような構成により、所望の音声帯域において入力信号を忠実に再現する４値のデジタル信号を生成することができ、パワースイッチ段９３により構成される増幅器を用いてスピーカ９（負荷９４）に入力信号を増幅して伝達することが可能となる。
【特許文献１】特開平１１−１１２２４５号公報（公開日：平成１１年（１９９９）４月２３日）
【特許文献２】特開２０００−２９５０４９号公報（公開日：平成１２年（２０００）１０月２０日）
【特許文献３】特許第３５１４９７８号号明細書（登録日：平成１６年１月２３日）
【非特許文献１】オーディオ向けＤ級アンプの設計、在原栄一、Ｄｅｓｉｇｎ  Ｗａｖｅ  Ｍａｇａｚｉｎｅ、Ｓｅｐｔｅｍｂｅｒ  ２００１、ｐｐ８２−９０
【非特許文献２】ＬＭ４６６３、Ｎａｔｉｏｎａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
【非特許文献３】Ａ  Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｆｕｌｌｙ−Ｍｏｎｏｌｉｔｈｉｃ  ΔΣ−Ｂａｓｅｄ  Ｃｌａｓｓ−Ｄ  Ａｕｄｉｏ  Ａｍｐｌｉｆｉｅｒ、Ｊ．  Ｖａｒｏｎａ  ｅｔ  ａｌ．、ＥＳＳＣＩＲＣ  ２００３  Ｐｒｏｃｅｅｄｉｎｇｓ、ｐｐ５４５−５４８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記した図１２に示す構成、特許文献１の構成及び特許文献２の構成では、入力信号の振幅が小さい場合であっても、振幅が大きい場合と同様に、一定の電圧にパワースイッチ段８３により電力増幅されるため、電力効率が悪く、また、ノイズレベルが大きくなって、信号成分／ノイズの値であるＳＮＲ（Ｓｉｇｎａｌ  Ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）が下がるという問題が生じる。
【００１０】
また、上記した図１３に示す構成では、常に負荷に対して＋Ｖ２、＋Ｖ１、−Ｖ１及び−Ｖ２のいずれかの電圧が印加されるので、オン状態になったパワースイッチの寄生抵抗に電流が常に流れる。このため、常に寄生抵抗によって電力の一部が消費されるので、電力効率が悪いという問題が生じる。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＳＮＲを確保しながら電力効率を高めたデジタルスイッチングアンプを提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係るデジタルスイッチングアンプは、上記課題を解決するために、入力信号を変調して（２ｎ＋１）値のデジタル信号（ｎは２以上の整数）を生成する変調器と、前記変調器により生成された前記（２ｎ＋１）値のデジタル信号の値に応じて、（２ｎ＋１）種類の電圧を切り換えて負荷に印加するパワースイッチ段とを備え、前記（２ｎ＋１）種類の電圧のうちの１つが、ゼロボルト電圧であることを特徴としている。
【００１３】
上記の構成によれば、変調器により生成された（２ｎ＋１）値のデジタル信号の値に応じて、パワースイッチ段により、（２ｎ＋１）種類の電圧が切り換えられて負荷に印加される。従って、入力信号を変調したデジタル信号の値に応じた所定期間の間は、パワースイッチ段によりゼロボルト電圧が負荷に印加され、残りの期間の間は、２ｎ種類の電圧のうちの１つが負荷に印加される。
【００１４】
このため、ゼロボルト電圧が印加される所定期間の間は、オン状態になったパワースイッチの寄生抵抗に電流が流れない。従って、パワースイッチの寄生抵抗に起因する電力のロスを低減して電力効率を高めることができる。
【００１５】
また、残りの期間の間に、２ｎ種類の電圧のうちの１つを負荷に印加するので、入力信号の振幅が大きいときには振幅の大きい電圧を負荷に印加し、入力信号の振幅が小さいときには振幅の小さい電圧を負荷に印加することができる。このため、入力信号の振幅が小さいときでも、入力信号の振幅が大きいときと同じ電圧を印加する必要がない。従って、ノイズレベルを小さくしてＳＮＲを確保することができるとともに、負荷により消費される電力を小さくすることができる。
【００１６】
この結果、ＳＮＲを確保しながら電力効率を高めたデジタルスイッチングアンプを提供することができるという効果を奏する。
【００１７】
本発明に係るデジタルスイッチングアンプでは、前記変調器がデルタシグマ変調器であることが好ましい。
【００１８】
この構成によれば、波形ひずみ（理論値）が入力信号の周波数によらず、ほぼ一定になり、さらに、ノイズを低減することができるというさらなる効果を奏する。
【００１９】
本発明に係るデジタルスイッチングアンプでは、前記デルタシグマ変調器は、前記パワースイッチ段からの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有することが好ましい。
【００２０】
上記の構成によれば、パワースイッチ段がフィードバックループに含まれるので、そのパワースイッチにより発生するノイズ及び歪をループフィルタによりシェーピングしてノイズ及び歪の影響を減らすことができるというさらなる効果を奏する。
【００２１】
本発明に係るデジタルスイッチングアンプでは、前記デルタシグマ変調器は、前記入力信号に基づいて積分信号を生成するループフィルタと、前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有し、前記ループフィルタは、前記量子化器からの出力信号を前記入力信号から減算した信号を積分して前記積分信号を生成することが好ましい。
【００２２】
上記の構成によれば、量子化器により発生するノイズ及び歪をループフィルタによりシェーピングしてノイズ及び歪の影響を減らすことができるというさらなる効果を奏する。
【００２３】
本発明に係るデジタルスイッチングアンプでは、前記変調器がパルス幅変調器（ＰＷＭ）であることが好ましい。
【００２４】
上記の構成によれば、変調器からパワースイッチ段に供給するデジタル信号を生成する際のアルゴリズムが比較的単純なため、小さい回路規模で変調器を構成することができ、また、高いオーバーサンプル比を必要とするΔΣ変調器に比べてクロック・ジッタ（クロックの立ち上がりエッジ、立ち下りエッジのゆらぎ）の影響を受けにくいというさらなる効果を奏する。
【００２５】
本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段からの出力信号がシングルエンド信号であることが好ましい。
【００２６】
上記の構成によれば、差動信号を出力する構成よりもパワースイッチ段の構成を簡単にすることができるというさらなる効果を奏する。
【００２７】
本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段からの出力信号が差動信号であることが好ましい。
【００２８】
上記の構成によれば、ノイズの影響及び２次歪の影響を小さくすることができるというさらなる効果を奏する。
【００２９】
本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段は、前記負荷を駆動するためのパワースイッチとして動作するＭＯＳトランジスタを有することが好ましい。
【００３０】
上記の構成によれば、ＭＯＳトランジスタによりパワースイッチを構成するので、バイポーラトランジスタにより構成するよりもパワースイッチの抵抗を低くすることができる。このため、デジタルスイッチングアンプの効率を高めることができるというさらなる効果を奏する。
【００３１】
本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段は、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックを有し、前記パワースイッチブロックは、各ドレイン端子が第１出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第１スイッチブロックと、各ドレイン端子が第２出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第２スイッチブロックとを有し、前記第１スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、ｎ種類の基準電圧がそれぞれ供給され、前記第２スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、前記ｎ種類の基準電圧がそれぞれ供給され、前記パワースイッチ段は、前記第１出力端子および前記第２出力端子を介して前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加することが好ましい。
【００３２】
上記の構成によれば、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを組み合わせた簡単な構成により、負荷に切り換えて印加する（２ｎ＋１）種類の電圧を生成することができるというさらなる効果を奏する。
【００３３】
本発明に係るデジタルスイッチングアンプでは、前記（２ｎ＋１）値のデジタル信号と、前記（２ｎ＋１）種類の電圧と、前記ｎ個のＰチャネル型ＭＯＳトランジスタと、前記ｎ種類の基準電圧とにおいて、ｎ＝２であることが好ましい。
【００３４】
上記の構成によれば、負荷に切り換えて印加する５種類の電圧を、少数のＭＯＳトランジスタを組み合わせた小さなサイズの構成により生成することができるというさらなる効果を奏する。
【００３５】
本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段は、前記変調器により生成された前記（２ｎ＋１）値のデジタル信号に基づいて、２（ｎ＋１）個の１ビット信号を生成する制御回路と、ｎ種類の基準電圧を生成する基準電圧生成回路と、前記制御回路により生成された前記２（ｎ＋１）個の１ビット信号と、前記基準電圧生成回路により生成された前記ｎ種類の基準電圧とに基づいて、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックとを有することが好ましい。
【００３６】
上記の構成によれば、変調器により生成された（２ｎ＋１）値のデジタル信号から、負荷に印加する（２ｎ＋１）種類の電圧を、簡単な構成によって生成することができるというさらなる効果を奏する。
【００３７】
本発明に係るデジタルスイッチングアンプでは、前記変調器がデルタシグマ変調器であり、前記デルタシグマ変調器は、前記パワースイッチブロックからの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有することが好ましい。
【００３８】
上記の構成によれば、変調器をデルタシグマ変調器によって構成するので、波形ひずみ（理論値）が入力信号の周波数によらず、ほぼ一定になり、さらに、ノイズを低減することができるというさらなる効果を奏する。また、パワースイッチブロックがフィードバックループに含まれるので、そのパワースイッチにより発生するノイズ及び歪をループフィルタによりシェーピングしてノイズ及び歪の影響を減らすことができるというさらなる効果を奏する。
【発明の効果】
【００３９】
本発明に係るデジタルスイッチングアンプは、以上のように、変調器により生成された（２ｎ＋１）値（ｎは２以上の整数）のデジタル信号の値に応じて、（２ｎ＋１）種類の電圧を切り換えて負荷に印加するパワースイッチ段とを備え、（２ｎ＋１）種類の電圧のうちの１つが、ゼロボルト電圧である。
【００４０】
このため、ゼロボルト電圧が印加される所定期間の間は、パワースイッチの寄生抵抗に電流が流れず、電力のロスを低減することができる。また、残りの期間の間は、入力信号の振幅が大きいときには振幅の大きい電圧を負荷に印加し、入力信号の振幅が小さいときには振幅の小さい電圧を負荷に印加することができ、このため、入力信号の振幅が小さいときでも、入力信号の振幅が大きいときと同じ電圧を印加する必要がない。従って、ノイズレベルを小さくしてＳＮＲを確保することができる
この結果、ＳＮＲを確保しながら電力効率を高めたデジタルスイッチングアンプを提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
本発明の一実施形態について図１ないし図１１に基づいて説明すると以下の通りである。図１は、本発明の実施形態を示すものであり、デジタルスイッチングアンプ１の要部構成を示すブロック図である。
【００４２】
デジタルスイッチングアンプ１は、入力信号を変調して５値デジタル信号１０を生成するΔΣ変調器２と、ΔΣ変調器２によって生成された５値デジタル信号１０の値に応じて、＋Ｖ２の電圧、＋Ｖ１の電圧、ゼロボルト電圧、−Ｖ１の電圧及び−Ｖ２の電圧を切り換えて出力負荷４に印加するパワースイッチ段３とを備える。ΔΣ変調器２は、パワースイッチ段３の出力信号を入力信号から減算する減算器５と、減算器５からの出力信号を積分した積分信号１９を生成するループフィルタ６と、ループフィルタ６により生成された積分信号１９を５値デジタル信号１０に変換する５値量子化器７とを有する。出力負荷４は、パワースイッチ段３に接続されたローパスフィルタ８と、ローパスフィルタ８に接続されたスピーカ９とを有する。
【００４３】
図２は、ΔΣ変調器２に設けられたループフィルタ６の構成を説明するためのブロック図である。ループフィルタ６は、５次のフィードフォワード型離散時間ループフィルタであり、５個の積分器１３ａ・１３ｂ・１３ｃ・１３ｄ・１３ｅを有する。積分器１３ａは、減算器５からの出力信号を積分して減算器１４に出力する。減算器１４は、積分器１３ｃから出力された積分信号をゲインＢ１の増幅器１７ａにより増幅した信号を、積分器１３ａから出力された積分信号から減算して積分器１３ｂに供給する。積分器１３ｂは、減算器１４により供給された減算信号を積分した積分信号を積分器１３ｃに出力する。積分器１３ｃは、積分器１３ｂから出力された積分信号を積分して減算器１５に供給する。
【００４４】
減算器１５は、積分器１３ｅから出力された積分信号をゲインＢ２の増幅器１７ｂにより増幅した信号を、積分器１３ｃにより出力された積分信号から減算して積分器１３ｄに供給する。積分器１３ｄは、減算器１５から供給された減算信号を積分して積分器１３ｅに出力する。積分器１３ｅは、積分器１３ｄから出力された積分信号を積分して出力する。
【００４５】
積分器１３ａ・１３ｂ・１３ｃ・１３ｄ・１３ｅからそれぞれ出力された積分信号は、ゲインＡ１の増幅器１６ａ、ゲインＡ２の増幅器１６ｂ、ゲインＡ３の増幅器１６ｃ、ゲインＡ４の増幅器１６ｄ及びゲインＡ５の増幅器１６ｅによりぞれぞれ増幅されて加算器１８により加算され、積分信号１９として５値量子化器７に供給される。
【００４６】
５値量子化器７は、積分信号１９を５値デジタル信号１０に変換して、パワースイッチ段３に設けられた制御回路１１に供給する。制御回路１１は、５値デジタル信号１０に基づいて６個の１ビット信号２８ａ〜２８ｆを生成してパワースイッチブロック１２に出力する。パワースイッチブロック１２は、６個の１ビット信号２８ａ〜２８ｆに基づいて、５種類の電圧を切り換えて出力負荷４に印加する。
【００４７】
図２に示す構成の離散時間型のループフィルタ６を備えたΔΣ変調器２の量子化ノイズ伝達関数（以下、ＮＴＦ（Ｎｏｉｓｅ  Ｔｒａｎｓｆｅｒ  Ｆｕｎｃｔｉｏｎ）と表記する）を［数１］に示す。
【００４８】
【数１】
2007036736.tif 000003
【００４９】
ここで、
【００５０】
【数２】
2007036736.tif 000004
【００５１】
【数３】
2007036736.tif 000005
【００５２】
である。
【００５３】
このような伝達関数は、零と極とをそれぞれ５個ずつ有している。ＮＴＦの零の値は、ゲインＢ１およびゲインＢ２によって設定することができる。また、ＮＴＦの極は、ゲインＡ１〜ゲインＡ５およびゲインＢ１〜ゲインＢ２の値によって決まる。
【００５４】
後述するシミュレーション結果では、ΔΣ変調器２のＮＴＦの５個の零点周波数が下記の５個の周波数になるようにゲインＢ１およびゲインＢ２の値を設定した。
【００５５】
０Ｈｚ、１１ｋＨｚ、１１ｋＨｚ、２５ｋＨｚ、２５ｋＨｚ、
また、ＮＴＦの５個の極の値は、
ｐｏｌｅ１＝０．８、
ｐｏｌｅ２＝０．８５＋０．０５ｉ、
ｐｏｌｅ３＝０．８５−０．０５ｉ、
ｐｏｌｅ４＝０．９＋０．０８ｉ、
ｐｏｌｅ５＝０．９−０．０８ｉ、
である。
【００５６】
図３（ａ）はΔΣ変調器２に設けられた５値量子化器７を説明するためのブロック図であり、図３（ｂ）はループフィルタ６から５値量子化器７に入力される積分信号１９の値と５値量子化器７によって生成される５値デジタル信号１０との関係を示すグラフである。
【００５７】
図３（ｂ）に示すグラフは５値量子化器７の伝達関数の１例を表している。ここで、５値量子化器７によって生成される５値デジタル信号１０のビット数ｎは４である。図３（ｂ）に表示されたグラフの横軸は電源電圧Ｖｄｄ（以下「Ｖｄｄ」と表記する）によって規格化した５値量子化器７に入力される積分信号１９の値を示しており、縦軸は５値量子化器７によって生成される５値デジタル信号１０のバイナリ値を示す。
【００５８】
５値量子化器７によって出力される４ビットの５値デジタル信号１０は、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に至るまで、ビットａ、ビットｂ、ビットｃ及びビットｄに１ビットずつ分割することができる。ビットａ、ビットｂ、ビットｃ及びビットｄのそれぞれの値と入力される積分信号１９の電圧Ｘの値との関係を以下に示す。
【００５９】
−Ｖｄｄ≦Ｘ≦−０．７５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（０、０、０、０）となる。
【００６０】
−０．７５×Ｖｄｄ＜Ｘ≦−０．２５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、０、０、０）となる。
【００６１】
−０．２５×Ｖｄｄ＜Ｘ≦０．２５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、１、０、０）となる。
【００６２】
０．２５×Ｖｄｄ＜Ｘ≦０．７５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、１、１、０）となる。
【００６３】
０．７５×Ｖｄｄ＜Ｘ≦Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、１、１、１）となる。
【００６４】
図４は、５値量子化器７の構成を示す回路図であり、図３（ｂ）に示す５値量子化器７の伝達関数を実現する回路の一例を示している。５値量子化器７は、４個のコンパレータ２０・２１・２２・２３を有している。コンパレータ２０は、ループフィルタ６から入力される積分信号１９を、３／４×Ｖｄｄと比較して、入力された積分信号１９が３／４×Ｖｄｄよりも大きい場合に値「１」を出力して、５値量子化器７の出力のＬＳＢであるビットａを生成する。コンパレータ２１は、積分信号１９が１／４×Ｖｄｄよりも大きいと、値「１」を出力してビットｂを生成する。コンパレータ２２は、積分信号１９が−１／４×Ｖｄｄよりも大きいと、値「１」を出力してビットｃを生成する。コンパレータ２３は、積分信号１９が−３／４×Ｖｄｄよりも大きいと、値「１」を出力して５値量子化器７の出力のＭＳＢであるビットｄを生成する。ビットａ、ビットｂ、ビットｃ及びビットｄによって５値デジタル信号１０が構成される。
【００６５】
図５は、パワースイッチ段３の概略構成を説明するためのブロック図である。パワースイッチ段３に設けられたパワースイッチブロック１２は、差動電圧Ｖｏｕｔを出力負荷４に印加する。
【００６６】
出力負荷４のスピーカ９は、コイルＬ１とキャパシタＣ１とにより構成されるローパスフィルタを介して入力端子２６に接続されており、また、コイルＬ２とキャパシタＣ２とにより構成されるローパスフィルタを介して入力端子２７に接続されている。
【００６７】
パワースイッチ段には、パワースイッチブロック１２に接続された出力端子２４・２５が設けられており、出力端子２４は出力負荷４の入力端子２６に接続され、出力端子２５は出力負荷４の入力端子２７に接続されている。
【００６８】
差動電圧Ｖｏｕｔと、出力端子２４の出力電圧Ｖ＋、出力端子２５の出力電圧Ｖ−との関係を下記の(式１)に示す。
【００６９】
Ｖｏｕｔ＝（Ｖ＋）−（Ｖ−）  …（式１）、
上記の（式１）に示すように、差動電圧Ｖｏｕｔは、出力端子２４の出力電圧Ｖ＋と出力端子２５の出力電圧Ｖ−との間の差によって表される。
【００７０】
図６（ａ）はパワースイッチ段３に設けられた制御回路１１を説明するためのブロック図であり、図６（ｂ）は制御回路１１の制御ロジックを示す真理値表である。制御回路１１は、５値量子化器７によって生成された５値デジタル信号１０と図６（ｂ）に示す真理値表とに基づいて、６個の１ビット信号２８ａ・２８ｂ・２８ｃ・２８ｄ・２８ｅ・２８ｆを生成してパワースイッチブロック１２に供給する。
【００７１】
各１ビット信号２８ａ・２８ｂ・２８ｃ・２８ｄ・２８ｅ・２８ｆの値を、ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]とすると、４ビットの５値デジタル信号１０を表す（ｄ、ｃ、ｂ、ａ）と、６個の１ビット信号２８ａ〜２８ｆを表す（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）との間の関係は下記の通りである。
【００７２】
（ｄ、ｃ、ｂ、ａ）＝（０、０、０、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、１、１、０、１、０）となる。
【００７３】
（ｄ、ｃ、ｂ、ａ）＝（１、０、０、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、１、０、１、１、０）となる。
【００７４】
（ｄ、ｃ、ｂ、ａ）＝（１、１、０、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、１、１、１、１、１）となる。
【００７５】
（ｄ、ｃ、ｂ、ａ）＝（１、１、１、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、０、１、１、０、１）となる。
【００７６】
（ｄ、ｃ、ｂ、ａ）＝（１、１、１、１）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（０、１、１、１、０、１）となる。
【００７７】
図７（ａ）はパワースイッチ段３の構成を示す回路図であり、図７（ｂ）はパワースイッチ段３に入力される５値デジタル信号１０と、パワースイッチ段３から出力される出力電圧Ｖ＋・Ｖ−及び差動電圧Ｖｏｕｔとの間の関係を示す図である。
【００７８】
パワースイッチ段３には、基準電圧生成回路３８が設けられている。基準電圧生成回路３８は、Ｖｄｄが供給されるパワー電源電圧端子３７を有し、図３（ｂ）に示した５値量子化器７の閾値である０．７５及び０．２５にそれぞれ対応するＶｄｄ及びＶｄｄの１／２倍の電圧値を有する基準電圧（以下「Ｖｄｄ／２」と表記する）をパワースイッチブロック１２に供給する。
【００７９】
パワースイッチ段３は、パワースイッチブロック１２を有する。パワースイッチブロック１２には、スイッチブロック２９・３０が設けられている。スイッチブロック２９は、Ｐチャネル型ＭＯＳトランジスタ３１・３２と、Ｎチャネル型ＭＯＳトランジスタ３３とを有する。Ｐチャネル型ＭＯＳトランジスタ３１・３２のドレイン端子３１ｄ・３２ｄとＮチャネル型ＭＯＳトランジスタ３３のドレイン端子３３ｄとは、出力端子２４に接続されている。
【００８０】
スイッチブロック３０は、Ｐチャネル型ＭＯＳトランジスタ３４・３５と、Ｎチャネル型ＭＯＳトランジスタ３６とを有する。Ｐチャネル型ＭＯＳトランジスタ３４・３５のドレイン端子３４ｄ・３５ｄとＮチャネル型ＭＯＳトランジスタ３６のドレイン端子３６ｄとは、出力端子２５に接続されている。
【００８１】
Ｐチャネル型ＭＯＳトランジスタ３１のソース端子３１ｓとＰチャネル型ＭＯＳトランジスタ３５のソース端子３５ｓには、基準電圧生成回路３８によりＶｄｄが印加され、Ｐチャネル型ＭＯＳトランジスタ３２のソース端子３２ｓとＰチャネル型ＭＯＳトランジスタ３４のソース端子３４ｓとには、基準電圧生成回路３８によりＶｄｄ／２が印加される。Ｎチャネル型ＭＯＳトランジスタ３３のソース端子３３ｓとＮチャネル型ＭＯＳトランジスタ３６のソース端子３６ｓとは、グラウンド端子３９に接続されている。
【００８２】
Ｐチャネル型ＭＯＳトランジスタ３１のゲートは、制御回路１１により生成された値ｃ[１]の１ビット信号２８ａにより駆動され、Ｐチャネル型ＭＯＳトランジスタ３２のゲートは、値ｃ[２]の１ビット信号２８ｂにより駆動され、Ｎチャネル型ＭＯＳトランジスタ３３のゲートは、値ｃ[５]の１ビット信号２８ｅにより駆動される。Ｐチャネル型ＭＯＳトランジスタ３４のゲートは、制御回路１１により生成された値ｃ[３]の１ビット信号２８ｃにより駆動され、Ｐチャネル型ＭＯＳトランジスタ３５のゲートは、値ｃ[４]の１ビット信号２８ｄにより駆動され、Ｎチャネル型ＭＯＳトランジスタ３６のゲートは、値ｃ[６]の１ビット信号２８ｆにより駆動される。
【００８３】
このようにパワースイッチ段３を構成すると、４ビットの５値デジタル信号１０を表す（ｄ、ｃ、ｂ、ａ）と、出力端子２４の出力電圧Ｖ＋、出力端子２５の出力電圧Ｖ−、差動電圧Ｖｏｕｔとの間の関係は、図７（ｂ）に示すとおりになる。すなわち、（ｄ、ｃ、ｂ、ａ）＝（０、０、０、０）の場合には、出力電圧Ｖ＋が０ボルト、出力電圧Ｖ−がＶｄｄとなり、従って、差動電圧Ｖｏｕｔは−Ｖｄｄになる。（ｄ、ｃ、ｂ、ａ）＝（１、０、０、０）の場合には、出力電圧Ｖ＋が０ボルト、出力電圧Ｖ−がＶｄｄ／２となり、従って、差動電圧Ｖｏｕｔは−Ｖｄｄ／２になる。
【００８４】
そして、（ｄ、ｃ、ｂ、ａ）＝（１、１、０、０）の場合には、出力電圧Ｖ＋が０ボルト、出力電圧Ｖ−が０ボルトとなり、従って、差動電圧Ｖｏｕｔは０ボルトになる。（ｄ、ｃ、ｂ、ａ）＝（１、１、１、０）の場合には、出力電圧Ｖ＋がＶｄｄ／２、出力電圧Ｖ−が０ボルトとなり、従って、差動電圧ＶｏｕｔはＶｄｄ／２になる。（ｄ、ｃ、ｂ、ａ）＝（１、１、１、１）の場合には、出力電圧Ｖ＋がＶｄｄ、出力電圧Ｖ−が０ボルトとなり、従って、差動電圧ＶｏｕｔはＶｄｄになる。
【００８５】
以下の図８（ａ）（ｂ）、図９（ａ）（ｂ）、図１０（ａ）（ｂ）及び図１１（ａ）（ｂ）によって紹介するシミュレーション結果は、下記の条件で行ったシミュレーション結果である。すなわち、本実施の形態のΔΣ変調器２のループフィルタ６、及び図１３に示す従来例の構成で使われたΔΣ変調器９２のループフィルタ８６の構成は、両方とも図２に示した構成の通りであり、零と極とを両方のモデルで同じ値に設定している。また、Ｖｄｄは１Ｖに設定する。ΔΣ変調器のオーバーサンプリング比（以下、「ＯＳＲ」（Ｏｖｅｒｓａｍｐｌｉｎｇ  Ｒａｔｉｏ）と表記する）は、本実施の形態及び従来例ともに６４倍に設定しており、回路の動作周波数は、双方とも２．８ＭＨｚに設定している。従来例では負荷に印加する電圧を４値の中から選択する。本実施の形態では負荷に印加する電圧を５値の中から選択する。
【００８６】
図８（ａ）は振幅が小さい入力信号を入力したデジタルスイッチングアンプの出力電圧の波形図であり、図８（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。
【００８７】
図８（ａ）（ｂ）では、１０ｋＨｚの周波数と０．１の小さい振幅を有する正弦波の入力信号を入力したときの出力電圧波形を示しており、横軸は時間を示し、縦軸は出力電圧を示す。図８（ａ）に示すように、本実施の形態のデジタルスイッチングアンプに０．１の小さい振幅の入力信号を入力すると、出力電圧は、ある期間はＶｄｄ／２になり、他の期間は−Ｖｄｄ／２になり、残りの期間はゼロボルトになる。
【００８８】
従来のデジタルスイッチングアンプにこの入力信号を入力すると、図８（ｂ）に示すように、出力電圧は、ある期間はＶｄｄ／２になり、残りの期間は−Ｖｄｄ／２になって、ゼロボルトにならない。
【００８９】
デジタルスイッチングアンプにおけるパワーロスの原因の１つは、パワースイッチのオン状態における寄生抵抗によるロスである。パワースイッチがオン状態になり、寄生抵抗に電流が流れると、電力の一部が負荷に供給されず、寄生抵抗によるロスが生じる。負荷に印加される電圧がゼロボルトであると、ゼロボルト電圧が負荷に印加されている間は寄生抵抗に電流が流れないので電力のロスが発生しない。従って本実施の形態のように、負荷に印加される電圧をある期間ゼロボルトにすることより、寄生抵抗による電力のロスの発生を低減できるので、効率を上げることが可能である。
【００９０】
図９（ａ）は振幅が小さい入力信号を入力したデジタルスイッチングアンプの出力スペクトルを示すグラフであり、（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。
【００９１】
図９（ａ）（ｂ）では、１０ｋＨｚの周波数と０．１の小さい振幅とを有する正弦波の入力信号を入力したときのパワースイッチ段の出力スペクトルを示しており、横軸はΔΣ変調器２のサンプリング周波数によって規格化した周波数を示し、縦軸はＶｄｄにより規格化したデシベル表示であるｄＢＦＳによって表示された出力を示す。また、グラフの中央に表示された縦の実線は、音声帯域の限度（２２ｋＨｚ）を示す。
【００９２】
本実施の形態では、ＳＮＲが８０．８２ｄＢである。比較のために、同じΔΣパラメータを使用して同じ入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルにおいては、図９（ｂ）に示すように、ＳＮＲは８０．３７ｄＢである。このように、本実施の形態の構成では、従来の構成に比べてＳＮＲが劣化しない。
【００９３】
図１０（ａ）は振幅が大きい入力信号を入力したデジタルスイッチングアンプの出力電圧の波形図であり、図１０（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。
【００９４】
図１０（ａ）（ｂ）では、１０ｋＨｚの周波数と０．９５の大きい振幅とを有する正弦波の入力信号を入力したときの出力電圧波形を示しており、横軸は時間を示し、縦軸は出力電圧を示す。図１０（ａ）に示すように、本実施の形態のデジタルスイッチングアンプに０．９５の大きい振幅を有する入力信号を入力すると、出力電圧は、ある期間はＶｄｄになり、他の期間はＶｄｄ／２になり、さらに他の期間は−Ｖｄｄ／２になり、さらに他の期間は−Ｖｄｄになり、残りの期間はゼロボルトになる。
【００９５】
この入力信号を従来のデジタルスイッチングアンプに入力すると、図１０（ｂ）に示すように、出力電圧は、ある期間はＶｄｄになり、他の期間はＶｄｄ／２になり、さらに他の期間は−Ｖｄｄ／２になり、残りの間は−Ｖｄｄになって、ゼロボルトになる期間はない。このように、０．９５の大きい振幅を有する正弦波の入力信号を入力した場合も、負荷に印加される電圧をある期間ゼロボルトにすることより、寄生抵抗による電力のロスの発生を低減できるので、効率を上げることが可能である。
【００９６】
図１１（ａ）は振幅が大きい入力信号を入力したデジタルスイッチングアンプの出力スペクトルを示すグラフであり、図１１（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。
【００９７】
図１１（ａ）（ｂ）では、１０ｋＨｚの周波数と０．９５の大きい振幅とを有する正弦波の入力信号を入力したときのパワースイッチ段の出力スペクトルを示す。
【００９８】
本実施の形態では、ＳＮＲが１０１．５５ｄＢである。従来例では、ＳＮＲは１０２．２０ｄＢである。このように、大きい振幅を有する正弦波を入力した場合も、本実施の形態の構成では、従来の構成に比べてＳＮＲが殆ど劣化しない。
【００９９】
上記した実施の形態では、パワースイッチ段からの出力信号が差動信号である構成を示したが、本発明はこれに限定されず、パワースイッチ段からの出力信号がシングルエンド信号による構成でもよい。
【０１００】
また、上記した実施の形態では、入力信号を変調して５値のデジタル信号を生成し、この５値のデジタル信号の値に応じて、６個の１ビット信号を生成し、この６個の１ビット信号によって、５種類の電圧を切り換えて負荷に印加する例を示したが、本発明はこれに限定されない。入力信号を変調して７値のデジタル信号を生成し、この７値のデジタル信号の値に応じて、８個の１ビット信号を生成し、この８個の１ビット信号によって、７種類の電圧を切り換えて負荷に印加してもよい。一般に、（２ｎ＋１）値のデジタル信号（ｎは２以上の整数）を生成し、この（２ｎ＋１）値のデジタル信号の値に応じて、２（ｎ＋１）個の１ビット信号を生成し、この２（ｎ＋１）個の１ビット信号によって、（２ｎ＋１）種類の電圧を切り換えて負荷に印加する例に本発明を適用することができる。
【０１０１】
また、上記した実施の形態では、ΔΣ変調器によって、パワースイッチ段３の制御回路１１に５値デジタル信号１０を入力する例を示したが、本発明はこれに限定されない。ＰＷＭ変調器によって、制御回路１１に５値デジタル信号１０を入力してもよい。
【０１０２】
また、ΔΣ変調器２の減算器５にパワースイッチ段３の出力を帰還させる例を示したが、その代わりにΔΣ変調器２の５値量子化器７の出力を帰還させてもよい。このとき、デジタル入力信号に対応したデジタルΔΣ変調器を用いることもできる。
【０１０３】
さらに、図４に示す５値量子化器７のＶｄｄと、図７（ａ）（ｂ）に示すパワースイッチ段３のＶｄｄとを同じ値にすると、回路の構成が単純になるので好ましいが、両者を互いに異なる値にしても本発明を実現することが可能である。
【０１０４】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０５】
本発明は、入力信号から生成されたマルチビット信号に応じてパワースイッチを制御するデジタルスイッチングアンプに適用することができ、携帯オーディオ装置に設けられるデジタルスイッチングアンプの用途に適用できる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の実施形態を示すものであり、デジタルスイッチングアンプの要部構成を示すブロック図である。
【図２】上記デジタルスイッチングアンプのΔΣ変調器に設けられたループフィルタの構成を説明するためのブロック図である。
【図３】（ａ）は上記ΔΣ変調器に設けられた５値量子化器を説明するためのブロック図であり、（ｂ）は上記ループフィルタから上記５値量子化器に入力される積分信号の値と上記５値量子化器によって生成される５値デジタル信号との関係を示すグラフである。
【図４】上記量子化器の構成を示す回路図である。
【図５】上記デジタルスイッチングアンプのパワースイッチ段の概略構成を説明するためのブロック図である。
【図６】（ａ）は上記パワースイッチ段に設けられた制御回路を説明するためのブロック図であり、（ｂ）は上記制御回路の制御ロジックを示す真理値表である。
【図７】（ａ）は上記パワースイッチ段の構成を示す回路図であり、（ｂ）は上記パワースイッチ段に入力される５値デジタル信号と上記パワースイッチ段から出力される出力電圧との関係を示す図である。
【図８】（ａ）は振幅が小さい入力信号を入力した上記デジタルスイッチングアンプの出力電圧の波形図であり、（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。
【図９】（ａ）は振幅が小さい入力信号を入力した上記デジタルスイッチングアンプの出力スペクトルを示すグラフであり、（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。
【図１０】（ａ）は振幅が大きい入力信号を入力した上記デジタルスイッチングアンプの出力電圧の波形図であり、（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。
【図１１】（ａ）は振幅が大きい入力信号を入力した上記デジタルスイッチングアンプの出力スペクトルを示すグラフであり、（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。
【図１２】従来のデジタルスイッチングアンプの要部構成を示すブロック図である。
【図１３】従来の他のデジタルスイッチングアンプの要部構成を示すブロック図である。
【符号の説明】
【０１０７】
１    デジタルスイッチングアンプ
２    ΔΣ変調器（変調器）
３    パワースイッチ段
４    出力負荷（負荷）
５    減算器
６    ループフィルタ
７    ５値量子化器（量子化器）
１０  ５値デジタル信号（デジタル信号）
１１  制御回路
１２  パワースイッチブロック
１９  積分信号
２４  出力端子（第１出力端子）
２５  出力端子（第２出力端子）
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ  １ビット信号
２９  スイッチブロック（第１スイッチブロック）
３０  スイッチブロック（第２スイッチブロック）
３１、３２  Ｐチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３３  Ｎチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３４、３５  Ｐチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３６  Ｎチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３８  基準電圧生成回路
Ｖｏｕｔ  差動電圧（差動信号）
【図１】
2007036736.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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