(57)【要約】      （修正有）【課題】バーニアが形成される領域のトレンチをパドルタイプで形成してオーバーレイ精度測定のエラー防止、ならびに工程削減に有効なバーニアおよびその形成方法。【解決手段】半導体基板上の所定の領域に第１バーニアパターンを形成する段階、前記第１バーニアパターンをマスクとしてエッチングして第１深さのトレンチを形成する段階、前記第１バーニアパターンの幅より広い幅の第２バーニアパターンを前記第１バーニアパターンが含まれるように形成する段階、前記第２バーニアパターンをマスクとしてエッチング工程を行い、所定の幅の段差を持つ第２深さのトレンチを形成する段階、前記第１バーニアパターン及び前記第２バーニアパターンを除去した後、前記トレンチが埋め込まれるように絶縁膜を形成する段階、前記バーニア領域の前記半導体基板が露出されるように前記絶縁膜をエッチングする段階とを含む、オーバーレイ精度測定バーニアの形成方法。【選択図】  図２Ａ
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【特許請求の範囲】
【請求項１】
半導体基板の所定の領域に互いに離隔して形成される少なくとも２つの第１バーニアと、
前記第１バニーアの幅より狭い幅で前記第１バーニアの上部に形成された第２バーニアと、
を含むことを特徴とするオーバーレイ精度測定バーニア。
【請求項２】
前記第２バーニアは０．７〜２．０μｍの幅を有し、前記第１バーニアは前記第２バーニアより０．２〜０．４μｍ大きい幅を有することを特徴とする請求項１に記載のオーバーレイ精度測定バーニア。
【請求項３】
半導体基板上の所定の領域に第１バーニアパターンを形成する段階と、
前記第１バーニアパターンをマスクとして前記半導体基板をエッチングして第１深さのトレンチを形成する段階と、
前記第１バーニアパターンの幅より広い幅の第２バーニアパターンを前記第１バーニアパターンが含まれるように形成する段階と、
前記第２バーニアパターンをマスクとしてエッチング工程を行い、所定の幅の段差を有する第２深さのトレンチを形成する段階と、
前記第１バーニアパターン及び前記第２バーニアパターンを除去した後、前記トレンチが埋め込まれるように絶縁膜を形成する段階と、
前記バーニア領域の前記半導体基板が露出されるように前記絶縁膜をエッチングする段階と、
を含むことを特徴とするオーバーレイ精度測定バーニアの形成方法。
【請求項４】
セル領域およびバニーア領域が確定された半導体基板を提供する段階と、
前記セル領域の半導体基板上には複数の素子分離パターンを形成し、前記バーニア領域の半導体基板上には第１バーニアパターンを形成する段階と、
前記セル領域を遮断したまま前記第１バーニアパターンをマスクとして前記バーニア領域の半導体基板をエッチングして第１深さのトレンチを形成する段階と、
前記第１バーニアパターンの幅より広い幅の第２バーニアパターンを前記第１バーニアパターンが含まれるように形成する段階と、
前記セルパターンおよび前記第２バーニアパターンをマスクとしてエッチング工程を行い、前記セル領域の半導体基板に素子分離用トレンチを形成し、前記バーニア領域には所定の幅の段差を持つ第２深さのトレンチを形成する段階と、
前記素子分離パターン、前記第１バーニアパターン及び前記第２バーニアパターンを除去した後、前記トレンチが埋め込まれるように絶縁膜を形成する段階と、
前記バーニア領域の前記半導体基板が露出されるように前記絶縁膜をエッチングした後、前記セル領域の前記半導体基板が露出されるように前記絶縁膜を研磨する段階と、
を含むことを特徴とするオーバーレイ精度測定バーニアの形成方法。
【請求項５】
前記第１バーニアパターンは０．７〜２．０μｍの幅を有し、前記第２バーニアパターンは前記第１バーニアパターンの幅より等方に０．２〜０．４μｍさらに大きい幅を有することを特徴とする請求項３または４に記載のオーバーレイ精度測定バーニアの形成方法。
【請求項６】
前記バーニア領域の絶縁膜エッチング工程は、前記半導体基板が前記絶縁膜の表面から２００〜４００Åの高さだけ露出されるようにすることを特徴とする請求項４に記載のオーバーレイ精度測定バーニアの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーレイ精度測定バーニア（Overlay accuracy measurement Vernier）およびその形成方法に関するものである。さらに詳しくは、オーバーレイ精度測定のエラー防止に有効なオーバーレイ精度測定バーニアおよびその形成方法に関する。
【背景技術】
【０００２】
一般に、半導体素子は、データを格納するためのセルが形成されるセル領域と、セルを駆動させるための回路素子が実現される周辺回路領域とを含んでなる。また、このような半導体素子の製造工程では、例えば第１層のエッチング工程と第２層のエッチング工程のオーバーレイ精度を測定するためにバーニアを使用する。オーバーレイ精度測定バーニアは、周辺回路領域の一部またはスクライブライン上に形成できるが、以下ではオーバーレイ精度測定バーニアが形成されるべき領域を周辺回路領域とは別にして説明する。
【０００３】
一方、トンネリングによってデータを格納または消去するフラッシュメモリ素子は、７０ｎｍ以下の素子において素子分離膜を形成するためのトレンチをセル領域と周辺回路領域に相異なる幅および深さで形成するデュアルトレンチ構造を利用する。これは、絶縁膜ギャップフィル工程と高電圧領域の降伏電圧を確保するための方法である。
【０００４】
このようなデュアルトレンチ構造を利用するフラッシュメモリ素子では、周辺領域にトレンチを形成するとき、オーバーレイ精度測定バーニアが形成されるべき領域にもトレンチを形成した後、セル領域にトレンチを形成する方法によってデュアルトレンチを形成する。その後、トレンチが埋め込まれるように絶縁膜を形成した後、研磨してセル領域および周辺回路領域に素子分離膜を形成する。オーバーレイ精度測定バーニア形成領域のキーオープン工程を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、バーニア領域のトレンチが周辺回路領域のトレンチと同時に形成されるため、両領域のトレンチの深さが同一になって、素子分離膜を形成するための絶縁膜研磨工程の後、キーオープン工程でバーニアが碌に形成されない。したがって、ポリシリコン膜やタングステン膜などの不透明な膜が蒸着された後、エッチング工程のためにマスクを形成するとき、オーバーレイ精度測定バーニアが見えないため、オーバーレイ測定の際にエラーを誘発し或いは測定自体が不可能であるという問題が発生する。
【０００６】
本発明の目的は、オーバーレイ精度測定バーニアが形成される領域のトレンチをパドルタイプで形成してオーバーレイ精度測定のエラー防止に有効なオーバーレイ精度測定バーニアおよびその形成方法を提供することにある。すなわち、トレンチ形成工程の際の平坦化工程後にオーバーレイ精度の測定に必要な段差を形成することで、オーバーレイ精度測定のエラーを防止するオーバーレイ精度測定バーニアおよびその形成方法を提供する。
【０００７】
また、本発明の他の目的は、キーオープン工程を不要とすることで工程削減に有効なオーバーレイ精度測定バーニアおよびその形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るオーバーレイ精度測定バーニアは、半導体基板の所定の領域に互いに離隔して形成される少なくとも２つの第１バーニアと、前記第１バニーアの幅より狭い幅で前記第１バーニアの上部に形成された第２バーニアとを含む。
【０００９】
前記第２バーニアは０．７〜２．０μｍの幅を持ち、前記第１バーニアは前記第２バーニアより０．２〜０．４μｍ大きい幅を持つ。
【００１０】
また、本発明に係るオーバーレイ精度測定バーニアの形成方法は、半導体基板上の所定の領域に第１バーニアパターンを形成する段階と、前記第１バーニアパターンをマスクとして前記半導体基板をエッチングして第１深さのトレンチを形成する段階と、前記第１バーニアパターンの幅より広い幅の第２バーニアパターンを前記第１バーニアパターンが含まれるように形成する段階と、前記第２バーニアパターンをマスクとしてエッチング工程を行い、所定の幅の段差を持つ第２深さのトレンチを形成する段階と、前記第１及び第２バーニアパターンを除去した後、前記トレンチが埋め込まれるように絶縁膜を形成する段階と、前記バーニア領域の前記半導体基板が露出されるように前記絶縁膜をエッチングする段階とを含む。
【００１１】
本発明の他の実施例に係るオーバーレイ精度測定バーニアの形成方法は、セル領域およびバニーア領域が確定された半導体基板を提供する段階と、前記セル領域の半導体基板上には複数の素子分離パターンを形成し、前記バーニア領域の半導体基板上には第１バーニアパターンを形成する段階と、前記セル領域を遮断したまま前記第１バーニアパターンをマスクとして前記バーニア領域の半導体基板をエッチングして第１深さのトレンチを形成する段階と、前記第１バーニアパターンの幅より広い幅の第２バーニアパターンを前記第１バーニアパターンが含まれるように形成する段階と、前記セルパターンおよび前記第２バーニアパターンをマスクとしてエッチング工程を行い、前記セル領域の半導体基板に素子分離用トレンチを形成し、前記バーニア領域には所定の幅の段差を持つ第２深さのトレンチを形成する段階と、前記素子分離パターン、前記第１バーニアパターン及び前記第２バーニアパターンを除去した後、前記トレンチが埋め込まれるように絶縁膜を形成する段階と、前記バーニア領域の前記半導体基板が露出されるように前記絶縁膜をエッチングした後、前記セル領域の前記半導体基板が露出されるように前記絶縁膜を研磨する段階とを含む。
【００１２】
前記第１バーニアパターンは０．７〜２．０μｍの幅を持ち、前記第２バーニアパターンは前記第１バーニアパターンの幅より等方に０．２〜０．４μｍさらに大きい幅を持つ。
【００１３】
前記バーニア領域の絶縁膜エッチング工程は、前記半導体基板が前記絶縁膜の表面から２００〜４００Åの高さだけ露出されるようにする。
【発明の効果】
【００１４】
本発明によれば、オーバーレイ精度測定バーニアが形成された周辺回路領域のトレンチ形成工程の際に、平坦化工程後のオーバーレイ精度の測定に必要な段差が作られるようにして、オーバーレイ精度測定エラーを防止することができる。
【００１５】
また、本発明は、キーオープン(key open)工程を行わなくてもよいので、工程を単純化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明の好適な実施形態について詳細に説明する。
【００１７】
図１は本発明の一実施例に係るオーバーレイ精度測定バーニアを形成するために使用されるマスクのレイアウト図、図２（Ａ）〜（Ｇ）は図１のＡ−Ａ線から切り取った状態で本発明の一実施例に係るオーバーレイ精度測定バーニアの形成工程を示す断面図である。
【００１８】
図２（Ａ）〜（Ｇ）に示すセル領域は、図１のマスクによって形成されず、バーニアの形成工程をセル領域の形成工程と併行して説明するために参考的に示した。
【００１９】
図１を参照すると、オーバーレイ精度測定バーニアを形成するためのマスクは、ボックス（box）タイプ、バー（bar）タイプなどいろいろの形であってもよいが、本発明の一例は、研磨工程のガードラインの役割を行う領域（図示せず）および４本のバーで形成する。図面符号１０は、オーバーレイ精度測定バーニアを形成するための第１マスクを示し、図面符号２０は、オーバーレイ精度測定バーニア対比横および縦の周辺部に０．１〜０．２μｍクロム処理した第２マスクを示す。図１に副尺（バーニア）は示されていない状態であり、測定対象となる部分が４本のバー領域の中央に位置すると、オーバーレイ精度測定バーニアによる測定が可能となる。
【００２０】
図１および図２（Ａ）において、まずセル領域およびオーバーレイ精度測定バーニアが形成されるべきバーニア領域が確定された半導体基板１００の上部にバッファ酸化膜１０２、窒化膜１０４およびハードマスク膜１０６を形成する。セル領域の前記ハードマスク膜１０６、窒化膜１０４、バッファ酸化膜１０２の一部をエッチングして素子分離パターンを形成し、バーニア領域にはａ幅を有する第１マスク１０を用いたフォトリソグラフィーおよびエッチング工程によってバニーアパターンを形成する。この際、周辺回路領域にも、所定の幅を持つ素子分離パターンが形成される。
【００２１】
つぎに、図１および図２（Ｂ）において、全体構造上に第１感光膜１０８を形成した後、セル領域を遮断するように第１感光膜１０８を露光および現像する。セル領域に第１感光膜１０８が形成された状態でバーニアパターンをマスクとして半導体基板１００を所定の深さにエッチングしてバーニア領域にトレンチを形成する。この際、周辺回路領域にもトレンチが形成される。
【００２２】
つぎに、図１および図２（Ｃ）において、セル領域に形成された第１感光膜１０８を除去する。全体構造上に第２感光膜１１０を形成した後、図１中のｂ幅を有する第２マスク２０を用いた露光および現像工程を行う。これにより、セル領域を露出させ且つバーニア領域の一部を遮断するように、第２感光膜１１０がパターニングされる。
【００２３】
この際、周辺回路領域は、第２感光膜１１０によって遮断される。ここで、パターニングされた第２感光膜１１０は、オーバーレイ精度測定バーニア対比横および縦の周辺部に約０．１５μｍ幅広く形成することが好ましい。ａ幅は０．７〜２μｍが好ましく、ｂ幅は０．９〜２．４μｍが好ましい。
【００２４】
パターニングされた第２感光膜１１０およびセル領域の素子分離パターンをマスクとしてバーニア領域の半導体基板１００をさらにエッチングしてデュアルディープトレンチ(Dual Deep Trench)を形成することにより、オーバーレイ精度測定バーニアにｂ幅のパドルタイプの段差を形成すると共に、セル領域にも所定の深さのトレンチを形成する。
【００２５】
つぎに、図２（Ｄ）に示すように、第２感光膜パターン１１０およびハードマスク膜１０６を除去する。続いて、図２（Ｅ）に示すように、トレンチが埋め込まれるように全体構造上に絶縁膜１１２を形成する。
【００２６】
つぎに、図２（Ｆ）に示すように、セル領域と周辺回路領域との段差が大きいことにより発生しうる化学的機械的研磨工程（ＣＭＰ）の不均一性またはディッシング(dishing)を減らすためにバーニア領域の絶縁膜１１２を所定の厚さエッチングする。
【００２７】
バーニア領域の絶縁膜１１２は、オーバーレイ精度測定バーニアの上部が絶縁膜の表面から２００〜６００Åの高さだけ露出されるように行う。
【００２８】
続いて、図２（Ｇ）に示すように、化学的機械的研磨工程（ＣＭＰ）を行った後、窒化膜１０４を除去する。これにより、所定の幅を有する第１バーニアの上部に第１バーニア幅より狭い第２バーニアが形成されたオーバーレイ精度測定バーニアが形成される。
【００２９】
以上の実施形態においては、セル領域のトレンチとオーバーレイ精度測定バーニア形成領域の段差を同時に形成する場合について説明したが、セル領域にトレンチをまず形成した後、オーバーレイ精度測定バーニア形成領域に段差を形成する工程を行い、あるいはオーバーレイ精度測定バーニア形成領域に段差をまず形成した後、周辺回路領域を遮断したまま前記セル領域にトレンチを形成することができる。
【００３０】
一方、図３は、オーバーレイ精度測定バーニアの所定の領域に実際にパドルタイプの段差が形成された半導体素子を示す。上記図２（Ａ）〜（Ｇ）の各工程を経て、周辺回路領域にあるオーバーレイ精度測定バーニアにパドル（puddle）タイプの段差が形成される。
【００３１】
測定方法を説明すると、測定装備がオーバーレイ精度測定バーニアのパドルタイプ段差部分から発生する信号をピーク値として認識した後、そのピーク値の平均を計算すると、オーバーレイ精度測定バーニアの正確な基準値を設定することができる。
【００３２】
したがって、各オーバーレイ精度測定バーニアの正確な基準値が設定されるので、誤差なしに一層正確な測定が可能である。
【００３３】
本発明は、図示した実施例を参考として説明されたが、これらの実施例は例示的なものに過ぎない。本技術分野における通常の知識を有する者であれば、それらから多様な変形例および均等な他の実施例に想到し得ることを理解するであろう。したがって、本発明の真正な技術保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施例に係るオーバーレイ精度測定バーニア形成のために周辺回路領域に用いられるオーバーレイ精度測定基準バーニアマスクのレイアウト図である。
【図２Ａ】図１中Ａ−Ａ線からの断面で示すオーバーレイ精度測定バーニア形成工程図である。
【図２Ｂ】同オーバーレイ精度測定バーニア形成工程図である。
【図２Ｃ】同オーバーレイ精度測定バーニア形成工程図である。
【図２Ｄ】同オーバーレイ精度測定バーニア形成工程図である。
【図２Ｅ】同オーバーレイ精度測定バーニア形成工程図である。
【図２Ｆ】同オーバーレイ精度測定バーニア形成工程図である。
【図２Ｇ】同オーバーレイ精度測定バーニア形成工程図である。
【図３】本発明の一実施例に係るオーバーレイ精度測定バーニアの所定の領域に実際にパドルタイプの段差が形成された半導体素子の断面図である。
【符号の説明】
【００３５】
１０    ａ幅を有する第２マスク
２０    ｂ幅を有する第２マスク
１００    半導体基板
１０２    バッファ酸化膜
１０４    窒化膜
１０６    ハードマスク膜
１０８    第１感光膜パターン
１１０    第２感光膜パターン
１１２    絶縁膜
【図１】
2007243134.tif 000003
【図２Ａ】
2007243134.tif 000004
【図２Ｂ】
2007243134.tif 000005
【図２Ｃ】
2007243134.tif 000006
【図２Ｄ】
2007243134.tif 000007
【図２Ｅ】
2007243134.tif 000008
【図２Ｆ】
2007243134.tif 000009
【図２Ｇ】
2007243134.tif 000010
【図３】
2007243134.tif 000011