(57)【要約】【課題】入力信号の低レベル領域から高レベル領域まで、良好な信号対ノイズ特性と歪み特性を実現する。【解決手段】入力信号を増幅するＭａｉ（ｉ＝１〜４）と、増幅トランジスタと出力端子Ｔｏとの間に接続され、増幅トランジスタＭａｉの直流バイアス電流を制御する制御トランジスタＱｉと、Ｎ個の制御トランジスタの制御ノードに印加する直流バイアス電圧を個別に変化させることにより、Ｎ個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、オン状態の増幅トランジスタとオフ状態の増幅トランジスタとの組み合わせを切り換えるバイアス回路４とを有する。【選択図】図１
2007158422.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する増幅トランジスタと、前記増幅トランジスタと出力端子との間に接続され、前記増幅トランジスタの直流バイアス電流を制御する制御トランジスタと、から各々が構成されているＮ（Ｎ：２以上の自然数）個のトランジスタ対と、
Ｎ個の制御トランジスタの制御ノードに印加する直流バイアス電圧を個別に変化させることにより、Ｎ個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタとの組み合わせを切り換えるバイアス回路と、
を有する可変利得増幅回路。
【請求項２】
互いに並列に接続され、各々が同一の入力信号を増幅し、共通の出力端子から一の出力信号を出力するＮ（Ｎ：２以上の自然数）個の増幅トランジスタと、
Ｎ個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態のトランジスタとの組み合わせを切り換えることにより、前記Ｎ個の増幅トランジスタの総合利得を制御する利得制御部と、
を有する可変利得増幅回路。
【請求項３】
前記バイアス回路は、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせ、及び、状態遷移のタイミングを制御して、前記複数の制御トランジスタの制御ノードに印加する前記直流バイアス電圧の合計値を入力電圧に対してリニアに変化させる
請求項１又は２に記載の可変利得増幅回路。
【請求項４】
前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第１構造パラメータと、信号対ノイズ特性及び耐歪み特性に関する第２構造パラメータとが各増幅トランジスタで互いに異なり、
前記バイアス回路は、信号対ノイズ特性を改善する前記第１構造パラメータの変化の向きと逆の向きで、耐歪み特性を改善する前記第２構造パラメータが変化するように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する
請求項１又は２に記載の可変利得増幅回路。
【請求項５】
前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第１構造パラメータと、信号対ノイズ特性及び耐歪み特性に関する第２構造パラメータとが各増幅トランジスタで互いに異なり、
前記バイアス回路は、前記第１構造パラメータが信号対ノイズ特性改善のために大きいほど、前記第２構造パラメータが耐歪み特性改善のために小さくなるように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する
請求項１又は２に記載の可変利得増幅回路。
【請求項６】
前記第１構造パラメータが実効ゲート幅であり、前記第２構造パラメータが実効ゲート長であり、
前記複数の増幅トランジスタは、前記入力信号の振幅が変化したときに前記バイアス回路によりオン状態が選択される順序で、前記実効ゲート幅が大きくなる向きと、前記実効ゲート長が大きくなる向きが相反するように、各増幅トランジスタの実効ゲート幅と実効ゲート長が設定されている
請求項４に記載の可変利得増幅回路。
【請求項７】
前記第１構造パラメータが実効ゲート幅であり、前記第２構造パラメータが実効ゲート長であり、
前記複数の増幅トランジスタは、前記入力信号の振幅が変化したときに前記バイアス回路によりオン状態が選択される順序で、前記実効ゲート幅が大きくなるほど、前記実効ゲート長が小さくなるように、各増幅トランジスタの実効ゲート幅と実効ゲート長が設定されている
請求項５に記載の可変利得増幅回路。
【請求項８】
前記複数の増幅トランジスタの制御ノードに共通に印加する入力電圧に対して、前記出力電圧の直流電圧成分を帰還させて印加する直流電圧帰還経路を有する
請求項１又は２に記載の可変利得増幅回路。
【請求項９】
各々が前記Ｎ個のトランジスタ対からなり、互いに平衡に動作する２つの単位回路を有し、
前記バイアス回路は、前記２つの単位回路の各々に１つずつ、合計２個の選択トランジスタを単位に、前記直流バイアス電圧を独立に制御する
請求項１に記載の可変利得増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続された複数の増幅トランジスタを有し、当該複数の増幅トランジスタの利得（総合利得）を制御可能な可変利得増幅回路に関する。
【背景技術】
【０００２】
テレビジョン（ＴＶ）受信装置に用いるチューナ回路（例えばチューナＩＣ）の入力受信信号レベルは−７０[dBm]〜−３０[dBm]であり、最大１３０波の信号がアンテナを通して入ってくる。したがって、チューナ回路は、大きな強電界の受信電波から小さい弱電界の受信電波までを取り扱い、かつ、最大１３０波の信号が受信可能で、通常、最低でも１０数波の信号を常に受信している。
多くのチューナ回路で採用されている方式では、受信したＲＦ信号を増幅し、その中から所望の周波数の電波を検波して生成したＩＦ信号を更に増幅する構成となっている。また一般に、チューナ回路では、検波した信号レベルに応じてＲＦ増幅時の利得を制御するために、ＲＦ増幅、ＩＦ増幅の双方で可変利得増幅器が用いられる。
そのようなチューナ回路では、特にＲＦ増幅時に歪み特性を如何に良くするかが、良い可変利得増幅を設計する上で重要である。
【０００３】
可変利得増幅器として、ディアルゲート電界効果トランジスタ（ＦＥＴ）を用いた構成が知られている（例えば、特許文献１参照）。
また、バイポーラトランジスタやＦＥＴをカスケード接続した可変利得増幅器が知られている（例えば、特許文献２参照）。
これらの可変利得増幅器では、受信信号の増幅用トランジスタ（以下、単に増幅トランジスタという）にＦＥＴを用い、ＦＥＴのバイアス電流制御用トランジスタ（以下、単に制御トランジスタという）にバイポーラトランジスタまたはＦＥＴを用いる構成が一般的である。
【０００４】
図１２に、バイポーラトランジスタを制御トランジスタとして用いている可変利得増幅器の回路を示す。
図１２に示す可変利得増幅器１００は、電源電圧Ｖccの供給線１０１と基準電圧、例えば接地電圧の供給線１０２との間に、負荷抵抗１０３、バイポーラトランジスタからなる制御トランジスタＱ、ＦＥＴからなる増幅トランジスタＭが縦続接続されている。制御トランジスタＱのベース（Ｂ）に可変直流電圧源１０４が接続され、そのコレクタ（Ｃ）と負荷抵抗１０３との接続中点に出力端子Ｔｏが設けられている。増幅トランジスタＭのゲート（Ｇ）と接地電圧の供給線１０２との間に、抵抗１０５および直流電圧源１０６からなるバイアス回路が接続され、ゲート（Ｇ）に入力端子Ｔｉが設けられている。
このようにカスケード接続された増幅トランジスタＭと制御トランジスタＱを有する可変利得増幅器１００においては、増幅トランジスタＭのゲート（Ｇ１）に信号を入力し、制御トランジスタＱのコレクタ（Ｃ）から信号を出力する。このとき可変直流電圧源１０４によって制御トランジスタＱのベース（Ｂ）電圧を介してエミッタ（Ｅ）電圧を変化させることにより増幅トランジスタＭの増幅率制御を行う。制御トランジスタＱのベース（Ｂ）電圧を下げると、そのエミッタ（Ｅ）電圧が下がり、増幅トランジスタＭのドレイン（Ｄ）とソース（Ｓ）間の電圧（ドレイン−ソース電圧Ｖds）が小さくなる。ドレイン−ソース間電圧Ｖdsが小さくなるほど、増幅トランジスタＭの相互コンダクタンス（ｇｍ）は小さくなる。つまり増幅トランジスタＭの増幅率が低下する。
【０００５】
このような可変利得増幅器１００では、増幅トランジスタＭはそのゲート幅Ｗが大きくなるほど、利得は上がり、ゲート抵抗の上昇を抑えることを条件にノイズ指数ＮＦは良くなるが、歪み特性は低下する（悪くなる）。
利得を大きくするため制御トランジスタＱのエミッタ（Ｅ）と接地電圧の供給線１０２との間に複数の増幅トランジスタＭを接続させて、これらのゲート（Ｇ）を入力端子Ｔｉに接続させるようにしてもよい。この場合、複数の増幅トランジスタＭの総ゲート幅が大きくなり利得は上がり、信号対ノイズ特性（ノイズ指数ＮＦ）は良くなるが、歪み特性は更に低下する。
これは、一般に、トランジスタのゲート幅Ｗが大きいほど、また、ゲート長Ｌが小さいほどノイズ指数ＮＦは良いが、歪み特性が低下するというトレードオフが存在するためである。
以上の動作および特性間のトレードオフは、制御トランジスタをＦＥＴで構成した場合でも基本的に同じである。このように制御トランジスタＱが単一の構成では、歪み特性を重視するとノイズ指数ＮＦが低下して、要求特性を満足する可変利得増幅器は実現できない。
【０００６】
そこで上述した特許文献２に記載されている技術では、入力端子と出力端子間にカスケード接続されている制御トランジスタと増幅トランジスタの対を複数設け、即ち、増幅トランジスタごとに制御トランジスタを設けている。
【０００７】
図１３に、特許文献２に記載されている可変利得増幅器の回路図を示す。
図１３に示す可変利得増幅器１１０は、図１２の制御トランジスタＱと増幅トランジスタＭを２対並列に接続した構成と等価となっている。本例では制御トランジスタがＦＥＴからなり、符合“Ｍｃｉ”（ｉ＝１,２）で示されている。また、増幅トランジスタは符号“Ｍａｉ”で示されている。
制御トランジスタＭｃ１とＭｃ２は個別のゲート電圧（制御電圧）が印加可能に制御電圧発生回路１０７の出力に接続され、制御電圧発生回路１０７の入力に可変直流電圧源１０４から可変ＤＣ電圧Ｖagcが供給される。一方、増幅トランジスタＭａ１とＭａ２のゲートは共に入力端子Ｔｉに接続されている。出力端子Ｔｏ、負荷抵抗１０３、および、抵抗１０５と直流電圧源１０６からなるバイアス回路の、増幅トランジスタや制御トランジスタに対する接続関係は図１２と同様である。
上記特許文献２の記載によれば、増幅トランジスタＭａ１とＭａ２は、特性が同じ場合、ゲート長Ｌとゲート幅Ｗが異なる場合の両方が存在する。
【０００８】
特許文献２に記載されている図１３の回路の動作を、以下に説明する。
ここで図１３の制御電圧発生回路１０７から供給される制御トランジスタＭｃ１のゲート電圧（制御電圧）を符号“Ｖcon１”で表し、制御トランジスタＭｃ２の制御電圧を符号“Ｖcon２”で表す。
【０００９】
図１４及び図１５は、制御電圧発生回路１０７の入出力特性、即ち可変ＤＣ電圧Ｖagcに対する制御電圧Ｖcon１及びＶcon２の変化を示すグラフである。
図１４に示す制御を行う場合、可変ＤＣ電圧Ｖagcを０[Ｖ]から上げていくと、制御電圧発生回路１０７は最初に制御電圧Ｖcon１をリニアに出力し、これによって制御トランジスタＭｃ１がオフ状態からオン状態に遷移する。この間、制御電圧Ｖcon２は０[Ｖ]なので制御トランジスタＭｃ２はオフ状態を維持する。
さらに可変ＤＣ電圧Ｖagcを上げると、制御電圧発生回路１０７は、制御電圧Ｖcon１を最大電圧（２.５[Ｖ]）で保持し、ほぼその時点から制御電圧Ｖcon２を同様な傾きでリニアに出力し、このため制御トランジスタＭｃ２がオフ状態からオン状態に遷移する。
【００１０】
図１５に示す制御を行う場合、制御電圧発生回路１０７は、可変ＤＣ電圧Ｖagcの上昇に伴って制御電圧Ｖcon１をリニアに出力する途中で、制御電圧Ｖcon２もほぼ同様な傾きでリニアに上げていく。このため制御トランジスタＭｃ１のオフからオンの状態遷移に少し遅れて制御トランジスタＭｃ２の状態遷移が開始される。
【００１１】
特許文献２の記載によれば、上記図１４又は図１５に示す制御を行うことによって、利得最大時の利得並びにノイズ指数ＮＦに係る特性を悪化させることなく、利得減衰時の歪み特性を改善できる。
また特許文献２の記載によれば、特に図１５に示す制御を行うことによって、制御電圧Ｖcon１とＶcon２とで電圧変化範囲に重なりがあるため、可変電圧源１１の電圧値Ｖagcと利得減衰量との間に、ある程度の線形的な関係を持たせることができて利得制御を容易にするとともに、約２ｄＢ利得減衰時におけるＩＩＰ３（アンプの歪み特性指標）の劣化を緩和できる等の効果を奏する。
【特許文献１】特開２００２−１７６３７１号公報
【特許文献２】特開２００４−１１２２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように特許文献２に開示されている増幅トランジスタのオンとオフの駆動制御方法では、可変利得増幅器のゲインを上げる際に、複数設けた制御トランジスタの一をオンさせ、その状態から更に、他のトランジスタを順次オンさせることによって増幅トランジスタ全体を流れる駆動電流を重加算する。逆に可変利得増幅器のゲインを下げる際には、全てのトランジスタをオンさせた駆動電流の重加算状態から他のトランジスタを順次オフする動作がとられると考えられる。
【００１３】
この増幅トランジスタの駆動制御方法では、アンプ全体のノイズ指数ＮＦと歪み特性の両方を十分に満足できないという課題がある。その理由を以下に述べる。
チューナ回路などのように自動利得制御回路における可変利得増幅器は、最小利得時には入力信号が大きい場合であるため、高いノイズ指数ＮＦを有することよりも、良好な歪み特性を有することが要求され、その要求に適合した特性の一の増幅トランジスタが選択され、それのみオンさせる。
一方、最大利得時には入力信号が小さい場合であるため、増幅トランジスタに対して、良好な歪み特性に優先して高いノイズ指数ＮＦが要求される。
【００１４】
しかし、上述した駆動電流の重加算で利得を上げていく制御では、利得が高い領域でノイズ指数ＮＦが良好な増幅トランジスタはオンしているが、ノイズ指数ＮＦが良くない増幅トランジスタもオンしているため、そのことがアンプ全体としてのノイズ指数ＮＦの向上を妨げている。
逆に、高利得領域でのアンプのノイズ指数ＮＦを上げようとすると、低利得領域での歪み特性が犠牲となる。
この不利益は、単一の増幅トランジスタを有する図１２の構成よりも改善されているが、増幅トランジスタの駆動電流を重加算する制御方法、そのための構成は、上記不利益の克服が十分でないという課題を有する。
【００１５】
本発明が解決しようとする課題は、入力信号が低い領域から高い領域まで、その入力信号レベルに応じて良好な信号対ノイズ特性と歪み特性を有する可変利得増幅回路を実現することである。
【課題を解決するための手段】
【００１６】
本発明に係る可変利得増幅回路は、入力信号を増幅する増幅トランジスタと、前記増幅トランジスタと出力端子との間に接続され、前記増幅トランジスタの直流バイアス電流を制御する制御トランジスタと、から各々が構成されているＮ（Ｎ：２以上の自然数）個のトランジスタ対と、Ｎ個の制御トランジスタの制御ノードに印加する直流バイアス電圧を個別に変化させることにより、Ｎ個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタとの組み合わせを切り換えるバイアス回路とを有する。
【００１７】
本発明に係る他の可変利得増幅回路は、互いに並列に接続され、各々が同一の入力信号を増幅し、共通の出力端子から一の出力信号を出力するＮ（Ｎ：２以上の自然数）個の増幅トランジスタと、Ｎ個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態のトランジスタとの組み合わせを切り換えることにより、前記Ｎ個の増幅トランジスタの総合利得を制御する利得制御部とを有する。
【００１８】
本発明では好適に、前記バイアス回路は、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせ、及び、状態遷移のタイミングを制御して、前記複数の制御トランジスタの制御ノードに印加する前記直流バイアス電圧の合計値を入力電圧に対してリニアに変化させる。
本発明では好適に、前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第１構造パラメータ（例えば実効ゲート幅）と、信号対ノイズ特性及び耐歪み特性に関する第２構造パラメータ（例えば実効ゲート長）とが各増幅トランジスタで互いに異なり、前記バイアス回路は、信号対ノイズ特性を改善する前記第１構造パラメータの変化の向きと逆の向きで、耐歪み特性を改善する前記第２構造パラメータが変化するように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する。
あるいは好適に、前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第１構造パラメータ（例えば実効ゲート幅）と、信号対ノイズ特性及び耐歪み特性に関する第２構造パラメータ（例えば実効ゲート長）とが各増幅トランジスタで互いに異なり、前記バイアス回路は、前記第１構造パラメータが信号対ノイズ特性改善のために大きいほど、前記第２構造パラメータが耐歪み特性改善のために小さくなるように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する。
【００１９】
以下、バイアス回路を有する場合を例として、本発明の作用を説明する。
入力端子に印加される入力電圧の振幅が０から徐々に大きくなる場合を考える。入力電圧の振幅が小さい小信号のときは、利得が大きくなるように高利得領域にバイアス回路によって制御される。このときバイアス回路は、少なくとも一の制御トランジスタがオン状態、他の制御トランジスタがオフ状態となるように、オン状態の制御トランジスタとオフ状態の制御トランジスタの組み合わせを選択し、その組み合わせを適宜変更するようにＮ個の制御トランジスタの各制御ノードに印加する直流バイアス電圧を個別に制御する。
具体的に、例えば常に一の制御トランジスタがオン、他の制御トランジスタがオフの場合を想定すると、小信号領域（高利得領域）では、第１構造パラメータ（実効ゲート幅）が最大で、第２構造パラメータ（実効ゲート長）が最小の制御トランジスタがオン状態、他のトランジスタがオフ状態となるように制御される。
この状態から入力信号の振幅が大きくなると、オン状態の制御トランジスタが次に実効ゲート幅が大きい制御トランジスタに切り替えられ、今までオン状態であった最大実効ゲート幅の制御トランジスタがオフとなる。このときオン状態に切り替えられる制御トランジスタの実効ゲート長は、最大実効ゲート幅の制御トランジスタの実効ゲート長より小さくなることはない。つまり、実効ゲート長の変化の向きが、実効ゲート幅の変化の向きと逆であるため、実効ゲート幅が相対的に小さい制御トランジスタの実効ゲート長は、実効ゲート幅が相対的に大きい制御トランジスタの実効ゲート長以上となる関係が常に保たれている。
信号振幅が小さくなる（利得が大きくなる）に従って上記制御トランジスタの切り換えを順次実行する。信号振幅が逆の場合も同様である。
なお、この制御以外に、複数の制御トランジスタをオンさせる制御が可能である。但し本発明では、常に、少なくとも１つの制御トランジスタはオフしている。
【発明の効果】
【００２０】
本発明によれば、特性を低下させる少なくとも１つの制御トランジスタをオフさせる制御が可能で、これによって入力信号が低い領域から高い領域まで、その入力信号レベルに応じて良好な信号対ノイズ特性と歪み特性とを有する可変利得増幅回路を実現できる。
【発明を実施するための最良の形態】
【００２１】
本発明の可変利得増幅回路は、制御トランジスタと増幅トランジスタの対をＮ（Ｎ：２以上の自然数）有する。制御トランジスタは、電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタの何れであってもよい。
以下、本発明の実施形態を、制御トランジスタがバイポーラトランジスタからなる場合を例として説明する。
【００２２】
［第１実施形態］
図１に、第１実施形態の可変利得増幅器の回路図を示す。
図１に示す可変利得増幅器１Ａは、電源電圧Ｖccの供給線２と基準電圧、例えば接地電圧の供給線３との間に、負荷抵抗５、ＮＰＮバイポーラトランジスタからなる制御トランジスタＱ１、ＦＥＴからなる増幅トランジスタＭａ１が縦続接続されている。制御トランジスタＱ１と増幅トランジスタＭａ１との縦続接続部と並列に３つのトランジスタ対、即ち、制御トランジスタＱ２と増幅トランジスタＭａ２との対、制御トランジスタＱ３と増幅トランジスタＭａ３との対、制御トランジスタＱ４と増幅トランジスタＭａ４との対が接続されている。４つの増幅トランジスタＭａ１〜Ｍａ４の各ゲート（Ｇ）は入力端子Ｔｉに接続され、そこから共通な入力信号Ｖinが入力されるようになっている。
ここではＮ＝４の場合を示すが、Ｎは２以上の自然数なら任意である。
【００２３】
４つの制御トランジスタＱ１〜Ｑ４のコレクタ（Ｃ）が出力端子Ｔｏに共通に接続され、４つの増幅トランジスタＭａ１〜Ｍａ４のソース（Ｓ）が接地電圧の供給線３に共通に接続されている。
４つの制御トランジスタＱ１〜Ｑ４の制御ノードであるベース（Ｂ）の電圧を個別に制御するバイアス回路４が設けられている。バイアス回路４は、等価回路としては、図１に示すように、個別に制御される４つの可変直流電圧源４１,４２,４３,４４から構成されている。
可変直流電圧源４１は第１制御電圧Ｖcon１を生成して制御トランジスタＱ１のベース（Ｂ）に印加する。同様に、可変直流電圧源４２は制御電圧Ｖcon２を、可変直流電圧源４３は制御電圧Ｖcon３を、可変直流電圧源４４は制御電圧Ｖcon４を各々生成し、それぞれ制御トランジスタＱ２,Ｑ３,Ｑ４の各ベース（Ｂ）に印加する。
なお、上記４つの制御トランジスタＱ１〜Ｑ４、バイアス回路４および抵抗５により、本発明の“利得制御部”の実施例が構成されている。
【００２４】
このようにカスケード接続された増幅トランジスタＭａｉ（ｉ＝１,２,３,４）と制御トランジスタＱｉを有する可変利得増幅器１Ａにおいては、増幅トランジスタＭａｉのゲート（Ｇ）に信号を入力し、制御トランジスタＱｉのコレクタ（Ｃ）から信号を出力する。このとき可変直流電圧源４１〜４４によって制御トランジスタＱｉのベース（Ｂ）電圧を介してエミッタ（Ｅ）電圧を変化させることにより増幅トランジスタＭａｉの増幅率制御を行う。制御トランジスタＱのベース（Ｂ）電圧を下げると、そのエミッタ（Ｅ）電圧が下がり、増幅トランジスタＭａｉのドレイン（Ｄ）とソース（Ｓ）間の電圧（ドレイン−ソース電圧Ｖds）が小さくなる。ドレイン−ソース間電圧Ｖdsが小さくなるほど、増幅トランジスタＭａｉの相互コンダクタンス（ｇｍ）は小さくなる。つまり増幅トランジスタＭａｉの増幅率が低下する。
【００２５】
以下、バイアス回路４による制御動作例を２つ説明する。ここでバイアス回路４は、図１３と同様に共通な可変基準電圧Ｖcon０を元に第１〜第４制御電圧Ｖcon１〜Ｖcon４を生成すると仮定する。
【００２６】
＜動作例１＞
図２（Ａ）〜図２（Ｃ）に、動作例１の構造パラメータの設定例と状態遷移を示す。
動作例１ではオン状態の増幅トランジスタが単一の場合であり、そのゲート幅（総実効ゲート幅）Ｗｔは、基本単位長さ（例えば１０[μm]）の倍数１〜４で表される。
【００２７】
図２（Ｃ）に示すように、増幅トランジスタＭａｉのゲート電極が、所定数ｍ（ｍ：任意の自然数）のゲートフィンガーからなる場合を想定する。なお、ｍ＝１の場合、１本のゲート電極の形態となる。
各ゲートフィンガーの長さ（単位実効ゲート幅）Ｗｕと、その数ｍとの組み合わせは図示のようになる。また、各ゲートフィンガー部の幅（実効ゲート長）は単位ゲート長Ｌのα倍（α：０より大きい実数）となる。図２では簡略化のため単位実効ゲート幅Ｗｕが基本単位長さ（例えば１０[μm]）の倍数である場合を例示するが、これに必ずしも限定されない。つまり、１つの増幅トランジスタ内でゲートフィンガーの長さが異なっていてもよい。
なお、図２（Ｃ）において括弧内には、実施例以外で取りうる数値の組み合わせ例を示す、この他にも取りうる組み合わせ例は存在し、単なる例示に過ぎない。括弧外が実施例で採用した数値の組み合わせである。
【００２８】
本実施形態では、利得及びノイズ指数ＮＦに関係する第１構造パラメータが、例えば総実効ゲート幅Ｗｔに相当し、耐歪み特性に関係する第２構造パラメータが、例えば実効ゲート長（αＬ）に相当する。ここで実効ゲート長αＬが小さいほど、ノイズ指数ＮＦが良好であるが、耐歪み特性は低下する。また、ノイズ指数ＮＦはゲート抵抗がある程度低いことを条件に総実効ゲート幅Ｗｔが大きいほど良好である。
ゲートフィンガー数ｍを大きくするとゲート抵抗の抑制効果が大きい。したがって、本例のようにノイズ指数ＮＦ改善のために総実効ゲート幅Ｗｔが大きいほどゲートフィンガー数ｍを大きくすることは望ましい。ただし、ゲート抵抗の影響が小さい場合は、このようにすることは必須ではない。
【００２９】
動作例１では総実効ゲート幅Ｗｔを基本単位の１,２,３,４と変化させる場合、図２（Ｃ）に示すように、増幅トランジスタＭａ１,Ｍａ２,Ｍａ３,Ｍａ４の順で単一の増幅トランジスタのみオンさせ、他をオフさせる。
このとき、オンからオフへの遷移時間とオフからオンへの遷移時間を一定時間内に制御する。
【００３０】
図３に、動作例１におけるバイアス回路４の入出力特性を示す。
図３に示すように、このような制御のためにバイアス回路４は、第１〜第４制御電圧Ｖcon１〜Ｖcon４をゼロから所定の目標値にリニアに増加させ、リニアに減少させ、かつ、減少期間が次の制御電圧の増加期間と重なるように制御する。このため第１〜第４制御電圧Ｖcon１〜Ｖcon４を加算した総制御電圧ＶconTが全体としてリニアに変化する。
図１の４つの増幅トランジスタＭａ１〜Ｍａ４を線形領域で動作させるとすると、上記制御電圧の制御によって入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの特性、即ち利得もリニアに変化させることができる。
【００３１】
＜動作例２＞
動作例２は、１〜３個までの範囲で増幅トランジスタをオンさせ、少なくとも１個の増幅トランジスタをオフさせる場合である。
【００３２】
図４（Ａ）〜図４（Ｃ）に、動作例２の構造パラメータの設定例と状態遷移を示す。
図４（Ａ）及び図４（Ｃ）に示すように、４つの増幅トランジスタＭａ１〜Ｍａ４の各実効ゲート幅Ｗ１〜Ｗ４を、２のＭ乗（Ｍ＝０,１,２,３）に設定している。このため、図４（Ｂ）に示すようなオン状態の増幅トランジスタの組み合わせをとると、総実効ゲート幅Ｗｔを基本単位長さの自然数倍で変化できる。
図５に、動作例２におけるバイアス回路４の入出力特性を示す。
【００３３】
図６（Ａ）に、上述した動作が可能なバイアス回路４の構成例を示す。なお、図６（Ａ）では煩雑化を避けるため、制御電圧Ｖcon１〜制御電圧Ｖcon３の３出力の場合を例示する。
このバイアス回路４は、制御電圧Ｖcon１の出力部４６Ａが４つのＮＰＮバイポーラトランジスタＴ１〜Ｔ４、４つの電流源Ｉ１〜Ｉ４及び４つの抵抗Ｒ１〜Ｒ４が図示のように接続されている。この構成は制御電圧Ｖcon２の出力部４６Ｂでも同様である。一方、制御電圧Ｖcon３の出力部４６Ｃは、２つのＮＰＮバイポーラトランジスタＴ３とＴ４、２つの電流源Ｉ３とＩ４及び３つの抵抗Ｒ２〜Ｒ４が図示のように接続されている。
このうちトランジスタＴ３（とＴ１）に、可変基準電圧Ｖcon０を生成する回路４５の出力に接続され、入力側となる。
トランジスタＴ４（とＴ２）は出力側又は固定基準電圧側のトランジスタである。
【００３４】
制御電圧Ｖcon３の出力部４６ＣのトランジスタＴ４は正のＣ電圧によりバイアスされ、制御電圧Ｖcon２の出力部４６ＢのトランジスタＴ２とＴ４は、Ｃ電圧よりＢ電圧（Ｃ＞Ｂ）だけ低い（Ｃ−Ｂ）電圧によりバイアスされ、制御電圧Ｖcon１の出力部４６ＡのトランジスタＴ２とＴ４は、（Ｃ−Ｂ）電圧よりさらにＡ電圧（Ｃ＞Ｂ≒Ａ）だけ低い（Ｃ−Ｂ−Ａ）電圧によりバイアスされている。
このため可変基準電圧Ｖcon０をゼロから上げていくと、最初に制御電圧Ｖcon１の出力部４６Ａが動作して、制御電圧Ｖcon１を出力し、次に、制御電圧Ｖcon２の出力部４６Ｂが動作して制御電圧Ｖcon２を出力し、最後に、制御電圧Ｖcon３の出力部４６Ｃが動作して制御電圧Ｖcon３を出力する。
図６（Ｂ）に、この電圧出力の特性図を示す。ただし、制御電圧Ｖcon１〜Ｖcon３、さらに、これらの合計ＶconTになるほど縦軸のスケールが圧縮されている。
【００３５】
ところで、一般に、可変利得増幅回路では、歪み特性を重視すればノイズ指数ＮＦが低下する。特にＴＶ用チューナに関しては入力信号が大きい場合（強電界地域）では利得（ゲイン）を小さくし、良好な歪み特性が要求され、逆に、入力信号が小さい場合（弱電界地域）では増幅器が歪まないように利得を下げ、かつ、良好な耐ノイズ特性が要求される。
【００３６】
本発明が適用されていない可変利得増幅回路では、強電界時にはノイズ指数ＮＦの良い増幅トランジスタをオフさせることは出来るが、弱電界時にはノイズ指数ＮＦが悪い増幅トランジスタも同時にオンしており、ノイズ指数ＮＦを良くすることは限界がある。
【００３７】
上述したように本実施形態では、弱電界時（Ｖcont大）には耐ノイズ特性の良いＦＥＴを使用し強電界時（Ｖcont小）の時は歪み特性の良いＦＥＴ（実効ゲート長αＬ：大）を使用する。その原理を利用してアナログ的に増幅トランジスタを切り替える。
そのとき制御電圧Ｖcontが大きい場合にノイズ指数ＮＦが悪い増幅トランジスタをオフさせ、ノイズ指数ＮＦが良い増幅トランジスタをオンさせてノイズ指数ＮＦを向上させることができる。
以上より入力信号が低い領域から高い領域まで、その入力信号レベルに応じて良好な信号対ノイズ特性と歪み特性を有する可変利得増幅回路を実現することができる。
【００３８】
［第２実施形態］
図７に、第２実施形態の可変利得増幅器の回路図を示す。なお、図７は増幅トランジスタ数Ｎ＝２の場合を示すが、Ｎは２以上の自然数なら任意である。
図７に示す可変利得増幅器１Ｂは、図１の可変利得増幅器１Ａに、直流成分帰還用の帰還抵抗８を、出力端子Ｔｏと入力端子Ｔｉとの間に接続している。
これにより、２つの増幅トランジスタＭａ１とＭａ２のドレイン電流Ｉｄのバラツキによる特性変動を防止または抑制することができ、動作が安定する。
【００３９】
次に上記第１及び第２実施形態の効果を、具体的な実施例で示す。
図８は、上記実施例のパラメータをまとめた図である。各パラメータについては前述したので省略する。
ここでは４つの増幅トランジスタＭａ１〜Ｍａ４の全部をオンさせるために、重加算の制御電圧ＶconTにより４つの制御トランジスタＱ１〜Ｑ４を制御した場合（図８（Ｂ１））と、そのうち増幅トランジスタＭａ３とＭａ４をオンし、増幅トランジスタＭａ１とＭａ２をオフした場合（図８（Ｂ２））とを比較した。前者を“４Ｔｒの場合”、後者を“２Ｔｒの場合”という。
【００４０】
図９にゲイン（Ｇａ）の周波数依存性のグラフ、図１０にノイズ指数ＮＦの周波数依存性のグラフを示す。
これらの図からは、２Ｔｒの場合、総実効ゲート幅Ｗｔが小さいのでゲインは低下しているが、ノイズ指数ＮＦは１Ｇ[Hz]まで非常に良い特性が得られている。総実効ゲート幅Ｗｔを同じにするならば、さらにノイズ指数ＮＦの改善が見込まれる。
なお、本実施例は第２実施形態の帰還抵抗８の値を１７[KΩ]とした場合であるが、帰還抵抗８の追加は動作の安定性に寄与し、第１実施形態でも同様な効果が得られる。
【００４１】
［第３実施形態］
図１１に、第３実施形態の可変利得増幅器の回路図を示す。
図１１に示す可変利得増幅回路１Ｃは、各々がＮ個のトランジスタ対からなり互いに平衡に動作する２つの単位回路２０(+)と２０(-)を有する。
単位回路２０(+)は、制御トランジスタＱ１(+)、ＦＥＴからなる増幅トランジスタＭａ１(+)とＭａ２(+)とを備える。単位回路２０(-)は、制御トランジスタＱ１(-)、ＦＥＴからなる増幅トランジスタＭａ１(-)とＭａ２(-)とを備える。
バイアス回路４は、２つの単位回路２０(+)と２０(-)の各々に１つずつ、合計２個の選択トランジスタを単位に、制御電圧Ｖcon１と制御電圧Ｖcon２を独立に制御する。
このようにバランス型構成とすると、２次歪みの改善や同相雑音のキャンセルが可能である。
【図面の簡単な説明】
【００４２】
【図１】第１実施形態の可変利得増幅器の回路図である。
【図２】（Ａ）〜（Ｃ）は、動作例１に関する回路図と図表である。
【図３】動作例１におけるバイアス回路の入出力特性を示す図である。
【図４】（Ａ）〜（Ｃ）は、動作例２に関する回路図と図表である。
【図５】動作例２におけるバイアス回路の入出力特性を示す図である。
【図６】（Ａ）と（Ｂ）は、バイアス回路の回路図と特性図である。
【図７】第２実施形態の可変利得増幅器の回路図である。
【図８】（Ａ）,（Ｂ１）,（Ｂ２）は、実施例に関する回路図と図表である。
【図９】実施例のゲイン（Ｇａ）の周波数依存性グラフである。
【図１０】実施例のノイズ指数ＮＦの周波数依存性グラフである。
【図１１】第３実施形態の可変利得増幅器の回路図である。
【図１２】背景技術の可変利得増幅器の回路図である。
【図１３】特許文献２に記載されている可変利得増幅器の回路図である。
【図１４】特許文献２に記載されている制御電圧発生回路の入出力特性グラフである。
【図１５】特許文献２に記載されている制御電圧発生回路の他の入出力特性グラフである。
【符号の説明】
【００４３】
１Ａ,１Ｂ,１Ｃ…可変利得増幅器、４…バイアス回路、５…負荷抵抗、４１,４２,４３,４４…可変直流電圧源、Ｑ１〜Ｑ４…制御トランジスタ、Ｍａ１〜Ｍａ４…増幅トランジスタ、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧、Ｔｉ…入力端子、Ｔｏ…出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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