(57)【要約】【課題】半導体素子の形成方法において、レーザカッティングが行われた領域内でプレート電極層の酸化を防止して素子特性、及び信頼性を向上させる。【解決手段】本発明は、キャパシタ領域形成工程でＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層を用いて周辺回路領域にハードマスク層を残留するようにし、後続の工程で周辺回路領域のプレート電極層を除去することによりヒューズ形成した後、レーザカッティングが行われた領域内でプレート電極層の酸化を防止する。【選択図】図４
2007036181.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）下部構造を備えた半導体基板のセル領域と周辺回路領域に第1の酸化膜、窒化膜及び絶縁膜パターンを順次形成するが、前記絶縁膜パターンはキャパシタ領域を定義する第1のポリシリコン層パターンとハードマスク層パターンの積層構造で形成する段階と、
（ｂ）前記構造物の全体表面にＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層を形成するが、前記ＵＳＧ層が前記セル領域より周辺回路領域により厚く形成される段階と、
（ｃ）前記セル領域の前記ＵＳＧ層を選択的に除去してキャパシタ予定領域内の前記窒化膜を露出する段階と、
（ｄ）前記セル領域で前記ハードマスク層パターンを除去し、露出した前記窒化膜を除去して前記キャパシタ領域の前記第１の酸化膜を露出する段階と、
（ｅ）前記周辺回路領域で前記ＵＳＧ層を除去した後、前記露出した第1の酸化膜を選択的に除去して前記キャパシタ領域の前記下部構造を露出する段階と、
（ｆ）前記セル領域で前記第１のポリシリコン層パターンと残余の窒化膜を除去する段階と、
（ｇ）前記周辺回路領域で前記ハードマスク層パターンを除去した後、前記キャパシタ領域の表面に下部電極層を形成する段階と、
（ｈ）前記構造物の全体表面に誘電層、プレート電極層及び前記キャパシタ領域を埋め込む平坦化された第２の酸化膜を順次形成する段階と、
（ｉ）前記第２の酸化膜、プレート電極層及び誘電層を平坦化エッチングして前記周辺回路領域で第1のポリシリコン層パターンを露出する段階と、
（ｊ）前記第２の酸化膜を除去した後、前記構造物の全体表面に前記キャパシタ領域を埋め込む平坦化された第２のポリシリコン層を形成する段階と、
（ｋ）前記セル領域に隣接した前記周辺回路領域でヒューズ形成マスクを用いて前記第２のポリシリコン層、第１のポリシリコン層パターン及び窒化膜をパターニングしてヒューズパターンを形成する段階とを含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記窒化膜はエッチング障壁層でＰＥ−窒化膜、ＬＰ−窒化膜及びこれらの組み合わせの中から選択されたいずれか一つであり、その厚さは３００Å〜２０００Åであることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記ハードマスク層パターンはＴｉ、ＴｉＮ、Ｗ及びこれらの組み合わせの中から選択されたいずれか一つであり、その厚さは３００Å〜２０００Åであることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記ＵＳＧ層の厚さは５００Å〜５０００Åであることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記ＵＳＧ層に対する除去工程は湿式方法、または等方性乾式方法を用いて実施することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
前記（ｄ）段階で前記ハードマスク層パターン及び窒化膜に対する除去工程は、前記周辺回路領域のＵＳＧ層に対するエッチング選択比の差を利用した乾式方法で実施することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
前記（ｅ）段階で前記第１の酸化膜除去工程は、前記周辺回路領域の前記ハードマスク層パターンとのエッチング選択比の差を利用した湿式方法で実施することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記第１のポリシリコン層パターン除去工程は、前記周辺回路領域のハードマスク層パターンとのエッチング選択比の差を利用した湿式又は乾式方法で実施することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記窒化膜除去工程は湿式方法で実施することを特徴とする請求項1に記載の半導体素子の形成方法。
【請求項１０】
前記プレート電極層はＴｉＮ、Ｗ、Ｃｕ及びこれらの組み合わせの中から選択されたいずれか一つであり、その厚さは１００Å〜１０００Åであることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１１】
前記第２の酸化膜はプレート電極分離用としてＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＵＳＧ(Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ)、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）及びこれらの組み合わせの中から選択されたいずれか一つであり、その厚さは５０００Å〜２００００Åであることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１２】
前記（ｉ）段階で、前記第２の酸化膜に対する平坦化エッチング工程はＣＭＰ又はエッチバック工程で実施することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１３】
前記（ｉ）段階の後残った第２の酸化膜の厚さは５００Å〜２０００Åであることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１４】
前記第２の酸化膜の除去工程は湿式方法を用いて実施することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１５】
前記（ｋ）段階後、
前記ヒューズパターンを含む全体表面に層間絶縁膜を形成する段階と、
前記周辺回路領域で所定領域の前記層間絶縁膜、第２のポリシリコン層及び第１のポリシリコン層パターンをエッチングして金属配線コンタクトホールを形成する段階と、
前記金属配線コンタクトホールを埋め込む導電層を形成した後、これをパターニングしてヒューズを形成する段階とをさらに含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に関し、特にキャパシタ領域形成工程でＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層を用いて周辺回路領域にハードマスク層を残留するようにし、後続の工程で周辺回路領域のプレート電極層を除去することによりヒューズ形成した後、レーザカッティングが行われた領域内でプレート電極層の酸化を防止して素子特性、及び信頼性を向上させる半導体素子の形成方法に関するものである。
【背景技術】
【０００２】
図１ａ〜図１ｄは、従来の技術に係る半導体素子の形成方法を示した断面図である。
図１ａに示されているように、格納電極コンタクトプラグ１３及び第1の層間絶縁膜１５のような下部構造が備えられた半導体基板１０の全体表面にバリア窒化膜１７を形成した後、第１の酸化膜２０及び窒化膜（図示省略）をバリア窒化膜１７の上部に順次積層させる。次は、キャパシタマスクをエッチングマスクにセル領域１０００ａの窒化膜をエッチングしてキャパシタ予定領域の第1の酸化膜２０を露出させる窒化膜パターン３５を形成する。
【０００３】
図１ｂに示されているように、窒化膜パターン３５をエッチングマスクに第1の酸化膜２０をエッチングしてキャパシタ領域を定義する第１の酸化膜パターン２５を形成する。
【０００４】
図１ｃに示されているように、キャパシタ領域で露出されたバリア窒化膜１７をエッチングして下部構造を露出した後、前記構造物の全体表面に下部電極層６０を形成する。次は、全体表面にキャパシタ領域を埋め込む第２の酸化膜６５を形成した後、第１の酸化膜パターン２５が露出されるまでＣＭＰ工程を行い窒化膜パターン３５を除去する。
【０００５】
図１ｄに示されているように、第２の酸化膜６５を除去して下部電極層６０を露出した後、全体表面に誘電層７０及びプレート電極層８０を順次形成する。次は、前記構造物の全体表面にキャパシタ領域を埋め込む平坦化されたポリシリコン層９０を形成する。その後、セル領域１０００ａに隣接した周辺回路領域１０００ｂで所定領域のポリシリコン層９０、プレート電極層８０、及び誘電層７０をエッチングして第１の酸化膜パターン２５を露出する。
【０００６】
図２は、従来半導体素子の製造方法に係る切断されたヒューズパターンを示す断面図である。
図２に示されているように、前記従来半導体素子の製造方法に係る周辺回路領域１０００ｂでヒューズパターン（図示省略）を形成する。リペアヒューズに使用するヒューズパターンで金属配線９３を形成する。ここで、半導体素子に対するテスト工程のあいだ不良回路が発見されるとき、不良回路が動作することを防止するため不良回路に対応するヒューズパターンをレーザでカッティングする。しかし、従来半導体素子の製造方法に従えば、ヒューズパターンはＴｉＮ、Ｗ及びＣｕのような金属物質でなるプレート電極層８０を含む。カッティングされたヒューズパターンの場合、露出されたプレート電極層８０が酸化され正常的な回路でも半導体素子の電気的特性が劣化する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような問題を防止するため、金属配線９３と除去されるヒューズパターン領域との間に酸化防止用金属配線９７をさらに形成し、プレート電極層８０の酸化がヒューズ用金属配線９３まで進行されないようにする方法を用いる。しかし、このためには追加的な工程段階が必要であり、半導体素子の生産歩留りを低下させる原因となる。
【０００８】
本発明は前記のような問題点を解決するためのものであり、キャパシタ領域を形成するパターニング工程でＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層を用い周辺回路領域にハードマスク層及び第1のポリシリコン層が残留するようにし、後続の工程で周辺回路領域のプレート電極層を除去することにより、ヒューズ形成した後レーザカッティングが行われた領域内でプレート電極層が酸化し、半導体素子の特性を低下させる問題を源泉的に防止することのできる半導体素子の形成方法を提供することをその目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体素子の形成方法は、
（ａ）下部構造を備え半導体基板のセル領域と周辺回路領域に第1の酸化膜、窒化膜及び絶縁膜パターンを順次形成するが、絶縁膜パターンはキャパシタ領域を定義する第１のポリシリコン層パターンとハードマスク層パターンの積層構造で形成する段階と、（ｂ）構造物の全体表面にＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層を形成するが、ＵＳＧ層がセル領域より周辺回路領域により厚く形成される段階と、（ｃ）セル領域のＵＳＧ層を選択的に除去してキャパシタ予定領域内の窒化膜を露出する段階と、（ｄ）セル領域でハードマスク層パターンを除去し、露出された窒化膜を除去してキャパシタ領域の第１の酸化膜を露出する段階と、（ｅ）周辺回路領域でＵＳＧ層を除去した後、露出した第１の酸化膜を選択的に除去してキャパシタ領域の下部構造を露出する段階と、（ｆ）セル領域で第１のポリシリコン層パターンと残余の窒化膜を除去する段階と、（ｇ）周辺回路領域でハードマスク層パターンを除去した後、キャパシタ領域の表面に下部電極層を形成する段階と、（ｈ）構造物の全体表面に誘電層、プレート電極層及びキャパシタ領域を埋め込む平坦化された第２の酸化膜を順次形成する段階と、（ｉ）第２酸化膜、プレート電極層及び誘電層を平坦化エッチングして周辺回路領域で第1ポリシリコン層パターンを露出する段階と、（ｊ）第２の酸化膜を除去した後、構造物の全体表面にキャパシタ領域を埋め込む平坦化された第２のポリシリコン層を形成する段階と、（ｋ）セル領域に隣接した周辺回路領域でヒューズ形成マスクを用いて第２のポリシリコン層、第1のポリシリコン層パターン及び窒化膜をパターニングしてヒューズパターンを形成する段階とを含むことを特徴とする。
【発明の効果】
【００１０】
半導体素子のキャパシタ形成工程でセル領域と周辺回路領域で積層構造を異なるように形成するためＵＳＧ層を形成してキャパシタ領域をエッチングする工程を行うことにより、周辺回路領域にハードマスク層及びポリシリコン層が残留するようにする。以後、後続の工程で周辺回路領域のプレート電極層を除去することによりヒューズ形成時レーザカッティングが行われた領域のプレート電極層が酸化し半導体素子の特性を低下させる問題を解決することができる。従って、本発明は従来の酸化防止用配線形成工程を省略して半導体素子の形成工程歩留りを向上させ、ヒューズ部の不良を低減させ半導体素子の電気的特性を向上させる効果を提供する。
【発明を実施するための最良の形態】
【００１１】
以下、図を参照して本発明に係る半導体素子の形成方法に関し詳しく説明する。
図３ａ〜図３ｈは、本発明に係る半導体素子の形成方法を示した断面図である。
図３ａに示されているように、格納電極コンタクトプラグ１１３及び第１の層間絶縁膜１１５のような所定の下部構造を備えた半導体基板１１０のセル領域２０００ａと、周辺回路領域２０００ｂにバリア窒化膜１１７を形成した後、その上部に第1の酸化膜１２０、エッチング障壁用窒化膜１３０、第１のポリシリコン層（図示省略）とハードマスク層（図示省略）を順次形成する。以後、キャパシタ領域を定義するエッチングマスクにハードマスク層及び第１のポリシリコン層をエッチングしてキャパシタ領域を定義する第１のポリシリコン層パターン１４０と、ハードマスク層パターン１４５でなる積層構造を形成する。ここで、エッチング障壁用窒化膜１３０はＰＥ−窒化膜又はＬＰ−窒化膜であり、その厚さは３００Å〜２０００Åであるのが好ましい。さらに、ハードマスク層パターン１４５はＴｉ、ＴｉＮ及びＷを用いて形成し、その厚さは３００Å〜２０００Åであるのが好ましい。
【００１２】
図３ｂに示されているように、前記構造物の全体表面に５００Å〜２０００Åの厚さでＵＳＧ層１５０を形成する。ここで、ＵＳＧ層１５０は周辺環境に伴い蒸着厚さが異なるようになる物質固有の特性がある。即ち、広くて平らな表面では正常的に蒸着されるが、狭い面積や垂直の表面では正常的に蒸着されず薄く形成される特性を有している。従って、ＵＳＧ層１５０はトポロジー（Topology）が存在するセル領域２０００ａでは薄く形成され、相対的に低いトポロジーのため周辺回路領域２０００ｂでは厚く形成される。
【００１３】
図３ｃに示されているように、セル領域２０００ａでＵＳＧ層１５０を除去してエッチング障壁用窒化膜１３０を露出する。このとき、ＵＳＧ層１５０除去工程は湿式方法または等方性乾式方法を用いて実施するのが好ましい。
【００１４】
図３ｄに示されているように、セル領域２０００ａでハードマスク層パターン１４５を除去し、露出したエッチング障壁用窒化膜１３０を除去して第１の酸化膜１２０を露出させるエッチング障壁用窒化膜パターン１３５を形成する。ここで、ハードマスク層パターン１４５と露出したエッチング障壁用窒化膜１３０の除去工程はＵＳＧ層１５０とのエッチング選択比の差を利用した乾式方法で実施する。
【００１５】
次は、周辺回路領域２０００ｂに残るＵＳＧ層１５０を湿式方法で除去し、ハードマスク層パターン１４５と第１のポリシリコン層パターンをエッチングマスクに露出した第１の酸化膜１２０を選択的にエッチングしてバリア窒化膜１１７を露出する第１の酸化膜パターン１２５を形成する。このとき、第１の酸化膜１２０のエッチング工程は周辺回路領域２０００ｂのハードマスク層パターン１４５とエッチング選択比の差を利用した湿式方法で実施する。
【００１６】
図３ｅに示されているように、セル領域２０００ａで第1のポリシリコン層パターン１４０及びエッチング障壁用窒化膜パターン１３５を除去してバリア窒化膜１１７を露出する。このとき、第１のポリシリコン層パターン１４０の除去工程は周辺回路領域２０００ｂのハードマスク層パターン１４５とのエッチング選択比の差を用いた湿式又は乾式方法で実施されるのが好ましい。さらに、エッチング障壁用窒化膜パターン１３５の除去工程は湿式方法で行い、同時に露出したバリア窒化膜１１７を除去して下部構造を露出することができる。
【００１７】
図３ｆに示されているように、周辺回路領域２０００ｂでハードマスク層パターン１４５を除去した後、全体表面に下部電極層１６０を形成する。以後、キャパシタ領域を埋め込む感光膜（図示省略）を下部電極層１６０の上部に形成し、これを全面露光及び現像する。次に、周辺回路領域２０００ｂの下部電極層１６０を除去した後、残余の感光膜を除去する。その次に、前記構造物の全体表面の上部に誘電層１７０及びプレート電極層１８０を順次形成する。ここで、プレート電極層１８０はＴｉＮ、Ｗ及びＣｕの中から選択されたいずれか一つを用いて形成し、その厚さは１００Å〜１０００Åであるのが好ましい。
次は、キャパシタ領域を埋め込む平坦化された第２の酸化膜１６５を全体表面に形成する。ここで、第２の酸化膜１６５はプレート分離用としてＴＥＯＳ、ＰＳＧ、ＵＳＧ、及びＢＰＳＧの中から選択されたいずれか一つを用いて形成し、その厚さは５０００Å〜２００００Åであるのが好ましい。
【００１８】
図３ｇに示されているように、周辺回路領域２０００ｂの第１のポリシリコン層パターン１４０を露出するまで第２の酸化膜１６５、プレート電極層１８０、及び誘電層１７０を平坦化エッチングする。ここで、第２の酸化膜１６５、プレート電極層１８０、及び誘電層１７０の研磨工程はＣＭＰ又はエッチバック工程で行い、研磨工程後セル領域２０００ａの残る第２の酸化膜１６５の厚さは５００Å〜２０００Åであるのが好ましい。
図３ｈに示されているように、第２の酸化膜１６５を湿式方法で除去した後、キャパシタ領域を埋め込む平坦化された第２のポリシリコン層１９０を前記構造物の全体表面に形成する。次は、セル領域２０００ａに隣接した周辺回路領域２０００ｂで第１の酸化膜パターン１２５が露出されるまで第２のポリシリコン層１９０、第１のポリシリコン層パターン１４０、及びエッチング障壁用窒化膜パターン１３５をエッチングしてセル領域２０００ａにキャパシタを形成し、同時に周辺回路領域２０００ｂにヒューズパターン（fuse pattern）を形成する。ここで、キャパシタは金属でなるプレート電極層１８０が形成されるのに比べ、ヒューズパターンは第２のポリシリコン層１９０、第１のポリシリコン層パターン１４０、及びエッチング障壁用窒化膜パターン１３５の積層構造で形成され、第２のポリシリコン層１９０にドッピングされる不純物の濃度を調節して抵抗を容易に調節することができる。
後続工程ではヒューズパターンに金属配線を連結してヒューズを完成する。
【００１９】
図４は、本発明に係る半導体素子の周辺回路領域にヒューズ形成方法を示した断面図である。
図４に示されているように、半導体基板１１０の全体表面に第２の層間絶縁膜１８５を形成する。次に、周辺回路領域２０００ｂで所定領域の第2の層間絶縁膜１８５、第２のポリシリコン層１９０、及び第１のポリシリコン層パターン１４０をエッチングして金属配線コンタクトホール（図示省略）を形成する。以後、金属配線コンタクトホールを埋め込む導電層（図示省略）を形成しパターニングして金属配線１９３を形成する。若し、テスト工程中ヒューズパターンに対応する回路が動作しなければ、前記回路に対応するヒューズパターンをレーザを用いて切断することができる。
【００２０】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２１】
【図１ａ】従来の技術に係る半導体素子の形成方法を示した断面図である。
【図１ｂ】従来の技術に係る半導体素子の形成方法を示した断面図である。
【図１ｃ】従来の技術に係る半導体素子の形成方法を示した断面図である。
【図１ｄ】従来の技術に係る半導体素子の形成方法を示した断面図である。
【図２】従来の技術に係る半導体素子の周辺回路領域にヒューズ形成方法を示した断面図である。
【図３ａ】本発明に係る半導体素子の形成方法を示した断面図である。
【図３ｂ】本発明に係る半導体素子の形成方法を示した断面図である。
【図３ｃ】本発明に係る半導体素子の形成方法を示した断面図である。
【図３ｄ】本発明に係る半導体素子の形成方法を示した断面図である。
【図３ｅ】本発明に係る半導体素子の形成方法を示した断面図である。
【図３ｆ】本発明に係る半導体素子の形成方法を示した断面図である。
【図３ｇ】本発明に係る半導体素子の形成方法を示した断面図である。
【図３ｈ】本発明に係る半導体素子の形成方法を示した断面図である。
【図４】本発明に係る半導体素子の周辺回路領域にヒューズ形成方法を示した断面図である。
【符号の説明】
【００２２】
１１０  半導体基板
１１３  格納電極コンタクトプラグ
１１５  第１の層間絶縁膜
１１７  バリア窒化膜
１２０  第1の酸化膜
１２５  第1の酸化膜パターン
１３０  エッチング障壁用窒化膜
１３５  エッチング障壁用窒化膜パターン
１４０  第1のポリシリコン層パターン
１４５  ハードマスク層パターン
１５０  USG層
１６０  下部電極層
１６５  第2の酸化膜
１７０  誘電層
１８０  プレート電極層
１８５  第2の層間絶縁膜
１９０  第2のポリシリコン層
１９３  金属配線
２０００ａ  セル領域
２０００ｂ  周辺回路領域
【図１ａ】
2007036181.tif 000003
【図１ｂ】
2007036181.tif 000004
【図１ｃ】
2007036181.tif 000005
【図１ｄ】
2007036181.tif 000006
【図２】
2007036181.tif 000007
【図３ａ】
2007036181.tif 000008
【図３ｂ】
2007036181.tif 000009
【図３ｃ】
2007036181.tif 000010
【図３ｄ】
2007036181.tif 000011
【図３ｅ】
2007036181.tif 000012
【図３ｆ】
2007036181.tif 000013
【図３ｇ】
2007036181.tif 000014
【図３ｈ】
2007036181.tif 000015
【図４】
2007036181.tif 000016