(57)【要約】【課題】バックアップ電源がないため保守作業が不要で機器構成が簡単かつ長寿命で、しかもプラントから受信するデータを確実に保存でき、データの信頼性が高いプラント用ネットワーク機器及びデータ修復方法を提供する。【解決手段】プラントから送信されるデータが伝わるバス９に、コンピュータ１を介してデータを記録保存する大容量メモリ４と、コンピュータ３に電源を供給する平滑コンデンサを有する電源回路３と、電源遮断を監視する電圧監視回路２とを接続している。また、バスには論理回路を接続し、この論理回路６を介してデータの記録保存をする高速メモリ５を備えて構成することを特徴とするものである。大容量メモリ４と高速メモリ５には、不揮発性メモリを使用する。電圧監視回路２で電源遮断を電源遮断の監視し、電源遮断の時に高速メモリ５に一時的に記録したデータを、電源の復電時に高速メモリ５からデータを大容量メモリ４に格納修復する。【選択図】図１
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【特許請求の範囲】
【請求項１】
プラントから送信されるデータが伝わるバスに、コンピュータを介して、前記データを記録保存する大容量メモリと、コンピュータに電源を供給するために設けられ平滑コンデンサを有する電源回路と、前記電源回路の電圧を監視する電圧監視回路とを接続して備えると共に、前記バスに接続する論理回路を設け、前記論理回路を介してデータの記録保存をする高速メモリを備えて構成したことを特徴とするプラント用ネットワーク機器。
【請求項２】
請求項１において、前記電源回路の平滑コンデンサは、その容量が１１.０μＦ以上のものであることを特徴とするプラント用ネットワーク機器。
【請求項３】
請求項１又は２において、前記論理回路にはパリティ機能を備え、前記高速メモリは、アドレス、データ用の第１高速メモリとパリティ用の第２高速メモリからなることを特徴とするプラント用ネットワーク機器。
【請求項４】
請求項１から３のいずれかにおいて、前記大容量メモリ及び前記高速メモリは、不揮発性メモリを用いたことを特徴とするプラント用ネットワーク機器。
【請求項５】
プラントから受信するデータを、コンピュータを介して記憶媒体となるメモリに記録保存する方法であって、電圧監視回路にてコンピュータに供給する電源回路の電圧を常時監視して電源遮断の監視を行い、大容量メモリへ前記データを書込み中に電源遮断が発生したときには、前記データは論理回路を介してデータを一時的に高速メモリに記録しておき、復電した時に前記高速メモリに一時的に記録したデータを、大容量メモリに格納して修復することを特徴とするプラント用ネットワーク機器のデータ修復方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設備監視や産業プラント計装システム等のプラントの計測制御に用いるプラント用ネットワーク機器及びそのデータ修復方法に関する。
【背景技術】
【０００２】
一般に、設備監視や産業プラント計装システム等の各種プラントでは、流量、圧力、液面、変位等のプロセス信号のデータは、ネットワークを介してネットワーク機器で受信して計測制御すると共に、必要とするデータを記録媒体に格納して記録保存することが行われている。
【０００３】
動作している状態でデータの格納を常に一定の間隔で行うこの種のプラント用ネットワーク機器では、常時アナログ積算値を記録したり、動態管理を行ったりしているため、落雷等により瞬停や停電が起こって電源遮断した時に、プラントから受信する管理用のデータが破損しないような対策をしている。例えば、ネプラント用ネットワーク機器にバッテリーなどのバックアップ電源を搭載し、停電が発生した時にコンピュータ（以下、「ＣＰＵ」と略称する）及び記録媒体となるメモリとの電源供給を保持し、プラントから受信するデータの格納する対策を行っている。
【０００４】
例えば特許文献１には、停電が発生した際でも、バックアップ電源を使用せずに計測データを記憶保存できるようにするため、第１の時間間隔で計測データを生成する計測部と、生成された第１計測データを複数記憶させる揮発性記憶素子で構成された第１記憶部と、複数の第１計測データに基づいて第１の時間間隔よりも長い第２の時間間隔で第２計測データを生成し、これを不揮発性記憶手段で構成された記録させる第２記憶部と、複数の第１計測データに基づいて第１の時間間隔よりも長く第２の時間間隔よりも短い第３の時間間隔で退避用データを生成し、これを記憶させる不揮発性記憶手段で構成された第３記憶部と、これらの制御を行う制御部とを備える計測装置が提案されている。
【０００５】
また、特許文献２には、電源遮断が生じた時に、必要な計測データが消失するのを防止するため、電源の供給が断たれたことを検知する電断検知回路と、データの記憶保持に電力が不要な不揮発性メモリ等の記憶媒体と、電断検知回路の検知出力に応答して所要の計測データを保護する保護回路を備え、この保護回路で所要の計測データを記憶媒体に書込み前に、既に記憶媒体に書込まれている所要のデータと比較して書込みの要否を決定する計測機器も提案されている。
【０００６】
【特許文献１】特開２００４−３２５３１４号公報
【特許文献２】特開２００５−１４０６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
通常、計測制御に用いるプラント用ネットワーク機器は、この長寿命化が要求されているが、バッテリーなどのバックアップ電源を使用する際には、常に寿命を診断するなどの機能を盛り込んでプラント用ネットワーク機器としての信頼性を維持できず、この診断回路が複雑となりこの実装空間の確保が必要となる。しかも、バックアップ電源は、寿命のある部品であって劣化も激しいため、プラント用ネットワーク機器の短寿命化を招くことになるし、一定期間毎にバッテリー交換の保守作業が必要となる問題がある。
【０００８】
また、特許文献１及び２のような計測装置では、全体の装置構成が大掛かりとなってしまうし、データの記憶操作が複雑化することになる。
【０００９】
本発明の第１の目的は、バックアップ電源がないため保守作業が不要で機器構成が簡単で、しかもプラントから受信するデータを確実に記録保存でき、信頼性が高くかつ長寿命のプラント用ネットワーク機器を提供することにある。
また、本発明の第２の目的は、停電発生の際にもその後のプラントから受信するデータ修復保存が簡単に行えてデータの信頼性の高いプラント用ネットワーク機器のデータ修復方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のプラント用ネットワーク機器では、プラントから送信されるデータが伝わるバスに、コンピュータを介して、データを記録保存する大容量メモリと、コンピュータに電源を供給するために設けられ平滑コンデンサを有する電源回路と、電源回路の電圧を監視する電圧監視回路とを接続しており、またバスには論理回路を接続し、この論理回路を介してデータの記録保存をする高速メモリを備えて構成することを特徴とするものである。大容量メモリと高速メモリには、不揮発性メモリを使用している。
【００１１】
また、本発明のプラント用ネットワーク機器のデータ修復方法では、電圧監視回路にてコンピュータに供給する電源回路の電圧を常時監視して電源遮断の監視を行い、大容量メモリへ前記データを書込み中に電源遮断が発生したときには、前記データは論理回路を介して高速メモリへ一時的に記録しておき、復電した時に前記高速メモリに一時的に記録したデータを、大容量メモリに格納して修復することを特徴とする。
【発明の効果】
【００１２】
本発明のようにプラント用ネットワーク機器を構成すれば、バックアップ電源の必要がないから、保守作業も不要となり、機器構成を簡単にして高信頼性かつ長寿命化することができる。また、プラント用ネットワーク機器のデータ修復方法によれば、電源遮断が生じたとしても、その後のプラントから受信するデータの修復保存が容易に行え、ネットワーク機器における保存データの信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１３】
本発明のプラント用ネットワーク機器は、ＣＰＵや、ＣＰＵに供給する電源回路の電圧を常時監視する電圧監視回路や、平滑コンデンサを実装してＣＰＵに供給する電源回路や、データを記録する不揮発性メモリである大容量メモリを、バスにそれぞれ接続している。更にバスには、論理回路を介してデータを緊急格納する不揮発性メモリである高速メモリを接続して構成する。
【００１４】
また、本発明のプラント用ネットワーク機器のデータ修復方法では、電圧監視回路によりＣＰＵに供給する電源回路の電圧を監視して電源遮断の監視を行い、プラントから受信するデータを大容量メモリへ書込み中に電源遮断が発生したときには、データは論理回路を介して高速メモリに格納するようにし、復電した時に高速メモリに格納したデータを、大容量メモリに格納して修復するようにしたものである。
【実施例１】
【００１５】
本発明のネットワーク機器の一実施例を、図１に示している。プラントからのプロセス信号のデータは、バス９からＣＰＵ１を用いて、記録媒体である大容量メモリ４に記録保存する構成としている。このバス９には、アドレスやデータの書込み制御を行うＣＰＵ１やデータを記録する不揮発性メモリである大容量メモリ４ばかりでなく、ＣＰＵ１の２つの電圧を監視する電圧監視回路２や、平滑コンデンサを有しＣＰＵ１に電源を供給する電源回路３を、それぞれ接続している。その上、バス９には、後述する構成の論理回路６を設けており、この論理回路６を介してデータを、電源遮断の時の緊急用として一時的に書込むため、ＣＰＵ１がリセットする間にデータの格納が可能な書込み速度が速い不揮発性メモリである高速メモリ５を接続している。
【００１６】
大容量メモリ４には、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）やＦＲＯＭ（Ｆｌａｓｈ  ＲＯＭ）等の不揮発性メモリを使用し、また書込み速度が速い高速メモリ５には、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）等の不揮発性メモリを使用する。
【００１７】
また、大容量メモリ４に保存したアドレスやデータを、解析用コンピュータに取込んで行えるように、バス９には、ＰＩ／Ｏ（Ｐｒｇｒａｍｍｅｄ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ）等の入出力部７やイーサネット（登録商標）８が必要に応じて設け、これらを介してアドレスやデータを解析用コンピュータに取込めるように構成することができる。
【００１８】
平滑コンデンサを有する電源回路３は、ＣＰＵ１に電源を供給する入力電圧１２Ｖから出力電圧５Ｖのロジック電圧及び３．３Ｖ、１．８Ｖの論理回路６に電源を供給し、電圧監視回路２によってＣＰＵ１のリセット電圧（４．５Ｖ）と低電圧（４．７Ｖ）の２つの電圧を監視する。この電圧監視によって、大容量メモリ４への書込みを開始する時点で、低電圧値を感知した場合、正常データを書き込める保証がないため、高速メモリ５へのアクセスを行わないよう制御する。
【００１９】
ＥＥＰＲＯＭやＦＲＯＭ等を用いる不揮発性メモリの大容量メモリ４への書込みデータは、機器の運転時間及び書込み回数に制限のある大容量メモリ４及びＦｅＲＡＭ等の高速メモリ５の書込み回数を機器の保全データとして、また入出力部７より得た入出力データのログデータとして記憶する。
【００２０】
大容量メモリ４にデータを格納する時に、論理回路６はＣＰＵ１から大容量メモリ４へアクセスしたアドレスとデータを取得し、この論理回路６で書込み速度が速い高速メモリ５へのアクセスアドレスとデータを生成し、最初に書込み開始フラグをデータに付して電源遮断の時の緊急用として一時的に高速メモリ５へも書込みを行うものである。
【００２１】
論理回路６には、パリティ機能となるパリティジェネレータ１３及びパリティチェック部１４を設け、これによって高速メモリ５に記録保存するデータにパリティを付し、高速メモリ５に保存するデータを、大容量メモリ４に転記するときにデータの妥当性が確認でき、データの信頼性を高めるようにしている。また、論理回路６には、ＣＰＵ１から取得するデータを一時記録するバッファ１５や、アドレス、データ生成回路１６と、エラー、書込みフラグ制御回路１７を設け、一時的に保存するデータに記録するようにしている。この論理回路６は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ：プログラマブルアレイ）でも使用することができる。
【００２２】
データを一時的に書込む高速メモリ５の例を図２に示しており、論理回路６に連なる高速メモリ５は、第１高速メモリ１１及び第２高速メモリ１２で構成し、これら第１及び第２高速メモリ１１，１２は、ＦｅＲＡＭ等の不揮発性メモリを使用する。ＣＰＵ１からの大容量メモリ４に保存すると同様のアドレスとデータを取得し、このアドレスとデータを、ＦｅＲＡＭを用いた第１高速メモリ１１に一時的に書込む際、パリティジェネレータ１３でパリティビットを生成し、パリティビット専用のＦｅＲＡＭを用いた第２高速メモリ１２に、パリティビットを書込む構成としている。
【００２３】
プラントから受信したデータを、ＣＰＵ１により大容量メモリ４に格納していた時に、電源遮断が起こってしまった場合に、復電した時に大容量メモリ４への書込み中フラグを監視した場合は、データを一時的に記録したＦｅＲＡＭの第１高速メモリ１１から、大容量メモリ４へのアドレスとデータを読込み、同時にパリティビット専用ＦｅＲＡＭの第２高速メモリ１２からパリティチェック部１４でチェックを行い、データの異常時には、エラーフラグをＣＰＵ１に送信し、データの正当性の確認通知を行ものである。
【００２４】
上記の時のタイムチャートを図３に示している。ＣＰＵ１は、３２ビットアドレス２１と８ビットデータ２２のアクセスを行い、ＥＥＰＲＯＭライト信号２３に基づいて大容量メモリ４にデータの書込みを実施する。この時、論理回路６にて、高速メモリ５にはタイムチャートのＦｅＲＡＭライト信号２４タイミングで、８ビットデータ２５の書込みフラグ、アドレス４バイト、データ１バイト及び各データにおけるパリティビットデータ２６の書込みが行われる。１アクセス当り、約１８０ｎｓが必要であり、６回のアクセスで約１１００ｎｓの時間が必要となる。また、１サイクル終了するまで、ＣＰＵ１にＷＡＩＴ信号２７を発行し、ＣＰＵ１の動作を待機させる。
【００２５】
ＥＥＰＲＯＭを用いた大容量メモリ４、及びＦｅＲＡＭを用いた及び高速メモリ５の書込みアクセス時間を、図４に示している。高速メモリ５は、１８０ｎｓの書込みアクセス時間３１で終了し、大容量メモリ４は２５０ｎｓで書込みアクセス時間３２が終了するが、大容量メモリ４はその後１０ｍｓの書込みアクセス時間が必要で、これで書込み１サイクルが完了する。つまり、この大容量メモリ４の書込みアクセス時間中に、電源が保証できない電圧まで下がった場合、つまり停電が発生した場合には、データは保証できないことになる。
【００２６】
次に、第１高速メモリ１１及び第２高速メモリ１２で高速メモリ５を構成し、高速メモリ５に一時的に記録したデータを、大容量メモリ４へ書込み修復する際の動作を、図５のフローチャートを用いて説明する。電源回路３から供給するＣＰＵ１の電圧を常に監視している電圧監視回路２によって、４．７Ｖ以下の低電圧監視を行い（ステップＳ４１）、規定電圧が４．７Ｖ以下のＹときは終了し、電圧が４．７Ｖ以上のＮ（正常）であればステップＳ４２に移行し、ここで前回のアクセスは大容量メモリ４に書込み済か書込み中かの書込みフラグの監視を実施する。
【００２７】
ステップＳ４２において、前回書込み中に電源が低下し処理が終了できなかったＹの場合、つまり、大容量メモリ４に正常に書込みができなかった場合、図３のタイムチャートで示した高速メモリ５からアドレスとデータを取得し（ステップＳ４３）、パリティ機能をもつ場合、ＦｅＲＡＭを用いた第２高速メモリ１２からそのデータに正当性があるかパリティチェック部１４にて判断する（ステップＳ４４）。この判断ステップＳ４４でＹ（有）の場合終了し、Ｎ（正常）の場合にはステップＳ４１と同様に低電圧監視を実施し（ステップＳ４５）、以下のＹの時には終了する。
【００２８】
ステップＳ４２でデータの書込みがないＮの場合及びステップＳ４５で規定電圧がＮの場合には、第１高速メモリ１１に記録されたアドレスのデータを大容量メモリ４へ書込んで、欠落したデータの修復をし（ステップＳ４２１）、続いて正常に大容量メモリ４に書込みが終了したのかどうかの判断を行い（ステップＳ４２２）、Ｎの場合には再書込みのステップＳ４２２に戻り、Ｙの場合には第２高速メモリ１２のデータの書込みフラグをリセットし（ステップＳ４２３）、通常の処理に戻る。
【００２９】
高速メモリ５のデータ構成を、図６（ａ）、（ｂ）に示している。図３のタイムチャートから１データを大容量メモリ４に書込み中に、高速メモリ５には書込みフラグ、アドレス、データの６データデータ構成５１を書込み、また論理回路６が図２のようにパリティ機能付きの場合には、第２高速メモリ１２へは、高速メモリ５に対するパリティデータ構成５２で示すパリティデータが書込まれることになる。
【００３０】
低電圧監視時間からリセット時間までの時間保証は、図３に示すタイムチャートより約１１００ｎｓ必要である。電源回路３には平滑コンデンサを実装しているから、停電で電源遮断が発生した場合、ＣＰＵ１に供給する電源は、電源回路３の平滑コンデンサの放電特性となる。停電が発生してからｔ（ｓ）後のＣＰＵ１に供給される電源電圧Ｖ'は、次式（１）で表すことができる。
【００３１】
【数１】
2007133454.tif 000003
ただし、Ｚは機器の負荷である。
【００３２】
機器の消費電力Ｗを６Ｗ、電源電圧Ｖを５Ｖとすると、機器の負荷Ｚ（Ω）は、次式（２）で求めることができる。
【００３３】
【数２】
2007133454.tif 000004
データ格納保持時間が１１００ｎｓであることから充分にマージンをとり、停電が発生してからＣＰＵ１がリセット電圧値になるまでの時間を２０００ｎｓと設定する。リセット電圧値を４．５Ｖに設定したときには、平滑コンデンサの容量は（１）、（２）式を用いて次式（３）で求めることができる。
【００３４】
【数３】
2007133454.tif 000005
よって、電源回路３に実装する平滑コンデンサの容量は、１１.０μＦ以上であれば、ＣＰＵ１が高速メモリ５、論理回路６に確実にデータを格納することができる。
【００３５】
平滑コンデンサの容量が１０μＦ程度のものの電源回路３への実装は、一般的なコンデンサで問題なく使用できる。したがって、本発明の不揮発性メモリを併用したメモリ制御方式が成り立ち、バッテリーなどのバックアップ電源の必要がなく、機器の寿命が左右されない信頼性のある機器を実現できる。
【図面の簡単な説明】
【００３６】
【図１】本発明のプラント用ネットワーク機器の一実施例を示す構成図である。
【図２】本発明のプラント用ネットワーク機器の論理回路及び高速メモリの例を示す構成図である。
【図３】本発明のプラント用ネットワーク機器のタイムチャートである。
【図４】本発明のプラント用ネットワーク機器の高速メモリと大容量メモリのアクセスタイミング図である。
【図５】本発明のプラント用ネットワーク機器のデータ修復方法を示すフローチャートである。
【図６】本発明のプラント用ネットワーク機器の高速メモリに記録するデータ構成図である。
【符号の説明】
【００３７】
１…ＣＰＵ、２…電圧監視回路、３…電源回路、４…大容量メモリ、５…データ格納高速メモリ、６…論理回路、１１…第１高速メモリ、１２…第２高速メモリ、１３…パリティジェネレータ、１４…パリティチェック部、１４…バッファ、１５…アドレス、データ生成回路、１６…エラー、書込みフラグ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
2007133454.tif 000009
【図５】
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【図６】
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