(57)【要約】【課題】  本発明は、トランジスタのしきい値電圧の変動を防止することができるシフトレジスタを提供する。【解決手段】  本発明は、異なる位相を持つ複数のクロック信号ＣＬＫによって駆動され、縦続接続された複数の信号保持手段のうち、初段の入力端子に入力信号が入力されると、各段から出力信号が順次出力されるシフトレジスタであって、信号保持手段が非選択時、第１プルダウントランジスタＱ２，Ｑ５の制御電極と電流電極との間の電圧は、第２プルダウントランジスタＱ３，Ｑ６の制御電極と電流電極との間の電圧に対して、第１プルダウントランジスタＱ２，Ｑ５の電流電極の電位ＶＳＳを基準に逆極性である。【選択図】図５
2007048382.tif 000002
【特許請求の範囲】
【請求項１】
異なる位相を持つ複数のクロック信号によって駆動され、縦続接続された複数の信号保持手段のうち、初段の入力端子に入力信号が入力されると、各段から出力信号が順次出力されるシフトレジスタであって、
前記信号保持手段は、出力ノードを充電するプルアップトランジスタと、
互いに相補の関係にある第１制御信号と第２制御信号とで駆動され、前記出力ノードを放電する第１プルダウントランジスタ及び第２プルダウントランジスタとを備え、
前記信号保持手段が非選択時、前記第１プルダウントランジスタの制御電極と電流電極との間の電圧は、前記第２プルダウントランジスタの制御電極と電流電極との間の電圧に対して、前記第１プルダウントランジスタの電流電極の電位を基準に逆極性であることを特徴とするシフトレジスタ。
【請求項２】
請求項１に記載のシフトレジスタであって、
前記第１プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値と、前記第２プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値との間に所定の電圧差を設けることを特徴とするシフトレジスタ。
【請求項３】
請求項２に記載のシフトレジスタであって、
前記第１プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値と、前記第２プルダウントランジスタの制御電極と電流電極との間の電圧の絶対値とは、前記第１プルダウントランジスタあるいは前記第２プルダウントランジスタを導通させた場合の電圧の絶対値よりも、導通させない場合の電圧の絶対値の方が大きいことを特徴とするシフトレジスタ。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載のシフトレジスタであって、
前記信号保持手段は、前記第１制御信号が前記第１プルダウントランジスタの制御電極に直流的に結合され、前記第２制御信号が前記第２プルダウントランジスタの制御電極に直接入力されることを特徴とするシフトレジスタ。
【請求項５】
請求項４に記載のシフトレジスタであって、
前記信号保持手段は、選択時に、前記第１プルダウントランジスタの制御電極の電位が前記第１プルダウントランジスタの一方の電流電極の電位と略等しくなることを特徴とするシフトレジスタ。
【請求項６】
請求項５に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードが制御電極と一方の電流電極とに接続され、前記第１プルダウントランジスタの制御電極と接続される第２ノードが他方の電流電極に接続された第１トランジスタと、
前記第１ノードが一方の電流電極に接続され、前記第２ノードが制御電極と他方の電流電極とに接続された第２トランジスタと、
前記第２制御信号が入力される第３ノードが制御電極と一方の電流電極とに接続され、前記第２プルダウントランジスタの制御電極と接続される第４ノードが他方の電流電極に接続された第３トランジスタと、
前記第３ノードが一方の電流電極に接続され、前記第４ノードが制御電極と他方の電流電極とに接続された第４トランジスタと、
前記第１ノードが制御電極に接続され、前記第２ノードが一方の電流電極に接続された第５トランジスタと、
前記第５トランジスタの他方の電流電極と前記第１プルダウントランジスタの一方の電流電極の電位と等しい電位源との間に設けられ、前段の前記信号保持手段の出力信号に応動する第６トランジスタとを備えることを特徴とするシフトレジスタ。
【請求項７】
請求項５に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードが制御電極に接続され、前記第１プルダウントランジスタの制御電極と接続される第２ノードが一方の電流電極に接続された第１トランジスタと、
前記第２制御信号が入力される第３ノードが制御電極に接続され、前記第２プルダウントランジスタの制御電極と接続される第４ノードが一方の電流電極に接続された第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの他の電流電極と、所定の電位を有する電位源との間に設けられたダイオード接続の第３トランジスタと、
前記第４ノードが制御電極に接続され、前記第２ノードが一方の電流電極に接続され、他方の電流電極に前記第１制御信号が入力される第４トランジスタと、
前記第２ノードが制御電極に接続され、前記第４ノードが一方の電流電極に接続され、他方の電流電極に前記第２制御信号が入力される第５トランジスタとを備えることを特徴とするシフトレジスタ。
【請求項８】
請求項６に記載のシフトレジスタであって、
前記信号保持手段は、
前記第５トランジスタを、前記第１トランジスタと前記第１プルダウントランジスタの制御電極との間に直列に接続することを特徴とするシフトレジスタ。
【請求項９】
請求項４に記載のシフトレジスタであって、
前記信号保持手段は、選択時に、前記第１プルダウントランジスタの制御電極と前記第１プルダウントランジスタの一方の電流電極間の電位差がしきい値電圧と略等しくなることを特徴とするシフトレジスタ。
【請求項１０】
請求項９に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードが制御電極と一方の電流電極とに接続され、前記第１プルダウントランジスタの制御電極と接続される第２ノードが他方の電流電極に接続された第１トランジスタと、
前記第１ノードが一方の電流電極に接続され、前記第２ノードが制御電極と他方の電流電極とに接続された第２トランジスタと、
前記第２制御信号が入力される第３ノードが制御電極と一方の電流電極とに接続され、前記第２プルダウントランジスタの制御電極と接続される第４ノードが他方の電流電極に接続された第３トランジスタと、
前記第３ノードが一方の電流電極に接続され、前記第４ノードが制御電極と他方の電流電極とに接続された第４トランジスタと、
前記第２ノードが制御電極と一方の電流電極とに接続された第５トランジスタと、
前記第５トランジスタの他方の電流電極と前記第１プルダウントランジスタの一方の電流電極の電位と等しい電位源との間に設けられ、前段の前記信号保持手段の出力信号に応動する第６トランジスタとを備えることを特徴とするシフトレジスタ。
【請求項１１】
請求項６、請求項８及び請求項１０のいずれか１つに記載のシフトレジスタであって、
前記信号保持手段は、
前記信号保持手段が選択状態の時、前記第１プルダウントランジスタ又は前記第２プルダウントランジスタがＯＦＦ状態となるように、前記第２ノード又は前記第４ノードの電位を制御する回路をさらに備えることを特徴とするシフトレジスタ。
【請求項１２】
請求項６、請求項８及び請求項１０のいずれか１つに記載のシフトレジスタであって、
前記信号保持手段は、
前記第１トランジスタと並列に接続し、次段の前記信号保持手段の出力信号に応動する第７トランジスタと、
第７トランジスタと直列に接続された第１の一方向性素子と、
前記第３トランジスタと並列に接続し、次段の前記信号保持手段の出力信号に応動する第８トランジスタと、
第８トランジスタと直列に接続された第２の一方向性素子とをさらに備えることを特徴とするシフトレジスタ。
【請求項１３】
請求項６、請求項８及び請求項１０のいずれか１つに記載のシフトレジスタであって、
前記信号保持手段は、
前記第２トランジスタの代わりに、次段の前記信号保持手段の出力信号に応動する第９トランジスタと、
前記第４トランジスタの代わりに、次段の前記信号保持手段の出力信号に応動する第１０トランジスタとをさらに備えることを特徴とするシフトレジスタ。
【請求項１４】
請求項６、請求項８及び請求項１０のいずれか１つに記載のシフトレジスタであって、
前記信号保持手段は、
前記第６トランジスタの制御電極に、前記プルアップトランジスタの制御電極と同じ電位が供給されることを特徴とするシフトレジスタ。
【請求項１５】
請求項１０に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１トランジスタと並列に接続される第１容量素子と、
前記第３トランジスタと並列に接続しされる第２容量素子とをさらに備えることを特徴とするシフトレジスタ。
【請求項１６】
請求項１乃至請求項３のいずれか１つに記載のシフトレジスタであって、
前記信号保持手段は、前記第１制御信号が前記第１プルダウントランジスタの制御電極に容量結合入力され、前記第２制御信号が前記第２プルダウントランジスタの制御電極に容量結合入力されることを特徴とするシフトレジスタ。
【請求項１７】
請求項１６に記載のシフトレジスタであって、
前記信号保持手段は、選択時に、前記第１プルダウントランジスタの制御電極と前記第１プルダウントランジスタの一方の電流電極間の電位差がしきい値電圧と略等しくなることを特徴とするシフトレジスタ。
【請求項１８】
請求項１７に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードと前記第１プルダウントランジスタの制御電極と接続される第２ノードとの間に設けられた第１容量素子と、
前記第２制御信号が入力される第３ノードと前記第２プルダウントランジスタの制御電極と接続される第４ノードとの間に設けられた第２容量素子と、
前記第２ノードと前記第１プルダウントランジスタの電流電極と同電位の第５ノードとの間に接続され、少なくとも１つの素子から構成される第１の一方向性素子と、
前記第１の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第２の一方向性素子と、
前記第４ノードと前記第２プルダウントランジスタの一方の電流電極と同電位の第６ノードとの間に接続され、少なくとも１つの素子から構成される第３の一方向性素子と、
前記第３の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第４の一方向性素子とをさらに備えることを特徴とするシフトレジスタ。
【請求項１９】
請求項１７に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードと前記第１プルダウントランジスタの制御電極と接続される第２ノードとの間に設けられた第１容量素子と、
前記第２制御信号が入力される第３ノードと前記第２プルダウントランジスタの制御電極と接続される第４ノードとの間に設けられた第２容量素子と、
前記第２ノードに一端が接続された、少なくとも１つの素子から構成される第１の一方向性素子と、
前記第１の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第２の一方向性素子と、
前記第４ノードに一端が接続された、少なくとも１つの素子から構成される第３の一方向性素子と、
前記第３の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第４の一方向性素子と、
前記第１の一方向性素子及び前記第３の一方向性素子の他端と前記第１プルダウントランジスタの電流電極と同電位の第５ノードとの間に接続された、少なくとも１つの素子から構成される第５の一方向性素子と、
前記第２の一方向性素子及び前記第４の一方向性素子の他端と前記第５ノードとの間に接続された、少なくとも１つの素子から構成される第６の一方向性素子とをさらに備えるシフトレジスタ。
【請求項２０】
請求項１７に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードと前記第１プルダウントランジスタの制御電極と接続される第２ノードとの間に設けられた第１容量素子と、
前記第２制御信号が入力される第３ノードと前記第２プルダウントランジスタの制御電極と接続される第４ノードとの間に設けられた第２容量素子と、
前記第２ノードに一端が接続された、少なくとも１つの素子から構成される第１の一方向性素子と、
前記第１の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第２の一方向性素子と、
前記第４ノードに一端が接続された、少なくとも１つの素子から構成される第３の一方向性素子と、
前記第３の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第４の一方向性素子とを備え、
前記第１の一方向性素子乃至前記第４の一方向性素子の他端は、外部に設けた定電圧生成回路に接続されることを特徴とするシフトレジスタ。
【請求項２１】
請求項１７に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードと前記第１プルダウントランジスタの制御電極と接続される第２ノードとの間に設けられた第１容量素子と、
前記第２制御信号が入力される第３ノードと前記第２プルダウントランジスタの制御電極と接続される第４ノードとの間に設けられた第２容量素子と、
前記第２ノードと前記第１プルダウントランジスタの電流電極と同電位の第５ノードとの間に接続され、少なくとも１つの素子から構成される第１の一方向性素子と、
前記第１の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第２の一方向性素子と、
前記第４ノードと前記第２プルダウントランジスタの一方の電流電極と同電位の第６ノードとの間に接続され、少なくとも１つの素子から構成される第３の一方向性素子と、
前記第３の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第４の一方向性素子とをさらに備え、
前記第１の一方向性素子と前記第２の一方向性素子との間、及び前記第３の一方向性素子と前記第４の一方向性素子との間で、電圧の絶対値が等しいアノードとカソードとを少なくとも１箇所接続することを特徴とするシフトレジスタ。
【請求項２２】
請求項１７に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１制御信号が入力される第１ノードと前記第１プルダウントランジスタの制御電極と接続される第２ノードとの間に設けられた第１容量素子と、
前記第２制御信号が入力される第３ノードと前記第２プルダウントランジスタの制御電極と接続される第４ノードとの間に設けられた第２容量素子と、
前記第２ノードに一端が接続された、少なくとも１つの素子から構成される第１の一方向性素子と、
前記第１の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第２の一方向性素子と、
前記第４ノードに一端が接続された、少なくとも１つの素子から構成される第３の一方向性素子と、
前記第３の一方向性素子と並列且つ逆方向に接続された、少なくとも１つの素子から構成される第４の一方向性素子とをさらに備え、
前記第１の一方向性素子の他端と前記第２の一方向性素子の他端、及び前記第３の一方向性素子の他端と前記第４の一方向性素子の他端をそれぞれ接続し、外部から定電圧を供給することを特徴とするシフトレジスタ。
【請求項２３】
請求項１７に記載のシフトレジスタであって、
前記信号保持手段は、
前記第１プルダウントランジスタの制御電極と接続される第１ノードと前記第１プルダウントランジスタの電流電極と同電位の第２ノードとの間、又は前記第２プルダウントランジスタの制御電極と接続される第３ノードと前記第２プルダウントランジスタの電流電極と同電位の第４ノードとの間に接続された第１の一方向性素子と、
前段の前記信号保持手段の出力信号に応動する第１トランジスタと、
前記第１の一方向性素子と前記第１トランジスタとを接続するための第５ノードと、前記第１ノード又は前記第３ノードとの間に設けられ、ダイオード接続された複数の第２トランジスタとをさらに備えるシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタに係る発明であって、特に、非晶質シリコン薄膜トランジスタを用いたシフトレジスタに関するものである。
【背景技術】
【０００２】
液晶表示装置等の駆動回路に用いられる非晶質シリコン薄膜トランジスタ（以下、単にトランジスタともいう）は、ゲート電極に対し継続的にバイアスが印加された場合、トランジスタのしきい値電圧が比較的大きくシフトする。当該トランジスタを用いたシフトレジスタの場合、このしきい値電圧のシフトにより動作不良が生じる問題があった。そこで、従来のシフトレジスタでは、しきい値電圧のシフトに対し特許文献１乃至特許文献４に示すような様々な対策が講じられていた。
【０００３】
特許文献１では、トランジスタのしきい値が上昇する問題の対策として、ゲート電極に印加される電圧ストレスを低減できるように、ゲート電極のバイアスレベルを制御する回路を設けていた。また、特許文献２では、使用開始時にトランジスタのゲート電極に印加するバイアスを低くすると共に、所定の回路でトランジスタのしきい値の電圧変動を検知し、その変動に応じた電源電圧をシフトレジスタに供給していた。
【０００４】
特許文献３では、トランジスタのしきい値が上昇する問題の対策として、シフトレジスタに供給する電源電圧を周期的に変化させていた。また、特許文献４では、積算電圧調整動作期間を設け、しきい値電圧の上昇分を引き下げるように制御していた。
【０００５】
【特許文献１】特開２００２−１７５６９５号公報
【特許文献２】特開平８−２６３０２７号公報
【特許文献３】特開２００４−２４６３５８号公報
【特許文献４】特開２００２−１９７８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１乃至特許文献３において、上述のような対策を講じることにより、ゲート電極に印加されるバイアスのレベルを低減することはできる。しかし、特許文献１乃至特許文献３に示した対策を講じても、一定のバイアスはゲート電極に印加されるので、時間の経過とともにトランジスタのしきい値電圧は上昇し、回路の誤動作を招く可能性があった。これに加えて、特許文献２では、しきい値電圧変動を検知するための回路を装置外部に設けなければならず、回路が複雑化する欠点があった。また、特許文献３では、電源電圧を周期的に変化させるため、消費電力が増大するという問題があった。
【０００７】
一方、特許文献４では、表示ができない積算電圧調整動作期間は表示のブランキング期間に限定されるので、積算電圧調整動作期間を十分に長くとることが困難である問題がった。
【０００８】
そこで、本発明は、上述の問題を生じさせることなく、トランジスタのしきい値電圧の変動を防止することができるシフトレジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る解決手段は、異なる位相を持つ複数のクロック信号によって駆動され、縦続接続された複数の信号保持手段のうち、初段の入力端子に入力信号が入力されると、各段から出力信号が順次出力されるシフトレジスタであって、信号保持手段は、出力ノードを充電するプルアップトランジスタと、互いに相補の関係にある第１制御信号と第２制御信号とで駆動され、出力ノードを放電する第１プルダウントランジスタ及び第２プルダウントランジスタとを備え、信号保持手段が非選択時、第１プルダウントランジスタの制御電極と電流電極との間の電圧は、第２プルダウントランジスタの制御電極と電流電極との間の電圧に対して、第１プルダウントランジスタの電流電極の電位を基準に逆極性である。
【発明の効果】
【００１０】
本発明に記載のシフトレジスタは、信号保持手段が非選択時、第１プルダウントランジスタの制御電極と電流電極との間の電圧は、第２プルダウントランジスタの制御電極と電流電極との間の電圧に対して、第１プルダウントランジスタの電流電極の電位を基準に逆極性であるので、トランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図を用いて説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００１２】
（実施の形態１）
図１は、本実施の形態に係るシフトレジスタの概略図である。図１では、信号保持手段である単位シフトレジスタＳＲ１〜ＳＲ４を４段分縦続接続した例が示されている。また、図１に示すシフトレジスタは、互いに逆相の２相クロック信号ＣＬＫ，／ＣＬＫで駆動されている。もちろん、図１のシフトレジスタは例示であり、本発明に係るシフトレジスタは３相以上のクロック信号で駆動することも可能である。図２では、３相のクロック信号Ｃ１，Ｃ２，Ｃ３で駆動されるシフトレジスタの例が示されている。
【００１３】
図３は、図１に示すシフトレジスタの動作波形を示す。まず、単位シフトレジスタＳＲ１において、ゲート線駆動信号Ｇｎ−１の入力部に開始信号ＩＮが入力される。そして、単位シフトレジスタＳＲ１は、ゲート線駆動信号Ｇ１を出力する。このゲート線駆動信号Ｇ１が、次段の単位シフトレジスタＳＲ２におけるゲート線駆動信号Ｇｎ−１の入力部に入力される。以下の単位シフトレジスタＳＲ３，ＳＲ４も同様の動作を繰り返す。
【００１４】
各段の単位シフトレジスタＳＲ１〜ＳＲ４には、接地電位ＶＳＳと電源電位ＶＤＤとが供給されている。また、奇数段の単位シフトレジスタＳＲ１，ＳＲ３には、図３に示すようにクロック信号ＣＬＫが入力され、偶数段の単位シフトレジスタＳＲ２，ＳＲ４には、図３に示すようにクロック信号／ＣＬＫが入力される。さらに、各段の単位シフトレジスタＳＲ１〜ＳＲ４には、クロック信号ＣＬＫ、／ＣＬＫの２倍の周期を持ち、互いに逆相の繰り返し信号ＰＤＣＯ，／ＰＤＣＯ，ＰＤＣＥ，／ＰＤＣＥ（図３では、図示せず）が入力される。なお、図３では、各段の単位シフトレジスタＳＲ１〜ＳＲ４から出力されるゲート線駆動信号Ｇ１〜Ｇ４が図示されている。
【００１５】
図４には、図２に示すシフトレジスタの動作波形を示す。図４では、図２の動作波形と異なり、互いに重なることのない３相のクロック信号Ｃ１，Ｃ２，Ｃ３が示されている。また、単位シフトレジスタＳＲ１，ＳＲ４には、互いに逆相の繰り返し信号ＰＤＣ１，／ＰＤＣ１、単位シフトレジスタＳＲ２には、互いに逆相の繰り返し信号ＰＤＣ２，／ＰＤＣ２、単位シフトレジスタＳＲ３には、互いに逆相の繰り返し信号ＰＤＣ３，／ＰＤＣ３がそれぞれ入力されている。
【００１６】
次に、図５は、Ｎ型の非晶質シリコン薄膜トランジスタ（以下、単にトランジスタともいう）を用いた、単位シフトレジスタの回路図である。なお、図５を含め本明細書では説明の都合上、低電位側の電源電圧を接地電位ＶＳＳとしているが、実使用においては画素に書込まれるデータの電位が基準となる。また、図５では、電源電位ＶＤＤは正電圧（例えば１７Ｖ）、接地電位ＶＳＳは負電位（例えば−１２Ｖ）が用いられている。
【００１７】
図５に示す単位シフトレジスタに接続されたゲート線が非選択状態の場合（単位シフトレジスタが非選択状態の場合）、出力ノードＮ８は、接続されたゲート線（図示せず）と絶縁膜を挟んで交叉するデータ線（図示せず）との間の寄生容量により生じる容量結合ノイズ等を低減するために、低インピーダンスでＬレベルに維持する必要がある。ここで、出力ノードＮ８は、トランジスタＱ１のソース電極と接続されている。なお、ゲート線上に正側ノイズが生じた場合、ゲート線は選択状態に近づき、当該ゲート線で選択する画素に誤ったデータが書込まれる可能性がある。
【００１８】
また、図５に示す単位シフトレジスタが非選択状態の場合、トランジスタＱ１のゲート電極と接続されているノードＮ９もＬレベルに維持する必要がある。これは、非選択状態においても、クロック信号ＣＬＫがノードＮ３に繰り返し入力されているためである。さらに、ノードＮ９のインピーダンスは、十分低くしておく必要がある。トランジスタＱ１のドレイン電極（ノードＮ３）とゲート電極（ノードＮ９）との間には、ゲート電極部とドレイン電極部との重なりによって生じる比較的大きな寄生容量（図示せず）が存在する。そのため、ノードＮ９のインピーダンスが高いと、クロック信号ＣＬＫがＬレベルからＨレベルへ変化した場合、当該寄生容量を介してゲート電極（ノードＮ９）が結合され、ノードＮ９のレベルが高くなりトランジスタＱ１がＯＮ状態となる可能性がある。
【００１９】
トランジスタＱ１がＯＮ状態となると、図５に示す単位シフトレジスタが選択状態に近づき、ゲート線駆動信号Ｇｎの出力部のレベルが一定分上昇することになる。このレベル上昇分が比較的小さくても、１フレーム間に同様の動作が繰り返し行なわれるので、画素に書込まれたＨレベルのデータが徐々にデータ線にリークして低下し、Ｌデータのデータになるという問題が生じる。
【００２０】
次に、本実施の形態に係るシフトレジスタ（図５には、単位シフトレジスタが図示されている）の動作を、図６に示す動作波形を用いて説明する。説明を容易にするために、まず単位シフトレジスタが非選択状態（ゲート線駆動信号Ｇｎ＝Ｌレベル）の時の動作を説明する。ここで、ＰＤＣＯ信号と／ＰＤＣＯ信号はトランジスタＱ２，Ｑ３，Ｑ５，Ｑ６を継続的にＯＮ状態にし、且つしきい値電圧のシフトを防止するための互いに相補な繰り返し信号である。なお、図６に示すように、ＰＤＣＯ信号及び／ＰＤＣＯ信号の周期は、クロック信号ＣＬＫの周期Ｔの２倍の２Ｔである。また、ＰＤＣＯ信号と／ＰＤＣＯ信号とのデューティが略５０％である。
【００２１】
また、図５に示す単位シフトレジスタでは、トランジスタＱ２及びトランジスタＱ５のゲート電極がノードＮ１２に、トランジスタＱ３及びトランジスタＱ６のゲート電極がノードＮ１３にそれぞれ接続されている。さらに、トランジスタＱ２及びトランジスタＱ３のドレイン電極が出力ノードＮ８に、トランジスタＱ５及びトランジスタＱ６のドレイン電極がノードＮ９にそれぞれ接続されている。さらに、トランジスタＱ２，Ｑ３，Ｑ５，Ｑ６のソース電極は、接地電位ＶＳＳに接続されたノードＮ２にそれぞれ接続されている。
【００２２】
図６に示す動作波形では、図５に示す単位シフトレジスタが非選択状態（ゲート線駆動信号Ｇｎ＝Ｌレベル）から選択状態（ゲート線駆動信号Ｇｎ＝Ｈレベル）に移り、再び非選択状態（ゲート線駆動信号Ｇｎ＝Ｌレベル）に移ることを示している。
【００２３】
図６の時刻ｔ０でＰＤＣＯ信号がＬレベルからＨレベル、／ＰＤＣＯ信号がＨレベルからＬレベルに変化する。ここで、便宜的にＰＤＣＯ信号、／ＰＤＣＯ信号のＬレベルを接地電位ＶＳＳ、Ｈレベルを電源電位ＶＤＤとしているが、以下に述べる動作を満足できれば本発明はこれに限定されない。なお、ＰＤＣＯ信号はノードＮ６から入力され、／ＰＤＣＯ信号はノードＮ７から入力される。
【００２４】
ＰＤＣＯ信号がＬレベルからＨレベルに変化すると、電圧の変化分（ＶＤＤ）が容量素子Ｃ１を介しノードＮ１２に伝達される。トランジスタＱ１４，Ｑ１８，Ｑ１９はそれぞれノードＮ１２側がアノードとなるようにダイオード接続され、ノードＮ１２と接地電位ＶＳＳに接続されたノードＮ２との間で直列に接続されている。従って、ノードＮ１２に結合した電圧はトランジスタＱ１４，Ｑ１８，Ｑ１９を介して接地電位ＶＳＳに放電される。トランジスタＱ１４，Ｑ１８，Ｑ１９の各トランジスタのしきい値電圧をＶｔｈとした場合、ノードＮ１２のレベルが接地電位ＶＳＳを基準に３・Ｖｔｈになった時に放電が停止し、ノードＮ１２のレベルが３・Ｖｔｈレベルにクランプされる。（電源電位ＶＤＤ＞３・Ｖｔｈを仮定）。なお、トランジスタＱ１４とトランジスタＱ１８との接続点をノードＮ１４、トランジスタＱ１８とトランジスタＱ１９との接続点をノードＮ１６としている。
【００２５】
ここで、３・Ｖｔｈの値はトランジスタをＯＮ状態にするために一定の余裕を持って行なえる電圧を意味している。この電圧が大きい程回路動作は安定することになるが、実際、後述するように、ノードＮ１２，Ｎ１３のレベルは、接地電位ＶＳＳを中心に最大で電源電位ＶＤＤの振幅で変化するので、電源電位ＶＤＤの１／２以下の値となる。
【００２６】
トランジスタＱ１６，Ｑ２０，Ｑ２１は、それぞれ接地電位ＶＳＳに接続されたノードＮ２側がアノードとなるようにダイオード接続され、ノードＮ１２とノードＮ２との間で直列に接続されている。そのため、トランジスタＱ１６，Ｑ２０，Ｑ２１は、非選択状態では導通せず、ノードＮ１２のレベルには影響を与えない。なお、トランジスタＱ１６とトランジスタＱ２０との接続点をノードＮ１５、トランジスタＱ２０とトランジスタＱ２１との接続点をノードＮ１７としている。
【００２７】
上記のノードＮ１２のレベル（３・Ｖｔｈ）でトランジスタＱ２，Ｑ５がＯＮ状態となり、それぞれ出力ノードＮ８，ノードＮ９を接地電位ＶＳＳレベルにプルダウンするので、クロック信号ＣＬＫがＨレベルになっても出力ノードＮ８のレベルは非選択状態のＬレベルのままである。また、トランジスタＱ１０，Ｑ１１からなる部分は、後述するようにトランジスタＱ１１がＯＦＦ状態であるので、ノードＮ１２のレベルには影響を与えない。トランジスタＱ１０は、ノードＮ１２側がアノードとなるようにダイオード接続され、トランジスタＱ１１とはノードＮ１１で接続されている。一方、トランジスタＱ１１は、ゲート電極がノードＮ１０と接続され、ソース電極が接地電位ＶＳＳと接続している。
【００２８】
同時に、／ＰＤＣＯ信号がＨレベルからＬレベルに変化すると、電圧変化分（−ＶＤＤ）が容量素子Ｃ２を介しノードＮ１３に伝達される。トランジスタＱ１７，Ｑ２４，Ｑ２５はそれぞれ接地電位ＶＳＳに接続されたノードＮ２側がアノードとなるようにダイオード接続され、ノードＮ２とノードＮ１３との間で直列に接続されている。従って、ノードＮ１３に結合した電圧はトランジスタＱ１７，Ｑ２４，Ｑ２５を介して接地電位ＶＳＳに放電される。トランジスタＱ１７，Ｑ２４，Ｑ２５の各トランジスタのしきい値電圧をＶｔｈとした場合、ノードＮ１３のレベルが接地電位ＶＳＳを基準にして−３・Ｖｔｈになった時に放電が停止し、ノードＮ１３のレベルが−３・Ｖｔｈレベルにクランプされる。なお、トランジスタＱ１７とトランジスタＱ２４との接続点をノードＮ１９、トランジスタＱ２４とトランジスタＱ２５との接続点をノードＮ２１としている。
【００２９】
また、トランジスタＱ１５，Ｑ２２，Ｑ２３はそれぞれノードＮ１３側がアノードとなるようにダイオード接続され、ノードＮ１３と接地電位ＶＳＳに接続されたノードＮ２との間で直列に接続されている。そのため、トランジスタＱ１５，Ｑ２２，Ｑ２３は、非選択状態では導通せず、ノードＮ１３のレベルには影響を与えない。なお、トランジスタＱ１５とトランジスタＱ２２との接続点をノードＮ１８、トランジスタＱ２２とトランジスタＱ２３との接続点をノードＮ２０としている。
【００３０】
次に、時刻ｔ１では、ＰＤＣＯ信号がＨレベルからＬレベル、／ＰＤＣＯ信号がＬレベルからＨレベルになる。この時刻ｔ１では、時刻ｔ０の動作と逆にノードＮ１２のレベルが−３・Ｖｔｈ、ノードＮ１３のレベルが３・Ｖｔｈとなる。トランジスタＱ１０は、ノードＮ１２側をアノードとするダイオード接続をされているので、ノードＮ１２のレベルが−３・Ｖｔｈとなっても導通せず、ノードＮ１２のレベルは影響を受けない。
【００３１】
上記のノードＮ１３のレベルでトランジスタＱ３，Ｑ６がＯＮ状態となり、それぞれ出力ノードＮ８，ノードＮ９を接地電位ＶＳＳレベルにプルダウンするので、クロック信号ＣＬＫがＨレベルになっても出力ノードＮ８のレベルは非選択状態のＬレベルのままである。
【００３２】
次に、時刻ｔ２では、Ｈレベルになった前段のゲート線駆動信号Ｇｎ−１がノードＮ４に入力されるので、トランジスタＱ８がＯＮ状態となる。この時、トランジスタＱ１３はＯＮ状態となっているが、トランジスタＱ８のＯＮ抵抗がトランジスタＱ１３のＯＮ抵抗よりも十分小さく設定されているので、ノードＮ１０がＨレベルとなり、トランジスタＱ１１がＯＮ状態となり、ノードＮ１１が接地電位ＶＳＳとなる。この時、ノードＮ１２はダイオード接続されたトランジスタＱ１０が逆バイアス状態となっているので、ノードＮ１２のレベルは影響を受けない。
【００３３】
ここで、トランジスタＱ８は、ゲート電極がノードＮ４に、ドレイン電極がノードＮ１、ソース電極がノードＮ１０にそれぞれ接続されている。ノードＮ１には、電源電位ＶＤＤが供給されている。また、トランジスタＱ１３は、ゲート電極がノードＮ１３に、ドレイン電極がノードＮ１０に、ソース電極が接地電位ＶＳＳにそれぞれ接続されている。
【００３４】
前段のゲート線駆動信号Ｇｎ−１は、同時にトランジスタＱ４をＯＮ状態にし、ノードＮ９をＨレベルにする。この時、トランジスタＱ１はＯＮ状態となる。ただし、クロック信号ＣＬＫがＬレベルなので、出力ノードＮ８のレベルはＬレベルで、単位シフトレジスタは非選択状態である。なお、トランジスタＱ４は、ゲート電極がノードＮ４に、ドレイン電極がノードＮ１、ソース電極がノードＮ９にそれぞれ接続されている。
【００３５】
次に、時刻ｔ３では、ＰＤＣＯ信号がＬレベルからＨレベル、／ＰＤＣＯ信号がＨレベルからＬレベルになると、ノードＮ１３は−３・Ｖｔｈとなるが、トランジスタＱ１１がＯＮ状態であるので、ノードＮ１１のレベルが接地電位ＶＳＳとなる。この時、トランジスタＱ１０はＯＮ状態となるので、ノードＮ１２のレベルは、容量素子Ｃ１による結合で瞬時的にはＶｔｈ以上に上昇するが、その後Ｖｔｈレベルまで放電する。
【００３６】
次に、時刻ｔ４では、前段のゲート線駆動信号Ｇｎ−１がＬレベルになる。この時トランジスタＱ５のゲート電圧はＶｔｈとなっており、ノードＮ９に充電された電圧がトランジスタＱ５のサブスレッシュホールド電流で放電することになる。しかし、時刻ｔ４と時刻ｔ５との間隔は短く、ノードＮ９のレベルは殆ど低下しない。
【００３７】
以上のように、ノードＮ１２のレベルがＶｔｈになる時間は重要であり、選択動作が行なわれる時刻ｔ５の所定時間前に来るように、ＰＤＣＯ信号とクロック信号ＣＬＫのタイミングを設定している。
【００３８】
次に、時刻ｔ５では、クロック信号ＣＬＫがＨレベルになると、ノードＮ９がＨレベルに充電されているのでノードＮ９のレベルが、クロック信号ＣＬＫの上昇に追随してブートストラップ効果で上昇する。その結果、出力ノードＮ８のレベルもＣＬＫ信号の上昇に追随してほぼ電源電圧ＶＤＤレベルになる。
【００３９】
この時、トランジスタＱ２のゲート電圧はＶｔｈなので、トランジスタＱ２にもサブスレッシュホールド電流が流れるが、トランジスタＱ１のＯＮ抵抗がトランジスタＱ２のＯＮ抵抗よりも十分小さく設定されているので、出力ノードＮ８のレベルは殆ど低下しない。
【００４０】
次に、時刻ｔ６では、クロック信号ＣＬＫがＬレベルになると、出力ノードＮ８がＬレベルになり単位シフトレジスタの選択状態が終了する。
【００４１】
次に、時刻ｔ７では、ＰＤＣＯ信号がＨレベルからＬレベル、／ＰＤＣＯ信号がＬレベルからＨレベルになり、ノードＮ１３は３・Ｖｔｈとなる。他方のノードＮ１２は、初期値が３・Ｖｔｈより低いＶｔｈから変化するので、他の場合よりもノードＮ１２のレベルがより低下する。その結果、ノードＮ１２のレベルが−３・Ｖｔｈに放電されるまで時間を要する。
【００４２】
ノードＮ１３が３・Ｖｔｈになると、トランジスタＱ１３がＯＮ状態となり、ノードＮ１０がＬレベルになる。ノードＮ１０がＬレベルになるとトランジスタＱ１１がＯＦＦ状態となる。その後、トランジスタＱ１２またはトランジスタＱ１３がＯＮ状態となることで、ノードＮ１０がＬレベルになる。そのため、ノードＮ１１のレベルはノードＮ１２には影響を与えない。なお、トランジスタＱ１２は、ゲート電極がノードＮ１２に、ドレイン電極がノードＮ１０、ソース電極が接地電位ＶＳＳにそれぞれ接続されている。
【００４３】
次に、時刻ｔ８では、ＰＤＣＯ信号がＬレベルからＨレベル、／ＰＤＣＯ信号がＨレベルからＬレベルになり、ノードＮ１３は−３・Ｖｔｈとなる。他方のノードＮ１２は初期値が−３・Ｖｔｈより低いレベルから変化するので、他の場合よりもノードＮ１２のレベルが低下し、３・Ｖｔｈより一定の値分低いレベルになる。しかし、トランジスタＱ２はＯＮ状態となる。
【００４４】
なお、時刻ｔ７及び時刻ｔ８の説明は、動作を分かり易くするためのものであり、トランジスタＱ１６，Ｑ２０，Ｑ２１のＯＮ抵抗と容量素子Ｃ１の容量値を適切に設定することで、ノードＮ１２のレベルを時刻ｔ８と時刻ｔ９との間で３・Ｖｔｈにすることは可能である。
【００４５】
以上の説明では、図５及び図６を用いて、クロック信号ＣＬＫによって駆動される奇数のゲート線（Ｇｎ）について説明したが、クロック信号／ＣＬＫによって駆動される偶数のゲート線（Ｇｎ）に対しては図７の回路図と図８の動作波形とを適用して同様に説明できる。ここで、クロック信号／ＣＬＫ、ＰＤＣＥ信号、／ＰＤＣＥ信号間の位相関係はクロック信号ＣＬＫ、ＰＤＣＯ信号、／ＰＤＣＯ信号間と同一の関係となる。
【００４６】
以上のように、本実施の形態に係るシフトレジストは、非選択時、プルダウントランジスタであるトランジスタＱ２，Ｑ５及びプルダウントランジスタであるトランジスタＱ３，Ｑ６の各々のゲート電極（制御電極）とソース電極（第１電極）との間の電圧が接地電位ＶＳＳ（第１電極の電位）を基準に逆極性となる。直流的に各々の電圧の絶対値が略等しい場合、上述のトランジスタのしきい値のシフトを相殺し、誤動作を防止できるという効果がある。但し、交流的には一般に正バイアスによるシフトの方が負バイアスによるシフトの方よりも大きく、実用上は正バイアスを負バイアスよりも絶対値で小さくすることが好ましい。本発明では説明を容易にするために、正バイアスの絶対値と負バイアスの絶対値とが等しい場合について説明している。
【００４７】
また、本実施の形態に係るシフトレジストは、選択時、トランジスタＱ２，Ｑ５又はトランジスタＱ３，Ｑ６のゲート電極とソース電極との間の電圧が、トランジスタＱ２，Ｑ５又はトランジスタＱ３，Ｑ６のしきい値電圧Ｖｔｈと略等しくなるので、上述のようなトランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
【００４８】
さらに、本実施の形態に係るシフトレジストは、容量素子Ｃ１，Ｃ２と、トランジスタＱ２，Ｑ５のゲート電極と接続したノードＮ１２と接地電位ＶＳＳに接続されたノードＮ２（ソース電極と同電位のノード）との間にダイオード接続された、トランジスタＱ１４，Ｑ１８，Ｑ１９（一方向性素子）と、トランジスタＱ１４，Ｑ１８，Ｑ１９と並列且つ逆方向に接続された、トランジスタＱ１６，Ｑ２０，Ｑ２１（一方向性素子）と、トランジスタＱ２，Ｑ５のゲート電極と接続したノードＮ１３と接地電位ＶＳＳに接続されたノードＮ２（ソース電極と同電位のノード）との間にダイオード接続された、トランジスタＱ１５，Ｑ２２，Ｑ２３（一方向性素子）と、トランジスタＱ１５，Ｑ２２，Ｑ２３（一方向性素子）並列且つ逆方向に接続された、トランジスタＱ１７，Ｑ２４，Ｑ２５（一方向性素子）とを備えるので、上述のようなトランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
【００４９】
なお、図５，図７における出力ノードＮ８，ノードＮ９の充電方法を、図９、図１０のように前段のゲート線駆動信号Ｇｎ−１で充電する方法に変更することが可能であり、本発明は、図５，７の方法に限定されない。図９、図１０に示す回路図は、図５，図７に示す回路図と比べて、トランジスタＱ４，Ｑ８のドレイン電極がノードＮ４に接続されている以外は同じ構成である。
【００５０】
（実施の形態２）
図１１は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図１１に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である構成である。
【００５１】
図１１に示す回路図は、図５に示す回路図と比べて、トランジスタＱ２２〜Ｑ２５を設けず、トランジスタＱ１５のソース電極（ノードＮ１８）をノードＮ１４に接続し、トランジスタＱ１７のソース電極（ノードＮ１９）をノードＮ１５に接続している点が異なる以外は同じ構成である。
【００５２】
つまり、図１１では、ノードＮ１４，Ｎ１８及びノードＮ１５，Ｎ１９のレベルがそれぞれ２・Ｖｔｈ又は−２・Ｖｔｈと同一になることを利用して、クランプ回路であるトランジスタＱ２２〜Ｑ２５をトランジスタＱ１８〜Ｑ２１と共通化した構成である。上述の点以外、本実施の形態は、実施の形態１と同じであるため、詳細な動作の説明は省略する。
【００５３】
以上のように、本実施の形態に係るシフトレジスタでは、トランジスタＱ１４及びトランジスタＱ１５の他端とノードＮ２（プルダウントランジスタであるトランジスタＱ２，Ｑ５のソース電極と同電位のノード）との間に接続された、ダイオード接続されたトランジスタＱ１８，Ｑ１９（一方向性素子）と、トランジスタＱ１６及びトランジスタＱ１７の他端とノードＮ２との間に接続された、ダイオード接続されたトランジスタＱ２０，Ｑ２１（一方向性素子）とをさらに備えているので、実施の形態１に比べて、より回路の占有面積を小さくできるという効果がある。
【００５４】
なお、実施の形態１の図７に対応する偶数の単位シフトレジスタについても、図１１と同様の変更を行う。
【００５５】
（実施の形態３）
図１２は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図１２に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【００５６】
図１２では、図１１で示したクランプ回路であるトランジスタＱ１８〜Ｑ２１の代わりに外部から２・Ｖｔｈ又は−２・Ｖｔｈに対応する電圧を供給する構成としている。つまり、本実施の形態では、トランジスタＱ１８〜Ｑ２１に対応する定電圧生成回路を外部に設けることで、図１１に示す回路構成よりさらに回路の占有面積を小さくすることができる。なお、本実施の形態は、上述の点以外、実施の形態２と同じであるため、詳細な動作の説明は省略する。
【００５７】
次に、ノードＮ１５に供給するＶＣＬ電圧と、ノードＮ１４に供給する／ＶＣし電圧とを生成する回路の一例を図１３（ａ）（ｂ）に示す。図１３（ａ）に示すＶＣＬ電圧の定電圧生成回路は、電源Ｖと接地電位ＶＳＳとの間にディスクリート素子である抵抗素子Ｒ１と、ツェナーダイオードＤ１とを直列に接続し、その接続ノードよりＶＣＬ電圧を出力している。なお、ツェナーダイオードＤ１のブレークダウン電圧Ｖｚは、２・Ｖｔｈと等価な電圧値が選ばれる。また、ツェナーダイオードＤ１に並列に設けられた容量素子Ｃ３は、瞬時的な出力電圧変化を安定化させるためのものである。
【００５８】
図１３（ｂ）に示す／ＶＣＬ電圧の定電圧生成回路も、ＶＣＬ電圧の定電圧生成回路と同様、抵抗素子Ｒ２と、ツェナーダイオードＤ２と、容量素子Ｃ４とで構成されている。但し、−Ｖ電源を得ることは通常容易ではないので、図１４に示すような−Ｖ電源回路例が適用できる。図１４に示す−Ｖ電源回路は、ディスクリート素子である容量素子Ｃ５，Ｃ６、ダイオードＤ３，Ｄ４で構成されたチャージポンプ回路にクロック信号ＣＬＫを入力する簡単な回路である。なお、図１４に示す−Ｖ電源回路の出力電圧は、−ＶＤＤ＋２・Ｖfとなる。ここで、ＶfはダイオードＤ３，Ｄ４の順方向電圧降下である。
【００５９】
以上のように、本実施の形態に係るシフトレジスタは、トランジスタＱ１４乃至トランジスタＱ１７の他端が、外部に設けたＶＣＬ電圧，／ＶＣＬ電圧の定電圧生成回路に接続されるので、実施の形態２に比べさらに回路の占有面積を小さくすることができる。
【００６０】
なお、実施の形態１の図７に対応する偶数の単位シフトレジスタについても、図１４と同様の変更を行う。
【００６１】
（実施の形態４）
図１５は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図１５に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【００６２】
図１５に示す回路では、図５に示す回路において、ノードＮ１４とノードＮ１５、ノードＮ１６とノードＮ１７、ノードＮ１８とノードＮ１９、ノードＮ２０とノードＮ２１をそれぞれ接続した構成である。つまり、図１５に示す回路では、ダイオード接続されたトランジスタＱ１４〜Ｑ２５のうち、電圧の絶対値が等しくなるアノードとカソードとをそれぞれ接続した構成である。なお、本実施の形態は、上述の点以外、実施の形態１等と同じであるため、詳細な動作の説明は省略する。
【００６３】
まず、実施の形態１で示した図５の回路では、トランジスタＱ１６に着目すると、ノードＮ１２が３・Ｖｔｈのとき、ノードＮ１５のレベルは−２・Ｖｔｈとなる。この時のトランジスタＱ１６における電極間の電位関係を図１６（ａ）に示す。図１６（ａ）では、ノードＮ１２がトランジスタＱ１６のドレイン電極、ノードＮ１５がトランジスタＱ１６のゲート電極及びソース電極にそれぞれに対応している。従って、トランジスタＱ１６のドレイン・ゲート間には３・Ｖｔｈ−（−２・Ｖｔｈ）＝５・Ｖｔｈの正電圧がバイアスされることになる。ドレイン・ゲート間の正電圧はゲート・ソース間の正電圧に比べ、しきい値電圧のシフトを起こし難いが、一定量のシフトを発生させ最終的に回路の誤動作を招く。
【００６４】
そこで、本実施の形態では、図１５に示すように構成し、トランジスタＱ１６に着目すると、ノードＮ１２が３・Ｖｔｈのとき、ノードＮ１４と接続されたノードＮ１５のレベルは２・Ｖｔｈとなる。この時のトランジスタＱ１６における電極間の電位関係を図１６（ｂ）に示す。図１６（ｂ）では、ドレイン・ゲート間の電圧は３・Ｖｔｈ−２・Ｖｔｈ＝Ｖｔｈとなり、図５の場合に比べ１／５に低減され、しきい値電圧のシフトも小さくなる。
【００６５】
上記の説明は、ノードＮ１２が３・Ｖｔｈの場合の説明であったが、ノードＮ１２が−３・Ｖｔｈの場合は、トランジスタＱ１４のドレイン・ゲート間の電圧が、図５に示す回路に比べて１／５に低減される。
【００６６】
さらに、図１５に示す回路では、ノードＮ１６とノードＮ１７を接続しているので、トランジスタＱ２０，Ｑ１８についてもトランジスタＱ１６，Ｑ１４と同様である。また、以上の関係は、ノードＮ１３側にも適用でき、トランジスタＱ１５，Ｑ１７，Ｑ２２，Ｑ２４も同じである。
【００６７】
なお、図１５に示す回路では、ノードＮ１４とノードＮ１５、ノードＮ１６とノードＮ１７、ノードＮ１８とノードＮ１９、ノードＮ２０とノードＮ２１の全て接続した構成であるが、本発明はこれに限られず、上記のノード間のうち、少なくとも１つが接続されている構成でもよい。
【００６８】
以上のように、本実施の形態に係るシフトレジスタは、トランジスタＱ１４，Ｑ１８，Ｑ１９とトランジスタＱ１６，Ｑ２０，Ｑ２１との間、及びトランジスタＱ１５，Ｑ２２，Ｑ２３とトランジスタＱ１７，Ｑ２４，Ｑ２５との間で、電圧の絶対値が等しいアノードとカソードとを少なくとも１箇所接続するので、しきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
【００６９】
なお、実施の形態１の図７に対応する偶数の単位シフトレジスタについても、図１５と同様の変更を行う。
【００７０】
（実施の形態５）
図１７は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図１７に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【００７１】
図１７に示す回路では、図１５に示す回路において、トランジスタＱ１８〜Ｑ２５で構成する２・Ｖｔｈ、−２・Ｖｔｈのクランプ回路を外部に設ける構成である。これにより、図１７に示す回路では、図１５に示す回路よりも回路の占有面積を小さくすることができる。なお、本実施の形態は、上述の点以外、実施の形態４と同じであるため、詳細な動作の説明は省略する。
【００７２】
図１８に、ＶＣＬ電圧、／ＶＣＬ電圧を生成する回路の一例を示す。図１８ではＶＣＬ電圧（／ＶＣＬ電圧）と接地電位ＶＳＳとの間に、同一方向に直列接続されたｎ個のディスクリートなダイオード素子Ｄ１Ｌ〜ＤｎＬと、これとは電流方向が逆で、同一方向に直列接続された別のｎ個のディスクリートなダイオード素子Ｄ１Ｒ〜ＤｎＲとが並列に接続されている。なお、ＶＣＬ電圧は、ｎ・Ｖｆとなる。ここで、ＶfはダイオードＤ１Ｌ〜ＤｎＬ，Ｄ１Ｒ〜ＤｎＲの順方向電圧降下である。
【００７３】
以上のように、本実施の形態に係るシフトレジスタは、トランジスタＱ１４のノードＮ１４とトランジスタＱ１６のノードＮ１５、及びトランジスタＱ１５のノードＮ１８とトランジスタＱ１７のノードＮ１９をそれぞれ接続し、外部から定電圧（ＶＣＬ電圧，／ＶＣＬ電圧）を供給するので、実施の形態５に比べて回路の占有面積を小さくすることができる。
【００７４】
なお、実施の形態１の図７に対応する偶数の単位シフトレジスタについても、図１７と同様の変更を行う。
【００７５】
（実施の形態６）
図１９は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図１９に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【００７６】
図１９に示す回路は、図５に示す回路のノードＮ１２とノードＮ１１との間に、ノードＮ１１側がアノードとなるダイオード接続されたトランジスタＱ２６，Ｑ２７を直列に設けた回路構成である。なお、本実施の形態は、上述の点以外、実施の形態１と同じであるため、詳細な動作の説明は省略する。
【００７７】
図１９に示す回路では、トランジスタＱ１０のしきい値シフトを低減することができる。これについて、以下では図５に示す回路と比較しならが図１９に示す回路を説明する。
【００７８】
まず、図５に示す回路では、非選択状態において、ＰＤＣＯ信号がＬレベルからＨレベルに変化して、ノードＮ１２が３・Ｖｔｈに充電される。この時、トランジスタＱ１０がＯＮ状態となり、ノードＮ１１は２・Ｖｔｈに充電される。他方、ＰＤＣＯ信号がＨレベルからＬレベルに変化して、ノードＮ１２が−３・Ｖｔｈに充電されたとしても、トランジスタＱ１０がダイオード接続されているので、ノードＮ１１のレベルは２・Ｖｔｈを維持することになる。そのため、トランジスタＱ１０のドレイン（ノードＮ１１）・ゲート（ノードＮ１２）間には２・Ｖｔｈ−（−３・Ｖｔｈ）＝５・Ｖｔｈの電圧が加わることになる。
【００７９】
図１９に示す回路では、ＰＤＣＯ信号がＨレベルからＬレベルに変化した時、トランジスタＱ２６，Ｑ２７の導通によりノードＮ１１のレベルを−Ｖｔｈに充電することにより、トランジスタＱ１０のドレイン・ソース間の電圧を低減するように構成している。そのため、トランジスタＱ１０のドレイン・ソース間の電圧は−Ｖｔｈ−（−３・Ｖｔｈ）＝２・Ｖｔｈとなり、図５に示す回路に比べ、トランジスタＱ１０のドレイン・ソース間の電圧は２／５の大きさとなる。よって、図１９に示す回路では、トランジスタＱ１０のしきい値シフトを低減することができる。
【００８０】
なお、本実施の形態では、図１９に示す回路のようにトランジスタＱ２６，Ｑ２７を設ける替わりに、ノードＮ１１とノードＮ１７とを接続する構成（図示せず）でもよい。この場合、設けるトランジスタの数を節減することができる効果がある。同様に、図９に示す回路においても、ノードＮ１１とノードＮ１７とを接続する構成を採用してもよい。
【００８１】
以上のように、本実施の形態に係るシフトレジスタでは、ノードＮ１２と、接地電位ＶＳＳ（トランジスタＱ２，Ｑ５のソース電極と同電位のノードＮ２）との間に接続されたトランジスタＱ１０と、前段のゲート線駆動信号Ｇｎ−１に応動するトランジスタＱ１１と、トランジスタＱ１０とトランジスタＱ１１とを接続するためのノードＮ１１と、ノードＮ１２との間に設けられ、ダイオード接続された複数のトランジスタＱ２６，Ｑ２７とをさらに備えるので、トランジスタのしきい値電圧のシフトによる誤動作を防止できるシフトレジスタが実現することが可能な効果がある。
【００８２】
なお、図示していないが、トランジスタＱ１０，Ｑ１１，Ｑ２６，Ｑ２７と同等な回路を、ノードＮ１３側にも設けても良い。また、実施の形態１の図７、図１１に対応する偶数の単位シフトレジスタについても、図１９と同様の変更を行う。
【００８３】
（実施の形態７）
図２０は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図２０に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【００８４】
図２０に示す回路では、ＰＤＣＯ信号、／ＰＤＣＯ信号が容量素子Ｃ１，Ｃ２を介してノードＮ１２，Ｎ１３に容量結合（交流結合）入力されるのではなく、トランジスタＱ２８〜Ｑ３１を介して直接（直流結合）入力される構成である。そのため、本実施の形態では、比較的大きな占有面積を必要とする容量素子Ｃ１，Ｃ２を用いないので、シフトレジスタの占有面積を小さくすることができるという効果がある。なお、図２０に示す回路では、図５に示す回路と比べ、トランジスタＱ１４〜Ｑ２５が設けていない点と、容量素子Ｃ１，Ｃ２の代わりにトランジスタＱ２８〜Ｑ３１を設けている点が異なる。
【００８５】
ここで、図２０に示す回路では、ＰＤＣＯ信号、／ＰＤＣＯ信号のＨレベルとＬレベルが接地電位ＶＳＳレベルを基準に絶対値が等しく逆極性の電圧としている（例えば、Ｈレベル＝ＶＤＤ／２、Ｌレベル＝−ＶＤＤ／２）。
【００８６】
次に、図２０に示す回路の動作を説明する。そこで、接地電位ＶＳＳを基準に、入力されるＰＤＣＯ信号、／ＰＤＣＯ信号の絶対値をＶＰＤとして、単位シフトレジスタが非選択状態の場合を考える。まず、ＰＤＣＯ信号がＨレベル（ＶＰＤ）となると、トランジスタＱ２８がＯＮ状態となり、ノードＮ１２のレベルがＶＰＤ−Ｖｔｈとなる。この時、トランジスタＱ２９はＯＦＦ状態である。他方、ノードＮ１３のレベルは、トランジスタＱ３１がＯＮ状態となり、−ＶＰＤ＋Ｖｔｈとなる。この時、トランジスタＱ３０はＯＦＦ状態となる。つまり、ノードＮ１２のレベルとノードＮ１３のレベルとは、接地電位ＶＳＳを基準に、絶対値が等しく逆極性となる。なお、ＰＤＣＯ信号がＬレベルとなると、上記の状態と逆になる。
【００８７】
一方、単位シフトレジスタが選択状態の場合を考えると、前段のゲート線駆動信号Ｇｎ−１信号によりノードＮ１０がＨレベルになるので、トランジスタＱ１１がＯＮ状態となる。そのため、ノードＮ１２のレベルが低下する。他方トランジスタＱ２８もＯＮ状態となっているので、ノードＮ１２のレベルはトランジスタＱ２８，Ｑ１０，Ｑ１１のＯＮ抵抗の関係で決まることになる。トランジスタＱ１０，Ｑ１１のＯＮ抵抗がトランジスタＱ２８のＯＮ抵抗に比べて十分低く設定した場合、ノードＮ１２のレベルはほぼＶｔｈとなり、トランジスタＱ５，Ｑ２は殆どＯＦＦ状態となる。そのため、出力ノードＮ８からゲート線駆動信号Ｇｎが出力される。なお、ノードＮ１３もノードＮ１２と同様の動作となる。なお、本実施の形態では、トランジスタＱ２８，Ｑ２９及びトランジスタＱ３０，Ｑ３１を設けているが、本発明はこれに限られず、いずれか一方でも良い。
【００８８】
以上のように、本実施の形態に係るシフトレジスタは、ノードＮ１２，Ｎ１３に設けられ、単位シフトレジスタが選択状態の時、トランジスタＱ２，Ｑ５又はトランジスタＱ３，Ｑ６をＯＦＦ状態にするトランジスタＱ２８，Ｑ２９、トランジスタＱ３０，Ｑ３１を備えるので、シフトレジスタの占有面積を小さくすることができるという効果がある。
【００８９】
なお、実施の形態１の図７に対応する偶数の単位シフトレジスタについても、図２０と同様の変更を行う。
【００９０】
（変形例１）
図２１は、本変形例に係る単位シフトレジスタの回路図である。図２１は、図２０に示したトランジスタＱ１０のゲート電極をノードＮ６に接続して、トランジスタＱ１０のゲート電極をＰＤＣＯ信号で制御する例を示している。本変形例では、トランジスタＱ１０のゲート電極とノードＮ６との接続により、ＰＤＣＯ信号がＨレベルの時、トランジスタＱ１０がＯＮ状態となった場合、トランジスタＱ１０のゲート電極にＰＤＣＯ信号のＨレベルが供給される。トランジスタＱ１０のゲート電極にＰＤＣＯ信号のＨレベルが供給されると、トランジスタＱ１０は非飽和領域でＯＮ状態となり、ノードＮ１２のレベルをＶｔｈ以下にすることができる。また、トランジスタＱ１０，Ｑ１１のＯＮ抵抗をトランジスタＱ２８に比べ十分低く設定することが容易にできるので、トランジスタＱ１０，Ｑ１１のゲート幅を本実施の形態に比べ小さく設定することが可能となる。これにより、本変形例は、回路の占有面積をより小さくすることができる。
【００９１】
ＰＤＣＯ信号がＬレベルの場合、トランジスタＱ１０のソース（ノードＮ１２）電圧（−ＶＰＤ＋Ｖｔｈ）に対し、ゲート電圧（−ＶＰＤ）はしきい値電圧分低くなっているので、トランジスタＱ１０はＯＦＦ状態となり、ノードＮ１２のレベルが（−ＶＰＤ＋Ｖｔｈ）に維持され、本実施の形態と同じ動作が行なわれる。
【００９２】
（変形例２）
図２２は、本変形例に係る単位シフトレジスタの一部を示す回路図である。図２２は、図２０で示したノードＮ６とノードＮ１２との間を変形した例であり、その他の部分は図２０と同じであるため、図示を省略している。図２２に示す単位シフトレジスタは、ノードＮ６とノードＮ１２との間にトランジスタＱ２８とトランジスタＱ１０を直列に接続した例である。
【００９３】
図２２に示す単位シフトレジスタは、変形例１で示した図２１と同じ動作をする。但し、図２２に示す単位シフトレジスタでは、トランジスタＱ１１とトランジスタＱ１０とが直列に接続されていないので、トランジスタＱ１１のＯＮ抵抗が、図２１の場合に比べ２倍程度に高くすることができる。トランジスタＱ１１のＯＮ抵抗が２倍程度に高くできれば、トランジスタのゲート幅を１／２にでき、回路の占有面積を小さくできる。本変形例は、以下に説明する図２４，図２６，図２７，図２８，図３０の場合にも同様に適用することができる。
【００９４】
（実施の形態８）
図２３は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図２３に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【００９５】
図２３に示す回路では、図２０に示した回路における消費電力を低減することができる構成としている。図２０においては、ノードＮ６に入力されるＰＤＣＯ信号と、ノードＮ７に入力される／ＰＤＣＯ信号は、２Ｔ（４水平期間）周期の繰り返し信号であった。このためノードＮ１２，Ｎ１３も２Ｔ（４水平期間）周期でそのレベルが交番する。この結果、ノードＮ１２，Ｎ１３に充放電電流が流れ、交流電力が消費されていた。
【００９６】
そこで、図２３に示す回路では、ＰＤＣＯ信号、／ＰＤＣＯ信号の繰り返し周期より長いＰＤＣ信号、／ＰＤＣ信号に変えて消費電力を低減する。例えば、図２３では、ＰＤＣ信号、／ＰＤＣ信号を４水平期間より長い１フレーム期間でＨレベルとＬレベルとが繰り返すように設定してある。つまり、本実施の形態では、ＰＤＣ信号、／ＰＤＣ信号の交番周期を長くすることで、消費電力が大幅に低減できる。上記のように１フレーム期間毎に交番する信号がノードＮ１３側にも供給されることから、図２３に示す回路では、ノードＮ１２側のトランジスタＱ１０，Ｑ１１と同じ動作をするトランジスタＱ３２，Ｑ３３がノードＮ１３側にも設けられる。
【００９７】
本実施の形態のように、ＰＤＣ信号、／ＰＤＣ信号の繰り返し周期を長くできるのは、図５に示す回路のような容量素子Ｃ１，Ｃ２が設けられておらず、容量結合によるリーク電流が生じずノードＮ１２，Ｎ１３のレベルが低下しないためである。
【００９８】
単位シフトレジスタの選択直前において、ＰＤＣ信号側がＨレベルで、ゲート線駆動信号Ｇｎ−１がＨレベルになった時、トランジスタＱ１２のＯＮ抵抗に比べトランジスタＱ８のＯＮ抵抗が十分低く設定されていれば、ノードＮ１０がＨレベルになる。以降の動作は実施の形態７で説明した内容と同じになる。
【００９９】
次に、単位シフトレジスタの選択が終り、ゲート線駆動信号Ｇｎ＋１がＨレベルになると、トランジスタＱ３４がＯＮ状態となり、ノードＮ１０がＬレベルとなる。その結果、トランジスタＱ１１がＯＦＦ状態となり、ノードＮ１２のレベルが上昇し、トランジスタＱ２，Ｑ５がＯＮ状態、つまりシフトレジスタが非選択状態となる。なお、トランジスタＱ３４は、ゲート電極がノードＮ２１に、ドレイン電極がノードＮ１０に、ソース電極が接地電位ＶＳＳにそれぞれ接続されている。ノードＮ２１には、ゲート線駆動信号Ｇｎ＋１が入力される。
【０１００】
ところが、単位シフトレジスタの選択時、上述の通りノードＮ１２のレベルをＶｔｈに近づけるためにトランジスタＱ２８のＯＮ抵抗を通常高く設定している。そのため、ノードＮ１２のレベル上昇が遅くなり、ノードＮ１２のレベルが十分高くなる前に、クロック信号ＣＬＫがＨレベルになると、単位シフトレジスタの選択状態になり出力ノードＮ８がＨレベルになる可能性がある。
【０１０１】
そこで、本実施の形態では、これを防止するためにトランジスタＱ３５，Ｑ３６，Ｑ３７からなる部分を設けている。つまり、ゲート線駆動信号Ｇｎ＋１がＨレベルになると、トランジスタＱ３５がＯＮ状態となり、ノードＮ２２をＨレベルにしてトランジスタＱ３７をＯＮ状態にする。この結果、図２３に示す回路では、ノードＮ９がＬレベルになり、トランジスタＱ１をＯＦＦ状態にして出力ノードＮ８からＨレベルが出力されない。
【０１０２】
ノードＮ１２のレベルが十分に上昇した後、ゲート線選択信号Ｇｎ＋Ｘ（Ｘ≧２）がＨレベルになりトランジスタＱ３６をＯＮ状態にし、ノードＮ２２をＬレベルにしてトランジスタＱ３７をＯＦＦ状態にする。ここで、トランジスタＱ３５は、ゲート電極がノードＮ２１に、ドレイン電極がノードＮ１に、ソース電極がノードＮ２２にそれぞれ接続されている。また、トランジスタＱ３６は、ゲート電極がノードＮ２３に、ドレイン電極がノードＮ２２に、ソース電極が接地電位ＶＳＳにそれぞれ接続されている。また、トランジスタＱ３７は、ゲート電極がノードＮ２２に、ドレイン電極がノードＮ９に、ソース電極が接地電位ＶＳＳにそれぞれ接続されている。ノードＮ２３には、ゲート線駆動信号Ｇｎ＋Ｘが入力される。
【０１０３】
なお、ノードＮ１２のレベル上昇の遅延をカバーする回路は、図２３に限定されず、例えばトランジスタＱ３６と並列にトランジスタを設け、それぞれのゲートにノードＮ１２，Ｎ１３の電圧を入力してもよい（図示せず）。
【０１０４】
以上のように、本実施の形態に係るシフトレジスタでは、容量素子Ｃ１，Ｃ２を設けず、ノードＮ６，Ｎ７に正負の交番電圧を入力するので、消費電力を低減することができる。
【０１０５】
なお、偶数の単位シフトレジスタについても、図２３と同様の変更を行う。
【０１０６】
（変形例）
図２４に、本変形例に係る単位シフトレジスタの回路図を示す。図２４に示す単位シフトレジスタは、トランジスタＱ１０，Ｑ３２のゲート電極をそれぞれノードＮ６，Ｎ７に接続する点が異なる以外は、本実施の形態の図２３に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタＱ１０のゲート電極をＰＤＣＯ信号で、トランジスタＱ３２のゲート電極を／ＰＤＣＯ信号でそれぞれ制御する例である。本変形例は、実施の形態７の変形例１と同様の効果を有し、回路の占有面積をより小さくすることができる。
【０１０７】
（実施の形態９）
図２５は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図２５に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【０１０８】
図２５に示す回路では、図２１で示したゲート線の選択動作直後のノードＮ１２，Ｎ１３のレベル上昇速度をゲート線駆動信号Ｇｎ＋Ｘを使用しない簡単な同路で改善する例である。
【０１０９】
図２５に示す回路では、ノードＮ６とノードＮ１２との間に、ゲート電極にゲート線駆動信号Ｇｎ＋１が入力されるトランジスタＱ３９とダイオード接続されたトランジスタＱ３８とが直列に設けられ、ノードＮ７とノードＮ１３との間にゲート電極にゲート線駆動信号Ｇｎ＋１が入力されるトランジスタＱ４０とダイオード接続されたトランジスタＱ４１が直列に設けられている。
【０１１０】
トランジスタＱ３８（Ｑ４１）とトランジスタＱ３９（Ｑ４０）のＯＮ抵抗をトランジスタＱ２８（Ｑ３０）よりも十分小さくすることにより、ゲート線の選択直後（ゲート線駆動信号Ｇｎ＋１がＨレベルとなるタイミング）にノードＮ１２，Ｎ１３を所定のレベルまで高速に上昇させることができる（ゲート線駆動信号Ｇｎ＋１がＨレベルとなるタイミングではトランジスタＱ１１はＯＦＦ状態となり、ノードＮ１２と接地電位ＶＳＳとの間には電流が流れないので、トランジスタＱ３８，Ｑ３９のＯＮ抵抗はトランジスタＱ１０，Ｑ１１のＯＮ抵抗と無関係に設定することができる）。なお、直列接続されたトランジスタＱ３８（Ｑ４１）とトランジスタＱ３９（Ｑ４０）の接続位置は逆であってもよい。
【０１１１】
以上のように、本実施の形態に係るシフトレジスタでは、ノードＮ６とトランジスタＱ２，Ｑ５の制御電極（ノードＮ１２）との間に、次段のゲート線駆動信号Ｇｎ＋１に応動するトランジスタＱ３９と、ダイオード接続されたトランジスタ３８とが直列に接続され、ノードＮ７とトランジスタＱ３，Ｑ６の制御電極（ノードＮ１２）との間に、次段のゲート線駆動信号Ｇｎ＋１に応動するトランジスタＱ４０と、ダイオード接続されたトランジスタ４１とが直列に接続されているので、実施の形態８に比べてノードＮ１２，Ｎ１３のレベル上昇速度を改善することができる効果がある。
【０１１２】
なお、偶数の単位シフトレジスタについても、図２５と同様の変更を行う。
【０１１３】
（変形例）
図２６は、本変形例に係る単位シフトレジスタの回路図を示す。図２６に示す単位シフトレジスタは、トランジスタＱ１０，Ｑ３２のゲート電極をそれぞれノードＮ６，Ｎ７に接続する点が異なる以外は、本実施の形態の図２５に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタＱ１０のゲート電極をＰＤＣ信号で、トランジスタＱ３２のゲート電極を／ＰＤＣ信号でそれぞれ制御する例である。本変形例は、実施の形態７の変形例１と同様の効果を有し、回路の占有面積をより小さくすることができる。また、図２６に示す単位シフトレジスタは、図２７、図２８のように変形することができる。図２７に示す単位シフトレジスタは、トランジスタＱ３８とトランジスタＱ３９との位置を入れ換え、トランジスタＱ４０とトランジスタＱ４１との位置を入れ換えた点が、図２６に示す単位シフトレジスタと異なっている。図２８に示す単位シフトレジスタは、トランジスタＱ３９及びトランジスタＱ４０のドレイン電極に次段のゲート線駆動信号Ｇｎ＋１が入力される点が、図２６に示す単位シフトレジスタと異なっている。なお、図２８に示す単位シフトレジスタは、トランジスタＱ３９及びトランジスタＱ４０のバイアスが小さくなるので、トランジスタＱ３９及びトランジスタＱ４０のしきい値のシフトが小さくなる。
【０１１４】
（実施の形態１０）
図３０は、本実施の形態に係る単位シフトレジスタの回路図である。本実施の形態に係るシフトレジスタでは、図５に示す単位シフトレジスタに変えて図３０に示す単位シフトレジスタを図１の単位シフトレジスタに採用する構成である。
【０１１５】
図３０に示す回路は、図２１で示したゲート線の選択動作直後のノードＮ１２，Ｎ１３のレベル上昇速度を図２２より簡単な回路で改善する構成である。
【０１１６】
図３０に示す回路では、ノードＮ６とノードＮ１２との間に、ゲート線駆動信号Ｇｎ＋１がゲート電極に入力されるトランジスタＱ４２を設け、ノードＮ７とノードＮ１３との間に、ゲート線駆動信号Ｇｎ＋１がゲート電極に入力されるトランジスタＱ４３を設けている。
【０１１７】
このトランジスタＱ４２，Ｑ４３はＰＤＣ信号、／ＰＤＣ信号の負電圧に対し常時ＯＮ状態となるので、図２２で示したトランジスタＱ２９とトランジスタＱ３１は除かれている。なお、トランジスタＱ４２とトランジスタＱ４３のゲート電極のレベルは接地電位ＶＳＳである。
【０１１８】
図２２に示す回路と同じ理由で、図３０に示す回路においても、トランジスタＱ４２，Ｑ４３のＯＮ抵抗を十分低くすることで、ゲート線の選択直後（ゲート線駆動信号Ｇｎ＋１がＨレベルとなるタイミング）において、ノードＮ１２，Ｎ１３を所定のレベルまで高速に上昇させることができる。
【０１１９】
以上のように、本実施の形態に係るシフトレジストでは、ノードＮ６とトランジスタＱ２，Ｑ５の制御電極（ノードＮ１２）との間に設けられた、次段のゲート線駆動信号Ｇｎ＋１に応動するトランジスタＱ４２と、ノードＮ７とトランジスタＱ３，Ｑ６の制御電極（ノードＮ１２）との間に設けられた、次段のゲート線駆動信号Ｇｎ＋１に応動するトランジスタＱ４３とを備えるので、実施の形態９に比べてノードＮ１２，Ｎ１３のレベル上昇速度を改善することができる効果がある。偶数の単位シフトレジスタについても、図３０と同様の変更を行う。
【０１２０】
なお、本発明の保護範囲は、上記の実施の形態に限定されず特許請求の範囲に記載された発明とその均等物にもおよぶものである。
【０１２１】
（変形例）
図３０は、本変形例に係る単位シフトレジスタの回路図を示す。図３０に示す単位シフトレジスタは、トランジスタＱ１０，Ｑ３２のゲート電極をそれぞれノードＮ６，Ｎ７に接続する点が異なる以外は、本実施の形態の図２９に示す単位シフトレジスタと同じ構成である。そのため、本変形例に係る単位シフトレジスタは、トランジスタＱ１０のゲート電極をＰＤＣ信号で、トランジスタＱ３２のゲート電極を／ＰＤＣ信号でそれぞれ制御する例である。本変形例は、実施の形態７の変形例１と同様の効果を有し、回路の占有面積をより小さくすることができる。
【０１２２】
（実施の形態１１）
図３１は、本実施の形態に係る単位シフトレジスタの回路図である。図３１に示す単位シフトレジスタでは、トランジスタＱ１１，Ｑ３３の制御をノードＮ９の電圧を利用して行なう例である。本実施の形態に係る単位シフトレジスタは、図３１に示す構成とすることで、図３０に示すトランジスタＱ８，Ｑ１２，Ｑ１３を除くことができるので、回路の占有面積を小さくすることができる。ただし、ノードＮ９の寄生容量が大きくなるので、ノードＮ９の昇圧電圧が低下するという短所がある。なお、本実施の形態に係る単位シフトレジスタの構成は、図２０〜図２２，図２５，図２６，図２９，図３０にも適用できる。
【０１２３】
（実施の形態１２）
図３２は、本実施の形態に係る単位シフトレジスタの回路図である。図３２に示す単位シフトレジスタは、ＰＤＣ（／ＰＤＣ）信号がＬレベルからＨレベルレベルに変化した時、トランジスタＱ２８（Ｑ３０）によるノードＮ１２（Ｎ１３）の充電速度を改善するために、トランジスタＱ２８（Ｑ３０）に対して容量素子Ｃ１（Ｃ２）を並列に設けている。この容量素子Ｃ１（Ｃ２）によりＰＤＣ（／ＰＤＣ）信号の変化をノードＮ１２（Ｎ１３）に伝え、ノードＮ１２（Ｎ１３）の立上り速度を速くしている。
【０１２４】
なお、本実施の形態に係る単位シフトレジスタの構成は、実施の形態９あるいは１０と共に用いてもよい。
【０１２５】
（実施の形態１３）
図３３は、本実施の形態に係る単位シフトレジスタの回路図である。図３２に示す単位シフトレジスタは、ノードＮ１２，Ｎ１３のレベル設定回路を共通化して、回路の占有面積を小さくすることを目的としている。図３２に示す単位シフトレジスタでは、ノードＮ１２，Ｎ１３がＨレベルに設定されるには、トランジスタＱ２８とトランジスタＱ４０あるいはトランジスタＱ２８とトランジスタＱ４１を介しての充電されることで行なわれる。
【０１２６】
また、図３３に示す単位シフトレジスタでは、ノードＮ１２，Ｎ１３のレベルの設定は、交叉接続されたトランジスタＱ４２，Ｑ４３によって行なわれる。ＰＤＣ信号がＨレベル、／ＰＤＣ信号がＬレベルの場合、ノードＮ１２はトランジスタＱ２８とトランジスタＱ４０を介してＶＰＤとなる。ここで、ＶＰＤは、例えばＰＤＣ、／ＰＤＣ信号のＨレベルと同じ直流電圧である。トランジスタＱ４１がＯＦＦ状態で、ノードＮ１２がＨレベルになると、トランジスタＱ４３がＯＮ状態となり、ノードＮ１３が／ＰＤＣ信号のＬレベルである−ＶＰＤとなる。トランジスタＱ４１はＯＦＦ状態であるので、このレベルはノードＮ１１には伝達されない。
【０１２７】
ゲートドライバが選択されると、ゲート線駆動信号Ｇｎ−１がＨレベルとなり、ノードＮ９がＨレベルとなる。それにより、トランジスタＱ１１がＯＮ状態となる。ノードＮ１１のレベルはトランジスタＱ２８とトランジスタＱ１１のＯＮ抵抗比で決まる。この場合、ノードＮ１１のレベルがＶｔｈ以下になるようにトランジスタの寸法が設定されている。
【０１２８】
ノードＮ１１のレベルは、トランジスタＱ４０を介してノードＮ１２に伝達され、トランジスタＱ５，Ｑ２がＯＦＦ状態となり、ノードＮ９がＨレベルを維持する。クロック信号ＣＬＫがＨレベルになると、トランジスタＱ２はＯＦＦ状態であるので、ゲート線駆動信号ＧｎはＨレベルとなりゲート線が駆動される。
【０１２９】
ノードＮ１２のレベルがＶｔｈ以下となっても、トランジスタＱ４２がＯＦＦ状態で，トランジスタＱ４３のＯＮ状態は変化しない。そのため、ノードＮ１３はＬレベルが維持されている。
【０１３０】
同様に、次段のゲート線が駆動されると、ゲート線駆動信号Ｇｎ＋１がＨレベルとなりトランジスタＱ３４がＯＮ状態となり、ノードＮ１０がＬレベルになる。ノードＮ１OがＬレベルになると、トランジスタＱ１１がＯＦＦ状態となり、ノードＮ１１がＨレベルになる。ノードＮ１１のレベルがトランジスタＱ４０を介してノードＮ１２に伝達され、ノードＮ１２がＨレベルとなりノードＮ９をＬレベルにする。この結果、トランジスタＱ１はＯＦＦ状態となり、クロック信号ＣＬＫがＨレベルとなってもゲート線駆動信号Ｇｎが供給されるゲート線は駆動されず非選択状態が維持される。
【０１３１】
ＰＤＣ信号がＬレベル、／ＰＤＣ信号がＨレベルの場合、上記と逆にノードＮ１２がＬレベル、ノードＮ１３がＨレベルとなり、上記と同じ動作が行なわれる。
【図面の簡単な説明】
【０１３２】
【図１】本発明の実施の形態１に係るシフトレジスタを示した図である。
【図２】本発明の実施の形態１に係るシフトレジスタを示した図である。
【図３】本発明の実施の形態１に係るシフトレジスタの動作波形を示した図である。
【図４】本発明の実施の形態１に係るシフトレジスタの動作波形を示した図である。
【図５】本発明の実施の形態１に係る単位シフトレジスタを示した回路図である。
【図６】本発明の実施の形態１に係る単位シフトレジスタの動作波形を示した図である。
【図７】本発明の実施の形態１に係る単位シフトレジスタを示した回路図である。
【図８】本発明の実施の形態１に係る単位シフトレジスタの動作波形を示した図である。
【図９】本発明の実施の形態１に係る単位シフトレジスタを示した別の回路図である。
【図１０】本発明の実施の形態１に係る単位シフトレジスタを示した別の回路図である。
【図１１】本発明の実施の形態２に係る単位シフトレジスタを示した回路図である。
【図１２】本発明の実施の形態３に係る単位シフトレジスタを示した回路図である。
【図１３】本発明の実施の形態３に係る定電圧回路の回路図である。
【図１４】本発明の実施の形態３に係る負電圧発生回路の回路図である。
【図１５】本発明の実施の形態４に係る単位シフトレジスタを示した回路図である。
【図１６】本発明の実施の形態４に係る単位シフトレジスタの動作を説明するための回路図である。
【図１７】本発明の実施の形態５に係る単位シフトレジスタを示した回路図である。
【図１８】本発明の実施の形態５に係る単位シフトレジスタの外部に設けられる回路の回路図である。
【図１９】本発明の実施の形態６に係る単位シフトレジスタを示した回路図である。
【図２０】本発明の実施の形態７に係る単位シフトレジスタを示した回路図である。
【図２１】本発明の実施の形態７に係る単位シフトレジスタの変形例を示した回路図である。
【図２２】本発明の実施の形態７に係る単位シフトレジスタの変形例の一部を示した回路図である。
【図２３】本発明の実施の形態８に係る単位シフトレジスタを示した回路図である。
【図２４】本発明の実施の形態８に係る単位シフトレジスタの変形例を示した回路図である。
【図２５】本発明の実施の形態９に係る単位シフトレジスタを示した回路図である。
【図２６】本発明の実施の形態９に係る単位シフトレジスタの変形例を示した回路図である。
【図２７】本発明の実施の形態９に係る単位シフトレジスタの変形例を示した回路図である。
【図２８】本発明の実施の形態９に係る単位シフトレジスタの変形例を示した回路図である。
【図２９】本発明の実施の形態１０に係る単位シフトレジスタを示した回路図である。
【図３０】本発明の実施の形態１０に係る単位シフトレジスタの変形例を示した回路図である。
【図３１】本発明の実施の形態１１に係る単位シフトレジスタを示した回路図である。
【図３２】本発明の実施の形態１２に係る単位シフトレジスタを示した回路図である。
【図３３】本発明の実施の形態１３に係る単位シフトレジスタの変形例を示した回路図である。
【符号の説明】
【０１３３】
Ｇｎ  ゲート線駆動信号、Ｎ  ノード、Ｑ  トランジスタ、ＶＤＤ  電源電位、ＶＳＳ  接地電位。
【図１】
2007048382.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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