(57)【要約】      （修正有）【課題】通常は１つの分周回路で全クロック源の分周を担う回路に対して、各クロック源に分周回路を接続して配置し、バッファ回路などの消費電力の大きい回路の割合を減らして、レイアウト的な制限からくる消費電力の増加を回避する分周回路を提供する。【解決手段】クロック信号を生成する複数のクロック生成回路と、クロック生成回路から出力したクロック信号を分周するクロック分周回路を、クロック生成回路ごとの出力の後段に配設し、クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、クロック分周回路の後段に配設する、ことを特徴とする半導体集積装置である。【選択図】図１Ａ
2007243618.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成する複数のクロック生成回路と、
前記クロック生成回路から出力した前記クロック信号を分周するクロック分周回路を、前記クロック生成回路ごとの出力の後段に配設し、
前記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、前記クロック分周回路の後段に配設する、
ことを特徴とする半導体集積装置。
【請求項２】
前記クロック生成回路は電圧制御発振回路であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記クロック生成回路の後段に、複数の分周を制御する回路を配設することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
半導体集積装置の回路基板に形成されるＰＬＬ回路であって、
前記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、前記電圧制御発振回路の後段に配設し、
前記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、前記分周回路の後段に配設する、
ことを特徴とする半導体集積装置の回路基板に形成されるＰＬＬ回路。
【請求項５】
前記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設することを特徴とする請求項４に記載の半導体集積装置の回路基板に形成されるＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周したクロック信号を安定に供給するクロック分周回路の技術に関する。
【背景技術】
【０００２】
従来、無線／有線通信や信号処理などで用いられるクロック分周回路は、複数のクロック源から一つを選択して、クロック分周回路から分周出力を得る構成である。また、無線通信端末や一般のＡＶ用機器などにおいて、低消費電力動作を目指した回路構成は、重要な技術である。例えば、回路内での基準クロックやあるいは周波数シフトのために作られるクロックを使用する場合、一般にはＰＬＬ（位相同期ループ）と呼ばれる回路を用いてその機能を実現する。ＰＬＬ回路は、クロック源、位相比較器、そしてフィルタなどから構成される。現実には、位相比較器において用いられるクロック比較周波数と実際に出力するクロック源のクロック周波数との関係は高逓倍となることが多い。このため、高速または低速の分周回路、あるいは両方を備えた分周回路を必要に応じて追加する。また、用途に応じて、分周回路は固定分周のものと可変分周のものに使い分けられる。
【０００３】
図５はＰＬＬ周波数シンセサイザ回路の一般的な回路構成を示した図である。ＰＬＬ周波数シンセサイザ回路は、ＯＳＣ５１（Oscillator）、リファレンスディバイダ５２、ＰＬＬ回路５３から構成される。ＰＬＬ回路５３は位相比較器５４、ＬＰＦ５５（Low‐Pass Filter）、ＶＣＯ５６（Voltage Controlled Oscillator）、分周回路５７（プログラマブルディバイダ：分周器）から構成される。
【０００４】
そして、分周回路５７は、ＯＳＣ５１からの高速クロックを入力として高速で動作する分周回路５８（ＤＩＶ＿１）と、ＤＩＶ＿１での分周により低速となったクロックを入力として低速で動作する分周回路５９（ＤＩＶ＿２）から構成されることが多い。
【０００５】
図６ＡはＶＣＯ５６と分周回路５７の接続を示したブロック図である。また広帯域なクロック周波数を得るために、ＶＣＯ５６として多数のクロック生成回路６１を切替えて使用する方法を示した図である。複数のクロック生成回路６１は同図ではＣＬＫ１〜ＣＬＫＮに示している。また、クロック生成回路６１は切替／選択信号により選択される。選択されたクロック生成回路６１から送信された信号を選択回路６２により選択し分周回路５８（ＤＩＶ＿１）と分周回路５９（ＤＩＶ＿２）に入力して分周される。
【０００６】
上記図６Ａに示した回路を半導体集積回路をレイアウトする場合、図６Ｂに示すように配置される。このような回路を形成す場合、従来はこれらの複数のクロック生成回路６１（ＣＬＫ１〜ＣＬＫＮ：ＬＣ−ＶＣＯ）から一つを選択するための選択回路６２や、複数のクロックを使用することにより配線の引回をしていため、配線容量６３や、配線間に設けるバッファ回路６４により、消費電力の増加が問題となっていた。
【０００７】
特許文献１によれば、分周手段は、単一の分周回路から複数の分周クロックを生成するものである。具体的には開示されていないが、フリップフロップを数珠繋ぎにして作る分周回路の中から、各ビット（フリップフロップ）の出力を取り出すことで、１／２、１／４、１／８・・・といった２の累乗分の１の出力を簡単に取り出す構成である。
【０００８】
特許文献２によれば、入力クロック選択部は分周回路とクロック選択回路より構成され、上記説明した回路構成である。
特許文献３によれば、クロック分周回路は入力基準クロックを分周する。切替回路はクロック分周回路または出力の何れかを選択する。位相比較器は切替回路が選択したクロック分周回路の出力とクロック分周回路の出力との位相差を検出する。電圧制御発信器は位相差を基に装置内基準クロックを生成、出力する。切替信号制御回路は装置内基準クロックと外部クロック切替信号を入力し、外部クロック切替信号の変化に対応しクロック分周回路の分周カウンタ値をクロック分周回路の分周カウンタ値に書替制御した後切替回路を制御する。
【特許文献１】特開平９−９１１７６号公報
【特許文献２】特開２００２−１０１０８１号公報
【特許文献３】特開２００３−３４７９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、複数のクロック源を用いた分周における、選択回路や複数のクロックを使用することによる配線の引回（配線容量増加）しと、引回しするために必要となったバッファ回路により、消費電力が増加するという問題がある。
【００１０】
本発明は上記のような実情に鑑みてなされたものであり、通常は１つの分周回路で全クロック源の分周を担う回路に対して、各クロック源に分周回路を接続して配置し、バッファ回路などの消費電力の大きい回路の割合を減らして、レイアウト的な制限からくる消費電力の増加を回避する分周回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の態様のひとつであるクロック信号を生成する複数のクロック生成回路と、上記クロック生成回路から出力した上記クロック信号を分周するクロック分周回路を、上記クロック生成回路ごとの出力の後段に配設し、上記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、上記クロック分周回路の後段に配設する構成とする。
【００１２】
好ましくは、上記クロック生成回路は電圧制御発振回路としてもよい。
好ましくは、上記クロック生成回路の後段に、複数の分周を制御する回路を配設してもよい。
【００１３】
本発明の他の態様である半導体集積装置の回路基板に形成されるＰＬＬ回路であって、上記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、上記電圧制御発振回路の後段に配設し、上記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、上記分周回路の後段に配設する構成としてもよい。
【００１４】
好ましくは、上記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設してもよい。
上記構成により、クロック生成回路の出力部近くに分周回路を配置し、低速な周波数に分周した後に、クロック選択や引き回しを行い、消費電力を増加させない。また、分周回路の回路を複数使うが、それぞれは自身の担当となるクロック生成回路が動作しない場合には、クロック生成回路とともに休止状態となり、消費電力を増加させない。
【発明の効果】
【００１５】
本発明によれば、クロック源の出力部近くに分周回路を配置し、低速な周波数に分周し、消費電力を増加させない。また、分周回路の回路を複数使うが、それぞれは自身の担当となるクロック源が動作しない場合には、クロック源とともに休止状態となり、消費電力を増加させない。
【発明を実施するための最良の形態】
【００１６】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１Ａは、クロック信号を生成する複数のクロック生成回路１（ＣＬＫ１〜ＣＬＫＮ）の後段に分周回路（分周器）を設けた図である。クロック生成回路１から出力したクロック信号を分周する分周回路２（ＤＩＶ＿１）を、クロック生成回路１ごとの出力の後段に配設し、クロック生成回路１の出力と接続をする。従来は図６Ａに示した構成で、図６Ｂに示したようにレイアウトして半導体集積回路を形成しているが、本発明では図１Ｂに示すようにレイアウトにする。
【００１７】
クロック生成回路１（本例ではＣＬＫ１〜３）が、ＬＣ−ＶＣＯで形成している場合、クロック生成回路１の面積は、各分周回路２（ＤＩＶ＿１）の形成する面積よりも大きい。そのため、分周回路２（ＤＩＶ＿１）をクロック生成回路に隣接して配設しても面積はあまり変わらない。また、選択回路３（ＳＥＬ）までの信号は、選択回路３より前で分周回路２（ＤＩＶ＿１）により分周されるので、従来の信号よりも低い周波数になる。
【００１８】
つまり、従来は図２に示したように、周波数の高い信号では、配線（長さ、太さ、厚みなど）することにより容量Ｃａが増えていた。そのため、バッファ回路２１などを挿入していた。また、電力は、Ｐ（電力）＝Ｖ（電圧）＊Ｉ（電流）＝Ｖ＊（ｆ（周波数）＊Ｃ（容量）＊Ｖ）＝ｆ＊Ｃ＊Ｖ２の関係で表せる。そのため配線を短くすると容量Ｃａが小さくなり消費電力を下げることができる。しかし、配線間を短くするためにバッファ回路２１を挿入すると、バッファ回路２１の寄生容量Ｃｂにより全体では容量が増えてしまうことになる。
【００１９】
本発明では、クロック生成回路１（ＣＬＫ１〜ＣＬＫＮ）から出力される信号が、分周されているためｆ（周波数）が低くなり消費電力が抑えられる。また、バッファ回路２１も少なくすることができるため消費電力を抑えることができる。さらに、周波数が低いためレイアウト設計が簡単に行うことができる。
【００２０】
図１Ｂには、クロック生成回路１（ＣＫＬ１〜ＣＬＫ３）、分周回路２（ＤＩＶ＿１）、選択回路３（ＳＥＬ）、分周回路４（ＤＩＶ＿２）、位相比較器５、ＬＰＦ６からなる実施例１の構成を示している。
【００２１】
ＬＰＦ６やクロック生成回路１は他の回路に比べて非常に大きい。そこで、各クロック生成回路１（ＣＬＫ１〜ＣＬＫ３）に設けた分周回路２（ＤＩＶ＿１）の配線をできるだけ短くレイアウトする。その後、分周回路２（ＤＩＶ＿１）により信号周波数を下げてから選択回路３により信号を選択する。上記のようにレイアウトすることで、電力を下げることができ、周波数を分周した分だけ設計が容易になる。
なお、ＣＬＫ１〜３の周波数は異なる周波数であっても、同じでもかまわない。
また、分周器２の分周比もＣＬＫ１〜ＣＬＫ３で異なっていてもよい。
【００２２】
（実施例２）
次に図３に示すＰＬＬ周波数シンセサイザ回路は、ＯＳＣ３１（Oscillator）、リファレンスディバイダ３２、ＰＬＬ回路３３から構成される。ＰＬＬ回路３３は位相比較器３４、ＬＰＦ３５（Low‐Pass Filter）、ＶＣＯ３６（Voltage Controlled Oscillator）、分周回路３７（プログラマブルディバイダ）から構成される。そして、分周回路３７は、分周回路３８、分周回路３９（ＤＩＶ＿２）、分周比制御回路３１０から構成される。図３の分周器１（ＤＩＶ＿１）は分周回路３８と分周比制御回路３１０から構成される例である（分周比を動的に切替える制御回路を有し、多値から分周比を設定可能な分周回路、例えば２モジュラスプリスケーラなど）。図３はこのような分周比制御回路３１０を有する分周器を用いた回路で（その動作からパルス・スワロ・カウンタと呼ばれることもある）ある。
【００２３】
図４Ａは、図３に示したＰＬＬ回路３３のＶＣＯ３６、分周回路３７の構成を示した図である。クロック生成回路４１（ＣＬＫ１〜ＣＬＫＮ）から、分周比制御回路付き分周器４２（例えば２モジュラスプリスケーラ）により分周された信号が、選択回路４３で選択され、分周回路３９（ＤＩＶ＿２）に入力される。
【００２４】
図４ＢはＤＩＶ＿１＋分周比制御回路４２に示している構成である。図４Ｂは、図３のレイアウトを示した図である。ＬＰＦ３５とクロック生成回路４１の回路面積は、他のブロックの回路面積に比べて非常に大きい。そこで、各クロック生成回路４１ＣＬＫ１〜ＣＬＫＮ（実施例２ではＣＬＫ１〜ＣＬＫ３）に設けた分周回路（ＤＩＶ＿１）との配線をできるだけ短くレイアウトする。さらに、分周比制御部３１０（２モジュラスプリスケーラなど）を各クロック生成回路ＣＬＫ１〜ＣＬＫＮに近接させレイアウトし、接続する。その後、分周比制御回路３１０により制御される分周回路３８（ＤＩＶ＿１）により信号周波数を下げてから選択回路４３により信号を選択する。上記のようにレイアウトすることで、消費電力を下げることができ、周波数を分周した分だけ設計が容易になる。
【００２５】
なお、上記説明した近接また隣接とは、クロック生成回路から出力される信号の周波数と回路の配置、配線が関連して最適となる距離である。
なお、分周回路を選択回路の前段に複数配置する構成でももよいし、制御回路も合わせて複数配置してもよい。
【００２６】
また、上記実施例１、２で説明したクロック生成器は、選択回路で選択した信号源であるクロック生成器以外を停止することでさらに消費電力を低減できる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【００２７】
（付記１）
クロック信号を生成する複数のクロック生成回路と、
前記クロック生成回路から出力した前記クロック信号を分周するクロック分周回路を、前記クロック生成回路ごとの出力の後段に配設し、
前記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、前記クロック分周回路の後段に配設する、
ことを特徴とする半導体集積装置。
（付記２）
前記クロック生成回路は電圧制御発振回路であることを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記クロック生成回路の後段に、複数の分周を制御する回路を配設することを特徴とする付記１に記載の半導体集積回路。
（付記４）
半導体集積装置の回路基板に形成されるＰＬＬ回路であって、
前記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、前記電圧制御発振回路の後段に配設し、
前記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、前記分周回路の後段に配設する、
ことを特徴とする半導体集積装置の回路基板に形成されるＰＬＬ回路。
（付記５）
前記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設することを特徴とする付記４に記載の半導体集積装置の回路基板に形成されるＰＬＬ回路。
（付記６）
クロック信号を生成する複数のクロック生成回路と、
前記クロック生成回路から出力した前記クロック信号を分周するクロック分周回路を、前記クロック生成回路ごとの出力の後段に近接するように配設する工程と、
前記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、前記クロック分周回路の後段に配設する工程と、
により回路形成することを特徴とする半導体集積回路をレイアウトする方法。
（付記７）
前記クロック生成回路を電圧制御発振回路として配設する工程であることを特徴とする付記６に記載の半導体集積回路をレイアウトする方法。
（付記８）
前記クロック生成回路の後段に、複数の分周を制御する回路を配設する工程を特徴と付記６に記載の半導体集積回路をレイアウトする方法。
（付記９）
前記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、前記電圧制御発振回路の後段に近接するように配設する工程と、
前記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、前記分周回路の後段に配設する工程と
により回路形成することを特徴とする半導体集積回路基板に形成されるＰＬＬ回路のレイアウトをする方法。
（付記１０）
前記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設する工程により回路形成することを特徴とする付記９に記載の半導体集積回路基板に形成されるＰＬＬ回路のレイアウトをする方法。
【図面の簡単な説明】
【００２８】
【図１Ａ】実施例１のクロック生成回路と分周回路の関係を示す図である。
【図１Ｂ】実施例１のレイアウトを示す図である。
【図２】バッファ回路と配線を示す図である。
【図３】制御回路を追加した図である。
【図４Ａ】実施例２ののクロック生成回路と分周回路と制御回路の関係を示す図である。
【図４Ｂ】実施例２のレイアウトを示す図である。
【図５】従来のＰＬＬ回路である。
【図６Ａ】従来のクロック生成回路と分周回路の関係を示す図である。
【図６Ｂ】従来のレイアウトを示す図である。
【符号の説明】
【００２９】
１      クロック生成回路（ＣＬＫ１〜ＣＬＫＮ）
２      分周回路
３      選択回路（ＳＥＬ）
４      分周回路
５      位相比較器
６      ＬＰＦ
２１      バッファ回路
３１      ＯＳＣ
３２      基準分周器
３３      ＰＬＬ回路
３４      位相比較器
３５      ＬＰＦ
３６      ＶＣＯ
３７      分周回路
３８      分周回路（ＤＩＶ＿１）
３９      分周回路（ＤＩＶ＿２）
３１０      制御回路
４１      クロック生成回路（ＣＬＫ１〜ＣＬＫＮ）
４２      分周回路＋分周比制御回路（ＤＩＶ＿１＋分周比制御回路）
４３      選択回路（ＳＥＬ）
５１      ＯＳＣ
５２      基準分周器
５３      ＰＬＬ回路
５４      位相比較器
５５      ＬＰＦ
５６      ＶＣＯ
５７      分周回路
５８      分周回路（ＤＩＶ＿１）
５９      分周回路（ＤＩＶ＿２）
６１      クロック生成回路（ＣＬＫ１〜ＣＬＫＮ）
６２      選択回路（ＳＥＬ）
【図１Ａ】
2007243618.tif 000003
【図１Ｂ】
2007243618.tif 000004
【図２】
2007243618.tif 000005
【図３】
2007243618.tif 000006
【図４Ａ】
2007243618.tif 000007
【図４Ｂ】
2007243618.tif 000008
【図５】
2007243618.tif 000009
【図６Ａ】
2007243618.tif 000010
【図６Ｂ】
2007243618.tif 000011