(57)【要約】      （修正有）【課題】逐次比較型アナログ−ディジタル変換回路に関し、効率よくアナログ−ディジタル変換を行なうことによりアナログ−ディジタル変換を高速化できるアナログ−ディジタル変換回路を提供する。【解決手段】入力アナログ信号をサンプルホールドし、基準信号と比較する複数の比較回路（１１１、１１２）と、複数の比較回路（１１１、１１２）の比較結果に基づいて出力ディジタルデータを生成する信号制御回路（１１３）と、出力ディジタルデータをアナログ信号に変換し、基準信号として複数の比較回路（１１１、１１２）に供給するディジタル−アナログ変換回路（１１５）とを有し、信号制御回路（１１３）は複数の比較回路（１１１、１１２）のうち一つの比較回路（１１１；１１２）に入力アナログ信号をサンプルしている間に、他の比較回路（１１２；１１１）にサンプルホールドされたアナログ信号をディジタルに変換することを特徴とする。【選択図】図１
2007013646.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号をディジタルデータに変換する逐次比較型アナログ−ディジタル変換回路において、
前記入力アナログ信号をサンプルホールドし、基準信号と比較する複数の比較回路と、
前記複数の比較回路の比較結果に基づいて出力ディジタルデータを生成する信号制御回路と、
前記出力ディジタルデータをアナログ信号に変換し、前記基準信号として前記複数の比較回路に供給するディジタル−アナログ変換回路とを有し、
前記信号制御回路は、前記複数の比較回路のうち一つの比較回路に前記入力アナログ信号をサンプルしている間に、他の比較回路にサンプルホールドされたアナログ信号をディジタルに変換することを特徴とするアナログ−ディジタル変換回路。
【請求項２】
前記比較回路は、一端にサンプル時に前記入力アナログ信号が供給され、ディジタル変換時に前記基準信号が供給されるサンプルホールド用キャパシタと、
前記サンプルホールド用キャパシタの他端が入力端に接続されたインバータとを有することを特徴とする請求項１記載のアナログ−ディジタル変換回路。
【請求項３】
前記インバータの出力端に一端が接続された調整用キャパシタと、
前記インバータの入出力端を短絡又は開放するスイッチとを有し、
前記入力アナログ信号を前記サンプルホールド用キャパシタにサンプルするときに前記スイッチをオンすることを特徴とする請求項２記載のアナログ−ディジタル変換回路。
【請求項４】
前記信号制御回路は、前記複数の比較回路のうち一つの比較回路のサンプル時間が終了してから他の比較回路のサンプル時間を開始するまでの間に、所定の時間を設けたことを特徴とする請求項１乃至３のいずれか一項記載のアナログ−ディジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ−ディジタル変換回路に係り、特に、入力アナログ信号をディジタルデータに変換する逐次比較型アナログ−ディジタル変換回路に関する。
【背景技術】
【０００２】
アナログ−ディジタル変換回路には、パイプライン型アナログ−ディジタル変換回路及び逐次比較型アナログ−ディジタル変換回路がある。
【０００３】
このうち、パイプライン型アナログ−ディジタル変換回路は、高速ではあるが、その構造が複雑であり、マイコンなどのチップ上に容易に搭載することはできなかった(特許文献１参照）。
【０００４】
一方、逐次比較型アナログ−ディジタル変換回路は、比較的に構造が簡単であり、一般に、マイコンなど半導体チップの入力ポートなどに搭載可能ではあるが、高速化に対応できなかった。
【０００５】
図４は従来の逐次比較型アナログ−ディジタル変換回路の一例のブロック構成図、図５は従来の逐次比較型アナログ−ディジタル変換回路の一例の動作説明図を示す。
【０００６】
逐次比較型アナログ−ディジタル変換回路１は、比較回路１１、信号制御回路１２、ＤＡ変換器１３、出力レジスタ１４から構成されている。比較回路１１には、ポートＰ１からアナログ信号が供給されるとともに、ＤＡ変換器１３から基準信号が供給されている。比較回路１１は、図５に示すサンプル時間ＴshにポートＰ１に供給されているアナログ信号をサンプルする。次に、比較回路１１は、図５に示すＡＤ変換期間Ｔadにアナログ信号と基準信号との大小関係を比較し、その比較結果を信号制御回路１２に供給する。信号制御回路１２は、図５のＡＤ変換期間Ｔadに示すように比較回路１１からの比較結果から入力アナログ信号に近似するような基準信号となるような出力ディジタルデータｄ１〜ｄ５を逐次生成し、出力する。信号制御回路１２から出力されたディジタルデータｄ１〜ｄ５は、ＤＡ変換器１３でアナログ信号に変換されて基準信号として比較回路１１に供給される。信号制御回路１２は、上記動作により、入力アナログ信号に最も近似したディジタルデータを検出し、出力レジスタ１４に格納する。出力レジスタ１４に格納されたディジタルデータは、出力ポートＰ２から出力される。
【特許文献１】特開２０００−１３２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
逐次比較型アナログ−ディジタル変換回路のアナログ−ディジタル変換を高速化できることが望まれている。
【０００８】
本発明は上記の点に鑑みてなされたもので、効率よくアナログ−ディジタル変換を行なうことによりアナログ−ディジタル変換を高速化できるアナログ−ディジタル変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、入力アナログ信号をディジタルデータに変換する逐次比較型アナログ−ディジタル変換回路において、入力アナログ信号をサンプルホールドし、基準信号と比較する複数の比較回路（１１１、１１２）と、複数の比較回路（１１１、１１２）の比較結果に基づいて出力ディジタルデータを生成する信号制御回路（１１３）と、出力ディジタルデータをアナログ信号に変換し、基準信号として複数の比較回路（１１１、１１２）に供給するディジタル−アナログ変換回路（１１５）とを有し、信号制御回路（１１３）は複数の比較回路（１１１、１１２）のうち一つの比較回路（１１１；１１２）に入力アナログ信号をサンプルしている間に、他の比較回路（１１２；１１１）にサンプルホールドされたアナログ信号をディジタルに変換することを特徴とする。
【００１０】
比較回路（１１１、１１２）は、一端にサンプル時に入力アナログ信号が供給され、ディジタル変換時に前記基準信号が供給されるサンプルホールド用キャパシタ（Ｃsh）と、サンプルホールド用キャパシタ（Ｃsh）の他端が入力端に接続されたインバータ（１２１、１２２、１２３）とを有することを特徴とする。
【００１１】
インバータ（１２１、１２２、１２３）の入力端に一端が接続された調整用キャパシタ（Ｃ11、Ｃ12）と、インバータ（１２１、１２２、１２３）の入出力端を短絡又は開放するスイッチ（１２４、１２５、１２６）とを有し、入力アナログ信号をサンプルホールド用キャパシタ（Ｃsh）にサンプルするときにスイッチ（１２４、１２５、１２６）をオンすることを特徴とする。
【００１２】
信号制御回路（１１３）は、複数の比較回路（１１１、１１２）のうち一つの比較回路（１１１；１１２）のサンプル時間が終了してから他の比較回路（１１２；１１１）のサンプル時間を開始するまでの間に、所定の時間（ΔＴ）を設けたことを特徴とする。
【００１３】
なお、上記参照符号はあくまでも参考であり、これによって特許請求の範囲の記載が限定されるものではない。
【発明の効果】
【００１４】
本発明によれば、入力アナログ信号をサンプルホールドし、基準信号と比較する複数の比較回路と、複数の比較回路の比較結果に基づいて出力ディジタルデータを生成する信号制御回路と、出力ディジタルデータをアナログ信号に変換し、基準信号として複数の比較回路に供給するディジタル−アナログ変換回路とを有するアナログ−ディジタル変換回路において、信号制御回路により複数の比較回路のうち一つの比較回路に入力アナログ信号をサンプルしている間に、他の比較回路にサンプルホールドされたアナログ信号をディジタルに変換することにより、信号制御回路がサンプル時間、待機することなく、常にアナログ−ディジタル変換を行なうことができるため、効率よくアナログ−ディジタル変換を行なうことが可能となる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の一実施例のブロック構成図を示す。
【００１６】
本実施例のアナログ−ディジタル変換回路１００は、サンプルホールド回路１１１、１１２、信号制御回路１１３、出力レジスタ１１４、ディジタル−アナログ変換器１１５、スイッチ１１６〜１２１から構成されている。
【００１７】
アナログ−ディジタル変換回路１００は、端子Ｔ11にアナログ信号が入力される。端子Ｔ11に入力されたアナログ信号は、スイッチ１１６、１１９に供給される。スイッチ１１６は、信号制御回路１１３から供給される切換信号Ｓ１によりスイッチングされ、スイッチ１１９は、信号制御回路１１３から供給される切換信号Ｓ２によりスイッチングされる。切換信号Ｓ１、Ｓ２により、スイッチ１１６がオンのときにはスイッチ１１９がオフし、スイッチ１１６がオフのときにはスイッチ１１９がオンするように制御されている。
【００１８】
端子Ｔ11に入力されたアナログ信号は、スイッチ１１６がオンのときには、比較回路１１１に供給され、スイッチ１１９がオンのときには、比較回路１１２に供給される。
【００１９】
図２は比較回路１１１のブロック構成図を示す。
【００２０】
比較回路１１１は、サンプルホールド用キャパシタＣsh、調整用キャパシタＣ11、Ｃ12、インバータ１２１、１２２、１２３、スイッチ１２４、１２５、１２６から構成されている。
【００２１】
ポートＰ11はスイッチ１１６を介して端子Ｔ11に接続されており、ポートＰ12はスイッチ１１７を介してＤＡ変換器１１５に接続されており、ポートＰ13には信号制御回路１１３から切換制御信号Ｓ２が供給されている。
【００２２】
サンプルホールド用キャパシタＣshは、一端がポートＰ11、Ｐ12に接続され、他端がインバータ１２１の入力端及びスイッチ１２４の一端に接続されている。インバータ１２１は出力端がスイッチ１２４の他端及び調整用キャパシタＣ11の一端に接続されている。調整用キャパシタＣ11は他端がインバータ１２２の入力端及びスイッチ１２５の一端に接続されている。インバータ１２２は、出力端がスイッチ１２５の他端及び調整用キャパシタＣ12の一端に接続されている。調整用キャパシタＣ12は他端がインバータ１２３の入力端及びスイッチ１２６の一端に接続されている。インバータ１２３は、出力端がポートＰ14及びスイッチ１２６の他端に接続されている。なお、スイッチ１２４〜１２６は、切換信号Ｓ２によってスイッチングされており、スイッチ１１６と同様にスイッチングされる。
【００２３】
サンプル期間には、スイッチ１１６がオン、スイッチ１１７がオフ、スイッチ１２４〜１２６がオンする。これによって、サンプルホールド用キャパシタＣshは、端子Ｔ11に供給されているアナログ信号に応じて電荷が充電される。
【００２４】
比較回路１１１は、まず、スイッチ１２４〜１２６がオンすると、インバータ１２１〜１２３の入力電位Ｖ121in〜Ｖ123in、及び、出力電位Ｖ121out〜Ｖ123outがそれぞれのインバータ１２１〜１２３の閾値電圧Ｖth121、Ｖth122、Ｖth123となる。なお、このとき、ポートＰ11の電位をＶp11、ポートＰ12の電位をＶp12とすると、サンプルホールド用キャパシタＣshには、（Ｖth121−Ｖp11）の電圧が印加される。
【００２５】
次に、スイッチ１２４〜１２６がオフし、ポートP12に電位Ｖp12が印加されると、インバータ１２１の入力電位Ｖ121inは、
Ｖ121in＝Ｖth121−Ｖp11＋Ｖp12
となる。また、インバータ１２１の出力電位Ｖ121outは、インバータ１２１のゲインをＧ121とすると、
Ｖ121out＝Ｇ121＊（Ｖp12−Ｖp11）＋Ｖth121
となる。
【００２６】
同様に、インバータ１２２の出力電位Ｖ122outは、インバータ１２２のゲインをＧ122とすると、
Ｖ122out＝Ｇ121＊Ｇ122＊（Ｖp12−Ｖp11）＋Ｖth122
となる。さらに、インバータ１２３の出力電位Ｖ123outは、
Ｖ123out＝Ｇ121＊Ｇ122＊Ｇ123＊（Ｖp12−Ｖp11）＋Ｖth123
となる。
【００２７】
なお、このとき、キャパシタＣ11、Ｃ12により各インバータ１２１〜１２３のオフセットがキャンセルされる。
【００２８】
ポートＰ14の電位Ｖp14は、インバータ１２３の出力電位Ｖ123outであり、入力ポートＰ12の電位Ｖp12と入力ポートＰ11の電位Ｖp11との電位差のインバータ１２１〜１２３のゲイン倍となり、ローレベル又はハイレベルとなる。
【００２９】
これによって、比較回路１１１の出力は、入力アナログ信号が基準電圧より大きければ、ハイレベルとなり、小さければローレベルとなる。比較回路１１１の出力は、スイッチ１１８を介して信号制御回路１１３に供給される。
【００３０】
比較回路１１２は、比較回路１１１と同様な構成であるので、その説明は省略する。比較回路１１２は、比較回路１１１と１８０度異なる位相で、同様な動作が行なわれ、端子T11からのアナログ信号をサンプルし、サンプルホールドされた電圧が基準電圧より大きければ出力をハイレベルとし、サンプルホールドされた電圧が基準電圧より小さければ出力をローレベルとする。比較回路１１２の出力は、スイッチ１２１を介して信号制御回路１１３に供給される。
【００３１】
スイッチ１１８は信号制御回路１１３から供給される切換信号Ｓ２によりスイッチングされ、スイッチ１２１は信号制御回路１１３から供給される切換信号Ｓ１によりスイッチングされる。切換信号Ｓ１、Ｓ２により、スイッチ１１８がオンのときにはスイッチ１２１がオフし、スイッチ１１９がオフのときにはスイッチ１２１がオンするように制御されている。
【００３２】
信号制御回路１１３は、切換信号Ｓ１、Ｓ２を生成して、生成した切換信号Ｓ１、Ｓ２のタイミングに応じてスイッチ１１６〜１２１をスイッチングして、比較回路１１１の出力及び比較回路１１２の出力を取得する。信号制御回路１１３は、取得した比較回路１１１、１１２の出力に基づいて逐次出力ディジタルデータを決定し、ディジタル−アナログ変換器１１５に供給する。
【００３３】
ディジタルデータは、ディジタル−アナログ変換器１１５でアナログ信号に変換されて、基準電圧としてスイッチ１１７、１２０に供給される。また、信号制御回路１１３で生成されたディジタルデータは、出力レジスタ１１４に保持される。出力レジスタ１１４に保持されたディジタルデータは、信号制御回路１１３によりデータが確定すると、端子Ｔ12より出力される。
【００３４】
図３は本発明の一実施例の動作説明図を示す。図３（Ａ）は切換信号Ｓ１、図３（Ｂ）は切換信号Ｓ２、図３（Ｃ）はスイッチ１１６、１２０、１２１のスイッチング状態、図３（Ｄ）はスイッチ１１７、１１８、１１９のスイッチング状態を示す。
【００３５】
信号制御回路１１３は、時間Ｔ１において切換信号Ｓ１をハイレベルにする。また、信号制御回路１１３は、時間Ｔ１を含む時間Ｔ１´で切換信号Ｓ２をローレベルにする。切換信号Ｓ１がハイレベルになることにより、スイッチ１１６、１２０、１２１がオンする。また、切換信号Ｓ２がローレベルになることにより、スイッチ１１７、１１８、１１９がオフする。
【００３６】
スイッチ１１６がオンし、スイッチ１１７、１１８がオフすることにより、比較回路１１１に端子Ｔ11の入力アナログ信号に応じた電圧がサンプルされる。また、スイッチ１２０、１２１がオンすることにより、比較回路１１２によりその前のサンプル時間Ｔ２でサンプルホールドされた入力アナログ信号と基準電圧との比較が行なわれる。比較回路１１２の比較結果は、信号制御回路１１３に供給される。信号制御回路１１３は比較回路１１２からの比較結果に基づいて出力ディジタルデータを生成する。生成されたディジタルデータは、アナログ信号に変換されて、基準電圧として比較回路１１２に戻される。上記動作を逐次繰り返すことにより、サンプル時間Ｔ２でサンプルホールドされた入力アナログ信号が時間Ｔ１´でディジタルデータに変換される。
【００３７】
また、信号制御回路１１３は、サンプル時間Ｔ２において切換信号Ｓ２をハイレベルにする。また、信号制御回路１１３は、サンプル時間Ｔ２を含む時間Ｔ２´で切換信号Ｓ１をローレベルにする。切換信号Ｓ２がハイレベルになることにより、スイッチ１１７、１１８、１１９がオンする。また、切換信号Ｓ１がローレベルになることにより、スイッチ１１６、１２０、１２１がオフする。
【００３８】
スイッチＳ１１７がオンし、スイッチ１１６、１２０がオフすることにより、比較回路１１２に端子Ｔ11の入力アナログ信号に応じた電圧がサンプルホールドされる。また、スイッチ１１７、１１８がオンすることにより、比較回路１１１によりその前のサンプルホールド時間Ｔ１でサンプルホールドされた入力アナログ信号と基準電圧との比較が行なわれ、その比較結果が信号制御回路１１３に供給される。信号制御回路１１３は、比較回路１１１からの比較結果に基づいて出力ディジタルデータを生成する。生成されたディジタルデータは、アナログ信号に変換されて、基準電圧として比較回路１１１に戻される。上記動作を逐次繰り返すことにより、サンプリング時間Ｔ１でサンプルホールドされた入力アナログ信号が時間Ｔ２´でディジタルデータに変換される。
【００３９】
信号制御回路１１３には、比較回路１１１の出力と比較回路１１２の出力とが交互に供給され、サンプルホールドされた入力アナログ信号がディジタルデータに変換される。
【００４０】
本実施例によれば、比較回路１１１で入力アナログ信号をサンプルしている間、比較回路１１２で前のサンプル期間にサンプルホールドされた入力アナログ信号と基準電圧とを逐次比較し、その逐次比較結果により信号制御回路１１３で入力アナログ信号をディジタルデータに変換でき、また、比較回路１１２で入力アナログ信号をサンプルしている間、比較回路１１１で前のサンプル期間にサンプルホールドされた入力アナログ信号と基準電圧とを逐次比較し、その逐次比較結果により信号制御回路１１３で入力アナログ信号をディジタルデータに変換できるので、効率よくサンプルホールド及びアナログディジタル変換を行なうことができる。よって、例えば、２倍の速度で入力アナログ信号をディジタルデータに変換できる。
【００４１】
また、本実施例では、信号制御回路１１３、ＤＡ変換器１１５を比較器１１１と比較器１１２とで共有できるため、回路構成を簡略化できる。よって、例えば、半導体チップ上に搭載したときに、小さい面積で搭載することができる。
【００４２】
また、図３に示すようにサンプリング時間Ｔ１とサンプリング時間Ｔ２とが重ならないようにサンプリング時間Ｔ１とサンプリング時間Ｔ２との間に時間ΔＴを設けている。これによって、比較回路１１１のサンプルホールド用キャパシタＣshと比較回路１１２のサンプルホールド用キャパシタＣshとが干渉することがなくなり、入力アナログ信号を精度よくサンプルホールド用キャパシタＣshに保持できる。よって、変換の精度を向上させることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例のブロック構成図である。
【図２】比較回路１１１のブロック構成図である。
【図３】本発明の一実施例の動作説明図である。
【図４】従来の逐次比較型アナログ−ディジタル変換回路の一例のブロック構成図である。
【図５】従来の逐次比較型アナログ−ディジタル変換回路の一例の動作説明図である。
【符号の説明】
【００４４】
１００  アナログ−ディジタル変換回路
１１１、１１２  比較回路、１１３  信号制御回路、１１４  出力レジスタ
１１５  ＤＡ変換器、１１６〜１２１  スイッチ
【図１】
2007013646.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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