(57)【要約】【課題】  付着パーティクルが少なく、又マーキングが容易な半導体基板及びその作製方法を提供する。【解決手段】  支持基板１の上方に絶縁層２を介して設けられた半導体層３を有する半導体基板において、半導体層３の表面領域以外の領域に、マーク４を形成する。具体的には、第１の基板を用意し、第２の基板の周辺部にマークを形成し、マークのある部分では貼り合わないように、第１及び第２の基板を貼り合わせ、第１の基板の不要部を除去することで、第１の基板の移設層を移設してＳＯＩ基板を作る。【選択図】  図１
2007036279.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の上方に設けられた半導体層を有する半導体基板の作製方法であって、前記支持基板の周辺領域の傾斜面に、マークを形成する工程を含むことを特徴とする半導体基板の作製方法。
【請求項２】
半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記第１の基板と前記第２の基板を貼り合わせる工程と、
前記第１の基板の不要部を除去することで、前記第１の基板の移設層を移設する工程と、を含むことを特徴とする半導体基板の作製方法。
【請求項３】
半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記マークのある部分では貼り合わないように、前記第１の基板と前記第２の基板とを貼り合わせる工程と、
前記第１の基板の不要部を除去することで、該第１の基板の移設層を移設する工程と、を含むことを特徴とする半導体基板の作製方法。
【請求項４】
半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記マークのある部分より内方にコンタクトエッジ又はボンディングエッジが存在するように、前記第１の基板と前記第２の基板とを貼り合わせる工程と、
前記第１の基板の不要部を除去することで、前記第１の基板の移設層を移設する工程と、を含むことを特徴とする半導体基板の作製方法。
【請求項５】
半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記マークのある部分より内方にボンディングエッジが存在するように、ボンディングエッジを局所的に内方に後退させて、前記第１の基板と前記第２の基板とを貼り合わせる工程と、
前記第１の基板の不要部を除去することで、前記第１の基板の移設層を移設する工程と、を含むことを特徴とする半導体基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー、マイクロプロセッサ、システムＬＳＩ他の半導体集積回路装置の製造に用いられる半導体基板とその作製方法に関し、特に、半導体基板の識別等に用いられるマークが形成された半導体基板とその作製方法の技術分野に属する。
【背景技術】
【０００２】
半導体基板には、インゴッドからスライスした円盤状の基板の少なくとも一面を研磨したミラーウエハ、ミラーウエハの表面上にエピタキシャル成長により単結晶半導体層を形成したエピタキシャルウエハなどがある。
【０００３】
これとは別に絶縁体上或いは絶縁層を有する基板上に単結晶半導体層を形成する技術は、シリコンオンインシュレーター或いはセミコンダクターオンインシュレーターと呼ばれＳＯＩ技術として広く知られており、それにより形成された半導体基板はＳＯＩ基板或いはＳＯＩウエハと呼ばれている。
【０００４】
最近では、以下の３つがＳＯＩ基板の代表例である。
（１）サイモックス（ＳＩＭＯＸ：Ｓｅｐｅｒａｔｉｏｎ  ｂｙ  Ｉｏｎ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）と称されるＳｉ単結晶基板中に酸素のイオン注入によりＳｉＯ２  層を形成する方法である。
（２）スマートカット法と称される方法で、Ｓｉ単結晶基板中に水素のイオン注入を行った後、別の基板に貼り合せ、熱処理することによりイオン注入された層に形成されるマイクロバブルを成長させてＳｉ単結晶基板を分離する方法である。この方法で得られたＳＯＩ基板はユニボンドとして知られている。詳細は特開平５−２１１１２８号公報やその対応のＵＳＰ５３７４５６４号の明細書に開示されている。
【０００５】
また、この方法に変形で、水素プラズマからＳｉ単結晶基板中に水素のイオン注入を行った後、別の基板に貼り合せ、側壁に高圧窒素ガスを付与することにより、室温でイオン注入された層においてＳｉ単結晶基板を分離する方法も知られている。
（３）最後に説明するＳＯＩ基板は、多孔質体上に形成された多孔質半導体層を別の基板に移設する方法であり、多孔質体上にエピタキシャル成長により半導体層を形成できること等から最も品質の良いＳＯＩ基板が得られる方法として知られている。具体的には、特許第２６０８３５１号公報或いはその対応のＵＳＰ５３７１０３７号の明細書、特開平７−３０２８８９号公報やその対応のＵＳＰ５８５６２２９号の明細書、特許第２８７７８００号公報やその対応のＥＰ０８６７９１７号公報に開示されている。これらに開示された方法は、ＳＯＩ層の膜厚均一性が優れていること、ＳＯＩ層の結晶欠陥密度を低く押さえることが容易な事、ＳＯＩ層の表面平坦性がよい事、製造に際し高価な特殊仕様の装置がいらない事、数１００オングストロームから１０ミクロン程度までの広いＳＯＩ膜厚範囲に対し同一の装置で製造可能な事などの点で非常に優れたものである。
【０００６】
ところで、ウエハを半導体集積回路装置の製造工程（デバイス工程）を流す時に、ウエハを個々に識別できるようにすることが望ましい。こうした識別は、ウエハ１枚１枚の工程履歴を管理する上で非常に有効な手段で、不良解析や、工程の最適化や、製造上の管理等に使用されている。ミラーウエハの識別には、ウエハの表面をレーザー光により加工して描かれたマークによってなされる。
【０００７】
図１８は、このようなレーザーマーキング後のウエハの断面を示している。
レーザー光によってウエハの表面のレーザー照射領域は熔かされ凹部となり、熔かされて凹部からはじき出されたウエハの構成材料は凹部の周辺に盛り上がって再度固まる。すなわち図１８に示す外輪山となる。
【０００８】
例えば、レーザーパワーを２２０ｍＷとしドット状にシリコンウエハ表面に照射した場合、変形した領域の最大径Ｘ１は０．０４ｍｍ〜０．０５ｍｍとなり、中央の凹部の径Ｘ２は０．０２ｍｍ〜０．０３ｍｍ、凹部の深さＹ１は２μｍ〜３μｍ、凸部の高さＹ２は０．５μｍ〜１．０μｍとなる。
【０００９】
これらの値は、レーザーパワーによって変化する。実際には、レーザーをパルス状に出力して、多数のドットをつなげるか、あるいは並べて、マークを描く。
【００１０】
このミラーウエハへのマークは、通常英数字の１０桁前後の文字からなり、ウエハ１枚毎に割り当てられた固有のＩＤナンバーとなる。この規格は、ＳＥＭＩの国際規格にも定められており、標準的な方法である。
【００１１】
レーザの出力、駆動周波数、ショット数等を調整すれば、熔けた基板材料の殆どを弾き飛ばして外輪山が形成されないようにすることも可能である。例えば、レーザ出力を高くすれば、熔けた基板材料を吹き飛ばして外輪山のない深いマークを形成し易く、レーザ出力を低くすれば外輪山のある浅いマークを形成し易い。
【００１２】
このようなレーザーマーキングは、通常Ｓｉのミラーウエハを想定しており、その印字位置までもＳＥＭＩの標準の中に記載されている。
【００１３】
図１９はマークが描かれたミラーウエハ２１の上面図であり、図２０はそのマーク付近の断面図である。
たとえば、図１９に示す様に８インチウエハでは、例えばノッチ１２を上にしてウエハ中心１００をｘｙ座標の（０、０）点とした時に、印字領域２４は、
Ｘ：−９．２５〜＋９．２５ｍｍ
Ｙ：＋９３．７〜＋９６．５ｍｍ
となり、高さＬ２が２．８ｍｍ、長さＬ１が１８．５ｍｍの矩形領域２４内にマーク４を印字する様に上記規格にて定められている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この規格を、ＳＯＩウエハに当てはめると、ＳＯＩウエハでは、絶縁層上の半導体層（ＳＯＩ層）が存在する半導体層の表面領域内になってしまう。
【００１５】
図２１はマークが描かれたＳＯＩウエハの上面図であり、図２２はそのマーク付近の断面図である。さらに、レーザーの出力条件等は、Ｓｉミラーウエハ上でパーティクルが飛び出ないように設計され定められた条件であるため、上記ＳＥＭＩ規格でＳＯＩウエハ上にマーキングした場合には、その多層構造と、ＳｉＯ２の蓄熱層としての働きにより、パーティクルが生じ、また、ドットの径も変わってしまうことがある。深いマークにすれば、この問題は尚更重大である。
【００１６】
この状態を図２３に模式的に示す。例えば、図１８の例の場合と同じレーザー照射条件下でＳＯＩ層の厚さが１００〜２００ｎｍ、埋め込み絶縁層の厚さが１００〜２００ｎｍのＳＯＩウエハにレーザー照射する場合には、内側の凸部の径Ｘ１が約０．０４５ｍｍ、凹部の径Ｘ２が約０．０４ｍｍ、内側と外側の凸部の間隔Ｘ３が０．０２ｍｍ〜０．０３ｍｍ、凹部の深さＹ１が２．５μｍ〜３．０μｍ、内側の凸部の高さＹ２が１．０μｍ〜１．５μｍ、外側の凸部の高さＹ３が０．８μｍ〜１．５μｍ、凹部の深さＹ１、Ｙ２、Ｙ３のおおよその値である。
【００１７】
ＳＯＩ層表面に文字をマーキングした場合には、凹部からなる文字の太さが太くなり、且つ文字の周辺にパーティクル２５が図２３に示されるように飛び散っていることがわかる。たとえパーティクルの飛び散らない様な条件は、ＳＯＩの層構造や各層の厚さに依存するため、条件設定が大変複雑で多大な労力を必要とする。又パーティクルの飛び散りを抑えられるような弱いレーザー出力では、レーザーで掘れる凹部の深さが浅くなり、ひいてはマークの読み取りを困難にする。
【課題を解決するための手段】
【００１８】
本発明の目的は、マークの読み取りが容易であり、付着パーティクルが少なく、又マーキングが容易な半導体基板及びその作製方法を提供することにある。
【００１９】
本発明は、支持基板の上方に絶縁層又は材料の異なる少なくとも一つの層を介して設けられた半導体層を有する半導体基板の作製方法であって、前記支持基板の周辺領域の傾斜面に、マークを形成する工程を含むことを特徴とする半導体基板の作製方法。
【００２０】
本発明は、半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記第１の基板と前記第２の基板を貼り合わせる工程と、
前記第１の基板の不要部を除去することで、前記第１の基板の移設層を移設する工程と、を含むことを特徴とする。
【００２１】
本発明は、半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記マークのある部分では貼り合わないように、前記第１の基板と前記第２の基板とを貼り合わせる工程と、
前記第１の基板の不要部を除去することで、該第１の基板の移設層を移設する工程と、を含むことを特徴とする。
【００２２】
本発明は、半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記マークのある部分より内方にコンタクトエッヂ又はボンディングエッヂが存在するように、前記第１の基板と前記第２の基板とを貼り合わせる工程と、
前記第１の基板の不要部を除去することで、前記第１の基板の移設層を移設する工程と、を含むことを特徴とする。
【００２３】
本発明は、半導体基板の作製方法であって、
第１の基板を用意する工程と、
第２の基板を用意する工程と、
前記第２の基板の周辺部にマークを形成する工程と、
前記マークのある部分より内方にボンディングエッヂが存在するように、ボンディングエッヂを局所的に内方に後退させて、前記第１の基板と前記第２の基板とを貼り合わせる工程と、
前記第１の基板の不要部を除去することで、前記第１の基板の移設層を移設する工程と、を含むことを特徴とする。
【００２４】
本発明は、支持基板の上方に絶縁層を介して設けられた半導体層を有する半導体基板において、前記半導体層の表面領域以外の領域に、マークが形成されていることを特徴とする。
【００２５】
本発明は、支持基板の上方に絶縁層を介して設けられた半導体層を有する半導体基板の作製方法において、前記半導体層の表面領域以外の領域に、マークを形成する工程を含むことを特徴とする。
【００２６】
本発明は、支持基板の上方に材料の異なる少なくとも一つの層を介して半導体層が形成された半導体基板において、前記半導体層の表面領域以外の領域に、マークが形成されていることを特徴とする。
【００２７】
本発明は、支持基板の上方に材料の異なる少なくとも一つの層を介して設けられた半導体層を有する半導体基板の作製方法において、前記半導体層の表面領域以外の領域に、マークを形成する工程を含むことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、ＩＤマークの読み取りが容易になり、付着パーティクルが少なく、又マーキングが容易な半導体基板を提供することができる。
【発明を実施するための最良の形態】
【００２９】
Ｉ．半導体基板の構成
まず、本発明による半導体基板の実施形態について説明する。
【００３０】
（実施形態１）
図１は、本発明による半導体基板の一部の上面を、図２はそのＡＡ’線による断面を示している。
【００３１】
符号１は単結晶シリコンウエハのような支持基板、２は酸化シリコンのような埋め込み絶縁層、３は単結晶シリコンのような半導体層（ＳＯＩ層）である。これらによりＳＯＩ基板が構成されている。
【００３２】
符号５は半導体層３の表面領域であり、この中に集積回路などの半導体デバイスが製造される。符号６は半導体基板の周辺領域１３内にある表面がほぼ平坦な領域であり、この領域６にマーク４が描かれている。符号１２はノッチである。
【００３３】
ＳＯＩ層３の表面領域５のエッジ（周辺領域の内縁）は半径Ｒ２の円によって示される。又、基板の外周端（周辺領域の外縁）は、半径Ｒ１の円によって示される。半径Ｒ２の円の外であって、半径Ｒ１の円の内側が周辺領域１３である。
【００３４】
以下詳しく説明するに、現在、手に入れることの出来る一般的なＳＯＩウエハは、通常ウエハ外周端から数ｍｍ内側に入った領域はデバイスを作り込まない領域を有しており、これをエッジイクスクルージョン（Ｅｄｇｅ  Ｅｘｃｌｕｓｉｏｎ）と称している。
【００３５】
たとえは、ＳＩＭＯＸでは、外周端と外周端から数ｍｍ内側に入った個所までの領域のＳＯＩ層は、イオン注入の均一性に因り、規格外の膜厚、欠陥等をもつ領域となる。
【００３６】
又、はり合わせＳＯＩウエハでは、出発材料となる元のウエハの周辺部のだれによって、周辺数ｍｍは貼り合わないので、この周辺部はＳＯＩ構造とならない。また、ＳＯＩ層のエッジの輪郭は滑らかではない。そこで、パターニングなどの方法で、人為的にＳＯＩ層のエッジを当初より内側になるように除去することも行われる。
【００３７】
このようなＳＯＩウエハ上にマークを付与するには、ＳＯＩ構造となっていない領域にマーキングすることが重要である。そのために、貼り合せウエハのように、周辺領域にＳＯＩ層がない場合には、図１、図２に示すように、その周辺領域１３にマーキングする。この方法は、ＳＯＩ層を除去する場合に比べて、工程が少ない点、ＳＯＩ領域に作製されるチップの取れ数が減少しない点で、有利である。
【００３８】
（実施形態２）
図３は、本発明による半導体基板の一部の上面を、図４はそのＢＢ‘線による断面を示している。
【００３９】
半導体層（ＳＯＩ層）３及び絶縁層２が部分的にくり抜かれて除去されて支持基板１の一部が表出している表出領域１４が上面から見て半導体層３のエッヂより内方、即ち、支持基板１から周辺領域１３を除いた領域（内部領域）に形成されている。
【００４０】
この表出領域１４にマーク４が描かれている。図では、マーク４として文字としてのアルファベットの場合を図示しているが、バーコードと、数字や文字や記号と、の組み合わせであってもよい。
【００４１】
ＳＯＩ層３の表面領域５のエッジ（周辺領域の内縁）は半径Ｒ２の円によって示される。又、基板の外周端（周辺領域の外縁）は、半径Ｒ１の円によって示される。本実施の形態では半径Ｒ２の円の内側にマークが形成されている。
【００４２】
本実施の形態による半導体基板の作製方法は、ＳＯＩウエハのような半導体基板を用意し、表出領域１４を形成すべき部分以外をマスクで覆って、マスクから露出した半導体層３の表出領域１４を形成すべき部分をエッチングなどで除去する。
【００４３】
更に、その下の絶縁層２をエッチングなどで除去して支持基板１の半導体表面を表出させる。
【００４４】
表出領域１４にレーザー等によりマーキングを行う。
【００４５】
こうして図３，図４に示したようなＳＯＩ基板が得られる。
【００４６】
（実施形態３）
本実施の形態は、支持基板の裏面にマーキングするものである。
【００４７】
本実施の形態では、ミラーウエハの表面へマーキングの様子を示した図１９、図２０と同様にして、マークをＳＯＩ基板の支持基板の裏面にマークを付与する。マークは支持基板の裏面に形成されるので、支持基板の表面側にあるＳＯＩ層の有効面積を減らすことはない。
【００４８】
（実施形態４）
本実施の形態による半導体基板のマークが形成された周辺領域付近の構造を図５，図６に示す。
【００４９】
図５は、周辺領域付近の上面図、図６は周辺領域付近の断面図である。
【００５０】
符号３４は埋め込み絶縁層２のエッヂ、３５はＳＯＩ層３のエッヂを示している。本実施形態では、絶縁層２のエッヂ３４をＳＯＩ層３のエッヂ３５より外方に延長させることにより、絶縁層２がエッチング性洗浄液を用いた洗浄等によりアンダーエッチングされ、ＳＯＩ層がチッピングを起こすことを抑制しているが、これは必須ではない。更に好ましくは、ＳＯＩ層３の角部や埋め込み絶縁層２の角部を面取りしたり、鈍角となるように加工してもよい。
【００５１】
マーク４は周辺領域１３の中でも外方に偏在しており、図５の符号３３’で示された仮想ラインより外方に描かれている。
【００５２】
ここで、ライン３３’を図７を参照して説明する。
【００５３】
図７は、貼り合せＳＯＩ基板を作るために２枚の基板を貼り合せた、貼り合せ基板の断面図である。図では、符号３３で示した位置より外方にマーク４が描かれている。このマーク４の描かれている面は、基板上面の平坦・平滑な面であって、ベベリングにより大きく傾斜した傾斜面ではないが、微小な勾配により基板３０とは貼り合っていない面である。マーキングはこのような面に形成することが好ましいが、マークを読取れるのであれば、マークの一部がベベリングによる傾斜面にかかっていてもよい。
【００５４】
２枚の基板を密着させた状態における貼り合せ界面のエッヂは符号３２で示した位置にあり、これをコンタクトエッヂと呼ぶ。その後、貼り合せ基板の貼り合せ強度を高めるための熱処理、いわゆるボンディングアニールを施すと貼り合せ界面のエッヂは符号３３で示した位置にまで延びる。即ち貼り合せ界面の面積が増大する。
【００５５】
その後、基板３０の不要な部分を取り除いて、基板３０を薄層化してＳＯＩ基板を作るわけである。こうして得られたＳＯＩ基板の支持基板１の表面において、かつてボンディングエッヂ３３が存在していた位置が仮想ライン３３’で、かつてコンタクトエッヂ３２が存在していた位置が仮想ライン３２’で示されている。
【００５６】
符号３１は、完成したＳＯＩ層３のエッヂ３５となるべき位置を示している。支持基板１の外周端からの距離Ｌ３１は、３ｍｍ以下、より望ましくは３ｍｍより更にできる限り小さい値になるようにするとよい。
【００５７】
コンタクトエッヂ３２は、使用する基板１、３０の外周部のべべリング加工による形状に依存して、その位置が決まる。つまり、支持基板１の外周端からコンタクトエッヂ３２までの距離Ｌ３２が外周部のべべリング加工による形状に依存して変化する。同様に、ボンディングエッヂ３３も若干移動する。
【００５８】
もし、各基板の貼り合せ面のコンタクトエッヂ３２付近に、凹凸や異物粒子が存在すると、そこでは貼り合い難くなり、コンタクトエッジ３２が同様に、ボンディングエッヂ３３も若干内方に移動する恐れがある。そうすると、十分な貼り合せ強度が得られる位置が内方に移動してしまい、必然的にＳＯＩ層３のエッヂ３５も十分な貼り合せ強度を確保できる位置まで内方に後退させざるを得ない。これでは、距離Ｌ３１を短くすることができない。
【００５９】
本発明によるマークは、支持基板の外周端からＳＯＩ層のエッヂまでの部分に形成可能であるが、より好ましくは、コンタクトエッジ３２があった位置３２’よりも外方に形成するとよい。更には、本実施の形態のように、ボンディングエッジ３３があった位置３３’よりも外方に形成しておくことも好ましいものである。
【００６０】
又、マークを形成すべき部分付近のみ、ボンディングエッヂ３３或いはコンタクトエッヂ３２の少なくともいずれか一方を内方に局所的に後退させて、そこにマークを形成すれば、いたずらにＳＯＩ層の有効面積を減らす恐れもないので、好ましいものである。
【００６１】
以上、本発明の半導体基板の各実施の形態について説明したが、本発明はこれらの実施形態に限定されることはなく、本発明の目的を達成しうる範囲内において、各構成要件の均等物への置換がなされたものも含む。
【００６２】
本発明に用いられる支持基板としては、Ｓｉ，Ｇｅ，ＳｉＣ，ＧａＡｓ，ＧａＡｌＡｓ，ＧａＮ，ＩｎＰ等の半導体基板が好ましく用いられるが，表面にマークが形成できるものであれば、これらの材料に限定されることはない。
【００６３】
本発明に用いられる絶縁層としては、酸化シリコンの他に窒化シリコン、酸化窒化シリコンなどから選択される少なくとも一種を用いることができる。絶縁層は単一の層であっても、複数の積層体であってもよい。その厚さは、例えば１ｎｍ〜１０μｍとすることができる。
【００６４】
本発明に用いられる半導体層としては、Ｓｉ，Ｇｅ，ＳｉＣ，ＧａＡｓ，ＧａＡｌＡｓ，ＧａＮ，ＩｎＰ等から選択される少なくとも一種の半導体が用いられる。この半導体層としては単一の層であっても複数の積層体であってもよい。その厚さは、例えば１ｎｍ〜１０μｍとすることができる。
【００６５】
本発明の半導体基板の形状としては、図１に示したようなノッチウエハに限らず、例えばオリエンテーションフラット付きウエハなど他のウエハであっても良い。本発明の半導体基板としてＳＯＩ基板を用いる場合には、ＳＩＭＯＸウエハのような非貼り合せ基板でもよいが、貼り合わせＳＯＩ基板がより好ましいものである。
【００６６】
マークを描く領域は、ノッチやオリエンテーションフラットの付近でも、それと対向する位置でも、或いはそれ以外の位置でも構わない。
【００６７】
マーキングは、前述したように周辺領域内になされ、より好ましくはその中の表面がほぼ平坦な領域になされても、ベベリングにより若干傾斜した領域になされてもよい。或いは、半導体層を一部除去して表出した表出領域にマーキングしてもよい。
【００６８】
マーキングは、Ｎｄ：ＹＡＧレーザーやＣＯ２レーザーなどで行うとよい。或いはダイヤモンドペンを用いることもできる。
【００６９】
マークの凹部の深さは、例えば１μｍ〜数百μｍであり、この深さはレーザ出力などで調整可能である。
【００７０】
マークとしては、数字、文字、記号、バーコードなどの群から選択された少なくとも一種であり得、これらを混在させたものであってもよい。文字としては、アルファベット、かな、ギリシア文字等である。
【００７１】
特定用途であれば、ＳＥＭＩ規格を適用しなくても構わない。マークとなる数字、文字、記号は、直線状に並んでいても良いし、ウエハの外周端に沿ってカーブしていても良い。半導体層を除去して形成される周辺除去領域が狭い場合や、マークの桁数が多い場合には、外周端に沿ってカーブさせた方がＳＯＩ層に干渉する恐れが少ない。
【００７２】
マークしたウエハはその後、そのまま梱包出荷される。あるいは、洗浄、検査の少なくともいずれかを行った後梱包出荷される。
【００７３】
あるいは、マークしたウエハはその後、そのままデバイスの製造工程に投入したり、あるいは、洗浄、検査の少なくともいずれかを行った後デバイスの製造工程投入してもよい。
【００７４】
ＩＩ．半導体基板の作製方法
つぎに、上述した半導体基板を作製するための、本発明による半導体基板の作製方法の実施形態について説明する。
【００７５】
本発明の半導体基板の作製方法は、支持基板の上方に絶縁層を介して設けられた半導体層を有する半導体基板を用意し、前記半導体層の表面領域以外の領域にマークを形成する工程を含む。
【００７６】
本発明に用いられる半導体基板としては、前述したものが用いられるが、より好ましくは、酸素及び／又は窒素のイオン注入と熱処理により形成された絶縁層を有する非貼り合せＳＯＩ基板や、第１の基板に水素及び／又は不活性ガスのイオン注入し、第１の基板を支持基板となる第２の基板に貼り合せ、前記イオン注入により形成された分離層において分離する工程を含む方法により形成される貼り合わせＳＯＩ基板や、多孔質体上に形成された非多孔質半導体層を支持基板に移設して形成された半導体層を有する貼り合わせＳＯＩ基板を用いるとよい。
【００７７】
又、本発明の別の半導体基板の製造方法は、ＳＯＩ構造を形成する前に、ハンドルウエハのような支持基板にマーキングを施す工程を含む。
【００７８】
（実施形態５）
図８，図９を参照して半導体基板の作製方法について説明する。
【００７９】
単結晶シリコンウエハのような第１の基板３０の表面に陽極化成処理を施し、多孔質シリコンのような多孔質層３７を形成する。必要に応じて、多孔質シリコン層の孔内壁を熱酸化して酸化シリコンの保護膜を形成した後、水素雰囲気中で熱処理を行い多孔質層３７の層表面にある表面開口を封止する。
【００８０】
ＣＶＤなどのエピタキシャル成長により、多孔質層３７上に単結晶シリコンのような非多孔質の半導体層３８を形成する。この半導体層３８が移設層となる。
【００８１】
更に、必要に応じて、第１の基板３０を熱酸化して絶縁層３９を形成する。
【００８２】
このように図９の工程Ｓ１１、Ｓ１２を経て、図８の（ａ）に示すような構造体が得られる。
【００８３】
次に、工程Ｓ２１で、単結晶シリコンウエハのような第２の基板を用意して、工程Ｓ２２で、その表面の周辺部に、マーキングを施す。更に必要に応じて第２の基板の表面を熱酸化して絶縁膜を形成しておいてもよい。或いは、第２の基板の裏面の任意の部位にマーキングを施してもよい。
【００８４】
単結晶シリコンウエハの製造方法は、一般に単結晶シリコンインゴッドのスライス工程、スライスされたウエハのラッピング工程、ラッピングされたウエハの表面エッチング工程、エッチングされたウエハの研磨工程を含む。深いマーキングの場合には、ラッピング工程の前又は後でマーキングすることが、浅いマーキングの場合には、研磨工程の後に行われる。
【００８５】
工程Ｓ１３において、図８の（ｂ）に示すように貼り合せる。更に、必要に応じて、酸化性雰囲気中などで熱処理を行い貼り合せ強度を高める。マーキングを表面側に施す場合には、前述したように、工程Ｓ１３におけるコンタクトエッヂより外方，或いはボンディングエッヂより外方に形成しておくと良い。
【００８６】
工程Ｓ１４において、第１の基板の不要な部分を除去する。詳しくは、図８の（ｃ）に示すように、第１の基板の裏面側の非多孔質部分３６を研削、研磨、エッチング、分離などから選択される少なくとも一種の方法により、貼り合せ基板から取り除く。
【００８７】
更に、第２の基板上に貼り合っている半導体層３８の表面（かつての裏面）に残留している多孔質層３７を、研磨、エッチング、水素アニールにより取り除いたり、非多孔質化したりする。こうして、半導体層３８の移設が完了する。
【００８８】
工程Ｓ１５においては、ＳＯＩ基板の周辺部を成形する。具体的には、図８の（ｅ）に示すように、半導体層３８の露出面上にシール材、ホトレジストなどのエッチングマスクを施し、ＳＯＩ層となる半導体層３８のエッヂが図５〜７で説明した位置３１になるように、半導体層３８の周辺部をエッチング除去する。更に、絶縁層３９の周辺部もエッチング除去して成形する。この時のエッチングに代えて、研磨により成形してもよい。
【００８９】
こうして、図８の（ｆ）に示したようなＳＯＩ基板が得られる。
【００９０】
このＳＯＩ基板のマークは、図１、２、５、６に示したような位置に描かれている。
【００９１】
（実施形態６）
図１０を参照して半導体基板の作製方法について説明する。
【００９２】
上述した実施形態５との相違点は、マークを形成する工程が，第１の基板の不要部の除去工程の途中にある点である。
【００９３】
実施形態同様に工程Ｓ１１、Ｓ１２を経た第１の基板を、マーキングを施さない第２の基板と貼り合せる。（工程Ｓ１３）
そして、工程Ｓ１４において、第１の基板の不要部のうちの一部を除去する。詳しくは、図８の（ｃ）に示すように、第１の基板の裏面側の非多孔質部分３６を研削、研磨、エッチング、分離などから選択される少なくとも一種の方法により、貼り合せ基板から取り除く。
【００９４】
その後、工程Ｓ１５にてマーキングを、第２の基板の表面側周辺部に施す。この時、マーキングにより飛び散った異物が第２の基板の表面側に付着しても、次の工程にて表面側にある多孔質層３７を除去するので、ＳＯＩ層となる半導体層の表面領域は当該異物により汚染され難くなる。或いは、第２の基板の裏面にマーキングを施してもよい。
【００９５】
更に、工程Ｓ１６において、第２の基板上に貼り合っている半導体層３８の表面（かつての裏面）に残留している多孔質層３７を、研磨、エッチング、水素アニールにより取り除いく。こうして、半導体層３８の移設が完了する。
【００９６】
その後は、工程Ｓ１７においては、ＳＯＩ基板の周辺部を成形する。
【００９７】
こうして、図８の（ｆ）に示したようなＳＯＩ基板が得られる。このＳＯＩ基板のマークは、図１、２、５、６に示したような位置に描かれている。
【００９８】
（実施形態７）
図１１を参照して半導体基板の作製方法について説明する。
【００９９】
上述した実施形態５との相違点は、マークを形成する工程が、第１の基板の不要部の除去工程後であって、周辺部の成形工程前に行われる点である。
【０１００】
実施形態同様に工程Ｓ１１、Ｓ１２を経た第１の基板を、マーキングを施さない第２の基板と貼り合せる。（工程Ｓ１３）
そして、工程Ｓ１４において、第１の基板の不要部を除去する。詳しくは、図８の（ｃ）に示すように、第１の基板の裏面側の非多孔質部分３６を研削、研磨、エッチング、分離などから選択される少なくとも一種の方法により、貼り合せ基板から取り除く。更に、図８の（ｄ）に示すように、第２の基板上に貼り合っている半導体層３８の表面（かつての裏面）に残留している多孔質層３７を、研磨、エッチング、水素アニールにより取り除いたり、非多孔質化したりする。こうして、半導体層３８の移設が完了する。
【０１０１】
非多孔質部分の分離の際に、多孔質層の半導体層３８側界面に亀裂が入り、分離後、半導体層３８上に多孔質層が残留しないこともある。
【０１０２】
その後、半導体層３８の表面領域上に図８の（ｅ）に示すようにマスクＭＫを付与した状態で、工程Ｓ１５にてマーキングを第２の基板の表面側周辺部に施す。この時、マーキングにより飛び散った異物が第２の基板の表面側に付着しても、次の工程にて表面側にあるマスクＭＫを除去するので、ＳＯＩ層となる半導体層の表面領域は当該異物により汚染され難くなる。或いは、第２の基板の裏面にマーキングを施してもよい。
【０１０３】
更に、工程Ｓ１６においては、マスクＭＫを利用してＳＯＩ基板の周辺部を成形する。
【０１０４】
こうして、図８の（ｆ）に示したようなＳＯＩ基板が得られる。このＳＯＩ基板のマークは、図１、２、５、６に示したような位置に描かれている。
【０１０５】
（実施形態８）
図１２を参照して半導体基板の作製方法について説明する。
【０１０６】
上述した実施形態７との相違点は、マークを形成する工程が、周辺部を成形した後、成形に用いたマスクＭＫを剥がさずに、実施形態７と同様のマーキングを施す点にある。
【０１０７】
本実施形態でも、こうして、図８の（ｆ）に示したようなＳＯＩ基板が得られる。
【０１０８】
このＳＯＩ基板のマークは、図１、２、５、６に示したような位置に描かれている。
【０１０９】
（実施形態９）
図１３を参照して、イオン注入層を分離層として用いた貼り合わせ半導体基板の作製方法について説明する。
【０１１０】
単結晶シリコンウエハのような第１の基板３０の表面を熱酸化して、酸化シリコンのような絶縁層３９を形成する。水素イオン、或いはヘリウムイオン、ネオンイオンのような不活性ガスのイオンを所定の深さに打ち込み、当該深さ付近に打ち込まれたイオン種の濃度が局所的に高くなっているイオン注入層４０を形成する。イオン注入層４０の上の部分の半導体層３８が移設層となる。こうして得られた第１の基板３０の構造を図１３の（ａ）に示す。
【０１１１】
一方、単結晶シリコンウエハのような第２の基板を用意して、その表面側の周辺部にマーキングを施す。或いは、第２の基板の裏面側にマーキングしてもよい。
【０１１２】
これら第１の基板と第２の基板を半導体層３８が内側になるように貼り合せる。こうして、図１３の（ｂ）に示すような構造体が得られる。
【０１１３】
次に、４００℃〜６００℃或いはそれ以上の温度で熱処理すると、貼り合せ強度が高まるとともに、イオン注入層４０において、亀裂が発生し、第１の基板の部分３６が貼り合せ基板から分離し、図１３の（ｅ）に示すように、半導体層３８が第２の基板に移設される。
【０１１４】
半導体層３８の露出した分離面を研磨する。この時、図１３の（ｄ）の構造体となるように層３８、３９の周辺部を同時に除去しても良い。或いは、研磨に代えて水素アニールを施したり、研磨後水素アニールを施してもよい。
【０１１５】
そして、ＳＯＩ基板の周辺部を成形する。具体的には、図１３の（ｅ）に示すように、半導体層３８の露出面上にシール材、ホトレジストなどのエッチングマスクＭＫを施し、ＳＯＩ層となる半導体層３８のエッヂが図５〜７で説明した位置３１になるように、半導体層３８の周辺部をエッチング除去する。更に、絶縁層３９の周辺部もエッチング除去して成形する。この時のエッチングに代えて、研磨により成形してもよい。
【０１１６】
こうして、図１３の（ｆ）に示したようなＳＯＩ基板が得られる。このＳＯＩ基板のマークは、図１、２、５、６に示したような位置に描かれている。
【０１１７】
又、図１３の（ｃ）の工程から（ｄ）を経ることなく（ｅ）の工程に移ってもよい。
【０１１８】
（実施形態１０）
本実施形態は、上述した実施形態９とは、マーキングを施すタイミングが異なる。それ以外は実施形態９と同じであり、図１３の（ｅ）に示すようにマスクＭＫで覆った状態で、半導体層３８の周辺部を除去する前に、支持基板１の表面側の周辺領域にマーキングを施す。
【０１１９】
こうして、図１３の（ｆ）に示したようなＳＯＩ基板が得られる。このＳＯＩ基板のマークは、図１、２、５、６に示したような位置に描かれている。
【０１２０】
或いは、支持基板の裏面にマーキングを施してもよい。
【０１２１】
（実施形態１１）
本実施形態は、上述した実施形態９とは、マーキングを施すタイミングが異なる。それ以外は実施例９と同じであり、図１３の（ｅ）に示すようにマスクＭＫで覆った状態で、半導体層３８の周辺部を除去した後に、マスクＭＫを除去する前に、支持基板１の表面側の周辺領域にマーキングを施す。
【０１２２】
こうして、図１３の（ｆ）に示したようなＳＯＩ基板が得られる。このＳＯＩ基板のマークは、図１、２、５、６に示したような位置に描かれている。
【０１２３】
或いは、支持基板の裏面にマーキングを施してもよい。
【０１２４】
（実施形態１２）
図１４、図１５を参照して、非貼り合わせ法による半導体基板の作製方法について説明する。
【０１２５】
図１５の工程Ｓ１１において、図１４の（ａ）のように、単結晶シリコンウエハのような半導体基板１を用意する。
【０１２６】
そして、図１５の工程Ｓ１２において、半導体基板の表面側の周辺領域にマーキングを施す。或いは、半導体基板の裏面側にマーキングを施すこともできる。
【０１２７】
図１４の（ｂ）のように、半導体基板１の表面を熱酸化して、酸化シリコンのような絶縁層４１を形成する。
【０１２８】
図１５の工程Ｓ１３において、酸素イオンのような絶縁物形成イオン種を所定の深さに打ち込み、当該深さ付近に打ち込まれたイオン種の濃度が局所的に高くなっているイオン注入層を形成する。ここで熱処理を施し、打ち込まれた酸素とシリコンの化合物からなる埋め込み絶縁層２を形成する。この絶縁層２の上の部分の半導体層３がＳＯＩ層となる。こうして得られたＳＯＩ基板の構造を図１４の（ｃ）に示す。
【０１２９】
そして、図１５の工程Ｓ１４において、不要部である、少なくともＳＯＩ層の表面側にある絶縁層４１を剥がせば、マーキングが施されたＳＯＩ基板となる。表面側にマーキングが施された場合には、マーキング後のイオン注入と熱処理により、マーク部分も凹凸を有するＳＯＩ構造となり、表面側からマークの認識が可能である。
【０１３０】
この場合は、図１４の（ｄ）に示す工程は、不要である。
【０１３１】
又、変形例として、マークされた部分を避けて、イオン注入を行うことにより、表面側周辺部にＳＯＩ構造でないマークを形成することもできる。
【０１３２】
（実施形態１３）
図１４、図１６を参照して半導体基板の作製方法について説明する。本実施形態が上述した実施形態と異なる点は、マーキングを施すタイミングであり、それ以外は実施形態１２と同じである。
【０１３３】
図１６の工程Ｓ１１において、図１４の（ａ）のように、単結晶シリコンウエハのような半導体基板１を用意する。
【０１３４】
図１４の（ｂ）のように、半導体基板１の表面を熱酸化して、酸化シリコンのような絶縁層４１を形成する。
【０１３５】
そして、図１６の工程Ｓ１２において、酸素イオンのような絶縁物形成イオン種を所定の深さに打ち込み、当該深さ付近に打ち込まれたイオン種の濃度が局所的に高くなっているイオン注入層を形成する。ここで熱処理を施し、打ち込まれた酸素とシリコンの化合物からなる埋め込み絶縁層２を形成する。この絶縁層２の上の部分の半導体層３がＳＯＩ層となる。こうして得られたＳＯＩ基板の構造を図１４の（ｃ）に示す。
【０１３６】
そして、図１６の工程１３において、図１４の（ｄ）に示すように、マスクＭＫを付与し、必要に応じて絶縁層４１を除去して、マーキングを施す。このときマークの凹部が半導体層３を通って絶縁層２の下方にまで到達するようにする。
【０１３７】
図１６の工程Ｓ１４において、図１４の（ｅ）に示すように、マスクＭＫと不要な絶縁層４１を除去して、ＳＯＩ基板を得る。
【０１３８】
この場合には、レーザーマークによるパーティクルが飛散しても、マスクによりＳＯＩ層の表面が保護されているので、パーティクル汚染は防止できる。
【０１３９】
（実施形態１４）
図１７を参照して半導体基板の作製方法について説明する。本実施形態が上述した実施形態と異なる点は、マーキングを施すタイミングであり、それ以外は実施形態１３と同じである。
図１７の工程Ｓ１１、Ｓ１２は実施形態１３と同じである。
図１７の工程１３において、こうして得られたＳＯＩ基板から、図１４の（ｅ）に示すように、不要な絶縁層４１を除去して、ＳＯＩ基板を得る。
図１７の工程Ｓ１４において、半導体層の表面領域をマスクで覆い、ＳＯＩ基板の表面側の周辺領域に、マーキングを施す。このときマークの凹部が半導体層３を通って絶縁層２の下方にまで到達するようにする。
この場合には、レーザーマークによるパーティクルが飛散しても、マスクによりＳＯＩ層の表面が保護されているので、パーティクル汚染は防止できる。
【０１４０】
（実施形態１５）
再び図８を参照して貼り合わせ半導体基板の作製方法について説明する。
【０１４１】
比抵抗０．０１Ω・ｃｍのＰ型或いはＮ型の第１の単結晶Ｓｉ基板を、第１の基板として用意し、ＨＦ含有溶液中において陽極化成を行ない、分離層となる多孔質層３７を形成する。
【０１４２】
単一の多孔質シリコンからなる多孔質層３７を形成するための陽極化成条件は例えば以下のとおりである。
電流密度：７（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：１１（分）
多孔質層の厚み：１２（μｍ）
多孔質層の厚さは、これに限らず、化成時間を調整して、数百μｍから０．１μｍ程度まで変えることができる。
【０１４３】
或いは、複数の多孔質シリコン層からなる多孔質層を形成する場合には、以下のような第１段階の陽極化成に続いて第２段階の陽極化成を行ってもよい。
第１段階
電流密度：７（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：５（分）
第１の多孔質Ｓｉ層の厚み：５．５（μｍ）
第２段階
電流密度：３０（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：１０（秒）
第２の多孔質Ｓｉ層の厚み：０．２（μｍ）
【０１４４】
先に低電流で陽極化成した表面層の多孔質Ｓｉ層は高品質エピタキシャルＳｉ層を形成させるために用い、そして後で高電流で陽極化成した下層の多孔質Ｓｉ層は分離をし易くする層として用いる機能分離を行う。したがって、多孔質Ｓｉ層の厚さはこれに限っておらず、数百μｍから０．１μｍ程度まで使用できる。
【０１４５】
また、２層目の多孔質Ｓｉ層形成後に３層目以降の多孔質層を形成しておいても何ら問題はない。
【０１４６】
この基板を例えば酸素雰囲気中３００℃〜６００℃で酸化する。この酸化により多孔質シリコンの孔の内壁は熱酸化膜からなる保護膜で覆われる。この多孔質層３７の表面をフッ酸で処理し、孔の内壁の酸化膜を残して、多孔質層３７の表面の酸化膜のみ除去する。その上にＣＶＤ法によりエピタキシャル成長層３８を形成する。この時のＣＶＤの条件は例えば以下のとおり。
ソースガス：ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量：０．５／１８０  ｌ／ｍｉｎ
ガス圧力：１．１×１０４Ｐａ（約８０Ｔｏｒｒ）
温度：９５０℃
成長速度：０．３μｍ／ｍｉｎ
【０１４７】
エピタキシャル成長に先立ってエピタキシャル装置内でＨ２雰囲気により多孔質層３７の熱処理（プリベークを行う。これは、エピタキシャル成長層３８の結晶の品質を向上させるために必要である。実際にこの処理により、エピタキシャル成長層３８の結晶欠陥は、１０４ｃｍ−２以下に低減できる。こうして得られたエピタキシャル成長層３８が移設層となる。
【０１４８】
さらに、絶縁層３９として、このエピタキシャル成長層表面に熱酸化により２０ｎｍ〜２μｍのＳｉＯ２層を形成する。こうして図８の（ａ）に示す構造体が得られる。
【０１４９】
該絶縁層３９表面と別に用意した第２のＳｉ基板１の表面とを重ね合わせ、接触させた後、１１００℃の温度で２時間の熱処理をし、貼り合わせをおこなう。こうして図８の（ｂ）に示す構造体が得られる。
【０１５０】
こうして得られた多層構造体から多孔質層３７を除去してエピタキシャル成長層３８が第２の基板１上に移設されたＳＯＩ基板を得る。その為には、第１のＳｉ基板の部分３６を研削、研磨、エッチングなどにより除去して、多孔質層３７を露出させた後、この多孔質層３７をエッチングにより除去する。或いは、多層構造体を多孔質層３７において分離して、第２の基板１上に移設されたエピタキシャル成長層３８の分離面に多孔質体が残留する場合にはそれをエッチングや水素アニールなどで除去する。
【０１５１】
分離方法には、
基板間にくさびを挿入する方法
ウエハを相互に引張る方法
せん断力を加える方法
ウォータージェットやガスジェットや静圧流体などによる流体くさび効果を用いる方法
超音波を印可する方法
昇温冷却の熱応力による方法
がある。
こうして図８の（ｃ）に示す構造体が得られる。
【０１５２】
その後、第２の基板１上に残留する多孔質Ｓｉ層３７を弗酸と過酸化水素水と水の混合液で選択エッチングする。非多孔質の単結晶Ｓｉからなる半導体層３８はエッチングされずに残り、この層３８をエッチ・ストップの材料として、多孔質Ｓｉは選択エッチングされ、完全に除去される。こうして図８の（ｄ）に示す構造体が得られる。
【０１５３】
非多孔質Ｓｉ単結晶の該エッチング液に対するエッチング速度は、極めて低く、多孔質層のエッチング速度との選択比は十の五乗以上にも達し、非多孔質層におけるエッチング量（数十オングストローム程度）は実用上無視できる膜厚減少である。
【０１５４】
すなわち、絶縁層３９上に０．２μｍの厚みを持った単結晶Ｓｉからなる半導体層３８が形成できた。多孔質Ｓｉの選択エッチングによっても単結晶Ｓｉ層には何ら変化はなかった。形成された半導体層３８の膜厚を面内全面について１００点を測定すると、膜厚の均一性は２０１ｎｍ±４ｎｍ程度になる。
【０１５５】
透過電子顕微鏡による断面観察の結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認できる。
【０１５６】
さらに水素中で１１００℃で熱処理を行うと、表面が平滑になる。
【０１５７】
酸化膜は、エピタキシャル層表面でなく、第２の基板表面に形成しても、あるいは、その両者に形成しても同様の結果が得られる。
【０１５８】
図８の（ｅ）に示すように、マスクＭＫを付与して、半導体層３８の表面領域を覆い、その後、周辺部の形状を整えるために、外周端から１ｍｍ〜３ｍｍの幅の周辺領域の半導体層３８および絶縁層３９をパターニングして除去する。この周辺パターニングは無くてもよい。
【０１５９】
その周辺領域のノッチあるいはオリフラ付近にレーザーマーク装置にて所定数の桁の英数字を印字する。上述したとおり、記号やバーコードであってもよい。
【０１６０】
文字はＳＥＭＩ規格に準ずるものとしなくてもよく、文字の大きさは、一般的なレーザーマーク装置の場合、およそ０．８ｍｍ刻みで調整できるので、小さくてもよいし、読み取りやすいように大きくも出来る。
【０１６１】
又、先に行った表面平滑化のための水素雰囲気中での熱処理（水素アニール）は、このレーザーマークをした後に行っても良い。
【０１６２】
その後、マスクＭＫを剥がして、ＳＯＩ基板の洗浄、検査を行って梱包出荷する。
【０１６３】
また、第１の基板の基板部分３６側に残った多孔質Ｓｉもその後、弗酸と過酸化水素水と水の混合液で撹はんしながら選択エッチングする。その後、水素アニール、あるいは表面研磨等の表面処理を施して再び第１の基板３０としてあるいは第２の基板１として使用することができる。
【０１６４】
（実施形態１６）
再び図１３を参照して分離層としてのイオン注入層を利用した貼り合わせ半導体基板の作製方法について説明する。
【０１６５】
単結晶Ｓｉウエハなどの第１の基板３０上に熱酸化により２００ｎｍのＳｉＯ２からなる絶縁層３９を形成する。
【０１６６】
表面の絶縁層３９を通して水素の正イオンを５０ｋｅＶで５×１０１６ｃｍ−２イオン注入する。水素イオンに代えてヘリウムなどの不活性ガスのイオンであってもよい。こうして図１３の（ａ）に示すような構造体が得られる。
【０１６７】
該絶縁層表面と別に用意した単結晶Ｓｉウエハなどの第２の基板１の表面とを重ね合わせ、接触させる。こうして、図１３の（ｂ）に示すような構造体が得られる。
【０１６８】
その後、６００℃でアニールしたところ、イオン注入の投影飛程付近（イオン注入層４０）で２枚に分離される。熱処理により分離される際のイオン注入層４０は多孔質状になっているため、分離した表面は荒れている。第２の基板１側の表面は、少なくとも研磨、水素アニールのいずれかにより平滑化できる。こうして図１３の（ｃ）或いは（ｄ）のような構造体が得られる。
【０１６９】
更に必要に応じて、平滑化の前又は後に、貼り合わせ強度を高めるための熱処理（ボンディングアニール）を施すことも好ましいものである。
【０１７０】
すなわち、絶縁層３９上に０．２μｍの厚みを持った非多孔質の単結晶Ｓｉからなる半導体層３８が形成できる。形成された半導体層３８の膜厚を面内全面について１００点を測定すると、膜厚の均一性は２０１ｎｍ±６ｎｍ程度となる。
【０１７１】
さらに水素中で１１００℃で熱処理を１時間施し、表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍとなり、通常市販されている単結晶Ｓｉのミラーウエハと同等になる。
【０１７２】
透過電子顕微鏡による断面観察の結果、半導体層３８には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認できる。
【０１７３】
その後、周辺部の形状を整えるために、図１３の（ｅ）に示すように、外周端から幅３ｍｍの周辺領域の半導体層３８および絶縁層３９を露出するマスクＭＫを付与して、露出した部分をパターニングして除去する。
【０１７４】
その外周の３ｍｍの領域のノッチあるいはオリフラ付近にレーザーマーク装置にて１２桁の英数字を印字する。上述したとおり、記号やバーコードであってもよい。その際にＳＯＩウエハ上のパーティクルの増加はない。
【０１７５】
その時のレーザーパワーは、２２０ｍＷ程度にする。もちろん、マークの深さや形状に応じて、パワーは調整すべきである。
【０１７６】
英数字の大きさは、上述したＳＥＭＩ規格とする。文字の大きさは、一般的なレーザーマーク装置の場合、およそ０．８ｍｍ刻みで調整できるので、小さくてもよいし、読み取りやすいように大きくも出来る。
【０１７７】
その後、マスクＭＫを除去して、洗浄、検査を行って、図１３の（ｆ）に示したような構造のＳＯＩ基板を梱包出荷する。
【０１７８】
同時に第１の基板の基板部分３６側に残ったイオン注入層もその後、少なくともエッチング、研磨、アニールのいずれかににより平坦化され、イオン注入層も除去された。再び第１の基板３０としてあるいは第２の基板１として投入することができる。
【０１７９】
又、変形例として、本実施形態においては、第１の基板上に前もってＣＶＤ法により単結晶Ｓｉを０．５０μｍエピタキシャル成長しておいてもよい。
【０１８０】
その時の成長条件は、例えば以下の通りである。
ソ−スガス：  ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量：  ０．５／１８０ｌ／ｍｉｎ
ガス圧力：１．１×１０４Ｐａ（約８０Ｔｏｒｒ）
温度：  ９５０℃
成長速度：  ０．３０μｍ／ｍｉｎ
【０１８１】
この場合、再び第１の基板として投入するときには、ウエハ厚減少分をエピタキシャル層で補うことにより、半永久的に再利用可能となる。すなわち、繰り返しの２回目以降はエピタキシャル膜厚は、０．５０μｍでなくウエハ厚減少分となり、イオン注入層はエピタキシャル層の内部に形成される。
【０１８２】
更には、イオン注入を行った後、熱処理で分離することなく、実施形態１６と同様に、分離のための外力を加えて、貼り合わせ基板の端から亀裂を成長させて、分離を行ってもよい。
又、平滑化工程をマーキングの後に行っても良い。
【０１８３】
（実施形態１７）
再び図１４の（ａ），（ｂ），（ｃ），（ｅ）を参照して、非貼り合わせ法による半導体基板の作製方法について説明する。
【０１８４】
図１４の（ａ）、（ｂ）に示すように、第１の単結晶ＣＺ−Ｓｉウエハからなる基板１を用意し、その上に熱酸化により５０ｎｍのＳｉＯ２からなる酸化膜４１を形成する。この酸化膜は、イオン注入時の表面荒れを防止することが目的であり、なくても良い。
【０１８５】
表面の酸化膜４１を通してＯ＋を１８０ｋｅＶで４×１０１７ｃｍ−２イオン注入する。注入時の温度は、５５０℃とした。これによって、エピタキシャル層と元の基板界面付近に濃度ピークを持つ酸素イオン注入層が形成される。酸素イオンに追加して、或いは酸素イオンに代えて窒素イオンを注入してもよい。
【０１８６】
この後、基板をＯ２（１０％）／Ａｒ雰囲気中で１３５０℃で４時間の熱処理を行なう。
【０１８７】
この後、更にＯ２（７０％）／Ａｒ雰囲気中で１３５０℃で４時間の熱処理を行って、図１４の（ｃ）に示したようなＳＯＩ層３００ｎｍ／埋め込み酸化膜９０ｎｍのＳＯＩ基板が出来上がる。
【０１８８】
図１４（ｄ）に示すようにマスクＭＫを半導体層３の表面領域に付与して、
基板のノッチを上にしてウエハ中心を（０、０）とした時に、
Ｘ：−９．２５〜＋９．２５ｍｍ
Ｙ：＋９３．７〜＋９６．５ｍｍ
の高さ２．８ｍｍ長さ１８．５ｍｍのマスクから露出した区域内の半導体層３と絶縁層２をパターニング・エッチング除去し、下地の支持基板を表出させる。
【０１８９】
そのマスクで半導体層３の表面領域を覆ったまま、その印字領域に、１０桁のＩＤコードをレーザーマーク装置にて印字する。
【０１９０】
その時のレーザーパワーは、２２０ｍＷ、英数字の大きさは、上記ＳＥＭＩ規格とする。文字の大きさは、およそ０．８ｍｍ刻みで調整できるので、小さくてもよいし、読み取りやすいように大きくも出来る。またその場合に、パターニングしてＳＯＩ構造を除去した領域の大きさを変えても良い。特に文字を小さくした時は、無駄にパターニングで除去した領域が増加するので、領域を小さくしてチップの取れ数を増やす。
特定用途であれば、ＳＥＭＩ規格でなくても構わない。
【０１９１】
そして、マスクＭＫを除去した後、表面酸化膜４１を除去すると、ＳＯＩ層２００ｎｍ／埋め込み酸化膜１２０ｎｍのＳＯＩウエハが出来上がる。その後更に水素アニールしてもよい。（図１４の（ｅ））
その後、洗浄、検査を行って梱包出荷する。
【０１９２】
以上各実施形態を例に挙げて説明した本発明に用いられるマーキング方法としては、前述したとおり、Ｎｄ：ＹＡＧレーザーやＣＯ２レーザーなどのレーザー、或いはダイヤモンドペンなどを用いたマーキングが挙げられる。また、マーク形成後に、適当なタイミングで、マークの凸部を研磨などにより除去してもよい。
【０１９３】
各実施形態において使用するマスクはＳＯＩ層表面のパーティクル防止に非常に効果があるが、マスクを用いずにマーキングを行い、その後にパーティクル除去工程を行うこともできる。パーティクル除去工程としては、ウエット洗浄、ブラシ洗浄、スクラブ洗浄、超音波洗浄、研磨、エッチングなどである。
【０１９４】
貼り合せ法の場合には、貼り合せ前に、貼り合せ面をプラズマ処理して、純水リンスしてから貼り合せたり、或いは、貼り合せ後に、酸素又は窒素のいずれか少なくとも一方を含む雰囲気中で４００℃〜１１００℃のボンディングアニールを施すことも好ましいものである。
水素雰囲気での熱処理は、８００℃〜１１５０℃或いはそれ以上で行っても良い。
【実施例】
【０１９５】
（実施例１）
図３、４に示すように市販の８インチＳＯＩウエハにノッチを上にしてウエハ中心１００を（０、０）とした時に、
Ｘ：−９．２５〜＋９．２５ｍｍ
Ｙ：＋９３．７〜＋９６．５ｍｍ
の位置の、幅Ｌ２が２．８ｍｍ、長さＬ１が１８．５ｍｍの半導体層３及び絶縁層２の部分（エッヂエクスクルージョン以外の部分）をエッチング除去し、下地の支持基板を表出させた。
【０１９６】
その表出領域１４に、１０桁のＩＤコードをＮＥＣ製のレーザマーカＳＬ４７３Ｆを用いて印字した。
【０１９７】
その時のレーザーパワーは、２２０ｍＷであった。
【０１９８】
英数字の大きさは、
高さ：１．６２４±０．０２５ｍｍ
幅：０．８１２±０．０２５ｍｍ
線の太さ：０．２００＋０．０５０ｍｍ〜０．２００−０．１５０ｍｍ
文字間隔：１．４２０±０．０２５ｍｍ
のＳＥＭＩ規格とした。
【０１９９】
文字の大きさは、およそ０．８ｍｍ刻みで調整できるので、小さくてもよいし、読み取りやすいように大きくも出来る。またその場合に、パターニングしてＳＯＩ層及び絶縁層を除去した領域の大きさを変えても良い。特に文字を小さくした時は、無駄にパターニングで除去した領域が増加するので、印字領域を小さくしてチップの取れ数を増やすことができる。
【０２００】
（実施例２）
図１、２に示すように、市販の貼り合わせＳＯＩウエハの下地の支持基板が表出している周辺領域１３に、１２桁のＩＤコードをレーザーマーク装置にて印字した。その際１２桁の文字は直線状に並んで印字した。
レーザーパワーは、２２０ｍＷとした。
【０２０１】
英数字の大きさは、
高さ：１．６２４±０．０２５ｍｍ
幅：０．８１２±０．０２５ｍｍ
線の太さ：０．２００＋０．０５０ｍｍ〜０．２００−０．１５０ｍｍ
文字間隔：１．４２０±０．０２５ｍｍ
のＳＥＭＩ規格とした。
【０２０２】
文字の大きさは、およそ０．８ｍｍ刻みで調整できるので、小さくてもよいし、読み取りやすいように大きくも出来る。これも周辺除去領域の幅が狭くなってくると小さい文字の方が好ましい。
【０２０３】
（実施例３）
市販のＳＯＩウエハの下地の支持基板が酸化膜のみで覆われている周辺領域に、１２桁のＩＤコードをレーザーマーク装置にて印字した。
【０２０４】
その時のレーザーパワーは、３００ｍＷとした。レーザーにより形成された凹部は、酸化膜を貫通して支持基板まで届いていた。
【０２０５】
英数字の大きさは、
高さ：１．６２４±０．０２５ｍｍ
幅：０．８１２±０．０２５ｍｍ
線の太さ：０．２００＋０．０５０ｍｍ〜０．２００−０．１５０ｍｍ
文字間隔：１．４２０±０．０２５ｍｍ
のＳＥＭＩ規格とした。
【０２０６】
文字の大きさは、およそ０．８ｍｍ刻みで調整できるので、小さくてもよいし、読み取りやすいように大きくも出来る。これも周辺除去が狭くなってくると小さい文字の方が好ましい。
特定用途であれば、ＳＥＭＩ規格でなくても構わない。
【０２０７】
（実施例４）
比抵抗０．０１Ω・ｃｍのＰ型の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化成を行った。
【０２０８】
陽極化成条件は以下のとおりであった。
電流密度：７（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：１１（分）
多孔質Ｓｉ層の厚み：１２（μｍ）
多孔質Ｓｉ層の厚さは、これに限らず、数百μｍから０．１μｍ程度までの中から選択して使用できる。
【０２０９】
この基板を酸素雰囲気中４００℃で１時間酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸化膜で覆われた。この多孔質Ｓｉ層の表面をフッ酸で処理し、孔の内壁の酸化膜を残して、多孔質Ｓｉ層の表面の酸化膜のみ除去した後、多孔質Ｓｉ上にＣＶＤ法により単結晶Ｓｉを０．３μｍエピタキシャル成長した。成長条件は以下の通りである。
ソースガス：ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量：０．５／１８０ｌ／ｍｉｎ
ガス圧力：１．１×１０４Ｐａ（約８０Ｔｏｒｒ）
温度：９５０℃
成長速度：０．３μｍ／ｍｉｎ
ソースガス導入によるエピタキシャル成長に先立って、エピタキシャル装置内でＨ２雰囲気により熱処理（プリベーク）した。
【０２１０】
さらに、絶縁層として、このエピタキシャルＳｉ層表面に熱酸化により２００ｎｍの酸化膜（ＳｉＯ２層）を形成した。
【０２１１】
該ＳｉＯ２層表面と別に用意した第２のＳｉ基板の表面とを重ね合わせ、接触させた後、酸素含有雰囲気中で１１００℃の温度で２時間の熱処理をし、貼り合わせをおこなった。
【０２１２】
上記のようにして形成された貼合せ基板の第１の基板側の大部分を、研削し、その後、残りの部分を反応性イオンエッチングにより除去し、多孔質Ｓｉ層を表出させた。
【０２１３】
その後、第２の基板上に移設された多孔質Ｓｉ層をＨＦ濃度４９ｗｔ％の弗酸とＨ２Ｏ２濃度３０ｗｔ％の過酸化水素水と水の混合液で撹はんしながらエッチングした。単結晶Ｓｉはエッチングされずに残った。多孔質Ｓｉは選択エッチングされ、完全に除去された。
【０２１４】
こうして、Ｓｉ酸化膜上に０．２μｍの厚みを持った単結晶Ｓｉ層が形成できた。多孔質Ｓｉの選択エッチングによっても単結晶Ｓｉ層には何ら変化はなかった。形成された単結晶Ｓｉ層の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±４ｎｍであった。
【０２１５】
透過電子顕微鏡による断面観察の結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【０２１６】
さらに水素中で１１００℃で水素アニールを１時間行い、表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍで通常市販されているＳｉウエハと同等であった。
【０２１７】
その後、周辺部の形状を整えるために、外周端から幅３ｍｍの周辺領域にあるＳｉ層およびＳｉＯ２層をパターニングして除去した。
【０２１８】
その幅３ｍｍの周辺領域のノッチ付近にレーザーマーク装置にて１２桁の英数字を印字した。その際にＳＯＩウエハ上のパーティクルの増加はなかった。
【０２１９】
（実施例５）
比抵抗０．０１Ω・ｃｍのＰ型の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化成を行った。
【０２２０】
陽極化成条件は以下のとおりであった。
第１段階
電流密度：７（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：５（分）
表面側の第１の多孔質Ｓｉ層の厚み：５．５（μｍ）
第２段階
電流密度：３０（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：１０（秒）
第１の多孔質Ｓｉ層より下方の第２の多孔質Ｓｉ層の厚み：０．２（μｍ）
【０２２１】
この基板を酸素雰囲気中４００℃で１時間酸化した。この酸化により第１及び第２多孔質Ｓｉ層の孔の内壁は熱酸化膜で覆われた。この多孔質Ｓｉ層の表面をフッ酸で処理し、孔の内壁の酸化膜を残して、多孔質Ｓｉ層の表面の酸化膜のみ除去した後、多孔質Ｓｉ上にＣＶＤ法により単結晶Ｓｉを０．３μｍエピタキシャル成長した。成長条件は以下の通りである。
ソースガス：ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量：０．５／１８０ｌ／ｍｉｎ
ガス圧力：１．１×１０４Ｐａ（約８０Ｔｏｒｒ）
温度：９５０℃
成長速度：０．３μｍ／ｍｉｎ
エピタキシャル成長に先立ってエピタキシャル装置内でＨ２雰囲気により熱処理された。実際にこの処理により、エピ層の結晶欠陥は、１０４ｃｍ−２以下に低減できた。
【０２２２】
さらに、絶縁層として、このエピタキシャルＳｉ層表面に熱酸化により２００ｎｍの酸化膜（ＳｉＯ２層）を形成した。
【０２２３】
該ＳｉＯ２層表面と別に用意した第２のＳｉ基板の表面とを重ね合わせ、接触させた後、１１００℃の温度で２時間の熱処理をし、貼り合わせをおこなった。
【０２２４】
上記のようにして形成された貼合せ基板を、第１及び第２の多孔質Ｓｉ層の界面に沿って、第２の多孔質層Ｓｉ層内で分離した。分離方法としては、固体くさびを挿入する方法とウォータージェットによる水クサビ挿入する方法を用いた。
【０２２５】
その後、第２の基板上に移設された多孔質Ｓｉ層をＨＦ濃度４９ｗｔ％の弗酸とＨ２Ｏ２濃度３０ｗｔ％の過酸化水素水と水の混合液で撹はんしながら選択エッチングした。
【０２２６】
こうして、Ｓｉ酸化膜上に０．２μｍの厚みを持った単結晶Ｓｉ層が形成できた。多孔質Ｓｉの選択エッチングによっても単結晶Ｓｉ層には何ら変化はなかった。形成された単結晶Ｓｉ層の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±４ｎｍであった。
【０２２７】
透過電子顕微鏡による断面観察の結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【０２２８】
さらに水素中で１１００℃で熱処理を１時間行い、表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍで通常市販されているＳｉウエハと同等であった。
【０２２９】
その後、周辺部の形状を整えるために、外周端から幅２．５ｍｍの周辺領域のＳｉ層およびＳｉＯ２層をパターニングして除去した。
【０２３０】
その周辺領域のノッチ付近にレーザーマーク装置にて１２桁の英数字を印字した。その際にＳＯＩウエハ上のパーティクルの増加はなかった。
その時のレーザーパワーは、２２０ｍＷであった。
【０２３１】
英数字の大きさは、
高さ：１．６２４±０．０２５ｍｍ
幅：０．８１２±０．０２５ｍｍ
線の太さ：０．２００＋０．０５０ｍｍ〜０．２００−０．１５０ｍｍ
文字間隔：１．４２０±０．０２５ｍｍ
のＳＥＭＩ規格とした。
【０２３２】
また、第１の基板側に残った多孔質Ｓｉもその後、上記弗酸と過酸化水素水と水の混合液で撹はんしながら選択エッチングする。その後、水素アニールを施して再び第１の基板としてあるいは第２の基板として使用できる状態に戻した。
【０２３３】
（実施例６）
比抵抗０．０１Ω・ｃｍのＰ型の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化成を行った。
【０２３４】
陽極化成条件は以下のとおりであった。
第１段階
電流密度：７（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：５（分）
表面側の第１の多孔質Ｓｉ層の厚み：５．５（μｍ）
第２段階
電流密度：３０（ｍＡ・ｃｍ−２）
陽極化成溶液：フッ酸：水：エタノール＝１：１：１
時間：１０（秒）
第１の多孔質Ｓｉ層より下方の第２の多孔質Ｓｉ層の厚み：０．２（μｍ）
【０２３５】
この基板を酸素雰囲気中４００℃で１時間酸化した。この酸化により第１及び第２多孔質Ｓｉ層の孔の内壁は熱酸化膜で覆われた。この多孔質Ｓｉ層の表面をフッ酸で処理し、孔の内壁の酸化膜を残して、多孔質Ｓｉ層の表面の酸化膜のみ除去した後、多孔質Ｓｉ上にＣＶＤ法により単結晶Ｓｉを０．３μｍエピタキシャル成長した。成長条件は以下の通りである。
ソースガス：ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量：０．５／１８０ｌ／ｍｉｎ
ガス圧力：１．１×１０４Ｐａ（約８０Ｔｏｒｒ）
温度：９５０℃
成長速度：０．３μｍ／ｍｉｎ
エピタキシャル成長に先立ってエピタキシャル装置内でＨ２雰囲気により熱処理された。実際にこの処理により、エピ層の結晶欠陥は、１０４ｃｍ−２以下に低減できた。
【０２３６】
さらに、絶縁層として、このエピタキシャルＳｉ層表面に熱酸化により２００ｎｍの酸化膜（ＳｉＯ２層）を形成した。
【０２３７】
もう一つのＳｉ基板を用意して、ノッチ付近の基板の周辺領域のコンタクトエッヂより外方になるであろう部分、即ちベベリング加工により、若干傾斜したＳｉ基板の周辺部表面に、レーザーマーク装置にて１２桁の英数字を印字した。
その時のレーザーパワーは、２２０ｍＷであった。
【０２３８】
英数字の大きさは、
高さ：１．６２４±０．０２５ｍｍ
幅：０．８１２±０．０２５ｍｍ
線の太さ：０．２００＋０．０５０ｍｍ〜０．２００−０．１５０ｍｍ
文字間隔：１．４２０±０．０２５ｍｍ
のＳＥＭＩ規格としたその後、洗浄を施した。
【０２３９】
第１のＳｉ基板上の該ＳｉＯ２層表面と、マーキングした第２のＳｉ基板の表面とを重ね合わせ、接触させた後、１１００℃の温度で２時間の熱処理をし、貼り合わせをおこなった。後に分析したところ、この時、マーキングした部分では貼り合っていなかったことがわかった。
【０２４０】
上記のようにして形成された貼合せ基板を、第１の多孔質層と第２の多孔質層との界面に沿って第２の多孔質Ｓｉ層の内部で分離した。分離方法としては、固体くさびを挿入する方法とウォータージェットによる水クサビ挿入する方法を用いた。
【０２４１】
その後、第２の基板上に移設された第１及び第２の多孔質Ｓｉ層をＨＦ濃度４９ｗｔ％の弗酸とＨ２Ｏ２濃度３０ｗｔ％の過酸化水素水と水の混合液で撹はんしながら選択エッチングした。
【０２４２】
こうして、Ｓｉ酸化膜上に０．２μｍの厚みを持った単結晶Ｓｉ層が形成できた。多孔質Ｓｉの選択エッチングによっても単結晶Ｓｉ層には何ら変化はなかった。形成された単結晶Ｓｉ層の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±４ｎｍであった。
【０２４３】
透過電子顕微鏡による断面観察の結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【０２４４】
さらに水素中で１１００℃で熱処理を１時間行い、表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍで通常市販されているＳｉウエハと同等であった。
【０２４５】
その後、周辺部の形状を整えるために、外周端から幅２．５ｍｍの周辺領域のＳＯＩ層をパターニング除去し、又外周端から幅２．３ｍｍのＳｉＯ２層をパターニングして除去した。
【０２４６】
マーク部分は、最初から貼り合っていないために、分離、エッチングなどの工程経ても殆ど変形していなかった。
【０２４７】
以上詳述したように、各実施例によれば、ＳＯＩ多層構造になっていない領域にレーザーマークするためパーティクルの発生がおさえられる。また、ＳＯＩの層厚の組み合せによってレーザーパワーを調節最適化する必要も無くなり。どんなＳＯＩ構造でも、一様の条件でマーキングすることが出来る。
【０２４８】
パーティクルの発生は、デバイス異歩留りを落とす大きな原因となっている。とくに、最近の０．１ミクロン以下のルールにとっては、少しのパーティクルあるいは小さなパーティクルも許されない状況になってくる。このような状況下で、ＳＯＩ膜厚構成に応じてレーザーパワー等を最適化していくということは、パーティクルの発生を多少抑制できる。しかし、これは、量産の際に歩留りを落とす形で影響を及ぼす。したがって、ＳＯＩ膜厚構成が多少異なっていても一様の条件でマーキングすることができれば、考えうる限り最小限のパーティクル増加に抑えることが出来る。
【図面の簡単な説明】
【０２４９】
【図１】本発明の一実施の形態による半導体基板の一部の上面図。
【図２】本発明の一実施の形態による半導体基板の一部の断面図。
【図３】本発明の一実施の形態による別の半導体基板の一部の上面図。
【図４】本発明の一実施の形態による別の半導体基板の一部の断面図。
【図５】本発明の一実施の形態による半導体基板の一部の上面図。
【図６】本発明の一実施の形態による半導体基板の一部の断面図。
【図７】本発明の一実施の形態による貼り合わせ基板の一部の断面図。
【図８】本発明の一実施の形態による半導体基板の製造工程を説明するための断面図。
【図９】本発明の一実施の形態による半導体基板の製造工程のフローチャートを示す図。
【図１０】本発明の一実施の形態による半導体基板の製造工程のフローチャートを示す図。
【図１１】本発明の一実施の形態による半導体基板の製造工程のフローチャートを示す図。
【図１２】本発明の一実施の形態による半導体基板の製造工程のフローチャートを示す図。
【図１３】本発明の一実施の形態による半導体基板の製造工程を説明するための断面図。
【図１４】本発明の一実施の形態による半導体基板の製造工程を説明するための断面図。
【図１５】本発明の一実施の形態による半導体基板の製造工程のフローチャートを示す図。
【図１６】本発明の一実施の形態による半導体基板の製造工程のフローチャートを示す図。
【図１７】本発明の一実施の形態による半導体基板の製造工程のフローチャートを示す図。
【図１８】レーザーマークの断面形状を示す図。
【図１９】半導体基板の一部の上面図。
【図２０】半導体基板の一部の断面図。
【図２１】ＳＯＩ基板の一部の上面図。
【図２２】ＳＯＩ基板の一部の断面図。
【図２３】レーザーマークの断面形状を示す図。
【符号の説明】
【０２５０】
１  支持基板
２  絶縁層
３  半導体層（ＳＯＩ層）
４  マーク
【図１】
2007036279.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2007036279.tif 000014
【図１３】
2007036279.tif 000015
【図１４】
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【図１５】
2007036279.tif 000017
【図１６】
2007036279.tif 000018
【図１７】
2007036279.tif 000019
【図１８】
2007036279.tif 000020
【図１９】
2007036279.tif 000021
【図２０】
2007036279.tif 000022
【図２１】
2007036279.tif 000023
【図２２】
2007036279.tif 000024
【図２３】
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