(57)【要約】      （修正有）【課題】差動増幅回路の出力電圧との比較を行うための基準となる基準電圧の供給手段の簡素化を図ることのできる、ＤＣオフセットキャンセル方法および回路を提供する。【解決手段】差動増幅回路のＤＣオフセットをキャンセルするために、差動増幅回路の出力を入力側に帰還する帰還電圧を形成するに際して用いられる比較器で、ソース同士が結合されて差動対をなす第１ＦＥＴおよび第２ＦＥＴの各ドレイン側である差動増幅回路１０の第１出力端１１２および第２出力端１２２間の電圧を均等に二分割した中点電圧であるコモン電圧Ｖcomを、上記比較器での、差動増幅回路の出力電圧との比較を行うための基準となる基準電圧として供給する。【選択図】図１
2007243636.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣオフセットキャンセラー回路部を備えた差動増幅回路であって、前記差動増幅回路は、自己のゲートが第１入力端とされドレインが第１出力端とされた第１ＦＥＴと、自己のゲートが第２入力端とされドレインが第２出力端とされた第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に自己のソース−ドレインが接続されて介挿された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続されて介挿された第４ＦＥＴと、前記第１出力端と第２出力端の間に直列に介挿された値の等しい第１抵抗および第２抵抗と、前記第１抵抗および第２抵抗の接続中点であるコモン電圧点のコモン電圧を前記第３ＦＥＴおよび第４ＦＥＴの各ゲートに共通に供給するコモン電圧供給回路と、前記コモン電圧を他の回路に基準電圧として供給するための基準電圧供給回路とを含んで構成され、
前記ＤＣオフセットキャンセラー回路部は、前記コモン電圧を各自己の基準電圧とし前記基準電圧供給回路を通して供給されて動作する第１比較器と第２比較器の各出力電圧を前記差動増幅回路の各対応する前記第１入力端および第２入力端に帰還する帰還回路を備えていることを特徴とする差動増幅回路。
【請求項２】
差動増幅回路の構成要素であるＦＥＴであってソース同士が結合されて差動対をなす第１ＦＥＴおよび第２ＦＥＴの各ドレイン側である第１出力端および第２出力端間の電圧を均等に分割する如く分圧し、該分圧による出力であるコモン電圧を共通の基準電圧として前記第１出力端および第２出力端の各出力と夫々比較して得た比較結果の第１帰還電圧および第２帰還電圧を、前記第１出力端および第２出力端に帰還することによってＤＣオフセットをキャンセルすることを特徴とする差動増幅回路のＤＣオフセットキャンセル方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超短距離無線通信機の回路として適合する差動増幅回路およびこの差動増幅回路のＤＣオフセットキャンセル方法に関し、特に、差動増幅回路の出力を入力側に帰還する帰還電圧を形成するに際して用いられる比較器で、差動増幅回路の出力電圧との比較の基準となる基準電圧の供給の簡素化に関する。
【背景技術】
【０００２】
一般に、電圧比較回路において安定で正確な基準電圧の確保は極めて重要である。例えば、ＡＤ変換器における各比較回路に適用される比較回路においてもこの課題は顕著であり、相応の精度が確保されつつ要求仕様が緩和され得るような技術に関する提案もなされている（例えば特許文献１および特許文献２参照）。
また一方、携帯電話等の電池で動作する無線通信用の高周波ＩＣ内に用いる差動増幅回路の低電源電圧動作を実現し、低消費電力化を図った差動増幅回路を提供しようといった提案もなされている(例えば特許文献３参照)。
【０００３】
更に、小型化が可能であるにもかかわらず、平衡度の高い平衡信号を出力する差動増幅器を提供しようといった提案もなされている（例えば特許文献４参照）。
更にまた、第１及び第２の入力端子の初期電圧が入力ダイナミックレンジの範囲外であっても確実に増幅動作を開始することができる全差動増幅器を提供するための提案もなされている（例えば特許文献５参照）。
【特許文献１】特開２００３−０７８４１５号公報（段落００２０〜段落００２５、図１）
【特許文献２】特開２００４−０１５３４７号公報（段落００１０〜段落００１４、図４）
【特許文献３】特開２００５−３４１１４９号公報（段落００１３〜段落００１４、図１）
【特許文献４】特開２００５−２８６９９３号公報（段落０００５〜段落０００６、図２）
【特許文献５】特開２０００−３２３９４０号公報（段落００１７〜段落００１８、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図３は、従来のＤＣオフセットキャンセラー回路部を備えた差動増幅回路を表す図である。図３において、差動増幅回路１０の第１入力端１１１（この第１入力端１０１への入力信号をＶin-pと表記）には第２出力端１２２からの出力信号Ｖout-nがバッファアンプ
でもある第２比較器１０３および第２ＬＰＦ（ローパスフィルタ）１０７を通して帰還されるように接続されている。
【０００５】
同様に、差動増幅回路１０の第２入力端１２１（この第２入力端１２１への入力信号をＶin-nと表記）には第１出力端１１２からの出力信号Ｖout-pがバッファアンプでもある
第１比較器１０２および第１ＬＰＦ（ローパスフィルタ）１０６を通して帰還されるように接続されている。
第１比較器１０２および第２比較器１０３には比較の基準とする基準電圧Vrefが基準電圧発生回路２０１から供給されるように構成され、基準電圧発生回路２０１と、上述の各帰還系統を含んでＤＣオフセットキャンセラー回路部が構成されている。
【０００６】
従って、図３の構成では、比較の基準とする基準電圧Vrefを発生するための基準電圧発生回路２０１を別途に備えることが必須であり、構成が複雑となって、小型化が阻害され、且つ、製造コストの面からも不利であった。
他方、上述した各特許文献所載の技術では、差動増幅回路のＤＣオフセットをキャンセルするために、差動増幅回路の出力を入力側に帰還する帰還電圧を形成するに際して用いられる比較器で、差動増幅回路の出力電圧との比較を行うための基準となる基準電圧の供給手段の簡素化を図るといった視点からの技術課題の認識はなく、従ってこの課題に応え得るような提案はなされていない。
【０００７】
本発明は叙上のような状況に鑑みてなされたものであり、差動増幅回路のＤＣオフセットをキャンセルするために、差動増幅回路の出力を入力側に帰還する帰還電圧を形成するに際して用いられる比較器で、差動増幅回路の出力電圧との比較を行うための基準となる基準電圧の供給手段の簡素化を図ることのできる差動増幅回路および差動増幅回路のＤＣオフセットキャンセル方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
（１）ＤＣオフセットキャンセラー回路部を備えた差動増幅回路であって、前記差動増幅回路は、自己のゲートが前記差動増幅回路の第１入力端とされドレインが第１出力端とされた第１ＦＥＴと、自己のゲートが前記差動増幅回路の第２入力端とされドレインが第２出力端とされた第２ＦＥＴと、前記第１ＦＥＴのソースと前記第２ＦＥＴのソースとを共通にして一端に接続し他端を第１電圧点に接続した電流源と、前記第１ＦＥＴのドレインと前記第１電圧点とは異なる所定の電圧値をとる第２電圧点との間に自己のソース−ドレインが接続されて介挿された第３ＦＥＴと、前記第２ＦＥＴのドレインと前記第２電圧点との間に自己のソース−ドレインが接続されて介挿された第４ＦＥＴと、前記第１出力端と第２出力端の間に直列に介挿された値の等しい第１抵抗および第２抵抗と、前記第１抵抗および第２抵抗の接続中点であるコモン電圧点のコモン電圧を前記第３ＦＥＴおよび第４ＦＥＴの各ゲートに共通に供給するコモン電圧供給回路と、前記コモン電圧を他の回路に基準電圧として供給するための基準電圧供給回路とを含んで構成され、
前記ＤＣオフセットキャンセラー回路部は、前記コモン電圧を各自己の基準電圧とし前記基準電圧供給回路を通して供給されて動作する第１比較器と第２比較器の各出力電圧を前記差動増幅回路の各対応する前記第１入力端および第２入力端に帰還する帰還回路を備えていることを特徴とする差動増幅回路。
【０００９】
上記（１）の差動増幅・比較回路では、第１ＦＥＴと第２ＦＥＴとの各ソース側である本差動増幅回路の第１出力端と第２出力端の間の電圧を均等に二分割した中点電圧であるコモン電圧を第３ＦＥＴと第４ＦＥＴとの各ゲートに共通に供給すると共に、ＤＣオフセットキャンセラー回路部の第１比較器と第２比較器で、このコモン電圧を共通の基準電圧として第１出力端の電圧および第２出力端の電圧と各比較して帰還電圧を形成し、第１入力端および第２入力端に帰還する。別個の基準電圧の発生のための回路を設けることなく、簡素な構成で安定した動作が可能になる。
【００１０】
（２）差動増幅回路の構成要素であるＦＥＴであってソース同士が結合されて差動対をなす第１ＦＥＴおよび第２ＦＥＴの各ドレイン側である第１出力端および第２出力端間の電圧を均等に分割する如く分圧し、該分圧による出力であるコモン電圧を共通の基準電圧として前記第１出力端および第２出力端の各出力と夫々比較して得た比較結果の第１帰還電圧および第２帰還電圧を、前記第１出力端および第２出力端に帰還することによってＤＣオフセットをキャンセルすることを特徴とする差動増幅回路のＤＣオフセットキャンセル方法。
【００１１】
上記（２）の差動増幅回路のＤＣオフセットキャンセル方法では、差動増幅回路の構成要素であるＦＥＴであってソース同士が結合されて差動対をなす第１ＦＥＴおよび第２ＦＥＴの各ドレイン側である第１出力端および第２出力端間の電圧を均等に二分割し、該分圧による出力であるコモン電圧を共通の基準電圧として前記第１出力端および第２出力端の各出力と夫々比較して得た比較結果の第１帰還電圧および第２帰還電圧を、前記第１出力端および第２出力端に帰還することによってＤＣオフセットをキャンセルすることにより、簡素な構成で安定した差動増幅回路の動作が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照して説明する。尚、以下に参照する図においては、便宜上、説明の主題となる要部は適宜誇張し、要部以外については適宜簡略化し乃至省略されている。
図１は、本発明の実施の形態としてのＤＣオフセットキャンセラー回路部を備えた差動増幅回路を表す図である。図１において既述の図３との対応部には同一の参照符号を附してある。
【００１３】
図１の、ＤＣオフセットキャンセラー回路部を備えた差動増幅回路１０は、差動増幅回路１０の第１入力端１１１（この第１入力端１０１への入力信号をＶin-pと表記）には第２出力端１２２からの出力信号Ｖout-nがバッファアンプでもある第２比較器１０３およ
び第２ＬＰＦ（ローパスフィルタ）１０７を通して帰還されるように接続されている。
同様に、差動増幅回路１０の第２入力端１２１（この第２入力端１２１への入力信号をＶin-nと表記）には第１出力端１１２からの出力信号をＶout-pがバッファアンプでもあ
る第１比較器１０２および第１ＬＰＦ（ローパスフィルタ）１０６を通して帰還されるように接続されている。
【００１４】
第１比較器１０２および第２比較器１０３には比較の基準とする基準電圧Vrefとして差動増幅回路１０の第１出力端１１２と第２出力端１２２の間に直列に介挿された値の等しい第１抵抗Ｒ１および第２抵抗Ｒ２の接続中点であるコモン電圧点１７０のコモン電圧Ｖcomが供給されるように構成され、基準電圧発生回路２０１と、上述の各帰還系統を含ん
でＤＣオフセットキャンセラー回路部が構成されている。
【００１５】
従って、本実施の形態では、別個の基準電圧の発生のための回路を設けることなく、簡素な構成で安定した動作が可能になる。
図２は、図１中の差動増幅回路１０（本体部分）を表す回路図である。図２において、既述の図１との対応部には同一の参照符号を附してある。差動増幅回路１０は、ゲートがこの増幅回路１０の第１入力端１１１（この第１入力端１０１への入力信号をＶin-pと表記）とされ、ドレインが第１出力端１１２（この第１出力端１１２からの出力信号をＶout-pと表記）とされた第１ＦＥＴ１１０と、ゲートが第２入力端１２１（この第２入力端
１２１への入力信号をＶin-nと表記）に接続されドレインが第２出力端１２２（この第２出力端１２２からの出力信号をＶout-nと表記）に接続された第２ＦＥＴ１２０を有する
。
【００１６】
更に、第１ＦＥＴ１１０のソースと第２ＦＥＴ１２０のソースとを共通にして一端１３１に接続し他端１３２を第１電圧点１３３（本例では接地電位点）に接続した電流源１３０と、第１ＦＥＴ１１０のドレインと第１電圧点１３３とは異なる所定の電圧値（本例では電源電圧Ｖdd）をとる第２電圧点１４０との間に自己のソース−ドレインが接続されて介挿された第３ＦＥＴ１５０と、第２ＦＥＴ１２０のドレインと第２電圧点１４０との間に自己のソース−ドレインが接続されて介挿された第４ＦＥＴ１６０が設けられている。
【００１７】
更にまた、第１出力端１１２と第２出力端１２２の間に直列に介挿された値の等しい第
１抵抗Ｒ１および第２抵抗Ｒ２と、第１抵抗Ｒ１および第２抵抗Ｒ２の接続中点であるコモン電圧点１７０のコモン電圧Ｖcomを第３ＦＥＴ１５０および第４ＦＥＴ１６０の各ゲ
ートに共通に供給する配線であるコモン電圧供給回路１７１、および、コモン電圧点１７０のコモン電圧Ｖcomを他の回路に基準電圧として供給するための基準電圧供給回路１７
２が設けられ、以上の各部を含んで差動増幅回路１０が構成されている。
【００１８】
本発明の差動増幅回路１０では、上述のように、第１ＦＥＴ１１０と第２ＦＥＴ１２０との各ソース側である差動増幅回路１０の第１出力端１１２と第２出力端１２２の間の電圧を均等に二分割した中点電圧であるコモン電圧Ｖcomを第３ＦＥＴ１５０と第４ＦＥＴ
１６０との各ゲートに共通に供給すると共に、このコモン電圧Ｖcomを図１を参照して説
明したとおり、各バッファアンプでもある第１比較器１０２および第２比較器１０３の基準電圧Vrefとして夫々供給することにより、別個の基準電圧の発生のための回路を設けることなく、簡素な構成で安定した動作が可能になる。
【００１９】
コモン電圧ＶcomはＶcom＝（Ｖin-p＋Ｖout-n）／２となり、Ｖin-p＝−Ｖout-nなる関係にあることから、直流電圧となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態としてのＤＣオフセットキャンセラー回路部を備えた差動増幅回路を表す図である。
【図２】図１中の差動増幅回路（本体部分）を表す回路図である。
【図３】従来のＤＣオフセットキャンセラー回路部を備えた差動増幅回路を表す図である。
【符号の説明】
【００２１】
１０…差動増幅回路    １０２…第１比較器  １０３…第２比較器  １０６…第１ＬＰＦ（ローパスフィルタ）  １０７…第２ＬＰＦ（ローパスフィルタ）  １１０…第１ＦＥＴ  １１１…第１入力端  １１２…第１出力端  １２０…第２ＦＥＴ  １２１…第２入力端  １３０…電流源  １３１…一端  １３２…他端  １３３…第１電圧点  １４０…第２電圧点  １５０…第３ＦＥＴ  １６０…第４ＦＥＴ  １７０…接続中点（コモン電圧点）
１７１…コモン電圧供給回路  １７２…基準電圧供給回路    Ｒ１…第１抵抗  Ｒ２…第２抵抗
【図１】
2007243636.tif 000003
【図２】
2007243636.tif 000004
【図３】
2007243636.tif 000005