(57)【要約】【課題】高性能化したトレンチゲート型トランジスタを有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１３に、ＳＴＩ領域によって囲まれた活性領域１１と、活性領域１１を横切るように一方向に形成されたゲートトレンチ１２と、ゲートトレンチ１２の側面１２ｓ上に形成されたゲート絶縁膜と、ゲートトレンチ１２の底部に形成されたゲート絶縁膜１２よりも厚い絶縁膜と、少なくとも一部がゲートトレンチ１２内に形成されたゲート電極とを有し、活性領域１１内に存在する半導体基板１３のうち、ゲートトレンチ１２の延在方向に対して両側に位置する部分がソース領域１４及びドレイン領域１５として機能し、活性領域１１の側面１１ｓ（ＳＴＩ領域の側面）とゲートトレンチの側面１２ｓとの間に位置する部分１３ｃがチャネル領域として機能する。【選択図】図２
2007158269.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたＳＴＩ（Shallow Trench Isolation）領域と、
前記ＳＴＩ領域に囲まれた活性領域と、
前記活性領域を横切るように一方向に形成されたゲートトレンチと、
前記ゲートトレンチの側面に形成されたゲート絶縁膜と、
前記ゲートトレンチの底部に形成された前記ゲート絶縁膜よりも厚い絶縁膜と、
少なくとも一部が前記ゲートトレンチ内に形成されたゲート電極とを有し、
前記活性領域内に存在する前記半導体基板のうち、前記ゲートトレンチの延在方向に対して両側に位置する部分がソース領域及びドレイン領域として機能し、前記ＳＴＩ領域の側面と前記ゲートトレンチの側面との間に位置する部分がチャネル領域として機能することを特徴とする半導体装置。
【請求項２】
前記チャネル領域の一方の表面は前記ＳＴＩ領域に接しており、前記チャネル領域の他方の表面は前記ゲート絶縁膜に接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記厚い絶縁膜は、前記ゲートトレンチの底部に位置する前記半導体基板にチャネルが形成されない程度の厚さに設定されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は、少なくともドープドシリコン層と金属層を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
素子分離領域に囲まれた第１及び第２の拡散層領域と、前記第１及び第２の拡散層領域間において前記素子分離領域の側面に設けられた少なくとも一つのチャネル領域と、前記チャネル領域を覆うゲート電極と、前記チャネル領域と前記ゲート電極との間に設けられたゲート絶縁膜とを備えることを特徴とする半導体装置。
【請求項６】
前記ゲート電極の少なくとも一部は、前記第１及び第２の拡散層領域間に設けられたゲートトレンチ内に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記素子分離領域は、ＳＴＩ（Shallow Trench Isolation）構造を有していることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記ゲート電極と前記ゲートトレンチの底部との間に設けられた絶縁膜をさらに備え、前記絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記チャネル領域は、前記ゲート電極からみて一方の側に設けられた第１のチャネル領域と、前記ゲート電極からみて他方の側に設けられた第２のチャネル領域とを含んでいることを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記チャネル領域の厚さが５ｎｍ以上、２５ｎｍ以下であることを特徴とする請求項５乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
半導体基板に形成されたＳＴＩ領域と、
前記ＳＴＩ領域の側面に隣接し、前記半導体基板の一部により前記ＳＴＩの前記側面と略平行に平面状に設けられた前記半導体基板の一部からなるチャネル領域とを備えることを特徴とする半導体装置。
【請求項１２】
シリコン基板に形成されたＳＴＩ領域と、
前記ＳＴＩ領域との間に前記シリコン基板の一部が薄く介在するように前記シリコン基板に形成されたゲートトレンチとを備え、
前記ＳＴＩ領域と前記ゲートトレンチとの間に介在する前記シリコン基板の前記一部と、前記ＳＴＩ領域を構成する絶縁膜とにより構成されたＳＯＩ（Silicon On Insulator）構造を用いてトランジスタが形成されていることを特徴とする半導体装置。
【請求項１３】
半導体基板にＳＴＩ領域及び前記ＳＴＩ領域に囲まれた活性領域を形成する第１の工程と、
前記活性領域を横切るように一方向にゲートトレンチを形成すると同時に、前記ＳＴＩ領域の側面と前記ゲートトレンチの側面との間に前記半導体基板の一部を残存させる第２の工程と、
前記ゲートトレンチの底部に厚い絶縁膜を形成する第３の工程と、
前記ゲートトレンチの側面に前記厚い絶縁膜よりも薄いゲート絶縁膜を形成する第４の工程と、
少なくとも一部が前記ゲートトレンチ内に埋め込まれたゲート電極を形成する第５の工程と、
前記半導体基板の前記一部がチャネル領域として機能するように、前記活性領域内に存在する前記半導体基板のうち、前記ゲートトレンチの延在方向に対して両側に位置する部分にソース領域及びドレイン領域を形成する第６の工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記第２の工程は、前記活性領域上に前記ゲートトレンチの幅に対応する開口を備えたマスク層を形成するステップと、前記マスク層を用いて前記マスク層及び前記ＳＴＩ領域を構成する絶縁膜に対して高い選択比を有するエッチングを行うステップとを含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の工程において、前記ＳＴＩ領域を構成する絶縁膜は、その上端部に肩状部分を有し、前記エッチングにおいて、前記肩状部分がエッチングマスクとして機能し、前記半導体基板の一部を残存させることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第３の工程は、ＨＤＰ（High Density Plasma）−ＣＶＤにより少なくとも前記ゲートトレンチの前記側面及び前記底部に絶縁膜を堆積するステップと、ウェットエッチングにより前記ゲートトレンチの前記側面上に形成された絶縁膜を除去するステップとを含むことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第３の工程は、ＨＤＰ−ＣＶＤにより前記ゲートトレンチの前記側面、前記底部及び前記マスク層上にシリコン酸化膜を堆積するステップと、前記シリコン酸化膜上にＴＥＯＳ−ＮＳＧ酸化膜を堆積するステップと、前記マスク層上の前記シリコン酸化膜及び前記ＴＥＯＳ（Si(OC2H5)4）−ＮＳＧ（Nondoped Silicate Glass）酸化膜をエッチバックにより除去するステップと、前記エッチバック後前記ゲートトレンチ内に残存した前記ＴＥＯＳ−ＮＳＧ酸化膜をウェットエッチングにより選択的に除去するステップと、前記マスク層を除去するステップと、ウェットエッチングにより前記ゲートトレンチの前記側面上に形成された絶縁膜を除去するステップとを含むことを特徴とする請求項１４又は１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記ゲートトレンチ底部の前記厚い絶縁膜の下はチャネル領域とならないことを特徴とする請求項１３乃至１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記ゲート電極は、少なくともドープドシリコン層と金属層を含むことを特徴とする請求項１３乃至１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記ゲートトレンチは前記半導体基板のメモリセル領域に形成され、
前記第４の工程において、前記ゲート絶縁膜が前記半導体基板の周辺回路領域上にも形成され、
前記第５の工程は、前記ゲートトレンチ内を含む全面にゲート電極材料を形成するステップと、前記ゲート電極材料をパターニングして、前記ゲートトレンチ内に埋め込まれた第１部分と前記第１部分と連続して前記半導体基板表面から突出した第２部分を有する前記ゲート電極を形成するとともに、前記周辺回路領域上の前記ゲート絶縁膜上に周辺回路用トランジスタのゲート電極を形成することを特徴とする請求項１３乃至１９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、トレンチゲート型トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、半導体基板に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている（特許文献１乃至５参照）。トレンチゲート型トランジスタによれば、実効チャネル長（ゲート長）を物理的に十分確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【特許文献１】特開平９−２３２５３５号公報
【特許文献２】特開２００１−２１０８０１号公報
【特許文献３】特開２００５−１４２２０３号公報
【特許文献４】特開平７−０６６２９７号公報
【特許文献５】特開２００４−０１４６９６号公報
【特許文献６】特開２００４−２８１７８２号公報
【特許文献７】特開２００５−１６７１３２号公報
【特許文献８】特開平８−２７４２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のトレンチゲート型トランジスタでは、短チャネル効果を抑制することはできるものの、接合リークの抑制やゲート電圧の低電圧化等のためには、さらなる改良が必要である。
【０００５】
したがって、本発明の目的は、高性能化したトレンチゲート型トランジスタを有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、半導体基板に形成されたＳＴＩ（Shallow Trench Isolation）領域と、前記ＳＴＩ領域に囲まれた活性領域と、前記活性領域を横切るように一方向に形成されたゲートトレンチと、前記ゲートトレンチの側面に形成されたゲート絶縁膜と、前記ゲートトレンチの底部に形成された前記ゲート絶縁膜よりも厚い絶縁膜と、少なくとも一部が前記ゲートトレンチ内に形成されたゲート電極とを有し、前記活性領域内に存在する前記半導体基板のうち、前記ゲートトレンチの延在方向に対して両側に位置する部分がソース領域及びドレイン領域として機能し、前記ＳＴＩ領域の側面と前記ゲートトレンチの側面との間に位置する部分がチャネル領域として機能することを特徴とする。
【０００７】
また、本発明による半導体装置の製造方法は、半導体基板にＳＴＩ領域及び前記ＳＴＩ領域に囲まれた活性領域を形成する第１の工程と、前記活性領域を横切るように一方向にゲートトレンチを形成すると同時に、前記ＳＴＩ領域の側面と前記ゲートトレンチの側面との間に前記半導体基板の一部を残存させる第２の工程と、前記ゲートトレンチの底部に厚い絶縁膜を形成する第３の工程と、前記ゲートトレンチの側面に前記厚い絶縁膜よりも薄いゲート絶縁膜を形成する第４の工程と、少なくとも一部が前記ゲートトレンチ内に埋め込まれたゲート電極を形成する第５の工程と、前記半導体基板の前記一部がチャネル領域として機能するように、前記活性領域内に存在する前記半導体基板のうち、前記ゲートトレンチの延在方向に対して両側に位置する部分にソース領域及びドレイン領域を形成する第６の工程とを備えることを特徴とする。
【発明の効果】
【０００８】
このように、本発明では、半導体基板のＳＴＩ領域の側面とゲートトレンチの側面との間に位置する部分をチャネル領域としている。このチャネル領域となる部分の半導体基板の厚さは、ＳＴＩ領域とゲートトレンチとの間隔や、ＳＴＩ用の溝側面の傾斜角度等を調節することにより、非常に薄くすることができる。そのため、低チャネル濃度でも短チャネル効果を抑制できる完全空乏化デバイスを形成できる。また、ゲートトレンチ底部には、ゲート絶縁膜よりも厚い絶縁膜を形成することにより、チャネルが形成されず、ゲート電極（メモリセルトランジスタに本発明を適用した場合におけるワード線）の寄生容量を低減することができ、回路を高速化することができる。したがって、本発明によれば、半導体基板濃度の低濃度化によるリフレッシュ特性の向上、及び、ワード線の寄生容量の低減による回路の高速化が可能となる。
【０００９】
また、ＳＴＩ領域の深さ及びゲートトレンチの深さを深くすれば、チャネル幅を広げることも可能であることから、素子の面積を広げることなく、ゲート電極にかける電圧を低くしても十分に電流を流すことが可能なトランジスタを形成することも可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１１】
なお、以下には二つの実施形態を示すが、これらの実施形態は、本発明をＤＲＡＭのメモリセルトランジスタに適用した例である。
【００１２】
［第１の実施形態］
【００１３】
図１（ａ）は、本実施形態のメモリセル領域におけるＳＴＩ領域（素子分離領域）１０と、ＳＴＩ領域１０によって分離された複数の活性領域１１を示す平面図である。図１（ａ）に示すとおり、メモリセル領域においては、複数の活性領域が略均等に並べられるのが一般的であり、本例も同様である。
【００１４】
図１（ｂ）は、図１（ａ）に示された複数の活性領域１１のうちの一つとその周辺のＳＴＩ領域１０を示す平面図である。活性領域１１を横切るように一方向にゲートトレンチ１２が形成されている。
【００１５】
図２は、本実施形態によるメモリセルトランジスタの構造を説明するための模式図であり、図１（ｂ）の活性領域１１に対応している。
【００１６】
図２に示すように、ゲートトレンチ１２の延在するＸ方向において、活性領域１１の側面（すなわちＳＴＩ領域１０の側面）１１ｓとゲートトレンチ１２の側面１２ｓとの間には、半導体基板（シリコン基板）１３の一部１３ｃが介在している。そして、ゲートトレンチ１２の延在方向Ｘに対して両側に位置する部分がソース領域１４及びドレイン領域１５（第１及び第２の拡散層領域とも呼ぶ）となる。なお、本例はＤＲＡＭであるため、読み込み動作か読み出し動作かによってソース及びドレイン領域が逆になることになるが、ここでは、中央の領域をソース領域１４、両側の領域をドレイン領域１５とし、また本メモリセルトランジスタはＮチャネルトランジスタであるものとする。
【００１７】
図２では、図の簡略化のため図示を省略しているが、図２のＡ−Ａ'における略断面図である図３（ａ）及び図２のＤ−Ｄ'における略断面図である図３（ｂ）に示すように、ゲートトレンチ１２の側面には、ゲート絶縁膜１６が設けられている。また、ゲートトレンチ１２の底部には、ゲート絶縁膜１６よりも厚い絶縁膜１７が設けられている。さらにゲートトレンチ１２内にはトレンチゲート電極１８が埋め込まれている。
【００１８】
このような構造により、活性領域１１（ＳＴＩ領域（図１の１０参照））の側面１１ｓとゲートトレンチ１２の側面１２ｓとの間に位置し、ＳＴＩ領域１０の側面と略平行に薄く介在する平面状に設けられた部分（半導体基板１３の一部分）１３ｃをチャネル領域として機能させることができる。すなわち、図２のゲート電極１８とソース領域１４との電位差が閾値電圧を超えたとき、矢印１９で示すように、ゲートトレンチ１２のＳＴＩ領域１０と隣接する側面部分に電流がＹ方向に流れる構造となる。チャネル領域の一方の表面は、ＳＴＩ領域１０に接しており、チャネル領域の他方の表面はゲート絶縁膜１６に接している。つまり、ＳＴＩ領域１０とゲート絶縁膜１６との間には、半導体基板１３の一部分であるチャネル領域しか存在しない。
【００１９】
この側面１１ｓと側面１２ｓとの間に位置する部分１３ｃ、すなわちチャネル領域は、非常に薄く形成することが可能であるため、ＳＯＩ（Silicon On Insulator）構造のように、完全空乏化することができる。このチャネル領域１３ｃの厚さは、完全空乏化のため、５ｎｍ以上、２５ｎｍ以下であることが好ましい。
【００２０】
また、ゲートトレンチ１２の底部には、ゲート絶縁膜１６よりも厚い絶縁膜１７を設けていることにより、ゲートトレンチ１２の底部に反転層、すなわち、チャネルが形成しにくい構造となる。このため、厚い絶縁膜１７は、ゲートトレンチ１２の下の半導体基板にチャネルが形成されない程度の厚さに設定されている。したがって、このメモリセルトランジスタのチャネル領域は、活性領域１１の側面１１ｓ（ＳＴＩ領域１０の側面）とゲートトレンチ１２の側面１２ｓとの間に位置する部分１３ｃのみとすることができる。これにより、半導体基板の不純物濃度が低い状態でも短チャネル効果を抑制することができ、その結果、接合リークが抑制され、リフレッシュ特性を向上させることが可能となる。
【００２１】
次に、図４乃至図１５を用いて、本発明の好ましい第１の実施形態による半導体装置の製造方法につき、ＤＲＡＭの形成を例に詳細に説明する。図４乃至図１５は、本実施形態による半導体装置の製造工程を概略的に示す工程図であり、図の左から順に、図１（ｂ）におけるＡ−Ａ'断面、Ｂ−Ｂ'断面及びＣ−Ｃ'断面に対応しており、右端の図は、周辺回路部（図１（ｂ）には示されない同一半導体基板における他の領域）の断面を示している。
【００２２】
まず、図４に示すように、半導体基板１３上に厚さ約９ｎｍのパッド酸化膜１０１及び厚さ約１２０ｎｍのシリコン窒化膜１０２を形成し、周知のフォトリソグラフィー技術を用いて、図１に示す活性領域１１に対応する形状にこれらパッド酸化膜１０１及びシリコン窒化膜１０２をパターニングする。
【００２３】
次に、図５に示すように、シリコン窒化膜１０２の側面に厚さ約２０〜３０ｎｍのサイドウォール酸化膜１０３を形成した後、これらシリコン窒化膜１０２及びサイドウォール酸化膜１０３をマスクとして、半導体基板１３に深さ約２５０ｎｍのＳＴＩ用のトレンチ１０ｔを形成する。
【００２４】
続いて、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により、トレンチ１０ｔ内を含む全面に厚さ約４００ｎｍのシリコン酸化膜を形成する。その後、シリコン窒化膜１０２をストッパとして、半導体基板１３上のシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨除去し、ＣＭＰ終了後に残存したシリコン窒化膜１０２を熱リン酸によるウェットエッチングにより除去することにより、図６に示すように、トレンチ１０ｔ内にシリコン酸化膜１０４を形成する。これにより図１におけるＳＴＩ領域１０（すなわちシリコン酸化膜１０４）及びこれにより囲まれてそれぞれ分離された活性領域１１が完成する。
【００２５】
次に、図７に示すように、厚さ約１２０ｎｍのシリコン窒化膜１０５を全面に形成する。
【００２６】
次に、図８に示すように、フォトレジスト（図示せず）を用いて、シリコン窒化膜１０５を、ゲートトレンチ１２を形成する領域上に開口が形成されるようにパターニングする。すなわち、シリコン窒化膜１０５は、活性領域上にゲートトレンチの幅に対応する開口を備えたマスク層となる。なお、このとき、図８のＡ−Ａ'断面に示すように、ＳＴＩ領域であるシリコン酸化膜１０４の上端部には、肩状の部分１０４ｓが残る。
【００２７】
次に、図９に示すように、パターニングされたシリコン窒化膜１０５をマスクとして用いて、まず、パッド酸化膜１０１をドライエッチングにより除去する。このときのエッチングガスとしては、例えば、ＣＦ４，ＣＨＦ２及びＡｒの混合ガスを用いることができる。この際、図８のＡ−Ａ'断面において、薄いパッド酸化膜１０１は除去されるが、シリコン酸化膜１０４は厚いため、上面が薄くエッチングされるだけで、上記肩状の部分１０４ｓは残ることとなる。続いて、シリコン窒化膜１０５及びＳＴＩ領域を構成する絶縁膜であるシリコン酸化膜１０４に対して高い選択比を持つドライエッチングに切り換え、シリコン窒化膜１０５をマスクに半導体基板１３をエッチングし、深さ約１６０ｎｍのゲートトレンチ１２を形成する。ゲートトレンチ１２形成のためのエッチングガスとしては、例えば、Ｃｌ２，ＨＢｒ，Ｏ２の混合ガスを用いる。
【００２８】
このゲートトレンチ１２形成のためのドライエッチングは、シリコン窒化膜１０５だけでなく、シリコン酸化膜１０４に対しても高選択比を持つため、上述のシリコン酸化膜１０４の肩状部分１０４ｓの存在により、図９のＡ−Ａ'断面に示すように、その肩状部分１０４ｓがマスクとして機能し、ゲートトレンチ１２の両側に半導体基板１３の一部１３ｃがエッチングされずに薄く残存する。この薄く残った半導体基板１３の一部１３ｃの厚さは約１５〜３５ｎｍとなる。
【００２９】
次に、図１０に示すように、まず、ゲートトレンチ１２内面に熱酸化により厚さ約１０ｎｍの犠牲酸化膜１０６を形成する。その後、ＨＤＰ−ＣＶＤ法により、全面に厚さ約５０ｎｍのシリコン酸化膜１０７を形成する。このとき、ＨＤＰ−ＣＶＤ法の特性上、シリコン酸化膜１０７は、平面上、すなわちゲートトレンチ１２の底部、シリコン酸化膜１０４の上面及びシリコン窒化膜１０５の上面上には厚く形成され、ゲートトレンチ１２の側面上には薄く形成される。
【００３０】
次に、図１１に示すように、シリコン窒化膜１０５上のシリコン酸化膜１０７をＣＭＰにより除去する。
【００３１】
次に、まず、フッ酸等を用いて短時間のウェットエッチングを行い、シリコン窒化膜１０５の開口側面にある薄いシリコン酸化膜１０７を除去した後、図１２に示すように、熱リン酸によるウェットエッチングにより、シリコン窒化膜１０５を除去する。
【００３２】
次に、図１３に示すように、ゲートトレンチ１２の側面上及びパッド酸化膜１０１をウェットエッチングにより除去する。このとき、ゲートトレンチ１２底部のシリコン酸化膜１０７の上部もエッチングされて薄くなるが、その膜厚（犠牲酸化膜１０６の厚さも含む）が、後にゲートトレンチ１２の側面に形成するゲート絶縁膜よりも厚くなるようにウェットエッチングのエッチングの時間等の条件を設定する。これにより、ゲートトレンチ１２底部に厚さ約２０〜３０ｎｍの厚い絶縁膜１７（犠牲酸化膜１０６を含む）が形成される。なお、ゲートトレンチ１２に厚い絶縁膜１７を形成するために、シリコン酸化膜１０４の上面にシリコン酸化膜１０７が残るが、この膜は、本半導体装置において何ら悪影響を及ぼすものではないため、特に除去する必要はなく、そのまま残しておいて構わない。
【００３３】
その後、図１４に示すように、熱酸化により、ゲートトレンチ１２の側面及び周辺回路部の半導体基板１３上を含む全面に、厚さ約８ｎｍのゲート絶縁膜１６を形成する。続いて、ゲートトレンチ１２内を含む全面に厚さ約１００ｎｍのドープドポリシリコン（ＤＯＰＯＳ）膜１０９を形成し、さらにその上に金属層として厚さ約５ｎｍの窒化タングステン（ＷＮ）膜上に厚さ約７０ｎｍのタングステン（Ｗ）膜を積層したＷ／ＷＮ膜１１０及び厚さ約１４０ｎｍのシリコン窒化膜１１１をこの順で形成する。次に、これらＤＯＰＯＳ膜１０９、Ｗ／ＷＮ膜１１０及びシリコン窒化膜１１１の積層膜をゲート電極形状にパターニングする。これにより、メモリセル領域には、ゲートトレンチ１２内にＤＯＰＯＳ膜１０９の一部が埋め込まれた第１部分とそれと連続して半導体基板１３表面から突出した第２部分を有するメモリセルトランジスタのトレンチゲート電極１８が、周辺回路部には、周辺回路トランジスタのゲート電極１１２が完成する。
【００３４】
次に、図１５に示すように、周辺回路部をレジストマスク（図示せず）で覆い、メモリセルトランジスタのトレンチゲート電極１８をマスクにイオン注入を行い、ゲートトレンチ１２の延在方向に対して両側に位置する部分に、深さ約８０ｎｍのソース領域１４及びドレイン領域１５を形成する。次に、メモリセル領域をレジストマスク（図示せず）で覆い、周辺回路トランジスタのゲート電極１１２をマスクにイオン注入を行い、ソース及びドレイン領域１１３を形成する。
【００３５】
次に、トレンチゲート電極１８及び１１２ｐの側面に厚さ約２５ｎｍのサイドウォール絶縁膜１１４をそれぞれ形成し、その後、コンタクトプラグ１１５を形成する。
【００３６】
その後は図示を省略するが、通常の方法により、メモリセルキャパシタや配線等を形成し、ＤＲＡＭが完成する。
【００３７】
以上説明したように、本実施形態によれば、図１５のＡ−Ａ'断面に示すように、ＳＴＩ領域であるシリコン酸化膜１０４の側面１１ｓとゲートトレンチ１２の側面１２ｓとの間に位置する部分１３ｃをチャネル領域として機能させることができる。このチャネル領域となる部分１３ｃの厚さは、シリコン酸化膜（ＳＴＩ領域）１０４とゲートトレンチ１２との間隔や、ＳＴＩ用のトレンチ１０ｔ（図５参照）側面の傾斜角度等を調節することにより、非常に薄くすることができ、したがって、チャネル領域１３ｃを完全空乏化することができる。また、ゲートトレンチ１２底部には、図１５のＣ−Ｃ'断面に示すように、ゲート絶縁膜１６よりも厚い絶縁膜１７を形成していることにより、トレンチゲート電極１８、すなわちワード線の寄生容量を低減することができる。このため、半導体基板の低濃度化によるリフレッシュ特性の向上、及び、ワード線（トレンチゲート電極１８）の寄生容量低減による、回路の高速化が可能となる。
【００３８】
また、ＳＴＩ領域１０（シリコン酸化膜１０４）の深さ及びゲートトレンチ１２の深さを深くすれば、チャネル幅（すなわち、図５のＡ−Ａ'断面におけるチャネル領域１３ｃの高さ）を広げることも可能であることから、素子の面積を広げることなく、ゲート電極にかける電圧を低くしても十分に電流を流すことが可能なトランジスタを形成することが可能となる。
【００３９】
なお、一般のトレンチゲート型トランジスタは、図１５を用いて説明すると、ゲートトレンチ１２底部の絶縁膜１７は本実施形態のように厚くせず、ゲート絶縁膜として機能できるようゲート絶縁膜１６と同じ厚さとなる。そして、Ｃ−Ｃ'断面において、ソース領域１４からソース領域１４側のゲートトレンチ１２の側面、ゲートトレンチ１２底部、ドレイン領域１５側のゲートトレンチ１２の側面を通ってドレイン領域１５に至る領域をチャネル領域として用いるのが通常である。
【００４０】
また、本実施形態においてチャネル領域として用いている半導体基板の一部１３ｃは、通常、図９の工程の後、図１０の工程の前に、酸化処理を行う等により酸化膜にしてＳＴＩ領域１０（シリコン酸化膜１０４）の一部としてしまうか、エッチング等により除去してしまい、チャネル領域としては機能させないようにする。これは、上述のような一般的なトレンチゲート型トランジスタにおいて、この半導体基板の一部１３ｃを最後まで残しておいてしまうと、リーク電流が増大してしまう等の問題が生じるためである。
【００４１】
これに対し、本実施形態においては、敢えてこの半導体基板の一部１３ｃを残存させ、且つ、ゲートトレンチ１２底部の絶縁膜１７を厚くして半導体基板１３のゲートトレンチ１２底部の下がチャネル領域とならないようにすることにより、チャネル領域をゲートトレンチ１２のＡ−Ａ'断面における側面の二面のみにしている。これにより、実質的に完全空乏型のトランジスタを実現し、上述のとおり、トレンチゲート型トランジスタを非常に高性能化することを可能としている。
【００４２】
［第２の実施形態］
【００４３】
次に、第２の実施形態として、ゲートトレンチ１２底部の厚膜の絶縁膜１７の形成工程を変更した例を示す。これは、ゲートトレンチ１２が微細化された場合に、ゲートトレンチ１２底部に厚い絶縁膜１７を形成するプロセス（上記第１の実施形態における図１０乃至１３の工程）において、第１の実施形態のように、シリコン窒化膜１０５上のシリコン酸化膜１０７をＣＭＰにより除去する方法（図１０、１１及びその説明参照）を用いた場合、ＣＭＰに用いるスラリーがトレンチ内に残ってしまい、スラリーを除去するために長時間の洗浄が必要となることがある。(繰り返しの内容のため削除)従って、第１の実施形態の図１１乃至１３の工程に代えて、ＣＭＰを用いずに厚膜の絶縁膜１７を形成する方法につき、図１６乃至１８を用いて以下に説明する。
【００４４】
まず、第１の実施形態の図４乃至１０の工程と同様にして、ＨＤＰ−ＣＶＤ法により、全面にシリコン酸化膜１０７の形成までを行う。
【００４５】
次に、本実施形態では、図１６に示すように、ＣＶＤ法により、ＴＥＯＳ−ＮＳＧ（Nondoped Silicate Glass）酸化膜２００を形成する。なお、ＴＥＯＳ−ＮＳＧ酸化膜とは、テトラエトキシシラン（Si(OC2H5)4）を原料としてＣＶＤ法により形成するシリコン酸化膜である。
【００４６】
次に、ＴＥＯＳ−ＮＳＧ酸化膜２００及びシリコン酸化膜１０７をドライエッチングによりエッチバックすることにより、図１７に示すように、シリコン窒化膜１０５上のＴＥＯＳ−ＮＳＧ酸化膜２００及びシリコン酸化膜１０７を除去する。このように、本実施形態では、ＣＭＰを用いずにシリコン酸化膜１０７を除去している。これにより、ＴＥＯＳ−ＮＳＧ酸化膜２００の一部がゲートトレンチ１２内に残る。
【００４７】
次に、ＴＥＯＳ−ＮＳＧ酸化膜２００シリコン酸化膜をウェットエッチングにより除去し、続いて、シリコン窒化膜１０５をウェットエッチングにより除去することにより、図１８に示す構造を得る。すなわち、ＴＥＯＳ−ＮＳＧ酸化膜２００とシリコン窒化膜１０５が除去され、シリコン酸化膜１０７及び犠牲酸化膜１０６はゲートトレンチ１２内に残った状態となる。
【００４８】
上記ＴＥＯＳ−ＮＳＧ酸化膜２００を除去するためのウェットエッチングは、シリコン酸化膜を除去するのに通常用いる溶液（例えばフッ酸）を使って行うが、ＴＥＯＳ−ＮＳＧ酸化膜２００は、ＨＤＰ−ＣＶＤにより形成されたシリコン酸化膜１０７に対し、その溶液によるエッチングレートが１０倍以上となるため、ＴＥＯＳ−ＮＳＧ酸化膜２００は素早く除去され、ゲートトレンチ１２内に残らない。ここでの酸化膜に対するウェットエッチングは、ＴＥＯＳ−ＮＳＧ酸化膜２００が除去された時点で終了し、続いて、上述のとおり、シリコン窒化膜１０５をウェットエッチングにより除去する。なお、シリコン窒化膜１０５の開口側面に形成されているシリコン酸化膜１０７は、非常に薄いため、このＴＥＯＳ−ＮＳＧ酸化膜２００除去のためのウェットエッチングにおいて除去される。
【００４９】
次に、残りのシリコン酸化膜に対するウェットエッチングを行い、ゲートトレンチ１２の側面上、及びパッド酸化膜１０１を除去する。これにより、第１の実施形態の図１３に示すのと同様の構造を得る。すなわち、ゲートトレンチ１２底部にのみシリコン酸化膜１７（犠牲酸化膜１６も含む）を残す。この厚さは、第１の実施形態と同様、後にゲートトレンチ１２の側面に形成するゲート絶縁膜よりも厚くなるよう、約２０〜３０ｎｍにする。
【００５０】
この後の工程は、第１の実施形態と同様であるため説明を省略する。
【００５１】
このように、第２の実施形態によれば、ＣＭＰ法を用いずにゲートトレンチ１２底部に厚いシリコン酸化膜１７を形成することができるため、ＣＭＰに用いた場合に必要となる長時間の洗浄が不要となる。
【００５２】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、シリコン酸化膜１０７の形成方法として、上記実施の形態においては、ＨＤＰ−ＣＶＤ法を用いたが、これに限らず、シリコン酸化膜１０７を、平面上に厚く、ゲートトレンチ１２の側面上に薄く形成可能な方法であれば、他の形成方法を用いることも可能である。
【００５４】
また、上記実施形態は、ＤＲＡＭのメモリセルトランジスタに本発明を適用した例を示したが、本発明は、特にメモリに限らず、ロジック系のデバイスに適用することも可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態による半導体装置及びその製造方法を説明するための平面図である。
【図２】本発明の実施形態による半導体装置及びその製造方法におけるメモリセルトランジスタの構造を説明するための模式図である。
【図３】図３（ａ）は図２のＡ−Ａ'断面図、図３（ｂ）は図２のＤ−Ｄ'断面図である。
【図４】本発明の第１の実施形態による半導体装置の製造方法の一工程（パッド酸化膜１０１及びシリコン窒化膜１０２のパターニング）を示す断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法の一工程（サイドウォール酸化膜１０３の形成及びＳＴＩ用トレンチ１０ｔの形成）を示す断面図である。
【図６】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０４の形成）を示す断面図である。
【図７】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５の形成）を示す断面図である。
【図８】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５のパターニング）を示す断面図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１２の形成）を示す断面図である。
【図１０】本発明の第１の実施形態による半導体装置の製造方法の一工程（犠牲酸化膜１０６の形成及びシリコン酸化膜１０７の形成）を示す断面図である。
【図１１】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５上のシリコン酸化膜１０７のＣＭＰにより除去）を示す断面図である。
【図１２】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５の除去）を示す断面図である。
【図１３】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１２の側面上、シリコン酸化膜１０４の上面及びパッド酸化膜１０１の除去）を示す断面図である。
【図１４】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲート絶縁膜１６の形成、トレンチゲート電極１８及びゲート電極１１２の形成）を示す断面図である。
【図１５】本発明の第１の実施形態による半導体装置の製造方法の一工程（ソース及びドレイン領域１４，１５，１１３の形成、サイドウォール絶縁膜１１４の形成及びコンタクトプラグ１１５の形成）を示す断面図である。
【図１６】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＴＥＯＳ−ＮＳＧ酸化膜２００の形成）を示す断面図である。
【図１７】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＴＥＯＳ−ＮＳＧ酸化膜２００及びシリコン酸化膜１０７のエッチバック）を示す断面図である。
【図１８】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１２内のＴＥＯＳ−ＮＳＧ酸化膜２００のウェットエッチング）を示す断面図である。
【符号の説明】
【００５６】
１０      ＳＴＩ領域
１０ｔ      ＳＴＩ用トレンチ
１１      活性領域
１１ｓ      活性領域の側面
１２      ゲートトレンチ
１２ｓ      ゲートトレンチの側面
１３      半導体基板
１３ｃ      チャネル領域
１４      ソース領域
１５      ドレイン領域
１６      ゲート絶縁膜
１７      絶縁膜
１８      トレンチゲート電極
１０１      パッド酸化膜
１０２      シリコン窒化膜
１０３      サイドウォール酸化膜
１０４      シリコン酸化膜
１０４ｓ      シリコン酸化膜の肩状部分
１０５      シリコン窒化膜
１０６      犠牲酸化膜
１０７      シリコン酸化膜
１０９      ＤＯＰＯＳ膜
１１０      Ｗ／ＷＮ膜
１１１      シリコン窒化膜
１１２      ゲート電極
１１３      ソース及びドレイン領域
１１４      サイドウォール絶縁膜
１１５      コンタクトプラグ
２００      ＴＥＯＳ−ＮＳＧ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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