(57)【要約】【課題】  トランジスタアレイを構成する各素子の配置マージンを減少させ、チップサイズの縮小を実現することができる半導体装置及びその製造方法を提供する。【解決手段】  シリコン基板１の表面部に、互いに平行な複数条のチャネルストップ領域７が形成され、当該チャネルストップ領域７上に素子分離絶縁膜４が形成される。また、素子分離絶縁膜４によりそれぞれ分離された領域に、チャネルストップ領域７と逆導電型のチャネルを構成する不純物拡散領域６が形成される。そして、当該不純物拡散領域６と、ゲート絶縁膜２を介して不純物拡散領域６と交差する方向に配設される複数条のゲート電極３との少なくとも一部の交差予定位置に、不純物拡散領域６と同一導電型で異なる閾値を有するチャネルを構成する不純物拡散領域５が、平面視において不純物拡散領域６の内側に形成され、その後に、ゲート電極３が形成される。【選択図】  図３
2007048782.tif 000002
【特許請求の範囲】
【請求項１】
異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置された半導体装置の製造方法において、
半導体層の表面部に、互いに平行な複数条のチャネルストップ領域を形成するステップと、
前記チャネルストップ領域上に素子分離絶縁膜を形成するステップと、
各素子分離絶縁膜によりそれぞれ分離された領域に、前記チャネルストップ領域と逆導電型のチャネルを構成する第１の不純物拡散領域を形成するステップと、
ゲート絶縁膜を介して前記半導体層上に前記チャネルストップ領域と交差する方向に配設される複数条のゲート電極と、前記第１の不純物拡散領域との少なくとも一部の交差予定位置に、前記第１の不純物拡散領域と同一導電型のチャネルを構成する第２の不純物拡散領域を、平面視において前記第１の不純物拡散領域の内側に形成するステップと、
前記ゲート電極を形成するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の不純物拡散領域が、レジストパターンをマスクとしたイオン注入により形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の不純物拡散領域が前記素子分離絶縁膜の形成前に形成されるとともに、前記素子分離絶縁膜を形成するステップにおいて、当該第２の不純物拡散領域上に素子分離絶縁膜が形成され、前記第１の不純物拡散領域が、前記素子分離絶縁膜をマスクとしたイオン注入により形成される請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置が、前記半導体層の表面部に、第１の導電型のチャネルを有する電界効果トランジスタからなる第１の前記トランジスタアレイと第２の導電型のチャネルを有する電界効果トランジスタからなる第２の前記トランジスタアレイとを備え、
前記第１のトランジスタアレイの前記チャネルストップ領域を形成するステップにおいて、前記第２のトランジスタアレイの前記第２の不純物拡散領域が形成されるとともに、前記第２のトランジスタアレイの前記チャネルストップ領域を形成するステップにおいて、前記第１のトランジスタアレイの前記第２の不純物拡散領域が形成される、請求項３に記載の半導体装置の製造方法。
【請求項５】
異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置された半導体装置において、
半導体層の表面部に、互いに平行に設けられた複数条の素子分離絶縁膜と
前記素子分離絶縁膜下に設けられたチャネルストップ領域と、
各素子分離絶縁膜により分離された領域に設けられた、前記チャネルストップ領域と逆導電型のチャネルを構成する第１の不純物拡散領域と、
ゲート絶縁膜を介して前記半導体層上に設けられ、前記素子分離絶縁膜と交差する方向に互いに平行に配置された複数条のゲート電極と、
前記第１の不純物拡散領域と前記ゲート電極との少なくとも一部の交差部に設けられた前記第１の不純物拡散領域と同一導電型のチャネルを構成する第２の不純物拡散領域と、
を備え、
平面視において、前記第２の不純物拡散領域が、前記第１の不純物拡散領域の内側に形成されたことを特徴とする半導体装置。
【請求項６】
前記第２の不純物拡散領域上に、素子分離絶縁膜を備えた請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置された半導体装置の製造方法及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置（以下、半導体装置という。）からなる液晶表示装置等の表示装置の駆動回路は、表示画像に対応して表示装置の各セルに階調電圧を印加する。この階調電圧は、駆動回路の出力端子に設けられた階調選択回路により、当該階調選択回路に供給される複数の電圧の中から、表示画像に応じた所望の電圧が選択され、出力されるようになっている。
【０００３】
図８は、従来の液晶駆動回路における階調選択回路の一例を示す回路図である（例えば、特許文献１参照。）。なお、図８は、３ビットの階調選択回路を示しており、エンハンスメント型のＭＯＳトランジスタを三角形で示し、デプレション型のＭＯＳトランジスタを丸形で示している。
【０００４】
図８に示すように、従来の階調選択回路は、同一導電型のエンハンスメント型のＭＯＳトランジスタ１１（以下、ＥＭＯＳトランジスタ１１という。）とデプレッション型のＭＯＳトランジスタ１２（以下、ＤＭＯＳトランジスタ１２という。）とがアレイ状に配置されたトランジスタアレイにより構成されている。
【０００５】
上記トランジスタアレイにおいて、ＥＭＯＳトランジスタ１１とＤＭＯＳトランジスタ１２は、ＥＭＯＳトランジスタ１１のチャネルとＤＭＯＳトランジスタ１２のチャネルとが、直列に接続されたトランジスタ対１３を構成している。図８の例では、３個のトランジスタ対１３が直列に連結されたトランジスタ列１４が互いに平行に８列配置され、それぞれのトランジスタ列１４の同じ位置（同一の行）に配置された８個のトランジスタのゲート電極Ｇ１〜Ｇ６が共通化されている。なお、各トランジスタ列１４におけるＥＭＯＳトランジスタ１１とＤＭＯＳトランジスタ１２の配置は、各トランジスタ列１４で全て異なっている。
【０００６】
また、各トランジスタ列１４の一端には、ラダー抵抗回路等により分圧された異なる階調電圧Ｖ１〜Ｖ８が印加されるとともに、トランジスタ列１４内の各トランジスタ対１３の２本のゲート電極、例えば、ゲート電極Ｇ１とゲート電極Ｇ２には、１ビットの入力信号Ｌ１と当該入力信号Ｌ１の反転信号ＩＬ１とがそれぞれ入力される。一方、各トランジスタ列１４の他端は共通化されて出力端子Ｑに接続されている。以上の回路構成により、３ビットの入力信号に応じて、それぞれ異なる階調電圧が１つ選択され、出力端子Ｑから出力される。
【０００７】
例えば、図８において、入力信号Ｌ１が“Ｌ”、入力信号Ｌ２が”Ｌ”、入力信号Ｌ３が”Ｌ”であるとする。このとき、反転信号ＩＬ１は”Ｈ”、反転信号ＩＬ２は”Ｈ”、反転信号ＩＬ３は”Ｈ”である。
【０００８】
各トランジスタのチャネルの導電型がＮ型である場合、ＥＭＯＳトランジスタ１１は、ゲート電極に入力された信号が”Ｌ”であるとき、チャネルが遮断状態となり、ゲート電極に入力された信号が”Ｈ”であるとき、チャネルが導通状態となる。また、ＤＭＯＳトランジスタ１２は、ゲート電極に入力された信号が”Ｌ”、”Ｈ”のいずれであっても、チャネルは導通状態となる。
【０００９】
このため、入力信号Ｌ１〜Ｌ３が上記の状態である場合、出力端子Ｑには、トランジスタ列１４中に遮断状態のトランジスタが存在しない階調電圧Ｖ１が出力される。同様に、図８において、入力信号Ｌ１が“Ｌ”、入力信号Ｌ２が”Ｈ”、入力信号Ｌ３が”Ｌ”であるとき、出力端子Ｑには、階調電圧Ｖ３が出力される。
【００１０】
図９は、上記従来の階調選択回路の半導体基板上での配置例を示す平面図であり、図１０は、図９のＣ−Ｃ線における断面図である。また、図１１は、当該階調選択回路の製造工程を示す工程断面図である。なお、図１１の工程断面図は、図１０の断面図の一部を拡大して示している。
【００１１】
図９及び図１０に示すように、各トランジスタ列１４では、ＥＭＯＳトランジスタ１１のチャネルを構成する不純物拡散領域６（６ａ〜６ｈ）が一体に形成されている。隣接する不純物拡散領域６（例えば、６ａと６ｂ）の間には、各不純物拡散領域６（例えば、６ａと６ｂ）が相互に電気的に接続されることがないように、素子分離絶縁膜であるＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜４、及び当該ＬＯＣＯＳ酸化膜の下方に、不純物拡散領域６が構成するチャネルと逆導電型のチャネルストップ領域７が形成されている。
【００１２】
また、各行のトランジスタに接続されるゲート電極Ｇ１〜Ｇ６は、例えば、ポリシリコン等からなる導電膜３により構成される。さらに、ＤＭＯＳトランジスタ１２のチャネルを構成する不純物拡散領域５（図１０では、５ａ〜５ｄ）が、図８に示した回路図と対応する位置に形成されている。
【００１３】
さて、上記構成の階調選択回路（トランジスタアレイ）の製造工程では、まず、シリコン基板１上にシリコン酸化膜２及びシリコン窒化膜９が順に成膜され、フォトリソグラフィ及びエッチング技術を適用して、図１１（ａ）に示すように、上述の不純物拡散領域６の形成領域及びＤＭＯＳトランジスタ１２のチャネルを構成する不純物拡散領域５を被覆するシリコン窒化膜９のパターンが形成される。
【００１４】
次に、図１１（ｂ）に示すように、シリコン窒化膜９をマスクとして、チャンネルストップ領域７を形成するためのＰ型の不純物がイオン注入によりシリコン基板１に導入される。また、チャネルストップ領域７が形成された状態で、水蒸気雰囲気中で熱処理が実施され、図１１（ｃ）に示すように、チャネルストップ領域７上部のシリコン基板１が露出している領域にＬＯＣＯＳ酸化膜４が形成される。
【００１５】
続いて、図１１（ｄ）に示すように、ＬＯＣＯＳ酸化膜４をマスクとしたイオン注入により、ＥＭＯＳトランジスタ１１のチャネルを構成する不純物がシリコン基板１に導入され、不純物拡散領域６が形成される。この後、図１１（ｅ）に示すように、フォトリソグラフィ技術によりシリコン基板１上に、不純物拡散領域５の形成領域に開口を有するとともに、他の領域を被覆するレジストパターン８が形成される。そして、当該レジストパターン８をマスクとしたイオン注入により、Ｎ型の不純物がシリコン基板１に導入され、不純物拡散領域５が形成される。上述のように、不純物拡散領域５はＤＭＯＳトランジスタ１２のチャネルを構成するため、一般に、比較的高濃度に不純物が導入される。
【００１６】
上記レジストパターン８が除去された後、図１１（ｆ）に示すように、シリコン基板１上にポリシリコン膜が成膜され、当該ポリシリコン膜にフォトリソグラフィ及びエッチングを行うことにより、ゲート電極３が形成される。この後、ゲート電極３及びＬＯＣＯＳ酸化膜４をマスクとしたイオン注入により、Ｎ型の不純物がシリコン基板１に導入され、各トランジスタのソース領域及びドレイン領域が形成される。以上の工程により、ＥＭＯＳトランジスタ１１とＤＭＯＳトランジスタ１２とが混在して配置されたトランジスタアレイが完成する。
【特許文献１】特開平１０−２６０６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
近年、液晶表示装置の大型化や高精細化に伴う画素数の増大や階調数の増大に対応するため、階調選択回路は半導体チップ上の占有面積が増大する傾向にある。このため、このような半導体装置のチップサイズを縮小化し、低コスト化することが求められている。
【００１８】
しかしながら、上述したように、従来の階調選択回路は、ＤＭＯＳトランジスタ１２のチャネルを構成する不純物拡散領域５を形成する際に、図９及び図１１（ｅ）に示すように、不純物拡散領域５の形成位置に、不純物拡散領域６よりも大きな開口を有するレジストパターン８をマスクとして不純物を導入している。
【００１９】
このとき、不純物の注入エネルギーが小さく、注入ドーズ量も少ない場合には、ＬＯＣＯＳ酸化膜４は注入マスクとして機能することができる。しかしながら、上述のように、不純物拡散領域５は、ＤＭＯＳトランジスタ１２として機能し得る高濃度の不純物の導入が行われるため、ＬＯＣＯＳ酸化膜４は注入マスクとして機能せず、不純物がＬＯＣＯＳ酸化膜４の下方に形成されているチャンネルストップ領域７に注入されてしまう。
【００２０】
不純物拡散領域５とチャネルストッパ領域７とは逆導電型であり、チャネルストップ領域７の不純物濃度は、ＥＭＯＳトランジスタ１１とＤＭＯＳトランジスタ１２とに要求される耐圧（例えば、２０Ｖ）を確保するために、比較的低濃度になっている。このため、不純物拡散領域５を形成するための不純物がチャンネルストップ領域７に導入されると、当該不純物により、チャネルストップ領域７が補償され実効的なチャネルストップ領域７の不純物濃度が低下してしまう。例えば、上記レジスタパターン８を形成するためのフォトリソグラフィにおいて、露光の際に位置ずれが生じた場合、図１２に示すように、チャンネルストップ領域７の実効長Ｗ２は、正常に形成された場合の実行長Ｗ１に比べて、著しく短縮されることになる。
【００２１】
このようなチャネルストップ領域７の実行長の短縮が生じた場合であっても、隣接する不純物拡散領域６の間でリークが生じることがないように、従来の半導体装置では、チャネルストップ領域７の長さ（不純物拡散領域６の間隔）に、不純物形成領域５を形成する際の位置ずれや加工誤差に起因するパターン形成誤差を吸収するための寸法マージンが設定されている。このような寸法マージンは、各部のパターン寸法に関わらず設ける必要があるため、近年の微細化された半導体装置では、当該寸法マージンがチップサイズの縮小を妨げる大きな要因になっている。
【００２２】
本発明は，上記従来の事情を鑑みて提案されたものであって、チップサイズの縮小を実現することができる半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２３】
本発明は、上記従来の課題を解決するために、以下の技術的手段を採用している。まず、本発明は、上述の階調選択回路のような、異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置された半導体装置の製造方法を前提としている。
【００２４】
そして、本発明に係る半導体装置の製造方法は、半導体層の表面部に、互いに平行な複数条のチャネルストップ領域を形成する工程と、当該チャネルストップ領域上に素子分離絶縁膜を形成する工程、各素子分離絶縁膜によりそれぞれ分離された領域に、前記チャネルストップ領域と逆導電型のチャネルを構成する第１の不純物拡散領域を形成する工程と、ゲート絶縁膜を介して前記半導体層上に前記チャネルストップ領域と交差する方向に配設される複数条のゲート電極と、上記第１の不純物拡散領域との少なくとも一部の交差予定位置に、前記第１の不純物拡散領域と同一導電型のチャネルを構成する第２の不純物拡散領域を、平面視において前記第１の不純物拡散領域の内側に形成する工程と、前記ゲート電極を形成する工程との各工程を有している。
【００２５】
本製造方法によれば、第２の不純物拡散領域を形成する工程において、位置ずれが生じた場合であっても、第２の不純物拡散領域を形成するために半導体層に導入される不純物が、チャネルストップ領域の実効長を短縮させることを抑制することができる。ここで、上記第２の不純物拡散領域は、例えば、レジストパターンをマスクとしたイオン注入により形成すればよい。
【００２６】
また、上記第２の不純物拡散領域が上記素子分離絶縁膜の形成前に形成されるとともに、上記素子分離絶縁膜を形成する工程において、当該第２の不純物拡散領域上に素子分離絶縁膜が形成することもできる。このとき、上記第１の不純物拡散領域は、上記素子分離絶縁膜をマスクとしたイオン注入により形成することができる。
【００２７】
これにより、上記第２の不純物拡散領域が、チャネルストップ領域と確実に分離して形成されるとともに、第１の不純物拡散領域は、チャネルストップ領域と第２の不純物拡散領域とに対して自己整合的に形成される。このため、チャネルストップ領域の実効長が短縮されることがない。また、設計時に、パターン形成誤差を吸収するための寸法マージンを考慮したレイアウトを行う必要がなく、従来に比べてチップサイズを小さくすることが可能となる。
【００２８】
さらに、本構成では、上記半導体装置が、半導体層の表面部に、第１の導電型のチャネルを有する電界効果トランジスタからなる第１の前記トランジスタアレイと第２の導電型のチャネルを有する電界効果トランジスタからなる第２の前記トランジスタアレイとを備える場合、第１のトランジスタアレイのチャネルストップ領域を形成する工程において、第２のトランジスタアレイの第２の不純物拡散領域が形成される。また、第２のトランジスタアレイのチャネルストップ領域を形成する工程において、第１のトランジスタアレイの第２の不純物拡散領域が形成される。
【００２９】
一方、他の観点では、本発明は、上記製造方法により実現される半導体装置を提供することができる。すなわち、本発明に係る半導体装置は、半導体層の表面部に、互いに平行に設けられた複数条の素子分離絶縁膜と、前記素子分離絶縁膜下に設けられたチャネルストップ領域と、各素子分離絶縁膜により分離された領域に設けられた、前記チャネルストップ領域と逆導電型のチャネルを構成する第１の不純物拡散領域と、ゲート絶縁膜を介して前記半導体層上に設けられ、前記素子分離絶縁膜と交差する方向に互いに平行に配置された複数条のゲート電極と、前記第１の不純物拡散領域と前記ゲート電極との少なくとも一部の交差部に設けられた前記第１の不純物拡散領域と同一導電型のチャネルを構成する第２の不純物拡散領域とを備える。ここで、上記第２の不純物拡散領域は、平面視において、上記第１の不純物拡散領域の内側に形成される。
【発明の効果】
【００３０】
以上のように本発明によれば、異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置された半導体装置のレイアウト設計を行う際に、チャネルストップ領域のサイズに寸法マージンを設定する必要がないため、従来に比べてチップサイズを縮小することができる。この結果、低コストの半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置とその製造方法について、図面を参照しながら詳細に説明する。本実施形態は、本発明をＮチャネル型のＥＭＯＳトランジスタとＮチャネル型のＤＭＯＳトランジスタとが混在して配置されたトランジスタアレイに適用している。
【００３２】
図１は本実施形態の半導体装置の平面図であり、図２は、図１に示すＡ−Ａ線における断面図である。また、図３は、本実施形態の半導体装置の製造工程を示す工程断面図である。なお、図３は、図２の断面図の一部を拡大して示している。また、図面において、上記従来の半導体装置と同一の構成を有する部位には同一の符号を付している。
【００３３】
本実施形態の半導体装置は、図２及び図３に示すように、ＤＭＯＳトランジスタ１２のチャネルを構成する不純物拡散領域１５（１５ａ〜１５ｄ）が不純物拡散領域６よりも小さく形成される点が、上記従来の半導体装置と相違している。ここで、図２において、不純物拡散領域１５（例えば、１５ｂ）の外縁と、不純物拡散領域６（例えば、６ｃ）の外縁との間隔ｄ１は、当該トランジスタアレイの製造工程において予測されるパターン形成誤差量よりも大きく設定される。なお、従来と同様に、各トランジスタ列１４において、ＥＭＯＳトランジスタ１１のチャネルを構成する不純物拡散領域６は一体に形成されている。
【００３４】
本実施形態の半導体装置の製造工程では、まず、シリコン基板１上にシリコン酸化膜２が熱酸化法により形成され、当該シリコン酸化膜２上にシリコン窒化膜９がＣＶＤ（Chemical Vapor Deposition）法により形成される。そして、公知のフォトリソグラフィ及びエッチング技術を適用して、図３（ａ）に示すように、トランジスタ列１４内の各トランジスタを連結するとともに、ＥＭＯＳトランジスタ１１のチャネルを構成する不純物拡散領域６の形成領域、及びＤＭＯＳトランジスタ１２のチャネルを構成する不純物拡散領域１５の形成領域を被覆するシリコン窒化膜９のパターンが形成される。
【００３５】
次に、図３（ｂ）に示すように、シリコン窒化膜９をマスクとして、Ｐ型の不純物がシリコン基板１にイオン注入され、チャンネルストップ領域７が形成される。本実施形態では、ボロンイオンを、１５ｋｅＶの注入エネルギで、注入ドーズ量を６．５×１０13ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入し、チャネルストップ領域７を形成している。
【００３６】
また、当該状態で、水蒸気雰囲気中でシリコン基板１の基板温度を１０００℃程度に上昇させる熱処理が６０〜１２０分間行われる。これにより、図３（ｃ）に示すように、シリコン基板１が露出している領域に素子分離絶縁膜であるＬＯＣＯＳ酸化膜４が形成される。
【００３７】
続いて、シリコン窒化膜９がエッチング除去された後、図３（ｄ）に示すように、ＬＯＣＯＳ酸化膜４をマスクとしてＥＭＯＳトランジスタ１１のチャネルを構成する不純物がシリコン基板１にイオン注入され、不純物拡散領域６が形成される。本実施形態では、Ｐ型の不純物であるボロンイオンを、３０ｋｅＶの注入エネルギで、注入ドーズ量を１．０×１０12ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入することにより、不純物拡散領域６を形成している。
【００３８】
この後、図３（ｅ）に示すように、フォトリソグラフィ技術によりシリコン基板１上に、不純物拡散領域１５の形成領域に開口を有するレジストパターン４１が形成される。このとき、レジストパターン４１の開口は、平面視において不純物領域６の内部に形成される（図１の不純物拡散領域１５を参照）。このとき、レジストパターン４１の開口部の内縁と不純物拡散領域６の外縁（ＬＯＣＯＳ酸化膜４端）との間隔は、当該レジストパターン４１を形成するための露光において、予測されるパターン形成誤差量よりも大きいことが好ましい。これにより、レジストパターン４１を形成する露光の際に、位置ずれが生じた場合であっても、チャネルストップ領域７の実効長が短縮されることを確実に防止することができる。このため、チャネルストップ領域７のサイズを寸法マージンを考慮して設計する必要がなく、チップサイズを従来に比べて小さくすることができる。
【００３９】
上記レジストパターン４１をマスクとしてリン等のＮ型の不純物がシリコン基板１にイオン注入され、不純物拡散領域１５が形成される。本実施形態では、リンイオンを、８０ｋｅＶの注入エネルギで、注入ドーズ量を４．０×１０13ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入し、不純物拡散領域１５を形成している。
【００４０】
アッシング処理や有機洗浄によりレジストパターン４１が除去された後、図３（ｆ）に示すように、シリコン基板１上にポリシリコン膜が成膜され、当該ポリシリコン膜にフォトリソグラフィ及びエッチングを行うことにより、ゲート電極３が形成される。そして、ゲート電極３が形成された後、ゲート電極３及びＬＯＣＯＳ酸化膜４をマスクとしたイオン注入により、Ｎ型の不純物がシリコン基板１に導入され、各トランジスタのソース領域及びドレイン領域（図示せず）が形成される。
【００４１】
以上の工程により、ＥＭＯＳトランジスタ１１とＤＭＯＳトランジスタ１２とが混在して配置されたトランジスタアレイが完成する。
【００４２】
以上説明したように、本実施形態によれば、ＤＭＯＳトランジスタの不純物拡散領域を形成する工程において、位置ずれが生じた場合であっても、当該不純物拡散領域を形成するために半導体層に導入される不純物が、チャネルストップ領域の実効長を短縮させることを抑制することができる。このため、チャネルストップ領域のサイズを寸法マージンを考慮して設計する必要がなく、チップサイズを小さくすることができる。
【００４３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置とその製造方法について、図面を参照しながら詳細に説明する。本実施形態は、本発明をＮ型のＥＭＯＳトランジスタとＮ型のＤＭＯＳトランジスタとが混在して配置されたトランジスタアレイに適用している。
【００４４】
図４は本実施形態の半導体装置の平面図であり、図５は、図４に示すＢ−Ｂ線における断面図である。また、図６は、本実施形態の半導体装置の製造工程を示す工程断面図である。なお、図６は、図５の断面図の一部を拡大して示している。また、図面において、上記従来の半導体装置と同一の構成を有する部位には同一の符号を付している。
【００４５】
本実施形態の半導体装置は、図５及び図６に示すように、ＤＭＯＳトランジスタ１２のチャネルを構成する不純物拡散領域２５（２５ａ〜２５ｄ）が、不純物拡散領域６に囲まれた領域に形成され、不純物拡散領域２５の上部にＬＯＣＯＳ酸化膜４が形成される。ここで、図５において、不純物拡散領域２５（例えば、２５ｂ）の外縁と、不純物拡散領域６（例えば、６ｃ）の外縁との間隔ｄ２は、当該トランジスタアレイの製造工程において予測されるパターン形成誤差量よりも大きく設定される。
【００４６】
本実施形態の半導体装置の製造工程では、まず、第１の実施形態と同様に、シリコン基板１上にシリコン酸化膜２が熱酸化法により形成され、当該シリコン酸化膜２上にシリコン窒化膜９がＣＶＤ法により形成される。そして、公知のフォトリソグラフィ及びエッチング技術を適用して、シリコン窒化膜９のパターンが形成される。本実施形態では、シリコン窒化膜９は、図６（ａ）に示すように、ＥＭＯＳトランジスタ１１の形成領域ではチャネルを構成する不純物拡散領域６の形成領域を被覆し、ＤＭＯＳトランジスタ１２の形成領域では不純物拡散領域２５両側部の幅ｄ２の不純物拡散領域６の形成領域を被覆している。
【００４７】
次に、図６（ｂ）に示すように、不純物拡散領域２５の形成領域を被覆するレジストパターン４２が公知のフォトリソグラフィ技術により形成される。そして、当該レジストパターン４２とシリコン窒化膜９とをマスクとして、Ｐ型の不純物がシリコン基板１にイオン注入され、チャンネルストップ領域７が形成される。本実施形態では、ＢＦ2イオンを、８０ｋｅＶの注入エネルギで、注入ドーズ量を４．０×１０13ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入し、チャネルストップ領域７を形成している。
【００４８】
続いて、レジストパターン４２が除去された後、図６（ｃ）に示すように、不純物拡散領域２５の形成領域に開口を有するとともに、少なくともチャネルストップ領域７を被覆するレジストパターン４３がフォトリソグラフィ技術により形成される。そして、当該レジストパターン４３とシリコン窒化膜９とをマスクとして、リン等のＮ型の不純物がシリコン基板１にイオン注入され、不純物拡散領域２５が形成される。本実施形態では、リンイオンを、８０ｋｅＶの注入エネルギで、注入ドーズ量を４．０×１０13ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入し、チャネルストップ領域７を形成している。なお、不純物拡散領域２５のイオン注入が完了すると、レジストパターン４３は、アッシング処理や有機洗浄により除去される。
【００４９】
次に、シリコン基板１に対して、水蒸気雰囲気中で、基板温度を１０００℃程度に上昇させる熱処理が６０〜１２０分間行われる。これにより、図６（ｄ）に示すように、シリコン窒化膜９に被覆されていない領域、すなわち、チャネルストップ領域７の上部、及び、不純物拡散領域２５の上部にＬＯＣＯＳ酸化膜４が形成される。
【００５０】
シリコン窒化膜９がエッチング除去された後、図６（ｅ）に示すように、ＬＯＣＯＳ酸化膜４をマスクとしてＥＭＯＳトランジスタ１１のチャネルを構成する不純物がシリコン基板１にイオン注入され、不純物拡散領域６が形成される。このとき、ＤＭＯＳトランジスタ１２の形成領域では、不純物拡散領域２５の両側に不純物拡散領域６が形成される。本実施形態では、Ｐ型の不純物であるボロンイオンを、３０ｋｅＶの注入エネルギで、注入ドーズ量を１．０×１０12ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入し、不純物拡散領域６を形成している。
【００５１】
この後、図６（ｆ）に示すように、シリコン基板１上にポリシリコン膜が成膜され、当該ポリシリコン膜にフォトリソグラフィ及びエッチングを行うことにより、ゲート電極３が形成される。そして、ゲート電極３が形成された後、ゲート電極３及びＬＯＣＯＳ酸化膜４をマスクとしたイオン注入により、Ｎ型の不純物がシリコン基板１に導入され、各トランジスタのソース領域及びドレイン領域（図示せず）が形成される。
【００５２】
以上の工程により、ＥＭＯＳトランジスタ１１とＤＭＯＳトランジスタ１２とが混在して配置されたトランジスタアレイが完成する。
【００５３】
以上説明したように、本実施形態によれば、不純物拡散領域２５が、チャネルストップ領域７と確実に分離して形成されるとともに、不純物拡散領域６は、チャネルストップ領域７と不純物拡散領域２５とに対して自己整合的に形成される。このため、不純物拡散領域２５を形成するためにシリコン基板１に導入される不純物が、チャネルストップ領域７の実効長を短縮させることがない。このため、チャネルストップ領域７のサイズを、寸法マージンを考慮して設計する必要がないため、従来に比べて、チップサイズを小さくすることができる。
【００５４】
また、本実施形態は、シリコン基板１上に、上述のＮチャネル型の電界効果トランジスタからなるトランジスタアレイ（以下、Ｎチャネルトランジスタアレイという。）と、Ｐチャネル型の電界効果トランジスタからなるトランジスタアレイ（以下、Ｐチャネルトランジスタアレイという。）とが混載される場合、特に好適である。
【００５５】
図７は、Ｎチャネルトランジスタアレイ５１とＰチャネルトランジスタアレイ５２とが混載される場合の製造工程を示す工程断面図である。なお、図面において、左方がＮチャネルトランジスタアレイ５１であり、右方がＰチャネルトランジスタアレイ５２である。また、以下では、Ｎチャネル型のＥＭＯＳトランジスタを１１ｎ、Ｎチャネル型のＤＭＯＳトランジスタを１２ｎとし、Ｐチャネル型のＥＭＯＳトランジスタを１１ｐ、Ｎチャネル型のＤＭＯＳトランジスタを１２ｐとする。
【００５６】
本事例の半導体装置の製造方法においても、まず、Ｐ型のシリコン基板１上にシリコン酸化膜２が熱酸化法等により形成され、当該シリコン酸化膜２上にシリコン窒化膜９がＣＶＤ法等により形成される。そして、公知のフォトリソグラフィ及びエッチング技術を適用して、シリコン窒化膜９のパターンが形成される。本実施形態では、Ｎチャネルトランジスタアレイ５１の形成領域のシリコン窒化膜９は、図７（ａ）に示すように、ＥＭＯＳトランジスタ１１ｎのチャネルを構成する不純物拡散領域６の形成領域を被覆し、ＤＭＯＳトランジスタ１２ｎの形成領域では不純物拡散領域２５両側部の幅ｄ２の不純物拡散領域６の形成領域を被覆している。また、Ｐチャネルトランジスタアレイ５２の形成領域のシリコン窒化膜９は、図７（ａ）に示すように、ＥＭＯＳトランジスタ１１ｐのチャネルを構成する不純物拡散領域３６の形成領域を被覆し、ＤＭＯＳトランジスタ１２ｐの形成領域では不純物拡散領域３５両側部の幅ｄ２の不純物拡散領域３６の形成領域を被覆している。
【００５７】
次に、図７（ｂ）に示すように、Ｎチャネルトランジスタアレイ５１のＤＭＯＳトランジスタ１２ｎのチャネルを構成する不純物拡散領域２５の形成領域と、Ｐチャネルトランジスタアレイ５２のチャネルストップ領域３７の形成領域とに開口を有し、少なくともＮチャネルトランジスタアレイ５１のチャネルストップ領域７の形成領域を被覆するレジストパターン４４がフォトリソグラフィ技術により形成される。そして、当該レジストパターン４４とシリコン窒化膜９とをマスクとして、リン等のＮ型の不純物がシリコン基板１にイオン注入され、Ｎチャネルトランジスタアレイ５１のＤＭＯＳトランジスタ１２ｎのチャネルを構成する不純物拡散領域２５、及び、Ｐチャネルトランジスタアレイ５２のチャンネルストップ領域３７が形成される。本事例では、リンイオンを、８０ｋｅＶの注入エネルギで、注入ドーズ量を４．０×１０13ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入している。
【００５８】
続いて、レジストパターン４４がアッシング処理や有機洗浄により除去された後、図７（ｃ）に示すように、Ｎチャネルトランジスタアレイ５１のチャネルストップ領域７の形成領域と、Ｐチャネルトランジスタアレイ５２のＤＭＯＳトランジスタ１２ｐのチャネルを構成する不純物拡散領域３５の形成領域とに開口を有し、少なくともＰチャネルトランジスタアレイ５２のチャネルストップ領域３７の形成領域を被覆するレジストパターン４５がフォトリソグラフィ技術により形成される。そして、当該レジストパターン４５とシリコン窒化膜９とをマスクとして、ボロン等のＰ型の不純物がシリコン基板１にイオン注入され、Ｎチャネルトランジスタアレイ５１のチャネルストップ領域７と、Ｐチャネルトランジスタアレイ５２のＤＭＯＳトランジスタ１２ｐのチャネルを構成する不純物拡散領域３５が形成される。本事例では、ＢＦ2イオンを、８０ｋｅＶの注入エネルギで、注入ドーズ量を４．０×１０13ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入している。
【００５９】
次に、レジストパターン４５が除去された後、シリコン基板１に対して、水蒸気雰囲気中で、基板温度を１０００℃程度に上昇させる熱処理が６０〜１２０分間行われる。これにより、図７（ｄ）に示すように、シリコン窒化膜９に被覆されていない領域、すなわち、Ｎチャネルトランジスタアレイ５１のチャネルストップ領域７、及び不純物拡散領域２５の上部、並びに、Ｐチャネルトランジスタアレイ５２のチャネルストップ領域３７、及び不純物拡散領域３５の上部にＬＯＣＯＳ酸化膜４が形成される。
【００６０】
続いて、図７（ｅ）に示すように、Ｐチャネルトランジスタアレイ５２の形成領域を被覆するレジストパターン４６が形成され、当該レジストパターン４６及びＬＯＣＯＳ酸化膜４をマスクとして、Ｎチャネルトランジスタアレイ５１のＥＭＯＳトランジスタ１１ｎのチャネルを構成する不純物がシリコン基板１にイオン注入され、Ｎチャネルトランジスタアレイ５１の不純物拡散領域６が形成される。このとき、ＤＭＯＳトランジスタ１２ｎの形成領域では、不純物拡散領域２５の両側に不純物拡散領域６が形成される。なお、本事例では、Ｐ型の不純物であるボロンイオンを、３０ｋｅＶの注入エネルギで、注入ドーズ量を１．０×１０12ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入し、不純物拡散領域６を形成している。
【００６１】
そして、レジストパターン４６が除去された後、図７（ｆ）に示すように、Ｎチャネルトランジスタアレイ５１の形成領域を被覆するレジストパターン４７が形成され、当該レジストパターン４７及びＬＯＣＯＳ酸化膜４をマスクとして、Ｐチャネルトランジスタアレイ５２のＥＭＯＳトランジスタ１１ｐのチャネルを構成する不純物がシリコン基板１にイオン注入され、Ｐチャネルトランジスタアレイ５２の不純物拡散領域３６が形成される。このとき、ＤＭＯＳトランジスタ１２ｐの形成領域では、不純物拡散領域３５の両側に不純物拡散領域３６が形成される。本事例では、ボロンイオンを、３０ｋｅＶの注入エネルギで、注入ドーズ量を３．０×１０12ａｔｏｍｓ／ｃｍ2としてシリコン基板１にイオン注入し、不純物拡散領域３６を形成している。
【００６２】
レジストパターン４７が除去された後、図７（ｇ）に示すように、シリコン基板１上にポリシリコン膜が成膜され、当該ポリシリコン膜にフォトリソグラフィ及びエッチングを行うことにより、各トランジスタアレイ５１、５２においてゲート電極３が形成される。なお、ゲート電極３が形成された後、Ｎチャネルトランジスタアレイ５１の領域とＰチャネルトランジスタアレイ５２の領域のそれぞれにおいて、ゲート電極３及びＬＯＣＯＳ酸化膜４をマスクとしてチャネルの導電型に応じた不純物をそれぞれイオン注入することにより、各トランジスタのソース領域及びドレイン領域が形成される。
【００６３】
以上の工程により、Ｎチャネルトランジスタアレイ５１とＰチャネルトランジスタアレイ５２とが混載された半導体装置が完成する。
【００６４】
以上説明したように、本実施形態によれば、Ｎチャネルトランジスタアレイ５１と、Ｐチャネルトランジスタアレイ５２とが混載された半導体装置において、一方導電型のチャネルストップ領域を形成する際に、同時に他方の導電型のＤＭＯＳトランジスタのチャネルを構成する不純物拡散領域を形成することができる。このため、従来に比べて、簡単な工程により、Ｎチャネルトランジスタアレイ５１と、Ｐチャネルトランジスタアレイ５２とが混載された半導体装置を形成することができる。すなわち、本実施形態では、上述したように、チップサイズを小型化することができることに加えて、工程数を削減するという効果を奏することができるのである。
【００６５】
以上説明したように、本発明によれば、異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置された半導体装置のレイアウト設計を行う際に、チャネルストップ領域のサイズに寸法マージンを設定する必要がないため、従来に比べてチップサイズを縮小することができる。この結果、低コストの半導体装置を提供することができる。
【００６６】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、主として、Ｎチャネル型トランジスタからなるトランジスタアレイについて説明したが、Ｐチャネル型トランジスタからなるトランジスタアレイ、あるいは、Ｎチャネル型トランジスタからなるトランジスタアレイと、Ｐチャネル型トランジスタからなるトランジスタアレイとが混載された半導体装置においても、同様の効果を得ることができる。
【００６７】
また、上記では、本発明を同一導電型のＥＭＯＳトランジスタとＤＭＯＳトランジスタが混在して配置されたトランジスタアレイに適用した事例について説明したが、本発明は、異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置されたいかなる半導体装置に対しても適用可能である。したがって、不純物拡散領域６はＮ型の不純物を導入することで形成されてもよい。
【００６８】
さらに、上記各実施の形態では、半導体層を有する基板として、シリコン基板を例示したが、本発明は、ＳＯＩ（Silicon On Insulator）基板等のように、表面に半導体層を有する全ての基板に対して適用可能であることはいうまでもない。
【００６９】
加えて、本発明の技術的思想を逸脱しない範囲において、上記説明した成膜及びエッチング等のプロセスは、他の等価なプロセスに置換することが可能である。
【産業上の利用可能性】
【００７０】
本発明は、異なる閾値電圧を有する同一導電型の電界効果トランジスタがアレイ状に混在して配置されたトランジスタアレイのチップサイズを縮小することが可能であり、半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態の半導体装置の平面図
【図２】本発明の第１の実施形態の半導体装置の断面図
【図３】本発明の第１の実施形態の半導体装置の製造工程を示す工程断面図
【図４】本発明の第２の実施形態の半導体装置の平面図
【図５】本発明の第２の実施形態の半導体装置の断面図
【図６】本発明の第２の実施形態の半導体装置の製造工程を示す工程断面図
【図７】本発明の第２の実施形態の半導体装置の変形例の製造工程を示す工程断面図
【図８】出力選択回路の回路図
【図９】従来の半導体装置の平面図
【図１０】従来の半導体装置の断面図
【図１１】従来の半導体装置の製造工程を示す工程断面図
【図１２】従来の半導体装置の不具合を示す断面図
【符号の説明】
【００７２】
１  シリコン基板
２  シリコン酸化膜
３  導電膜
４  ＬＯＣＯＳ酸化膜
５  ＤＭＯＳトランジスタ用不純物拡散領域
６  ＥＭＯＳトランジスタ用不純物拡散領域
７  チャンネルストップ領域
８  レジストパターン
９  シリコン窒化膜
１１  ＥＭＯＳトランジスタ
１２  ＤＭＯＳトランジスタ
１５  ＤＭＯＳトランジスタ用不純物拡散領域
２５  ＤＭＯＳトランジスタ用不純物拡散領域
３５  ＰチャネルＤＭＯＳトランジスタ用不純物拡散領域
３６  ＰチャネルＥＭＯＳトランジスタ用不純物拡散領域
３７  Ｐチャネルトランジスタ用チャネルストップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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