(57)【要約】  【課題】  流れる電流のピーク値を小さくすることができ、複数個を設けた場合であっても電源電圧が低下する虞のない駆動回路を提供し、この駆動回路を複数備える駆動装置を提供する。また、電流のピーク値が小さい駆動装置により圧電素子を駆動し、圧電素子に与えられる駆動電圧が低下することなく、所望の電圧を確実に圧電素子に印加することができるインクジェットヘッドを提供する。  【解決手段】  並列に接続されたＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と、並列に接続されたＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に直列に接続する。例えば、駆動電圧出力端子７１に接続された負荷にＶＤＤ２を与える場合に、まず、ＰＭＯＳトランジスタＰ１をオンし、その後、駆動電圧出力端子７１の電位を比較器６５、６６にて比較して、比較結果に応じてＰＭＯＳトランジスタＰ２、Ｐ３を順次オンしていく。【選択図】      図５
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【特許請求の範囲】
【請求項１】
第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子と、第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子とを備え、
前記出力端子に接続される負荷を前記第１の電位又は第２の電位にて選択的に駆動する駆動回路において、
一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子と、
一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子と、
前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、残りの第１スイッチング素子を順次オンする第１制御部と、
前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、残りの第２スイッチング素子を順次オンする第２制御部と
を備えることを特徴とする駆動回路。
【請求項２】
前記第１制御部は、前記出力端子の電位に応じて、残りの第１スイッチング素子をオンするようにしてあり、
前記第２制御部は、前記出力端子の電位に応じて、残りの第２スイッチング素子をオンするようにしてある請求項１に記載の駆動回路。
【請求項３】
前記第１端子及び前記第２端子の間の電圧を分圧する分圧部を備え、
前記第１制御部は、
前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、
該比較器の比較結果に応じて第１スイッチング素子をオンするようにしてあり、
前記第２制御部は、
前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、
該比較器の比較結果に応じて第２スイッチング素子をオンするようにしてある請求項１又は請求項２に記載の駆動回路。
【請求項４】
前記分圧部は、前記第１端子及び前記第２端子の間の電圧を複数に分圧しており、
前記第１制御部は、
比較器を複数有し、
複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、
複数の前記比較器の比較結果に応じて複数の第１スイッチング素子をそれぞれオンするようにしてあり、
前記第２制御部は、
比較器を複数有し、
複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、
複数の前記比較器の比較結果に応じて複数の第２スイッチング素子をそれぞれオンするようにしてある請求項３に記載の駆動回路。
【請求項５】
前記第１制御部は、時間的な遅れをもって、残りの第１スイッチング素子を順次オンするようにしてあり、
前記第２制御部は、時間的な遅れをもって、残りの第２スイッチング素子を順次オンするようにしてある請求項１に記載の駆動回路。
【請求項６】
請求項１乃至請求項５のいずれか１つに記載の駆動回路を複数と、
各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路と
を備えることを特徴とする駆動装置。
【請求項７】
請求項１乃至請求項５のいずれか１つに記載の駆動回路と、
前記第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子、前記第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子、一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子、並びに一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子を有し、前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第１制御部により残りの第１スイッチング素子がオンされるようにしてあり、前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第２制御部により残りの第２スイッチング素子がオンされるようにしてある複数の駆動回路と、
各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路と
を備えることを特徴とする駆動装置。
【請求項８】
第１スイッチング素子がオンしている状態から第２スイッチング素子がオンしている状態へ移行する場合、及び第２スイッチング素子がオンしている状態から第１スイッチング素子がオンしている状態へ移行する場合に、全てのスイッチング素子をオフした後で状態の移行を行うようにしてある請求項６又は請求項７に記載の駆動装置。
【請求項９】
請求項６乃至請求項８のいずれか１つに記載の駆動装置と、
該駆動装置の駆動回路の出力端子に接続され、負荷として駆動される圧電素子と
を備え、
該圧電素子が発する圧力によりインクを吐出するようにしてあることを特徴とするインクジェットヘッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電素子などの容量性負荷を駆動する駆動回路、特にインクジェットプリンタにてインクを吐出するための圧力を発生する圧電素子を駆動する駆動回路に関し、また駆動回路を複数備える駆動装置に関する。更には、この駆動装置を備えるインクジェットヘッドに関する。
【背景技術】
【０００２】
インクジェットプリンタにおいては、シアン、マゼンタ、イエロー及びブラック等の複数のインクカートリッジを用いてカラー印刷が行われており、複数のインクカートリッジから供給されるインクは、インクジェットヘッドに形成された複数の吐出口から、圧電素子が発する圧力によって噴出するようにしてある。
【０００３】
圧電素子は、複数のインクの吐出口に対応して、駆動電圧を印加するための複数の個別端子を有しており、駆動用のＩＣから各個別端子へ駆動電圧が与えられる。駆動用のＩＣには圧電素子の個別端子の数と同数の駆動回路が備えてあり、従来の駆動回路は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタという）及びＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）を各１つずつ直列に接続したＣＭＯＳインバータ型の回路であった。
【０００４】
しかし、近年においては、印刷の品質を向上させるために、インクを吐出する吐出口の数が増加しており、これに対応して駆動用のＩＣに備えられる駆動回路の数が増加している。多くの駆動回路が同時に動作する場合、動作に伴って流れる電流のピーク値が大きく、これにより電源電圧の低下が発生し、回路の誤動作又はラッチアップ等が発生する虞があり、電源電圧が低下しないように電源の配線を太くする必要があるため、駆動用のＩＣが大型化するという問題がある。
【０００５】
特許文献１においては、しきい値がそれぞれに異なる複数のＰＭＯＳトランジスタを並列に接続し、しきい値がそれぞれに異なる複数のＮＭＯＳトランジスタを並列に接続し、並列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを電源電位及び接地電位の間に直列に接続したＣＭＯＳインバータ回路が提案されている。複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値を異なるものとすることで、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオンするタイミングをずらし、電流のピーク値を小さくすることができる。
【０００６】
また、特許文献２においては、並列に接続された複数のＭＯＳトランジスタの各ゲート電極に、時間差をつけたゲート信号を与えて、オンするＭＯＳトランジスタを次第に増加させることで、電流のピーク値を小さくすることができるＭＯＳ半導体装置が提案されている。時間差をつけたゲート信号は、シフトレジスタを利用した回路、又は抵抗及び容量の時定数による遅延を利用した回路から出力する。
【特許文献１】特開平５−１１０４１９号公報
【特許文献２】特開平８−３２０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載のＣＭＯＳインバータ回路は、しきい値の異なる複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが必要であるため、製造工程が複雑化するという問題がある。また、トランジスタのしきい値は製造上のバラツキが発生しやすいため、しきい値のバラツキにより所望の性能が得られない虞がある。
【０００８】
また、特許文献２に記載のＭＯＳ半導体装置は、複数のＭＯＳトランジスタをオンするためのゲート信号を、シフトレジスタを用いた回路又は時定数を利用した回路により出力するため、電源電圧値又は温度等の動作条件に対して、常に最適なタイミングで複数のＭＯＳトランジスタをオンできるものではない。
【０００９】
インクジェットプリンタにおいては、インクジェットヘッドの温度に応じて駆動回路が出力する駆動電圧の電圧値を変更することがあり、駆動電圧の電圧値が変わった場合には、駆動電圧の立ち上がり時間及び立ち下がり時間等が変化するため、複数のトランジスタをオンするタイミングは、駆動電圧に応じた最適なタイミングであることが望まれる。
【００１０】
本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、並列に接続されたスイッチング素子を順次オンしていく構成とすることにより、流れる電流のピーク値を小さくすることができ、複数個を設けた場合であっても電源電圧が低下する虞のない駆動回路を提供することにある。
【００１１】
また本発明の他の目的とするところは、出力端子の電位に応じて、並列に接続されたスイッチング素子を順次オンしていく構成とすることにより、出力電圧の立ち上がり及び立ち下がりに応じた最適なタイミングで、スイッチング素子をオンすることができる駆動回路を提供することにある。
【００１２】
また本発明の他の目的とするところは、駆動電圧の供給源の電圧を分圧した分圧点の電位と出力端子の電位とを比較器を用いて比較し、比較結果に応じて複数のスイッチング素子をオンする構成とすることにより、出力端子から出力される駆動電圧の電圧値を変更する場合に、最適なタイミングでスイッチング素子をオンすることができ、流れる電流のピーク値を小さくできる駆動回路を提供することにある。
【００１３】
また本発明の他の目的とするところは、駆動電圧の供給源の電圧を複数に分圧し、複数の分圧点の電位と出力端子の電位とを複数の比較器を用いて比較し、複数のスイッチング素子をそれぞれ順次オンする構成とすることにより、流れる電流を複数のスイッチング素子に分散でき、電流のピーク値をより小さくできる駆動回路を提供することにある。
【００１４】
また本発明の他の目的とするところは、並列に接続された複数のスイッチング素子を、例えばタイマ又はＲＣの時定数等による時間的な遅れをもってオンしていくことにより、予め定められたタイミングで確実に複数のスイッチング素子を順次オンすることができる駆動回路を提供することにある。
【００１５】
また本発明の他の目的とするところは、複数のスイッチング素子を順次オンする制御部を有する駆動回路を複数備え、信号生成回路からの制御信号に応じて動作させる構成とすることにより、各駆動回路の電流ピーク値を確実に小さくすることができ、全体の電流ピーク値を小さくできる駆動装置を提供することにある。
【００１６】
また本発明の他の目的とするところは、スイッチング素子を順次オンするための制御部を有する駆動回路を備え、制御部を有しないその他の複数の駆動回路にそれぞれ制御部からの制御信号を与えて、その他の駆動回路のスイッチング素子をオンする構成とすることにより、複数の駆動回路全てが制御部を備える場合と比較して、回路規模を小さくすることができる駆動装置を提供することにある。
【００１７】
また本発明の他の目的とするところは、駆動電圧供給側のスイッチング素子がオンし、駆動電圧が出力されている状態から、接地電位側のスイッチがオンし、出力端子が接地電位である状態へ移行する場合、又はこの逆の場合に、全てのスイッチング素子をオフした後で、状態の移行を行う構成とすることにより、駆動電圧供給側及び接地電位側の両スイッチング素子がオンして、駆動電圧の供給源から接地電位へ貫通電流が流れることがない駆動装置を提供することにある。
【００１８】
また本発明の他の目的とするところは、電流のピーク値が小さい駆動装置により圧電素子を駆動し、駆動電圧に応じて圧電素子が発生する圧力によりインクを吐出する構成とすることにより、圧電素子に与えられる駆動電圧が低下することなく、所望の電圧を確実に圧電素子に印加することができるインクジェットヘッドを提供することにある。
【課題を解決するための手段】
【００１９】
第１発明に係る駆動回路は、第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子と、第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子とを備え、前記出力端子に接続される負荷を前記第１の電位又は第２の電位にて選択的に駆動する駆動回路において、一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子と、一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子と、前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、残りの第１スイッチング素子を順次オンする第１制御部と、前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、残りの第２スイッチング素子を順次オンする第２制御部とを備えることを特徴とする。
【００２０】
本発明においては、並列に接続された第１スイッチング素子と、並列に接続された第２スイッチング素子を、第１の電位に接続される第１端子及び第２の電位に接続される第２端子の間に直列に接続しておく。例えば、出力端子に接続された負荷に第１の電位を与える場合に、複数の第１スイッチング素子をタイミングをずらして順次オンしていく。流れる電流が複数の第１スイッチング素子に分散され、複数の第１スイッチング素子をオンするタイミングが異なるため、電流のピーク値が小さくなる。出力端子に接続された負荷に第２の電位を与える場合も同様にして、電流のピーク値を小さくできる。
【００２１】
第２発明に係る駆動回路は、前記第１制御部が、前記出力端子の電位に応じて、残りの第１スイッチング素子をオンするようにしてあり、前記第２制御部は、前記出力端子の電位に応じて、残りの第２スイッチング素子をオンするようにしてあることを特徴とする。
【００２２】
本発明においては、例えば、出力端子に接続された負荷に第１の電位を与える場合に、まず、いくつかの第１スイッチング素子をオンして、負荷を第１の電位に接続し、その後、出力端子の電位の変化に応じて残りの第１スイッチング素子を順次オンしていく。第１の電位の立ち上がり速度に応じて最適なタイミングで複数の第１スイッチング素子をオンでき、流れる電流が複数の第１スイッチング素子に分散され、電流のピーク値が小さくなる。出力端子に接続された負荷に第２の電位を与える場合も同様にして、電流のピーク値を小さくできる。
【００２３】
第３発明に係る駆動回路は、前記第１端子及び前記第２端子の間の電圧を分圧する分圧部を備え、前記第１制御部は、前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、該比較器の比較結果に応じて第１スイッチング素子をオンするようにしてあり、前記第２制御部は、前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、該比較器の比較結果に応じて第２スイッチング素子をオンするようにしてあることを特徴とする。
【００２４】
本発明においては、第１端子及び第２端子の間の電圧を分圧し、分圧点の電位と出力端子の電位とを比較器を用いて比較し、比較結果に応じてスイッチング素子をオンする。分圧比でスイッチング素子をオンするタイミングが決まるため、動作条件に応じて第１の電位又は第２の電位を変化させる場合であっても、最適なタイミングでスイッチング素子をオンすることができる。
【００２５】
第４発明に係る駆動回路は、前記分圧部が、前記第１端子及び前記第２端子の間の電圧を複数に分圧しており、前記第１制御部は、比較器を複数有し、複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、複数の前記比較器の比較結果に応じて複数の第１スイッチング素子をそれぞれオンするようにしてあり、前記第２制御部は、比較器を複数有し、複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、複数の前記比較器の比較結果に応じて複数の第２スイッチング素子をそれぞれオンするようにしてあることを特徴とする。
【００２６】
本発明においては、第１端子及び第２端子の間の電圧を複数に分圧し、複数の分圧点の電位と出力端子の電位とを複数の比較器を用いて比較し、それぞれの比較結果に応じて複数のスイッチング素子を順次オンしていく。スイッチング素子を流れる電流が分散され、それぞれが別のタイミングで流れるため、電流のピーク値が小さくなる。
【００２７】
第５発明に係る駆動回路は、前記第１制御部が、時間的な遅れをもって、残りの第１スイッチング素子を順次オンするようにしてあり、前記第２制御部は、時間的な遅れをもって、残りの第２スイッチング素子を順次オンするようにしてあることを特徴とする。
【００２８】
本発明においては、複数のスイッチング素子を、例えばタイマ又はＲＣの時定数等による時間的な遅れをもってオンしていく。タイマ又はＲＣ等により予め定められたタイミングで複数のスイッチング素子が順次オンしていき、各スイッチング素子に流れる電流のピークが確実に分散される。
【００２９】
第６発明に係る駆動装置は、上述の発明に係る駆動回路を複数と、各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路とを備えることを特徴とする。
【００３０】
本発明においては、スイッチング素子を順次オンさせる複数の駆動回路を、信号生成回路からの制御信号に応じて動作させる。各駆動回路が制御部を有しており、各出力端子の電位に応じて動作するため、ピーク電流を確実に小さくすることができる。
【００３１】
第７発明に係る駆動装置は、上述の発明に係る駆動回路と、前記第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子、前記第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子、一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子、並びに一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子を有し、前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第１制御部により残りの第１スイッチング素子がオンされるようにしてあり、前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第２制御部により残りの第２スイッチング素子がオンされるようにしてある複数の駆動回路と、各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路とを備えることを特徴とする。
【００３２】
本発明においては、スイッチング素子を順次オンさせるための制御部を有する駆動回路と、制御部を有しない複数の駆動回路とで駆動装置を構成し、制御部を有する駆動回路から制御部を有しない駆動回路へ制御信号を与えて、それぞれのスイッチング素子をオンする。複数の駆動回路の特性はほぼ同じであるため、それぞれに制御部を備えない構成であっても、適切なタイミングでスイッチング素子をオンすることができる。このため、複数の駆動回路全てが制御部を備える場合と比較して、回路規模を小さくできる。
【００３３】
第８発明に係る駆動装置は、第１スイッチング素子がオンしている状態から第２スイッチング素子がオンしている状態へ移行する場合、及び第２スイッチング素子がオンしている状態から第１スイッチング素子がオンしている状態へ移行する場合に、全てのスイッチング素子をオフした後で状態の移行を行うようにしてあることを特徴とする。
【００３４】
本発明においては、第１スイッチング素子がオンしている状態から、第２スイッチング素子をオンする場合、まず第１スイッチング素子をオフして、第１スイッチング素子及び第２スイッチング素子が両方ともオフしている状態とし、その後に第２スイッチング素子をオンする。これにより第１スイッチング素子及び第２スイッチング素子が同時にオンすることがないため、貫通電流が流れない。第２スイッチング素子がオンしている状態から、第１スイッチング素子をオンする場合も同様である。
【００３５】
第９発明に係るインクジェットヘッドは、上述の発明に係る駆動装置と、該駆動装置の駆動回路の出力端子に接続され、負荷として駆動される圧電素子とを備え、該圧電素子が発する圧力によりインクを吐出するようにしてあることを特徴とする。
【００３６】
本発明においては、電流のピーク値が小さい駆動装置により圧電素子を駆動する構成とする。駆動装置の電流のピーク値が小さいため、圧電素子に与える駆動電圧を低下させることなく確実に所望の電圧値で供給することができる。
【発明の効果】
【００３７】
第１発明による場合は、並列に接続されたスイッチング素子をタイミングをずらして順次オンしていく構成とすることにより、流れる電流のピーク値を小さくすることができるため、複数の負荷を駆動するために複数の駆動回路を動作させる場合であっても、全体の電流のピーク値を小さくでき、電源電圧の低下が起こらず、回路の誤動作及びラッチアップ等が発生しない。この駆動回路をインクジェットヘッドの圧電素子を駆動するために用いた場合、より多くの駆動回路を設けることができるため、より多くのインク吐出口を設けることができ、高品質な印刷を行うことができる。
【００３８】
第２発明による場合は、出力端子の電位に応じて、並列に接続されたスイッチング素子を順次オンしていく構成とすることにより、出力電圧の立ち上がり及び立ち下がりの速度に応じて最適なタイミングで、複数のスイッチング素子を順次オンすることができる。
【００３９】
第３発明による場合は、駆動電圧の供給源の電圧を分圧した分圧点の電位と出力端子の電位とを比較器を用いて比較し、比較結果に応じて複数のスイッチング素子をオンする構成とすることにより、分圧比でスイッチング素子をオンするタイミングが決まるため、駆動電圧を動作条件に応じて変更する場合であっても、駆動電圧の立ち上がり速度及び立ち下がり速度の変化に応じて最適なタイミングでスイッチング素子をオンすることができる。
【００４０】
第４発明による場合は、駆動電圧の供給源の電圧を複数に分圧し、複数の分圧点の電位と出力端子の電位とを複数の比較器を用いて比較し、複数のスイッチング素子をそれぞれ順次オンする構成とすることにより、流れる電流が複数のスイッチング素子に分散され、それぞれが別のタイミングで流れるため、電流のピーク値をより小さくでき、より多くの駆動回路を同時に動作させる場合であっても、電源電圧が低下して回路の誤動作及びラッチアップ等が発生する虞をなくすことができる。
【００４１】
第５発明による場合は、並列に接続された複数のスイッチング素子を、例えばタイマ又はＲＣの時定数等による時間的な遅れをもってオンしていくことにより、予め定められたタイミングで確実に複数のスイッチング素子を順次オンすることができるため、各スイッチング素子に流れる電流のピークを確実に分散させることができ、全体の電流のピーク値を小さくできる。
【００４２】
第６発明による場合は、複数のスイッチング素子を順次オンする制御部を有する駆動回路を複数備え、信号生成回路からの制御信号に応じて動作させる構成とすることにより、それぞれが最適なタイミングでスイッチング素子をオンできるため、電流のピーク値を確実に小さくでき、電源電圧の低下が起こらず、回路の誤動作及びラッチアップ等が発生しない。また、駆動回路が制御部を有する構成であるため、信号生成回路には変更を加える必要がなく、駆動装置の設計期間を短縮できる。
【００４３】
第７発明による場合は、スイッチング素子を順次オンするための制御部を有する駆動回路を備え、制御部を有しないその他の複数の駆動回路にそれぞれ制御部からの制御信号を与えて、その他の駆動回路のスイッチング素子をオンする構成とすることにより、複数の駆動回路全てが制御部を備える場合と比較して、回路規模を小さくすることができるため、スイッチング素子をタイミングをずらして順次オンする機能を設けることによる駆動装置のコスト増を抑えることができる。
【００４４】
第８発明による場合は、駆動電圧供給側のスイッチング素子がオンし、駆動電圧が出力されている状態から、接地電位側のスイッチがオンし、出力端子が接地電位である状態へ移行する場合、又はこの逆の場合に、全てのスイッチング素子をオフした後で、状態の移行を行う構成とすることにより、駆動電圧供給側及び接地電位側の両スイッチング素子が同時にオンすることがないため、駆動電圧の供給源から接地電位へ貫通電流が流れることを確実に防止することができる。
【００４５】
第９発明による場合は、電流のピーク値が小さい駆動装置により圧電素子を駆動し、駆動電圧に応じて圧電素子が発生する圧力によりインクを吐出する構成とすることにより、電源電圧が低下して、圧電素子に与えられる駆動電圧が低下することなく、また、回路が誤動作することなく、所望の電圧値を所望のタイミングで確実に圧電素子に印加することができるため、多くのインク吐出口から確実にインクの吐出を行うことができ、高品質な印刷を行うことができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。
（実施の形態１）
図１は、本発明に係るインクジェットヘッドの構成を示す分解斜視図である。図において３は略長方形の板状をなす流路ユニットであり、複数のインクの吐出口が形成された樹脂製のノズルプレートの上に、それぞれに異なる形状の貫通孔が形成された複数の金属プレートを積層したものである。複数の金属プレートの貫通孔が上下に連なることにより流路ユニット３内にはインク流路及びインク圧力室等をなす空間が形成されており、インク流路はシアン、マゼンタ、イエロー及びブラックの各色のインク毎に設けられ、また、インク圧力室は流路ユニット３の上側に各吐出口毎に設けられている。流路ユニット３の上面には、長手方向の一端側に、各インク流路へインクを供給するための４つのインク供給口３ａ、３ａ…が、流路ユニット３の短辺に沿って並設してあり、インク供給口３ａ、３ａ…から供給されたインクが、インク流路及びインク圧力室を通って、流路ユニット３の下面のインク吐出口から吐出されるようにしてある。
【００４７】
流路ユニット３の上面には、流路ユニット３のインク圧力室内のインクに吐出の圧力を与える圧電素子２が接着剤により接着してある。圧電素子２は、流路ユニット３より小さい略長方形の板状をなしており、インク供給口３ａ、３ａ…が設けられていない側の短辺寄りに、流路ユニット３の長手方向に沿って接着してある。圧電素子２は、例えばＰｂＴｉＯ3−ＰｂＺｒＯ3系のセラミック板を複数枚積層したものであり、各インク圧力室と対応する位置に選択的に駆動される活性部を有している。圧電素子２の上面には、各活性部を選択的に変位させて圧力を発生させる駆動電圧を印加するための複数の個別端子２ａ、２ａ…が複数の列をなして並設してあり、複数の個別端子２ａ、２ａ…の周囲を囲んで、接地電位に接続される複数の共通端子２ｂ、２ｂ…が設けてある。
【００４８】
圧電素子２の上面には、略長方形のフィルム状のフレキシブル配線基板１が半田を介して接続してあり、半田は、圧電素子２の個別端子２ａ、２ａ…及び共通端子２ｂ、２ｂ…と、フレキシブル配線基板１に設けられた複数の端子ランド（図示せず）とを接続する。フレキシブル配線基板１の短辺の長さは、圧電素子２の長辺の長さと略等しくしてあり、圧電素子２はフレキシブル配線基板１の一の短辺側に接続される。フレキシブル配線基板１の他の短辺側の縁部分には、インクジェットプリンタに搭載された主回路基板と電気的に接続するための複数の接続端子１ａ、１ａ…が、短辺に沿って設けてある。また、フレキシブル配線基板１の圧電素子２が接続される面の反対面には、圧電素子２が接続される部分と接続端子１ａ、１ａ…との間に、圧電素子２を駆動する駆動電圧を発生する駆動ＩＣ４が半田付けしてある。
【００４９】
駆動ＩＣ４は、圧電素子２の個別端子２ａ、２ａ…の数に対応して、複数の駆動回路を内部に備えており、各駆動回路から１５Ｖ〜３０Ｖ程度の駆動電圧がフレキシブル配線基板１に形成された配線を介して圧電素子２の各個別端子２ａ、２ａ…に与えられる。
【００５０】
図２は、本発明に係るインクジェットヘッドを搭載したインクジェットプリンタの構成を示すブロック図である。図において１０はインクジェットプリンタの主制御を行うＣＰＵであり、インクジェットプリンタはＣＰＵ１０を中心に構成されている。ＣＰＵ１０は、Ｉ／Ｆ（インタフェース）１４を介して外部のＰＣ（パーソナルコンピュータ）１００に接続され、ＰＣ１００からの印刷要求に応じて印刷処理を実行する。
【００５１】
ＣＰＵ１０には操作部１３が接続されており、操作部１３には図示しない電源ボタン、用紙サイズ選択ボタン、排紙ボタン及び種々のパラメータ設定ボタン等が設けられており、使用者の操作に応じてＣＰＵ１０へ処理要求又は設定変更要求を与えることができる。また、ＣＰＵ１０にはＲＯＭ１２及びＲＡＭ１１が接続されている。ＲＯＭ１２にはインクジェットプリンタを動作させるための制御プログラムが記憶してあり、インクジェットプリンタの電源投入後にＣＰＵ１０が制御プログラムを読み出して処理を開始する。ＲＡＭ１１は、ＰＣ１００からＩ／Ｆ１４を介して与えられる印刷データを一時的に記憶しておくため、及び印刷処理に必要な設定等の数値を一時的に記憶しておくため等に用いられる。
【００５２】
インクジェットプリンタは印刷用の用紙を搬送するローラ（図示せず）を回転させるための搬送モータ１９を備えており、搬送モータ１９は搬送モータ駆動回路１８により駆動される。搬送モータ駆動回路１８はＣＰＵ１０に接続されており、ＣＰＵ１０からの駆動信号に応じて搬送モータ１９を駆動するようにしてある。
【００５３】
インクジェットヘッド及びインクタンク（図示せず）を搭載し、用紙に対して水平に移動するキャリッジ（図示せず）をインクジェットプリンタは備えており、キャリッジを往復移動させながら用紙に印刷を行う。キャリッジを往復移動させるためのキャリッジモータ２１はキャリッジモータ駆動回路２０により駆動される。キャリッジモータ駆動回路２０はＣＰＵ１０に接続されており、ＣＰＵ１０からの駆動信号に応じてキャリッジモータ２１を駆動するようにしてある。
【００５４】
また、ＣＰＵ１０にはキャリッジ位置センサ１５及びペーパセンサ１６等の各種センサが接続されており、センサからの情報を用いて演算を行い、搬送モータ１９、キャリッジモータ２１及びインクジェットヘッド等を制御している。キャリッジ位置センサ１５は往復運動するキャリッジの位置を検知するものであり、ペーパセンサ１６は印刷用の用紙の先端を検知するものである。
【００５５】
印刷時にＣＰＵ１０は、インクジェットヘッドの圧電素子２を駆動するための駆動ＩＣ４へ印刷データをシリアル転送しており、印刷データと共に、印刷データと同期する転送クロック及びシリアル転送された印刷データを駆動ＩＣ４内に備えられたラッチ回路にラッチさせるためのラッチ信号を駆動ＩＣ４へ与えている。また、ＣＰＵ１０は、駆動ＩＣ４に圧電素子２を駆動してインクを吐出させる駆動タイミングを規定する第１駆動タイミング信号及び第２駆動タイミング信号を与えており、駆動ＩＣ４は与えられたタイミング信号に応じて１５Ｖ〜３０Ｖ程度の電圧を圧電素子２に与えるようにしてある。
【００５６】
図３は、本発明に係るインクジェットヘッドの駆動ＩＣ４の構成を示すブロック図である。駆動ＩＣ４は内部にシフトレジスタ３５と、ラッチ部３６と、複数の選択回路３７、３７…と、複数のレベルシフタ３８、３８…と、圧電素子２を駆動するための複数の駆動回路４０、４０…と、複数の駆動回路４０、４０…を制御する１つの駆動回路３９とを備えている。また、駆動ＩＣ４は、ＣＰＵ１０からの印刷データが入力される印刷データ入力端子３１、転送クロックが入力される転送クロック入力端子３２、ラッチ信号が入力されるラッチ信号入力端子３３、第１駆動タイミング信号が与えられる第１駆動タイミング入力端子３４ａ及び第２駆動タイミング信号が与えられる第２駆動タイミング入力端子３４ｂを備えている。また、この他に、ロジック回路の電源電圧として３Ｖ〜５Ｖ程度の電圧が入力されるＶＤＤ端子、駆動電圧用の１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子及び接地電位に接続されるＶＳＳ端子を備えているが、図示を省略する。
【００５７】
印刷データ入力端子３１から入力された印刷データ及び転送クロック入力端子３２から入力された転送クロックは、シフトレジスタ３５に与えられる。シフトレジスタ３５は、インクジェットヘッドの吐出口の数と同数のレジスタを直列に接続したものであり、一端から入力される印刷データを転送クロックに従って順次シフトしていく。各レジスタの出力はラッチ部３６に備えられた同数のラッチ回路に与えられており、ラッチ信号入力端子３３から入力されたラッチ信号により、シフトレジスタ３５から出力されるデータをラッチする。シフトレジスタ３５及びラッチ部３６は、所謂シリアル−パラレル変換回路をなしている。
【００５８】
ラッチ部３６の各ラッチ回路の出力は、複数の選択回路３７、３７…に選択信号として与えられる。ラッチ部３６から出力される選択信号は、ＣＰＵ１０からの印刷データに基づき、インクジェットヘッドの各吐出口からインクを吐出するか否かを決定するものであり、選択信号が”Ｈｉｇｈ”である場合は吐出口からインクが吐出され、”Ｌｏｗ”である場合はインクは吐出されない。
【００５９】
図４は、本発明に係る駆動ＩＣ４の選択回路３７の構成を示す回路図である。選択回路３７は、ラッチ部３６のラッチ回路からの出力である選択信号が入力される選択信号入力端子５１、ＣＰＵ１０から与えられる第１駆動タイミング信号が入力される第１駆動タイミング信号入力端子５２及び第２駆動タイミング信号が入力される第２駆動タイミング信号入力端子５３を備えている。
【００６０】
ＣＰＵ１０から与えられる第１駆動タイミング信号は、駆動回路３９及び駆動回路４０、４０…が１５Ｖ〜３０Ｖ程度の駆動電圧を出力するタイミングを規定しており、第１駆動タイミング信号が”Ｈｉｇｈ”である場合に、駆動電圧を出力する。第２駆動タイミング信号は、駆動回路３９及び駆動回路４０、４０…が０Ｖの接地電圧を出力するタイミングを規定しており、第２駆動タイミング信号が”Ｈｉｇｈ”である場合に、接地電圧を出力する。
【００６１】
つまり、第１駆動タイミング信号は、インク滴を噴出させるための圧電素子２の駆動の開始、第２駆動タイミング信号は、圧電素子２の駆動の停止をそれぞれ示し、インク滴の噴出周期ごとに繰り返し出力されている。なお、１つの矩形パルスの立ち上がり及び立ち下がりによって圧電素子２の駆動の開始及び停止をあらわす信号を、ＣＰＵ１０から出力し、その信号にもとづいて駆動ＩＣ４内の生成回路で第１駆動タイミング信号及び第２の駆動タイミング信号を生成するように構成することもできる。
【００６２】
選択回路３７は、選択信号に基づいて第１駆動タイミング信号及び第２駆動タイミング信号を駆動回路３９及び駆動回路４０、４０…へ与え、駆動回路３９及び駆動回路４０、４０…を動作させるか否かを決定する回路である。選択回路３７は、２入力のＮＡＮＤ素子５４及び２入力のＡＮＤ素子５５をそれぞれ１つずつ備えており、選択信号入力端子５１及び第１駆動タイミング信号入力端子５２はＮＡＮＤ素子５４の入力端子にそれぞれ接続され、ＮＡＮＤ素子５４の出力端子は選択回路３７の第１制御信号出力端子５６に接続されている。また、選択信号入力端子５１及び第２駆動タイミング信号入力端子５３はＡＮＤ素子５５の入力端子にそれぞれ接続され、ＡＮＤ素子５５の出力端子は選択回路３７の第２制御信号出力端子５７に接続されている。よって、選択回路３７は、選択信号に応じて、第１制御信号出力端子５６から第１駆動タイミング信号を反転した信号を第１制御信号として出力し、第２制御信号出力端子５７から第２駆動タイミング信号を第２制御信号として出力する。
【００６３】
なお、駆動ＩＣ４には、インクジェットヘッドのインクの吐出口の数、即ちシフトレジスタ３５のレジスタの数又はラッチ部のラッチ回路の数より１つ多く選択回路３７、３７…が備えてある。この１つの選択回路３７は、駆動回路３９に対応するものであり、選択信号入力端子５１には常に”Ｈｉｇｈ”が入力され、駆動回路３９が常に動作するようにしてある。
【００６４】
シフトレジスタ３５、ラッチ部３６及び選択回路３７、３７…は、３Ｖ〜５Ｖ程度の電源電圧ＶＤＤにより動作しており、駆動回路３９及び駆動回路４０、４０…は、１５Ｖ〜３０Ｖ程度の電源電圧ＶＤＤ２により動作しているため、選択回路３７、３７…の出力は、それぞれレベルシフタ３８、３８…を介して駆動回路３９及び駆動回路４０、４０…へ与えられている。レベルシフタ３８、３８…は、入力された信号の振幅を変換して出力する公知の回路であり、選択回路３７、３７…が出力する３Ｖ〜５Ｖ程度の振幅の第１制御信号及び第２制御信号を、１５Ｖ〜３０Ｖ程度の振幅に変換する。
【００６５】
図５は、本発明に係るインクジェットヘッドの駆動回路３９の構成を示す回路図である。駆動回路３９は、電源電圧ＶＤＤ２として１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子６１、接地電位ＶＳＳに接続されるＶＳＳ端子６４、レベルシフタ３８、３８…からの第１制御信号が入力される第１制御信号入力端子６２及び第２制御信号が入力される第２制御信号入力端子６３を備えている。
【００６６】
駆動回路３９は、スイッチング素子として６つのＭＯＳトランジスタを備え、並列に接続された３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と、並列に接続された３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３がＶＤＤ２端子６１側になるように直列に接続してあり、６つのトランジスタのドレインが駆動電圧を出力する駆動電圧出力端子７１に接続してある。駆動回路３９はＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３又はＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を選択的にオンして、駆動電圧出力端子７１にＶＤＤ２端子６１に接続された１５Ｖ〜３０Ｖ程度の電圧又はＶＳＳ端子６４に接続された０Ｖの電圧を出力するものである。
【００６７】
３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のうちの１つであるＰＭＯＳトランジスタＰ１のゲートは第１制御信号入力端子６２に接続してあり、３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のうちの１つであるＮＭＯＳトランジスタＮ１のゲートは第２制御信号入力端子６３に接続してある。
【００６８】
また、駆動回路３９は、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に直列に接続された３つの抵抗Ｒ１、Ｒ２、Ｒ３と、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に直列に接続された３つの抵抗Ｒ４、Ｒ５、Ｒ６とをそなえており、ＶＤＤ２及びＶＳＳの間の電圧を、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の段数に対応した段階に、それぞれ分圧する２つの分圧回路が形成してある。
【００６９】
また、駆動回路３９は、４つの比較器６５、６６、６７、６８を備えている。比較器６５は、駆動電圧出力端子７１の電位と、抵抗Ｒ２及び抵抗Ｒ３の間の電位（即ち、分圧回路の低い側の分圧点の電位）とが与えられ、また第１制御信号入力端子６２から入力される第１制御信号が与えられており、第１制御信号が”Ｌｏｗ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ２及び抵抗Ｒ３の間の電位とを比較し、駆動電圧出力端子７１の電位が高い場合に”Ｌｏｗ”を出力し、抵抗Ｒ２及び抵抗Ｒ３の間の電位が高い場合に”Ｈｉｇｈ”を出力する。第１制御信号が”Ｈｉｇｈ”の場合は、常に”Ｈｉｇｈ”を出力する。比較器６５の出力はＰＭＯＳトランジスタＰ２のゲートに接続してあり、比較器６５の比較結果に応じてＰＭＯＳトランジスタＰ２をオン／オフするようにしてある。
【００７０】
比較器６６は、駆動電圧出力端子７１の電位と、抵抗Ｒ１及び抵抗Ｒ２の間の電位（即ち、分圧回路の高い側の分圧点の電位）とが与えられ、また第１制御信号入力端子６２から入力される第１制御信号が与えられており、第１制御信号が”Ｌｏｗ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ１及び抵抗Ｒ２の間の電位とを比較し、駆動電圧出力端子７１の電位が高い場合に”Ｌｏｗ”を出力し、抵抗Ｒ１及び抵抗Ｒ２の間の電位が高い場合に”Ｈｉｇｈ”を出力する。第１制御信号が”Ｈｉｇｈ”の場合は、常に”Ｈｉｇｈ”を出力する。比較器６６の出力はＰＭＯＳトランジスタＰ３のゲートに接続してあり、比較器６６の比較結果に応じてＰＭＯＳトランジスタＰ３をオン／オフするようにしてある。
【００７１】
比較器６７は、駆動電圧出力端子７１の電位と、抵抗Ｒ４及び抵抗Ｒ５の間の電位（即ち、分圧回路の高い側の分圧点の電位）とが与えられ、また第２制御信号入力端子６３から入力される第２制御信号が与えられており、第２制御信号が”ｈｉｇｈ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ４及び抵抗Ｒ５の間の電位とを比較し、駆動電圧出力端子７１の電位が低い場合に”Ｈｉｇｈ”を出力し、抵抗Ｒ４及び抵抗Ｒ５の間の電位が低い場合に”Ｌｏｗ”を出力する。第２制御信号が”Ｌｏｗ”の場合は、常に”Ｌｏｗ”を出力する。比較器６７の出力はＮＭＯＳトランジスタＮ２のゲートに接続してあり、比較器６７の比較結果に応じてＮＭＯＳトランジスタＮ２をオン／オフするようにしてある。
【００７２】
比較器６８は、駆動電圧出力端子７１の電位と、抵抗Ｒ５及び抵抗Ｒ６の間の電位（即ち、分圧回路の低い側の分圧点の電位）とが与えられ、また第２制御信号入力端子６３から入力される第２制御信号が与えられており、第２制御信号が”Ｈｉｇｈ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ５及び抵抗Ｒ６の間の電位とを比較し、駆動電圧出力端子７１の電位が低い場合に”Ｈｉｇｈ”を出力し、抵抗Ｒ５及び抵抗Ｒ６の間の電位が低い場合に”Ｌｏｗ”を出力する。第２制御信号が”Ｌｏｗ”の場合は、常に”Ｌｏｗ”を出力する。比較器６８の出力はＮＭＯＳトランジスタＮ３のゲートに接続してあり、比較器６８の比較結果に応じてＮＭＯＳトランジスタＮ３をオン／オフするようにしてある。
【００７３】
比較器６５の出力は、第１ＰＭＯＳ制御信号出力端子６９に接続され、第１ＰＭＯＳ制御信号として出力するようにしてあり、比較器６６の出力は、第２ＰＭＯＳ制御信号出力端子７０に接続され、第２ＰＭＯＳ制御信号として出力するようにしてある。また、比較器６７の出力は、第１ＮＭＯＳ制御信号出力端子７２に接続され、第１ＮＭＯＳ制御信号として出力するようにしてあり、比較器６８の出力は、第２ＮＭＯＳ制御信号出力端子７３に接続され、第２ＮＭＯＳ制御信号として出力するようにしてある。
【００７４】
図６は、本発明に係る駆動回路３９の動作タイミングを示すタイミングチャートである。図６においては、上から順にＰＭＯＳトランジスタＰ１のゲート電圧（第１制御信号）、ＰＭＯＳトランジスタＰ２のゲート電圧（比較器６５の出力）、ＰＭＯＳトランジスタＰ３のゲート電圧（比較器６６の出力）、ＮＭＯＳトランジスタＮ１のゲート電圧（第２制御信号）、ＮＭＯＳトランジスタＮ２のゲート電圧（比較器６７の出力）、ＮＭＯＳトランジスタＮ３のゲート電圧（比較器６８の出力）、駆動電圧出力端子７１から出力される駆動電圧及び駆動電圧出力端子７１に接続された負荷へ流れる電流を図示しており、全トランジスタがオフし、駆動電圧が０Ｖの状態からの流れを図示している。また、抵抗Ｒ１〜Ｒ６の抵抗値が全て等しい場合である。
【００７５】
まず、１５Ｖ〜３０Ｖ程度の電圧を駆動電圧出力端子７１から出力する場合は、第１制御信号入力端子６２に”Ｌｏｗ”を入力する。ＰＭＯＳトランジスタＰ１のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ１はオンし、駆動電圧出力端子７１からＶＤＤ２が駆動電圧出力端子７１に接続された負荷に供給され始める。このとき、駆動電圧出力端子７１の電位がＶＤＤ２の１／３以上に上昇した場合、比較器６５の出力が”Ｈｉｇｈ”から”Ｌｏｗ”に変化し、ＰＭＯＳトランジスタＰ２のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ２がオンする。ＰＭＯＳトランジスタＰ２がオンすることで駆動電圧は更に上昇し、駆動電圧出力端子７１の電位がＶＤＤ２の２／３以上に上昇した場合、比較器６６の出力が”Ｈｉｇｈ”から”Ｌｏｗ”に変化し、ＰＭＯＳトランジスタＰ３のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ３がオンする。ＰＭＯＳトランジスタＰ３がオンして駆動電圧は更に上昇し、最終的にＶＤＤ２まで上昇する。
【００７６】
次いで、駆動電圧出力端子７１の電位をＶＳＳとする場合は、第１制御信号入力端子に”Ｈｉｇｈ”を入力する。これにより、比較器６５及び比較器６６の出力は共に”Ｈｉｇｈ”となるため、３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３はオフする。その後、一定の期間をおいて、第２制御信号入力端子６３に”Ｈｉｇｈ”を入力する。このとき、全ＭＯＳトランジスタがオフする期間を設けることで、ＶＤＤ２端子６１からＶＳＳ端子６４へ貫通電流が流れることを防いでいる。
【００７７】
第２制御信号入力端子６４に”Ｈｉｇｈ”が入力されると、ＮＭＯＳトランジスタＮ１のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ１はオンし、駆動電圧出力端子７１の電位が下降し始める。このとき、駆動電圧出力端子７１の電位がＶＤＤ２の２／３以下に下降した場合、比較器６７の出力が”Ｌｏｗ”から”Ｈｉｇｈ”に変化し、ＮＭＯＳトランジスタＮ２のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ２がオンする。ＮＭＯＳトランジスタＮ２がオンすることで駆動電圧出力端子７１の電位は更に下降し、駆動電圧出力端子７１の電位がＶＤＤ２の１／３以下に下降した場合、比較器６８の出力が”Ｌｏｗ”から”Ｈｉｇｈ”に変化し、ＮＭＯＳトランジスタＮ３のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ３がオンする。ＮＭＯＳトランジスタＮ３がオンして駆動電圧出力端子７１の電位は更に下降し、最終的にＶＳＳまで下降する。
【００７８】
このように、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を順次オンしていくことにより、駆動電圧出力端子７１に接続された負荷へ流れる電流のピーク値を、一斉にオンする場合（図６に破線で図示してある）と比較して、小さくすることができる。
【００７９】
なお、ＰＭＯＳトランジスタＰ２、Ｐ３及びＮＭＯＳトランジスタＮ２、Ｎ３のオン／オフを行う制御信号は、第１ＰＭＯＳ制御信号出力端子６９、第２ＰＭＯＳ制御信号出力端子７０、第１ＮＭＯＳ制御信号出力端子７２及び第２ＮＭＯＳ制御信号出力端子７３からそれぞれ出力され、駆動ＩＣ４に複数備えられた駆動回路４０、４０…にそれぞれ与えられ、各駆動回路４０、４０…を制御している。
【００８０】
図７は、本発明に係るインクジェットヘッドの駆動回路４０の構成を示す回路図である。駆動回路４０は、電源電圧ＶＤＤ２として１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子８３、接地電位ＶＳＳに接続されるＶＳＳ端子８６、レベルシフタ３８、３８…からの第１制御信号が入力される第１制御信号入力端子８４、第２制御信号が入力される第２制御信号入力端子８５、駆動回路３９が出力する第１ＰＭＯＳ制御信号が入力される第１ＰＭＯＳ制御信号入力端子８１、第２ＰＭＯＳ制御信号が入力される第２ＰＭＯＳ制御信号入力端子８２、第１ＮＭＯＳ制御信号が入力される第１ＮＭＯＳ制御信号入力端子８７及び第２ＮＭＯＳ制御信号が入力される第２ＮＭＯＳ制御信号入力端子８８を備えている。
【００８１】
駆動回路４０は、６つのＭＯＳトランジスタを備え、並列に接続された３つのＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６と、並列に接続された３つのＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６とを、ＶＤＤ２端子８３及びＶＳＳ端子８６の間に、ＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６がＶＤＤ２端子８３側になるように直列に接続してあり、６つのトランジスタのドレインが駆動電圧を出力する駆動電圧出力端子９３に接続してある。
【００８２】
ＰＭＯＳトランジスタＰ４のゲートは第１制御信号入力端子８４に接続してあり、ＮＭＯＳトランジスタＮ４のゲートは第２制御信号入力端子８５に接続してある。駆動回路４０は、２つの２入力のＯＲ素子８９、９０及び２つの２入力ＡＮＤ素子９１、９２を有しており、ＯＲ素子８９の入力は第１制御信号入力端子８４及び第１ＰＭＯＳ制御信号入力端子８１に接続され、出力はＰＭＯＳトランジスタＰ５のゲートに接続されている。また、ＯＲ素子９０の入力は第１制御信号入力端子８４及び第２ＰＭＯＳ制御信号入力端子８２に接続され、出力はＰＭＯＳトランジスタＰ６のゲートに接続されている。ＡＮＤ素子９１の入力は第２制御信号入力端子８５及び第１ＮＭＯＳ制御信号入力端子８７に接続され、出力はＮＭＯＳトランジスタＮ５のゲートに接続されている。また、ＡＮＤ素子９２の入力は第２制御信号入力端子８５及び第２ＮＭＯＳ制御信号入力端子８８に接続され、出力はＮＭＯＳトランジスタＮ６のゲートに接続されている。
【００８３】
これにより、ＰＭＯＳトランジスタＰ５、Ｐ６は、第１制御信号が”Ｌｏｗ”の場合に、第１ＰＭＯＳ制御信号及び第２ＰＭＯＳ制御信号に応じてオン／オフするようにしてあり、ＮＭＯＳトランジスタＮ５、Ｎ６は、第２制御信号が”Ｈｉｇｈ”の場合に、第１ＮＭＯＳ制御信号及び第２ＮＭＯＳ制御信号に応じてオン／オフするようにしてある。
【００８４】
駆動ＩＣ４は、インクジェットヘッドの吐出口の数と同じ数の駆動回路４０、４０…を備えており、駆動回路４０、４０…には、レベルシフタ３８、３８…から第１制御信号及び第２制御信号がそれぞれ与えられている。また、駆動ＩＣ４に１つ備えられた駆動回路３９が出力する第１ＰＭＯＳ制御信号、第２ＰＭＯＳ制御信号、第１ＮＭＯＳ制御信号及び第２ＮＭＯＳ制御信号が駆動回路４０、４０…にそれぞれ与えられている。また、駆動ＩＣ４は吐出口の数より１つ多い数の出力端子４１、４１…を備えており、駆動回路３９の駆動電圧出力端子７１及び駆動回路４０、４０…の駆動電圧出力端子９３、９３…に接続されている。
【００８５】
駆動ＩＣ４の出力端子４１、４１…のうち駆動回路４０、４０…の出力に対応するものは、圧電素子２の個別端子２ａ、２ａ…にそれぞれ接続され、圧電素子２を駆動してインクの吐出を行うようにしてある。出力端子４１、４１…のうち駆動回路３９の出力に対応するものは、図示しないダミーの負荷に接続され、インクの吐出は行わない。ダミーの負荷は、圧電素子２にダミーの個別電極を用意して接続する構成とし、全出力端子４１、４１…の負荷が略同等となるようにしてある。
【００８６】
駆動回路３９は、ダミーの負荷を常に駆動しており、駆動電圧の立ち上がり及び立ち下がりに応じて、駆動回路３９及び駆動回路４０、４０…内のＭＯＳトランジスタを順次オンするための制御信号を生成している。駆動回路４０、４０…は、駆動回路３９からの制御信号に従ってＭＯＳトランジスタを順次オンしながら圧電素子２を駆動しており、駆動回路３９と同様に電流のピーク値を小さくすることができる。よって、インクジェットヘッドの吐出口の数を増やした場合であっても、駆動ＩＣ４全体での電流ピーク値が小さく、電流が流れることにより電源電圧が低下する虞が少ないため、誤動作及びラッチアップ等が発生しにくい。
【００８７】
なお、本実施の形態においては、駆動回路３９及び駆動回路４０、４０…が、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを３つずつ備える構成を示したが、これに限るものではなく、２つ又は４つ以上備える構成であってもよく、また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを同数備えるのではなく、例えばＰＭＯＳトランジスタを５つ、ＮＭＯＳトランジスタを４つ備えるなどの他の構成としてもよい。この場合、比較器及び分圧回路の分圧数は適切な数を用意する。また、本実施の形態においては、分圧回路をなす抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４、Ｒ５、Ｒ６を全て同じ抵抗値としたが、これに限るものではなく、異なる抵抗値としてもよい。また、ダミーの負荷を駆動して他の駆動回路４０、４０…を制御する信号を生成する駆動回路３９を１つ備える構成を示したが、これに限るものではなく、２つ以上備える構成であってもよく、また、以下の変形例に示す構成であってもよい。
【００８８】
（変形例１）  図８は、本発明の実施の形態１の変形例１に係るインクジェットヘッドの駆動ＩＣ４の構成を示すブロック図である。変形例１の駆動ＩＣ４は、比較器及び分圧回路を有する駆動回路３９を、インクジェットヘッドの吐出口の数と同数備える構成であり、駆動回路３９により制御される駆動回路４０を備えていない。
【００８９】
駆動ＩＣ４は、選択回路３７、３７…及びレベルシフタ３８、３８をそれぞれインクの吐出口と同数備えており、各駆動回路３９、３９…に第１制御信号及び第２制御信号を与えている。駆動ＩＣ４の出力端子４１、４１…もまたインクの吐出口と同数であり、各駆動回路３９、３９…の駆動電圧出力端子７１、７１…に接続してある。また、圧電素子２にダミーの個別電極は備えていない。
【００９０】
以上の構成のインクジェットヘッドは、各駆動回路４０、４０…が各駆動電圧出力端子７１、７１…の電位に応じてＭＯＳトランジスタをオン／オフするため、より確実に駆動電圧の立ち上がり及び立ち下がりに応じた制御を行うことができる。
【００９１】
（実施の形態２）
図９は、本発明の実施の形態２に係るインクジェットヘッドの駆動ＩＣ４ａの構成を示すブロック図である。駆動ＩＣ４ａは、印刷データ入力端子３１、転送クロック入力端子３２、ラッチ信号入力端子３３、第１駆動タイミング信号入力端子３４ａ及び第２駆動タイミング信号入力端子３４ｂの他に、後述のタイマを動作させるためのタイマクロックを入力するタイマクロック入力端子４２を備えている。タイマクロックはインクジェットプリンタのＣＰＵから与えられるものであり、タイマクロック入力端子４２は、複数の駆動回路３９ａ、３９ａ…にそれぞれ接続してある。
【００９２】
駆動ＩＣ４ａは、選択回路３７、３７…、レベルシフタ３８、３８…及び駆動回路３９ａ、３９ａ…をそれぞれインクジェットヘッドの吐出口と同じ数備えており、各駆動回路３９ａ、３９ａ…は、選択回路３７、３７…及びレベルシフタ３８、３８…により第１制御信号及び第２制御信号が与えられている。
【００９３】
図１０は、本発明の実施の形態２に係るインクジェットヘッドの駆動回路３９ａの構成を示す回路図である。駆動回路３９ａは、電源電圧ＶＤＤ２として１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子６１、接地電位ＶＳＳに接続されるＶＳＳ端子６４、レベルシフタ３８、３８…からの第１制御信号が入力される第１制御信号入力端子６２、第２制御信号が入力される第２制御信号入力端子６３及びタイマクロックが入力されるタイマクロック入力端子７４を備えている。
【００９４】
駆動回路３９ａは、６つのＭＯＳトランジスタを備え、並列に接続された３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と、並列に接続された３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３がＶＤＤ２端子６１側になるように直列に接続してあり、６つのトランジスタのドレインが駆動電圧を出力する駆動電圧出力端子７１に接続してある。また、ＰＭＯＳトランジスタＰ１のゲートは第１制御信号入力端子６２に接続してあり、ＮＭＯＳトランジスタＮ１のゲートは第２制御信号入力端子６３に接続してある。
【００９５】
また、駆動回路３９ａは２つのタイマ７５、７６を備えている。タイマ７５、７６には、タイマクロック入力端子７４が接続され、タイマクロックが与えられており、タイマクロックに同期して動作する。タイマ７５は、第１制御信号入力端子６２から第１制御信号が与えられており、第１制御信号が”Ｌｏｗ”となったときにタイマのカウントをスタートし、一定時間遅らせて出力Ｑ１、Ｑ２から順次”Ｌｏｗ”を出力する。また、第１制御信号が”Ｈｉｇｈ”の場合は、タイマのカウントをリセットし、常に出力Ｑ１、Ｑ２から”Ｈｉｇｈ”を出力する。タイマ７６は、第２制御信号入力端子６３から第２制御信号が与えられており、第２制御信号が”Ｈｉｇｈ”となったときにタイマのカウントをスタートし、一定時間遅らせて出力Ｑ１、Ｑ２から順次”Ｈｉｇｈ”を出力する。第２制御信号が”Ｌｏｗ”の場合は、タイマのカウントをリセットし、常に出力Ｑ１、Ｑ２から”Ｌｏｗ”を出力する。
【００９６】
タイマ７５の出力Ｑ１はＰＭＯＳトランジスタＰ２のゲートに接続され、出力Ｑ２はＰＭＯＳトランジスタＰ３のゲートに接続されており、タイマ７５は第１制御信号に応じてＰＭＯＳトランジスタＰ２、Ｐ３を順次オンする。また、タイマ７６の出力Ｑ１はＮＭＯＳトランジスタＮ２のゲートに接続され、出力Ｑ２はＮＭＯＳトランジスタＮ３のゲートに接続されており、タイマ７６は第２制御信号に応じてＮＭＯＳトランジスタＮ２、Ｎ３を順次オンする。
【００９７】
図１１は、本発明の実施の形態２に係る駆動回路３９ａの動作タイミングを示すタイミングチャートである。図１１においては、上から順にタイマクロック、ＰＭＯＳトランジスタＰ１のゲート電圧（第１制御信号）、ＰＭＯＳトランジスタＰ２のゲート電圧（タイマ７５の出力Ｑ１）、ＰＭＯＳトランジスタＰ３のゲート電圧（タイマ７５の出力Ｑ２）、ＮＭＯＳトランジスタＮ１のゲート電圧（第２制御信号）、ＮＭＯＳトランジスタＮ２のゲート電圧（タイマ７６の出力Ｑ１）、ＮＭＯＳトランジスタＮ３のゲート電圧（タイマ７６の出力Ｑ２）、駆動電圧出力端子７１から出力される駆動電圧及び駆動電圧出力端子７１に接続された負荷へ流れる電流を図示しており、全トランジスタがオフし、駆動電圧が０Ｖの状態からの流れを図示している。
【００９８】
まず、１５Ｖ〜３０Ｖ程度の電圧を駆動電圧出力端子７１から出力する場合は、第１制御信号入力端子６２に”Ｌｏｗ”を入力する。ＰＭＯＳトランジスタＰ１のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ１はオンし、駆動電圧出力端子７１からＶＤＤ２が駆動電圧出力端子７１に接続された負荷に供給され始める。このとき、タイマ７５のカウントがスタートし、一定時間が経過した後（図１１においてはタイマクロックが２つ分）、出力Ｑ１に”Ｌｏｗ”が出力されて、ＰＭＯＳトランジスタＰ２がオンする。更に一定時間が経過した後、出力Ｑ２に”Ｌｏｗ”が出力されて、ＰＭＯＳトランジスタＰ３がオンする。
【００９９】
次いで、駆動電圧出力端子７１の電位をＶＳＳとする場合は、第１制御信号入力端子に”Ｈｉｇｈ”を入力する。これにより、タイマ７５の出力Ｑ１、Ｑ２は共に”Ｈｉｇｈ”となるため、３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３はオフする。その後、一定の期間をおいて、第２制御信号入力端子６３に”Ｈｉｇｈ”を入力する。このとき、全ＭＯＳトランジスタがオフする期間を設けることで、ＶＤＤ２端子６１からＶＳＳ端子６４へ貫通電流が流れることを防いでいる。
【０１００】
第２制御信号入力端子６４に”Ｈｉｇｈ”が入力されると、ＮＭＯＳトランジスタＮ１のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ１はオンし、駆動電圧出力端子７１の電位が下降し始める。このとき、タイマ７６のカウントがスタートし、一定時間が経過した後、出力Ｑ１に”Ｈｉｇｈ”が出力されて、ＮＭＯＳトランジスタＮ２がオンする。更に一定時間が経過した後、出力Ｑ２に”Ｈｉｇｈ”が出力されて、ＮＭＯＳトランジスタＮ３がオンする。
【０１０１】
このように、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を順次オンしていくことにより、駆動電圧出力端子７１に接続された負荷へ流れる電流のピーク値を小さくすることができる。
【０１０２】
なお、実施の形態２においては、駆動ＩＣ４ａにタイマ７５、７６を有する駆動回路３９ａ、３９ａ…を複数備える構成を示したがこれに限らず、駆動ＩＣ４ａにタイマ７５、７６をそれぞれ１つずつ備えて、全駆動回路３９ａ、３９ａ…がタイマ７５、７６を兼用する構成としてもよい。この場合は、実施の形態１の駆動回路４０を複数備えて、第１ＰＭＯＳ制御信号入力端子８１にタイマ７５の出力Ｑ１を接続し、第２ＰＭＯＳ制御信号入力端子８２にタイマ７５の出力Ｑ２を接続し、第１ＮＭＯＳ制御信号入力端子８７にタイマ７６の出力Ｑ１を接続し、第２ＮＭＯＳ制御信号入力端子８８にタイマ７６の出力Ｑ２を接続すればよい。また、駆動回路３９ａ内にタイマ７５、７６を備える構成を示したが、これに限らず、比較器３７又はレベルシフタ３８内に備える構成としてもよい。また、タイマ７５、７６により時間を規定する構成を示したが、これに限るものではなく、例えば抵抗及び容量による時定数にて制御信号の出力時間を規定する構成であってもよい。
【０１０３】
実施の形態２に係るインクジェットヘッドのその他の構成は、実施の形態１に係るインクジェットヘッドの構成と同様であるため、対応する箇所には同じ符号を付して詳細な説明を省略する。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係るインクジェットヘッドの構成を示す分解斜視図である。
【図２】本発明に係るインクジェットヘッドを搭載したインクジェットプリンタの構成を示すブロック図である。
【図３】本発明に係るインクジェットヘッドの駆動ＩＣの構成を示すブロック図である。
【図４】本発明に係る駆動ＩＣの選択回路の構成を示す回路図である。
【図５】本発明に係るインクジェットヘッドの駆動回路の構成を示す回路図である。
【図６】本発明に係る駆動回路の動作タイミングを示すタイミングチャートである。
【図７】本発明に係るインクジェットヘッドの駆動回路の構成を示す回路図である。
【図８】本発明の実施の形態１の変形例１に係るインクジェットヘッドの駆動ＩＣの構成を示すブロック図である。
【図９】本発明の実施の形態２に係るインクジェットヘッドの駆動ＩＣの構成を示すブロック図である。
【図１０】本発明の実施の形態２に係るインクジェットヘッドの駆動回路の構成を示す回路図である。
【図１１】本発明の実施の形態２に係る駆動回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
【０１０５】
１  フレキシブル配線基板
２  圧電素子
２ａ  個別端子
２ｂ  共通端子
３  流路ユニット
４  駆動ＩＣ（駆動装置）
１０  ＣＰＵ
３５  シフトレジスタ
３６  ラッチ部
３７  選択回路（信号生成回路）
３８  レベルシフタ
３９、３９ａ、４０  駆動回路
４１、７１、９３  駆動電圧出力端子（出力端子）
６１、８３  ＶＤＤ２端子（第１端子）
６２、８４  第１制御信号入力端子（第１制御端子）
６３、８５  第２制御信号入力端子（第２制御端子）
６４、８６  ＶＳＳ端子（第２端子）
６５、６６、６７、６８  比較器
６９  第１ＰＭＯＳ制御信号出力端子
７０  第２ＰＭＯＳ制御信号出力端子
７２  第１ＮＭＯＳ制御信号出力端子
７３  第２ＮＭＯＳ制御信号出力端子
７５、７６  タイマ
８１  第１ＰＭＯＳ制御信号入力端子
８２  第２ＰＭＯＳ制御信号入力端子
８７  第１ＮＭＯＳ制御信号入力端子
８８  第２ＮＭＯＳ制御信号入力端子
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６  Ｐチャネル型ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６  Ｎチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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