(57)【要約】【課題】  本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、フローティングゲートを下部より上部が狭くなるように構成し、コントロールゲートとフローティングゲート間のオーバーラップ面積は維持させながらフローティングゲートの面積を減少させてプログラムスピード(program speed)の低下なしにセル間の干渉(interference)を減らすことを目的としている。【解決手段】  フィールド領域及びアクティブ領域が定義された半導体基板と、前記フィールド領域の半導体基板に浅いトレンチ分離構造で形成される素子分離膜と、前記アクティブ領域の半導体基板上のトンネル酸化膜と、前記トンネル酸化膜上に形成され、上部より下部の幅が広いフローティングゲートと、前記フローティングゲートを含む半導体基板の表面段差に沿って形成された層間誘電膜と、前記層間誘電膜上に形成されるコントロールゲートとを含んで構成されるフラッシュメモリ素子であることを特徴とする。【選択図】      図２
2007013075.tif 000002
【特許請求の範囲】
【請求項１】
フィールド領域及びアクティブ領域が定義された半導体基板と、
前記フィールド領域の半導体基板に浅いトレンチ分離構造で形成される素子分離膜と、
前記アクティブ領域の半導体基板上のトンネル酸化膜と、
前記トンネル酸化膜上に形成され、上部より下部の幅が広いフローティングゲートと、
前記フローティングゲートを含む半導体基板の表面段差に沿って形成された層間誘電膜と、
前記層間誘電膜上に形成されるコントロールゲートと、
を含んで構成されることを特徴とするフラッシュメモリ素子。
【請求項２】
前記フローティングゲートは、前記トンネル酸化膜が形成されたアクティブ領域の半導体基板上に形成される第１のポリシリコン層と前記第１のポリシリコン層上に形成され、前記第１のポリシリコン層の幅より狭い幅を有する第２のポリシリコン層の積層膜で構成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
【請求項３】
(a)アクティブ領域及びフィールド領域が定義された半導体基板上にトンネル酸化膜と第１のポリシリコン層と犠牲絶縁膜を形成する段階と、
(b)前記フィールド領域の犠牲絶縁膜と第１のポリシリコン層とトンネル酸化膜と半導体基板をエッチングしてトレンチを形成して前記トレンチ内に素子分離膜を形成する段階と、
(c)前記犠牲絶縁膜を除去して前記素子分離膜の上部の側面を露出させる段階と、
(d)前記露出された素子分離膜の側面に絶縁膜側壁を形成する段階と、
(e)前記犠牲絶縁膜が除去された部分に第２のポリシリコン層を満たす段階と、
(f)前記素子分離膜と前記絶縁膜側壁を除去して前記第２のポリシリコン層を露出させる段階と、
(g)前記第２のポリシリコン層の縁部をラウンドさせ、前記第２のポリシリコン層が有するネガティブプロファイルを緩和させる段階と、
(h)全面に層間誘電膜とコントロールゲートを順に形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項４】
前記(g)段階をプラズマ処理された等方性エッチング工程を用いて実施することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記犠牲絶縁膜を窒化膜を利用して形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記絶縁膜側壁をシリコン酸化膜またはシリコン窒化膜のいずれか一つを用いて形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記シリコン酸化膜は、ＨＴＯ(High Temperature Oxide)、ＴＥＯＳ(Tetra Ethyl OrthoSilicate)酸化膜、ＨＬＤ(High temperature Low pressure Deposition)酸化膜のいずれか一つであることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記シリコン酸化膜及び前記シリコン窒化膜を低圧化学蒸着法、常圧化学蒸着法、プラズマ応用化学蒸着法のいずれか一つを用いて形成することを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子（flash memory device）の製造方法（Method for fabricating the flash memory device）に関し、特に、プログラムスピード(program speed)を低下させずにセル間の干渉(interference)を減らすためのフラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高くなるにつれて、フラッシュメモリ素子の製造工程においてSA-STI(Self Aligned Shallow Trench Isolation)方式を用いて素子分離膜を形成している。
【０００３】
素子分離膜をSA-STI方式で形成したフラッシュメモリセル構造を説明すれば次の通りである。
【０００４】
図１は、従来技術によるフラッシュメモリセルの製造方法と構造を説明するための素子の断面図である。
【０００５】
図１を参照すれば、半導体基板101上にトンネル酸化膜102と、フローティングゲートを形成するための第１のポリシリコン層103を順次形成した後、SA-STI方式を用いて第１のポリシリコン層103とトンネル酸化膜102をパターニング(patterning)し、素子分離領域に素子分離膜104を形成する。
【０００６】
このように、SA-STI工程で素子分離膜104を形成すれば、素子分離膜104の上部が半導体基板101より高く突出しながら素子分離膜104の突出部間の活性領域にトンネル酸化膜102と第１のポリシリコン層103が残留する。
【０００７】
次いで、全体の上部にフローティングゲートを形成するための第２のポリシリコン層105を形成した後、エッチング工程で素子分離膜104の上部の第２のポリシリコン層105を一部除去してワードラインと垂直な方向にパターニングする。この時、素子分離膜104の上部において第２のポリシリコン層105の一部のみが除去されるため、第２のポリシリコン層105の縁部は素子分離膜104と重畳Ａされるようになる。これにより、第１、第２のポリシリコン層103，105からなるフローティングゲート106が形成される。
【０００８】
次いで、全体の上部にＯＮＯ(oxide Nitride Oxide)構造の層間誘電膜107とコントロールゲート用ポリシリコン層108を形成した後、コントロールゲート用ポリシリコン層108の上部には面抵抗を下げるためにタングステンシリサイド層(図示せず)を形成し、写真エッチング工程で上記タングステンシリサイド層とコントロールゲート用ポリシリコン層108と層間誘電膜107とフローティングゲート106をパターニングしてゲートを形成し、後続工程を実施してフラッシュメモリ素子製造を完了する。
【０００９】
フラッシュメモリセル(flash memory cell)は、フローティングゲート(floating gate)に電子が注入された状態とそうでない状態においてしきい値電圧(threshold voltage)の移動により情報を格納し、読み出す素子であり、プログラムスピードはコントロールゲート(control gate)とフローティングゲート間のオーバーラップ面積、即ち、カップリング比(coupling ratio)に比例する。
【００１０】
反面、周辺セルの状態に応じてしきい値電圧が影響を受けるセル間の干渉(interference)は、フローティングゲートの面積が増加するほど大きくなる。
【００１１】
セル間の干渉現象は、周辺セルがプログラムされているかどうかにより、プログラムセルのしきい値電圧が変わるため、結果的にセル分布がそれだけ広くなって素子の特性と均一度(uniformity)が落ちるようになる。
【００１２】
従来技術のように第２のポリシリコン層105の面積が広い場合、セル間の干渉によりセル分布が増加することになり、セル分布の減少のために第２のポリシリコン層105の幅を減らせば、カップリング比が減少してプログラムスピードが低下する問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、前述した従来技術の問題点を解決するために案出したものであり、プログラムスピードを決定するフローティングゲートとコントロールゲート間のオーバーラップ面積をそのまま維持させながらセル間の干渉の増加を誘発させるフローティングゲートの面積を減らすことができるフラッシュメモリ素子及びその製造方法を提供することにその目的がある。
【００１４】
本発明の他の目的は、プログラムスピードの低下なしにセル分布を列をなし素子の特性と均一度(uniformity)を向上させることにある。
【課題を解決するための手段】
【００１５】
本発明によるフラッシュメモリ素子は、フィールド領域及びアクティブ領域が定義された半導体基板と、上記フィールド領域の半導体基板に浅いトレンチ分離構造で形成される素子分離膜と、上記アクティブ領域の半導体基板上のトンネル酸化膜と、上記トンネル酸化膜上に形成され、上部より下部の幅が広いフローティングゲートと、上記フローティングゲートを含む半導体基板の表面段差に沿って形成された層間誘電膜と、上記層間誘電膜上に形成されるコントロールゲートを含んで構成される。
【００１６】
上記のような構造を有するフラッシュメモリ素子の製造方法は、アクティブ領域及びフィールド領域が定義された半導体基板上にトンネル酸化膜と第１のポリシリコン層と犠牲絶縁膜を形成する段階と、上記フィールド領域の犠牲絶縁膜と第１のポリシリコン層とトンネル酸化膜と半導体基板をエッチングしてトレンチを形成し、上記トレンチ内に素子分離膜を形成する段階と、上記犠牲絶縁膜を除去して上記素子分離膜の上部側面を露出させる段階と、上記露出された素子分離膜の側面に絶縁膜側壁を形成する段階と、上記犠牲絶縁膜が除去された部分に第２のポリシリコン層を満たす段階と、上記素子分離膜と絶縁膜側壁を除去して上記第２のポリシリコン層を露出させる段階と、上記第２のポリシリコン層の縁部をラウンドさせ、第２のポリシリコン層が有するネガティブプロファイルを緩和させる段階と、全面に層間誘電膜とコントロールゲートを順に形成する段階を含む。
【発明の効果】
【００１７】
本発明は、次のような効果がある。
【００１８】
第一に、コントロールゲートとフローティングゲート間のオーバーラップ面積を維持させながらフローティングゲートの面積を減少させることができるため、プログラムスピード(program speed)の低下なしにセル間の干渉を減らすことができる。
【００１９】
第二に、セル間の干渉を減らすことができるため、セル分布を減らすことができる。
【００２０】
第三に、セル分布を減らすことができるため、小さなセル分布(Cell distribution)が要求されるＭＬＣ(Multi Level Cell)の製造が容易になる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は以下に開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が以下に詳述する実施例に限定されるものではない。単に、本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【００２２】
図２は、本発明によるフラッシュメモリ素子の断面図である。
【００２３】
本発明によるフラッシュメモリ素子構造は、図２に示されている通り、フィールド領域及びアクティブ領域を有する半導体基板201のフィールド領域に浅いトレンチ分離構造で形成される素子分離膜205が形成されており、上記アクティブ領域の半導体基板201上にはトンネル酸化膜202が形成されており、上記トンネル酸化膜202上には上部より下部の幅が広いフローティングゲート208が形成されている。
【００２４】
上記フローティングゲート208は第１のポリシリコン層203と第２のポリシリコン層207の積層膜で構成され、上記第１、第２のポリシリコン層203，207はアクティブ領域上にのみ形成され、上記素子分離膜205とオーバーラップ(overlap)されない。そして、上記第２のポリシリコン層207は上記第１のポリシリコン層203の幅より狭い幅を有する。
【００２５】
一方、上記素子分離膜205の上部は半導体基板201の表面より一定厚さ突出しており、上記第１のポリシリコン層203の上部は上記素子分離膜205の表面より一定厚さ突出している。
【００２６】
そして、上記フローティングゲート208を含む半導体基板201の全表面上には表面段差に沿ってＯＮＯ(oxide nitride oxide；下部酸化膜−窒化膜−上部酸化膜)構造の層間誘電膜209が形成されており、上記層間誘電膜209上にはコントロールゲート用の第３のポリシリコン層210が形成されている。
【００２７】
このような構造を有する本発明によるフラッシュメモリ素子の製造方法は次の通りである。
【００２８】
図３及び図４は、本発明の実施例によるフラッシュメモリ素子の製造工程の断面図である。
【００２９】
本発明によるフラッシュメモリ素子の製造のためには、先ず図３（ａ）に示すように、フィールド領域及びアクティブ領域を有する半導体基板201上にトンネル酸化膜202とフローティングゲート用の第１のポリシリコン層203と犠牲絶縁膜204を順に形成し、写真エッチング食刻工程でフィールド領域の犠牲絶縁膜204と第１のポリシリコン層203とトンネル酸化膜202と半導体基板201をエッチングしてトレンチを形成する。
【００３０】
ここで、上記犠牲絶縁膜204は窒化膜を利用して形成するのがよい。
【００３１】
その後、側壁酸化工程により上記トレンチが形成された半導体基板201表面上に側壁酸化膜(図示せず)を形成し、上記トレンチが完全に埋め込まれるように全面に酸化膜を蒸着した後、上記犠牲絶縁膜204をターゲットにして酸化膜に平坦化工程を行って上記トレンチ内に素子分離膜205を形成する。ここで、上記平坦化工程は、化学的機械的研磨工程(ＣＭＰ；Chemical Mechanical Polishing)またはエッチバック(etch back)工程を用いて行う。
【００３２】
次いで、図３（ｂ）で示される通り、湿式エッチング工程で上記犠牲絶縁膜204を除去して上記素子分離膜205の上部側面を露出させる。
【００３３】
そして、全表面上にスペーサ用絶縁膜を蒸着し、ブランケットエッチ(blanket etch)して上記露出された素子分離膜205の側面に絶縁膜側壁206を形成する。
【００３４】
上記スペーサ用絶縁膜は、シリコン酸化膜またはシリコン窒化膜のいずれか一つで形成するが、上記シリコン酸化膜としてはＨＴＯ(High Temperature Oxide)、ＴＥＯＳ(Tetra Ethyl OrthoSilicate)酸化膜、ＨＬＤ(Hightemperature Low pressure Deposition)酸化膜を用いることがよい。そして、上記シリコン酸化膜及びシリコン窒化膜は低圧化学蒸着法(LPCVD)、常圧化学蒸着法(APCVD)、プラズマ応用化学蒸着法(PECVD)のいずれか一つを用いて形成することが望ましい。
【００３５】
その後、図３（ｃ）で示される通り、上記犠牲絶縁膜204が除去された部分が全て満たされるように全面にフローティングゲート用の第２のポリシリコン層207を蒸着し、上記素子分離膜205が露出されるように第２のポリシリコン層207を平坦化する。ここでは、ＣＭＰ(Chemical Mechanical Polishing)を用いて平坦化工程を進行する。
【００３６】
これにより、上記第１、第２のポリシリコン層203，207の積層膜で構成されるフローティングゲート208が形成される。このようなフローティングゲート構造をプロファイルド・セルフアラインフローティングゲート(Profiled Self Aligned floating Gate；ＰＳＡＧ)構造であるという。
【００３７】
それから、図４（ａ）で示される通り、上記素子分離膜205の高さ(Effective Field Height；ＥＦＨ)が上記第１のポリシリコン層203の上部の高さ以下になるように湿式エッチング工程で上記素子分離膜205をレセス(recess)させると共に上記絶縁膜側壁206を除去する。
【００３８】
上記工程の結果、縁部がとがっている形態を有し、上部の幅が下部の幅より広いネガティブプロファイル(negative profile)を有する第２のポリシリコン層207が露出されるようになる。
【００３９】
この状態において層間誘電膜を形成することになれば、第２のポリシリコン層207のとがっている縁部の影響により層間誘電膜に漏洩電流が発生することになり、第２のポリシリコン層207のネガティブプロファイルによって後続ゲートエッチング工程時工程に負担になり得る。
【００４０】
これに対し、図４（ｂ）で示される通り、プラズマ処理された等方性エッチング工程を実施して上記第２のポリシリコン層207の縁部をラウンディング(rounding)させ、第２のポリシリコン層207のネガティブプロファイルを緩和させる。
【００４１】
以後、図４（ｃ）で示される通り、全表面上に表面段差に沿ってＯＮＯ膜を蒸着して層間誘電膜209を形成し、上記層間誘電膜209上にコントロールゲート用の第３のポリシリコン層210を形成する。
【００４２】
その後、図示はしなかったが、写真エッチング工程で上記第３のポリシリコン層210と層間誘電膜209とフローティングゲート208をエッチングしてゲートを形成し、後続工程を実施してフラッシュメモリ素子製造を完了する。
【産業上の利用可能性】
【００４３】
本発明の活用例として、特に、プログラムスピード(program speed)を低下させずにセル間の干渉(interference)を減らすためのフラッシュメモリ素子及びその製造方法に適用出来る。
【図面の簡単な説明】
【００４４】
【図１】従来技術によるフラッシュメモリセルの製造方法と構造を説明するための素子の断面図である。
【図２】本発明の実施例によるフラッシュメモリ素子の断面図である。
【図３】本発明の実施例によるフラッシュメモリ素子の製造工程断面図である。
【図４】本発明の実施例によるフラッシュメモリ素子の製造工程断面図である。
【符号の説明】
【００４５】
201…半導体基板
202…トンネル酸化膜
203…第１のポリシリコン層
205…素子分離膜
207…第２のポリシリコン層
208…フローティングゲート
209…層間誘電膜
210…第3のポリシリコン層
【図１】
2007013075.tif 000003
【図２】
2007013075.tif 000004
【図３】
2007013075.tif 000005
【図４】
2007013075.tif 000006