(57)【要約】【課題】  ＰＬＬ周波数シンセサイザの小型化を実現する。【解決手段】  本発明のＰＬＬ周波数シンセサイザは、電圧制御発振器と、分周器と、位相比較器と、ローパスフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、ロック検出器をさらに備え、基準電圧選択回路は、ロック検出信号ならびに制御電圧から基準電圧ならびに切替信号を出力し、電圧制御発振器は、基準電圧、切替信号、ならびに、ローパスフィルタからの上記制御電圧を元に出力された発振周波数の可変範囲である上限値および下限値およびに発振周波数可変範囲の中央値である中心周波数を決定するので、発振周波数の広い可変範囲と、狭い可変範囲を同じ回路を共用して切り替えることができ、発振周波数の可変範囲の中心周波数を電圧制御によって変更することで、同種の回路を複数構成する場合にくらべて設置面積が少なくて済む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
制御電圧により発振周波数が変化する電圧制御発振器と、前記電圧制御発振器からの出力信号を外部制御信号に基づいて任意の分周比に分周する分周器と、基準周波数を有する基準信号と前記分周器からの出力信号との位相を比較する位相比較器と、前記位相比較器からの出力信号を平滑化し前記電圧制御発振器へ前記制御電圧を出力するローパスフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、
ロック検出器と、基準電圧選択回路とをさらに備え、
前記ロック検出器は、前記位相比較器の比較結果より前記ＰＬＬ周波数シンセサイザがロックしていることを検出してロック信号を出力し、
前記基準電圧選択回路は、前記ロック検出器から出力された前記ロック信号ならびに前記ローパスフィルタより出力された前記制御電圧をもとに、前記電圧制御発振器の、印加される前記制御電圧に従った発振周波数で発振する発振回路の接続状態を切り替える切替信号、ならびに、前記発振周波数の可変基準点を決めるために前記発振回路の所定点に印加される基準電圧を生成して、前記電圧制御発振器へ出力し、
前記電圧制御発振器は、前記基準電圧選択回路からの前記基準電圧と前記切替信号とをもとに前記発振回路の発振周波数可変範囲を決定することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記ロック検出器は、前記ＰＬＬ周波数シンセサイザがアンロックしていることを検出するとアンロック信号を出力し、
前記基準電圧選択回路は、初期状態において、前記アンロック信号をもとに、前記基準電圧として初期基準電圧を出力するとともに前記切替信号として初期切替信号を出力し、前記電圧制御発振器は前記初期基準電圧ならびに前記初期切替信号をもとに、前記発振周波数可変範囲を最大の可変範囲である初期発振周波数可変範囲とすることを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記基準電圧選択回路は、さらに、前記ロック検出器から前記ロック信号が入力された場合、前記発振周波数可変範囲を、前記初期発振周波数可変範囲よりも狭い可変範囲であるロック時周波数可変範囲にするための前記基準電圧ならびに前記切替信号を出力することを特徴とする請求項２記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記初期発振周波数可変範囲は、前記ロック時周波数可変範囲のそれぞれがとり得る周波数範囲の全てを含むことを特徴とする請求項３記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記基準電圧選択回路は、前記初期基準電圧を出力している状態でないときに前記ロック検出器から前記アンロック信号が出力されると、前記初期基準電圧および前記初期切替信号を出力し、前記電圧制御発振器は前記初期基準電圧ならびに前記初期切替信号をもとに、前記発振周波数可変範囲を前記初期発振周波数可変範囲とすることを特徴とする請求項２ないし４のいずれか１項に記載のＰＬＬ周波数シンセサイザ。
【請求項６】
請求項１〜５のいずれか１項に記載のＰＬＬ周波数シンセサイザを含むことを特徴とする集積回路。
【請求項７】
請求項６に記載の集積回路を用いたことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器を制御する構成のＰＬＬ周波数シンセサイザおよびこれを用いた集積回路ならびに通信装置に関するものである。
【背景技術】
【０００２】
従来から、セルラー移動無線電話機、コードレス電話機、無線データ端末などの無線通信機や、衛星放送用チューナー、ケーブルテレビ用チューナーなどのチューナーには、局部発振源としてＰＬＬ（phase locked loop）周波数シンセサイザが広く使われている。ＰＬＬ周波数シンセサイザは正確な周波数を発振し、周波数が等間隔ずつ異なった複数の周波数の信号を生成する回路である。
【０００３】
図５は、一般的なＰＬＬ周波数シンセサイザを示すもので、特許文献１の図１を引用するものである。
【０００４】
ＰＬＬ周波数シンセサイザを構成する一般的な構成要素として、図５に示すように、基準信号を出力する基準信号発振器１１、当該基準信号と分周器１５からの出力信号との位相を比較する位相比較器１２、位相比較器１２からの出力信号を平滑化し電圧制御発振器１４へ制御電圧を出力するループフィルタ（ローパスフィルタ）１３、入力された電圧により発振周波数が変化する電圧制御発振器１４、電圧制御発振器１４からの出力信号を外部制御信号に基づいて任意の分周比に分周する分周器１５、ＰＬＬ周波数シンセサイザがロック状態にあるか否かを、位相比較機１２の位相が揃っているか否かで判断するロック検出回路１６、電圧制御発振器１４に出力する変換利得の切替信号１７、分周比データを設定するＣＰＵ１８などがある。
【０００５】
また、位相比較器１２には、ループフィルタ１３を通して入力信号との位相差を電圧の形で出力するための図示しないチャージポンプ回路などが含まれる。
【０００６】
図６は、一般的なＰＬＬ周波数シンセサイザの電圧制御発振器の発振回路を示すもので、特許文献２の図１８を引用するものである。
【０００７】
電圧制御発振器の発振回路は、図６に示すように、主にインダクタＬａ・Ｌｂと可変容量素子ＶＣａ１〜ＶＣａ３・ＶＣｂ１〜ＶＣｂ３とから構成される共振回路により発振周波数が決まる。可変容量素子の容量値を変更することにより、共振回路の発振周波数を変えることができる。
【０００８】
電圧制御発振器は発振周波数を決定する重要な回路であるが、その位相雑音がＰＬＬ周波数シンセサイザの精度を大きく左右し、さらに送受信システムの変調精度に影響する。位相雑音は電圧制御発振器の感度が低いほうが良い値を示す。これは、電圧制御発振器の感度が高いと制御電圧ラインに入り込む外乱により位相雑音が増大するためである。なお、電圧制御発振器の感度とは、制御電圧の変化に対する発振周波数の変化割合のことである。
【０００９】
広い周波数可変範囲の電圧制御発振器が必要な場合、容量変化の大きい可変容量素子を使用すればよい。または、複数の可変容量素子を並列接続して使用すればよい。しかし、周波数可変範囲が広がれば、電圧制御発振器の感度も高くなり、位相雑音特性の劣化の一因となる。
【００１０】
位相雑音を軽減するため、狭い周波数可変範囲の電圧制御発振器を複数個つくり、所望の周波数可変範囲を低い位相雑音で網羅にする手法が知られている（例えば、特許文献２）。
【特許文献１】特開平９−３２６６９３号公報（１９９７年１２月１６日公開）
【特許文献２】特開２００３−１１０４２５号公報（２００３年４月１１日公開）
【特許文献３】特開２００３−１９８３６４号公報（２００３年７月１１日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の構成では、必要周波数可変範囲に応じて電圧制御発振器が複数個必要なため、回路上で電圧制御発振器の占める面積が増大するという問題が生じる。
具体的には、所望の周波数可変範囲を満たし、かつ、実用上の位相雑音内である電圧制御発振器を複数個用意して必要な周波数可変範囲を満たす必要がある。このため、位相雑音特性の良い周波数可変範囲の狭い電圧制御発振器を用いる場合、所望の周波数可変範囲を満たすために多数の電圧制御発振器が必要になってしまう。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、位相雑音を抑制しつつ電圧制御発振器の回路規模を小さくすることができるＰＬＬ周波数シンセサイザ、およびこれを含む集積回路ならびに通信装置を実現することにある。
【課題を解決するための手段】
【００１２】
本発明のＰＬＬ周波数シンセサイザは、制御電圧により発振周波数が変化する電圧制御発振器と、前記電圧制御発振器からの出力信号を外部制御信号に基づいて任意の分周比に分周する分周器と、基準周波数を有する基準信号と前記分周器からの出力信号との位相を比較する位相比較器と、前記位相比較器からの出力信号を平滑化し前記電圧制御発振器へ前記制御電圧を出力するローパスフィルタとを備えるＰＬＬ周波数シンセサイザにおいて、ロック検出器と、基準電圧選択回路とをさらに備え、前記ロック検出器は、前記位相比較器の比較結果より前記ＰＬＬ周波数シンセサイザがロックしていることを検出してロック信号を出力し、前記基準電圧選択回路は、前記ロック検出器から出力された前記ロック信号ならびに前記ローパスフィルタより出力された前記制御電圧をもとに、前記電圧制御発振器の、印加される前記制御電圧に従った発振周波数で発振する発振回路の接続状態を切り替える切替信号、ならびに、前記発振周波数の可変基準点を決めるために前記発振回路の所定点に印加される基準電圧を生成して、前記電圧制御発振器へ出力し、前記電圧制御発振器は、前記基準電圧選択回路からの前記基準電圧と前記切替信号とをもとに前記発振回路の発振周波数可変範囲を決定することを特徴としている。
【００１３】
上記の構成によれば、発振周波数の広い可変範囲と、狭い可変範囲とを切替信号および基準電圧をもとに切り替えることで、単一の電圧制御発振器を用いて、広い発振周波数可変範囲ではロックに要する時間を短縮し、狭い発振周波数可変範囲では位相雑音の少ない発振を実現することができる。単一の電圧制御発振器によって上記の特性を持たせることが出来るため、位相雑音を抑制しつつ、同種の回路を複数構成する場合にくらべて設置面積が少ないＰＬＬ周波数シンセサイザを実現できるという効果を奏する。
【００１４】
また、本発明のＰＬＬ周波数シンセサイザでは、前記ロック検出器は、前記ＰＬＬ周波数シンセサイザがアンロックしていることを検出するとアンロック信号を出力し、、前記基準電圧選択回路は、電圧制御発振器が発振を始める初期状態において、前記アンロック信号をもとに、前記基準電圧として初期基準電圧を出力するとともに前記切替信号として初期切替信号を出力し、前記電圧制御発振器は前記初期基準電圧ならびに前記初期切替信号をもとに、前記発振周波数可変範囲を最大の可変範囲である初期発振周波数可変範囲とすることが好ましい。
【００１５】
上記の構成によれば、上記発振周波数可変範囲が最大であることにより広い可変範囲で発振を行うことができ、狭い可変範囲で発振を行うよりもロックまでに要する時間を短縮することができるというさらなる効果を奏する。
【００１６】
また、本発明のＰＬＬ周波数シンセサイザでは、前記基準電圧選択回路は、さらに、前記ロック検出器から前記ロック信号が入力された場合、前記発振周波数可変範囲を、前記初期発振周波数可変範囲よりも狭い可変範囲であるロック時周波数可変範囲にするための前記基準電圧ならびに前記切替信号を出力することが好ましい。
上記の構成によれば、ロックしている状態の検出に基づき、目的とする周波数を含むより狭い周波数の可変範囲を持つ回路接続状態に切り替えることにより、位相雑音の少ない発振を行うことができるというさらなる効果を奏する。
【００１７】
また、本発明のＰＬＬ周波数シンセサイザでは、前記初期発振周波数可変範囲は、前記ロック時周波数可変範囲のそれぞれがとり得る周波数範囲の全てを含むことが好ましい。
上記の構成によれば、初期発振周波数可変範囲が、各ロック時周波数可変範囲の全てを含むため、ロック時周波数可変範囲内の目的とする周波数の全てを確実に得ることができるというさらなる効果を奏する。
【００１８】
また、本発明のＰＬＬ周波数シンセサイザでは、前記基準電圧選択回路は、前記初期基準電圧を出力している状態でないときに前記ロック検出器から前記アンロック信号が出力されると、前記初期基準電圧および前記初期切替信号を出力し、前記電圧制御発振器は前記初期基準電圧ならびに前記初期切替信号をもとに、前記発振周波数可変範囲を前記初期発振周波数可変範囲とすることが好ましい。
【００１９】
上記の構成によれば、分周比が代わったことにより目的とする周波数が変化した場合、目的とする周波数を含む別の狭い周波数可変範囲に変更することができるというさらなる効果を奏する。
【００２０】
また、上記ＰＬＬ周波数シンセサイザを集積回路で構成することにより、集積回路の小型化が実現できる。また、上記集積回路を用いて通信装置を構成することにより、通信装置の小型化が実現できる。
【発明の効果】
【００２１】
本発明のＰＬＬ周波数シンセサイザは、ロック検出器と、基準電圧選択回路とをさらに備えるため、発振周波数の広い可変範囲と、狭い可変範囲とを切替信号および基準電圧をもとに切り替えることで、単一の電圧制御発振器を用いて、広い発振周波数可変範囲ではロックに要する時間を短縮し、狭い発振周波数可変範囲では位相雑音の少ない発振を実現することができる。単一の電圧制御発振器によって上記の特性を持たせることが出来るため、同種の回路を複数構成する場合にくらべて設置面積が少ないＰＬＬ周波数シンセサイザを実現できる。
【発明を実施するための最良の形態】
【００２２】
本発明の一実施形態について図１〜図４に基づいて説明すると以下の通りである。
図１は、本発明の実施形態を示すものであり、本発明のＰＬＬ周波数シンセサイザの要部構成を示すブロック図である。
【００２３】
本発明のＰＬＬ周波数シンセサイザ１０は、図１に示すように、基準信号発振器１１、位相比較器１２、ローパスフィルタ１３、電圧制御発振器１４、分周器１５、ロック検出器１６、ＣＰＵ１８、および基準電圧選択回路１９を含んでいる。
【００２４】
基準信号発振器１１は、位相比較器１２に対して基準周波数を有する基準信号２３を出力するものである。
【００２５】
位相比較器１２は、基準信号２２と分周器１５から出力された信号との位相を比較して位相差を検出し、ローパスフィルタ１３に電圧として出力するものである。
ローパスフィルタ１３は、位相比較器１２からのリプルを含んだ直流信号を平均化し交流成分の少ないきれいな直流信号に変換するためのものである。また、電圧制御発振器１１、位相比較器１２、ローパスフィルタ１３、および分周器１５は、ＰＬＬのループ制御を安定に行うための伝達特性を決定するためのものである。
電圧制御発振器１４は、制御電圧２１よって発振周波数が制御できる可変周波数発振器である。
【００２６】
分周器１５は、電圧制御発振器１４からの出力信号を外部制御信号２４に基づいて任意の分周比に分周するためのものである。
【００２７】
ロック検出器１６は、位相比較器１２の比較結果に基づきＰＬＬ周波数シンセサイザ１０がロックしている状態にあるかアンロックしている状態にあるかを検出し、ロック信号およびアンロック信号を含むロック検出信号２２を出力するためのものである。ロックしている状態にあればロック検出信号２２はロック信号となり、アンロックしている状態にあればロック検出信号はアンロック信号となる。
【００２８】
ＣＰＵ１８は、分周器１５に外部制御信号２４を与えて分周比を決定するためのものである。
【００２９】
基準電圧選択回路１９は、ローパスフィルタ１３からの制御電圧２１およびロック検出回路１６からのロック検出信号２２に基づき、切替信号１７ならびに基準電圧２０を出力するためのものである。
【００３０】
次に、本実施形態におけるＰＬＬ周波数シンセサイザ１０の動作について説明する。
【００３１】
基準信号発振器１１によって生成された基準信号２３は、位相比較器１２に入力される。位相比較器１２は、分周器１５から入力された信号と、基準信号２３との位相差を比較してローパスフィルタ１３に位相差信号を出力する。ローパスフィルタ２３は、位相比較器１２から出力された信号を平滑化し、制御電圧２１として電圧制御発振器１４に出力する。
【００３２】
電圧制御発振器１４は、入力された制御電圧２１を基に発振を行い、分周器１５および出力端子に出力する。分周器１５は、ＣＰＵ１８によって出力された外部制御信号２４に基づいて分周比を決定する。分周器１５は、電圧制御発振器１４からの出力に対して任意の分周比で分周を行い、位相比較器１２にフィードバックする。
【００３３】
以上のループによって基準信号２３に同期した発振周波数の新たな信号の生成を行う。
上記の流れにおいて、ロック検出器１６は、位相比較器１２の比較結果の推移を計測し、発振周波数のロック状態を検出し、基準電圧選択回路１９にロック検出信号２２を出力する。基準電圧選択回路１９は、制御電圧２１およびロック検出信号２２を受け取り、ロック状態およびロック状態の検出タイミングと、制御電圧２１とに基づいて切替信号１７および基準電圧２０を出力する。ここで、ロック状態には、ロックしている状態と、アンロックしている状態との２つがあるとしている。
【００３４】
次に、本実施形態における基準電圧選択回路１９が出力する切替信号１７および基準電圧２０と、制御電圧２１との関係について、図２〜図３に基づいて説明する。
図２は、本発明の実施形態を示すものであり、本発明の電圧制御発振器１４の各基準電圧２０における制御電圧２１と発振周波数ｆとの関係を示すグラフである。
グラフ２６は、電圧制御発振器１４の制御電圧２１と発振周波数ｆとの関係を示すグラフである。
【００３５】
曲線２７は、切替信号１７ならびに基準電圧２０の値Ｖｓｅｌによって決定される広い範囲の初期発振周波数可変範囲ｆｂ０を示すものである。
【００３６】
曲線２８は、ロックしている状態が検出されたときに使用される狭いロック時発振周波数可変範囲ｆｂ１を示すものである。
【００３７】
曲線２９は、ロックしている状態が検出されたときに使用される狭いロック時発振周波数可変範囲ｆｂ２を示すものである。
【００３８】
曲線２７は、全ての曲線の中で、周波数可変範囲が最大である。また、ロック時発振周波数可変範囲ｆｂ１はロック時発振周波数可変範囲ｆｂ２よりも高い中心周波数を有する範囲となっている。ロック時発振周波数可変範囲ｆｂ１は、ある程度、ロック時発振周波数可変範囲ｆｂ２と重なっているのが好ましい。
【００３９】
図３は、本発明の実施形態を示すものであり、本発明の電圧制御発振器１４の要部構成である発振回路３０を示す回路図である。
【００４０】
発振回路３０は、受動部３１と能動部３２とを含んでいる。
【００４１】
受動部３１は、インダクタＬ１・Ｌ２、可変容量素子Ｃｖ１１・Ｃｖ１２・Ｃｖ２１・Ｃｖ２２・Ｃｖ３１・Ｃｖ３２、スイッチＳＷ１、制御電圧入力端子３３、切替信号入力端子３４、および基準電圧入力端子３５を含んでいる。
【００４２】
インダクタＬ１は、電源Ｖｃｃと、受動部３１の能動部３２への一方の接続点ｄとの間に接続されている。
【００４３】
インダクタＬ２は、電源Ｖｃｃと受動部３１の能動部への他方の接続点ｅとの間に接続されている。
【００４４】
可変容量素子Ｃｖ１１の一端はインダクタＬ１の接続点ｄ側の一端に接続されている。
【００４５】
可変容量素子Ｃｖ１２の一端はインダクタＬ２の接続点ｅ側の一端に接続されている。
【００４６】
可変容量素子Ｃｖ１１の他端と可変容量素子Ｃｖ１２の他端とは互いに接続されており、この点を接続点ａとする。なお、可変容量素子Ｃｖ１１・Ｃｖ１２はここでは可変容量ダイオードであり、それぞれ接続点ａ側がカソードとなっている。
【００４７】
可変容量素子Ｃｖ２１の一端はインダクタＬ１の接続点ｄ側の一端に接続されている。
【００４８】
可変容量素子Ｃｖ２２の一端はインダクタＬ２の接続点ｅ側の一端に接続されている。
【００４９】
可変容量素子Ｃｖ２１の他端と可変容量素子Ｃｖ２２の他端とは互いに接続されており、この点を接続点ｂとする。なお、可変容量素子Ｃｖ２１・Ｃｖ２２はここでは可変容量ダイオードであり、それぞれ接続点ｂ側がカソードとなっている。
【００５０】
可変容量素子Ｃｖ３１の一端はインダクタＬ１の接続点ｄ側の一端に接続されている。
【００５１】
可変容量素子Ｃｖ３２の一端はインダクタＬ２の接続点ｅ側の一端に接続されている。
【００５２】
可変容量素子Ｃｖ３１の他端と可変容量素子Ｃｖ３２の他端とは互いに接続されており、この点を接続点ｃとする。なお、可変容量素子Ｃｖ３１・Ｃｖ３２はここでは可変容量ダイオードであり、それぞれ接続点ｃ側がカソードとなっている。
【００５３】
可変容量素子Ｃｖ１１と可変容量素子Ｃｖ１２との接続点ａと、可変容量素子Ｃｖ２１と可変容量素子Ｃｖ２２との接続点ｂとは、スイッチＳＷ１を介して接続されている。
【００５４】
制御電圧入力端子３３は、接続点ａとスイッチＳＷ１との間に接続され、制御電圧Ｖｃｏｎが入力される。
【００５５】
切替信号入力端子３４は、スイッチＳＷ１のＯＮ／ＯＦＦの切り替えを制御するための端子であり、切替信号１７が入力される。このスイッチＳＷ１のＯＮ／ＯＦＦの切り替えにより、発振回路３０の接続状態が切り替わる。
【００５６】
基準電圧入力端子３５は、可変容量素子Ｃｖ３１と可変容量素子Ｃｖ３２との接続点ｃに接続され、基準電圧２０が入力される。
【００５７】
能動部３２は、固定容量素子Ｃ１１・Ｃ１２・Ｃ２１・Ｃ２２、抵抗ＲＢ１・ＲＢ２、トランジスタＱ１・Ｑ２、および直流電流源Ｉ１を含んでいる。能動部３２は、負性抵抗回路として受動部３１に電力を供給して発振を持続させる役割を果たす。
【００５８】
トランジスタＱ１・Ｑ２はＮＰＮ型である。
固定容量素子Ｃ１１は、トランジスタＱ１のベースと、トランジスタＱ２のコレクタならびに受動部３１への接続点ｅとの間に接続されている。
【００５９】
固定容量素子Ｃ１２は、トランジスタＱ２のベースと、トランジスタＱ１のコレクタならびに受動部３１への接続点ｄとの間に接続されている。
【００６０】
固定容量素子Ｃ２１は、トランジスタＱ１のベースとＧＮＤとの間に接続されている。
【００６１】
固定容量素子Ｃ２２は、トランジスタＱ２のベースとＧＮＤとの間に接続されている。
【００６２】
抵抗ＲＢ１は、電源ＶｏとトランジスタＱ１のベースとの間に接続されている。
【００６３】
抵抗ＲＢ２は、電源ＶｏとトランジスタＱ２のベースとの間に接続されている。
【００６４】
直流電流源Ｉ１は、トランジスタＱ１のエミッタならびにトランジスタＱ２のエミッタと、ＧＮＤとの間に接続されている。
【００６５】
電圧制御発振器１４は、図２に示すように、ＰＬＬ周波数シンセサイザ１０の初期状態では、広い発振周波数可変範囲ｆｂ０を持つ回路を構成している。基準電圧選択回路１９は切替信号１７としてスイッチＳＷ１をＯＮにするように指示する信号Ｓ１を出力し、基準電圧２０として初期基準電圧Ｖｓｅｌ０を基準電圧Ｖｓｅｌとして出力することで、広い発振周波数可変範囲ｆｂ０を持つ共振回路を構成するよう指示を出している。
【００６６】
初期状態において、電圧制御発振器１４に与えられる値は、Ｖｓｅｌ＝Ｖｓｅｌ０、ＳＷ１＝ＯＮ、Ｖｃｏｎ＝Ｖｃｏｎ０である。
【００６７】
図３に示すように、切替信号入力端子３４には、ＰＬＬ周波数シンセサイザ１０の初期状態において、スイッチＳＷ１をＯＮにする切替信号１７が入力されている。基準電圧入力端子３５には、初期状態において、初期基準電圧Ｖｓｅｌ０が入力されている。これらの入力によって、受動部３１には、図２の曲線２７に示される発振周波数／制御電圧特性および広い発振周波数可変範囲ｆｂ０を持つ共振回路が形成される。初期基準電圧Ｖｓｅｌ０は発振周波数可変範囲ｆｂ０における発振周波数の可変基準点を決める電圧であり、さらに制御電圧２１の値Ｖｃｏｎが変化することで、発振周波数が発振周波数可変範囲ｆｂ０を動く。
【００６８】
発振周波数ｆ１において、ロック検出器１６によってロックしている状態が検出されたとき、基準電圧選択回路１９は、発振回路３０の共振回路を、電圧制御発振器１４に上記ロック時の発振周波数ｆ１を含む狭い発振周波数可変範囲ｆｂ１を持つ回路構成に切り替える指示をあたえる。すなわち、切替信号入力端子３４には、スイッチＳＷ１をＯＦＦにする切替信号が入力されるとともに、基準電圧入力端子３５に周波数可変範囲をロック時発振周波数可変範囲ｆｂ１とする基準電圧２０である値Ｖｓｅｌ１が入力される。
【００６９】
ｆｂ１は、発振周波数ｆ１を可変範囲内に持つ初期発振周波数可変範囲よりも狭く、雑音特性が優れた発振周波数可変範囲である。基準電圧２０の値Ｖｓｅｌ１は発振周波数可変範囲ｆｂ１における発振周波数の可変基準点を決める電圧であり、さらに制御電圧２１の値Ｖｃｏｎが変化することで、発振周波数が発振周波数可変範囲ｆｂ１を動く。
【００７０】
このとき、発振周波数／制御電圧特性は、曲線２８になる。回路構成および基準電圧２０が変更されたことにより、発振周波数可変範囲ｆｂは広い発振周波数可変範囲ｆｂ０から狭い発振周波数可変範囲ｆｂ１に変更される。これにより、発振周波数ｆ１に対応する制御電圧２１の収束値はＶｃｏｎ１からＶ´ｃｏｎ１へと変化する。このとき、ロック状態は維持されたままである。
【００７１】
スイッチＳＷ１をＯＦＦにすることで回路構成が変更され、基準電圧２０が変更されたことにより、発振周波数可変範囲ｆｂは広い発振周波数可変範囲ｆｂ０から狭い発振周波数可変範囲ｆｂ１に変更される。これにより、狭い発振周波数可変範囲をもつＰＬＬ周波数シンセサイザによる雑音特性の良好な共振回路が実現できる。
【００７２】
次に、外部制御信号２４によって分周器１５の分周比が変更されたときロックが外れると、ロック検出器１６によってＰＬＬ周波数シンセサイザ１０がアンロックしている状態が検出され、アンロック信号が出力される。これにより、基準電圧選択回路１９は、発振回路３０の共振回路を、電圧制御発振器１４に広い発振周波数可変範囲ｆｂ０を持つ回路構成に切り替える指示を与える。すなわち、切替信号入力端子３４には、スイッチＳＷ１をＯＦＦからＯＮにする切替信号１７が入力されるとともに、基準電圧入力端子３５には、基準電圧２０として初期の値Ｖｓｅｌ０が入力される。発振周波数／制御電圧特性は、曲線２７にもどる。
【００７３】
スイッチＳＷ１をＯＮにすることで回路構成が変更され、基準電圧２０が変更されたことにより、発振周波数可変範囲ｆｂは狭い発振周波数可変範囲ｆｂ１から広い発振周波数可変範囲ｆｂ０に戻される。これにより、異なる周波数へのロックが可能になる。このとき、広い発振周波数可変範囲をもつＰＬＬ周波数シンセサイザによるロック時間性能の良好な共振回路が再び構成される。
【００７４】
その後、ロック検出器１６によって、再び、周波数ｆ２でロックしている状態が検出された場合、切替信号１７はスイッチをＯＮからＯＦＦに切替する内容に変更され、基準電圧２０は初期値Ｖｓｅｌ０からＶｓｅｌ２に変更される。切替信号入力端子３４には、スイッチＳＷ１をＯＮからＯＦＦにする切替信号１７が入力される。同様に、基準電圧入力端子３５には、基準電圧２０として所定の値Ｖｓｅｌ２が入力される。基準電圧２０の値Ｖｓｅｌ２は発振周波数可変範囲ｆｂ２における発振周波数の可変基準点を決める電圧であり、さらに制御電圧２１の値Ｖｃｏｎが変化することで、発振周波数が発振周波数可変範囲ｆｂ２を動く。
【００７５】
このときの発振周波数／制御電圧特性は、曲線２９になる。回路構成および基準電圧２０が変更されたことにより、発振周波数可変範囲ｆｂは広い発振周波数可変範囲ｆｂ０から狭い発振周波数可変範囲ｆｂ２に変更される。これにより、発振周波数ｆ２に対応する制御電圧２１の収束値はＶｃｏｎ２からＶ´ｃｏｎ２へと変化する。このとき、ロックしている状態は維持されたままである。
【００７６】
スイッチＳＷ１をＯＦＦにすることで回路構成が変更され、基準電圧２０が変更されたことにより、発振周波数可変範囲ｆｂは広い発振周波数可変範囲ｆｂ０から狭い発振周波数可変範囲ｆｂ２変更される。これにより、狭い発振周波数可変範囲をもつＰＬＬ周波数シンセサイザによる雑音特性の良好な共振回路が実現できる。
【００７７】
ｆｂ２は、発振周波数ｆ２を可変範囲の上限および下限内に持つ初期の発振周波数可変範囲よりも狭く、雑音特性が優れた、ｆｂ１とは別の発振周波数可変範囲を持つ発振周波数可変範囲である。
【００７８】
以上のように、ロック状態とアンロック状態との検出および出力している基準電圧に基づき、切替信号１７および基準電圧２０を変更することにより、最初に最大の周波数可変範囲の共振回路を構成してロックさせ、続いてロック周波数を含む、より狭い周波数可変範囲の共振回路を構成して発振を継続させることにより、位相雑音の小さい発振を行わせることができる。最初に最大の周波数可変範囲の共振回路を用いたので、目的の周波数にロックするまでの時間は短くて済む。単一の電圧制御発振器を用いて上記の特性を持たせることが出来るため、集積回路上の小さい面積で良好な位相雑音特性のＰＬＬ周波数シンセサイザを得ることができる。
【００７９】
図４は、本発明の実施形態を示すものであり、本発明のＰＬＬ周波数シンセサイザ１０を用いた通信装置の要部構成を示すブロック図である。
【００８０】
通信装置４０は、スイッチ４２、受信アンプ４３、ミキサ４４、バンドパスフィルタ４５、復調器４６、電圧制御発振器４７、ＰＬＬ回路４８、ミキサ４９、バンドパスフィルタ５０、変調器５１、パワーアンプ５２を含んでいる。
【００８１】
受信アンプ４３、ミキサ４４、バンドパスフィルタ４５、復調器４６、電圧制御発振器４７、ＰＬＬ回路４８、ミキサ４９、バンドパスフィルタ５０、変調器５１は、一般的に、集積回路４１として１つの半導体チップ上に形成される。
【００８２】
スイッチ４２は、アンテナと受信アンプ４３ならびにパワーアンプ５２との間に接続されている。
【００８３】
低雑音アンプ（ＬＮＡ）４３、ミキサ４４、バンドパスフィルタ（ＢＰＦ）４５、および復調器４６は、この順でスイッチ４２の後段に配置されて信号処理を行い、受信部を構成している。
【００８４】
パワーアンプ（ＰＡ）４３、ミキサ４９、バンドパスフィルタ５０、および変調器５１は、この順でスイッチ４２の後段に配置されて信号処理を行い、送信部を構成している。
ＰＬＬ回路４８は電圧制御発振器４７に接続され、ミキサ４４およびミキサ４９に信号を出力する。
【００８５】
次に、通信装置４０の動作について説明する。
【００８６】
受信時には、アンテナから入力される信号は低雑音アンプ４３で増幅され、ミキサ４４でダウンコンバートされた後、バンドパスフィルタ４５で不要な周波数がカットされて復調器４６に送られる。
【００８７】
送信時は、変調器５１によって変調された送信信号はバンドパスフィルタ５０で不要な周波数がカットされた後、ミキサ４９でアップコンバートされ、パワーアンプ５２で増幅された後、アンテナより出力される。
【００８８】
電圧制御発振器４７は、ミキサ４４およびミキサ４９のローカル信号を出力している。電圧制御発振器４７から出力されるローカル信号の位相雑音が低ければ、高周波送受信器の送受信特性は向上する。
【００８９】
上記通信装置の集積回路に本発明のＰＬＬ周波数シンセサイザを用いることによって、単一の電圧制御発振器によって広い発振周波数可変範囲ではロックに要する時間を短縮し、狭い発振周波数可変範囲では位相雑音の少ない発振を実現することができる。単一の電圧制御発振器によって上記の特性を持たせることが出来るため、集積回路上の小さい面積で良好な位相雑音特性のＰＬＬ周波数シンセサイザを構成でき、該集積回路および該通信装置の小型化を実現することができる。
【００９０】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９１】
本発明のＰＬＬ周波数シンセサイザは、発振周波数の広い可変範囲と、狭い可変範囲を同じ回路を共用して切り替えることができ、発振周波数の可変範囲の中心周波数を電圧制御によって変更することで、同種の回路を複数構成する場合にくらべて設置面積が少なくて済むため、携帯電話などの通信装置や、チューナーに用いる集積回路といったの用途に好適に適用できる。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施形態を示すものであり、本発明のＰＬＬ周波数シンセサイザの要部構成を示すブロック図である。
【図２】本発明の実施形態を示すものであり、本発明の電圧制御発振器の各基準電圧における制御電圧と発振周波数の関係を示すグラフである。
【図３】本発明の実施形態を示すものであり、本発明の電圧制御発振器の要部構成を示す回路図である。
【図４】本発明の実施形態を示すものであり、本発明のＰＬＬ周波数シンセサイザを用いた通信装置の要部構成を示すブロック図である。
【図５】従来技術を示すものであり、ＰＬＬ周波数シンセサイザの要部構成を示すブロック図である。
【図６】従来技術を示すものであり、電圧制御発振器の要部構成を示す回路図である。
【符号の説明】
【００９３】
１０    ＰＬＬ周波数シンセサイザ（ＰＬＬ周波数シンセサイザ）
１１    基準信号発振器
１２    位相比較器（位相比較器）
１３    ローパスフィルタ（ローパスフィルタ）
１４    電圧制御発振器（電圧制御発振器）
１５    分周器（分周器）
１６    ロック検出器（ロック検出器）
１７    切替信号（切替信号）
１８    ＣＰＵ
１９    基準電圧選択回路（基準電圧選択回路）
２０    基準電圧（基準電圧）
２１    制御電圧（制御電圧）
２２    ロック検出信号（ロック検出信号）
２３    基準信号（基準信号）
２４    外部制御信号（外部制御信号）
２６    制御電圧／発振周波数可変範囲対応グラフ
２７    初期発振周波数可変範囲を示す曲線
２８    ロック時発振周波数可変範囲１を示す曲線
２９    ロック時発振周波数可変範囲２を示す曲線
３０    発振回路（電圧制御発振器）
３１    受動部
３２    能動部
３３    制御電圧入力端子
３４    切替信号入力端子
３５    基準電圧入力端子
４０    通信装置（通信装置）
４１    集積回路（集積回路）
４２    スイッチ
４３    低雑音アンプ
４４    ミキサ
４５    バンドパスフィルタ
４６    復調器
４７    電圧制御発振器
４８    ＰＬＬ回路
４９    ミキサ
５０    バンドパスフィルタ
５１    変調器
５２    パワーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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