(57)【要約】【課題】工程数を増加させずにメタルゲート構造の加工性を向上した、４５ｎｍ世代以降のＳｏＣデバイスの製造に対応可能な半導体装置の製造方法を得る。【解決手段】半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、前記高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成した後、該金属層をパターニングすることにより金属ゲート電極層を形成するゲート電極層形成工程と、前記金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、前記高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、を含む。【選択図】        図１
2007036116.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、
前記高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成した後、該金属層をパターニングすることにより金属ゲート電極層を形成するゲート電極層形成工程と、
前記金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、
前記高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜形成工程において、前記金属ゲート電極層の側壁部を窒化して前記金属、金属合金、またはこれらの化合物の窒化物からなる保護膜を形成し、
前記高誘電率ゲート絶縁膜形成工程において、フッ化水素系エッチング液により前記高誘電率ゲート絶縁膜をパターニングすること、
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属層がチタンからなること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
ｐ型半導体装置とｎ型半導体装置とを同時に製造する半導体装置の製造方法であって、
半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、
前記高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成する金属層形成工程と、
ｐ型半導体装置形成領域またはｎ型半導体装置の形成領域の一方の領域の前記金属層を除去して前記高誘電率材料層を露出させる除去工程と、
前記金属層および前記高誘電率材料層上にポリシリコン系材料を堆積してポリシリコン層を形成する工程と、
前記金属層が残存するように前記ポリシリコン層および前記金属層をドライエッチングにより除去した後、前記残存した金属層をウエットエッチングにより除去してパターニングすることにより金属ゲート電極層およびポリシリコン電極層を形成するゲート電極層形成工程と、
前記金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、
前記高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記保護膜形成工程において、前記金属ゲート電極層の側壁部を窒化して前記金属、金属合金、またはこれらの化合物の窒化物からなる保護膜を形成し、
前記高誘電率ゲート絶縁膜形成工程において、フッ化水素系エッチング液により前記高誘電率ゲート絶縁膜をパターニングすること、
を特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記金属層がチタンからなること
を特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、メタルゲート構造を有する４５ｎｍ世代以降のＳｏＣデバイスの製造に対応可能な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来のＭＯＳデバイスにおいてゲート電極にポリシリコン系材料を用いた場合には、電界印加時のポリシリコン自体が空乏化を起こすため実効的な電気的ゲート絶縁膜の膜厚が厚くなってしまうという問題がある。特に、デバイスの微細化とともにゲート絶縁膜も薄膜化が進んでいるため、電極であるポリシリコンの空乏化による電気的絶縁膜の膜厚の増加が無視できなくなり、デバイス開発上の問題となっている。
【０００３】
そこで、上述したような問題を解決するために、ポリシリコンに変わる電極材料として金属（合金を含む）または導電性の金属化合物を用いるデバイス構造（メタルゲート構造）が検討されている。たとえば、単結晶シリコン層の主表面に、チャネル領域を規定するように所定の間隔を隔てて形成された一対のｎ型のソース・ドレイン領域と、チャネル領域上に形成されたＨｆＯ2膜（高誘電率絶縁膜）からなるゲート絶縁膜と、ゲート絶縁膜に接触するＨｆ膜を含むメタルゲートとを備えたトランジスタが提案されている（たとえば、特許文献１参照）。
【０００４】
【特許文献１】特開２００４−２９６４９１号公報
【特許文献２】米国特許出願公開第２００４／２３４７８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した空乏化に対する対策としては有効であるが、メタルゲート構造を形成するためのエッチングや洗浄等が極めて困難であること、ＰＭＯＳ、ＮＭＯＳともスレッショルド電圧を調整するため、各々の電極材料の選定が困難であること、などの問題点がある。このため、今後の４５ｎｍ世代以降のＳｏＣデバイスの製造に対応することが可能であるかが不明である、という懸念がある。
【０００６】
そこで、従来の構造を生かしたものとして、ＰＭＯＳ側が、ポリシリコン／ＴａＳｉＮ／ＴｉＮ／高誘電率ゲート絶縁膜（High-k）を積層した構造を有し、ＮＭＯＳ側がポリシリコン／ＴａＳｉＮ／高誘電率ゲート絶縁膜（High-k）を積層した構造を有するものが提案されている（たとえば、特許文献２）。
【０００７】
上記の特許文献２によると、ゲート電極をエッチングして高誘電率ゲート絶縁膜（High-k）上でエッチングストップさせて、つぎにゲート電極側壁に絶縁膜のサイドウォールを形成する。そして、このサイドウォールをマスクにして高誘電率ゲート絶縁膜（High-k）を除去する。しかしながら、これではサイドウォールを形成する工程が増加し、ゲート側壁近傍直下にイオン注入ができず、すなわち、イオン注入のコントロールが困難となり、デバイスの特性調整がうまく行えないという問題がある。
【０００８】
本発明は、上記に鑑みてなされたものであって、工程数を増加させずにメタルゲート構造の加工性を向上した、４５ｎｍ世代以降のＳｏＣデバイスの製造に対応可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上に高誘電率材料層を形成する高誘電率材料層形成工程と、高誘電率材料層上に該高誘電率材料層に接するとともに金属、金属合金、またはこれらの化合物からなる金属層を形成した後、該金属層をパターニングすることにより金属ゲート電極層を形成するゲート電極層形成工程と、金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成する保護膜形成工程と、高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する高誘電率ゲート絶縁膜形成工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、ゲート電極をドライエッチングで除去した後、残った高誘電率材料層をウエットエッチングで除去することにより基板ダメージおよび基板突き抜けの抑制、良好なゲ−ト形状を得ることができる、という効果を奏する。これを実行する手段として金属ゲート電極層の側壁部にウエットエッチング耐性を有する保護膜を形成した後に高誘電率材料層をウエットエッチングによりパターニングして高誘電率ゲート絶縁膜を形成する。
【００１１】
また、この発明によれば、サイドウォールを形成しないため、ゲート構造の側壁近傍直下にも確実にイオン注入を行うことができ、しかもゲート電極とソース・ドレイン領域の間に容量の大きい高誘電率材料層が無いことによりゲート電極−ソース・ドレイン領域間オーバーラップ容量増大を抑えられるので、デバイスの特性調整を確実に行うことができる、という効果を奏する。したがって、この発明によれば、サイドウォールを形成する工程を増加させずにメタルゲート構造の加工性を向上することが可能であり、４５ｎｍ世代以降のＳｏＣデバイスの製造においても十分対応可能な半導体装置の製造方法を提供することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明にかかる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図であり、本発明を適用して作製した半導体装置の構成を示す断面図である。まず、半導体装置の構成について説明する。この半導体装置は、半導体基板上にｐＭＯＳ型トランジスタ１０とｎＭＯＳ型トランジスタ２０とが形成されており、半導体基板であるシリコン基板１の表層に、各トランジスタ素子を分離するための素子分離用絶縁膜２が形成されている。また、素子分離用絶縁膜２間の領域であってそれぞれのトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔てて一対のソース・ドレイン領域１１および一対のソース・ドレイン領域２１が形成されている。
【００１４】
ｐＭＯＳ型トランジスタ１０において、シリコン基板１上における一対のソース・ドレイン領域１１により規定されたチャネル領域には、図１に示すようにシリコン基板１側から、高誘電率材料からなる高誘電率ゲート絶縁膜（High-k）３１、高誘電率ゲート絶縁膜（High-k）３１に直接接する窒化チタン（ＴｉＮ）からなる第１ゲート電極層４１と該第１ゲート電極層４１上に形成されたチタン（Ｔｉ）からなる第２ゲート電極層５１と、第２ゲート電極層５１上に積み足したポリシリコンからなる第３ゲート電極層６１と、がこの順で積層された積層構造を有するゲート構造が形成されている。すなわち、このゲート構造は、ポリシリコン層とメタル層との積層メタルゲート構造とされている。
【００１５】
また、チタン（Ｔｉ）からなる第２ゲート電極層５１の側壁には、チタン（Ｔｉ）が窒化された、フッ化水素（ＨＦ）系のウエットエッチングに耐性を有する窒化チタン（ＴｉＮ）からなる保護膜５１ｂが形成されている。また、第３ゲート電極層６１の側壁には、ポリシリコンが窒化された窒化シリコン膜６１ｂが形成されている。
【００１６】
ｎＭＯＳ型トランジスタ２０において、シリコン基板１上における一対のソース・ドレイン領域２１により規定されたチャネル領域には、図１に示すようにシリコン基板１側から、高誘電率材料からなる高誘電率ゲート絶縁膜（High-k）３２、該高誘電率ゲート絶縁膜（High-k）３２上に形成されたポリシリコンからなるゲート電極層６２、がこの順で積層されたゲート構造が形成されている。また、ゲート電極層６２の側壁には、ポリシリコンが窒化された窒化シリコン膜６２ｂが形成されている。このｎＭＯＳ型トランジスタ２０においては、ゲート構造はポリシリコンからなるゲート電極層６２のみの単層構造とされている。
【００１７】
上記のように構成された本実施の形態にかかる半導体装置においては、ｐＭＯＳ型トランジスタ１０において窒化チタン（ＴｉＮ）からなる第１ゲート電極層４１と該第１ゲート電極層４１上に形成されたチタン（Ｔｉ）からなる第２ゲート電極層５１とが積層されたゲート電極を用いており、電極材料として金属を用いたメタルゲート構造を有している。このようなメタルゲート構造を有することにより、このｐＭＯＳ型トランジスタ１０においては、ゲート電極材料としてポリシリコン系の材料を用いた場合のようにゲート電極材料が空乏化を起こして実効的な電気的ゲート絶縁膜の膜厚が厚くなるという状態の発生が防止されている。したがって、薄膜化が効果的に図られた半導体装置が実現されている。なお、上記においては、ゲート電極材料として金属合金を用いているが、ゲート電極材料として金属（合金を含む）または導電性の金属化合物を用いることも可能である。
【００１８】
また、本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電材料からなる高誘電率ゲート絶縁膜（High-k）３１を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。
【００１９】
しかしながら、本実施の形態にかかるｐＭＯＳ型トランジスタ１０においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電率材料からなる高誘電率ゲート絶縁膜（High-k）３１を用いている。したがって、このｐＭＯＳ型トランジスタ１０においては、電気特性、信頼性に優れた半導体装置が実現されている。なお、ゲート絶縁膜に用いる高誘電率材料（high-k  材料）としては、たとえばハフニウム・シリコン酸化窒化膜（ＨｆＳｉＯＮ）などを用いることができる。
【００２０】
そして、本実施の形態にかかるｐＭＯＳ型トランジスタ１０においては、チタン（Ｔｉ）からなる第２ゲート電極層５１の側壁に、チタン（Ｔｉ）が窒化された、フッ化水素（ＨＦ）系のウエットエッチングに耐性を有する窒化チタン（ＴｉＮ）からなる保護膜５１ｂが形成されている。これにより、第２ゲート電極層５１の形成後にフッ化水素（ＨＦ）系のエッチング液を用いたウエットエッチングが行われた場合においても、第２ゲート電極層５１の側壁部がエッチングされてゲート電極の形状が変形することを防止することができ、良好なゲート電極形状が維持されている。
【００２１】
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図１〜図１１に示す図面を用いて説明する。まず、図２に示すように公知の技術によりシリコン基板１に素子分離用絶縁膜２、ウエル等（図示せず）を形成し、つぎに図３に示すように高誘電率ゲート絶縁膜（High-k）３１、３２用の高誘電率材料層３１ａをたとえばＣＶＤ法によりシリコン基板１の表面全体に成膜する。
【００２２】
つぎに、図４に示すように高誘電率材料層３１ａ上に第１ゲート電極層４１用の窒化チタン（ＴｉＮ）層４１ａを成膜し、さらにその上に第２ゲート電極層５１用のチタン（Ｔｉ）層５１ａを形成する。そして、図５に示すようにｎＭＯＳトランジスタ側のメタル層である窒化チタン（ＴｉＮ）層４１ａとチタン（Ｔｉ）層５１ａとを除去する。
【００２３】
つぎに、ｎＭＯＳトランジスタ側の窒化チタン（ＴｉＮ）層４１ａとチタン（Ｔｉ）層５１ａとを除去した状態のシリコン基板１上に、図６に示すようにポリシリコン層６１ａを成膜し、さらにその上に反射防止膜７１およびレジストを塗布する。そして、写真製版によりレジストをパターニングして、図７に示すようにゲート構造を形成する部分のみにレジスト８１、８２を残す。図７に示す状態は、ゲート電極加工直前の状態である。
【００２４】
つぎに、レジスト８１、８２をマスクとして、図８に示すように反射防止膜７１、ポリシリコン層６１ａ、チタン（Ｔｉ）層５１ａ、および窒化チタン（ＴｉＮ）層４１ａをチャンバー内で一括でドライエッチングする。これにより、ｐＭＯＳトランジスタ側においては、第１ゲート電極層４１と第２ゲート電極層５１と第３ゲート電極層６１とが形成される。また、ｎＭＯＳトランジスタ側においては、ポリシリコンからなるゲート電極層６２が形成される。
【００２５】
その後、チャンバー内において窒素雰囲気中でプラズマを形成して、第２ゲート電極層５１の側壁に露出しているチタン（Ｔｉ）を窒化して、図９に示すように窒化チタン（ＴｉＮ）からなる保護膜５１ｂを形成する。この窒化チタン（ＴｉＮ）からなる保護膜５１ｂは、フッ化水素（ＨＦ）系のウエットエッチングに耐性を有するものである。また、このとき第３ゲート電極層６１の側壁およびゲート電極層６２の側壁には、それぞれ窒化シリコン膜６１ｂ、窒化シリコン膜６２ｂが形成される。そして、レジスト８１、８２および反射防止膜７１、７２を除去する。
【００２６】
また、レジスト８１、８２および反射防止膜７１、７２の除去を行うアッシングチャンバーにおいて窒素雰囲気でプラズマを形成して、第２ゲート電極層５１の側壁に露出しているチタン（Ｔｉ）を窒化して、図１０に示すように窒化チタン（ＴｉＮ）からなる保護膜５１ｂを形成しても良い。また、このときも第３ゲート電極層６１の側壁およびゲート電極層６２の側壁には、それぞれ窒化シリコン膜６１ｂ窒化シリコン膜６２ｂが形成される。以上のようにして第２ゲート電極層５１の側壁に露出しているチタン（Ｔｉ）を窒化して保護膜５１ｂを形成することにより、従来のようにサイドウォールを形成する工程などを追加することなく、簡便に保護膜５１ｂを形成することができる。
【００２７】
つぎに、フッ化水素（ＨＦ）系のエッチング液を用いて不要な高誘電率材料層３１ａのウエットエッチングを行い、図１１に示すように高誘電率ゲート絶縁膜（High-k）３１、３２を形成する。このとき、チタン（Ｔｉ）からなる第２ゲート電極層５１の側壁には窒化チタン（ＴｉＮ）からなる保護膜５１ｂが形成されているため、フッ化水素（ＨＦ）系のエッチング液により溶解することが無く、良好なゲート電極形状が維持することができる。
【００２８】
この後、公知の技術により、ソース・ドレイン領域１１、２１を形成する。以上により図１に示す本実施の形態にかかる半導体装置を形成することができる。
【００２９】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、第２ゲート電極層５１の側壁に露出しているチタン（Ｔｉ）を窒化して保護膜５１ｂを形成する。これにより、従来の手法のように電極の側壁にサイドウォールを形成する工程などを追加することなく、簡便に保護膜５１ｂを形成することができる。そして、この保護膜５１ｂを設けることにより、第２ゲート電極層５１の側壁がフッ化水素（ＨＦ）系のエッチング液により溶解することが無く、良好なゲート電極形状が維持することができる。
【００３０】
また、この半導体装置の製造方法においては、サイドウォールを形成しないため、ゲート構造の側壁近傍直下にも確実にイオン注入を行うことができ、すなわち、確実にイオン注入のコントロールができ、デバイスの特性調整を確実に行うことができる。したがって、本実施の形態にかかる半導体装置の製造方法によれば、サイドウォールを形成する工程を増加させずにメタルゲート構造の加工性を向上することが可能であり、特に４５ｎｍ世代以降のＳｏＣデバイスの製造に用いて好適である。
【００３１】
実施の形態２．
実施の形態２では、上述した実施の形態１にかかる半導体装置の製造方法の変形例について図１２〜図１９を用いて説明する。
【００３２】
まず、実施の形態の場合と同様に図１２に示すように公知の技術によりシリコン基板１に素子分離用絶縁膜２、ウエル等（図示せず）を形成し、つぎに図１３に示すように高誘電率ゲート絶縁膜（High-k）３１、３２用の高誘電率材料層３１ａをたとえばＣＶＤ法によりシリコン基板１の表面全体に成膜する。
【００３３】
つぎに、図１４に示すように高誘電率材料層３１ａ上に第１ゲート電極層４１用の窒化チタン（ＴｉＮ）層４１ａを成膜し、さらにその上に第２ゲート電極層５１用のチタン（Ｔｉ）層５１ａを形成する。そして、図１５に示すようにｎＭＯＳトランジスタ側のメタル層である窒化チタン（ＴｉＮ）層４１ａとチタン（Ｔｉ）層５１ａとを除去する。
【００３４】
つぎに、ｎＭＯＳトランジスタ側の窒化チタン（ＴｉＮ）層４１ａとチタン（Ｔｉ）層５１ａとを除去した状態のシリコン基板１上に、図１６に示すようにポリシリコン層６１ａを成膜し、さらにその上に反射防止膜７１およびレジストを塗布する。そして、写真製版によりレジストをパターニングして、図１７に示すようにゲート構造を形成する部分のみにレジスト８１、８２を残す。図１７に示す状態は、ゲート電極加工直前の状態である。
【００３５】
つぎに、レジスト８１、８２をマスクとして、図１８に示すように反射防止膜７１、ポリシリコン層６１ａ、チタン（Ｔｉ）層５１ａ、および窒化チタン（ＴｉＮ）層４１ａをチャンバー内で一括でドライエッチングする。ここで、本実施の形態にかかる半導体装置の製造方法においては、ｎＭＯＳ側の高誘電率材料層３１ａが露出し、ｐＭＯＳ側のメタル層、すなわち窒化チタン（ＴｉＮ）層４１ａまたはチタン（Ｔｉ）層５１ａが露出している状態でドライエッチングを停止する。好ましくは、ｎＭＯＳ側のポリシリコン層６１ａが除去され、ｎＭＯＳ側の高誘電率材料層３１ａが露出した時点でドライエッチングを停止する。これにより、ｐＭＯＳトランジスタ側においてはポリシリコンからなる第３ゲート電極層６１が形成される。また、ｎＭＯＳトランジスタ側においては、ポリシリコンからなるゲート電極層６２が形成される。
【００３６】
図１７に示した状態から反射防止膜７１、ポリシリコン層６１ａ、チタン（Ｔｉ）層５１ａ、および窒化チタン（ＴｉＮ）層４１ａを一括でドライエッチングした場合、ｐＭＯＳ側のメタル層、すなわちチタン（Ｔｉ）層５１ａ、および窒化チタン（ＴｉＮ）層４１ａをエッチングしている際に、ｎＭＯＳ側では高誘電率材料層３１ａが露出している。この場合、メタル層のエッチング条件が高誘電率材料層３１ａに対してエッチングレートが小さい（選択比が小さい）場合には、高誘電率材料層３１ａを突き破り、シリコン基板１をエッチングしてしまい、シリコン基板１が削れてしまう虞がある。
【００３７】
そこで、本実施の形態においては、ｎＭＯＳ側の高誘電率材料層３１ａが露出し、ｐＭＯＳ側のメタル層、すなわち窒化チタン（ＴｉＮ）層４１ａまたはチタン（Ｔｉ）層５１ａが露出している状態でドライエッチングを停止する。そして、ドライエッチングにおいて残したメタル部分は、次工程のウエットエッチングにおいて除去する。これにより、シリコン基板１がエッチングされ、削られることを効果的に防止することができる。
【００３８】
また、メタル層の除去は一般的にはドライエッチングのダメージと過水またはＳＰＭのエッチング液で除去が可能である。このため、過水またはＳＰＭのエッチング液を用いたウエットエッチングを施す前にメタル層に対してダメージを与えておくことが効果的である。
【００３９】
ドライエッチングの終了後、過水またはＳＰＭのエッチング液を用いたウエットエッチングを施して、図１９に示すようにドライエッチングにおいて残ったメタル層、すなわち窒化チタン（ＴｉＮ）層４１ａおよびチタン（Ｔｉ）層５１ａを除去する。これにより、ｐＭＯＳトランジスタ側においては、第１ゲート電極層４１と第２ゲート電極層５１とが形成される。なお、ウエットエッチングを行うに際して必要であれば、レジスト８１、８２および反射防止膜７１、７２を除去しておいても良い。
【００４０】
以降は、上述した実施の形態の場合と同様にして第２ゲート電極層５１の側壁に露出しているチタン（Ｔｉ）を窒化して、図９に示すように窒化チタン（ＴｉＮ）からなる保護膜５１ｂを形成し、フッ化水素（ＨＦ）系のエッチング液を用いて不要な高誘電率材料層３１ａのウエットエッチングを行い、図１１に示すように高誘電率ゲート絶縁膜（High-k）３１、３２を形成する。そして、この後、公知の技術により、ソース・ドレイン領域１１、２１を形成する。以上により図１に示す本実施の形態にかかる半導体装置を形成することができる。
【００４１】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、ｎＭＯＳ側の高誘電率材料層３１ａが露出し、ｐＭＯＳ側のメタル層、すなわち窒化チタン（ＴｉＮ）層４１ａまたはチタン（Ｔｉ）層５１ａが露出している状態でドライエッチングを停止する。そして、ドライエッチングにおいて残したメタル部分は、次工程のウエットエッチングにおいて除去する。これにより、シリコン基板１がエッチングされ、削られることを効果的に防止することができる。過水またはＳＰＭのエッチング液を用いたウエットエッチングを施す前にメタル層に対してダメージを与えておくことにより、確実にメタル部分をエットエッチングにより除去することができる。
【産業上の利用可能性】
【００４２】
以上のように、本発明にかかる半導体装置の製造方法は、メタルゲート構造を有する半導体装置の製造に有用であり、特に、４５ｎｍ世代以降のＳｏＣデバイスの製造に適している。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１にかかる半導体装置の構成を説明するための断面図である。
【図２】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図５】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図６】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１４】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１５】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１６】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１７】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１８】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図１９】実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００４４】
１  シリコン基板
２  素子分離用絶縁膜
１０  ｐＭＯＳ型トランジスタ
１１  ソース・ドレイン領域
２０  ｎＭＯＳ型トランジスタ
２１  ソース・ドレイン領域
３１  高誘電率ゲート絶縁膜
３１ａ  高誘電率材料層
３２  高誘電率ゲート絶縁膜
４１  第１ゲート電極層
４１ａ  窒化チタン（ＴｉＮ）層
５１  チタン（Ｔｉ）からなる第２ゲート電極層
５１ａ  チタン（Ｔｉ）層
５１ｂ  保護膜
６１  ポリシリコンからなる第３ゲート電極層
６１ａ  ポリシリコン層
６１ｂ  窒化シリコン膜
６２  ポリシリコンからなるゲート電極層
６２ｂ  窒化シリコン膜
７１  反射防止膜
８１、８２  レジスト
【図１】
2007036116.tif 000003
【図２】
2007036116.tif 000004
【図３】
2007036116.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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