(57)【要約】【課題】プレーナ構造の縦型ＭＯＳＦＥＴにおいて、ドレイン−ソース間電圧ＶＤＳを低減すると、空乏層幅が狭くなり、ゲート電極の中央下方においてのゲート−ドレイン間容量Ｃｇｄ（帰還容量Ｃｒｓｓ）が急激に増大する。帰還容量Ｃｒｓｓはスイッチング特性に影響するので、高周波スイッチング特性が向上できない問題があった。【解決手段】ゲート電極の中央に分離孔を設ける。ドレイン−ソース間電圧ＶＤＳを低減し、空乏層幅が狭くなった場合における、帰還容量Ｃｒｓｓの急激な増大を抑制できる。これにより、高周波スイッチング特性が向上する。また、分離孔からｎ型不純物を注入し、チャネル領域間にｎ型不純物領域を形成する。ゲート電極下方を低抵抗にできるので、オン抵抗を低減できる。ｎ型不純物領域はセルフアラインで形成できる。【選択図】    図４
2007158198.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、
前記開口部の側壁に導電材料によるサイドウォールを形成する工程と、
前記サイドウォール間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、
前記第１絶縁膜を除去し、隣り合う前記一導電型不純物注入領域間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、
前記一導電型不純物注入領域を拡散し、第１の一導電型不純物領域を形成する工程と、
前記逆導電型不純物注入領域を拡散し、前記第１の一導電型不純物領域と隣り合う第１の逆導電型不純物領域を形成する工程と、
前記第１の逆導電型不純物領域表面に、第２の一導電型不純物領域を形成する工程と、
前記第１の逆導電型不純物領域表面に前記第２の一導電型不純物領域と隣り合う第２の逆導電型不純物領域を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
前記第１の一導電型不純物領域および第１の逆導電型不純物領域は、同程度の深さに形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項３】
前記第１の一導電型不純物領域および前記第１の逆導電型不純物領域は、同一の熱処理工程にて形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項４】
一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、
前記開口部の側壁に第１の導電材料によるサイドウォールを形成する工程と、
前記サイドウォール間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、
前記開口部に第２の導電材料を堆積し、ゲート電極を形成する工程と、
前記第１絶縁膜を除去し、隣り合う前記ゲート電極間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、
前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、
前記逆導電型不純物注入領域を拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、
前記チャネル領域表面に、一導電型のソース領域を形成する工程と、
前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記ゲート電極は、前記一導電型不純物領域上を覆って形成されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】
一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、
前記開口部の側壁にサイドウォール形状のゲート電極を形成する工程と、
前記ゲート電極間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、
前記第１絶縁膜を除去し、隣り合う前記一導電型不純物注入領域間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、
前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、
前記逆導電型不純物注入領域を拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、
前記チャネル領域表面に、一導電型のソース領域を形成する工程と、
前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記逆導電型不純物注入領域形成前に、前記一導電型不純物注入領域上をレジスト膜で被覆することを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項８】
前記一導電型不純物領域上で対向する２つの前記ゲート電極を一体で被覆する第３絶縁膜を形成することを特徴とする請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項９】
前記一導電型不純物領域および前記チャネル領域は、同程度の深さに形成されることを特徴とする請求項４または請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１０】
前記一導電型不純物領域および前記チャネル領域は、同一の熱処理工程にて形成されることを特徴とする請求項４または請求項６に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置の製造方法に係り、特に高耐圧用途の絶縁ゲート型半導体装置において製造工程中のマスク枚数を削減できる絶縁ゲート型半導体装置の製造方法に関する。
【背景技術】
【０００２】
ドレイン領域における低抵抗化を目的として、チャネル領域間の半導体層表面にｎ型不純物領域を配置した構成が知られている（例えば特許文献１参照。）。
【０００３】
図１９を参照し、従来の絶縁ゲート型半導体装置の製造方法をｎチャネル型のＭＯＳＦＥＴを例に説明する。
【０００４】
ｎ＋型シリコン半導体基板２１の上にｎ−型半導体層２２を積層してドレイン領域２０を設ける。ｎ−型半導体層２２の全面にｎ型不純物をイオン注入および拡散し、当該半導体層２２より高濃度のｎ型不純物層４０を形成する（図１９（Ａ））。
【０００５】
ゲート酸化膜３１を形成後、ポリシリコンを所望の形状にパターンニングしてゲート電極３３を形成し、ゲート電極３３をマスクとしてｐ型不純物をイオン注入及び拡散し、ゲート電極３３間に複数のｐ型のチャネル領域２４を形成する（図１９（Ｂ））。
【０００６】
その後、チャネル領域２４表面にはｎ＋型のソース領域３５が形成され、ソース領域３５間のチャネル領域２４表面にはｐ＋型のボディ領域３７が形成される。ゲート電極３３はその周囲を層間絶縁膜３６で被覆され、その上にソース電極３８が形成される（図１９（Ｃ））。
【０００７】
図のＭＯＳＦＥＴは基板表面にゲート電極を設けたいわゆるプレーナ構造の縦型ＭＯＳＦＥＴである。
【特許文献１】特開平５−１２１７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のＭＯＳＦＥＴにおいて、ゲート電極３３下方のドレイン領域２０はＭＯＳＦＥＴがオン状態のときは基板垂直方向に電流を流す領域として働く。つまり、オン状態ではドレイン領域２２の抵抗が低い方が望ましいため、隣合うチャネル領域間のドレイン領域２０表面にｎ−型半導体層２２より不純物濃度の高いｎ型不純物層４０を配置している。
【０００９】
しかし、従来では全面に形成されたｎ型不純物層４０に重ねてチャネル領域２４を形成しており、ｎ型不純物層４０の不純物濃度を高めると、チャネル領域２４での反転が不十分となりリーク電流が増加する問題があった。
【００１０】
また、この問題を回避するため、マスクによりチャネル領域２４間、すなわちゲート電極３３下方に選択的にｎ型不純物層４０を形成する方法も知られている。しかし、この場合ｎ型不純物層４０形成のためのマスクが必要となる。またＭＯＳＦＥＴの均一な動作を実現するために、ｎ型不純物層４０はゲート電極３３の中央部に配置する必要がある。しかし、マスクを用いてｎ型不純物層４０を形成する方法ではゲート電極３３のパターンニング用のマスクとｎ型不純物層４０形成用のマスクとの合わせ精度を高める必要がある。特にゲート電極３３の微細化が進むとマスクの合わせずれは大きな問題であった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、前記開口部の側壁に導電材料によるサイドウォールを形成する工程と、前記サイドウォール間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、前記第１絶縁膜を除去し、隣り合う前記一導電型不純物注入領域間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、前記一導電型不純物注入領域を拡散し、第１の一導電型不純物領域を形成する工程と、前記逆導電型不純物注入領域を拡散し、前記第１の一導電型不純物領域と隣り合う第１の逆導電型不純物領域を形成する工程と、前記第１の逆導電型不純物領域表面に、第２の一導電型不純物領域を形成する工程と、前記第１の逆導電型不純物領域表面に前記第２の一導電型不純物領域と隣り合う第２の逆導電型不純物領域を形成する工程と、を具備することにより解決するものである。
【００１２】
第２に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、前記開口部の側壁に第１の導電材料によるサイドウォールを形成する工程と、前記サイドウォール間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、前記開口部に第２の導電材料を堆積し、ゲート電極を形成する工程と、前記第１絶縁膜を除去し、隣り合う前記ゲート電極間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、前記逆導電型不純物注入領域を拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、前記チャネル領域表面に、一導電型のソース領域を形成する工程と、前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、を具備することにより解決するものである。
【００１３】
第３に、一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部に開口部を形成し、該開口部に前記第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程と、前記開口部の側壁にサイドウォール形状のゲート電極を形成する工程と、前記ゲート電極間の前記半導体層表面に一導電型不純物注入領域を形成する工程と、前記第１絶縁膜を除去し、隣り合う前記一導電型不純物注入領域間の前記半導体層表面に逆導電型不純物注入領域を形成する工程と、前記一導電型不純物注入領域を拡散し、前記ゲート電極下方に位置する一導電型不純物領域を形成する工程と、前記逆導電型不純物注入領域を拡散し、前記一導電型不純物領域と隣り合うチャネル領域を形成する工程と、前記チャネル領域表面に、一導電型のソース領域を形成する工程と、前記チャネル領域表面に前記ソース領域と隣接する逆導電型のボディ領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１４】
本発明によれば、第１に、絶縁膜の開口部側壁にポリシリコンのサイドウォールを形成し、これをマスクとしてセルフアラインでｎ型不純物層を形成する。サイドウォールはゲート電極となり、尚かつｎ型不純物層形成のためのマスクが不要となる。
【００１５】
第２に、ゲート電極の下方にセルフアラインでｎ型不純物層を形成できるため、ゲート電極のパターンニングとｎ型不純物層形成のマスク合わせが不要となる。従って、ゲート電極の微細化が進んだ場合でも、電流経路となるゲート電極下方に、高精度でｎ型不純物層を形成できる。
【００１６】
第３に、チャネル領域とｎ型不純物領域の不純物濃度を個別に選択できる。従って、チャネル領域の不純物濃度を所望の値に維持したまま、高濃度のｎ型不純物領域を形成できる。従って、チャネル領域に影響を与えることなく、ｎ型不純物層の不純物濃度を高めることができ、ドレイン領域における抵抗の低減に寄与できる。
【００１７】
第４に、ゲート電極を分離させることにより、高周波特性を向上させることができる。すなわち、逆バイアス印加時にはチャネル領域から空乏層が伸びるが、このときピンチオフ領域の上方にはゲート電極が配置されない。このため空乏層が後退し始めるオン状態（ドレイン−ソース間電圧ＶＤＳの電圧降下時）のゲート−ドレイン容量Ｃｇｄ（帰還容量Ｃｒｓｓ）を大幅に低減できる。帰還容量Ｃｒｓｓの低減によりスイッチング特性を改善することができる。
【発明を実施するための最良の形態】
【００１８】
図１から図１８を参照し、本実施形態の絶縁ゲート型半導体装置の製造方法について、ｎチャネル型ＭＯＳＦＥＴを例に説明する。まず、図１から図９には、第１の実施形態を示す。
【００１９】
第１工程（図１参照）：一導電型半導体基板に一導電型半導体層を積層し、該一導電型半導体層表面に第１絶縁膜を形成する工程。
【００２０】
ｎ＋型シリコン半導体基板１にｎ−型半導体層２をエピタキシャル成長させるなどしてドレイン領域１０を形成する。ｎ−型半導体層２の表面に、ゲート電極形成のマスクとなる第１絶縁膜３を堆積する。
【００２１】
第２工程（図２参照）：第１絶縁膜の一部に開口部を形成し、開口部に第１絶縁膜より膜厚が薄い第２絶縁膜を形成する工程。
【００２２】
ゲート電極形成領域の第１絶縁膜３をエッチングにより除去して開口部ＯＰを形成する。その後全面を熱酸化（１０００℃程度）し、膜厚が数百Åの第２絶縁膜４を形成する。第２絶縁膜４は、開口部ＯＰに露出したｎ−型半導体層２を被覆し、ゲート酸化膜４となる。
【００２３】
尚、図示は省略するが、ゲート酸化膜４は第１絶縁膜３と融合する。
【００２４】
第３工程（図３参照）：開口部の側壁に第１の導電材料によるサイドウォールを形成する工程。
【００２５】
全面にノンドープのポリシリコン層５ａを堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。開口部ＯＰにはポリシリコン層５ａが埋め込まれる（図３（Ａ））。
【００２６】
その後全面のポリシリコン層５ａをエッチバックし、第１絶縁膜３表面を露出し、第２絶縁膜４の表面の一部を露出する。これにより、開口部ＯＰの第１絶縁膜３の側壁に、ポリシリコン層のサイドウォール５ｂが形成される。尚、不純物がドープされたポリシリコン層５ａを全面に堆積後、エッチバックしてサイドウォール５ｂを形成してもよい。
【００２７】
第４工程（図４参照）：サイドウォール間の半導体層表面に一導電型不純物注入領域を形成する工程。
【００２８】
サイドウォール５ｂから露出したゲート酸化膜４を膜厚制御エッチングする。エッチング後のゲート酸化膜４の膜厚は例えば２５０Åである（図４（Ａ））。
【００２９】
その後、サイドウォール５ｂをマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。イオン注入条件は、加速エネルギー：１２０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これによりｎ型不純物はセルフアラインで、サイドウォール５ｂ間の開口部ＯＰのｎ−型半導体層２表面に注入され、ｎ型不純物注入領域６’が形成される（図４（Ｂ））。
【００３０】
第５工程（図５参照）：開口部に第２の導電材料を堆積し、ゲート電極を形成する工程。
【００３１】
全面に第２の導電材料５ｃを堆積する。すなわち再びノンドープのポリシリコン層５ｃを堆積し、不純物（例えばリン（Ｐ））を高濃度に注入・拡散して高導電率化を図る。あるいは不純物をドープしたポリシリコン層５ｃを全面に堆積する（図５（Ａ））。
【００３２】
その後、全面をエッチバックし、再び第１絶縁膜３の表面を露出する。これにより開口部ＯＰにはポリシリコン層５ｃが埋め込まれ、サイドウォール５ｂおよびポリシリコン層５ｃよりなるゲート電極５が形成される。
【００３３】
サイドウォール５ｂをマスクとしてセルフアラインで形成されたｎ型不純物注入領域６’は、ゲート電極５の中央部に位置する（図５（Ｂ））。
【００３４】
第６工程（図６参照）：第１絶縁膜を除去し、隣り合うゲート電極間の半導体層表面に逆導電型不純物注入領域を形成する工程。
【００３５】
第１絶縁膜３を異方性エッチングにより除去し、ゲート電極５周囲のｎ−型半導体層２表面を露出する（図６（Ａ））。
【００３６】
ゲート電極５をマスクとして、露出したｎ−型半導体層２表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。イオン注入条件は、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これにより、隣り合うゲート電極５間のｎ−型半導体層表面にｐ型不純物注入領域７’が形成される（図６（Ｂ））。
【００３７】
第７工程および第８工程（図７参照）：一導電型不純物注入領域を拡散し、ゲート電極下方に位置する一導電型不純物領域を形成する工程、および逆導電型不純物注入領域を拡散し、一導電型不純物領域と隣り合うチャネル領域を形成する工程。
【００３８】
熱処理（１１５０℃、１８０分）を行ってｎ型不純物注入領域６’を拡散し、不純物濃度が１×１０１７ｃｍ−３程度のｎ型不純物領域６を形成する。ｎ型不純物領域６上はゲート電極５で覆われ、ゲート電極５の中央にｎ型不純物領域６が配置される。
【００３９】
同時に、ｐ型不純物注入領域７’を拡散し、ゲート電極５間のｎ−型半導体層２表面に、ｎ型不純物領域６と隣り合うチャネル領域７を形成する。ｎ型不純物領域６とチャネル領域７は、例えば同程度の深さに形成される。
【００４０】
ｎ型不純物領域６は、電流経路となるゲート電極５下方の抵抗を低減する。すなわち、ゲート電極５の両側に形成されるＭＯＳＦＥＴの各セルが均一に動作するためにはゲート電極５の中心（ｃ−ｃ線）に対してｎ型不純物領域６を左右対称に配置する必要がある。
【００４１】
この場合、従来（図１９）の如く全面にイオン注入によりｎ型不純物層４０を形成する方法では、チャネル領域２３の不純物濃度プロファイルが影響を受けてしまう。また、マスクにより選択的にｎ型不純物層を形成する方法では、ゲート電極とｎ型不純物層とのマスクあわせに高い精度が要求される。特に、ゲート電極の微細化が進むと、マスク合わせずれは大きな問題となる。
【００４２】
しかし、本実施形態によれば、サイドウォール５ｂをマスクとしたセルフアラインによりｎ型不純物領域６を形成でき、更にゲート電極５の中心に対して左右対称にｎ型不純物領域６を配置できる。
【００４３】
つまり、ｎ型不純物領域６形成のためのマスクが不要となり、ゲート電極５とのマスク合わせも不要となる。
【００４４】
更に、チャネル領域７もゲート電極５をマスクとして形成できる。ここで、ゲート電極５は、例えば図４（Ｂ）の如くサイドウォール５ｂのみで構成し、中央が離間した状態であっても良い。しかしその構成においてチャネル領域７を形成するには、サイドウォール５ｂ間に露出したｎ−型半導体層２表面を、フォトレジスト膜などのマスクで覆う必要がある。しかし、フォトリソグラフィ技術にも限界があり、膜厚が厚いほど微細なパターンニングができない問題がある。
【００４５】
つまり、レジスト膜のフォトリソグラフィの限界値より微細な幅までゲート電極の幅（ゲート電極幅Ｌｇ）を微細化したゲート電極５の場合には、図４（Ｂ）に示すサイドウォール５ｂ間のみを被覆するレジストマスクを形成することは、現実的には非常に困難である。
【００４６】
そこで、本実施形態では、ｎ型不純物注入領域６’形成後、離間したサイドウォール５ｂ間を第２のポリシリコン層５ｃで埋め込み、１つのゲート電極５とする。これにより、サイドウォール５ｂ間にレジストマスクを設けることなく、チャネル領域７の不純物をイオン注入することができる。
【００４７】
また、本実施形態ではｎ型不純物領域６とチャネル領域７の不純物濃度を個別に選択できる。従って、チャネル領域７の不純物濃度を所望の値に維持したまま、ｎ−型半導体層２より高濃度のｎ型不純物領域６を形成できる。
【００４８】
更に、チャネル領域７とｎ型不純物領域６は、上述の如く同一の熱処理工程により拡散、形成することができる。
【００４９】
尚、図ではｎ型不純物領域６とチャネル領域４は当接しているが、これらは当接していなくてもよい。
【００５０】
第９工程および第１０工程（図８および図９参照）：チャネル領域表面に、一導電型のソース領域を形成する工程、およびチャネル領域表面にソース領域と隣接する逆導電型のボディ領域を形成する工程。
【００５１】
新たなフォトレジスト膜によりチャネル領域７の一部が露出するレジストマスク（不図示）を形成し、ｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギーは１４０ＫｅＶ程度、ドーズ量は５×１０１５ｃｍ−２程度とする。また、チャネル領域７の他の一部が露出するレジストマスク（不図示）を形成し、ｐ型不純物（例えばボロン：Ｂ）をイオン注入する。注入エネルギーは８０ＫｅＶ程度、ドーズ量は２×１０１５ｃｍ−２程度とする（図８（Ａ））。
【００５２】
その後全面に、層間絶縁膜となるＰＳＧなどの絶縁膜８’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ型不純物を拡散し、チャネル領域７表面に、ゲート酸化膜４を介してゲート電極５と隣り合うソース領域９を形成する。同時にｐ型不純物を拡散し、ソース領域９間のチャネル領域７表面にボディ領域１１を形成する（図８（Ｂ））。尚、ソース領域９およびボディ領域１１は不純物注入の順序を入れ替えても良い。
【００５３】
更に図９の如く、新たなレジストマスク（不図示）により絶縁膜８’をエッチングし、ゲート電極５の周囲を被覆する層間絶縁膜８を残すと共に、コンタクトホールＣＨを形成する（図９（Ａ））。
【００５４】
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１２を形成し、図９（Ｂ）に示す最終構造を得る。
【００５５】
次に、図１０から図１７を参照して、第２の実施形態について説明する。第２の実施形態は、サイドウォールのみでゲート電極を構成する場合の一例である。尚、第１の実施形態と同一の工程については説明を省略する。
【００５６】
図１０の如く、第１実施形態と同様の第１工程および第２工程により、ｎ＋型半導体基板１にｎ−型半導体層２を積層し、ｎ−型半導体層２表面に第１絶縁膜３を形成する。第１絶縁膜３の一部に開口部ＯＰを形成し、全面を熱酸化して開口部に第１絶縁膜３より膜厚が薄い第２絶縁膜（ゲート酸化膜）４を形成する。
【００５７】
第３工程（図１１参照）：開口部の第１絶縁膜の側壁にサイドウォール形状のゲート電極を形成する工程。
【００５８】
全面にノンドープのポリシリコン層５ａを堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。開口部ＯＰにはポリシリコン層５ａが埋め込まれる（図１１（Ａ））。
【００５９】
その後全面のポリシリコン層５ａをエッチバックし、第１絶縁膜３の表面を露出し、第２絶縁膜４の表面の一部を露出する。これにより、開口部ＯＰの第１絶縁膜３の側壁に、サイドウォールを形成する。この対向配置されたサイドウォールによってゲート電極５が構成される。
【００６０】
尚、不純物がドープされたポリシリコン層５ａを全面に堆積後、エッチバックしてサイドウォール形状のゲート電極５を形成してもよい（図１１（Ｂ））。
【００６１】
第４工程（図１２参照）：ゲート電極間の半導体層表面に一導電型不純物注入領域を形成する工程。
【００６２】
ゲート電極５から露出したゲート酸化膜４を膜厚制御エッチングする。エッチング後のゲート酸化膜４の膜厚は例えば２５０Åである（図１２（Ａ））。
【００６３】
その後、ゲート電極５をマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。イオン注入条件は、加速エネルギー：１２０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これによりｎ型不純物はセルフアラインで、サイドウォール５から露出したｎ−型半導体層２表面に注入され、ｎ型不純物注入領域６’が形成される（図１２（Ｂ））。
【００６４】
ゲート電極５をマスクとしてセルフアラインで形成されたｎ型不純物注入領域６’は、ゲート電極５の中央部に位置する。
【００６５】
第５工程（図１３参照）：第１絶縁膜を除去し、隣り合う一導電型不純物注入領域間の半導体層表面に逆導電型不純物注入領域を形成する工程。
【００６６】
第１絶縁膜３を異方性エッチングにより除去し、ゲート電極５周囲のｎ−型半導体層２表面を露出する。その後、フォトレジスト膜を全面に設けてパターンニングし、ゲート電極５間の開口部ＯＰのｎ−型半導体層２の上のゲート酸化膜４の表面を選択的に被覆するレジストマスクＰＲを形成する。（図１３（Ａ））。
【００６７】
その後、露出したｎ−型半導体層２表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。イオン注入条件は、加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２程度である。これにより、隣り合うゲート電極５間のｎ−型半導体層表面にｐ型不純物注入領域７’が形成される（図１３（Ｂ））。
【００６８】
これにより、ポリシリコン層５ａによるサイドウォールをそのままゲート電極５として採用できる。つまり、１つのゲート電極５の中央部が分離された構成となり、これによりスイッチングスピードを向上させることができる。従って、特に、チップサイズが１ｍｍ角以下と小さく、高速動作が要求されるＭＯＳＦＥＴについては、第２の実施形態の構成が好適であるが、これについては後述する。
【００６９】
第６工程および第７工程（図１４）：一導電型不純物注入領域を拡散し、ゲート電極下方に位置する一導電型不純物領域を形成する工程、および逆導電型不純物注入領域を拡散し、一導電型不純物領域と隣り合うチャネル領域を形成する工程。
【００７０】
熱処理（１１５０℃、１８０分）を行ってｎ導電型不純物注入領域６’を拡散し、不純物濃度が１×１０１７ｃｍ−３程度のｎ型不純物領域６を形成する。ｎ型不純物領域６の中央部の上にはゲート電極５が配置されず、ｎ型不純物領域６の端部上に、サイドウォール形状のゲート電極５が配置される。この場合でも、ゲート電極５の（開口部ＯＰの）中心（ｃ−ｃ線）に対して、左右対称にｎ型不純物領域６が配置される。
【００７１】
同時に、ｐ型不純物注入領域７’を拡散し、ｎ型不純物領域６間のｎ−型半導体層２表面に、ｎ型不純物領域６と隣り合うチャネル領域７を形成する。ｎ型不純物領域６とチャネル領域７は、例えば同程度の深さに形成される。
【００７２】
このように第２の実施形態によれば、ゲート電極５をマスクとしたセルフアラインによりｎ型不純物領域６を形成でき、更にゲート電極５の中心に対して左右対称にｎ型不純物領域６を配置できる。また、ｎ型不純物領域６形成のためのマスクが不要となり、ゲート電極５とのマスク合わせも不要となる。
【００７３】
更に、チャネル領域７もゲート電極５をマスクとして形成でき、ｎ型不純物領域６とチャネル領域７の不純物濃度を個別に選択できる。従って、チャネル領域７の不純物濃度を所望の値に維持したまま、ｎ−型半導体層２より高濃度のｎ型不純物領域６を形成できる。
【００７４】
更に、チャネル領域７とｎ型不純物領域６は、上述の如く同一の熱処理工程により拡散、形成することができる。
【００７５】
以下、第１の実施形態の第９工程および第１０工程と同様の工程により、図１５に示す最終構造を得る。
【００７６】
図１６および図１７を参照し、第２の実施形態のゲート電極構造について説明する。
【００７７】
図１６は、ドレイン−ソース間電圧ＶＤＳが低い状態における、ＭＯＳＦＥＴを示す図である。図１６（Ａ）が従来構造（図１９）のＭＯＳＦＥＴの断面図であり、図１６（Ｂ）が第２の実施形態のＭＯＳＦＥＴの断面図である。
【００７８】
プレーナー構造のＭＯＳＦＥＴでは、ドレイン−ソース間電圧ＶＤＳを印加すると、チャネル領域７から空乏層５０が広がり、ゲート電極の中央部下方でピンチオフする。そして、ドレイン−ソース間電圧ＶＤＳがある電圧（例えば１０Ｖ程度）を下回ると、チャネル領域から延びる空乏層５０の幅が狭くなる。空乏層５０が広がる領域には空乏容量Ｃ１が発生し、ゲート電極とゲート酸化膜および基板表面にはゲート酸化膜容量Ｃ２が発生する。ここで、高周波スイッチング特性に影響する帰還容量Ｃｒｓｓ（ゲート−ドレイン間容量Ｃｇｄ）は、空乏容量Ｃ１とゲート酸化膜容量Ｃ２の和である。高周波スイッチング特性を向上させるには、帰還容量Ｃｒｓｓはなるべく低い方がよい。
【００７９】
図１６（Ａ）の如く、従来構造において、ドレイン−ソース間電圧ＶＤＳが低下し、空乏層５０の幅が狭くなり出した状態の空乏容量Ｃ１は、その容量値が小さい。しかし空乏層５０が消滅した領域（ゲート電極３３の中央付近）ではゲート酸化膜容量Ｃ２のみとなり、非常に大きい容量となる。つまり、この構造ではドレイン−ソース間電圧ＶＤＳの低下に伴い、特にゲート電極３３中央付近での帰還容量Ｃｒｓｓが急激に増大する。
【００８０】
一方、第２の実施形態では、図１６（Ｂ）の如くポリシリコン層５ａのサイドウォールをゲート電極５とすることにより、１つのゲート電極５の中央が分離された構造が実現できる。この構造において、ドレイン−ソース間電圧ＶＤＳが低下し、空乏層５０の幅が狭くなると、ゲート電極５が配置されない開口部ＯＰの中央付近においては、理論上ゲート酸化膜容量Ｃ２は発生しない。また実際には、開口部ＯＰの中央付近では両側のゲート電極５の影響によりゲート酸化膜容量Ｃ２が発生するものの、その値は微小である。すなわち、ドレイン−ソース間電圧ＶＤＳの低下に伴い、ゲート−ドレイン容量Ｃｇｄ（帰還容量Ｃｒｓｓ）の増加は避けられないものの、第２の実施形態ではゲート酸化膜容量Ｃ２が小さい分、帰還容量Ｃｒｓｓを低減することができる。
【００８１】
図１７は、図１６の状態を説明する、帰還容量Ｃｒｓｓと、ドレイン−ソース間電圧ＶＤＳの関係を示す特性図である。図１７（Ａ）は、図１６（Ａ）の従来構造の特性図であり図１７（Ｂ）は図１６（Ｂ）の第２の実施形態の特性図である。尚、図１７（Ｂ）においては従来構造の特性を破線で示した。
【００８２】
ゲート酸化膜は非常に薄い絶縁膜である。つまり、従来構造（図１６（Ａ））では、ドレイン−ソース間電圧ＶＤＳがある電圧（例えば１０Ｖ）を下回り、ゲート電極下方においてゲート酸化膜容量Ｃ２のみとなった場合は、図１７（Ａ）の如く帰還容量Ｃｒｓｓ（ゲート−ドレイン容量Ｃｇｄ）が急激に増加し始める。そして帰還容量Ｃｒｓｓが急激に増大した後、ドレイン−ソース間電圧ＶＤＳがオン電圧になるまでの帰還容量Ｃｒｓｓの総量、すなわちハッチングで示す領域ｘの積分値が、ゲート−ドレイン間電荷量Ｑｇｄとなる。
【００８３】
ゲート−ドレイン間電荷量Ｑｇｄとは、ＭＯＳＦＥＴがオン状態（ドレイン−ソース間電圧ＶＤＳの電圧降下時）においてゲート−ドレイン間に蓄積される電荷量である。そして、スイッチング時にはこれらの電荷量を放出した後オフ状態となるため、ゲート−ドレイン間電荷量Ｑｇｄが多い場合は、スイッチング速度が遅くなる。つまり、高周波スイッチング特性を改善するには、領域ｘの積分値が小さい方が望ましい。
【００８４】
本実施形態では、開口部ＯＰの中央付近におけるゲート酸化膜容量Ｃ２は、両側のゲート電極５の影響により発生するものの微小である。つまり、帰還容量Ｃｒｓｓが増大する限界のドレイン−ソース間電圧ＶＤＳを低減できる。従って、図１７（Ｂ）の実線の如く従来の特性（破線）をドレイン−ソース間電圧ＶＤＳが低い方へシフトできる。
【００８５】
つまり、第２の実施形態によれば、ドレイン−ソース間電圧ＶＤＳの低下に伴い帰還容量Ｃｒｓｓが増大することは避けられないが、従来構造と比較して領域ｘの積分値を小さくできる。従って、高周波スイッチングに大変有利となる。
【００８６】
図１８の断面図を参照して更に説明する。本実施形態において、ｎ型不純物領域６とチャネル領域７の深さは、ｎ型不純物領域６がチャネル領域７と同等かそれより浅い必要がある。ここでは図１８の如く、ｎ型不純物領域６とチャネル領域７の底部をほぼ同等の深さとし、これらの接合面を垂直に形成し、逆バイアス時にチャネル領域７から伸びた空乏層５０がｎ型不純物領域６の深さ方向に均一にピンチオフする構成にすると、より好適である。このような構造にするには、ｎ−型半導体層２の不純物濃度、ゲート電極５のゲート電極幅Ｌｇ、ｎ型不純物領域６の不純物濃度およびその幅、およびチャネル領域７の不純物濃度を適宜選択する。
【００８７】
これにより、空乏層５０に曲率が発生せず、基板垂直方向に均一に広がるので、オフ時のドレイン−ソース間電圧ＶＤＳ（耐圧）も向上させることができる。
【００８８】
これは、第２の実施形態の如く、１つのゲート電極５が分離した構造であっても同様である。
【００８９】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであってもよく、プレーナ構造の縦型ＭＯＳＦＥＴであれば同様に実施できる。更には、一導電型半導体基板１下方に、逆導電型半導体層を配置したＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【００９０】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】本発明および従来の絶縁ゲート型半導体装置を説明する断面図である。
【図１７】本発明の絶縁ゲート型半導体装置を説明するための特性図である。
【図１８】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００９１】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
３    第１絶縁膜
４    ゲート酸化膜
５ａ、５ｃ    ポリシリコン層
５ｂ    サイドウォール
５    ゲート電極
６’    ｎ型不純物注入領域
６      ｎ型不純物領域
７’    ｐ型不純物注入領域
７    チャネル領域
８    層間絶縁膜
９    ソース領域
１０  ドレイン領域
１１  ボディ領域
１２    ソース電極
２０    ドレイン領域
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層
２４  チャネル領域
３１  ゲート酸化膜
３３  ゲート電極
３５  ソース領域
３６  層間絶縁膜
３７  ボディ領域
３８  ソース電極
５０  空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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