(57)【要約】【課題】  イコライザによるイコライジングのレベル設定を変える必要がなく、また、キャパシタによる面積の増大を解消し微細化に適した半導体集積回路を提供する。【解決手段】  伝送されてきた信号をイコライズする機能を有する半導体集積回路において、受信した信号を差動増幅するバッファ１０１と、バッファ１０１から出力された信号を受信し、増幅するバッファ１０２と、バッファ１０１から出力された信号を受信し、バッファ１０２よりも高いコモンモード電圧で増幅するバッファ１０３と、バッファ１０１から出力された信号を受信し、バッファ１０２よりも低いコモンモード電圧で増幅するバッファ１０４と、信号の状態からバッファ１０２、１０３、１０４の出力信号の内、少なくとも一つの出力信号を選び出し、選び出された出力信号をサンプリングするサンプラー１０５を備えることを特徴としている。【選択図】  図１
2007013493.tif 000002
【特許請求の範囲】
【請求項１】
受信した信号を差動増幅する第1のバッファと、
前記第1のバッファから出力された前記信号を受信し、増幅する第２のバッファと、
前記第1のバッファから出力された前記信号を受信し、前記第２のバッファよりも高いコモンモード電圧で増幅する第3のバッファと、
前記第1のバッファから出力された前記信号を受信し、前記第２のバッファよりも低いコモンモード電圧で増幅する第４のバッファと、
前記信号の状態から前記第２のバッファ及び前記第３のバッファ、前記第４のバッファの出力信号の内、少なくとも一つの出力信号を選び出し、選び出された前記出力信号をサンプリングするサンプラーと、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記サンプラーは、前記信号がハイ（H）の連続信号のとき、前記第３のバッファを選択し、前記信号がロー（L）の連続信号のとき、前記第４のバッファを選択し、前記信号が前記連続信号でないとき前記第２のバッファを選択する手段を有することを特徴とする請求項1記載の半導体集積回路。
【請求項３】
前記第1のバッファ及び前記第２のバッファ、前記第３のバッファ、前記第４のバッファは、ＣＭＬ（Current Mode Logic）ロジックであることを特徴とする請求項1又は請求項２に記載の半導体集積回路。
【請求項４】
受信信号を差動増幅して入力信号を出力する工程と、
前記入力信号を３つの信号に分岐し、第１の信号を第１のコモンモード電圧で差動増幅して第１の出力信号を出力する工程と、
第２の信号を前記第１のコモンモード電圧よりも高い第２のコモンモード電圧で差動増幅して第２の出力信号を出力する工程と、
第３の信号を前記第１のコモンモード電圧よりも低い第３のコモンモード電圧で差動増幅して第３の出力信号を出力する工程と、
前記受信信号がハイ（H）若しくはロー（L）の連続信号のときは、前記第２の出力信号若しくは前記第３の出力信号の内、どちらかを選択する工程と、
前記受信信号が前記連続信号以外の不連続信号のときは、前記第１の出力信号を選択する工程と、
を備えることを特徴とする半導体集積回路の受信システム。
【請求項５】
前記受信信号がHの連続信号のときは、前記第２の出力信号を選択し、
前記受信信号がLの連続信号のときは、前記第３の出力信号を選択することを特徴とする請求項４記載の半導体集積回路の受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその受信システムに関するものである。
【背景技術】
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、各部品あるいは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になってきている。例えば、ＤＲＡＭやＳＲＡＭなどの主記憶装置とプロセッサとの間の信号伝送信号がコンピュータ全体の性能向上を妨げつつある。さらに、サーバと主記憶装置、プリント基板間などの信号伝送だけでなく、半導体の微細化、高集積化に伴い、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送でも信号伝送速度の向上が望まれている。
【０００３】
従来、この信号伝送装置における送受信装置の受信側は、送信された信号Txを受信側のレシーバ回路で受けるが、プリント基板間では、受信された信号Rxは、PCB（Printed Circuit Board）によるLow Pass Filter特性の影響で、受信された信号Rxに開口劣化が発生し、アイパターンが狭まり、伝送信号を十分に感知できないという問題点がある。この問題点を解決するために、従来は、図8に示すように、受信された信号Rx+、Rx-をHigh Pass Filter特性を持ったイコライザ２０１に入力させ、Low Pass Filter特性による開口劣化を補償し、その後、ＣＭＬバッファ２０２により、そのイコライズされた受信信号を差動増幅させ、その後、サンプラー２０３で受信された信号Rx+、Rx-のH／Ｌを判断することにより、受信信号Rx+、Rx-の感度劣化を防いでいた。
【０００４】
しかしながら、従来のイコライザは、高周波特性を補うために、図９に示すように、２つのトランジスタＴｒ１、Ｔｒ２と抵抗Ｒ、キャパシタＣを有する回路で構成される。これは、キャパシタＣの影響により面積の増大を招き、微細化に適さないという問題点がある。また、従来のイコライザでは、開口劣化を補償するために、ＰＣＢでの送受信の伝送距離によって、イコライザの設定を変える必要があった。また、受信信号の感度劣化を防ぐために、送信側のバッファ回路に受信側の最適なコモンモード電圧を発生するコモンモードレベル発生回路と所定の信号のコモンモード電圧を検出するコモンモード電圧検出回路を設けることにより、受信側に最適なコモンモード電圧を与え、受信信号の感度劣化を防ぐものがあるが、この従来技術では、Low Pass Filter特性による開口劣化を補償することができず、また、上記したキャパシタの影響による面積の増大を避けることができない。（例えば、特許文献１参照。）。
【特許文献１】特開２００４−１７２９８０号公報（第７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、イコライザによるイコライジングのレベル設定を変える必要がなく、また、キャパシタによる面積の増大を解消し微細化に適した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路は、伝送されてきた信号をイコライズする機能を有する半導体集積回路において、受信した前記信号を差動増幅する第1のバッファと、前記第1のバッファから出力された前記信号を受信し、増幅する第２のバッファと、前記第1のバッファから出力された前記信号を受信し、前記第２のバッファよりも高いコモンモード電圧で増幅する第3のバッファと、前記第1のバッファから出力された前記信号を受信し、前記第２のバッファよりも低いコモンモード電圧で増幅する第４のバッファと、前記信号の状態から前記第２のバッファ及び前記第３のバッファ、前記第４のバッファの出力信号の内、少なくとも一つの出力信号を選び出し、選び出された前記出力信号をサンプリングするサンプラーと、を備えることを特徴としている。
【０００７】
また、本発明の別態様の半導体集積回路の受信システムは、伝送されてきた受信信号をイコライズする機能を有する受信システムにおいて、前記受信信号を差動増幅して入力信号を出力する工程と、前記入力信号を３つの信号に分岐し、第１の信号を第１のコモンモード電圧で差動増幅して第１の出力信号を出力する工程と、第２の信号を前記第１のコモンモード電圧よりも高い第２のコモンモード電圧で差動増幅して第２の出力信号を出力する工程と、第３の信号を前記第１のコモンモード電圧よりも低い第３のコモンモード電圧で差動増幅して第３の出力信号を出力する工程と、前記受信信号がハイ（H）若しくはロー（L）の連続信号のときは、前記第２の出力信号若しくは前記第３の出力信号の内、どちらかを選択する工程と、前記受信信号が前記連続信号以外の不連続信号のときは、前記第１の出力信号を選択する工程と、を備えることを特徴としている。
【発明の効果】
【０００８】
本発明によれば、イコライザによるイコライジングのレベル設定を変える必要がなく、また、キャパシタによる面積の増大を解消することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１０】
図1は、本実施例に係る半導体集積回路を示す回路図である。本発明の実施例1に係る半導体集積回路は、送信装置により伝送経路を経て、送信されてきた伝送信号を受信装置で受信し、受信した受信信号をサンプラーによりハイ（Ｈ）／ロー（Ｌ）判定する前に行う受信信号のイコライズを従来と異なる回路構成で制御することができる。
【００１１】
図1に示すように、半導体集積回路は、受信信号Rx+、Rx-を入力する第1のＣＭＬバッファ１０１と、第1のＣＭＬバッファ１０１の出力端から３つに分岐して接続され、第１のＣＭＬバッファ１０１からの入力信号In+、In-が入力される第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４と、これら３つの第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４の出力端からの出力信号OUT+、OUT-が入力され、３つの第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４のうち１つを選択して出力するロジック回路を備えて、クロック信号ＣＬＫに同期したサンプラー１０５とで構成されている。
【００１２】
第1のＣＭＬバッファ１０１は、一般的な差動ＣＭＬ（Current Mode Logic）をベースとした差動アンプで構成されており、受信信号Rx+、Rx-を入力し、受信信号Rx+、Rx-を差動増幅して、第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４へ入力信号In+、In-を伝えている。
【００１３】
第２のＣＭＬバッファ１０２は、一般的な差動ＣＭＬをベースにした差動アンプであり、第３、第４のＣＭＬバッファ１０３、１０４は、第２のＣＭＬバッファ１０２とは異なる構成で形成されている。つまり、第２のＣＭＬバッファ１０２のコモンモード電圧を基準として、第３のＣＭＬバッファ１０３は第２のＣＭＬバッファ１０２のコモンモード電圧よりも高いコモンモード電圧をもっている。また、第４のＣＭＬバッファ１０４は、第２のＣＭＬバッファ１０２のコモンモード電圧よりも低いコモンモード電圧をもっている。第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４に入力された第１のＣＭＬバッファ１０１からの入力信号In+、In-は、それぞれのコモンモード電圧を基準に差動増幅され、サンプラー１０５へ出力信号OUT+、OUT-を出力する。
【００１４】
ここで、コモンモード電圧とは、差動信号を伝える２つの入力信号の電圧の平均値であり、ＣＭＬバッファによって２つの入力信号の差動信号からコモンモード電圧を除去することができ、サンプラーによる信号検出を行いやすくする。基準となる第２のＣＭＬバッファ１０２のコモンモード電圧が、２つの入力信号In+、In-の電圧の平均値となり、第３、第４のＣＭＬバッファ１０３、１０４のコモンモード電圧は、それに比べて高い若しくは低いコモンモード電圧をもつことになる。つまり、第３のＣＭＬバッファ１０３により差動増幅された信号は、第２のＣＭＬバッファ１０２により差動増幅された信号に比べ、サンプラー１０５によってＬ状態の信号を検出しやすい。逆に、第４のＣＭＬバッファ１０４は、第２のＣＭＬバッファ１０２に比べて、Ｈ状態の信号を検出しやすくなる。
【００１５】
図２に本実施例に係る半導体集積回路のコモンモード電圧の異なるＣＭＬバッファの回路図の一例を示す。図２は、通常の差動増幅器のソース側に抵抗１０６を付加したもので、入力信号In+、In-は、それぞれＮＭＯＳトランジスタ１０７、１０８に接続される。そして、入力信号In+側のＮＭＯＳトランジスタ１０７のドレインは、負荷１０９を介した高電位電源線Ｖｄｄと出力信号Out-に接続されており、ソースは、電流電源Ixを介してアースに接続されている。また、入力信号In-側のＮＭＯＳトランジスタ１０８のソースは、抵抗１０６を介して前記電流電源Ixに接続し、先ほどと同様アースに接続されており、ドレインは、負荷１１０を介した高電位電源線Ｖｄｄと出力信号Out+に接続されている。この抵抗１０６を入力信号In+側か入力信号In-側に取り付ける事により、上記のコモンモード電圧の異なるＣＭＬバッファを実現する事ができる。詳しくは、基準となる第２のＣＭＬバッファ１０２が、一般的なＣＭＬをベースとしたＣＭＬバッファであるとき、図２（ａ）に示すように、入力信号In-側のＮＭＯＳトランジスタ１０８のソースに抵抗１０６を取り付ける事により、コモンモード電圧を第２のＣＭＬバッファ１０２に比べ高くすることができ、第３のＣＭＬバッファ１０３が実現できる。逆に、第２のＣＭＬバッファ１０２よりもコモンモード電圧を低くするには、入力信号In+側のＮＭＯＳトランジスタ１０７のソースに抵抗１０６を取り付ける事により、コモンモード電圧を第２のＣＭＬバッファ１０２に比べ低くすることができ、第４のＣＭＬバッファ１０４を実現できる。
【００１６】
サンプラー１０５は、入力された３つの第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４の出力信号OUT+、OUT-から一つの出力信号を選び出すロジック回路１１１を備え、選択された一つの出力信号をサンプリングして出力する。
【００１７】
サンプラー１０５は、例えば、図３に示すような回路構成で形成することができる。コモンモード電圧の異なる３つの第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４から出力された出力信号OUT+、OUT-は、ＣＭＬロジックで構成されたフリップフロップ回路１１２でクロックＣＫ１に同期した信号に変換され、ＣＭＬ２ＣＭＯＳ１１３でこれまでのＣＭＬロジックの信号からＣＭＯＳロジックの信号へ変換される。その後、ＣＭＯＳロジックのフリップフロップ回路１１４で、ＣＭＯＳモードのクロックＣＫ２に同期した信号に変換される。以上の動作がサンプラー１０５に入力された３つの出力信号OUT+、OUT-すべてに対して行われる。その後、変換された出力信号は、後述の制御システムを備えたロジック回路１１１によって、３つの第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４から出力された信号のうち、適切な信号が一つ選択され、サンプリングを行って、出力する。ここで、ロジック回路は、ＣＭＯＳロジックで構成されている。
【００１８】
ロジック回路１１１は、以下のような制御システムで、コモンモード電圧の異なる第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４の中から一つのデータ信号を選択する。
【００１９】
図４に本実施例に係る半導体集積回路の入力信号In+、In-の波形を示す。例えば、図４に示すように、ＰＣＢの距離によるLow Pass Filter特性で信号の開口劣化が生じた高周波成分が多く含まれる受信信号（１１０１１）があるとき、入力信号In+は、Low Pass Filter特性のため、０のディップが通常よりも高い電圧表示になる。逆に、入力信号In-は、In+の反転信号である受信信号（００１００）であるので、１のトップが通常よりも低い電圧表示になり、アイパターンが狭まる傾向にある。この開口劣化によるアイパターンの狭まりは、（１１）の連続パターンの後の０への遷移、（００）の連続パターンからの１への遷移で起こる。このような開口劣化により、第２のＣＭＬバッファ１０２のコモンモード電圧による差動増幅では、１や０へ遷移した後の信号検出がサンプラー１０５で正常に行われない場合がある。
【００２０】
そのために、（１１）を判断したときには、ロジック回路１１１は、第３のＣＭＬバッファ１０３を選択して、基準の第２のＣＭＬバッファ１０２のコモンモード電圧よりも高いコモンモード電圧をもつ第３のＣＭＬバッファ１０３で差動増幅された出力データを選択する。それにより、１から０へ遷移したときに０のディップが通常より高い電圧表示になっても、コモンモード電圧が通常より高く設定されているので、サンプラー１０５による０の信号検出が行いやすくなる。
【００２１】
逆に、（００）を判断したときには、ロジック回路１１１は、第４のＣＭＬバッファ１０４を選択して、基準の第２のＣＭＬバッファ１０２のコモンモード電圧よりも低いコモンモード電圧をもつ第４のＣＭＬバッファ１０４で差動増幅された出力データを選択する。それにより、０から１へ遷移したときに１のトップが通常より低い電圧表示になっても、コモンモード電圧が通常より低く設定されているので、１から０へ遷移したときのサンプラー１０５による０の信号検出が行いやすくなる。つまり、受信信号の開口劣化したアイパターンを実効的に広げることができ、高周波特性を補償したイコライズを行うことができる。
【００２２】
また、それ以外の１若しくは０が連続しない信号である場合、つまり、（１０）や（０１）の不連続信号の場合は、基準のコモンモード電圧をもつ第２のＣＭＬバッファ１０２を選択し、第２のＣＭＬバッファ１０２で差動増幅されたデータを出力する。
【００２３】
図５に実施例１に係る半導体集積回路のロジック回路が有する制御システムのフローチャートを示す。以下に、上記したようなロジック回路が有する受信した信号の連続性、不連続性を判断することによって、適切なＣＭＬバッファの出力信号を選び出すことができる制御システムのフローチャートを示す。
【００２４】
例えば、図５は、サンプラーに入力された受信信号が、００、１１、１０１０、０１０１の４つの信号をロジック回路で判断する事により、３つのコモンモード電圧の異なるＣＭＬバッファから出力される出力信号を選択する。
【００２５】
まず、受信信号を検知すると（Ｓ１）、受信した信号がどのような状態であるかを判断するため、受信信号が連続信号（００）、（１１）であるかどうかの判定を行う（Ｓ２）。次に、受信信号が連続信号（００）、（１１）で無かった場合、受信信号が不連続信号（１０１０）、（０１０１）であるかどうかの判定を行う（Ｓ３）。このとき、受信信号が不連続信号（１０１０）、（０１０１）であった場合は、ロジック回路は通常のコモンモード電圧をもつ第３のＣＭＬバッファを選択し、この第３のＣＭＬバッファから出力される出力信号のＨ／Ｌの判定を行う（Ｓ４）。受信信号が不連続信号でない場合は、再度、Ｓ１に戻り、連続信号であるかの判定を行い、連続信号であるのか不連続信号であるのか正確に判定が行われる。
【００２６】
次に、受信信号が連続信号であった場合は、連続信号の中で（００）であるのかどうかの判定を行う（Ｓ５）。このとき、連続信号（００）であると判定された場合には、連続信号の次の信号にＨ信号が受信される可能性があるので、コモンモード電圧が低めに設定された第２のＣＭＬバッファを選択し、この第２のＣＭＬバッファから出力される出力信号からＨ／Ｌの判定が行われる（Ｓ６）。
【００２７】
次に、受信信号が連続信号（００）でなかった場合は、連続信号が（１１）であるのかどうかの判定を行う（Ｓ７）。このとき、連続信号（１１）であると判定された場合には、連続信号の次の信号にＬ信号が受信される可能性があるので、コモンモード電圧が高めに設定された第４のＣＭＬバッファを選択し、この第４のＣＭＬバッファから出力される出力信号からＨ／Ｌの判定が行われる（Ｓ８）。
【００２８】
ここで、受信信号が連続信号（１１）とも判断されない場合は、再度、信号検知（Ｓ１）に戻り、上記した同様の動作を行い、信号選択をやり直す。
【００２９】
以上のような制御システムをロジック回路に設ける事により、受信信号に応じたＣＭＬバッファを選択し、その出力信号をサンプリングすることにより、High Pass Filter特性を補償したイコライザと同様の動作が期待できる。
【００３０】
ここで、３つのコモンモード電圧の異なるＣＭＬバッファの出力信号の選択の制御システムについて、上記のような具体例を示したが、本実施例はそれに限定されるわけではなく、様々な連続・不連続パターンに応じて制御システムでイコライズを制御してもかまわない。
【００３１】
以上のように、Low Pass Filter特性による開口劣化を補償するために、高周波特性を有するキャパシタを含んだイコライザを用いることなく、コモンモード電圧の異なる３つのＣＭＬバッファ１０２、１０３、１０４を設け、ロジック回路１１１により異なるコモンモード電圧で差動増幅した３つの入力信号In+、In-の中から、入力信号の状況に応じて１つの出力信号を選択することにより、実効的にアイパターンを広げ、高周波特性を補償したイコライジングをすることができる。また、受信した信号の連続・不連続パターンによって、選択するＣＭＬバッファを選択することができるので、ＰＣＢの距離によりイコライズの設定を変える必要がなく、容易にイコライズを行うことができる。また、キャパシタを含むイコライザを用いることなく、高周波特性を補償したイコライズを行う事ができるので、半導体集積回路の面積増大を抑え、微細化に適した半導体集積回路を提供する事ができる。
【実施例２】
【００３２】
図６は、本実施例に係る半導体集積回路を示す回路図で、図７は、本実施例に係る半導体集積回路のＣＭＬバッファを示す回路図である。
【００３３】
本実施例における前記実施例との違いは、図６に示すように、第1のＣＭＬバッファ１０１とサンプラー１０５の間に、第１のＣＭＬバッファの出力端からの信号が入力される第５のＣＭＬバッファと、第５のＣＭＬバッファ１１５の出力信号が出力される第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４が構成されている点である。第５のＣＭＬバッファ１１５から出力される出力信号Out+、Out-のうち、出力信号Out+ は、第３のＣＭＬバッファ１０３へ、出力信号Out-は、第４のＣＭＬバッファ１０４へ入力される。
【００３４】
受信信号Rx+、Rx-を入力する第1のＣＭＬバッファ１０１と、３つの第２、第３、第４のＣＭＬバッファ１０２、１０３、１０４のうち１つを選択して出力するロジック回路１１１を備えて、クロック信号ＣＬＫに同期したサンプラー１０５は、実施例１と同様の構成をしている。逆に、コモンモード電圧の異なる３つのＣＭＬバッファの回路構成も実施例１とは異なる構成をしている。
【００３５】
まず、第５のＣＭＬバッファ１１５は、通常の差動アンプと同様の構成をしており、固有のコモンモード電圧をもっており、第５のＣＭＬバッファ１１５の出力信号Out+、Out-は、第２のCMLバッファ１０２に入力され、第３のＣＭＬバッファ１０３には一方の出力信号Out+だけが入力され、第４のＣＭＬバッファ１０４には他方の出力信号Out-だけが入力される。
【００３６】
第２のＣＭＬバッファ１０２は、実施例1と同様、通常の差動アンプと同様の構成をしており、コモンモード電圧は第５のＣＭＬバッファ１１５と同じである。
【００３７】
図７に第５のＣＭＬバッファ１１５及びコモンモード電圧の異なる第３、第４のＣＭＬバッファ１０３、１０４の回路図を示す。
【００３８】
まず、通常の差動アンプである第５のＣＭＬバッファ１１５に入力された信号は、固有のコモンモード電圧で差動増幅され、出力信号Out+、Out-の内、一方の出力信号Out+は第３のＣＭＬバッファ１０３の入力端In+に入力され、他方の出力信号Out-は第４のＣＭＬバッファ１０４の入力端In-に入力されている。
【００３９】
第３のＣＭＬバッファ１０３の回路構成は、図７に示すように、第５の出力信号Out+が入力される入力端In+が、ＮＭＯＳトランジスタに接続され、他方の入力端In-には、レプリカ回路が設けられている。このレプリカ回路は、高電位電源線Ｖｄｄから複数の負荷と一つのトランジスタ、電流電源を介してアースに接続されている。トランジスタのゲートは高電位電源線に接続され、常にオン状態である。複数の負荷は、高電位電源線からＲｘ×０．５Ｋ−Δ、2Δ、Ｒｘ×０．５Ｋ−Δの抵抗をもっている。ここで、Ｒｘは、第5のＣＭＬバッファ１１５の高電位電源線に接続されている負荷と同じ抵抗である。また、Ｋは０から１の値をもち、Δは第2のＣＭＬバッファのコモンモード電圧よりも高いコモンモード電圧を調整するのに必要な値である。ＮＭＯＳトランジスタのゲートは、上記負荷の第1の負荷と第２の負荷の間に接続されており、ＮＭＯＳトランジスタのしきい値を第２のCMLバッファ１０２よりも大きくすることができ、ＮＭＯＳトランジスタの駆動電流をあげることができる。以上より、通常よりもコモンモード電圧の高い第３のCMLバッファ１０３を構成することができる。
【００４０】
第４のCMLバッファ１０４の回路構成も、図７に示すように、第５の出力信号Out-が入力される入力端In-は、ＮＭＯＳトランジスタに接続され、他方の入力端In+には、レプリカ回路が設けられている。このレプリカ回路は、上記第3のＣＭＬバッファのレプリカ回路と同様の構成をしている。ＮＭＯＳトランジスタのゲートである入力端In+ は、上記負荷の第1の負荷と第2の負荷の間に接続されており、ＮＭＯＳトランジスタのしきい値を第２のCMLバッファよりも小さくすることができ、ＮＭＯＳトランジスタの駆動電流を下げることができるので、通常よりもコモンモード電圧の低い第４のＣＭＬバッファ１０３を構成することができる。
【００４１】
次に、コモンモード電圧の異なる３つのＣＭＬバッファから出力された出力信号は、実施例１と同様、ロジック回路で、受信信号が連続信号（００）、（１１）又は不連続信号（１０）（０１）を判断することによって、３つのコモンモード電圧の異なるＣＭＬバッファからの出力信号のうち一つを選択して出力することができる。
【００４２】
３つのＣＭＬバッファの選択方法については、実施例１と同様の方法で、ロジック回路によって選択することができる。詳しい説明は、実施例１と同様であるので説明は省略する。
【００４３】
以上のように、コモンモード電圧の異なるＣＭＬバッファの回路構成を変えても、実施例１と同様の効果が期待できるので、Low Pass Filter特性による開口劣化を補償するために、高周波特性を有するキャパシタを含んだイコライザを用いることなく、コモンモード電圧の異なる３つのＣＭＬバッファ１０２、１０３、１０４を設け、ロジック回路１１１により異なるコモンモード電圧で差動増幅した３つの入力信号In+、In-の中から、入力信号の状況に応じて１つの出力信号を選択することにより、実効的にアイパターンを広げ、高周波特性を補償したイコライジングをすることができる。また、受信した信号の連続・不連続パターンによって、選択するＣＭＬバッファを選択することができるので、ＰＣＢの距離によりイコライズの設定を変える必要がなく、容易にイコライズを行うことができる。また、キャパシタを含むイコライザを用いることなく、高周波特性を補償したイコライズを行う事ができるので、半導体集積回路の面積増大を抑え、微細化に適した半導体集積回路を提供する事ができる。さらに、本実施例では、ＣＭＬバッファを２段にしてコモンモード電圧の異なるＣＭＬバッファを形成するので、実施例１に比べ、負荷を分散した回路を形成することができる。
【００４４】
ここで、各実施例で上記したコモンモード電圧の異なるＣＭＬバッファの回路構成として、これに限定されるわけではなく、他の回路構成でコモンモード電圧の異なるＣＭＬバッファを形成してもかまわない。
【００４５】
なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係る半導体集積回路のコモンモード電圧の異なるＣＭＬバッファの回路図。
【図３】本発明の実施例１に係る半導体集積回路のサンプラーの回路図。
【図４】本発明の実施例１に係る半導体集積回路の入力信号波形。
【図５】本発明の実施例１に係る半導体集積回路のロジック回路が有する制御システムのフローチャート。
【図６】本発明の実施例２に係る半導体集積回路を示す回路図。
【図７】本発明の実施例２に係る半導体集積回路のコモンモード電圧の異なるＣＭＬバッファの回路図。
【図８】従来の受信装置の構成を示すブロック図。
【図９】従来の受信装置のイコライザの構成を示す回路図。
【符号の説明】
【００４７】
１０１  第１のＣＭＬバッファ
１０２  第２のＣＭＬバッファ
１０３  第３のＣＭＬバッファ
１０４  第４のＣＭＬバッファ
１０５  サンプラー
１０６  抵抗
１０７、１０８  ＮＭＯＳトランジスタ
１０９、１１０  負荷
１１１  ロジック回路
１１２、１１４  フリップフロップ回路
１１３  ＣＭＬ２ＣＭＯＳ
１１５  第５のＣＭＬバッファ
Rx+、Rx-  受信信号
In+、In-  入力信号
Out+、Out-  出力信号
CLK、CK1、CK2  クロック信号
Vdd  高電圧電源線
Ix  電流電源
【図１】
2007013493.tif 000003
【図２】
2007013493.tif 000004
【図３】
2007013493.tif 000005
【図４】
2007013493.tif 000006
【図５】
2007013493.tif 000007
【図６】
2007013493.tif 000008
【図７】
2007013493.tif 000009
【図８】
2007013493.tif 000010
【図９】
2007013493.tif 000011