(57)【要約】【課題】半導体集積回路の特性のばらつき分布を効率的に抽出し得る抽出方法を提供する。【解決手段】プロセス感度パラメータのばらつき分布に基づいて、多項式を用いた数学的解析により半導体集積回路の特性分布を抽出する。【選択図】図１
2007133497.tif 000002
【特許請求の範囲】
【請求項１】
プロセス感度パラメータのばらつき分布に基づいて、多項式を用いた数学的解析により半導体集積回路の特性分布を抽出することを特徴とする半導体集積回路の特性抽出方法。
【請求項２】
プロセス感度パラメータのばらつき分布に基づいて、半導体集積回路の電気的等価回路の近似多項式でセル特性を表わす各パラメータのばらつき分布を第一の多項式で求め、セル特性を表わす各パラメータのばらつき分布と半導体集積回路の電気的等価回路の近似多項式とに基づいて、近似多項式の各パラメータの乱数を求め、該乱数を第二の多項式に挿入して半導体集積回路の特性分布を抽出することを特徴とする半導体集積回路の特性抽出方法。
【請求項３】
セル特性を表わす各パラメータのばらつき分布は、前記セル特性を表わす各パラメータ毎に生成した多数の第一の多項式に基づいて求めることを特徴とする請求項２記載の半導体集積回路の特性抽出方法。
【請求項４】
前記多数の第一の多項式に基づいて、前記近似多項式の各パラメータに対する特性分布をセル毎に取得することを特徴とする請求項２又は３記載の半導体集積回路の特性抽出方法。
【請求項５】
異なるプロセスによるプロセス感度パラメータの乱数を、前記第一の多項式に代入してセル特性を表わす各パラメータのばらつき分布を生成することを特徴とする請求項２乃至４のいずれか１項に記載の半導体集積回路の特性抽出方法。
【請求項６】
プロセス感度パラメータのランダムなばらつきと、システマティックなばらつきを確率統計の加法定理で合成し、その合成値に基づく乱数を前記第一の多項式に挿入することを特徴とする請求項２乃至５のいずれか１項に記載の半導体集積回路の特性抽出方法。
【請求項７】
プロセス感度パラメータのランダムなばらつきと、システマティックなばらつきを確率統計の加法定理で合成し、その合成値に基づく乱数を前記第二の多項式に挿入することを特徴とする請求項２乃至５のいずれか１項に記載の半導体集積回路の特性抽出方法。
【請求項８】
プロセス感度パラメータのばらつき分布に基づいて、第一の多項式を用いた数学的解析によりセル特性を表わす各パラメータのばらつき分布を算出するセル特性抽出部と、
セル特性を表わす各パラメータのばらつき分布と半導体集積回路の電気的等価回路の近似多項式とに基づいて、近似多項式の各パラメータの乱数を求める等価回路生成部と、
前記乱数を第二の多項式に挿入して半導体集積回路の特性分布を抽出する数学的解析部と
を備えたことを特徴とする半導体集積回路の特性抽出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路のばらつき特性の分布を抽出する抽出方法及び抽出装置に関するものである。
近年、ＬＳＩの微細化が進むにつれて、回路素子のレイアウトパターンや配置、製造工程でのばらつきが回路の性能に大きく影響するようになっている。現在のＬＳＩ設計環境では、システマティックなばらつき（設計データから要因識別が可能なばらつき）と、ランダムなばらつき（設計データから要因識別が不可能なばらつき）とを区別することはできない。従って、すべてのばらつきを考慮した最悪条件をもクリアするようなマージンを付加したワースト設計が行われている。しかし、消費電力の低減を目的とした低電圧化及び高速化が進んでいる近年のＬＳＩでは、マージンを確保した設計では低消費電力化及び高速化を図ることが困難であり、マージンを十分確保することも困難となっている。そこで、マージンを縮小した設計を可能とするために、半導体集積回路のばらつき特性の分布を効率的に抽出することが必要となっている。
【背景技術】
【０００２】
図８は、半導体集積回路の特性抽出処理の従来例を示す。あらかじめライブラリとして保持されているネットリスト１及びワイヤモデル２に基づいて電気的回路が生成され（ステップ１）、次いで電気的等価回路が生成される（ステップ２）。
【０００３】
そして、電気的等価回路のセルあるいはマクロを近似多項式に置換え、あらかじめセル／マクロライブラリ３に保持されている特定固有値spec４及びderating係数５を使用して着目ポイントのシミュレーションが行われる（ステップ３）。この結果、遅延時間（動作タイミング）、消費電力あるいは洩れ電流等において、着目ポイントの特性が得られる（ステップ４）。
【０００４】
特定固有値spec４は、各セルあるいはマクロの遅延時間、消費電力あるいは洩れ電流等の特性に対し、最も悪い特定固有な条件（ワーストポイント）、最もよい特定固有な条件（ベストポイント）及び最も出現頻度の高い代表的な条件での仕様が保持されている。
【０００５】
derating係数５は、例えばセルあるいはマクロのチップ上での位置の変化による特性変動量が最も大きい状態と最も小さい状態とを考慮するために設定された係数である。
ステップ３のシミュレーションは、上記ワーストポイント及びベストポイント等に対しそれぞれ行われ、ステップ４ではワーストポイント及びベストポイント等での特性が得られる。
【０００６】
上記のような特性抽出処理では、ワーストポイント及びベストポイントでの特性を得ることはできるが特性のばらつき分布を得るためには、セル／マクロライブラリ３に格納されている特定固有値spec４を必要とするポイントに合わせて構成する必要がある。各セルあるいはマクロの遅延時間、消費電力あるいは洩れ電流等の特性のばらつき分布を得るためには、特定固有値spec４の構成に膨大な手間がかかるとともに、ステップ４のシミュレーションをポイント数に相当する回数繰り返す必要がある。
【０００７】
従って、現実には特性分布を得ることはできず、ワーストポイント及びベストポイントのみの特性を抽出し、その結果に基づいて設計を行っている。
【特許文献１】特開２００５−１９５２４号公報
【特許文献２】特表２０００−５１７４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように従来の特性抽出処理では、プロセスばらつきを詳細に考慮することや、多条件の解析を実施することは可能だがポイント毎での解析となるため、特性のばらつき分布を得るためには莫大な回数のシミュレーションを行う必要があり、設計コストが増大する。
【０００９】
セル／マクロライブラリ３に保持されている特定固有値spec４及びderating係数５は、各種プロセスパラメータのランダムばらつきやシステマティックなばらつきを識別したものではない。
【００１０】
また、プロセスパラメータの変更（チューニング）時は、セル／マクロライブラリ３の格納内容をプロセスパラメータの変更に応じて調整する必要がある。
従って、現実にはワーストポイント及びベストポイントのみの特性を抽出し、その特性に基づいて十分なマージンを確保した設計を行わざるを得ない。しかし、消費電力の低減を目的とした低電圧化及び高速化が進んでいる近年のＬＳＩでは、マージンを確保した設計では低消費電力化、高速化を図ることができないという問題点がある。
【００１１】
特許文献１に記載された性能分散系算出装置は、セルライブラリを統計的手法を用いて生成する方法が開示されている。セル特性の解析の手法として、モンテカルロシミュレーション又は応答曲面法での解析方法を使用している。
【００１２】
しかし、モンテカルロシミュレーション又は応答曲面法では、シミュレーション回数が膨大となるという問題点がある。
特許文献２に記載された製造プロセスの監視システムでは、モンテカルロシミュレーションを用いた解析手法が開示されているが、特許文献１と同様にシミュレーション回数が膨大となるという問題点がある。
【００１３】
この発明の目的は、半導体集積回路の特性のばらつき分布を効率的に抽出し得る抽出方法及び抽出装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的は、プロセス感度パラメータのばらつき分布に基づいて、多項式を用いた数学的解析により半導体集積回路の特性分布を抽出する半導体集積回路の特性抽出方法により達成される。
【００１５】
また、上記目的は、プロセス感度パラメータのばらつき分布に基づいてセル特性のばらつき分布を第一の多項式で求め、セル特性のばらつき分布と電気的等価回路の近似多項式とに基づいて、近似多項式の各パラメータの乱数を求め、該乱数を第二の多項式に挿入して半導体集積回路の特性分布を抽出する半導体集積回路の特性抽出方法により達成される。
【００１６】
また、上記目的は、プロセス感度パラメータのばらつき分布に基づいて、第一の多項式を用いた数学的解析によりセル特性のばらつき分布を算出するセル特性抽出部と、セル特性のばらつき分布と電気的等価回路の近似多項式とに基づいて、近似多項式の各パラメータの乱数を求める等価回路生成部と、前記乱数を第二の多項式に挿入して半導体集積回路の特性分布を抽出する数学的解析部とを備えた半導体集積回路の特性抽出装置により達成される。
【発明の効果】
【００１７】
本発明によれば、半導体集積回路の特性のばらつき分布を効率的に抽出し得る抽出方法及び抽出装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
（第一の実施の形態）
図１は、この発明を具体化した特性抽出装置の第一の実施の形態を示す。電気的回路抽出部１１は、あらかじめ設計データ１２，１３として保持されている半導体集積回路のレイアウトデータ及びネットリストに基づいて電気的回路を抽出して等価回路生成部１４に出力する。
【００１９】
等価回路生成部１４は、電気的回路を電気的等価回路に変換し、当該電気的等価回路の近似多項式を生成する。
セル特性抽出部１５は、前記設計データ１２，１３のレイアウトデータ、ネットリストからセルの性能情報を抽出し、その性能情報と、ライブラリ１６にあらかじめ格納されていて該性能情報に該当するプロセス感度パラメータとに基づいて、等価回路生成部１４の近似多項式のセル特性を表す各パラメータのランダムなばらつきを抽出する。
【００２０】
プロセス感度パラメータは、例えばトランジスタのゲート長、ゲート幅、ゲート厚、しきい値等のばらつき分布であり、それぞれ〜Ｎ（μa1,σa1）、〜Ｎ（μa2,σa2）、〜Ｎ（μa3,σa3）、〜Ｎ（μa4,σa4）で表される。
【００２１】
セル特性抽出部１５の近似多項式のセル特性を表わす各パラメータのばらつき分布は、次に示す一般的な数学式に基づいて得られる。
【００２２】
【数１】
2007133497.tif 000003
ここで、ξnは、各プロセス感度パラメータの乱数であり、〜Ｎ（０，１）で表される。そして、（１）式により、例えばセルの抵抗値あるいは電流値等の特性すなわち等価回路生成部１４で得られた近似多項式のセル特性を表わす各パラメータの特性分布が得られ、各パラメータ毎の多項式がライブラリ１７として保持される。
【００２３】
数学的解析部１８は、セル特性抽出部１５より得られたセル特性を表わす各パラメータ毎の多項式及び等価回路生成部１４で得られた近似多項式を用いて一般的な数学的解析解法で解き、（２）式を得る。
【００２４】
【数２】
2007133497.tif 000004
そして、この多項式がライブラリ１９に格納される。この多項式に、近似多項式の各パラメータの乱数δｎ〜Ｎ（０，１）を挿入することにより、半導体集積回路の特性分布が得られる。
【００２５】
上記のような特性抽出方法では、次に示す作用効果を得ることができる。
（１）半導体集積回路の特性分布を、プロセス感度パラメータに基づいて一般的な数学的解析解法により容易に得ることができる。
（２）半導体集積回路の設計コストを低減することができる。
（第二の実施の形態）
図２は、第二の実施の形態を示す。第一の実施の形態と同一構成部分は同一符号を付して説明する。この実施の形態は、プロセス特性変更等により、第一の実施の形態で使用したプロセス感度パラメータを変更して、新たなプロセス感度パラメータに基づいて、半導体集積回路の特性分布を得るものである。
【００２６】
すなわち、例えばトランジスタのゲート長、ゲート幅、ゲート厚、しきい値等の新たなプロセス感度パラメータを用意する。その感度パラメータは、それぞれ〜Ｎ（μb1,σb1）、〜Ｎ（μb2,σb2）、〜Ｎ（μb3,σb3）、〜Ｎ（μb4,σb4）で表される。
【００２７】
次いで、プロセス感度パラメータの乱数モデルξnをフィッティングする。例えば、第一の実施の形態のプロセス感度パラメータの基本ばらつき分布（Ｘｉ）を、Ｘｉ〜Ｎ（μi，σi）とし、新たなプロセス感度パラメータの基本ばらつき分布（Ｙｉ）を、Ｙｉ〜Ｎ（μj，σj）とした場合、新たなプロセス感度パラメータの乱数モデルξnは、ξn〜Ｎ（μj−μi，σj／σi）となる。
【００２８】
この乱数モデルξnを上記（１）式に代入すると、異なるプロセス感度パラメータのばらつきを反映したセル特性を表わす各パラメータのばらつき分布が得られる。
その後、数学的解析部１８で第一の実施の形態と同様の処理を行うことにより、半導体集積回路の特性分布を得ることができる。
【００２９】
この実施の形態では、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）プロセス感度パラメータを変更しても、セル特性を表わす各パラメータのばらつきを多項式により容易に得ることができる。従って、プロセスパラメータのチューニングを容易に行うことができる。
（第三の実施の形態）
図３は、第三の実施の形態を示す。第一の実施の形態と同一構成部分は、同一符号を付して説明する。この実施の形態は、レイアウトパターンに依存したプロセスパラメータのシステマティックなばらつきを考慮した半導体集積回路の特性分布を得るものである。
【００３０】
プロセスパラメータのシステマティックなばらつきを解析する解析装置２０は、設計データ１２，１３からレイアウトパターン（パターン形状、パターンの疎密、配置位置等）に依存したプロセスパラメータのばらつきを抽出する。
【００３１】
そして、解析装置２０はプロセスパラメータのばらつきを、前記等価回路生成部１４で得られた近似多項式の各パラメータのばらつき分布に変換し、システマティックなばらつきに対応した近似多項式のパラメータばらつき分布として出力する。
【００３２】
次いで、セル特性抽出部１５で得られているランダムなばらつきに対応した近似多項式のパラメータばらつき分布と、システマティックなばらつきに対応した近似多項式のパラメータばらつき分布とを確率統計の加法定理で合成し、各インスタンス毎の近似多項式のパラメータばらつき分布とする。
【００３３】
次いで、第二の実施の形態における乱数モデルξnのフィッティングと同様な手法で、システマティックなばらつきを反映させた近似多項式のパラメータの乱数モデルδｎを抽出する。
【００３４】
そして、乱数モデルδｎを上記（２）式に代入することにより、ランダムなばらつきとシステマティックなばらつきを反映させた半導体集積回路の特性分布が得られる。
また、解析装置２０で解析したプロセスパラメータのシステマティックなばらつきを、上記（１）式の乱数モデルξnに反映させるようにしても、システマティックなばらつきを反映させた半導体集積回路の特性分布が得られる。
【００３５】
次に、前記解析装置２０の一例を説明する。解析装置２０はＣＡＤ装置で構成され、設計データ２１に格納されているレイアウトパターンを解析する。そして、パターン上の各物理素子すなわち例えばトランジスタに対し、ライブラリ２２，１３から該当する感度パラメータのテーブルを選択し、そのテーブルに基づいてレイアウトに依存した物理パラメータ分布あるいはアセンブリストレスに依存した物理パラメータ分布を生成して、ライブラリ２５に格納する。
【００３６】
図４に示す設計データ２１には、あらかじめ生成されたレイアウトパターンデータが格納され、チップあるいはブロックのレイアウトパターンが格納されている。
ライブラリ２２には、多種類のプロセス感度パラメータが格納され、ライブラリ２３には多種類のアセンブリ感度パラメータが格納されている。
【００３７】
ライブラリ２２に格納されるプロセスストレス感度パラメータは、例えばトランジスタのパターン形状、パターンの疎密、チップ上におけるパターンの位置等のレイアウトに依存したシステマティックな要因により、遅延時間、ノイズ特性、洩れ電流、消費電力等のトランジスタ特性を変動させる各種パラメータの分布をテーブル化したものである。
【００３８】
そのパラメータは、トランジスタについては、ゲート長、ゲート幅、ゲート酸化膜圧、しきい値、拡散抵抗、ワイヤ抵抗等である。また、配線に関しては、配線厚、配線幅、層間膜圧、誘電率、抵抗等である。
【００３９】
ライブラリ２３に格納されるアセンブリストレス感度パラメータは、アセンブリ工程で発生するストレスに依存したシステマティックな要因により、遅延時間、ノイズ特性、洩れ電流、消費電力等のトランジスタ特性を変動させる各種パラメータの分布をテーブル化したものである。
【００４０】
そのパラメータは、パッケージ種類・チップサイズ・チップ面内応力変動分布に依存したゲート長、ゲート幅、ゲート酸化膜圧、しきい値、拡散抵抗、ワイヤ抵抗等である。
図５は、ライブラリ２２に格納されるテーブルの一例を示し、ゲート配線の疎密すなわちゲート配線の間隔に依存したゲート長のばらつきのテーブルを示す。同図に示すように、複数の露光条件において、ゲート配線の間隔に依存したゲート長のばらつきが実験及びシミュレーションにより測定され、その測定値がそれぞれテーブルとしてライブラリ２２に格納されている。
【００４１】
他の種々のテーブルについても、同様に実験及びシミュレーションにより測定され、その測定値がテーブルとしてライブラリ２２あるいはライブラリ２３に格納されている。
図６は、設計データ２１に格納されているレイアウトパターンの一例を示し、チップ上に多数のトランジスタがレイアウトされている。このレイアウトパターンに基づいてレイアウトに依存したゲート配線の物理パラメータ分布を得ようとするとき、解析装置２０はレイアウトパターンを解析し、例えばゲート配線Ｇ１〜Ｇ４のパターン形状、ゲート配線の疎密、位置等を解析する。
【００４２】
そして、各ゲート配線Ｇ１〜Ｇ４のパターン形状、ゲート配線の疎密、位置(領域)等に該当する感度パラメータのテーブルをライブラリ２２から選択する。
図７（ａ）〜（ｄ）は、ゲート配線Ｇ１〜Ｇ４に該当するテーブルを示す。すなわち、ゲート配線Ｇ１に対応するテーブルとしてtable１が選択され、ゲート配線Ｇ２に対応するテーブルとしてtable２が選択され、ゲート配線Ｇ３に対応するテーブルとしてtable３が選択され、ゲート配線Ｇ４に対応するテーブルとしてtable４が選択される。
【００４３】
そして、各table１〜table４に格納されているばらつき分布モデルが、レイアウトに依存した物理パラメータ分布としてライブラリ２５に格納される。ライブラリ２５に格納された物理パラメータ分布は、タイミング特性（遅延時間）の統計的解析、消費電力特性の統計的解析、リーク特性の統計的解析、ノイズ特性の統計的解析に使用可能となる。
【００４４】
図６及び図７は、トランジスタの物理パラメータ分布について示したが、配線パターンの配線抵抗あるいは配線容量についても、同様にして物理パラメータ分布が生成されてライブラリ２５に格納される。
【００４５】
この場合には、ライブラリ２２に格納されるテーブルとして、配線パターンの形状、疎密、位置等に依存した配線厚、配線幅、層間膜厚、誘電率、抵抗及びコンタクト抵抗のばらつき情報をあらかじめ格納する。
【００４６】
解析装置２０では、設計データ２１に格納されているレイアウトパターンデータを解析し、配線の１セグメント毎のパターン形状、疎密、位置等を抽出する。そして、その抽出結果に該当するテーブルをライブラリ２２から選択し、そのテーブルから配線抵抗及び配線容量についてのばらつき分布を得る。
【００４７】
次いで、複数セグメントの配線抵抗、配線容量のばらつき分布を合成して、１ネット毎の配線抵抗、配線容量のばらつき分布、すなわち物理パラメータ分布を生成し、ライブラリ２５に格納する。
【００４８】
この実施の形態では、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）プロセス感度パラメータのランダムなばらつきと、レイアウトに依存したシステマティックなばらつきとを考慮した半導体集積回路の特性分布を得ることができる。
【図面の簡単な説明】
【００４９】
【図１】第一の実施の形態を示すブロック図である。
【図２】第二の実施の形態を示すブロック図である。
【図３】第三の実施の形態を示すブロック図である。
【図４】レイアウト解析装置を示すブロック図である。
【図５】テーブルの一例を示す説明図である。
【図６】チップ上のレイアウトを示す模式図である。
【図７】（ａ）〜（ｄ）はテーブルとして格納されたばらつき分布モデルを示す説明図である。
【図８】従来例を示すブロック図である。
【符号の説明】
【００５０】
１１      電気的回路抽出部
１２，１３      設計データ
１６，１７，１９      ライブラリ
１４      等価回路生成部
１５      セル特性抽出部
１８      数学的解析部
２０      解析装置
【図１】
2007133497.tif 000005
【図２】
2007133497.tif 000006
【図３】
2007133497.tif 000007
【図４】
2007133497.tif 000008
【図５】
2007133497.tif 000009
【図６】
2007133497.tif 000010
【図７】
2007133497.tif 000011
【図８】
2007133497.tif 000012