(57)【要約】      （修正有）【課題】デュアルページを同時にプログラムすることにより、プログラム時間を減少させることが可能なページバッファ回路の提供。【解決手段】第１メモリセルブロックのメモリセルに連結される第１ビットラインと、第２メモリセルブロックのメモリセルに連結される第２ビットラインにそれぞれ連結されるページバッファ回路は、第１ビットライン選択回路と、第２ビットライン選択回路と、センシング回路と、センシングデータまたは入力データをラッチするラッチ回路と、ラッチ回路から受信される入力データをセンシングノードに連結されたプログラム制御回路と、検証制御信号とラッチ回路から受信されるセンシングデータに応答して検証データを発生する検証回路とを備えてなり、第１ビットライン選択回路が第１ビットラインのいずれかをセンシングノードに連結するとき、第２ビットライン選択回路は、第２ビットラインを全てセンシングノードから分離する。【選択図】図２
2007048432.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ装置で、第１メモリセルブロックの第１メモリセルに連結される少なくとも一対の第１ビットラインと、第２メモリセルブロックの第２メモリセルに連結される少なくとも一対の第２ビットラインとにそれぞれ連結されるページバッファ回路であって、
第１ディスチャージ信号と第１ビットライン選択信号に応答して、前記第１ビットラインのいずれか一つを選択してセンシングノードに連結する第１ビットライン選択回路と、
第２ディスチャージ信号と第２ビットライン選択信号に応答して、前記第２ビットラインのいずれか一つを選択して前記センシングノードに連結する第２ビットライン選択回路と、
ラッチ制御信号に応答して前記センシングノードの電圧をセンシングし、そのセンシング結果に応じてセンシングデータを第１ノードに発生させるセンシング回路と、
前記センシングデータまたは入力データをラッチするラッチ回路と、
第１プログラム制御信号に応答して、前記ラッチ回路から受信される前記入力データを、前記センシングノードに連結された前記第１または第２ビットラインに出力するプログラム制御回路と、
検証制御信号と、前記ラッチ回路から受信される前記センシングデータに応答して検証データを発生する検証回路とを備えてなり、
前記第１ビットライン選択回路が前記第１ビットラインのいずれか一つを前記センシングノードに連結するとき、前記第２ビットライン選択回路は、前記第２ビットラインを全て前記センシングノードから分離することを特徴とする、ページバッファ回路。
【請求項２】
請求項１に記載のページバッファ回路であって、さらに、
プリチャージ制御回路に応答して、前記センシングノードを内部電圧にプリチャージするプリチャージ回路と、
入力制御信号に応答して、データ入出力ノードを介して受信される前記入力データを前記第２ノードを介して前記ラッチ回路に出力するデータ入力回路と、
リセット制御信号に応答して前記ラッチ回路を初期化させるラッチリセット回路とを備えてなる
ことを特徴とするページバッファ回路。
【請求項３】
請求項１に記載のページバッファ回路において、
読み出し動作の際、前記第１ビットラインのいずれか一つが前記センシングノードに連結されるとき、前記センシング回路は、前記ラッチ制御信号に応答して、前記第１メモリセルのいずれか一つから読み出されるデータによって決定される前記センシングノードの電圧をセンシングし、前記第２ビットラインのいずれか一つが前記センシングノードに連結されるとき、前記センシング回路は、前記ラッチ制御信号に応答して、前記第２メモリセルのいずれか一つから読み出されるデータによって決定される前記センシングノードの電圧をセンシングする
ことを特徴とするページバッファ回路。
【請求項４】
請求項１に記載のページバッファ回路であって、さらに、
前記第１メモリセルのいずれか一つのプログラム動作の際、第２プログラム制御信号に応答して、前記第１ビットラインのうち前記第１ビットライン選択回路によって選択された一つの電圧レベルを前記入力データの電圧レベルに保つ第１電圧保持回路と、
前記第２メモリセルのいずれか一つのプログラム動作の際、第３プログラム制御信号に応答して、前記第２ビットラインのうち前記第２ビットライン選択回路によって選択された一つの電圧レベルを前記入力データの電圧レベルに保つ第２電圧保持回路とを備えてなり、
前記第１メモリセルのいずれか一つのプログラム動作の際に前記プログラム制御回路が前記第１ビットラインに出力する前記入力データのロジック値と、前記第２メモリセルのいずれか一つのプログラム動作の際に前記プログラム制御回路が前記第２ビットラインに出力する前記入力データのロジック値とは、同じでありまたは異なる
ことを特徴とするページバッファ回路。
【請求項５】
請求項４に記載のページバッファ回路において、
前記第１電圧保持回路は、
前記第２プログラム制御信号に応答して、前記第１ビットラインのうち前記選択された一つの電圧レベルを有する第１選択信号を出力する第１スイッチング回路と、
前記第２プログラム制御信号に応答して、前記第１ビットラインのうち別のものの電圧レベルを有する第２選択信号を出力する第２スイッチング回路と、
前記第１選択信号に応答して内部電圧またはグラウンド電圧レベルの第１制御信号を出力する第１マルチプレクサと、
前記第２選択信号に応答して前記内部電圧または前記グラウンド電圧レベルの第２制御信号を出力する第２マルチプレクサと、
前記第１制御信号に応答して、前記第１ビットラインのうち前記選択された一つを前記グラウンド電圧にディスチャージし、またはディスチャージ動作を停止する第１ディスチャージ回路と、
前記第２制御信号に応答して、前記第１ビットラインのうち前記別のものを前記グラウンド電圧にディスチャージし、またはディスチャージ動作を停止する第２ディスチャージ回路とを含む
ことを特徴とするページバッファ回路。
【請求項６】
請求項４に記載のページバッファ回路において、
前記第２電圧保持回路は、
前記第３プログラム制御信号に応答して、前記第２ビットラインのうち前記選択された一つの電圧レベルを有する第１選択信号を出力する第１スイッチング回路と、
前記第３プログラム制御信号に応答して、前記第２ビットラインのうち別のものの電圧レベルを有する第２選択信号を出力する第２スイッチング回路と、
前記第１選択信号に応答して内部電圧またはグラウンド電圧レベルの第１制御信号を出力する第１マルチプレクサと、
前記第２選択信号に応答して前記内部電圧または前記グラウンド電圧レベルの第２制御信号を出力する第２マルチプレクサと、
前記第１制御信号に応答して、前記第２ビットラインのうち前記選択された一つを前記グラウンド電圧にディスチャージし、またはディスチャージ動作を停止する第１ディスチャージ回路と、
前記第２制御信号に応答して、前記第２ビットラインのうち前記別のものを前記グラウンド電圧にディスチャージし、またはディスチャージ動作を停止する第２ディスチャージ回路とを含む
ことを特徴とするページバッファ回路。
【請求項７】
請求項１に記載のページバッファ回路において、
前記検証回路は、
前記センシングノードに第１端子が連結され、前記検証制御信号に応答してオンまたはオフされる第１スイッチング回路と、
前記第１スイッチング回路の第２端子に第１端子が連結され、前記ラッチ回路から受信される前記センシングデータに応答してオンまたはオフされる第２スイッチング回路とを含み、
前記第１および第２スイッチング回路が同時にオンされるとき、前記第２スイッチング回路の第２端子から、前記センシングノードの電圧レベルを有する前記検証データが出力される
ことを特徴とするページバッファ回路。
【請求項８】
第１および第２メモリセルブロックを備えてなるフラッシュメモリ装置のページバッファ回路のプログラム動作方法であって、
第１入力データをラッチ回路に格納する段階と、
前記第１メモリセルブロックに含まれる第１メモリセルに連結された第１ワードラインにプログラム電圧が供給されるとき、前記第１入力データをセンシングノードを介して前記第１メモリセルに連結された第１ビットラインにロードする段階と、
前記第１入力データが前記第１ビットラインにロードされるとき、第２入力データを前記ラッチ回路に格納する段階と、
前記第２メモリセルブロックに含まれる第２メモリセルに連結された第２ワードラインに前記プログラム電圧が供給されるとき、前記第２入力データを前記センシングノードを介して前記第２メモリセルに連結された第２ビットラインにロードする段階と、
前記第１メモリセルのプログラム完了有無を検証するための第１検証データを発生する段階と、
前記第２メモリセルのプログラム完了有無を検証するための第２検証データを発生する段階とを含んでなる
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項９】
請求項８に記載のページバッファ回路のプログラム動作方法であって、さらに、
前記第１メモリセルのプログラムが完了するまで、前記第１入力データをロードする段階と前記第１検証データを発生する段階とを繰り返し行う第１反復段階と、
前記第２メモリセルのプログラムが完了するまで、前記第２入力データをロードする段階と前記第２検証データを発生する段階とを繰り返し行う第２反復段階とを含んでなり、
前記第１反復段階の前記第１入力データをロードする段階と、前記第２反復段階の前記第２検証データを発生する段階とが同時に行われ、前記第１反復段階の前記第１検証データを発生する段階と、前記第２反復段階の前記第２入力データをロードする段階とが同時に行われる
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１０】
請求項８に記載のページバッファ回路のプログラム動作方法において、
前記第１入力データをロードする段階は、
第１ビットライン選択回路によって前記第１ビットラインを前記センシングノードに連結する段階と、
第１プログラム制御信号に応答して、前記ラッチ回路に格納された前記第１入力データを前記センシングノードを介して前記第１ビットラインに出力する段階と、
前記第１ワードラインに前記プログラム電圧が供給されるとき、前記第１ビットラインを前記センシングノードから分離させる段階と、
前記第ビットラインが前記センシングノードから分離されるとき、第２プログラム制御信号に応答して、前記第１ビットラインの電圧レベルを前記第１入力データの電圧レベルに保つ段階とを含む
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１１】
請求項１０に記載のページバッファ回路のプログラム動作方法であって、さらに、
前記第１ビットラインの電圧レベルを保つ段階と、
前記第１ビットラインに前記第１入力データが供給されるとき、前記第２プログラム制御信号に応答して、前記第１ビットラインの電圧レベルを有する選択信号を出力する段階と、
前記選択信号に応答して、内部電圧またはグラウンド電圧レベルを有する制御信号を発生する段階と、
前記制御信号に応答して、前記第１ビットラインを前記グラウンド電圧にディスチャージし、またはディスチャージ動作を停止する段階とを含んでなる
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１２】
請求項８に記載のページバッファ回路のプログラム動作方法において、
前記第２入力データをロードする段階は、
第２ビットライン選択回路によって前記第２ビットラインを前記センシングノードに連結する段階と、
第１プログラム制御信号に応答して、前記ラッチ回路に格納された前記第２入力データを前記センシングノードを介して前記第２ビットラインに出力する段階と、
前記第２ワードラインに前記プログラム電圧が供給されるとき、前記第２ビットラインを前記センシングノードから分離させる段階と、
前記第２ビットラインが前記センシングノードから分離されるとき、第２プログラム制御信号に応答して、前記第２ビットラインの電圧レベルを前記第２入力データの電圧レベルに保つ段階とを含む
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１３】
請求項１２に記載のページバッファ回路のプログラム動作方法において、
前記第２ビットラインの電圧レベルを保つ段階は、
前記第２ビットラインに前記第２入力データが供給されるとき、前記第２プログラム制御信号に応答して、前記ビットラインの電圧レベルを有する選択信号を出力する段階と、
前記選択信号に応答して、内部電圧またはグラウンド電圧レベルを有する制御信号を発生する段階と、
前記制御信号に応答して、前記第２ビットラインを前記グラウンド電圧にディスチャージし、またはディスチャージ動作を停止する段階とを含む
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１４】
請求項８に記載のページバッファ回路のプログラム動作方法において、
前記第１検証データを発生する段階は、
前記センシングノードを内部電圧にプリチャージする段階と、
前記ラッチ回路に前記第１入力データを格納する段階と、
前記第１ビットライン選択回路によって前記第１ビットラインを前記センシングノードに連結する段階と、
前記第１ワードラインに検証電圧が供給されるとき、前記第１メモリセルから読み出されるデータによって決定される前記センシングノードの電圧をラッチ制御信号に応答してセンシングし、そのセンシング結果に応じてセンシングデータを前記ラッチ回路に格納する段階と、
前記センシングデータまたは前記第１入力データと検証制御信号に応答して、前記第１検証データを出力する段階とを含む
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１５】
請求項１４に記載のページバッファ回路のプログラム動作方法であって、さらに、
前記第１検証データが出力されるとき、前記センシングノードを前記内部電圧にさらにプリチャージする段階を含んでなり、
前記第１メモリセルのプログラムが完了していない場合、前記第１検証データのロジック値は前記センシングノードの電圧によって決定される
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１６】
請求項８に記載のページバッファ回路のプログラム動作方法において、
前記第２検証データを発生する段階は、
前記センシングノードを内部電圧にプリチャージする段階と、
前記ラッチ回路に前記第２入力データを格納する段階と、
前記第２ビットライン選択回路によって前記第２ビットラインを前記センシングノードに連結する段階と、
前記第２ワードラインに検証電圧が供給されるとき、前記第２メモリセルから読み出されるデータによって決定される前記センシングノードの電圧をラッチ制御信号に応答してセンシングし、そのセンシング結果に応じてセンシングデータを前記ラッチ回路に格納する段階と、
前記センシングデータまたは前記第２入力データと検証制御信号に応答して、前記第２検証データを出力する段階とを含む
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【請求項１７】
請求項１６に記載のページバッファ回路のプログラム動作方法であって、さらに、
前記第２検証データが出力されるとき、前記センシングノードを前記内部電圧にさらにプリチャージする段階を含んでなり、
前記第２メモリセルのプログラムが完了していない場合、前記第２検証データのロジック値は前記センシングノードの電圧によって決定される
ことを特徴とする、ページバッファ回路のプログラム動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリ装置に関し、特に、フラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置に含まれるページバッファ(page buffer)回路は、短時間に大容量のデータをメモリセルブロックにプログラムし（書き込み）、または大容量のデータをメモリセルブロックから読み出す。従来のページバッファ回路によるプログラム過程（書込み課程）では、１回に１ページずつプログラムすることができる。このような従来のページバッファ回路のプログラム動作過程（１０）を図１を参照して簡略に説明すると、次のとおりである。図１を参照すると、まず、ページバッファ回路にプログラムされるべきデータを入力し（１１）、前記ページバッファ回路はビットラインを選択する（１２）。選択されたワードラインにプログラム電圧が供給されるとき、前記ページバッファ回路が、前記選択されたビットラインに、前記プログラムされるべきデータを出力する（１３）。その後、プログラム検証段階（１４）を行ってプログラムの完了有無を判断する（１５）。前記段階（１５）でプログラムが完了していない場合、前記段階（１３〜１５）を繰り返し行う。また、前記段階（１５）でプログラムが完了した場合、プログラムされたページが最後であるか否かを判断する（１６）。前記段階（１６）において、プログラムされたページが最後でない場合、前記段階（１１〜１６）を繰り返し行う。この際、前記段階（１３）では、次のワードラインを選択する。また、前記段階（１６）でプログラムされたページが最後の場合、前記ページバッファ回路は、プログラム動作を停止する（１７）。上述したように、従来のページバッファ回路によるプログラム過程では、１回に１ページずつプログラムすることができる。言い換えれば、１ページに対するプログラムおよび検証過程が全て完了した後、次のページに対するプログラムおよび検証過程が実行できる。したがって、従来のページバッファ回路のプログラム過程は、（フラッシュメモリ装置の動作性能を改善するのに大きい影響を及ぼす要素である）フラッシュメモリ装置の全体プログラム時間を増加させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、この発明は、そのような問題点を解決するためのもので、その目的は、デュアルページを同時にプログラムすることにより、プログラム時間を減少させることが可能なフラッシュメモリ装置のページバッファ回路を提供することにある。
【０００４】
また、この発明の他の目的は、デュアルページを同時にプログラムすることにより、プログラム時間を減少させることが可能なページバッファ回路のプログラム動作方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記技術的課題を達成するためのこの発明に係るフラッシュメモリ装置のページバッファ回路は、フラッシュメモリ装置において、第１メモリセルブロックの第１メモリセルに連結される少なくとも一対の第１ビットラインと、第２メモリセルブロックの第２メモリセルに連結される少なくとも一対の第２ビットラインにそれぞれ連結されるページバッファ回路であって、第１ビットライン選択回路、第２ビットライン選択回路、センシング回路、ラッチ回路、プログラム制御回路、および検証回路を備えて構成されている。第１ビットライン選択回路は、第１ディスチャージ信号と第１ビットライン選択信号に応答して、第１ビットラインのいずれか一つを選択してセンシングノードに連結する。第２ビットライン選択回路は、第２ディスチャージ信号と第２ビットライン選択信号に応答して、第２ビットラインのいずれか一つを選択してセンシングノードに連結する。センシング回路は、ラッチ制御信号に応答してセンシングノードの電圧をセンシングし、そのセンシング結果に基づいてセンシングデータを第１ノードに発生する。ラッチ回路は、センシングデータまたは入力データをラッチする。プログラム制御回路は、第１プログラム制御信号に応答して、ラッチ回路から受信される入力データを、センシングノードに連結された第１または第２ビットラインに出力する。検証回路は、検証制御信号と、ラッチ回路から受信されるセンシングデータに応答して検証データを発生する。好ましくは、第１ビットライン選択回路が第１ビットラインのいずれか一つをセンシングノードに連結するとき、第２ビットライン選択回路は、第２ビットラインを全てセンシングノードから分離する。
【０００６】
前記他の技術的課題を達成するためのこの発明に係るページバッファ回路のプログラム動作方法は、第１及び第２メモリセルブロックを備えてなるフラッシュメモリ装置のページバッファ回路のプログラム動作方法であって、第１入力データをラッチ回路に格納する段階と、第１メモリセルブロックに含まれる第１メモリセルに連結された第１ワードラインにプログラム電圧が供給されるとき、第１入力データをセンシングノードを介して第１メモリセルに連結された第１ビットラインにロードする段階と、第１入力データが第１ビットラインにロードされるとき、第２入力データをラッチ回路に格納する段階と、第２メモリセルブロックに含まれる第２メモリセルに連結された第２ワードラインにプログラム電圧が供給されるとき、第２入力データをセンシングノードを介して第２メモリセルに連結された第２ビットラインにロードする段階と、第１メモリセルのプログラム完了有無を検証するための第１検証データを発生する段階と、第２メモリセルのプログラム完了有無を検証するための第２検証データを発生する段階とを含んで構成されている。
【発明の効果】
【０００７】
この発明に係るフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法によれば、デュアルページが同時にプログラムされるので、メモリセルブロックの全体プログラム時間を減少させることができる。
【発明を実施するための最良の形態】
【０００８】
以下に添付図面を参照しながら、この発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にし、当該技術分野における通常の知識を有する者にこの発明の範囲を完全に知らせるために提供されるものである。
【０００９】
図２は、この発明の一実施例に係るページバッファ回路とメモリセルブロックの回路図である。図２を参照すると、ページバッファ回路１０１は、メモリセルブロック１０２、１０３のビットラインＢＬＥＵ、ＢＬＯＵ、ＢＬＥＤ、ＢＬＯＤにそれぞれ連結される。メモリセルブロック１０２、１０３は、ページバッファ回路１０１を中心として互いに対称構造を持つ。メモリセルブロック１０２、１０３の構成は互いに類似しているので、メモリセルブロック１０２を中心として説明する。以下、説明の便宜上、メモリセルブロック１０２は、上位(upper)メモリブロックとして参照され、メモリセルブロック１０３は、下位メモリブロックとして参照される。上位メモリブロック１０２は、ビットラインＢＬＥＵ、ＢＬＯＵとワードラインＷＬＵ１〜ＷＬＵＪ（Ｊは整数）にそれぞれ連結されるメモリセルＣＬＵを含む。図２では、図面の簡略のために、上位メモリブロック１０２のビットラインＢＬＥＵ、ＢＬＯＵのみを示し、追加のビットラインを省略する。また、上位メモリブロック１０２は、ドレイン選択ラインＤＳＬＵに連結されるドレイン選択トランジスタＤＳＴＵと、ソース選択ラインＳＳＬＵに連結されるソース選択トランジスタＳＳＴＵをさらに含む。上位メモリブロック１０２において、同一のワードライン（例えば、ＷＬＵ１）に連結されたメモリセルＣＬＵは、一つのページＰＧＵ１を成す。
【００１０】
ページバッファ１０１は、ビットライン選択回路１１０、１２０、プリチャージ回路１３０、センシング回路１４０、ラッチ回路１５０、プログラム制御回路１６０、データ入力回路１７０、検証回路１８０、および電圧保持回路１９０、２００を含む。ビットライン選択回路１１０は、ディスチャージ信号ＤＩＳＥＵ、ＤＩＳＯＵとビットライン選択信号ＢＳＬＥＵ、ＢＳＬＯＵに応答して、ビットラインＢＬＥＵ、ＢＬＯＵのいずれか一つを選択し、その選択されたビットラインＢＬＥＵまたはＢＬＯＵをセンシングノードＳＯに連結する。ビットライン選択回路１１０は、ＮＭＯＳトランジスタ１１１〜１１４を含み、これらの詳細な動作説明は、この技術分野における通常の知識を有する者であればよく理解することができるので省略する。ビットライン選択回路１２０は、ＮＭＯＳトランジスタ１２１〜１２４を含み、ビットライン選択回路１２０の具体的な動作は、ビットライン選択回路１１０の動作と同様である。好ましくは、ビットライン選択回路１１０がビットラインＢＳＬＥＵ、ＢＳＬＯＵのいずれか一つをセンシングノードＳＯに連結するとき、ビットライン選択回路１２０は、ビットラインＢＳＬＥＤ、ＢＳＬＯＤを全てセンシングノードＳＯから分離する。
【００１１】
前記プリチャージ回路１３０は、プリチャージ制御信号ＰＲＣＨｂに応答して、センシングノードＳＯを内部電圧ＶＣＣにプリチャージする。センシング回路１４０は、ＮＭＯＳトランジスタ１４１、１４２を含む。センシング回路１４０は、ラッチ制御信号ＬＡＴに応答して、センシングノードＳＯの電圧をセンシングし、そのセンシング結果に基づいてセンシングデータＳＡＵｂまたはＳＡＤｂをノードＱ１に発生する。ラッチ回路１５０は、読み出し動作の際にノードＱ１を介して受信されるセンシングデータＳＡＵｂまたはＳＡＤｂをラッチし、プログラム動作の際にノードＱ２を介して受信される入力データＤＩＵまたはＤＩＤをラッチする。ラッチ回路１４０は、ノードＱ１、Ｑ２にそれぞれ連結されるインバータ１５１、１５２を含む。プログラム制御回路１６０は、プログラム制御信号ＰＧＭ１に応答して、ノードＱ２を介してラッチ回路１５０から受信される入力データＤＩＵまたはＤＩＤを、センシングノードＳＯに連結された第１または第２ビットライン（ＢＬＥＵおよびＢＬＯＵのいずれか一つ、またはＢＬＥＤおよびＢＬＯＤのいずれか一つ）に出力する。プログラム制御回路１６０は、ＮＭＯＳトランジスタで実現することができる。
【００１２】
データ入力回路１７０は、入力制御信号に応答して、データ入出力ノードＹを介して受信される入力データＤＩＵまたはＤＩＤをラッチ回路１５０に出力する。検証回路１８０は、検証制御信号ＶＦＹと、ノードＱ２を介してラッチ回路１５０から受信されるセンシングデータＳＡＵまたはＳＡＤに応答して、検証データＶＦＤＵまたはＶＦＤＤを発生させる。さらに詳しくは、検証回路１８０は、スイッチング回路１８１、１８２を含む。スイッチング回路１８１、１８２のそれぞれは、ＰＭＯＳトランジスタで実現することができる。スイッチング回路１８１、１８２は、センシングノードＳＯに直列に連結される。スイッチング回路１８１は、検証制御信号ＶＦＹに応答してオンまたはオフされ、スイッチング回路１８２は、センシングデータＳＡＵまたはＳＡＤに応答してオンまたはオフされる。スイッチング回路１８１、１８２が同時にオンされるとき、スイッチング回路１８２は、センシングノードＳＯの電圧レベルを有する検証データＶＦＤＵまたはＶＦＤＤを出力する。
【００１３】
電圧保持回路１９０は、スイッチング回路１９１、１９２、マルチプレクサ１９３、１９４、およびディスチャージ回路１９５、１９６を含む。スイッチング回路１９１、１９２のそれぞれとディスチャージ回路１９５、１９６のそれぞれは、ＮＭＯＳトランジスタで実現することができる。スイッチング回路１９１は、ビットラインＢＬＥＵに連結され、プログラム動作の際に、プログラム制御信号ＰＧＭ２に応答して、ビットラインＢＬＥＵの電圧レベルを有する選択信号ＳＥＬ１を出力する。マルチプレクサ１９３は、選択信号ＳＥＬ１に応答して、内部電圧ＶＣＣまたはグラウンド電圧ＶＳＳレベルの制御信号ＣＴＬ１を出力する。ディスチャージ回路１９５は、制御信号ＣＴＬ１に応答して、ビットラインＢＬＥＵをグラウンド電圧ＶＳＳにディスチャージし、またはディスチャージ動作を停止する。
【００１４】
スイッチング回路１９２は、ビットラインＢＬＯＵに連結され、プログラム動作の際に、プログラム制御信号ＰＧＭ２に応答して、ビットラインＢＬＯＵの電圧レベルを有する選択信号ＳＥＬ２を出力する。マルチプレクサ１９４は、選択信号ＳＥＬ２に応答して、内部電圧ＶＣＣまたはグラウンド電圧ＶＳＳレベルの制御信号ＣＴＬ２を出力する。ディスチャージ回路１９６は、制御信号ＣＴＬ２に応答して、ビットラインＢＬＯＵをグラウンド電圧ＶＳＳにディスチャージし、またはディスチャージ動作を停止する。電圧保持回路２００は、スイッチング回路２０１、２０２、マルチプレクサ２０３、２０４、およびディスチャージ回路２０５、２０６を含む。電圧保持回路２００の構成および具体的な動作は、電圧保持回路１９０と同様なので、これについての詳細な説明は省略する。ラッチリセット回路２１０は、リセット制御信号ＲＳＴに応答して、ノードＱ２をグラウンド電圧ＶＳＳにディスチャージすることにより、ラッチ回路１５０を初期化する。
【００１５】
次に、図３〜図８を参照して、ページバッファ回路１０１のプログラム動作（書込み動作）の過程を詳細に説明する。この実施例では、説明の便宜上、上位メモリブロック１０２のメモリセル（または第１メモリセル）ＣＬＵがプログラムされた後、下位メモリセルブロック１０３のメモリセル（または、第２メモリセル）ＣＬＤがプログラムされる場合を一例として説明する。また、メモリセルＣＬＵに連結されたビットラインＢＬＥＵとワードラインＷＬＵ１は、それぞれ第１ビットラインおよび第１ワードラインとして参照され、メモリセルＣＬＤに連結されたビットラインＢＬＥＤおよびワードラインＷＬＤ１は、それぞれ第２ビットラインおよび第２ワードラインとして参照される。また、プログラム制御信号ＰＧＭ１は、第１プログラム制御信号として参照され、プログラム制御信号ＰＧＭ２、ＰＧＭ３は、それぞれ第２プログラム制御信号として参照される。
【００１６】
図３と図８を参照すると、区間Ｐ１の間、第１入力データＤＩＵがラッチ回路１５０に格納される（３０１）。これをより詳しく説明すると、区間Ｐ１で入力制御信号ＰＢＤ０がイネーブルされるとき、データ入力回路１７０が入出力ノードＹを介して受信されるロジック「１」または「０」の第１入力データＤＩＵをノードＱ２に出力する。その結果、ラッチ回路１５０がノードＱ２を介して受信される第１入力データＤＩＵをラッチする。その後、区間Ｐ２の間、第１ワードラインＷＬＵ１にプログラム電圧ＶＰＧＭが供給されるとき、ページバッファ回路１０１は、第１入力データＤＩＵをセンシングノードＳＯを介して第１メモリセルＣＬＵに連結された第１ビットラインＢＬＥＵにロードする（３０２）。図４を参照して、段階（３０２）をより詳しく説明すると、ディスチャージ信号ＤＩＳＥＵが所定の時間イネーブルされた後にディスエーブルされ、ディスチャージ信号ＤＩＳＯＵが区間Ｐ２の間にイネーブルされる。また、ビットライン制御信号ＶＩＲＰＷＲＵが区間Ｐ２の間に内部電圧ＶＣＣレベルになる。その結果、ディスチャージ信号ＤＩＳＥＵ、ＤＩＳＯＵに応答して、ビットライン選択回路１１０がビットラインＢＬＯＵにビットライン制御信号ＶＩＲＰＷＲを連続的に供給し、ビットラインＢＬＯＵを内部電圧ＶＣＣレベルにプリチャージする。また、区間Ｐ２の間、ビットライン選択信号ＢＳＬＥＵが設定された時間イネーブルされ、ビットライン選択信号ＢＳＬＯＵはディスエーブル状態に維持される。ビットライン選択信号ＢＳＬＥＵ、ＢＳＬＯＵに応答して、前記ビットライン選択回路１１０が第１ビットラインＢＬＥＵをセンシングノードＳＯに連結する（３２１）。ビットライン選択信号ＢＳＬＥＵがイネーブルされる間、第１プログラム制御信号ＰＧＭ１がイネーブルされる。第１プログラム制御信号ＰＧＭ１に応答して、プログラム制御回路１６０が、ラッチ回路１５０に格納された第１入力データＤＩＵをセンシングノードＳＯを介して第１ビットラインＢＬＥＵに出力する（３２２）。第１ワードラインＷＬＵ１にプログラム電圧ＶＰＧＭが供給されるとき、ビットライン選択信号ＢＳＬＥＵがディスエーブルされる。ビットライン選択信号ＢＳＬＥＵに応答して、ビットライン選択回路１１０が第１ビットラインＢＬＥＵをセンシングノードＳＯから分離する（３２３）。第１ビットラインＢＬＥＵがセンシングノードＳＯから分離されるとき、第２プログラム制御信号ＰＧＭ２に応答して、電圧維持回路１９０が第１ビットラインＢＬＥＵの電圧レベルを第１入力データＤＩＵの電圧レベルに維持する（３２４）。これを詳しく説明すると、第１ビットラインＢＬＥＵに第１入力データＤＩＵが供給されるとき、第２プログラム制御信号ＰＧＭ２がイネーブルされる。第２プログラム制御信号ＰＧＭ２に応答して、電圧保持回路１９０のスイッチング回路１９１がオンされ、第１ビットラインＢＬＥＵの電圧（すなわち、第１入力データＤＩＵの電圧）レベルを有する選択信号ＳＥＬ１を出力する。例えば、第１ビットラインＢＬＥＵの電圧が内部電圧ＶＣＣレベルのとき（すなｗち、第１入力データＤＩＵのロジック値が「１」のとき）、スイッチング回路１９１は、選択信号ＳＥＬ１を内部電圧（ＶＣＣ）レベルで出力する。また、第１ビットラインＢＬＥＵの電圧がグラウンド電圧ＶＳＳレベルのとき（すなわち、第１入力データＤＩＵのロジック値が「０」のとき）、スイッチング回路１９１は、選択信号ＳＥＬ１をグラウンド電圧ＶＳＳレベルで出力する。電圧保持回路１９０のマルチプレクサ１９３は、選択信号ＳＥＬ１に応答して、内部電圧ＶＣＣまたはグラウンド電圧ＶＳＳレベルの制御信号ＣＴＬを発生する。好ましくは、選択信号ＳＥＬ１が内部電圧ＶＣＣレベルのとき、マルチプレクサ１９３は、制御信号ＣＴＬ１をグラウンド電圧ＶＳＳレベルで出力する。また、選択信号ＳＥＬ１がグラウンド電圧ＶＳＳレベルのとき、マルチプレクサ１９３は、制御信号ＣＴＬ１を内部電圧ＶＣＣレベルで出力する。電圧保持回路１９０のディスチャージ回路１９５は、制御信号ＣＴＬ１に応答して、第１ビットラインＢＬＥＵをグラウンド電圧ＶＣＣにディスチャージし、またはディスチャージ動作を停止する。例えば、制御信号ＣＴＬ１がグラウンド電圧ＶＳＳレベルのとき、ディスチャージ回路１９５は動作しない。逆に、制御信号ＣＴＬ１が内部電圧ＶＣＣレベルのとき、ディスチャージ回路１９５が第１ビットラインＢＬＥＵをグラウンド電圧ＶＣＣにディスチャージする。このように、第１ビットラインＢＬＥＵがセンシングノードＳＯから分離されるとき、電圧保持回路１９０が第１ビットラインＢＬＥＵの電圧レベルを第１入力データＤＩＵの電圧レベルに保つ理由は、第１メモリセルＣＬＵに間違ったデータがプログラムされることを防止するためである。例えば、第１ビットラインＢＬＥＵに第１入力データＤＩＵがロードされた後、第１ビットラインＢＬＥＵがセンシングノードＳＯから分離された状態（すなわち、フロート(floating)された状態）で第１メモリセルＣＬＵのプログラムが行われる場合、第１ビットラインＢＬＥＵの電圧レベルが周辺回路の影響によって変化できる。言い換えれば、第１ビットラインＢＬＥＵにロジック「０」の第１入力データＤＩＵがロードされるとき、ビットラインＢＬＯＵに連結されたメモリセルＣＬ０のプログラムを防止するために、ビットラインＢＬＯＵには連続的に内部電圧ＶＣＣが供給される。その結果、第１ビットラインＢＬＥＵとビットラインＢＬＯＵ間のカップリング(coupling)現象により、第１ビットラインＢＬＥＵの電圧レベルが上昇し、第１メモリセルＣＬＵがプログラムされない。したがって、第１ビットラインＢＬＥＵがセンシングノードＳＯから分離されるとき、第１ビットラインＢＬＥＵの電圧レベルは、第１入力データＤＩＵの電圧レベルに保たれる必要がある。
【００１７】
さらに図３を参照すると、区間Ｐ２の間、第１入力データＤＩＵが第１ビットラインＢＬＥＵにロードされるとき、第２入力データＤＩＤがラッチ回路１５０に格納される（３０３）。段階（３０３）におけるページバッファ回路１０１の詳細な動作過程は、上述した段階（３０１）と同様であるので省略する。その後、区間Ｐ３の間、第２メモリセルＣＬＤに連結された第２ワードラインＷＬＤ１にプログラム電圧ＶＰＧＭが供給されるとき、ページバッファ回路１０１は、第２入力データＤＩＤをセンシングノードＳＯを介して第２ビットラインＢＬＥＤにロードする（３０４）。図５を参照して、段階３０４をより詳しく説明すると、次のとおりである。図５に示した段階（３０４）の処理過程は、図４に示した段階（３０２）の処理過程と同様であるので簡略に説明する。まず、ビットライン選択回路１２０がディスチャージ信号ＤＩＳＥＤ、ＤＩＳＯＤとビットライン選択信号ＢＳＬＥＤ、ＢＳＬＯＤに応答して、第２ビットラインＢＬＥＤをセンシングノードＳＯに連結する（３３１）。その後、第１プログラム制御信号ＰＧＭ１に応答して、プログラム制御回路１６０が、ラッチ回路１５０に格納された第２入力データＤＩＤをセンシングノードＳＯを介して第２ビットラインＢＬＥＤに出力する（３３２）。第２ワードラインＷＬＤ１にプログラム電圧ＶＰＧＭが供給されるとき、ビットライン選択回路１２０がビットライン選択信号ＢＳＬＥＤに応答して第２ビットラインＢＬＥＤをセンシングノードＳＯから分離する（３３３）。第２ビットラインＢＬＥＤがセンシングノードＳＯから分離されるとき、第２プログラム制御信号ＰＧＭ３に応答して、電圧保持回路２００が第２ビットラインＢＬＥＤの電圧レベルを第２入力データＤＩＤの電圧レベルに保つ（３３４）。
【００１８】
さらに図３を参照すると、区間Ｐ４の間、ページバッファ回路１０１が第１メモリセルＣＬＵのプログラム完了有無を検証するための第１検証データＶＦＤＵを発生する（３０５）。段階（３０５）を図６を参照してより詳しく説明すると、次のとおりである。まず、プリチャージ制御信号ＰＲＥＣＨｂが時間Ｒ１の間ディスエーブルされる。プリチャージ回路１３０は、プリチャージ制御信号ＰＲＣＨｂに応答して、センシングノードＳＯを内部電圧ＶＣＣレベルにプリチャージする（３４１）。センシングノードＳＯがプリチャージされるとき、ビットライン選択回路１１０が第１ビットラインＢＬＥＵをセンシングノードＳＯに連結する。その結果、第１ビットラインＢＬＥＵが内部電圧ＶＣＣレベルにプリチャージされる。また、ラッチリセット回路２１０が、リセット制御信号ＲＳＴに応答して、ノードＱ２をグラウンド電圧ＶＳＳにディスチャージすることにより、ラッチ回路１５０を初期化する。
【００１９】
区間Ｐ４の間、第１入力データＤＩＵがラッチ回路１５０に格納される（３４２）。区間Ｐ４の間、ビットライン選択回路１１０が第１ビットラインＢＬＥＵをセンシングノードＳＯに連結する（３４３）。その後、第１ワードラインＷＬＵ１に検証電圧ＶＲＥＡＤが供給されるとき、ラッチ制御信号ＬＡＴが設定された時間イネーブルされる。ラッチ制御信号ＬＡＴに応答して、センシング回路１４０が第１メモリセルＣＬＵから読み出されるデータＲＤＵによって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果に応じてセンシングデータＳＡＵｂを発生する。例えば、第１メモリセルＣＬＵがプログラムされた場合（すなわち、データＲＤＵがロジック「１」の場合）、第１ビットラインＢＬＥＵとセンシングノードＳＯは、内部電圧ＶＣＣレベルに保たれる。この場合、センシング回路１４０は、ラッチ制御信号ＬＡＴとデータＲＤＵに応答して、ノードＱ１をグラウンド電圧ＶＳＳにディスチャージする。その結果、ノードＱ１においてロジック「０」のセンシングデータＳＡＵｂが発生する。ラッチ回路１５０は、センシングデータＳＡＵｂをラッチ（格納）し（３４４）、ノードＱ１にロジック「１」の反転されたセンシングデータＳＡＵを出力する。
【００２０】
一方、第１メモリセルＣＬＵがプログラムされていない場合（すなわち、前記データＲＤＵがロジック「０」の場合）、第１ビットラインＢＬＥＵとセンシングノードＳＯは、グラウンド電圧ＶＳＳレベルに変化する。この場合、センシング回路１４０は、ラッチ制御信号ＬＡＴとデータＲＤＵに応答して、ノードＱ１をグラウンド電圧ＶＳＳにディスチャージしない。その結果、ラッチ回路１５０は、第１入力データＤＩＵの格納状態を保つ。すなわち、ラッチ回路１５０がノードＱ２に第１入力データＤＩＵを出力する。
【００２１】
その後、プリチャージ制御信号ＰＲＣＨｂが時間Ｒ２の間にディスエーブルされ、プリチャージ制御信号ＰＲＣＨｂがディスエーブルされるとき、検証制御信号ＶＦＹがディスエーブルされる。プリチャージ制御信号ＰＲＣＨｂに応答して、プリチャージ回路１３０がセンシングノードＳＯを内部電圧ＶＣＣレベルにプリチャージする。また、検証制御信号ＶＦＹと反転されたセンシングデータＳＡＵ（または、第１入力データＤＩＵ）に応答して、検証回路１８０が第１検証データＶＦＤＵを発生する（３４５）。例えば、反転されたセンシングデータＳＡＵ（または、第１入力データＤＩＵ）がロジック「１」のとき、検証回路１８０のスイッチング回路１８２がオフされて動作しない。好ましくは、第１検証データＶＦＤＵが伝達されるデータライン（図示せず）は、初期にグラウンド電圧ＶＳＳにディスチャージされた状態であるので、検証回路１８０が動作しないとき、ディスチャージされた状態に保たれる。結局、ロジック「０」の第１検証データＶＦＤＵが出力される結果をもたらす。また、反転されたセンシングデータＳＡＵ（または、第１入力データＤＩＵ）がロジック「０」のとき、検証回路１８０のスイッチング回路１８２がオンされる。この際、スイッチング回路１８１も検証制御信号ＶＦＹに応答してオンされる。したがって、検証回路１８０がセンシングノードＳＯの電圧レベル（すなわち、内部電圧ＶＣＣ）を有する第１検証データＶＦＤＵを出力する。結果的に、第１メモリセルＣＬＵがプログラムされた場合、検証回路１８０がロジック「０」の第１検証データＶＦＤＵを出力し、第１メモリセルＣＬＵがプログラムされていない場合、検証回路１８０がロジック「１」の第１検証データＶＦＤＵを出力する。
【００２２】
さらに図３を参照すると、検証回路１８０から発生した第１検証データＶＦＤＵがデータ比較器（図示せず）によって基準データと比較され、その比較結果に基づいて第１メモリセルＣＬＵのプログラム完了の有無が判定される（３０６）。第１メモリセルＣＬＵがプログラムされた場合、第１メモリセルセルＣＬＵのプログラム動作が停止する（３０８）。また、第１メモリセルＣＬＵがプログラムされていない場合、区間Ｐ５の間、ページバッファ回路１０１は、段階（３０２）と同様に、第１ビットラインＢＬＥＵに第１入力データＤＩＵをロードする（３０７）。その後、第１メモリセルＣＬＵがプログラムされるまで、段階（３０５、３０６、３０７）が繰り返し行われる。
【００２３】
一方、区間Ｐ５の間、ページバッファ回路１０１が第２メモリセルＣＬＤのプログラム完了の有無を検証するための第２検証データＶＦＤＤを発生する（３０９）。段階（３０９）について図７を参照してより詳しく説明すると、次のとおりである。図７に示した段階（３０９）の処理過程は、図６に示した段階（３０５）の処理過程と同様であるので、簡略に説明する。まず、プリチャージ回路１３０がプリチャージ制御信号ＰＲＣＨｂに応答して、センシングノードＳＯを内部電圧ＶＣＣレベルにプリチャージする（３５１）。その後、第２入力データＤＩＤがラッチ回路１５０に格納される（３５２）。また、区間Ｐ５の間、ビットライン選択回路１２０が第２ビットラインＢＬＥＤをセンシングノードＳＯに連結する（３５３）。
【００２４】
その後、第２ワードラインＷＬＤ１に検証電圧ＶＲＥＡＤが供給されるとき、ラッチ制御信号ＬＡＴに応答して、センシング回路１４０が第２メモリセルＣＬＤから読み出されるデータＲＤＤによって決定されるセンシングノードＳＯの電圧をセンシングし、そのセンシング結果に応じてセンシングデータＳＡＤｂを発生する。ラッチ回路１５０は、センシングデータＳＡＤｂをラッチ（保持）し（３５４）、ノードＱ１に反転されたセンシングデータＳＡＤを出力する。検証制御信号ＶＦＹと反転されたセンシングデータＳＡＤ（または第２入力データＤＩＤ）に応答して、検証回路１８０が第２検証データＶＦＤＤを発生する（３５５）。
【００２５】
さらに図３を参照すると、検証回路１８０から発生した第２検証データＶＦＤＤがデータ比較器によって基準データと比較され、その比較結果に基づいて第２メモリセルＣＬＤのプログラム完了の有無が判定される（３１０）。第２メモリセルＣＬＤがプログラムされた場合、第２メモリセルＣＬＤのプログラム動作が停止する（３１２）。また、第２メモリセルＣＬＤがプログラムされていない場合、区間Ｐ６の間、ページバッファ回路１０１は、段階３０４と同様に、第２ビットラインＢＬＥＤに第２入力データＤＩＤをロードする（３１１）。その後、第２メモリセルＣＬＤがプログラムされるまで、段階（３０９、３１０、３１１）が繰り返し行われる。結果的に、第１及び第２メモリセル（ＣＬＵ、ＣＬＤ）がプログラムされるまで、ページバッファ回路１０１は、区間Ｐ５、Ｐ６における処理過程を繰り返し行う。より詳しくは、ページバッファ回路１０１が、区間Ｐ５の間、第１メモリセルＣＬＵのプログラムのための第１入力データＤＩＵのロード動作と、第２メモリセルＣＬＤの検証のための第２検証データＶＦＤＤの発生動作とを同時に行う。また、区間Ｐ６の間、ページバッファ回路１０１は、第２メモリセルＣＬＤのプログラムのための第２入力データＤＩＤのロード動作と、第１メモリセルＣＬＵの検証のための第１検証データＶＦＤＵの発生動作を同時に行う。上述したように、ページバッファ回路１０１およびそのプログラム動作方法は、上位メモリブロック１０２に含まれる１ページのメモリセルと、下位メモリブロック１０３に含まれる１ページのメモリセルを同時にプログラムするので、すなわち、デュアルページのメモリセルを同時にプログラムするので、全体のプログラム時間を短縮することができる。このようなこの発明の利点は、図９に示したデュアルページのメモリセルがプログラムされるときに掛かる時間と、シングルページのメモリセルがプログラムされるときに掛かる時間との比較図面を参照して説明されるとき、さらに明確になる。
【００２６】
説明の便宜上、図９では、シングルページのメモリセルとデュアルページのメモリセルがそれぞれ４回のプログラムサイクルの間にプログラムされる場合を一例として示す。図９において、（ａ）は、シングルページのメモリセルがプログラムされるときに掛かる時間を概略的に示す図、（ｂ）および（ｃ）は、デュアルページのメモリセルが同時にプログラムされるときに掛かる時間を概念的に示す図である。まず、シングルページのメモリセルがプログラムされるとき、それに掛かる全体のプログラム時間Ｔ１は、下記の式［数１］で表わすことができる。
【００２７】
【数１】
2007048432.tif 000003
【００２８】
式中、Ａ１はラッチ回路およびビットラインにデータがロードされる時間であり、Ａ２はプログラム時間であり、Ａ３はプログラム検証時間を示す。
【００２９】
また、デュアルページのメモリセルが同時にプログラムされるとき、それに掛かる全体のプログラム時間Ｔ２は、下記の式［数２］で表わすことができる。
【００３０】
【数２】
2007048432.tif 000004
【００３１】
式中、Ｄはデュアルページ中の１番目のページのメモリセルのプログラム動作が開始する時点から２番目のページのメモリセルのプログラム動作が開始する時点までの遅延時間である。また、Ｂ１はラッチ回路およびビットラインにデータがロードされる時間であり、Ｂ２はプログラム時間である。また、Ｂ３はラッチ回路にデータがラッチされる時間であり、Ｂ４はプログラム検証時間である。
【００３２】
図９から参照されるように、デュアルページのメモリセルが同時にプログラムされるときに掛かる時間（Ｔ２）が、シングルページのメモリセルがプログラムされるときに掛かる時間Ｔ１より時間（ΔＴ）だけさらに長い。しかし、１ページずつ順次プログラムが行われ、２つのページのメモリセルが全てプログラムされるのに掛かる時間、すなわち２Ｔ１に比べて時間Ｔ２がさらに短いことが分かる。したがって、シングルページ単位でメモリセルがプログラムされるときより、デュアルページが同時にプログラムされるとき、メモリセルブロック全体のプログラム時間を短縮することができる。
【００３３】
上述したこの発明の技術的思想は、好適な実施例によって具体的に述べられたが、これらの実施例は、この発明を説明するためのものに過ぎず、制限するものではないことに注意すべきである。また、この発明の技術分野における通常の知識を有する者であれば、この発明の技術的思想の範囲内において、各種の変形例または変更例に想到し得ることを理解することができるであろう。
【図面の簡単な説明】
【００３４】
【図１】従来のフラッシュメモリ装置のページバッファ回路のプログラム過程を示す流れ図である。
【図２】この発明の一実施例に係るページバッファ回路とメモリセルブロックの回路図である。
【図３】この発明の一実施例に係るページバッファ回路のプログラム動作過程を示す流れ図である。
【図４】図３に示した処理過程（３０２）の詳細な流れ図である。
【図５】図３に示した処理過程（３０４）の詳細な流れ図である。
【図６】図３に示した処理過程（３０５）の詳細な流れ図である。
【図７】図３に示した処理過程（３０９）の詳細な流れ図である。
【図８】図３に示したページバッファ回路のプログラム動作過程と関連している信号の動作タイミング波形図である。
【図９】この発明の一実施例に係るページバッファ回路のプログラム動作過程によるプログラム時間と、シングル(single)ページのメモリセルがプログラムされるときにかかる時間との比較図である。
【符号の説明】
【００３５】
１０１  …  ページバッファ回路
１０２、１０３  …  メモリセルブロック
１１０、１２０  …  ビットライン選択回路
１３０  …  プリチャージ回路
１４０  …  センシング回路
１５０  …  ラッチ回路
１６０  …  プログラム制御回路
１７０  …  データ入力回路
１８０  …  検証回路
１９０、２００  …  電圧保持回路
【図１】
2007048432.tif 000005
【図２】
2007048432.tif 000006
【図３】
2007048432.tif 000007
【図４】
2007048432.tif 000008
【図５】
2007048432.tif 000009
【図６】
2007048432.tif 000010
【図７】
2007048432.tif 000011
【図８】
2007048432.tif 000012
【図９】
2007048432.tif 000013