(57)【要約】      （修正有）【課題】非平面である接合によって下面が隔離されたフローティングボディ領域上にトランジスタを有するメモリ効果が改良されたメモリセルを提供する。【解決手段】接合によってその下面が隔離されたフローティングボディの領域上に１つのトランジスタを有するメモリセルにおいて、該接合が非平面であり、前記接合は前記トランジスタの表面に向けて突出部４０を有し、前記突出部４０は前記トランジスタのゲート領域６の略下方のゲートに向けて突出していることを特徴とするメモリセルを提供する。【選択図】図１
2007013185.tif 000002
【特許請求の範囲】
【請求項１】
接合によってその下面が隔離されたフローティングボディの領域上に１つのトランジスタを有するメモリセルにおいて、該接合が非平面であることを特徴とするメモリセル。
【請求項２】
前記接合は前記トランジスタの表面に向けて突出部を有することを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記突出部は前記トランジスタのゲート領域の略下方のゲートに向けて突出していることを特徴とする請求項２に記載のメモリセル。
【請求項４】
溝によって横方向に絶縁されたメモリセルにおいて、
前記溝は所定の溝の幅に対応する上部分と該上部分の幅方向略中央に配されたより狭い下部分とを備え、
前記接合は前記下部分のレベルにおいて前記下部分の周囲に上向きの突出部を有することを特徴とする請求項１に記載のメモリセル。
【請求項５】
請求項３に記載のメモリセルにおいて、前記突出部はゲート領域用のマスクに対して実質的に相補的な形状のマスクによって行われたイオン注入に由来することを特徴とするメモリセルの製造方法。
【請求項６】
請求項４に記載のメモリセルにおいて、浅い開口を形成し、その側壁をスペーサで覆うステップと、前記スペーサをマスクとして用い、より深い溝を形成するステップと、前記溝を充填するステップと、充填された前記溝の前記上部分を部分的マスクとして用い、イオン注入を行うステップとを有することを特徴とするメモリセルの製造方法。
【請求項７】
請求項１に記載のメモリセルを備えることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭ型のメモリセルに関し、より詳細には、接合によって深さ方向に分離されたフローティングボディを形成されたＤＲＡＭ型のメモリセルに関する。
【背景技術】
【０００２】
図５は、メモリセルの一例の簡略化された断面図である。メモリセルは、リング形状の絶縁領域２によって横方向に隔離され、Ｐ型基板４中に形成されたＮ型の埋め込み層３によって深さ方向に隔離されたフローティングボディ１の領域に形成されたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下単にトランジスタという）を備える。トランジスタは、スペーサ７で覆われゲート絶縁体８に載置されたゲート領域６（以下単にゲートという）の両側に、Ｎ型ソース領域９（以下単にソースという）及びＮ型ドレイン領域１０（以下単にドレインという）を備える。Ｎ型ソース領域９及びＮ型ドレイン領域１０の夫々が、スペーサ７によって画定される領域の外側に深く高濃度ドープされた領域、及びスペーサ７の下に狭く低濃度ドープされた領域を備える。
【０００３】
メモリセルに特定の動作を行わない状態では、フローティングボディ１は熱平衡に対応する所定の電位にある。正電荷又は負電荷をフローティングボディ１に注入することができ、メモリセルを“１”及び“０”で指定される２つの決定された状態である一方と他方に設定できることが示されてきた。基板のこのバイアスによって、トランジスタのしきい電圧は変化し、状態“１”及び状態“０”を区別することができる。
【０００４】
更に、図５はバイアスを掛けられるように埋め込み層３に接続されたＮ型導通ウェル１１を示している。図中では、バイアス端子がＩＳＯと称されている。埋め込み層３は絶縁層とみなすことができる。
【０００５】
図６はメモリセルの種々の操作モードでメモリセルに印加される電圧を図説する表である。埋め込み層３に印加される電圧ＶISO 、ソースに印加される電圧ＶS 、ドレインに印加される電圧ＶD 、ゲートに印加される電圧ＶE がより具体的に示されている。表の右端の列には、これらの種々の状態で測定されたトランジスタの導通電流が、ＩS としてマイクロアンペア（μＡ）で示されている。全ての電圧はボルトで示されている。より詳細には、状態“１”の書き込み（ＷＲ１）、状態“０”の書き込み（ＷＲ０）、読み出し（ＲＥＡＤ）、保持又は維持（ＨＯＬＤ）、消去（ＥＲＡＳＥ）の状態に分けて示してある。この表に示されている値は特定の技術に対応し、単なる例として示されている。種々の電圧の相対値とそれらのバイアスを必ず考慮すべきである。示した例はある特定のルールの技術に対応し、パターンの可能な最小の寸法は０．１２μｍ程度であり、ゲート長は０．３０μｍ程度であり、絶縁領域２の深さは０．３５μｍ程度であり、ゲート絶縁体８は６ｎｍ程度であるように選択されている。
【０００６】
主要なメモリセルの状態を以下に示す。
−“１”書き込み（ＷＲ１）
トランジスタは比較的高い導通状態（２０μＡ程度の電流）に設定される。この状態は非常に短時間だけ確立され、例えば数ナノ秒である。この状態の最後に、埋め込み層３の電圧が好ましくはわずかに正の値、たとえば０．４Ｖ保たれるのを除いて、印加された電圧を全てゼロに戻すときメモリセルは図７（ａ）に図説される状態になる。即ち、正電荷がフローティングボディに蓄積される。一旦メモリセルが熱平衡状態になれば、図説のように、電荷は空間荷電領域に広がる。そして、トランジスタは低いしきい電圧を有するようになる。即ち、トランジスタが導通状態になるようにわずかにバイアスされている以下に述べる読み出し状態では、初期電流（図説されている例では１６μＡ）が所定のゲート電圧に対して得られる。
【０００７】
−“０”書き込み（ＷＲ０）
トランジスタはオフであり、ゲートは負電圧に設定されており、ソース（又はドレイン）も負電圧に設定されている。それにより、基板中に存在し得る正電荷は除かれ、負電荷はフローティングボディ−ソース又はフローティングボディ−ドレインダイオードを導通状態に設定した後注入される。この状態の最後に、図７（ｂ）に図説されるように、空間荷電領域は狭くなり、トランジスタのしきい電圧は増加する。従って、トランジスタが導通状態になるようにわずかにバイアスされている以下に述べる読み出し状態では、同様に１．２Ｖのゲート電圧でも状態“１”での電流より少ない電流（１６μＡでなく３μＡ）しか得られない。
【０００８】
−読み出し（ＲＥＡＤ）
トランジスタはわずかに導通状態に設定され、ドレインはトランジスタのデプログラムの可能性のある注入を制限するために例えばわずかに０．４Ｖ程度の電圧である。トランジスタを流れる電流は測定され、又は好ましくは状態“１”及び状態“０”に対応する電流値の間の範囲の参照値と比較される。
【０００９】
−保持（ＨＯＬＤ）
トランジスタには電圧は印加されていない。埋め込み層３に印加されている電圧は、トランジスタが状態“１”にプログラムされている場合、フローティングボディ１と埋め込み層３との間の接合をよりよくブロックするために、好ましくは、わずかに正に保たれている。  
【００１０】
−消去（ＥＲＡＳＥ）
ソース−フローティングボディ接合（又はドレイン−フローティングボディ接合）は導通状態になるようバイアスされており、正電荷を空にすることができる。埋め込み層３はわずかに正にバイアスされつづけている。
【特許文献１】特開２００２−２４６５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、このメモリ効果を改良することを目的とする。
前述の議論のように、メモリセルのメモリ効果は、所定のドレイン−ソースバイアスと所定のゲート電圧に対する状態“１”での電流と状態“０”での電流との間での違いを特徴とし、この違いを増強することで、メモリ効果は高められ改良される。
【００１２】
本発明は、接合による隔離体を有するトランジスタを備えた特定の構造のメモリセルを提供することを目的とする。
より詳細には、本発明は、非平面である接合によって下面が隔離されたフローティングボディ領域上にトランジスタを有するメモリセルを提供することを目的とする。
本発明は、更に上述のメモリセルを備える集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係るメモリセルは、接合によってその下面が隔離されたフローティングボディの領域上に１つのトランジスタを有するメモリセルにおいて、該接合が非平面であることを特徴とする。
本発明においては、メモリセル中のフローティングボディの下面が接合によって隔離されており、接合の界面が非平面であることから、接合界面を増加することができる。よって、メモリセルへの“１”書き込み後のフローティングボディの電圧が増加し、“０”書き込み後のフローティングボディの電圧は減少し、状態“１”と状態“０”とでの夫々のフローティングボディの電圧の間の差が増加する。従って、メモリセルのメモリ効果が大きくなるという効果を奏する。
【００１４】
本発明に係るメモリセルは、前記接合は前記トランジスタの表面に向けて突出部を有することを特徴とする。
本発明においては、メモリセル中のフローティングボディの下面が接合によって隔離されており、接合の界面がトランジスタの表面に向けて突出していることから、接合界面を増加することができる。よって、メモリセルへの“１”書き込み後のフローティングボディの電圧が増加し、“０”書き込み後のフローティングボディの電圧は減少し、状態“１”と状態“０”とでの夫々のフローティングボディの電圧の間の差が増加する。従って、メモリセルのメモリ効果が大きくなるという効果を奏する。
【００１５】
本発明に係るメモリセルは、前記突出部は前記トランジスタのゲート領域の略下方のゲートに向けて突出していることを特徴とする。
本発明においては、メモリセル中のフローティングボディの下面が接合によって隔離されており、接合の界面がトランジスタの表面に向けて突出部として突出していることから、接合界面を増加することができる。さらに、突出部はトランジスタのゲート領域の略下方のゲートに向けて突出している。よって、“１”書き込み後の読み出し電流と“０”書き込み後の読み出し電流との比を顕著に増大させることができる。
また、突出部はトランジスタのゲート領域の略下方のゲートに向けて突出しているので、突出部を活性領域の平面視で略中央に設けることができる。よって、フローティングボディの横方向の絶縁部分との干渉を最小限にして突出部を設けることができ、メモリセルの製造歩留まりに悪影響を与えないという効果を奏する。
【００１６】
本発明に係るメモリセルは、溝によって横方向に絶縁されたメモリセルにおいて、前記溝は所定の溝の幅に対応する上部分と該上部分の幅方向略中央に配されたより狭い下部分とを備え、前記接合は前記下部分のレベルにおいて前記下部分の周囲に上向きの突出部を有することを特徴とする。
本発明においては、メモリセル中のフローティングボディの下面が接合によって隔離されており、メモリセルを横方向に絶縁する溝の深さ方向の下部分に上向きの突出部を有することから、接合界面を増加することができる。よって、“１”書き込み後の読み出し電流と“０”書き込み後の読み出し電流との比を顕著に増大させることができる。
【００１７】
本発明に係るメモリセルの製造方法は、上記記載のメモリセルにおいて、前記突出部はゲート領域用のマスクに対して実質的に相補的な形状のマスクによって行われたイオン注入に由来することを特徴とする。
本発明においては、また、突出部はトランジスタのゲート領域の略下方のゲートに向けて突出しているので、突出部を活性領域の平面視で略中央に設けることができる。また、突出部を形成するために行われるイオン注入は、ゲート領域用のマスクに対して相補的な形状のマスクを用いて行われるため、突出部を形成するために行われるイオン注入用のマスクとして、全く新規の形状のマスクパターンを用意する必要が無く、トータルの工程数を減少させることができる。
また、フローティングボディの横方向の絶縁部分との干渉を最小限にして突出部を設けることができ、メモリセルの製造歩留まりに悪影響を与えないという効果を奏する。
【００１８】
本発明に係るメモリセルの製造方法は、上記記載のメモリセルにおいて、浅い開口を形成し、その側壁をスペーサで覆うステップと、前記スペーサをマスクとして用い、より深い溝を形成するステップと、前記溝を充填するステップと、充填された前記溝の前記上部分を部分的マスクとして用い、イオン注入を行うステップとを有することを特徴とする。
本発明においては、溝の上部分を部分的マスクとして用いイオン注入を行うため、イオン注入用に新規の形状のマスクパターンを用意する必要が全く無く、トータルの工程数を減少させることができる。
また、溝を充填している絶縁体がイオン注入を遅くすることを利用し、溝の上部分を部分的マスクとして用いイオン注入を行うため、注入エネルギーを変えて２回のイオン注入を行えばよく、イオン注入の工程数を減少させるという効果を奏する。
【００１９】
本発明に係る集積回路は、上記記載のメモリセルを備えることを特徴とする。
本発明においては、メモリセル中のフローティングボディの下面が接合によって隔離されており、接合の界面が非平面であることから、接合界面を増加することができる。よって、メモリセルへの“１”書き込み後のフローティングボディの電圧が増加し、“０”書き込み後のフローティングボディの電圧は減少し、状態“１”と状態“０”とでの夫々のフローティングボディの電圧の間の差が増加する。従って、メモリセルのメモリ効果を大きくすることができるので、メモリセルアレイを含む集積回路は、大きなメモリ効果を有する集積回路として動作させることができる。
また、フローティングボディの横方向の絶縁部分との干渉を最小限にして突出部を設けることができ、メモリセルの製造歩留まりに悪影響を与えないため、メモリセルアレイを含む集積回路の製造歩留まりにも悪影響を与えることなく、大きなメモリ効果を有する集積回路を製造することができる。
【発明の効果】
【００２０】
本発明においては、メモリセルは、フローティングボディと埋め込み層との間の接合が非平面であり、接合が突出部を有するという特定の構成を備えており、よって、フローティングボディと埋め込み層との間の接合を画定する埋め込み層を隔離体として有し、フローティングボディ上にトランジスタを有する特定の構造のメモリセルを提供することが可能となる。
更に、本発明においては、メモリセルは、フローティングボディと埋め込み層との間の接合界面が平面状である図５に示された先行技術に対して接合界面を増加させるという結果をもたらす。よって、フローティングボディと埋め込み層との間の接合界面の増加により、“１”書き込み後のフローティングボディ１の電圧の増加と“０”書き込み後のこの電圧の減少が実現される。これは、状態“１”でのフローティングボディ１の電圧と状態“０”でのその電圧との間の差が増加することになる。つまり、“１”書き込み後の読み出しの電流と“０”書き込み後の読み出しの電流との比が顕著に増強され、メモリセルのメモリ効果を高めることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。図１は略示断面図であり、本発明の実施の形態に係るフローティングボディ上にトランジスタを有するメモリセルの例を示している。図５と同一の要素は同一の参照符号で示されている。この断面図には、接点は図の面の外側に存在するか又はメモリセルに共通の構造であるため、埋め込み層３との接点を形成することが可能な電導領域は示されていない。
【００２２】
（実施の形態１）
本実施の形態において、フローティングボディ１と埋め込み層３との間の接合は非平面であり、接合によってその下面が隔離されたフローティングボディ１の領域上にＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する。また、ＭＯＳトランジスタのゲート領域の略下方にＭＯＳトランジスタの表面に向けて突出部４０を有する。このことは、フローティングボディ１と埋め込み層３との間の接合によって画定される接合界面が平面状である図５に示された先行技術に対して接合界面を増加させるという結果をもたらす。
【００２３】
フローティングボディ１と埋め込み層３との間の接合界面の増加により、“１”書き込み後のフローティングボディ１の電圧の増加と“０”書き込み後のこの電圧の減少という結果となる。これは、状態“１”でのフローティングボディ１の電圧と状態“０”でのその電圧との間の差が増加することになる。即ち、メモリセルのメモリ効果が大きくなる。この増加は“１”書き込み後の読み出しの電流と“０”書き込み後の読み出しの電流との比が顕著に増加することであるといえる。
【００２４】
図２（ａ）乃至２（ｄ）は図１のメモリセルの実施の形態の連続する製造工程を図説している。
【００２５】
図２（ａ）は例えば酸化ケイ素からなる絶縁領域２を形成する溝で絶縁された活性領域を備えるＰ型基板４の一部を示す断面図である。埋め込み層３を形成するために、リンやヒ素のようなＮ型ドーパントの高エネルギーのイオン注入を行う。このイオン注入は２工程で行うことができる。ドーパント５１は実質的にシリコン及び絶縁体充填溝である絶縁領域２に無作用で通過し高エネルギーで注入される。同じＮ型のドーパント５２（ドーパント５１と同一としてもよい）は絶縁領域２を通過しない程度の比較的低いエネルギーで注入される。これにより、ドーピングをよりよく調節することができる。ドーパント５１及びドーパント５２は別のマスクを通して注入されてもよい。
【００２６】
図２（ｂ）は得られたフローティングボディ１の領域に略平面の接合界面を有する埋め込み層３を含む構造を示している。ドーパント５１に由来するドープ領域とドーパント５２に由来するドープ領域との間のおおよその境界５３が図２（ｂ）に示されているが、実際には、これらの領域は互いに浸透し合っている。
【００２７】
図２（ｃ）は本発明の特徴をなすイオン注入の工程を図説している。この工程では、マスク５５は、例えばＭＯＳトランジスタのゲート領域６を画定するために後に用いられるマスクの形状とは実質的に相補的な形状を有しており、前述の半導体構造の上に形成される。このマスク５５を通して、ドーパント５６の注入はドーパント５１及びドーパント５２に対して前述したエネルギーより低いエネルギーで行われる。ドーパント５６はＭＯＳトランジスタの本体の略中心で、ゲートの略下方に位置している。
こうして、イオン注入された埋め込み層３がＭＯＳトランジスタのゲートの略下方に突出部４０を備える、図２（ｄ）の構造が得られる。
【００２８】
図２（ａ）乃至２（ｃ）に図説された種々のイオン注入工程は任意の順序で行うことができ、図２（ｄ）に略示された最終的形状は、図示したメモリセルを含む集積回路の製造を完結させる上で行われる全てのアニールの結果生ずる。
【００２９】
（実施の形態２）
図３は本発明の第２の実施の形態に係るメモリセルを示しており、フローティングボディ１と埋め込み層３との間の接合６４は、ＭＯＳトランジスタが形成される活性領域を囲む絶縁性の溝の特定の形状を選択することにより広げられている。メモリセルは、その活性領域を横方向に絶縁性の溝によって絶縁されている。図３に図説されるように、溝６０は前述の絶縁領域２の溝の深さよりずっと浅いそれを有する上部分６１を備える。図５及び図１に関して前述の溝に対しての場合のように考慮されているルールの技術水準で可能な最小の幅を有する溝６０の上部分６１は、溝６０の下部分６２を形成するずっと狭い溝に続いている。溝６０の上部分６１及び下部分６２全体の深さは、前述の絶縁領域２の溝全体の深さと同程度の規模である。上部分６１の深さは、ソース及びドレイン領域９、１０の接合の深さより大きく、フローティングボディ１の領域と埋め込み層３との間の接合の深さより小さい。
【００３０】
図３は、例えば酸化物のような絶縁体で溝が充填された後にイオン注入が行われた場合のフローティングボディ１と埋め込み層３との間の接合６４の形状を図説している。この形状は酸化物のような絶縁体がシリコンよりイオン注入を遅くするという事実に由来する。接合６４は非平面であり、横方向への隆起６５を示している。これにより、接合界面の面積を増加でき、従って電荷蓄積の能力を高めることができる。（なお、図３において、埋め込み層３と基板４との間の接合の形状が考慮されていたことに注意すべきであり、この形状はここで考慮されているメモリセルの動作に影響しない。）
【００３１】
接合界面の面積を顕著に増加させるために接合６４の周辺の隆起６５を最適化することは、当業者の能力の範囲内にある。
【００３２】
図４（ａ）乃至４（ｄ）は図３の構造を形成する工程の例を図説している。
図４（ａ）に図説されているように、活性領域の周辺に対応している開口７０が形成されているＰ型基板４から工程を開始する。開口７０の壁は任意の公知の方法によってスペーサ７１で覆われ、溝７２を形成している。このスペーサ７１は好ましくは絶縁材質製であるか又は少なくとも開口７０の壁と接触している部分に絶縁素材を備える。
【００３３】
図４（ｂ）に図説されている次の工程において、溝７２の底はスペーサ７１によって制限された非等方的なエッチングにより再びエッチングされる、図示しないマスクは複数の溝７２の間の活性領域を保護する。
【００３４】
図４（ｃ）に図説される工程において、溝７２は絶縁素材で充填される。又は、前述のように開口７０の壁が絶縁素材で覆われるか又は酸化され、考慮されるルールの製造技術水準において比較的簡便であるならポリシリコンのような非絶縁性の素材で溝７２を充填する。そうして、図３に示すように絶縁素材で充填され、広い上部分６１と狭い下部分６２を有する溝６０が得られる。Ｎ型ドーパントによるイオン注入（同一のドーパントでも異なるドーパントでもよい）が２回の連続して行われる。最初のドーパント７４は溝６０の底を貫通するのに十分なエネルギーで注入される。次のドーパント７５は下部分６２に対する溝６０の上部分６１の横方向への張り出しによって部分的にマスクされ（張り出しが部分的マスクとして用いられ）、溝６０の上部分６１の底のレベルに実質的に注入される。
【００３５】
こうして、アニール後、図３に対応し、図４（ｄ）に図説される構造が得られる。
中央の突出部４０が点線で図示されているが、これは図１及び図３に関して述べられた２つの実施の形態が組み合わされてもよいことを示している。
【００３６】
２つの特に好ましい本発明の実施の形態について上述したが、本発明は凡そ隔離体上にＭＯＳトランジスタを有するメモリセルの本体領域に非平面状の接合を形成することをねらいとしており、考慮されている型のメモリセルのメモリ効果を高めるのに有利な結果を与えるために種々の変形例が想到されてよいことに注意すべきである。
【００３７】
本発明は、当業者に想到される種々の変更、修正、改良を有してよい。特に、用いられる種々の素材及び示された寸法は、記載された機能が達成されるならば、用いられる技術によって修正されてよい。更に、ＮチャネルＭＯＳトランジスタが説明されたが、メモリセルは、導電の型や電荷の極性を適宜修正した上で、ＰチャネルＭＯＳトランジスタで構成されてよい。
【００３８】
そのような変更、修正、改良は本開示の部分として解釈され、本発明の意図と目的の範囲内にあると解釈される。従って、前述の記載は、単に例としてであり、限定的であるとは解釈されない。本発明は請求項及びそれに相当するものに定義されるようにのみ限定される。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態に係るメモリセルの断面図である。
【図２】図１のメモリセルの製造方法を例示した断面図である。
【図３】本発明の実施の形態に係るメモリセルの断面図である。
【図４】図３のメモリセルの製造方法を例示した断面図である。
【図５】従来技術におけるフローティングボディ上にトランジスタを有するメモリセルの断面図である。
【図６】異なる状態での図５のメモリセルに印加される電圧を例示した図表である。
【図７】書き込みの後の保持状態での図５のメモリセルの構造の断面図である。
【符号の説明】
【００４０】
１          フローティングボディ
４０、６５  突出部
６          ゲート領域
６０、７２  溝
６１        上部分
６２        下部分
７０        開口
７１        スペーサ
【図１】
2007013185.tif 000003
【図２】
2007013185.tif 000004
【図３】
2007013185.tif 000005
【図４】
2007013185.tif 000006
【図５】
2007013185.tif 000007
【図６】
2007013185.tif 000008
【図７】
2007013185.tif 000009