(57)【要約】【課題】  スタック接続不可能な複数の半導体装置にも適用でき、実装基板上に実装した際の実装面積を削減できる低コストな半導体装置およびその実装構造を提供する。【解決手段】  パッケージ１１内に半導体素子１２を備えると共に、側方からリード端子１３を引き出した半導体部品１０を用い、そのリード端子１３に、下部半導体装置３０，４０の高さ分だけパッケージ１１と実装基板５０との間の空間を確保する配線スペーサ２０ａ，２０ｂを接合して配線スペーサ付半導体装置１００を構成する。実装基板５０には下部半導体装置３０，４０を実装し、その上部を覆うように配線スペーサ付半導体装置１００を実装する。【選択図】  図５
2007048834.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ内に半導体素子を備えるとともに側方から複数のリード端子を引き出した半導体部品と、実装基板に実装される下部半導体装置の高さ分だけ前記パッケージと前記実装基板との間の空間を確保し、且つ前記リード端子と電気的に導通して前記実装基板上の電極への電気的導通を中継する配線を施した配線スペーサを前記リード端子の実装面側に接合した配線スペーサ付き半導体装置。
【請求項２】
前記配線スペーサに設けた配線の並びは前記リード端子の並びと同一であり、且つ同一ピッチである請求項１に記載の配線スペーサ付き半導体装置。
【請求項３】
実装基板に下部半導体装置を実装し、該下部半導体装置の一部または全部を覆う前記実装基板の位置に請求項１に記載の配線スペーサ付き半導体装置を実装した半導体装置の実装構造。
【請求項４】
前記配線スペーサ付き半導体装置で覆われる前記下部半導体装置は、当該半導体装置のパッケージの下面に設けた電極で前記実装基板に実装したものである請求項３に記載の半導体装置の実装構造。
【請求項５】
前記半導体部品はリードフレーム型パッケージの汎用のメモリであり、前記配線スペーサ付き半導体装置で覆われる前記下部半導体装置内の半導体素子は前記汎用のメモリをアクセスするロジック用の半導体素子である請求項３または４に記載の半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、実装基板に実装する半導体装置およびその実装構造に関するものである。
【背景技術】
【０００２】
従来、実装基板に対する複数の半導体装置の実装面積を削減することを目的として、実装基板を平面視したときに複数の半導体装置が重なるように、それらを実装するようにしたものが特許文献１に示されている。
【０００３】
図１はその特許文献１に示されている集積回路の実装構造の例を示す図である。この実装構造は、半導体集積回路５を半導体接続部８により主回路基板１に実装し、半導体集積回路３を実装したポリイミドフィルム基板２を、フィルム接続部６によって主回路基板１に接続装着している。
【０００４】
また、ポリイミドフィルム基板などを用いないで、リードフレーム型の半導体装置で構成する場合には、図２に示すようにリード端子１４，１５の長さ（高さ）の異なる半導体装置９０，９１を用い、平面視した時、実装基板５０に対して半導体装置９０，９１が重なるように実装する構造が考えられる。
【０００５】
また、メモリのようにピン端子が同一の複数の半導体装置をスタック接続することによって実装基板への実装面積を削減するようにしたものが特許文献２に示されている。
【０００６】
図３はその特許文献２に示されている半導体装置の構成を示す図である。下部集積回路１１４と上部集積回路１１２はいずれもリード端子を備え、両者のリード端子同士を、キャリア１４０を介して接続することによって一体化したメモリモジュール１１０を構成している。このメモリモジュール１１０を実装基板に実装する際には、単一のメモリを実装する場合と同様に、最も下部のメモリ（下部集積回路）１１４のリード端子を実装基板上に半田付けする。
【特許文献１】特開平１１−３４０４１０号公報
【特許文献２】米国特許６６０８７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、特許文献１に示されている集積回路の実装構造では、図１に示したように、主回路基板１に対して直接実装した半導体集積回路５の上部に配置する半導体集積回路３は、ポリイミドフィルム基板２に実装した状態で、そのポリイミドフィルム基板２のフィルム接続によって実装しなければならない。すなわち、上部の半導体集積回路は特殊な構造であるので特殊な実装方法によって実装しなければならず、部品コストおよび製造コストが嵩むという問題があった。
【０００８】
また、図２に示した半導体装置の実装構造においても、上部半導体装置９１のリード端子１５は通常のリード端子より長く引き出した、いわゆるロングリードにしなければならないため、やはり製造コストが嵩むという問題がある。
【０００９】
さらに、特許文献２に係る半導体装置においては、複数の半導体装置をスタック接続した状態で利用可能な、メモリのような半導体装置にしか適用できない。そのため、例えばメモリとロジック用の半導体装置とを実装基板上に実装するような構造での実装面積の削減には適用できなかった。
【００１０】
そこで、この発明の目的は、スタック接続不可能な複数の半導体装置に適用でき、実装基板上に実装した際の実装面積を削減できる低コストな半導体装置およびその実装構造を提供することにある。
【課題を解決するための手段】
【００１１】
この発明の半導体装置は、上述の課題を解決するために次のように構成する。
パッケージ内に半導体素子を備えるとともに側方から複数のリード端子を引き出した半導体部品と、実装基板に実装される下部半導体装置の高さ分だけ前記パッケージと前記実装基板との間の空間を確保し、且つ前記リード端子と電気的に導通して前記実装基板上の電極への電気的導通を中継する配線を施した配線スペーサを前記リード端子の実装面側に接合する。
【００１２】
また、前記配線スペーサに設けた配線の並びは前記リード端子の並びと同一であり、且つ同一ピッチとする。
【００１３】
この発明の半導体装置の実装構造は前述の問題を解決するために次のように構成する。
実装基板に下部半導体装置を実装し、この下部半導体装置の一部または全部を覆うように前記配線スペーサ付半導体装置を実装基板上に実装する。
【００１４】
また、前記配線スペーサ付半導体装置で覆われる下部半導体装置を、この半導体装置のパッケージの下面に設けた電極で実装基板に実装するものとする。
【００１５】
また、前記半導体装置を汎用のメモリとし、前記配線スペーサ付半導体装置で覆われる下部半導体装置内の半導体素子を前記汎用のメモリをアクセスするロジック用の半導体素子とする。
【発明の効果】
【００１６】
この発明の配線スペーサ付半導体装置によれば、パッケージの側方から引き出したリード端子の実装面側に配線スペーサが設けられて、この配線スペーサ付半導体装置の下部に配置される下部半導体装置の高さ分が確保されるので、この配線スペーサ付半導体装置を、特別なフィルムを用いたりリード端子を延長したりすることなく、パッケージの側方からリード端子が引き出された通常のリードフレーム型半導体装置と同様の方法で実装基板上に実装可能となる。
【００１７】
また、前記配線スペーサに設けた配線の並びが前記半導体部品のリード端子の並びと同一であり且つ同一ピッチであることにより、配線スペーサの製造が容易になると共に、そのリード端子を備えた半導体部品を実装基板上に実装した場合と同様の接続構造を得ることができる。
【００１８】
また、実装基板に下部半導体装置を実装し、その一部または全部を覆うように下部半導体装置の上部に上記配線スペーサ付半導体装置を実装することによって複数の半導体装置の積層実装構造が容易に得られる。
【００１９】
また、前記配線スペーサ付半導体装置で覆われる下部半導体装置を、その下面に設けた電極で実装基板に実装することによって、下部半導体装置の実装基板に対する占有面積が縮小化でき。配線スペーサ付半導体装置の半導体部品を大型化することなくそのまま適用可能となる。
【００２０】
さらに、配線スペーサ付半導体装置の半導体部品をリードフレーム型パッケージの汎用のメモリとし、下部半導体装置内の半導体素子を前記汎用のメモリをアクセスするロジック用の半導体素子とすることによって、汎用の安価なメモリをそのまま用いることができる。また、メモリとロジック用の半導体装置とを共に備えた回路部分の実装基板上の占有面積が縮小化できる。
【発明を実施するための最良の形態】
【００２１】
第１の実施形態に係る配線スペーサ付半導体装置について図４を基に説明する。
図４の（Ａ）は配線スペーサ付半導体装置の上面図、（Ｂ）はその正面図である。この配線スペーサ付半導体装置１００は、パッケージ１１内に半導体素子１２，１２を備えると共に、側方から複数のリード端子１３を引き出した半導体部品１０と配線スペーサ２０ａ，２０ｂとで構成している。
【００２２】
半導体部品１０は互いに対向する２辺から複数のリード端子１３を引き出したリードフレーム型パッケージの汎用メモリである。
【００２３】
配線スペーサ２０ａ，２０ｂは、同一形状のものであり、角柱形状の基材２１に配線パターンを形成したものである。図に示すように、この配線パターンは、リード端子１３の実装面側（下面）に接する配線２３と、実装基板側（この配線スペーサ２０ａ，２０ｂの下面）の配線２４と、その両者を連絡する側面の配線２２とから構成している。この配線スペーサ２０ａ，２０ｂに設けた配線の並びは、リード端子１３の並びと同一であり且つ同一ピッチである。また、配線スペーサ２０ａ，２０ｂは、この配線スペーサ付半導体装置１００を実装する実装基板の表面からパッケージ１１の下面までの高さが、後に示す下面半導体装置の高さ分だけ確保するようにその高さ寸法を定めておく。
【００２４】
上記配線スペーサ２０ａ，２０ｂと半導体部品１０との接合は、実装基板に対する半導体部品１０の実装と同様の工程によって行う。すなわち、配線スペーサ２０ａ，２０ｂを予め所定の位置関係で固定しておき、この２つの配線スペーサ２０ａ，２０ｂの上面の配線２３に対して半導体部品１０のリード端子１３をリフロー半田法などによって接続する。このように構成した配線スペーサ付半導体装置１００は実装基板に対して通常の方法で実装可能となる。
【００２５】
なお、配線スペーサ２０ａ，２０ｂに設ける配線の並びは、必要に応じて半導体部品１０のリード端子１３の並びとは異なる順にしてもよい。また、そのピッチも異ならせてもよい。
【００２６】
次に、第２の実施形態に係る半導体装置の実装構造について図５を基に説明する。
図５の（Ａ）はその上面図、（Ｂ）はその正面図である。図５の（Ｂ）に示すように、実装基板５０の上面には２つの下部半導体装置３０，４０を実装している。そして、この２つの下部半導体装置３０，４０の全部を覆う位置に第１の実施形態で示した配線スペーサ付半導体装置１００を実装している。
【００２７】
下部半導体装置３０，４０は、その内部に半導体部品１０のメモリをアクセスするロジック用の半導体素子を内蔵している。これら下部半導体装置３０，４０はＣＳＰ（Chip Size Package）タイプの半導体装置であり、パッケージの下面に設けた電極で実装基板５０に対して実装している。
【００２８】
この半導体装置の実装構造は、まず実装基板５０の上に下部半導体装置３０，４０を実装し、その後に配線スペーサ付半導体装置１００を実装することによって得られる。
【００２９】
このように下部半導体装置３０，４０と配線スペーサ付半導体装置１００とをそれぞれ実装基板５０の上に独立して実装するようにしたことにより、それぞれの製品選択度の自由度が向上し、設計が容易になると共に汎用の部品を利用でき、全体に低コスト化が図れる。
【００３０】
なお、図５に示した例では、下部半導体装置３０，４０の全体を覆うように配線スペーサ付半導体装置１００を実装した例を示したが、下部半導体装置３０，４０の一部のみを覆うように配線スペーサ付半導体装置１００を実装する場合にも同様に適用できる。また、下部半導体装置が単一の場合にも同様に適用できる。
【００３１】
次に、第３の実施形態に係る半導体装置の実装構造を、図６を基に説明する。
図５に示したものとは配線スペーサの構造が異なる。この図６に示す例では、基材２１の上面と下面に配線２３，２４をそれぞれ形成し、配線２３−２４間を連絡する配線２５（ビアホール）を内部に設けている。
【００３２】
このように配線スペーサの高さ方向に延びる配線を基材の内部に設けても同様の作用効果を得ることができる。
【００３３】
次に、第４の実施形態に係る配線スペーサ付半導体装置およびその実装構造を、図７を基に説明する。
第１〜第３の実施形態で示した例では、半導体部品１０の各側方の辺に配線スペーサを個別に取り付けた例を示したが、この図７に示す配線スペーサ付半導体装置１０１は単一の配線スペーサ６０を用いる。この配線スペーサ６０は、基材６１の所定箇所に配線６２を形成したものである。半導体部品１０のリード端子１３は配線スペーサ６０の配線６２の上部に接合する。基材６１はリジッドまたはセミリジッドであり、配線スペーサ６０の全体形状は一定に保たれる。
【００３４】
この配線スペーサ付半導体装置１０１を実装基板５０に実装する際、配線スペーサ６０の配線６２の下面となる部分で実装基板５０に接合する。配線スペーサ付半導体装置１０１の下面と実装基板５０との間に構成される空間内の下部半導体装置３０，４０の実装構造については第２・第３の実施形態の場合と同様である。
【００３５】
次に、第５の実施形態に係る配線スペーサ付半導体装置およびその実装構造を、図８を基に説明する。
図８は配線スペーサ付半導体装置１０２を備えた半導体装置の実装構造の正面図である。第１〜第４の実施形態と異なるのは、半導体部品１０のリード端子の形状と、それに応じた配線スペーサ２０ａ，２０ｂの形状である。この図８に示す例では、半導体部品１０のパッケージ１１の側方から直線状に複数のリード端子１３を引き出し、その下面に配線スペーサ２０ａ，２０ｂを取り付けている。このようにリード端子１３のフォーミングを行わない場合には、実装基板５０の上面からパッケージ１１の下面までの高さを必要量確保するために、第１〜第４の実施形態の場合より配線スペーサ２０ａ，２０ｂの高さを高くしている。
【００３６】
このように半導体部品１０のリード端子の形状に応じて配線スペーサ２０ａ，２０ｂの各部の寸法を設計すれば、配線スペーサ付半導体装置１０２を、複数の半導体装置を実装基板上に積層実装する際の上部の半導体装置として適用できるようになる。
【００３７】
次に、第６の実施形態に係る配線スペーサ付半導体装置およびその実装構造について図９を基に説明する。
この例は複数の配線スペーサ付半導体装置を積層実装した例である。図９において配線スペーサ２０ａ，２０ｂと半導体部品１０とによって第１の配線スペーサ付半導体装置を構成しているが、同様に配線スペーサ２０ｃ，２０ｄと半導体部品７０とによって第２の配線スペーサ付半導体装置を構成している。さらに、配線スペーサ２０ｅ，２０ｆと半導体部品８０とによって第３の配線スペーサ付半導体装置を構成している。このように配線スペーサ付半導体装置を積層することによって、実装基板に対する複数の半導体装置の実質上の実装面積を縮小化できる。
【００３８】
この半導体装置の実装構造は、まず実装基板５０に下部半導体装置３０，４０を実装し、その上部に上記第１〜第３の配線スペーサ付半導体装置を順次積み重ねるように実装することによって得る。または、上記第１〜第３の配線スペーサ付半導体装置を予め積層一体化しておき、この積層状態の半導体装置を、下部半導体装置３０，４０を覆うように実装基板５０の上に実装することによって得る。
【００３９】
なお、以上に示した各実施形態では、配線スペーサを設ける半導体部品のパッケージの２辺からリード端子を引き出したが、パッケージの４辺からそれぞれリード端子を引き出したものについても、各辺のリード端子に配線スペーサを同様に接合することによって配線スペーサ付半導体装置を構成でき、それを実装基板上に同様にして実装することができる。
【図面の簡単な説明】
【００４０】
【図１】特許文献１に係る集積回路の実装構造の例を示す図である。
【図２】従来技術による半導体装置の実装構造の例を示す図である。
【図３】特許文献２に係る実装構造の例を示す図である。
【図４】第１の実施形態に係る配線スペーサ付半導体装置の構成を示す図である。
【図５】第２の実施形態に係る半導体装置の実装構造の構成を示す図である。
【図６】第３の実施形態に係る半導体装置の実装構造の構成を示す図である。
【図７】第４の実施形態に係る半導体装置の実装構造の構成を示す図である。
【図８】第５の実施形態に係る半導体装置の実装構造の構成を示す図である。
【図９】第６の実施形態に係る半導体装置の実装構造の構成を示す図である。
【符号の説明】
【００４１】
１１−パッケージ
１２−半導体素子
１３，１４，１５−リード端子
１０，７０，８０−半導体部品
２０，６０−配線スペーサ
２１−基材
２２〜２５−配線
３０，４０−下部半導体装置
５０−実装基板
６１−基材
６２−配線
９０−下部半導体装置
９１−上部半導体装置
１００，１０１，１０２−配線スペーサ付半導体装置
【図１】
2007048834.tif 000003
【図２】
2007048834.tif 000004
【図３】
2007048834.tif 000005
【図４】
2007048834.tif 000006
【図５】
2007048834.tif 000007
【図６】
2007048834.tif 000008
【図７】
2007048834.tif 000009
【図８】
2007048834.tif 000010
【図９】
2007048834.tif 000011
【手続補正書】
【提出日】平成18年5月29日(2006.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パッケージ内に半導体素子を備えるとともに前記パッケージの側方から複数のリード端子を引き出した半導体部品と、実装基板に実装される下部半導体装置の高さ分だけ前記パッケージと前記実装基板との間の空間を確保し、且つ、前記半導体パッケージの側方に沿って延びる角柱状の絶縁体基材に、前記リード端子と電気的に導通して前記実装基板上の電極への電気的導通を中継する配線を施した配線スペーサを前記リード端子の実装面側に接合した配線スペーサ付き半導体装置。
【請求項２】
前記配線スペーサに設けた配線の並びは前記リード端子の並びと同一であり、且つ同一ピッチである請求項１に記載の配線スペーサ付き半導体装置。
【請求項３】
実装基板に下部半導体装置を実装し、該下部半導体装置の一部または全部を覆う前記実装基板の位置に請求項１に記載の配線スペーサ付き半導体装置を実装した半導体装置の実装構造。
【請求項４】
前記配線スペーサ付き半導体装置で覆われる前記下部半導体装置は、当該半導体装置のパッケージの下面に設けた電極で前記実装基板に実装したものである請求項３に記載の半導体装置の実装構造。
【請求項５】
前記半導体部品はリードフレーム型パッケージの汎用のメモリであり、前記配線スペーサ付き半導体装置で覆われる前記下部半導体装置内の半導体素子は前記汎用のメモリをアクセスするロジック用の半導体素子である請求項３または４に記載の半導体装置の実装構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この発明の半導体装置は、上述の課題を解決するために次のように構成する。
パッケージ内に半導体素子を備えるとともに前記パッケージの側方から複数のリード端子を引き出した半導体部品と、実装基板に実装される下部半導体装置の高さ分だけ前記パッケージと前記実装基板との間の空間を確保し、且つ、前記半導体パッケージの側方に沿って延びる角柱状の絶縁体基材に、前記リード端子と電気的に導通して前記実装基板上の電極への電気的導通を中継する配線を施した配線スペーサを前記リード端子の実装面側に接合する。
【手続補正書】
【提出日】平成18年8月3日(2006.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パッケージ内に半導体素子を備えるとともに、該パッケージを実装基板上に単体で実装可能なように前記パッケージの側方から複数のリード端子を引き出した半導体部品を有し、
前記半導体部品の下部で実装基板に実装される下部半導体装置の高さ分だけ前記パッケージと前記実装基板との間の空間を確保し、且つ、前記パッケージの側方に沿って延びる角柱状の絶縁体基材に、前記リード端子と電気的に導通して前記実装基板上の電極への電気的導通を中継する配線を施してなる配線スペーサを、前記リード端子の実装面側に接合してなる配線スペーサ付き半導体装置。
【請求項２】
前記配線スペーサに設けた配線の並びは前記リード端子の並びと同一であり、且つ同一ピッチである請求項１に記載の配線スペーサ付き半導体装置。
【請求項３】
実装基板に前記下部半導体装置を実装し、該下部半導体装置の一部または全部を覆う前記実装基板の位置に請求項１に記載の配線スペーサ付き半導体装置を実装した半導体装置の実装構造。
【請求項４】
前記配線スペーサ付き半導体装置で覆われる前記下部半導体装置は、当該半導体装置のパッケージの下面に設けた電極で前記実装基板に実装したものである請求項３に記載の半導体装置の実装構造。
【請求項５】
前記半導体部品はリードフレーム型パッケージの汎用のメモリであり、前記配線スペーサ付き半導体装置で覆われる前記下部半導体装置内の半導体素子は前記汎用のメモリをアクセスするロジック用の半導体素子である請求項３または４に記載の半導体装置の実装構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この発明の半導体装置は、上述の課題を解決するために次のように構成する。
パッケージ内に半導体素子を備えるとともに、該パッケージを実装基板上に単体で実装可能なように前記パッケージの側方から複数のリード端子を引き出した半導体部品を有し、前記半導体部品の下部で実装基板に実装される下部半導体装置の高さ分だけ前記パッケージと前記実装基板との間の空間を確保し、且つ、前記パッケージの側方に沿って延びる角柱状の絶縁体基材に、前記リード端子と電気的に導通して前記実装基板上の電極への電気的導通を中継する配線を施してなる配線スペーサを、前記リード端子の実装面側に接合する。