(57)【要約】【課題】起動時間を高速化する。【解決手段】定電流発生回路に設けられるオペアンプは、バイアス回路１０、差動段２０、及び増幅段３０を有している。このオペアンプにおいて、起動信号ENを入力する制御端子３ｃとノードNGATEとの間に容量３７を設けたので、定電流発生回路の起動時において、差動段２０の出力側ノードNGATEはカップリング効果により、起動信号ENの切り替わりタイミングに合わせて、特定の電圧だけ上昇することにより、より早くVSSから所定の電圧レベルまで上昇することができる。これにより、定電流発生回路では、オペアンプの差動段２０のゲインを小さく設定したままで、起動してから定電流を得るまでの時間を、短縮することができる。【選択図】図１
2007036653.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号を入力する第１の入力端子、第２の入力信号を入力する第２の入力端子、第１の論理レベルと第２の論理レベルに遷移する起動信号を入力する制御端子、及び出力端子と、
前記制御端子から入力される前記起動信号が前記第１の論理レベルのときに、第１のノードを第２の電位に、第２のノードを前記第２の電位とは異なる第１の電位に、前記出力端子を前記第２の電位に、それぞれリセットし、前記起動信号が前記第２の論理レベルになると、前記第１のノードを前記第２の電位から、前記第２のノードを前記第１の電位から、前記出力端子を前記第２の電位から、それぞれ切り離すリセット手段と、
前記起動信号が前記第２の論理レベルになり、前記第１のノードの電位が所定レベルまで遷移するとアクティブ状態になり、前記第１の入力端子から入力される前記第１の入力信号と前記第２の入力端子から入力される前記第２の入力信号との差分を増幅して前記第２のノードに出力する差動段と、
前記第１のノードの電位が前記所定レベルまで遷移するとアクティブ状態になり、前記第２のノードの電位を増幅して前記出力端子に出力する増幅段と、
前記制御端子と前記第２のノードとの間に接続された容量と、
を備えたことを特徴とする演算増幅器。
【請求項２】
第１の入力信号を入力する第１の入力端子、第２の入力信号を入力する第２の入力端子、第１の論理レベルと第２の論理レベルに遷移する起動信号を入力する制御端子、及び出力端子と、
前記制御端子から入力される前記起動信号が前記第１の論理レベルのときに、第１のノードを第２の電位に、第２のノードを前記第２の電位とは異なる第１の電位に、前記出力端子を前記第２の電位に、それぞれリセットし、前記起動信号が前記第２の論理レベルになると、前記第１のノードを前記第２の電位から、前記第２のノードを前記第１の電位から、前記出力端子を前記第２の電位から、それぞれ切り離すリセット手段と、
前記起動信号が前記第２の論理レベルになり、前記第１のノードの電位が所定レベルまで遷移するとアクティブ状態になり、前記第１の入力端子から入力される前記第１の入力信号と前記第２の入力端子から入力される前記第２の入力信号との差分を増幅して出力ノードから前記第２のノードへ出力する差動段と、
前記第１のノードの電位が前記所定レベルまで遷移するとアクティブ状態になり、前記第２のノードの電位を増幅して前記出力端子に出力する増幅段と、
前記起動信号が前記第１の論理レベルのときに、前記出力ノードを前記第２の電位に保持し、前記起動信号が前記第２の論理レベルになると、前記出力ノードを前記第２の電位から切り離して前記差動段をアクティブ状態にさせる第１のスイッチ手段と、
前記起動信号が前記第１の論理レベルのときには、前記出力ノードと前記第２のノードとの間を遮断し、前記起動信号が前記第２の論理レベルになると、前記出力ノードと前記第２のノードとの間を接続する第２のスイッチ手段と、
を備えたことを特徴とする演算増幅器。
【請求項３】
請求項１又は２記載の演算増幅器と、
前記演算増幅器における前記出力端子から出力される信号に応じて定電流を出力するトランジスタとを備え、
前記演算増幅器における前記第１の入力端子に、基準電圧を入力し、前記演算増幅器における前記第２の入力端子に、前記トランジスタの出力電流によって生じる電圧を帰還入力することを特徴とする定電流発生回路。
【請求項４】
請求項３記載の定電流発生回路において、
前記起動信号が前記第１の論理レベルのときに、前記演算増幅器における前記第２の入力端子を前記第１の電位に保持し、前記起動信号が前記第２の論理レベルになると、前記第２の入力端子を前記第１の電位から切り離す第３のスイッチ手段を設けたことを特徴とする定電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等において、起動時間を高速化させる必要がある演算増幅器（以下「オペアンプ」という。）とそれを用いた定電流発生回路に関するものである。
【背景技術】
【０００２】
従来、オペアンプを用いた定電流発生回路としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平５−３１３７６５号公報
【０００４】
この特許文献１の図３に記載された定電流発生回路では、負帰還バイアス回路を構成するオペアンプと、このオペアンプの出力端子にゲートが接続された電流源用のＰチャネル型MOSトランジスタ（以下「PMOS」という。）と、このPMOSのソースと電源電位（以下「VDD」という。）ノードとの間に接続された基準抵抗と、前記PMOSのドレインと接地電位（以下「VSS」という。）ノードとの間に接続された負荷抵抗とを有し、前記PMOSのソースが前記オペアンプの反転入力端子に帰還接続され、前記オペアンプの非反転入力端子に基準電圧が入力されるようになっている。
【０００５】
この種の定電流発生回路では、オペアンプの非反転入力端子に基準電圧を与え、このオペアンプの出力端子から出力されるバイアス電圧をPMOSのゲートに供給し、負荷抵抗に出力電流が流れるようにする。この出力電流の値は、基準抵抗の電圧降下により検出され、オペアンプの反転入力端子に負帰還入力される。このためオペアンプは、基準電圧と基準抵抗の電圧降下とが等しくなるように、PMOSのバイアス電圧を生成し、負荷抵抗の抵抗値に関わらず出力電流が一定になるように動作する。
【０００６】
PMOSの出力電流をオフ状態にするには、オペアンプの非反転入力端子に供給している基準電圧を変化させてVDDと等しくする必要があり、これにより、出力電流をオン／オフするのに時間を要する。そこで、特許文献１の図１では、オペアンプの出力端子とPMOSのゲートとの間に第１のスイッチを設け、オペアンプの出力端子からPMOSのゲートへ供給するバイアス電圧をオン／オフし、この第１のスイッチがオフ状態のときにPMOSがオフ状態となる電圧を該PMOSのゲートに供給する第２のスイッチを設けて、該PMOSのオン／オフ動作を高速化している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の定電流発生回路に用いられるオペアンプは、一般的に、２入力を差動増幅する差動段と、この出力を増幅してバイアス電圧を出力する増幅段とを有し、差動段のゲイン（＝出力電圧／入力電圧）を小さく、増幅段のゲインを大きく設定することで、位相補償のマージンを確保している。
【０００８】
しかしながら、定電流発生回路の起動時において、オペアンプの差動段では、２入力の電圧レベル差により、この差動段の出力電圧が所定の電圧レベルに変動するが、差動段のゲインが小さく設定されているために、この出力電圧が所定の電圧レベルに達するまでには、長い時間が掛かってしまう。その結果、定電流発生回路の出力端子では、起動後、低電流を得るまでに長時間を要するという課題があった。
【０００９】
本発明は、従来の課題を解決し、起動時間を高速化できるオペアンプとそれを用いた定電流発生回路とを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のオペアンプでは、第１の入力信号を入力する第１の入力端子、第２の入力信号を入力する第２の入力端子、第１の論理レベルと第２の論理レベルに遷移する起動信号を入力する制御端子、及び出力端子と、リセット手段と、差動段と、増幅段と、容量とを備えている。
【００１１】
前記リセット手段は、前記制御端子から入力される前記起動信号が前記第１の論理レベルのときに、第１のノードを第２の電位に、第２のノードを前記第２の電位とは異なる第１の電位に、前記出力端子を前記第２の電位に、それぞれリセットし、前記起動信号が前記第２の論理レベルになると、前記第１のノードを前記第２の電位から、前記第２のノードを前記第１の電位から、前記出力端子を前記第２の電位から、それぞれ切り離す回路である。
【００１２】
前記差動段は、前記起動信号が前記第２の論理レベルになり、前記第１のノードの電位が所定レベルまで遷移するとアクティブ状態になり、前記第１の入力端子から入力される前記第１の入力信号と前記第２の入力端子から入力される前記第２の入力信号との差分を増幅して前記第２のノードに出力する回路である。前記増幅段は、前記第１のノードの電位が前記所定レベルまで遷移するとアクティブ状態になり、前記第２のノードの電位を増幅して前記出力端子に出力する回路である。前記容量は、前記制御端子と前記第２のノードとの間に接続されている。
【００１３】
本発明の他のオペアンプでは、第１の入力信号を入力する第１の入力端子、第２の入力信号を入力する第２の入力端子、第１の論理レベルと第２の論理レベルに遷移する起動信号を入力する制御端子、及び出力端子と、リセット手段と、差動段と、増幅段と、第１、第２のスイッチ手段とを備えている。
【００１４】
前記リセット手段は、前記制御端子から入力される前記起動信号が前記第１の論理レベルのときに、第１のノードを第２の電位に、第２のノードを前記第２の電位とは異なる第１の電位に、前記出力端子を前記第２の電位に、それぞれリセットし、前記起動信号が前記第２の論理レベルになると、前記第１のノードを前記第２の電位から、前記第２のノードを前記第１の電位から、前記出力端子を前記第２の電位から、それぞれ切り離す回路である。
【００１５】
前記差動段は、前記起動信号が前記第２の論理レベルになり、前記第１のノードの電位が所定レベルまで遷移するとアクティブ状態になり、前記第１の入力端子から入力される前記第１の入力信号と前記第２の入力端子から入力される前記第２の入力信号との差分を増幅して出力ノードから前記第２のノードへ出力する回路である。前記増幅段は、前記第１のノードの電位が前記所定レベルまで遷移するとアクティブ状態になり、前記第２のノードの電位を増幅して前記出力端子に出力する回路である。
【００１６】
前記第１のスイッチ手段は、前記起動信号が前記第１の論理レベルのときに、前記出力ノードを前記第２の電位に保持し、前記起動信号が前記第２の論理レベルになると、前記出力ノードを前記第２の電位から切り離して前記差動段をアクティブ状態にさせるものである。前記第２のスイッチ手段は、前記起動信号が前記第１の論理レベルのときには、前記出力ノードと前記第２のノードとの間を遮断し、前記起動信号が前記第２の論理レベルになると、前記出力ノードと前記第２のノードとの間を接続するものである。
【００１７】
本発明の定電流発生回路では、本発明のオペアンプと、前記オペアンプにおける前記出力端子から出力される信号に応じて定電流を出力するトランジスタとを備え、前記オペアンプにおける前記第１の入力端子に、基準電圧を入力し、前記オペアンプにおける前記第２の入力端子に、前記トランジスタの出力電流によって生じる電圧を帰還入力している。
【発明の効果】
【００１８】
本発明のオペアンプ及びそれを用いた定電流発生回路によれば、起動信号を入力する制御端子と第２のノードとの間に容量を設けたので、定電流発生回路の起動時において、差動段の出力側の第２のノードはカップリング効果により、起動信号の切り替わりタイミングに合わせて、特定の電圧だけ遷移することにより、より早く所定の電圧レベルまで遷移することができる。これにより、定電流発生回路では、オペアンプの差動段のゲインを小さく設定したままで、起動してから定電流を得るまでの時間を、短縮することができる。
【００１９】
本発明の他のオペアンプ及びそれを用いた定電流発生回路によれば、オペアンプ内に第１及び第２のスイッチ手段を設けたので、定電流発生回路の起動時において、リセット期間中所定電圧に固定されていた差動段の出力側の第２のノードは、リセット期間中所定電圧に固定されていた出力ノードとショートし、起動信号の切り替りタイミングに合わせて、特定の電圧だけ遷移することにより、より早く所定の電圧レベルまで遷移することができる。これにより、定電流発生回路では、オペアンプ内の差動段のゲインを小さく設定したままで、起動してから定電流を得るまでの時間を短縮することができる。その上、第１及び第２のスイッチ手段の追加だけであるから、より小さなレイアウトスペースで、実現可能である。
【発明を実施するための最良の形態】
【００２０】
オペアンプは、第１の入力信号を入力する第１の入力端子、第２の入力信号を入力する第２の入力端子、第１の論理レベル（例えば、“Ｌ”レベル）と第２の論理レベル（例えば、“Ｈ”レベル）に遷移する起動信号を入力する制御端子、及び出力端子と、リセット手段と、差動段と、増幅段と、容量とを備えている。
【００２１】
前記リセット手段では、前記制御端子から入力される前記起動信号が前記第１の論理レベルのときに、第１のノードを第２の電位（例えば、“Ｈ”）に、第２のノードを第１の電位（例えば、“Ｌ”）に、前記出力端子を前記第２の電位に、それぞれリセットし、前記起動信号が前記第２の論理レベルになると、前記第１のノードを前記第２の電位から、前記第２のノードを前記第１の電位から、前記出力端子を前記第２の電位から、それぞれ切り離す。
【００２２】
前記差動段では、前記起動信号が前記第２の論理レベルになり、前記第１のノードの電位が所定レベルまで遷移するとアクティブ状態になり、前記第１の入力端子から入力される前記第１の入力信号と前記第２の入力端子から入力される前記第２の入力信号との差分を増幅して前記第２のノードに出力する。前記増幅段では、前記第１のノードの電位が前記所定レベルまで遷移するとアクティブ状態になり、前記第２のノードの電位を増幅して前記出力端子に出力する。
【００２３】
前記容量は、前記制御端子と前記第２のノードとの間に接続されている。起動時において、差動段の出力側の第２のノードは、容量によるカップリング効果により、起動信号の切り替わりタイミングに合わせて、特定の電圧だけ上昇することにより、より早く第１の電位“Ｌ”から所定の電圧レベルまで上昇することができる。
【実施例１】
【００２４】
（実施例１の構成）
図２は、本発明の実施例１を示す定電流発生回路の回路である。
【００２５】
この定電流発生回路は、第１の入力信号（例えば、基準電圧となる入力電圧）INNを入力する入力端子１と、起動信号ENを入力する入力端子２と、第１の入力端子（例えば、反転入力端子）３ａ、第２の入力端子（例えば、非反転入力端子）３ｂ、制御端子３ｃ及び出力端子３ｄを有し、負帰還バイアス回路を構成するオペアンプ３とを備え、その入力端子１がオペアンプ３の反転入力端子３ａに接続されている。入力端子２は、オペアンプ３の制御端子３ｃに接続されると共に、信号反転用のインバータ４を介して第３のスイッチ手段である例えばＮチャネル型MOSトランジスタ（以下「NMOS」という。）５のゲートに接続されている。
【００２６】
NMOS５のソースはVSSノードに接続され、このNMOS５のドレインが、第２の入力信号（例えば、帰還電圧）INPを入力するオペアンプ３の非反転入力端子３ｂと、電流源用トランジスタ（例えば、PMOS）６のドレインに接続されている。出力電圧OUTを出力するオペアンプ３の出力端子３ｄは、PMOS６のゲートに接続され、このPMOS６のソースが、VDDノードに接続に接続されている。PMOS６のドレインは、負荷抵抗７を介してVSSノードに接続されると共に、入力電圧INNに見合った定電流を出力する出力端子８に接続されている。
【００２７】
図１は、本発明の実施例１における図２中のオペアンプ３を示す回路構成図である。
このオペアンプ３は、起動信号ENの第２の論理レベル（例えば、“Ｈ”レベル）によりアクティブ状態となって定電流を流す電流源であるバイアス回路１０と、反転入力端子３ａに入力される入力電圧INNと非反転入力端子３ｂに入力される帰還電圧INPとの差分を増幅して出力ノードMIDから第２のノードNGATEへ出力する差動段２０と、第２のノードNGATEの電圧を増幅して出力端子３ｄから出力電圧OUTを出力する増幅段３０と、位相補償用の抵抗２６とPMOSからなるMOS容量２７とを有している。
【００２８】
バイアス回路１０は、PMOS１１、NMOS１２、及び抵抗１３を有し、これらがVDDノードとVSSノードとの間に直列に接続されている。PMOS１１のドレイン及びゲートは、第１のノードBIASに接続されている。NMOS１２のゲートは、起動信号ENを入力する制御端子３ｃに接続されている。
【００２９】
差動段２０は、PMOS２１，２２，２３及びNMOS２４，２５により構成されている。PMOS２１は、ゲートがノードBIASに接続され、ソースがVDDノードに接続されている。PMOS２１のドレインには、PMOS２２，２３のソースが接続され、このPMOS２２のゲートが電圧INN入力用の反転入力端子３ａに接続され、PMOS２３のゲートが電圧INP入力用の非反転入力端３ｂに接続されている。PMOS２２のドレインは、NMOS２４のドレイン及びゲートに接続され、このNMOS２４のソースがVSSノードに接続されている。PMOS２３のドレインは、出力ノードMIDを介してNMOS２５のドレインに接続され、このNMOS２５のソースがVSSノードに接続されている。出力ノードMIDには、抵抗２６及びMOS容量２７を介して増幅段３０が接続されると共に、第２のノードNGATEを介してその増幅段３０が接続されている。
【００３０】
増幅段３０は、PMOS３１、出力端子３ｄ、及びNMOS３２を有し、これらがVDDノードとVSSノードとの間に直列に接続されている。PMOS３１は、ソースがVDDノードに接続され、ゲートがノードBIASに接続され、ドレインが出力端子３ｄを介してMOS容量２７及びNMOS３２のドレインに接続されている。NMOS３２は、ゲートがノードNGATEに接続され、ドレインがVSSノードに接続されている。
【００３１】
このオペアンプ３には、制御端子３ｃに入力される起動信号ENが第１の論理レベル（例えば、“Ｌ”レベル）の時に該オペアンプ３をリセットするリセット手段が設けられている。リセット手段は、PMOS３３，３４、インバータ３５、及びNMOS３６により構成されている。PMOS３３は、リセット時にノードBIASを第２の電位（例えば、VDDの“Ｈ”）に固定するものであり、ソースがVDDノードに接続され、ゲートが制御端子３cに接続され、ドレインがノードBIASに接続されている。PMOS３４は、リセット時に出力端子３ｄを第２の電位（例えば、VDDの“Ｈ”）に固定するものであり、ソースがVDDノードに接続され、ゲートが制御端子３ｃに接続され、ドレインが出力端子３ｄに接続されている。インバータ３５は、起動信号ENを反転するものであり、VDDノードとVSSノードとの間に直列に接続されたPMOS３５ａ及びNMOS３５ｂにより構成されている。NMOS３６は、リセット時にノードNGATEを第１の電位（例えば、VSSの“Ｌ”）に固定するものであり、ドレインがノードNGATEに接続され、ゲートがインバータ３５の出力端子に接続され、ソースがVSSノードに接続されている。
【００３２】
更にこのオペアンプ３には、本実施例１の特徴である容量３７が、制御端子３ｃとノードNGATEとの間に接続されている。
【００３３】
（容量３７を設けない場合の動作）
本実施例１の特徴は、オペアンプ３中に容量３７を設けたことであるから、先ず、この容量３７のないオペアンプ（以下これに符号「３Ａ」を付す。）を有する定電流発生回路の起動時の動作を説明する。
【００３４】
図３は、オペアンプ３Ａの起動時における各信号の波形図であり、各横軸は時刻（time）、各縦軸は電圧（Ｖ）である。図４は、図３の各信号の波形を１つに纏めた波形図であり、横軸は時刻（time）、縦軸は電圧（Ｖ）である。
【００３５】
先ず、リセット期間中（図３、図４の時刻０〜１０μｓ（マイクロ秒））、定電流発生回路の入力端子２に入力される起動信号ENが“Ｌ”レベル（＝VSS）となることで、オペアンプ３A内では、PMOS３３，３４がオン状態、NMOS１２がオフ状態、起動信号ENの“Ｌ”レベルがインバータ３５で反転されてNMOS３６がオフ状態になる。これにより、ノードBIASがVDDに、ノードNGATEがVSSに、出力電圧OUTがVDDに固定され、VDDノードからVSSノードへの電流パス（経路）がカット（遮断）される。又、オペアンプ３Ａの出力電圧OUTがVDDに固定されることで、定電流発生回路内のPMOS６はオフ状態となり、この定電流発生回路内の全ての電流パスがカットされる。同時に、起動信号ENの“Ｌ”レベルがインバータ４で反転されてNMOS５がオン状態になることにより、出力端子８はVSSに固定される。
【００３６】
次に、起動信号ENが“Ｈ”レベル（＝VDD）となることで（時刻１０μｓ）、オペアンプ３Ａ内では、PMOS３３がオフ状態、NMOS１２がオン状態となり、ノードBIASの電圧がVDDから（VDD−Vtp）（但し、VtpはPMOS１１の閾値）の近辺まで低下する。ノードBIASが電圧（VDD−Vtp）レベルまで低下すると、差動段２０内のPMOS２１がオン状態になってアクティブ状態になると共に、増幅段３０内のPMOS３１がオン状態になってアクティブ状態となる。これにより、オペアンプ３Aの帰還電圧INPを入力電圧INNと同じ電圧レベルにするべく、ノードNGATEがVSSから所定の電圧レベルまで上昇し、NMOS３２により出力電圧OUTがVDDから所定の電圧レベルまで低下する。
【００３７】
このように、帰還電圧INPが入力電圧INNと同じ電圧レベルとなることで、定電流発生回路の出力端子８では、VDDレベルに依存しない、且つ、入力電圧INNの電圧レベルと、抵抗７の抵抗値によってのみ決まる一定の電流を得ることができる。ところが、下記のような問題が生じる。
【００３８】
オペアンプ３Ａでは、一般的に、差動段２０のゲイン（＝出力電圧／入力電圧）を小さく、増幅段３０のゲインを大きく設定することで、位相補償のマージンを確保している。
【００３９】
定電流発生回路の起動時において、オペアンプ３Ａ内の差動段２０では、上述したように、差動段２０の入力電圧INNと帰還電圧INPとの電圧レベル差により、差動段２０の出力側ノードNGATEが所定の電圧レベルに変動するが、差動段２０のゲインが小さく設定されているために、ノードNGATEが所定の電圧レベルに達するまでには、長い時間が掛かってしまう。その結果、定電流発生回路では、オペアンプ３Ａの出力電圧OUTも所定の電圧レベルに達するまでに、長い時間（図３、図４の時間tUP）が掛かってしまい、出力端子８では、起動後、定電流を得るまでに長い時間を要してしまうという問題が生じる。
【００４０】
そこで、このような問題を解消するために、本実施例１では、オペアンプ３内の制御端子３ｃとノードNGATEとの間に容量３７を設けている。以下、この動作を説明する。
【００４１】
（容量３７を設けた本実施例１の動作）
図５は、図１のオペアンプ３の起動時における各信号の波形図であり、各横軸は時刻（time）、各縦軸は電圧（Ｖ）である。図６は、図５の各信号の波形を１つに纏めた波形図であり、横軸は時刻（time）、縦軸は電圧（Ｖ）である。
【００４２】
先ず、リセット中の動作は上記と同様である。
次に、起動信号ENが“Ｌ”レベル（＝VSS）から“Ｈ”レベル（＝VDD）となることで、オペアンプ３内では上記動作と同様に、PMOS３３，３４がオフ状態、NMOS１２がオン状態、及びNMOS３６がオフ状態になり、ノードBIASの電圧がVDDから（VDD−Vtp）の近辺まで低下する。これにより、PMOS２１，３１がオン状態になって差動段２０及び増幅段３０がアクティブ状態となる。そして、帰還電圧INPを入力電圧INNと同じ電圧レベルにするべく、ノードNGATEの電圧がVSSから所定のレベルまで上昇する際、本実施例１では、起動信号ENを入力する制御端子３ｃとノードNGATEとの間に容量３７が設けられているため、起動信号ENの切り替り（“Ｌ”レベル →“Ｈ”レベル）のタイミングに合わせて、制御端子３ｃとノードNGATEの間のカップリング効果により、ノードNGATEの電圧がVSSから特定のレベルだけ上昇する。
【００４３】
ここで、ノードNGATEが上昇する電圧レベルは、VDDの値と、容量３７の値と、ノードNGATEに寄生する容量の値によって決められ、容量３７の値をＣ１、ノードNGATEに寄生する容量の値をＣ２とすると、上昇する電圧レベルの理論値は、式（１）となる。
｛Ｃ１／（Ｃ１十Ｃ２）｝・VDD  ・・・（１）
【００４４】
その後、ノードNGATEの電圧は所定のレベルまで上昇し、出力電圧OUTはVDDから所定のレベルまで低下し、帰還電圧INPが入力電圧INNと同じ電圧レベルとなることで、上記と同様、出力端子８では一定の電流を得ることができる。
【００４５】
（実施例１の効果）
本実施例１によれば、特に、起動信号ENを入力する制御端子３cとノードNGATEとの間に容量３７を設けたので、定電流発生回路の起動時において、差動段２０の出力側ノードNGATEはカップリング効果により、起動信号ENの切り替わりタイミングに合わせて、特定の電圧だけ上昇することにより、より早くVSSから所定の電圧レベルまで上昇することができる。これにより、定電流発生回路では、オペアンプ３の差動段２０のゲインを小さく設定したままで、起動してから出力端子８で定電流を得るまでの時間を、短縮することができるという効果が得られる。
【実施例２】
【００４６】
（実施例２の構成）
図７は、本発明の実施例２を示すオペアンプ３Ｂの回路構成図であり、実施例１のオペアンプ３を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
本実施例２のオペアンプ３Ｂは、図２の定電流発生回路中のオペアンプ３に代えて設けられるものであり、図１のオペアンプ３中の容量３７に代えて、第１のスイッチ手段（例えば、PMOS４１、NMOS４２）及び第２のスイッチ手段（例えば、NMOS４３）が設けられている。
【００４８】
即ち、図１の回路構成に対して、起動信号ENをゲート入力とするNMOS４３により、差動段２０Ｂの出力ノードMIDと、増幅段３０に接続されたノードNGATEとが分断されている。差動段２０Ｂを構成するNMOS２４とNMOS２５のソースは、新たに追加されたNMOS４２のドレインに接続され、このNMOS４２のゲートが制御端子３cに、ソースがVSSノードに接続されている。更に、リセット時に出力ノードＭＩＤの電圧を固定するPMOS４１も設けられている。その他の構成は、図１のオペアンプ３と同様である。
【００４９】
（実施例２の動作）
図８は、図７のオペアンプ３Ｂの起動時における各信号の波形図であり、各横軸は時刻（time）、各縦軸は電圧（Ｖ）である。図９は、図８の各信号の波形を１つに纏めた波形図であり、横軸は時刻（time）、縦軸は電圧（Ｖ）である。
【００５０】
先ず、リセット期間中（図８、図９の時刻０〜１０μｓ）、制御端子３ｃに入力される起動信号ENが“Ｌ”レベル（＝VSS）となることで、オペアンプ３Ｂ内では、PMOS３３，３４，４１がオン状態、NMOS１２，４２，４３がオフ状態、起動信号ENがインバータ３５で反転されてNMOS３６がオン状態になる。これにより、ノードBIASがVDDに、出力ノードMIDがVDDに、ノードNGATEがVSSに、出力電圧OUTがVDDに固定される。同時に、NMOS４２，４３がオフ状態となることで、電流パスがカットされる。又、実施例１と同様に、オペアンプ３Ｂの出力電圧OUTがVDDに固定されることで、図２のPMOS６がオフ状態になり、図２の定電流発生回路の全ての電流パスがカットされると同時に、NMOS５により出力端子８はVSSに固定される。
【００５１】
次に、起動信号ENが“Ｈ”レベル（＝VDD）となることで（図８、図９の時刻１０μｓ）、オペアンプ３Ｂ内では、PMOS３３，３４，４１がオフ状態、NMOS１２，４２，４３がオン状態、起動信号ENがインバータ３５で反転されてNMOS３６がオフ状態になる。これにより、ノードBIASの電圧がVDDから（VDD−Vtp）の近辺まで低下してPMOS２１，３１がオン状態、且つ、NMOS４２，４３がオン状態となることで、差動段２０Ｂ及び増幅段３０がアクティブ状態となる。そして、帰還電圧INPを入力電圧INNと同じ電圧レベルにするべく、ノードNGATEの電圧がVSSから所定のレベルまで上昇する際、本実施例２では、起動信号ENの切り替り（“Ｌ”レベル→“Ｈ”レベル）のタイミングに合わせてNMOS４３がオン状態となり、リセット期間中VDDに固定されていた出力ノードMIDとノードNGATEとをショートすることで、ノードNGATEの電圧がVSSから特定のレベルだけ上昇する。
【００５２】
ここで、ノードNGATEの電圧が上昇するレベルは、VDDの値と、出力ノードMIDに寄生する容量の値と、ノードNGATEに寄生する容量の値によって決められ、出力ノードMIDに寄生する容量の値をＣ３、ノードNGATEに寄生する容量の値をＣ４とすると、上昇する電圧レベルの理論値は、式（２）のようになる。
｛Ｃ３／（Ｃ３十Ｃ４）｝・VDD  ・・・（２）
【００５３】
その後、ノードNGATEの電圧は所定のレベルまで上昇し、出力電圧OUTはVDDから所定の電圧レベルまで低下し、帰還電圧INPが入力電圧INNと同じ電圧レベルとなることで、実施例１と同様に、出力端子８では一定の電流を得ることができる。
【００５４】
（実施例２の効果）
本実施例２によれば、次の（ａ）、（ｂ）のような効果がある。
【００５５】
（ａ）  オペアンプ３Ｂ内の差動段２０Ｂ箇所に、PMOS４１及びNMOS４２，４３を設けたので、定電流発生回路の起動時において、リセット期間中VSSに固定されていた差動段２０Ｂの出力側ノードNGATEは、リセット期間中VDDに固定されていた出力ノードMIDとショートし、起動信号ENの切り替りタイミングに合わせて、特定の電圧だけ上昇することにより、より早くVSSから所定の電圧レベルまで上昇することができる。これにより、定電流発生回路では、オペアンプ３Ｂ内の差動段２０Ｂのゲインを小さく設定したままで、起動してから出力端子８で定電流を得るまでの時間を短縮することができるという効果が得られる。
【００５６】
（ｂ）  出力ノードMIDには、位相補償のためのＭＯＳ容量２７が接続されているが、一般的に位相補償を確保するべく大きな容量値が用いられる。これは式（２）においてＣ３の値が大きいことを意味し、起動時に上昇するノードNGATEの電圧レベルも大きくなる。一方、実施例１において大きな上昇電圧レベルを得ようとすると、式（１）のＣ１の値を大きくする必要があり、これは大きな値の容量３７を追加しなければならないことを意味する。本実施例２が、実施例１の容量３７に代えて３個のPMOS４１及びNMOS４２，４３のみを追加すれば良いことを考えると、より小さなレイアウトスペースで、実現可能であるという効果も得られる。
【実施例３】
【００５７】
本発明は、上記実施例１、２に限定されず、種々の変形が可能である。この変形例である実施例３としては、例えば、次の（Ａ）、（Ｂ）のようなものがある。
【００５８】
（Ａ）  図１、図２、図７において、電源極性を変えてPMOSをNMOSに、NMOSをPMOSに代えたり、これらのMOSトランジスタをバイポーラトランジスタ等の他のトランジスタに代えたり、或いは、他の素子を追加したり、既存の素子を削除したりしてもよい。
【００５９】
（Ｂ）  図１、図７のオペアンプ３，３Ｂの使用例として、図２の定電流発生回路について説明したが、起動時間を高速化させる必要があるオペアンプ３，３Ｂを搭載するその他の半導体装置等にも適用できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１を示すオペアンプ３の回路構成図である。
【図２】本発明の実施例１を示す定電流発生回路の回路である。
【図３】オペアンプ３Ａの起動時における各信号の波形図である。
【図４】図３の各信号の波形を１つに纏めた波形図である。
【図５】図１のオペアンプ３の起動時における各信号の波形図である。
【図６】図５の各信号の波形を１つに纏めた波形図である。
【図７】本発明の実施例２を示すオペアンプ３Ｂの回路構成図である。
【図８】図７のオペアンプ３Ｂの起動時における各信号の波形図である。
【図９】図８の各信号の波形を１つに纏めた波形図である。
【符号の説明】
【００６１】
３，３Ｂ      オペアンプ
５      NMOS
６      PMOS
１０      バイアス回路
２０，２０Ｂ      差動段
３０      増幅段
３７      容量
４１      PMOS
４２，４３      NMOS
【図１】
2007036653.tif 000003
【図２】
2007036653.tif 000004
【図３】
2007036653.tif 000005
【図４】
2007036653.tif 000006
【図５】
2007036653.tif 000007
【図６】
2007036653.tif 000008
【図７】
2007036653.tif 000009
【図８】
2007036653.tif 000010
【図９】
2007036653.tif 000011