(57)【要約】【課題】塗布電極パターンが親撥液性パターンに一致しないパターン不良が生じやすく、また塗布プロセスが煩雑で生産性が低いという課題があった。【解決手段】基板と、その基板平面上に複数並べて形成され、複数の楕円が長軸方向に並べて形成された外縁を連続的に接続して形成されたパターン、または１つの楕円の外縁形状で形成されたパターンであるリング状平面パターンで構成されたゲート電極と、そのゲート電極上に形成されたゲート絶縁膜と、ゲート電極の形状を投影したゲート絶縁膜上の平面領域を除いたゲート絶縁膜上に形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタ基板。【選択図】図１
2007243081.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板平面上に複数並べて形成され、開口部を有するリング状平面パターンで構成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート電極の形状を投影した前記ゲート絶縁膜上の平面領域を除いた前記ゲート絶縁膜上に形成されたソース電極及びドレイン電極と、
を有し、
前記ゲート電極のリング状平面パターンは、複数の楕円が長軸方向に並べて形成された外縁を連続的に接続して形成されたパターン、または１つの楕円の外縁形状で形成されたパターンである薄膜トランジスタ基板。
【請求項２】
請求項１記載の薄膜トランジスタ基板において、
前記ソース電極及び前記ドレイン電極を構成する平面形状は、ほぼ等しい薄膜トランジスタ基板。
【請求項３】
請求項１記載の薄膜トランジスタ基板において、
前記ゲート電極のリング状平面パターンの開口部は、前記外縁内の領域であって、前記ソース電極が形成される領域である薄膜トランジスタ基板。
【請求項４】
請求項１記載の薄膜トランジスタ基板において、
各ゲート電極間の領域は、前記ドレイン電極が形成される領域である薄膜トランジスタ基板。
【請求項５】
請求項１記載の薄膜トランジスタ基板において、
前記ソース電極及びドレイン電極は、各々ほぼ等間隔で基板平面上に並べて形成された薄膜トランジスタ基板。
【請求項６】
請求項１記載の薄膜トランジスタ基板において、
前記ソース電極及びドレイン電極は、前記ゲート電極に対して反転パターン形状で構成された薄膜トランジスタ基板。
【請求項７】
請求項１記載の薄膜トランジスタ基板において、
前記ソース電極及び前記ドレイン電極表面は、撥液性単分子膜で形成された薄膜トランジスタ基板。
【請求項８】
請求項７記載の薄膜トランジスタ基板において、
前記ゲート電極の形状を投影した前記ゲート絶縁膜上の平面領域に形成された半導体膜と、
前記半導体膜と前記ソース電極と前記ドレイン電極上に形成された保護絶縁膜と、
前記保護絶縁膜上に形成され、前記ソース電極とスルーホールを介して接続された画素電極と、を有する薄膜トランジスタ基板。
【請求項９】
基板上に、前記ゲート電極のリング状平面パターンは、複数の楕円が長軸方向に並べて形成された外縁を連続的に接続して形成されたパターン、または１つの楕円の外縁形状で形成されたパターンで構成されたゲート電極を複数並べて形成し、
複数並べて形成されたゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に感光性の撥液性単分子膜を形成し、
前記基板に対して前記ゲート電極が配置された側とは反対側から光を照射して、前記ゲート電極で遮光されない領域に形成された前記撥液性単分子膜を除去して親水性領域とし、
前記親水性領域に導電性のインクを塗布し、塗布された導電性のインクを焼成してソース電極及びドレイン電極を生成する薄膜トランジスタ基板の生成方法。
【請求項１０】
請求項９記載の薄膜トランジスタ基板の生成方法において、
前記ソース電極と前記ドレイン電極間に形成された撥液性単分子膜の一部を除去し、
除去された領域に半導体塗布液を塗布して半導体膜を形成し、
前記ソース電極と前記ドレイン電極と前記半導体膜上に保護絶縁膜を形成し、
前記ソース電極上から前記保護絶縁膜を部分的に除去してスルーホールを形成し、
前記保護絶縁膜上に、前記ソース電極と前記スルーホールを介して接触するように画素電極を形成する薄膜トランジスタ基板の生成方法。
【請求項１１】
請求項９記載の薄膜トランジスタ基板の生成方法において、
前記ソース電極及び前記ドレイン電極は、前記ゲート電極に対して、反転パターンとして形成された薄膜トランジスタ基板の生成方法。
【請求項１２】
請求項１０記載の薄膜トランジスタ基板の生成方法において、
前記画素電極は、１つのリング状平面パターンで構成されたゲート電極と、前記ゲート電極に対応する前記ソース電極及びドレイン電極と、で構成される１画素単位に形成する薄膜トランジスタ基板の生成方法。
【請求項１３】
請求項９記載の薄膜トランジスタ基板の生成方法において、
前記導電性のインクは、前記ゲート電極で遮光された撥液性領域から弾かれて前記親水性領域で凝集される薄膜トランジスタ基板の生成方法。
【請求項１４】
請求項１３記載の薄膜トランジスタ基板の生成方法において、
前記導電性のインクを塗布するときに前記基板を振動させる薄膜トランジスタ基板の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の薄膜トランジスタ（ＴＦＴ）を有する薄膜トランジスタ基板、及びその生成方法に関する。
【背景技術】
【０００２】
液晶や有機ＥＬ（Electro Luminescence）素子を用いた薄型表示装置では、画素駆動素子として、アモルファスシリコンや多結晶シリコンを半導体膜に用い、アルミニウムやクロムなどを電極に用いた薄膜トランジスタ（以下、ＴＦＴとする）が用いられている。これらの半導体膜および電極は、プラズマ化学気相成長法やスパッタリングなどの真空装置で形成した薄膜を、フォトリソグラフィ法でパターン加工して形成される。これに対して、製造コスト削減，生産性向上，および可塑性を有する表示装置の実現等を目的に、有機分子分散溶液や、金属超微粒子または導電性高分子が溶媒に分散した導電性インク材料を用い、インクジェット等に代表される非真空装置を用いて、半導体膜や電極膜を塗布印刷形成する技術が近年活発に検討されている。
【０００３】
一般的に、従来のフォトリソグラフィ法では、半導体膜，ゲート電極，ドレイン電極、およびソース電極の各パターンの位置合せ精度が１μｍ程度あるため、比較的微細なTFTを精度良くアレイ状に形成できる。一方、塗布印刷製法では、各パターンの位置合せ精度が数十μｍ以上と大きいため、ＴＦＴが微細化できないと同時に、ばらつきが大きい問題があった。（尚、薄型表示装置に用いられるＴＦＴでは、ゲート電極は走査配線に接続され、ドレイン電極は信号配線に接続されているが、ここではゲート電極と走査線、およびドレイン電極と信号線は一体で区別はないため、以下ではゲート電極およびドレイン電極とのみ記す。）
【０００４】
これに対して特許文献１には、直線パターンを組み合わせた矩形の開口部を有するゲート電極をフォトマスクに利用して、基板裏面から光を照射する（露光）ことによってゲート絶縁膜上にゲート電極と概ね同一形状の撥液性領域を形成し、その撥液性領域の反転形状となる親液性領域に導電性インクを塗布して、ゲート電極と自己整合するようにドレイン電極およびソース電極を形成するＴＦＴ基板およびその製法が示されている。
【０００５】
【特許文献１】ＷＯ２００５／０２４９５６Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、特許文献１に記載のＴＦＴ及びその製造方法より、さらにパターン不良を抑制し、且つ安定的に高い生産性で塗布形成可能にする薄膜トランジスタ基板及び、その生成方法を提供するものである。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明では、基板平面上に複数並べて形成され、開口部を有するリング状平面パターンで構成されたゲート電極と、そのゲート電極上に形成されたゲート絶縁膜と、ゲート電極の形状を投影したゲート絶縁膜上の平面領域を除いたゲート絶縁膜上に形成されたソース電極及びドレイン電極と、を有し、ゲート電極のリング状平面パターンは、複数の楕円が長軸方向に並べて形成された外縁を連続的に接続して形成されたパターン、または１つの楕円の外縁形状で形成されたパターンである構成とする。
【０００８】
さらには、ゲート電極の形状を投影したゲート絶縁膜上の平面領域に形成された半導体膜と、半導体膜とソース電極とドレイン電極上に形成された保護絶縁膜と、その上に形成され、ソース電極とスルーホールを介して接続された画素電極と、を有する構成とする。
【０００９】
また、基板上に、ゲート電極のリング状平面パターンは、複数の楕円が長軸方向に並べて形成された外縁を連続的に接続して形成されたパターン、または１つの楕円の外縁形状で形成されたパターンで構成されたゲート電極を複数並べて形成し、複数並べて形成されたゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に感光性の撥液性単分子膜を形成し、基板に対してゲート電極が配置された側とは反対側から光を照射して、ゲート電極で遮光されない領域に形成された撥液性単分子膜を除去して親水性領域とし、その親水性領域に導電性のインクを塗布し、塗布された導電性のインクを焼成してソース電極及びドレイン電極を生成する生成方法とする。
【００１０】
さらに、ソース電極とドレイン電極間に形成された撥液性単分子膜の一部を除去し、除去された領域に半導体塗布液を塗布して半導体膜を形成し、ソース電極とドレイン電極と半導体膜上に保護絶縁膜を形成し、ソース電極上から保護絶縁膜を部分的に除去してスルーホールを形成し、保護絶縁膜上に、ソース電極とスルーホールを介して接触するように画素電極を形成する生成方法とする。
【発明の効果】
【００１１】
本発明によれば、パターン不良を抑制し、且つ安定的に高い生産性で塗布形成可能にする薄膜トランジスタ基板及び、その生成方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の薄膜トランジスタ基板のゲート電極の平面パターンの一構造例を示す図である。
【００１３】
１０２は本発明のゲート電極の平面パターンであり、２１は後述するソース電極塗布領域であり、２２は後述するドレイン電極塗布領域であり、２３は接続部である。２４は本発明のゲート電極の構成単位であり、本実施例では６個のゲート電極の構成単位が横方向に接続部２３にて接続され、縦方向に２個のゲート電極の構成単位が間隙部３４を介して近接配置された、２×６のＴＦＴマトリクスを示している。
【００１４】
本発明のゲート電極１０２は、点線で示す２個の楕円形が長軸方向に滑らかに接続された形状の開口部を有するリング状平面パターン、言い換えれば複数個の楕円が長軸方向に並べて形成された外縁（輪郭）を連続的に接続されて形成された平面パターンで構成され、１つの楕円の外周（輪郭）形状で形成された平面パターンでも良い。このリング状平面パターンのゲート電極が横方向に等間隔で配置され、接続部２３で互いに接続された形状とする。ここでの特徴は、１つのゲート電極の平面パターン内の開口部の形状がある曲率を持ち、角張った部分が存在しない形状とすることであり、さらにその開口部の形状及び開口部の体積が、ゲート電極パターン間の領域とほぼ同一である。
【００１５】
このゲート電極１０２が縦方向に間隙部３４を介して近接配置されることによって、リング状パターンの間隙部を縦方向に繋いだ領域は、点線で示すように、前記リング状パターンの開口部を構成する楕円とほぼ同形状の楕円を複数長軸方向に滑らかに接続した形状になっている。本実施例では、ソース電極塗布領域２６を２個の楕円を長軸方向に滑らかに接続した形状としているが、楕円の数は１つでも３つ以上でも構わない。また、本実施例では、ゲート電極の構成単位２４は、２×６マトリクス構成としたが、ゲート電極の構成単位２４の接続数を増やしてゲート電極の長さを延長し、ゲート電極数を増やすことで任意のマトリクスを構成できる。このゲート電極１０２のリング状平面パターンの詳細な形成方法を以下に説明する。
【００１６】
図３Ａ〜図３Ｃは、本発明の薄膜トランジスタ基板のゲート電極の平面パターン作成手順を示す図である。
【００１７】
本実施例では、ゲート電極の構成単位２４の縦横比が３：１で、ソース電極塗布領域
２１が２個の楕円から構成される場合を示す。以下、ゲート電極の構成単位の短辺長を１とする。図３Ａを用いて、与えられた矩形領域に対して楕円形の短軸長さを決める手順を示す。長辺長さが３、短辺長さが１の矩形領域に対して、外縁が長軸長さ１.５  の楕円で、内縁がこれよりも小さい相似形の楕円となる開口部を有する楕円リング３０を２個、矩形領域の左右中心線に楕円の長軸が重なるように上下に接して配置する。同形状の楕円リング２個を、矩形領域の上下中心線と左右長辺の交点に各楕円の中心が一致するように、同じ向きに配置する。矩形領域の左右中心線上と左右長辺上に配置された楕円が、互いの内縁が外縁に接するように、楕円の短軸長さを決める（従って、短軸長さは、リング幅に依って異なる値になる）。
【００１８】
図３Ｂは、このように決めた楕円リング３０を周期的に配置した図である。図３Ａで矩形領域の４角に中心が一致するように楕円リング３０を配置した後、矩形領域内部を切出した形をゲート電極の構成単位の原型３１とする。図３Ｂは、この原型３１を縦に３個、横に６個並べた形になっている。
【００１９】
図３Ｃは、ゲート電極の構成単位の原型３１をゲート電極の構成単位２４に整形する手順を示す。縦方向に繋がる楕円リング３０を一列毎にドレイン電極領域３２とソース電極領域３３とする。ドレイン電極領域３２の楕円リングは、左右中心線からソース電極領域３３の楕円の外縁に接する部分まで除去する。一方、ソース電極領域３３の楕円リングは、矩形領域内で上下に接する部分のみを左右中心線からドレイン電極領域３２の楕円の外縁に接する部分まで除去する。これにより、２個の楕円形が長軸方向に滑らかに接続された形状のソース電極塗布領域と、複数の楕円形が長軸方向に滑らかに接続されたドレイン電極塗布領域が形成される。ソース電極が形成されるソース電極塗布領域は、ゲート電極のリング状平面パターンの開口部に相当し、ドレイン電極が形成されるドレイン電極塗布領域は、隣接するゲート電極間の領域に相当する。
【００２０】
さらに、このようにして得られたパターンに接続部２３を付け加え、間隙部３４からパターンを除去することによって、図３Ｃ右端に示されるゲート電極の構成単位２４が完成する。
【００２１】
ゲート電極を構成する楕円リング３０の幅は、矩形領域内でゲート電極の占有する面積の比率が３０％以下になるように決めた。例えば、長辺３００μｍ，短辺１００μｍの矩形領域に対しては、楕円リング幅は７０μｍ以下にする。これは、図３Ｂの楕円リング状を撥液領域，開口部を親液領域とした場合に、全面に液体を塗布した場合に、液体が撥液領域から弾かれて親液領域に凝集して親液領域に等しい液膜パターンが形成される値として導き出した。撥液領域の面積比率が３０％以上になると、撥液領域上に液体が残存しやすくなる傾向が見出された。
【００２２】
以上のようにして作成することができる図１のゲート電極１０２の平面パターンを有する本発明に基づく薄膜トランジスタ基板と表示装置のいくつかの実施形態について、図面を参照して説明する。
【実施例１】
【００２３】
図２Ａ１−図２Ｆ２は、本発明に係る薄膜トランジスタ基板の製造工程の一平面を示す図、及びその平面図内のＡ−Ａ位置の断面を示す図である。
【００２４】
本実施例ではゲート電極単位を縦３００μｍ，横１００μｍとし、ゲート電極を構成する楕円リング幅を１０μｍとした。
【００２５】
まず、図２Ａ１，図２Ａ２に示した、ゲート電極１０２を反転したパターンであるドレイン電極１０５とソース電極１０６は以下のようにして作成した。ゲート電極１０２は、以下のようにして作成した。厚さ０.８mm のコーニング社製１７３７ガラス基板上にスパッタリング法を用いて厚さ１４０ｎｍのクロム薄膜を形成する。フッ化セリウム第２アンモニウムと硝酸の混合溶液からなるエッチング液とフォトリソグラフィ法を用いて、クロム薄膜を平面図に示すようなパターンに加工して、ゲート電極１０２を形成した。その上にテトラエトキシシランと酸素の混合ガス原料からプラズマ化学気相成長法を用いて、膜厚３００ｎｍの酸化シリコンからなるゲート絶縁膜１０３を形成する。この上に、感光部が残存するネガ型のフォトレジストをスピン塗布して、基板裏面（基板に対してゲート電極が配置された側とは反対側）から光を照射する（露光する）ことにより、ゲート電極のパターンを反転したレジストパターンを形成する（図示していない）。次に、この上に撥液性単分子膜１０４となる、フッ化アルキル系シランカップリング剤を塗布する。
【００２６】
具体的には、２−パーフルオロヘキシルエチルトリメトキシシラン
［ＣＦ3(ＣＦ2)5ＣＨ2ＣＨ2Ｓｉ(ＯＣＨ3)3］ を化学気相吸着させて撥液性単分子膜を形成する。アセトンでレジストを剥離して、その上に付着した撥液性単分子膜を一緒に除去（リフトオフ）する。つまりゲート電極１０２で遮光されない領域に形成された撥液性単分子膜を除去することにより、ゲート電極１０２と同じパターンを有する撥液性単分子膜１０４が形成される。この撥液性単分子膜１０４が形成された領域及び形成されていない領域上に導電性インクを撥液性単分子膜１０４が形成されていない領域（ソース電極形成領域及びドレイン電極形成領域）が十分被覆されるだけ滴下した後、１２０℃−２００℃の窒素ガス雰囲気中で３０分焼成し、膜厚１００ｎｍ程度のソース電極１０６及びドレイン電極１０５を形成した。
【００２７】
導電性インクとしては、金属超微粒子，金属錯体、または導電性高分子を少なくとも一つ含んだ液体で、ソース，ドレイン電極部の親液領域に濡れ広がる特性を有し、焼成後に十分低い抵抗値を示すものであれば良い。具体的な材料として、金，銀，パラジウム，プラチナ，銅，ニッケルなどを主成分とする直径１０ｎｍ程度の超微粒子、または金属錯体が、水，アルコール，トルエン，キシレンその他の有機溶剤などの溶媒に分散した溶液を用いることができる。実施例１では銀超微粒子分散水溶液を用いた。
【００２８】
導電性インクは、ゲート電極１０２上のゲート絶縁膜表面に付着した撥液性単分子膜
１０４に弾かれて、図１に示したソース電極塗布領域２１およびドレイン電極塗布領域
２２に凝集するため、ソース電極１０６及びドレイン電極１０５は、ゲート電極１０２に対して反転パターンとして自己整合して形成される。この自己整合による電極形成とは、撥液領域及び親液領域上に導電性インクを塗布した場合、撥液領域は導電性インクを弾いて、自動的に親液領域に凝集されて親液領域の形状とほぼ同様の電極が形成できることである。つまり、ゲート電極１０２の形状を投影したゲート絶縁膜１０３上の平面領域を除いたゲート絶縁膜１０３上に自動的にソース電極１０６及びドレイン電極１０５が形成される。
【００２９】
図１に示した間隙部３４は親液領域であるが、幅が５μｍ程度と狭いため、導電性インクは安定に存在できず（特許文献１の非浸作用）残らない。また、ゲート電極１０２の接続部２３上のゲート絶縁膜上には撥液性単分子膜が存在するが、接続部の幅が５μｍ程度と狭いため、導電性インクが残存する（特許文献１の架橋作用）。このため、縦方向に連続したドレイン電極１０５が形成される。
【００３０】
次に、図２Ｂ１−図２Ｄ２を用いて、自己整合で形成した半導体膜１１０の塗布形成法を説明する。この場合は、ドレイン電極及びソース電極は、銀，金などの貴金属で形成することが望ましい。図２Ｂ−１に示す通り、ドレイン電極１０５とソース電極１０６の間にある撥液性単分子膜１０４を部分的に除去して、親液性のゲート絶縁膜表面１０７を露出する。具体的には、２４８ｎｍ（ＫｒＦ）または１９３ｎｍ（ＡｒＦ）エキシマレーザを照射して撥液性単分子膜を分解除去する。
【００３１】
次に、ドレイン電極１０５とソース電極１０６上のみに撥液性単分子膜１０８を選択的に化学気相吸着する。銀，金などに対しては、少なくとも一つのフッ素終端基を有するチオール系単分子、具体的には４−フルオロベンゼンチオール，ペンタフルオロベンゼンチオールを用いる。これにより、ゲート絶縁膜表面１０７上に形成された親液領域は、ゲート絶縁膜上に残された撥液性単分子膜による撥液領域と、ソース電極及びドレイン電極表面に付着した撥液性単分子膜による撥液領域に取り囲まれる。この親液領域は縦３０μｍ，横１０μｍ程度の大きさである。この親液領域上に半導体塗布液を滴下する。半導体塗布液としては、トリクロロベンゼンを溶媒としたペンタセン溶液，クロロフォルムやトルエンを溶媒としたポリ３，ヘキシルチオフェン（Ｐ３ＨＴ），フルオレンーバイチオフェン（Ｆ８Ｔ２）共重合体、またはポリフェニレンビニレン（ＰＰＶ）溶液が用いられる。滴下法としては、インクジェットやディスペンサを用いることができる。この場合、典型的な液滴径は５０μｍ程度となり、図２Ｃ−１，図２Ｃ−２に示すように滴下直後は親液化したゲート絶縁膜表面１０７から溢れている。但し、隣接する半導体塗布液の間隔は横方向で１００μｍ、縦方向で３００μｍ離れているため、液同士が繋がってしまうことはない。半導体溶液塗布時の基板温度を１００℃〜２００℃程度にすることによって溶媒が揮発して、図２Ｄ−１，図２Ｄ−２に示すように親液性のゲート絶縁膜表面に半導体溶液が凝集して、ドレイン電極及びソース電極に対して自己整合した膜厚約５０ｎｍの半導体膜１１０が形成される。
【００３２】
図２Ｅ−１，図２Ｅ−２に示す通り、この半導体膜１１０とソース電極１０６とドレイン電極１０５上に膜厚約２μｍの保護絶縁膜１１１を形成し、その後、ソース電極１０６上から保護絶縁膜を部分的に除去してスルーホール１１２を形成する。保護絶縁膜材料には、ポリイミド，感光性ポリイミド，ポリビニルアルコール（ＰＶＡ），感光性ＰＶＡ，ポリシラザン，ポリメチルメタクリレート（ＰＭＭＡ）などを用いることができる。塗布印刷装置としては、スピン塗布，ディップ塗布，スクリーン印刷，反転印刷などを用いることができる。焼成は材料に応じて１００℃〜２００℃で３０分行った。スルーホールは
ＹＡＧレーザの第２高調波３５５ｎｍで加工することができる。
【００３３】
最後に、図２Ｆ−１，図２Ｆ−２に示す通り、保護絶縁膜１１１上に、ソース電極106とスルーホール１１２を介して接触するように、画素電極１１３を形成した。画素電極
１１３の材料には銀超微粒子分散溶液を用い、スクリーン印刷法で直接印刷した後、100℃〜２００℃で３０分窒素雰囲気中で焼成した。
【００３４】
このようなゲート電極平面パターンによれば、ドレイン電極１０５とソース電極１０６の形状や体積が等しくなるため、これと同ピッチで配置された複数の吐出ノズルを有するマルチヘッドディスペンサを用いて同一条件で同時に塗布でき、生産性が著しく向上する効果が得られる。且つドレイン電極塗布領域２２とソース電極塗布領域２１は、ある曲率をもって、なめらかな形状を有するため、導電性インクはその領域の隅々までいきわたることができ、領域が矩形の場合より、ソース電極やドレイン電極のパターンが不良となることは抑制できる効果が得られる。
【実施例２】
【００３５】
実施例１では、ガラスの基板１０１にゲート電極１０２とゲート絶縁膜１０３を真空装置とフォトリソグラフィ法を用いて形成したが、可塑性基板の上に、非真空装置でフォトリソグラフィ法を用いずに形成することができる。ＳＯＧ（スピンオングラス）でバリア層を形成したＰＥＮ（ポリエチレンナフタレート）やＰＥＴ（ポリエチレンテレフタレート）からなる厚さ２００μｍのプラスチック基板上に、銀超微粒子分散溶液をインクジェット法またはスクリーン印刷法で塗布印刷した後、２００℃３０分焼成して膜厚１５０
ｎｍのゲート電極１０２を形成する。その上にキシレンを溶媒としたポリシラザンをスピン塗布，ディップコート，スプレー塗布法などで塗布した後、酸素または加湿雰囲気中で３００℃１時間焼成して、膜厚３００ｎｍの酸化シリコン膜からなるゲート絶縁膜１０３を形成した。これ以降は実施例１と同じ工程で形成することにより、ＴＦＴ基板を真空装置とフォトリソグラフィ法を用いず形成できる。このため、ＴＦＴ製造装置コストを大幅に低減できるとともに、生産性を大幅に向上することができる。
【００３６】
また、フレキシブルなプラスチック基板は、一般的に温度による伸縮がガラス基板よりも大きいため、各電極と半導体膜の位置合せが一層困難なる。これに対して、本発明の自己整合方法とパターンを用いることによって、プラスチック基板上で塗布印刷法を用いても正確な位置合せが可能になるため、フレキシブルな表示装置を低コストで提供可能にする利点がある。
【実施例３】
【００３７】
図４Ａ，図４Ｂは、本発明のＴＦＴのドレイン電極１０５とソース電極１０６の塗布方法の一実施例を示す平面図である。
【００３８】
図４Ａはドレイン電極塗布領域２２とソース電極塗布領域２１上にディスペンサを用いて直線状に同一条件で導電性インクを塗布した直後の塗布液パターンを示している。ドレイン電極塗布液４１は連続した親液性のドレイン電極塗布領域２２上に連続して濡れ広がっているのに対して、ソース電極塗布液４２は同一条件で塗布しているにも関わらず、ソース電極塗布領域２１毎に分離して濡れ広がっている。これは、ドレイン電極塗布領域間の撥液領域にはディスペンサから吐出した導電インクが接触しても弾かれて転写されないためである。このように、本発明のＴＦＴ基板のパターンでは、ドレイン電極１０５とソース電極１０６の横幅とピッチが等しいため、これと同ピッチで配置された複数の吐出ノズルを有するマルチヘッドディスペンサを用いて同一条件で同時に塗布できるため、生産性が著しく向上する効果が得られる。且つドレイン電極塗布領域２２とソース電極塗布領域２１は、ある曲率をもって、なめらかな形状を有するため、導電性インクはその領域の隅々までいきわたることができ、領域が矩形の場合より、ソース電極やドレイン電極のパターンが不良となることは抑制できる効果が得られる。
【００３９】
生産性は図４Ｂに示すようにドレイン電極及びソース電極塗布液４３である導電性インクを基板全面に塗布した場合にさらに向上する。スピン塗布やスプレー塗布で全面塗布した導電性インクはゲート絶縁膜上の撥液性単分子膜に弾かれて自発的に分離して、図４Ａに示すようにドレイン電極塗布領域２２とソース電極塗布領域２１に凝集する。このような全面塗布による自発パターン形成の効果は、ドレイン電極塗布領域２２及びソース電極塗布領域２１を液体の表面エネルギーがより小さくなる楕円形状から構成した場合に得られた。但し、図４Ａの選択的塗布の方が、図４Ｂの基板全面塗布よりも導電性インク材料の利用効率は高く、材料コストを低減する効果がある。
【実施例４】
【００４０】
図５は、上述した本発明のＴＦＴを画素スイッチに用いた２×６の画素単位のＴＦＴ基板を用いたアクティブマトリクス型表示装置の等価回路図である。
【００４１】
走査線５３は図２Ａ−１のゲート電極１０２に対応し、信号線５４は図２Ａ−１のドレイン電極１０５に対応する。走査線駆動回路５６から走査線５３を介して周期的に与えられる走査信号によって各走査線に接続された６個の画素スイッチＴＦＴが導通状態になり、信号線駆動回路５７から信号線５４を介して供給される信号電圧が画素容量５５に与えられ、次の走査信号が与えられるまで画素スイッチＴＦＴは非導通状態となり、各が素容量の信号電圧が保持される。これを走査線毎に順次繰り返すいわゆる線順次走査法またはアクティブマトリクス駆動法によって画像情報の表示を行うことができる。より画素数の多いディスプレイを構成するには、画素ユニットを増やすだけでよい。画素ユニットを増やすということは図１でゲート電極の構成単位２４を増やすことに対応する。
【００４２】
図２Ｆ−２で示したように、本発明では画素電極１１３の下に不透明なゲート電極102やソース電極１０６が配置される構成であるため、画素ユニット５１の光透過率は低い。従って、画素電極１１３を反射電極として、画素容量となる表示デバイスには一対の基板間に表示部を有し、外光を反射させて画像表示を行う反射型液晶や電気泳動素子など反射型表示デバイスを用いる場合に明るい表示を得ることができる。これらの表示デバイスの中にはフレキシブル基板上に印刷形成可能なものがある。従って、本発明のＴＦＴ基板を用いればフレキシブルなアクティブマトリクス駆動型の反射型表示装置を低コストで提供することが可能になる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る薄膜トランジスタ基板のゲート電極平面パターンの一実施例を示す図である。
【図２Ａ１】本発明に係る薄膜トランジスタ基板の製造工程の一平面を示す図である。
【図２Ａ２】図１Ａ１のＡ−Ａの断面を示す図である。
【図２Ｂ１】本発明に係る薄膜トランジスタ基板の製造工程の一平面を示す図である。
【図２Ｂ２】図１Ｂ１のＡ−Ａの断面を示す図である。
【図２Ｃ１】本発明に係る薄膜トランジスタ基板の製造工程の一平面を示す図である。
【図２Ｃ２】図１Ｃ１のＡ−Ａの断面を示す図である。
【図２Ｄ１】本発明に係る薄膜トランジスタ基板の製造工程の一平面を示す図である。
【図２Ｄ２】図１Ｄ１のＡ−Ａの断面を示す図である。
【図２Ｅ１】本発明に係る薄膜トランジスタ基板の製造工程の一平面を示す図である。
【図２Ｅ２】図１Ｅ１のＡ−Ａの断面を示す図である。
【図２Ｆ１】本発明に係る薄膜トランジスタ基板の製造工程の一平面を示す図である。
【図２Ｆ２】図１Ｆ１のＡ−Ａの断面を示す図である。
【図３Ａ】本発明のゲート電極平面パターンの作成手順の一説明例を示す図である。
【図３Ｂ】本発明のゲート電極平面パターンの作成手順の一説明例を示す図である。
【図３Ｃ】本発明のゲート電極平面パターンの作成手順の一説明例を示す図である。
【図４Ａ】本発明のソース電極及びドレイン電極の塗布方法の一実施例を示す図である。
【図４Ｂ】本発明のソース電極及びドレイン電極の塗布方法の一実施例を示す図である。
【図５】本発明の薄膜トランジスタ基板を用いたアクティブマトリクス型表示装置の一例を示す図である。
【符号の説明】
【００４４】
２１…ソース電極塗布領域、２２…ドレイン電極塗布領域、２３…接続部、２４…ゲート電極の構成単位、３０…楕円リング、３１…ゲート電極の構成単位の原型、３２…ドレイン電極領域、３３…ソース電極領域、３４…間隙部、４１…ドレイン電極塗布液、４２…ソース電極塗布液、４３…ドレイン電極及びソース電極塗布液、５１…画素ユニット、５２…画素スイッチＴＦＴ、５３…走査線、５４…信号線、５５…画素容量、５６…走査線駆動回路、５７…信号線駆動回路、１０１…基板、１０２…ゲート電極、１０３…ゲート絶縁膜、１０４，１０８…撥液性単分子膜、１０５…ドレイン電極、１０６…ソース電極、１０７…ゲート絶縁膜表面、１０９…半導体塗布液、１１０…半導体膜、１１１…保護絶縁膜、１１２…スルーホール、１１３…画素電極。
【図１】
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【図２Ａ１】
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【図２Ａ２】
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【図２Ｂ１】
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【図２Ｂ２】
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【図２Ｃ１】
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【図２Ｃ２】
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【図２Ｄ１】
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【図２Ｄ２】
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【図２Ｅ１】
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【図２Ｅ２】
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【図２Ｆ１】
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【図２Ｆ２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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