(57)【要約】【課題】  回路規模を縮減し高速化に対応可能としたシリアルパラレル、パラレルシリアル、ＦＩＦＯ一体回路の提供。【解決手段】  シリアルデータ１１を入力し、カウンタ３からの分数多相クロック信号１３に基づき、パラレルデータに変換して出力するレジスタ１と、レジスタ１からのパラレルデータ１５を受け制御信号１４にしたがって１つを選択するセレクタ２と、レジスタ１にシリアルにデータ１１が入力された順に対応してセレクタ２から、シリアルにデータが順次出力されるようにセレクタ２へ制御信号を生成するカウンタ４と、を備えている。【選択図】            図１
2007036869.tif 000002
【特許請求の範囲】
【請求項１】
シリアルにデータを入力してサンプルし、該サンプルした複数のデータをパラレルに出力するレジスタと、
前記レジスタからの前記複数のデータを受け、入力される制御信号にしたがって１つのデータを選択するセレクタと、
前記レジスタにシリアルにデータが入力された順に対応して前記セレクタからシリアルにデータが出力されるように、前記セレクタへ入力する前記制御信号を生成する回路と、
を備えている、ことを特徴とする変換回路。
【請求項２】
前記レジスタからの複数のデータが、前記シリアルに入力されたデータをパラレルに変換したパラレルデータとして取り出され、前記レジスタがシリアルパラレル変換機能をなす、ことを特徴とする請求項１記載の変換回路。
【請求項３】
前記セレクタからデータがシリアルに出力される順番は、前記レジスタにシリアルにデータが入力された順番と同一とされ、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）機能及びパラレルシリアル変換機能を備えている、ことを特徴とする請求項２記載の変換回路。
【請求項４】
前記レジスタがシリアルにデータをサンプルするための制御信号を生成する第１のカウンタと、
前記セレクタへの前記制御信号を生成する第２のカウンタと、
を備えている、ことを特徴とする請求項１記載の変換回路。
【請求項５】
前記第１のカウンタは、第１のクロック信号で駆動され、
前記第２のカウンタは、第２のクロック信号で駆動され、
前記第１のクロック信号から前記第２のクロック信号へクロック載せ換えが行われる、ことを特徴とする請求項４記載の変換回路。
【請求項６】
前記セレクタには、前記レジスタからパラレルに出力される複数のデータとは別に、第２のパラレルルデータが入力され、
前記セレクタで、選択信号により、前記第２のパラレルデータが選択されたとき、前記セレクタからは、前記第２のパラレルデータをシリアルに変換したデータが出力される、ことを特徴とする請求項１記載の変換回路。
【請求項７】
前記セレクタは、前記複数のデータをなす複数のビットデータについて、対応するビットデータをそれぞれ入力として受け、出力端が共通に接続され、前記第１のカウンタからの多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第１の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第２の値のときオフする、並置された複数のスイッチを備えている、ことを特徴とする請求項１記載の変換回路。
【請求項８】
請求項５記載の変換回路と、
受信データを入力する入力バッファと、
前記入力バッファからの受信データと内部クロック信号とを受け、前記受信データに同期したクロック及びデータを復元するクロックアンドデータリカバリ回路と、
を備え、
前記第２のクロック信号は、前記クロックアンドデータリカバリ回路より供給され、
前記第１のクロック信号は、前記内部クロック信号よりなる、ことを特徴とするインタフェース回路。
【請求項９】
請求項５記載の変換回路と、
受信データを入力する入力バッファと、
前記入力バッファからの受信データと内部クロック信号とを受け、前記受信データに同期したクロック及びデータを復元するクロックアンドデータリカバリ回路と、
を備え、
前記第２のクロック信号は、前記クロックアンドデータリカバリ回路より供給されたクロック信号、又は前記内部クロック信号のうちのいずれか一方よりなり、
前記第１のクロック信号は、前記内部クロック信号よりなる、ことを特徴とするインタフェース回路。
【請求項１０】
請求項５記載の変換回路を備え、
前記変換回路の前記セレクタより出力されるシリアルデータを受けてプリエンファシスして出力するプリエンファシス回路を備えている、ことを特徴とするインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルパラレル変換回路とＦＩＦＯ（First In First Out；先入れ先出し）回路とパラレルシリアル変換回路とを備えたインタフェース回路等に適用して好適な回路に関する。
【背景技術】
【０００２】
図６は、ギガビット帯域での転送を行う従来のシリアルデジタルインタフェース（シリアル化／デシリアル化（Serialization/Deserialization；「SerDes」ともいう）の典型的な構成を説明するための図である。図６を参照すると、このインタフェースにおいて、入力バッファ１０１は、相補の受信信号ＲＸＴ、ＲＸＣを差動で受けて差動出力する。ＰＬＬ（Phase  Locked  Loop）回路１０２は、システムクロック信号ＳＣＬＫ（その相補信号ＳＣＬＫＢ）に位相同期したクロック信号を出力する。ＰＬＬ回路１０２の出力クロック信号は、分周回路１０３に供給される。分周回路１０３は、互いに位相が等間隔に離間してなる分周多相クロックを出力する。分周回路１０３からの多相クロックは、位相インタポレータ（位相シフト回路）１０４に供給される。
【０００３】
位相インタポレータ１０４は、ＣＤＲ（Clock and Data Recover）制御回路１０６から供給される制御信号に基づき、入力される信号の位相差を内分した位相に対応する信号を出力する多相クロックを出力する。位相インタポレータ１０４の出力は、サンプル回路１０５に供給される。
【０００４】
サンプル回路１０５は、並列接続されたフリップフロップ（不図示）を含み、それぞれのフリップフロップは、入力バッファ１０１の出力（受信データ）をデータ端子に受け、位相インタポレータ回路１０４から対応するサンプリングクロックをクロック端子に受け、サンプリングクロックに応答して該受信データをラッチ出力する。
【０００５】
ＣＤＲ制御回路１０６は、サンプル回路１０５のフリップフロップ（不図示）の出力を入力し、フリップフロップの出力が論理０のときアップし、論理１のときダウンするアップダウンカウンタ（不図示）と、アップダウンカウンタの出力を時間平均するフィルタ（不図示）と、フィルタの出力を入力してデコードし、位相を制御する信号（位相インタポレータ１０４の内分比）を位相インタポレータ１０４に供給する制御回路（不図示）を備えている。なお、分周回路１０３、位相インタポレータ１０４、サンプル回路１０５、ＣＤＲ制御回路１０６により、クロックアンドデータリカバリ回路が構成される。クロックアンドデータリカバリ回路は、受信データ、リカバリクロック信号を生成して出力する。クロックアンドデータリカバリ回路の詳細は、例えば特許文献１等の記載が参照される。
【０００６】
サンプル回路１０５の複数のフリップフロップ（不図示）でサンプルされた受信データ信号のうち（図６では４本）、２つのデータ信号（例えば偶奇ビットデータ）は、クロックアンドデータリカバリ回路から出力されるデータ信号として出力される。
【０００７】
クロックアンドデータリカバリ回路のサンプル回路１０５からのシリアルデータは、ＦＩＦＯ１１５に書き込まれる。すなわち、ＦＩＦＯ１１５のレジスタ１１８に、カウンタ１１７の出力を書き込みアドレスとして書き込まれる。そして、レジスタ１１８より、カウンタ１１６の出力を読み出しアドレスとして読み出された２ビットのデータは、セレクタ１０８を介してシリアルパラレル変換回路１０９に入力される。シリアルパラレル変換回路１０９は、カウンタ１１０からの出力に基づき、シリアルパラレル変換（２：１０のシリアルパラレル変換）を行い、１０ビットの受信パラレルデータＲＸＤＡＴ［９：０］を不図示の内部回路に供給する。シリアルパラレル変換用のクロックは、セレクタ１０７の出力を、カウンタ１１０で分周した分周クロック信号である。カウンタ１１０は、例えばジョンソンカウンタよりなる。セレクタ１０７は、選択信号Ｓｅｌ１に基づき、分周回路１０３の分周クロック信号又は位相インタポレータ回路１０４の出力クロック信号を選択して出力し、カウンタ１１０に供給する。なお、セレクタ１０７を省略し、位相インタポレータ回路１０４の出力クロック信号をカウンタ１１０に供給する構成としてもよい。セレクタ１０８は、選択信号Ｓｅｌ１に基づき、クロックアンドデータリカバリ回路のサンプル回路１０５からの受信シリアルデータ、又は、ＦＩＦＯ１１５に一時的に蓄積された受信シリアルデータを選択して出力する。
【０００８】
シリアル化回路として、１０ビット送信パラレルデータＴＸＤＡＴ［９：０］をシリアルデータに変換するパラレルシリアル変換回路１１４と、セレクタ１１９と、セレクタ１１９からの出力（偶、奇ビット）を入力して、２：１に多重するマルチプレクサ１１３と、信号の変化点で振幅をプリエンファシスするプリエンファシス回路１１２と、送信信号を差動出力する差動バッファ１１１を備えている。セレクタ１１９は、選択信号（割り込みイネーブル信号）Ｓｅｌ２に基づき、パラレルシリアル変換回路１１４から出力される送信シリアルデータ（例えば偶奇の２ビットデータ）と、セレクタ１０８からの受信シリアルデータ（偶奇の２ビットデータ）の一方を選択する。例えばパススルー時には、セレクタ１０８からの受信シリアルデータを選択し、マージ動作時（選択信号Ｓｅｌ２が割り込みイネーブルを示す時）には、パラレルシリアル変換回路１１４の出力を選択して出力する。なお、マージ動作とは、受信データのフレームと送信データのフレームをマージしてシリアル出力することをいう。
【０００９】
図６の構成は、受信シリアルデータを、シリアルデータのままＦＩＦＯ１１５に書き込み読み出しを行うことで、受信クロック（位相インタポレータ１０４の出力）から、内部クロック（ＰＬＬ回路１０２の出力を分周回路１０３で分周したクロック）に、クロック載せ換えを行い、シリアルパラレル変換回路１０９でパラレルデータに変換している。
【００１０】
これに対して、図７に示す構成においては、クロックアンドデータリカバリ回路のサンプル回路１０５から出力されるシリアルデータ信号（２ビットデータ）をシリアルパラレル変換回路１０９に入力して、シリアルパラレル変換し、１０ビット受信パラレルデータＲＸＤＡＴ［９：０］を得るとともに、シリアルパラレル変換回路１０９からの１０ビットパラレルデータをＦＩＦＯ１１５のレジスタ１１８’に書き込み、レジスタ１１８’から読み出されたパラレルデータを、セレクタ１２０に入力する構成とされている。かかる構成において、セレクタ１２０は、１０ビットの送信パラレルデータＴＸＤＡＴ［９：０］と、ＦＩＦＯ１１５のレジスタ１１８’より読み出された１０ビットパラレルデータを入力し、選択信号（割り込みイネーブル信号）Ｓｅｌ２に基づき、パススルー時には、レジスタ１１８から出力を選択して出力し、割り込みイネーブル時には、送信パラレルデータＴＸＤＡＴ［９：０］を選択して出力する。セレクタ１２０からのパラレル出力は、パラレルシリアル変換回路１１４に入力されて、シリアルデータ（１０：２のパラレルシリアル変換（例えばパラレル１０ビットを、それぞれ偶、奇ビットのそれぞれについて各５ビットの２本のシリアルデータに変換））に変換され、パラレルシリアル変換回路１１４からのシリアルデータはマルチプレクサ１１３に入力され、１本の信号に多重化されて出力される。なお、図７の構成は、シリアルパラレル変換回路１０９の出力である１０ビットパラレルデータをＦＩＦＯ１１５に書き込んでいるため、書き込みアドレスを生成するカウンタ１１７には、受信データに同期したクロック信号をカウンタ１１０Ｂで１０分周した信号がカウントクロックとして供給され、読み出しアドレスを生成するカウンタ１１６には、受信データに同期したクロック信号をカウンタ１１０Ａで１０分周した信号がカウントクロックとして供給される。
【００１１】
なお、シリアルデータをｎビットのパラレルデータに変換するシリアルパラレル変換回路として、特許文献２には、ｎビットのフリップフロップを有し、シリアルデータ信号を入力とするＦＩＦＯ装置と、ＦＩＦＯ装置の出力をバッファするフリップフロップを備え、機能を損なうことなく使用回路素子を削減するようにした構成が開示されている。
【００１２】
【特許文献１】特開２００２−１９０７２４号公報
【特許文献２】特開２００５−３３６８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図６及び図７等を参照して説明したインタフェース回路においては、デシリアル化回路において、受信シリアルデータをパラレルデータに変換するシリアルパラレル変換回路を備え、シリアル化回路において、パラレルデータをシリアル伝送するためのパラレルシリアル変換回路を備え、パススルー用のデータを一時的に蓄積するＦＩＦＯを備えており、面積の増大、消費電力の増大を生じる、という課題がある。
【００１４】
また、図６に示したように、セレクタ１１９により、パラレルシリアル変換回路１１４の出力（送信フレーム）とＦＩＦＯ１１５の出力（受信フレーム）の切り替えを行う場合、タイミング調整が難しくなる、という課題もある。
【課題を解決するための手段】
【００１５】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００１６】
本発明の第１のアスペクトに係る変換回路は、シリアルデータを受けてパラレルデータに変換して出力するレジスタと、前記レジスタのパラレル出力を受け、制御信号にしたがって１つを選択するセレクタと、前記レジスタにデータがシリアルに入力された順に対応して前記セレクタからシリアルにデータが出力されるように、前記セレクタへ制御信号を生成する手段と、を備えている。
【００１７】
本発明において、前記レジスタからパラレル出力が取り出され、シリアルパラレル変換機能をなす。
【００１８】
本発明において、前記セレクタからのシリアルデータは、前記レジスタにデータがシリアルに入力された順に出力され、ＦＩＦＯ機能とパラレルシリアル変換機能をなす。
【００１９】
本発明において、前記レジスタにデータを取り込む制御信号を生成する第１のカウンタ回路を備え、前記第１のカウンタ回路は第１のクロック信号で駆動され、前記セレクタへ制御信号を生成する回路を構成する第２のカウンタを備え、前記第２のカウンタは第２のクロック信号で駆動され、前記セレクタからのシリアルデータは、前記第１のクロック信号から前記第２のクロック信号へクロックの載せ換えが行われる。
【００２０】
本発明において、前記セレクタには、さらに、第２のパラレルデータが入力され、選択信号が前記第２のパラレルデータを選択したとき、前記第２のパラレルデータがシリアルに出力される。
【００２１】
本発明において、前記セレクタは、前記複数のデータをなす複数のビットデータについて、対応するビットデータをそれぞれ入力として受け、出力端が共通に接続され、前記第１のカウンタからの多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第１の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第２の値のときオフする、並置された複数のスイッチを備えている。
【００２２】
本発明に係るインタフェース回路は、前記セレクタの出力を受けてプリエンファシス（デエンファシス）して出力する、プリエンファシス回路を備える。
【００２３】
本発明に係るインタフェース回路は、受信データを入力する入力バッファと、入力バッファからの受信データと内部クロック信号を受け、クロック及びデータを復元するクロックアンドデータリカバリ回路と、を備え、前記第２のクロック信号は前記クロックアンドデータリカバリ回路より供給され、前記第１のクロック信号は前記内部クロック信号よりなる。
【発明の効果】
【００２４】
本発明によれば、シリアルパラレル変換回路とパラレルシリアル変換回路とＦＩＦＯ機能を一体化することで回路規模を縮減し、消費電力、高速化にも貢献する。
【発明を実施するための最良の形態】
【００２５】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照してこれを説明する。まず本発明の構成、動作原理について説明する。
【００２６】
図１は、本発明の構成原理を説明するための図である。なお、以下では、単に、説明の容易化のため、１：４変換（シリアルデータ４ビットをパラレルの４ビットデータに変換）について説明するが、本発明はかかる構成に限定されるものでなく、任意のビットの変換に適用できることは勿論である。シリアルデータ１１を入力するレジスタ１は、カウンタ３からの制御信号１３に基づき、順番に、シリアルデータ１１をサンプルし、４本のデータ信号１５として出力する。カウンタ３からの制御信号１３は、互いに位相が、クロック信号ＣＬＫ１の１クロックサイクルずつシフトしている４分周４相クロックよりなる。カウンタ３に供給されるクロック信号ＣＬＫ１を４分周したサイクル毎に、４ビットパラレルデータ１６が取り出される。
【００２７】
レジスタ１から出力されるパラレルの４本のデータ信号１５は、セレクタ２に入力され、セレクタ２からは、カウンタ４からの制御信号１４にしたがって、順番に、時分割にデータが選択出力され、シリアルデータ１２として出力される。カウンタ４からの制御信号１４は４分周４相クロックよりなる。クロック信号ＣＬＫ２の１サイクルをｔＣＬＫ２とすると、制御信号１４を構成する第１乃至第４相のクロックは、互いに位相がｔＣＬＫ２ずれＨＩＧＨレベル期間がｔＣＬＫ２とされる。セレクタ２では、カウンタ４から供給される制御信号１４を構成する第１乃至第４相のクロックにより、例えば第１乃至第４相のクロックがそれぞれＨＩＧＨレベルの間、４本のデータ信号１５の対応するデータ信号を選択出力する。これにより、レジスタ１にシリアルデータ１１が入力された順に、セレクタ２から、シリアルデータ１２が出力され、ＦＩＦＯ機能が実現される。ＦＩＦＯでは、ＦＩＦＯ書き込みクロックＣＬＫ１からＦＩＦＯ読み出しクロックＣＬＫ２へのクロック載せ変えが行われる。なお、ＬＩＦＯ（Ｌａｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）へ応用できることは勿論である。
【００２８】
図２は、図１に示した本発明の一実施形態の動作原理を模式的に示すタイミング図である。シリアルデータ入力１１（０、１、２、３）がレジスタ１に、この順に、サンプルされ、レジスタ１からは、４ビットのデータ信号１５が出力される。レジスタの４ビットのデータ信号１５は、セレクタ２に供給される。なお、レジスタ１からの４ビットのデータ信号１５を、カウンタ３から出力される４相クロックのうちの第４相クロック（シリアルデータ入力１１の「３」のタイミングの４分周クロック）でラッチすることで、パラレル出力データ１６が得られる。セレクタ２からは、カウンタ４からの制御信号（４分周４相クロック）１４１〜１４４のＨＩＧＨレベル期間に対応して、シリアルデータ出力１２（０、１、２、３）が順次出力される。
【００２９】
図３は、図１のセレクタ２の構成の一例を示す図である。セレクタ２は、レジスタ１からの４ビットのデータ信号１５（１５１〜１５４）をそれぞれ受け、出力が共通に接続され、カウンタ４からの制御信号１４（１４１〜１４４）でそれぞれオン・オフ制御されるスイッチ２０１〜２０４を備えている。
【００３０】
図４に、図３のスイッチ２０１〜２０４の構成の２つの例を示しておく。図４（Ａ）は、電源とＧＮＤ間に直列に接続されたＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１を備え、データ信号とクロック信号ＣＬＫとを入力する否定論理積回路ＮＡＮＤ１と、データ信号とクロック信号ＣＬＫの反転信号（インバータＩＮＶ１の出力）を入力する否定論理和回路ＮＯＲ１と、を備え、ＮＡＮＤ１、ＮＯＲ１の出力はＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１のゲートにそれぞれ入力される。クロック信号ＣＬＫがＨＩＧＨレベルのとき、データがＨＩＧＨレベルの場合、ＮＡＮＤ１の出力はＬＯＷレベル、ＮＯＲ１の出力はＬＯＷレベルとなり、ＰＭＯＳトランジスタＰＭ１がオンし、ＮＭＯＳトランジスタＮＭ１はオフし、出力はＨＩＧＨレベルとなり、データがＬＯＷレベルの場合、ＮＡＮＤ１の出力はＨＩＧＨレベル、ＮＯＲ１の出力はＨＩＧＨレベルとなり、ＰＭＯＳトランジスタＰＭ１がオフし、ＮＭＯＳトランジスタＮＭ１がオンし、出力はＬＯＷレベルとなる。あるいは、図４（Ｂ）に示すように、クロックＣＬＫ信号とその反転信号でオン・オフが制御されるＮＭＯＳトランジスタＮＭ２、ＰＭＯＳトランジスタＰＭ２と、データをインバータＩＮＶ２で反転した信号をゲートに入力とするＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１を電源、ＧＮＤ間に、ＰＭ２、ＰＭ１、ＮＭ１、ＮＭ２の順に直列に接続したクロックドインバータで構成してもよい。なお、図３のスイッチ２０１〜２０４は、図４に示した構成以外にも、任意の３ステート正転バッファで構成してもよい。
【００３１】
本発明によれば、シリアルパラレル変換回路とパラレルシリアル変換回路とＦＩＦＯ機能を一体化することで回路規模を縮減し、消費電力、高速化にも貢献する。以下、本発明を、シリアル化／デシリアル化回路を備えたインタフェース（SerDes）回路に適用した実施例に即して説明する。
【実施例】
【００３２】
図５は、本発明の一実施例の構成を示す図である。図５において、レジスタ１２０、セレクタ１２１、カウンタ１２２、カウンタ１２３は、図１のレジスタ１、セレクタ２、カウンタ３、カウンタ４にそれぞれ対応している。図５において、ＰＬＬ１０２、分周回路１０３、位相インタポレータ１０４、サンプル回路１０５、ＣＤＲ制御回路１０６、出力バッファ１１１、プリエンファシス回路１１２、マルチプレクサ１１３は、図６及び図７を参照して説明したものと同一であるため、説明は省略する。
【００３３】
クロックアンドデータリカバリ回路のサンプル回路１０５からの２本のシリアルデータの各々は、レジスタ１２０に入力され、カウンタ１２２からのクロック信号（特に制限されないが、例えば１０分周１０相クロックの偶位相の５相のクロックと、奇位相の５相のクロック）に基づきサンプルされ、それぞれ５ビットパラレルデータに変換され、１０ビットパラレルデータＲＸＤＡＴ［９：０］が出力される。
【００３４】
レジスタ１２０からの１０ビットデータは、セレクタ１２１に入力され、パススルー時、選択信号ＳＥＬ２の制御により選択され、セレクタ１２１からは、カウンタ１２３の出力（特に制限されないが、例えば１０分周１０相クロックの偶位相の５相のクロックと、奇位相の５相のクロック）により、それぞれ選択され、例えば２本のシリアルデータ（偶ビット、奇ビット）として出力される。セレクタ１２１からの２本のシリアルデータはマルチプレクサ１１３に入力され、１本の信号に多重化され、プリエンファシス回路１１２に供給される。
【００３５】
なお、マージ動作時（割り込みイネーブル時）、セレクタ１２１は、選択信号ＳＥＬ２の制御により、１０ビット送信パラレルデータＴＸＤＡＴ［９：０］を選択する。この場合、セレクタ１２１は、カウンタ１２３の出力（特に制限されないが、１０分周１０相クロックのうち偶位相の５相のクロックと、奇位相の５相のクロック）により、１０ビット送信パラレルデータＴＸＤＡＴ［９：０］の偶ビット、奇ビットのそれぞれについてシリアルデータを出力し、２本のシリアルデータを出力する。すなわち、ＴＸＤＡＴ［９：０］に対して１０：２のパラレルシリアル変換を行う。
【００３６】
パススルー時、クロックアンドデータリカバリ回路からのシリアルデータがレジスタ１２０に入力された順に、セレクタ１２１にてシリアルデータを出力することで、レジスタ１２０とともに、ＦＩＦＯ機能を実現している。なお、セレクタ１０７にて選択信号Ｓｅｌ１に基づき、ＦＩＦＯの読み出しクロックとして、分周回路１０３の出力（ＰＬＬ回路１０２の出力クロックを分周したクロック）を選択すると、クロックの載せ替えが行われる。なお、図５に示したインタフェース回路は、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）等のモジュールのモジュール間の高速シリアル・インタフェースに適用して好適とされる。
【００３７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するタイミング図である。
【図３】図１のセレクタの構成を示す図である。
【図４】（Ａ）、（Ｂ）は図３のスイッチの構成を示す図である。
【図５】本発明の一実施例のインタフェース回路の構成を示す図である。
【図６】従来のインタフェース回路の構成を示す図である。
【図７】従来のインタフェース回路の構成を示す図である。
【符号の説明】
【００３９】
１  レジスタ
２  セレクタ
３  カウンタ
４  カウンタ
１１  シリアルデータ入力
１２  シリアルデータ出力
１３  制御信号（４分周４相クロック）
１４  制御信号（４分周４相クロック）
１５  データ信号
１６  パラレルデータ
１０１  入力バッファ（差動入力バッファ）
１０２  ＰＬＬ回路
１０３  分周回路
１０４  位相インタポレータ
１０５  サンプル回路
１０６  ＣＤＲ制御回路
１０７  セレクタ
１０８  セレクタ
１０９  シリアルパラレル変換回路
１１０、１１０Ａ、１１０Ｂ  カウンタ
１１１  出力バッファ（差動出力バッファ）
１１２  プリエンファシス回路
１１３  マルチプレクサ
１１４  パラレルシリアル変換回路
１１５  ＦＩＦＯ
１１６  カウンタ
１１７  カウンタ
１１８、１１８’  レジスタ
１１９  セレクタ
１２０  レジスタ
１２１  セレクタ
１２２、１２３  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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