(57)【要約】【課題】数値デジタル値をパルス密度変調アナログ出力信号に変換するための、待ち時間が短く帯域幅の広い方法およびシステムを実現する。そのような出力信号は、システムクロック周波数にはるかに近いそれらの最低出力周波数を有し、したがって、従来の手法よりも帯域幅が広く、より簡単に実現できる。【解決手段】デジタル信号をパルス密度変調信号に変換するための方法が提供される。この方法は、第１の数を表すデジタル入力信号を受け取るステップ２２と、第１の数と、変換の時間分解能を定義する数値に等しい所定の数との差を計算して、第２の数を得るステップ１２と、各クロックサイクルで、正または負の数値符号を有する、第１および第２の数の現在総和を計算するステップ１４、１８、２０と、その総和の、変化する数値符号に一部基づく、パルス密度変調信号の部分を生成するステップ１６とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の数を表すデジタル入力信号を受け取るステップと、
前記第１の数と、ラッチ機能内に記憶可能な数値状態の合計数に等しい所定の数との差を計算し、第２の数を得るステップと、
第１または第２の数値符号を有する、前記第１および第２の数の総和を計算するステップと、
前記総和の前記数値符号に一部基づく、パルス変調信号の部分を生成するステップと、
を含む、デジタル信号をパルス変調信号に変換するための方法。
【請求項２】
前記第１および第２の数の総和が前記第１の数値符号を有する場合、前記パルス変調信号の前記部分が第１の値を有し、前記第１および第２の数の前記総和が前記第２の数値符号を有する場合、前記パルス変調信号の前記部分が第２の値を有する方法であって、
前記総和が前記第１の数値符号を有する場合、前記第１の数を前記総和に加算するステップと、
前記総和が前記第２の数値符号を有する場合、前記第２の数を前記総和に加算するステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記第１の数を追跡するために前記パルス変調信号を瞬時に更新するクロック信号を受け取るステップと、
前記第１および第２の数の差を前記計算するステップ、前記パルス変調信号の前記部分を前記生成するステップ、および各クロックサイクルで前記第１および第２の数を前記総和に前記加算するステップを繰り返すステップと、
をさらに含む、請求項２に記載の方法。
【請求項４】
前記第１の数が、前記ラッチ機能内に記憶可能な数値状態の合計数の第１および第２の百分率の間となるように、前記デジタル入力を制限するステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記第１の百分率が、約２５％であり、前記第２の百分率が約７５％である、請求項４に記載の方法。
【請求項６】
前記第１の数値符号が負であり、前記第２の数値符号が正である、請求項５に記載の方法。
【請求項７】
前記パルス変調出力信号の各部分の持続時間が、単一クロックサイクル幅である、請求項６に記載の方法。
【請求項８】
前記第１の値が１であり、前記第２の値が０である、請求項７に記載の方法。
【請求項９】
アナログ入力信号を受け取るステップと、
前記アナログ入力信号を数値デジタル出力に変換するステップと、
をさらに含む、請求項８に記載の方法。
【請求項１０】
前記パルス変調信号をアナログフィードバック信号に変換するステップと、
前記フィードバックアナログ信号を前記アナログ入力信号と組み合わせるステップと、
をさらに含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、デジタル信号をパルス変調信号に変換するための方法およびシステムに関し、より詳細には、線を描画するために広く使用されているアルゴリズムを使って、デジタル信号をパルス密度またはパルス分布変調（ＰＤＭ）信号に変換するための方法に関する。
【背景技術】
【０００２】
多種多様な現代技術で使用される多くの電気回路は、デジタル回路とアナログ回路をどちらも必要とする。アナログ信号からデジタル信号への変換、およびその逆を行うために、多くの回路では、アナログ−デジタル変換器とデジタル−アナログ変換器をどちらも含む。アナログ信号とデジタル信号の間の変換に使用される１つの一般的方法が、パルス分布またはパルス密度変調（ＰＤＭ）として知られている。
【０００３】
デジタル信号をアナログ信号に変換するとき、ＰＤＭでは、マルチビット並列デジタル入力信号を受け取り、そのデジタル入力を、一連の１および０からなる２値出力信号に変換する。各１または０は、クロック信号によって設定される周波数で生成される。ＰＤＭ信号をアナログ信号に変換して戻すために、基本的に一連の１および０の値をアナログ信号に「平均化する」ローパスフィルタがしばしば使用される。
【０００４】
典型的には、クロック周波数対パルスレートの比が、１０００対１など、非常に高い。その結果、使用可能帯域幅が通常、クロック周波数よりも数桁低い。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、システムクロック周波数対出力ＰＤＭ信号の基本周波数の比を低減させることのできるＰＤＭ信号を生成するための方法を提供することが望ましい。さらに、本発明のその他の望ましい特徴および特性は、後続の詳細な説明および添付の特許請求の範囲を、添付の図面および上記の技術分野および背景技術と併せ読めば、明らかになるであろう。
【課題を解決するための手段】
【０００６】
デジタル信号をパルス密度変調信号に変換するための方法が提供される。この方法は、第１の数のデジタル入力信号表現を受け取るステップと、第１の数と、変換の時間分解能を定義する数値に等しい所定の数との差を計算して、第２の数を得るステップと、各クロックサイクルで、正または負の数値符号を有する、第１および第２の数の現在総和を計算するステップと、その総和の、変化する数値符号に一部基づく、パルス密度変調信号の部分を生成するステップとを含む。
【発明を実施するための最良の形態】
【０００７】
以後、本発明について、後述の図面とともに説明するが、それらの図面では、同様の参照番号は同様の要素を示す。
【０００８】
以下の詳細な説明は、単なる例示的性質のものであり、本発明または本発明の用途および使用を限定するものではない。さらに、前記の技術分野、背景技術、課題を解決するための手段、または以下の詳細な説明で提示する、表現または示唆されるどんな理論によっても、拘束されるものではない。また、図１〜６は単なる例示であり、グラフィカルな図が原寸に比例して描かれていないことがあることにも留意されたい。
【０００９】
図１〜５は、デジタル信号を、平均化されたとき、数値デジタル入力信号（すなわち、分子）対ラッチが得ることのできる最大の２の補数値（これが分母となる）の比を表すパルス密度または分布変調（ＰＤＭ）信号に変換するための、方法およびシステムを示す。クロック信号とともに、第１の数値を有するデジタル入力ワードが受け取られる。各クロック入力で、入力デジタルワードの数値とＰＤＭ信号の時間分解能を表す事前定義された数値との差を決定することによって、第２の数値が計算される。一連の第１および第２の数の統合総和が保持され、その場合、各クロック入力で、総和の値が負の場合は第１の数が総和に加算され、総和の値が正の場合は第２の数が総和に加算される。各クロック入力で、出力状態が生成される。出力状態の時間分布は、ＰＤＭ出力信号を構成する。出力状態は、総和の値が正の場合は第１の値を有し、総和の値が負の場合は第２の値を有する。この方法では、デジタル信号をＰＤＭ信号に変換するのに、ブレゼンハムの線描画アルゴリズムを使用してもよい。この方法では、直接、デジタル−アナログ変換器を実現する。この方法およびシステムはまた、図６に示されているように、アナログ−デジタル信号変換器を実現するために、帰還ループとともに使用してもよい。
【００１０】
図１は、本発明の一実施形態による、デジタル信号をＰＤＭ信号に変換するための方法および／またはシステム１０を示す。システム１０は、データ計算器１２、第１のデータセレクタ１４、第２のデータセレクタ１６、アキュムレータ１８、およびデータ記憶装置２０を含む。当業者には理解されるであろうように、図１に示されているシステム１０は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの様々な回路および集積回路を含めた電子部品を使って、あるいは、コンピューティングシステムによって実行されるべき、コンピュータ可読媒体に記憶されたソフトウェアまたはファームウェアベースの命令を用いて、全部または一部を実現してもよい。
【００１１】
図１に示されているように、デジタル入力ワード「Ａ」２２が、データ計算器１２および第１のデータセレクタ１４によって受け取られる。示されているように、データ計算器は、値「Ｂ」を計算する。ただし、Ｂ＝Ａ−２ｎであり、ｎは、２ｎ個の可能な数値に対応する、ビットでのレジスタ幅である。好ましい実施形態では、このレジスタは、後で論じるように、数値状態２ｎ＋１に対応するＮ＋１ビットを有するべきであることに留意されたい。ＡとＢはどちらも第１のデータセレクタ１４に送られ、その第１のデータセレクタは、条件に従って、ＡまたはＢをアキュムレータ１８に向けて送る。アキュムレータ１８は、第１のデータセレクタ１４から送られたＡおよびＢの値の現在総和を保持する。つまり、ＡまたはＢがアキュムレータに送られ、アキュムレータは、送られた値（ＡまたはＢ）を総和（すなわち、「現行の合計」）に加算する。
【００１２】
次に、ＡおよびＢの値の、前のアキュムレータデータ記憶装置結果との現総和が、アキュムレータ１８からデータ記憶装置要素２０に送られる。データ記憶装置２０は、システムクロック信号２４を受け取った後、アキュムレータの出力データを保持することになる、ハードウェア「ラッチ」またはその他の記憶装置手段を用いて、実現してもよい。したがって、図１に示されている例では、ラッチ２０は、システムクロック信号２４のすべてのサイクルで、その値を更新する。クロックは、アキュムレータのキャリービット状態制御の現在総和を、各クロックごとに瞬時に更新させる。この例では、可能な時間状態数は、２５６（すなわち、２８）である。さらに、ラッチ２０の記憶装置容量は好ましくは、カウンタ値がその負の最大値であるときに符号ビットを維持するのに必要な追加のビットを収容するために、かつ／または、後で論じられる特定の限度間の動作デューティサイクルを制約するために、カウンタの係数より１ビット大きい（ｎ＋１）、またはケースによっては２ビット大きい（ｎ＋２）。
【００１３】
図１に示されているように、記憶値は、アキュムレータ１８に送り返され、一方、記憶値の符号ビット（すなわち、正（＋）または負（−）のビット表現）は、第１のデータセレクタ１４および第２のデータセレクタ１６に送られる。ラッチ２０中の現記憶値が正の場合、第１のデータセレクタ１４は値Ｂを選択し、次いでそれは、アキュムレータ１８によって現記憶値に加算され、ラッチ２０に送られる。ラッチ２０中の現記憶値が負の場合、第１のデータセレクタ１４は値Ａ（すなわち、デジタル入力ワード）を選択し、次いでそれは、アキュムレータ１８によって現記憶値に加算され、ラッチ２０に送られる。第２のデータセレクタ１６は、ラッチ２０中の現記憶値の符号ビットに基づいて、「１」または「０」を出力する。現記憶値の符号ビットが正の場合、第２のデータセレクタ１６は１を出力する。同様に、現記憶値の符号ビットが負の場合、第２のデータセレクタ１６は０を出力する。
【００１４】
第２のデータセレクタ１６から出力される１および０からパルス分布変調（ＰＤＭ）信号が生成されるように、システムクロックの各クロックサイクルごとに、前述のプロセスが連続的に繰り返される。当業者には理解されるであろうように、デジタル入力ワードをＰＤＭ信号に変換するための前述のプロセスは、ブレゼンハムの線描画アルゴリズムに基づく。完璧を期して、次に、この具体的なアルゴリズムの簡潔な説明について論じる。
【００１５】
図２は、デジタル入力ワードＡに関して、ブレゼンハムの線描画アルゴリズムを使用したグラフである。一般に、ブレゼンハムの線描画アルゴリズムは、所与の２点間の直線を近似するために、２次元ラスタ上、または整数だけを使う２次元デカルト座標系上の、どの点（またはピクセル）をプロットすべきかを決定する。たとえば、図２に示されているように、（ｘ０，ｙ０）と（ｘ１，ｙ１）の間の線を、方程式ｙ＝ｍｘ＋ｂによって表すことができる。ただし、ｍはその線の傾きである。ｙ値が決して２ピクセル以上増大せず、ｘ値が絶えず増大するように、その線の傾きは０〜１であると、一般に仮定される。当技術分野では一般に理解されるように、ブレゼンハムの線描画アルゴリズムは、ｙに累積する誤差、すなわち現在プロットされたｙとｙの「真の」値との差を、追跡し続ける。その誤差は一般に、初期点（ｘ０、ｙ０）が正確であるので、ゼロの値で初期化される。線が左から右に進むとともに（すなわち、ｘの増大とともに）、累積されたｙ誤差が０．５よりも大きくなるとき、ｙが１だけ増大される。ｙ誤差はしたがって、現在プロットされたｙとｙの「真の」値の差を、追跡し続ける。
【００１６】
次に、図２とともに図１を参照すると、時間状態を表すｘ軸上の点およびデジタル入力ワードＡを表すｙ軸上の点をもつ２次元ラスタ上の、類似の線を考慮することができる。２ｎ個の可能な時間状態があり、したがって、各デジタル入力ワードは、数値ゼロ〜２ｎに制約されなければならない。したがって、値Ｂは、特定のデジタルワードＡと可能な時間状態数との差である。図２では、Ｂは、点（１，Ａ）と、（１，２ｎ）、すなわち前述のｙ誤差との間の距離を表すものと理解してもよい。図１に示されている方法および／またはシステム１０は、ブレゼンハムの線描画アルゴリズムと同様に、この誤差を追跡する。
【００１７】
これを線描画アルゴリズムに関連付けると、Ａ値は、描画すべき線セグメントのＹ長と等価であり、期間２ｎは、線セグメントのＸ長と等価である。各クロックサイクルは、ｘ軸に沿って１ステップ、それと同時にＹ軸に沿って０または１ステップ進み、それにより、右に、または上４５度の角度で右上に、１増分ステップを描画することと等価である。等価な発明は、すべてのクロックサンプルでＸ軸または時間が増大し、線セグメントが右上に進んだ場合は出力パルスがハイとなり、線セグメントが単に右に進んだ場合はローとなる。クロックサイクルは、すべてのものがそれを用いて測定される、基本単位または分解能またはサンプルサイズである。デジタルプロッタでは、「Ａ」は、「Ｙ」軸ステップサイズとして０．０２５４ｃｍ（０．０１インチ）を表してもよく、一方、この実装形態では、Ａは、最小増分カウント入力に対する最小出力電圧ステップを表す。
【００１８】
図３は、図１に示されている方法および／またはシステム１０を使って、出力ＰＤＭ信号を構成する一連の１および０へと処理される、特定のデジタル入力ワードの一例を示す表である。図示されているように、図示された例中のデジタル入力ワード（たとえば、Ａまたは主の加数）は、数値１７９を有し、時間状態の合計数が２５６（すなわち、ｎ＝８）である。したがって、Ｂ（すなわち、Ａ−２ｎ）は、値−７７を有する。図３とともに図１を参照すると、デジタル入力ワードはまず、データ計算器１２と第１のデータセレクタ１４の両方に送られる。
【００１９】
図３に示されているように、現記憶値、すなわちアキュムレータ現在合計は、第１の平均化期間において、ラッチ２０に既に記憶されていてもよい。当業者には理解されるであろうように、現記憶値は、１７９と異なってもよい、前のデジタル入力ワードの処理の残り部分でもよい。図示された例では、現記憶値は１３６である。したがって、第２のデータセレクタ１６に送られる符号ビットは、正の値を表し、その出力は１である。さらに、選択される値が１７９であるので、したがって、図示された例では、前の記憶値が負であり、第１のデータセレクタ１４によって値Ａが選ばれた、と推論してもよい。
【００２０】
前述のように、図１および図３を参照すると、第１の平均化サイクルにおいて、現記憶値はまた、アキュムレータ１８および第１のデータセレクタ１４にも送られる。現記憶値が正であるので、第１のデータセレクタ１４は、Ｂを選択して、それをアキュムレータ１８に送り、そのアキュムレータは、−７７を現記憶値１３６に加算し、その結果、現記憶値は５９になる。現記憶値はラッチ２０に送られ、そのラッチは、すべてのクロック間隔で、それ自体を更新する。次に、（たとえば、正の）符号ビット５９が第２のデータセレクタ１６に送られ、その第２のデータセレクタはしたがって、１を出力する。
【００２１】
次の平均化期間中、現記憶値が正であるので、この場合も第１のデータセレクタ１４によって−７７の値Ｂが選択されて、現記憶値に送られて加算され、その結果、現記憶値が−１８になる。したがって、第２のデータセレクタは、０を出力する。図３に示されているように、このプロセスが繰り返されることにより、第２のデータセレクタ１６に一連の１および０が生成され、各１または０は、システムクロックの１つまたは複数の期間だけ保持される。
【００２２】
図４は、図３に示されているデジタル入力ワード１７９を使って、図１のシステムおよび／または方法１０によって生成されるＰＤＭ信号の時間分布の一例を示す。図３に示されている出力値によって示されるように、ＰＤＭ信号は、２つの１と、それに続く０と、その後の３つの１からなる。同様に、図４に示されているＰＤＭ信号の残りの部分は、図３に示されている出力値の残りにマッチする。
【００２３】
図５は、８ビットＰＤＭの状態持続時間の一例であり、本発明の一実施形態による、様々な入力データに対するＰＤＭ出力の最大繰返し状態持続時間を示す。具体的には、図５は、０および／または２５５の数値終端点に近づく入力値に対する状態持続時間を示す。前述のように、図５に示されている例では、２ｎ＝２５６である。図示されているように、最小数値入力が、ゼロまたは２５５に近づくにつれて、パルス長は、１／ｘの関係に従って大きくなる。図５が反転された場合、入力データ範囲の上端での５０％デューティサイクル点について、同じ効果が反映されることになる。以下により詳細に述べるように、出力パルスの最大長とデータの使用可能範囲とでバランスのとれた最適化は、可能なラッチ状態の特定の範囲内に数値デジタル入力値を制限することによって得ることも可能である。たとえば、２５％デューティサイクルを最小値として、７５％デューティサイクルを最大値として用いて、出力パルスの最大長（短いほど、フィルタするのが容易である）と使用可能データ範囲（たとえば１／１６から１５／１６に進む場合、データ範囲１４／１６を使用することが可能となるが、より長い最大パルス長を有することになる）とでバランスのとれた最適化が得られる。これは、ユーザが、図表で示されているすべての利用可能な数学的組合せから選択することができることのトレードオフである。
【００２４】
図６は、システム１０の実装形態の一例である。具体的には、図６は、本発明の例示的な一実施形態による、図１に示されているシステム１０をサブ機能として使用する、アナログ−デジタル変換器回路２６を示す。回路２６は、システム１０、入力回路２８、基準電圧回路３０、およびフィードバック回路３２を含む。図示の実施形態では、回路２６はまた、「フリップフロップ」３４（すなわち、論理ゲート）およびアップ／ダウンカウンタ３６も含み、そのどちらも、システムクロック信号２４を受け取るために接続される。示されているように、カウンタは、２５６（すなわち、２８）個の可能な状態を有するような、８ビットカウンタである。具体的に示されていないが、図６に示されているシステム１０は、図１に示されているシステム１０のすべての構成要素を含んでもよい。
【００２５】
入力回路２８は、アナログ入力端子３８、加算ノード４６、２つの基準端子４０、フィードバック経路４２、および比較器４４を含む。図６に示されているように、入力端子３８、基準端子のうちの一方（＋５Ｖ）４０、およびフィードバック端子４２が入力ノード４６で接続され、その入力ノードは、比較器４４の入力に接続される。他方の基準端子（＋２．５Ｖ）４０は、比較器４４の別の入力に接続される。比較器４４の出力が、フリップフロップ３４に接続される。
【００２６】
基準電圧回路３０は、入力端子（＋１０Ｖ）４８、電圧ディバイダ５０、およびバッファ増幅器５２を含む。基準入力端子４８は、電圧ディバイダ５０に接続され、その電圧ディバイダは、一連の抵抗器を含み、バッファ増幅器５２に接続される。基準電圧回路３０は、基準電圧を入力回路２８、ならびにフィードバック回路３２に提供する。フィードバック回路３２は、スイッチ５４を含み、そのスイッチは、システム１０の出力および基準電圧回路３０からの＋５Ｖ基準電圧ならびにローパスフィルタ５６に接続され、そのローパスフィルタは、スイッチ５４の出力に接続され、この例では、当技術分野で一般に理解されるような、従来型の抵抗−容量（ＲＣ）ローパス回路として図示されている。図６に示されているように、ローパスフィルタ５６の出力が、フィードバック端子４２に接続される。また、代替のローパスフィルタ実現形態を、所望されるようにそれらの個々の属性に基づいて、代わりに使用してもよい。
【００２７】
使用時には、図６をやはり参照すると、入力端子３８がアナログ信号源に接続される。アナログ信号源は、電圧や電流などのアナログ信号を入力回路２８に供給する。比較器４４は、一般に理解されるように、入力電圧およびフィードバック電圧の和が２．５Ｖ基準電圧４０未満の場合、論理１の信号をシステム１０に出力する。フリップフロップ３４は、入力比較器４４からその信号を受け取り、クロック信号を受け取った後、受け取った電圧に応じて、その状態を、すなわち「ハイ」または「ロー」をラッチする。フリップフロップの状態は、アップ／ダウンカウンタ３６に送られ、そのアップ／ダウンカウンタは、一般に理解されているように、状態がハイの場合はそのカウントを増分させ、状態がローの場合はそのカウントを減分させる。図６の例に示されているように、カウンタ３６からの出力５８は、図示のアナログ−デジタル変換システム２６から出力されて得られるデジタルワードである。
【００２８】
図１に示されているように、デジタル入力ワードＡは、システム１０の構成要素１２および１４に送られ、そこで、図面１〜４に示されている方法が実施される。システム１０のそれらの構成要素にデジタルワードが送られる前に、デジタルワードは、２つの補数表記法で表現されたときのラッチの範囲内の数値に、サイズが制限されなければならない。一実施形態では、デジタルワードは、デューティサイクル範囲の２５％〜７５％の範囲に制限される。たとえば、８ビットラッチまたはカウンタでは、定義可能な状態の合計数は、２５６である。したがって、デューティサイクル範囲の２５％〜７５％に範囲を制限するように所望される場合、６４〜１９２の値をもつ数値デジタルワードのみがシステム１０に送られ、システム１０によって処理されるべきである。この制限は、一般に理解されるように、いくつかの異なるプロセスのどれを用いて実施してもよい。
【００２９】
図１中のデジタルワード「Ａ」が、可能な状態の合計数の２５％〜７５％の範囲に制限される場合、Ａの定数値での平均出力デューティサイクルも同様に、最大出力電圧振幅の２５％〜７５％の間をたどることに留意されたい。Ａの特定値では、出力は、Ａ×最大出力電圧／２ｎである。たとえば、アプリケーションがこれを使用することの可能な、３つの典型的な方法がある。第１の方法は、この機能を「そのまま」使用し、その場合、アプリケーションが、等価なオフセット２ｎ−１を有する出力範囲を受け入れることができる。第２の方法では、オフセットを除去するために、差動増幅器を使って、出力からアナログ電圧を減算してもよい。第３には、動作範囲を２５％〜７５％に制限すると、その結果、数値状態の５０％しか使用することが可能でなくなるので、ユーザが２ｎ個の状態を要する場合、アプリケーションは、ラッチに、２ｎ＋１個の可能な状態をもたせて、開始しなければならない。
【００３０】
図６に示されている例では、制限は、入力端子３８でアプリケーションの前のアナログ領域において行われる。したがって、システム１０がゼロにしなければならない値の範囲は、本質的に限られている。
【００３１】
したがって、図６を再び参照すると、デジタルワードは、カウンタ３６から受け取られ、ＰＤＭ信号に変換され、フィードバック回路５６に送られる。基準電圧回路３０からの＋５Ｖ基準電圧を使用するスイッチが、前のコメントで述べたようなフィードバック電圧に対する最大アナログ値を設定する。これは本質的に、出力電圧が、フィードバックされる代わりに単にフィルタされる場合、実現されるように、＋５Ｖ×数値５８を２ｎまたは２ｎ＋１で割った値に等しくなるような、出力振幅に対するスケールファクタである。当業者には理解されるように、中間ＰＤＭ出力は、ローパスフィルタ５６によってアナログ電圧に変換され、４２を介して加算ノード４６に電流としてフィードバックされる。したがって、回路２６は、カウンタ３６の出力がその結果得られる出力デジタル信号である、アナログ−デジタル変換の追跡と、フィードバック信号が入力アナログ信号をゼロにする、ループ内のデジタル−アナログ変換とを、どちらも実行する。
【００３２】
前述の方法およびシステムの１つの利点は、ＰＤＭパルスの幅が、平均化期間にわたっる時間により一様に広がることである。別の利点は、デジタル入力ワードが特定の範囲の可能な状態の合計数に制限されるので、基本ＰＤＭ出力周波数に対するシステムクロック周波数の比が低減されることである。たとえば、デジタル入力ワードが可能な合計状態数の２５％〜７５％に制限されるとき、ＰＤＭ出力周波数は、システムクロック信号の周波数の１／４未満である。したがって、より短いフィルタ時間定数を使用することが可能であるので、ＰＤＭ信号の忠実度が、改善され得る。その結果、ＰＤＭ信号の出力帯域幅が増大し、出力信号待ち時間に対する全体的なＰＤＭ更新が低減される。別の利点は、各クロックサイクルごとに同期して、デジタル入力ワードに対する変化に合わせて、システムが瞬時に調整されることである。
【００３３】
少なくとも１つの例示的な実施形態が上記の詳細な説明で提示されているが、莫大な数の変形形態が存在することを理解されたい。１つまたは複数の例示的な実施形態は、例にすぎず、本発明の範囲、適用性、または構成を、どのようであれ限定するものではないことも理解されたい。そうではなく、上記の詳細な説明は、１つまたは複数の例示的な実施形態を実施するために好都合なロードマップを当業者に提供するものである。添付の特許請求の範囲に記載の本発明の範囲およびその法的均等物から逸脱することなく、要素の機能および構成において様々な変更を行うことができることを理解されたい。
【図面の簡単な説明】
【００３４】
【図１】数値デジタル信号をパルス密度変調アナログ出力信号に変換するための方法および／またはシステムを示フロー図である。
【図２】デジタル入力に対応するブレゼンハムアルゴリズムベクトルを示すグラフである。
【図３】図１に示されている方法および／またはシステムに関する、ｎ＝８を使った例示的なラッチ状態シーケンスを示す表である。
【図４】入力クロック信号と、図３に列挙されたデータに従って、図１に示されている方法および／またはシステムによって生成されて得られるパルス密度変調出力との間の関係の、例示的な時間図である。
【図５】本発明の一実施形態による、出力パルス対入力データの最大状態持続時間を示すグラフである。
【図６】本発明の一実施形態による、図１に示されている方法および／またはシステムを使用するアナログ−デジタル変換器回路の概略図である。
【符号の説明】
【００３５】
１０  システム
１２  データ計算器
１４  第１のデータセレクタ
１６  第２のデータセレクタ
１８  アキュムレータ
２０  データ記憶装置、ラッチ
２２  デジタル入力ワード「Ａ」
２４  システムクロック信号
２６  アナログ−デジタル変換器回路
２８  入力回路
３０  基準電圧回路
３２  フィードバック回路
３４  フリップフロップ
３６  アップ／ダウンカウンタ
３８  アナログ入力端子
４０  基準端子
４２  フィードバック経路、フィードバック端子
４４  比較器
４６  加算ノード、入力ノード
４８  入力端子、基準入力端子
５０  電圧ディバイダ
５２  バッファ増幅器
５４  スイッチ
５６  ローパスフィルタ
【図１】
2007159128.tif 000003
【図２】
2007159128.tif 000004
【図３】
2007159128.tif 000005
【図４】
2007159128.tif 000006
【図５】
2007159128.tif 000007
【図６】
2007159128.tif 000008
【外国語明細書】
2007159128000001.pdf