(57)【要約】【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がり、デバイスサイズを縮小し難いという問題があった。【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上に２層のエピタキシャル層７、８が形成されている。エピタキシャル層７、８には、分離領域３、４、５を構成するＰ型の埋込拡散層４３、４４、４５及びＰ型の拡散層４６、４７、４８が形成されている。このとき、Ｐ型の埋込拡散層４３、４４、４５は１層目のエピタキシャル層７表面から拡散して形成されている。この構造により、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３が狭まり、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。【選択図】図１
2007158188.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板上に形成された逆導電型の第１のエピタキシャル層と、
前記第１のエピタキシャル層上に形成された逆導電型の第２のエピタキシャル層と、
前記第１及び第２のエピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域と、
前記半導体基板と前記第１のエピタキシャル層とに渡り形成された逆導電型の埋込拡散層と、
前記分離領域を構成し、前記第１のエピタキシャル層表面から形成され、前記半導体基板と連結する一導電型の埋込拡散層と、
前記分離領域を構成し、前記第２のエピタキシャル層表面から形成され、前記一導電型の埋込拡散層と連結する一導電型の第１の拡散層と、
前記第２のエピタキシャル層に形成され、コレクタ領域として用いられる逆導電型の第１の拡散層と、
前記第２のエピタキシャル層に形成され、ベース領域として用いられる一導電型の第２の拡散層と、
前記一導電型の第２の拡散層と重畳して形成され、エミッタ領域として用いられる逆導電型の第２の拡散層とを有することを特徴とする半導体装置。
【請求項２】
一導電型の半導体基板を準備し、前記半導体基板に逆導電型の埋込拡散層を形成した後、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層の所望の領域に一導電型の不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成し、前記第１及び第２のエピタキシャル層に渡り一導電型の埋込拡散層を形成する工程と、
前記第２のエピタキシャル層に前記一導電型の埋込拡散層と連結する一導電型の第１の拡散層を形成する工程と、
前記第２のエピタキシャル層にコレクタ領域として用いられる逆導電型の第１の拡散層を形成する工程と、
前記第２のエピタキシャル層にベース領域として用いられる一導電型の第２の拡散層を形成する工程と、
前記一導電型の第２の拡散層にエミッタ領域として用いられる逆導電型の第２の拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２のエピタキシャル層を形成した後、前記一導電型の埋込拡散層を拡散するための熱拡散工程を行うことなく、前記一導電型の第１の拡散層を形成するためのイオン注入工程を行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２のエピタキシャル層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸化膜上から前記一導電型の第１の拡散層を形成する一導電型の不純物をイオン注入することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層及び逆導電型の第２の埋込拡散層を形成した後、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層の所望の領域に一導電型の不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成し、前記第１及び第２のエピタキシャル層に渡り一導電型の埋込拡散層を形成する工程と、
前記第２のエピタキシャル層に前記一導電型の埋込拡散層と連結する一導電型の第１の拡散層及びバックゲート領域として用いられる一導電型の第２の拡散層を形成する工程と、
前記第２のエピタキシャル層にベース領域として用いられる一導電型の第３の拡散層を形成する工程と、
前記第２のエピタキシャル層にコレクタ領域として用いられる逆導電型の第１の拡散層を形成する工程と、
前記一導電型の第３の拡散層にエミッタ領域として用いられる逆導電型の第２の拡散層を形成する工程と、
前記一導電型の第２の拡散層にソース領域として用いられる逆導電型の第３の拡散層及びドレイン領域として用いられる逆導電型の第４の拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記一導電型の第１の拡散層と前記一導電型の第２の拡散層とは、同一のイオン注入工程により形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２のエピタキシャル層を形成した後、前記一導電型の埋込拡散層を拡散するための熱拡散工程を行うことなく、前記一導電型の第１の拡散層を形成するためのイオン注入工程を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第２のエピタキシャル層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸化膜上から前記一導電型の第１の拡散層を形成する一導電型の不純物をイオン注入することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧特性を維持しつつ、デバイスサイズを縮小する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、下記のＮＰＮトランジスタ６１の構造が知られている。図９に示す如く、Ｐ型の半導体基板６２上には、Ｎ型のエピタキシャル層６３が形成されている。エピタキシャル層６３には、基板６２表面から上下方向（深さ方向）に拡散するＰ型の埋込拡散層６４、６５とエピタキシャル層６３表面から拡散するＰ型の拡散層６６、６７とが形成されている。そして、エピタキシャル層６３は、Ｐ型の埋込拡散層６４、６５とＰ型の拡散層６６、６７とが連結してなる分離領域６８、６９により、複数の素子形成領域に区分されている。素子形成領域の１つには、例えば、ＮＰＮトランジスタ６１が形成されている。ＮＰＮトランジスタ６１は、主に、コレクタ領域として用いられるＮ型の埋込拡散層７０及びＮ型の拡散層７１、ベース領域として用いられるＰ型の拡散層７２及びエミッタ領域として用いられるＮ型の拡散層７３から形成されている（例えば、特許文献１参照。）。
【特許文献１】特開平９−２８３６４６号公報（第３−４、６頁、第１、５−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置では、エピタキシャル層６３の膜厚は、ＮＰＮトランジスタ６１等の耐圧が考慮され決められる。例えば、パワー用の半導体素子と制御用の半導体素子とが、同一の半導体基板６２にモノリシックに形成される場合には、パワー用半導体素子の耐圧特性に応じて、エピタキシャル層６３の膜厚が決められる。そして、分離領域６８、６９を構成するＰ型の埋込拡散層６４、６５は、基板６２表面からエピタキシャル層６３へと這い上がっている。一方、分離領域６８、６９を構成するＰ型の拡散層６６、６７は、エピタキシャル層６３表面から這い下がっている。この構造により、Ｐ型の埋込拡散層６４、６５は、その這い上がり幅に応じて、その横方向拡散幅Ｗ４、Ｗ５も広がってしまう。そして、ＮＰＮトランジスタ６１の所望の耐圧を実現するためには、Ｐ型の拡散層７２と分離領域６８との離間距離Ｌ２が一定の距離以上であることが必要となる。そのため、Ｐ型の埋込拡散層６４、６５の横方向拡散幅Ｗ４、Ｗ５が広がることで、ＮＰＮトランジスタ６１のデバイスサイズを縮小し難いという問題がある。
【０００４】
また、従来の半導体装置の製造方法では、Ｐ型の埋込拡散層６４、６５とＰ型の拡散層６６、６７とを連結させ、分離領域６８、６９を形成する。そのために、エピタキシャル層６３を形成した後にＰ型の埋込拡散層６４、６５を拡散する熱拡散工程を行っている。更に、Ｐ型の拡散層６６、６７は、分離領域６８、６９を形成する専用のイオン注入工程であるため、Ｐ型の拡散層６６、６７を拡散する専用の熱拡散工程が必要となる。この製造方法により、特に、Ｐ型の埋込拡散層６４、６５の横方向拡散幅Ｗ４、Ｗ５が広くなり、ＮＰＮトランジスタ６１のデバイスサイズを縮小し難いという問題がある。
【０００５】
また従来の半導体装置の製造方法では、エピタキシャル層６３表面から分離領域６８、６９を構成するＰ型の拡散層６６、６７を形成した後、熱酸化法によりＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜７４、７５を形成する。そしてＰ型の拡散層６６、６７を形成するために、Ｐ型不純物として、例えばホウ素（Ｂ）を用いたイオン注入工程を行った際に、Ｐ型の拡散層６６、６７の形成領域にイオン注入時のダメージが発生する場合がある。この場合、その後工程であるＬＯＣＯＳ酸化膜７４、７５を形成する熱酸化工程により、Ｐ型の拡散層６６、６７の形成領域におけるダメージ領域から結晶欠陥が発生し易いという問題がある。
【課題を解決するための手段】
【０００６】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に形成された逆導電型の第１のエピタキシャル層と、前記第１のエピタキシャル層上に形成された逆導電型の第２のエピタキシャル層と、前記第１及び第２のエピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域と、前記半導体基板と前記第１のエピタキシャル層とに渡り形成された逆導電型の埋込拡散層と、前記分離領域を構成し、前記第１のエピタキシャル層表面から形成され、前記半導体基板と連結する一導電型の埋込拡散層と、前記分離領域を構成し、前記第２のエピタキシャル層表面から形成され、前記一導電型の埋込拡散層と連結する一導電型の第１の拡散層と、前記第２のエピタキシャル層に形成され、コレクタ領域として用いられる逆導電型の第１の拡散層と、前記第２のエピタキシャル層に形成され、ベース領域として用いられる一導電型の第２の拡散層と、前記一導電型の第２の拡散層と重畳して形成され、エミッタ領域として用いられる逆導電型の第２の拡散層とを有することを特徴とする。従って、本発明では、分離領域を構成する一導電型の埋込拡散層の横方向拡散が抑えられ、デバイスサイズを縮小することができる。
【０００７】
また、本発明の半導体装置の製造方法では、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の埋込拡散層を形成した後、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層の所望の領域に一導電型の不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成し、前記第１及び第２のエピタキシャル層に渡り一導電型の埋込拡散層を形成する工程と、前記第２のエピタキシャル層に前記一導電型の埋込拡散層と連結する一導電型の第１の拡散層を形成する工程と、前記第２のエピタキシャル層にコレクタ領域として用いられる逆導電型の第１の拡散層を形成する工程と、前記第２のエピタキシャル層にベース領域として用いられる一導電型の第２の拡散層を形成する工程と、前記一導電型の第２の拡散層にエミッタ領域として用いられる逆導電型の第２の拡散層を形成する工程とを有することを特徴とする。従って、本発明では、半導体基板上に２層の第１及び第２のエピタキシャル層を形成する。そして、第１のエピタキシャル層表面から一導電型の埋込拡散層を形成することで、その横方向拡散を抑えることができる。
【０００８】
また、本発明の半導体装置の製造方法では、前記第２のエピタキシャル層を形成した後、前記一導電型の埋込拡散層を拡散するための熱拡散工程を行うことなく、前記一導電型の第１の拡散層を形成するためのイオン注入工程を行うことを特徴とする。従って、本発明では、一導電型の埋込拡散層専用の熱拡散工程が省略できるように、第１のエピタキシャル層の膜厚を調整することで、一導電型の埋込拡散層の横方向拡散を抑えることができる。
【０００９】
また、本発明の半導体装置の製造方法では、前記第２のエピタキシャル層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸化膜上から前記一導電型の第１の拡散層を形成する一導電型の不純物をイオン注入することを特徴とする。従って、本発明では、一導電型の第１の拡散層の形成領域での結晶欠陥を低減することができる。
【００１０】
また、本発明の半導体装置の製造方法では、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層及び逆導電型の第２の埋込拡散層を形成した後、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層の所望の領域に一導電型の不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成し、前記第１及び第２のエピタキシャル層に渡り一導電型の埋込拡散層を形成する工程と、前記第２のエピタキシャル層に前記一導電型の埋込拡散層と連結する一導電型の第１の拡散層及びバックゲート領域として用いられる一導電型の第２の拡散層を形成する工程と、前記第２のエピタキシャル層にベース領域として用いられる一導電型の第３の拡散層を形成する工程と、前記第２のエピタキシャル層にコレクタ領域として用いられる逆導電型の第１の拡散層を形成する工程と、前記一導電型の第３の拡散層にエミッタ領域として用いられる逆導電型の第２の拡散層を形成する工程と、前記一導電型の第２の拡散層にソース領域として用いられる逆導電型の第３の拡散層及びドレイン領域として用いられる逆導電型の第４の拡散層を形成する工程とを有することを特徴とする。従って、本発明では、基板上に複数の素子をモノリシックに形成する場合においても、第１のエピタキシャル層表面から一導電型の埋込拡散層を形成することで、その横方向拡散を抑えることができる。
【００１１】
また、本発明の半導体装置の製造方法では、前記一導電型の第１の拡散層と前記一導電型の第２の拡散層とは、同一のイオン注入工程により形成されることを特徴とする。従って、本発明では、分離領域を構成する一導電型の第１の拡散層を形成するイオン注入工程をその他の素子を形成するイオン注入工程と共用工程とする。この製造方法により、熱拡散工程を低減でき、一導電型の埋込拡散層の横方向拡散を抑えることができる。
【発明の効果】
【００１２】
本発明では、基板上に２層のエピタキシャル層が形成されている。分離領域を構成する埋込拡散層は１層目のエピタキシャル層表面から拡散している。この構造により、埋込拡散層の横方向拡散幅が狭められ、デバイスサイズを縮小することができる。
【００１３】
また、本発明では、１層目のエピタキシャル層表面から分離領域を構成する埋込拡散層を形成し、当該埋込拡散層を拡散させる専用の拡散工程を有していない。この製造方法により、埋込拡散層の横方向拡散幅が狭められ、デバイスサイズを縮小することができる。
【００１４】
また、本発明では、分離領域を構成する拡散層を形成する工程を共用工程とする。この製造方法により、分離領域を構成する拡散層を形成する専用の熱拡散工程が省略される。そして、埋込拡散層の横方向拡散幅が狭められ、デバイスサイズを縮小することができる。
【００１５】
また、本発明では、ＬＯＣＯＳ酸化膜を形成した後、分離領域を構成する拡散層を形成する。この製造方法により、拡散層の形成領域表面及びその近傍領域に発生する結晶欠陥を低減できる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、本実施の形態である半導体装置の耐圧特性を説明するための図である。
【００１７】
図１に示す如く、分離領域３、４、５で区画された１つの素子形成領域にはＮＰＮトランジスタ１が形成され、別の素子形成領域にはＮチャネル型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２が形成されている。尚、図示していないが、その他の素子形成領域にはＰチャネル型ＭＯＳトランジスタ、ＰＮＰトランジスタ等が形成されている。
【００１８】
図示したように、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型のエピタキシャル層７、８と、コレクタ領域として用いられるＮ型の埋込拡散層９、１０と、コレクタ領域として用いられるＮ型の拡散層１１と、ベース領域として用いられるＰ型の拡散層１２と、エミッタ領域として用いられるＮ型の拡散層１３とから構成されている。
【００１９】
Ｎ型のエピタキシャル層７、８は、Ｐ型の単結晶シリコン基板６上に形成されている。つまり、基板６上には、２層のエピタキシャル層７、８が積層されている。１層目のエピタキシャル層７は、例えば、その膜厚が０．６〜１．０（μｍ）程度となるように形成されている。一方、２層目のエピタキシャル層８は、例えば、その膜厚が１．０〜１．５（μｍ）程度となるように形成されている。
【００２０】
Ｎ型の埋込拡散層９は、基板６と１層目のエピタキシャル層７とに渡り形成されている。また、Ｎ型の埋込拡散層１０は、１層目のエピタキシャル層７と２層目のエピタキシャル層８とに渡り形成されている。そして、Ｎ型の埋込拡散層１０は、Ｎ型の埋込拡散層９と連結している。
【００２１】
Ｎ型の拡散層１１は、２層目のエピタキシャル層８に形成されている。Ｎ型の拡散層１１は、Ｎ型の埋込拡散層１０と連結している。そして、Ｎ型の埋込拡散層９、１０及びＮ型の拡散層１１は、ＮＰＮトランジスタ１のコレクタ領域として用いられている。
【００２２】
Ｐ型の拡散層１２は、２層目のエピタキシャル層８に形成され、ベース領域として用いられている。
【００２３】
Ｎ型の拡散層１３は、Ｐ型の拡散層１２に形成され、エミッタ領域として用いられている。
【００２４】
ＬＯＣＯＳ酸化膜１４、１５、１６が、２層目のエピタキシャル層８に形成されている。ＬＯＣＯＳ酸化膜１４、１５、１６の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。ＬＯＣＯＳ酸化膜１４、１６の下方には、Ｐ型の分離領域３、４が形成されている。
【００２５】
絶縁層１７が、２層目のエピタキシャル層８上面に形成されている。絶縁層１７は、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１７にコンタクトホール１８、１９、２０が形成されている。
【００２６】
コンタクトホール１８、１９、２０には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜２１が選択的に形成され、エミッタ電極２２、ベース電極２３及びコレクタ電極２４が形成されている。
【００２７】
一方、Ｎチャネル型ＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型のエピタキシャル層７、８と、Ｎ型の埋込拡散層２５と、バックゲート領域として用いられるＰ型の拡散層２６、２７と、ソース領域として用いられるＮ型の拡散層２８、３０と、ドレイン領域として用いられるＮ型の拡散層２９、３１と、ゲート電極３２とから構成されている。
【００２８】
Ｎ型のエピタキシャル層７、８は、Ｐ型の単結晶シリコン基板６上に形成されている。
【００２９】
Ｎ型の埋込拡散層２５は、基板６と１層目のエピタキシャル層７とに渡り形成されている。
【００３０】
Ｐ型の拡散層２６が、２層目のエピタキシャル層８に形成され、バックゲート領域として用いられている。Ｐ型の拡散層２６には、その形成領域を重畳させるように、Ｐ型の拡散層２７が形成されている。Ｐ型の拡散層２７は、バックゲート引き出し領域として用いられている。
【００３１】
Ｎ型の拡散層２８、２９がＰ型の拡散層２６に形成されている。Ｎ型の拡散層２８は、ソース領域として用いられている。Ｎ型の拡散層２９は、ドレイン領域として用いられている。Ｎ型の拡散層２８にはＮ型の拡散層３０が形成され、Ｎ型の拡散層２９にはＮ型の拡散層３１が形成されている。この構造により、ドレイン領域はＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造となる。そして、Ｎ型の拡散層２８、２９間に位置するＰ型の拡散層２６は、チャネル領域として用いられる。チャネル領域上方のエピタキシャル層８上面にはゲート酸化膜３３が形成されている。
【００３２】
ゲート電極３２は、ゲート酸化膜３３上面に形成されている。ゲート電極３２は、例えば、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている。図示していないが、タングステンシリサイド膜の上面にシリコン酸化膜が形成されている。
【００３３】
ＬＯＣＯＳ酸化膜１６、３４、３５が、２層目のエピタキシャル層８に形成されている。図示していないが、Ｐ型の拡散層２６とＰ型の分離領域４、５との間のＬＯＣＯＳ酸化膜１６、３５の下方には、Ｎ型の拡散層が形成されている場合でもよい。この場合には、Ｎ型の拡散層は、エピタキシャル層８表面が反転し、Ｐ型の拡散層２６とＰ型の分離領域４、５とがショートすることを防止できる。
【００３４】
絶縁層１７が、２層目のエピタキシャル層８上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１７にコンタクトホール３６、３７、３８が形成されている。
【００３５】
コンタクトホール３６、３７、３８には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜３９が選択的に形成され、ドレイン電極４０、ソース電極４１及びバックゲート電極４２が形成されている。
【００３６】
本実施の形態では、分離領域３、４、５は、１層目のエピタキシャル層７表面から拡散するＰ型の埋込拡散層４３、４４、４５と、２層目のエピタキシャル層８表面から拡散するＰ型の拡散層４６、４７、４８とが連結し、形成されている。そして、Ｐ型の埋込拡散層４３、４４、４５は、基板６と連結している。
【００３７】
ここで、ＮＰＮトランジスタ１の耐圧特性によって異なるが、例えば、エピタキシャル層７、８の膜厚が、合計で２．１（μｍ）程度となる場合について説明する。１層目のエピタキシャル層７の膜厚を０．６（μｍ）程度とし、２層目のエピタキシャル層８の膜厚を１．５（μｍ）程度とする。この場合には、Ｐ型の埋込拡散層４３、４４、４５は、エピタキシャル層７側へと０．６（μｍ）程度這い上がる。そして、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３は、０．４８（μｍ）程度となる。これは、エピタキシャル層の結晶状態等によっても異なるが、拡散層の横方向拡散幅は、拡散層の這い上がり幅（あるいは、這い下がり幅）に対して約０．８倍程度となるからである。
【００３８】
一方図９を用いて説明したように、従来の構造において基板６２上にその膜厚が２．１（μｍ）となる１層のエピタキシャル層６３が堆積されている場合を考える。この場合には、基板６２表面からＰ型の埋込拡散層６４、６５を拡散させるため、Ｐ型の埋込拡散層６４、６５は、エピタキシャル層６３側へと１．２（μｍ）程度這い上がる。そして、Ｐ型の埋込拡散層６４、６５の横方向拡散幅は、上記の場合と同様に、０．９６（μｍ）程度となる。
【００３９】
つまり、Ｐ型の埋込拡散層４３、４４、４５が、１層目のエピタキシャル層７表面から上下方向（深さ方向）に拡散することで、その拡散幅を抑制し、横方向拡散幅Ｗ１、Ｗ２、Ｗ３を狭くできる。そして、従来の構造と同様に、Ｐ型の拡散層１２とＰ型の分離領域３との離間距離Ｌ１においては、ＮＰＮトランジスタ１の耐圧特性に応じて、一定幅が必要である。しかしながら、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３を狭めることで、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。尚、離間距離Ｌ１は、ＮＰＮトランジスタ１の耐圧特性に影響を与えるＰ型の拡散層１２とＰ型の分離領域３との距離とする。
【００４０】
図２では、横軸はベース領域（Ｐ型の拡散層１２）と分離領域３との離間距離Ｌ１を示し、縦軸はＮＰＮトランジスタ１の耐圧特性を示している。図示したように、離間距離Ｌ１が広くなる程、ＮＰＮトランジスタ１の耐圧値が高くなっている。つまり、離間距離Ｌ１が広くなるにつれて、ＮＰＮトランジスタ１の耐圧特性が向上する。しかしその一方で、ＮＰＮトランジスタ１のデバイスサイズが大きくなる。そのため、離間距離Ｌ１は、ＮＰＮトランジスタ１のデバイスサイズも考慮され、設計される。
【００４１】
尚、図１に示したように、点線は基板６と１層目のエピタキシャル層７の境界領域を示している。上述したように、基板６はＰ型不純物を含有しており、エピタキシャル層７には基板６から這い上がったＰ型の拡散領域が形成されている。この構造により、Ｐ型の埋込拡散層４３、４４、４５は上記Ｐ型の拡散領域と連結することで、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３は、更に、抑制される。そして、ＮＰＮトランジスタ１のデバイスサイズも、更に、縮小される。
【００４２】
次に、本発明の一実施の形態である半導体装置の製造方法について、図３〜図８を参照し、詳細に説明する。図３〜図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
【００４３】
先ず、図３に示す如く、Ｐ型の単結晶シリコン基板６を準備する。基板６上にシリコン酸化膜４９を形成し、Ｎ型の埋込拡散層９、２５の形成領域上に開口部が形成されるように、シリコン酸化膜４９を選択的に除去する。そして、シリコン酸化膜４９をマスクとして用い、基板６の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース５０を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層９、２５を形成した後、シリコン酸化膜４９及び液体ソース５０を除去する。
【００４４】
次に、図４に示す如く、基板６を気相エピタキシャル成長装置のサセプタ上に配置し、基板６上にＮ型のエピタキシャル層７を形成する。このとき、膜厚が０．６〜１．０（μｍ）程度となるように、エピタキシャル層７を形成する。このエピタキシャル層７の形成工程における熱処理により、前記Ｎ型の埋込拡散層９、２５が熱拡散される。そして、エピタキシャル層７上にシリコン酸化膜５１を形成し、後述するＮ型の埋込拡散層１０の形成領域上に開口部を有するフォトレジスト（図示せず）をマスクとして、例えば、イオン注入法により、Ｎ型の埋込拡散層１０を形成する。尚、このＮ型の埋込拡散層１０の形成工程は省略されるものであっても良い。
【００４５】
次に、シリコン酸化膜５１上にフォトレジスト５２を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層４３、４４、４５が形成される領域上のフォトレジスト５２に開口部を形成する。その後、エピタキシャル層７の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１８０〜２００（ｋｅＶ）、導入量１．０×１０１２〜１．０×１０１４（／ｃｍ２）でイオン注入する。尚、本実施の形態では、イオン注入されたＰ型の埋込拡散層４３、４４、４５の不純物濃度ピークは、前記エピタキシャル層７の表面からおよそ０．２〜０．３（μｍ）の深さ位置である。更に言えば、このイオン注入による不純物濃度ピーク位置をイオン注入の加速電圧を任意に変更することで任意に調整することができ、そのピーク位置によりＰ型の埋込拡散層４３、４４、４５の形成位置を調整することができる。そして、Ｐ型の埋込拡散層４３、４４、４５を熱拡散することなく、シリコン酸化膜５１及びフォトレジスト５２を除去する。
【００４６】
次に、図５に示す如く、基板６を気相エピタキシャル成長装置のサセプタ上に配置し、エピタキシャル層７上にＮ型のエピタキシャル層８を形成する。このとき、膜厚が１．０〜１．５（μｍ）程度となるように、エピタキシャル層８を形成し、エピタキシャル層７、８の合計の膜厚が、例えば、２．０〜２．１（μｍ）程度となるようにする。このエピタキシャル層８の形成工程における熱処理により、前記Ｐ型の埋込拡散層４３、４４、４５が熱拡散される。その後、エピタキシャル層８の所望の領域にＬＯＣＯＳ酸化膜１４、１５、１６、３４、３５を形成する。
【００４７】
次に、図６に示す如く、エピタキシャル層８上にシリコン酸化膜５３を、例えば、４５０（Å）程度堆積する。次に、シリコン酸化膜５３上にフォトレジスト５４を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２６、４６、４７、４８が形成される領域上のフォトレジスト５４に開口部を形成する。その後、エピタキシャル層８の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１８０〜２００（ｋｅＶ）、導入量１．０×１０１２〜１．０×１０１４（／ｃｍ２）でイオン注入する。そして、フォトレジスト５４を除去し、熱拡散し、Ｐ型の拡散層２６、４６、４７、４８を形成する。
【００４８】
このとき、エピタキシャル層８を形成した後に、Ｐ型の埋込拡散層４３、４４、４５を拡散させるための熱拡散工程を行うことなく、Ｐ型の拡散層２６、４６、４７、４８を形成する。この製造方法は、エピタキシャル層７の膜厚を調整することで、従来の製造方法では必要であったＰ型の埋込拡散層４３、４４、４５を拡散させるための熱拡散工程を省略することができる。
【００４９】
更に、分離領域３、４、５を構成するＰ型の拡散層４６、４７、４８を形成するイオン注入工程とＮチャネル型ＭＯＳトランジスタ２のバックゲート領域であるＰ型の拡散層２６を形成するイオン注入工程とを共用工程とする。そのことで、従来の製造方法では必要であったＰ型の拡散層４６、４７、４８を単独で拡散させる熱拡散工程を省略することができる。
【００５０】
この製造方法により、従来の製造方法と比較し、Ｐ型の埋込拡散層４３、４４、４５に対し、上記２回の熱拡散工程を省略することができる。そして、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３（図１参照）を狭めることができ、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。
【００５１】
また、ＬＯＣＯＳ酸化膜１４、１６、３５を形成した後に、ＬＯＣＯＳ酸化膜１４、１６、３５上からホウ素（Ｂ）をイオン注入する。この製造方法により、比較的に分子レベルの大きいホウ素（Ｂ）をイオン注入することでダメージを受けたエピタキシャル層８表面から、ＬＯＣＯＳ酸化膜１４、１６、３５形成時の熱により結晶欠陥が発生することを防ぐことができる。
【００５２】
次に、図７に示す如く、エピタキシャル層８にＰ型の拡散層１２、Ｎ型の拡散層１１を順次形成した後、エピタキシャル層８上面にゲート酸化膜３３として用いるシリコン酸化膜を形成する。そして、ゲート酸化膜３３上に、例えば、ポリシリコン膜、タングステンシリサイド膜を順次形成し、公知のフォトリソグラフィ技術を用い、ゲート電極３２を形成する。その後、ゲート酸化膜３３として用いるシリコン酸化膜上にフォトレジスト５５を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２８、２９が形成される領域上のフォトレジスト５５に開口部を形成する。そして、エピタキシャル層８表面から、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層２８、２９を形成する。このとき、ＬＯＣＯＳ酸化膜１６、３４及びゲート電極３２をマスクとして利用することで、位置精度良くＮ型の拡散層２８、２９を形成することができる。その後、フォトレジスト５５を除去する。
【００５３】
次に、図８に示す如く、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２７を形成した後、Ｎ型の拡散層１３、３０、３１を形成する。
【００５４】
その後、エピタキシャル層８上に絶縁層１７として、例えば、ＮＳＧ膜及びＢＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１７にコンタクトホール１８、１９、２０、３６、３７、３８を形成する。コンタクトホール１８、１９、２０、３６、３７、３８には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、エミッタ電極２２、ベース電極２３、コレクタ電極２４、ドレイン電極４０、ソース電極４１及びバックゲート電極４２を形成する。
【００５５】
尚、本実施の形態では、１層目のエピタキシャル層７表面からＰ型の埋込拡散層４３、４４、４５を拡散させ、２層目のエピタキシャル層８表面からＰ型の拡散層４６、４７、４８を拡散させて分離領域３、４、５を形成する場合について説明したが、この場合に限定するものではない。例えば、更に、基板６表面からＰ型の埋込拡散層を形成し、Ｐ型の埋込拡散層４３、４４、４５とＰ型の拡散層４６、４７、４８とにより分離領域３、４、５を形成する場合でもよい。この場合には、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３を、更に、狭めることができる。
【００５６】
また、本実施の形態では、基板６と１層目のエピタキシャル層７とに渡りＮ型の埋込拡散層９、２５を形成する場合について説明したがこの場合に限定するものではない。例えば、ＮＰＮトランジスタ１の形成領域において、１層目のエピタキシャル層７と２層目のエピタキシャル層８に渡りＮ型の埋込拡散層を形成し、Ｎ型の埋込拡散層９と連結させる場合でもよい。この場合には、ＮＰＮトランジスタ１のコレクタ抵抗を低減することができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態における半導体装置を説明するための断面図である。
【図２】本発明の実施の形態における半導体装置の耐圧特性を説明するための図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】従来の実施の形態における半導体装置を説明するための断面図である。
【符号の説明】
【００５８】
１  ＮＰＮトランジスタ
２  Ｎチャネル型ＭＯＳトランジスタ
３  分離領域
４  分離領域
５  分離領域
６  Ｐ型の単結晶シリコン基板
７  Ｎ型のエピタキシャル層
８  Ｎ型のエピタキシャル層
１２  Ｐ型の拡散層
４３  Ｐ型の埋込拡散層
４６  Ｐ型の拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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