(57)【要約】【課題】複数のクロック信号を生成するクロック生成回路及び半導体集積回路において、各クロック信号の分周率を設定可能とし、設定された分周率に基づいてクロック信号の分周率を切り替えて出力すること。【解決手段】基準クロック信号ＣＫ０を生成するＰＬＬ回路２１と、基準クロック信号ＣＫ０を分周して、クロック信号ＣＫ１及びＣＫ２を出力する分周回路２２及び２３と、分周回路２２及び２３に対してそれぞれ異なる分周率を記憶する分周率設定レジスタ２４及び２５と、基準クロック信号ＣＫ０に同期して、分周回路２２及び２３における分周率を分周率設定レジスタ２４及び２５に設定されている分周率に切り替える分周率切替部２６とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロック信号を生成する基準クロック信号生成手段と、
前記基準クロック信号を分周して、分周クロック信号を出力する複数の分周手段と、
前記複数の分周手段のそれぞれに対応してそれぞれ異なる分周率を記憶する複数の分周率記憶手段と、
前記基準クロック信号に同期して、前記複数の分周手段における分周率を対応する前記分周率記憶手段に記憶されている分周率に切り替える切替手段と、
を備えたことを特徴とするクロック信号生成回路。
【請求項２】
前記切替手段が、前記基準クロック信号の立ち上がり又は立ち下がりに同期して、前記複数の分周手段における分周率を対応する前記分周率記憶手段に記憶されている分周率に切り替えるものであることを特徴とする請求項１に記載のクロック信号生成回路。
【請求項３】
基準クロック信号を生成する基準クロック信号生成手段と、前記基準クロック信号を分周して、分周クロック信号を出力する複数の分周手段とを備えたクロック信号生成回路に対して、前記複数の分周手段の分周率を制御するための分周率制御方法であって、
前記複数の分周手段に対してそれぞれ異なる分周率を設定し、
前記基準クロック信号に同期して、前記複数の分周手段における分周率を前記設定した対応する分周率に切り替えることを特徴とする分周率制御方法。
【請求項４】
内部バスと、
該内部バスに接続され、所定の機能を有するモジュールと、
前記内部バスと外部バスとの間でデータの転送を制御する転送制御手段と、
基準クロック信号を生成する基準クロック信号生成手段と、
前記基準クロック信号を分周して第１クロック信号を生成し、該第１クロック信号を前記モジュール及び前記転送制御手段に出力する第１クロック信号出力手段と、
該第１クロック信号出力手段の分周率を記憶する第１分周率記憶手段と、
前記基準クロック信号を分周して第２クロック信号を生成し、該第２クロック信号を前記転送制御手段及び前記外部バスに接続されているモジュールに出力する第２クロック信号出力手段と、
前記第１分周率記憶手段に記憶されている分周率と異なる前記第２クロック信号出力手段の分周率を記憶する第２分周率記憶手段と、
前記基準クロック信号に同期して、前記第１クロック信号出力手段及び前記第２クロック信号出力手段における分周率を、前記第１分周率記憶手段及び前記第２分周率記憶手段に記憶されている分周率に切り替える切替手段と、
を備えたことを特徴とする半導体集積回路。
【請求項５】
前記切替手段が、前記基準クロック信号の立ち上がり又は立ち下がりに同期して、前記第１クロック信号出力手段及び前記第２クロック信号出力手段における分周率を前記第１分周率記憶手段及び前記第２分周率記憶手段に記憶されている分周率に切り替えるものであることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
内部バスと、該内部バスに接続され、所定の機能を有するモジュールと、前記内部バスと外部バスとの間でデータの転送を制御する転送制御手段と、基準クロック信号を生成する基準クロック信号生成手段と、前記基準クロック信号を分周して第１クロック信号を生成し、該第１クロック信号を前記モジュール及び前記転送制御手段に出力する第１クロック信号出力手段と、前記基準クロック信号を分周して第２クロック信号を生成し、該第２クロック信号を前記転送制御手段及び前記外部バスに接続されているモジュールに出力する第２クロック信号出力手段とを備えた半導体集積回路に対し、前記第１クロック信号出力手段及び前記第２クロック信号出力手段の分周率を制御するための分周率制御方法であって、
前記第１クロック信号出力手段及び前記第２クロック信号出力手段に対してそれぞれ異なる分周率を設定し、
前記基準クロック信号に同期して、前記第１クロック信号出力手段及び前記第２クロック信号出力手段における分周率を、前記設定した対応する分周率にそれぞれ切り替えることを特徴とする分周率制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の分周回路から出力されるクロック信号の分周率を異なる分周率に切替可能なクロック信号生成回路、半導体集積回路及び分周率制御方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高速化・大規模化に伴い、半導体集積回路の低消費電力化が大きな問題となっている。半導体集積回路の消費電力は、半導体集積回路の動作周波数に比例して増加する。そこで、半導体集積回路内に複数の内部バスを設け、内蔵されている各モジュールを動作速度に応じて分類して各内部バスにそれぞれ接続して動作させることによって、高速動作が要求されないモジュールを高速動作が必要なモジュールから分離して消費電力を抑える技術が特許文献１に記載されている。
【特許文献１】特開平０７−１３４７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、上記のような半導体集積回路に連動して動作する外部メモリとして、ダブルデータレート方式を採用したＤＤＲ／ＤＤＲ２ ＳＤＲＡＭ等の高速なデータ転送機能を持ったメモリが多く採用されるようになった。このような高速メモリを採用する場合、高速メモリの動作周波数に合わせて半導体集積回路を動作させると半導体集積回路の消費電力が増加し、逆に消費電力を抑えるために半導体集積回路の動作周波数に合わせて高速メモリを動作させると、高速メモリが正常に動作しないという問題があった。
【０００４】
本発明は、上記事情に鑑みてなされたものであり、複数のクロック信号を生成するクロック生成回路及び半導体集積回路において、各クロック信号の分周率を設定可能とし、設定された分周率に基づいてクロック信号の分周率を切り替えて出力することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、請求項１に記載の発明のクロック信号生成回路は、基準クロック信号を生成する基準クロック信号生成手段と、前記基準クロック信号を分周して、分周クロック信号を出力する複数の分周手段と、前記複数の分周手段のそれぞれに対応してそれぞれ異なる分周率を記憶する複数の分周率記憶手段と、前記基準クロック信号に同期して、前記複数の分周手段における分周率を対応する前記分周率記憶手段に記憶されている分周率に切り替える切替手段と、を備えたことを特徴とする。
【０００６】
更に、請求項３に記載の発明の分周率制御方法は、基準クロック信号を生成する基準クロック信号生成手段と、前記基準クロック信号を分周して、分周クロック信号を出力する複数の分周手段とを備えたクロック信号生成回路に対して、前記複数の分周手段の分周率を制御するための分周率制御方法であって、前記複数の分周手段に対してそれぞれ異なる分周率を設定し、前記基準クロック信号に同期して、前記複数の分周手段における分周率を前記設定した対応する分周率に切り替えることを特徴とする。
【０００７】
ここで、複数の分周率記憶手段に記憶される分周率は、ユーザによる書き込みによって設定されてもよいし、ＣＰＵ等の外部のプロセッサから分周率が入力されて記憶されるようにしてもよい。
【０００８】
また、請求項２に記載のように、請求項１に記載のクロック信号生成回路であって、前記切替手段が、前記基準クロック信号の立ち上がり又は立ち下がりに同期して、前記複数の分周手段における分周率を対応する前記分周率記憶手段に記憶されている分周率に切り替えるものであることとしてもよい。
【０００９】
尚、複数の分周手段における分周率を分周率記憶手段に記憶されている分周率に切り替える際は、全ての分周手段の分周率を同時に切り替えることとしてもよいし、少なくとも１つの分周手段の分周率を切り替えることとしてもよい。
【００１０】
更に、請求項４に記載の発明の半導体集積回路は、内部バスと、該内部バスに接続され、所定の機能を有するモジュールと、前記内部バスと外部バスとの間でデータの転送を制御する転送制御手段と、基準クロック信号を生成する基準クロック信号生成手段と、前記基準クロック信号を分周して第１クロック信号を生成し、該第１クロック信号を前記モジュール及び前記転送制御手段に出力する第１クロック信号出力手段と、該第１クロック信号出力手段の分周率を記憶する第１分周率記憶手段と、前記基準クロック信号を分周して第２クロック信号を生成し、該第２クロック信号を前記転送制御手段及び前記外部バスに接続されているモジュールに出力する第２クロック信号出力手段と、前記第１分周率記憶手段に記憶されている分周率と異なる前記第２クロック信号出力手段の分周率を記憶する第２分周率記憶手段と、前記基準クロック信号に同期して、前記第１クロック信号出力手段及び前記第２クロック信号出力手段における分周率を、前記第１分周率記憶手段及び前記第２分周率記憶手段に記憶されている分周率に切り替える切替手段と、
を備えたことを特徴とする。
【００１１】
更に、請求項６に記載の発明の分周率制御方法は、内部バスと、該内部バスに接続され、所定の機能を有するモジュールと、前記内部バスと外部バスとの間でデータの転送を制御する転送制御手段と、基準クロック信号を生成する基準クロック信号生成手段と、前記基準クロック信号を分周して第１クロック信号を生成し、該第１クロック信号を前記モジュール及び前記転送制御手段に出力する第１クロック信号出力手段と、前記基準クロック信号を分周して第２クロック信号を生成し、該第２クロック信号を前記転送制御手段及び前記外部バスに接続されているモジュールに出力する第２クロック信号出力手段とを備えた半導体集積回路に対し、前記第１クロック信号出力手段及び前記第２クロック信号出力手段の分周率を制御するための分周率制御方法であって、前記第１クロック信号出力手段及び前記第２クロック信号出力手段に対してそれぞれ異なる分周率を設定し、前記基準クロック信号に同期して、前記第１クロック信号出力手段及び前記第２クロック信号出力手段における分周率を、前記設定した対応する分周率にそれぞれ切り替えることを特徴とする。
【００１２】
ここで、第１分周率記憶手段及び第２分周率記憶手段に記憶される分周率は、ユーザによる書き込みによって設定されてもよいし、ＣＰＵ等の外部のプロセッサから分周率が入力されて記憶されるようにしてもよい。
【００１３】
また、請求項５に記載のように、請求項４に記載の半導体集積回路であって、前記切替手段が、前記基準クロック信号の立ち上がり又は立ち下がりに同期して、前記第１クロック信号出力手段及び前記第２クロック信号出力手段における分周率を前記第１分周率記憶手段及び前記第２分周率記憶手段に記憶されている分周率に切り替えるものであることとしてもよい。
【００１４】
尚、第１クロック信号出力手段及び第２クロック信号出力手段における分周率を第１分周率記憶手段及び第２分周率記憶手段に記憶されている分周率に切り替える際は、第１クロック信号出力手段及び第２クロック信号出力手段の分周率を同時に切り替えることとしてもよいし、何れか一方の分周率を切り替えることとしてもよい。
【発明の効果】
【００１５】
クロック信号生成回路が備える複数の分周手段に対してそれぞれ分周率記憶手段を設けることによって、各分周手段から出力される信号の分周率（周波数）をそれぞれ独立に制御することができる。また、半導体集積回路の各モジュールに供給される第１クロック信号を生成する第１クロック信号出力手段と、外部メモリに供給される第２クロック信号を生成する第２クロック信号出力手段に対して第１分周率記憶手段及び第２分周率記憶手段を設けることによって、第１クロック信号及び第２クロック信号の分周率（周波数）をそれぞれ独立に制御することができる。
【００１６】
このようなクロック生成回路、半導体集積回路において、ＤＤＲ／ＤＤＲ２ ＳＤＲＡＭのような高速なデータ転送機能を持ったメモリと、該メモリに接続されたプロセッサに対してそれぞれクロック信号を生成して出力する場合、メモリを正常に動作させるには一般的にプロセッサの動作周波数より高い周波数のクロック信号が必要となるが、このクロック信号の周波数に連動してプロセッサに供給するクロック信号の周波数も高くすると、プロセッサの消費電力の増加してしまう。そこで、２つのクロック信号の分周率を切り替えて、それぞれの信号の周波数を独立に制御可能とすることで、プロセッサの消費電力を所定のレベルに抑えつつ、メモリの高速動作を保つことができ、システム全体の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して実施の形態について説明する。図１は、外部バス３２を介してメモリ３１と接続された半導体集積回路１００の構成要素を説明するための図である。半導体集積回路１００は、ＣＰＵ１１と、モジュール１２と、ＤＭＡ（Direct Memory Access）コントローラ１３と、メモリコントローラ（転送制御手段）１４とを備え、それぞれ内部バス１５に接続されている。更に、半導体集積回路１００は、ＰＬＬ（Phase-Looked Loop）回路２１と、分周回路（分周手段、第１クロック信号出力手段）２２と、分周回路（分周手段、第２クロック信号出力手段）と、分周率設定レジスタ（分周率記憶手段、第１分周率記憶手段）２４と、分周率設定レジスタ（分周率記憶手段、第２分周率記憶手段）２５と、分周率切替部（切替手段）２６とを有するクロックジェネレータ（基準クロック信号生成手段。以下、「ＣＫＧ」と表記する）２００を備える。
【００１８】
ＣＰＵ１１は、メモリコントローラ１４を介してメモリ３１とデータのやりとりをし、モジュール１２、ＤＭＡコントローラ１３、メモリコントローラ１４等の半導体集積回路１００を構成する各要素に対して各種指示信号を出力する。
【００１９】
モジュール１２は、タイマー回路、割り込みコントローラ回路、画像処理回路等、各種機能を実現するための回路である。
【００２０】
ＤＭＡコントローラ１３は、モジュール１２とメモリ３１との間でＣＰＵ１１を介することなくデータ転送を行うＤＭＡ転送を行う際に、データ転送の制御を行う。
【００２１】
メモリコントローラ１４は、内部バス１５及び外部バス３２に接続され、メモリ３１と半導体集積回路１００の間のデータ転送に必要な制御を行う。
【００２２】
ＣＫＧ２００は、半導体集積回路１００を構成する各構成要素と、メモリ３１に供給するクロック信号ＣＫ１及びＣＫ２を生成する。具体的には、ＰＬＬ回路２１から出力された基準クロック信号ＣＫ０に基づいて分周回路２２及び２３は分周を行ってクロック信号ＣＫ１及びＣＫ２を出力する。クロック信号ＣＫ１はＣＰＵ１１、モジュール１２、ＤＭＡコントローラ１３、メモリコントローラ１４等に出力され、クロック信号ＣＫ２はメモリコントローラ１４及びメモリ３１に出力される。
【００２３】
また、分周率設定レジスタ２４及び２５には、分周回路２２及び２３に対する分周率が記憶される。分周率設定レジスタ２４及び２５に記憶される分周率は、ユーザによる書き込みによって設定されてもよいし、ＣＰＵ１１又は外部のプロセッサ（不図示）から分周率が入力されて記憶されるようにしてもよい。分周率切替部２６は、分周率設定レジスタ２４及び／又は２５に対して分周率の書き込みがなされたら、分周回路２２及び２３の分周率を分周率設定レジスタ２４及び２５に記憶されている分周率に切り替えるための指示信号を出力する。
【００２４】
図２は、基準クロック信号ＣＫ０、クロック信号ＣＫ１及びＣＫ２のタイミングチャートであり、分周率の切り替えタイミングを説明するための図である。基準クロック信号ＣＫ０を分周率ｎ１で分周した信号を信号Ｓ１、分周率ｎ２で分周した信号を信号Ｓ２、分周率ｎ３で分周した信号を信号Ｓ３とする。信号Ｓ１〜Ｓ３は分周回路２２及び２３においてそれぞれ生成され、生成された分周信号のうち、初期段階として予め設定された分周率の信号がクロック信号ＣＫ１及びＣＫ２として出力される。例えば、時間ｔ１において、クロック信号ＣＫ１として分周率ｎ１の信号Ｓ１、クロック信号ＣＫ２として分周率ｎ３の信号Ｓ３が分周回路２２及び２３からそれぞれ出力されている。信号Ｓ１〜Ｓ３は、基準クロック信号ＣＫ０の分周信号の一例であり、分周率の数・種類はこれに限らない。
【００２５】
時間ｔ２において、分周率設定レジスタ２４及び／又は２５に対して分周率の記憶がなされると、分周率切替部２６は基準クロック信号ＣＫ０の立ち上がりタイミングの検出を開始する。ここで、各信号Ｓ１〜Ｓ３は、基準クロック信号ＣＫ０の立ち上がりを基準に分周がなされているため、分周率切替部２６は基準クロック信号ＣＫ０の立ち上がりタイミングを検出することとしているが、基準クロック信号ＣＫ０の立ち下がりを基準に分周がなされた場合は、分周率切替部２６は基準クロック信号ＣＫ０の立ち下がりタイミングを検出する。
【００２６】
そして時間ｔ３において、分周率切替部２６が基準クロック信号ＣＫ０の立ち上がりを検知したら、分周率切替部２６は分周率の切り替えを指示する指示信号を分周回路２２及び２３に出力する。分周回路２２及び２３は、指示信号を入力すると、分周率設定レジスタ２４及び２５に記憶されている分周率に対応する分周信号を出力する。例えば、分周率設定レジスタ２５に「分周率＝ｎ１」のデータが記憶されている場合、分周回路２３は分周率切替部２６から出力された指示信号に応じて、クロック信号ＣＫ２として信号Ｓ３（分周率ｎ３）から信号Ｓ１（分周率ｎ１）の信号に切り替えて出力する。これにより、クロック信号ＣＫ２の周波数が切り替えられて、メモリコントローラ１４及びメモリ３１に入力される。
【００２７】
尚、図２のタイミングチャート図では、クロック信号ＣＫ２の分周率が切り替えられた場合について説明したが、クロック信号ＣＫ１及びＣＫ２の何れか一方の信号の分周率が切り替えられてもよいし、２つの信号の分周率が同時に切り替えられてもよい。
【００２８】
また、分周率設定レジスタ２４及び／又は２５に対して分周率が記憶されたら、分周率切替部２６が分周回路２２及び２３に対して指示信号を出力することとしたが、ＣＰＵ１１又は外部のプロセッサ等から分周率切替部２６に対して制御信号が入力されたら、分周率切替部２６が分周回路２２及び２３に対して指示信号を出力し、分周回路２２及び２３が分周率設定レジスタ２４及び２５に記憶されている分周率に基づいて分周率を切り替えるようにしてもよい。また、分周率切替部２６は、分周回路２２及び２３の両方に対して指示信号を出力してもよいし、分周率を切り替える必要のある何れか一方の分周回路に対して指示信号を出力するようにしてもよい。
【００２９】
従来、複数の分周回路の分周率は１つの分周率設定レジスタによって記憶されていたため、生成される複数のクロック信号の周波数は整数倍の関係になるようにしか周波数の調整ができなかったが、上記で説明したように、分周回路２２及び２３のそれぞれに対して分周率設定レジスタ２４及び２５を設置することにより、分周回路２２及び２３の分周率をそれぞれ独立に記憶することができるため、クロック信号ＣＫ１及びＣＫ２の周波数を任意に設定することができる。
【００３０】
また、メモリ３１がＤＤＲ／ＤＤＲ２ ＳＤＲＡＭのような高速なデータ転送機能を持ったメモリである場合、メモリ３１を正常に動作させるには一般的に半導体集積回路１００の動作周波数より高い周波数のクロック信号ＣＫ２が必要となる。そこで、本実施の形態のように分周回路２２及び２３の分周率をそれぞれ独立に設定可能とすることで、クロック信号ＣＫ１の周波数を低くして半導体集積回路１００の消費電力を所定のレベルに抑え、クロック信号ＣＫ２の周波数を高くしてメモリ３１の高速動作を保つことができる。これにより、半導体集積回路１００とメモリ３１を備えたシステム全体の性能を向上させることができる。
【００３１】
また、分周回路２２及び２３の分周率を任意に記憶することができるため、例えばメモリ３１として異なる動作周波数のＳＤＲＡＭに接続しなおす場合、該ＳＤＲＡＭに供給するクロック信号ＣＫ２の周波数を簡単に変更することができる。
【００３２】
尚、半導体集積回路１００の機能構成は図１に示したものに限らず、図３〜図５に示したものでも同様の効果を奏する。以下、半導体集積回路１００の構成要素と同じ機能のものには同じ符号を付し、説明を省略する。
【００３３】
図３は、ＤＭＡコントローラ１３とメモリコントローラ１４との間に専用バス１６を設けた半導体集積回路１００ａの構成を示した図である。ここで、周辺モジュール１２ａはタイマー回路、割り込みコントローラ回路等の半導体集積回路１００ａを動作させるために必要な各種回路であり、ユーザモジュール１２ｂは画像処理回路等のユーザによって任意に接続・配置された回路である。ＣＫＧ２００で生成されたクロック信号ＣＫ１はＣＰＵ１１、周辺モジュール１２ａ、ユーザモジュール１２ｂ、ＤＭＡコントローラ１３及びメモリコントローラ１４に供給される。ユーザモジュール１２ｂがＤＭＡコントローラ１３を介してメモリ３１へのアクセスすることが多い場合、ユーザモジュール１２ｂとメモリ３１との間のデータ転送のためにバスが長時間占用されることになるため、図１に示す半導体集積回路１００のように内部バス１５が１本のみの構成ではＣＰＵ１１の待機時間が長くなってしまう。そこで、内部バス１５からＤＭＡコントローラ１６の専用バス１６を分離させることによって、ＣＰＵ１１は効率よく処理を行うことができる。
【００３４】
図４は、複数のチャネル（例えば、チャネル１７１、１７２、１７３及び１７４）を有するＤＭＡコントローラ１７を備え、各チャネルとメモリコントローラ１４の間にそれぞれ独立に専用バス１６１、１６２、１６３及び１６４を設けた半導体集積回路１００ｂの構成を示した図である。図３に示した半導体集積回路１００ａの場合、ＤＭＡコントローラ１３とメモリコントローラ１４の間の専用バス１６は１本であるため、あるユーザモジュールがＤＭＡコントローラ１４にアクセスしているときは、他のユーザモジュールはＤＭＡコントローラ１４にアクセスできず、待機状態となってしまう。そこで、ＤＭＡコントローラ１４にチャネル１７１〜１７４を備え、ユーザモジュールが各チャネルに対して任意にアクセス可能なようにデータ転送制御処理を行うことによって、ユーザモジュール１２ｂとＤＭＡコントローラ１７の間で効率的にデータ転送を行うことができる。
【００３５】
データ転送制御処理の方法として、例えば、チャネル１７１〜１７４に対してそれぞれ制御レジスタを設け、該制御レジスタに、例えばアクセス中のユーザモジュールの個別ＩＤ、データ転送量、データ転送残量、転送可否フラグ等のデータを格納し、この制御レジスタの内容に基づいてＤＭＡコントローラ１７がチャネル１７１〜１７４の処理状況やバスの空き状況を把握することにより、メモリ３１へのデータ転送を要求してきたユーザモジュールに対して効率よくチャネル１７１〜１７４の何れかを割り当て、対応する専用バスを介してデータ転送を行うことができる。
【００３６】
図５は、読み出し／書き込み用ＦＩＦＯバッファ（例えば、ＦＩＦＯバッファ１８１、１８２、１８３、１８４及び１８５）を有するメモリコントローラ１８を備え、各ＦＩＦＯバッファとＣＰＵ１１及びＤＭＡコントローラ１７の各チャネル１７１〜１７４の間にそれぞれ独立にバスを設けた半導体集積回路１００ｃの構成を示した図である。読み出し／書き込み用ＦＩＦＯバッファ１８１〜１８５は、読み出し用と書き込み用のそれぞれについてＦＩＦＯバッファを設けてもよいが、本実施の形態では図の煩雑を避けるために、読み出し／書き込み共通のＦＩＦＯバッファとして示す。ＦＩＦＯバッファ１８１〜１８５は、ＳＲＡＭ等によって構成される。ＣＰＵ１１又はＤＭＡコントローラ１７からの要求によってメモリ３１から読み出されたデータは、対応するＦＩＦＯバッファ１８１〜１８５に一旦格納されて、ＣＰＵ１１又はＤＡＭコントローラ１７に出力される。また、ＣＰＵ１１又はＤＭＡコントローラ１７から出力されたデータは、対応するＦＩＦＯバッファ１８１〜１８５に一旦格納されて、メモリ３１に出力されて記憶される。このように複数のＦＩＦＯバッファをメモリコントローラ１８が有することによって、メモリ３１からの読み出し処理の際は、ＣＰＵ１１とＤＭＡコントローラ１７から複数の要求を受けてもメモリ３１から読み出されたデータは一旦ＦＩＦＯバッファ１８１〜１８５に格納され、その後複数のバスによってＣＰＵ１１及びＤＭＡコントローラ１７へ転送することができるため、ＣＰＵ１１及びＤＭＡコントローラ１７からの要求を効率的に処理することができる。またメモリ３１に対する書き込み処理の際は、ＣＰＵ１１やユーザモジュール１２ｂが同時にメモリ３１にデータを転送しても、各データは一旦ＦＩＦＯバッファ１８１〜１８５に格納されるため、ＣＰＵ１１やユーザモジュール１２ｂのメモリコントローラに対する待機時間をなくすことができる。
【図面の簡単な説明】
【００３７】
【図１】半導体集積回路の機能構成の一例を示す図
【図２】基準クロック信号、クロック信号のタイミングチャート図
【図３】半導体集積回路の機能構成の他の一例を示す図
【図４】半導体集積回路の機能構成の他の一例を示す図
【図５】半導体集積回路の機能構成の他の一例を示す図
【符号の説明】
【００３８】
１００      半導体集積回路
１１        ＣＰＵ
１２        モジュール
１３        ＤＭＡコントローラ
１４        メモリコントローラ
１５        内部バス
２００      クロック生成回路
２１        ＰＬＬ回路
２２、２３  分周回路
２４、２５  分周率設定レジスタ
２６        分周率切替部
３１        メモリ
３２        外部バス
【図１】
2007133527.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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