(57)【要約】【課題】    Ｓｉなどの基板を用いつつ高い耐圧が得られる窒化物半導体素子を提供する【解決手段】    基板１に凹凸をつけることにより転位などの結晶欠陥８を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加されるゲート電極７、ドレイン電極６を配置し、クラックが発生しやすい段差部分に電圧の印加されないソース電極５を配置する【選択図】    図１
2007048842.tif 000002
【特許請求の範囲】
【請求項１】
表面に凹凸を有する半導体基板と、
前記半導体基板の上に設けられた第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上に設けられた第１および第２の主電極と、
前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
を備え、
前記第１及び第２の主電極のいずれか一方は、前記半導体基板の前記凹凸の凹みの上部に位置することを特徴とする窒化物半導体素子。
【請求項２】
表面に段差を有する半導体基板と、
前記半導体基板の上に設けられた第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上に設けられた第１および第２の主電極と、
前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
を備え、
前記第１及び第２の主電極のいずれか一方は、前記半導体基板の前記段差の上部に位置することを特徴とする窒化物半導体素子。
【請求項３】
前記半導体基板は、導電性を有することを特徴とする請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記半導体基板は、前記第１及び第２の主電極の前記いずれか一方と電気的に接続されていることを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【請求項５】
前記半導体基板は、シリコン（Ｓｉ）またはガリウムヒ素（ＧａＡｓ）からなることを特徴とする請求項１〜４のいずれか１つに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子の構造に関し、特に、ヘテロ構造を用いたヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗（ＲＯＮ）などの特性が求められる。そして、これら耐圧とオン抵抗（ＲＯＮ）との間には、素子材料で決まるトレードオフの関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（以下、Ｓｉ）の限界近くまで、低オン抵抗（ＲＯＮ）化が実現されるようになってきた。  この先、オン抵抗（ＲＯＮ）をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム（以下、ＧａＮ）や窒化アルミニウムガリウム（以下、ＡｌＧａＮ）などの窒化物半導体や炭化珪素（以下、ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗（ＲＯＮ）を下げることが可能となる。なかでも、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistor）は、単純な素子構造で良好な特性が期待できる。
【０００３】
一般に、ＡｌＧａＮ／ＧａＮヘテロ構造は、サファイアやシリコンカーバイド（以下、ＳｉＣ）などの基板上に結晶成長させて得られる。サファイアやＳｉＣなどの材料は、ＡｌＧａＮ／ＧａＮヘテロ構造と格子定数が比較的近いため、クラックを発生させずに数マイクロメータ程度の厚い結晶膜を成長させることが可能である。  
しかし、サファイア基板は熱抵抗が大きいため、素子からの放熱が難しい。また、ＳｉＣ基板は熱抵抗が小さく放熱性は良いが、硬くて加工が難しく、また大口径の基板は入手できず小さな基板でも高価なものになってしまう。
【０００４】
これに対して、Ｓｉ（シリコン）基板は安価に大口径基板を得ることができ、熱抵抗もさほど大きくない。このためＳｉ基板を用いてＡｌＧａＮ／ＧａＮヘテロ構造を形成することが理想的であるが、Ｓｉ基板を用いた場合には以下のような問題がある。  
すなわち、ＳｉとＡｌＧａＮ／ＧａＮヘテロ構造とでは、格子定数が大きく異なる。このため、歪によるクラックが発生しやすく、クラックを発生させず結晶成長させられるＧａＮ層は１〜２マイクロメータ程度の厚みにとどまる。ＧａＮ−ＨＦＥＴの耐圧はＧａＮ層の厚さによって上限が決まる。通常、導電性基板上にＧａＮ−ＨＦＥＴ素子を形成すると、ドレイン電極と基板間に電圧が印加されるため、素子耐圧はＧａＮ層の膜厚に強く依存する。ＧａＮの臨界電界は、３．３ＭＶ／ｃｍ程度であることから、ＧａＮ層の膜厚が１マイクロメータの場合、素子耐圧は最大で３３０ボルトとなる。例えば、６００ボルト以上の耐圧を得るためには、２マイクロメータ以上の膜厚が必要となる。
【０００５】
一方、クラック等を含まない高品質なＧａＮ膜を得るための技術は、従来より提案されている。  
例えば、特許文献１には動作時に電界が集中する領域のＧａＮ結晶を選択横方向成長によって形成することで、高品質なＧａＮ膜を得る技術が記載されている。  
また、非特許文献１にはシリコン基板上に矩形の突起部分を設けることで、この上にクラック発生を伴わないＧａＮ膜を成長させる技術が記載されている。
【０００６】
しかし、これらの技術を用いた場合でも、特にパワー半導体素子などの用途に用いる数マイクロメータ以上の膜厚を有し、欠陥やクラックが発生していない高品質のＧａＮ膜を得ることは極めて難しい。  
このように、Ｓｉ基板上に形成するＧａＮ−ＨＦＥＴにおいて６００Ｖ以上の高耐圧素子を実現するためには、数マイクロメータ以上のクラックを伴わない良好なＧａＮ膜形成技術の開発が急務となってくる。また、このことはパワー半導体素子だけでなく、高周波ＧａＮ素子においても重要である。Ｓｉなどの導電性基板を用いた場合には電極と基板間容量が寄生容量となり動作スピードを劣化させるため、ＧａＮ層を厚く形成する必要があるからである。
【特許文献１】特開２００１−２３０４１０号公報
【非特許文献１】IEEE ELECTRON DEVICE LETTTERS, VOL.26,NO.3,MARCH 2005 "AlGaN-GaN HEMTs on Patterned Silicon(111) Substrate"
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、Ｓｉなどの基板を用いつつ高い耐圧が得られる窒化物半導体素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、
表面に凹凸を有する半導体基板と、
前記半導体基板の上に設けられた第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上に設けられた第１および第２の主電極と、
前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
を備え、
前記第１及び第２の主電極のいずれか一方は、前記半導体基板の前記凹凸の凹みの上部に位置することを特徴とする窒化物半導体素子が提供される。
【０００９】
また、本発明の他の一態様によれば、
表面に段差を有する半導体基板と、
前記半導体基板の上に設けられた第１の窒化物半導体からなる第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上に設けられた第１および第２の主電極と、
前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
を備え、
前記第１及び第２の主電極のいずれか一方は、前記半導体基板の前記段差の上部に位置することを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【００１０】
本発明によれば、Ｓｉなどの基板を用いつつ高い耐圧が得られる窒化物半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。  
図１に表すＨＦＥＴは、表面に凹凸があるＳｉ基板１上に、窒化アルミニウム（以下、ＡｌＮ）バッファ層２を介してアンドープのＧａＮチャネル層３が形成され、この上にＧａＮよりバンドギャップの広いアンドープのＡｌＧａＮバリア層４が形成された構造を有する。ＡｌＧａＮバリア層４上には、第１の主電極であるソース電極５と、第２の主電極であるドレイン電極６と、ＡｌＧａＮバリア層４にショットキー接合される制御電極であるゲート電極７とが形成されている。Ｓｉ基板１は、ソース電極５に電気的に接続されている。
【００１２】
図１に表すＧａＮ−ＨＦＥＴにおいては、Ｓｉ基板１に幅および深さが数マイクロメータの凹み１Ｇが規則的に形成されている。すると、この上にＡｌＮバッファ層２を介して結晶成長されるＧａＮチャネル層３においては、結晶欠陥８は基板の凹み１Ｇの部分に発生する。このように、結晶欠陥８をあらかじめ限定した領域に発生させると、他の領域では結晶欠陥８の少ない良好なＧａＮ膜を容易に得ることができる。このため、結晶欠陥８の少ない領域では２〜３マクロメータの厚さの良質のＧａＮ膜を得ることが可能となる。
【００１３】
このようにして得られたＧａＮチャネル層３は、規則的に一部の領域でクラックが発生しているものの、それ以外の領域では高品質な結晶より成る、十分な厚みをもった膜となる。  
結晶欠陥８の少ない領域は、高電圧による素子破壊等に対する信頼性が高い。このため、この領域に高電圧が印加されるゲート電極７とドレイン電極６を配置すれば、高電圧に十分に耐えうる。  
一方、結晶欠陥８が発生している領域、すなわち基板の凹み部上には、高電圧が印加されないソース電極５を配置すればよい。
【００１４】
このように、ＧａＮチャネル層３のあらかじめ決められた領域に結晶欠陥８を起こさせることで、他の領域の膜質を高めることができる。さらに、２つの領域の用途に応じて電極を配置することで、安定した動作が期待でき、高い信頼性が実現できる。  
また、ＧａＮチャネル層３においては限定した箇所でクラックが発生しているため、ウェーハの「そり」も起こりにくい。このため、ＡｌＮバッファー層２を低温で成長しなくてもよく、高温成長も可能である。ＡｌＮバッファー層２を高温成長させることで、ＧａＮチャネル層３やＡｌＧａＮバリア層４の結晶性を向上させることも期待できる。
【００１５】
図２は、本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、Ｓｉ基板１の凹凸の形状である。図１においては、ストライプ上の凹みが規則的に形成されていたものが、周期的な段差１Ｓとなっている。基板がこのような形状の場合、結晶欠陥８は段差１Ｓの部分に発生し易くなる。  
このため、図２に表すように、この段差１Ｓの部分の上に位置する表面にソース電極５を配置して、素子を形成すればよい。
【００１６】
図１および図２に表す基板の形状は、Ｓｉ（１１１）基板の表面をドライエッチングによりパターニングすることにより得られる。その後、アルカリ溶液などで表面を処理してから、ＡｌＮバッファ層２、ＧａＮチャネル層３、ＡｌＧａＮバリア層４の順に結晶成長させればよい。  
また、図中では、ＧａＮチャネル層３の表面は、Ｓｉ基板１の凹凸に係わらず平坦な表面となっているが、基板表面を反映した凹凸をもった面であっても構わない。段差の部分がソース電極５で覆われていれば、電気的に安定するので動作に問題はない。
【００１７】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、基板に段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００１８】
図３は、本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、Ｓｉ基板１の表面が山形に形成されている点である。基板がこのような形状の場合、結晶欠陥８は谷１Ｖの部分に発生し易くなる。  
このため、図３に表すように、この谷部の上に位置する表面にソース電極５を配置することで、安定した素子動作が期待できる。
【００１９】
このようなＳｉ基板１の山形形状は、Ｓｉ（１００）基板表面にパターニングした後、アルカリ溶液によってエッチングすることにより得られる。その後、ＡｌＮバッファ層２とＧａＮチャネル層３を結晶成長させ、平坦化した表面にＡｌＧａＮバリア層４を成長させる。ＧａＮチャネル層３の表面が平坦でない場合、化学的機械研磨（以下、ＣＭＰ：Chemical Mechanical Polishing）によりＧａＮチャネル層３表面を平坦化してからＡｌＧａＮバリア層４を形成してもよい。
【００２０】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、基板に凹凸をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００２１】
図４は、本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図３に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図３に表すＨＦＥＴと異なる部分は、Ｓｉ基板１の山形形状が左右対称でない点である。結晶欠陥８は、図３に表すＧａＮ−ＨＦＥＴ同様、谷１Ｖの部分に発生し易い。  
このため、図４に表すように、この谷１Ｖの上に位置する表面にソース電極５を配置することで、安定した素子動作が期待できる。      
このようなＳｉ基板１の山形形状は、（１１１）方向に対してオフ角が付いているＳｉ基板にパターニングした後、アルカリ溶液によってエッチングすることにより得られる。以降の手順は先に説明した第３の実施の形態と同様である。
【００２２】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、基板に凹凸をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００２３】
図５は、本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図３に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、ＡｌＧａＮバリア層４とＧａＮチャネル層３とを貫通する貫通ビア電極９によって、ソース電極５とＳｉ基板１が接続されている点と、Ｓｉ基板１の裏面に裏面ソース電極１０が形成されている点である。
【００２４】
結晶欠陥が発生し易い箇所は、高ドープにより低抵抗となり易いため、貫通ビア電極９が無くてもＳｉ基板１とソース電極の接続抵抗は低くなりやすい。この場合でも、ここに貫通ビア電極９を設けることにより、より確実に低抵抗での接続が可能となる。これによって、裏面ソース電極１０をソース電極パットとして用いることができ、表面側にソース電極パットを設ける必要がなくなる。これに伴い、表面でのソース引き出し電極も不要となる。素子有効面積が大きくなるので、チップオン抵抗を低減することができる。
【００２５】
図５に表すように、ソース電極として用いるために、Ｓｉ基板１は高濃度にドープされて低抵抗であることが望ましい。特に、ｎ型とすることでｐ型基板よりも低抵抗を実現し易くなる。ｐ型基板を採用した場合は、基板１とドレイン電極６との間にｐｎ接合が形成される。ｐｎ接合によって、アバランシェ降伏時に発生するホールが基板１を通って速やかに排出され、高アバランシェ耐量を得ることが可能となる。  
このように、高濃度であれば、ｎ型、ｐ型それぞれにおいて利点がある。
【００２６】
本実施形態においても、第１の実施形態と同様の効果も得られる。すなわち、基板に凹凸をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００２７】
図６は、本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。すなわち、図６（ａ）は上面図、（ｂ）は対応するヘテロ構造の断面図である。  
図６（ｂ）に表すように、Ｓｉ基板１表面にはストライプ状の凹み１Ｒが形成されている。  図６（ａ）に表すように、ストライプ状の凹み１Ｒに対して略平行な方向にソース引き出し電極６１とドレイン引き出し電極６２が形成されている。そして、これに直交する方向に、ソース電極６３、ゲート電極６４、ドレイン電極６５が形成され、基本セルを構成している。ソース引き出し電極６１の下には、凹み１Ｒの段差があるため結晶欠陥が発生し易い領域となっており、先に説明した第１〜５の実施の形態と同様の効果がある。つまり、凹み１Ｒの上の部分に結晶欠陥を集中させ、それ以外の部分の結晶性を高くすることができる。その結果として、高い電界が印加されるゲート電極６４、ドレイン電極６５の下は、高い結晶性を有する窒化物半導体により形成でき、素子の耐圧などを改善できる。
【００２８】
本図に表すのは、レイアウトの一例だが、このような平面パターンとすることで、基本セルの横方向ピッチと基板表面のストライプのピッチを独立して設計することができ、設計の自由度が増す。加えて、基本セルが同一ストライプ内に並列に配置されるので、素子内部において、動作時の電流分布を均一にすることができる。
【００２９】
このように本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、基板に凹凸または段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００３０】
図７は、本発明の第７の実施の形態にかかるＧａＮ−ＨＦＥＴの基板表面の凹みパターンを例示する、上面図である。  
本図において、凹みパターン７１は格子状に配置されている。これまで図１〜６で説明してきた凹みパターンは、それぞれ段差の断面構造が異なるストライプパターンであったが、本図のように点状に形成しても実施可能である。このような構造を用いた場合、クラックや高い密度の結晶欠陥の発生箇所をより限定することができる。従って、これら凹みパターン７１の上にソース電極などの高い電界が印加されない部分を形成することにより、高耐圧で動作特性の優れた窒化物半導体素子を実現できる。
【００３１】
図８は、図７に表す凹みパターン上に配置される電極のパターンを例示する、上面図である。  
凹みパターン７１上には結晶欠陥が多く発生しているため、これをつなぐ一方向にソース電極８１を配置する。これ以外の結晶欠陥の少ない領域には、ソース電極８１に平行にゲート電極８２、ドレイン電極８３が配置されている。このようにすれば、ゲート電極８２、ドレイン電極８３の下を高い結晶性の窒化物半導体により形成できる。
【００３２】
図９は、図７に表す凹みパターン上に配置される電極の別の例を表す、上面図である。  格子状に配置されるの凹みパターン７１をつないで、マス目状にソース電極９１を配置する。マス目状のソース電極９１に囲まれた結晶欠陥の少ない領域に、ゲート電極９２、ドレイン電極９３がそれぞれ配置されている。このようにしても、ゲート電極９２、ドレイン電極９３の下を高い結晶性の窒化物半導体により形成できる。
【００３３】
このように本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、基板に凹凸や段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００３４】
図１０は、本発明の第８の実施の形態にかかるＧａＮ−ＨＦＥＴの基板表面の凹みパターンを例示する、上面図である。  
本図において、凹みパターン１０１は六角形に配置されている。ＧａＮは六方晶の結晶なので、凹み１０１を六角形状に配置することにより、ＧａＮの面方位に応じてより限定的に結晶欠陥を発生させることが可能になる。そして、これら凹み１０１の上にソース電極を形成することにより、高い耐圧を有する窒化物半導体素子を実現できる。
【００３５】
このように本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、基板に凹凸や段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００３６】
図１１は、本発明の第９の実施の形態にかかるＧａＮ−ＨＦＥＴの基板表面の凹みパターンを表す、上面図である。  
図１０においては、点状の凹みパターン１０１が六角形に配置されていたが、本図のように六角形状の溝１１１を形成してもよい。
【００３７】
図１２は、図１０および図１１に表す凹みパターン上に配置される電極を例示する、上面図である。  
凹みパターン１０１上には結晶欠陥が多く発生しているため、これをつなぐ蜂の巣状にソース電極１２１を配置する。蜂の巣状のソース電極１２１に囲まれた結晶欠陥の少ない領域に、ゲート電極１２２、ドレイン電極１２３がそれぞれ配置されている。このようにすれば、ゲート電極１２２、ドレイン電極１２３の下を高い結晶性を有する窒化物半導体により構成できる。
【００３８】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、基板に凹凸や段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なＧａＮ結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
【００３９】
これまで、本発明の第１〜第１０の実施の形態について説明してきたが、本発明はこれらの実施の形態の限りではない。それぞれの実施の形態を組み合わせることも可能であるし、当業者が適宜設計変更したものも本発明の要旨を含む限り本発明の範囲に包含される。
【００４０】
例えば、上記実施の形態において、Ｓｉ基板を用いて説明してきたが、ガリウムヒ素（ＧａＡｓ）基板を用いても実施可能である。  
バッファ層に関しても、ＡｌＮを用いて説明してきたが、ＡｌＮとＧａＮやＡｌＧａＮとＧａＮを組み合わせた格子状のバッファ層や、ＡｌＮと立方晶炭化珪素（３Ｃ−ＳｉＣ）との積層構造を用いたバッファ層など、バッファ層の種類に関係なく実施可能である。
【００４１】
また、ヘテロ構造においても、ＡｌＧａＮ／ＧａＮの組み合わせで説明してきたが、ＧａＮ／インジウムガリウム窒素（ＩｎＧａＮ）やＡｌＮ／ＡｌＧａＮ、ボロン・アルミニウム窒素（ＢＡｌＮ）／ＧａＮなど、窒化物半導体の組み合わせであれば実施可能である。すなわち、チャネル層とこれよりもバンドギャップの大きなバリア層との組合せであればよい。  
また、アンドープＡｌＧａＮバリア層とアンドープＧａＮチャネル層を用いて説明してきたが、ｎ型ＡｌＧａＮ層およびｎ型ＧａＮ層を用いても実施可能である。
【００４２】
また、ＭＩＳゲート構造やリセスゲート構造など、ゲート構造にも限定されない。ＡｌＧａＮバリア層表面にＧａＮキャップ層などが形成されていても実施可能である。  
さらに、高耐圧を実現するために、ソース電極もしくはゲート電極に接続されたフィールドプレート電極や、ドレイン電極に接続されたフィールドプレート電極構造など、素子の表面構造を変化させても実施可能である。
【００４３】
また、本発明の実施の形態にかかるＨＦＥＴのゲート−ドレイン間の構造がヘテロ構造ショットキ・バリア・ダイオード（ＨＳＢＤ：Heterojunction Shottky Barrier Diode）の構造であることから、高耐圧のＨＳＢＤの実現も可能となる。この場合、基板をアノード電極と接続し、基板表面の凹みや段差上にアノード電極を形成することで実施可能である。  
なお、本明細書において「窒化物半導体」とは、ＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図２】本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図３】本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図４】本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図５】本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図６】本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式図である。
【図７】本発明の第７の実施の形態にかかるＧａＮ−ＨＦＥＴの基板表面の凹みパターンを表す、上面図である。
【図８】図７に表す凹みパターン上に配置される電極を表す、上面図である。
【図９】図７に表す凹みパターン上に配置される電極の別の例を表す、上面図である。
【図１０】本発明の第８の実施の形態にかかるＧａＮ−ＨＦＥＴの基板表面の凹みパターンを表す、上面図である。
【図１１】本発明の第９の実施の形態にかかるＧａＮ−ＨＦＥＴの基板表面の凹みパターンを表す、上面図である。
【図１２】図１０および図１１に表す凹みパターン上に配置される電極を表す、上面図である。
【符号の説明】
【００４５】
１    Ｓｉ基板
２    ＡｌＮバッファ層
３    ＧａＮチャネル層
４    ＡｌＧａＮバリア層
５、６３、８１、９１、１２１      ソース電極
６、６５、８３、９３、１２３      ドレイン電極
７、６４、８２、９２、１２２      ゲート電極
８    結晶欠陥
９    貫通ビア電極
１０  裏面ソース電極
６１  ソース引き出し電極
６２  ドレイン引き出し電極
７１、１０１、１１１      凹みパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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