(57)【要約】【課題】  回路を分割して所定のタイミングで独立に動作させ、回路の電力を削減し、また回路内で発生するノイズを削減する。【解決手段】  信号処理回路が分割されて互いに独立して動作する複数個のドメイン３１と、前記各ドメイン内に設けられた仮想電源ライン４１と、前記仮想電源ラインを制御信号により切り換えることにより、前記ドメインに対して活性化または非活性化の制御を行うコントロール回路２０とを有し、ドメインで発生するノイズを後段のドメインに転送することを防止すると共に消費電力を削減する。【選択図】図１
2007036900.tif 000002
【特許請求の範囲】
【請求項１】
信号処理回路が分割されて互いに独立して動作する複数個のドメインと、
前記各ドメイン内に設けられた仮想電源ラインと、
前記仮想電源ラインを制御信号を用いて切り換え、前記ドメインに対して活性化または非活性化の制御を行うコントロール回路と
を有する
信号処理装置。
【請求項２】
前記ドメインは、入力から供給される信号の動作タイミングが近い回路である
請求項１記載の信号処理装置。
【請求項３】
前記ドメインは、前記信号処理装置の入力から出力へ向けて、信号伝播タイミングが早いドメインから遅いドメインの順で配置された
請求項１記載の信号処理装置。
【請求項４】
前記ドメインは、活性化時に信号伝播タイミングの早いドメインから順に活性化の前記制御信号が供給され、信号伝播タイミングの早いドメインから順に活性化される
請求項１記載の信号処理装置。
【請求項５】
前記ドメインは、前段のドメインが活性化され、該ドメインの出力に相当する信号が全て安定してからから次のドメインが活性化される
請求項１記載の信号処理装置。
【請求項６】
前記仮想電源ラインは仮想グランドラインであり、前記コントロール回路からの制御信号によりスイッチを介してグランドラインに接続または遮断される
請求項１記載の信号処理装置。
【請求項７】
前記仮想電源ラインは仮想電源供給ラインであり、前記コントロール回路からの制御信号によりスイッチを介して電源供給ラインに接続または遮断される
請求項１記載の信号処理装置。
【請求項８】
前記ドメインは、仮想電源供給ラインと仮想グランドラインを有し、前記コントロール回路からの制御信号によりスイッチを介して電源供給ラインとグランドラインに接続または遮断される
請求項１記載の信号処理装置。
【請求項９】
信号処理回路の分割された複数個のドメイン内にそれぞれ設けられた仮想電源ラインに接続されたスイッチ群に所定のタイミングの制御信号が供給されるステップと、
前記複数個のドメインの第１のドメインのみが前記制御信号により前記スイッチ群の第１のスイッチを介して該第１のドメイン内の仮想電源ラインが電源ラインに接続され、活性化するステップと、
前記第１のドメインが動作を完了した後、第２のドメインが前記制御信号により前記スイッチ群の第２のスイッチを介して該第２のドメイン内の仮想電源ラインが電源ラインに接続され、活性化されるステップと、
前記第２のドメインが活性化された後、該第２のドメインの処理結果が不定値伝搬遮断回路に入力され、所定のタイミングで出力されるステップと
を有する
信号処理装置の駆動方法。
【請求項１０】
前記電源ラインは、電源供給ラインまたはグランドラインである
請求項９記載の信号処理装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路を動作単位に複数のドメインに分割し、このドメインを所定のタイミングで順次独立に動作させる信号処理装置およびその駆動方法に関する。
【背景技術】
【０００２】
従来から、Ｐｏｗｅｒ  Ｇａｔｅ（パワーゲート；電力制御）適用ブロック（信号処理回路）の活性化時のラッシュ電流を抑制するために、Ｐｏｗｅｒ（パワー）スイッチを開くタイミングをずらすなどの制御がなされているが（特許文献１）、それらは最小単位回路ブロック全体を一度に活性化させている。そのため以下の２つの信号が信号処理回路全体を伝播し、活性化時に信号処理回路内のスイッチング率が高くなり無駄な電力を消費してしまう。
１つの信号は、入力信号であり、活性化時必ず入力から出力まで伝播し、内部ノードを安定させる。
他の信号は、信号処理回路内の不特定の場所で自然発生するグリッチであり、発生すればするほど信号処理回路内の無駄なスイッチング源となる。
このように、信号処理回路の活性化時に生じるこの無駄な電力消費が、リーク削減効果を得るための最小単位回路のＯＦＦ（オフ）期間を増加させてしまう。
また、活性化時のスイッチング率の抑制に注目した技術はまだ知られていない。
【０００３】
これらの信号処理回路にＰｏｗｅｒ  Ｇａｔｅを適用した時、Ｐｏｗｅｒ  Ｇａｔｅ制御するための制御信号を発生する制御信号発生回路、またこの一部を構成する不定値伝播遮断回路、制御信号を伝達させる回路等はそれ自体がＰｏｗｅｒ  Ｇａｔｅ適用回路ではないためリーク電流発生源となり、リーク電流削減効果を抑制していた。
さらに、Ｐｏｗｅｒ  Ｇａｔｅ適用回路の活性化時においては、回路が活性化しきったか、すなわち内部状態が安定したか、を回路で判断するのは困難であり、見積りから予想する必要があった。しかしながら、活性化したかどうかを判断するための具体的な回路例は知られていない。
【特許文献１】特開２００３−２８９２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パワーゲート適用の信号処理回路を制御するため、信号処理回路の動作タイミングに対応して制御信号を発生し、制御回路が非活性化のとき活性化時に伝播された非活性化のための制御信号の値を保持し信号処理回路の動作を継続させる。
また、非活性化時、制御回路自体の消費電力を削減する。
さらに、信号処理回路を制御する制御信号発生回路の制御信号の発生タイミングをドメインの動作タイミングに対応させ、信号処理回路の電力を削減すると共に制御信号発生回路自身の電力も削減する。
【課題を解決するための手段】
【０００５】
本発明は、制御信号を所定のタイミングで発生する制御信号発生回路であって、前記制御信号発生回路は、制御信号を伝搬する伝搬回路と制御信号を保持する保持回路を有し、活性化時、前記伝搬回路を介して制御信号が伝搬され前記保持回路から導出された制御信号を出力し、非活性化時、前記保持回路で前記活性化時に出力された制御信号と同じ値を保持する。
本発明の信号処理回路は、動作タイミングに応じて複数個に分割され、かつ電源供給ラインを有する回路ブロックと、前記回路ブロックに設けられ、前記電源供給ラインの接続、遮断の制御を行う切り換え手段と、前記各回路ブロックの切り換え手段を所定のタイミングで切り換える制御信号を発生すると共に該制御信号に応じて電力が制御される制御信号発生回路とを有する。
【発明の効果】
【０００６】
活性化していないドメインには前段からのグリッチが伝播しないため、活性化時のスイッチング率を抑制することができ、無駄な消費電力を大幅に削減できる。
また、信号処理回路ブロック全体が同時に活性化する時間より各ドメインが活性化する時間のほうが短いので内部ノードの不定値状態が短くて済み、活性化中の貫通電流も削減できる。
さらに、パワーゲート適用回路のオフからオン動作に生じるオーバーヘッドが抑制されるので、リーク電流削減効果を得るための最小回路オフ期間を短くできる。
また、回路ブロック内のパワースイッチのオンタイミングがずれるのでラッシュ電流抑制の機能も含むことができる。
また、Ｐｏｗｅｒ  Ｇａｔｅ適用時の付加回路自体もＰｏｗｅｒ  Ｇａｔｅの対象とすることができ、リーク電流発生源の無駄な増加を抑制することができる。
Ｐｏｗｅｒ  Ｇａｔｅ適用回路と付加回路のキーパーまでの信号伝達回路は仮想電源線を共有しているので、両者の遅延時間を揃えておけば回路活性化中の信号伝播速度が両者でほぼ等しくなり、キーパーの値をモニタリングすることで回路が活性化し終わったかどうかをダイナミックに知ることができる。その信号を利用することで、不定値信号伝播遮断回路の制御信号や次のＰｏｗｅｒ  Ｇａｔｅ適用ブロックの制御信号の生成が自動で行うことができる。
ここで、信号処理回路について開示しているが、本発明の趣旨からこれに限定されるのではなく、回路をドメインに分割できるものであれば、それ以外の回路、たとえば電源回路、電流源回路などにも適用できる。
【発明を実施するための最良の形態】
【０００７】
図１に実施形態例であるパワーゲートブロック（Ｐｏｗｅｒ  Ｇａｔｅ  Ｂｌｏｃｋ；パワーゲート回路）を有する信号処理回路１０のブロック構成図を示す。
信号処理回路１０は、または制御信号発生（コントロール）回路２０、パワーゲートトランジスタ（２１〜２３）、パワーゲートブロック３０が動作タイミングに基き分割されたドメイン３１〜３３と不定値信号伝搬遮断回路（フェンス回路；Ｆｅｎｃｅ  Ｃｉｒｃｕｉｔ）３４などで構成されている。
制御信号発生回路２０は、バッファアンプまたはＩＮＶ（インバータ）などの信号反転回路を複数個従属接続し、さらにこの信号反転回路間に状態を保持する回路、キーパー（回路）を設けている。詳細については後述する。
この制御信号発生回路２０に制御（イネーブル；Ｅｎａｂｌｅ）信号が供給されると、バッファ（インバータ）を所定の遅延時間で伝播し、また上述のキーパー回路でそのデータを保持し、伝播された制御信号を順次上述のパワーゲートトランジスタ（２１〜２３）に出力する。
パワーゲートトランジスタ（２１〜２３）は、たとえばＭＯＳトランジスタで構成され、ＳＷ（スイッチ）として機能している。各ドメインの動作時間に対応して、制御信号発生回路２０から所定の間隔で遅延した制御信号（イネーブル；Ｅｎａｂｌｅ）１〜制御信号Ｎがパワーゲートトランジスタ（２１〜２３）に供給され、順次パワーゲートトランジスタがＯＮ動作し、パワーゲートブロック３０の各ドメイン（ドメイン１（３１）〜ドメインＮ（３３））の仮想ＧＮＤ（グランド）１（４１）〜仮想ＧＮＤＮ（４３）とＧＮＤ間をスイッチする。
【０００８】
パワーゲートブロック３０は回路の１つの機能として成り立つブロック最小ブロックであり、さらにドメイン（Ｄｏｍａｉｎ）１〜ドメインＮで構成され、これらの各ドメインにはそれぞれに対応して仮想ＧＮＤ１（４１）〜仮想ＧＮＤＮ（４３）が設けられている。
ここで、ドメイン１〜ドメインＮとは、そのパワーゲートブロック３０を信号伝播のタイミングで適当に分けたものである。
ドメイン１〜ドメインＮの動作は、たとえば図１においては、パワーゲートトランジスタ２１〜２３が順次ＯＮ動作すると、それに応じて仮想ＧＮＤ１〜仮想ＧＮＤＮが順次グランドに接続されるので、ドメイン１からドメインＮまで所定の遅延したタイミングで順次動作するようになる。
これにより、入力端子から入力された入力信号（データ）（Ｉｎｐｕｔ）はドメイン１、ドメイン２、・・・、ドメインＮと各ドメイン内で活性化または信号処理されながら後段のドメインへ伝播されていく。
図１に示した不定値信号伝搬遮断回路（フェンス回路；Ｆｅｎｃｅ  Ｃｉｒｃｕｉｔ）３４は、信号処理回路１０からの不定値（信号）を後段の回路ブロックへ伝播させないための回路である。不定値信号伝搬遮断回路３４は最小単位回路ブロックとして定義するための目安の１つである。
【０００９】
次に、信号処理回路１０の動作について、図１を用いて説明する。
図１に示すように、最小単位回路ブロックを信号伝播タイミングの早いものから順にドメイン化し、たとえばその順序をドメイン１、ドメイン２、・・・、ドメインＮとする。
このドメインを伝播する信号伝播タイミングは、ＳＴＡ（Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓ)結果等から求められる。
上述したように、各ドメイン内にある仮想電源ライン（線）を仮想グランド（ＧＮＤ）１、仮想ＧＮＤ２、・・・、仮想ＧＮＤＮとする。この様に、図１の場合、仮想電源ラインをＧＮＤ側にとっている。
通常動作時、入力信号はＩｎｐｕｔ（入力端子）側からドメイン１、ドメイン２、・・・、ドメインＮの順に伝播し、最後に不定値信号伝搬遮断回路３４を通ってＯｕｔｐｕｔ（出力端子）側へ出力される。
各ドメイン内の仮想電源ラインはパワーゲートトランジスタ２１〜２３を通して本来の電源（供給）ラインへ接続されている。
【００１０】
また、それぞれのパワーゲートトランジスタ２１〜２３は制御信号発生回路２０により制御され、時間ｔ０〜ｔＮのタイミングで、入力（Ｉｎｐｕｔ）に近いドメインにつながっているパワーゲートトランジスタから順にＯＮされる。タイミングの制約は以下の通りである。
ここで、ｉ番目のドメイン（ドメインｉ）に活性化信号が入力されてから、ｉ＋１番目のドメインに活性化信号が入力されるまでの時間は、ｉ番目のドメイン内で信号伝播が終わり、ｉ番目のドメインの出力に相当する信号が決定するのに十分な時間とする。
【００１１】
時刻ｔ０に、制御信号発生回路２０から制御信号１の“Ｈ”レベルの電圧がパワーゲートトランジスタ（ＮＭＯＳトランジスタ２１）のゲートに供給される。すると、このＮＭＯＳトランジスタ２１は導通し、ドレインに接続されている仮想ＧＮＤ１は本来の電源ライン、ここではグランド（ＧＮＤ）に接続される。
その結果、ドメイン１は活性化状態となり、信号処理（演算処理）を開始する。しかし、この時刻ｔ０では他のパワーゲートトランジスタ２２〜２３は非導通状態であり、それに対応するドメイン２〜ドメインＮも非動作（非活性化）状態である。
【００１２】
時刻ｔ１になると、制御信号１は“Ｈ”レベルの電圧を維持したままでドメイン１は動作を継続しているが、さらに“Ｈ”レベルに遷移した制御信号２がパワーゲートトランジスタ（ＮＭＯＳトランジスタ２２）のゲートに供給される。
すると、ＮＭＯＳトランジスタ２２は導通状態となり、ドメイン２の仮想ＧＮＤ２は本来のグランドに接続され、ドメイン２は動作状態となり、信号処理を開始する。
またこの時刻ｔ１になると、時刻ｔ０で動作開始したドメイン１の信号処理結果がドメイン２に伝播され、この伝播された信号（データ）やその他の信号を用いて新たに信号処理が行われる。
【００１３】
以後同様な動作を繰り返す。
時刻ｔＮになると、制御信号発生回路２０から制御信号Ｎがパワーゲートトランジスタ（ＮＭＯＳトランジスタ２３）のゲートに供給され、このＮＭＯＳトランジスタ２３が導通し、ドメインＮの仮想ＧＮＤＮが本来のグランドに接続され、動作を開始する。
そして、制御信号発生回路２０からの制御信号に応じてドメインＮから出力されたデータが不定値信号伝搬遮断回路３４を介して出力される。
【００１４】
このように、各ドメインを動作ブロックに分け、各ブロックを動作順に動作させることにより、前段のドメインが活性化または動作が終わるまで後段のドメインの動作を停止し、各ドメインの入力側でスイッチング回数を大幅に削減できるので回路全体のスイッチング率を削減でき、消費電力を削減できる。
【００１５】
図２に他の実施形態例である、図１で示した制御信号発生回路２０（１００）の回路構成を示す。
制御信号発生回路１００において、キーパー回路（キーパーとも記載する）は、パワーゲート（Ｐｏｗｅｒ  Ｇａｔｅ）対象でない通常インバータ（ＩＮＶ）と、プルアップＰＭＯＳトランジスタからなる。このプルアップＰＭＯＳトランジスタは値を確実に保持（キープ）するために設けてある。またデータを保持するキーパー回路は変形可能である。
回路の他の部分はパワーゲート（Ｐｏｗｅｒ  Ｇａｔｅ）対象インバータ（ＩＮＶ）と不定値信号伝播遮断回路からなる。
ここで、不定値信号伝播遮断回路とは、パワーゲート適用回路（信号処理回路）が非活性化状態にある時、回路内の不定値信号が他のブロックに伝播してしまうのを防ぐための回路であり、非活性化状態のときはある一定値を出力し続ける。
キーパーはパワースイッチまたは不定値信号伝播遮断回路とセットで実装される（図中破線で囲んだ領域）。入力とキーパー間、または２つのキーパー間には奇数個のパワーゲート対象インバータが配置され、キーパーの出力値がイネーブル信号と等しくなるように調整されている。
このように実装することで、非活性化状態になった時にもパワースイッチの入力ノードに外部のパワースイッチ制御信号と同じ値を保持し続けることができるようになる。そのため制御信号伝播回路や不定値信号伝播遮断回路もパワーゲートの対象とでき、非活性化時には電源を遮断してもよくなる。
【００１６】
次に、図２に示す制御信号発生回路の実施形態例である具体回路構成について述べる。
パワーゲートイネーブル（ＰＧＥＮ；またはＥｎａｂｌｅ）信号が入力される端子は、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６の共通接続されたゲートとＮＭＯＳトランジスタ１０７のゲートに接続される。
ＰＭＯＳトランジスタ１０５のソースは電源ＶＤＤ１０１に、ドレインはＮＭＯＳトランジスタ１０６のドレインとＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１０９の共通接続されたゲートに接続される。
ＮＭＯＳトランジスタ１０６のソースは仮想電源（または仮想ＧＮＤ（グランド））１０２に接続され、またこの仮想ＧＮＤ１０２はＮＭＯＳトランジスタ１０７のドレインに接続され、ＮＭＯＳトランジスタ１０７のソースはＧＮＤ１０３に接続されている。
【００１７】
ＰＧ（パワーゲート）対象ＩＮＶ（インバータ）を構成するＰＭＯＳトランジスタ１０８のソースは電源１０１に接続され、ドレインはＮＭＯＳトランジスタ１０９のドレインとＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１１の共通接続されたゲートに接続されている。また、ＮＭＯＳトランジスタ１０９のソースは仮想ＧＮＤ１０２に接続されている。
ＰＭＯＳトランジスタ１１０のソースは電源１０１に接続され、ドレインはＮＭＯＳトランジスタ１１１のドレイン、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の共通接続されたゲート、さらにＰＭＯＳトランジスタ１１４のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタ１１１のソースは仮想ＧＮＤ１０２に接続されている。
通常ＩＮＶとＰＧ（パワーゲート）−ＳＷ（スイッチ）を構成する、ＰＭＯＳトランジスタ１１２のソースは電源１０１に接続され、ドレインはＮＭＯＳトランジスタ１１３のドレインに接続され、このＮＭＯＳトランジスタ１１３のソースはＧＮＤ１０３に接続されている。ＰＭＯＳトランジスタ１１４のソースは電源１１０に接続され、ゲートはＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の共通接続されたドレインに接続されている。
さらに、ＮＭＯＳトランジスタ１１５のドレインは仮想ＧＮＤ１０２に接続され、ゲートはＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の共通接続されたドレインに接続され、ソースはＧＮＤ１０３に接続されている。
【００１８】
以下同様に、ＰＧ対象ＩＮＶ、通常ＩＮＶとＰＧ−ＳＷ、ＰＧ対象ＩＮＶ、・・・、と繰り返し、その出力がＰＭＯＳトランジスタ１２４とＮＭＯＳトランジスタ１２５の共通接続されたゲートに接続される。
ＰＭＯＳトランジスタ１２４のソースは電源１０１に接続され、ドレインはＮＭＯＳトランジスタ１２５のドレインとＰＭＯＳトランジスタ１２６のゲートに接続されている。
ＮＭＯＳトランジスタ１２５のソースはＧＮＤ１０３に接続される。また、ＰＭＯＳトランジスタ１２６のソースは電源１０１に接続され、ドレインはＰＭＯＳトランジスタ１２４とＮＭＯＳトランジスタ１２５の共通接続されたゲートに接続される。
ＰＭＯＳトランジスタ１２４とＮＭＯＳトランジスタ１２５の共通接続されたドレインはＰＭＯＳトランジスタ１２８のゲートとＮＭＯＳトランジスタ１３０のゲートに接続され、さらにＮＭＯＳトランジスタ１２７のゲートに接続される。
ＰＭＯＳトランジスタ１２８のソースは電源１０１に接続され、ドレインはＮＭＯＳトランジスタ１３０のドレインとＰＭＯＳトランジスタ１２９のドレインに接続されている。
ＮＭＯＳトランジスタ１３０のソースはＮＭＯＳトランジスタ１３１のドレインに接続され、このＮＭＯＳトランジスタ１３１のソースは仮想ＧＮＤ１０２に接続され、ゲートにＬＯＧＩＣ  ＯＵＴ（ロジック出力信号）が供給される。
ＰＭＯＳトランジスタ１２９のソースは電源１０１に接続され、ゲートはＮＭＯＳトランジスタ１３１のゲートに接続され、ＬＯＧＩＣ  ＯＵＴ信号が供給される。
また、ＮＭＯＳトランジスタ１２７のドレインは仮想ＧＮＤ１０２に接続され、ゲートはＰＭＯＳトランジスタ１２４とＮＭＯＳトランジスタ１２５の共通接続されたゲートに接続され、ソースはＧＮＤ１０３に接続されている。
【００１９】
次に図２に示す制御信号発生回路１００の動作（活性化、非活性化）について図３を用いて説明する。
まず、ＯＦＦからＯＮ動作に遷移するときの動作について説明する。
制御信号発生回路１００はＯＦＦ期間中にリーク電流によって内部回路がチャージアップさている。そのとき制御信号発生回路（１００）内の主要ノードの論理値は図３の表に示す通りであり、全てのパワースイッチ（ＮＭＯＳトランジスタ１０７，１１５，１２１，１２７）はＯＦＦされている。
（１）イネーブル（ＰＧＥＮ）信号が“Ｈ”レベルになると先頭のパワー（Ｐｏｗｅｒ）スイッチがＯＮし、回路を活性化させ始める。ここで、パワースイッチはＰＭＯＳトランジスタ１０５、ＮＭＯＳトランジスタ１０６，１０７で構成されている。
（２）Ｐｏｗｅｒ  Ｇａｔｅ対象ＩＮＶで構成される伝播回路が動作し始め、キーパーまでイネーブル信号を伝播させる。
ここで、Ｐｏｗｅｒ  Ｇａｔｅ対象ＩＮＶはＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１０９、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１１、ＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７、ＰＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２３などで構成されている。これらのＩＮＶで入力信号が反転され、その反転された信号が次のＩＮＶまたはキーパーに出力される。
また、キーパーはＰＭＯＳトランジスタ１１２，１１４とＮＭＯＳトランジスタ１１３、ＰＭＯＳトランジスタ１１８，１２０とＮＭＯＳトランジスタ１１９で構成されている。
（３）キーパーまでイネーブル信号が伝播すると次のパワースイッチがＯＮし、信号処理回路（ドメイン）の活性化がさらに促進される。そして、キーパーには“Ｈ”レベルが保持される。
たとえば、ＰＭＯＳトランジスタ１１２，１１４とＮＭＯＳトランジスタ１１３で構成されるキーパーにおいて、入力端子に“Ｌ”レベルの電圧が供給されるとＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の共通接続されたドレインは“Ｈ”レベルとなり、この“Ｈ”レベルの電圧が正帰還用ＰＭＯＳトランジスタ１１４のゲートに入力され、ＯＦＦ動作するので、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の共通接続されたゲートは“Ｌ”レベルとなる。その結果、出力は“Ｈ”レベルに維持される。
また、この“Ｈ”レベルの電圧がパワーゲートトランジスタのＮＭＯＳトランジスタ１１５のゲートに供給されるので、導通し、仮想ＧＮＤ１０２が本来のグランド１０３に接続される。
ここで、パワーゲート（スイッチ）は、ＮＭＯＳトランジスタ１１５，１２１，１２７などで構成されている。
（４）以後（２）、（３）の動作が繰り返され、回路の活性化とパワースイッチのＯＮ動作が平行して行われる。
（５）イネーブル（ＰＧＥＮ）信号が不定値信号伝播遮断回路まで伝播すると、ロジックのＯｕｔｐｕｔに相当する信号が反転して出力される。
不定値信号伝播遮断回路はＰＭＯＳトランジスタ１２４，１２６、ＮＭＯＳトランジスタ１２５で構成されている。
またロジックのＯｕｔｐｕｔ信号を反転する回路は、ＰＭＯＳトランジスタ１２８，１２９、ＮＭＯＳトランジスタ１３０，１３１で構成されている。
いま、ＰＭＯＳトランジスタ１２４とＮＭＯＳトランジスタ１２５のドレイン出力は“Ｈ”レベルであるので、ＰＭＯＳトランジスタ１２８はＯＦＦ、ＮＭＯＳトランジスタ１３０はＯＮ動作状態である。
この条件において、Ｌｏｇｉｃ  Ｏｕｔが“Ｈ”レベルであるとすると、ＰＭＯＳトランジスタ１２９のゲートとＮＭＯＳトランジスタ１３１のゲートに“Ｈ”レベルの電圧が供給されるので、ＰＭＯＳトランジスタ１２９はＯＦＦし、ＮＭＯＳトランジスタ１３１はＯＮ動作状態となる。その結果、出力端子Ｏｕｔは“Ｌ”レベルとなる。
一方Ｌｏｇｉｃ  Ｏｕｔが“Ｌ”レベルであるとすると、ＰＭＯＳトランジスタ１２９はＯＮ動作し、ＮＭＯＳトランジスタ１３１はＯＦＦ動作状態となる。
その結果、Ｏｕｔ出力端子は“Ｈ”レベルとなる。
（６）回路の活性化が終了する。
【００２０】
次に制御信号発生回路１００がＯＮからＯＦＦ動作するときの回路動作について説明する。
（１）イネーブル（ＰＧＥＮ）信号が“Ｌ”レベルになると先頭のパワースイッチがＯＦＦし、信号処理回路を非活性化させ始める。しかし後段のパワースイッチはＯＮのままなので伝播回路自体は動作可能である。
（２）Ｐｏｗｅｒ  Ｇａｔｅ対象ＩＮＶで構成される伝播回路はキーパーまでイネーブル信号を伝播させる。
たとえば、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１１で構成されるＩＮＶにイネーブル信号の“Ｌ”レベルが伝播されると、ＰＭＯＳトランジスタ１１０はＯＮ動作状態、ＮＭＯＳトランジスタ１１１はＯＦＦ動作状態となり、出力の共通接続されたドレインは“Ｈ”レベルとなる。
（３）キーパーまでイネーブル信号が伝播すると次のパワースイッチがＯＦＦし、回路の非活性化がさらに促進される。ここでキーパーに“Ｌ”レベルがキープされることが重要である。
図２において、Ｐｏｗｅｒ  Ｇａｔｅ対象ＩＮＶのＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１１のドレイン出力の“Ｈ”レベルがキーパーを構成するＰＭＯＳトランジスタ１１２，１１４とＮＭＯＳトランジスタ１１３に供給される。
その結果、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の共通接続されたドレインは“Ｌ”レベルとなる。そして、この“Ｌ”レベルの電圧は正帰還用ＰＭＯＳトランジスタ１１４のゲートに供給され、ＯＮ動作状態となり導通して、このＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３の共通ゲートに“Ｈ”レベルの電圧を供給し、キーパー出力は“Ｌ”レベルの状態に維持される。
またこれと同時に、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３のドレイン出力の“Ｌ”レベルがパワースイッチのＮＭＯＳトランジスタ１１５のゲートに供給されるので、このＮＭＯＳトランジスタ（１１５）はＯＮ動作状態からＯＦＦ動作状態へ遷移する。
（４）以後、（２）、（３）が繰り返され、回路の非活性化とパワースイッチのＯＦＦ動作が平行して行われる。最後のパワースイッチ（たとえばＮＭＯＳトランジスタ１２１）がＯＦＦされるのは伝播回路の最後まで信号が伝播した後なので、回路の非活性化に伴って信号が伝播しなくなることはない。
（５）イネーブル信号が不定値信号伝播遮断回路まで伝播すると、“Ｈ”レベルが出力される。この不定値信号伝播遮断回路は図３のＦｅｎｃｅ回路に相当する。
（６）回路の非活性化が終了する。
【００２１】
次に、制御信号発生回路１００のＯＦＦ期間中のチャージアップについて図３を用いて説明する。
ＯＦＦ期間中はリーク電流によって回路内がチャージアップされ、各ノードは、“Ｌ”レベル→“Ｈ”レベル、“Ｈ”レベル→“Ｈ”レベルの変化が生じる。本回路におけるノードＮ２、Ｎ４は、もともと“Ｈ”レベルであり、チャージアップの影響は受けないのでキーパーに保持されている値が変化しない。これにより、チャージアップ中もパワースイッチを正確にＯＦＦし続けることができる。
以上が、制御信号発生回路１００が動作することの説明である。
【００２２】
次に、この回路構成でロジック回路を例として、活性化状態のモニタ動作について説明する。
Ｐｏｗｅｒ  Ｇａｔｅ適用回路のロジック回路が活性化しきったという時、活性化時において入力信号が回路内を伝播し切って、全内部ノードを安定させたということが最低限必要である。ここで、伝播回路とロジック回路の仮想電源ラインが共通であれば、ロジック回路の活性化状態を反映することができる。
活性化時のロジック回路の信号伝播速度は仮想電源ラインの電位に依存して動的に変化し、仮想電源ラインが求める電位に近づくに従って伝播速度も速くなる。仮想電源ラインが共通であることに加えてお互いの遅延時間を予め揃えておくと、ロジック回路の信号伝播速度の変化が伝播回路でもそのまま反映される。
よって伝播回路を信号が伝播し切ったかどうかをモニタするだけで、ロジック回路でも信号が伝播しきったかどうかをモニタすることができる。
ロジック回路で内部状態が安定したという信号を信号処理回路内部で生成できると、不定値信号伝播遮断回路の制御信号や、次のＰｏｗｅｒ  Ｇａｔｅ適用ブロックの制御信号の生成が自動で行える。
【００２３】
以下に他の実施形態例である制御信号発生回路の回路構成を示す。
図２ではキーパーにプルアップＰＭＯＳトランジスタを実装していたが、プルアップＰＭＯＳトランジスタのないタイプのキーパーも可能である。プルアップＰＭＯＳトランジスタを削除してフィードバック構造をなくした場合、キーパー出力値は寄生容量によって保持される。
キーパーの入力に相当するノードは非活性化時に“Ｈ”レベルに遷移し、非活性状態の間もリーク電流によってチャージされ続けるので“Ｈ”レベルを保持し続けることができる。それによりキーパーの出力値は非活性状態の間もパワースイッチ制御信号と同じ“Ｌ”を保持し続けることができる。
【００２４】
図４に他の実施形態例のプルアップＰＭＯＳトランジスタのないキーパーを用いた、ツリー状の制御信号を伝達する制御信号発生回路２００を示す。
入力端子がインバータ２０１の入力とパワースイッチのＮＭＯＳトランジスタ２１１のゲートに接続され。インバータ２０１の出力は後段のインバータ２０２の入力に接続されている。
インバータ２０１の接地用端子（グランド）は、ＮＭＯＳトランジスタ２１１のドレインと仮想電源（仮想ＧＮＤ）２２０に接続され、ＮＭＯＳトランジスタ２１１のソースは本来のグランド（ＧＮＤ）に接続されている。
またインバータ２０２の出力はインバータ２０３の入力とインバータ２０３Ｂの入力に接続されている。
インバータ２０２の接地用端子、たとえばＣＭＯＳ構成の場合、ＮＭＯＳトランジスタのソースは仮想ＧＮＤ２２０に接続されている。
以下同様な回路接続構成であるが、インバータ２０５の出力は、後段に接続された通常インバータとプルアップＰＭＯＳで構成されたキーパー（図４では、２０６，２０６Ａ〜２０６Ｃ、２０８，２０８Ａ〜２０８Ｃ）の入力に接続され、その出力はパワースイッチＮＭＯＳトランジスタ２１２のゲートと通常のインバータ２０７の入力に接続されている。インバータ２０７の接地用端子は仮想ＧＮＤ２２０に接続されている。
インバータ２０７の出力はキーパー（２０８）の入力に接続され、キーパー（２０８）の出力は、パワースイッチのＮＭＯＳトランジスタ２１３のゲートに接続されている。
これらのパワースイッチのＮＭＯＳトランジスタ２１１，２１２，２１３のドレインは仮想ＧＮＤ２２０に共通接続され、ソースは本来のグランド（ＧＮＤ）に接続されている。
【００２５】
また、インバータ２０３の出力は、別のツリーの初段インバータ２０４Ａの入力に接続され、そのグランド出力端子は仮想ＧＮＤ２２０Ａに接続されている。この仮想ＧＮＤ２２０Ａは仮想ＧＮＤ２２０，２２０Ｂ，２２０Ｃと１端で接続されている。
仮想ＧＮＤ２２０Ａに接続されるインバータとキーパーの接続構成は仮想ＧＮＤ２２０Ｂに接続されているインバータ２０４以降の回路構成と同一である。
【００２６】
仮想ＧＮＤ２２０Ｂに接続されるインバータとキーパーの接続構成は、仮想ＧＮＤ２２０に接続されるインバータ２０３以降の回路構成と同一である。
さらに、仮想ＧＮＤ２２０Ｃに接続されるインバータとキーパーの接続構成は、仮想ＧＮＤ２２０Ｂに接続されるインバータ２０４Ｂ以降の回路構成と同一である。
【００２７】
次に、制御信号発生回路２００の動作について説明する。
制御信号（Ｅｎａｂｌｅ信号）の“Ｈ”レベルの電圧がインバータ２０１の入力とＰｏｗｅｒ（パワー）スイッチのＮＭＯＳトランジスタ２１１のゲートに入力されると、ＮＭＯＳトランジスタ２１１はＯＮ動作状態となり、仮想ＧＮＤ２２０は本来のグランドに接続される。そして、インバータ２０１で入力信号が反転されて“Ｈ”レベルの電圧が出力される。
インバータ動作を繰り返し、キーパー２０６の入力に“Ｌ”レベルの電圧が供給され、そこで反転されて“Ｈ”レベルの電圧が出力される。この“Ｈ”レベルの電圧は次段のインバータ２０７の入力とパワースイッチのＮＭＯＳトランジスタ２１２のゲートに供給される。するとＮＭＯＳトランジスタ２１２はＯＮ動作し、配線の途中に配置されたパワースイッチを介して仮想ＧＮＤ２２０（配線長を考慮して、この配線の途中にパワースイッチを設けている）と本来のグランドが接続される。
インバータ２０７で反転された“Ｌ”レベルの電圧はキーパー２０８に入力され、そこで反転されて“Ｈ”レベルの電圧が出力され、パワースイッチのＮＭＯＳトランジスタ２１３のゲートに供給され、その仮想ＧＮＤ２２０の配線の一端が本来のグランドに接続される。
これらのキーパー出力電圧はパワーゲートブロックのドメインを駆動するパワーゲートトランジスタに制御電圧として出力される。
仮想ＧＮＤ２２０Ａ，２２０Ｂ，２２０Ｃのツリーに接続された回路動作も上述した動作と同一である。
【００２８】
入力信号が“Ｌ”レベルのとき、この“Ｌ”レベルの信号が伝播し、パワースイッチのＮＭＯＳトランジスタ２１１，２１２，２１２Ａ，２１２Ｂ，２１２Ｃ，２１３，２１３Ａ，２１３Ｂ，２１３Ｃは順次ＯＦＦ状態に遷移し、各ツリーを構成するインバータやキーパーは動作を停止する。
しかしながら、各キーパー（２０６，２０６Ａ〜２０６Ｃ，２０８，２０８Ａ〜２０８Ｃ）は上述したように、寄生容量によりその値は保持される。
キーパーの入力端子は、非活性化時に“Ｈ”レベルとなるので、キーパー出力は“Ｌ”レベルの保持されることになる。
【００２９】
図４に示したツリー構成の制御信号発生回路２００は、パワースイッチとしてＮＭＯＳトランジスタを使用している例を示しているが、図５に示すように、パワースイッチとしてＰＭＯＳトランジスタを使用しているときも適用できる。そのときキーパーの構造として変更になるのは、プルアップＰＭＯＳトランジスタがプルダウンＮＭＯＳトランジスタになるだけで、通常インバータの変更はない。
また、キーパーは正帰還用のトランジスタを設けなくとも、たとえば寄生容量などを用いてもデータを保持できる。
【００３０】
図５に制御信号発生回路を構成するキーパー（回路）２５０の回路構成を示す。ＰＭＯＳトランジスタ２５１のソースが電源ＶＤＤ２５４に接続され、ドレインはＮＭＯＳトランジスタ２５２のドレインに接続され、ゲートはＮＭＯＳトランジスタ２５２のゲートとＮＭＯＳトランジスタ２５３のドレインにそれぞれ接続されている。
ＮＭＯＳトランジスタ２５２のソースはグランド２５６に接続され、ＮＭＯＳトランジスタ２５３のソースもグランド２５６に接続されている。
またＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５２の共通接続されたドレインはＰＭＯＳトランジスタ２５４のゲートとＮＭＯＳトランジスタ２５３のゲートに接続され、このＰＭＯＳトランジスタ２５４のソースは電源ＶＤＤ２５４に接続され、ドレインは仮想電源（ライン）ＶＤＤ２５５に接続されている。
【００３１】
インバータを構成するＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５２のゲートの入力に“Ｈ”レベルの電圧が供給されると、出力は“Ｌ”レベルとなり、ＰＭＯＳトランジスタ２５４はＯＮ動作状態となり、回路は動作開始する。このとき、ＮＭＯＳトランジスタ２５３はＯＦＦ動作している。
一方、インバータの入力に“Ｌ”レベルの電圧が供給されると、出力は“Ｈ”レベルとなり、パワースイッチのＰＭＯＳトランジスタ２５４はＯＦＦ動作状態となる。
また、インバータ出力の“Ｈ”レベル電圧がＮＭＯＳトランジスタ２５３のゲートに供給されてＯＮ動作し、入力に“Ｌ”レベルの電圧を帰還し、この状態を維持する。
キーパーがＯＦＦ期間とチャージアップ期間、インバータを構成するＰＭＯＳトランジスタ２５１とＮＭＯＳトランジスタ２５２の入力は“Ｌ”レベルで、その出力は“Ｈ”レベルであるので、正帰還用ＮＭＯＳトランジスタ２５３のゲートに“Ｈ”レベルの電圧が供給され、ＯＮ動作する。その結果、キーパーの入力は“Ｌ”レベル、出力は“Ｈ”レベルに保持される。
【００３２】
このように、Ｐｏｗｅｒ  Ｇａｔｅ適用時の付加回路（制御信号発生回路）自体もパワーゲートの対象とすることができ、リーク電流発生源の無駄な増加を抑制することができる。
また、Ｐｏｗｅｒ  Ｇａｔｅ適用回路とキーパーまでの信号伝達（制御信号発生）回路は仮想電源線を共有することにより、両者の遅延時間を揃えておけば回路活性化中の信号伝播速度が両者でほぼ等しくなり、キーパーの値をモニタリングすることで回路が活性化し終わったかどうかをダイナミックに知ることができる。その信号を利用することで、不定値信号伝播遮断回路の制御信号や次のＰｏｗｅｒ  Ｇａｔｅ適用ブロックの制御信号の生成が自動で行える。
【００３３】
次に、図１の実施形態例であるパワーゲートブロックを乗算器３００に適用した回路について図６を用いて説明する。
図６−Ａは従来通り、パワーゲートを乗算器３００に適用したときの回路を示し、また図６−Ｂは最小単位回路ブロックを用いて乗算器３５０を構成し、その回路を３つのドメイン(部分積；Ｐａｒｔｉａｌ  Ｐｒｏｄｕｃｔｓ、ワランスツリー；Ｗａｌｌａｎｃｅ  Ｔｒｅｅ、加算器；Ａｄｄｅｒ)に分割した回路を示している。この図６−Ａ、図６−Ｂにおいて、実線矢印は入力信号の伝播の様子を、点線矢印は回路中で自然発生したグリッチの伝播の様子を示している。
【００３４】
図６−Ａに示す乗算器３００は、部分積ブロック３０３、ワランスツリーブロック３０４、加算器ブロック３０５の破線で示す３つのブロックが１つのドメインとして構成され、加算器ブロック３０５の出力に不定値信号伝搬遮断回路３０６が接続されている。
また部分積ブロック３０３のブロック内に仮想グランド（ＧＮＤ）が、ワランスツリーブロック３０４に仮想ＧＮＤがまた加算器ブロック３０５に仮想ＧＮＤがそれぞれ設けられている。
しかし、図示してあるように、これらの各ブロックに設けられた仮想ＧＮＤはお互いに接続されている。
【００３５】
部分積ブロック３０３の仮想ＧＮＤ３１０はパワーゲートトランジスタ（ＮＭＯＳトランジスタ）３０７のドレインに接続され、このＮＭＯＳトランジスタ３０７のソースは本来のグランドに接続され、ゲートにイネーブル（Ｅｎａｂｌｅ）信号の制御信号１が供給される。
ワランスツリーブロック３０４の仮想ＧＮＤ３１０はパワーゲートトランジスタ（ＮＭＯＳトランジスタ）３０８のドレインに接続され、このＮＭＯＳトランジスタ３０８のソースは本来のグランドに接続され、ゲートにイネーブル信号の制御信号２が供給される。
同様に、加算器ブロック３０５の仮想ＧＮＤ３１０はパワーゲートトランジスタ（ＮＭＯＳトランジスタ）３０９のドレインに接続され、このＮＭＯＳトランジスタ３０９のソースは本来のグランドに接続され、ゲートにイネーブル信号の制御信号３が供給される。
【００３６】
パワーゲートトランジスタ（ＮＭＯＳトランジスタ３０７，３０８，３０９）のゲートに供給される制御信号のタイミングは、制御信号１の“Ｈ”レベルの電圧が時刻ｔ０でＮＭＯＳトランジスタ３０７のゲートに供給され、それより遅延した時刻ｔ１で“Ｈ”レベルの電圧の制御信号２，３がＮＭＯＳトランジスタ３０８，３０９のゲートに同時に供給される。
ただ、回路全体が同時に活性化するのでグリッチの伝播経路長が長くなる。
【００３７】
図６−Ａに示した実線矢印は、入力信号が各ブロックを伝播する時の様子を示したものである。この入力信号は、通常動作時の信号伝播と同じで、各ノードは入力信号（ａ，ｃ，ｅ）に応じて数回スイッチングする。
一方、各ブロックで発生したグリッチ（ｂ，ｄ，ｆ，ｇ，ｈ，ｉ）の伝播の様子を点線矢印で示した。たとえば、部分積ブロック３０３で発生したグリッチ（ｂ，ｄ）はワランスツリーブロック３０４、加算器ブロック３０５を伝播し、不定値信号伝搬遮断回路３０６に出力される。
また、ワランスツリーブロック３０４で発生したグリッチ（ｆ，ｇ）は加算器ブロック３０５を伝播して不定値信号伝搬遮断回路３０６に出力される。
同様に、加算器ブロック３０５で発生したグリッチ（ｈ，ｉ）は不定値信号伝搬遮断回路３０６に出力される。
このように、自然発生するグリッチは、入力信号の伝播と同様に回路内を伝播し、途中で吸収されなければ不定値信号伝搬遮断回路３０６まで伝播する。
また、場合によっては回路に数回入力を与えたのと同じくらいのスイッチングを発生させ、不定値信号伝搬遮断回路３０６まで伝播する。
したがって、図６−Ａに示した乗算器３５０にパワーゲート回路を適用した場合、パワーゲート適用回路の活性化時に生じる無駄な電力を削減することはできない。
【００３８】
次に、図６−Ｂに本発明の実施形態例であるパワーゲートを適用した乗算器３５０を示す。
この乗算器３５０の回路ブロックは図６−Ａに示したものと同じであるが、各回路ブロックを１つのドメインとし、お互い独立して動作する構成となっている。
以下具体的に乗算器３５０について説明をする。
乗算器（３５１）は部分積ドメイン３５３、ワランスツリードメイン３５４、加算器ドメイン３５５、不定値信号伝搬遮断回路３５６と各ドメインの仮想ＧＮＤ（グランド）１（３６０）、仮想ＧＮＤ２（３６１）、仮想ＧＮＤ３（３６２）とそれを駆動するパワーゲートトランジスタ（ＮＭＯＳトランジスタ）３５７，３５８，３５９で構成されている。
部分積ドメイン３５３に独立した仮想ＧＮＤ１が設けられ、この仮想ＧＮＤ１はパワーゲートトランジスタ（ＮＭＯＳトランジスタ）３５７のドレインに接続され、ゲートに制御信号１が供給されて、ＯＮ（オン）、ＯＦＦ（オフ）制御され、仮想ＧＮＤ１と本来のグランド間がソースを介して接続または遮断される。
ワランスツリードメイン３５４に独立した仮想ＧＮＤ２が設けられ、この仮想ＧＮＤ２は、パワーゲートトランジスタ（ＮＭＯＳトランジスタ）３５８のドレインに接続され、ゲートに制御信号２が供給されて、ＯＮ、ＯＦＦ制御され、仮想ＧＮＤ２と本来のグランド間がソースを介して接続または遮断される。
同様に、加算器ドメイン３５５にも独立した仮想ＧＮＤ３が設けられ、この仮想ＧＮＤ３は、パワーゲートトランジスタ（ＮＭＯＳトランジスタ）３５９のドレインに接続され、ゲートに制御信号３が供給されて、ＯＮ、ＯＦＦ制御されて、仮想ＧＮＤ３と本来のグランド間がソースを介して接続または遮断される。
【００３９】
次に図６−Ｂのパワーゲート回路を適用した乗算器３５０の動作について説明する。
時刻ｔ０以前は、ＮＭＯＳトランジスタ３５７，３５８，３５９のゲートに供給される制御電圧１，２，３は全て“Ｌ”レベルの電圧であるので、各ＮＭＯＳトランジスタ３５７〜３５９の動作はＯＦＦで、非導通となり、仮想ＧＮＤと本来のグランドが遮断される。
その結果、全てのドメイン（部分積ドメイン３５３、ワランスツリードメイン３５４、加算器ドメイン３５５）はオフ動作状態である。
【００４０】
時刻ｔ０になると、制御信号発生回路（２０，１００，２００）から出力される制御信号１が“Ｌ”レベルから“Ｈ”レベルに遷移し、その“Ｈ”レベルの電圧がＮＭＯＳトランジスタ３５７のゲートに供給される。すると、このＮＭＯＳトランジスタ３５７はＯＮ動作状態となり、導通して仮想ＧＮＤ１は本来のグランドに接続され、部分積ドメイン３５３の電源とグランド間に正常な電圧が供給されて活性化され、積演算処理が開始される。
このときの入力信号はたとえば、ａ１，ｃ１，ｅ１と実線矢印で示し、また部分積ドメイン３５３で自然発生したグリッチをｂ１，ｄ１の破線矢印で示す。
グリッチｂ１とｄ１は次段のワランスツリードメイン３５４の入力に供給されるが、まだこのワランスツリードメイン３５４は動作していないので、このグリッチは入力されない（図６−Ｂ）。
【００４１】
時刻ｔ１になると、制御信号発生回路（２０，１００，２００）から出力される制御信号２がＮＭＯＳトランジスタ３５８のゲートに供給され、制御信号２が“Ｈ”レベルであるので、ＯＮ動作になり、導通する。その結果、仮想ＧＮＤ２は本来のグランドに接続される。
ここで、時刻ｔ１は時刻ｔ０に対して所定時間遅延しているが、この遅延時間は部分積ドメイン３５３について、時刻ｔ０から演算処理の電源立ち上がりが安定化またはその動作が完了するまでの時間である。
ワランスツリードメイン３５４は動作を開始し、部分積ドメイン３５３で信号ａ１、ｃ１とｅ１が演算処理された結果が入力され、列加算器に似たビット切り加算器のワランスツリー処理、すなわち部分積の和を求める演算処理が行われる（実線矢印）。
また、このワランスツリードメイン３５４においても同様に、自然発生的にグリッチが発生し、その様子をたとえば破線矢印、ｆ１とｇ１で表す。グリッチｆ１とｇ１は後段の加算器ドメイン３５５の入力に出力されるが、まだこの加算器ドメイン３５５は動作していないので、加算器ドメイン３５５の入力で阻止される。
【００４２】
ワランスツリードメイン３５４で演算処理の電源の立ち上がり動作が安定化し、またはその動作が完了し、時刻ｔ２になると、制御信号発生回路（２０，１００，２００）から出力される“Ｈ”レベルの電圧の制御信号３がＮＭＯＳトランジスタ３５９のゲートに供給され、ＯＮ動作し、仮想ＧＮＤ３が本来のグランドに接続され、その結果加算器ドメイン３５５は所定の動作を開始する。
加算器ドメインで演算処理されたデータ（信号）、ａ１とｅ１は不定値信号伝搬遮断回路３５６に出力され、さらにこのドメイン内で発生したグリッチｈ１とｉ１は後段の不定値信号伝搬遮断回路３５６に出力される。
【００４３】
上述したように、図６−Ｂに示す乗算器３５０は、入力信号によりドメインの入力ノード（端子）が何度スイッチングしても、ドメイン自体はまだ活性化していないので、そこで生じるグリッチはドメイン内へ伝播しない。
また、入力ノードが決定してからドメインが活性化されるので、ドメインから見れば入力ノードの実質のスイッチングは1回以下である。
このように、各ドメインの入口でスイッチング回数を大幅に削減できるので回路全体のスイッチング率を削減できる
さらに、各ドメイン内で発生したグリッチは、後段のドメイン内には伝播しないので無駄なスイッチングを抑えている。
このように、無駄なグリッチの伝播を大幅に削減でき、回路全体のスイッチング率を削減できる。
以上により、ドメインをパワーゲートの制御信号に対応して順次動作させることにより、Ｐｏｗｅｒ  Ｇａｔｅ適用回路の活性化時に生じる無駄な電力を削減できる。
また、この乗算器３５０のパワーゲートトランジスタを制御する制御信号発生回路自体もパワーゲート制御できるので、さらに消費電力を削減することができる。
【００４４】
図７に他の実施形態例のパワーゲートブロックを有する信号処理回路４００を示す。
図１、図６−Ｂ中のＰｏｗｅｒ  Ｇａｔｅ  Ｂｌｏｃｋのドメインは、パワースイッチとしてＮＭＯＳトランジスタを使用したＮ型（ＮチャンネルＭＯＳトランジスタを用いたパワーゲート）回路に対する適用例を示したが、この他に、ＰＭＯＳトランジスタを使用したＰ型の回路を図７に示す。
信号処理回路４００は、ドメイン１（４０１）、ドメイン２（４０２）、・・・、ドメインＮ（４０３）、不定値信号伝搬遮断回路４０４、とパワーゲートトランジスタのＰＭＯＳトランジスタ４０５，４０７，４０９などで構成されている。
パワーゲートブロックを構成する各ドメイン１〜ドメインＮはそれぞれ仮想電源ラインＶＤＤ（仮想ＶＤＤ１（４０６）、仮想ＶＤＤ２（４０８）、・・・、仮想ＶＤＤＮ（４１０））を備えている。
またこれらの仮想電源ラインＶＤＤはパワーゲートトランジスタ（ＰＭＯＳトランジスタ４０５，４０７，４０９）のドレインに接続され、ソースは本来の電源ＶＤＤ（電源供給）ラインに接続され、ゲートには制御信号１、制御信号２、・・・、制御信号Ｎが所定のタイミングで供給される。
【００４５】
Ｎ型においては、仮想ＧＮＤ（ライン）をパワーゲートトランジスタ（ＮＭＯＳトランジスタ）で本来のグランドに接続する構成であったが、Ｐ型のパワーゲートブロックにおいては、制御信号によりＰＭＯＳトランジスタのパワーゲートトランジスタをＯＮ、ＯＦＦ制御し、各ドメインの設けられた仮想電源（ライン）ＶＤＤを本来の電源（供給ライン）に接続または遮断する構成である。
【００４６】
図７に示すＰ型パワーゲートブロックを有する信号処理回路４００の動作について述べる。
制御信号発生回路（２０，１００，２００）から出力される制御信号１、制御信号２、・・・、制御信号Ｎは“Ｈ”レベルの電圧で、その“Ｈ”レベルの電圧がパワーゲートトランジスタ（ＰＭＯＳトランジスタ）４０５，４０７，・・・，４０９のゲートに供給され、これらのＰＭＯＳトランジスタは全てＯＦＦ動作状態である。
そのため、各ドメイン１、ドメイン２、・・・、ドメインＮの仮想電源ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤＮは本来の電源ＶＤＤに接続されず、全てのドメインの動作はＯＦＦ状態である。
次に、制御信号発生回路（２０，１００，２００）から出力される制御信号１が“Ｈ”レベルから“Ｌ”レベルに遷移し、その他の制御信号２、・・・、制御信号Ｎは“Ｈ”レベルを維持していると、パワーゲートトランジスタのＰＭＯＳトランジスタ４０５だけがＯＮ動作し、仮想電源ＶＤＤ１が本来の電源ＶＤＤに接続され、その他の仮想電源ＶＤＤ２、・・・、ＶＤＤＮと本来の電源間は遮断されたままである。
するとドメイン１は動作を開始し、入力端子から信号（ａ２，ｂ２，ｃ２）が入力され、信号処理が開始される。また、この信号処理中、このドメイン１内で自然発生的にグリッチが発生しドメイン２の入力端子に出力される。
しかし、このときドメイン２はまだＯＦＦ動作状態であるので、グリッチが入力されても入力側で阻止され、このドメイン２に入力されることは無い。この動作状態はドメイン２が動作を開始するまで続く。
【００４７】
制御信号発生回路（２０，１００，２００）から出力される制御信号２が制御信号１より所定時間遅延して“Ｌ”レベルの電圧がＰＭＯＳトランジスタ４０７に供給されると、ＯＮ動作し、仮想電源ＶＤＤ２は本来の電源ＶＤＤに接続され、ドメイン２が動作を開始する。このとき、ドメイン１は、既に活性化されていて、その動作状態は安定し、動作を開始または完了している。
入力信号（ａ２，ｂ２，ｃ２）はドメイン２で信号処理を開始し、また一方このドメイン２内で自然発生的にグリッチが発生する。しかしながら、このグリッチは後段のドメイン３が非動作状態であるので、その入力端で阻止される。
【００４８】
以後同様に動作が繰り返される。
そして、制御信号発生回路（２０，１００，２００）から出力される制御信号Ｎが“Ｈ”レベルから“Ｌ”レベルになると、ＰＭＯＳトランジスタ４０９がＯＮ動作し、仮想電源ＶＤＤＮが本来の電源ＶＤＤに接続され、ドメインＮは動作を開始する。
ドメインＮで信号処理が終わると、その処理された信号は不定値信号伝搬遮断回路４０４に出力され、所定のタイミングでパワーゲートブロック４００から出力される。
【００４９】
上述したように、図７に示すＰ型のパワーゲートブロックを有する信号処理回路４００は、入力信号によりドメインの入力ノード（端子）が何度スイッチングしても、ドメイン自体はまだ活性化していないので、そこで生じるグリッチはドメイン内へ伝播しない。
各ドメインの入口でスイッチング回数を大幅に削減できるので回路全体のスイッチング率を削減できる
さらに、各ドメイン内で発生したグリッチは、後段のドメイン内には伝播しないので無駄なスイッチングを抑えている。
このように、無駄なグリッチの伝播を大幅に削減でき、回路全体のスイッチング率を削減できる。
以上により、ドメインをパワーゲートの制御信号に対応して順次動作させることにより、Ｐｏｗｅｒ  Ｇａｔｅ適用回路の活性化時に生じる無駄な電力を削減できる。
また、このパワーゲートブロックを有する信号処理回路４００のパワーゲートトランジスタを制御する制御信号発生回路自体もパワーゲート制御できるので、さらに消費電力を削減することができる。
【００５０】
図８に他の実施形態例であるパワーゲートトランジスタにＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を使用したＰＮ型のパワーゲートブロックを有する信号処理回路４５０を示す。
図８に示す信号処理回路４５０は、各ドメインに仮想電源ＶＤＤ（ライン）と仮想ＧＮＤ（ライン）を設け、これらの仮想電源ＶＤＤと仮想ＧＮＤラインをＰＭＯＳトランジスタとＮＭＯＳトランジスタを用いて、制御信号によりＯＮ、ＯＦＦ動作させ、両ラインを接続または遮断して、各ドメインの動作を制御している。
【００５１】
ドメイン１（４５１）内には、仮想電源ＶＤＤ１（４５７）と仮想ＧＮＤ１（４５８）が設けられていて、仮想電源ＶＤＤ１はＰＭＯＳトランジスタ４５６のドレインが接続され、このＰＭＯＳトランジスタ４５６のソースは本来の電源ＶＤＤに接続され、ゲートに制御信号１が供給されている。
また仮想ＧＮＤ１はＮＭＯＳトランジスタ４５８のドレインに接続され、このＮＭＯＳトランジスタ４５８のソースは本来のＧＮＤに接続され、ゲートには制御信号１がインバータ４５５で反転された制御信号が供給される。
以下、各ドメイン内の仮想電源ＶＤＤ、仮想ＧＮＤとそれを駆動するパワーゲートトランジスタは同様に構成される。
制御信号１から制御信号Ｎまで、所定のタイミングで“Ｈ”レベルから“Ｌ”レベルに遷移し、それに対応して各ドメイン１（４５１）、・・・、ドメインＮ（４５２）の動作を順次開始する。
ドメインＮ−１までのドメインが安定し、または動作完了し、制御信号Ｎが“Ｌ”レベルになると、この時刻において制御信号１、・・・、制御信号Ｎまで全て“Ｌ”レベルであるので、全てのドメインは動作状態となる。
すると、ドメインＮで信号処理が開始され、その処理が終わるとドメインＮで処理された信号が不定値信号伝搬遮断回路４５３の入力に出力される。
そして、この不定値信号伝搬遮断回路４５３からこのパワーゲートブロック４５０で処理された信号は所定のタイミングで出力される。
この信号処理回路４５０においても、各ドメインは制御信号発生回路（２０，１００，２００）から出力される制御信号１、・・・、制御信号Ｎが所定のタイミングでそれに対応するドメイン１、・・・、ドメインＮに供給されるので、グリッチを後段に伝播することは無い。
【００５２】
上述したように、図８に示すＰＮ型のパワーゲートブロックを有する信号処理回路４５０において、入力信号によりドメインの入力ノード（端子）が何度スイッチングしても、ドメイン自体はまだ活性化していないので、そこで生じるグリッチはドメイン内へ伝播しない。
各ドメインの入口でスイッチング回数を大幅に削減できるので回路全体のスイッチング率を削減できる
さらに、各ドメイン内で発生したグリッチは、後段のドメイン内には伝播しないので無駄なスイッチングを抑えている。
このように、無駄なグリッチの伝播を大幅に削減でき、回路全体のスイッチング率を削減できる。
以上により、ドメインをパワーゲートの制御信号に対応して順次動作させることにより、Ｐｏｗｅｒ  Ｇａｔｅ適用回路の活性化時に生じる無駄な電力を削減できる。
さらに、パワーゲートトランジスタを制御する制御信号発生回路自体もパワーゲート制御できるので、さらに消費電力を削減することができる。
【００５３】
また、図１、図６−Ｂ、図７、図８に示したドメインは、１列に配置してあったが、ドメインは、フィードバックのないトポロジであれば1列に並んだトポロジでなくてもよい。
図９に他の実施形態例であるパワーゲートブロックを有する信号処理回路５００を示す。
ここで、図９の信号処理回路５００においては、各ドメインを制御するパワーゲートトランジスタとそれを制御する制御信号については省略している。
信号処理回路５００は、ドメイン１（５０１）とドメイン２（５０２）が信号入力側に並列に配置してある。従来は列方向に配置してあったが、この例では行方向に配置してある。
ドメイン３（５０３）はドメイン１に対して列方向に配置してあり、その一部はドメイン２に隣接している。
ドメイン４（５０４）はドメイン３に対して平行にかつ列方向に配置され、また、ドメイン５（５０５）とドメイン６（５０６）は並列に配置されている。
以下ドメインをたとえば信号の流れに沿い任意に配置し、最後に信号処理回路５００の出力端に不定値信号伝搬遮断回路５０７を配置する。
【００５４】
図９に示すドメインの動作とそれに伴う信号の流れについて説明する。
制御信号発生回路（２０，１００，２００）から出力される制御信号に応じてまずドメイン１が動作し、次にドメイン２が動作する。ドメイン１が動作しているときは、ドメイン２はまだ動作停止中である。
ドメイン１の電源立ち上がり動作が安定化またはその動作が完了するとドメイン２が活性化され動作を開始する。また、このとき、ドメイン１も動作している。
ドメイン２の電源立ち上がりが安定化しまたはその動作が完了すると、制御信号によりドメイン３が活性化され動作を開始する。このとき、ドメイン３にはドメイン１とドメイン２の両方の出力から、そこで信号処理された信号が供給される。
他の例として、ドメイン１とドメイン２が互いに独立して動作し、しかもこの両者間で信号の授受が無ければ、同時に動作を開始してもよい。この場合、ドメイン１とドメイン２の電源立ち上がりが安定化しまたはその動作が完了すると、これらのドメインで処理された信号がドメイン３に出力される。
ドメイン３で電源の立ち上がりが安定化または動作が完了すると、制御信号によりドメイン４が動作開始する。すると、たとえば、ドメイン３とドメイン２で信号処理された信号がドメイン４に入力され、信号処理が行われる。
以下同様な動作が繰り返され、最後のドメインが動作完了すると、その結果得られたデータが不定値信号伝搬遮断回路５０７に供給され、所定のタイミングで信号処理回路５００から出力される。
【００５５】
以上述べたドメインの領域や配置は１例であり、その配置の変形は任意に行うことができる。
この図９に示す信号処理回路５００においても、各ドメイン内で発生したグリッチは後段のドメインに伝播することは無く、無駄なスイッチングを抑えることができる。
また、ドメインをパワーゲートの制御信号に対応して順次動作させることにより、パワーゲートブロックの活性化時に生じる無駄な電力を削減できる。
さらに、このパワーゲートのドメインを制御する制御信号発生回路自体もパワーゲート制御できるので、さらに消費電力を削減することができる。
【００５６】
以上述べたように、活性化していないドメインには前段からのグリッチが伝播しないため、活性化時のスイッチング率を抑制することができ、無駄な消費電力を大幅に削減できる。
また、回路ブロック全体が同時に活性化する時間より各ドメインが活性化する時間のほうが短いので内部ノードの不定値状態が短くて済み、活性化中の貫通電流も削減できる。
さらに、パワーゲート適用回路のＯＦＦからＯＮ動作に生じるオーバーヘッドが抑制されるので、リーク電流削減効果を得るための最小回路ＯＦＦ期間を短くできる。
また、回路ブロック内のパワーゲートトランジスタのＯＮタイミングがずれるのでラッシュ電流抑制の機能も含むことができる。
また、Ｐｏｗｅｒ  Ｇａｔｅ適用時の付加回路自体もパワーゲートの対象とすることができ、リーク電流発生源の無駄な増加を抑制することができる。
Ｐｏｗｅｒ  Ｇａｔｅ適用回路と付加回路のキーパーまでの信号伝達回路は仮想電源線を共有しているので、両者の遅延時間を揃えておけば回路活性化中の信号伝播速度が両者でほぼ等しくなり、キーパーの値をモニタリングすることで回路が活性化し終わったかどうかをダイナミックに知ることができる。その信号を利用することで、不定値信号伝播遮断回路の制御信号や次のＰｏｗｅｒ  Ｇａｔｅ適用ブロックの制御信号の生成が自動で行える。
【図面の簡単な説明】
【００５７】
【図１】本発明のパワーゲートブロックの回路構成を示した回路図である。
【図２】図１に示した制御信号発生回路の回路構成を示した図である。
【図３】図２に示した制御信号発生回路の動作を説明するための図である。
【図４】本発明の他の実施形態例の制御信号発生回路の回路図である。
【図５】図４に示した制御信号発生回路の回路構成を示した図である。
【図６−Ａ】本発明の他のパワーゲートブロックと比較するためのパワーゲートブロックの回路構成を示した回路図である。
【図６−Ｂ】本発明の他のパワーゲートブロックを有する信号処理回路の構成を示した回路図である。
【図７】本発明の他の信号処理回路の構成を示した回路図である。
【図８】本発明の他の信号処理回路の構成を示した回路図である。
【図９】本発明の他の信号処理回路の配置を示した図である。
【符号の説明】
【００５８】
１０，３００，３５０，４００，４５０，５００…信号処理回路、２０，１００，２００…制御信号発生（コントロール）回路、２１，２２，２３，３０７，３０８，３０９，３５７，３５８，３５９，４０５，４０７，４０９，４５６，４５９，４６１，４６４…パワーゲートトランジスタ、４１〜４３，１０２，２２０，２２０Ａ〜２２０Ｃ，３１０，３６０〜３６２，４５８，４６３…仮想電源（ＧＮＤ；グランド）、３０，３０１，３５１，４３０，４８０，５３０…パワーゲートブロック、３１，３２，３３，３５３，３５４，３５５，４０１，４０２，４０３，４５１，４５２，５０１〜５０６…ドメイン、３４，３０６，３５６，４０４，４５３，５０７…不定値信号伝搬遮断回路、１０６，１０７，１０９，１１１，１１３,１１５，１１７，１１９，１２１，１２３,１２５，１２７，１３０，１３１，２１１，２１２，２１２Ａ〜２１２Ｃ，２１３，２１３Ａ〜２１３Ｃ，２５２，２５３…ＮＭＯＳトランジスタ、１０５，１０８，１１０，１１２，１１４,１１６，１１８，１２０，１２２，１２４，１２６，１２８，１２９，２５１，２５４…ＰＭＯＳトランジスタ、２０１〜２０５，２０７，２０４Ａ〜２０４Ｃ，２０５Ａ〜２０５Ｃ，２０７Ａ〜２０７Ｃ，４５５，４６０…インバータ、２５５，４０６，４０８，４１０，４５７，４６２…仮想ＶＤＤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６−Ａ】
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【図６−Ｂ】
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【図７】
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【図８】
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【図９】
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