(57)【要約】【課題】Ｓｉ基材上に均一にＡｕメッキ層を形成したり、ナノメータレベルの連続した金メッキ細線を形成したりする。【解決手段】Ｓｉ基材１上にＡｕメッキ層２を形成するＡｕメッキ方法であって、Ｓｉ基材１上に、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層３を形成する下地層形成工程と、電気メッキによるＡｕメッキを施して下地層３上にＡｕメッキ層２を形成するＡｕメッキ工程とを備えている。Ｓｉ基材１の表面に下地層３を形成してから、レジスト膜を部分的に形成して、レジスト膜以外の部分に下地層３のＣ−Ｓ−Ａｕ膜が表出したＣ−Ｓ−Ａｕ膜表出部を所定パターンで形成し、レジストの加工パターンをマスクとして、Ｃ−Ｓ−Ａｕ膜表出部上にＡｕメッキ層２を形成すれば、ナノメータレベルの連続したＡｕメッキ細線を形成することができる。【選択図】図１
2007239003.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基材上にＡｕメッキ層を形成するＡｕメッキ方法であって、
前記Ｓｉ基材上に、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層を形成する下地層形成工程と、
電気メッキによるＡｕメッキを施して前記下地層上に前記Ａｕメッキ層を形成するＡｕメッキ工程とを備えていることを特徴とするＡｕメッキ方法。
【請求項２】
前記下地層上にレジスト膜を部分的に形成して、該レジスト膜以外の部分に前記Ｃ−Ｓ−Ａｕ膜が表出したＣ−Ｓ−Ａｕ膜表出部を所定パターンで形成するレジスト工程を実施した後に、前記Ａｕメッキ工程を実施して該Ｃ−Ｓ−Ａｕ膜表出部上に前記Ａｕメッキ層を形成することを特徴とする請求項１記載のＡｕメッキ方法。
【請求項３】
前記Ｓｉ基材の表面をリソグラフィ加工して、所定のパターンのＳｉ柱部及び／又はＳｉ壁部と該Ｓｉ柱部及び／又は該Ｓｉ壁部以外のＳｉ溝部とを該表面に形成するリソグラフィ工程と、
少なくとも前記Ｓｉ柱部及び／又は前記Ｓｉ壁部の全体並びに前記Ｓｉ溝部の表面を酸化して、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部並びにＳｉＯ2 溝部を形成する酸化処理工程と、
前記Ｓｉ基材の表面が略平坦となるように等方エッチング処理することにより、前記ＳｉＯ2 溝部の絶縁性ＳｉＯ2 部を残しつつ少なくとも前記ＳｉＯ2 柱部及び／又は前記ＳｉＯ2 壁部を除去して、該ＳｉＯ2 柱部及び／又は該ＳｉＯ2 壁部が除去された部位にＳｉ基材が表出した導電性Ｓｉ表出部を形成する等方エッチング工程とを実施した後に、前記下地層形成工程を実施することを特徴とする請求項１記載のＡｕメッキ方法。
【請求項４】
Ａｕメッキ層よりなるＡｕ回路をＳｉ基材上に所定パターンで形成するＡｕメッキによるＡｕ回路の製造方法であって、
前記Ｓｉ基材上に、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層を形成する下地層形成工程と、
前記下地層上にレジスト膜を部分的に形成して、該レジスト膜以外の部分に前記Ｃ−Ｓ−Ａｕ膜が表出したＣ−Ｓ−Ａｕ膜表出部を所定パターンで形成するレジスト工程と、
前記Ｃ−Ｓ−Ａｕ膜表出部上に電気メッキによるＡｕメッキを施して前記Ａｕメッキ層を形成するＡｕメッキ工程と、
前記レジスト膜を除去するレジスト膜除去工程と、
前記Ｓｉ基材の表面を酸化処理して、前記Ａｕメッキ層を該Ｓｉ基材から絶縁する絶縁処理工程とを備えていることを特徴とするＡｕメッキによるＡｕ回路の製造方法。
【請求項５】
Ａｕメッキ層よりなるＡｕ回路をＳｉ基材上に所定パターンで形成するＡｕメッキによるＡｕ回路の製造方法であって、
前記Ｓｉ基材の表面をリソグラフィ加工して、所定のパターンのＳｉ柱部及び／又はＳｉ壁部と該Ｓｉ柱部及び／又は該Ｓｉ壁部以外のＳｉ溝部とを該表面に形成するリソグラフィ工程と、
少なくとも前記Ｓｉ柱部及び／又は前記Ｓｉ壁部の全体並びに前記Ｓｉ溝部の表面を酸化して、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部並びにＳｉＯ2 溝部を形成する酸化処理工程と、
前記Ｓｉ基材の表面が略平坦となるように等方エッチング処理することにより、前記ＳｉＯ2 溝部の絶縁性ＳｉＯ2 部を残しつつ少なくとも前記ＳｉＯ2 柱部及び／又は前記ＳｉＯ2 壁部を除去して、該ＳｉＯ2 柱部及び／又は該ＳｉＯ2 壁部が除去された部位にＳｉ基材が表出した導電性Ｓｉ表出部を形成する等方エッチング工程と、
前記Ｓｉ基材上に、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層を形成する下地層形成工程と、
前記下地層上に電気メッキによるＡｕメッキを施して、前記導電性Ｓｉ部上のみに前記Ａｕメッキ層を形成するＡｕメッキ工程と、
前記Ｓｉ基材の表面を酸化処理して、前記Ａｕメッキ層を該Ｓｉ基材から絶縁する絶縁処理工程とを備えていることを特徴とするＡｕメッキによるＡｕ回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｉ基材上にＡｕメッキ層を形成するＡｕメッキ方法、及びＡｕメッキ層よりなるＡｕ回路をＳｉ基材上に所定パターンで形成するＡｕメッキによるＡｕ回路の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路には、従来、アルミニウム配線が用いられてきたが、近年、配線回路の微細化の要望により、導電率の高い銅配線も使われるようになってきている。そして、室温で動作する単一電子トランジスタの研究等が進むに連れて、高密度集積回路の素子デバイスをさらに微細化することが望まれている。このため、素子寸法のみならず、配線回路のさらなる微細化が必要になってきている。
【０００３】
配線回路を微細化すると、断面積に対する表面積の割合が増加するので、実質的な導体断面積が減少する。また、多くの金属は酸化するので、実質的な導体断面積は、酸化によっても顕著に減少する。
【０００４】
そこで、本発明者は、実質的導体断面積の減少を抑えつつ、配線回路のさらなる微細化を図るべく、配線用金属材料として、化学的に安定で酸化しにくい金を採択し、金メッキによって配線回路を形成することを創案した。
【０００５】
しかしながら、半導体デバイスに用いられるＳｉ基材上に金メッキしようとしても、均一なメッキ層を形成することができなかった。これは、ＳｉとＡｕとの結合力が低いためと考えられる。
【０００６】
また、Ｓｉ基板上にナノメータレベルの金メッキ細線を形成すべく、例えば５００ｎｍ幅の溝内に金メッキしても、不連続状となってしまい、連続した金メッキ細線を形成することができなかった。このように不連続細線になる理由としては、必ずしも明確ではないが、メッキ用電流の不均一性、Ｓｉ基板の不均一酸化や、狭い部分にイオンが侵入しにくいことによるマイクロローディング効果が考えられる。
【０００７】
なお、電子工学分野や光学分野などにおいて汎用されている従来の材料系を代替する新規な材料として、金属及び有機物を含む化合物薄膜が知られている（例えば、特許文献１参照）。
【０００８】
この化合物薄膜は、高屈折率及び高透過性の新規な光学系材料を提供することを目的として案出されたもので、Ｃ、Ｓ及びＡｕよりなるＣ−Ｓ−Ａｕ膜である。このＣ−Ｓ−Ａｕ膜は、一対の平行平板電極間に炭化水素ガス、ＳＦ6 ガス及びＡｒガスを導入し、一対の平行平板電極間に高周波電圧を印加して、前記ガスを放電によりプラズマ化するとともに、一方の電極面に設置されたＡｕ板をスパッタリングすることにより、他方の電極面に設置された基板上にＣ−Ｓ−Ａｕ膜を堆積させて製造したものである。このＣ−Ｓ−Ａｕ膜では、比較的多量のＡｕを含有させても、Ａｕが均一に分散してクラスターを構成していないため、透明で高い屈折率を有する光学系材料として有望である。
【特許文献１】特開２００４−１０００１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記実情に鑑みてなされたものであり、Ｓｉ基材上に均一にＡｕメッキ層を形成することのできる新規なＡｕメッキ方法を創出することを第１の技術課題とし、また、そのＡｕメッキ方法を利用してＳｉ基材上にナノメータレベルの連続した金メッキ細線を形成することを第２の技術課題とするものである。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明のＡｕメッキ方法は、Ｓｉ基材上にＡｕメッキ層を形成するＡｕメッキ方法であって、前記Ｓｉ基材上に、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層を形成する下地層形成工程と、電気メッキによるＡｕメッキを施して前記下地層上に前記Ａｕメッキ層を形成するＡｕメッキ工程とを備えていることを特徴とするものである。
【００１１】
このＡｕメッキ方法では、下地層として形成された半導電性を有するＣ−Ｓ−Ａｕ膜上にＡｕメッキを施すことにより、均一なＡｕメッキ層を形成することができる。Ｃ−Ｓ−Ａｕ膜においては、Ｃ−Ｓ−Ａｕ分子がＣ、Ｓ、Ａｕの順で結合している。なお、ＣとＳとは共有結合又はイオン結合により結合し、ＳとＡｕとはイオン結合により結合していると考えられる。そして、Ｃ−Ｓ−Ａｕ膜中のＣはＳｉと共有結合により結合し、Ｃ−Ｓ−Ａｕ膜のＡｕはＡｕメッキ層と金属結合により結合すると考えられる。このため、このＣ−Ｓ−Ａｕ膜中のＣがＳｉ基材と大きな結合力で結合し、Ｃ−Ｓ−Ａｕ膜中のＡｕがＡｕメッキ層と大きな結合力で結合する。したがって、接着層として機能するＣ−Ｓ−Ａｕ膜を介して、Ｓｉ基材にＡｕメッキ層を確実に結合させることができ、均一なＡｕメッキ層の形成が可能になる。
【００１２】
本発明のＡｕメッキ方法は、好適な態様において、前記下地層上にレジスト膜を部分的に形成して、該レジスト膜以外の部分に前記Ｃ−Ｓ−Ａｕ膜が表出したＣ−Ｓ−Ａｕ膜表出部を所定パターンで形成するレジスト工程を実施した後に、前記Ａｕメッキ工程を実施して該Ｃ−Ｓ−Ａｕ膜表出部上に前記Ａｕメッキ層を形成する。
【００１３】
このＡｕメッキ方法では、下地層として形成された半導電性を有するＣ−Ｓ−Ａｕ膜上にレジスト膜を部分的に形成することにより、Ｃ−Ｓ−Ａｕ膜表出部を所定パターンで形成する。そして、Ｃ−Ｓ−Ａｕ膜表出部上にＡｕメッキを施すことにより、均一なＡｕメッキ層を形成する。このため、レジスト膜の形成により、Ｃ−Ｓ−Ａｕ膜表出部を所定パターンで形成することにより、Ｓｉ基材上に所定のパターンで均一なＡｕメッキ層を形成することができる。
【００１４】
また、このＡｕメッキ方法では、レジスト膜で区画された溝状のＣ−Ｓ−Ａｕ膜表出部にＡｕメッキ層を形成することになる。このため、Ｃ−Ｓ−Ａｕ膜表出部の幅を狭くした場合は、細い溝内にＡｕメッキ層を形成することになる。このように細い溝内にＡｕメッキ層を形成する場合、前述したマイクロローディング効果等により、連続したＡｕメッキ層の形成が困難になる。この点、本発明のメッキ方法では、半導電性を有するＣ−Ｓ−Ａｕ膜を下地層としてＡｕメッキ層を形成する。このため、Ｃ−Ｓ−Ａｕ膜表出部の幅を狭くして細い溝内にＡｕメッキ層を形成する場合であっても、連続したＡｕメッキ層を形成することが可能となる。
【００１５】
したがって、前記Ａｕメッキ工程後に、前記レジスト膜を酸化除去すれば、Ｓｉ基材上にナノメータレベルの連続した金メッキ細線を形成することができる。
【００１６】
本発明のＡｕメッキ方法は、好適な態様において、前記Ｓｉ基材の表面をリソグラフィ加工して、所定のパターンのＳｉ柱部及び／又はＳｉ壁部と該Ｓｉ柱部及び／又は該Ｓｉ壁部以外のＳｉ溝部とを該表面に形成するリソグラフィ工程と、少なくとも前記Ｓｉ柱部及び／又は前記Ｓｉ壁部の全体並びに前記Ｓｉ溝部の表面を酸化して、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部並びにＳｉＯ2 溝部を形成する酸化処理工程と、前記Ｓｉ基材の表面が略平坦となるように等方エッチング処理することにより、前記ＳｉＯ2 溝部の絶縁性ＳｉＯ2 部を残しつつ少なくとも前記ＳｉＯ2 柱部及び／又は前記ＳｉＯ2 壁部を除去して、該ＳｉＯ2 柱部及び／又は該ＳｉＯ2 壁部が除去された部位にＳｉ基材が表出した導電性Ｓｉ表出部を形成する等方エッチング工程とを実施した後に、前記下地層形成工程を実施する。
【００１７】
このＡｕメッキ方法では、まずリソグラフィ加工により、所定のパターンのＳｉ柱部及び／又はＳｉ壁部とＳｉ溝部とをＳｉ基材の表面に形成した後、酸化処理により、少なくともＳｉ柱部及び／又はＳｉ壁部の全体並びにＳｉ溝部の表面を酸化して、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部並びにＳｉＯ2 溝部を形成する。その後、Ｓｉ基材の表面が略平坦となるように等方エッチング処理することにより、ＳｉＯ2 溝部の絶縁性ＳｉＯ2 部を残しつつ少なくともＳｉＯ2 柱部及び／又はＳｉＯ2 壁部を除去して、その除去された部位に導電性Ｓｉ表出部を形成する。こうして、Ｓｉ基材の表面に、所定のパターンで、絶縁性ＳｉＯ2 部と、導電性Ｓｉ表出部とを形成した後、前記下地層を形成する。そして、下地層として形成された半導電性を有するＣ−Ｓ−Ａｕ膜上にＡｕメッキを施すことにより、均一なＡｕメッキ層を形成する。このとき、電気メッキにより形成されるＡｕメッキ層は、絶縁性ＳｉＯ2 部には形成されず、電流が流れる導電性Ｓｉ表出部の上のみに形成される。このため、リソグラフィ加工により、所定のパターンのＳｉ柱部及び／又はＳｉ壁部を形成して、この部位にＳｉ表出部を形成することにより、Ｓｉ基材上に所定のパターンで均一なＡｕメッキ層を形成することができる。
【００１８】
また、このＡｕメッキ方法では、等方エッチング処理により略平坦とされたＳｉ基材上に前記下地層を介してＡｕメッキを施すので、前記マイクロローディング効果によってＡｕメッキ性が低下することもない。このため、請求項２記載のＡｕメッキ方法よりもさらに細い幅の連続したＡｕメッキ層の形成が可能となる。したがって、前記Ｓｉ柱部の径を小さくしたり、前記Ｓｉ壁部の厚さを薄くしたりすることで、さらに細いナノメータレベルの連続した金メッキ細線を形成することができる。
【００１９】
請求項４に記載のＡｕメッキによるＡｕ回路の製造方法は、Ａｕメッキ層よりなるＡｕ回路をＳｉ基材上に所定パターンで形成するＡｕメッキによるＡｕ回路の製造方法であって、前記Ｓｉ基材上に、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層を形成する下地層形成工程と、前記下地層上にレジスト膜を部分的に形成して、該レジスト膜以外の部分に前記Ｃ−Ｓ−Ａｕ膜が表出したＣ−Ｓ−Ａｕ膜表出部を所定パターンで形成するレジスト工程と、前記Ｃ−Ｓ−Ａｕ膜表出部上に電気メッキによるＡｕメッキを施して前記Ａｕメッキ層を形成するＡｕメッキ工程と、前記レジスト膜を除去するレジスト膜除去工程と、前記Ｓｉ基材の表面を酸化処理して、前記Ａｕメッキ層を該Ｓｉ基材から絶縁する絶縁処理工程とを備えていることを特徴とするものである。
【００２０】
このＡｕメッキによるＡｕ回路の製造方法では、請求項２記載のＡｕメッキ方法を利用して、所定パターンの連続したＡｕメッキ層を形成する。そして、前記レジスト膜を除去した後、Ｓｉ基材の表面を酸化処理して、前記Ａｕメッキ層を該Ｓｉ基材から絶縁する。こうして、Ｓｉ基材上に絶縁ＳｉＯ2 層を介して所定パターンのＡｕメッキ層よりなるＡｕ回路を形成することできる。
【００２１】
したがって、請求項４に記載のＡｕメッキによるＡｕ回路の製造方法によれば、微細なナノメータレベルのＡｕ回路の形成が可能となる。
【００２２】
請求項５に記載のＡｕメッキによるＡｕ回路の製造方法は、Ａｕメッキ層よりなるＡｕ回路をＳｉ基材上に所定パターンで形成するＡｕメッキによるＡｕ回路の製造方法であって、前記Ｓｉ基材の表面をリソグラフィ加工して、所定のパターンのＳｉ柱部及び／又はＳｉ壁部と該Ｓｉ柱部及び／又は該Ｓｉ壁部以外のＳｉ溝部とを該表面に形成するリソグラフィ工程と、少なくとも前記Ｓｉ柱部及び／又は前記Ｓｉ壁部の全体並びに前記Ｓｉ溝部の表面を酸化して、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部並びにＳｉＯ2 溝部を形成する酸化処理工程と、前記Ｓｉ基材の表面が略平坦となるように等方エッチング処理することにより、前記ＳｉＯ2 溝部の絶縁性ＳｉＯ2 部を残しつつ少なくとも前記ＳｉＯ2 柱部及び／又は前記ＳｉＯ2 壁部を除去して、該ＳｉＯ2 柱部及び／又は該ＳｉＯ2 壁部が除去された部位にＳｉ基材が表出した導電性Ｓｉ表出部を形成する等方エッチング工程と、前記Ｓｉ基材上に、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕよりなる下地層を形成する下地層形成工程と、前記下地層上にＡｕメッキを施して、前記導電性Ｓｉ部上のみに前記Ａｕメッキ層を形成するＡｕメッキ工程と、前記Ｓｉ基材の表面を酸化処理して、前記Ａｕメッキ層を該Ｓｉ基材から絶縁する絶縁処理工程とを備えていることを特徴とするものである。
【００２３】
このＡｕメッキによるＡｕ回路の製造方法では、請求項３記載のＡｕメッキ方法を利用して、所定パターンの連続したＡｕメッキ層を形成する。そして、Ｓｉ基材の表面を酸化処理して、前記Ａｕメッキ層を該Ｓｉ基材から絶縁する。こうして、Ｓｉ基材上に絶縁ＳｉＯ2 層を介して所定パターンのＡｕメッキ層よりなるＡｕ回路を形成することできる。
【００２４】
したがって、請求項５に記載のＡｕメッキによるＡｕ回路の製造方法によれば、請求項４に記載のＡｕメッキによるＡｕ回路の製造方法よりもさらに微細な、ナノメータレベルのＡｕ回路の形成が可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の具体的な実施形態について図面を参照しつつ説明する。
【００２６】
なお、以下の説明において、「％」は「原子％」を意味する。
【００２７】
（実施形態１）
図１及び図２に示す本実施形態は請求項１記載のＡｕメッキ方法を具現化したものである。このＡｕメッキ方法は、Ｓｉ基材１上にＡｕメッキ層２を形成するもので、下地層形成工程と、Ａｕメッキ工程とを備えている。
【００２８】
＜下地層形成工程＞
下地層形成工程では、図１（ａ）に示されるように、Ｓｉ基材１上に、半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層３を形成する。
【００２９】
Ｓｉ基材１としては、不純物のドープした半導電性を有するものであれば特に限定されない。
【００３０】
下地層３は、Ｃ、Ｓ及びＡｕを含み半導電性を有するＣ−Ｓ−Ａｕ膜であり、Ｓｉ基材１と下地層３上に形成されるＡｕメッキ層２との間に介在して、Ｓｉ基材１に対してＡｕメッキ層２を接着させる接着性と、Ａｕメッキ時に膜面と平行方向に電気を流してＡｕメッキを可能にする半導電性とを有するものである。
【００３１】
ここに、半導電性を有するＣ−Ｓ−Ａｕ膜とは、絶縁物中に導体（導電性粒子）を分散させたもので、このＣ−Ｓ−Ａｕ膜上にＡｕメッキが可能となる膜を意味する。この半導電性を有するＣ−Ｓ−Ａｕ膜においては、印加電界によって電気伝導特性は変化するが、ホッピング等により電子が移動することで、膜面に垂直又は平行な方向に電気が流れる。そして、Ｃ−Ｓ−Ａｕ膜においては、Ｃ−Ｓ−Ａｕ分子が２〜３個結合してできた０．４〜１．５ｎｍ程度の導電性粒子が、Ｃ−Ｓ−Ａｕ膜に半導電性を付与する。このＣ−Ｓ−Ａｕ膜の半導電性は、膜中のＡｕ含有量により変化する。
【００３２】
Ｃ−Ｓ−Ａｕ膜中のＡｕ含有量が７％未満になると、前記導電性粒子の大きさや数が不足して半導電性が減じられる。逆に、膜中のＡｕ含有量が７％以上になると、２〜３個のＣ−Ｓ−Ａｕ分子が結合した多数の導電性粒子が膜中に均一分散し、良好な半導電性を発揮する。Ｃ−Ｓ−Ａｕ膜の半導電性をより良好にする観点より、膜中のＡｕ含有量は８％以上とすることがより好ましく、１０％以上とすることが特に好ましい。このＣ−Ｓ−Ａｕ膜におけるＡｕ含有量は、プラズマＣＶＤ法でＣ−Ｓ−Ａｕ膜を作成する際の、ガス圧や、供給する反応ガス（Ａｒ等）の流量を変化させることで調整することができる。ただし、このＡｕ含有量を増やすことは必ずしも容易ではない。また、Ｃ−Ｓ−Ａｕ膜中のＡｕ含有量が多くなりすぎると、膜中のＣ含有量の不足により、Ｃ−Ｓ−Ａｕ膜とＳｉ基材との結合力が低下するおそれがある。したがって、Ａｕ含有量の上限は３０％程度とすることが好ましく、１５％程度とすることがより好ましい。
【００３３】
また、Ｃ−Ｓ−Ａｕ膜中のＳ含有量は、Ａｕ含有量と同等以上とすることが好ましく、Ａｕ含有量と同等とすることが特に好ましい。Ｃ−Ｓ−Ａｕ膜において、Ａｕは、Ｃと結合しておらず、Ｓと結合している。このため、膜中のＳ含有量がＡｕ含有量未満になると、膜中におけるＣ−Ｓ−Ａｕ分子が不足し、半導電性が低下する。一方、Ｃ−Ｓ−Ａｕ膜中のＳ含有量が多くなりすぎると、膜中のＣ含有量の不足により、Ｃ−Ｓ−Ａｕ膜とＳｉ基材との結合力が低下するおそれがある。
【００３４】
なお、Ｃ−Ｓ−Ａｕ膜中のＣ含有量は、Ｓｉ基材との結合力を確保する観点より、Ｓ含有量よりも多くすることが好ましい。
【００３５】
また、前記Ｃ−Ｓ−Ａｕ膜は、不純物元素の含有量が少なければ少ない方が好ましいが、Ｃ−Ｓ−Ａｕ膜として求められる機能（接着性及び半導電性）を損なわない程度の少量なら、Ｃ、Ｓ及びＡｕ以外の元素（ＦやＯ等）を含んでいてもよい。
【００３６】
Ｃ−Ｓ−Ａｕ膜よりなる下地層３の厚さは、２〜３個のＣ−Ｓ−Ａｕ分子が結合した一つの導電性粒子の大きさ、すなわち０．４〜５ｎｍ程度とすることが好ましい。この下地層３が薄すぎると、Ｃ−Ｓ−Ａｕ膜をアンダーコーティングすることの効果が十分に得られない。一方、下地層３の厚さが厚すぎると、下地層３が不安定となり、Ａｕメッキ層４の密着性や均一性が低下するおそれがある。このため、下地層３の厚さは、０．８〜１．５ｎｍ程度とすることがより好ましい。
【００３７】
このＣ−Ｓ−Ａｕ膜よりなる下地層３は、図２に概略的に示される装置を用いて好適に形成することができる。
【００３８】
この装置は、プラズマＣＶＤ及びＡｕスパッタリング用反応槽で、チャンバ４と、チャンバ４内に互いに対向して配設された一対の平行平板電極５、６と、一対の平行平板電極５、６に所定の高周波電力を印加する高周波電源７と、チャンバ４内に反応ガスを供給するためのガス供給路８と、チャンバ４内を所定のガス圧に保持するための排気ポンプ９とを備えている。
【００３９】
そして、一方（図２の下側）の平行平板電極５の対向面５ａに前記Ｓｉ基材１を設置するとともに、他方（図２の上側）の平行平板電極６のメッシュ状の対向面６ａにＡｕ板１０を設置した状態で、チャンバ４内にガス供給路８から反応ガスを導入するとともに、一対の平行平板電極５、６に高周波電源７から所定の高周波電力を印加することにより、所定のガス圧の下で、反応ガスを放電させるとともにＡｕ板１０をスパッタリングして、Ｓｉ基材１上にＣ−Ｓ−Ａｕ膜を形成する。このとき、チャンバ４内のガス圧や、反応ガスの流量比を変えることで、形成されるＣ−Ｓ−Ａｕ膜の組成比を調整することができる。
【００４０】
前記反応ガスとしては、例えば、Ｃ源としての炭化水素ガスと、Ｓ源としてのＳＦ6 ガス及びＡｒガスの混合ガスを好適に用いることができる。また、チャンバ４内のガス圧は、０．０７〜０．２Ｔｏｒｒ程度とすることで、Ｃ−Ｓ−Ａｕ膜におけるＡｕ含有量を７〜１５％程度とすることができ、好ましい。
【００４１】
こうして形成されたＣ−Ｓ−Ａｕ膜においては、Ａｕは凝集してクラスターを形成することなく、膜中で均一に分散する。
【００４２】
＜Ａｕメッキ工程＞
Ａｕメッキ工程では、図１（ｂ）に示されるように、電気メッキによるＡｕメッキを施して前記下地層３上にＡｕメッキ層２を形成する。
【００４３】
この電気メッキによるＡｕメッキにおけるメッキ条件は特に限定されず、適宜設定可能である。また、Ａｕメッキ層２の厚さも特に限定されず、適宜設定可能である。
【００４４】
なお、本発明者の実験によると、電気メッキする際、Ｓｉ基材１を負極側に接続することで、このＳｉ基材１上にＡｕメッキ層２を形成することができた。
【００４５】
こうして得られるＡｕメッキ層２は、Ｓｉ基材１に確実に結合した均一な膜となる。
【００４６】
（実施形態２）
図３に示す本実施形態は請求項２記載のＡｕメッキ方法を具現化したものである。このＡｕメッキ方法では、前記実施形態１において、前記下地層形成工程の後にレジスト工程を実施するとともに、前記Ａｕメッキ工程の後にレジスト膜除去工程を実施する。
【００４７】
＜下地層形成工程＞
前記実施形態１と同様に、下地層形成工程では、図３（ａ）に示されるように、Ｓｉ基材１上に、半導電性を有するＣ−Ｓ−Ａｕ膜よりなる下地層３を形成する。
【００４８】
＜レジスト工程＞
レジスト工程では、図３（ｂ）に示されるように、前記下地層３上に、パターン加工したレジスト膜１１を部分的に形成する。
【００４９】
このレジスト膜１１の形成方法は特に限定されず、例えば、電子線レジストをＳｉ基材１上にスピンコーティング、パターン描画した後、現像する方法を好適に用いることができる。このときの条件は特に限定されず、適宜設定可能である。
【００５０】
こうして、下地層３上にレジスト膜１１を部分的に形成し、レジスト膜１１以外の部分に下地層３のＣ−Ｓ−Ａｕ膜が表出したＣ−Ｓ−Ａｕ膜表出部１２を所定パターンで形成する。
【００５１】
＜Ａｕメッキ工程＞
Ａｕメッキ工程では、図３（ｃ）に示されるように、電気メッキによるＡｕメッキを施して、前記下地層３上に形成された前記Ｃ−Ｓ−Ａｕ膜表出部１２上に前記Ａｕメッキ層２を形成する。
【００５２】
＜レジスト膜除去工程＞
レジスト膜除去工程では、図３（ｄ）に示されるように、前記レジスト膜１１を除去する。
【００５３】
レジスト膜１１の除去方法としては特に限定されず、例えば、酸素プラズマを利用した酸化除去方法を好適に用いることができる。このときの条件は特に限定されず、適宜設定可能である。
【００５４】
こうして、Ｓｉ基材１の表面に、所定のパターンで線状等のＡｕメッキ層２を形成することができる。
【００５５】
そして、本実施形態のＡｕメッキ方法では、半導電性を有するＣ−Ｓ−Ａｕ膜を下地層としてＡｕメッキ層を形成する。このため、Ｓｉ表出部１２の幅を狭くして細い溝内にＡｕメッキ層２を形成する場合であっても、連続したＡｕメッキ層２を形成することが可能となる。したがって、この実施形態によれば、Ｓｉ基材１上にナノメータレベルの連続した金メッキ細線を形成することができる。
【００５６】
（実施形態３）
図４に示す本実施形態は請求項４に記載のＡｕメッキによるＡｕ回路の製造方法を具現化したものである。このＡｕメッキによるＡｕ回路の製造方法では、前記実施形態２と同様の前記下地層形成工程、前記レジスト工程、前記Ａｕメッキ工程及び前記レジスト膜除去工程（図４（ａ）〜（ｄ））を実施した後に、絶縁処理工程を実施する。
【００５７】
＜絶縁処理工程＞
この絶縁処理工程では、図４（ｅ）に示されるように、前記Ｓｉ基材１の表面を酸化処理して、表層部に所定厚さの絶縁ＳｉＯ2 層１３を形成することにより、前記Ａｕメッキ層２をＳｉ基材１から絶縁する。
【００５８】
こうして、Ｓｉ基材１上に絶縁ＳｉＯ2 層１３を介して所定パターンのＡｕメッキ層２よりなるＡｕ回路１４を形成することできる。
【００５９】
したがって、本実施形態のＡｕメッキによるＡｕ回路の製造方法によれば、微細なナノメータレベルのＡｕ回路１４の形成が可能となる。
【００６０】
（実施形態４）
図５に示す本実施形態は請求項３記載のＡｕメッキ方法を具現化したものである。このＡｕメッキ方法では、前記実施形態１において、前記下地層形成工程の前に、リソグラフィ工程と、酸化処理工程及び等方エッチング工程を実施する。
【００６１】
＜リソグラフィ工程＞
リソグラフィ工程では、図５（ａ）に示されるように、前記Ｓｉ基材１の表面をリソグラフィ加工して、所定のパターンのＳｉ柱部及び／又はＳｉ壁部１５と、このＳｉ柱部及び／又はＳｉ壁部１５以外のＳｉ溝部１６とを該表面に形成する。
【００６２】
このリソグラフィ工程で加工するＳｉ柱部及び／又はＳｉ壁部１５の形状や大きさ等は、形成したいＡｕメッキ層２に応じて適宜設定可能である。また、Ｓｉ柱部及びＳｉ壁部のうちのどちらか一方のみを形成してもよいし、双方を組み合わせて形成してもよい。
【００６３】
また、リソグラフィ加工の方法や条件等も特に限定されず、適宜設定可能である。例えば、電子線ネガレジストを使用して、Ｓｉエッチング加工に耐える厚さのレジスト膜を形成し、電子線描画、現像した後、レジストパターンをマスクにしてＳｉ基材１表面を、ＲＩＥプラズマエッチング等によりエッチング加工することで、所定パターンのＳｉ柱部及び／又はＳｉ壁部１５を形成することができる。
【００６４】
＜酸化処理工程＞
酸化処理工程では、図５（ｂ）に示されるように、少なくともＳｉ柱部及び／又はＳｉ壁部１５の全体並びにＳｉ溝部１６の表面を酸化して、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部１７並びにＳｉＯ2 溝部１８を形成する。
【００６５】
このとき、Ｓｉ柱部及び／又はＳｉ壁部１５が全て酸化するまで、酸化処理する。なお、Ｓｉ柱部及び／又はＳｉ壁部１５が立っている部分におけるＳｉ基板１の表面は酸化されなくても、あるいは多少酸化されていてもいずれでもよい。
【００６６】
＜等方エッチング工程＞
等方エッチング工程では、図５（ｃ）に示されるように、Ｓｉ基材１の表面が略平坦となるように等方エッチング処理することにより、前記ＳｉＯ2 溝部１８の部分に絶縁性ＳｉＯ2 部１９を残しつつ少なくともＳｉＯ2 柱部及び／又はＳｉＯ2 壁部１５を除去して、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部１５が除去された部位にＳｉ基材１が表出した導電性Ｓｉ表出部２０を形成する。
【００６７】
このとき、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部１５を完全に除去するとともに、この部分にＳｉ基材１が表出するまで、等方エッチング処理する。この等方エッチング処理の方法や条件等も特に限定されず、適宜設定可能である。例えば、ＳｉＯ２  の等方エッチングプラズマに晒すことにより、水平方向からＳｉＯ2 柱部及び／又はＳｉＯ2 壁部１５を除去することができ、ＳｉＯ2 柱部及び／又はＳｉＯ2 壁部１５がなくなった時点で、Ｓｉ基材１の表面をほぼ平坦にすることができる。そして、さらに等方エッチングを続けることで、酸化されていないＳｉ基材１を所定の大きさで表出させることができる。
【００６８】
こうして、Ｓｉ基材１の表面に、所定のパターンで、絶縁性ＳｉＯ2 部１９と、導電性Ｓｉ表出部２０とを形成する。
【００６９】
その後、前記下地層形成工程を実施して、Ｓｉ基材１の表面全体に前記下地層３を形成する。
【００７０】
そして、前記Ａｕメッキ工程を実施して、下地層３として形成された半導電性を有するＣ−Ｓ−Ａｕ膜上にＡｕメッキを施すことにより、均一なＡｕメッキ層２を形成する。このとき、電気メッキにより形成されるＡｕメッキ層２は、下地層３としてのＣ−Ｓ−Ａｕ膜が極めて薄いので、絶縁性ＳｉＯ2 部１９の上には形成されず、電流が流れる導電性Ｓｉ表出部２０の上のみに形成される。
【００７１】
このため、リソグラフィ加工により、所定のパターンのＳｉ柱部及び／又はＳｉ壁部１５を形成して、この部位にＳｉ表出部２０を形成することにより、Ｓｉ基材１上に所定のパターンで均一なＡｕメッキ層２を形成することができる。
【００７２】
また、このＡｕメッキ方法では、等方エッチング処理により略平坦とされたＳｉ基材１上に前記下地層３を介してＡｕメッキを施すので、前記マイクロローディング効果によってＡｕメッキ性が低下することもない。このため、実施形態２のＡｕメッキ方法よりもさらに細い幅の連続したＡｕメッキ層２の形成が可能となる。したがって、例えば、Ｓｉ壁部の厚さを薄くすることで、さらに細いナノメータレベルの連続した金メッキ細線を形成することができる。
【００７３】
（実施形態５）
図６に示す本実施形態は請求項５に記載のＡｕメッキによるＡｕ回路の製造方法を具現化したものである。このＡｕメッキによるＡｕ回路の製造方法では、前記実施形態４と同様の前記リソグラフィ工程、前記酸化処理工程、前記等方エッチング工程、前記下地層形成工程及び前記Ａｕメッキ工程（図６（ａ）〜（ｅ））を実施した後に、絶縁処理工程を実施する。
【００７４】
＜絶縁処理工程＞
この絶縁処理工程では、図６（ｆ）に示されるように、前記Ｓｉ基材１の表面を酸化処理し、前記絶縁性ＳｉＯ2 部１９に重ねるようにＳｉＯ2 層を形成することにより、表層部に所定厚さの絶縁ＳｉＯ2 層１３を形成して前記Ａｕメッキ層２をＳｉ基材１から絶縁する。
【００７５】
なお、この酸化処理によって、Ａｕメッキ層２で覆われていない領域の下地層３のＣ−Ｓ−Ａｕ膜は酸化され、炭素やＣＯ2 、硫黄はＳＯ2 などとして気化除去される。
【００７６】
こうして、Ｓｉ基材１上に絶縁ＳｉＯ2 層１３を介して所定パターンのＡｕメッキ層２よりなるＡｕ回路２０を形成することできる。
【００７７】
したがって、本実施形態のＡｕメッキによるＡｕ回路の製造方法によれば、前記実施形態３で形成したＡｕ回路１４よりもさらに微細な、ナノメータレベルのＡｕ回路２１の形成が可能となる。
【実施例】
【００７８】
（実施例１）
前記実施形態２のＡｕメッキ方法に準じて、Ｓｉ基板上に５００ｎｍ幅のＡｕ細線を形成した。
【００７９】
不純物ドープ半導電性ｎ型Ｓｉ基板上に、電子線レジスト（「ＳＡＬ６０１」、シップレー社製）をスピンコーティングしてレジスト膜を形成し、パターン描写した後、現像して、このレジスト膜を溝加工して５００ｎｍ幅の溝（図３に示すＳｉ表出部１２に相当する）を形成した。
【００８０】
なお、パターンの描画は、電子線描画装置（「ＪＢＸ−６０００ＳＧ」、ＪＥＯＬ社製）を用い、５０ｋＶ、１０００ｐＡ、照射量１００μＣ／ｃｍ2 の条件で行った。
【００８１】
そして、レジストの加工パターンをマスクとした、前記プラズマＣＶＤ及びＡｕスパッタリング用反応槽を用いて、下記表１に示す条件で、前記溝内に約１ｎｍ厚のＣ−Ｓ−Ａｕ膜よりなる下地層３を形成した。なお、表１中、ＳＣＣＭとは、１分当たりの理想気体（０℃、７６０ｍｍＨｇ）換算の流量（ｃｍ3 ）のことである。また、高周波電源７からは、１００Ｗ、１３．５６ＭＨｚの高周波電力を印加し、反応時間は３０分とした。
【００８２】
これにより、表１に原子比が示されるようにＡｕ原子を８％含有し、０．４〜０．６ｎｍの導電性粒子を含んで半導電性を示すＣ−Ｓ−Ａｕ膜を形成した。なお、このＣ−Ｓ−Ａｕ膜の原子比は、ＥＳＣＡ（Ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏ  Ｓｃｏｐｙ  ｆｏｒ  Ｃｈｅｍｉｃａｌ  Ａｎａｌｙｓｉｓ）にて分析した。また、このＣ−Ｓ−Ａｕ膜が半導電性を示すことは、１ｍｍギャップで対向配置された蒸着Ｃｕ膜よりなる一対の電極間に、直流電圧４〜５ｋＶを印加したときに、両電極間で放電しなかったことにより確認した。
【００８３】
【表１】
2007239003.tif 000003
【００８４】
その後、レジストの加工パターンをマスクとした、Ａｕメッキを行った。このＡｕメッキでは、ＮａＡｕＣｌ4 をエタノールに０．５原子％溶かしたメッキ液を用い、不純物ドープ半導電性ｎ型Ｓｉ基板を負極として、９Ｖの電圧印加によって電気メッキした。
【００８５】
その結果、図７のＳＥＭ像に示されるように、５００ｎｍ幅の連続的なＡｕ細線を作成することができた。
【００８６】
（比較例１）
表１に示されるガス圧及びガス流量に変更すること以外は、前記実施例１と同様にして、Ｃ−Ｓ−Ａｕ膜を作成した。
【００８７】
その結果、表１に原子比が示されるように、Ａｕ原子の含有量が２％で、半導電性を示さないＣ−Ｓ−Ａｕ膜となった。
【００８８】
（比較例２）
前記Ｃ−Ｓ−Ａｕ膜よりなる下地層３を形成しないこと以外は、前記実施例１と同様にして、レジストの加工パターンをマスクとした、Ａｕメッキを行った。
【００８９】
その結果、図８のＳＥＭ像に示されるように、ライン及びスペースの幅がそれそれ１００ｎｍの細線パターンが確認された。しかし、このＡｕ細線は不連続状であり、例えば回路配線に利用できるものではなかった。
【図面の簡単な説明】
【００９０】
【図１】実施形態１のＡｕメッキ方法を模式的に説明する部分断面図であり、（ａ）は下地層形成工程を示し、（ｂ）はＡｕメッキ工程を示す。
【図２】実施形態１のＡｕメッキ方法で用いた、プラズマＣＶＤ及びＡｕスパッタリング用反応槽を概略的に示す図である。
【図３】実施形態２のＡｕメッキ方法を模式的に説明する部分断面図であり、（ａ）は下地層形成肯定を示し、（ｂ）はレジスト工程を示し、（ｃ）はＡｕメッキ工程を示し、（ｄ）はレジスト膜除去工程を示す。
【図４】実施形態３のＡｕメッキによるＡｕ回路の製造方法を模式的に説明する部分断面図であり、（ａ）はレジスト工程を示し、（ｂ）は下地層形成工程を示し、（ｃ）はＡｕメッキ工程を示し、（ｄ）はレジスト膜除去工程を示し、（ｅ）は絶縁処理工程を示す。
【図５】実施形態４のＡｕメッキ方法を模式的に説明する部分断面図であり、（ａ）はリソグラフィ工程を示し、（ｂ）は酸化処理工程を示し、（ｃ）は等方エッチング工程を示し、（ｄ）は下地層形成工程を示し、（ｅ）はＡｕメッキ工程を示す。
【図６】実施形態５のＡｕメッキによるＡｕ回路の製造方法を模式的に説明する部分断面図であり、（ａ）はリソグラフィ工程を示し、（ｂ）は酸化処理工程を示し、（ｃ）は等方エッチング工程を示し、（ｄ）は下地層形成工程を示し、（ｅ）はＡｕメッキ工程を示し、（ｆ）は絶縁処理工程を示す。
【図７】実施例１で作成したＡｕ細線を示すＳＥＭ（走査型電子顕微鏡）写真である。
【図８】比較例２で作成したＡｕ細線を示すＳＥＭ（走査型電子顕微鏡）写真である。
【符号の説明】
【００９１】
１…Ｓｉ基材                      ２…Ａｕメッキ層
３…下地層（Ｃ−Ｓ−Ａｕ膜）    １１…レジスト膜
１２…Ｓｉ表出部                  １３…絶縁ＳｉＯ2 層
１４、２１…Ａｕ回路              １５…Ｓｉ柱部（Ｓｉ壁部）
１６…Ｓｉ溝部                    １７…ＳｉＯ2 柱部（ＳｉＯ2 壁部）
１８…ＳｉＯ2 溝部                １９…絶縁性ＳｉＯ2 部
２０…導電性Ｓｉ表出部
【図１】
2007239003.tif 000004
【図２】
2007239003.tif 000005
【図３】
2007239003.tif 000006
【図４】
2007239003.tif 000007
【図５】
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【図６】
2007239003.tif 000009
【図７】
2007239003.tif 000010
【図８】
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