(57)【要約】【課題】マクロセルの近傍で折れ曲がった配線となり、配線混雑を起こし、無駄な配線とヴィアにより抵抗が増える。半導体チップ上のレイアウト設計に合わせてマクロセル設計を行い、両端のセルグリッドをセルバウンダリに一致させると、マクロセルのサイズが不必要に大きくなってしまう。【解決手段】複数の入出力部ｔがセルバウンダリＣＢにおいてセルグリッドｇ上に配置されたマクロセル１と、セルグリッドｇをセル配置配線領域のチップグリッドＧに平行とする状態でマクロセル１を搭載し、チップグリッドＧに沿って形成した配線Ｒがマクロセル１の入出力部ｔに接続された半導体チップ２とからなり、マクロセル１における入出力部ｔが、マクロセル１のセルバウンダリＣＢに沿う姿勢で、かつ、セルグリッドｇの長さ方向に対する垂直方向に長い形状に構成されている。配線混雑を回避し、無駄な配線とヴィアに起因する配線抵抗を低減する。【選択図】図２
2007013060.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力部がセルバウンダリにおいてセルグリッド上に配置されたマクロセルと、
前記セルグリッドをセル配置配線領域のチップグリッドに平行とする状態で前記マクロセルを搭載し、前記チップグリッドに沿って形成した配線が前記マクロセルの前記入出力部に接続された半導体チップとからなる半導体装置であって、
前記マクロセルにおける前記入出力部が、当該マクロセルのセルバウンダリに沿う姿勢で、かつ、前記セルグリッドの長さ方向に対する垂直方向に長い形状に構成されている半導体装置。
【請求項２】
前記入出力部は、隣接する少なくとも２つの前記セルグリッドにまたがる長さを有している請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入出力部がセルバウンダリにおいて配置されたマクロセル（ＳＲＡＭ等メモリセル、ＩＯセルなど）と、前記マクロセルを搭載し、チップグリッドに沿って形成した配線がマクロセルの入出力部に接続された半導体チップとからなる半導体装置に関する。
【背景技術】
【０００２】
図３は従来のマクロセルの概略構成を示す平面図である。図３において、１ａはＳＲＡＭ（StaticRandom Access Memory）、ＩＯセルなどのマクロセル、ＣＢはマクロセル１ａにおけるセルバウンダリ、ｇ１〜ｇ１１はマクロセル１ａにおいて互いに平行に形成された複数のセルグリッド、ｔ１１，ｔ１２，ｔ１３はマクロセル１ａのセルバウンダリＣＢの下辺部に配置された入出力部である。セルグリッドｇ１〜ｇ１１は、レイアウト設計ツールを用いてマクロセル１ａに形成される配線経路の基準ラインである。
【０００３】
マクロセル設計時にレイアウト設計ツールを用いて最小線幅で配線を行う。このとき、配線の中心線がセルグリッドｇ１〜ｇ１１に沿うようにする。このように配線を行うことにより、デザインエラーを発生させることなく、配線を効率的に行うことができる。
【０００４】
レイアウト設計ツールによるセルグリッドｇ１〜ｇ１１の生成は、通常、次のように行われる。まず、マクロセル１ａの中央に最初のセルグリッドｇ６が形成される。次いで、中央のセルグリッドｇ６から両端に向かってセルグリッドｇ５〜ｇ１，ｇ７〜ｇ１１が生成される。両端のセルグリッドｇ１，ｇ１１は必ずしもセルバウンダリＣＢの縦辺部に一致しない。半導体チップ２のレイアウト設計でも同様である。入出力部ｔ１１，ｔ１２，ｔ１３は、セルバウンダリＣＢの下辺部において、セルグリッドｇ２，ｇ５，ｇ９上（一例）に配置されている。
【０００５】
図４はマクロセル１ａを半導体チップ２上で配置配線したときのレイアウトを示す。Ｇ１〜Ｇ１１は半導体チップ２のセル配置配線領域において形成された互いに平行な複数のチップグリッドである。半導体チップ２のレイアウト設計時には、マクロセル１ａはそのセルバウンダリＣＢを基準にして配置される。セルバウンダリＣＢがセルグリッドｇに対して位置ずれを生じていることから、セルグリッドｇはチップグリッドＧに対して位置ずれを生じる。したがって、セルグリッドｇ上の入出力部ｔ１１，ｔ１２，ｔ１３もチップグリッドＧに対して位置ずれを生じる。半導体チップ２上での配線Ｒ１１，Ｒ１２，Ｒ１３は、マクロセル１ａの入出力部ｔ１１，ｔ１２，ｔ１３に至る途中まではチップグリッドＧを通って配線されるが、マクロセル１ａの近傍では、チップグリッドＧを外れ、折れ曲がった状態でマクロセル１ａの入出力部ｔ１１，ｔ１２，ｔ１３へ接続される（ＪＯＧ配線）。
なお、特許文献１のような先行技術もある。
【特許文献１】特開平６−１８８３１４号公報（第１頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の従来の技術においては、マクロセル１ａの近傍で折れ曲がった状態で配線を行うため、配線リソースを効率良く使用できず、配線混雑を起こし、無駄な配線とヴィアに起因して不必要な配線抵抗増大を招くことになる。
【０００７】
これの対策として、半導体チップ２上のレイアウト設計に合わせてマクロセル設計を行い、マクロセル１ａの半導体チップ２への位置合わせにおいて両端のセルグリッドｇをセルバウンダリＣＢの縦辺部に一致させるということが考えられる。しかし、この場合、マクロセル１ａのサイズが不必要に大きくなってしまう。一般に、ＳＲＡＭ設計等においては、メモリアレイを基準にレイアウト設計を行い、セルサイズが設計目標を満たすようにする。
【０００８】
本発明は、このような事情に鑑みて創作したものであり、マクロセルサイズを不必要に大きくすることなく、配線混雑を回避し、無駄な配線とヴィアに起因する配線抵抗を低減できる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、
複数の入出力部がセルバウンダリにおいてセルグリッド上に配置されたマクロセルと、
前記セルグリッドをセル配置配線領域のチップグリッドに平行とする状態で前記マクロセルを搭載し、前記チップグリッドに沿って形成した配線が前記マクロセルの前記入出力部に接続された半導体チップとからなり、
前記マクロセルにおける前記入出力部が、当該マクロセルのセルバウンダリに沿う姿勢で、かつ、前記セルグリッドの長さ方向に対する垂直方向に長い形状に構成されていることを特徴するものである。
【００１０】
上記構成において、前記入出力部の長さについては、隣接する少なくとも２つの前記セルグリッドにまたがる長さを有していることが好ましい。
【００１１】
上記の構成によれば、セルバウンダリがセルグリッドと一致していないマクロセルを用いて、セルバウンダリを基準にチップグリッドに位置合わせしてマクロセルを半導体チップに搭載しても、マクロセルの入出力部に対して、半導体チップの少なくとも１本のチップグリッドが交差する。すなわち、チップグリッドに沿って行われるマクロセルへの接続配線を入出力部に至るまで直線的なものにすることが可能となる。
【発明の効果】
【００１２】
本発明によれば、半導体チップのレイアウト設計において、チップグリッドに沿って行われるマクロセルへの接続配線を入出力部に至るまで直線的なものにすることが可能となる（ＪＯＧ配線の回避）。その結果、マクロセルサイズを不必要に大きくすることなく、配線混雑を解消し、無駄な配線とヴィアに起因する配線抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて詳細に説明する。
【００１４】
図１は、本発明の実施の形態におけるマクロセルの概略を示す平面図である。図１において、１はＳＲＡＭ、ＩＯセルなどのマクロセル、ＣＢはマクロセル１におけるセルバウンダリ、ｇ１〜ｇ１１はマクロセル１において互いに平行に形成された複数のセルグリッド、ｔ１，ｔ２，ｔ３はマクロセル１のセルバウンダリＣＢの下辺部に配置された入出力部である。
【００１５】
レイアウト設計時に、マクロセル１に互いに平行で等間隔隔てた複数のセルグリッドｇ１〜ｇ１１が生成される。マクロセル１の中央のセルグリッドｇ６から両側に向けて順次に形成される。両端のセルグリッドｇ１，ｇ１１は、セルバウンダリＣＢの縦辺部に一致していない。マクロセル１の内部の配線および入出力部ｔ１，ｔ２，ｔ３の中心は、すべてセルグリッドに乗るように設計される。
【００１６】
入出力部ｔ１，ｔ２，ｔ３は、セルグリッドｇ１〜ｇ１１のうちの隣接する少なくとも２つのセルグリッド間にまたがる長さを有し、セルグリッド長さ方向に対する垂直方向に長い形状となっている。
【００１７】
図２は、半導体チップ２上での配線レイアウト状態を示す。図２に示す半導体チップ２のセル配置配線領域において、図１のマクロセル１の入出力部ｔ１，ｔ２，ｔ３への配線接続がなされている。
【００１８】
マクロセル１を半導体チップ２に搭載する際に、マクロセル１のセルバウンダリＣＢの縦辺部が半導体チップ２のチップグリッドＧに一致するように位置合わせする。その結果、チップグリッドＧ１〜Ｇ１１に対して、マクロセル１のセルグリッドｇ１〜ｇ１１がずれている。マクロセル１の入出力部ｔ１，ｔ２，ｔ３は、マクロセル１のセルグリッドｇ１〜ｇ１１の２つのセルグリッド間にわたって延在した横長となっている。したがって、セルグリッドｇ１〜ｇ１１とチップグリッドＧ１〜Ｇ１１の位置ずれを補う状態で、横長の入出力部ｔ１，ｔ２，ｔ３はチップグリッドＧ１〜Ｇ１１に対して交差する状態となる。
【００１９】
半導体チップ２における配線Ｒ１，Ｒ２，Ｒ３は、チップグリッドＧ１〜Ｇ１１に沿って直線状に配置されている。配線Ｒ１，Ｒ２，Ｒ３の中心線はチップグリッドＧ１〜Ｇ１１とほぼ一致している。したがって、配線Ｒ１，Ｒ２，Ｒ３をチップグリッドＧ１〜Ｇ１１上に直線的に沿わせても、入出力部ｔ１，ｔ２，ｔ３に到達するように配線することが可能となる。以上の結果として、セルグリッドを効率良く使用して、マクロセルサイズを不必要に大きくすることなく、マクロセル１の周りの配線混雑を緩和し、無駄な配線とヴィアに起因する配線抵抗を低減することができる。
【産業上の利用可能性】
【００２０】
本発明の半導体装置の技術は、半導体開発のセル設計の対象となる任意のマクロセルについて有用である。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態におけるマクロセルの概略を示す平面図
【図２】本発明の実施の形態におけるマクロセルの半導体チップ上での配線レイアウト図
【図３】従来の技術におけるマクロセルの概略を示す平面図
【図４】従来の技術におけるマクロセルの半導体チップ上での配線レイアウト図
【符号の説明】
【００２２】
１  マクロセル
２  半導体チップ
ｇ１〜ｇ１１  セルグリッド
Ｇ１〜Ｇ１１  チップグリッド
Ｒ１，Ｒ２，Ｒ３  配線
ＣＢ  セルバウンダリ
ｔ１，ｔ２，ｔ３  入出力部
【図１】
2007013060.tif 000003
【図２】
2007013060.tif 000004
【図３】
2007013060.tif 000005
【図４】
2007013060.tif 000006