(57)【要約】【課題】ＲＦＩＤタグ・リーダー・ライター等のマスタデバイスとＲＦＩＤタグ等のスレーブデバイスとの間でＲＦ通信を行う際に、両デバイスの間の往復距離に依存するスレーブデバイスからの変調信号のマスタデバイスでの復調特性の変化を軽減すること、およびその信号処理のインプリメンテーションに好適な半導体集積回路を提供すること。【解決手段】スレーブデバイス１００からのＲＦ信号を受信するマスターデバイス２００のふたつの受信ミキサー６、７の出力はローパスフィルター８、９を介して二乗回路１０、１１に供給される。ふたつの二乗回路１０、１１の出力は、加算回路１２に供給される。望ましくは、加算回路１２の出力は、平方根回路１３に供給される。この二乗、加算、平方根のアナログ信号処理のインプリメンテーションに好適な集積回路技術も、開示される。【選択図】図１
2007158749.tif 000002
【特許請求の範囲】
【請求項１】
スレーブデバイスとＲＦ通信を行うマスターデバイスであって、
前記スレーブデバイスは、前記マスターデバイスから供給された前記ＲＦ通信の前記送信信号に含まれるＲＦキャリア信号を基に少なくとも振幅信号成分に関して変調された変調信号を生成して、前記変調信号を前記マスターデバイスへ前記ＲＦ通信により転送するものであり、
前記マスターデバイスは、前記スレーブデバイスへ前記ＲＦ通信により転送される前記ＲＦ送信信号を形成するＲＦ送信信号回路と、前記ＲＦ送信信号回路に供給されるＲＦキャリア信号を発生するＲＦ発振器と、前記ＲＦキャリア信号とほぼ９０°位相の異なる位相シフトＲＦキャリア信号を生成する９０°位相シフト回路と、前記スレーブデバイスから前記ＲＦ通信により転送された前記変調信号を受信するＲＦ受信信号回路とを有してなり、
前記マスターデバイスの前記ＲＦ受信信号回路は、前記スレーブデバイスからの前記変調信号を増幅するＲＦ増幅回路と、前記ＲＦ増幅回路の増幅出力が一方の入力に供給され前記ＲＦ発振器からの前記ＲＦキャリア信号が他方の入力に供給される第１のミキサーと、前記ＲＦ増幅回路の増幅出力が一方の入力に供給され前記９０°位相シフト回路からのほぼ９０°位相の異なる前記位相シフトＲＦキャリア信号が他方の入力に供給される第２のミキサーと、前記第１のミキサーの出力が供給される第１のローパスフィルタと、前記第２のミキサーの出力が供給される第２のローパスフィルタと、前記第１のローパスフィルタの出力が供給される第１の二乗回路と、前記第２のローパスフィルタの出力が供給される第２の二乗回路と、前記第１の二乗回路の出力と前記第２の二乗回路の出力とが供給される加算回路とを有してなるマスターデバイス。
【請求項２】
前記加算回路の出力に入力が接続された平方根回路を更に含む請求項１記載のマスターデバイス。
【請求項３】
前記マスターデバイスは、前記スレーブデバイスであるＲＦＩＤタグとＲＦ通信を行うＲＦＩＤタグ・リーダー・ライターである請求項１記載のマスターデバイス。
【請求項４】
前記マスターデバイスは、前記スレーブデバイスであるＲＦＩＤタグとＲＦ通信を行うＲＦＩＤタグ・リーダー・ライターである請求項２記載のマスターデバイス。
【請求項５】
前記第１の二乗回路と前記第２の二乗回路とは、それぞれ負荷と、前記入力信号の入力電圧を前記負荷に供給するとともに前記負荷に流れる電流に関係する出力電流を出力するバッファ回路とを含み、
前記第１の二乗回路と前記第２の二乗回路のそれぞれの前記負荷を飽和領域で動作する電界効果トランジスタで構成することにより前記バッファ回路の前記出力電流は前記電界効果トランジスタのチャンネル・コンダクタンスと前記入力信号の前記入力電圧の二乗との積に関係する電流値の電流となるものであり、
前記加算回路は前記第１の二乗回路と前記第２の二乗回路の前記ふたつのバッファ回路からのふたつの出力信号をアナログ加算するものである請求項１記載のマスターデバイス。
【請求項６】
ＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路であって、
前記復調で使用する入力信号を二乗するふたつの二乗処理回路と、
前記ふたつの二乗処理回路のふたつの出力信号を加算する加算回路とを含み、
前記ふたつの二乗処理回路は、それぞれ負荷と、前記入力信号の入力電圧を前記負荷に供給するとともに前記負荷に流れる電流に関係する出力電流を出力するバッファ回路とを含み、
前記ふたつの二乗処理回路のそれぞれのバッファ回路の前記負荷を飽和領域で動作する電界効果トランジスタで構成することにより前記バッファ回路の前記出力電流は前記電界効果トランジスタのチャンネル・コンダクタンスと前記入力信号の前記入力電圧の二乗との積に関係する電流値の電流となるものであり、
前記加算回路は前記バッファ回路のふたつの出力信号をアナログ加算する半導体集積回路。
【請求項７】
前記加算回路は前記バッファ回路の前記出力電流のアナログ加算による加算電流を加算の結果としてのアナログ出力として出力する請求項６記載の半導体集積回路。
【請求項８】
前記加算回路の出力に入力が接続された平方根回路を更に含み、前記平方根回路を飽和領域で動作する電界効果トランジスタで構成することにより前記電界効果トランジスタのゲート・ソース間電圧は前記加算回路のアナログ出力電流の電流値の平方根に比例した値となるものであり、この値が前記平方根回路の平方根出力として出力される請求項７記載の半導体集積回路。
【請求項９】
前記ふたつの二乗処理回路の各二乗処理回路中では、前記バッファ回路はカスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとのふたつの電界効果トランジスタを含み、
前記各二乗処理回路中では、前記負荷は前記飽和領域で動作する前記電界効果トランジスタと前記飽和領域で動作する前記電界効果トランジスタのドレイン・ゲート間にゲート・ソース間電圧をレベルシフト電圧とするレベルシフト用電界効果トランジスタとを含み、
前記各二乗処理回路中では、前記負荷の前記飽和領域で動作する前記電界効果トランジスタと前記レベルシフト用電界効果トランジスタとはコンプリメンタリーである請求項６記載の半導体集積回路。
【請求項１０】
前記ふたつの二乗処理回路の各二乗処理回路中では、前記バッファ回路はカスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとのふたつの電界効果トランジスタを含み、
前記各二乗処理回路中では、前記負荷は前記飽和領域で動作する前記電界効果トランジスタと前記飽和領域で動作する前記電界効果トランジスタのドレイン・ゲート間にゲート・ソース間電圧をレベルシフト電圧とするレベルシフト用電界効果トランジスタとを含み、
前記各二乗処理回路中では、前記負荷の前記飽和領域で動作する前記電界効果トランジスタと前記レベルシフト用電界効果トランジスタとはコンプリメンタリーである請求項７記載の半導体集積回路。
【請求項１１】
前記ふたつの二乗処理回路の各二乗処理回路中では、前記バッファ回路はカスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとのふたつの電界効果トランジスタを含み、
前記各二乗処理回路中では、前記負荷は前記飽和領域で動作する前記電界効果トランジスタと前記飽和領域で動作する前記電界効果トランジスタのドレイン・ゲート間にゲート・ソース間電圧をレベルシフト電圧とするレベルシフト用電界効果トランジスタとを含み、
前記各二乗処理回路中では、前記負荷の前記飽和領域で動作する前記電界効果トランジスタと前記レベルシフト用電界効果トランジスタとはコンプリメンタリーである請求項８記載の半導体集積回路。
【請求項１２】
前記ふたつの二乗処理回路の各二乗処理回路中では、前記バッファ回路の前記カスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとの前記ふたつの電界効果トランジスタと、前記負荷の前記飽和領域で動作する前記電界効果トランジスタと前記レベルシフト用電界効果トランジスタとは同一半導体チップ中に製造されている請求項９記載の半導体集積回路。
【請求項１３】
前記ふたつの二乗処理回路の各二乗処理回路中では、前記バッファ回路の前記カスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとの前記ふたつの電界効果トランジスタと、前記負荷の前記飽和領域で動作する前記電界効果トランジスタと前記レベルシフト用電界効果トランジスタとは同一半導体チップ中に製造されている請求項１０記載の半導体集積回路。
【請求項１４】
前記ふたつの二乗処理回路の各二乗処理回路中では、前記バッファ回路の前記カスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとの前記ふたつの電界効果トランジスタと、前記負荷の前記飽和領域で動作する前記電界効果トランジスタと前記レベルシフト用電界効果トランジスタとは同一半導体チップ中に製造されている請求項１１記載の半導体集積回路。
【請求項１５】
前記加算回路は前記ふたつの二乗処理回路のふたつのバッファ回路の前記出力電流の和である第１と第２の加算電流を出力してなり、
前記平方根回路は、ドレインとゲートとが接続された第１と第２の電界効果トランジスタと差動増幅器とを含み、
前記平方根回路の前記第１と前記第２の電界効果トランジスタには、前記加算回路からの前記第１と前記第２の加算電流とがそれぞれ供給され、前記平方根回路の前記第１の電界効果トランジスタのゲート・ソース間電圧と前記第２の電界効果トランジスタのゲート・ソース間電圧とは、それぞれ前記差動増幅器の差動入力に供給される請求項１４記載の半導体集積回路。
【請求項１６】
前記された全ての電界効果トランジスタは前記同一半導体チップ中のＣＭＯＳである請求項１５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくともＡＭ変調成分を含む無線周波数の信号を用いてスレーブデバイスとＲＦ通信を行うマスターデバイスおよびその信号処理のインプリメンテーションに好適な半導体集積回路に関する。また、本発明は特に、マスタデバイスとスレーブデバイスの間の往復距離に依存するスレーブデバイスからの変調信号のマスタデバイスでの復調特性の変化を軽減するのに有益な技術、およびその信号処理のインプリメンテーションに有益な技術に関する。
【背景技術】
【０００２】
従来、振幅変調（以下、ＡＭ変調と称す）の成分を含む無線周波数（以下、ＲＦと称す）の信号を受信する通信装置において、ダイレクト・ダウンコンバージョン方式の受信が知られている。このダイレクト方式は、ＲＦ受信信号を受信ミキサーで中間周波数帯域（ＩＦ帯域）に一度ダウンするのではない。この方式は、ＲＦ受信信号をオーディオ周波数帯域のようなベースバンド信号の周波数にダイレクトにダウンコンバージョンする受信方式である。この受信では、受信ミキサーでの周波数ダイレクト・ダウンコンバージョンに際して、ＲＦ受信信号のＲＦキャリア信号の位相と復調用キャリア信号の位相との同期を得ないと、正常な復調が行えない。通常、ＰＬＬ（Phase Locked Loop）回路を用いて、ＲＦ受信信号からＲＦキャリア信号の位相を抽出することにより、復調用キャリア信号の位相が制御される。しかし、ＲＦ受信信号が弱電界強度の際には、ＲＦキャリア信号の位相の正確な抽出が困難となる。
【０００３】
従って、下記の特許文献１にはこの問題を解決するため、まずふたつの受信ミキサーを用いて位相が９０°異なるふたつの復調用キャリア信号とＲＦ受信信号とをミキシングする。ふたつの受信ミキサーのふたつの出力は、それぞれ高波調波成分を減衰するふたつの低域フィルタに供給される。ふたつの低域フィルタの出力は、それぞれふたつの二乗回路に供給され、ふたつの二乗回路の出力は加算回路に印加される。加算回路の出力は、平方根演算回路に供給される。ふたつの受信ミキサーのふたつの出力の二乗、加算、平方根という処理が、実行される。この処理によって、下記の三角関数の有名な公式の原理に従ってＲＦ受信信号のＲＦ受信キャリア信号と復調用キャリア信号との位相差θが存在しても、正確な復調が行えるものである。
【０００４】
ｓｉｎ２θ＋ｃｏｓ２θ＝１
一方、上記の特許文献１には、二乗、加算、平方根という処理をどのようなハードウェアもしくはソフトウェアにてインプリメンテーションするかに関しては、記述がない。
【０００５】
これに対して、下記の特許文献２と下記の特許文献３には、二乗、加算という処理を、どのようなハードウェアもしくはソフトウェアにてインプリメンテーションするかに関して、下記のような記述がされている。
【０００６】
まず、下記の特許文献２には、ＡＭ変調成分を含む無線周波数の信号のひとつであるＡＳＫ変調信号を復調する小型受信装置が開示されている。尚、ＡＳＫは、Amplitude Shift Keyingの略称である。この小型受信装置では、アンテナで受信されたＡＳＫ変調信号は第１発振器からの第１搬送波と第１ミキサーにてミキシングされる。従って、第１ミキサーの出力からは、周波数ダウンコンバートされたＩＦ信号が得られる。第１ミキサーからのＩＦ信号を第２発振器からの第２搬送波が供給される直交復調器に供給することにより、ＩＦ信号の直交復調が行われる。その結果、直交復調器の出力から、直交復調成分のＩ信号とＱ信号とが得られる。このＩ、Ｑ信号はそれぞれふたつのフィルタでノイズ成分が除去された後、ふたつのＡ／Ｄ変換器に供給される。このふたつのＡ／Ｄ変換器からのふたつのデジタル出力信号は、それぞれデジタル信号処理によるふたつの二乗回路に供給される。さらに、ふたつの二乗回路のデジタル出力は、デジタル処理と推定される加算回路で加算される。この特許文献２では、加算回路の加算出力の平方根演算はオプショナルであると説明されている。
【０００７】
また、下記の特許文献３には、水晶フィルタを使用せず集積化に好適な狭帯域タイムコード受信機が開示されている。このタイムコード受信機では、アンテナ受信された信号は高周波増幅回路で増幅された後に、ふたつの復調器に供給される。また、ふたつの復調器には直交するふたつのスイッチング信号（搬送波信号）がそれぞれ供給され、ふたつの復調器の出力からふたつの復調出力が得られる。ふたつの復調出力は不要信号除去用のふたつのローパスフィルタにそれぞれ供給され、ふたつのローパスフィルタのふたつの出力は、それぞれふたつの二乗回路に供給されている。ふたつの二乗回路の出力は、加算回路に供給されている。尚、直線性に優れた復調出力を得るには、加算回路の出力に平方根回路を接続すべきことも、この特許文献３に記載されている。この特許文献３に記載された二乗回路はやや特殊なアナログ信号処理回路である。すなわち、２個のアンバランス差動アンプの出力を並列接続する一方、差動入力を逆相で駆動している。アンバランスは、差動アンプの差動素子の素子サイズ（エミッタ面積比、ゲート幅の比）を変えることや、差動素子の一方に抵抗を挿入することが、この特許文献３に記載されている。
【０００８】
尚、下記の非特許文献１と非特許文献２とには、アナログ信号処理に関するインプリメンテーションに関する技術が記載されている。しかし、ここで下記の非特許文献１と非特許文献２に関して詳細に議論することは、背景技術をことさら冗長に説明することとなる。従って、下記の非特許文献１と非特許文献２に関しては、本発明の実施形態で詳細に説明することとし、ここでは省略することにする。
【０００９】
【特許文献１】特開昭６１−２７３００５号公報
【特許文献２】特開昭２００４−１４７０１６号公報
【特許文献３】特開昭２００４−１０４５５５号公報
【非特許文献１】Ｓ．Ｓ．Ｒａｊａｐｕｔ  ａｎｄ  Ｓ．Ｓ．Ｊａｍｕａｒ，“ＬＯＷ  ＶＯＬＴＡＧＥ，  ＬＯＷ  ＰＯＷＥＲ，  ＨＩＧＨ  ＰＥＲＦＯＲＭＡＮＣＥ  ＣＵＲＲＥＮＴ  ＣＯＮＶＥＹＯＲＳ”，Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，  ２００１，  ＩＳＣＡＳ  ２００１．  Ｔｈｅ  ２００１  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  Ｖｏｌｕｍｅ  １，  ６−９  Ｍａｙ  ２００１．  ＰＰ．７２３〜７２６，
【非特許文献２】Ｈ．Ｗ．Ｃｈａ  ａｎｄ  Ｋ．Ｗａｔａｎａｂｅ，“ Ｗｉｄｅｂａｎｄ  ＣＭＯＳ  ｃｕｒｒｅｎｔ  ｃｏｎｖｅｙｏｒ”，  ＥＬＥＣＴＲＯＮＩＣＳ  ＬＥＴＴＥＲＳ，４ｔｈ  Ｊｕｌｙ  １９９６  Ｖｏｌ．３２  Ｎｏ．１４，ＰＰ．１２４５〜１２４６，
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明に先立って、本発明者等はＡＭ変調成分を含む無線周波数の信号を受信する通信装置のひとつとしてのＲＦＩＤタグ・リーダー・ライター用集積回路の開発に従事した。
【００１１】
ＲＦＩＤタグは、商品に取り付けられるタグの一種である。タグが取り付けられる商品としては、農作物の農業製品、畜産物や魚介類の動物性食物製品、工業製品、運輸流通で配送される物品、市場で販売される商品など多種・多様である。このタグを活用することにより、生産、運送、販売に関与する人や組織の氏名、場所だけでなく、これらの行為の日時や条件などを、消費者が知ることが可能となる。個々の商品を特定できると言う意味で、ＩＤ(Identification)タグと呼ばれている。
【００１２】
ＲＦＩＤタグの頭のＲＦは、無線周波（ＲＦ）と言う意味である。このＩＤタグはマイクロチップで構成され、このマイクロチップは、ＲＦ送受信アナログ信号処理回路と、Ａ／Ｄ変換器およびＤ／Ａ変換器と、ＣＰＵと、不揮発性メモリ等とで構成される。また、ＲＦＩＤタグには、リーダー・ライター用集積回路からのＲＦ信号を受信するアンテナが取り付けられている。アンテナで受信されるＲＦ信号を整流・平滑することによりマイクロチップの動作電圧が得られるので、ＲＦＩＤタグは電池を必要としない。
【００１３】
また、このアンテナを介して、リーダー・ライター用集積回路はＲＦＩＤタグのマイクロチップの不揮発性メモリの情報を読み出すことができる。同様にこのアンテナを介して、リーダー・ライター用集積回路はＲＦＩＤタグのマイクロチップの不揮発性メモリに新しい情報を書き込むこともできる。
【００１４】
また、ＲＦＩＤタグとＲＦ通信を行うＲＦＩＤタグ・リーダー・ライターを使用する人は、ＲＦＩＤタグが取り付けられた商品の生産、運送、販売に関与する人である。また、その使用に際しても、生産、運送、販売の現場では、商用電源が必ずしも得られないことが多い。従って、ＲＦＩＤタグ・リーダー・ライターに搭載されるリーダー・ライター用集積回路は、長時間のバッテリー動作が可能なことが望ましい。
【００１５】
一方、ＲＦＩＤタグとリーダー・ライター用集積回路との間のＲＦ通信には、ＡＳＫ変調信号が用いられている。従って、ＲＦＩＤタグとＲＦ通信を行うリーダー・ライター用集積回路には、ＡＳＫ変調信号を復調する機能が必須である。
【００１６】
ところで、本発明者等がＲＦＩＤタグとリーダー・ライター用集積回路との間のＲＦ通信に関して検討を行ったところ、下記の事実が明らかとなった。
【００１７】
これは、結論としては、ＲＦＩＤタグとリーダー・ライター用集積回路との間の距離によって、ＡＳＫ変調信号の復調特性が変化するということである。これは、下記のことに起因する。
１．リーダー・ライター用集積回路内部の発振器からの単一の搬送波信号(キャリア信号)がリーダー・ライター用集積回路からＲＦＩＤタグへ転送される。
２．ＲＦＩＤタグは転送された単一の搬送波信号を基にＡＳＫ変調信号を生成して、このＡＳＫ変調信号をリーダー・ライター用集積回路へ転送する。
３．リーダー・ライター用集積回路へ転送されたＡＳＫ変調信号はＲＦＩＤタグとリーダー・ライター用集積回路との間の往復距離によってＡＳＫ変調信号の復調の際に、単一の搬送波信号とＡＳＫ変調信号の搬送波信号とに位相差が発生する。
【００１８】
一方、本発明者等はＡＭ変調信号やＡＳＫ変調信号の復調に際して有益な二乗、ふたつの二乗信号の加算、と言う信号処理に関して、特許文献２と特許文献３に記載された技術を検討したところ、下記のような結論に到達した。
【００１９】
まず、上記の特許文献２に記載された技術では、二乗とふたつの二乗信号の加算とはデジタル処理で行われるため、デジタル信号処理のハードウェアの集積回路上でのチップ占有面積が比較的大きいと言う欠点が見出された。さらに、上記の特許文献２に記載された技術では、デジタル信号処理の消費電力も比較的大きく、長時間のバッテリー動作には適さないと言う欠点も見出された。
【００２０】
一方、上記の特許文献３に記載された技術では、二乗回路はやや特殊なアナログ信号処理回路であるので、最適設計条件と高精度で一致するように集積回路を量産しなければ、集積回路の製造歩留まりが低下すると言う欠点が見出された。
【００２１】
従って、第１の本発明は、上記の如き本発明者らによるＲＦＩＤタグとリーダー・ライター用集積回路との間のＲＦ通信に関する検討結果を基にしてなされたものである。従って、第１の本発明の目的とするところは、ＲＦＩＤタグ・リーダー・ライター等のマスタデバイスとＲＦＩＤタグ等のスレーブデバイスとの間でＲＦ通信を行う際に、以下を可能とすることである。これは、上記１から上記３で説明したマスタデバイスとスレーブデバイスの間の往復距離に依存するスレーブデバイスからの変調信号のマスタデバイスでの復調特性の変化を軽減することにある。
【００２２】
また、第２の本発明は、ＡＭ変調信号やＡＳＫ変調信号の復調に際して有益な二乗、ふたつの二乗信号の加算、さらには加算信号の平方根という処理と言う信号処理に関する検討結果を基にしてなされたものである。従って、第２の本発明の目的とするところは、ＡＭ変調信号やＡＳＫ変調信号の復調に際して有益な二乗、ふたつの二乗信号の加算、さらには加算信号の平方根と言う信号処理に際して、以下を可能とすることである。これは、これら信号処理のインプリメンテーションに際して、集積回路上での小さなチップ占有面積、小さな消費電力、高い製造歩留まりを実現することである。
【００２３】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００２５】
すなわち、第１の本発明のひとつの実施形態は、スレーブデバイス（１００）とＲＦ通信を行うマスターデバイス（２００）である。前記マスターデバイス（２００）は、前記スレーブデバイス（１００）へ前記ＲＦ通信により転送されるＲＦ送信信号を形成するＲＦ送信信号回路（１６、１７）に供給されるＲＦキャリア信号（Ｓ２）を発生するＲＦ発振器（１５）を有する。尚、前記スレーブデバイス（１００）は、前記マスターデバイス（２００）から供給された前記送信信号に含まれる前記ＲＦキャリア信号を基に少なくとも振幅信号成分に関して変調された変調信号を生成して、前記変調信号を前記マスターデバイス（２００）へ前記ＲＦ通信により転送する。前記マスターデバイス（２００）は、前記マスターデバイス（２００）へ前記ＲＦ通信により転送された前記変調信号を受信するＲＦ受信信号回路（５〜１４）を有する。前記ＲＦ受信信号回路（５〜１４）は、前記変調信号を増幅するＲＦ増幅回路（５）を有する。前記ＲＦ増幅回路（５）の増幅出力（Ｓ１）は、ふたつの受信ミキサー（６，７）の一方の入力に供給される。前記ＲＦ発振器（１５）からの前記ＲＦキャリア信号（Ｓ２）とほぼ９０°位相の異なる位相シフトＲＦキャリア信号（Ｓ３）と前記ＲＦキャリア信号（Ｓ２）とが前記ふたつの受信ミキサー（６，７）の他方の入力にそれぞれ供給される。ふたつの受信ミキサー（６，７）のふたつの出力（Ｓ４、Ｓ５）はふたつのローパスフィルタ（８，９）を介してふたつの二乗回路（１０、１１）に入力される。前記ふたつの二乗回路（１０、１１）のふたつの出力（Ｓ８、Ｓ９）は加算回路（１０）に入力される。第１の本発明のより好適なひとつの実施形態では、前記マスターデバイス（２００）での復調出力の直線性を改善するために、前記加算回路（１０）の出力（Ｓ１０）は平方根回路（１３）に供給される。
【００２６】
この第１の本発明のひとつの実施形態の手段によれば、前記ふたつの受信ミキサー（６，７）の一方の入力に供給される前記スレーブデバイス（１００）から前記マスターデバイス（２００）へ転送された前記変調信号に含まれるＲＦキャリア信号と前記ふたつの受信ミキサー（６，７）の他方の入力に供給されるＲＦキャリア信号との位相差θが存在しても、下記の三角関数の公式の原理に従って正確な復調が行えるものである。尚、この位相差θは、マスタデバイスとスレーブデバイスの間の往復距離に依存する。
【００２７】
ｓｉｎ２θ＋ｃｏｓ２θ＝１
すなわち、第２の本発明のひとつの実施形態は、ＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路（ＩＣ）であって、前記復調で使用する入力信号（Ｓ８、Ｓ９）を二乗するふたつの二乗処理回路（１０、１１）と、前記ふたつの二乗処理回路（１０、１１）のふたつの出力信号（Ｓ８、Ｓ９）を加算する加算回路（１２）とを含む。前記ふたつの二乗処理回路（１０、１１）は、それぞれ負荷（Ｚ＿１０、Ｚ＿１１）と、前記入力信号（Ｓ６、Ｓ７）の入力電圧を負荷（Ｚ＿１０、Ｚ＿１１）に供給するとともに前記負荷（Ｚ＿１０、Ｚ＿１１）に流れる電流に関係する出力電流（Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿Ｉ）を出力するバッファ回路（ＢＦ＿１０、ＢＦ＿１１）とを含む。前記バッファ回路（ＢＦ＿１０、ＢＦ＿１１）の前記負荷（Ｚ＿１０、Ｚ＿１１）を飽和領域で動作する電界効果トランジスタ（ＮＭ＿１０２、ＮＭ＿１１２）で構成する。これにより前記バッファ回路（ＢＦ＿１０、ＢＦ＿１１）の前記出力電流（Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿Ｉ）は前記電界効果トランジスタ（ＮＭ＿１０２、ＮＭ＿１１２）のチャンネル・コンダクタンス（β）と前記入力信号（Ｓ６、Ｓ７）の前記入力電圧の二乗との積に関係する電流値の電流となるものである。前記加算回路（１２）は、前記バッファ回路（ＢＦ＿１０、ＢＦ＿１１）のふたつの出力信号をアナログ加算する。第２の本発明のより好適なひとつの実施形態では、前記加算回路（１２）は前記バッファ回路（ＢＦ＿１０、ＢＦ＿１１）の前記出力電流（Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿Ｉ）のアナログ加算による加算電流を加算の結果としてのアナログ出力として出力する。第２の本発明のより好適なひとつの実施形態では、復調出力の直線性を改善するために、前記加算回路（１２）のアナログ出力電流（Ｏｕｔ＿Ｉ）は平方根回路（１３）に供給される。前記平方根回路（１３）も、飽和領域で動作する電界効果トランジスタ（ＮＭ＿１０２、ＮＭ＿１１２）で構成される。これによりこの電界効果トランジスタ（ＮＭ＿１０２、ＮＭ＿１１２）のゲート・ソース間電圧は前記加算回路（１２）のアナログ出力電流（Ｏｕｔ＿Ｉ）の電流値の平方根に比例した値となり、この値が前記平方根回路（１３）の平方根出力（Ｓ１１）として出力される。
【００２８】
この第２の本発明のひとつの実施形態の手段によれば、ふたつの二乗処理回路（１０、１１）での入力信号（Ｓ６、Ｓ７）を二乗する処理は、負荷（Ｚ＿１０、Ｚ＿１１）を構成する飽和領域で動作する電界効果トランジスタの特性で決定される。また、前記ふたつの二乗処理回路（１０、１１）のふたつの出力信号（Ｓ８、Ｓ９）を加算する加算回路（１２）の処理もアナログ加算であるので、集積回路上での小さなチップ占有面積、小さな消費電力、高い製造歩留まりを実現することができる。
【００２９】
第２の本発明の具体的な実施形態では、前記ふたつの二乗処理回路（１０、１１）の各二乗処理回路中では、前記バッファ回路（ＢＦ＿１０、ＢＦ＿１１）はカスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとのふたつの電界効果トランジスタ（ＮＭ＿１−３、ＰＭ＿１０１）を含む。各二乗処理回路中では、前記負荷（Ｚ＿１０、Ｚ＿１１）は前記飽和領域で動作する前記電界効果トランジスタ（ＮＭ＿１０２）と前記飽和領域で動作する前記電界効果トランジスタ（ＮＭ＿１０２）のドレイン・ゲート間にゲート・ソース間電圧をレベルシフト電圧とするレベルシフト用電界効果トランジスタ（ＰＭ＿１０２）とを含む。各二乗処理回路中では、前記負荷（Ｚ＿１０、Ｚ＿１１）の前記飽和領域で動作する前記電界効果トランジスタ（ＮＭ＿１０２）と前記レベルシフト用電界効果トランジスタ（ＰＭ＿１０２）とはコンプリメンタリーである。
【００３０】
第２の本発明のより具体的な実施形態では、前記ふたつの二乗処理回路（１０、１１）の各二乗処理回路中では、前記バッファ回路（ＢＦ＿１０、ＢＦ＿１１）の前記カスケード接続されたコンプリメンタリーのＮチャンネルとＰチャンネルとの前記ふたつの電界効果トランジスタ（ＮＭ＿１−３、ＰＭ＿１０１）と、前記負荷（Ｚ＿１０、Ｚ＿１１）の前記飽和領域で動作する前記電界効果トランジスタ（ＮＭ＿１０２）と前記レベルシフト用電界効果トランジスタ（ＰＭ＿１０２）とは同一半導体チップ中に製造されている。
【００３１】
本発明の他のより具体的な実施形態では、前記加算回路（１２）は前記ふたつの二乗処理回路（１０、１１）のふたつのバッファ回路（ＢＦ＿１０、ＢＦ＿１１）の前記出力電流（Ｓ８、Ｓ９）の和である第１と第２の加算電流（Ｓ１０＝Ｓ８＋Ｓ９）を出力する。前記平方根回路（１３）は、ドレインとゲートとが接続された第１と第２の電界効果トランジスタ（Ｍ１４、Ｍ１６）と差動増幅器（ＤＡ）とを含む。前記平方根回路（１３）の前記第１と前記第２の電界効果トランジスタ（Ｍ１４、Ｍ１６）には、前記加算回路（１２）からの前記第１と前記第２の加算電流（Ｓ１０＝Ｓ８＋Ｓ９）とがそれぞれ供給される。前記平方根回路（１３）の前記第１の電界効果トランジスタ（Ｍ１４）のゲート・ソース間電圧と前記第２の電界効果トランジスタ（Ｍ１６）のゲート・ソース間電圧とは、それぞれ前記差動増幅器（ＤＡ）の差動入力（＋、−）に供給される。
【００３２】
本発明の最も具体的な実施形態では、前記された全ての電界効果トランジスタは前記同一半導体チップ中のＣＭＯＳである。
【発明の効果】
【００３３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００３４】
すなわち、第１の本発明によれば、上記１から上記３で説明したマスタデバイスとスレーブデバイスの間の往復距離に依存するスレーブデバイスからの変調信号のマスタデバイスでの復調特性の変化を軽減することができる。
【００３５】
すなわち、第２の本発明によれば、ふたつの二乗の処理、ふたつの二乗信号の加算の処理、さらには加算信号の平方根という信号処理のインプリメンテーションに際して、集積回路上での小さなチップ占有面積、小さな消費電力、高い製造歩留まりを実現することができる。
【発明を実施するための最良の形態】
【００３６】
≪ＲＦＩＤタグ・リーダー・ライター等のマスタデバイスとＲＦＩＤタグ等のスレーブデバイスとの間でＲＦ通信≫
図１は、第１の本発明の一つの実施形態によるＲＦＩＤタグ・リーダー・ライター等のマスタデバイス２００とＲＦＩＤタグ等のスレーブデバイス１００との間でＲＦ通信を示すとともに、ＲＦＩＤタグ・リーダー・ライター等のマスタデバイス２００の構成を示す図である。
【００３７】
スレーブデバイスであるＲＦＩＤタグ１００は、ＡＳＫ変調回路１と、アンテナ２とを含む。
【００３８】
マスターデバイスであるＲＦＩＤタグ・リーダー・ライター２００は、スレーブデバイスであるＲＦＩＤタグ１００へＲＦ通信により転送されるＲＦ送信信号を形成するＲＦ送信信号回路１６、１７を含む。１６は送信用アップコンバージョンミキサーで、１７はＲＦ電力増幅器である。さらに、ＲＦＩＤタグ・リーダー・ライター２００は、送信用アップコンバージョンミキサー１６に供給されるＲＦキャリア信号を発生するＲＦ発振器１５を有する。ＲＦＩＤタグ１００に書き込みを行う場合には、送信用アップコンバージョンミキサー１６は図示しないベースバンド回路から例えばＲＦＩＤタグ１００へ送信すべきデータや動作コマンドを含む信号Ｓ１３を受け取り、これをＲＦキャリア信号に重畳してＲＦ電力増幅器１７へ出力する。また、ＲＦＩＤタグ・リーダー・ライター２００は、送受信用アンテナ３と、送信信号と受信信号とを分離するサーキュレータ４とを含む。
【００３９】
一方、スレーブデバイスであるＲＦＩＤタグ１００は、マスターデバイスであるＲＦＩＤタグ・リーダー・ライター２００から供給された前記送信信号に含まれるＲＦキャリア信号を基に少なくともＡＭ変調信号（ＡＳＫ変調信号）を生成する。ＲＦＩＤタグ１００は、生成されたＡＭ変調信号をＲＦＩＤタグ・リーダー・ライター２００へＲＦ通信により転送する。
【００４０】
ＲＦＩＤタグ・リーダー・ライター２００は、ＲＦ通信により転送された前記変調信号を受信するＲＦ受信信号回路５〜１４を有する。このＲＦ受信信号回路５〜１４は、前記ＡＭ変調信号を増幅するためのローノイズ特性を持つＲＦ増幅回路５を有する。ＲＦ増幅回路５の増幅出力Ｓ１は、ふたつの受信ミキサー６、７の一方の入力に供給される。ＲＦ発振器１５からのＲＦキャリア信号Ｓ２とほぼ９０°位相の異なる位相シフトＲＦキャリア信号Ｓ３とＲＦキャリア信号Ｓ２とが前記ふたつの受信ミキサー６，７の他方の入力にそれぞれ供給される。ふたつの受信ミキサー６，７のふたつの出力Ｓ４、Ｓ５はふたつのローパスフィルタ８、９を介してふたつの二乗回路１０、１１に入力される。ふたつの二乗回路１０、１１のふたつの出力Ｓ８、Ｓ９は加算回路１２に入力される。尚、９０°位相シフト回路１４は、ＲＦキャリア信号Ｓ２を基にＳ２とほぼ９０°位相の異なる位相シフトＲＦキャリア信号Ｓ３を生成する。
【００４１】
尚、ＲＦ受信信号回路５〜１４とＲＦ発振器１５とＲＦ送信信号回路１６、１７とはひとつの半導体チップＩＣ中に構成されて、この半導体チップＩＣはＲＦＩＤタグのリーダー・ライター用集積回路の半導体チップを構成している。尚、ＲＦ電力増幅器１７の送信電力が高い場合には、ＲＦ電力増幅器１７はひとつの半導体チップＩＣとは別の半導体チップとされる。
【００４２】
ＲＦ増幅回路５の増幅出力Ｓ１でのＡＳＫ変調信号の振幅をＡ（ｔ）とし、ＲＦ発振器１５からのＲＦキャリア信号Ｓ２の角周波数をωとし、さらにＲＦ発振器１５からのＲＦキャリア信号Ｓ２とＲＦ増幅回路５の増幅出力Ｓ１との位相差をθとする。すると、ＲＦ増幅回路５の増幅出力Ｓ１、ＲＦ発振器１５からのＲＦキャリア信号Ｓ２、９０°位相シフト回路１４からの位相シフトＲＦキャリア信号Ｓ３は、それぞれ下記のように示される。
【００４３】
Ｓ１=Ａ（ｔ）ｃｏｓ（ωｔ＋θ）
＝Ａ（ｔ）（ｃｏｓωｔ・ｃｏｓθ−ｓｉｎωｔ・ｓｉｎθ）…（１）式
Ｓ２＝ｃｏｓωｔ…（２）式
Ｓ３＝ｃｏｓ（ωｔ＋９０°）＝−ｓｉｎωｔ…（３）式
すると、受信ミキサー６では、Ｓ４＝Ｓ１・Ｓ３の乗算を実行するので、下記で示されるＳ４が受信ミキサー６から出力される。
【００４４】
Ｓ４＝Ａ（ｔ）（ｓｉｎ２ωｔ・ｓｉｎθ−ｓｉｎωｔ・ｃｏｓωｔ・ｃｏｓθ）
＝Ａ（ｔ）（（１−ｃｏｓ２ωｔ）・ｓｉｎθ−ｓｉｎ２ωｔ・ｃｏｓθ）／２…（４）式
一方、受信ミキサー７では、Ｓ５＝Ｓ１・Ｓ２の乗算を実行するので、下記で示されるＳ５が受信ミキサー７から出力される。
【００４５】
Ｓ５＝Ａ（ｔ）（ｃｏｓ２ωｔ・ｃｏｓθ−ｓｉｎωｔ・ｃｏｓωｔ・ｃｏｓθ）
＝Ａ（ｔ）（（１＋ｃｏｓ２ωｔ）・ｃｏｓθ−ｓｉｎ２ωｔ・ｓｉｎθ）／２…（５）式
ふたつのローパスフィルタ８、９は、受信ミキサー６の出力Ｓ４と受信ミキサー７の出力Ｓ５からｃｏｓ２ωｔとｓｉｎ２ωｔとの高調波成分を十分に減衰する。従って、ふたつのローパスフィルタ８、９の出力Ｓ６、Ｓ７はそれぞれ下記のようになる。
【００４６】
Ｓ６＝Ａ（ｔ）ｓｉｎθ／２…（６）式
Ｓ７＝Ａ（ｔ）ｃｏｓθ／２…（７）式
従って、ふたつのローパスフィルタ８、９の出力Ｓ６、Ｓ７が印加されるふたつの二乗回路１０、１１の出力Ｓ８、Ｓ９はそれぞれ下記のようになる。
【００４７】
Ｓ８＝Ａ２（ｔ）ｓｉｎ２θ／４…（８）式
Ｓ９＝Ａ２（ｔ）ｃｏｓ２θ／４…（９）式
従って、ふたつの二乗回路１０、１１の出力Ｓ８、Ｓ９が印加される加算回路１０の出力Ｓ１０は、三角関数の有名な公式（ｓｉｎ２θ＋ｃｏｓ２θ＝１）に従って下記のようになる。
Ｓ１０＝Ａ２（ｔ）／４…（１０）式
この（１０式）から、ふたつの受信ミキサー６、７の一方の入力に供給されるＡＭ変調信号に含まれるＲＦキャリア信号とふたつの受信ミキサー６，７の他方の入力にＲＦ発振器１５から供給されるＲＦキャリア信号との位相差θが存在しても、正確な復調が行えることが理解できる。尚、この位相差θは、マスタデバイス２００とスレーブデバイス１００の間のＲＦ信号の往復距離に依存する。
【００４８】
さらに、マスタデバイス２００でのＡＭ復調出力の直線性を改善するために、第１の本発明のより好適な実施形態では、この加算回路１０の出力Ｓ１０は平方根回路１３に入力される。従って、平方根回路１３の出力Ｓ１１は、下記のようにＲＦ増幅回路５の増幅出力Ｓ１でのＡＳＫ変調信号の振幅Ａ（ｔ）に正確に比例することが理解できる。
【００４９】
Ｓ１１＝Ａ（ｔ）／２…（１１）式
≪ＲＦＩＤタグ・リーダー・ライター用半導体集積回路≫
図２は、第２の本発明のひとつの実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。すなわち、図１に示したＲＦＩＤタグのリーダー・ライター用集積回路のひとつの半導体チップＩＣ内部の主要回路を示している。尚、これ以降の実施形態においては、半導体チップＩＣ内部の電界効果トランジスタは同一半導体チップ内部のＣＭＯＳにより構成されている。
【００５０】
ＡＳＫ復調を達成するために、半導体チップＩＣは入力信号Ｓ６、Ｓ７を二乗するふたつの二乗処理回路１０、１１と、ふたつの二乗処理回路１０、１１のふたつの出力信号Ｓ８、Ｓ９を加算する加算回路１２とを含んでいる。
【００５１】
ふたつの二乗処理回路１０、１１は、それぞれ負荷Ｚ＿１０、Ｚ＿１１と、入力信号Ｓ６、Ｓ７の入力電圧を負荷Ｚ＿１０、Ｚ＿１１に供給するとともに負荷Ｚ＿１０、Ｚ＿１１に流れる電流に関係する出力電流Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿Ｉを出力するバッファ回路ＢＦ＿１０、ＢＦ＿１１とを含む。
【００５２】
バッファ回路ＢＦ＿１０、ＢＦ＿１１の負荷Ｚ＿１０、Ｚ＿１１を、飽和領域で動作する電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２で構成する。負荷Ｚ＿１０、Ｚ＿１１を構成する電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２を飽和領域で動作させるために、電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のバイアスはセルフ・バイアスとされている。セルフ・バイアス方式とは、電子回路の分野で、増幅トランジスタのゲートやベースのバイアス電圧を増幅トランジスタのドレインやコレクタの電圧から形成すると定義されている。従って、このセルフ・バイアス方式を実現するために、例えば図２の実施形態では、負荷Ｚ＿１０、Ｚ＿１１としての電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のドレインとゲートとは電気的に接続されている。図２に示したように、このドレインとゲートとは短絡接続されることができる。それ以外に、このドレインとゲートとはレベルシフト素子を介して電気的に接続されることもできる。
【００５３】
このセルフ・バイアス方式が適用された例えばＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２として、ゲート・スレッシュホールド電圧Ｖｔｈが正の値のエンハンスメント形の電界効果トランジスタを採用する。Ｎチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のゲート・ソース間電圧をＶｇｓ、ゲート・スレッシュホールド電圧をＶｔｈ、ドレイン・ソース間電圧をＶｄｓで表記する。
【００５４】
ドレイン・ゲートの短絡接続により、Ｖｇｓ＝Ｖｄｓとなるので、Ｖｇｓ−Ｖｔｈ≦Ｖｄｓの関係に設定することができる。また、ドレインとゲートとの間にレベルシフト素子が接続されても、Ｖｇｓ−Ｖｔｈ≦Ｖｄｓの関係するように、レベルシフト素子のレベルシフト電圧や、セルフ・バイアス方式のドレインの電圧のバイアス電圧等を設定する。
【００５５】
Ｖｇｓ−Ｖｔｈ≦Ｖｄｓの関係によって、Ｎチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２は飽和領域（５極管領域）で動作する。従って、Ｎチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のチャンネル・コンダクタンスをβとすると、ドレイン電流ＩＤは良く知られているように次式で与えられる。
【００５６】
ＩＤ＝β（Ｖｇｓ−Ｖｔｈ）２／２。…（１２）式
ここで、負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２に、バッファ回路ＢＦ＿１０、ＢＦ＿１１から入力信号Ｓ６、Ｓ７の入力電圧としてのＶｇｓが印加される。すると、（１２）式で示すように電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のチャンネル・コンダクタンスβと入力信号Ｓ６、Ｓ７の入力電圧Ｖｇｓの二乗との積に関係する電流値の電流が流れる。
【００５７】
また、第１の本発明のより好適な実施形態では、二乗の信号処理の精度を向上するために、電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のゲート・ソース間電圧Ｖｇｓと比較して、電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のゲート・スレッシュホールド電圧Ｖｔｈが実効的に無視できるように設定されている。すなわち、Ｖｇｓ≫Ｖｔｈの関係を設定すれば、上記（１２）式は下記のようになって、電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のドレイン電流ＩＤはそのゲート・ソース間電圧Ｖｇｓの二乗に正確に比例するものとなる。
【００５８】
ＩＤ＝β（Ｖｇｓ）２／２。…（１３）式
Ｖｇｓ≫Ｖｔｈの関係を設定する一例は、電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとなるように、ＭＯＳ形の電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のゲート絶縁膜直下のチャンネル領域にイオン打ち込みすることである。
【００５９】
このような状態で、負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２にバッファ回路ＢＦ＿１０、ＢＦ＿１１から入力信号Ｓ６、Ｓ７の入力電圧としてのＶｇｓが印加される。すると、ゲート・ソース間電圧Ｖｇｓの二乗に比例したドレイン電流ＩＤがバッファ回路ＢＦ＿１０、ＢＦ＿１１のふたつの出力Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿ＩからＳ８、Ｓ９として得られるものとなる。
【００６０】
尚、上記非特許文献１には、ＮチャンネルのＭＯＳ電界効果トランジスタのドレインとゲートとの間にＰチャンネルのＭＯＳ電界効果トランジスタのゲート・ソース間電圧をレベルシフト電圧とするレベルシフト素子を接続した回路が記載されている。この回路では、ＮチャンネルのＭＯＳ電界効果トランジスタのドレイン電流はドレイン電圧の二乗に比例することも上記非特許文献１に記載されている。
【００６１】
これに対して、負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２にＶｇｓ−Ｖｔｈ＞Ｖｄｓの関係を設定したとする。すると、Ｎチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２は線形領域（３極管領域）で動作することになる。従って、Ｎチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のドレイン電流ＩＤは良く知られているように次式で与えられる。
【００６２】
ＩＤ＝β（（Ｖｇｓ−Ｖｔｈ）・Ｖｄｓ−（Ｖｄｓ）２／２）…（１４）式
従って、負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２は線形領域（３極管領域）で動作するようなＶｇｓ−Ｖｔｈ＞Ｖｄｓの関係を設定すると、そのドレイン電流ＩＤは（Ｖｇｓ−Ｖｔｈ）とＶｄｓとの積の成分も含むようになる。従って、電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のドレイン電流ＩＤはそのゲート・ソース間電圧Ｖｇｓの二乗に正確に比例しなくなってしまう。
【００６３】
以上説明したように、負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２を飽和領域（５極管領域）で動作させることが重要である。これによって、バッファ回路ＢＦ＿１０、ＢＦ＿１１の出力Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿Ｉから、入力信号Ｓ６、Ｓ７の入力電圧としてのＶｇｓの二乗に比例した出力Ｓ８、Ｓ９が得られる。このふたつの二乗処理回路１０、１１のふたつの出力信号Ｓ８、Ｓ９を加算する加算回路１２（Ａ＿ＡＤＲ）は、バッファ回路ＢＦ＿１０、ＢＦ＿１１の出力電流Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿Ｉ（出力信号Ｓ８、Ｓ９）をそのままアナログ加算する。この加算の結果としてのアナログ出力Ｏｕｔ＿Ｉが、加算回路１２（Ａ＿ＡＤＲ）から出力される。この加算回路１２（Ａ＿ＡＤＲ）の一例も、図２の下に示されている。図２の加算回路１２（Ａ＿ＡＤＲ）では、ふたつの二乗処理回路１０、１１のふたつの出力信号Ｓ８、Ｓ９が加算回路１２（Ａ＿ＡＤＲ）の入力電流Ｉｎ１＿Ｉ、Ｉｎ２＿Ｉとして供給されている。この入力電流Ｉｎ１＿Ｉ、Ｉｎ２＿Ｉはそれぞれ抵抗Ｒ１２１、Ｒ１２２によって電圧に変換されて、ふたつの変換電圧はそれぞれ高入力インピーダンスで低出力インピーダンスのボルテージフォロワＶＦ１２１、ＶＦ１２２の入力に供給されている。ボルテージフォロワＶＦ１２１、ＶＦ１２２のふたつの出力電圧は、抵抗Ｒ１２３、Ｒ１２４、Ｒ１２５と演算増幅器ＯＰ＿１２１とで構成されたアナログ加算回路で直接アナログ加算される。このアナログ加算回路の加算出力である演算増幅器ＯＰ＿１２１の出力電圧は電圧・電流変換器Ｖ／Ｉ＿１２１によって電流に変換されて、この変換電流が加算回路１２（Ａ＿ＡＤＲ）から出力電流Ｏｕｔ＿Ｉとして出力される。
【００６４】
第２の本発明のより好適なひとつの実施形態では、復調出力の直線性を改善するために、この加算回路１２（Ａ＿ＡＤＲ）のアナログ出力電流Ｏｕｔ＿Ｉは、平方根回路１３に供給される。この平方根回路１３は、例えば、飽和領域（５極管領域）で動作するＮチャンネルの電界効果トランジスタＮＭ＿１３１により構成されている。すなわち、この電界効果トランジスタＮＭ＿１３１のバイアスはセルフ・バイアスとされている。このセルフ・バイアス方式が適用された例えばＮチャンネルの電界効果トランジスタＮＭ＿１３１として、ゲート・スレッシュホールド電圧Ｖｔｈが正の値のエンハンスメント形の電界効果トランジスタを採用する。Ｎチャンネルの電界効果トランジスタＮＭ＿１３１のゲート・ソース間電圧をＶｇｓ、ゲート・スレッシュホールド電圧をＶｔｈ、ドレイン・ソース間電圧をＶｄｓと表記する。ドレイン・ゲートの短絡接続により、Ｖｇｓ＝Ｖｄｓとなるので、Ｖｇｓ−Ｖｔｈ≦Ｖｄｓの関係が設定される。またドレインとゲートとの間にレベルシフト素子が接続されても、Ｖｇｓ−Ｖｔｈ≦Ｖｄｓの関係するように、レベルシフト素子のレベルシフト電圧や、セルフ・バイアス方式のドレインの電圧のバイアス電圧等を設定する。
【００６５】
Ｖｇｓ−Ｖｔｈ≦Ｖｄｓの関係によって、平方根回路１３を構成するＮチャンネルの電界効果トランジスタＮＭ＿１３１は飽和領域（５極管領域）で動作する。従って、Ｎチャンネルの電界効果トランジスタＮＭ＿１３１のチャンネル・コンダクタンスをβとすると、ドレイン電流ＩＤは良く知られているように次式で与えられる。
【００６６】
ＩＤ＝β（Ｖｇｓ−Ｖｔｈ）２／２…（１５）式
従って、この（１２）式を変形すると次式が得られる。
【００６７】
Ｖｇｓ＝（２ＩＤ／β）１／２＋Ｖｔｈ…（１６）式
このようにして、平方根回路１３を構成するＮチャンネルの電界効果トランジスタＮＭ＿１３１は、ドレイン電流ＩＤの平方根に比例したゲート・ソース間電圧Ｖｇｓを生成する。
【００６８】
また、第２の本発明のより好適な実施形態では、平方根回路１３の平方根の信号処理の精度を向上するために、上記（１６）式の第１項に比較して第２項が実効的に無視できるように設定されている。すなわち、（２ＩＤ／β）１／２≫Ｖｔｈの関係を設定すれば、上記（１６）式は下記のようになって、電界効果トランジスタＮＭ＿１３１のゲート・ソース間電圧Ｖｇｓはドレイン電流ＩＤの平方根に正確に比例するものとなる。
【００６９】
Ｖｇｓ＝（２ＩＤ／β）１／２…（１７）式
すなわち、（２ＩＤ／β）１／２≫Ｖｔｈの関係を設定する一例は、平方根回路１３を構成する電界効果トランジスタＮＭ＿１３１のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとなるように、ＭＯＳ形の電界効果トランジスタＮＭ＿１３１のゲート絶縁膜直下のチャンネル領域にイオン打ち込みすることである。
【００７０】
図３は、第２の本発明の他の実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。図３では、入力信号Ｓ６、Ｓ７の入力電圧Ｖｇｓの二乗に関係する電流値を得るための負荷Ｚ＿１０、Ｚ＿１１としてのＰチャンネルの電界効果トランジスタＰＭ＿１０２、ＰＭ＿１１２が飽和領域（５極管領域）で動作するように、それぞれのゲートとドレインが短絡接続されている。
【００７１】
負荷Ｚ＿１０、Ｚ＿１１としてのＰチャンネルの電界効果トランジスタＰＭ＿１０２、ＰＭ＿１１２のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとなるように、ＭＯＳ形の電界効果トランジスタＰＭ＿１０２、ＰＭ＿１１２のゲート絶縁膜直下のチャンネル領域にイオン打ち込みされている。この状態で、負荷Ｚ＿１０、Ｚ＿１１としてのＰチャンネルの電界効果トランジスタＰＭ＿１０２、ＰＭ＿１１２に、バッファ回路ＢＦ＿１０、ＢＦ＿１１への入力信号Ｓ６、Ｓ７の入力電圧としてのＶｇｓが印加される。すると、ゲート・ソース間電圧Ｖｇｓの二乗に正確に比例したドレイン電流ＩＤが、バッファ回路ＢＦ＿１０、ＢＦ＿１１のふたつの出力Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿ＩからＳ８、Ｓ９として得られるものとなる。
【００７２】
また加算回路１２は図２のようなアナログ電圧の加算ではなく、図３ではバッファ回路ＢＦ＿１０、ＢＦ＿１１の出力Ｏｕｔ１＿Ｉ、Ｏｕｔ２＿Ｉの出力Ｓ８、Ｓ９からのふたつの電流の電流加算となっている。この電流加算はバッファ回路ＢＦ＿１０、ＢＦ＿１１のふたつのＰチャンネルの電界効果トランジスタＰＭ＿１０１、ＰＭ＿１１１のドレインのワイヤードＯＲにより実現されている。このワイヤードＯＲは電圧加算ではなく、ここでは電流加算を実行する。この図３以降の実施形態では図２のような電圧加算による加算回路１２ではなく、加算回路１２に電流加算を採用している。この電流加算により加算回路１２を構成することによって、回路構成が単純化されて、回路素子数も低減される。
【００７３】
図３でも、平方根回路１３の平方根の信号処理の精度を向上するために、平方根回路１３を構成する電界効果トランジスタＮＭ＿１３１のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとなるように、ＭＯＳ形の電界効果トランジスタＮＭ＿１３１のゲート絶縁膜直下のチャンネル領域にイオン打ち込みされている。尚、変形実施形態としては、バッファ回路ＢＦ＿１０、ＢＦ＿１１のふたつのＰチャンネルの電界効果トランジスタＰＭ＿１０１、ＰＭ＿１１１はＰＮＰ型のバイポーラトランジスタに置換されることも可能である。
【００７４】
図４は、第２の本発明のさらに他の実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。図４でも、入力信号Ｓ６、Ｓ７の入力電圧Ｖｇｓの二乗に関係する電流値を得る必要がある。このための負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２が飽和領域（５極管領域）で動作するように、それぞれのゲートとドレインが短絡接続されている。また、負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとなるように、ＭＯＳ形の電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２のゲート絶縁膜直下のチャンネル領域にイオン打ち込みされている。この状態で、負荷Ｚ＿１０、Ｚ＿１１としてのＮチャンネルの電界効果トランジスタＮＭ＿１０２、ＮＭ＿１１２にバッファ回路ＢＦ＿１０、ＢＦ＿１１から入力信号Ｓ６、Ｓ７の入力電圧としてのＶｇｓが印加される。すると、ゲート・ソース間電圧Ｖｇｓの二乗に正確に比例したドレイン電流ＩＤが、バッファ回路ＢＦ＿１０、ＢＦ＿１１のふたつの出力Ｏｕｔ１＿Ｖ、Ｏｕｔ２＿ＩからＳ８、Ｓ９として得られるものとなる。
【００７５】
また図４の加算回路１２は図３のようなワイヤードＯＲによる電流加算ではなく、Ｐチャンネルの電界効果トランジスタＰＭ＿１２１、ＰＭ＿１２２、ＰＭ＿１２３、ＰＭ＿１２４で構成されたふたつのカレントミラーにより構成されている。ゲートとドレインとが短絡接続されたＰチャンネルの電界効果トランジスタＰＭ＿１２１、ＰＭ＿１２３は、カレントミラーの入力側トランジスタとして動作する。一方、ドレインが共通接続のＰチャンネルの電界効果トランジスタＰＭ＿１２２、ＰＭ＿１２４は、カレントミラーの出力側トランジスタとして動作する。ＰＭ＿１２１、ＰＭ＿１２２を同一サイズとし、ＰＭ＿１２３、ＰＭ＿１２４を同一サイズとすると、カレントミラーの入力側トランジスタに流れる入力電流と等しい電流値の出力電流がカレントミラーの出力側トランジスタに流れる。従って、カレントミラーの出力側トランジスタのＰチャンネルの電界効果トランジスタＰＭ＿１２２、ＰＭ＿１２４の共通接続のドレインで出力Ｓ８、Ｓ９からのふたつの電流の電流加算が行われる。かくして、Ｓ１０＝Ｓ８＋Ｓ９の加算電流が、ＰＭ＿１２２、ＰＭ＿１２４の共通接続のドレインから得られることになる。
【００７６】
図４でも、平方根回路１３の平方根の信号処理の精度を向上するために、平方根回路１３を構成する電界効果トランジスタＮＭ＿１３１のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとなるように、ＭＯＳ形の電界効果トランジスタＮＭ＿１３１のゲート絶縁膜直下のチャンネル領域にイオン打ち込みされている。
【００７７】
図５は、第２の本発明の最も好適な実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。図５では、図のスペースを節約するため、ふたつの二乗処理回路１０、１１の一方１０のバッファ回路ＢＦ＿１０と、バッファ回路ＢＦ＿１０に対応する加算回路１２の半分のみが示されているが、ふたつの二乗処理回路１０、１１の他方１１と、他方のバッファ回路ＢＦ＿１１と、この他方のバッファ回路ＢＦ＿１１に対応する加算回路１２の他の半分も、同様に構成されている。
【００７８】
図５では、入力信号Ｓ６が印加される二乗処理回路１０のバッファ回路ＢＦ＿１０はカスケード接続されたコンプリメンタリーのＮチャンネル電界効果トランジスタＮＭ＿１０３とＰチャンネル電界効果トランジスタＰＭ＿１０１とによって本質的に構成されている。ここではカスケード接続の前段がＮチャンネルで後段がＰチャンネルの電界効果トランジスタであるが、これと反対の接続方法も可能である。Ｎチャンネル電界効果トランジスタＮＭ＿１０３のケードは抵抗Ｒを介してバイアス源Ｖｂｉａｓが供給されるとともに、容量Ｃを介してＡＣ結合により入力信号Ｓ６が印加される。また、容量Ｃを介さずにＤＣ結合により入力信号Ｓ６が印加されることも可能である。Ｎチャンネル電界効果トランジスタＮＭ＿１０３のソースはＰチャンネル電界効果トランジスタＰＭ＿１０１のゲートに接続されている。尚、Ｎチャンネル電界効果トランジスタＮＭ＿１０３のドレインの電界を緩和するために、ＮＭ＿１０３のドレインと電源電圧Ｖｄｄとの間にドレインとゲートとが短絡接続されたダイオード接続のＮチャンネル電界効果トランジスタＮＭ＿１０４が接続されている。Ｐチャンネル電界効果トランジスタＰＭ＿１０１のソースは、定電流Ｉ１の定電流源と負荷Ｚ＿１０とに接続されている。また、Ｐチャンネル電界効果トランジスタＰＭ＿１０１のドレインは、カレントミラー回路の入力側トランジスタであるドレインとゲートとが短絡接続されたダイオード接続のＮチャンネル電界効果トランジスタＮＭ＿１２１に接続されている。カレントミラー回路の入力側トランジスタであるＮチャンネル電界効果トランジスタＮＭ＿１２１は、カレントミラー回路の出力側トランジスタであるＮチャンネル電界効果トランジスタＮＭ＿１０４、ＮＭ＿１２２に接続されている。ゲートにバイアス電圧ＶＢが印加された電界緩和用のＮチャンネル電界効果トランジスタＮＭＢ１を介してＮチャンネル電界効果トランジスタＮＭ＿１０４のドレインはＮチャンネル電界効果トランジスタＮＭ＿１０３のソースに接続されている。従って、カレントミラー回路の入力側トランジスタのＮチャンネル電界効果トランジスタＮＭ＿１２１とカレントミラー回路の出力側トランジスタであるＮチャンネル電界効果トランジスタＮＭ＿１０４とが同一サイズで同一プロセスで製造されているならば、ＮＭ＿１２１の電流とＮＭ＿１０４の電流とは等しくなる。従って、Ｎチャンネル電界効果トランジスタＮＭ＿１０３のゲート・ソース間電圧ＶｇｓとＰチャンネル電界効果トランジスタＰＭ＿１０１のゲート・ソース間電圧Ｖｇｓの絶対値とは、ほぼ等しくなる。従って、Ｎチャンネル電界効果トランジスタＮＭ＿１０３のケードの電圧（バイアス源Ｖｂｉａｓとそれに重畳した入力信号Ｓ６の信号電圧）は、ほぼそのままＰチャンネル電界効果トランジスタＰＭ＿１０１のソースでのコンブリメンタリーボルテージフォロワの出力電圧となる。加算回路１２（Ａ＿ＡＤＲ）の半分を構成するカレントミラー回路の入力側トランジスタのＮチャンネル電界効果トランジスタＮＭ＿１２１とカレントミラー回路の出力側トランジスタであるＮチャンネル電界効果トランジスタＮＭ＿１２２とが同一サイズで同一プロセスで製造されているならば、ＮＭ＿１２１の電流とＮＭ＿１２２の電流とは等しくなる。尚、ゲートにバイアス電圧ＶＢが印加された電界緩和用のＮチャンネル電界効果トランジスタＮＭＢ２を介してカレントミラー回路の出力側トランジスタであるＮチャンネル電界効果トランジスタＮＭ＿１２２のドレインは、定電流Ｉ１の定電流源と、出力Ｓ１０とに接続されている。カスケード接続のＮチャンネル電界効果トランジスタＮＭ＿１０３とＰチャンネル電界効果トランジスタＰＭ＿１０１とのコンブリメンタリーボルテージフォロワとカレントミラー回路ＮＭ＿１２１、ＮＭ１０４とで本質的に構成された回路は、上記非特許文献２により知られている。この回路は、ＣＭＯＳコンブリメンタリーボルテージフォロワでボルテージフォロワ電圧を出力する際に、カレントミラー回路によりＣＭＯＳコンブリメンタリーボルテージフォロワのＮＭＯＳのＶｇｓとＰＭＯＳのＶｇｓとを等しくして、ボルテージフォロワ電圧のオフセット電圧を低減する。このＮＭＯＳのＶｇｓとＰＭＯＳのＶｇｓとを等しくする際に、カレントミラー回路によりＰＭＯＳの電流にＮＭＯＳの電流が追従する。その意味で、カレント・コンベヤー（Ｃｕｒｒｅｎｔ  Ｃｏｎｖｅｙｅｒ）と言う名称が、前記非特許文献２で使用されていると推定される。
【００７９】
図５で示した第２の本発明の最も好適な実施形態の大きな特徴は、このカレント・コンベヤー方式のＣＭＯＳコンブリメンタリーボルテージフォロワで構成された二乗処理回路１０のバッファ回路ＢＦ＿１０の特性と、負荷Ｚ＿１０の特性とが整合することである。特に、二乗処理回路１０のバッファ回路ＢＦ＿１０をカレント・コンベヤー方式のＣＭＯＳコンブリメンタリーボルテージフォロワで構成する点が、図４までの実施形態との大きな相違の第１点である。次に、ＮチャンネルのＭＯＳ電界効果トランジスタＮＭ＿１０２のドレインとゲートとの間にＰチャンネルのＭＯＳ電界効果トランジスタＰＭ＿１０2のゲート・ソース間電圧をレベルシフト電圧とするレベルシフト素子を接続した回路（前記非特許文献１と類似）によって、負荷Ｚ＿１０を構成する点が図４までの実施形態との大きな相違の第２点である。
【００８０】
負荷Ｚ＿１０を構成するＮチャンネルのＭＯＳ電界効果トランジスタＮＭ＿１０２が飽和領域（５極管領域）で動作して、チャンネル・コンダクタンスβと入力信号Ｓ６、Ｓ７の入力電圧Ｖｇｓの二乗に関係する電流値の電流が流れることは図４までの実施形態と同様である。しかし、負荷Ｚ＿１０を構成する電界効果トランジスタＮＭ＿１０２のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとする必要もないし、ＭＯＳ形の電界効果トランジスタＮＭ＿１０２のゲート絶縁膜直下のチャンネル領域にイオン打ち込みする必要もない。これは、負荷Ｚ＿１０を構成するＮチャンネルのＭＯＳ電界効果トランジスタＮＭ＿１０２のゲート・ソース間電圧ＶｇｓとＰチャンネルのＭＯＳ電界効果トランジスタＰＭ＿１０２のゲート・ソース間電圧Ｖｇｓとがほぼ相殺するためである。従って、ＮチャンネルのＭＯＳ電界効果トランジスタＮＭ＿１０２のゲート・スレッシュホールド電圧Ｖｔｈ≒０ボルトとしなくても、ＰチャンネルのＭＯＳ電界効果トランジスタＰＭ＿１０２の存在によってＮチャンネルのＭＯＳ電界効果トランジスタＮＭ＿１０２のゲート・スレッシュホールド電圧ＶｔｈＮが実質的に無視できるようになる。従って、ＮＭ＿１０２のドレイン電流ＩＤは、ＮＭ＿１０２のゲート・ソース間電圧Ｖｇｓの二乗にほぼ正確に比例するようになる。
【００８１】
また、Ｎチャンネル電界効果トランジスタＮＭ＿１０３のケードのバイアス源Ｖｂｉａｓの電圧を適切に設定することで、負荷Ｚ＿１０を構成する電界効果トランジスタＮＭ＿１０２を容易に飽和領域（５極管領域）で動作することが可能となる。さらに、二乗処理回路１０のバッファ回路ＢＦ＿１０を本質的に構成するＮチャンネル電界効果トランジスタＮＭ＿１０３のゲート・スレッシュホールド電圧ＶｔｈＮとＰチャンネル電界効果トランジスタＰＭ＿１０１のゲート・スレッシュホールド電圧ＶｔｈＰとの集積回路製造バラツキは、負荷Ｚ＿１０を構成するＮチャンネル電界効果トランジスタＮＭ＿１０２のゲート・スレッシュホールド電圧ＶｔｈＮとＰチャンネル電界効果トランジスタＰＭ＿１０２のゲート・スレッシュホールド電圧ＶｔｈＰとの集積回路製造バラツキによって吸収される。
【００８２】
例えば、バッファ回路ＢＦ＿１０のＮチャンネル電界効果トランジスタＮＭ＿１０３のゲート・スレッシュホールド電圧ＶｔｈＮが設計目標値よりも高く製造されたとする。すると同一チップ中に製造される負荷Ｚ＿１０のＮチャンネル電界効果トランジスタＮＭ＿１０２のゲート・スレッシュホールド電圧ＶｔｈＮも設計目標値よりも高く製造されことになる。従って、ＮＭ＿１０３のＶｔｈＮの増大により、ＮＭ＿１０３のＶｇｓも増大する。すると、バイアス電圧Ｖｂｉａｓからバッファ回路ＢＦ＿１０のＮチャンネル電界効果トランジスタＮＭ＿１０３のゲート・ソースとＰチャンネル電界効果トランジスタＰＭ＿１０１のゲート・ソースとを経由した出力Ｏｕｔ１＿Ｖの電位は、低下しようとする。一方、負荷Ｚ＿１０のＮチャンネル電界効果トランジスタＮＭ＿１０２のゲート・スレッシュホールド電圧ＶｔｈＮの増大により、ＮＭ＿１０２のＶｇｓも増大する。すると、接地電圧Ｖｓｓ（ＧＮＤ）から負荷Ｚ＿１０のＮチャンネル電界効果トランジスタＮＭ＿１０２のゲート・ソースとＰチャンネル電界効果トランジスタＰＭ＿１０２のソース・ゲートとを経由した出力Ｏｕｔ１＿Ｖの電位は、増加しようとする。従って、バッファ回路ＢＦ＿１０経由の出力Ｏｕｔ１＿Ｖの電位低下と負荷Ｚ＿１０の出力Ｏｕｔ１＿Ｖの電位増加とが相殺される。
【００８３】
また、バッファ回路ＢＦ＿１０のＰチャンネル電界効果トランジスタＰＭ＿１０１のゲート・スレッシュホールド電圧の絶対値｜ＶｔｈＰ｜が設計目標値よりも高く製造されたとする。すると同一チップ中に製造される負荷Ｚ＿１０のＰチャンネル電界効果トランジスタＰＭ＿１０２のゲート・スレッシュホールド電圧の絶対値｜ＶｔｈＰ｜も設計目標値よりも高く製造されことになる。従って、ＰＭ＿１０１の｜ＶｔｈＰ｜の増大により、ＰＭ＿１０１のＶｇｓも増大する。すると、バイアス電圧Ｖｂｉａｓからバッファ回路ＢＦ＿１０のＮチャンネル電界効果トランジスタＮＭ＿１０２のゲート・ソースとＰチャンネル電界効果トランジスタＰＭ＿１０１のゲート・ソースとを経由した出力Ｏｕｔ１＿Ｖの電位は、増大しようとする。一方、負荷Ｚ＿１０のＰチャンネル電界効果トランジスタＰＭ＿１０２のゲート・スレッシュホールド電圧ＶｔｈＮの増大により、ＮＭ＿１０２のＶｇｓも増大する。すると、接地電圧Ｖｓｓ（ＧＮＤ）から負荷Ｚ＿１０のＮチャンネル電界効果トランジスタＮＭ＿１０２のゲート・ソースとＰチャンネル電界効果トランジスタＰＭ＿１０２のソース・ゲートとを経由した出力Ｏｕｔ１＿Ｖの電位は、低下しようとする。従って、バッファ回路ＢＦ＿１０経由の出力Ｏｕｔ１＿Ｖの電位増加と負荷Ｚ＿１０の出力Ｏｕｔ１＿Ｖの電位低下とが相殺される。
【００８４】
尚、前記非特許文献１は前記非特許文献２を引用して、次の事項を開示している。
【００８５】
これは、まず前記非特許文献２に記載されたカレント・コンベヤー方式のＣＭＯＳコンブリメンタリーボルテージフォロワの入力端子には、前記非特許文献１で提案されたＮチャンネルのＭＯＳ電界効果トランジスタのドレインとレベルシフト電圧としてのＰチャンネルのＭＯＳ電界効果トランジスタとを含む回路が接続されている。さらに、カレント・コンベヤー方式のＣＭＯＳコンブリメンタリーボルテージフォロワの負荷として、抵抗（線形負荷）が接続されている。従って、前記非特許文献１で提案された前記回路により、入力電圧の二乗に比例した入力電流が流れるので、前記入力端子の入力電圧は入力電流の平方根に比例した値となる。この入力電圧はボルテージフォロワの負荷である抵抗（線形負荷）に供給されるので、抵抗（線形負荷）に流れる電流は前記入力電圧（入力電流の平方根に比例した値）を抵抗（線形負荷）の抵抗値で割り算した値となる。以上が、非特許文献２を引用した前記非特許文献１の開示の内容である。従って、この内容は、本発明の図５に示した二乗処理回路１０のバッファ回路ＢＦ＿１０の特性と負荷Ｚ＿１０の特性との整合を、開示も示唆するものでもないことに注意されたい。
【００８６】
尚、図５で示したバッファ回路ＢＦ＿１０を構成するＮチャンネル電界効果トランジスタＮＭＢ２のドレインは、他のバッファ回路ＢＦ＿１１を構成するＮチャンネル電界効果トランジスタＮＭＢ２（図示せず）のドレインと共通接続されることにより、Ｓ１０にて電流加算される。そして、この加算電流は図４までの実施形態と同様に、平方根回路１３を構成する飽和領域で動作するＮチャンネルの電界効果トランジスタＮＭ＿１３１に供給される。
【００８７】
図６は、第２の本発明の最も好適で最も具体的な実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。図６では図５で省略されたバッファ回路ＢＦ＿１１と負荷Ｚ＿１１とが図示されている。尚、図６には示されていないが、図６でも、図５のふたつのバイアス電圧Ｖｂｉａｓ、ＶＢが全く同様に使用されている。図６で示した第２の本発明の最も好適な最も具体的な実施形態の大きな特徴は、加算回路１２と平方根回路１３との回路構成である。バッファ回路ＢＦ＿１０からの出力Ｓ８の電流と同じ値の電流がＭ１、Ｍ２、Ｍ３、Ｍ４を介してＭ５のドレインとＭ６のドレインとに流れる。同様に、バッファ回路ＢＦ＿１１からの出力Ｓ９の電流と同じ値の電流がＭ７、Ｍ８、Ｍ９、Ｍ１０を介してＭ１１のドレインとＭ１２のドレインとに流れる。従って、加算回路１２では、Ｍ５とＭ１１の共通接続されたドレインからＳ１０＝Ｓ８＋Ｓ９の加算電流が得られ、同様にＭ６とＭ１２の共通接続されたドレインからＳ１０＝Ｓ８＋Ｓ９の加算電流が得られる。負荷１３は、ドレインとゲートとが短絡接続されたダイオード接続のふたつのＮチャンネル電界効果トランジスタＭ１４、Ｍ１６と差動増幅器ＤＡとで構成されている。ふたつのＮチャンネル電界効果トランジスタＭ１４、Ｍ１６のチャンネルコンダクタンスβＭ１４、βＭ１６は、βＭ１６=Ｍ２・βＭ１４（Ｍ≫１でＭは整数）の関係に設定されている。
【００８８】
従って、Ｓ１０＝Ｓ８＋Ｓ９の加算電流をＩＳとし、Ｎチャンネル電界効果トランジスタＭ１４、Ｍ１６のゲート・スレッシュホールド電圧はＶｔｈＮに等しいとすると、Ｎチャンネル電界効果トランジスタＭ１４、Ｍ１６のゲート・ソース間電圧ＶｇｓＭ１４、ＶｇｓＭ１６はそれぞれ次式のようになる。
【００８９】
ＶｇｓＭ１４＝（２ＩＳ／βＭ１４）１／２＋ＶｔｈＮ…（１８）式
ＶｇｓＭ１６＝（２ＩＳ／Ｍ２・βＭ１４）１／２＋ＶｔｈＮ…（１９）式
従って、差動増幅器ＤＡの差動入力電圧Ｖｉｎは、
Ｖｉｎ＝ＶｇｓＭ１４−ＶｇｓＭ１６
＝（２ＩＳ／βＭ１４）１／２・（１−（１／Ｍ））
＝（２ＩＳ／βＭ１４）１／２・（Ｍ−１）／Ｍ
≒（２ＩＳ／βＭ１４）１／２…（２０）式
となる。
【００９０】
よって、差動増幅器ＤＡの出力Ｓ１１はこの差動入力電圧Ｖｉｎと差動増幅器ＤＡの電圧利得との積となり、Ｓ１０＝Ｓ８＋Ｓ９の加算電流ＩＳの平方根に比例するものとなる。
【００９１】
従って、図６に示した第２の本発明の最も好適で最も具体的な実施形態によれば、ふたつのＮチャンネル電界効果トランジスタＭ１４、Ｍ１６のゲート・スレッシュホールド電圧ＶｔｈＮ≒０ボルトに設定しなくても良い。それにもかかわらず、ふたつのＮチャンネル電界効果トランジスタＭ１４、Ｍ１６のゲート・スレッシュホールド電圧ＶｔｈＮは差動増幅器ＤＡの差動入力で相殺されて、Ｓ１０＝Ｓ８＋Ｓ９の加算電流ＩＳの平方根に比例する出力Ｓ１１を得ることができる。
【００９２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９３】
例えば、図６の実施形態において、加算回路１２からＳ１０＝Ｓ８＋Ｓ９のひとつの加算電流のみを出力する。一方、負荷Ｚ＿１０、Ｚ＿１１と同様な回路で、平方根回路１３を構成する。この平方根回路１３へ、前記ひとつの加算電流Ｓ１０＝Ｓ８＋Ｓ９を供給する。従って、平方根回路１３ではＰチャンネルのＭＯＳ電界効果トランジスタＰＭ＿１０２の存在により、ＮチャンネルのＭＯＳ電界効果トランジスタＮＭ＿１０２のゲート・スレッシュホールド電圧ＶｔｈＮが実質的に無視できるようになる。従って、前記（１７）式と同様に、平方根回路１３を構成するＮチャンネルの電界効果トランジスタＮＭ＿１０２は、ドレイン電流ＩＤの平方根に比例したゲート・ソース間電圧Ｖｇｓを生成することになる。
【００９４】
さらに、負荷Ｚ＿１０、Ｚ＿１１を構成するＭＯＳ型のシリコンの電界効果トランジスタ以外のＧａＡｓやＩｎＰ等の化合物半導体のＭＥＳＦＥＴやＨＥＭＴの電界効果トランジスタでも良い。また、バッファ回路ＢＦ＿１０、ＢＦ＿１１を構成するコンプリメンタリーのＮチャンネル電界効果トランジスタＮＭ＿１０３とＰチャンネル電界効果トランジスタＰＭ＿１０１のＣＭＯＳ以外に、ＧａＡｓやＩｎＰ等の化合物半導体のＭＥＳＦＥＴやＨＥＭＴのコンプリメンタリーの電界効果トランジスタでも良い。更に、バッファ回路ＢＦ＿１０、ＢＦ＿１１はコンプリメンタリーのＮＰＮとＰＮＰとのバイポーラトランジスタでも可能であろう。
【００９５】
また、ＲＦＩＤタグから情報を読み出すだけの機能を持つマスタデバイス（ＲＦＩＤタグ・リーダー）とする場合には、図７に示すように図１の送信用アップコンバージョンミキサー１６を削除することもできる。この場合には、ＲＦ電力増幅器１７にはＲＦキャリア信号Ｓ２のみが印加される。
【図面の簡単な説明】
【００９６】
【図１】図１は、第１の本発明の一つの実施形態によるＲＦＩＤタグ・リーダー・ライター等のマスタデバイスとＲＦＩＤタグ等のスレーブデバイスとの間でＲＦ通信を示すとともに、ＲＦＩＤタグ・リーダー・ライター等のマスタデバイスの構成を示す図である。
【図２】図２は、第２の本発明のひとつの実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。
【図３】図３は、第２の本発明の他の実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。
【図４】図４は、第２の本発明のさらに他の実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。
【図５】図５は、第２の本発明の最も好適な実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。
【図６】図６は、第２の本発明の最も好適で最も具体的な実施形態によるＡＭ変調信号やＡＳＫ変調信号の復調に使用可能な半導体集積回路ＩＣ内部の主要回路を示す図である。
【図７】図７は、第１の本発明の他の一つの実施形態によるＲＦＩＤタグ・リーダー等のマスタデバイスとＲＦＩＤタグ等のスレーブデバイスとの間でＲＦ通信を示すとともに、ＲＦＩＤタグ・リーダーのマスタデバイスの構成を示す図である。
【符号の説明】
【００９７】
１００  スレーブデバイスであるＲＦＩＤタグ
２００  マスターデバイスであるＲＦＩＤタグ・リーダー・ライター
１  ＡＳＫ変調回路
２  アンテナ
３  アンテナ
４  サーキュレータ
５  ＲＦ増幅回路
６  受信ミキサー
７  受信ミキサー
８  ローパスフィルタ
９  ローパスフィルタ
１０  二乗回路
１１  二乗回路
１２  加算回路
１３  平方根回路
１４  ９０°位相シフト回路
１５  ＲＦ発振器
１６  送信用アップコンバージョンミキサー
１７  ＲＦ電力増幅器
【図１】
2007158749.tif 000003
【図２】
2007158749.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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