(57)【要約】 【課題】高電圧駆動を実現可能にする。【解決手段】Ｐ型シリコン基板１０上にゲート酸化膜１４を形成し、ゲート酸化膜上にゲート電極１６を形成し、Ｐ型シリコン基板表面に、ゲート電極と対向する一対の低濃度Ｎ型拡散層１８を形成し、Ｐ型シリコン基板全面に第２のポリシリコン層を形成し、ゲート電極上の第２のポリシリコン層の側壁に第１サイドウォールを形成し、第２のポリシリコン層をエッチングして、ゲート電極の側壁に第２サイドウォール２４を形成すると同時に第１サイドウォールを除去し、第２サイドウォールの側壁に第３サイドウォール３０を形成し、ゲート電極、第２サイドウォール、及び第３サイドウォールをマスクとして、Ｐ型シリコン基板表面に、ゲート電極と対向する一対の高濃度Ｎ型拡散層２８を形成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、該半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極と、該半導体基板の表面から内部へと、該表面側から前記半導体基板を平面的に見て、前記ゲート電極の両側に互いに対称的に形成された第２導電型の第１導電層とを有する構造体を用意する工程と、
前記第１導電層のそれぞれの上側に、前記ゲート電極の側壁の全面とそれぞれ接し、及び該ゲート電極とは反対側の側壁が前記半導体基板の表面に対し垂直状となっている導電性の主サイドウォールをそれぞれ形成する工程と、
前記第１導電層のそれぞれの上側に、かつ前記主サイドウォールの、前記ゲート電極とは反対側の側壁の全面とそれぞれ接して絶縁性の副サイドウォールをそれぞれ形成する工程と、
前記ゲート電極、主サイドウォール及び副サイドウォールをマスクとして用いて前記第１導電層の、該マスクから露出した領域部分に対して前記第２導電型の不純物の添加を行って、該領域部分を前記第１導電層の不純物濃度よりも高い第２導電型の高濃度不純物領域に変える工程と
を含むことを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子に係り、特に、ゲートオーバーラップＬＤＤ構造を有する高耐圧ＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来より、電流駆動能力を向上させた、ゲートオーバーラップＬＤＤトランジスタの構造が知られている（例えば、特許文献１参照）。
【０００３】
図９は、特許文献１に開示のゲートオーバーラップＬＤＤ構造を有するＮ型ＭＯＳトランジスタの構造を示した図である。
【０００４】
図９に示すように、従来のゲートオーバーラップＬＤＤ構造を有するＮ型ＭＯＳトランジスタは、Ｐ型シリコン基板１１０の主表面に、素子分離領域である素子分離酸化膜１１２と、１００〜２００Å厚のシリコン酸化膜から成るゲート酸化膜１１４と、このゲート酸化膜１１４を介してＮ型不純物がドープされた３０００〜４０００Å厚のポリシリコンから成るゲート電極１１６とが設けられ、シリコン基板の主表面から内部へと、低濃度Ｎ型拡散層１２０および高濃度Ｎ型拡散層１２２とが形成されていて、ゲート電極１１６の側面に設けられたサイドウォール１１８が低濃度Ｎ型拡散層１２０と同じ導電型のポリシリコンで構成されている。
【特許文献１】特開平５−２１８０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、特許文献１の構成によるＭＯＳトランジスタでは、サイドウォールをポリシリコンにすることによって、ゲートオーバーラップＬＤＤトランジスタを実現させている。この構成によれば、サイドウォールは導体であるので、ＭＯＳトランジスタの駆動時には、ゲート電極と同電位になる。
【０００６】
一般のＬＤＤトランジスタのサイドウォールは、本来、ゲート電極とソース或いはドレインとなる高濃度拡散層を自己整合的にオフセット配置させる役割を持っている。ＬＤＤ構造は、トランジスタの動作時に、トランジスタの各電極に印加される電圧によって、特にドレイン近傍の空乏層で発生する電界を低く抑え、且つ電界をドレイン方向に広げる効果を与え、ドレイン近傍でのインパクトイオン化による基板電流の発生や、ホットキャリア劣化の防止に寄与している。
【０００７】
しかしながら、特許文献１のような構成のＭＯＳトランジスタでは、ゲート電極とソース或いはドレインとなる高濃度拡散層が隣接する構造になることから、構造的にドレイン近傍の空乏層の電界を低く抑制することが出来ないため、高電界が発生しないような低電圧でしか使用できないという問題があった。このため、ゲートオーバーラップしておらず、且つサイドウォールが絶縁膜で構成されるような従来のＬＤＤトランジスタよりも、低電圧でしか使用することが出来ず、実質的な電流駆動能力も低いという問題があった。
【０００８】
このように、特許文献１のような従来のＭＯＳトランジスタでは、各電極に高電圧を印加すると、ドレイン近傍のゲート電極端の下側の空乏層の領域が高電界となるが、逆に、この領域の電界を緩和することが出来れば、高電圧駆動を実現できる。
【０００９】
図１０は、ゲートオーバーラップＬＤＤ構造を有するトランジスタにおけるゲート電極とドレイン（高濃度拡散層）との距離（オフセット長）と、トランジスタ耐圧との関係の一例を示した図である。縦軸にトランジスタ耐圧（Ｖ）、及び横軸にオフセット長すなわちゲート電極−ドレイン間隔（μｍ）をとって示してある。図１０から理解出来るように、トランジスタ耐圧は、オフセット長を伸ばすほどドレイン（高濃度拡散層）に発生する高電界が緩和され、例えば１５Ｖ前後であると０．２μｍ程度のオフセット長が必要であり、また、２０Ｖ駆動を実現するためには、０．３μｍ以上のオフセット長が必要となる。
【００１０】
しかしながら、従来のＬＤＤトランジスタは、１０Ｖ程度のトランジスタ耐圧を有し、５Ｖ以下で駆動するのが一般的であって、このような１５Ｖ前後またはそれ以上の電圧での高電圧駆動を実現可能なゲートオーバーラップＬＤＤ構造を有するＭＯＳトランジスタの製造方法は、何ら提示されていなかった。
【００１１】
この発明は、上記問題に鑑みて成されたものであり、その目的は、高電圧駆動を実現可能な、高耐圧ＭＯＳトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上述した目的を達成するため、この発明の第１の要旨の高耐圧ＭＯＳトランジスタの製造方法によれば、先ず、第１導電型の半導体基板と、この半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極と、この半導体基板の表面から内部へと、この表面側から半導体基板を平面的に見て、ゲート電極の両側に互いに対称的に形成された第２導電型の第１導電層とを有する構造体を用意する。
【００１３】
そして、第１導電層のそれぞれの上側に、ゲート電極の、側壁の全面とそれぞれ接し、及び、ゲート電極とは反対側の側壁が半導体基板の表面に対し垂直状となっている導電性の主サイドウォールをそれぞれ形成する。
【００１４】
続いて第１導電層のそれぞれの上側に、かつ主サイドウォールの、ゲート電極とは反対側の側壁の全面とそれぞれ接して絶縁性の副サイドウォールをそれぞれ形成する。
【００１５】
さらに、ゲート電極、主サイドウォール及び副サイドウォールをマスクとして用いて第１導電層の、マスクから露出した領域部分に対して第２導電型の不純物の添加を行って、この領域部分を第１導電層の不純物濃度よりも高い第２導電型の高濃度不純物領域に変える。
【００１６】
これにより、ゲートオーバーラップＬＤＤ構造を有する高耐圧ＭＯＳトランジスタが形成される。
【発明の効果】
【００１７】
この発明の高耐圧ＭＯＳトランジスタの製造方法によれば、主サイドウォールの、ゲート電極とは反対側の側壁が、半導体基板の表面に対し垂直状となるように形成される。このため、サイドウォールは、主サイドウォールの垂直状の側壁にしか形成できないという特性を利用して、ゲート電極と第２導電型の高濃度不純物領域をオフセット配置するための副サイドウォールを、主サイドウォールの、ゲート電極とは反対側の側壁に形成可能となる。この発明の製造工程によれば、ゲート長方向に沿った副サイドウォールの幅がオフセット長を決めるので、設計に応じた駆動電圧に対応する幅の副サイドウォールを形成することにより、その結果、形成されるゲートオーバーラップＬＤＤ構造を有するＭＯＳトランジスタは、高電圧駆動の際に、ドレインすなわちゲート電極と対向する一対の第２導電型の高濃度不純物領域のうちのいずれか一方の近傍の空乏層領域の電界が抑えられることから、高電圧での動作が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、図を参照して、この発明の実施形態について説明する。なお、図中、各構成要素の形状、大きさ及び配置関係は、この発明が理解できる程度に概略的に示してあるに過ぎない。また、以下に述べる条件等は、この発明の範囲内の単なる好適例に過ぎない。
【００１９】
図１〜図８は、この発明の高耐圧ＭＯＳトランジスタの製造方法の一実施形態を説明するための工程図であり、各図は、製造工程段階で得られた構造体の断面の切り口を示す図である。以下の説明においては、ＮチャネルＭＯＳトランジスタを製造する例で説明する。この発明では、第１導電型の半導体基板（Ｐ型シリコン基板）１０と、ゲート電極１６と、半導体基板１０内に設けられ、ソース及びドレインとなる第２導電型の、２つの第１導電層とを有する構造体１９を用意する（図３参照）。
【００２０】
そのために、先ず、第１導電型の半導体基板１０として、Ｐ型シリコン基板を用いる。この基板１０に、例えば公知のＬＯＣＯＳ（local oxidation silicon）酸化技術によって素子分離酸化膜１２を形成する。然る後、公知の酸化技術、例えば高温雰囲気下（900〜1000℃）でシリコンを酸化する等の酸化技術、によって、この基板１０の表面１０ａ上にゲート酸化膜（ゲート絶縁膜とも称する）１４を、例えば500Å厚で形成する（図１参照）。
【００２１】
その後、例えば公知のＣＶＤ（Chemical Vapor Deposition：化学気相成長法）技術によって、基板１０の上側に、従ってゲート酸化膜１４の全面上に、Ｎ型にドープされた第１のポリシリコン層（図示せず）を例えば3000Å厚で堆積させる。その後、公知のホトリソ技術およびエッチング技術を用いて、第１のポリシリコン層に対しエッチング処理を行って、ゲート電極１６をゲート酸化膜１４上に残存形成する（図２参照）。通常は、このゲート電極は、直方体の形状であり、その頂面１６ｃは、基板表面と平行な平坦面であり、また、そのゲート長方向に対向する２つの側壁１６ａ，１６ｂは、基板１０の表面に垂直状の面を形成している。
【００２２】
次いで、ゲート電極１６と素子分離酸化膜１２をマスクとして用いて、この基板１０の表面からこの基板１０内に、公知のイオン注入技術を用いて、第２導電型の第１導電層１８を形成して図３に示すような構造体を得る。この第２導電型の第１導電層１８を、例えばリン（Ｐ）を、1.0E13cm-2程度注入して、低濃度Ｎ型拡散層として形成する。このイオン注入により、ゲート電極１６の、ゲート長方向の両側の基板１０の領域中に、第１導電層１８がゲート電極１６を中心として互いに対称的に形成される。
【００２３】
次に、２つの第１導電層１８のそれぞれの上側に、導電性の主サイドウォール２４をそれぞれ形成する（図６参照）。そのために、先ず、例えば公知のＣＶＤ技術によって、基板１０の、ゲート電極１６を含む上側全面に、Ｎ型にドープされた第２のポリシリコン層３２を、例えば2000Åの均一の厚みで堆積させる。この第２のポリシリコン層３２は、ゲート電極１６のところでは、基板表面に垂直な側壁３２ａ，３２ｂと、ゲート電極の頂面１６ｃと平行な頂面３２ｃとを有する凸状に形成される。続いて、公知のＣＶＤ技術によって第２のポリシリコン層３２上に第１の酸化膜２０例えばシリコン酸化膜を、例えば1000Åの均一の厚みで堆積させる（図４参照）。この第１の酸化膜２０も、ゲート電極１６のところでは、基板表面に垂直な側壁２０ａ，２０ｂと、ゲート電極の頂面１６ｃと平行な頂面２０ｃとを有する凸状に形成される。
【００２４】
次いで、公知のエッチバック技術を用いて、第１の酸化膜２０を第２のポリシリコン３２の表面の領域部分が露出するまでエッチングし、第２のポリシリコン層３２の側壁３２ａ，３２ｂに第１サイドウォール２２を形成する（図５参照）。これら第１サイドウォール２２は、これら側壁３２ａ，３２ｂと第１導電層１８の上側の表面３２ｄとの間に第１酸化膜２０のエッチング残として形成される。この第１サイドウォール２２の露出表面は、頂面３２ｃから表面３２ｄにわたる外側に凸状の曲面となっている。
【００２５】
次いで、公知のエッチバック技術を用い、第２のポリシリコン層３２のエッチングを行い、第２のポリシリコン層３２のエッチング終了時に第１サイドウォール２２がエッチング除去される所定のエッチング選択比、すなわち、第２のポリシリコン層３２のエッチングが終了する（ゲート酸化膜１４が露出する）エッチング時間と、第１サイドウォール２２がエッチング除去されるエッチング時間から求まるエッチングレート比にて、第２のポリシリコン層３２をエッチングし、ゲート電極１６の側壁に、該ゲート電極１６と同じ導電性を有し、側壁が基板の表面１０ａに対して垂直状の第２サイドウォール２４を形成する（図６参照）。このエッチングにより残存して得られた第２サイドウォール２４が導電性の主サイドウォールである。この主サイドウォール２４は、基板表面１０ａに垂直な側壁２４ａ，２４ｂとゲート電極１６の頂面１６ｃと同一平面内にある頂面２４ｃとを有している。
【００２６】
尚、周知の通り、エッチバック技術は、ドライエッチングの異方性を利用して、ウェハ全面に形成された膜をマスク等を使用せず全面的にエッチングすることで、被エッチング膜の下に存在するいわゆるパターンの側壁に側壁パターン（サイドウォール）を形成する技術であるが、ドライエッチングといえども等方性成分がゼロでは無いため、被エッチング膜は横方向からのエッチングにも曝される。第１サイドウォール２２は、その横方向からのエッチング成分で第２のポリシリコン層３２の部分（第２サイドウォール２４となる部分）が過度にエッチングされることがないようにすなわち、側壁が垂直形状となるように、保護する役目を果たしている。
【００２７】
次に、第１導電層１８の上側の、主サイドウォール２４の側壁２４ａ，２４ｂに絶縁性の副サイドウォール３０を形成する。そのために、先ず、公知のＣＶＤ技術によってゲート電極１６と主サイドウォール２４とが形成されている基板１０の上側全面に、第２の酸化膜２６を、例えば4000Åの均一の厚さで堆積させる。この第２の酸化膜２６は、ゲート電極ゲート電極１６のところで基板表面１０ａに垂直な側壁２６ａ，２６ｂと、ゲート電極１６の頂面１６ｃに平行な頂面２６ｃとを有する凸状の部分を有する（図７参照）。
【００２８】
次に、公知のエッチバック技術を用いて、第２の酸化膜２６をエッチングし、第２サイドウォール２４の側壁に絶縁性の第３サイドウォール３０を形成する（図８参照）。
【００２９】
この第３サイドウォール３０は、第２の酸化膜２６のエッチング残として形成されて、絶縁性の副サイドウォールとなる。この副サイドウォール３０は、ゲート電極１６をゲート長方向に挟んで主サイドウォール２４の、ゲート電極とは反対側の側壁２４ａ，２４ｂの全面に形成され、しかも、第１導電層１８の上側にそれぞれ形成される。さらに、この副サイドウォール３０の、露出面は、主サイドウォール２４の頂面２４ｃとゲート酸化膜１４の表面１４ａとの間に外側に凸の曲面として形成されている。
【００３０】
次いで、素子分離酸化膜１２、ゲート電極１６、主サイドウォール２４、及び副サイドウォール３０をマスクとして用いて、公知のホトリソ技術およびイオン注入技術を用いて、第１導電層である低濃度Ｎ型拡散層１８内に、例えばヒ素を、5.0E15cm-2程度注入する。これにより、第１導電層１８よりも不純物濃度の高い、高濃度Ｎ型拡散層２８、すなわち、第２導電型の高濃度不純物領域を形成する。この２つの高濃度不純物領域２８が、ドレイン及びソースとなる。
【００３１】
以上の処理を順次に行うことにより、高耐圧ＭＯＳトランジスタが製造される。
【００３２】
尚、この実施形態では、Ｎ型ＭＯＳトランジスタを例にその製造方法の説明をしたが、Ｎ型、Ｐ型を入れ替えることにより、Ｐ型ＭＯＳトランジスタの製造方法にも適用できる。
【００３３】
〔実施形態の作用効果〕
従って、この実施形態によれば、ＭＯＳトランジスタを製造する工程において、第１の酸化膜から成る第１サイドウォールを設けたので、第２のポリシリコン層をエッチバックする際に、この第１サイドウォールによって、第２のポリシリコン層が横方向からエッチングされるのを防止することが出来る。このため、第２サイドウォールすなわち主サイドウォールの側壁を基板の表面に対してほぼ垂直状に形成することが可能となる。従って、サイドウォールの側壁が垂直状の側面であるので、この側面の全面上に接して、基板表面に対して等厚に第２の酸化膜を成膜できる。ゲート電極と高濃度拡散層をオフセット形成する役割を果たす第３サイドウォールすなわち副サイドウォールの幅を、十分な幅（この実施形態では0.4μｍ程度）に形成することにより、オフセット長を高圧に耐える長さに形成出来るので、ＭＯＳトランジスタの高電圧駆動を実現することが出来る。
【００３４】
また、高耐圧ＭＯＳトランジスタのゲート電極と高濃度拡散層のオフセット形成を自己整合的（マスクを使わず）に形成することが出来、ホトリソ技術を用いて高濃度拡散層の形成を行った場合の、マスクの合わせずれによるオフセット長（トランジスタ耐圧）のバラツキを防止することが出来る。
【００３５】
（実施形態の変形）
なお、この発明は前述の実施形態に限定されるものではなく、この発明の目的を達成できる範囲での変形、改良等もこの発明に含まれるものである。
【００３６】
例えば、この発明を実施するための最良の構成などは、以上の記載で開示されているが、この発明は、これに限定されるものではない。すなわち、この発明は、主に特定の実施形態に関して特に図示され、かつ、説明されているが、この発明の技術的思想および目的の範囲から逸脱することなく、以上述べた実施形態に対し、構成、動作、数量、その他の詳細な構成において、当業者が様々な変形を加えることができるものである。
【００３７】
したがって、上記に開示した構成、動作などを限定した記載は、この発明の理解を容易にするために例示的に記載したものであり、この発明を限定するものではないから、それらの構成、動作などの限定の一部若しくは全部の限定を外した構成の名称での記載は、この発明に含まれるものである。
【産業上の利用可能性】
【００３８】
この発明の実施形態では、ソース、ドレイン対称構造のＭＯＳトランジスタ（ＩＣチップ）の製造方法について説明したが、例えば、図５に示す工程まで実施した後に、公知のホトリソおよびエッチング技術を用いて、ソース側の第１サイドウォールを除去する工程を加え、ドレイン側のみに第３サイドウォールを形成することにより、ソース、ドレイン非対称構造のＭＯＳトランジスタ（ＩＣチップ）の製造方法等にも適用することが可能である。
【図面の簡単な説明】
【００３９】
【図１】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図２】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図３】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図４】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図５】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図６】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図７】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図８】この発明の高耐圧ＭＯＳトランジスタの製造方法を工程順に示す断面図。
【図９】従来のゲートオーバーラップＬＤＤ構造を有するＮ型ＭＯＳトランジスタの構造を示した図である。
【図１０】ゲート電極とドレインとなる高濃度拡散層との距離（オフセット長）とトランジスタ耐圧との関係の一例を示した図である。
【符号の説明】
【００４０】
１０…Ｐ型シリコン基板（半導体基板）
１２…素子分離酸化膜
１４…ゲート酸化膜
１６…ゲート電極
１８…低濃度Ｎ型拡散層（第１導電層）
２０…第１の酸化膜
２２…第１サイドウォール
２４…第２サイドウォール（主サイドウォール）
２６…第２の酸化膜
２８…高濃度Ｎ型拡散層（高濃度不純物領域）
３０…第３サイドウォール（副サイドウォール）
３２…第２のポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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