(57)【要約】【課題】電流・電圧ストレスからのトランジスタの保護【解決手段】マルチステージＬＥＤドライバ回路。該回路はＬＥＤに接続されたドライバトランジスタを含む。該ＬＥＤは該ドライバトランジスタのドレインに接続され該ドライバトランジスタが該ＬＥＤに電流を駆動する。該ドライバトランジスタのゲートとグランドとの間に第１のトランジスタスタックが接続される。該第１のトランジスタスタックの共通ゲートに第１のインバータステージが接続される。該第１のインバータステージは高電圧源とグランドとの間に接続される。該第１のインバータステージの共通ゲートに第２のインバータステージが接続される。該第２のインバータステージは高電圧源とグランドとの間に接続される。該回路は高電圧源とドライバトランジスタのゲートとの間に接続された第１のトランジスタを含む。該トランジスタのゲートは第１のインバータステージに接続される。【選択図】図２
2007036235.tif 000002
【特許請求の範囲】
【請求項１】
マルチステージ発光ダイオード（ＬＥＤ）ドライバ回路であって、
ＬＥＤ(202)に接続されたドライバトランジスタ(220)であって、該ＬＥＤ(202)が該ドライバトランジスタ(220)のドレインに接続され、該ドライバトランジスタ(220)が該ＬＥＤ(202)へ電流を駆動する、ドライバトランジスタ(220)と、
前記ドライバトランジスタ(220)のゲートとグランドとの間に接続された第１のトランジスタスタック(213,203)と、
該第１のトランジスタスタック(213,203)の共通のゲートに接続された第１のインバータステージ(260)であって、高電圧源とグランドとの間に接続されている、第１のインバータステージ(260)と、
該第１のインバータステージ(260)の共通のゲートに接続された第２のインバータステージ(270)であって、前記高電圧源とグランドとの間に接続されている、第２のインバータステージ(270)と、
前記高電圧源と前記ドライバトランジスタ(220)のゲートとの間に接続された第１のトランジスタ(201)であって、そのゲートが前記第１のインバータステージ(260)に接続されている、第１のトランジスタ(201)と
を含む、マルチステージＬＥＤドライバ回路。
【請求項２】
前記第１のトランジスタスタック(213,203)が、
互いに直列に接続された一対のＮＭＯＳトランジスタ(213,203)であって、該一対のＮＭＯＳトランジスタのうちの第１のＮＭＯＳトランジスタ(213)のドレインが前記ドライバトランジスタのゲートに接続され、該一対のＮＭＯＳトランジスタのうちの第２のＮＭＯＳトランジスタ(203)のソースがグランドに接続されている、一対のＮＭＯＳトランジスタ(213,203)
を含む、請求項１に記載の回路。
【請求項３】
前記第１のインバータステージ(260)が、
互いに直列に接続された第１の一対のＰＭＯＳトランジスタ(204,205)と、
１つのＮＭＯＳトランジスタ(206)とを含み、
前記第１の一対のＰＭＯＳトランジスタ(204,205)が前記高電圧源と前記ＮＭＯＳトランジスタ(206)との間に接続され、該ＮＭＯＳトランジスタ(206)のソースがグランドに接続され、前記第１の一対のＰＭＯＳトランジスタ(204,205)及び前記ＮＭＯＳトランジスタ(206)のゲートが前記第２のインバータステージ(270)に共通に接続されている、請求項１又は請求項２に記載の回路。
【請求項４】
前記第２のインバータステージ(270)が、
互いに直列に接続された第２の一対のＰＭＯＳトランジスタ(207,208)と、
互いに直列に接続された一対のＮＭＯＳトランジスタ(209,210)を含む第１のＮＭＯＳトランジスタスタック(209,210)と、
１つの抵抗(285)とを含み、
前記第２の一対のＰＭＯＳトランジスタ(207,208)が、前記高電圧源と前記抵抗(285)との間に接続され、前記第１のＮＭＯＳトランジスタスタック(209,210)が、前記抵抗(285)とグランドとの間に接続され、前記第２の一対のＰＭＯＳトランジスタ(207,208)のうちの一方のＰＭＯＳトランジスタ(208)のドレインが、前記第１のインバータステージ(260)の共通に接続されたゲートに接続され、前記第２の一対のＰＭＯＳトランジスタ(207,208)のゲート及び前記第１のＮＭＯＳトランジスタスタック(209,210)が、１つのインバータ(211)に共通に接続される、請求項１又は請求項３に記載の回路。
【請求項５】
発光ダイオード（ＬＥＤ）ドライバ回路であって、
第１の電圧を出力する第１のインバータステージ(260)と、
第２の電圧を出力する第２のインバータステージ(270)と、
互いに直列に接続された第１の一対のＮＭＯＳトランジスタ(213,203)を含む第１のトランジスタスタック(213,203)と、
該第１のトランジスタスタック(213,203)の一方のＮＭＯＳトランジスタ(213)にドレインが接続されたＰＭＯＳトランジスタ(201)であって、そのゲートと前記第１のトランジスタスタック(213,203)の前記第１の一対のＮＭＯＳトランジスタ(213,203)のゲートとが、前記第１のインバータステージ(260)からの前記第１の出力電圧を受容するよう共通に接続されている、ＰＭＯＳトランジスタ(201)と、
該ＰＭＯＳトランジスタ(201)のドレインと前記第１のトランジスタスタック(213,203)の一方のＮＭＯＳトランジスタ(213)のドレインとにゲートが接続されたドライバトランジスタ(220)と、
該ドライバトランジスタ(220)のドレインとグランドとの間に接続されたＬＥＤ(202)とを含み、
該ＬＥＤ(202)がオフである場合に、前記ドライバトランジスタ(220)のゲート電圧が高レベルになり、前記第１の出力電圧が低レベルになり、及び前記第２の出力電圧が高レベルになる、ＬＥＤドライバ回路。
【請求項６】
前記ＬＥＤ(202)がオンである場合に、前記ドライバトランジスタ(220)のゲート電圧が低レベルになり、前記第１の出力電圧が高レベルになり、及び前記第２の出力電圧が低レベルになる、請求項５に記載の回路。
【請求項７】
前記ドライバトランジスタ(220)がＰＭＯＳトランジスタである、請求項５に記載の回路
【請求項８】
前記第１のインバータステージ(260)が、
互いに直列に接続された第１の一対のＰＭＯＳトランジスタ(204,205)と、
ＮＭＯＳトランジスタ(206)とを含み、
前記第１の一対のＰＭＯＳトランジスタ(204,205)が、高電圧源と前記ＮＭＯＳトランジスタ(206)との間に接続され、該ＮＭＯＳトランジスタ(206)のソースがグランドに接続され、該ＮＭＯＳトランジスタ(206)のゲートと前記第１の一対のＰＭＯＳトランジスタ(204,205)のゲートとが前記第２のインバータステージ(270)に共通に接続される、請求項５又は請求項６に記載の回路。
【請求項９】
前記第２のインバータステージ(270)が、
互いに直列に接続された第２の一対のＰＭＯＳトランジスタ(207,208)と、
互いに直列に接続された第２の一対のＮＭＯＳトランジスタ(209,210)を含む第２のトランジスタスタック(209,210)と、
１つの抵抗(285)とを含み、
前記第２の一対のＰＭＯＳトランジスタ(207,208)が、前記高電圧源と前記抵抗(285)との間に接続され、前記第２のＮＭＯＳトランジスタスタック(209,210)が、前記抵抗(285)とグランドとの間に接続され、前記第２の一対のＰＭＯＳトランジスタ(207,208)の一方のＰＭＯＳトランジスタ(208)のドレインが、前記第１のインバータステージ(260)のゲートに共通に接続される、請求項５又は請求項６に記載の回路。
【請求項１０】
発光ダイオードドライバ回路であって、
発光ダイオード（ＬＥＤ）(202)と、
該ＬＥＤ(202)に接続されたＰＭＯＳドライバトランジスタ(220)であって、そのドレインに該ＬＥＤ(202)が接続され、及び該ＬＥＤ(202)に電流を駆動する、ＰＭＯＳドライバトランジスタ(220)と、
該ドライバトランジスタ(220)のゲートとグランドとの間に接続された第１のトランジスタスタック(213,203)であって、互いに直列に接続された一対のＮＭＯＳトランジスタ(213,203)を含む、第１のトランジスタスタック(213,203)と、
高電圧源と前記ＰＭＯＳドライバトランジスタ(220)のゲートとの間に接続された第１のＰＭＯＳトランジスタ(201)とを含み、
前記ＰＭＯＳドライバトランジスタ(220)が前記ＬＥＤ(202)へ電流を駆動していない場合に、前記ＰＭＯＳドライバトランジスタ(220)のゲートが前記高電圧源の電圧となり、前記第１のトランジスタスタック(213,203)が前記一対のＮＭＯＳトランジスタ(213,203)にわたり電圧ストレスを分散させる、ＬＥＤドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流及び電圧ストレスからのトランジスタの保護に関するものである。
【背景技術】
【０００２】
電子回路で使用されるトランジスタは、電流及び電圧ストレスを常に受けている。例えば、高電圧源に接続されたトランジスタは、低電圧源（ＶccL）から該高電圧源（ＶccH）へと切り換えられた際に電流及び電圧ストレスを受ける。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電圧のスイングを受ける際に、トランジスタは、該トランジスタの接合部をまたぐブレークダウンを被る可能性がある。例えば、ＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタ及びＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタは、チャネルからゲートを隔てる薄い酸化ケイ素層を含み、入力電圧スイングにより引き起こされる極端な電圧又は電流ストレスに起因して前記酸化層においてブレークダウンを被る可能性がある。該接合部における電圧がＰＭＯＳ又はＮＭＯＳトランジスタのブレークダウン電圧を超えた場合には、該トランジスタは最終的に故障することになる。
【課題を解決するための手段】
【０００４】
マルチステージ発光ダイオード（ＬＥＤ）ドライバ回路が提供される。該回路は、ＬＥＤに接続されたドライバトランジスタを含む。該ＬＥＤは、該ドライバトランジスタのドレインに接続され、該ドライバトランジスタが該ＬＥＤに電流を駆動する。該ドライバトランジスタのゲートとグランドとの間に第１のトランジスタスタックが接続される。該第１のトランジスタスタックの共通ゲートに第１のインバータステージが接続される。該第１のインバータステージは更に、高電圧源とグランドとの間に接続される。該第１のインバータステージの共通ゲートに第２のインバータステージが接続される。該第２のインバータステージは更に、前記高電圧源とグランドとの間に接続される。該回路は更に、前記高電圧源と前記ドライバトランジスタのゲートとの間に接続された第１のトランジスタを含む。該トランジスタのゲートは、前記第１のインバータステージに接続される。
【発明を実施するための最良の形態】
【０００５】
図１は、発光ダイオード（ＬＥＤ）駆動回路100を図式的に表したものである。該ＬＥＤドライバ回路は、ＬＥＤ102を「オン」状態から「オフ」状態にする（またはその逆にする）ために使用される。該ＬＥＤドライバ回路100は、携帯電話、パーソナルディジタルアシスタント（ＰＤＡ）、テレビ、又はその他の表示装置及び／又はその他の電子装置又は回路といった、ＬＥＤを使用するあらゆる装置で使用することが可能である。
【０００６】
図１に示すように、ＬＥＤドライバ回路100は、ＰＭＯＳドライバトランジスタ120のドレインとグランド（Gnd）との間に接続されたＬＥＤ102を含む。該ＰＭＯＳドライバ120のソースは、抵抗119を介して高電圧源（ＶccH）に接続される。該ＰＭＯＳドライバトランジスタ120のゲート及びインバータ145にトランジスタ対140が接続される。該トランジスタ対140は、ＶccHとGndとの間に接続される。低電圧源（ＶccL）とGndとの間に接続されたインバータ145は、入力信号（IN）を受信する。
【０００７】
トランジスタ対140は、ＶccH及びＰＭＯＳトランジスタ120のゲートに接続されたＰＭＯＳトランジスタ101を含む。該トランジスタ対140はまた、ＰＭＯＳトランジスタ120のゲートに接続されたＮＭＯＳトランジスタ103を含む。該ＮＭＯＳトランジスタ103のソースはGndに接続され、該ＮＭＯＳトランジスタ103のドレインはＰＭＯＳトランジスタ101のドレインに接続される。図示のように、ＰＭＯＳトランジスタ101のゲート及びＮＭＯＳトランジスタ103のゲートはインバータ145に接続される。
【０００８】
ＰＭＯＳトランジスタ101及びＮＭＯＳトランジスタ103は、ＬＥＤ102が「オン」又は「オフ」に切り換えられる際に電流及び電圧ストレスを受ける。例えば、ＰＭＯＳドライバトランジスタ120がオンになる（ＬＥＤ102へ電流を駆動する）と、ＬＥＤ102がオンになる。ＰＭＯＳドライバトランジスタ120のゲートは論理低レベルへと駆動される。ＰＭＯＳドライバトランジスタ120のゲートが論理低レベルへと駆動されると、ＰＭＯＳトランジスタ101のドレイン-ソース接合が高電圧ストレスＶccH（Ｖstress=ＶccH）を受けることになる。ＰＭＯＳトランジスタ101のドレイン-ソース接合をまたぐＶccHが、ＰＭＯＳトランジスタ101のドレイン-ソース接合のブレークダウン電圧（P+/Nwellブレークダウン電圧）よりも大きくなった場合、ＰＭＯＳトランジスタ101が損傷を受け、最終的には故障する可能性がある。
【０００９】
ＰＭＯＳドライバトランジスタ120がオフになると、該ドライバＰＭＯＳ120のゲートが高く（すなわちＶccHに）設定される。ＮＭＯＳトランジスタ103のドレイン-ソースにわたる電圧ストレスはＶccH（Ｖstress=ＶccH）となる。これは、ＮＭＯＳトランジスタ103がGndに結合されるからである。ＮＭＯＳトランジスタ103のドレイン-ソース接合をまたぐＶccHが、ＮＭＯＳトランジスタ103のドレイン-ソース接合のブレークダウン電圧（P+/Nwellブレークダウン電圧）よりも大きくなった場合、ＮＭＯＳトランジスタ103が損傷を受け、最終的に故障する可能性がある。ＮＭＯＳトランジスタ103は故障率が高くなる。これは、ドライバＰＭＯＳ120が通常はオフ状態となる（すなわちＬＥＤ102へ電流を駆動しない）からである。
【００１０】
更に、ＮＭＯＳトランジスタ103は、ＬＥＤ102がオフである際に完全にオフにならないＰＭＯＳトランジスタ101から流れる漏れ電流のために、電流ストレスを受ける可能性がある。ＰＭＯＳトランジスタ101は、ＶccHとＶccLとの間の電位差がＰＭＯＳトランジスタ101のしきい値電圧（Ｖth）よりも大きい場合に（すなわち、ＶccH−ＶccL＞Ｖth）、完全にオフにならない可能性がある。ＰＭＯＳトランジスタ101が完全にオフにならない場合、該ＰＭＯＳトランジスタ101は、幾分かの電流（Ｉstress）をＮＭＯＳトランジスタ103へ送ることを許容することになる。その結果として、ＮＭＯＳトランジスタ103を通って流れる平均電流が、ＰＭＯＳドライバトランジスタ120がオンとオフとの間で切り換わる際に、増大し、その結果として、ＮＭＯＳトランジスタ103が加熱することになる。最終的に、該増大した電流ストレスは、ＮＭＯＳトランジスタ103の早期の故障に通ずるものとなる。
【００１１】
図２は、マルチステージＬＥＤドライバ回路200の一実施形態を示している。マルチステージＬＥＤドライバ回路200は、ＬＥＤ202をオン・オフさせるために使用される構成要素としてのトランジスタにおける電流及び電圧ストレスを低減させることが可能である。本書で説明するマルチステージＬＥＤドライバ回路200は、携帯電話、ＰＤＡ、テレビ、又はその他の表示装置及び／又は他のあらゆる電子装置又は回路といった、ＬＥＤを使用するあらゆる装置で使用することが可能である。
【００１２】
図２に示すように、マルチステージＬＥＤドライバ回路200は、ＰＭＯＳドライバトランジスタ220のドレインとGndとの間に接続されたＬＥＤ202を含む。ＰＭＯＳドライバトランジスタ220のソースは、抵抗219を介して高電圧源ＶccHに接続される。ＰＭＯＳトランジスタ201は、そのソースがＶccHに接続される。該ＰＭＯＳトランジスタ201のドレインは、ＰＭＯＳドライバトランジスタ220のゲートに接続される。該ＰＭＯＳトランジスタ201のドレインは、ＮＭＯＳトランジスタ213のドレインに接続される。該ＮＭＯＳトランジスタ213のソースは、ＮＭＯＳトランジスタ203のドレインに接続される。該ＮＭＯＳトランジスタ203のソースはGndに接続される。
【００１３】
ＰＭＯＳトランジスタ201のゲートは、ＮＭＯＳトランジスタ213,203のゲート及び第１ステージインバータ回路260に接続される。該第１ステージインバータ回路260は、第２ステージインバータ回路270に接続される。該第２ステージインバータ回路270は更に、インバータ211へ接続される。該インバータ211は、低電圧源ＶccLとGndとの間に接続されて、入力信号INを受信する。
【００１４】
マルチステージＬＥＤドライバ回路200は、ＰＭＯＳトランジスタ201及びＮＭＯＳトランジスタ203といった構成要素から、ＮＭＯＳトランジスタ213、第１ステージインバータ回路260、及び／又は第２ステージインバータ回路270といった他の構成要素へ、電圧及び／又は電流ストレスを転移させる。更に、電圧ストレス（Ｖstress）及び／又は電流ストレス（Ｉstress）が、回路200全体にわたって分散されて、ＰＭＯＳトランジスタ201及びＮＭＯＳトランジスタ213,203といったトランジスタのブレークダウン電圧に達するのが防止される。
【００１５】
第１ステージインバータ回路260は、第１のＰＭＯＳトランジスタ204及び第２のＰＭＯＳトランジスタ205を含む。該第１のＰＭＯＳトランジスタ204のソースは、ＶccHに接続され、該第１のＰＭＯＳトランジスタ204のドレインは、第２のＰＭＯＳトランジスタ205のソースに接続される。該第２のＰＭＯＳトランジスタ205のドレインは、ＮＭＯＳトランジスタ206のドレインに接続される。該ＮＭＯＳトランジスタ206のソースはGndに接続される。前記第２のＰＭＯＳトランジスタ205のドレインと前記ＮＭＯＳトランジスタ206のドレインは共に、ＰＭＯＳトランジスタ201のゲート及びＮＭＯＳトランジスタ213,203のゲートに接続される。ＰＭＯＳトランジスタ204,205のゲート及びＮＭＯＳトランジスタ206のゲートは共に、第２ステージインバータ回路270に接続される。
【００１６】
該第２ステージインバータ回路270は、第１のＰＭＯＳトランジスタ207及び第２のＰＭＯＳトランジスタ208を含む。該第１のＰＭＯＳトランジスタ207のソースは、ＶccHに接続され、該第１のＰＭＯＳトランジスタ207のドレインは、第２のＰＭＯＳトランジスタ208のソースに接続される。該第２のＰＭＯＳトランジスタ208のドレインは、抵抗285を介して、第１のＮＭＯＳトランジスタ209のドレインに接続される。該第２のＰＭＯＳトランジスタ208のドレインは、第１ステージインバータ回路260の共通に接続されたＰＭＯＳトランジスタ204,205のゲート及びＮＭＯＳトランジスタ206のゲートに接続される。前記第１のＮＭＯＳトランジスタ209のソースは、第２のＮＭＯＳトランジスタ210のドレインに接続される。該第２のＮＭＯＳトランジスタ210のソースはGndに接続される。該ＰＭＯＳトランジスタ207,208のゲート及びＮＭＯＳトランジスタ209,210のゲートは共に、インバータ211及びGndに接続される。該インバータ211は、低電圧源ＶccL及びGndに接続され、入力信号IN（例えば、Ｖin＝ＶccL）を受信する。
【００１７】
ＰＭＯＳドライバトランジスタ220がオフ（すなわち、ＬＥＤ202がオフ）であるとき、ドライバＰＭＯＳ220のゲートはＶccHである。ＮＭＯＳトランジスタ203がGndに結合されるため、ＮＭＯＳトランジスタ213,203をまたぐ電圧はＶccHになる。この場合、ＶccHにより引き起こされる電圧ストレス（Ｖstress）は、２つのＮＭＯＳトランジスタ213,203にわたって分散される。２つのトランジスタにわたって電圧ストレスが分散されるため、ＮＭＯＳトランジスタ203等の単一のトランジスタにわたる電圧ストレスが低減される。このため、該分散されたＶccHの値が高くなって例えばＮＭＯＳトランジスタ213及び／又は203のドレイン-ソース接合のブレークダウンが生じる可能性が低下する。１つ又は２つ以上の更なるトランジスタ（ＮＭＯＳトランジスタ213等）を挿入することによりトランジスタを多段にすれば、ＮＭＯＳトランジスタ（例えばトランジスタ203,213）を損傷させ早期に故障させる危険性を低下させることが可能となる。
【００１８】
更に、ＰＭＯＳトランジスタ201がオフ状態にあるときに該ＰＭＯＳトランジスタ201からＮＭＯＳトランジスタ213,203へと流れる漏れ電流を防止するために、図示するように第１ステージインバータ回路260が挿入される。上述したように、ＶccH−ＶccL＞Ｖth（Ｖthはトランジスタ201のしきい値電圧）である場合、トランジスタ201は、そのゲート電圧を一層高い電圧へ（例えばＶccLからＶccHへ）と上昇させない限り、完全にはオフにならないことになる。ＰＭＯＳトランジスタ201のゲート電圧を上昇させるために、第１ステージインバータ回路260の出力が図示のようにＰＭＯＳトランジスタ201のゲートに結合される。該第１ステージインバータ回路260は、ＰＭＯＳトランジスタ204,205並びにＮＭＯＳトランジスタ206を含む。ＰＭＯＳトランジスタ204,205がオンになると、該ＰＭＯＳトランジスタ205のソースがＰＭＯＳトランジスタ201のゲートに上昇した電圧（ＶccH）を提供することになる。該上昇した電圧ＶccHは、ＰＭＯＳトランジスタ201を完全にオフにするものとなり、これによりＮＭＯＳトランジスタ213,203への漏れ電流の流入が防止される。
【００１９】
第１ステージインバータ回路260の挿入によって回路200の論理が反転される。この反転を防止して該論理の一貫性を維持するために、該第１ステージインバータ回路260に第２ステージインバータ回路270が接続される。更に複数のインバータステージを回路200内に挿入することが可能であることが理解されよう。第２ステージインバータ回路270の追加は、電流及び／又は電圧ストレスを、該第２ステージインバータ回路270のＮＭＯＳトランジスタ209,210等の特定の構成要素へと更に分散させるものとなる（以下で更に詳述する）。しかし、抵抗285が、ＮＭＯＳトランジスタ209と直列に挿入されて、ＰＭＯＳトランジスタ207,208のドレイン・ソース抵抗値（Ｒds）が増大される。該抵抗285は、第２ステージインバータ回路270の経路を通るパルス電流を制限する。ドレイン・ソース抵抗値を増大させることにより、ドライバＰＭＯＳ220がオン及びオフに切り換わる際にＮＭＯＳトランジスタ209,210を通るパルス電流が低減される。抵抗285の値は、数Ω（例えば、１〜100Ω）〜数百Ω（例えば、100〜900Ω）の範囲とすることが可能である。抵抗285の抵抗値が高いほど、パルス電流が低減されることになるが、その結果として、回路200の立ち上がり／立ち下がり時間が遅くなり得る。
【００２０】
第１及び第２ステージインバータ回路260,270は、ＬＥＤ202がオフ状態にあるときにＰＭＯＳトランジスタ201及びＮＭＯＳトランジスタ213,203にわたる電圧ストレスの低減に資するものとなる。上述したように、ＬＥＤ202をオフにするために、ＰＭＯＳトランジスタ220のゲート電圧が高電圧源ＶccHへと引き上げられる。この場合には、Ｖstress＝ＶccHが、ＮＭＯＳトランジスタ213及びＮＭＯＳトランジスタ203間で分散される。更に、ＰＭＯＳトランジスタ201のゲート電圧及びＮＭＯＳトランジスタ213,203のゲート電圧は低レベル（Gnd）である。換言すれば、第１ステージインバータ回路260の出力電圧は低レベル（Gnd）である。第１ステージインバータ回路260の出力電圧が低レベル（Gnd）であるため、ＰＭＯＳトランジスタ204,205が共にＶstress＝ＶccHを共有することになる。このため、電圧ストレスは、第１ステージインバータ回路260の構成要素（例えばＰＭＯＳトランジスタ204,205）に分散される。
【００２１】
第１ステージインバータ回路260の出力が低レベルであるとき、これは、該第１ステージインバータ回路260の入力又は第２ステージインバータ回路270の出力が高電圧源ＶccHであることを意味している。第２ステージインバータ回路270の出力がＶccHである場合には、Ｖstress＝ＶccHは抵抗285及びＮＭＯＳトランジスタ209,210間で分散される。この場合も、電圧ストレスが複数の構成要素間に分散されて、トランジスタが損傷する可能性が低下する。
【００２２】
上述のように、例えばＰＭＯＳトランジスタ201及びＮＭＯＳトランジスタ203が受ける電圧及び／又は電流ストレスが低減される。例えば、電圧及び／又は電流ストレスは、ＰＭＯＳトランジスタ204,205,207,208、ＮＭＯＳトランジスタ213,203,209,210、及び抵抗285といった構成要素全体にわたって分散される。電圧及び／又は電流ストレスの低減により、トランジスタのブレークダウンを防止し、及びトランジスタの寿命を長くすることが可能となる。
【００２３】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．マルチステージ発光ダイオード（ＬＥＤ）ドライバ回路であって、
ＬＥＤに接続されたドライバトランジスタであって、該ＬＥＤが該ドライバトランジスタのドレインに接続され、該ドライバトランジスタが該ＬＥＤへ電流を駆動する、ドライバトランジスタと、
前記ドライバトランジスタのゲートとグランドとの間に接続された第１のトランジスタスタックと、
該第１のトランジスタスタックの共通のゲートに接続された第１のインバータステージであって、高電圧源とグランドとの間に接続されている、第１のインバータステージと、
該第１のインバータステージの共通のゲートに接続された第２のインバータステージであって、前記高電圧源とグランドとの間に接続されている、第２のインバータステージと、
前記高電圧源と前記ドライバトランジスタのゲートとの間に接続された第１のトランジスタであって、そのゲートが前記第１のインバータステージに接続されている、第１のトランジスタと
を含む、マルチステージＬＥＤドライバ回路。
２．前記第１のトランジスタスタックが、
互いに直列に接続された一対のＮＭＯＳトランジスタであって、該一対のＮＭＯＳトランジスタのうちの第１のＮＭＯＳトランジスタのドレインが前記ドライバトランジスタのゲートに接続され、該一対のＮＭＯＳトランジスタのうちの第２のＮＭＯＳトランジスタのソースがグランドに接続されている、一対のＮＭＯＳトランジスタ
を含む、前項１に記載の回路。
３．前記ドライバトランジスタ及び前記第１のトランジスタがＰＭＯＳトランジスタである、前項１に記載の回路。
４．前記第１のインバータステージが、
互いに直列に接続された第１の一対のＰＭＯＳトランジスタと、
１つのＮＭＯＳトランジスタとを含み、
前記第１の一対のＰＭＯＳトランジスタが前記高電圧源と前記ＮＭＯＳトランジスタとの間に接続され、該ＮＭＯＳトランジスタのソースがグランドに接続され、前記第１の一対のＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのゲートが前記第２のインバータステージに共通に接続されている、前項１に記載の回路。
５．前記第２のインバータステージが、
互いに直列に接続された第２の一対のＰＭＯＳトランジスタと、
互いに直列に接続された一対のＮＭＯＳトランジスタを含む第１のＮＭＯＳトランジスタスタックと、
１つの抵抗とを含み、
前記第２の一対のＰＭＯＳトランジスタが、前記高電圧源と前記抵抗との間に接続され、前記第１のＮＭＯＳトランジスタスタックが、前記抵抗とグランドとの間に接続され、前記第２の一対のＰＭＯＳトランジスタのうちの一方のＰＭＯＳトランジスタのドレインが、前記第１のインバータステージの共通に接続されたゲートに接続され、前記第２の一対のＰＭＯＳトランジスタのゲート及び前記第１のＮＭＯＳトランジスタスタックが、１つのインバータに共通に接続される、前項４に記載の回路。
６．発光ダイオード（ＬＥＤ）ドライバ回路であって、
第１の電圧を出力する第１のインバータステージと、
第２の電圧を出力する第２のインバータステージと、
互いに直列に接続された第１の一対のＮＭＯＳトランジスタを含む第１のトランジスタスタックと、
該第１のトランジスタスタックの一方のＮＭＯＳトランジスタにドレインが接続されたＰＭＯＳトランジスタであって、そのゲートと前記第１のトランジスタスタックの前記第１の一対のＮＭＯＳトランジスタのゲートとが、前記第１のインバータステージの前記第１の出力電圧を受容するよう共通に接続されている、ＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタのドレインと前記第１のトランジスタスタックの一方のＮＭＯＳトランジスタのドレインとにゲートが接続されたドライバトランジスタと、
該ドライバトランジスタのドレインとグランドとの間に接続されたＬＥＤとを含み、
該ＬＥＤがオフである場合に、前記ドライバトランジスタのゲート電圧が高レベルになり、前記第１の出力電圧が低レベルになり、及び前記第２の出力電圧が高レベルになる、ＬＥＤドライバ回路。
７．前記ＬＥＤがオンである場合に、前記ドライバトランジスタのゲート電圧が低レベルになり、前記第１の出力電圧が高レベルになり、及び前記第２の出力電圧が低レベルになる、前項６に記載の回路。
８．前記ドライバトランジスタがＰＭＯＳトランジスタである、前項６に記載の回路。
９．前記第１のインバータステージが、
互いに直列に接続された第１の一対のＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタとを含み、
前記第１の一対のＰＭＯＳトランジスタが、高電圧源と前記ＮＭＯＳトランジスタとの間に接続され、該ＮＭＯＳトランジスタのソースがグランドに接続され、該ＮＭＯＳトランジスタのゲートと前記第１の一対のＰＭＯＳトランジスタのゲートとが前記第２のインバータステージに共通に接続される、前項６に記載の回路。
10．前記第２のインバータステージが、
互いに直列に接続された第２の一対のＰＭＯＳトランジスタと、
互いに直列に接続された第２の一対のＮＭＯＳトランジスタを含む第２のトランジスタスタックと、
１つの抵抗とを含み、
前記第２の一対のＰＭＯＳトランジスタが、前記高電圧源と前記抵抗との間に接続され、前記第２のＮＭＯＳトランジスタスタックが、前記抵抗とグランドとの間に接続され、前記第２の一対のＰＭＯＳトランジスタの一方のＰＭＯＳトランジスタのドレインが、前記第１のインバータステージのゲートに共通に接続される、前項６に記載の回路。
11．前記第２の一対のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタスタックのゲートとが共通に接続されたインバータを更に含む、前項10に記載の回路。
12．発光ダイオードドライバ回路であって、
発光ダイオード（ＬＥＤ）と、
該ＬＥＤに接続されたＰＭＯＳドライバトランジスタであって、そのドレインに該ＬＥＤが接続され、及び該ＬＥＤに電流を駆動する、ＰＭＯＳドライバトランジスタと、
該ドライバトランジスタのゲートとグランドとの間に接続された第１のトランジスタスタックであって、互いに直列に接続された一対のＮＭＯＳトランジスタを含む、第１のトランジスタスタックと、
高電圧源と前記ＰＭＯＳドライバトランジスタのゲートとの間に接続された第１のＰＭＯＳトランジスタとを含み、
前記ＰＭＯＳドライバトランジスタが前記ＬＥＤへ電流を駆動していない場合に、前記ＰＭＯＳドライバトランジスタのゲートが前記高電圧源の電圧となり、前記第１のトランジスタスタックが前記一対のＮＭＯＳトランジスタにわたって電圧ストレスを分散させる、ＬＥＤドライバ回路。
13．前記ドライバトランジスタが前記ＬＥＤへ電流を駆動しており該ＬＥＤがオンである場合に前記ＰＭＯＳドライバトランジスタのゲートがグランド電圧である、前項12に記載の回路。
14．前記第１のトランジスタスタックの共通のゲートに接続された第１のインバータステージであって、前記高電圧源とグランドとの間に接続されている、第１のインバータステージを更に含む、前項12に記載の回路。
15．前記第１のインバータステージが、
互いに直列に接続された第１の一対のＰＭＯＳトランジスタと、
１つのＮＭＯＳトランジスタとを含み、
前記第１の一対のＰＭＯＳトランジスタが前記高電圧源と前記ＮＭＯＳトランジスタとの間に接続され、該ＮＭＯＳトランジスタのソースがグランドに接続され、前記第１の一対のＰＭＯＳトランジスタのゲート及び前記ＮＭＯＳトランジスタのゲートが前記第２のインバータステージに共通に接続されている、前項14に記載の回路。
16．前記第１のインバータステージの共通のゲートに接続された第２のインバータステージであって、前記高電圧源とグランドとの間に接続されている、第２のインバータステージを更に含む、前項14に記載の回路。
17．前記ＰＭＯＳドライバトランジスタが前記ＬＥＤへ電流を駆動していない場合に前記第２のインバータステージの出力電圧がグランド電圧である、前項16に記載の回路。
18．前記ＰＭＯＳドライバトランジスタが前記ＬＥＤへ電流を駆動している場合に前記第２のインバータステージの出力電圧が高電圧源の電圧である、前項16に記載の回路。
19．前記第２のインバータステージが、
互いに直列に接続された第２の一対のＰＭＯＳトランジスタと、
互いに直列に接続された第２の一対のＮＭＯＳトランジスタを含む第２のＮＭＯＳトランジスタスタックと、
１つの抵抗とを含み、
前記第２の一対のＰＭＯＳトランジスタが、前記高電圧源と前記抵抗との間に接続され、前記第２のＮＭＯＳトランジスタスタックが、前記抵抗とグランドとの間に接続され、前記第２の一対のＰＭＯＳトランジスタの一方のＰＭＯＳトランジスタのドレインが、前記第１のインバータステージのゲートに共通に接続され、及び前記第２の一対のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタスタックのゲートとが１つのインバータに共通に接続される、前項16に記載の回路。
20．前記ドライバ回路が前記ＬＥＤへ電流を駆動していない場合に、前記ＰＭＯＳドライバトランジスタのゲート電圧が前記高電圧源の電圧であり、前記第１のＰＭＯＳトランジスタのゲート電圧がグランド電圧である、前項12に記載の回路。
【図面の簡単な説明】
【００２４】
【図１】発光ダイオード（ＬＥＤ）ドライバ回路を示している。
【図２】マルチステージ入力回路を含むＬＥＤドライバ回路を示している。
【符号の説明】
【００２５】
200      マルチステージＬＥＤドライバ回路
201      ＰＭＯＳトランジスタ
202      ＬＥＤ
203,213  ＮＭＯＳトランジスタ
204      第１のＰＭＯＳトランジスタ
205      第２のＰＭＯＳトランジスタ
206      ＮＭＯＳトランジスタ
207      第１のＰＭＯＳトランジスタ
208      第２のＰＭＯＳトランジスタ
209      第１のＮＭＯＳトランジスタ
210      第２のＮＭＯＳトランジスタ
211      インバータ
219      抵抗
220      ＰＭＯＳドライバトランジスタ
260      第１ステージインバータ回路
270      第２ステージインバータ回路
285      抵抗
ＶccH      高電圧源
ＶccL      低電圧源
Ｖstress   電圧ストレス
Ｉstress   電流ストレス
【図１】
2007036235.tif 000003
【図２】
2007036235.tif 000004