(57)【要約】【課題】複数の伝送路構成に対応して出力回路の駆動能力を自動的に変更することができる半導体集積回路装置を提供する。【解決手段】この半導体集積回路装置は、複数の伝送路構成に対応して外部に終端抵抗が接続される半導体集積回路装置であって、駆動能力が複数段階に切り換え可能な出力回路１４と、出力回路に接続されている外部のインピーダンスと基準インピーダンスとを比較し、比較結果を表す信号を出力する外部インピーダンス検出回路１１と、外部インピーダンス検出回路１１の出力信号に従って出力回路の駆動能力を切り換える駆動能力切換回路１３とを具備する。【選択図】図１
2007243809.tif 000002
【特許請求の範囲】
【請求項１】
複数の伝送路構成に対応して外部に終端抵抗が接続される半導体集積回路装置であって、
前記伝送路の外部インピーダンスと基準インピーダンスとを比較し、比較結果を表す信号を出力する外部インピーダンス検出回路と、
前記外部インピーダンス検出回路の出力信号に従って複数の制御信号を出力する駆動能力切換回路と、
駆動能力が前記駆動能力切換回路からの制御信号により複数段階に切り換え可能な出力回路と、
を具備する半導体集積回路装置。
【請求項２】
前記外部インピーダンス検出回路が、
前記伝送路の外部インピーダンスと内部の基準インピーダンスとの大小関係に応じて２つの信号間に電位差を発生する第１の電位差増幅部と、
前記第１の電位差増幅部において発生された電位差をさらに増幅する第２の電位差増幅部と、
前記第２の電位差増幅部から出力される信号をハイレベル又はローレベルの論理信号に変換し、制御信号に従って前記論理信号をラッチするラッチ回路と、
を含む、請求項１記載の半導体集積回路装置。
【請求項３】
前記外部インピーダンス検出回路が、制御信号に従って、前記第１、第２の電位差増幅部と第１の電源及び／又は第２の電源との間の接続を開閉するための回路素子をさらに含む、請求項２記載の半導体集積回路装置。
【請求項４】
前記出力回路が、
第１の電源と出力端子との間に設けられ、一部のゲートが前記駆動能力切換回路からの複数の制御信号の内の１つの制御信号に接続され、他のゲートが前記駆動能力切換回路からの複数の制御信号の内の他の制御信号に接続される複数のＮ型トランジスタと、
第２の電源と出力端子との間に設けられ、一部のゲートが前記駆動能力切換回路からの複数の制御信号の内の１つの制御信号に接続され、他のゲートが前記駆動能力切換回路からの複数の制御信号の内の他の制御信号に接続される複数のＰ型トランジスタと、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路装置。
【請求項５】
イネーブル信号によりアクティブとなっているときに、入力される信号に基づいて、前記複数のＰ型トランジスタのゲートを駆動するための第１の駆動信号と前記複数のＮ型トランジスタのゲートを駆動するための第２の駆動信号とを生成し、イネーブル信号がインアクティブのときに、第１の駆動信号をハイレベルにすると共に第２の駆動信号をローレベルにすることによりこれらのトランジスタをカットオフする信号選択回路をさらに具備する、請求項４記載の半導体集積回路装置。
【請求項６】
前記駆動能力切換回路が、
前記外部インピーダンス検出回路の出力信号に従って、前記複数のＰ型トランジスタの内の一部のトランジスタのゲートに供給される第１の駆動信号をマスクする／しないを制御する第１の論理回路と、
前記外部インピーダンス検出回路の出力信号に従って、前記複数のＮ型トランジスタの内の一部のトランジスタのゲートに供給される第２の駆動信号をマスクする／しないを制御する第２の論理回路と、
を含む、請求項５記載の半導体集積回路装置。
【請求項７】
前記駆動能力切換回路と前記出力回路との間において、
前記駆動能力切換回路が接続されている電源電圧と、前記出力回路が接続されている前記第２の電源の電圧とが異なっている場合に、前記駆動能力切換回路から出力される制御信号の電位を前記出力回路にて利用可能な電位に変換するためのレベルシフタ回路をさらに具備する請求項６記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板上のバスライン等の伝送路においてシングルエンド標準入出力規格の１つとして用いられているＳＳＴＬ（Stub Series Terminated Logic）のための出力回路を内蔵した半導体集積回路装置に関する。
【背景技術】
【０００２】
バスライン等の伝送路の特性インピーダンスに対して出力回路のインピーダンスマッチングを図るために、終端抵抗による終端が可能な信号伝送方式であるＳＳＴＬが開発されている。また、前記ＳＳＴＬには、伝送路電源電圧により、伝送路電源電圧が３．３ＶとしてＳＳＴＬ−３、伝送路電源電圧が２．５ＶとしてＳＳＴＬ−２、伝送路電源電圧が１．８ＶとしてＳＳＴＬ−１８が制定されている。前記いずれのＳＳＴＬ規格においても、送信回路の出力と伝送路の送端に直列抵抗が接続されている。さらに、各々のＳＳＴＬ規格においては、伝送路の送端と伝送路終端電源との間に終端抵抗が接続され、伝送路の受端において終端を行わない「クラスＩ」と呼ばれる方式と、伝送路の受端と伝送路終端電源との間においても終端抵抗で終端する「クラスII」と呼ばれる方式とが並存している。
【０００３】
図６は、ＳＳＴＬのクラスＩにおける伝送路の構成を示す図である。図６によると、送信回路１の出力は、抵抗値がＲＳである直列抵抗４を介して伝送路３に送端Ａ１１において接続され、前記伝送路送端Ａ１１は、抵抗値がＲＴ１であるスタブ抵抗５ａを介して伝送路終端電源６に接続される。さらに前記伝送路３は受端Ａ１２において直接受信回路に接続される。このため、前記直列抵抗４と前記伝送路３の前記伝送路送端Ａ１１と前記伝送路終端電源６との間の合成抵抗値Ｚ１０は前記スタブ抵抗５ａに等しくなり、すなわちＺ１０＝ＲＴ１となる。一般に、前記直列抵抗４にはＲＳ＝２５Ωの抵抗が用いられ、前記スタブ抵抗５ａにはＲＴ１＝５０Ωの抵抗用いられる。これにより、クラスＩにおける前記伝送路送端Ａ１１と前記伝送路終端電源６との間の合成抵抗値Ｚ１０＝５０Ωとなる。
【０００４】
図７は、ＳＳＴＬのクラスIIにおける伝送路の構成を示す図である。図７によると送信回路１の出力は、抵抗値がＲＳである直列抵抗４を介して伝送路３に伝送路送端Ａ２１において接続され、前記伝送路送端Ａ２１は、抵抗値がＲＴ１であるスタブ抵抗５ａを介して伝送路終端電源６に接続される。前記伝送路３は伝送路受端Ａ２２において直接受信回路２に接続されると共に、抵抗値がＲＴ２であるスタブ抵抗５ｂを介して、前記伝送路終端電源６に接続される。このため、前記伝送路送端Ａ２１と前記伝送路終端電源６との間の合成抵抗値Ｚ２０はＺ２０＝（ＲＴ１×ＲＴ２）／（ＲＴ１＋ＲＴ２）となる。一般に、前記直列抵抗４にはＲＳ＝２５Ωの抵抗が用いられ、前記スタブ抵抗５ａ、５ｂにはＲＴ１＝ＲＴ２＝５０Ωの抵抗が用いられる。このため、クラスIIにおける前記伝送路送端Ａ２１と前記伝送路終端電源６との間の合成抵抗値Ｚ１０＝２５Ωとなる。
【０００５】
このようにＳＳＴＬ規格におけるクラスＩとクラスIIを比較すると、クラスＩに対してクラスIIは伝送路の送端と伝送路終端電源との間の合成抵抗値が低い。このため伝送路に対しての外来ノイズが弱い場合はクラスＩを選択し、伝送路に対しての外来ノイズが強い場合はクラスIIを選択するのが望ましい。一方、ＳＳＴＬ規格を使用して、送信回路から信号を送出し、伝送路を介して受信回路へ伝達するとき、前記の通りクラスＩとクラスIIでは伝送路終端電源と伝送路との間の合成抵抗値が異なるため、同一の転送速度を維持するためには、送信回路の出力駆動能力をクラスＩとクラスIIで変更したほうが好ましい。すなわち、クラスＩでは送信回路から見ると伝送路と伝送路終端電源との間の終端抵抗値がクラスIIより高いため、送信回路が伝送路の電位を変化させるとき、伝送路電源電圧の影響がクラスIIより小さい。
【０００６】
具体的には、クラスＩで構成された伝送路にクラスII用の送信回路を使用した場合、伝送路と伝送路終端電源との間の合成抵抗値がクラスIIより大きいため、伝送路に対しての伝送路終端電源の影響がクラスIIよりも小さく、送信回路の駆動能力が伝送路の受端電圧を変化させるための時間が短くなる。これはすなわち、信号伝達において受信回路が伝送路受端の電圧変化を判別するために必要な電位差が生じる時間が短くなることを意味しており、結果として転送速度の向上となる。しかし、必要以上に伝送路電圧の変化を生じさせるために、この伝送路からの信号伝達の際の輻射ノイズが増大してしまう。
【０００７】
逆に、クラスIIで構成された伝送路にクラスＩ用の送信回路を使用した場合、伝送路送端と伝送路終端電源との間の合成抵抗値がクラスＩより小さいため、伝送路に対しての伝送路終端電源の影響がクラスＩよりも大きく、送信回路の駆動能力により伝送路の電圧を変化させる時間が長くなってしまう。これはすなわち、信号伝達において受信回路が伝送路受端の電圧変化を判別するために必要な電位差が生じる時間が長くなることを意味しており、結果として転送速度の低下となる。しかし、伝送路電圧の変化が緩慢になるため、伝送路からの信号伝達の際の輻射ノイズは減少する。
【０００８】
このように、一定の信号伝送速度を維持し、しかも不必要な輻射ノイズを低減させ、最適な信号伝送を確立するためには、クラスＩ、クラスIIのそれぞれの伝送路構成に対応して最適な出力回路の駆動能力を選択することが望ましい。しかし実際には、伝送路に対しての外来ノイズの状況等を設計段階で確定することは困難であり、多くの場合は、ＳＳＴＬ規格を使用して信号伝送を行う伝送路を有する機器をクラスＩとクラスIIのいずれかのクラスで試作し、実際の信号伝送の評価を行い、その結果を踏まえて最終的にどちらのクラスを使用するかを決定している。
【０００９】
複数の伝送路構成に対応して出力回路の駆動能力を変更するために、従来は、半導体集積回路装置の製造に用いられるマスクを変更して送信回路の接続を設定するか、あるいは、伝送路構成を設定するための端子を半導体集積回路装置に設けたり、伝送路構成に関する情報を保持するレジスタを半導体集積回路装置に内蔵させて使用者がプログラミング等により送信回路の接続を設定したりしていた。しかしながら、そのような方法によれば、半導体集積回路装置又はそれを搭載する機器の製造工程が複雑となり、製造コストの増加を招いてしまう。
【００１０】
関連する技術として、特許文献１には、複数の異なる条件でのインタフェースを可能としたインタフェース回路を備えた半導体装置が開示されている。この半導体装置は、内部回路から入力される入力信号を、オペアンプで構成したインタフェース回路を介して出力信号として出力する半導体装置であって、前記オペアンプに、内部回路から入力される制御信号に基づいて出力信号のオフセット電圧を設定するオフセット電圧設定回路を設けたことを特徴としている。しかしながら、この半導体装置は、複数の伝送路構成に自動的に対応するものではない。
【特許文献１】特開平９−２６０９７０号公報（第１−２頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、複数の伝送路構成に対応して出力回路の駆動能力を自動的に変更することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、複数の伝送路構成に対応して外部に終端抵抗が接続される半導体集積回路装置であって、伝送路の外部インピーダンスと基準インピーダンスとを比較し、比較結果を表す信号を出力する外部インピーダンス検出回路と、外部インピーダンス検出回路の出力信号に従って複数の制御信号を出力する駆動能力切換回路と、駆動能力が駆動能力切換回路からの制御信号により複数段階に切り換え可能な出力回路とを具備する。
【００１３】
ここで、外部インピーダンス検出回路が、伝送路の外部インピーダンスと内部の基準インピーダンスとの大小関係に応じて２つの信号間に電位差を発生する第１の電位差増幅部と、第１の電位差増幅部において発生された電位差をさらに増幅する第２の電位差増幅部と、第２の電位差増幅部から出力される信号をハイレベル又はローレベルの論理信号に変換し、制御信号に従って論理信号をラッチするラッチ回路とを含むようにしても良い。また、外部インピーダンス検出回路は、制御信号に従って、第１、第２の電位差増幅部と第１の電源及び／又は第２の電源との間の接続を開閉するための回路素子をさらに含むようにしても良い。
【００１４】
また、出力回路が、第１の電源と出力端子との間に設けられ、一部のゲートが駆動能力切換回路からの複数の制御信号の内の１つの制御信号に接続され、他のゲートが駆動能力切換回路からの複数の制御信号の内の他の制御信号に接続される複数のＮ型トランジスタと、第２の電源と出力端子との間に設けられ、一部のゲートが駆動能力切換回路からの複数の制御信号の内の１つの制御信号に接続され、他のゲートが駆動能力切換回路からの複数の制御信号の内の他の制御信号に接続される複数のＰ型トランジスタとを含むようにしても良い。
【００１５】
この半導体集積回路装置は、イネーブル信号によりアクティブとなっているときに、入力される信号に基づいて、複数のＰ型トランジスタのゲートを駆動するための第１の駆動信号と複数のＮ型トランジスタのゲートを駆動するための第２の駆動信号とを生成し、イネーブル信号がインアクティブのときに、第１の駆動信号をハイレベルにすると共に第２の駆動信号をローレベルにすることによりこれらのトランジスタをカットオフする信号選択回路をさらに具備するようにしても良い。
【００１６】
さらに、駆動能力切換回路が、外部インピーダンス検出回路の出力信号に従って、複数のＰ型トランジスタの内の一部のトランジスタのゲートに供給される第１の駆動信号をマスクする／しないを制御する第１の論理回路と、外部インピーダンス検出回路の出力信号に従って、複数のＮ型トランジスタの内の一部のトランジスタのゲートに供給される第２の駆動信号をマスクする／しないを制御する第２の論理回路とを含むようにしても良い。
【００１７】
この半導体集積回路装置は、駆動能力切換回路と出力回路との間において、駆動能力切換回路が接続されている電源電圧と、出力回路が接続されている第２の電源の電圧とが異なっている場合に、駆動能力切換回路から出力される制御信号の電位を出力回路にて利用可能な電位に変換するためのレベルシフタ回路をさらに具備するようにしても良い。
【発明の効果】
【００１８】
本発明によれば、出力端子に接続されている外部のインピーダンスと内部の基準インピーダンスとを比較し、比較結果に従って出力回路の駆動能力を切り換えることにより、複数の伝送路構成に対応して最適な出力回路の駆動能力を自動的に変更することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路装置及びその周辺回路を示す図であり、伝送路構成がクラスIIの場合を例示している。図１に示すように、半導体集積回路装置１００には、送信回路１が少なくとも１つ以上含まれており、そのうちの１つの送信回路１の出力端子Ｐ２は、伝送路３を介して、受信回路２に接続される。
【００２０】
送信回路１は、半導体集積回路装置１００に含まれる内部回路１０１により駆動されるモード切換信号に従って、内部回路１０１からの複数の信号の内の一方を選択する信号選択回路１２と、駆動能力が複数段階に切り換え可能な出力回路１４と、伝送路終端電源６が接続されている伝送路終端電源端子Ｐ１と出力端子Ｐ２に接続されている外部のインピーダンスと内部の基準インピーダンス（本実施形態においては、基準抵抗ＲＲＥＦ）とを比較し、比較結果を表す比較結果信号を出力する外部インピーダンス検出回路１１と、外部インピーダンス検出回路１１から出力される比較結果信号に従って、複数の制御信号を出力することにより、出力回路１４の駆動能力を切り換える駆動能力切換回路１３とを有している。また、内部回路１０１は、出力制御回路１０２と、制御回路１０３と、テスト回路１０４とを有している。
【００２１】
本実施形態においては、送信回路１が直列抵抗４を内蔵しているが、直列抵抗４は外付けとしても良い。送信回路１の出力端子Ｐ２には、ＳＳＴＬの複数の伝送路構成に対応して外部に終端抵抗が接続される。図１ではクラスIIの伝送路構成を例示しているため、伝送路送端Ａ１と伝送路終端電源６との間に終端抵抗５ａが接続されるとともに、伝送路受端Ａ２と伝送路終端電源６との間においても終端抵抗５ｂが接続される。しかしながらクラスＩの場合は、伝送路受端Ａ２における終端抵抗５ｂは接続されない。一方、伝送路終端電源６は送信回路１の端子Ｐ１にも接続されている。
【００２２】
このように、ＳＳＴＬのクラスＩとクラスIIとでは、伝送路終端電源端子Ｐ１と出力端子Ｐ２との間の終端抵抗の合成抵抗値が異なるので、本実施形態においては、複数の伝送路構成に対応して、送信回路１に含まれる外部インピーダンス検出回路１１により、伝送路終端電源端子Ｐ１と出力端子Ｐ２との間の終端抵抗の違いを検出し、送信回路１に含まれる出力回路１４の駆動能力を自動的に変更するようにしている。これによって、半導体集積回路装置１００の製造に用いられるマスクを変更したり、伝送路構成を設定するための端子を半導体集積回路装置１００に設ける必要がなくなる。また、使用者がプログラミング等により伝送路構成を設定するための工数を削減することができる。
【００２３】
伝送路終端電源６としては、伝送路電源電圧や、伝送路接地電圧や、伝送路電源電圧と伝送路接地電圧との中間電圧等を用いることができる。伝送路電源電圧と伝送路接地電圧との中間電圧を用いる場合には、抵抗分圧によって伝送路終端電源を生成しても良いが、抵抗には製造上のばらつきや温度変化による抵抗値の変化が生じるので、一般的には、専用ＩＣ等を用いて伝送路終端電源の安定化を図っている。
なお、伝送路電源電圧や、伝送路接地電圧は、半導体集積回路装置１００の他の回路部分の電源電圧や接地電圧と同一電圧である必要はない。
【００２４】
図２は、図１に示す外部インピーダンス検出回路の詳しい構成を示す回路図である。図２においては、伝送路終端電源端子Ｐ１と出力端子Ｐ２との間に接続されている外部のインピーダンスの合成抵抗をＲ０で表している。図２に示すように、外部インピーダンス検出回路１１は、第１の電位差増幅部４１と、第２の電位差増幅部４２と、ラッチ部４３とによって構成される。
また、外部インピーダンス検出回路１１では、制御回路１０３（図１）から接続される制御信号に基づいて、内部イネーブル信号ＥＮと内部イネーブル反転信号ＸＥＮとが生成される。ここで信号名の先頭のＸは、論理の反転を示すものとする。
【００２５】
第１の電位差増幅部４１は、端子Ｐ１と第１出力端子ＯＵＴ１との間に設けられる基準抵抗ＲＲＥＦと、前記第１出力端子ＯＵＴ１と接地電源との間に設けられ、そのゲートが第２出力端子ＯＵＴ２に接続されるＮ型トランジスタＱＮ１と、前記第２出力端子ＯＵＴ２と接地電源との間に設けられ、そのゲートが前記第２出力端子ＯＵＴ２に接続されるＮ型トランジスタＱＮ２とを含んでいる。これにより基準抵抗ＲＲＥＦとＮ型トランジスタＱＮ１と、外部抵抗Ｒ０及びＮ型トランジスタＱＮ２とにより、第１の電位差増幅部はカレントミラー回路を形成している。従って、基準抵抗ＲＲＥＦと外部抵抗Ｒ０との大小関係に応じて、第１の電位差増幅部４１の前記第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２との間に電位差が発生する。
【００２６】
ここで、ＳＳＴＬのクラスＩにおいては外部抵抗Ｒ０＝５０Ωとなり、ＳＳＴＬのクラスIIにおいては外部抵抗Ｒ０＝２５Ωとなるので、基準抵抗ＲＲＥＦとしては、例えば、それらの値の中間値である３７Ω〜３８Ωが目標として設定される。この外部抵抗Ｒ０と基準抵抗ＲＲＥＦの抵抗値の大小により、伝送路終端電源から外部抵抗Ｒ０と基準抵抗ＲＲＥＦに流れる電流量が変わり、この電流量の違いに比例した電圧が第１、第２出力端子ＯＵＴ１、ＯＵＴ２に生じることとなる。
【００２７】
第１の電位差増幅部４１の第１、第２出力端子ＯＵＴ１及びＯＵＴ２は、第２の電位差増幅部４２に入力される。第２の電位差増幅部４２は、電源と第１ノード（Ｎ０１）との間に設けられ、そのゲートが前記イネーブル信号ＥＮに接続されるＰ型トランジスタＱＰ１と、Ｎ０１と第２ノード（Ｎ０２）との間に設けられ、そのゲートが前記第１の電位差増幅部４１の第１出力端子ＯＵＴ１に接続されるＰ型トランジスタＱＰ２と、Ｎ０１と第３ノード（Ｎ０３）との間に設けられ、そのゲートが前記第１の電位差増幅部４１の第２出力端子ＯＵＴ２に接続されるＰ型トランジスタＱＰ３と、電源と第５ノード（Ｎ０５）との間に設けられ、そのゲートがＮ０５に接続されるＱＰ４と、電源と第６ノード（Ｎ０６）との間に設けられ、そのゲートがＮ０５に接続されるＱＰ５と、Ｎ０２と接地電源との間に設けられ、そのゲートがＮ０２に接続されるＮ型トランジスタＱＮ３と、Ｎ０５と第４ノード（Ｎ０４）との間に設けられ、そのゲートがＮ０２に接続されるＮ型トランジスタＱＮ４と、Ｎ０３と接地電源との間に設けられ、そのゲートがＮ０３に接続されるＮ型トランジスタＱＮ５と、Ｎ０６とＮ０４との間に設けられ、そのゲートがＮ０３に接続されるＮ型トランジスタＱＮ６とによって構成される第１増幅段と、電源と第７ノード（Ｎ０７）との間に設けられ、そのゲートがＮ０５に接続されるＱＰ６と、電源と第１出力端子ＯＵＴ３との間に設けられ、そのゲートがＮ０６に接続されるＱＰ７と、Ｎ０７とＮ０４との間に設けられ、そのゲートがＮ０７に接続されるＮ型トランジスタＱＮ７と、第１出力端子ＯＵＴ３とＮ０４との間に設けられ、そのゲートがＮ０７に接続されるＮ型トランジスタＱＮ８と、Ｎ０４と接地電源との間に設けられ、そのゲートが前記イネーブル反転信号ＸＥＮに接続されるＮ型トランジスタＱＮ９とによって構成される第２増幅段とを含んでいる。
【００２８】
これら第１及び第２増幅段は、ＡＢ級のエラーアンプを構成しており、外部抵抗Ｒ０と基準抵抗ＲＲＥＦとの抵抗値の差が小さいため、得られる電位差の微小な前記第１の電位差増幅部の第１、第２出力信号ＯＵＴ１、ＯＵＴ２の電位差をさらに増幅して、出力信号ＯＵＴ３として出力する。
【００２９】
第２の電位差増幅部４２の出力信号ＯＵＴ３は、ラッチ部４３に入力される。ラッチ部４３は、電源と第１１ノード（Ｎ１１）との間に設けられ、そのゲートが前記第２の電位差増幅部４２の出力端子ＯＵＴ３に接続されるＰ型トランジスタＱＰ１１と、Ｎ１１と第１２ノード（Ｎ１２）との間に設けられ、そのゲートが前記イネーブル信号ＥＮに接続されるＰ型トランジスタＱＰ１２と、第１３ノード（Ｎ１３）と接地電源との間に設けられ、そのゲートが前記電位差増幅部の出力端子ＯＵＴ３に接続されるＮ型トランジスタＱＮ１１と、Ｎ１２とＮ１３との間に設けられ、そのゲートが前記イネーブル反転信号ＸＥＮに接続されるＮ型トランジスタＱＮ１２とからなるイネーブル付き第１インバータ４４と、電源と比較結果信号出力端子との間に設けられ、そのゲートがＮ１２に接続されるＰ型トランジスタＱＰ１３と、前記比較結果信号出力端子と接地電源との間に設けられ、そのゲートがＮ１２に接続されるＮ型トランジスタＱＮ１３とからなる第２インバータ４５と、電源と第１４ノード（Ｎ１４）との間に設けられ、そのゲートが前記比較結果信号出力端子に接続されるＰ型トランジスタＱＰ１４と、Ｎ１４とＮ１２との間に設けられ、そのゲートが前記イネーブル反転信号ＸＥＮに接続されるＰ型トランジスタＱＰ１５と、第１５ノード（Ｎ１５）と接地電源との間に設けられ、そのゲートが前記比較結果信号出力端子に接続されるＮ型トランジスタＱＮ１４と、Ｎ１２とＮ１５との間に設けられ、そのゲートが前記イネーブル信号ＥＮに接続されるＮ型トランジスタＱＮ１５とからなるイネーブル付き第３インバータ４６とを含んでいる。
【００３０】
伝送路終端電源端子Ｐ１と出力端子Ｐ２との間に接続されている終端合成抵抗の状態を検出する際には、図１に示す半導体集積回路装置１００に含まれている内部回路１０１に含まれている制御回路１０３が、送信回路１に含まれる外部インピーダンス検出回路１１を、制御信号をイネーブル状態（ローレベル）とすることでアクティブ状態にする。
【００３１】
外部インピーダンス検出回路１１に接続されている制御信号がイネーブル状態のときには、外部インピーダンス検出回路１１の前記内部イネーブル信号ＥＮがローレベルに、前記内部イネーブル反転信号ＸＥＮがハイレベルとなる。そのため、外部インピーダンス検出回路１１に含まれる前記第１、第２の電位差増幅部４２では、第２の電位差増幅部４２のＰ型トランジスタＱＰ１とＮ型トランジスタＱＮ９がオン状態となり、第１の電位差増幅部に含まれる基準抵抗ＲＲＥＦと、伝送路基準電源端子Ｐ１と出力端子Ｐ２との間の伝送路終端合成抵抗との比較を行う。
【００３２】
さらに外部インピーダンス検出回路１１に含まれるラッチ部４３では、第１インバータ４４ではＰ型トランジスタＱＰ１２とＮ型トランジスタＱＮ１２が共にオン状態であるため、結果として第２の電位差増幅部４２の出力ＯＵＴ３の電圧と第１インバータ４４の閾値とに基づいて、出力ＯＵＴ３の電圧が第１インバータ４４の閾値より低い場合はＮ１２をハイレベルとし、出力ＯＵＴ３の電圧が第１インバータ４４の閾値より高い場合はＮ１２をローレベルとする。第２インバータ４５は、Ｎ１２の論理値を反転し、反転された倫理値を第３インバータ４６に入力する。しかし、第３インバータ４６ではＰ型トランジスタＱＰ１５とＮ型トランジスタＱＮ１５が共にオフ状態であるため、第３インバータ４６の出力であるＮ１２は、第１インバータの出力している論理値のままとなる。一方、第２インバータ４５の出力は、外部インピーダンス検出回路１１の比較結果信号として、送信回路１に含まれる駆動能力切換回路１３に供給される。
【００３３】
外部インピーダンス検出回路１１に接続されている制御信号がインアクティブ状態（ハイレベル）となると、開部インピーダンス検出回路１１の前記内部イネーブル信号ＥＮがハイレベルとなり、前記内部イネーブル反転信号ＸＥＮがローレベルとなる。そのため、外部インピーダンス検出回路１１に含まれる第１、第２の電位差増幅部では、第２の電位差増幅部４２のＰ型トランジスタＱＰ１とＮ型トランジスタＱＮ９がオフ状態となり、第２の電位差増幅部４２の動作が停止する。このため、第１の電位差増幅部に含まれる基準抵抗ＲＲＥＦと伝送路基準電源端子１５と出力端子１６との間の外部合成抵抗値との比較は行われないと同時に、ＡＢ級エラーアンプのバイアス電流を停止し、消費電力を削減することができる。
【００３４】
さらに外部インピーダンス検出回路１１に接続されている制御信号がインアクティブ状態（ハイレベル）となると、外部インピーダンス検出回路１１に含まれるラッチ部４３では、第３インバータ４６ではＰ型トランジスタＱＰ１５とＮ型トランジスタＱＮ１５が共にオン状態となり、第２インバータの出力の反転値を出力すると同時に、第１インバータ４４ではＰ型トランジスタＱＰ１２とＮ型トランジスタＱＮ１２が共にオフ状態となるため、Ｎ１２は第３インバータの出力論理値となる。一方、第２インバータ４５はＮ１２の論理値の反転値を出力し、第３のインバータに供給することなり、第２、第３のインバータで正帰還の閉ループを構成するため、閉ループ構成直前の第２の電位差増幅部４２の出力端子ＯＵＴ３の電圧に関連付けられた論理値を保持することとなる。
【００３５】
比較結果信号は、外部合成抵抗Ｒ０の合成抵抗値が基準抵抗ＲＲＥＦの抵抗値よりも大きいときにハイレベルとなり（ＳＳＴＬのクラスＩ）、外部合成抵抗Ｒ０の抵抗値が基準抵抗ＲＲＥＦの抵抗値よりも小さいときにローレベルとなる（ＳＳＴＬのクラスII）。このようにして求められた比較結果信号は、図１に示す駆動能力切換回路１３において、出力回路１４の駆動能力を設定するために用いられる。
【００３６】
半導体集積回路装置１００からの信号が、送信回路１ならびに伝送路３を介して受信回路２へ伝送されている期間中に、伝送路を構成している終端抵抗の合成抵抗値を検出して比較結果信号を生成すると、出力回路１４の動作状態や伝送路の信号の影響により、外部インピーダンス検出回路１１が誤動作し、出力回路１４における駆動能力の設定に誤りが発生することが考えられる。また、伝送路電源投入直後の電源電圧が安定していない期間も、外部インピーダンス検出回路１１が比較結果信号を生成するのには適していない。一方、半導体集積回路装置１００の動作中に伝送路構成が変更され、終端抵抗の合成抵抗値が変更されることは少ないと考えられる。
【００３７】
以上の理由により、本実施形態においては、伝送路電源投入後で伝送路電源電圧安定後より送信回路１を使用して信号の送信を開始する直前までの間に、半導体集積回路装置１００に含まれる内部回路１０１に含まれる制御回路１０３により外部インピーダンス検出回路制御信号をアクティブにして、外部インピーダンス検出回路１１により伝送路構成を検出し、伝送開始時には、検出した伝送路構成を保持し続ける回路となっている。この伝送路電源投入後で伝送路電源電圧安定後より送信回路１を使用して信号の送信を開始する直前を決定する信号として、半導体回路装置１００の一部または全部を初期化するためのリセット信号等を使用してもよい。
【００３８】
図３は、図１に示す送信回路１の回路で、外部インピーダンス検出回路１１を除いた、内部回路１０１からの信号を半導体集積装置１００の外部に出力するための回路の構成を示す図である。図３に示すように、内部回路１０１からの信号を出力するための回路は、信号選択回路１２と、駆動能力切換回路１３と、出力回路１４とによって構成されている。また図３では、直列抵抗４を内蔵している場合の回路となっている。
【００３９】
信号選択回路１２は、内部回路１１から送出すべき信号が入力される入力端子Ａと、送信回路１の出力をハイインピーダンス状態と信号出力状態とに切り換えるためのイネーブル信号が入力される入力端子Ｅと、テスト回路１０４からのテスト信号が入力される入力端子ＴＡと、テスト回路１０４からの、送信回路１の出力をハイインピーダンス状態と信号出力状態とに切り換えるためのイネーブル信号が入力される入力端子ＴＥと、内部回路１０１からの信号群（入力端子Ａ、Ｅ）とテスト回路１０４からの信号群（入力端子ＴＡ、ＴＥ）のいずれを選択するかを決定する選択信号が入力される入力端子ＴＳとを有している。なお、選択信号は、図１に示す出力制御回路１０２から供給される。
【００４０】
信号選択回路１２は、入力端子ＴＳにより入力端子Ａと入力端子ＴＡとのいずれかの信号を選択する第１セレクタ５１と、入力端子Ｅと入力端子ＴＥとのいずれかの信号を選択する第２セレクタ５２と、一方の入力端子に第１セレクタ５１の出力信号の反転信号が接続され、他方の入力端子に第２セレクタ５２の出力信号が接続されているＯＲゲート５３と、一方の入力端子に第１セレクタ５１の出力信号が接続され、他方の入力端子に第２セレクタ５２の出力信号が接続されているＮＯＲゲート５４を含んでいる。
【００４１】
例えば、第１、第２セレクタ５１、５２と入力端子ＴＳにより入力端子Ａ、Ｅが選択されていると、入力端子Ｅがハイレベルであった場合は、ＯＲゲート５３の出力信号は入力端子Ａによらずハイレベルとなり出力端子ＤＰより出力し、ＮＯＲゲート５４の出力信号は入力端子Ａによらずローレベルとなり出力端子ＤＮより出力する。一方、入力端子Ｅがローレベルであった場合は、ＯＲゲート５３の出力は入力端子Ａの論理値を反転した論理値を出力端子ＤＰより出力し、ＮＯＲゲート５４の出力は入力端子Ａの論理値を反転した論理値を出力端子ＤＮより出力する。このことは、入力端子ＴＳにより入力端子ＴＡ、ＴＥが選択されている場合においても同様である。
【００４２】
駆動能力切換回路１３は、信号選択回路１２の出力端子ＤＰが接続され、出力が出力端子ＤＰ１に接続される非反転出力バッファ６１と、信号選択回路１２の出力端子ＤＮが接続され、出力が出力端子ＤＮ１に接続される非反転出力バッファ６２と、一方の入力端子が信号選択回路１２の出力端子ＤＰに接続され、他方の入力端子が外部インピーダンス検出回路１１の検出結果出力信号に接続され、出力が出力端子ＤＰ２に接続されるＯＲゲート６３と、一方の入力端子が信号選択回路１２の出力端子ＤＮに接続され、他方の入力端子が外部インピーダンス検出回路１１の検出結果出力信号の反転信号に接続され、出力が出力端子ＤＮ２に接続されるＡＮＤゲート６４とを含んでいる。
【００４３】
例えば、外部インピーダンス検出回路１１の前記検出結果出力信号がハイレベルであった場合は、ＯＲゲート６３の出力は信号選択回路１２の出力端子ＤＰによらずハイレベルとなり出力端子ＤＰ２より出力し、ＡＮＤゲート６４の出力は信号選択回路１２の出力端子ＤＮによらずローレベルとなり出力端子ＤＮ２より出力する。一方、外部インピーダンス検出回路１１の検出結果出力信号がローレベルであった場合は、ＯＲゲート６３の出力は信号選択回路１２の出力端子ＤＰと同一の論理値となり出力端子ＤＰ２より出力し、ＡＮＤゲート６４の出力は信号選択回路１２の出力端子ＤＮと同一の論理値となり出力端子ＤＮ２より出力する。しかし、出力端子ＤＰ１、ＤＮ２は外部インピーダンス検出回路１１の前記検出結果出力信号によらず、出力端子ＤＰ１は信号選択回路１２の出力端子ＤＰと同一の論理値を出力し、出力端子ＤＮ１は信号選択回路１２の出力端子ＤＮと同一の論理値を出力する。
【００４４】
出力回路１４は、電源と出力回路１４の出力端子Ｐ３との間に設けられ、そのゲートが駆動能力切換回路１３のＤＰ１に接続されているソース・ドレイン経路が並列に接続された複数のＰ型トランジスタと、電源と出力端子Ｐ３との間に設けられ、そのゲートが駆動能力切換回路１３のＤＰ２に接続されているソース・ドレイン経路が並列に接続された複数のＰ型トランジスタと、接地電源と出力端子Ｐ３との間に設けられ、そのゲートが駆動能力切換回路１３のＤＮ１に接続されているソース・ドレイン経路が並列に接続された複数のＮ型トランジスタと、接地電源と出力端子Ｐ３との間に設けられ、そのゲートが駆動能力切換回路１３のＤＮ２に接続されているソース・ドレイン経路が並列に接続された複数のＮ型トランジスタとを含んでいる。それぞれのＰ型／Ｎ型トランジスタの数は任意であるが、図３においては２つのＰ型トランジスタＱＰ２１及びＱＰ２２と、２つのＮ型トランジスタＱＮ２１及びＱＮ２２とを示している。
【００４５】
信号選択回路１２と、駆動能力切換回路１３と、出力回路１４とにより、信号選択回路１２の入力端子ＥまたはＴＥのうち信号選択回路１２の入力端子ＴＳで選択されている信号がハイレベルの場合、信号選択回路１２の出力端子ＤＰはハイレベルとなり、信号選択回路１２の出力端子ＤＮはローレベルとなり、駆動能力切換回路１３の出力端子ＤＰ１、ＤＰ２はいずれもハイレベルとなり、駆動能力切換回路１３の出力端子ＤＮ１、ＤＮ２はいずれもローレベルとなり、出力回路１４のＰ型トランジスタＱＰ２１、ＱＰ２２は共にオフ状態となり、出力回路１４のＮ型トランジスタＱＮ２１、ＱＮ２２はいずれもオフ状態となる。このことは、外部インピーダンス検出回路１１の検出結果出力信号の値によらず送信回路１の出力がハイインピーダンス状態となることとなる。
【００４６】
信号選択回路１２と、駆動能力切換回路１３と、出力回路１４とにより、信号選択回路１２の入力端子ＥまたはＴＥのうち信号選択回路１２の入力端子ＴＳで選択されている信号がローレベルで、かつ外部インピーダンス検出回路１１の検出結果出力信号の論理値がハイレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号の論理値がローレベルの時は、信号選択回路１２の出力端子ＤＰ、ＤＮは共にハイレベルとなり、駆動能力切換回路１３の出力端子ＤＰ１、ＤＮ１はハイレベルとなり、出力回路１４のＰ型トランジスタＱＰ２１がオフ状態となり、Ｎ型トランジスタＱＮ２１はオン状態となり、出力回路１４はローレベルを出力する。駆動能力切換回路１３の出力端子ＤＰ２は、外部インピーダンス検出回路１１の検出結果出力信号の論理値がハイレベルであるため、信号選択回路１２の出力端子ＤＰの論理値とは無関係にハイレベルになり、駆動能力切換回路１３の出力端子ＤＮ２は、信号選択回路１２の出力端子ＤＮの論理値とは無関係にローレベルとなる。結果、出力回路１４のＰ型トランジスタＱＰ２２と、Ｎ型トランジスタＱＮ２２はいずれもオフ状態となる。
【００４７】
出力回路１４のローレベル出力駆動能力は、前記出力回路１４の出力端子Ｐ３に接続されているソース・ドレイン経路が並列に接続された複数のＮ型トランジスタＱＮ２１、ＱＮ２２の合計並列段数に比例するが、信号選択回路１２の入力端子ＥまたはＴＥのうち信号選択回路１２の入力端子ＴＳで選択されている信号がハイレベルで、外部インピーダンス検出回路１１の検出結果出力信号の論理値がハイレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がローレベルの場合の出力回路１４のローレベル出力駆動能力は、Ｎ型トランジスタＱＮ２２がオフ状態であるため、Ｎ型トランジスタＱＮ２１の並列段数によってのみ決定されることとなる。
【００４８】
入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がローベルで、かつ外部インピーダンス検出回路１１の検出結果出力信号の論理値がハイレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がハイレベルの場合は、出力回路１４のＰ型トランジスタＱＰ２１がオン状態となり、Ｎ型トランジスタＱＮ２１はオフ状態となり、出力回路１４はハイレベルを出力する。この場合も、出力回路１４のＰ型トランジスタＱＰ２２と、Ｎ型トランジスタＱＮ２２はいずれもオフ状態のままである。
【００４９】
出力回路１４のハイレベル出力駆動能力は、前記出力回路１４の出力端子Ｐ３に接続されているソース・ドレイン経路が並列に接続された複数のＰ型トランジスタＱＰ２１、ＱＰ２２の合計並列段数に比例するが、信号選択回路１２の入力端子ＥまたはＴＥのうち信号選択回路１２の入力端子ＴＳで選択されている信号がハイレベルで、外部インピーダンス検出回路１１の検出結果出力信号の論理値がハイレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がハイレベルの場合の出力回路１４のハイレベル出力駆動能力は、Ｐ型トランジスタＱＰ２２がオフ状態であるため、Ｐ型トランジスタＱＰ２１の並列段数によってのみ決定されることとなる。
【００５０】
信号選択回路１２の入力端子ＥまたはＴＥのうち信号選択回路１２の入力端子ＴＳで選択されている信号がローレベルで、かつ外部インピーダンス検出回路１１の検出結果出力信号の論理値がローレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号の論理値がローレベルの時は、信号選択回路１２の出力端子ＤＰ、ＤＮは共にハイレベルとなり、駆動能力切換回路１３の出力端子ＤＰ１、ＤＰ２、ＤＮ１、ＤＮ２はいずれもハイレベルとなり、出力回路１４のＰ型トランジスタＱＰ２１、ＱＰ２２がオフ状態となり、Ｎ型トランジスタＱＮ２１、ＱＮ２２はオン状態となり、出力回路１４はローレベルを出力する。
【００５１】
出力回路１４のローレベル出力駆動能力は、前記出力回路１４の出力端子Ｐ３に接続されているソース・ドレイン経路が並列に接続された複数のＮ型トランジスタＱＮ２１、ＱＮ２２の合計並列段数に比例し、信号選択回路１２の入力端子ＥまたはＴＥのうち信号選択回路１２の入力端子ＴＳで選択されている信号がハイレベルで、外部インピーダンス検出回路１１の検出結果出力信号の論理値がハイレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がローレベルの場合の出力回路１４のローレベル出力駆動能力は、Ｎ型トランジスタＱＮ２１、ＱＮ２２の合計並列段数によって決定されることとなる。
【００５２】
入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がローベルで、かつ外部インピーダンス検出回路１１の検出結果出力信号の論理値がローレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がハイレベルの場合は、出力回路１４のＰ型トランジスタＱＰ２１、ＱＰ２２がオン状態となり、Ｎ型トランジスタＱＮ２１、ＱＮ２２はオフ状態となり、出力回路１４はハイレベルを出力する。
【００５３】
出力回路１４のハイレベル出力駆動能力は、前記出力回路１４の出力端子Ｐ３に接続されているソース・ドレイン経路が並列に接続された複数のＰ型トランジスタＱＰ２１、ＱＰ２２の合計並列段数に比例し、信号選択回路１２の入力端子ＥまたはＴＥのうち信号選択回路１２の入力端子ＴＳで選択されている信号がハイレベルで、外部インピーダンス検出回路１１の検出結果出力信号の論理値がローレベルで、入力端子ＡあるいはＴＡのうち入力端子ＴＳで選択されている信号がハイレベルの場合の出力回路１４のハイレベル出力駆動能力は、Ｐ型トランジスタＱＰ２１、ＱＰ２２の合計並列段数によって決定されることとなる。
【００５４】
ＳＳＴＬでクラスＩの伝送路構成の場合、伝送路の終端抵抗の合成抵抗値が大きいため、外部インピーダンス検出回路１１の検出結果出力信号の論理値がハイレベルとなり、出力回路１４のローレベル駆動能力は出力回路１４内のＮ型トランジスタＱＮ２１によってのみ決定され、出力回路１４のハイレベル駆動能力は出力回路１４内のＰ型トランジスタＱＰ２１によってのみ決定され、出力回路１４内のＮ型トランジスタＱＮ２２と、Ｐ型トランジスタＱＰ２２は関与しない。このため出力回路１４のハイレベル／ローレベルの出力駆動能力は、Ｎ型トランジスタＱＮ２２と、Ｐ型トランジスタＱＰ２２が動作しているときよりも低くなる。しかしこのことは、伝送路終端電源と伝送路との間の合成抵抗値が大きいＳＳＴＬでクラスＩの伝送路構成に対しては適している。
【００５５】
ＳＳＴＬでクラスIIの伝送路構成の場合、伝送路の終端抵抗の合成抵抗値が小さいため、外部インピーダンス検出回路１１の検出結果出力信号の論理値がローレベルとなり、出力回路１４のローレベル駆動能力は出力回路１４内のＮ型トランジスタＱＮ２１、ＱＮ２２の総和によって決定され、出力回路１４のハイレベル駆動能力は出力回路１４内のＰ型トランジスタＱＰ２１、ＱＰ２２によって決定される。このため出力回路１４のハイレベル／ローレベルの出力駆動能力は、ＳＳＴＬのクラスＩの伝送路構成の場合の出力回路のローレベル／ハイレベルの出力駆動能力よりも高くなる。しかしこのことは、伝送路終端電源と伝送路との間の合成抵抗値が小さいＳＳＴＬでクラスIIの伝送路構成に対しては適している。
【００５６】
図４は、図１に示す実施形態の第１の変形例を示している。図４によると、図１における駆動能力切換回路１３と出力回路１４との間にレベルシフタ回路１５が設けられている。これにより、図１の回路では、送信回路１の動作電源電圧はすべて同一電圧である必要があったものが、図４によると、送信回路１のうちレベルシフタ１５、出力回路１４のみを伝送路の電源電圧と同一とし、他の回路を別の電源電圧で動作させることが可能となり、消費電力の低減の効果がある。
【００５７】
図５は、図１に示す実施形態の第２の変形例を示している。図５によると、図１における信号選択回路１２と駆動能力切換回路１３との間にレベルシフタ回路１６が設けられている。これにより、図４の回路では、駆動能力切換回路１３と出力回路１４との間の４本の信号線に対してレベルシフトする必要があったが、図５によると、信号選択回路１２と駆動能力切換回路１３との間の２本の信号をレベルシフトするだけとなり、回路規模を削減する効果がある。
【００５８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また外部インピーダンス検出回路、信号選択回路、駆動能力切換回路、出力回路、集積回路装置の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。例えば外部インピーダンス検出回路、信号選択回路、駆動能力切換回路、出力回路を構成するトランジスタの接続関係を変更したり、他のトランジスタ、抵抗素子等を追加する変形実施も可能である。さらに、ロジック記号を用いている個所については、正論理／負論理の変形実施も可能である。また集積回路装置のレイアウトも本実施形態で説明したものに限定されない。また本実施形態で説明した変形例を組み合わせた構成も本発明の範囲に含むことができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る半導体集積回路装置及びその周辺回路を示す図。
【図２】図１に示す外部インピーダンス検出回路の構成を示す回路図。
【図３】図１に示す半導体集積回路装置における信号を出力するための回路を示す図。
【図４】図１に示す実施形態の第１の変形例を示す図。
【図５】図１に示す実施形態の第２の変形例を示す図。
【図６】ＳＳＴＬのクラスＩにおける伝送路構成を示す図。
【図７】ＳＳＴＬのクラスIIにおける伝送路構成を示す図。
【符号の説明】
【００６０】
１  送信回路、  ２  受信回路、  ３  伝送路、  ４  直列抵抗、  ５ａ、５ｂ  終端抵抗、  １１  外部インピーダンス検出回路、  １２  信号選択回路、  １３  駆動能力切換回路、  １４  出力回路、  １５、１６  レベルシフタ、  ４１  第１の電位差増幅部、  ４２  第２の電位差増幅部、  ４３  ラッチ部、  ４４  第１インバータ、  ４５  第２インバータ、  ４６  第３インバータ、  ５１、５２  セレクタ、  ５３  ＯＲゲート、  ５４  ＮＯＲゲート、  ６１、６２  バッファ、  ６３  ＯＲゲート、  ６４  ＡＮＤゲート、  １００  半導体集積回路装置、  １０１  内部回路、  １０２  出力制御回路、  １０３  制御回路、  １０４  テスト回路、  Ｒ０  外部合成抵抗、  ＲＲＥＦ  基準抵抗、  ＱＰ１〜ＱＰ２２  Ｐ型トランジスタ、  ＱＮ１〜ＱＮ２２  Ｎ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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