(57)【要約】【課題】しきい値、変調度のばらつきが小さく、かつ変調度が大きい、少なくとも一方の導電型のトランジスタにおいて、しきい値が異なるトランジスタを有する、エンハンスメント型とディプレッション型の両方のＭＯＳトランジスタを有する集積回路、集積回路を備えた固体撮像装置、及びそれらの製造方法を提供する。【解決手段】第１導電型の半導体基板１と、半導体基板に形成され、ゲート電極１２の下にチャネル領域を有するエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備え、ディプレッション型ＭＯＳトランジスタの少なくとも１つには、ゲート電極側のチャネル領域に、半導体基板と同じ濃度の第１導電型の不純物、および逆導電型となる第２導電型の不純物を有する注入領域５ａが形成され、注入領域の第２導電型の不純物濃度は、第１導電型の不純物濃度より高い。【選択図】図１Ｉ
2007158105.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に形成され、ゲート電極の下にチャネル領域を有するエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備え、
前記ディプレッション型ＭＯＳトランジスタの少なくとも１つには、前記ゲート電極側の前記チャネル領域に、前記半導体基板と同じ濃度の第１導電型の不純物、および逆導電型となる第２導電型の不純物を有する注入領域が形成され、
前記注入領域の第２導電型の不純物濃度は、前記第１導電型の不純物濃度より高いことを特徴とする集積回路。
【請求項２】
前記チャネル領域内に、前記注入領域の下に形成された第１導電型のポケット注入領域を有し、
前記第２導電型の不純物は、前記ポケット注入領域よりも浅く注入されたことを特徴とする請求項１記載の集積回路。
【請求項３】
前記チャネル領域に注入された第２導電型不純物は、リンである請求項２記載の集積回路。
【請求項４】
前記チャネル領域に注入された第２導電型不純物は、砒素である請求項２記載の集積回路。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板に形成され、ゲート電極の下にチャネル領域を有するエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備え、
前記ディプレッション型ＭＯＳトランジスタの少なくとも１つは、前記チャネル領域が、前記半導体基板より不純物濃度が高い前記第１導電型の不純物、および前記第１導電型不純物より濃度が高く、前記第１導電型と逆導電型となる第２導電型の不純物を有する注入領域と、
前記注入領域の下に形成された第１導電型のポケット注入領域とを有し、
前記第２導電型の不純物は、前記ポケット注入領域よりも浅く注入されたことを特徴とする集積回路。
【請求項６】
前記第１導電型の不純物がボロンであり、前記第２導電型の不純物が砒素である請求項５記載の集積回路。
【請求項７】
前記複数のディプレッション型ＭＯＳトランジスタには、他としきい値が異なるディプレッション型ＭＯＳトランジスタがある請求項１〜６のいずれか１項に記載の集積回路。
【請求項８】
請求項１〜７のいずれか１項に記載の集積回路を備えた固体撮像装置。
【請求項９】
第１導電型の半導体基板に形成されたエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備えた集積回路の製造方法において、
前記ディプレッション型ＭＯＳトランジスタの少なくとも１つは、
前記半導体基板の表面に、前記第１導電型不純物と逆導電型の不純物である第２導電型の不純物を注入し、前記第２導電型として機能する注入領域を形成し、
前記注入領域上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記半導体基板に第２導電型の不純物を注入して、ドレイン、ソース領域を形成することを特徴とする集積回路の製造方法。
【請求項１０】
前記ゲート電極を形成した後に、
前記ゲート電極をマスクとして、前記注入領域の下に、第１導電型の不純物を注入しポケット領域を形成する請求項９記載の集積回路の製造方法。
【請求項１１】
第１導電型の半導体基板と、前記半導体基板に形成されたエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備えた集積回路の製造方法において、
前記ディプレッション型ＭＯＳトランジスタの少なくとも１つは、
前記半導体基板の表面に、第１導電型の不純物を注入し、
前記第１導電型の不純物が注入された半導体基板の表面に、前記第１導電型の不純物より重く、第１導電型と逆導電型である第２導電型半導体として機能する量の第２導電型の不純物を注入して注入領域を形成し、
前記注入領域上の一部にゲート電極を形成し、
前記ゲート電極をマスクとして、前記注入領域の下に、第１導電型の不純物を注入しポケット領域を形成し、
前記ゲート電極をマスクとして、上に前記ゲート電極が形成されていない前記注入領域に第２導電型の不純物を注入し、ドレイン、ソース領域を形成することを特徴とする集積回路の製造方法。
【請求項１２】
請求項９〜１１のいずれか一項に記載の集積回路の製造方法を用いる固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するもので、特にしきい値の異なる複数のディプレッション型ＭＯＳトランジスタを備えた集積回路およびその製造方法に関する。
【背景技術】
【０００２】
図７は、一般的な固体撮像装置の一部を示す回路図である。フォトダイオード１０３、転送ゲート１０４、リセットトランジスタ１０５および増幅トランジスタ１０６によって構成される感光セル１０１が、マトリックス状に配列されている。感光セル１０１には、トランジスタ１１１、１１３とキャパシタ１１２、１１４で構成される雑音抑圧回路１０２が接続されている。雑音抑圧回路１０２は、水平ドライバ回路１２２により制御される水平トランジスタ１２１を介して、水平信号線１２４と接続されている。
【０００３】
上記回路は画素の代表的な回路であり、リセットトランジスタ１０５や、水平トランジスタ１２１、また電源電圧に対するトランジスタ１１３、１２３のような電位リセット、電位伝達などの用途に、しきい値の異なるＭＯＳトランジスタが使われる。これらは一般に、しきい値が負の値をもつディプレッション型トランジスタが用いられる。
【０００４】
このようなディプレッション型トランジスタは、従来から、エンハンスメント型トランジスタのチャネル領域に、ドープされた不純物と逆導電型の不純物を導入することによって形成される。
【０００５】
また、複数のトランジスタに対して、第２導電型である基板と逆の導電型（第１導電型）の不純物をチャネルに導入して、しきい値を制御する方法がある（例えば特許文献１参照）。しきい値が異なる複数のＭＯＳトランジスタから構成されるＣＭＯＳ半導体装置において、まず基板上に第２導電型のウェル領域と第１導電型のウェル領域を形成する。次に、第１導電型のウェル領域の表面領域にイオン注入工程により、しきい値制御のための第１導電型不純物層を形成する。次に、第１導電型不純物層が形成されたウェル領域、および第１導電型不純物層が形成されていないウェル領域の少なくとも１つに、その表面領域に、イオン注入工程により形成されたしきい値制御のための第２導電型不純物層を形成する。この製造方法により、しきい値の種類よりも少ないイオン注入数で、トランジスタを形成することができる。
【０００６】
また、砒素を用いてディプレッション型トランジスタのしきい値を制御する方法がある（例えば特許文献２参照）。これによれば、砒素の注入量を変化させることによりしきい値を制御し、リソグラフィやドライエッチングなどの加工精度、ＬＯＣＯＳ法等によるフィールド酸化膜の侵入、およびチャネルストッパーの侵入等の影響をほとんど受けない、極めて高精度のトランジスタを得ることができる。
【０００７】
図８Ａ〜８Ｇは、従来のディプレッション型ＮＭＯＳトランジスタを備えた半導体装置の製造方法の一例を示す断面図である。Ａ領域には図７の増幅トランジスタ１０６に代表されるＮチャネルエンハンスメント型トランジスタが形成され、Ｂ領域には図７のリセットトランジスタ１０５に代表されるディプレッション型トランジスタが形成される。
【０００８】
まず、図８Ａに示すように、シリコン基板１３１内に素子分離領域１４４を選択的に形成する。次に、図８Ｂに示すように、レジスト１５１をマスクとして、ｐ型不純物を注入し、シリコン基板１３１上にｐウェル領域１３２を形成する。次に、同じマスク（レジスト１５１）を用いて、同様にｐ型不純物を注入し、チャネルストップ層１３３を形成する。次に、同じマスク（レジスト１５１）を用いて、さらにｐ型不純物の注入を行い、ｐ型不純物層１６１、１６２を形成し、レジスト１５１を除去する。
【０００９】
次に、図８Ｃに示すように、Ａ領域を覆い、Ｂ領域に開口を有するレジスト１５４をパターン形成する。そして、レジスト１５４をマスクとして、Ｂ領域のｐ型不純物層１６２に、ｐ型と逆導電型のｎ型不純物を注入して、ｎ型不純物層１６３を形成するとともに、ディプレッション型トランジスタのしきい値を決定する。次に、図８Ｄに示すように、レジスト１５４を除去し、酸化膜１５６とポリシリコン１５７を形成する。次に、レジスト１５８をパターン形成する。
【００１０】
次に、レジスト１５８をマスクとして、ポリシリコン１５７および酸化膜１５６をドライエッチングし、レジスト１５８を除去することにより、図８Ｅに示すように、ゲート電極１４２およびゲート酸化膜１４１を規定する。次に、ｎ型不純物を注入することによりＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１３６、１３７を形成し、注入領域１３４、１３５を規定する。次に図８Ｆに示すように、ゲート電極１４２の側面に、ゲート側壁絶縁膜(サイドウォール絶縁膜)１４３を形成する。
【００１１】
次に、図８Ｇに示すように、ゲート電極１４２とゲート側壁絶縁膜１４３をマスクとして、ｎ型不純物を注入することにより、ＬＤＤ領域１３６、１３７内にソース／ドレイン領域１３９、１４０を形成する。
【００１２】
このようにして、同一基板上に、異なるしきい値を有するＭＯＳトランジスタを複数、形成することができる。
【００１３】
また、固体撮像装置の特性向上のために、ディプレッション型トランジスタのチャネル領域における表面ポテンシャルの、ゲート電圧に対する変動率を大きくし、フローティングディフュージョン１０７のダイナミックレンジを大きくすることが必要となっている。ダイナミックレンジは少しでも大きい方がよい。フローティングディフュージョン１０７において、ダイナミックレンジは、リセットトランジスタＯＦＦ時の信号とＯＮ時の信号との比率のことである。
【００１４】
ここで、ディプレッション型トランジスタのチャネル領域における表面ポテンシャルの、ゲート電圧に対するポテンシャルの変動率を、“変調度”と定義する。変調度は、ディプレッショント型トランジスタの能力を表す指標の１つである。図９は、ＭＯＳトランジスタの空乏化を示すバンド図である。ゲート電圧に対する表面ポテンシャルΦsは、ゲート電圧ＶＧがゲート酸化膜厚容量Ｃｏｘと空乏層容量Ｃｄｅｐによって分圧され、
Φs＝［Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）］×ＶＧ
と表される。ゲート電圧ＶＧの変動量ΔＶＧに対する表面ポテンシャルΦsの変動量ΔΦsが変調度あるので、
変調度＝ΔΦs/ΔＶＧ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）  ・・・（式１）
となる。表面ポテンシャルをゲート電圧のとおりに変動させることができれば、変調度は１となる。
【００１５】
図１０は、例えば図７に示すリセットトランジスタ１０５として、ディプレッション型トランジスタを用いた際のソース、ゲート、ドレインの導通時（ＯＮ）と遮断時（ＯＦＦ）における内部ポテンシャルを示す図である。図１０（ａ）は変調度が大きい場合、（ｂ）は変調度が小さい場合を示す。
【００１６】
図１０に示すように、ゲート電圧に対するゲート直下の表面ポテンシャルの変化量をΔΦs１、ΔΦs２とする。図１０の（ａ）、（ｂ）に示すように、ゲートに同じ電圧（ＶＧ＝ＶON）を印加したときに生じるΔΦs１とΔΦs２の差は、変調度の差によるものである。変調度が大きければ、表面ポテンシャルの変化量も大きく、導通時にゲート直下の表面ポテンシャルをリセット電位以下とすることが可能である。この場合、図１０（ａ）に示すように、遮断時においてソース領域に一時的に蓄積されていた信号電荷１５１は、ほとんどすべてがドレイン領域に排出されてソース領域に残る信号電荷は少なくなる。
【００１７】
これに対して、変調度が小さければ、表面ポテンシャルの変化量ΔΦsが小さい。そのため、図１０（ｂ）に示すように、ゲート直下の表面ポテンシャルがリセット電位より高くなり、信号電荷１５１のうちゲート直下の表面ポテンシャルを越えることができない残存信号電荷１５２が生じる。
【特許文献１】特開２０００−３２３５８７号公報
【特許文献２】特開昭６０−１３４４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
集積回路の低電圧化、小型化に伴い、トランジスタの微細化が進むと、エンハンスメント型トランジスタのチャネル領域（特に注入領域）において、ショートチャネル効果によるパンチスルーが生じ、リーク電流が顕著になるという問題が発生する。この問題に対して、ソース、ドレインに接したポケット拡散層を形成することにより、リーク電流の抑制を図っている。一方、すでに図７で説明したようにトランジスタ１０５、１２１、１２３などは、ディプレッション型ＭＯＳトランジスタであるが、回路中において通常のスイッチングトランジスタとして機能するために、オフ状態が存在する。そのため、ディプレッション型ＭＯＳであっても、ショートチャンネル効果によるパンチスルーリーク電流が発生しないように、形成されなければならない。
【００１９】
しかし、上記従来のディプレッション型トランジスタは、単に半導体基板の導電型と逆導電型の不純物を注入することによって、ＬＤＤ領域とソース／ドレイン領域を形成するような簡易な方法で形成され、パンチスルーリーク電流を防止する構成ではない。そのため、この構成を微細化し、注入領域のソース−ドレイン間長さが短くなると、パンチスルーリーク電流が生じやすい。
【００２０】
また、上記従来のディプレッション型トランジスタは、変調度とそのばらつきを制御することが困難であり、さらにゲート寸法の微細化により、しきい値のばらつきが大きくなるという問題も発生する。
【００２１】
しきい値のばらつきは、注入領域に、第１導電型不純物と第２導電型不純物を同時に導入する形成方法に原因がある。第１導電型不純物と第２導電型不純物を１：１で注入したとしても、完全に打ち消し合うわけではない。つまり、打ち消された不活性な第１導電型不純物と、打ち消した不活性な第２導電型不純物、また、打ち消され損なった第１導電型不純物と、しきい値を制御する活性な第２導電型不純物とが、ひとつの注入領域に同居している状態になる。活性状態の第１導電型不純物と第２導電型不純物は、プロセス工程中の熱処理や寸法のばらつきにより大きくばらつく。このばらつきは、ゲート寸法の微細化に伴い、さらに顕著になってきている。
【００２２】
また、式１より、変調度は表面近傍の空乏層幅に依存することが判る。空乏層幅を大きくすると、空乏層容量Ｃｄｅｐは小さくなり、変調度は大きくなる。つまり、空乏層幅を大きくすることによって、変調度は大きくなる。ところが、従来の注入領域形成方法では、第１導電型不純物が注入された注入領域に、第２導電型不純物をうち返すことから、半導体表面近傍に濃いｐｎ接合が形成され、空乏層幅が小さくなる。従って、変調度を大きくすることが困難である。さらに、上記しきい値のばらつきと同じ理由で、変調度のばらつきも制御困難である。
【００２３】
特許文献１には、製造コストに対する課題解決方法が示されているが、これらばらつきに対する記述はなく、上記問題の解決は困難である。また、特許文献２に記載の構造では、微細化が進むことによって顕著となった上記問題の解決は困難である。
【００２４】
本発明の目的は、変調度が大きく、かつしきい値および変調度のばらつきが小さいトランジスタにおいて、エンハンスメント型とディプレッション型の両方のＭＯＳトランジスタを有する集積回路、集積回路を備えた固体撮像装置、及びそれらの製造方法を提供することである。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明の第１の集積回路は、第１導電型の半導体基板と、前記半導体基板に形成され、ゲート電極の下にチャネル領域を有するエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備え、前記ディプレッション型ＭＯＳトランジスタの少なくとも１つには、前記ゲート電極側の前記チャネル領域に、前記半導体基板と同じ濃度の第１導電型の不純物、および逆導電型となる第２導電型の不純物を有する注入領域が形成され、前記注入領域の第２導電型の不純物濃度は、前記第１導電型の不純物濃度より高いことを特徴とする。
【００２６】
上記目的を達成するために、本発明の第２の集積回路は、第１導電型の半導体基板と、前記半導体基板に形成され、ゲート電極の下にチャネル領域を有するエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備え、前記ディプレッション型ＭＯＳトランジスタの少なくとも１つは、前記チャネル領域が、前記半導体基板より不純物濃度が高い前記第１導電型の不純物、および前記第１導電型不純物より濃度が高く、前記第１導電型と逆導電型となる第２導電型の不純物を有する注入領域と、前記注入領域の下に形成された第１導電型のポケット注入領域とを有し、前記第２導電型の不純物は、前記ポケット注入領域よりも浅く注入されたことを特徴とする。
【００２７】
本発明の固体撮像装置は、上記第１または第２の集積回路を備える。
【００２８】
上記目的を達成するために、本発明の第１の集積回路の製造方法は、第１導電型の半導体基板に形成されたエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備えた集積回路の製造方法において、前記ディプレッション型ＭＯＳトランジスタの少なくとも１つは、前記半導体基板の表面に、前記第１導電型不純物と逆導電型の不純物である第２導電型の不純物を注入し、前記第２導電型として機能する注入領域を形成し、前記注入領域上にゲート電極を形成し、前記ゲート電極をマスクとして、前記半導体基板に第２導電型の不純物を注入して、ドレイン、ソース領域を形成することを特徴とする。
【００２９】
上記目的を達成するために、本発明の第２の集積回路の製造方法は、第１導電型の半導体基板と、前記半導体基板に形成されたエンハンスメント型ＭＯＳトランジスタおよびディプレッション型ＭＯＳトランジスタとを備えた集積回路の製造方法において、前記ディプレッション型ＭＯＳトランジスタの少なくとも１つは、前記半導体基板の表面に、第１導電型の不純物を注入し、前記第１導電型の不純物が注入された半導体基板の表面に、前記第１導電型の不純物より重く、第１導電型と逆導電型である第２導電型半導体として機能する量の第２導電型の不純物を注入して注入領域を形成し、前記注入領域上の一部にゲート電極を形成し、前記ゲート電極をマスクとして、前記注入領域の下に、第１導電型の不純物を注入しポケット領域を形成し、前記ゲート電極をマスクとして、上に前記ゲート電極が形成されていない前記注入領域に第２導電型の不純物を注入し、ドレイン、ソース領域を形成することを特徴とする。
【００３０】
上記目的を達成するために、本発明固体撮像装置の製造方法は、上記の集積回路の製造方法を用いることを特徴とする。
【発明の効果】
【００３１】
本発明によれば、しきい値、変調度のばらつきが小さく、かつ変調度が大きい、少なくとも一方の導電型のトランジスタが複数のしきい値を有し、エンハンスメント型とディプレッション型の両方のＭＯＳトランジスタを有する集積回路、集積回路を備えた固体撮像装置、及びそれらの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３２】
ＭＯＳトランジスタのしきい値のばらつきは、チャネルの注入領域に、第１導電型不純物と第２導電型不純物を同時に導入する形成方法に原因がある。第１導電型不純物と第２導電型不純物を１：１で注入したとしても、完全に打ち消し合うわけではない。つまり、打ち消された不活性な第１導電型不純物と、打ち消した不活性な第２導電型不純物、また、打ち消され損なった第１導電型不純物と、しきい値を制御する活性な第２導電型不純物とが、ひとつの注入領域に同居している状態になる。活性状態の第１導電型不純物と第２導電型不純物は、プロセス工程中の熱処理や寸法のばらつきにより大きくばらつく。
【００３３】
本発明の第１の集積回路は、チャネル領域には、第１導電型不純物層と本来しきい値を制御するべき活性な第２導電型不純物層がひとつのトランジスタに同居することは無いため、しきい値ばらつきを小さくすることができる。
【００３４】
空乏層幅は次の式で表される。
【００３５】
Ｗ=［２εs｛（ＮA＋ＮD）／ＮAＮD｝Ｖｂｉ］1/2
Ｖｂｉ＝ｋＴｌｎ（ＮAＮD／ｎi2）
ここでεs：半導体基板の誘電率、ＮA：アクセプタ（Ｐ型）不純物濃度、ＮD：ドナー（Ｎ型）不純物濃度、ｎi：真性半導体のキャリヤ濃度である。
【００３６】
上記式より、従来のようなチャンネル領域に比較的濃度の高い大きいＮAを導入してからさらに比較的濃度の高い大きいＮDでＮAを打ち消してしきい値電圧を制御するよりも、本発明のように、濃度の小さいＮAを有するウェルや基板に濃度の小さいＮDを導入してＮAを打ち消し、しきい値電圧を制御する方が空乏層幅Ｗは大きくなる。本発明の第１の集積回路は、第１導電型不純物層と本来しきい値を制御するべき活性な第２導電型不純物層がひとつのトランジスタに同居することは無く、従来のチャネルよりも不純物濃度を小さくすることができるため、より空乏層を大きくすることができ、変調度を大きくすることができる。
【００３７】
また、前記チャネル領域内に、パンチスルーを抑制するために前記注入領域の下に形成された第１導電型のポケット注入領域を有し、前記第２導電型の不純物は、前記ポケット注入領域よりも浅く注入された構成にすることもできる。
【００３８】
また、前記チャネル領域に注入された第２導電型不純物は、リンである構成にすることもできる。
【００３９】
また、前記チャネル領域に注入された第２導電型不純物は、砒素である構成にすることもできる。
【００４０】
本発明の第２の集積回路は、注入領域に第１導電型不純物と第２導電型不純物を有するので、打ち消された不活性な第１導電型不純物と、打ち消した不活性な第２導電型不純物、また、打ち消され損なった第１導電型不純物と、本来しきい値を制御するべき活性な第２導電型不純物が同居する。しかし、第２導電型不純物に第１導電型不純物より重いイオン種を使うことにより、注入におけるＲｐ（飛距離）の拡がりが小さく、また、熱処理による拡散係数も小さいので、よりばらつきを低減することができる。また、ｐｎ接合の位置が浅くなり、ゲート電極と空乏層の間の距離が短くなり、寄生抵抗による電圧効果の影響が低減できるので、変調度が大きくなる。
【００４１】
また、前記第１導電型の不純物がボロンであり、前記第２導電型の不純物が砒素である構成にすることが好ましい。
【００４２】
また、前記複数のディプレッション型ＭＯＳトランジスタには、他としきい値が異なるディプレッション型ＭＯＳトランジスタがある構成にすることもできる。
【００４３】
本発明の第１の集積回路の製造方法は、チャネル領域に第１導電型不純物をウェル形成以外に注入することはない。従って、ゲート電圧のしきい値ばらつきを低減することができる。
【００４４】
また、前記ゲート電極を形成した後に、前記ゲート電極をマスクとして、前記チャネル領域の下に、第１導電型の不純物を注入しポケット領域を形成してもよい。
【００４５】
本発明の第２の集積回路の製造方法は、チャネル領域に注入する第２導電型不純物を第１導電型不純物を重いイオン種を用いる。従って、第２導電型不純物を浅く注入することができ、寄生抵抗による電圧効果の影響が低減できるため、変調度を大きくすることができる。また、第２導電型不純物が重いイオン種であるため、拡散しにくく、ゲート電圧のしきい値ばらつきおよび変調度のばらつきを抑えることができる。
【００４６】
また、前記ゲート電極を形成した後に、前記ゲート電極をマスクとして、前記注入領域の下に、第１導電型の不純物を注入しポケット領域を形成することもできる。
【００４７】
以下、本発明の固体撮像装置における集積回路（トランジスタ）の実施の形態について、図面を用いて説明する。
【００４８】
(実施の形態１)
まず、本発明の実施の形態１に係る集積回路の構造について説明する。本実施の形態における集積回路は、エンハンスメント型とディプレッション型の、しきい値が異なる複数のトランジスタをそれぞれ有するアナログ／デジタル混載回路である。
【００４９】
図１Ｉは、本実施の形態に係る集積回路の断面図である。Ａ領域は、Ｎチャネルエンハンスメント型トランジスタが形成される領域であり、Ｂ領域は、ディプレッション型トランジスタが形成される領域である。
【００５０】
シリコン基板１に素子分離領域１４が形成され、素子分離領域１４に囲まれた領域にｐウェル領域２が形成されている。ｐウェル領域２には、チャネルストップ領域３が形成されている。素子分離領域１４に囲まれたｐウェル領域２の表面に注入領域４ａ、５ａが形成され、注入領域４ａ、５ａの両側にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域６ａ、７ａが形成されている。ＬＤＤ領域６ａ、７ａには、ソース／ドレイン領域８ａ、９ａが形成され、注入領域４ａ、５ａの下に、ＬＤＤ領域６ａ、７ａに接してポケット注入領域１０が形成されている。
【００５１】
注入領域４ａ、５ａ上にゲート酸化膜１１を介してゲート電極１２が形成されている。ゲート電極１２の下の注入領域４ａ、５ａおよびポケット注入領域１０が形成されている領域がチャネル領域である。ゲート電極１２の側面にゲート側壁絶縁膜（サイドウォール絶縁膜）１３が形成されている。
【００５２】
次に、上記集積回路の製造方法について説明する。図１Ａ〜１Ｉは、本実施の形態に係る集積回路の製造工程断面図である。
【００５３】
まず、図１Ａに示すように、シリコン基板１内に素子分離領域１４を選択的に形成する。次に、図１Ｂに示すように、レジスト２１をパターン形成し、レジスト２１をマスクとして、シリコン基板１にｐ型不純物（第１導電型不純物）を注入してｐウェル領域２を形成する。次に、同じマスク（レジスト２１）を用いて、再びｐ型不純物を注入してｐウェル領域２内にチャネルストップ領域３を形成し、レジスト２１を除去する。次に図１Ｃに示すように、Ｂ領域を覆い、Ａ領域に開口を有するレジスト２２をパターン形成する。次に、レジスト２２をマスクとして、表面領域にｐ型不純物を注入し、ｐ型不純物層２３を形成してＮチャネルトランジスタのしきい値を決定する。その後、レジスト２２を除去する。
【００５４】
次に、図１Ｄに示すように、Ａ領域を覆い、Ｂ領域に開口を有するレジスト２４をパターン形成する。レジスト２４をマスクとして、Ｂ領域にｎ型不純物（第２導電型不純物）を注入してｎ型不純物層２５を形成し、ディプレッション型トランジスタのしきい値を制御する。その後、レジスト２４を除去する。
【００５５】
次に、図１Ｅに示すように、基板表面に酸化膜２６を形成し、酸化膜２６上にポリシリコン２７を堆積する。次に、ポリシリコン２７上にレジスト２８をパターン形成する。次に、レジスト２８をマスクとして、図１Ｆに示すように、ドライエッチングにより、ゲート電極１２およびゲート酸化膜１１を規定する。次に、ゲート電極１２および素子分離領域１４をマスクとして、ｐ型不純物を注入することにより、注入領域２９を形成する。さらに、図１Ｇに示すように、ｎ型不純物を注入することにより、ＬＤＤ領域６ａ、７ａを形成し、ポケット注入領域１０、注入領域４ａ、５ａを規定する。ここで、ｎ型不純物をポケット注入領域１０（図１Ｉ参照）が形成される領域より浅く注入する。注入されたｎ型不純物の濃度とｐ型不純物の濃度が一致する深さが、ポケット注入領域１０内にあると、パンチスルーを生じ易くなるためである。
【００５６】
次に、図１Ｈに示すように、ゲート電極１２の側面に、ゲート側壁絶縁膜(サイドウォール絶縁膜)１３を形成する。次に、図１Ｉに示すように、ゲート電極１２、ゲート側壁絶縁膜１３および素子分離領域１４をマスクとして、ｎ型不純物を注入することにより、ＬＤＤ領域６ａ、７ａにソース／ドレイン領域８ａ、９ａを形成する。
【００５７】
このようにして、Ｎチャネルエンハンスメント型トランジスタとディプレッション型トランジスタが同一基板に形成される。
【００５８】
以上のような製造方法により、しきい値ばらつきが低減したトランジスタを有する集積回路を製造することができる。また、空乏層幅を大きくすることができ、そのため変調度を広くすることができる。
【００５９】
なお、図１Ｃまたは１Ｄにおいて注入するｐ型不純物またはｎ型不純物の濃度を変えることにより、しきい値の異なるトランジスタを形成することができる。
【００６０】
図２は、トランジスタの空乏層を示すシミュレーション結果を示す図である。注入領域５ａのｎ型不純物として、図２（ａ）はボロンが注入された領域にリンをうち返して形成された従来例のトランジスタ、図２（ｂ）は本実施の形態におけるトランジスタを示す。
【００６１】
このシミュレーションでは、ディプレッション型トランジスタのしきい値電圧がＶｔ＝−１．００Ｖになるように、ドーズ量を合わせている。注入条件は、（ａ）従来のトランジスタでは、注入エネルギーが３５ｋｅＶであり、（ｂ）本実施の形態に係るトランジスタでは、注入エネルギーが２５ｋｅＶである。
【００６２】
図２の（ａ）と（ｂ）を比較すると、（ｂ）の方が（ａ）より、空乏層がわずかに広がっている。従って、本実施の形態に係るトランジスタの変調度が、従来例のトランジスタに比べて大きくなっていることが判る。
【００６３】
また、図３は、従来および本実施の形態におけるディプレッション型トランジスタの変調度、および変調度のばらつきを示す実験結果である。図３の横軸がチャネル領域に注入する不純物の注入エネルギーを示し、縦軸が左側に変調度、右側に変調度のばらつきを示す。図３の■は本実施の形態における変調度、◆は従来例の変調度を示し、□は本実施の形態における変調度のばらつき、◇は従来例の変調度のばらつきを示す。なお、変調度のばらつきを示す軸は任意の値で示している。リンの注入エネルギーが小さくなると変調度は変化しないが、ばらつきが小さくなる。ここでいうばらつきは標準偏差である。
【００６４】
本実験では、ディプレッション型トランジスタの閾値電圧がＶｔ＝−１．２１Ｖになるように、ドーズ量を決めている。注入条件は、（ａ）従来のトランジスタでは、注入エネルギー３５ｋｅＶであり、（ｂ）本実施の形態に係るトランジスタでは、注入エネルギー２５ｋｅＶまたは３０ｋｅＶである。
【００６５】
図３は、本実施の形態に係るディプレッション型トランジスタを２つのサンプルについて測定した結果であり、変調度については２つのサンプルのメジアンを、ばらつきについては２つのサンプルの平均値を破線で示す。図３より、変調度は、本実施の形態に係るトランジスタで０．７５（注入エネルギー２５ｅＶ）であり、従来例のトランジスタが０．５（注入エネルギー３５ｅＶ）であるから約１．５倍に向上したことになる。また、ばらつきは、本実施の形態に係るトランジスタで０．５８（注入エネルギー２５ｅＶ）であり、従来例のトランジスタが０．８４（注入エネルギー３５ｅＶ）であるから約０．６９倍に抑えたことになる。
【００６６】
上記トランジスタは、変調度が大きく、ばらつきが少ないことから、このトランジスタを備えた固体撮像素子は、フローティングディフュージョンのダイナミックレンジを大きくすることができる。
【００６７】
また、変調度のばらつきを抑えることができるため、しきい値のばらつきも抑えることができる。また、このトランジスタを用いることで、小型化、高集積化された固体撮像装置を形成することができる。
【００６８】
なお、本実施の形態に係る集積回路のディプレッション型トランジスタのチャネル領域に不純物としてリンを用いたが、砒素を用いることもできる。
【００６９】
(実施の形態２)
本発明の実施の形態２に係る集積回路は、注入領域にドープする不純物を従来のトランジスタに比べて、重い不純物を用いることにより、拡散を抑え、変調度を改善し、変調度のばらつきを抑える。
【００７０】
まず、本実施の形態に係る集積回路の構造について説明する。図４Ｈは、本実施の形態に係る集積回路の断面図であり、実施の形態１で示したディプレッション型トランジスタの注入領域５ａがｐ型不純物、ｎ型不純物を含む注入領域５ｂに置き換わっている。また、ｐ型不純物としてボロン、ｎ型不純物としてリンより重い砒素を用いる。
【００７１】
なお、本実施の形態に係る集積回路は、複数のしきい値を有するディプレッション型ＮＭＯＳトランジスタを有し、少なくともその一つのトランジスタのしきい値は、ｐ型不純物と、ｎ型不純物の両方の注入量により制御されることを特徴とする。
【００７２】
本実施の形態に係る集積回路の構成は、第１の実施の形態に係る集積回路と同様であり、注入領域４ｂ、５ｂ、ＬＤＤ領域６ｂ、７ｂおよびソース／ドレイン領域８ｂ、９ｂの材料が異なる。その他の構成については、実施の形態１と同一の符号を付して構成の説明を省略する。
【００７３】
次に、上記トランジスタの製造方法について説明する。図４Ａ〜４Ｈは、本実施の形態に係る集積回路の工程断面図である。Ａ領域は、ｎチャネルエンハンスメント型トランジスタを示し、Ｂ領域はディプレッション型トランジスタを示す。
【００７４】
まず、図４Ａに示すように、シリコン基板１内に、素子分離領域１４を選択的に形成する。次に、図４Ｂに示すように、レジスト２１をパターン形成する。レジスト２１をマスクとして、シリコン基板１にｐ型不純物（第１導電型不純物）であるボロンを注入し、ｐウェル領域２を形成する。次に、レジスト２１をマスクとして用い、再びボロンを注入し、チャネルストップ領域３を形成する。次にレジスト２１をマスクとして、さらにボロンの注入を行い、ｐ型不純物層３１、３２を形成し、ｎチャネルトランジスタのしきい値を決定する。その後、レジスト２１を除去する。
【００７５】
次に、図４Ｃに示すように、Ａ領域を覆い、Ｂ領域に開口を有するレジスト２４をパターン形成する。レジスト２４をマスクとして、Ｂ領域のｐ型不純物層３２にｎ型不純物（第２導電型不純物）である砒素を注入して不純物層３３を形成し、ディプレッション型トランジスタのしきい値を制御する。その後、レジスト２４を除去する。
【００７６】
次に、図４Ｄに示すように、ｐウェル領域２上に酸化膜２６とポリシリコン２７を堆積する。次に、ポリシリコン２７上にレジスト２８をパターン形成し、レジスト２８をマスクとして、図４Ｅに示すように、ドライエッチングにより、ゲート電極１２およびゲート酸化膜１１を規定する。次に、ゲート電極１２および素子分離領域１４をマスクとしてｐ型不純物を注入することによって、注入領域２９を形成する。さらに、図４Ｆに示すように、ｎ型不純物を注入することによって、注入領域４ｂ、５ｂおよびポケット注入領域１０を規定し、ＬＤＤ領域６ｂ、７ｂを形成する。
【００７７】
ここで、ＬＤＤ領域６ｂ、７ｂを形成するためのｎ型不純物をポケット注入領域１０が形成される領域より浅く注入する。ポケット注入領域１０とＬＤＤ領域６ｂ、７ｂの位置が概ね一致するような深さにすると、ｎ型不純物がｐ型不純物を電気的に相殺してｐ型不純物の実効濃度が低下し、パンチスルーしやすくなるためである。
【００７８】
次に、図４Ｇに示すように、ゲート電極１２の側面に、ゲート側壁絶縁膜(サイドウォール絶縁膜)１３を形成し、図４Ｈに示すように、ゲート電極１２、ゲート側壁絶縁膜１３および素子分離領域１４をマスクとしてｎ型不純物を注入することによって、ソース／ドレイン領域８ｂ、９ｂを形成する。
【００７９】
以上のように本実施の形態に係る集積回路の製造方法を実施することにより、トランジスタのしきい値ばらつきを低減させることができる。また、空乏層幅を広くすることができ、変調度を大きくすることができる。
【００８０】
図５は、ｐ型不純物としてボロン、ｎ型不純物として（ａ）はリンを用いた従来例のトランジスタ、（ｂ）は砒素を用いた本実施の形態におけるトランジスタの空乏層を示すシミュレーション結果を示す図である。
【００８１】
このシミュレーションでは、ディプレッション型トランジスタのしきい値電圧がＶｔ＝−１．００Ｖになるように、ドーズ量を合わせている。例えば注入条件は、（ａ）の従来例のトランジスタでは、注入イオンがリンイオン、注入エネルギーが３５ｋｅＶであり、（ｂ）の本実施の形態に係るトランジスタでは、注入イオンが砒素イオン、注入エネルギーが９０ｋｅＶである。
【００８２】
図５（ａ）と（ｂ）を比較すると、（ｂ）の方が、ｐｎ接合の位置が浅くなっていることがわかる。つまり、砒素イオンを注入した場合は、結果的に不純物注入層が浅くなり不純物濃度が上昇する。従って、チャンネル領域の寄生抵抗が減少し、ゲート電圧がゲート電極直下のチャンネル領域に伝達されやすくなる。
【００８３】
図６は、上記ｎ型不純物としてリンを用いた場合、砒素を用いた場合のディプレッション型トランジスタにおいて、変調度およびそのばらつきの実験結果を示したグラフである。図６は、横軸が注入エネルギーを示し、縦軸が左側に変調度、右側に変調度のばらつきを示す。なお、変調度のばらつきを示す軸は、任意の値で示している。
【００８４】
本実験では、ディプレッション型トランジスタのしきい値電圧がＶｔ＝−１．６０Ｖになるように、ドーズ量を決めている。注入条件（実験条件）は、（ａ）従来のトランジスタでは、注入イオンはリンイオン、注入エネルギーは３５ｋｅＶであり、（ｂ）本実施の形態に係るトランジスタでは、注入イオンは砒素イオン、注入エネルギーは５０ｋｅＶ〜１３０ｋｅＶの間で変化させる。
【００８５】
図６は、■が本実施の形態におけるトランジスタの変調度、◆が従来例の変調度を示し、□が本実施の形態におけるトランジスタの変調度のばらつき、◇が従来例の変調度のばらつきを示す実験結果である。注入エネルギーが大きくなると、変調度が大きくなり、ばらつきが小さくなる。ここでいうばらつきは、標準偏差である。
【００８６】
図６より、本実施の形態に係るトランジスタは、測定したすべての注入エネルギーにおいて、従来例のトランジスタより変調度が大きく、ばらつきが小さい。特に、変調度は、本実施の形態に係るトランジスタで０．５８（注入エネルギー５０ｅＶで最大）であり、従来のトランジスタが０．４５（注入エネルギー３５ｅＶ）であるから約１．２９倍に向上したことになる。また、ばらつきは、本実施の形態に係るトランジスタで０．２２（注入エネルギー５０ｅＶで最小）であり、従来のトランジスタが０．６（注入エネルギー３５ｅＶ）であるから約０．３７倍に抑えたことになる。
【００８７】
つまり、変調度およびばらつきが、改善され、さらに変調度のばらつきの原因の解消により、しきい値のばらつきを抑制することができる。
【００８８】
以上のような構成により、本実施の形態に係る集積回路のディプレッション型トランジスタは、ｐｎ接合の位置が浅いため、変調度が大きく、ばらつきが小さい。従って、しきい値のばらつきを低減することができる。
【００８９】
さらに、固体撮像装置に上記変調度が大きいトランジスタを用いることにより、固体撮像装置のダイナミックレンジを大きくすることができる。
【産業上の利用可能性】
【００９０】
本発明に係る固体撮像装置の製造方法は、エンハンスメント型とディプレッション型両方のＭＯＳトランジスタから構成されるアナログ／デジタル混載回路の半導体装置、及びその製造方法において、しきい値ばらつきを小さく、ダイナミックレンジを大きく、また、ダイナミックレンジのばらつきを小さくするのに有益な方法である。
【図面の簡単な説明】
【００９１】
【図１Ａ】本発明の実施の形態１に係る集積回路の製造工程を示す断面図
【図１Ｂ】同上製造工程の次の工程を示す断面図
【図１Ｃ】同上製造工程の次の工程を示す断面図
【図１Ｄ】同上製造工程の次の工程を示す断面図
【図１Ｅ】同上製造工程の次の工程を示す断面図
【図１Ｆ】同上製造工程の次の工程を示す断面図
【図１Ｇ】同上製造工程の次の工程を示す断面図
【図１Ｈ】同上製造工程の次の工程を示す断面図
【図１Ｉ】同上集積回路の断面図
【図２】実施の形態１に係るトランジスタと従来のトランジスタの空乏層を比較するシミュレーション結果を示す図
【図３】従来および本実施の形態におけるディプレッション型トランジスタの変調度、および変調度のばらつきを表わす実験結果を示すグラフ
【図４Ａ】本発明の実施の形態２に係る集積回路の製造工程を示す断面図
【図４Ｂ】同上製造工程の次の工程を示す断面図
【図４Ｃ】同上製造工程の次の工程を示す断面図
【図４Ｄ】同上製造工程の次の工程を示す断面図
【図４Ｅ】同上製造工程の次の工程を示す断面図
【図４Ｆ】同上製造工程の次の工程を示す断面図
【図４Ｇ】同上製造工程の次の工程を示す断面図
【図４Ｈ】同上集積回路の断面図
【図５】実施の形態２に係るトランジスタと従来のトランジスタの空乏層を比較するシミュレーション結果を示す図
【図６】実施の形態２に係るトランジスタと従来のトランジスタの変調度を測定した実験結果を示すグラフ
【図７】従来の固体撮像装置の感光セルおよび雑音制御回路を示す回路図
【図８Ａ】従来の集積回路の製造工程を示す断面図
【図８Ｂ】同上製造工程の次の工程を示す断面図
【図８Ｃ】同上製造工程の次の工程を示す断面図
【図８Ｄ】同上製造工程の次の工程を示す断面図
【図８Ｅ】同上製造工程の次の工程を示す断面図
【図８Ｆ】同上製造工程の次の工程を示す断面図
【図８Ｇ】同上集積回路の断面図
【図９】従来のＭＯＳトランジスタの空乏化を示すバンド図
【図１０】従来のトランジスタのソース、ゲート、ドレインの導通時と遮断時におけるポテンシャルを示すエネルギー図
【符号の説明】
【００９２】
１  シリコン基板
２  ｐウェル領域
３  チャネルストップ領域
４ａ、４ｂ、５ａ、５ｂ  注入領域
６ａ、６ｂ、７ａ、７ｂ  ＬＤＤ領域
８ａ、８ｂ、９ａ、９ｂ  ソース／ドレイン領域
１０  ポケット注入領域
１１  ゲート酸化膜
１２  ゲート電極
１３  サイドウォール絶縁膜
１４  素子分離領域
２１、２２、２４、２８  レジスト
２３、３１、３２  ｐ型不純物層
２５  ｎ型不純物層
２６  酸化膜
２７  ポリシリコン
２９  注入領域
３３  不純物層
【図１Ａ】
2007158105.tif 000003
【図１Ｂ】
2007158105.tif 000004
【図１Ｃ】
2007158105.tif 000005
【図１Ｄ】
2007158105.tif 000006
【図１Ｅ】
2007158105.tif 000007
【図１Ｆ】
2007158105.tif 000008
【図１Ｇ】
2007158105.tif 000009
【図１Ｈ】
2007158105.tif 000010
【図１Ｉ】
2007158105.tif 000011
【図２】
2007158105.tif 000012
【図３】
2007158105.tif 000013
【図４Ａ】
2007158105.tif 000014
【図４Ｂ】
2007158105.tif 000015
【図４Ｃ】
2007158105.tif 000016
【図４Ｄ】
2007158105.tif 000017
【図４Ｅ】
2007158105.tif 000018
【図４Ｆ】
2007158105.tif 000019
【図４Ｇ】
2007158105.tif 000020
【図４Ｈ】
2007158105.tif 000021
【図５】
2007158105.tif 000022
【図６】
2007158105.tif 000023
【図７】
2007158105.tif 000024
【図８Ａ】
2007158105.tif 000025
【図８Ｂ】
2007158105.tif 000026
【図８Ｃ】
2007158105.tif 000027
【図８Ｄ】
2007158105.tif 000028
【図８Ｅ】
2007158105.tif 000029
【図８Ｆ】
2007158105.tif 000030
【図８Ｇ】
2007158105.tif 000031
【図９】
2007158105.tif 000032
【図１０】
2007158105.tif 000033