(57)【要約】【課題】  浮遊ゲート電極の加工形状不良に起因する信頼性、製造歩留まりの低下（ショート、ディスターブ）を防止する。【解決手段】  補助ゲート４の側壁に形成するサイドウォールスペーサ８は、キャップ絶縁膜の一部を構成する酸化シリコン膜６よりも稠密な膜となるよう、ジクロロシラン(dichlorosilane)を原料として８００℃程度の高温で堆積する、いわゆる高温酸化膜（ＨＴＯ膜）で構成し、さらに成膜後に、成膜温度以上の高温で焼き締めを行う。また、制御ゲートと浮遊ゲートの加工（重ね切り）を、異方性ドライエッチとウェットエッチングとで行う。【選択図】  図１１
2007049000.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上に第１導体膜を形成した後、前記第１導体膜上に、前記第１導体膜よりも厚い膜厚を有するキャップ絶縁膜を形成する工程、
（ｂ）前記キャップ絶縁膜および前記第１導体膜をパターニングすることによって、上部が前記キャップ絶縁膜で覆われた第１導体片を形成する工程、
（ｃ）ジクロロシランを原料とするＣＶＤ法を用いて、前記半導体基板の主面上に高温酸化膜を形成した後、前記高温酸化膜を異方性エッチングすることによって、前記第１導体片および前記キャップ絶縁膜のそれぞれの側壁に、前記高温酸化膜からなるサイドウォールスペーサを形成する工程。
【請求項２】
前記キャップ絶縁膜の膜厚は、前記第１導体膜の膜厚の２倍以上であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記高温酸化膜の稠密度は、前記キャップ絶縁膜の稠密度よりも大きいことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記高温酸化膜の異方性エッチングは、１０Ｐａ以下の圧力条件下で行うことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
前記高温酸化膜の異方性エッチングは、５Ｐａ以下の圧力条件下で行うことを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上に第１導体膜を形成した後、前記第１導体膜上に、第１絶縁膜と第２絶縁膜との積層膜からなり、前記第１導体膜よりも厚い膜厚を有するキャップ絶縁膜を形成する工程、
（ｂ）前記キャップ絶縁膜および前記第１導体膜をパターニングすることによって、上部が前記キャップ絶縁膜で覆われた第１導体片を形成する工程、
（ｃ）ジクロロシランを原料とするＣＶＤ法を用いて、前記半導体基板の主面上に高温酸化膜を形成した後、前記高温酸化膜を異方性エッチングすることによって、前記第１導体片および前記キャップ絶縁膜のそれぞれの側壁に、前記高温酸化膜からなるサイドウォールスペーサを形成する工程。
【請求項７】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上に第１導体膜を形成した後、前記第１導体膜上に、前記第１導体膜よりも厚い膜厚を有するキャップ絶縁膜を形成する工程、
（ｂ）前記キャップ絶縁膜および前記第１導体膜をパターニングすることによって、上部が前記キャップ絶縁膜で覆われ、所定のスペースを置いて第１方向に延在する複数の第１導体片を形成する工程、
（ｃ）ジクロロシランを原料とするＣＶＤ法を用いて、前記半導体基板の主面上に高温酸化膜を形成した後、前記高温酸化膜を異方性エッチングすることによって、複数の前記第１導体片および前記キャップ絶縁膜のそれぞれの側壁に、前記高温酸化膜からなるサイドウォールスペーサを形成する工程、
（ｄ）前記半導体基板の主面上を洗浄した後、前記第１導体片のスペース領域に高温熱酸化処理により酸化シリコン膜を形成する工程、
（ｅ）前記半導体基板の主面上に第２導体膜を形成し、前記キャップ絶縁膜で覆われた前記第１導体片のそれぞれのスペース領域に前記第２導体膜を充填する工程、
（ｆ）前記第２導体膜を、異方性エッチングにより、前記キャップ絶縁膜が露出すると共に、前記第１導体片のスペース領域に前記第２導体膜が残存する程度にエッチバックする工程、
（ｇ）前記工程（ｆ）の後、前記半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜の上部に第３導体膜を形成する工程、
（ｈ）前記第３導体膜、前記第１絶縁膜および前記第２導体膜をパターニングすることによって、前記第３導体膜からなり、所定のスペースを置いて前記第１方向と交差する第２方向に延在する複数の第３導体片を形成すると共に、前記第３導体片のそれぞれの下部領域に前記第２導体膜からなる第２導体片を形成する工程。
【請求項８】
前記高温酸化膜の稠密度は、前記キャップ絶縁膜の稠密度よりも大きいことを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項９】
前記高温酸化膜の異方性エッチングは、１０Ｐａ以下の圧力条件下で行うことを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項１０】
前記高温酸化膜の異方性エッチングは、５Ｐａ以下の圧力条件下で行うことを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１１】
前記工程（ｈ）における前記第２導体膜のパターニングは、ドライエッチングと、フッ硝酸またはＡＰＭ洗浄液を用いたウェットエッチングとを組み合わせて行うことを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項１２】
前記（ｈ）工程後に、高温急加熱の熱酸化法によって、前記パターニングされた第２導体膜の側面に酸化シリコン膜を形成する工程、
をさらに含むことを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項１３】
前記第１方向に沿った前記第２導体片の平面寸法は、前記サイドウォールスペーサに接する領域よりも、中央部の方が大きいことを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項１４】
前記第１導体片は、不揮発性メモリの補助ゲート電極を構成し、前記第２導体片は、前記不揮発性メモリの電荷蓄積用浮遊ゲート電極を構成し、前記第３導体片は、前記不揮発性メモリの制御ゲート電極を構成することを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項１５】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面上に第１導体膜と、第１絶縁膜と第２導体膜とを順次形成する工程、
（ｂ）ドライエッチングによって、前記第２導体膜と、前記第１絶縁膜と、前記第１導体膜とを所定の形状にパターニングする工程、
（ｃ）前記工程（ｂ）の後、前記第２導体膜および前記第１導体膜をウェットエッチングする工程。
【請求項１６】
前記ウェットエッチングは、フッ硝酸またはＡＰＭ洗浄液を用いて行うことを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１７】
前記半導体基板の主面に水平な方向における前記第１導体膜の被エッチング量は、前記方向における前記第２導体膜の被エッチング量よりも大きいことを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１８】
前記ウェットエッチングは、ＡＰＭ洗浄液を用いて行うことを特徴とする請求項１７記載の半導体集積回路装置の製造方法。
【請求項１９】
前記工程（ａ）に先だって、
（ｄ）前記半導体基板の主面上に第３導体膜を形成し、前記第３導体膜の上部にキャップ絶縁膜を形成する工程、
（ｅ）前記キャップ絶縁膜と前記第３導体膜とをパターニングすることによって、上部が前記キャップ絶縁膜で覆われた導体片を形成する工程、
（ｆ）前記半導体基板の主面上に第２絶縁膜を形成した後、前記第２絶縁膜を異方性エッチングすることによって、前記導体片および前記キャップ絶縁膜のそれぞれの側壁にサイドウォールスペーサを形成する工程、
をさらに有することを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２０】
前記工程（ｂ）において、前記第２導体膜と、前記第１絶縁膜と、前記第１導体膜とを所定の形状にパターニングする際、前記導体片は、パターニングされないことを特徴とする請求項１９記載の半導体集積回路装置の製造方法。
【請求項２１】
前記第１導体膜は、不揮発性メモリの電荷蓄積用浮遊ゲート電極を構成し、前記第２導体膜は、前記不揮発性メモリの制御ゲート電極を構成し、前記導体片は、前記不揮発性メモリの補助ゲート電極を構成することを特徴とする請求項１９記載の半導体集積回路装置の製造方法。
【請求項２２】
前記第２絶縁膜は、ジクロロシランを原料とするＣＶＤ法を用いて形成することを特徴とする請求項１９記載の半導体集積回路装置の製造方法。
【請求項２３】
前記工程（ｃ）の後、
（ｇ）高温急加熱の熱酸化法によって、前記パターニングされた第１導体膜の側面に酸化シリコン膜を形成する工程、
をさらに含むことを特徴とする請求項１９記載の半導体集積回路装置の製造方法。
【請求項２４】
主面を有する半導体基板と、
上部がキャップ絶縁膜で覆われ、所定のスペースを置いて前記主面の第１方向に延在する複数の補助ゲート電極と、
前記キャップ絶縁膜および前記補助ゲート電極のそれぞれの側壁に形成された酸化シリコン膜からなるサイドウォールスペーサと、
所定のスペースを置いて、前記第１方向と交差する第２方向に延在する複数の制御ゲート電極と、
前記補助ゲート電極のスペース領域のうち、前記制御ゲート電極の下部に位置する領域に形成された複数の電荷蓄積用浮遊ゲート電極と有する半導体集積回路装置であって、
前記第１方向に沿った前記浮遊ゲート電極の平面寸法は、前記サイドウォールスペーサに接している領域よりも、中央部の方が大きいことを特徴とする半導体集積回路装置。
【請求項２５】
前記サイドウォールスペーサを構成する前記酸化シリコン膜は、ジクロロシランを原料とするＣＶＤ法によって成膜された高温酸化膜からなることを特徴とする請求項２４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、電荷蓄積用の浮遊ゲート電極と、制御ゲート電極と、補助ゲート電極とでメモリセルを構成した不揮発性半導体記憶装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリとして、電荷蓄積用の浮遊ゲート電極（以下、浮遊ゲートという）と制御ゲート電極（以下、制御ゲートという）とを備えたフラッシュメモリが知られている。また、この種のフラッシュメモリの一つとして、メモリアレイ内にさらに補助ゲート電極（以下、補助ゲートという）を設けることによって、書込み速度の高速化とメモリセルサイズの縮小とを両立させたＡＧ(Assist gate)−ＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＡＧ−ＡＮＤ型フラッシュメモリについては、例えば特開２００５−８５９０３号公報（特許文献１）に開示されている。この文献に記載されたフラッシュメモリのメモリアレイには、一方向に延在する複数の補助ゲートが互いに隣接した状態で配置されている。また、これらの補助ゲートの上層には、補助ゲートの延在方向と直交する方向に延在する複数の制御ゲートが互いに隣接した状態で配置され、ワード線を構成している。さらに、上記複数の補助ゲートのそれぞれのスペース領域には、電荷蓄積用の浮遊ゲートが、補助ゲートおよび制御ゲートと電気的に分離された状態で配置されている。
【０００４】
ＡＧ−ＡＮＤ型フラッシュメモリは、その微細化が進むと、浮遊ゲートの周囲の全静電容量に対する浮遊ゲートと制御ゲートとの間の静電容量の比で表されるカップリング比が低下し、メモリセルを高速動作させることが困難になる。その対策として、上記文献に記載されたフラッシュメモリは、浮遊ゲートの高さを補助ゲートの高さよりも大きくすることによって、カップリング比の増加を図っている。
【０００５】
上記文献に記載されたＡＧ−ＡＮＤ型フラッシュメモリにおいて、補助ゲートよりも高さの大きい浮遊ゲートは、概略、次のような方法によって形成される。
【０００６】
まず、シリコン基板上に補助ゲート用の第１多結晶シリコン膜を堆積し、続いて第１多結晶シリコン膜の上部にキャップ絶縁膜を堆積する。浮遊ゲートの高さは、補助ゲート（第１多結晶シリコン膜）の膜厚とキャップ絶縁膜の膜厚とによって規定されるので、キャップ絶縁膜は、厚い膜厚で形成する。キャップ絶縁膜は、エッチングストッパとして機能する窒化シリコン膜とその上部に堆積した厚い第１酸化シリコン膜とで構成される。
【０００７】
次に、フォトレジスト膜をマスクにしたドライエッチングでキャップ絶縁膜と第１多結晶シリコン膜とをパターニングすることによって、厚いキャップ絶縁膜で覆われた補助ゲートを形成する。ここまでの工程で、シリコン基板のメモリアレイ領域には、一方向に延在する複数の補助ゲートが互いに隣接した状態で配置される。
【０００８】
次に、補助ゲートおよびキャップ絶縁膜の側壁にサイドウォールスペーサを形成する。サイドウォールスペーサは、補助ゲートと浮遊ゲートとを電気的に分離するための絶縁膜である。サイドウォールスペーサを形成するには、シリコン基板上に第２酸化シリコン膜を堆積した後、この第２酸化シリコン膜を異方性エッチングし、補助ゲートおよびキャップ絶縁膜の側壁に残す。第２酸化シリコン膜は、補助ゲートのスペース幅の半分以下の膜厚で堆積する。
【０００９】
上記の異方性エッチングを行うと、補助ゲートのスペース領域のシリコン基板表面には、エッチング時に生じたカーボンなどを含むエッチングダメージ層が形成される。そこで、次に、低ダメージのドライエッチングを行ってエッチングダメージ層を除去し、さらにウェットエッチングを行ってシリコン基板の表面を清浄化した後、シリコン基板を熱処理することによって、その表面に薄い酸化シリコン膜を形成する。
【００１０】
次に、シリコン基板上に浮遊ゲート用の第２多結晶シリコン膜を堆積することによって、補助ゲートのスペース領域に第２多結晶シリコン膜を充填した後、その表面の高さがキャップ絶縁膜の表面の高さよりも僅かに低くなるまで、第２多結晶シリコン膜の表面をエッチバックする。
【００１１】
次に、補助ゲートを覆うキャップ絶縁膜の一部（第１酸化シリコン膜）とその側壁のサイドウォールスペーサ（第２酸化シリコン膜）とをドライエッチングして除去する。このエッチングは、キャップ絶縁膜の他部（窒化シリコン膜）をエッチングストッパに用いて行い、窒化シリコン膜の表面が露出したところでエッチングを停止する。ここまでの工程で、メモリアレイ領域を一方向に延在する複数の補助ゲートのそれぞれのスペース領域に、補助ゲートよりも高さの大きい第２多結晶シリコン膜が残る。
【００１２】
次に、シリコン基板上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる薄い絶縁膜（ＯＮＯ膜）を形成した後、ＯＮＯ膜の上部に制御ゲート用の第１導体膜を堆積する。第１導体膜は、例えば多結晶シリコン膜とその上部に堆積したタングステンシリサイド膜とで構成する。
【００１３】
次に、フォトレジスト膜をマスクにしたドライエッチングで第１導体膜とその下層のＯＮＯ膜および第２多結晶シリコン膜とをパターニングすることによって、第１導体膜からなる制御ゲート（ワード線）を形成する。ここまでの工程で、シリコン基板のメモリアレイ領域には、補助ゲートの延在方向と直交する方向に延在する複数の制御ゲートが互いに隣接した状態で配置される。また、このドライエッチングによって、補助ゲートと同一方向に延在する第２多結晶シリコン膜がメモリセル毎に分離されて浮遊ゲートが形成される。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記文献に記載された浮遊ゲートの製造方法には、次のような問題がある。これを図２５〜図３２を参照しながら説明する。
【００１５】
浮遊ゲートを形成するには、まず図２５に示すように、単結晶シリコンからなる半導体基板１にｐ型ウエル２を形成し、続いて、ｐ型ウエル２の表面にゲート酸化膜３を形成する。次に、ゲート酸化膜３上にｎ型多結晶シリコン膜とキャップ絶縁膜３５とを堆積した後、フォトレジスト膜をマスクにしたドライエッチングでキャップ絶縁膜とｎ型多結晶シリコン膜とをパターニングすることにより、ｎ型多結晶シリコン膜からなる補助ゲート３４を形成する。キャップ絶縁膜３５は、例えば窒化シリコン膜とその上部に堆積した第１酸化シリコン膜との積層膜で構成する。次に、半導体基板１上にＣＶＤ法で第２酸化シリコン膜３８ａを堆積する。ここで、第２酸化シリコン膜３８ａの堆積には、液体ソースのＴＥＯＳ(TetraEthOxySilane)を原料とするＣＶＤ(Chemical Vapor Deposition)法が用いられている。これは、ＴＥＯＳを原料とするＣＶＤ法は、（１）成膜速度が比較的大きいので、工程の処理時間を短縮できる利点がある、（２）露出面積比によって成膜速度が変化するローディング効果が起き難いので、補助ゲート３４、３４の狭いスペース領域に均一に膜付けするのに向いている、という理由による。
【００１６】
次に、図２６に示すように、第２酸化シリコン膜３８ａを異方性エッチングすることによって、補助ゲート３４とキャップ絶縁膜３５のそれぞれの側壁にサイドウォールスペーサ３８を形成する。ここで、サイドウォールスペーサ３８の形成には、比較的高圧力（３０Ｐａ程度）のエッチング条件が採用されている。
【００１７】
上記の異方性エッチングを行うと、補助ゲート３４、３４のスペース領域では、ｐ型ウエル２の表面が削られるので、ｐ型ウエル２の表面をウェットエッチングで清浄化した後、基板１を熱処理することによって、ｐ型ウエル２の表面に酸化シリコン膜３９を形成する。
【００１８】
次に、図２７に示すように、基板１上にＣＶＤ法を用いてｎ型多結晶シリコン膜４０ｎを堆積した後、ｎ型多結晶シリコン膜４０ｎの表面をエッチバックすることによって、その表面をキャップ絶縁膜３５の表面よりも僅かに下方に後退させる。ｎ型多結晶シリコン膜４０ｎは、後の工程で浮遊ゲートとなる導体膜である。
【００１９】
次に、図２８に示すように、キャップ絶縁膜３５の一部（第１酸化シリコン膜）をドライエッチングして除去する。このドライエッチングは、キャップ絶縁膜３５の残部である窒化シリコン膜をエッチングストッパに用いて行う。第１酸化シリコン膜をドライエッチングすると、露出した窒化シリコン膜の上面より上方のサイドウォールスペーサ３８も除去されるので、窒化シリコン膜の上面とサイドウォールスペーサ３８の上面とがほぼ同じ高さになる。ここまでの工程により、補助ゲート３４よりも高く、かつ補助ゲート３４と同一方向に延在するｎ型多結晶シリコン膜４０ｎが補助ゲート３４およびサイドウォールスペーサ３８に対して自己整合的に形成される。
【００２０】
次に、図２９に示すように、基板１上にＯＮＯ膜４１を形成した後、ＯＮＯ膜４１上にｎ型多結晶シリコン膜４２ｎ、タングステンシリサイド膜４２ｍおよび酸化シリコン膜４３を順次堆積する。ＯＮＯ膜４１は、ＣＶＤ法で堆積した３層の絶縁膜（酸化シリコン膜、窒化シリコン膜および酸化シリコン膜）で構成する。ｎ型多結晶シリコン膜４２ｎおよびタングステンシリサイド膜４２ｍは、後の工程で制御ゲート（ワード線）となる導体膜である。
【００２１】
次に、酸化シリコン膜４３、タングステンシリサイド膜４２ｍおよびｎ型多結晶シリコン膜４２ｎをパターニングすることにより、図３０に示すように、制御ゲート４２（ワード線ＷＬ）が形成される。次に、制御ゲート４２、４２のスペース領域のＯＮＯ膜４１およびｎ型多結晶シリコン膜４０ｎをパターニングすることにより、補助ゲート３４と同一方向に延在していた帯状のｎ型多結晶シリコン膜４０ｎがメモリセル毎に分離され、制御ゲート４２（ワード線ＷＬ）に対して自己整合的に浮遊ゲート４０が形成される。
【００２２】
上記したように、従来の製造方法は、補助ゲート３４の側壁に第２酸化シリコン膜３８ａからなるサイドウォールスペーサ３８を形成する際、ＴＥＯＳを原料とするＣＶＤ法を用いて第２酸化シリコン膜３８ａを堆積している。また、第２酸化シリコン膜３８ａを異方性エッチングしてサイドウォールスペーサ３８を形成する際、比較的高圧力（３０Ｐａ程度）のエッチング条件を採用している。
【００２３】
ところが、ＴＥＯＳを原料とするＣＶＤ法で堆積した第２酸化シリコン膜（ＴＥＯＳ膜）３８ａは、膜の稠密性が低いことから、異方性エッチングおよびその後のウェットエッチング工程でサイドウォールスペーサ３８の形状にばらつきが生じ易い。また、第２酸化シリコン膜３８ａを比較的高圧力の条件で異方性エッチングした場合は、補助ゲート３４、３４の狭いスペース領域において、いわゆるマイクロローディング効果が生じ、エッチングが進む箇所と進み難い箇所が生じるので、やはり形状のばらつきが生じ易い。
【００２４】
このように、従来の製造方法では、補助ゲートの側壁に形成されるサイドウォールスペーサの加工形状に凹凸が生じ易い、という問題のあることが本発明者の検討によって明らかとなった。
【００２５】
ＡＧ−ＡＮＤ型フラッシュメモリの浮遊ゲートは、上述したように、補助ゲートおよびサイドウォールスペーサに対して自己整合的に形成される。従って、浮遊ゲートの下地となるサイドウォールスペーサの加工形状に凹凸がある場合には、補助ゲートのスペース領域に充填される浮遊ゲート用の多結晶シリコン膜も、サイドウォールスペーサの加工形状に倣った形状となる。その結果、多結晶シリコン膜をエッチングして浮遊ゲートを形成する工程で、サイドウォールスペーサの陰になった部分の多結晶シリコン膜がエッチングされ難くなり、極端な場合には、隣接浮遊ゲート間が分離されずに短絡する不良を引き起こす。
【００２６】
また、サイドウォールスペーサの陰になった部分の多結晶シリコン膜がエッチングされ難くなると、隣接浮遊ゲート間の短絡に至らない場合でも、浮遊ゲートの平面形状は、エッチングされ難い四隅が尖って角を突き出した様ないびつな形状になる（図３０参照）。そして、浮遊ゲートがこのような形状になると、所定のメモリセルの書換え動作を繰り返し行う際に、その周囲のメモリセルの閾値電圧まで意図せず変えてしまう「ディスターブ現象」という問題が生じ易くなることが考えられる。
【００２７】
すなわち、図３１に示すように、選択メモリセル（ＭＣ０）の浮遊ゲート（ＦＧ０）の四隅が尖っていると、消去動作の際に当該箇所での電界集中が生じるため、電子が高いエネルギーを持った状態でシリコン基板に放出されることになる。シリコン基板に放出されたこの電子は、基板中で２次電子を生み出し、生み出された電子が再び基板表面の酸化シリコン膜中に入り込む。そして、酸化シリコン膜中に入り込んだ２次電子は、選択メモリセル（ＭＣ０）の消去電界によって選択メモリセル（ＭＣ０）から遠ざけられ、特に対向する隣接メモリセル（ＭＣ１、ＭＣ２）が閾値電圧の低い消去状態にある場合には、隣接メモリセル（ＭＣ１、ＭＣ２）の浮遊ゲート（ＦＧ１、ＦＧ２）に注入される。このように、選択メモリセル（ＭＣ０）の浮遊ゲート（ＦＧ０）の四隅が尖っている場合には、消去時に放出される高いエネルギーを持った電子が生み出す２次電子によって、本来変化して欲しくない隣接メモリセル（ＭＣ１、ＭＣ２）の閾値電圧も上昇するというディスターブ現象を引き起こす。
【００２８】
図３２は、上記のディスターブ現象を受けた隣接メモリセル（ＭＣ１、ＭＣ２）の閾値電圧の変化の様子を示したグラフである。
【００２９】
書換え時に選択されるワード線は、その都度異なるが、一つの場合として、ある特定のワード線が連続して選択されて書換え続けられる可能性もある。このような極端なケースを考えた場合、四隅が尖った浮遊ゲートを有する選択メモリセルに隣接したメモリセルの閾値電圧は、上記のディスターブ現象によって次第に上昇し、遂には所定の電圧範囲を越えて記憶情報の誤書込みに至る。これが隣接メモリセルヘのディスターブ現象である。
【００３０】
今後、メモリセルサイズの微細化が進み、メモリセル間隔が狭くなってくると、こうした問題がより顕著になることが考えられる。また、ディスターブ現象の原因となる浮遊ゲートの形状不良は、ウエハプロセス中のパターン欠陥検査工程において判断することが難しいという問題もある。従って、ＡＧ−ＡＮＤ型フラッシュメモリの製造工程では、浮遊ゲートの形状不良を引き起こさないよう、すなわち四隅が尖った形状にしないようにすることが要求される。
【００３１】
本発明の目的は、ＡＧ−ＡＮＤ型フラッシュメモリのような不揮発性記憶素子において、信頼性、製造歩留まりの低下を防止する技術を提供することにある。
【００３２】
また、本発明の他の目的は、不揮発性記憶素子におけるディスターブ現象を抑制させることにある。
【００３３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３５】
本発明による半導体集積回路装置の製造方法は、以下の工程を有している。
（ａ）半導体基板の主面上に第１導体膜を形成した後、前記第１導体膜上に、前記第１導体膜よりも厚い膜厚を有するキャップ絶縁膜を形成する工程、
（ｂ）前記キャップ絶縁膜および前記第１導体膜をパターニングすることによって、上部が前記キャップ絶縁膜で覆われ、所定のスペースを置いて第１方向に延在する複数の第１導体片を形成する工程、
（ｃ）ジクロロシランを原料とするＣＶＤ法を用いて、前記半導体基板の主面上に高温酸化膜を形成した後、前記高温酸化膜を異方性エッチングすることによって、複数の前記第１導体片および前記キャップ絶縁膜のそれぞれの側壁に、前記高温酸化膜からなるサイドウォールスペーサを形成する工程、
（ｄ）前記半導体基板の主面上を洗浄した後、前記第１導体片のスペース領域に高温熱酸化処理により酸化シリコン膜を形成する工程、
（ｅ）前記半導体基板の主面上に第２導体膜を形成し、前記キャップ絶縁膜で覆われた前記第１導体片のそれぞれのスペース領域に前記第２導体膜を充填する工程、
（ｆ）前記第２導体膜を異方性エッチングにて、前記キャップ絶縁膜が露出すると共に前記第１導体片のスペース領域には前記第２導体膜が残存している程度にエッチバックする工程、
（ｇ）前記工程（ｆ）の後、前記半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜の上部に第３導体膜を形成する工程、
（ｈ）前記第３導体膜、前記第１絶縁膜および前記第２導体膜をパターニングすることによって、前記第３導体膜からなり、所定のスペースを置いて前記第１方向と交差する第２方向に延在する複数の第３導体片を形成すると共に、前記第３導体片のそれぞれの下部領域に前記第２導体膜からなる第２導体片を形成する工程。
【発明の効果】
【００３６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３７】
ＡＧ−ＡＮＤ型フラッシュメモリのような不揮発性記憶素子において、信頼性、製造歩留まりの低下を防止することができる。
【００３８】
また、不揮発性記憶素子におけるディスターブ現象を抑制させることことができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００４０】
本実施の形態は、例えば４Ｇｂｉｔ（ギガビット）の容量を有するＡＧ−ＡＮＤ型フラッシュメモリに本発明を適用したものである。
【００４１】
図１は、本実施の形態のＡＮＤ型フラッシュメモリのメモリアレイを示す回路図、図２は、メモリアレイの構成を簡略化して示す要部平面図、図３は、図２のＡ−Ａ線に沿った断面図である。
【００４２】
ＡＮＤ型フラッシュメモリは、メモリアレイのＹ方向に延在する複数の補助ゲート４と、これと直交するＸ方向に延在する複数の制御ゲート１２と、互いに隣接する補助ゲート４、４間に位置し、補助ゲート４および制御ゲート１２に対して絶縁された状態で形成された電荷蓄積用の膜として浮遊ゲート１０とを備えている。特に限定はされないが、補助ゲート４は、例えば４本を１単位として互いに共通配線（図示せず）に接続されており、場合に応じて書込み動作およびローカルビット線の役割を果たす反転層の形成に用いられる。すなわち、補助ゲート４に所定の電圧を印加すると、補助ゲート４の下部の半導体基板１(ｐ型ウエル２)に、メモリセルのソースまたはドレインとして機能するｎ型反転層が形成される。この反転層は、補助ゲート４に沿ってメモリアレイのＹ方向に延在するので、ローカルビット線として利用される。これにより、ｐ型ウエル２にあらかじめソース、ドレイン用の拡散層を形成したり、メモリセルの上層にローカルビット線用の配線を形成したりする場合に比べて、メモリセルサイズを縮小することができる。また、補助ゲート４は、互いに隣接するメモリセル間のアイソレーション機能も有している。これにより、メモリアレイ内にアイソレーション領域が不要となるので、メモリセルサイズをさらに縮小することができる。制御ゲート１２は、ワード線ＷＬを構成し、１ブロックのメモリセルに対して、例えば２５６本形成されている。
【００４３】
図３に示すように、補助ゲート４は、ｐ型ウエル２の表面のゲート絶縁膜（ゲート酸化膜）３上に形成されている。補助ゲート４は、導体膜として例えばｎ型多結晶シリコン膜からなり、その上部には、補助ゲート４のキャップ絶縁膜を構成する絶縁膜として、例えば窒化シリコン膜５が形成されている。補助ゲート４および窒化シリコン膜５のそれぞれの側壁には、酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ８が形成されている。後述するように、本実施の形態のＡＮＤ型フラッシュメモリは、稠密性が高い酸化シリコン膜でサイドウォールスペーサ８を構成している。
【００４４】
電荷蓄積用の浮遊ゲート１０は、互いに隣接する補助ゲート４、４のスペース領域に配置され、ｐ型ウエル２の表面の酸化シリコン膜９上に形成されている。酸化シリコン膜９は、メモリセルのトンネル絶縁膜として機能する膜であり、この酸化シリコン膜９を介してｐ型ウエル２の表面から浮遊ゲート１０に電子を注入することにより、情報の書き込みが行われる。また、酸化シリコン膜９を介して浮遊ゲート１０からｐ型ウエル２に電子を放出することにより、情報の消去が行われる。浮遊ゲート１０は、補助ゲート４の側壁に形成された絶縁膜（酸化シリコン膜）７とサイドウォールスペーサ８とを介して補助ゲート４と絶縁されている。
【００４５】
浮遊ゲート１０とその上部の制御ゲート１２（ワード線ＷＬ）は、ＯＮＯ膜１１を介して互いに絶縁されている。ＯＮＯ膜１１は、２層の酸化シリコン膜とその間に形成された窒化シリコン膜とからなる。制御ゲート１２（ワード線ＷＬ）は、導体膜として例えばＰやＡｓなどがドープされたｎ型多結晶シリコン膜と、その上に導体膜として例えばタングステンシリサイド（ＷＳｉ）膜などの高融点金属膜を堆積したポリサイド膜からなる。
【００４６】
浮遊ゲート１０は、ｐ型ウエル２の表面からの高さが補助ゲート４よりも高くなるように形成されている。これにより、メモリセルの微細化を進めても、浮遊ゲート１０と制御ゲート１２との対向面積を増やすことができるので、カップリング比の低下が抑制され、メモリセルを高速動作させることが可能になる。
【００４７】
図２３および図２４は、所定の選択メモリセルに情報を書き換える際の電圧印加条件を示した回路図である。ＡＧ−ＡＮＤ型フラッシュメモリは、ワード線単位でメモリセルの情報を書き換えることが可能である。
【００４８】
所定のメモリセルのデータを消去する際には、図２３に示すように、まず選択ワード線ＳＷおよび各補助ゲートＡＧｎ（ｎ＝０〜３）に所定の消去電圧を印加し、浮遊ゲート１０中の電子を基板に放出（Ｆ−Ｎ（Fowlor Nordheim）トンネル放出）する。これにより、選択ワード線ＳＷに接続されたすべてのメモリセルＭＣの閾値電圧は、所定の値以下の消去状態に設定される。
【００４９】
所定のメモリセルにデータを書き込む際には、図２４に示すように、まず、選択ゲートＡＧ２に８Ｖを印加し、選択ゲートＡＧ０に５Ｖを印加する。同時に前記書き込み対象とされる選択メモリセルに隣接する選択ゲートＡＧ１には、上記選択ゲートＡＧ０およびＡＧ２に印加した電圧よりも低い電圧を印加する。この状態で、選択ゲートＡＧ０およびＡＧ２の下の半導体基板表面に反転層が形成される。このとき、選択ゲートＡＧ２下の反転層は、ビット線ＧＢＬ１と導通し、４．５Ｖ程度の電位が与えられる。また、選択ゲートＡＧ０下の反転層は、ビット線ＧＢＬ０と導通し、０Ｖのような接地電位が印加される。これにより、ビット線ＧＢＬ１側の反転層からビット線ＧＢＬ０側の反転層に電流が流れるが、書き込み対象とされる選択メモリセルのチャネルと、その隣の選択ゲートＡＧ１下に形成された弱反転層との間に電界集中を生じ、この電界集中によって半導体基板の表面にホットエレクトロンを生じ、ホットエレクトロンが選択ワード線ＳＷの高電位（ここでは１５Ｖ）による電界で選択メモリセルの浮遊ゲートに注入される。選択メモリセルは、浮遊ゲートに電子が注入されることにより、閾値電圧が高い状態となり、データが書き込まれた状態となる。
【００５０】
次に、図４〜図２０を参照しながら、本実施の形態のＡＮＤ型フラッシュメモリの製造方法を工程順に説明する。
【００５１】
まず、図４に示すように、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１にホウ素（Ｂ）をイオン注入することによって、ｐ型ウエル２を形成する。続いて、基板１を熱酸化することによって、ｐ型ウエル２の表面に７〜９ｎｍ程度の膜厚を有するゲート酸化膜３を形成する。
【００５２】
次に、図５に示すように、ＣＶＤ法を用いてゲート酸化膜３上にリン（Ｐ）またはヒ素（Ａｓ）がドープされたｎ型多結晶シリコン膜４ｎを堆積した後、ｎ型多結晶シリコン膜４ｎ上にキャップ絶縁膜として、窒化シリコン膜５および酸化シリコン膜６をそれぞれＣＶＤ法で堆積する。ｎ型多結晶シリコン膜４ｎの膜厚は、７０ｎｍ程度とする。また、後の工程で形成する浮遊ゲート１０の高さを充分に大きくするために、キャップ絶縁膜（窒化シリコン膜５および酸化シリコン膜６）の膜厚は、少なくともｎ型多結晶シリコン膜４ｎの膜厚よりも大きくし、より好ましくはｎ型多結晶シリコン膜４ｎの２倍以上とする。ここでは、窒化シリコン膜５の膜厚を７０ｎｍ程度、酸化シリコン膜６の膜厚を２５０ｎｍ程度とする。このように、酸化シリコン膜６は、その膜厚を厚くする必要があるので、成膜速度が大きいＣＶＤ法、例えば液体ソースのＴＥＯＳ(TetraEthOxySilane)を原料とする常圧〜低圧ＣＶＤ法によって堆積する。
【００５３】
次に、図６および図７（図６のＡ−Ａ線に沿った断面図）に示すように、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜６、窒化シリコン膜５およびｎ型多結晶シリコン膜４ｎをパターニングすることにより、ｎ型多結晶シリコン膜４ｎからなる補助ゲート４を形成する。
【００５４】
次に、図８に示すように、熱酸化処理によって、加工した補助ゲート４（ｎ型多結晶シリコン膜４ｎ）の側壁に、膜厚１０ｎｍ程度の薄い酸化シリコン膜７を形成する。補助ゲート４の側壁の酸化シリコン膜７は、補助ゲート４と後の工程で形成する浮遊ゲート１０との間の絶縁耐圧を向上させるために形成する。なお、この熱酸化を行うと、補助ゲート４、４間のｐ型ウエル２の表面にも酸化シリコン膜７が形成される。
【００５５】
次に、図９に示すように、基板１上にＣＶＤ法で膜厚４０ｎｍ程度の酸化シリコン膜８ａを堆積する。この酸化シリコン膜８ａは、キャップ絶縁膜の一部を構成する酸化シリコン膜６よりも稠密な膜となるよう、ジクロロシラン(dichlorosilane)を原料として８００℃程度の高温で堆積する、いわゆる高温酸化膜（ＨＴＯ膜）によって構成し、さらに成膜後に、成膜温度以上の高温で焼き締めを行う。
【００５６】
次に、図１０および図１１（図１０のＡ−Ａ線に沿った断面図）に示すように、酸化シリコン膜８ａを異方性エッチングすることによって、補助ゲート４とキャップ絶縁膜（窒化シリコン膜５および酸化シリコン膜６）のそれぞれの側壁にサイドウォールスペーサ８を形成する。
【００５７】
サイドウォールスペーサ８を構成する酸化シリコン膜８ａ（高温酸化膜）は、ＴＥＯＳを原料とするＣＶＤ法で堆積した酸化シリコン膜（ＴＥＯＳ膜）に比べて稠密であるために、異方性エッチングの速度はＴＥＯＳ膜より小さい。特に、サイドウォールスペーサ８が形成される補助ゲート４、４の狭いスペース領域においては、ドライエッチングのマイクロローディング効果によって、エッチングレートの低下が顕著に起こり易い。また、基板１の面内における素子の疎密を考慮すると、メモリアレイの中央領域と周辺領域とでは、エッチングの速度に差が生じる。さらに、補助ゲート４の寸法、酸化シリコン膜８ａの膜厚、補助ゲート４、４のスペース幅などにも僅かなばらつきが存在する。
【００５８】
このような理由から、高温酸化膜で構成された酸化シリコン膜８ａを異方性エッチングしてサイドウォールスペーサ８を形成する場合は、サイドウォールスペーサ８の膜厚にばらつきが生じ易い。その対策として、本実施の形態では、ドライエッチング装置のチャンバ内圧力を１０Ｐａ以下、好ましくは５Ｐａ程度に下げた状態で酸化シリコン膜８ａをエッチングする。これにより、上記した種々の要因に起因するサイドウォールスペーサ８の膜厚のばらつきを低減することができるので、表面に凹凸のない順テーパ状のサイドウォールスペーサ８を形成することができる。
【００５９】
上記の異方性エッチングを行うと、補助ゲート４、４のスペース領域では、ｐ型ウエル２の表面の酸化シリコン膜７が削られるので、露出したｐ型ウエル２の表面には、エッチング時に生じたカーボンなどを含むエッチングダメージ層が生じる。そこで、次に、低ダメージのドライエッチングを行ってエッチングダメージ層を除去し、さらにウェットエッチングを行ってｐ型ウエル２の表面を清浄化した後、基板１を熱処理することによって、ｐ型ウエル２の表面に膜厚７〜１０ｎｍ程度の酸化シリコン膜９を形成する。なお、酸化シリコン膜９を形成する際には、窒素雰囲気中で基板１を熱処理してもよい。これにより、酸化シリコン膜９とｐ型ウエル２ｐとの界面に窒素が偏析し、メモリセルのトンネル酸化膜として機能する酸化シリコン膜９の膜質が向上するので、メモリセルの電荷保持特性が向上する。
【００６０】
次に、図１２に示すように、ＣＶＤ法を用いて基板１上にリンまたはヒ素がドープされたｎ型多結晶シリコン膜１０ｎを堆積し、続いて、ｎ型多結晶シリコン膜１０ｎの表面をエッチバックすることによって、その表面を酸化シリコン膜６（キャップ絶縁膜）の表面よりも僅かに下方に後退させる。ｎ型多結晶シリコン膜１０ｎと酸化シリコン膜６との表面段差は、３０ｎｍ程度以内にすることが好ましい。ｎ型多結晶シリコン膜１０ｎは、後の工程で浮遊ゲート１０となる導体膜である。
【００６１】
次に、図１３に示すように、キャップ絶縁膜の一部である酸化シリコン膜６をドライエッチングして除去する。このドライエッチングは、キャップ絶縁膜の残部である窒化シリコン膜５をエッチングストッパに用いて行う。酸化シリコン膜６をドライエッチングすると、露出した窒化シリコン膜５の上面より上方のサイドウォールスペーサ８も除去されるので、窒化シリコン膜５の上面とサイドウォールスペーサ８の上面とがほぼ同じ高さになる。ここまでの工程により、補助ゲート４よりも高く、かつ補助ゲート４と同一方向に延在する帯状のｎ型多結晶シリコン膜１０ｎが補助ゲート４およびサイドウォールスペーサ８に対して自己整合的に形成される。また、表面に凹凸のない順テーパ状のサイドウォールスペーサ８上にｎ型多結晶シリコン膜１０ｎを堆積したことにより、ｎ型多結晶シリコン膜１０ｎの表面も凹凸のない形状となる。
【００６２】
次に、図１４に示すように、基板１上にＯＮＯ膜１１を形成する。ＯＮＯ膜１１は、ＣＶＤ法で堆積した３層の絶縁膜（酸化シリコン膜、窒化シリコン膜および酸化シリコン膜）で構成する。窒化シリコン膜を挟む２層の酸化シリコン膜は、ＣＶＤ法に代えて熱酸化法で形成してもよい。
【００６３】
次に、図１５に示すように、ＣＶＤ法を用いてＯＮＯ膜１１上にリンまたはヒ素がドープされたｎ型多結晶シリコン膜１２ｎ、タングステンシリサイド膜１２ｍおよび酸化シリコン膜１３を順次堆積する。ｎ型多結晶シリコン膜１０ｎの上部におけるｎ型多結晶シリコン膜１２ｎの膜厚は８０ｎｍ程度であり、タングステンシリサイド膜１２ｍおよび酸化シリコン膜１３の膜厚は、それぞれ１５０ｎｍ程度である。
【００６４】
次に、図１６および図１７（図１６のＢ−Ｂ線に沿った断面図）に示すように、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜１３をパターニングする。続いて、フォトレジスト膜を除去した後、酸化シリコン膜１３をマスク材として、タングステンシリサイド膜１２ｍおよびｎ型多結晶シリコン膜１２ｎをパターニングする。ここまでの工程により、タングステンシリサイド膜１２ｍおよびｎ型多結晶シリコン膜１２ｎからなる制御ゲート１２（ワード線ＷＬ）が形成される。
【００６５】
次に、図１８、図１９（図１８のＢ−Ｂ線に沿った断面図）および図２０（図１８のＣ−Ｃ線に沿った断面図）に示すように、制御ゲート１２（ワード線ＷＬ）を覆う酸化シリコン膜１３をマスクにして、制御ゲート１２、１２のスペース領域のＯＮＯ膜１１およびｎ型多結晶シリコン膜１０ｎをドライエッチングする。続いて、このドライエッチングだけでは除去しきれないｎ型多結晶シリコン膜１０ｎの残膜を除去するために、加熱したＡＰＭ（アンモニア＋過酸化水素）洗浄液またはフッ硝酸を用いてウェットエッチング処理を行う。すなわち、ワード線ＷＬと浮遊ゲート１０のパターニングをドライエッチングおよびウェットエッチングを用いて行う。ここまでの工程により、補助ゲート４と同一方向に延在していた帯状のｎ型多結晶シリコン膜１０ｎがメモリセル毎に分離され、制御ゲート１２（ワード線ＷＬ）に対して自己整合的に浮遊ゲート１０が形成される。
【００６６】
次に、半導体基板の主面上に、酸素（Ｏ２）を含むガスを用いた高温急加熱処理による熱酸化を行う。この熱酸化処理をすることで、露出した半導体基板、浮遊ゲート１０の側面および制御ゲート１２の側面が酸化され、数ｎｍ程度の酸化膜が形成される（図示はしない）。この熱酸化処理を行う主な目的は、上記浮遊ゲート１０のゲート端における電界集中を抑制するために行う。さらに、この熱酸化により、前記ドライエッチング処理やウェットエッチング処理でも除去しきれずわずかに残ったｎ型多結晶シリコン膜１０ｎの残膜を酸化して、完全に除去することを目的としている。
【００６７】
また、上記の熱酸化処理をＩＳＳＧ(In-Situ Steam Generation)酸化法によって行ってもよい。ＩＳＳＧ酸化法は、減圧した熱処理チャンバ内に水素と酸素を直接導入し、約１０００℃の雰囲気中でラジカル酸化反応を行う方法である。
【００６８】
前述したように、本実施の形態の製造方法によれば、サイドウォールスペーサ８は、表面に凹凸のない順テーパ状となる。これにより、ｎ型多結晶シリコン膜１０ｎをドライエッチングして浮遊ゲート１０を形成する際、従来技術のように、サイドウォールスペーサ８の陰になった部分でｎ型多結晶シリコン膜１０ｎがエッチングされずに残るという問題は生じない。すなわち、本実施の形態の製造方法によれば、ｎ型多結晶シリコン膜１０ｎをドライエッチングして浮遊ゲート１０を形成する際、サイドウォールスペーサ８の形状不良に起因して、浮遊ゲート１０、１０間が分離されずに短絡する不良を確実に防止することができる。
【００６９】
また、前述したように、本実施の形態の製造方法によれば、表面に凹凸のない順テーパ状のサイドウォールスペーサ８上にｎ型多結晶シリコン膜１０ｎを堆積したことにより、ｎ型多結晶シリコン膜１０ｎの表面も凹凸のない形状となる。これにより、ｎ型多結晶シリコン膜１０ｎをドライエッチングして浮遊ゲート１０を形成した後、ＡＰＭ液を用いてウェットエッチング処理を行うと、浮遊ゲート１０の四隅からひげ状に延びる残膜やサイドウォールスペーサ８の側面に薄皮状に残る残膜も良好に除去される。従って、図２１に示すように、浮遊ゲート１０の平面形状は、サイドウォールスペーサ８に接する部分の長さ（補助ゲート４の延在方向の長さ）ｂが中央部の長さａと同じかそれよりも小さい（ｂ≦ａ）矩形状となる。
【００７０】
一方、図２２は、補助ゲートの側壁に形成するサイドウォールスペーサをＴＥＯＳ膜で構成した場合に生じ得る浮遊ゲート１０の平面形状を示している。前述したように、ＴＥＯＳを原料とするＣＶＤ法で堆積した酸化シリコン膜を比較的高圧力のエッチング条件で異方性エッチングすると、サイドウォールスペーサの加工形状に凹凸が生じ易い。そのため、補助ゲートおよびサイドウォールスペーサに対して自己整合的に形成される浮遊ゲート１０は、その四隅が尖って角を突き出したようないびつな形状になる。すなわち、浮遊ゲート１０の平面形状は、サイドウォールスペーサに接する部分の長さ（補助ゲートの延在方向の長さ）ｂ’が中央部の長さａよりも大きい（ｂ’＞ａ）形状となる。そして、浮遊ゲート１０がこのような形状になると、消去動作の際に浮遊ゲート１０の四隅に電界が集中し、電子が高いエネルギーを持った状態で基板に放出されるようになるので、基板中で２次電子が発生する。そして、この２次電子が隣接メモリセルの浮遊ゲートに注入されると、隣接メモリセルの閾値電圧が不所望に上昇するディスターブ現象が発生する。これに対し、本実施の形態の浮遊ゲート１０は、その四隅が尖って角を突き出した形状とはならないので、上記したディスターブ現象の発生を抑制することができる。
【００７１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７２】
例えば、上記メモリセルＭＣには、多値の情報を記憶させることも可能である。この多値記憶は、選択ワード線ＳＷの書き込み電圧を一定にし、書き込み時間を変えることで、浮遊ゲート４に注入する電子の量を変化させることで行なうため、何種類かの閾値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”といったような４つ以上の値を記憶させることができる。これにより、１つのメモリセルＭＣが２つのメモリセルの働きをするので、フラッシュメモリの小型化を実現できる。
【００７３】
また、前記実施の形態では、補助ゲートよりも高さの大きい浮遊ゲートを有するＡＧ−ＡＮＤ型フラッシュメモリに適用したが、本発明は、これに限定されるものではない。すなわち、本発明は、側壁にサイドウォールスペーサが形成された補助ゲートのスペース領域に第１導体膜を充填した後、制御ゲート用の第２導体膜をパターニングする際に第１導体膜をパターニングして浮遊ゲートを形成するＡＧ−ＡＮＤ型フラッシュメモリ一般に適用することができる。
【産業上の利用可能性】
【００７４】
本発明は、電荷蓄積用の浮遊ゲート電極と制御ゲート電極と補助ゲート電極とでフラッシュメモリを構成した半導体集積回路装置に適用して有効である。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施の形態であるＡＮＤ型フラッシュメモリのメモリアレイを示す回路図である。
【図２】本発明の一実施の形態であるＡＮＤ型フラッシュメモリの構成を簡略化して示す要部平面図である。
【図３】図２のＡ−Ａ線に沿った断面図である。
【図４】本発明の一実施の形態であるＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図５】図４に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図６】図５に続くＡＮＤ型フラッシュメモリの製造方法を示す要部平面図である。
【図７】図６のＡ−Ａ線に沿った断面図である。
【図８】図６に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図９】図８に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図１０】図９に続くＡＮＤ型フラッシュメモリの製造方法を示す要部平面図である。
【図１１】図１０のＡ−Ａ線に沿った断面図である。
【図１２】図１０に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図１３】図１２に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図１４】図１３に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図１５】図１４に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図１６】図１５に続くＡＮＤ型フラッシュメモリの製造方法を示す要部平面図である。
【図１７】図１６のＢ−Ｂ線に沿った断面図である。
【図１８】図１６に続くＡＮＤ型フラッシュメモリの製造方法を示す要部平面図である。
【図１９】図１８のＢ−Ｂ線に沿った断面図である。
【図２０】図１８のＣ−Ｃ線に沿った断面図である。
【図２１】本実施の形態の製造方法によって得られた浮遊ゲートの平面形状を示す図である。
【図２２】従来の製造方法によって得られた浮遊ゲートの平面形状を示す図である。
【図２３】本発明の一実施の形態であるＡＮＤ型フラッシュメモリの消去動作を示す回路図である。
【図２４】本発明の一実施の形態であるＡＮＤ型フラッシュメモリの書き込み動作を示す回路図である。
【図２５】従来例のＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図２６】図２５に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図２７】図２６に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図２８】図２７に続ＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図２９】図２８に続くＡＮＤ型フラッシュメモリの製造方法を示す要部断面図である。
【図３０】図２９に続くＡＮＤ型フラッシュメモリの製造方法を示す要部平面図である。
【図３１】消去動作時の選択メモリセルと選択メモリセルに隣接するメモリセルを示した平面図である。
【図３２】ディスターブ現象を受けた隣接メモリセルの閾値電圧の変化の様子を示したグラフである。
【符号の説明】
【００７６】
１  半導体基板
２  ｐ型ウエル
３  ゲート絶縁膜（ゲート酸化膜）
４  補助ゲート
４ｎ  ｎ型多結晶シリコン膜
５  窒化シリコン膜
６  酸化シリコン膜
７  絶縁膜（酸化シリコン膜）
８ａ  酸化シリコン膜
８  サイドウォールスペーサ
９  酸化シリコン膜
１０  浮遊ゲート
１０ｎ  ｎ型多結晶シリコン膜
１１  ＯＮＯ膜
１２  制御ゲート
１２ｎ  ｎ型多結晶シリコン膜
１２ｍ  タングステンシリサイド膜
１３  酸化シリコン膜
３４  補助ゲート
３５  キャップ絶縁膜
３８ａ  第２酸化シリコン膜
３８  サイドウォールスペーサ
３９  酸化シリコン膜
４０  浮遊ゲート
４０ｎ  ｎ型多結晶シリコン膜
４１  ＯＮＯ膜
４２  制御ゲート
４２ｎ  ｎ型多結晶シリコン膜
４２ｍ  タングステンシリサイド膜
４３  酸化シリコン膜
ＡＧｎ  補助ゲート
ＷＬ  ワード線
【図１】
2007049000.tif 000003
【図２】
2007049000.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007049000.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2007049000.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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