(57)【要約】      （修正有）【課題】空隙領域の上にファセットのない単結晶半導体膜を形成し、デバイス表面積の減少を防ぐ薄い単結晶膜の積層構造、及び、チャネル領域が均一な厚みを有し、均一な厚みの少なくとも一層の非単結晶膜で下部の半導体ウエハから離間しているＭＯＳトランジスタの製造方法を提供する。【解決手段】絶縁領域３４内部に、選択的なエピタキシャル成長により単結晶半導体活性領域上に単結晶半導体犠牲膜３８及び前記単結晶半導体膜４０を成長させ、隆起した前記絶縁領域３４を少なくとも部分的に除去し、側面から前記単結晶半導体犠牲膜３８の除去を実施する。その後空隙を残す形態。絶縁体、電気伝導体、または熱伝導体で充填する。【選択図】図４Ｃ
2007243174.tif 000002
【特許請求の範囲】
【請求項１】
空隙領域の上に単結晶半導体膜(40; 57)を形成する方法において、
選択的なエピタキシにより単結晶半導体活性領域(32; 58)上に単結晶半導体犠牲膜(38; 56)及び前記単結晶半導体膜(40; 57)を成長させ、
前記単結晶半導体犠牲膜(38; 56)を除去する
ステップを有し、
前記エピタキシャル成長が実施され、一方で前記活性領域は隆起した絶縁領域(34; 52)に囲まれ、
前記単結晶半導体犠牲膜(38; 56)の除去は、隆起した該絶縁膜を少なくとも部分的に除去して生じるアクセスを通じて実施される
ことを特徴とする方法。
【請求項２】
前記単結晶半導体活性領域(32; 58)及び単結晶半導体膜(40; 57)はシリコンからなり、犠牲膜(38; 56)はシリコンゲルマニウムからなることを特徴とする請求項１に記載の方法。
【請求項３】
前記活性領域(32)は、その上部表面と同じ位置で絶縁領域(34)によって初期に画定され、前記膜のエピタキシ前に、前記絶縁領域の深さより低い高さ(h) だけ前記活性領域の上部表面(362) を低くするステップを有することを特徴とする請求項１に記載の方法。
【請求項４】
前記活性領域(32)の上部表面(362) の低くする高さ(h) は前記エピタキシャル膜(38; 40)の厚さの和に略等しいことを特徴とする請求項３に記載の方法。
【請求項５】
前記活性領域(32)は、半導体膜又は基板上に形成された絶縁領域(34)によって初期に画定されることを特徴とする請求項１に記載の方法。
【請求項６】
前記犠牲膜(38)の除去により残った空間隔を絶縁体(25)で充填することを特徴とする請求項１に記載の方法。
【請求項７】
前記犠牲膜(38)の除去により残った空間隔を金属のような電気的又は熱的伝導性材料で充填することを特徴とする請求項１に記載の方法。
【請求項８】
ＭＯＳトランジスタを製造する方法において、トランジスタチャネルを形成すべく請求項１の単結晶半導体膜(40)を形成するステップを備えることを特徴とする方法。
【請求項９】
前記単結晶半導体膜(40; 57)上の絶縁されたゲート(21, 22, 23)の形成後に、前記犠牲膜(38; 56)の除去が実施されることを特徴とする請求項８に記載の方法。
【請求項１０】
隆起したソース／ドレインを形成すべく意図された、前記チャネル(40)のそれと同様の性質の単結晶半導体材料のエピタキシャル成長は、ゲート(21, 22, 23)の形成に引き続くことを特徴とする請求項８に記載の方法。
【請求項１１】
多重ゲートのＭＯＳトランジスタを形成する方法において、請求項１の前記絶縁された単結晶半導体膜を形成する方法を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、真空、若しくは一又は数層の非単結晶膜によって単結晶半導体基板から離間した、薄い単結晶半導体膜部分の形成に関する。
【背景技術】
【０００２】
多くの半導体デバイスにおいて、真空、若しくは異なる性質を有する一又は数層の膜、特に絶縁膜及び/又は伝導膜によって単結晶半導体基板から離間した薄い単結晶半導体膜を少なくとも一層有することが望ましい。
このために、単結晶基板上に犠牲単結晶膜を成長させ、該犠牲単結晶膜上に更に単結晶膜を成長させる方法が知られている。その後、犠牲単結晶膜を除去し、生じる空隙は、一又は数種の材料で部分的に又は完全に充填する。
【特許文献１】特開２００４−７２０７７公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１Ａ乃至１Ｅは、ＭＯＳトランジスタの製造方法として公知の複数の工程を示す断面図であり、下部の半導体膜から絶縁された極薄単結晶シリコン膜上又は膜内にある。
【０００４】
図１Ａは、絶縁領域５が活性領域３を画定している単結晶シリコンウエハ１を示している。一般的に、領域５は、ウエハ１に掘られた溝を絶縁性材料で充填することで形成する。
その後、半導体単結晶である犠牲膜７を成長させる。膜７は例えばシリコンゲルマニウム（ＳｉＧｅ）膜であり、これはゲルマニウムを２０乃至４０％含んでいる。絶縁領域５が形成する絶縁周辺近傍では、シリコンゲルマニウムは該周辺５から離れるような角度をもって成長する。これは、前記周辺にファセット９を形成することになる。ファセット９の位置では、犠牲膜７は不規則な厚みを示す。犠牲膜７の中央の水平部分１１のみが厚みの点で均質である。
【０００５】
そして、図１Ｂに示すように、半導体単結晶であるシリコン膜１３を犠牲膜７上に形成する。膜１３は通常２段階のファセットを形成する。図１Ｂはそのような２段階のファセットを示している。その他、シリコン膜１３が単一のファセット又は、より複雑なファセットを形成しうることは理解されるであろう。ファセット１５は、絶縁周辺５近傍で膜１３が成長することに関連し、下部のファセット９の存在に関連している。もう１つのファセット１７は、膜７の中央の部分１１上に成長する膜１３の中央のプラットフォーム１９の周辺に存在する。
【０００６】
そして、図１Ｃに示すように、トランジスタのゲート２１を、膜１３上に形成する。ゲート２１は、薄い絶縁体２２によって下部の膜１３から絶縁され、絶縁性の周側面のスペーサ２３によって囲まれている。ソース／ドレインの埋め込みを実施する。
図２は図１Ｃに対応する上面図である。膜１３の中央の部分１９の周囲にファセット１５及び１７が示され、絶縁されたゲート２１が活性領域３を横切り絶縁領域５上に支承されていることが示されている。図１Ａ乃至１Ｅは、ゲート２１の延長軸に直交する線I-I'に沿った断面図であることに注意すべきである。図２に示すように、ゲート２１は点線で示されたファセット１５及び１７を２回横切っている。
【０００７】
方法のこの段階で、シリコンゲルマニウムの犠牲膜７を除去することが所望される。しかし、図１Ｃの断面図に示すように、ＳｉＧｅ膜７は依然Ｓｉ膜１３で被覆されている。よって、ＳｉＧｅ膜７に通じるには局所的にＳｉ膜１３を除去しなくてはならない。
このため、図１Ｄに示すように、ゲート２１のそれより大きい寸法であるが膜１３のそれより低い特定のマスクＭを形成しなくてはならない。マスクＭは通常ゲート２１の両側の膜１３の中央の部分１９を部分的にのみ覆うように設計する。点線で示してあるシリコン膜１３の周辺部分を、下部の犠牲膜７が部分的に露出するように除去する。
そして、マスクＭの除去の前後いずれかで、選択的にシリコンゲルマニウム膜７を除去可能なエッチングを実施する。膜７の除去後、膜１３は、絶縁領域５に支承されている上部のゲート２１の位置で残る。膜７の除去によって生じる空の間隔は無の上のシリコン基板を得るためにそして維持されるか、任意の適切な要素で充填される。
【０００８】
例えば、図１Ｅに示すように、Ｓｉ膜１３とＳｉ基板３との間に、間隔を充填する絶縁材料２５を堆積させる。
そして、絶縁されたゲート２１を備え、通常５乃至２０ｎｍであり、好ましくは１０ｎｍ未満であり、典型的には６乃至７ｎｍの厚さの低い厚さのチャネル領域１３を有するＭＯＳトランジスタを、１０乃至３０ｎｍの間の範囲であり、好ましくは約１０ｎｍの低い厚さの局所的な絶縁体２５上に得る。
【０００９】
そのような方法には種々の欠点がある。それらを図３に関連付けて詳述する。それは、図１Ａ乃至１ＥのI-I'断面軸に垂直で、ゲート２１の延長軸に平行な図２の面III-III'に沿った図１Ｅの断面図である。よって、図３に示したシリコン膜１３部分はゲート２１下のチャネル領域に相当する。
膜１３で形成したＭＯＳトランジスタのチャネルには、中央の部分１９の両側に顕著に薄くなった部分があることが図３に見て取れるであろう。これは、上述のファセット９、１５及び１７の存在のためである。更に、チャネル１３を下部の活性領域３から離間する絶縁体２５にも薄くなった部分がある位置にそのような薄くなった部分が生じている。チャネル１３及び絶縁体２５のそのような薄くなった部分は、特に２つのタイプの機能不全の原因となる。
【００１０】
一方で、薄くなったチャネル領域は、膜１３の水平な部分１９の位置に形成される主中央のトランジスタのそれよりずっと低い閾電圧を有する寄生ＭＯＳトランジスタに対応する。中央のトランジスタに対して、所望しない早期のスイッチングが起こる周辺の寄生トランジスタは特に不利である。
他方で、周辺５近傍の絶縁体２５が薄くなった部分、即ち、構造が最も脆くなった箇所では、絶縁体２５の等電位線の顕著な衝突が起こる。絶縁体２５は破損し易かったり、チャネル１３と下部の活性領域３との短絡が起こり易かったりする。
【００１１】
ファセットが生じることの他の欠点として、上部膜の水平な中央の表面領域がピラミッド状に減少していくことがある。従って、図１Ａ乃至１Ｅ及び３には、膜７の水平な中央の部分１１が活性領域３の表面領域に対して減少することが現れている。同様に、図１Ｂ乃至１Ｅ、２及び図３に示すように、膜１３の中央の部分１９は依然小さめである。断面図では、活性領域３に対して、中央の部分１９は、膜７及び１３の厚みの和の２乃至３倍を失っている。よって、膜７及び１３のスタックが３０ナノメートル程度のトータルの厚みである場合、夫々の側で６０乃至９０ｎｍを失っており、つまり１２０乃至１８０ｎｍのトータルの厚みを失っている。回路設計において、活性領域３の表面面積に対して役に立つ表面面積が減少することを考慮しなければならない。これは、デバイス寸法の減少の障害となる。
【００１２】
更に、膜の積層数が増すにつれ、平坦な上部表面の面積は減少していく。これは、例えばゲートスタックトランジスタ等の複層構造を形成する際に特に問題となる。非自己配向マスク工程を実施することが必要なため、平坦な上部表面の面積は減少する。
同様の問題は、ゲートがチャネル領域の全周に亘って形成される前述の全周型のゲートを備えるトランジスタの形成においても発生する。この場合、犠牲膜７の除去の結果生じる空隙は、チャネルとしてのシリコン膜１３を囲むゲート伝導体及び絶縁体で充填される。
【課題を解決するための手段】
【００１３】
従って、本発明は、公知の構造の欠点の少なくとも幾つかを克服する、犠牲膜が除去されるべく所望されている薄い単結晶膜に重なる構造を提供することをねらいとする。
本発明は、チャネル領域が均一な厚みを示し、均一な厚みの少なくとも一層の非単結晶膜で下部の半導体ウエハから離間しているＭＯＳトランジスタの製造方法を提供することもねらいとする。
【００１４】
上述及び他の目的を達成するために、本発明は、空隙領域の上に単結晶半導体膜を形成する方法において、選択的なエピタキシにより単結晶半導体活性領域上に単結晶半導体犠牲膜及び前記単結晶半導体膜を成長させ、前記単結晶半導体犠牲膜を除去するするステップを有し、前記エピタキシャル成長が実施され、一方で前記活性領域は隆起した絶縁領域に囲まれ、前記単結晶半導体犠牲膜の除去は、隆起した該絶縁膜を少なくとも部分的に除去して生じるアクセスを通じて実施されることを特徴とする方法を提供する。
【００１５】
本発明の一実施形態にあっては、前記単結晶半導体活性領域及び単結晶半導体膜はシリコンからなり、犠牲膜はシリコンゲルマニウムからなる。
【００１６】
本発明の一実施形態にあっては、前記活性領域は、その上部表面と同じ位置で絶縁領域によって初期に画定され、前記膜のエピタキシ前に、前記絶縁領域の深さより低い高さだけ前記活性領域の上部表面を低くするステップを有する。
【００１７】
本発明の一実施形態にあっては、前記活性領域の上部表面の低くする高さは前記エピタキシャル膜の厚さの和に略等しい。
【００１８】
本発明の一実施形態にあっては、前記活性領域は、半導体膜または基板上に形成された絶縁領域によって初期に画定される。
【００１９】
本発明の一実施形態にあっては、前記空隙領域を絶縁体で充填するＭＯＳトランジスタを製造する方法において、本発明に係る半導体膜によってトランジスタチャネルを形成する。
【００２０】
本発明の一実施形態にあっては、前記空隙領域を電気伝導体又は熱伝導体で充填する。
【００２１】
本発明は、一又は数層のゲートを有するＭＯＳトランジスタの形成に適用される。
【００２２】
本発明の一実施形態にあっては、前記単結晶半導体膜状の絶縁されたゲートの形成後に、前記犠牲膜の除去が実施される。
【００２３】
本発明の一実施形態にあっては、隆起したソース／ドレインを形成すべく意図された、前記チャネルのそれと同様の性質の単結晶半導体材料のエピタキシャル成長は、ゲートの形成に引続く。
【００２４】
本発明の上述の及び他の目的、特徴及び長所を、添付の図面と関連付けて、以下の非制限的な特定の実施形態の記載において詳述する。
【発明を実施するための最良の形態】
【００２５】
半導体構成品を示すのに通常であるように、種々の図面は一定の縮尺で描かれないであろう。更に、複数の図面において絶縁性材料は斜線で示されたことは注目すべきである。
図４Ａ乃至４Ｆ及び５の断面図に関連して以下に本発明の一実施形態に係る方法の単ゲートＭＯＳトランジスタの形成への応用が述べられる。
【００２６】
図４Ａは単結晶半導体ウエハ３０の断面図である。これは活性領域３２及びこれを画定する絶縁領域３４を備える。ウエハ３０は例えば単結晶シリコンからなる。領域３４は、絶縁体を充填された狭い溝（ＳＴＩ，ｓｈａｌｌｏｗ  ｔｒｅｎｃｈｅｓ  ｆｉｌｌｅｄ  ｗｉｔｈ  ａｎ  ｉｎｓｕｌａｔｏｒ）からなる。
【００２７】
図４Ｂに示すように、活性領域３２を、周囲の絶縁領域３４に対して選択的にエッチングする。このエッチングは、例えば、等方的又は異方的プラズマドライエッチング、又は化学ウェットエッチング、又はその他エピタキシ反応炉中に導入可能な気体塩化水素存在下の気相エッチング等の任意のシリコンエッチング法によって実行される。領域３２の上部表面は位置３６１から位置３６２まで高さｈだけ下がる。高さｈは絶縁領域３４深さより低くなるべく特に選択される。
【００２８】
そして、図４Ｃに示すように、シリコンゲルマニウムの犠牲膜３８を、単結晶の領域３２の表面３６２上にのみ選択的にエピタキシにより成長させ、シリコン膜４０が引続く。領域３２の表面が低くなった高さｈは、Ｓｉ膜４０の上部表面が初期の位置３６１に実質的に達するように、膜３８及び４０の厚みに応じて選択された。
ＳｉＧｅ及びＳｉ膜３８、４０の成長の際に、周囲の絶縁膜３４による略垂直の壁によって、前述のファセット（ｆａｃｅｔ）の形成が抑制される。
【００２９】
図４Ｄに示すように、方法は、トランジスタの絶縁されたゲート２１をＳｉ膜４０上に形成することで引続く。
【００３０】
そして、図４Ｅに示すように、絶縁領域３４を選択的にエッチングする。絶縁領域３４の上部表面は膜３８及び４０の間の限界より低い位置に下がる。好ましくは、絶縁領域３４のエッチングは領域３２の初期凹所高さｈ（図４Ｂ参照）だけエッチングされる。
絶縁領域３４の上部表面をエッチングするのにマスキング工程が不要であり、このエッチング後に犠牲膜３８の縁が明らかになることは注目すべきである。よって、この膜は直接的に除去することができる。
【００３１】
図４Ｆに示す次の工程で、シリコンゲルマニウム膜３８を選択的に除去し、例えば、絶縁体２５のような任意の適当な要素に置き換える。
そして、５乃至２０ｎｍの間の範囲であり、好ましくは１０ｎｍ未満であり、例えば６乃至７ｎｍの厚さの薄いチャネル領域４０を有し、局所的な絶縁体２５及び下部の基板３２から離間しているＭＯＳトランジスタが形成される。
【００３２】
図５は、図４Ａ乃至４Ｆの断面と直交する、ゲート２１の延長方向に平行な面（図２のIII-III'線参照）での断面図である。
図５に示すように、ゲート２１は、活性領域３２上で延長し、活性領域３２の両側の絶縁領域３４に支承される。ゲート２１は、絶縁体２２によって下部のチャネル４０から絶縁されている。チャネル４０は、絶縁体２５によって活性領域３２から離間している。
【００３３】
図４Ｆ及び５に示すように、本発明に係るチャネル４０及び絶縁体２５は一定の厚みを示す。そして、形成されるトランジスタはもはや公知のデバイスの機能不全を示すことはない。
【００３４】
本発明によれば、これは、単結晶のウエハ３０上にＳｉＧｅ膜３８及びＳｉ膜４０等の薄い単結晶の膜を成長させて従来得られる周辺のファセットの除去によって得られる。
本発明は、基板上に、ファセットなく一又は数層の薄い単結晶半導体膜を得ることを可能にする。ファセットの欠如は、連続する膜において、基板の初期の表面の面積に等しい平坦な表面の面積を維持することを可能にする。これは、ファセットの形成を補償するための従来のガードの総表面積の減少を可能にする。よって、ＣＭＯＳトランジスタ基礎メモリ等の集積デバイスの密度の増加が可能である。
【００３５】
更に、そのような結果は、付加的なマスクの形成を用いることなしに本発明によって長所として得られる。本発明に係る、活性領域３２（図４Ｂ参照）と絶縁領域３４（図４Ｅ参照）との表面を低くするエッチングは自己配向方式で実施される。これは、公知の方法に対して本発明に係る方法を簡略化し、非自己配向的マスクの場合必要な、ガード距離を設ける必要を回避させる。
【００３６】
当然、本発明は、当業者が容易に想到する種々の変形、改良及び修正を有してよい。本発明を理解するのに不可欠な工程についてのみ特に述べた。所望のデバイスを形成するために必要な任意の工程を有する方法を完遂することは、当業者の能力の範囲内のことであろう。よって、約２０ナノメートル未満、好ましくは約１０ナノメートル未満、例えば６乃至７ｎｍの厚みの膜４０等のチャネル領域に対して、ゲート２１の両側により厚みを示すソース／ドレイン領域を有することが望まれるだろう。そして、絶縁されたゲート２１の両側の隆起したソース／ドレイン領域を形成するために、付加的なエピタキシを実施することは、当業者の能力の範囲内のことであろう。そのようなエピタキシは、図４Ｄに関連して述べたゲート２１の形成後に実施してよく、図４Ｅに関連して述べた絶縁領域３４の選択的なエッチング前に実施してよい。
【００３７】
更に、所定の技術的プロセスにおいて必要な任意の材料及び厚みの変更を行うことは当業者の能力の範囲内のことであろう。詳細には、当業者は、図４Ｅに関連して述べた絶縁領域３４のエッチングによって影響されないように、ゲート２１のスペーサ２３の材料を適合させるであろう。
また、上部Ｓｉ膜４０の上部表面が領域３２の初期の位置３６１に達するように、領域３２のエッチングの高さｈを選択することは、開示された（図４Ｂ及び４Ｃ参照）。図示しない変形例によれば、Ｓｉ膜４０の上部表面が、活性領域３２の初期の位置３６１の上にある。ドレイン／ソースの上部表面が初期の位置３６１に達するように及び／又は越えるように、ゲート２１の形成後に、付加的なドレイン及び／又はソースのエピタキシの実施に対して、当業者は高さｈを適合させてよい。
【００３８】
更に、図４Ａ乃至４Ｆに関連して述べたプロセスは本発明の実施形態の一例に過ぎない。初期段階の変形例を図６Ａ及び６Ｂに示す。
図６Ａに示すように、絶縁体で充填された溝によって画定された活性領域でプロセスを開始する代わりに、シリコン膜又は絶縁膜（又は複数膜の積層体）５２を堆積した基板５１で開始する。基板５１に活性領域を画定する開口５３は、膜５２で形成される。
図６Ｂに示すように、単結晶のシリコンゲルマニウム及びシリコン膜５６及び５７を開口５３内に、可能ならば基体となるシリコン膜５８上に成長させる。そして、絶縁膜５２を、上述したのと同様に、シリコンゲルマニウム膜５６の周辺にアクセスを有するように部分的に又は全てエッチングし、選択的エッチングにより除去する。
【００３９】
また、本発明は絶縁体上に薄いチャネル領域を有するＭＯＳトランジスタを形成するという文脈でのみ述べられたが、これが応用の一例に過ぎないことは、当業者には理解されるはずである。
本発明は、除去されるべき半導体犠牲膜を用いた任意の型に用いてよい。例えば、本発明は、多用途ＭＯＳトランジスタ、２重ゲート又は多重ゲートＭＯＳトランジスタの形成に用いてよい。
一般的に、本発明はシリコンプロセスの文脈で述べたが、他の任意の集積回路製造プロセスに適応する。
【００４０】
そのような変形例、修正例、及び改良は本開示の一部であるべく意図され、本発明の精神及び適用範囲内にあるべく意図されている。従って、上述は例示のみによるもので限定の意図はない。本発明は、以下の請求項及びその等価物によって画定するように及びその等価物によってのみ限定される。
【図面の簡単な説明】
【００４１】
【図１Ａ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｂ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｃ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｄ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｅ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図２】前述の、図１Ｃの上面図である。
【図３】前述の、図２のIII-III'面に沿った図１Ｅの構造の断面図である。
【図４Ａ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｂ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｃ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｄ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｅ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｆ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図５】直交する断面での図４Ｆの構造の断面図である。
【図６Ａ】本発明に係る方法の実施の予備的工程の変形例を示す図である。
【図６Ｂ】本発明に係る方法の実施の予備的工程の変形例を示す図である。
【図１Ａ】
2007243174.tif 000003
【図１Ｂ】
2007243174.tif 000004
【図１Ｃ】
2007243174.tif 000005
【図１Ｄ】
2007243174.tif 000006
【図１Ｅ】
2007243174.tif 000007
【図２】
2007243174.tif 000008
【図３】
2007243174.tif 000009
【図４Ａ】
2007243174.tif 000010
【図４Ｂ】
2007243174.tif 000011
【図４Ｃ】
2007243174.tif 000012
【図４Ｄ】
2007243174.tif 000013
【図４Ｅ】
2007243174.tif 000014
【図４Ｆ】
2007243174.tif 000015
【図５】
2007243174.tif 000016
【図６Ａ】
2007243174.tif 000017
【図６Ｂ】
2007243174.tif 000018
【手続補正書】
【提出日】平成19年3月28日(2007.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
活性領域の上方に空隙領域を挟んで半導体膜を形成する方法において、
選択的なエピタキシャル成長により該活性領域上に犠牲膜を成長させる工程と、
選択的な該エピタキシャル成長により該犠牲膜上に前記半導体膜を成長させる工程と、
前記空隙領域を形成するように前記犠牲膜を除去する工程と
を有し、
前記エピタキシャル成長は、隆起した絶縁領域に囲まれた前記活性領域の表面上で実施され、
前記犠牲膜の除去は、該絶縁領域を少なくとも部分的に除去して生じる前記犠牲膜の露出した縁から実施される
ことを特徴とする方法。
【請求項２】
前記活性領域、半導体膜、及び犠牲膜は単結晶であることを特徴とする請求項１に記載の方法。
【請求項３】
前記活性領域及び半導体膜はシリコンからなり、犠牲膜はシリコンゲルマニウムからなることを特徴とする請求項１に記載の方法。
【請求項４】
前記エピタキシャル成長の実施前に、前記絶縁領域の上部表面と同位置にあった前記活性領域の上部表面を、前記絶縁領域の上部表面より所定高さだけ低くする工程を更に有することを特徴とする請求項１に記載の方法。
【請求項５】
前記所定高さは前記半導体膜及び犠牲膜の厚さの和に略等しいことを特徴とする請求項４に記載の方法。
【請求項６】
前記絶縁領域は、前記活性領域上又は前記活性領域上に積層した第２の半導体膜上に形成されていることを特徴とする請求項１に記載の方法。
【請求項７】
ＭＯＳトランジスタを製造する方法において、請求項１に記載の半導体膜によってトランジスタチャネルを形成することを特徴とする方法。
【請求項８】
前記空隙領域を絶縁体で充填する工程を更に有することを特徴とする請求項７に記載の方法。
【請求項９】
前記空隙領域を電気伝導体又は熱伝導体で充填する工程を更に有することを特徴とする請求項７に記載の方法。
【請求項１０】
前記犠牲膜の除去の実施前に、前記半導体膜上に絶縁されたゲートを形成することを特徴とする請求項７に記載の方法。
【請求項１１】
ゲートの形成に引き続いて、
ソース及び／又はドレインを形成すべく、前記半導体膜と同様の性質の半導体材料のエピタキシャル成長を行う
ことを特徴とする請求項７に記載の方法。
【請求項１２】
多重ゲートのＭＯＳトランジスタを製造する方法において、請求項１に記載の半導体膜を形成する方法を含むことを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、真空、若しくは一又は数層の非単結晶膜によって単結晶半導体基板から離間した、薄い単結晶半導体膜部分の形成に関する。
【背景技術】
【０００２】
多くの半導体デバイスにおいて、真空、若しくは異なる性質を有する一又は数層の膜、特に絶縁膜及び/又は伝導膜によって単結晶半導体基板から離間した薄い単結晶半導体膜を少なくとも一層有することが望ましい。
このために、単結晶基板上に犠牲単結晶膜を成長させ、該犠牲単結晶膜上に更に単結晶膜を成長させる方法が知られている。その後、犠牲単結晶膜を除去し、生じる空隙は、一又は数種の材料で部分的に又は完全に充填する。
【特許文献１】特開２００４−７２０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１Ａ乃至１Ｅは、ＭＯＳトランジスタの製造方法として公知の複数の工程を示す断面図であり、下部の半導体膜から絶縁された極薄単結晶シリコン膜上又は膜内にある。
【０００４】
図１Ａは、絶縁領域５が活性領域３を画定している単結晶シリコンウエハ１を示している。一般的に、絶縁領域５は、ウエハ１に掘られた溝を絶縁性材料で充填することで形成する。
その後、半導体単結晶である犠牲膜７をウエハ１上に成長させる。犠牲膜７は例えばシリコンゲルマニウム（ＳｉＧｅ）膜であり、これはゲルマニウムを２０乃至４０重量％含んでいる。絶縁領域５が囲む活性領域３の周辺近傍では、シリコンゲルマニウムは該周辺から離れるような角度をもって成長する。これは、前記周辺にファセット（ｆａｃｅｔ）９を形成することになる。ファセット９の位置では、犠牲膜７は不規則な厚みを示す。犠牲膜７の中央の水平部分１１のみが厚みの点で均質である。
【０００５】
そして、図１Ｂに示すように、半導体単結晶であるシリコン膜１３を犠牲膜７上に形成する。シリコン膜１３は通常２段階のファセットを形成することになる。図１Ｂはそのような２段階のファセット１５、１７を示している。その他、シリコン膜１３が単一のファセット又は、より複雑なファセットを形成しうることは理解されるであろう。ファセット１５は、絶縁領域５が囲む活性領域３の周辺近傍でシリコン膜１３が成長することにより形成され、更に下部のファセット９の影響も受けて形成されている。もう１つのファセット１７は、犠牲膜７の中央の水平部分１１上に成長するシリコン膜１３の中央の部分１９の周辺に形成される。
【０００６】
そして、図１Ｃに示すように、トランジスタのゲート２１を、シリコン膜１３上に形成する。ゲート２１は、薄い絶縁体２２によって下部のシリコン膜１３から絶縁され、絶縁性の側面のスペーサ２３によって囲まれている。ソース及び／又はドレインの埋め込みを実施する。
図２は図１Ｃに対応する上面図である。シリコン膜１３の中央の部分１９の周囲にファセット１５及び１７が示され、絶縁されたゲート２１が活性領域３を横切り絶縁領域５上に支承されていることが示されている。図１Ａ乃至１Ｅは、ゲート２１の延長軸に直交する線I-I'に沿った断面図である。図２に示すように、ゲート２１は破線で示されたファセット１５及び１７をそれぞれ２回横切っている。
【０００７】
プロセスのこの段階で、シリコンゲルマニウムの犠牲膜（ＳｉＧｅ膜）７を除去することが所望される。しかし、図１Ｃに示すように、ＳｉＧｅ膜７は依然シリコン膜１３で被覆されている。ＳｉＧｅ膜７に通じるには局所的にシリコン膜１３を除去しなくてはならない。
このため、図１Ｄに示すように、ゲート２１より大きくシリコン膜１３より小さい寸法の特定のマスクＭを形成しなくてはならない。マスクＭは通常ゲート２１の両側のシリコン膜１３の中央の部分１９を部分的にのみ覆うように形成する。破線で示してあるシリコン膜１３の周辺部分を、下部の犠牲膜７が部分的に露出するように除去する。
そして、マスクＭの除去の前後いずれかで、選択的にＳｉＧｅ膜７を除去可能なエッチングを実施する。犠牲膜７の除去後、シリコン膜１３は、絶縁領域５に支承されている上部のゲート２１から垂下して残ることになる。犠牲膜７の除去によって生じる空隙はそのまま残されるか、適切な材料で充填される。
【０００８】
例えば、図１Ｅに示すように、シリコン膜１３とシリコン基板の活性領域３との間に、空隙を充填する絶縁体２５を堆積させる。
これにより、絶縁されたゲート２１を有し、シリコン膜１３からなる通常５乃至２０ｎｍであり、好ましくは１０ｎｍ未満であり、典型的には６乃至７ｎｍの厚さの薄いチャネル領域を有するＭＯＳトランジスタを、１０乃至３０ｎｍであり、好ましくは約１０ｎｍの厚さの薄い局所的な絶縁体２５上に形成することができる。
【０００９】
上述の方法には種々の欠点がある。それらを図３に関連付けて詳述する。図３はゲート２１の延長軸に平行な図２の線III-III'に沿った図１Ｅの断面図である。図３に示したシリコン膜１３部分はゲート２１下のチャネル領域に相当する。
シリコン膜１３で形成したＭＯＳトランジスタのチャネルには、中央の部分１９の両側に顕著に薄くなった部分がある。これは、上述のファセット９、１５及び１７のためである。更に、シリコン膜１３からなるチャネルを下部の活性領域３から離間する絶縁体２５にも薄くなった部分がある。シリコン膜１３からなるチャネル及び絶縁体２５の薄くなった部分は、特に２つのタイプの機能不全の原因となる。
【００１０】
第１に、薄くなったチャネル部分は、シリコン膜１３の水平な部分１９の位置に形成される主要部分となる中央のトランジスタの閾電圧よりずっと低い閾電圧を有する寄生ＭＯＳトランジスタに対応する。中央のトランジスタに比して、所望しない早期のスイッチングが起こる周辺の寄生トランジスタの形成は顕著な欠点となる。
第２に、絶縁領域５が囲む活性領域３の周辺近傍の絶縁体２５が薄くなった部分、即ち、構造が脆くなった箇所では、絶縁体２５の等電位線の顕著な衝突が起こる。絶縁体２５は破損し易かったり、シリコン膜１３からなるチャネルと下部の活性領域３との短絡が起こり易かったりする。
【００１１】
ファセットが生じることの他の欠点として、上部膜の水平な中央の表面領域がピラミッド状に減少していくことがある。図１Ａに示すように、犠牲膜７の水平な中央の部分１１は活性領域３の表面領域に比して狭くなる。同様に、図１Ｂ及び図３に示すように、シリコン膜１３の中央の部分１９は犠牲膜７の水平な中央の部分１１に比して狭くなる。断面図では、活性領域３に比して、水平な中央の部分１９は、膜７及び１３の厚みの和の２乃至３倍の幅寸法をファセットとして失っていることになる。よって、犠牲膜７及びシリコン膜１３のスタックが３０ｎｍ程度のトータルの厚みである場合、夫々の側で６０乃至９０ｎｍを失っており、つまりトータルで１２０乃至１８０ｎｍの幅寸法を失っている。回路設計において、活性領域３の表面面積に比して有効表面面積が減少することを考慮しなければならない。これは、デバイスをより小型化する際の障害となる。
【００１２】
更に、膜の積層数が増すにつれ、平坦な上部表面の面積は減少していく。これは、例えばゲートスタックトランジスタ等の複層構造を形成する際に特に問題となる。非自己配向マスク工程を実施することが必要なため、平坦な上部表面の面積は減少する。
同様の問題は、ゲートがチャネル領域の全周に亘って形成される前述の全周型のゲートを備えるトランジスタの形成においても発生する。この場合、犠牲膜７の除去の結果生じる空隙は、チャネルとしてのシリコン膜１３を囲むゲート伝導体及び絶縁体で充填される。
【００１３】
従って、本発明は、公知の構造の欠点の少なくとも幾つかを克服すべく、犠牲膜を所望のように除去できる薄い単結晶膜の積層構造を提供することをねらいとする。
本発明は、チャネル領域が均一な厚みを有し、均一な厚みの少なくとも一層の非単結晶膜で下部の半導体ウエハから離間しているＭＯＳトランジスタの製造方法を提供することもねらいとする。
【課題を解決するための手段】
【００１４】
上述及び他の目的を達成するために、本発明は、活性領域の上方に空隙領域を挟んで半導体膜を形成する方法において、選択的なエピタキシャル成長により該活性領域上に犠牲膜を成長させる工程と、選択的な該エピタキシャル成長により該犠牲膜上に前記半導体膜を成長させる工程と、前記空隙領域を形成するように前記犠牲膜を除去する工程とを有し、前記エピタキシャル成長は、隆起した絶縁領域に囲まれた前記活性領域の表面上で実施され、前記犠牲膜の除去は、該絶縁領域を少なくとも部分的に除去して生じる前記犠牲膜の露出した縁から実施されることを特徴とする方法を提供する。
【００１５】
本発明の一実施形態にあっては、前記活性領域及び半導体膜はシリコンからなり、犠牲膜はシリコンゲルマニウムからなる。
【００１６】
本発明の一実施形態にあっては、前記エピタキシャル成長の実施前に、前記絶縁領域の上部表面と同位置にあった前記活性領域の上部表面を、前記絶縁領域の上部表面より所定高さだけ低くする工程を更に有する。
【００１７】
本発明の一実施形態にあっては、前記所定高さは前記半導体膜及び犠牲膜の厚さの和に略等しい。
【００１８】
本発明の一実施形態にあっては、前記絶縁領域は、前記活性領域上又は前記活性領域上に積層した第２の半導体膜上に形成されている。
【００１９】
本発明の一実施形態にあっては、ＭＯＳトランジスタを製造する方法において、本発明に係る半導体膜によってトランジスタチャネルを形成する。
【００２０】
本発明の一実施形態にあっては、前記空隙領域を絶縁体で充填する工程を更に有する。
【００２１】
本発明の一実施形態にあっては、前記空隙領域を電気伝導体又は熱伝導体で充填する工程を更に有する。
【００２２】
本発明は、一又は数層のゲートを有するＭＯＳトランジスタの形成に適用される。
【００２３】
本発明の一実施形態にあっては、前記犠牲膜の除去の実施前に、前記半導体膜上に絶縁されたゲートを形成する。
【００２４】
本発明の一実施形態にあっては、多重ゲートのＭＯＳトランジスタを製造する方法において、本発明に係る半導体膜を形成する方法を含む。
本発明の上述の及び他の目的、特徴及び長所を、添付の図面と関連付けて、以下の非制限的な特定の実施形態の記載において詳述する。
【発明を実施するための最良の形態】
【００２５】
集積回路の説明においては一般的なことではあるが、図面は一定の縮尺で描かれてはいない。更に、全ての図面を通じて絶縁性材料には斜線を施してある。
以下には、本発明に係る方法を単ゲートＭＯＳトランジスタの形成に応用した例を一実施形態として、図面を参照して詳述する。
【００２６】
図４Ａは単結晶半導体ウエハ３０の断面図である。ウエハ３０は活性領域３２及び該活性領域３２を画定する絶縁領域３４を備える。ウエハ３０は例えば単結晶シリコンからなる。絶縁領域３４は、絶縁体を充填された狭い溝（ＳＴＩ，ｓｈａｌｌｏｗ  ｔｒｅｎｃｈｅｓ  ｆｉｌｌｅｄ  ｗｉｔｈ  ａｎ  ｉｎｓｕｌａｔｏｒ）からなる。
【００２７】
図４Ｂに示すように、活性領域３２を、周囲の絶縁領域３４を除いて選択的にエッチングする。例えば、等方的又は異方的プラズマドライエッチング、化学ウェットエッチング、その他エピタキシチャンバ中の気体塩化水素による気相エッチング等のシリコンエッチング法が用いられる。活性領域３２の上部表面は符号３６１で示される位置から符号３６２で示される位置まで高さｈだけ下がる。活性領域３２の上部表面は絶縁領域３４の上部表面の位置より低くなる。
【００２８】
そして、図４Ｃに示すように、シリコンゲルマニウムの犠牲膜（ＳｉＧｅ膜）３８を、単結晶の活性領域３２の表面３６２上にのみ選択的にエピタキシにより成長させる（積層する）。続いてその上に、シリコン膜（Ｓｉ膜）４０を成長させる。活性領域３２の上部表面が低くなった高さｈは、Ｓｉ膜４０の上部表面が符号３６１で示される初期の位置に実質的に達するように、ＳｉＧｅ膜３８及びＳｉ膜４０の厚みに応じて決定されている。
ＳｉＧｅ膜３８及びＳｉ膜４０の成長の際に、周囲の絶縁膜３４による略垂直の壁によって、前述のファセット（ｆａｃｅｔ）の形成が抑制される。
【００２９】
図４Ｄに示すように、トランジスタの絶縁されたゲート２１をＳｉ膜４０上に形成する。
【００３０】
そして、図４Ｅに示すように、絶縁領域３４を選択的にエッチングする。絶縁領域３４の上部表面はＳｉＧｅ膜３８とＳｉ膜４０との間の境界より低い位置に下がる。好ましくは、絶縁領域３４は最初に活性領域３２を低くした高さｈ（図４Ｂ参照）だけエッチングされる。
絶縁領域３４の上部表面をエッチングするのにマスキング工程が不要であることは注目すべきである。更に、エッチング後に犠牲膜３８の縁が露出することも注目すべきである。よって、犠牲膜（ＳｉＧｅ膜）３８は直ちに除去することができる。
【００３１】
図４Ｆに示すように、ＳｉＧｅ膜３８を選択的に除去し、絶縁体２５に置き換える。絶縁体２５の代わりに任意の適当な材料であってよい。
上述のようにして、５乃至２０ｎｍであり、好ましくは１０ｎｍ未満であり、例えば６乃至７ｎｍの厚さの薄いチャネル領域としてのＳｉ膜４０を有し、局所的な絶縁体２５及び下部の基板３２から離間しているＭＯＳトランジスタが形成される。
【００３２】
図５は、図４Ａ乃至４Ｆの断面と直交する、ゲート２１の延長方向に平行な面（図２のIII-III'線参照）での断面図である。
図５に示すように、ゲート２１は、活性領域３２上で延長し、活性領域３２の両側の絶縁領域３４に支承される。ゲート２１は、絶縁体２２によって下部のチャネルとしてのＳｉ膜４０から絶縁されている。チャネルとしてのＳｉ膜４０は、絶縁体２５によって活性領域３２から離間している。
【００３３】
図４Ｆ及び５に示すように、本発明に係るチャネルとしてのＳｉ膜４０及び絶縁体２５はそれぞれ一定の厚みを有する。よって、形成されるトランジスタは公知のデバイスのような機能不全を生じることはない。
【００３４】
本発明によれば、単結晶のウエハ３０上にＳｉＧｅ膜３８及びＳｉ膜４０等の薄い単結晶の膜を従来のように成長させた場合生じる周辺のファセットを避けることができる。
本発明は、基板上に、ファセットを生じることなく一又は数層の薄い単結晶膜を形成することを可能にする。ファセットが生じないことで、連続して積層する膜において、基板の初期の表面の面積に等しい平坦な表面の面積を維持することができる。これにより、ファセットの形成を補償するために従来設けられていたガードの総表面積を減少させることができる。よって、ＣＭＯＳトランジスタメモリ等の集積回路の集積度を上げることができる。
【００３５】
更に、本発明によれば、このような利点は、余分のマスク形成工程を必要とせずに得られるものである。本発明に係る、活性領域３２の表面を低くする（下げる）エッチング工程（図４Ｂ参照）と絶縁領域３４を低くする（下げる）エッチング工程（図４Ｅ参照）とは自己配向的に実施される。これにより、従来の方法に対して本発明に係る方法を簡略化することができ、非自己配向的マスク工程の場合必要な、ガード距離を設ける必要が無くなる。
【００３６】
当然、本発明は、当業者が容易に想到しうる種々の変形、改良及び修正を含む。特に、本発明を理解するのに不可欠な工程について上述した。所望のデバイスを製造するために必要な任意の工程を実施し当該製造を完遂することは、当業者の能力の範囲内のことである。また、２０ｎｍ未満、好ましくは１０ｎｍ未満、例えば６乃至７ｎｍの厚みのＳｉ膜４０等のチャネル領域において、ゲート２１の両側により厚みを有するソース及び／又はドレイン領域を設けることが望まれるだろう。そのため、絶縁されたゲート２１の両側のソース及び／又はドレイン領域を形成するために、更にエピタキシャル成長を実施することは、当業者の能力の範囲内のことである。そのようなエピタキシャル成長は、図４Ｄに関連して述べたゲート２１の形成後に実施してよく、図４Ｅに関連して述べた絶縁領域３４の選択的なエッチング前に実施してよい。
【００３７】
更に、所定の技術的プロセスにおいて必要な任意の材料及び厚みの変更を行うことは当業者の能力の範囲内のことである。詳細には、当業者は、図４Ｅに関連して述べた絶縁領域３４のエッチングに影響しないように、ゲート２１のスペーサ２３の材料として適合したものを用いるであろう。
また、Ｓｉ膜４０の上部表面が活性領域３２の初期の位置３６１に達するように、活性領域３２のエッチングの高さｈを選択することは、既に開示された（図４Ｂ及び４Ｃ参照）。図示しない変形例として、Ｓｉ膜４０の上部表面が、符号３６１で示される活性領域３２の初期の位置よりも上であってよい。ドレイン及び／又はソースの上部表面が初期の位置３６１に達するように及び／又はこれを越えるように、ゲート２１の形成後に、更にドレイン及び／又はソースのエピタキシャル成長実施するため、当業者にとってエッチングの高さｈは適切に選択しうるものである。
【００３８】
更に、図４Ａ乃至４Ｆに関連して述べたプロセスは本発明の実施形態の一例に過ぎない。初期段階の変形例を図６Ａ及び６Ｂに示す。
図６Ａに示すように、絶縁体で充填された溝によって画定された活性領域でプロセスを開始する代わりに、シリコン膜又は基板５１上に絶縁膜（又は複数膜の積層体、絶縁領域）５２を堆積したものでプロセスを開始する。シリコン膜又は基板５１に活性領域を画定する開口５３は、絶縁領域５２で形成される。
図６Ｂに示すように、単結晶のＳｉＧｅ膜５６及びＳｉ膜５７を開口５３内に成長させ、可能ならば基体となるシリコン膜５８上にこれらを成長させる。そして、絶縁領域５２を、上述したのと同様に、ＳｉＧｅ膜５６の縁が露出するように部分的に又は全てエッチングし、選択的エッチングにより除去する。
【００３９】
また、本発明は絶縁体上に薄いチャネル領域を有するＭＯＳトランジスタを製造するという文脈でのみ述べられているが、これが本発明の応用の一例に過ぎないことは、当業者には理解されるはずである。
本発明は、除去される半導体犠牲膜を用いた任意の型の半導体デバイスに適用してよい。例えば、本発明は、多用途ＭＯＳトランジスタ、２重ゲート又は多重ゲートＭＯＳトランジスタの製造に用いてよい。
一般的に、本発明はシリコンプロセスの文脈で幾つかの実施形態を述べたが、他の任意の集積回路製造プロセスに適用可能である。
【００４０】
このような変形例、修正例、及び改良は本開示の一部をなし、本発明の精神及び適用範囲内にある。従って、上述は単なる例示であって限定の意図はない。本発明は、請求項及びその等価物によって画定するように及びその等価物によってのみ限定される。
【図面の簡単な説明】
【００４１】
【図１Ａ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｂ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｃ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｄ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図１Ｅ】前述の、公知の方法に係るＭＯＳトランジスタの形成の異なる工程を断面視で説明する図である。
【図２】前述の、図１Ｃの上面図である。
【図３】前述の、図２のIII-III'面に沿った図１Ｅの構造の断面図である。
【図４Ａ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｂ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｃ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｄ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｅ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図４Ｆ】本発明の一実施形態に係るＭＯＳトランジスタの形成の異なる工程を示す断面図である。
【図５】直交する断面での図４Ｆの構造の断面図である。
【図６Ａ】本発明に係る方法の実施の予備的工程の変形例を示す図である。
【図６Ｂ】本発明に係る方法の実施の予備的工程の変形例を示す図である。
【外国語明細書】
2007243174.tif 000019
2007243174.tif 000020
2007243174.tif 000021
2007243174.tif 000022
2007243174.tif 000023
2007243174.tif 000024
2007243174.tif 000025
2007243174.tif 000026
2007243174.tif 000027
2007243174.tif 000028
2007243174.tif 000029
2007243174.tif 000030
2007243174.tif 000031
2007243174.tif 000032
2007243174.tif 000033
2007243174.tif 000034