(57)【要約】【課題】雑音指数の劣化を抑え、１ｄＢ利得圧縮時出力電力を改善を図る。【解決手段】バイパス経路１０２を構成する電界効果トランジスタ３のドレイン・ソース間には、抵抗器２０が接続されており、増幅経路１０１の入力側のインピーダンスを低下させることなく、増幅経路１０１の出力側から入力側への高周波信号を所望量だけ帰還させて、所望の電力利得を得ることができ、雑音指数の劣化を抑えつつ、１ｄＢ利得圧縮時出力電力が改善可能となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体増幅回路と、当該半導体増幅回路をバイパスするバイパス経路を有してなる利得可変型増幅器であって、
前記バイパス経路は、その一端が前記半導体増幅回路の入力側に、他端が前記半導体増幅回路の出力側に、それぞれ接続されると共に、前記半導体増幅回路の入力側と出力側とを導通せしめるバイパス用電界効果トランジスタが設けられ、当該バイパス用電界効果トランジスタのドレイン・ソース間は、ドレイン・ソース間接続用の抵抗器を介して接続される一方、ドレイン又はソースは、接地用の抵抗器を介して接地されてなり、
前記バイパス用電界効果トランジスタは、その動作状態が当該バイパス用電界効果トランジスタのゲートへ印加される制御電圧によって、前記半導体増幅回路が動作状態の場合には、非動作状態に、また、前記半導体増幅回路が非動作状態の場合には、動作状態に、それぞれ制御可能に構成されてなることを特徴とする利得可変型増幅器。
【請求項２】
前記接地用の抵抗器に代えて、一端が前記バイパス用電界効果トランジスタのドレイン又はソースに接続された抵抗器を設け、当該抵抗器の他端には前記バイパス用電界効果トランジスタを遮断状態とする電圧を印加可能としてなることを特徴とする請求項１記載の利得可変型増幅器。
【請求項３】
前記バイパス経路は、バイパス用電界効果トランジスタが多段スタック接続されてなり、各々のバイパス用電界効果トランジスタのドレイン・ソース間はそれぞれドレイン・ソース間接続用の抵抗器を介して接続されるか、又は、前記半導体増幅回路の入力側のバイパス用電界効果トランジスタのドレイン又はソースと、前記半導体増幅回路の出力側のバイパス用電界効果トランジスタのソース又はドレイン間がドレイン・ソース間接続用の抵抗器を介して接続されてなることを特徴とする請求項１記載の利得可変型増幅器。
【請求項４】
前記バイパス経路に設けられたバイパス用電界効果トランジスタは、ドレイン・ソース間が直列接続された２つの抵抗器を介して接続されると共に、当該２つの抵抗器の相互の接続点とグランドとの間には、インピーダンス回路が接続されてなることを特徴とする請求項１記載の利得可変型増幅器。
【請求項５】
前記バイパス用電界効果トランジスタに対して抵抗器が直列接続されて設けられてなることを特徴とする請求項１記載の利得可変型増幅器。
【請求項６】
抵抗器に代えて、インピーダンス素子を用いてなることを特徴とする請求項１乃至請求項５いずれか記載の利得可変型増幅器。
【請求項７】
電界効果トランジスタに代えて、バイポーラトランジスタを用いてなることを特徴とする請求項１乃至請求項６いずれか記載の利得可変型増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得可変型増幅器に係り、特に、高周波信号を扱う無線受信機等に用いられ、半導体集積回路化に適したものに関する。
【背景技術】
【０００２】
従来、この種の増幅器としては、例えば、半導体増幅回路に対して、これを迂回して入力信号に減衰を与えるようにして利得可変に構成されたものが公知・周知となっている（例えば、特許文献１参照）
かかる従来回路においては、半導体増幅回路にデュプレッション型電界効果トランジスタを用いているが、エンハンスメント型電界効果トランジスタを用いても同様の作用、効果の増幅器を得ることができる。
図８には、上述の従来回路においてエンハンスメント型電界効果トランジスタ（以下、「ＦＥＴ」と称する）を用いた場合の従来の回路構成例が示されており、以下、同図を参照しつつその従来回路について説明する。
【０００３】
この利得可変型増幅器は、カスコードアンプを構成するよう設けられたＦＥＴ６１，６２を中心としてなる増幅経路２０１と、入力信号に対して増幅経路２０１の迂回を行わしめるようにＦＥＴ６３を中心に構成されてなるバイパス回路２０２とを有して構成されたものとなっている。
すなわち、増幅経路２０１においては、高周波信号入力端子７４、入力整合回路６５及び入力側ＤＣカットキャパシタ６７を介してＦＥＴ６１のゲートＧ１に入力された高周波信号が、ＦＥＴ６１，６２によってカスコード増幅されて、ＦＥＴ６２のドレインＤ２側に得られるようになっている。そして、増幅信号は、出力整合回路６６及び出力側ＤＣカットキャパシタ６８を介して高周波信号出力端子７５に出力される。
一方、バイパス回路２０２は、入力された高周波信号を入力整合回路６５の出力側からＦＥＴ６３を介してＦＥＴ６２のドレインＤ２側へバイパスせしめるようになっている。
【０００４】
かかる構成において、第１及び第２のゲート電圧供給端子７１，７２には、同相のゲート電圧が印加される一方、制御電圧供給端子７３には、これらとは逆相の制御電圧が印加されて回路動作が制御できるようになっている。
すなわち、高周波信号入力端子７４に印加される高周波信号の電力レベルが低い場合は、増幅経路２０１がＯＮ、すなわち、動作状態となるように、第１及び第２のゲート電圧供給端子７１，７２に所定のゲート電圧が印加される一方、制御電圧供給端子７３には、バイパス経路２０２がＯＦＦ状態、すなわち、非動作状態となるよう所定の制御電圧が印加されることで、入力された高周波信号は、ＦＥＴ６１，６２によりカスコード増幅されて高周波信号出力端子７５に出力されることとなる。
【０００５】
また、高周波信号入力端子７４に印加される高周波信号の電力レベルが高い場合は、上述とは逆に、増幅経路２０１がＯＦＦ、バイパス経路２０２がＯＮとなるように、第１及び第２のゲート電圧供給端子７１，７２並びに制御電圧供給端子７３に、それぞれ適宜、所定の電圧が印加されることで、入力された高周波信号は、バイパス経路２０２を通過して所定の減衰を受けて高周波信号出力端子７５に出力されることとなる。そして、この場合、動作電流はほぼ流れなくなり、回路全体としては低消費電力状態となる。
【０００６】
【特許文献１】特開２００４−２７４１０８号公報（第５−７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述の従来回路において、高周波信号の増幅動作時、すなわち、増幅経路２０１がＯＮ状態、バイパス経路２０２がＯＦＦ状態において、電力利得を調整する手段として、入力整合回路６５や出力整合回路６６の部品定数を変更することが考えられる。例えば、電力利得を下げるために入力整合回路６５に抵抗を並列又は直列に接続する場合、抵抗損失により雑音指数の劣化を招く。また、電力利得を下げるために、出力整合回路６６に抵抗を並列又は直列に接続する場合も、抵抗損失により１ｄＢ利得圧縮時出力電力が劣化する結果となる。特に、１ｄＢ利得圧縮時出力電力が劣化した場合、所望の高周波信号以外の妨害波信号が低雑音増幅に入力されると、所望の高周波信号の出力電力が抑圧され易くなる傾向となる。
【０００８】
さらに、図８に示された従来回路において、高周波信号の増幅動作時に、増幅経路２０１に対して並列に接続されるＤＣカットキャパシタ６９と抵抗器７０のインピーダンスの大きさによっては、増幅経路２０１の入力側のインピーダンスが高い状態を保持できなくなり、雑音指数が劣化する傾向となる。
【０００９】
本発明は、上記実状に鑑みてなされたもので、雑音指数の劣化を抑え、１ｄＢ利得圧縮時出力電力を改善を図った利得可変型増幅器を提供するものである。
【課題を解決するための手段】
【００１０】
上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
半導体増幅回路と、当該半導体増幅回路をバイパスするバイパス経路を有してなる利得可変型増幅器であって、
前記バイパス経路は、その一端が前記半導体増幅回路の入力側に、他端が前記半導体増幅回路の出力側に、それぞれ接続されると共に、前記半導体増幅回路の入力側と出力側とを導通せしめるバイパス用電界効果トランジスタが設けられ、当該バイパス用電界効果トランジスタのドレイン・ソース間は、ドレイン・ソース間接続用の抵抗器を介して接続される一方、ドレイン又はソースは、接地用の抵抗器を介して接地されてなり、
前記バイパス用電界効果トランジスタは、その動作状態が当該バイパス用電界効果トランジスタのゲートへ印加される制御電圧によって、前記半導体増幅回路が動作状態の場合には、非動作状態に、また、前記半導体増幅回路が非動作状態の場合には、動作状態に、それぞれ制御可能に構成されてなるものである。
かかる構成において、前記接地用の抵抗器に代えて、一端が前記バイパス用電界効果トランジスタのドレイン又はソースに接続された抵抗器を設け、当該抵抗器の他端には前記バイパス用電界効果トランジスタを遮断状態とする電圧を印加可能としてなるよう構成しても好適である。
また、前記バイパス経路は、バイパス用電界効果トランジスタが多段スタック接続されてなり、各々のバイパス用電界効果トランジスタのドレイン・ソース間はそれぞれドレイン・ソース間接続用の抵抗器を介して接続されるか、又は、前記半導体増幅回路の入力側のバイパス用電界効果トランジスタのドレイン又はソースと、前記半導体増幅回路の出力側のバイパス用電界効果トランジスタのソース又はドレイン間がドレイン・ソース間接続用の抵抗器を介して接続されてなるよう構成しても好適である。
さらに、前記バイパス経路に設けられたバイパス用電界効果トランジスタは、ドレイン・ソース間が直列接続された２つの抵抗器を介して接続されると共に、当該２つの抵抗器の相互の接続点とグランドとの間には、インピーダンス回路が接続されてなるよう構成しても好適である。
またさらに、前記バイパス用電界効果トランジスタに対して抵抗器が直列接続されて設けられてなるものも好適である。
さらに、抵抗器に代えて、インピーダンス素子を用いてなるものも好適である。
また、電界効果トランジスタに代えて、バイポーラトランジスタを用いてなるものも好適である。
【発明の効果】
【００１１】
本発明によれば、増幅経路の出力側から入力側へ高周波信号を所望の帰還量で帰還せしめることができるようバイパス経路を構成することにより、増幅経路の入力側のインピーダンスを低下させることなく、所望の電力利得を得ることができるので、雑音指数の劣化を抑えつつ、１ｄＢ利得圧縮時出力電力が改善できるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の第１の構成例について、図１を参照しつつ説明する。
この利得可変型増幅器は、第１及び第２の電界効果トランジスタ（以下「ＦＥＴ」と称する）１，２を主たる構成要素としてなる増幅経路１０１と、第３のＦＥＴ３を主たる構成要素としてなるバイパス経路１０２とを有してなるものである。
なお、本発明の実施の形態において、第１乃至第３のＦＥＴ１〜３は、エンハンスメント型シングルゲート電界効果トランジスタが用いられている。
【００１３】
まず、増幅経路１０１においては、第１のＦＥＴ１のゲートＧ１は、電力供給用抵抗器２３を介して第１のゲート電圧供給端子３５に接続されると共に、第１のＤＣカットキャパシタ１１及び入力整合回路３１を介して高周波信号入力端子３３に接続されるようになっている。また、第１のＦＥＴ１のソースＳ１は、スパイラルソースインダクタンス２５を介して接地されている。
一方、第１のＦＥＴ１のドレインＤ１は、第２のＦＥＴ２のソースＳ２に接続されて、第１及び第２のＦＥＴ１，２によりカスコードアンプが形成されるようになっており、第２のＦＥＴ２のドレインＤ２は、出力整合回路３２及び第２のＤＣカットキャパシタ１２を介して高周波信号出力端子３４に接続されている。
【００１４】
そして、第２のＦＥＴ２のゲートＧ２には、第２のゲート電圧供給端子３６を介して外部からゲート電圧が供給されるようになっていると共に、ゲートＧ２はバイパスキャパシタ１５を介して接地されたものとなっている。また、先の出力整合回路３２と第２のＤＣカットキャパシタ１２との間には、チョークインダクタンス２６を介して電源供給端子３９が接続されて外部からの電源電圧の供給が行われるようになっている。
【００１５】
次に、バイパス経路１０２の構成について説明する。まず、バイパス経路１０２の主たる構成要素であるバイパス用ＦＥＴとしての第３のＦＥＴ３のソースＳ３は、第３のＤＣカットキャパシタ１３を介して増幅経路１０１の入力整合回路３１と第１のＤＣカットキャパシタ１１の接続点に接続されると共に、ドレイン・ソース間接続用抵抗器２０を介してドレインＤ３に接続されている。
【００１６】
また、第３のＦＥＴ３のドレインＤ３は、第４のＤＣカットキャパシタ１４を介して第２のＦＥＴ２のドレインＤ２に接続されると共に、第１の接地用抵抗器２１を介して接地されたものとなっている。
さらに、第３のＦＥＴ３のゲートＧ３は、ゲートバイアス供給用抵抗器２４を介して第１の制御電圧供給端子３７に接続されており、外部から第３のＦＥＴ３の動作状態を制御するための制御電圧が印加されるようになっている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、いわゆるディスクリートに構成しても勿論良いものである。
【００１７】
次に、上記構成における動作について説明する。
まず、前提条件として、第１及び第２のゲート電圧供給端子３５，３６には同相のゲート電圧が印加される一方、第１の制御電圧供給端子３７には、第１及び第２のゲート電圧供給端子３５，３６に印加されるゲート電圧と逆相の制御電圧が印加されるものとする。
かかる前提の下、その基本的な動作は、従来と同様であるので、概括的に説明すれば、最初に、高周波信号入力端子３３に印加される高周波信号の電力レベルが低い場合は、第１及び第２のゲート電圧供給端子３５，３６並びに第１の制御電圧供給端子３７に、それぞれ適宜な電圧が印加されることにより、増幅経路１０１がＯＮ、すなわち、動作状態となる一方、バイパス経路１０２がＯＦＦ状態、すなわち、非動作状態となる。その結果、入力された高周波信号は、ＦＥＴ１，２によりカスコード増幅されて高周波信号出力端子３４に出力されることとなる。
【００１８】
一方、高周波信号入力端子３３に印加される高周波信号の電力レベルが高い場合は、上述とは逆に、増幅経路１０１がＯＦＦ、バイパス経路１０２がＯＮとなるように、第１及び第２のゲート電圧供給端子３５，３６並びに第１の制御電圧供給端子３７に、それぞれ適宜な電圧が印加されることで、入力された高周波信号は、バイパス経路１０２を通過して所定の減衰を受けて高周波信号出力端子３４に出力されることとなる。
【００１９】
かかる動作において、従来と異なる点は、適宜な値に設定されたドレイン・ソース間接続用抵抗器２０により、増幅経路１０１の出力側から入力側へ出力信号の適宜な量の帰還が行われ、電力利得が調整されると共に、１ｄＢ利得圧縮時出力電力が改善されることとなる点にある。
【００２０】
図７には、本発明の実施の形態における利得可変型増幅器の入出力電力特性を示す特性線図が、また、図９には、従来回路における同様な入出力電力特性を示す特性線図が、それぞれ示されており、以下、これらの図を参照しつつ本発明の実施の形態における利得可変型増幅器の入出力電力特性について、従来回路と比較して説明する。
図７及び図９において、横軸は高周波入力信号の入力レベル（ｄＢｍ）を、縦軸は、それぞれ図を正面に見て、右側が電力利得（ｄＢ）を、左側が高周波出力信号の出力レベル（ｄＢｍ）を、それぞれ示すものとなっている。
【００２１】
また、図７及び図９において、実線の特性線は、高周波入力信号の変化に対する高周波出力信号の変化を示しており、二点鎖線の特性線は、高周波入力信号の変化に対する電力利得の変化を示している。
さらに、図７において符号Ａが付され、点線の直線で表された特性線は、同図において実線の特性線で表された高周波入力信号の変化に対する高周波出力信号の変化特性に対する理想の特性を示している。すなわち、実線で表された特性線において、高周波出力信号は、入力信号が大凡２４ｄＢｍ付近まで高周波入力信号の変化に対して比例して変化しており、高周波入力信号の変化に対する高周波出力信号の変化を示す特性線は、ほぼ直線となっている。符号Ａが付された点線の特性線は、かかる高周波入力信号の変化に対する高周波出力信号の直線的な変化が維持されたと仮定した場合の特性を表すものである。
そして、図９においても、符号Ｂが付された点線の特性線は、上述した図７の
場合と同様、実線で示された特性線の理想特性を表すものである。
【００２２】
かかる前提の下、例えば、電力利得を１７ｄＢに設定するとした場合において、高周波信号増幅時における１ｄＢ利得圧縮時出力電力を比較すると、従来回路では、＋０.２ｄＢｍであるのに対して、本発明の実施の形態における利得可変型増幅器においては、＋２.０ｄＢｍとなることが図７、図９から確認することができ、本発明の実施の形態における利得可変型増幅器は１ｄＢ利得圧縮時出力電力の改善がなされているものであることが確認できる。
【００２３】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、図１に示された第１の構成例における第１の接地用抵抗器２１に代えて、遮断電圧印加用抵抗器２１Ａを設けた点が、第１の構成例と異なるものである。
すなわち、遮断電圧印加用抵抗器２１Ａは、その一端が第３のＦＥＴ３のソースＳ３に接続される一方、他端は遮断電圧印加端子４０に接続されたものとなっている。
【００２４】
かかる構成において、遮断電圧印加端子４０には、バイパス経路１０２がＯＦＦの場合、第１の制御電圧供給端子３７に第３のＦＥＴ３をＯＦＦ状態とする所定の電圧が印加されると共に、遮断電圧印加端子４０には、第３のＦＥＴ３が充分に遮断状態となるに適した電圧が印加されることとなる。これによって、バイパス経路１０２がＯＦＦの場合における遮断特性がより向上することとなる。
なお、バイパス経路１０２の遮断特性の向上を除けば、この第２の構成例における動作は、先の第１の構成例と同様であるので、ここでの再度の詳細な説明は省略する。
また、図２において、遮断電圧印加用抵抗器２１Ａは、その一端を第３のＦＥＴ３のソースＳ３に接続したが、ソースＳ３に代えてドレインＤ３に接続するようにしても良い。
【００２５】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、図１に示された第１の構成例が、バイパス経路１０２を一つの電界効果トランジスタで構成するようにしたのに対して、これを多段スタックによって構成するようにした点が異なるものである。
以下、具体的に説明すれば、この第３の構成例においては、バイパス経路１０２は、複数のバイパス用ＦＥＴ３−１〜３−ｎが多段スタック接続されて構成されたものとなっている。
【００２６】
すなわち、第１のバイパス用ＦＥＴ３−１のソースＳ（３−１）は第３のＤＣカットキャパシタ１３を介して入力整合回路３１と第１のＤＣカットキャパシタ１１の相互の接続点に接続される一方、ドレインＤ（３−１）には、第２のバイパス用ＦＥＴ３−２のソースＳ（３−２）が接続されている。そして、この第２のバイパス用ＦＥＴ３−２のドレインＤ（３−２）は、同様に隣り合うＦＥＴのソースに接続されるものとなっており、以下、同様にして各々のＦＥＴが順次直列接続されている。
そして、各ＦＥＴ３−１〜３−ｎのドレイン・ソース間には、それぞれドレイン・ソース間接続用抵抗器２０−１〜２０−ｎが接続されている。
【００２７】
また、多段スタック接続されたバイパス用ＦＥＴ３−１〜３−ｎのゲートＧ（３−１）〜Ｇ（３−ｎ）は、それぞれゲートバイアス供給用抵抗器２４−１〜２４−ｎを介して第１の制御電圧供給端子３７に接続されたものとなっている。
かかる構成においても、その基本的な動作は先の図１に示された第１の構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
【００２８】
次に、第４の構成例について、図４を参照しつつ説明する。
なお、図１又は図３に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の構成例は、図３に示された第３の構成例におけるバイパス用ＦＥＴ３−１〜３−ｎのドレイン・ソース間接続用抵抗器２０−１〜２０−ｎを一つにした点が異なるものである。
すなわち、第１のバイパス用ＦＥＴ３−１のソースＳ（３−１）には、ドレイン・ソース間接続用抵抗器２０の一端が接続される一方、このドレイン・ソース間接続用抵抗器２０の他端は、第ｎのバイパス用ＦＥＴ３−ｎのドレインＤ（３−ｎ）に接続されたものとなっている。
なお、かかる構成においても、その基本的な動作は先の図１に示された第１の構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
【００２９】
次に、第５の構成例について、図５を参照しつつ説明する。
なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。この第５の構成例は、第３のＦＥＴ３のソースＳ３とドレインＤ３との間に、２つのドレイン・ソース間接続用抵抗器２０ａ，２０ｂを直列接続し、相互の接続点とグランドとの間に、インピーダンス回路３０を設けた構成とした点が第１の構成例と異なるものであり、他の構成は第１の構成例と同一のものである。
なお、かかる構成においても、その基本的な動作は先の図１に示された第１の構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
【００３０】
次に、第６の構成例について、図６を参照しつつ説明する。
なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の構成例は、図１に示された第１の構成例において、第３のＤＣカットキャパシタ１３と第３のＦＥＴ３のソースＳ３との間に、直列抵抗器２８を設けた点が、第１の構成例と異なるものであり、他の構成は第１の構成例と同一のものである。  
なお、かかる構成においても、その基本的な動作は先の図１に示された第１の構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
【００３１】
なお、上述の構成例におけるドレイン・ソース間接続用抵抗器２０，２０ａ，２０ｂ、第１の接地用抵抗器２１をインピーダンス素子としても好適である。
また、電界効果トランジスタに代えて、バイポーラトランジスタを用いるようにしても好適である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態における利得可変型増幅器の第１の構成例を示す構成図である。
【図２】本発明の実施の形態における利得可変型増幅器の第２の構成例を示す構成図である。
【図３】本発明の実施の形態における利得可変型増幅器の第３の構成例を示す構成図である。
【図４】本発明の実施の形態における利得可変型増幅器の第４の構成例を示す構成図である。
【図５】本発明の実施の形態における利得可変型増幅器の第５の構成例を示す構成図である。
【図６】本発明の実施の形態における利得可変型増幅器の第６の構成例を示す構成図である。
【図７】本発明の実施の形態における利得可変型増幅器の入出力電力特性を示す特性線図である。
【図８】従来回路の構成例を示す回路図である。
【図９】図８に示された従来回路の入出力電力特性を示す特性線図である。
【符号の説明】
【００３３】
１…第１の電界効果トランジスタ
２…第２の電界効果トランジスタ
３…第３の電界効果トランジスタ
３３…高周波信号入力端子
３４…高周波信号出力端子
３５…第１のゲート電圧供給端子
３６…第２のゲート電圧供給端子
３７…第１の制御電圧供給端子
３９…電源供給端子
４０…遮断電圧印加端子
１０１…増幅経路
１０２…バイパス経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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