(57)【要約】【課題】  テレビチューナーをはじめとしたチューナーセット等の小型化を実現できる技術を提供する。【解決手段】  所望の容量変化を得るための逆バイアス電圧の範囲において、電源電圧を昇圧するＤＣ／ＤＣコンバータと併せて用いる駆動電圧が約２５Ｖの可変容量ダイオードの容量変化比と同程度の容量変化比となる逆バイアス電圧に対する容量変化特性を有し、電源電圧以下の駆動電圧（約５Ｖ）で駆動する可変容量ダイオードを用いる。それによって、昇圧用のＤＣ／ＤＣコンバータを省略する。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
前記エピタキシャル層の表面に形成された第２導電型の第１半導体層と、
前記エピタキシャル層の表面に前記第１半導体層より深く形成された第１導電型の第２半導体層とを含む可変容量ダイオードを含む電子同調回路を有し、
前記可変容量ダイオードは、前記電子同調回路に供給される電源電圧を昇圧することなく動作することを特徴とする電子装置。
【請求項２】
第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
前記エピタキシャル層の表面に形成された第２導電型の第１半導体層と、
前記エピタキシャル層の表面に前記第１半導体層より深く形成された第１導電型の第２半導体層とを含む可変容量ダイオードを含む電子同調回路を有し、
前記可変容量ダイオードは、前記電子同調回路に供給される電源電圧を昇圧することなく動作し、
前記可変容量ダイオードの動作電圧は、５Ｖ以下であることを特徴とする電子装置。
【請求項３】
第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
前記エピタキシャル層の表面に形成された第２導電型の第１半導体層と、
前記エピタキシャル層の表面に前記第１半導体層より深く形成された第１導電型の第２半導体層とを含む可変容量ダイオードを含む電子同調回路を有し、
前記可変容量ダイオードは、前記電子同調回路に供給される電源電圧を昇圧することなく動作し、
前記可変容量ダイオードの動作電圧は、５Ｖ以下であり、
前記エピタキシャル層と前記第１半導体層との間隔は、約１．５μｍ〜２．５μｍであることを特徴とする電子装置。
【請求項４】
第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
前記エピタキシャル層の表面に形成された第２導電型の第１半導体層と、
前記エピタキシャル層の表面に前記第１半導体層より深く形成された第１導電型の第２半導体層とを含む可変容量ダイオードを含む電子同調回路を有し、
前記可変容量ダイオードは、前記電子同調回路に供給される電源電圧を昇圧することなく動作し、
前記電子同調回路は、テレビチューナーを形成することを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関し、特に、可変容量ダイオードを有するチューナーセットに適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００１−２６７５９０号公報（特許文献１）には、可変容量ダイオードにおいて、ｐ型の半導体基板上にゲート酸化膜を介してｐ型のゲート電極を形成することで、フラットバンド電圧をプラス側にシフトさせ、容量の可変幅を広げる技術が開示されている。
【０００３】
また、特開平７−２６３７２１号公報（特許文献２）および特開平６−２７５８５３号公報（特許文献３）には、ｐ型半導体基板の鏡面側表面にｐ型拡散層を形成し、ｐ型半導体基板と同じ面方位で高濃度ｎ型半導体基板の鏡面側表面とｐ型半導体基板のｐ型拡散層形成側とを貼り合わせることによって超階段型ｐｎ接合を形成した後、この基板を用いて可変容量ダイオードを形成する技術について開示されている。
【特許文献１】特開２００１−２６７５９０号公報
【特許文献２】特開平７−２６３７２１号公報
【特許文献３】特開平６−２７５８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
テレビチューナーをはじめとしたチューナーセット等の電子同調回路で用いられている可変容量ダイオードは、逆バイアス電圧の印加値によって容量が変化する特性を利用して、受信したい電波（周波数）に容量値を合わせる際に使用される。
【０００５】
可変容量ダイオードは、規格化されたために２５Ｖで駆動されている訳ではなく、２Ｖから２５Ｖまでを使用し、その２Ｖと２５Ｖとの容量変化比が、ＵＨＦ帯であれば６前後必要であり、ＶＨＦ帯であれば１１以上必要となる。これが０．５Ｖから５Ｖで同程度の容量変化比が確保できれば問題ないのであるが、従来品は２５Ｖの電圧まで使用することで、なんとかこの容量変化比を確保している。また、５Ｖ駆動品で単純に基板の抵抗値を変化させて容量の変化比を確保した場合、Ｑ＝１／２πｆＣＲｓ（Ｃは容量値、Ｒｓは高周波抵抗値であり、この抵抗が通常大きくなる）からなる性能指数Ｑが小さくなり、チューナーセットの所望する特性を得ることができない。このＱはできる限り大きい方が望ましく、ＶＨＦやＵＨＦのように周波数が高い場合は、特に高いＱ値が必要となる。また、本発明における可変容量ダイオードの用途はテレビチューナー用を目的としており、ＶＣＯ（Voltage Controlled Oscillator；電圧制御発信機用途）用の可変容量ダイオードを目的とするものではない。
【０００６】
また、上記電子同調回路を含むモジュールに供給される電源は、たとえば約５Ｖ前後であり、一般的なテレビチューナー用として使用するためには、ＤＣ／ＤＣコンバータを用いて電源電圧を約２５Ｖまで昇圧することによって可変容量ダイオードを駆動させることになる。
【０００７】
ところで、近年、ラップトップ型コンピュータをはじめとした携帯型機器でもテレビ放送を受信可能な機種が登場してきており、その携帯型機器に含まれるチューナーセットに対しては、小型化および低消費電力化の要求が大きくなっている。しかしながら、上記ＤＣ／ＤＣコンバータが存在することによってチューナーセットの小型化および低消費電力化が困難となっている。
【０００８】
本発明の目的は、テレビチューナーをはじめとしたチューナーセット等の小型化を実現できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による電子装置は、
第１導電型の半導体基板上に形成され第１導電型の不純物を含むエピタキシャル層と、
前記エピタキシャル層の表面に形成された第２導電型の第１半導体層と、
前記エピタキシャル層の表面に前記第１半導体層より深く形成された第１導電型の第２半導体層とを含む可変容量ダイオードを含む電子同調回路を有し、
前記可変容量ダイオードは、前記電子同調回路に供給される電源電圧を昇圧することなく動作するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、テレビチューナーをはじめとしたチューナーセット等に含まれる可変容量ダイオードの動作電圧を低くし、昇圧用のＤＣ／ＤＣコンバータを省略できるので、チューナーセット等の小型化を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図１は、たとえばラップトップ型コンピュータにおける映像および音声の外部出力構成を示すブロック図である。
【００１６】
図１に示すように、その映像および音声の外部出力構成は、チューナーＴＮ、ビデオデコーダーＶＤ、Ａ／ＤコンバータＡＤＣ、入力キーＩＫ、降圧用のＤＣ／ＤＣコンバータＤＣＶ、スケーラーＳＣＬ、ＭＣＵ（Micro Controller Unit）Ｍ１、ＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）Ｆ１、デジタル増幅器ＤＡＭＰ、スピーカーＳＰＫ、表示パネル部ＰＮＬおよび端子Ｔ１〜Ｔ４などから形成されている。また、表示パネル部ＰＮＬは、ＬＣＤ（Liquid Crystal Display）Ｌ１、ＬＣＤＬ１のドライバ回路Ｄ１、バックライトＢＬおよびインバータＩＮＶなどを含む。端子Ｔ１には外部からの映像信号が入力され、その映像信号はビデオデコーダーＶＤへ送られて画像処理が施される。端子Ｔ２は外部アンテナおよびチューナーＴＮと電気的に接続しており、チューナーＴＮは外部アンテナを通して電波を受信し、映像信号をビデオデコーダーＶＤへ送る。端子Ｔ３には、コンピュータからの映像および音声に関するデジタル信号が入力され、そのデジタル信号はＡ／ＤコンバータＡＤＣにてデジタル／アナログ変換が施される。端子Ｔ４には電源電圧（たとえば直流１２Ｖ程度）が印加され、その電源電圧はＤＣ／ＤＣコンバータＤＣＶにて５Ｖおよび３．３Ｖ等の所定の電圧に降圧される。
【００１７】
本実施の形態の電子装置は、上記チューナーＴＮである。このチューナーＴＮに含まれる電子同調回路で用いられる可変容量ダイオードは、約０．５Ｖ〜５Ｖの動作電圧で駆動するものである。以下、この可変容量ダイオードの製造工程について図２〜図９を用いて説明する。
【００１８】
まず、図２に示すように、ｎ型（第１導電型）の導電型を有する不純物（たとえば、ＡｓまたはＰ（リン））が高濃度でドープされたｎ＋型単結晶シリコン基板１Ａの表面に、ｎ型の導電型を有する不純物（たとえば、ＡｓまたはＰ）がドープされたｎ−型単結晶シリコン層（エピタキシャル層）１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板と記す）１を準備する。次いで、図３に示すように、この基板１に熱処理を施し、ｎ−型単結晶シリコン層１Ｂの表面に酸化シリコン膜２を形成する。
【００１９】
次に、図４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより酸化シリコン膜２を選択的に除去し、ｎ−型単結晶シリコン層１Ｂに達する開口部３を形成する。続いて、酸化シリコン膜２をマスクとし、イオン注入法などを用いて、ｎ−型単結晶シリコン層１Ｂにｎ型の導電型を有する不純物（たとえばＰ）およびｐ型（第２導電型）の導電型を有する不純物（たとえばＢ（ホウ素））を順次導入する。次いで、基板１に１１００℃〜１１５０℃程度の熱処理を１０分程度施すことによって、ｎ−型単結晶シリコン層１Ｂに導入した不純物を拡散および活性化させ、ｎ型拡散層（第２半導体層）４Ａおよびｐ型拡散層（第１半導体層）４Ｂを形成する。この時、ｎ型拡散層４Ａがｐ型拡散層４Ｂよりも深く形成され、ｐ型拡散層４Ｂとｎ＋型単結晶シリコン基板１Ａとの間の距離Ｄ１が１．５μｍ〜２．５μｍ程度となるように、先の不純物導入時のエネルギーを調整しておく。ここまでの工程により、ｎ＋型単結晶シリコン基板１Ａ、ｎ−型単結晶シリコン層１Ｂ、ｎ型拡散層４Ａおよびｐ型拡散層４Ｂによる超階段型ＰＮ接合を形成することができる。
【００２０】
次に、図５に示すように、熱酸化法を用いて、ｐ型拡散層４Ｂの露出した表面に酸化膜５を形成する。次いで、基板１上に酸化シリコン膜を堆積し、その酸化シリコン膜の表面に、たとえばＣＶＤ（Chemical Vapor Deposition）法によりＰＳＧ（Phospho Silicate Glass）膜を堆積することにより、酸化シリコン膜とＰＳＧ膜とからなる表面保護膜６を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより表面保護膜６および酸化膜５を選択的に除去し、開口部７を形成する。この時、開口部７の底部にはｐ型拡散層４Ｂが露出する。
【００２１】
次に、図６に示すように、開口部７の内部を含むｐ型拡散層４Ｂ上に、たとえばスパッタリング法を用いてＡｌ（アルミニウム）とＳｉ（シリコン）とからなる合金膜を堆積する。続けて、フォトレジスト膜（図示は省略）をマスクにして、その合金膜をエッチングすることにより、表面電極８を形成する。
【００２２】
次に、図７に示すように、基板１上に窒化シリコン膜９Ａを堆積する。続いて、その窒化シリコン膜９Ａ上に酸化シリコン膜９Ｂを堆積し、窒化シリコン膜９Ａおよび酸化シリコン膜９Ｂの積層膜からなる表面最終保護膜９を形成する。次いで、フォトレジスト膜（図示は省略）をマスクにし、表面最終保護膜９をエッチングすることによって開口部１０を形成し、その開口部１０の底部に表面電極８の表面を露出させる。
【００２３】
次に、ｎ＋型単結晶シリコン基板１Ａの裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ＋型単結晶シリコン基板１Ａを薄くする。続いて、ｎ＋型単結晶シリコン基板１Ａの裏面をウェットエッチングする。次いで、ｎ＋型単結晶シリコン基板１Ａの裏面上に、導電性膜として、たとえばＡｕ（金）膜を蒸着して裏面電極１１を形成する。
【００２４】
その後、基板１をダイシングにより分割し、単位素子の半導体チップ（以下、単にチップと記す）に分割する。続いて、個々のチップを封止樹脂により封止することにより、本実施の形態の可変容量ダイオードのパッケージを製造する。
【００２５】
上記したパッケージングにおいては、図８および図９に例示するように、リード１３にチップＣＨＰの裏面電極１１（図８中での図示は省略）を接続する。そして、表面電極８を、ボンディングワイヤ１４を介してリード１５と電気的に接続する。続いて、リード１３の内端部、リード１５の内端部、チップＣＨＰおよびボンディングワイヤ１４を樹脂１６により封止することにより、リード１３の外端部およびリード１５の外端部を実装用に外部に露出させたパッケージを形成する。この時、樹脂１６の外周面には、カラーバンド等の極性識別マーク１７が形成される。
【００２６】
ところで、図１に示したチューナーＴＮにおいて、受信したい電波（周波数）に合わせる際に発振される同調周波数ｆは、回路中のインダクタンスをＬとし、可変容量ダイオードの容量をＣとすると、ｆ＝１／（２π（ＬＣ）１／２）で規定される。たとえば、図１０に示すような逆バイアス電圧ＶＲに対する容量Ｃの変化特性ＣＨＲ１を有する駆動電圧が約２５Ｖの可変容量ダイオードを用いることで、チューナーＴＮが同調周波数ｆを形成できるとする。しかしながら、その場合には、その可変容量ダイオードの駆動電圧は、電源電圧（約５Ｖ）より大きいことから、昇圧用のＤＣ／ＤＣコンバータを用いて電源電圧を昇圧してから可変容量ダイオードに印加する必要が生じる。つまり、端子Ｔ４とチューナーＴＮとの間、もしくはチューナーＴＮの内部に昇圧用のＤＣ／ＤＣコンバータを設ける必要が生じ、本実施の形態のチューナーＴＮおよび外部出力構成の小型化を阻害してしまう不具合が生じる。また、昇圧用のＤＣ／ＤＣコンバータが存在することによって、本実施の形態のチューナーＴＮおよび外部出力構成の低消費電力化を阻害してしまう不具合が生じる。
【００２７】
そこで、駆動電圧が約２５Ｖの可変容量ダイオードの容量変化比と同程度の容量変化比を有し、電源電圧以下の駆動電圧（約５Ｖ）で駆動する本実施の形態の可変容量ダイオードを用いることで、昇圧用のＤＣ／ＤＣコンバータを省略することができる。駆動電圧が約２５Ｖの可変容量ダイオードにおいて、所望の容量変化を得るための逆バイアス電圧の範囲が約２Ｖ〜２５Ｖであり、逆バイアス電圧が２Ｖおよび２５である場合の容量値をそれぞれＣ２およびＣ２５とすると、容量変化比はＣ２／Ｃ２５と表すことができる。また、駆動電圧が約５Ｖの本実施の形態の可変容量ダイオードにおいて、所望の容量変化を得るための逆バイアス電圧の範囲が約０．５Ｖ〜５Ｖであり、逆バイアス電圧が１Ｖおよび５Ｖである場合の容量値をそれぞれＣ０．５およびＣ５とすると、容量変化比はＣ０．５／Ｃ５と表すことができる。すなわち、容量変化比Ｃ２／Ｃ２５と容量変化比Ｃ０．５／Ｃ５とを同程度にするものである。
【００２８】
ここで、上記のような容量変化比Ｃ０．５／Ｃ５となる逆バイアス電圧ＶＲに対する容量Ｃの変化特性ＣＨＲ２（図１０参照）とするための本実施の形態の可変容量ダイオードの構造について説明する。
【００２９】
図１１は、本実施の形態の可変容量ダイオードを形成する基板１（図４参照）中における不純物濃度分布を示したものであり、Ｎ１〜Ｎ４は、それぞれｎ＋型単結晶シリコン基板（図４参照）１Ａ、ｎ−型単結晶シリコン層（図４参照）１Ｂ、ｎ型拡散層（図４参照）４Ａおよびｐ型拡散層（図４参照）４Ｂを形成している不純物濃度を示したものである。また、Ｄ１は、図４中でも示したｐ型拡散層４Ｂとｎ＋型単結晶シリコン基板１Ａとの間の距離である。本実施の形態の可変容量ダイオードにおいては、駆動電圧が約２５Ｖの可変容量ダイオードに比べて半分程度の深さでｐ型拡散層４Ｂを形成し、浅くｐｎ接合が形成されるようにしている。また、ｐ型拡散層４Ｂとｎ＋型単結晶シリコン基板１Ａとの間の距離Ｄ１については、駆動電圧が約２５Ｖの可変容量ダイオードでは約４μｍ〜５μｍであったものを、本実施の形態の可変容量ダイオードでは約１．５μｍ〜２．５μｍとしている。それにより、基板１全体としての寄生抵抗が、駆動電圧が約２５Ｖの可変容量ダイオードと本実施の形態の駆動電圧が約２５Ｖの可変容量ダイオードとで変わらないようにしている。このような構造とすることにより、本実施の形態の可変容量ダイオードにおいては、上記容量変化比Ｃ１／Ｃ５が得られる容量Ｃの変化特性ＣＨＲ２（図１０参照）を実現することができ、所望の同調周波数ｆで発振させることが可能となる。
【００３０】
上記のような本実施の形態の可変容量ダイオードを映像および音声の外部出力構成におけるチューナーＴＮ内の電子同調回路にて用いることにより、電源電圧を可変容量ダイオードの駆動電圧まで昇圧するためのＤＣ／ＤＣコンバータを省略することができる。それにより、本実施の形態のチューナーＴＮおよび外部出力構成の小型化を実現することができる。また、その昇圧用のＤＣ／ＤＣコンバータを省略することにより、本実施の形態のチューナーＴＮおよび外部出力構成の低消費電力化を実現することができる。また、その昇圧用のＤＣ／ＤＣコンバータを省略することにより、本実施の形態のチューナーＴＮおよび外部出力構成のＴＡＴ（Turn Around Time）を短縮することができる。
【００３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３２】
本発明の電子装置は、テレビチューナーをはじめとした電子同調回路を有するチューナーセットに適用することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施の形態である電子装置を有する映像および音声の外部出力構成を示すブロック図である。
【図２】本発明の一実施の形態である電子装置に含まれる可変容量ダイオードの製造方法を説明する要部断面図である。
【図３】図２に続く可変容量ダイオードの製造工程中の要部断面図である。
【図４】図３に続く可変容量ダイオードの製造工程中の要部断面図である。
【図５】図４に続く可変容量ダイオードの製造工程中の要部断面図である。
【図６】図５に続く可変容量ダイオードの製造工程中の要部断面図である。
【図７】図６に続く可変容量ダイオードの製造工程中の要部断面図である。
【図８】本発明の一実施の形態である電子装置に含まれる可変容量ダイオードの製造工程中の要部断面図である。
【図９】本発明の一実施の形態である電子装置に含まれる可変容量ダイオードの製造工程中の要部平面図である。
【図１０】本発明の一実施の形態である電子装置に含まれる可変容量ダイオードを形成する基板中の不純物濃度分布を示す説明図である。
【図１１】本発明の一実施の形態である電子装置に含まれる可変容量ダイオードにおける逆バイアス電圧と容量との関係を示す説明図である。
【符号の説明】
【００３４】
１  基板
１Ａ  ｎ＋型単結晶シリコン基板
１Ｂ  ｎ−型単結晶シリコン層（エピタキシャル層）
２  酸化シリコン膜
３  開口部
４Ａ  ｎ型拡散層（第２半導体層）
４Ｂ  ｐ型拡散層（第１半導体層）
５  酸化膜
６  表面保護膜
７  開口部
８  表面電極
９  表面最終保護膜
９Ａ  窒化シリコン膜
９Ｂ  酸化シリコン膜
１０  開口部
１１  裏面電極
１３  リード
１４  ボンディングワイヤ
１５  リード
１６  樹脂
１７  極性識別マーク
ＡＤＣ  Ａ／Ｄコンバータ
ＣＨＲ１、ＣＨＲ  変化特性
ＣＨＰ  チップ
ＤＡＭＰ  デジタル増幅器
ＤＣＶ  ＤＣ／ＤＣコンバータ
Ｆ１  ＥＥＰＲＯＭ
ＩＫ  入力キー
Ｍ１  ＭＣＵ
Ｎ１〜Ｎ４  不純物濃度
ＰＮＬ  表示パネル部
ＳＣＬ  スケーラー
ＳＰＫ  スピーカー
Ｔ１〜Ｔ４  端子
ＴＮ  チューナー
ＶＤ  ビデオデコーダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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