(57)【要約】  【課題】  変換後のシリアル信号に禁止コードが含まれないと共に誤り訂正コードをそのまま含ませることができるデータ処理装置を提供する。  【解決手段】  ３７２Ｍの信号Ｓ１（ＬＩＮＫ＿Ａ，ＬＩＮＫ＿Ｂ）をそれぞれＳ／Ｐ変換回路１３＿１，１３＿２、デスクランブル回路１２＿１，１２＿２で並列に処理してラインメモリ１７＿１，１７＿２に書き込む。そして、スイッチ１９でＬＩＮＫ＿Ａ，ＬＩＮＫ＿Ｂのデータが交互に位置するようにラインメモリ１７＿１，１７＿２から読み出してシリアル信号を生成する。  【選択図】  図２
2007013466.tif 000002
【特許請求の範囲】
【請求項１】
画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理装置であって、
メモリと、
前記複数系統の信号を構成するデータを前記メモリに書き込む書き込み手段と、
前記書き込み手段が前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、１ラインデータ毎に読み出してシリアル信号を生成するシリアル信号生成手段と
を有するデータ処理装置。
【請求項２】
前記ラインデータには、当該ラインデータに関する誤り訂正データが含まれる
請求項１に記載のデータ処理装置。
【請求項３】
前記書き込み手段は、前記複数系統の信号の各々が複数の画像要素データを多重化したシリアル信号である場合に、前記複数系統の信号の各々から前記複数の画像要素データを分離して前記メモリに書き込む
請求項１に記載のデータ処理装置。
【請求項４】
前記シリアル信号生成手段は、前記メモリに書き込まれた前記複数の画像要素データを前記ラインデータ毎に前記複数系統の信号の間で切り換えて読み出し、当該読み出した各ラインデータの前記複数の画像要素データを多重化してシリアル信号を生成する
請求項２に記載のデータ処理装置。
【請求項５】
前記シリアル信号生成手段は、単数の前記系統の信号に規定された最大ジッター量の２倍を最大ジッター量として前記シリアル信号を生成する
請求項１に記載のデータ処理装置。
【請求項６】
前記シリアル信号生成手段は、前記複数系統の信号の総ビットレートと、前記シリアル信号のビットレートとが同じになるように前記シリアル信号を生成する
請求項１に記載のデータ処理装置。
【請求項７】
前記複数系統の信号は、並行して伝送される信号である
請求項１に記載のデータ処理装置。
【請求項８】
画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理方法であって、
前記複数系統の信号を構成するデータをメモリに書き込む第１の工程と、
前記第１の工程で前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、１ラインデータ毎に読み出してシリアル信号を生成する第２の工程と
を有するデータ処理方法。
【請求項９】
画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理装置であって、
メモリと、
前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離して前記メモリに書き込む書き込み手段と、
前記書き込み手段が前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する信号生成手段と
を有するデータ処理装置。
【請求項１０】
前記書き込み手段は、前記複数系統の信号の各々が複数の画像要素データを多重化したシリアル信号である場合に、前記複数系統の信号の各々から前記複数の画像要素データを分離して前記メモリに書き込み、
前記信号生成手段は、前記メモリから読み出した前記ラインデータを構成する前記複数の画像要素データをシリアルに配置して、前記複数系統の信号の各々を生成する
請求項９に記載のデータ処理装置。
【請求項１１】
画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理方法であって、
前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離してメモリに書き込む第１の工程と、
前記第１の工程で前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する第２の工程と
を有するデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理装置およびデータ処理方法に関する。
【背景技術】
【０００２】
例えば、ＳＭＰＴＥ２９２Ｍは、１．４８５Ｇｂ／ｓまたは１．４８５／１．００１Ｇｂ／ｓのデータレートで動作する、ＨＤＴＶコンポーネント信号（ＨＤ信号）の同軸ケーブルや光ファイバケーブル用のシリアル・インタフェースを規定する。
送信装置は、指定されたＨＤ信号のパラレルデジタルデータを、ＳＭＰＴＥ（Society of Motion Picture and Television Engineers）２９２Ｍに従って多重化してシリアルデータストリームを生成することで、ＨＤ−ＳＤＩ(High Definition Serial Digital Interface)に準拠した伝送を行う。
ＳＭＰＴＥは、さらには、デジタルビデオ装置を、ＳＭＰＴＥ２９２Ｍをベースとしたデュアルリンクで相互接続するＳＭＰＴＥ３７２Ｍを規定している。
送信装置は、ＳＭＰＴＥ３７２に従って、ＳＭＰＴＥ２９２の２本のシリアルデータストリームを並行して伝送し、２．９７０Ｇｂ／ｓあるいは２．９７０／１．００１Ｇｂ／ｓのデータレートで動作する。
【０００３】
上述したＳＭＰＴＥ２のシリアルデータは、例えば、複数のラインデータで構成され、各ラインデータが禁止コードを含まないように生成されると共に、ラインデータ毎に誤り訂正データが付加されている。
【０００４】
【非特許文献１】ＳＭＰＴＥデジタル規格集２−ＨＤＴＶ、兼六館出版株式会社、平成１１年９月１日
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述したＳＭＰＴＥ３７２Ｍの信号を、２．９７０Ｇｂｐｓのシリアル信号に変換する場合に、変換後のシリアル信号内に上記禁止コードが含まれず、且つ当該シリアル信号内に誤り訂正コードをそのまま含ませたいという要請がある。
【０００６】
本発明は上述した従来技術の問題点を解決するために、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成する場合に、変換後のシリアル信号内に禁止コードを含ませず、且つ誤り訂正コードをそのまま含ませることができるデータ処理装置およびデータ処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した従来技術の問題点を解決し、上述した目的を達成するため、第１の観点の発明のデータ処理装置は、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理装置であって、メモリと、 前記複数系統の信号を構成するデータを前記メモリに書き込む書き込み手段と、前記書き込み手段が前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、１ラインデータ毎に読み出してシリアル信号を生成するシリアル信号生成手段とを有する。
【０００８】
第２の観点の発明のデータ処理方法は、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成するデータ処理方法であって、前記複数系統の信号を構成するデータをメモリに書き込む第１の工程と、前記第１の工程で前記メモリに書き込んだ前記データを、データを読み出す対象とする信号を前記複数系統の信号の間で順に切り替えて、１ラインデータ毎に読み出してシリアル信号を生成する第２の工程とを有する。
【０００９】
第３の観点の発明のデータ処理装置は、画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理装置であって、メモリと、前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離して前記メモリに書き込む書き込み手段と、前記書き込み手段が前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する信号生成手段とを有する。
【００１０】
第４の観点の発明のデータ処理方法は、画像データを構成する複数のラインデータを各々が含む複数系統の信号によって構成されるシリアル信号から、前記複数系統の信号を生成するデータ処理方法であって、前記シリアル信号を切り換えて前記複数系統の信号を構成する前記ラインデータを分離してメモリに書き込む第１の工程と、前記第１の工程で前記メモリに書き込んだ前記複数系統の信号を構成する前記ラインデータを並列に読み出して前記複数系統の信号を生成する第２の工程とを有する。
【発明の効果】
【００１１】
本発明によれば、画像データを構成する複数のラインデータを各々が含む複数系統の信号からシリアル信号を生成する場合に、変換後のシリアル信号に禁止コードが含まれないと共に誤り訂正コードをそのまま含ませることができるデータ処理装置およびデータ処理方法を提供することができる。従って、画像データを構成する複数のラインデータを各々が含む複数系統の信号との下位互換を実現できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係わるデータ伝送システムについて説明する。
先ず、本実施形態の構成要素と、本発明の構成要素との対応関係を説明する。
送信装置３が第１の観点の発明のデータ処理装置の一例であり、受信装置５が第３の観点の発明のデータ処理装置の一例である。
図２に示すラインメモリ１７＿１，１７＿２が第１の観点の発明のメモリの一例である。
また、図２に示すＳ／Ｐ変換回路１３＿１，１３＿２およびデスクランブル回路１２＿１，１２＿２が第１の観点の発明の書き込み手段の一例であり、スイッチ１９、Ｐ／Ｓ変換回路２１およびスクランブル回路２３が第１の観点の発明のシリアル信号生成手段の一例である。
また、図８に示すラインメモリ５７＿１，５７＿２が第３の観点の発明のメモリの一例である。
また、図８に示すデスクランブル回路５１、Ｓ／Ｐ変換回路５３およびスイッチ５５が、第３の観点の発明の書き込み手段の一例であり、スクランブル回路５９＿１，５９＿２およびＰ／Ｓ変換回路５８＿１，５８＿２が第３の観点の発明の信号生成手段の一例である。
【００１３】
図１は、本発明の実施形態に係わるデータ伝送システム１の全体構成図である。
図１に示すように、データ伝送システム１は、例えば、送信装置３と受信装置５とを有する。
送信装置３と受信装置５とは、例えば、同軸ケーブルや光ファイバケーブル用のシリアルケーブルなどのケーブル７を介して接続されている。
【００１４】
本実施形態では、送信装置３が、ＳＭＰＴＥ３７２Ｍのケーブルを介して信号Ｓ１（３７２Ｍ）を入力し、これをシリアル信号Ｓ３に変換する。
そして、送信装置３が、シリアル信号Ｓ３を、ケーブル７を介して受信装置５に送信する。
受信装置５は、受信したシリアル信号Ｓ３を信号Ｓ５（３７２Ｍ）に変換し、これをＳＭＰＴＥ３７２Ｍのケーブルに出力する。
【００１５】
＜送信装置３＞
図２は、図１に示す送信装置３の構成図である。
図２に示すように、送信装置３は、例えば、インタフェース１１、デスクランブル回路１２＿１，１２＿２、Ｓ／Ｐ変換回路１３＿１，１３＿２、ラインメモリ１７＿１，１７＿２、スイッチ１９、Ｐ／Ｓ変換回路２１、並びにスクランブル回路２３を有する。
【００１６】
［インタフェース１１］
インタフェース１１は、図３に示すＳＭＰＴＥ３７２Ｍの信号Ｓ１を入力する。
信号Ｓ１は、図３に示すように、ＳＭＰＴＥ３７２Ｍに規定されたそれぞれＳＭＰＴＥ２９２Ｍに適合した２本の信号Ｓ１（ＬＩＮＫ＿Ａ）と信号Ｓ１（ＬＩＮＫ＿Ｂ）とで構成される。
図３において、信号Ｓ１（ＬＩＮＫ＿Ａ），Ｓ１（ＬＩＮＫ＿Ｂ）に示される各数字は、ライン番号を示している。
図３に示すように、フィールド＃１のライン番号「２」〜「４１」のラインは、信号Ｓ１内の図示しないフィールド＃０とフィールド＃１との間の垂直ブランキング期間Ｖ＿ＢＬＡＮＫに挿入される。
また、フィールド＃１のライン番号「４２」〜「１１２１」のラインは、信号Ｓ１内のフィールド＃１のアクティブ期間ＡＣＴＩＶＥに挿入される。
また、フィールド＃１のライン番号「１１２２」〜「１１２５」のラインと、フィールド＃２のライン番号「１」〜「４２」のラインとは、信号Ｓ１内のフィールド＃１とフィールド＃２との間の垂直ブランキング期間Ｖ＿ＢＬＡＮＫに挿入される。
また、フィールド＃２のライン番号「４３」〜「１１２２」のラインは、信号Ｓ１内のフィールド＃２のアクティブ期間ＡＣＴＩＶＥに挿入される。
【００１７】
信号Ｓ１（ＬＩＮＫ＿Ａ），Ｓ１（ＬＩＮＫ＿Ｂ）の各々は、ＳＭＰＴＥ２９２Ｍに適合しており、各々が図４に示すフォーマットをしたシリアル信号である。
【００１８】
図３に示す信号Ｓ１（ＬＩＮＫ＿Ａ）内のラインと、それに対応する信号Ｓ１（ＬＩＮＫ＿Ｂ）内のラインとには、並行して送信装置３に入力され、これらには同じデジタルインタフェースライン番号が付されている。
例えば、図３の例では、信号Ｓ１（ＬＩＮＫ＿Ａ）内のライン番号「４２」のラインと、信号Ｓ１（ＬＩＮＫ＿Ｂ）内のライン番号「４３」のラインとには並列に送信装置３に入力され、これらにはデジタルインタフェースライン番号「２１」が付されている。
【００１９】
インタフェース１１は、信号Ｓ１内の信号Ｓ１（ＬＩＮＫ＿Ａ）をデスクランブル回路１２＿１に出力し、信号Ｓ１（ＬＩＮＫ＿Ｂ）をデスクランブル回路１２＿２に出力する。
【００２０】
［デスクランブル回路１２＿１，１２＿２］
デスクランブル回路１２＿１は、インタフェース１１から入力した信号Ｓ１（ＬＩＮＫ＿ＡをデスクランブルしてＳ／Ｐ変換回路１３＿１に出力する。
デスクランブル回路１２＿２は、インタフェース１１から入力した信号Ｓ１（ＬＩＮＫ＿ＢをデスクランブルしてＳ／Ｐ変換回路１３＿２に出力する。
【００２１】
［Ｓ／Ｐ変換回路１３＿１，１３＿２］
Ｓ／Ｐ変換回路１３＿１は、デスクランブル回路１２＿１から入力した図４に示すＳＭＰＴＥ２９２Ｍに適合したシリアル信号である信号Ｓ１（ＬＩＮＫ＿Ａ）を、図５に示すようにパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とに分離し、これらを２０ビットワードでラインメモリ１７＿１に書き込む。
Ｓ／Ｐ変換回路１３＿２は、デスクランブル回路１２＿２から入力した図４に示すＳＭＰＴＥ２９２Ｍに適合したシリアル信号である信号Ｓ１（ＬＩＮＫ＿Ｂ）を、図５（Ａ），（Ｂ）に示すようにパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とに分離し、これらを２０ビットワードでラインメモリ１７＿２に書き込む。
【００２２】
以下、図４および図５の信号フォーマットについて説明する。
図４は、ＳＭＰＴＥ２９２Ｍのフォーマットを説明するための図である。
図４に示すように、ＳＭＰＴＥ２９２Ｍのシリアル信号である信号Ｓ１（ＬＩＮＫ＿Ａ），Ｓ１（ＬＩＮＫ＿Ｂ）の各々は、タイミング同期信号ＥＡＶ，ＳＡＶを有する。
タイミング同期信号ＥＡＶはアクティブラインのエンドを示し、タイミング同期信号ＳＡＶをアクティブラインのスタートを示す。
タイミング同期信号ＥＡＶに続いてライン番号信号ＬＮが位置し、続いてエラー検出コードＣＲＣ(Cyclic Redundancy Code)が位置する。
エラー検出コードＣＲＣは、アクティブデジタルラインやそれに続くタイミング同期信号ＥＡＶのデータ誤りを検出するために持ちられる。
エラー検出コードＣＲＣに続いて補助信号が位置する。また、タイミング同期信号ＳＡＶに続いてアクティブデジタルライン信号が位置する。
図４に示すように、ＭＰＴＥ２９２Ｍのシリアル信号である信号Ｓ１（ＬＩＮＫ＿Ａ），Ｓ１（ＬＩＮＫ＿Ｂ）の各々では、輝度信号Ｙと色差信号Ｃとが多重化されている。
【００２３】
図５は、デスクランブル回路１２＿１，１２＿２およびＳ／Ｐ変換回路１３＿１，１３＿２でパラレル信号に変換された後の信号のフォーマットを説明するための図である。
図５（Ａ），（Ｂ）に示すように、Ｓ／Ｐ変換回路１３＿１，１３＿２により、シリアル信号である信号Ｓ１（ＬＩＮＫ＿Ａ）から、輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とが分離される。
また、Ｓ／Ｐ変換回路１３＿１，１３＿２により、シリアル信号である信号Ｓ１（ＬＩＮＫ＿Ｂ）から、輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とが分離される。
【００２４】
［スイッチ１９］
スイッチ１９は、図６に示すように、ラインメモリ１７＿１に記憶されている信号Ｓ１（ＬＩＮＫ＿Ａ）の１ライン分の輝度および色差のパラレルデータと、ラインメモリ１７＿２に記憶されている信号Ｓ１（ＬＩＮＫ＿Ｂ）の１ライン分の輝度および色差のパラレルデータとを交互に読み出してＰ／Ｓ変換回路２１に出力する。
具体的には、スイッチ１９は、ラインメモリ１７＿１に記憶されている信号Ｓ１（ＬＩＮＫ＿Ａ）の１ライン分の輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）および色差信号Ｓ１（ＬＩＮＫ＿Ａ）のパラレルデータと、ラインメモリ１７＿２に記憶されている信号Ｓ１（ＬＩＮＫ＿Ｂ）の１ライン分の輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）および色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）のパラレルデータとを交互に読み出してＰ／Ｓ変換回路２１に出力する。
【００２５】
［Ｐ／Ｓ変換回路２１］
Ｐ／Ｓ変換回路２１は、スイッチ１９から入力した信号をライン毎にシリアル信号に変換してスクランブル回路２３に出力する。
具体的には、Ｐ／Ｓ変換回路２１は、スイッチ１９から入力した１ライン分の輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と色差信号Ｓ１（ＬＩＮＫ＿Ａ）とを多重化してシリアル信号にする処理と、スイッチ１９から入力した１ライン分の輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とを多重化してシリアル信号にする処理とを交互に行う。
【００２６】
［スクランブル回路２３］
スクランブル回路２３は、Ｐ／Ｓ変換回路２１から入力したシリアル信号にスクランブル処理を施した後に、２．９７Ｇｂ／ｓのシリアル信号Ｓ３として図１に示すケーブル７に送出する。
【００２７】
ところで、ＳＭＰＴＥ２９２Ｍでは、ジッター仕様として、タイミングジッタを１ＵＩ(Unit Interval)とし、アライメントジッタを０．２ＵＩとしている。
ここで、１ＵＩは、１ビットの伝送に割り当てられる期間を示し、１．４８５Ｇｂｐｓでは６７３ｐｓとなり、２．９７Ｇｂ／ｓでは３３７ｐｓとなる。
ＳＭＰＴＥ２９２ＭによるＨＤ−ＳＤＩにおいては、ジッター周波数はＦ，Ｖ，Ｈなどの３０Ｈｚ，６０Ｈｚ３３．７５ｋＨｚなどの、ＨＤ信号の信号処理に伴う成分が大きく、特にＦ，Ｖの低周波数領域のジッターはＰＬＬ等で取り除くのは困難である。従って、ＨＤ−ＳＤＩやパラレルのＨＤ信号を入力信号とした場合に、これらに載っているＦ，Ｖ周波数領域のジッターはそのまま２．９７Ｇｂ／ｓに出力されると考えられる。この場合、２．９７Ｇｂ／ｓでも入力のＨＤ−ＳＤＩと同じジッター時間量＋αのジッターが発生してしまう。送信装置３では、２．９７Ｇｂ／ｓのジッター規格は２９２Ｍのジッター規格のＵＩ数を２倍にしたものにする。すなわち、送信装置３では、ジッター仕様として、タイミングジッタを２ＵＩとし、アライメントジッタを０．４ＵＩとする。これにより、ＨＤ−ＳＤＩや３７２Ｍと互換性が確保できる。
【００２８】
以下、図２に示す送信装置３の動作例を説明する。
図７は、図２に示す送信装置３の動作例を説明するためのフローチャートである。
ステップＳＴ１１：
送信装置３は、インタフェース１１が入力した信号がＳＭＰＴＥ３７２Ｍであるか否かを判断し、ＳＭＰＴＥ３７２Ｍであると判断するとステップＳＴ１３に進み、そうでない場合（本実施形態では、ＨＤパラレル信号の場合）はステップＳＴ１２に進む。
【００２９】
ステップＳＴ１２：
インタフェース１１は、入力したＨＤパラレル信号を、ＳＭＰＴＥ３７２Ｍのデータ構造を仮想ＬＩＮＫ＿Ａ，ＬＩＮＫ＿Ｂとして２０ビット信号にしてラインメモリ１７＿１，１７＿２に書き込む。
【００３０】
ステップＳＴ１３：
デスクランブル回路１２＿１は、インタフェース１１から入力した信号Ｓ１（ＬＩＮＫ＿ＡをデスクランブルしてＳ／Ｐ変換回路１３＿１に出力する。
デスクランブル回路１２＿２は、インタフェース１１から入力した信号Ｓ１（ＬＩＮＫ＿ＢをデスクランブルしてＳ／Ｐ変換回路１３＿２に出力する。
【００３１】
ステップＳＴ１４：
Ｓ／Ｐ変換回路１３＿１は、デスクランブル回路１２＿１から入力した図４に示すＳＭＰＴＥ２９２Ｍに適合したシリアル信号である信号Ｓ１（ＬＩＮＫ＿Ａ）を、図５に示すようにパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とに分離し、これらを２０ビットワードでラインメモリ１７＿１に書き込む。
Ｓ／Ｐ変換回路１３＿２は、デスクランブル回路１２＿２から入力した図４に示すＳＭＰＴＥ２９２Ｍに適合したシリアル信号である信号Ｓ１（ＬＩＮＫ＿Ｂ）を、図５（Ａ），（Ｂ）に示すようにパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とに分離し、これらを２０ビットワードでラインメモリ１７＿２に書き込む。
【００３２】
ステップＳＴ１５： 
スイッチ１９は、図６に示すように、ラインメモリ１７＿１に記憶されている信号Ｓ１（ＬＩＮＫ＿Ａ）の１ライン分の輝度および色差のパラレルデータと、ラインメモリ１７＿２に記憶されている信号Ｓ１（ＬＩＮＫ＿Ｂ）の１ライン分の輝度および色差のパラレルデータとを交互に読み出してＰ／Ｓ変換回路２１に出力する。
【００３３】
ステップＳＴ１６：
Ｐ／Ｓ変換回路２１は、スイッチ１９から入力した信号をライン毎にシリアル信号に変換してスクランブル回路２３に出力する。
具体的には、Ｐ／Ｓ変換回路２１は、スイッチ１９から入力した１ライン分の輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と色差信号Ｓ１（ＬＩＮＫ＿Ａ）とを多重化してシリアル信号にする処理と、スイッチ１９から入力した１ライン分の輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とを多重化してシリアル信号にする処理とを交互に行う。
【００３４】
ステップＳＴ１７：
スクランブル回路２３は、Ｐ／Ｓ変換回路２１から入力したシリアル信号にスクランブル処理を施した後に、２．９７Ｇｂｐｓのシリアル信号Ｓ３として図１に示すケーブル７に送出する。
【００３５】
＜受信装置５＞
図８は、図１に示す受信装置５の構成図である。
図８に示すように、受信装置５は、例えば、デスクランブル回路５１、Ｓ／Ｐ変換回路５３、スイッチ５５、ラインメモリ５７＿１，５７＿２、Ｐ／Ｓ変換回路５８＿１，５８＿２、スクランブル回路５９＿１，５９＿２、並びにインタフェース６３を有する。
【００３６】
［デスクランブル回路５１］
デスクランブル回路５１は、上述した送信装置３がケーブル７に送出したシリアル信号Ｓ３を入力し、これをデスクランブルしてＳ／Ｐ変換回路５３に出力する。
【００３７】
［Ｓ／Ｐ変換回路５３］
Ｓ／Ｐ変換回路５３は、デスクランブル回路５１から入力したシリアル信号に含まれるＬＩＮＫ＿Ａ，ＬＩＮＫ＿Ｂの各々の信号を、シリアル形式からパラレル形式に変換する。
具体的には、Ｓ／Ｐ変換回路５３は、シリアル信号に含まれるＬＩＮＫ＿Ａの輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とを分離してスイッチ５５に出力する。
また、Ｓ／Ｐ変換回路５３は、シリアル信号に含まれるＬＩＮＫ＿Ｂの輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とを分離してスイッチ５５に出力する。
【００３８】
［スイッチ５５］
スイッチ５５は、Ｓ／Ｐ変換回路５３から入力した信号を切り換えてＬＩＮＫ＿Ａの輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とをラインデータ毎にラインメモリ５７＿１に書き込む。
また、Ｓ／Ｐ変換回路５３から入力した信号を切り換えてＬＩＮＫ＿Ｂの輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とをラインデータ毎にラインメモリ５７＿２に書き込む。
【００３９】
［Ｐ／Ｓ変換回路５８＿１，５８＿２］
Ｐ／Ｓ変換回路５８＿１は、ラインメモリ５７＿１から読み出したパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とをシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ａ）に変換してスクランブル回路５９＿１に出力する。
Ｐ／Ｓ変換回路５８＿２は、ラインメモリ５７＿２から読み出したパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とをシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ｂ）に変換してスクランブル回路５９＿２に出力する。
【００４０】
［スクランブル回路５９＿１，５９＿２］
スクランブル回路５９＿１は、Ｐ／Ｓ変換回路５８＿１から入力したシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ａ）をスクランブル処理してインタフェース６３に出力する。
スクランブル回路５９＿２は、Ｐ／Ｓ変換回路５８＿２から入力したシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ｂ）をスクランブル処理してインタフェース６３に出力する。
【００４１】
［インタフェース６３］
インタフェース６３は、スクランブル回路５９＿１，５９＿２から入力した信号Ｓ５（ＬＩＮＫ＿Ａ）と信号Ｓ５（ＬＩＮＫ＿Ｂ）とを並行してＳＭＰＴＥ３７２Ｍの信号Ｓ５として出力する。
【００４２】
以下、図８に示す受信装置５の動作例を説明する。
図９は、図８に示す受信装置５の動作例を説明するためのフローチャートである。
ステップＳＴ２１：
デスクランブル回路５１は、上述した送信装置３がケーブル７に送出したシリアル信号Ｓ３を入力し、これをデスクランブルしてＳ／Ｐ変換回路５３に出力する。
【００４３】
ステップＳＴ２２：
Ｓ／Ｐ変換回路５３は、デスクランブル回路５１から入力したシリアル信号に含まれるＬＩＮＫ＿Ａ，ＬＩＮＫ＿Ｂの各々の信号を、シリアル形式からパラレル形式に変換する。
具体的には、Ｓ／Ｐ変換回路５３は、シリアル信号に含まれるＬＩＮＫ＿Ａの輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とを分離してスイッチ５５に出力する。
また、Ｓ／Ｐ変換回路５３は、シリアル信号に含まれるＬＩＮＫ＿Ｂの輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とを分離してスイッチ５５に出力する。
【００４４】
ステップＳＴ２３：
スイッチ５５は、Ｓ／Ｐ変換回路５３から入力した信号を切り換えてＬＩＮＫ＿Ａの輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とをラインデータ毎にラインメモリ５７＿１に書き込む。
また、Ｓ／Ｐ変換回路５３から入力した信号を切り換えてＬＩＮＫ＿Ｂの輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とをラインデータ毎にラインメモリ５７＿２に書き込む。
【００４５】
ステップＳＴ２４：
Ｐ／Ｓ変換回路５８＿１は、ラインメモリ５７＿１から読み出したパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ａ）（Ｃ）とをシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ａ）に変換してスクランブル回路５９＿１に出力する。
Ｐ／Ｓ変換回路５８＿２は、ラインメモリ５７＿２から読み出したパラレル形式の輝度信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｙ）と、色差信号Ｓ１（ＬＩＮＫ＿Ｂ）（Ｃ）とをシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ｂ）に変換してスクランブル回路５９＿２に出力する。
【００４６】
ステップＳＴ２５：
スクランブル回路５９＿１は、ステップＳＴ２４でＰ／Ｓ変換回路５８＿１から入力したシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ａ）をスクランブル処理してインタフェース６３に出力する。
スクランブル回路５９＿２は、ステップＳＴ２４でＰ／Ｓ変換回路５８＿２から入力したシリアル形式の信号Ｓ５（ＬＩＮＫ＿Ｂ）をスクランブル処理してインタフェース６３に出力する。
そして、インタフェース６３は、スクランブル回路５９＿１，５９＿２から入力した信号Ｓ５（ＬＩＮＫ＿Ａ）と信号Ｓ５（ＬＩＮＫ＿Ｂ）とを並行してＳＭＰＴＥ３７２Ｍの信号Ｓ５として出力する。
【００４７】
以上説明したように、データ伝送システム１によれば、現行のＨＤ−ＳＤＩやＤｕａｌ Ｌｉｎｋ ２９２Ｍ規格であるＳＭＰＴＥ３７２Ｍと完全に互換性が取れる２．９７Ｇｂ／ｓシリアル・インタフェースのデータ構造、物理層規格を提供できる。
また、データ伝送システム１によれば、３７２Ｍの信号Ｓ１のエラー検出コードＣＲＣがそのまま２．９７Ｇｂ／ｓのシリアル信号Ｓ３に多重されるので、伝送中のエラーを訂正できる。
すなわち、ＳＭＰＴＥ２７４の２系統の信号を多重化して２．９７Ｇｂ／ｓのシリアル信号を生成する他の手法では、ＳＭＰＴＥ３７２Ｍと互換性がないが、データ伝送システム１によれば、ＳＭＰＴＥ３７２Ｍと互換性があるシリアル・インタフェースを提供できる。
【００４８】
また、データ伝送システム１では、ジッター仕様として、タイミングジッタを２ＵＩとし、アライメントジッタを０．４ＵＩとする。すなわち、ジッター仕様をＳＭＰＴＥ２９２Ｍの２倍にしている。これにより、ＨＤ−ＳＤＩや３７２Ｍと互換性が確保できる。
【００４９】
また、データ伝送システム１によれば、ＳＭＰＴＥ２９２Ｍの信号のデータ列をそのまま用いることから、ＳＭＰＴＥ２９２Ｍで規定される禁止コードがシリアル信号Ｓ３に含まれることを回避できる。
これに対して、上述した他の手法では、上記禁止コードが含まれる可能性がある。
【００５０】
また、データ伝送システム１によれば、６０Ｐ信号に限らず２４Ｐ／４:４:４／１２ｂｉｔなど全ての２．９７Ｇｂ／ｓの範囲の映像信号に対しても、一旦３７２Ｍに従ってＬＩＮＫ＿Ａ，ＬＩＮＫ＿Ｂに振り分ける信号処理を行うことで、体系的な信号処理を行うことができる。
また、上記他の手法では６０Ｐでは、２．９７Ｇｂ／ｓ多重時の1ラインのサンプル数が２２００×２０ｂｉｔ，３０Ｐ／４:４:４信号ではその倍の２×２２００×２０ｂｉｔになる。アクティブ期間が倍になることでパソロジ信号に対して弱くなる。しかしながら、データ伝送システム１では、このような不利益はない。
【００５１】
本発明は上述した実施形態には限定されない。
すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってもよい。
例えば、上述した実施形態では、信号Ｓ１および信号Ｓ５として、ＳＭＰＴＥ３７２Ｍの信号を例示したが、これらは、画像データを構成する複数のラインデータを各々が含む複数系統の信号であれば特に限定されない。
また、上述した実施形態では、送信装置３および受信装置５において、スクランブルおよびデスクランブルを行う場合を例示したが、これらの処理は特に必須ではない。
【図面の簡単な説明】
【００５２】
【図１】図１は、本発明の実施形態のデータ伝送システムの全体構成図である。
【図２】図２は、図１に示す送信装置の構成図である。
【図３】図３は、図１に示すＳＭＰＴＥ３７２Ｍの信号Ｓ１のフォーマットを説明するための図である。
【図４】図４は、図３に示すＳＭＰＴＥ２９２Ｍの信号Ｓ１（ＬＩＮＫ＿Ａ）、Ｓ１（ＬＩＮＫ＿Ｂ）のフォーマットを説明するための図である。
【図５】図５は、図４に示す信号Ｓ１（ＬＩＮＫ＿Ａ）、Ｓ１（ＬＩＮＫ＿Ｂ）をパラレル形式した場合のフォーマットを説明するための図である。
【図６】図６は、図１に示すシリアル信号Ｓ３のフォーマットを説明するための図である。
【図７】図７は、図２に示す送信装置の動作例を説明するための図である。
【図８】図８は、図１に示す受信装置の構成図である。
【図９】図９は、図８に示す受信装置の動作例を説明するための図である。
【符号の説明】
【００５３】
１…データ伝送システム、３…送信装置、５…受信装置、１１…インタフェース、１３＿１，１３＿２…Ｓ／Ｐ変換回路、１２＿１，１２＿２…デスクランブル回路、１７＿１，１７＿２…ラインメモリ、１９…スイッチ、２１…Ｐ／Ｓ変換回路、２３…スクランブル回路、５１…デスクランブル回路、５３…Ｓ／Ｐ変換回路、５５…スイッチ、５７＿１，５７＿２…ラインメモリ、５９＿１，５９＿２…スクランブル回路、５８＿１，５８＿２…Ｐ／Ｓ変換回路、６３…インタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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