(57)【要約】【課題】デルタシグマＡ／Ｄ変換器において、Ｎ個のポインタを用いた単位要素のローテーションにより、入力信号周波数近辺の雑音を低減し、Ｓ／Ｎ比を改善する。【解決手段】Ａ／Ｄ変換器に設けられたＤＥＭ１５において、量子化器から出力された信号は３ビットの２進数に変換され、カウンタ１８により、使用するポインタと単位要素の使用の方向(昇順/降順)が制御される。記録されたポインタ位置と入力信号を加算することにより、ポインタを移動し、量子化器からの入力ｘ（ｉ）は、シフトされｙ（ｉ）として、Ｄ／Ａ変換器へ出力され、単位要素のシフトが行われる。【選択図】図４
2007158735.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング周波数の１／４の周波数以外の信号をデジタル変換するバンドパスデルタシグマ型のＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
入力された信号をデジタル信号に変換して量子化する量子化器と、
Ｄ／Ａ変換器と、
前記Ｄ／Ａ変換器に設けられたＤ／Ａ変換器の単位要素を動的にローテーションするエレメントマッチング部を備え、
前記エレメントマッチング部は、
前記量子化器から出力された単位要素の位置を記憶するＮ個のポインタを備え、
前記ポインタにより単位素子をシフトし、そのシフト方向を昇順、または降順に反転させることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記エレメントマッチング部は、
サンプリング周波数×ｋ（＝１，３，５，・・・Ｎ−１）／（２×ポインタ数）＝入力信号周波数となるように、前記Ｄ／Ａ変換器の単位要素をローテーションすることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記ポインタは、レジスタからなることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記エレメントマッチング部は、
前記Ｄ／Ａ変換器の単位要素を１２個の前記ポインタを用いてローテーションし、サンプリング周波数の７／２４にミスマッチノイズ伝達特性のノッチ点を持たせることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器におけるＳ／Ｎ（Ｓｉｇｎａｌ／Ｎｏｉｓｅ）比の改善技術に関し、特に、バンドパスデルタシグマ型のＡ／Ｄ変換器における単位要素（エレメント）のばらつきによる雑音の低減に有効な技術に関する。
【背景技術】
【０００２】
ラジオ受信機や携帯電話などの中間周波数を用いて復調を行う無線通信には、バンドパスデルタシグマＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器が広く用いられている。
【０００３】
このマルチビットデルタシグマＡ／Ｄ変換器に設けられたＤ／Ａ変換器を構成する単位要素（エレメント）のバラツキにより生じる雑音(ミスマッチノイズ)を軽減する方法として、該雑音の伝達特性に周波数特性をもたせ、使用する信号帯域内の雑音を低減する手法、ミスマッチノイズシェーピングが知られている。
【０００４】
ローパス型マルチビットデルタシグマＡ／Ｄ変換器では、ミスマッチノイズの伝達特性をハイパス型とすることにより、信号として使用する低周波数帯域内の雑音を低減できる。
【０００５】
これを実現する手法として、ＤＷＡ（Ｄａｔａ  Ｗｅｉｇｈｔｅｄ  Ａｖｅｒａｇｉｎｇ）などが知られている（たとえば、非特許文献１参照）。
【０００６】
これに対し、バンドパス型マルチビットデルタシグマＡ／Ｄ変換器では、入力信号周波数ｆｉｎでノイズが減少する周波数帯域、いわゆるノッチをもつ雑音の伝達特性が必要となる。
【０００７】
多くの場合、バンドパスデルタシグマＡ／Ｄ変換器では、入力信号周波数ｆｉｎとサンプリング周波数ｆｓとの間に、ｆｉｎ＝ｆｓ／４という関係が成り立つように、入力信号周波数ｆｉｎとサンプリング周波数ｆｓとを設定する。この場合、ｂａｎｄｐａｓｓ  ｍｉｓｍａｔｃｈ  ｓｈａｐｉｎｇ  アルゴリズムが用いられる（たとえば、非特許文献２参照）。
【０００８】
一方で、使用目的による制約から、入力信号周波数ｆｉｎ＝サンプリング周波数ｆｓ／４の関係が成り立たない場合があり、この時には雑音伝達特性の任意の周波数にノッチを作る必要がある。この場合には、２次ＤＷＡやベクトル量子化器が用いられる（たとえば、非特許文献３〜８参照）。
【非特許文献１】Ｙｗｖｓ  Ｇｒｅｅｒｔｓ，ｅｔ  ａｌ，’ＤＥＳＩＧＮ  ＯＦ  ＭＵＬＴＩ−ＢＩＴ  ＤＥＬＴＡ−ＳＩＧＭＡ  Ａ／Ｄ  ＣＯＮＶＥＲＴＥＲＳ’，ｐ７４〜ｐ９７，Ｋｕｕｅｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ
【非特許文献２】Ｔ．Ｓｈｕｉ，ｅｔ  ａｌ，’Ｍｉｓｍａｔｃｈ  Ｓｈａｐｉｎｇ  ｆｏｒ  ａ  Ｃｕｒｒｅｎｔ−Ｍｏｄｅ  Ｍｕｌｔｉｂｉｔ  Ｄｅｌｔａ−Ｓｉｇｍａ  ＤＡＣ’，ＪＳＳＣ  １９９９，Ｍａｒ．ｐｐ３３１〜ｐｐ３３８
【非特許文献３】Ｒ．Ｋ．Ｈｅｎｄｅｒｓｏｎ，ｅｔ  ａｌ．’Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ  ｗｉｔｈＡｒｂｉｔｒａｒｙ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ  Ｆｕｎｃｔｉｏｎ’，ＩＳＣＡＳ１９９６，ｐｐ２９３〜ｐｐ２９６
【非特許文献４】Ｒ．Ｓｃｈｒｅｉｅｒ，ｅｔ．ａｌ，’Ｎｏｉｓｅ−ｓｈａｐｅｄ  ｍｕｌｔｉ−ｂｉｔ  Ｄ／Ａ  ＣＯＮＶＥＲＴＥＲ  ｅｍｐｌｙｉｎｇ  ｕｎｉｔ  ｅｌｅｍｅｎｔｓ，’Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ，Ｓｅｐｔ．１９９５，Ｖｏｌ．３１，Ｎｏ．２０，ｐｐ．１７１２〜ｐｐ．１７１３
【非特許文献５】Ｔａｏ  Ｓｈｕｉ，Ｒ．Ｓｃｈｒｅｉｅｒ，Ｆ．Ｈｕｄｓｏｎ。’Ｍｉｓｍａｔｃｈ−ｓｈａｐｉｎｇ  ＤＡＣ  ｆｏｒ  Ｌｏｗｐａｓｓ  ａｎｄ  Ｂａｎｄｐａｓｓ  ｍｕｌｔｉ−ｂｉｔ  Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｏｒｓ’  ＩＳＣＡＳ  １９９８，Ｉ−３５２−３５５
【非特許文献６】Ａ．Ｙａｓｕｄａ，Ｈ．Ｔａｎｉｍｏｔｏ，Ｔ．Ｉｉｄａ，’Ａ  Ｔｈｉｒｄ  ｏｒｄｅｒ  Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｏｒ  ｕｓｉｎｇ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  Ｎｏｉｓｅ  ｓｈａｐｉｎｇ  Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ’，ＪＳＳＣ  １９９８，Ｄｅｃ．ｐｐ．１８７９〜ｐｐ．１８８６
【非特許文献７】Ｔ．Ｕｅｎｏ，Ａ．Ｙａｓｕｄａ，Ｔ．Ｙａｍａｊｉ，Ｔ．Ｉｔａｋｕｒａ，’Ａ  Ｆｏｕｒｔｈ−ｏｒｄｅｒ  Ｂａｎｄｐａｓｓ  Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｏｒ  ｕｓｉｎｇ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ｂａｎｄｐａｓｓ  Ｎｏｉｓｅ−ｓｈａｐｉｎｇ  ＤＥＭ’ＥＳＳＣＩＲＣ  ２００１
【非特許文献８】Ｖ．Ｃｏｌｏｎｎａ，ｅｔ．ａｌ，’Ａ  １０．７ＭＨｚ  Ｓｅｌｆ−Ｃａｌｉｂｒａｔｅｄ  ＳＣ  Ｍｕｌｔｉｂｉｔ  ２ｎｄ−Ｏｒｄｅｒ  Ｂａｎｄｐａｓｓ  ΣΔ  Ｍｏｄｕｌａｔｏｒｓ’ＥＳＳＣＩＲＣ  ２００２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記のようなデルタシグマＡ／Ｄ変換器による雑音の軽減技術では、次のような問題点があることが本発明者により見い出された。
【００１０】
デルタシグマ型Ａ／Ｄ変換器を無線通信機に使用する場合には、受信する周波数帯域、受信機の中間周波数、Ａ／Ｄ変換器のサンプリング周波数、およびその高調波が互いに干渉しないように、中間周波数とサンプリング周波数を決定する必要があり、自由にこれらの周波数を選ぶことはできない。
【００１１】
しかし、ＤＷＡ、ｂａｎｄｐａｓｓ  ｍｉｓｍａｔｃｈ  ｓｈａｒｐｉｎｇといったミスマッチノイズシェーピング法では、サンプリング周波数ｆｓに対して、ミスマッチノイズの伝達特性を自由に設定することができないために、入力信号周波数が、０近傍あるいは、ｆｓ／４から外れている場合にミスマッチノイズを低減することができず、Ｓ／Ｎ比は改善しないという問題がある。
【００１２】
また、ミスマッチノイズの伝達特性の任意周波数にノッチ点を持たせる場合、２次ＤＷＡは、サンプル周波数ｆｓより高い周波数で論理を動作する必要があり、消費電力が増加してしまい、高速Ａ／Ｄ変換器の実現が困難である。さらに、ベクトル量子化器を用いる方法では複雑な論理回路を必要とし、面積、電流が増大するという欠点がある。
【００１３】
本発明の目的は、デルタシグマＡ／Ｄ変換器において、Ｎ個のポインタを用いた単位要素のローテーションにより、入力信号周波数近辺の雑音を低減し、Ｓ／Ｎ比を改善することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、サンプリング周波数の１／４の周波数以外の信号をデジタル変換するバンドパスデルタシグマ型Ａ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、入力された信号をデジタル信号に変換して量子化する量子化器と、Ｄ／Ａ変換器と、該Ｄ／Ａ変換器に設けられたＤ／Ａ変換器の製造上のばらつきを持つ単位要素を動的にローテーションするエレメントマッチング部を備え、該エレメントマッチング部は、前記量子化器から出力された単位要素の位置を記憶するＮ個のポインタを備え、該ポインタにより単位素子をシフトし、シフト方向を昇順、または降順に反転させるものである。
【００１７】
また、本願のその他の発明の概要を簡単に示す。
【００１８】
本発明は、前記エレメントマッチング部が、サンプリング周波数ｆｓ×ｋ（＝１，３，５，・・・Ｎ−１）／（２×ポインタ数Ｎ）＝入力信号周波数ｆｉｎを満足するようにＤ／Ａ変換器の単位要素をローテーションするものである。
【００１９】
また、本発明は、前記ポインタが、レジスタよりなるものである。
【００２０】
さらに、本発明は、前記エレメントマッチング部が、Ｄ／Ａ変換器の単位要素を１２個のポインタを用いてローテーションし、サンプリング周波数の７／２４にミスマッチノイズ伝達特性のノッチ点を持たせるものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
（１）Ａ／Ｄ変換器における雑音を大幅に低減し、Ｓ／Ｎ比を改善することができる。
【００２３】
（２）上記（１）により、半導体集積回路装置の性能を向上させることができ、該半導体集積回路装置をラジオ受信機などの電子システムに用いることにより、受信性能を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたＡ／Ｄ変換器の一例を示すブロック図、図３は、図２のＡ／Ｄ変換器に設けられたＤＥＭのアルゴリズムを示した説明図、図４は、図３に示したローテーションアルゴリズムを実現するＤＥＭのブロック図、図５は、図４のＤＥＭにおけるミスマッチノイズの伝達特性を示した説明図、図６は、図２のＡ／Ｄ変換器のミスマッチノイズの低減例を示す周波数スペクトラムの説明図である。
【００２６】
本実施の形態において、半導体集積回路装置１は、たとえば、カーオーディオなどに用いられるマイクロコンピュータである。半導体集積回路装置１は、図１に示すように、Ａ／Ｄ変換器２、復調ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）３、Ａ／Ｄ変換部４、オーディオＤＳＰ５、Ｄ／Ａ変換部６、および制御用ＭＰＵ（Ｍｕｌｔｉ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）７から構成される。
【００２７】
Ａ／Ｄ変換器２は、バンドパス型デルタシグマＡ／Ｄ変換器からなり、入力された中間周波数信号ＩＦのアナログ信号をデジタル信号に変換する。アンテナ８を介して受信した信号は、ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐ）９によって増幅され、後段に接続されたミキサ１０により１０．７ＭＨｚ程度に変換された後、該ミキサ１０の後段に接続されたＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）／アナログフィルタ１１で任意の出力レベルに増幅、ならびにフィルタリングし、中間周波数信号ＩＦとしてＡ／Ｄ変換器２に出力する。
【００２８】
Ａ／Ｄ変換器２の出力部には、復調ＤＳＰ３が接続されている。復調ＤＳＰ３は、中間周波数信号ＩＦを復調し、音声信号に復元する。Ａ／Ｄ変換部４は、複数のＡ／Ｄ変換器から構成されており、たとえば、ＣＤプレーヤなどから出力された音声信号をデジタル信号に変換する。
【００２９】
オーディオＤＳＰ５には、復調ＤＳＰ３、およびＡ／Ｄ変換部４がそれぞれ接続されている。このオーディオＤＳＰ５は、音声信号の加工（たとえば、イコライザや音場補正など）を行う。
【００３０】
Ｄ／Ａ変換部６は、複数のＤ／Ａ変換器から構成されており、オーディオＤＳＰ５に接続されている。該オーディオＤＳＰ５によって処理された音声信号をアナログ信号に変換する。Ｄ／Ａ変換部６に変換されたアナログ信号は、後段に接続されたアンプなどに出力信号として出力される。制御用ＭＰＵ７は、半導体集積回路装置１におけるすべての制御を司る。
【００３１】
図２は、Ａ／Ｄ変換器２の構成例を示すブロック図である。
【００３２】
Ａ／Ｄ変換器２は、レゾネータ１２、量子化器１３、Ｄ／Ａ変換器１４、ならびにＤＥＭ（エレメントマッチング部）１５から構成されている。レゾネータ１２は、バンドパスフィルタとして用いられる。量子化器１３は、レゾネータ１２を介して入力された中間周波数信号ＩＦをデジタル信号に変換して量子化する。
【００３３】
Ｄ／Ａ変換器１４は、量子化器１３から出力されたデジタル信号をアナログ信号に変換する。ＤＥＭ（Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ）１５は、使用するＤ／Ａ変換器１４の単位要素を動的にローテーションし、該単位要素の製造ばらつきなどによる雑音（ミスマッチノイズ）を低減する。
【００３４】
ＤＥＭ１５は、量子化器１３とＤ／Ａ変換器１４との間に設けられており、該ＤＥＭ１５によって、量子化器１３とＤ／Ａ変換器１４との単位要素の接続が動的にスイッチされる。つまり、同一の量子化器出力値に対して、使用されるＤ／Ａ変換器の単位要素の組み合わせを変えることができる。
【００３５】
ここで、単位素子をローテーションするアルゴリズムによって、ミスマッチノイズの伝達特性は異なる周波数特性を持つことになる。ミスマッチノイズの伝達特性が入力信号周波数ｆｉｎの近傍でノッチを持てば、この周波数帯域で雑音が軽減されＳ／Ｎ比が改善することになる。
【００３６】
図３は、ＤＥＭ１５におけるアルゴリズムを示した説明図である。この図３では、一例として量子化器１３、およびＤ／Ａ変換器１４を３ビット（８単位素子）とし、Ｎ本のポインタを使う場合の単位素子のローテーション方法を示している。
【００３７】
まず、時刻Ｔ（１）に量子化器１３が４を出力したとする。このとき、Ｄ／Ａ変換器１４は、単位要素配列のうち、ｅ（１），ｅ（２），ｅ（３），ｅ（４）を使用して、４を出力する。
【００３８】
ここで、使用された単位要素の位置、４をポインタｐ（１）に記録する。次の時刻Ｔ（２）に、量子化器１４の出力は３で、ｅ（１），ｅ（２），ｅ（３）を使用し、Ｄ／Ａ変換器１４は３を出力し、ポインタｐ（２）に３を記録する。
【００３９】
これをＮ回繰り返し、ポインタｐ（１）・・・・，ｐ（Ｎ）を記録する。そして、時刻Ｔ（Ｎ＋１）に量子化器出力が３であったとき、Ｄ／Ａ変換器１４は、ポインタｐ（１）に記録されたｅ（４）から降順に３個の単位要素を、すなわちｅ（４），ｅ（３），ｅ（２）を用いて３を出力し、ポインタｐ（１）には２を記録する。この手順を繰り返し、時刻Ｔ（２Ｎ＋１）には、ポインタｐ（１）に記録された２から昇順に単位要素を使用して、Ｄ／Ａ変換器１４は出力を行う。
【００４０】
ここで、たとえば、時刻Ｔ（Ｎ＋２）のように前回に記録されたポインタ位置が３であって、降順に５を出力する場合、ｅ（３），ｅ（２），ｅ（１）を用い、そして循環的にｅ（８）に戻って、ｅ（８），ｅ（７）の５個の単位要素でデータを出力し、ポインタ位置をｅ（７）とする。
【００４１】
同様に昇順の場合に、ｅ（８）に達した場合は、ｅ（１）に循環的に戻って単位要素を使用する。これを数式により表すと、Ｅ個の単位要素配列をｅ（１），ｅ（２）・・・，ｅ（ｋ）、時刻Ｔ（ｎ）におけるＤ／Ａ変換器１４の入力をＤｉｎ（ｎ）、Ｄ／Ａ変換器１４の出力をＤｏｕｔ（ｎ）、Ｄ／Ａ変換器１４における単位要素のポインタ位置をＰ（ｎ）として、
【００４２】
【数１】
2007158735.tif 000003
【００４３】
【数２】
2007158735.tif 000004
【００４４】
となる。
【００４５】
ここで、ｅ（ｋ＋Ｅ）＝ｅ（ｋ）と定義しておく。
【００４６】
図４は、図３に示したローテーションアルゴリズムを実現するＤＥＭ１５の構成例を示すブロック図である。
【００４７】
ＤＥＭ１５は、図示するように、シフタ１６、セレクタ１７、カウンタ１８、加算器１９、デコーダ２０、エンコーダ２１、ならびにポインタｐ（１）〜ｐ（Ｎ）からなるポインタ２２から構成される。ポインタｐ（１）〜ｐ（Ｎ）は、たとえば、レジスタからなる。
【００４８】
デコーダ２０は量子化器１３から出力された信号をバイナリコードにデコードする。エンコーダ２１は、加算器１９の演算結果をエンコードしてシフタに出力する。
【００４９】
量子化器１３から出力された信号は、３ビットの２進数に変換され、カウンタ１８により、使用するポインタと単位要素の使用の方向(昇順/降順)が制御される。記録されたポインタ位置と入力信号を加算することにより、ポインタを移動し、これにより、量子化器１３からの入力ｘ（ｉ）は、シフトされｙ（ｉ）として、Ｄ／Ａ変換器１４へ出力され、単位要素のシフトが行われる。
【００５０】
たとえば、ポインタ数がＮ＝１２とした場合、２４／ｆｓ周期で、昇順あるいは降順の要路素子のローテーションが行われることから、Ｄ／Ａ変換器１４のミスマッチによるノイズの伝達特性には、図５に示すように、１×ｆｓ／２４，３×ｆｓ／２４，５×ｆｓ／２４，７×ｆｓ／２４，９×ｆｓ／２４，１１×ｆｓ／２４に周波数にノッチをそれぞれ持つことになる。
【００５１】
ＦＭチューナの場合、信号帯域幅は０．２ＭＨｚであり、中間周波数を１０．７ＭＨｚとし、サンプリング周波数ｆｓに３７．０５ＭＨｚを選ぶ方法がある。ノッチ周波数は３７．０５／２４×７＝１０．８０６ＭＨｚとなり、１０．７±０．１ＭＨｚの周波数範囲ではノイズが抑圧されることになる。
【００５２】
図６に、Ｄ／Ａ変換器１４を構成する単位要素に製造ばらつきがあるＡ／Ｄ変換器２の出力における周波数スペクトラムを示す。
【００５３】
図示するように、入力信号周波数ｆｉｎが１０．７ＭＨｚの近傍でノイズが抑圧されており、高いＳ／Ｎ比が得られていることがわかる。このように、ＤＥＭ１５のポインタ２２の数を適切に選ぶことにより、比較的高い自由度でミスマッチノイズの伝達特性にノッチ点をつくることができる。
【００５４】
このように、Ｎ個のポインタ２２を用いて、Ｄ／Ａ変換器１４の単位素子をローテーションすることにより、ミスマッチの雑音伝達関数にｆｓ／（２Ｎ）、およびその整数倍の周波数にピークあるいはノッチを持つ周波数特性を持たせることができる。
【００５５】
それにより、本実施の形態によれば、Ａ／Ｄ変換器２のミスマッチノイズを大幅に低減し、Ｓ／Ｎ比を改善することができる。
【００５６】
また、ＤＥＭ１５の回路規模を小さくすることができるので、チップレイアウト面積を小さくし、半導体集積回路装置１の消費電流を低減することができる。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
たとえば、中間周波数が１０．７ＭＨｚで、サンプリング周波数ｆｓが３７．０５ＭＨｚの場合に、ポインタ数Ｎ＝５として、単位要素のローテーション周期を１０としてもよい。
【００５９】
よって、３／１０×ｆｓ＝１１．０ＭＨｚにミスマッチノイズの伝達特性のノッチができることになる。この場合、入力周波数帯域が１０．７ＭＨｚ±０．１ＭＨｚからはずれているが、この周波数帯域であってもミスマッチノイズは充分に抑制されており、要求されるＳ／Ｎ比がそれほど高くない場合には、ポインタ数を減らして、より少ない回路規模でＳ／Ｎ比の改善を実現することができる。
【産業上の利用可能性】
【００６０】
本発明は、受信機に用いられるＡ／Ｄ変換器のＳ／Ｎ比を改善し、低雑音を実現する技術に適している。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたＡ／Ｄ変換器の一例を示すブロック図である。
【図３】図２のＡ／Ｄ変換器に設けられたＤＥＭのアルゴリズムを示した説明図である。
【図４】図３に示したローテーションアルゴリズムを実現するＤＥＭのブロック図である。
【図５】図４のＤＥＭにおけるミスマッチノイズの伝達特性を示した説明図である。
【図６】図２のＡ／Ｄ変換器によるミスマッチノイズの低減例を示す周波数スペクトラムの説明図である。
【符号の説明】
【００６２】
１  半導体集積回路装置
２  Ａ／Ｄ変換器
３  復調ＤＳＰ
４  Ａ／Ｄ変換部
５  オーディオＤＳＰ
６  Ｄ／Ａ変換部
７  制御用ＭＰＵ
８  アンテナ
９  ＬＮＡ
１０  ミキサ
１１  ＰＧＡ／アナログフィルタ
１２  レゾネータ
１３  量子化器
１４  Ｄ／Ａ変換器
１５  ＤＥＭ（エレメントマッチング部）
１６  シフタ
１７  セレクタ
１８  カウンタ
１９  加算器
２０  デコーダ
２１  エンコーダ
２２  ポインタ
【図１】
2007158735.tif 000005
【図２】
2007158735.tif 000006
【図３】
2007158735.tif 000007
【図４】
2007158735.tif 000008
【図５】
2007158735.tif 000009
【図６】
2007158735.tif 000010