(57)【要約】【課題】傾斜面の制御とＴＡＴの短縮を両立した半導体装置およびその製造方法を提供する。【解決手段】本実施形態に係る半導体装置は、半導体基板１上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側における半導体基板１上に形成されたエクステンション部２０と、エクステンション部の外側における半導体基板１に形成されたソース・ドレイン部３０とを有する。エクステンション部２０は、半導体基板１上に形成され、ゲート電極１２側に傾斜面２１ａをもつ第１エピタキシャル成長層２１と、第１エピタキシャル成長層２１上に形成され、傾斜面２１ａよりも急峻な端面２２ａをゲート電極側にもつ第２エピタキシャル成長層２２とを有する。【選択図】図１
2007158259.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成されたエクステンション部と、
前記エクステンション部の外側における前記半導体基板に形成されたソース・ドレイン部と
を有し、
前記エクステンション部は、
前記半導体基板上に形成され、前記ゲート電極側に傾斜面をもつ第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上に形成され、前記傾斜面よりも急峻な端面を前記ゲート電極側にもつ第２エピタキシャル成長層と
を有する半導体装置。
【請求項２】
前記第２エピタキシャル成長層の前記端面は、前記半導体基板の表面に対して略垂直である
請求項１記載の半導体装置。
【請求項３】
前記第２エピタキシャル成長層上であって前記ゲート電極側に形成されたサイドウォール絶縁膜と、
前記第２エピタキシャル成長層上に形成され、前記ソース・ドレイン部となる第３エピタキシャル成長層と
を有する請求項１記載の半導体装置。
【請求項４】
前記ゲート電極は、前記第１エピタキシャル成長層の前記傾斜面に重なっている
請求項１記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体基板上に、前記ゲート電極側に傾斜面を有し、導電性不純物を含有する第１エピタキシャル成長層を形成する工程と、
前記第１エピタキシャル成長層の傾斜面上に前記ゲート電極の側壁を覆う側壁スペーサを形成する工程と、
前記第１エピタキシャル成長層上に、前記傾斜面よりも急峻な端面をもち、導電性不純物を含有する第２エピタキシャル成長層を形成する工程と、
前記第２エピタキシャル成長層上であって前記側壁スペーサの側壁に、サイドウォール絶縁膜を形成する工程と、
前記第１および第２エピタキシャル成長層を含むエクステンション部の外側に、ソース・ドレイン部を形成する工程と
を有する半導体装置の製造方法。
【請求項６】
前記ソース・ドレイン部を形成する工程の後に、
前記ゲート電極の上面を露出させる層間絶縁膜を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜、前記側壁スペーサを除去して、前記第１エピタキシャル成長層の傾斜面および前記半導体基板を露出させるゲート開口部を形成する工程と、
前記ゲート開口部内の前記半導体基板上および前記傾斜面上に第２ゲート絶縁膜を形成する工程と、
前記ゲート開口部を埋め込む第２ゲート電極を形成する工程と
を有する請求項５記載の半導体装置の製造方法。
【請求項７】
前記ソース・ドレイン部を形成する工程において、前記第２エピタキシャル成長層上に、導電性不純物を添加した第３エピタキシャル成長層を形成する
請求項５記載の半導体装置の製造方法。
【請求項８】
前記ソース・ドレイン部を形成する工程は、
前記第２エピタキシャル成長層上に、第３エピタキシャル成長層を形成する工程と、
前記第３エピタキシャル成長層に導電性不純物をイオン注入する工程と
を有する請求項５記載の半導体装置の製造方法。
【請求項９】
前記ソース・ドレイン部を形成する工程において、前記ゲート電極および前記サイドウォール絶縁膜をマスクとして、前記半導体基板に導電性不純物をイオン注入する
請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、半導体基板の上にエクステンション部を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来型のＭＯＳＦＥＴでは、エクステンション部やソース・ドレイン部からの不純物の拡散により、チャネル長が短くなるにつれて短チャネル効果が大きくなり、微細化が困難となる。
【０００３】
従来のＭＯＳＦＥＴにおけるエクステンション部やソース・ドレイン部は、ゲート電極をマスクとして、基板と逆導電型の不純物をイオン注入して、この不純物を熱処理により活性化させることにより形成される。この手法では、イオン注入した不純物は、熱拡散によりゲート絶縁膜下にまで拡散してしまい、短チャネル効果が大きくなってしまう。
【０００４】
短チャネル効果を抑制するため、チャネルよりもエクステンション部やソース・ドレイン部を上方に持ち上げる技術が提案されている（特許文献１，２，３参照）。この技術では、ゲート絶縁膜とゲート電極を形成後にサイドウォール絶縁膜を形成して、エクステンション部をエピタキシャル成長させている。この構造では、イオン注入や熱処理工程を通して不純物が拡散したとしても、チャネル部にまでは拡散しないため、短チャネル効果を抑制することができる。
【特許文献１】特開２０００−８２８１３号公報
【特許文献２】特開２０００−２６９４９５号公報
【特許文献３】特開２００１−１４４２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した半導体装置では、エクステンション部となるエピタキシャル成長層における、ゲート電極側の傾斜面（ファセット）が調整される。この傾斜面の角度は寄生容量の大きさに影響するため、トランジスタの性能に大きく影響する。
【０００６】
エピタキシャル成長の原料ガスには、ＨＣｌガスが含まれる。ＨＣｌガス流量が少ない場合には、エピタキシャル成長層は垂直成長し、端面は９０°となる。傾斜面（９０°未満）を形成する場合には、ＨＣｌのガス流量を増やす必要がある。しかしながら、ＨＣｌガスを増やすと、成長レートがそれだけ減少してしまい、ＴＡＴ（Turn Around Time）が大きくなるという不利益がある。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、傾斜面の制御とＴＡＴの短縮を両立した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成されたエクステンション部と、前記エクステンション部の外側における前記半導体基板に形成されたソース・ドレイン部とを有し、前記エクステンション部は、前記半導体基板上に形成され、前記ゲート電極側に傾斜面をもつ第１エピタキシャル成長層と、前記第１エピタキシャル成長層上に形成され、前記傾斜面よりも急峻な端面を前記ゲート電極側にもつ第２エピタキシャル成長層とを有する。
【０００９】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板上に、前記ゲート電極側に傾斜面を有し、導電性不純物を含有する第１エピタキシャル成長層を形成する工程と、前記第１エピタキシャル成長層の傾斜面上に前記ゲート電極の側壁を覆う側壁スペーサを形成する工程と、前記第１エピタキシャル成長層上に、前記傾斜面よりも急峻な端面をもち、導電性不純物を含有する第２エピタキシャル成長層を形成する工程と、前記第２エピタキシャル成長層上であって前記側壁スペーサの側壁に、サイドウォール絶縁膜を形成する工程と、前記第１および第２エピタキシャル成長層を含むエクステンション部の外側に、ソース・ドレイン部を形成する工程とを有する。
【００１０】
上記の本発明では、エクステンション部は、ゲート電極側に傾斜面をもつ第１エピタキシャル成長層と、第２エピタキシャル成長層の積層構造からなる。第１エピタキシャル成長層は、エクステンション部に要求される傾斜面をもつ。第２エピタキシャル成長層は、エクステンション部を低抵抗化するのに要求される膜厚をもつ。第２エピタキシャル成長層の端面は、傾斜面である必要はないため、成長レートが速くなる。
【発明の効果】
【００１１】
本発明によれば、傾斜面の制御とＴＡＴの短縮を両立した半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施の形態について、図面を参照して説明する。本実施形態では、ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって、以下の記述が同様に適用される。
【００１３】
図１は、本実施形態に係る半導体装置の断面図である。
【００１４】
例えばシリコンからなる半導体基板１には、活性領域を区画する例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成されている。なお、半導体基板１の材料は、シリコン（Ｓｉ）以外に、ゲルマニウム（Ｇｅ）、ＧｅとＳｉの化合物、あるいは歪Ｓｉを用いても良い。素子分離絶縁膜２が形成されていない活性領域に、ｐ型ウェルが形成されている。
【００１５】
半導体基板１上には、ゲート絶縁膜１１を介してゲート電極１２が形成されている。ゲート絶縁膜１１は、例えばＨｆＳｉＯＮや、ＨｆＯ２などの高誘電率膜からなる。ゲート電極１２は、例えば、Ｈｆ、Ｔａ、Ｔｉ、Ｗ、あるいはこれらの窒化物、Ｗ、Ｒｕなどの元素を含む金属膜からなる。
【００１６】
ゲート電極１２の両側における半導体基板１上には、エクステンション部２０が形成されている。エクステンション部２０は、第１エピタキシャル成長層２１と第２エピタキシャル成長層２２からなる。エピタキシャル成長層２１，２２には、ｎ型不純物が導入されている。第１エピタキシャル成長層２１と第２エピタキシャル成長層２２の合計膜厚は、４０ｎｍ〜５０ｎｍである。
【００１７】
第１エピタキシャル成長層２１は、ゲート電極側に傾斜面（第１傾斜面）２１ａを有する。傾斜面２１ａの角度は、２０〜７０°の範囲で調整される。ゲート電極１２は、第１エピタキシャル成長層２１の傾斜面２１ａにオーバーラップして配置される。これにより、トランジスタを駆動させる際に、エクステンション部２０に蓄積層ができ、チャネルへのキャリアの注入量が大幅に増加する。傾斜面２１ａの角度は、トランジスタの性能に影響する。このため、傾斜面２１ａの角度は、短チャネル効果を抑制しつつ、駆動電流が最も大きくなるように最適化する。
【００１８】
第２エピタキシャル成長層２２のゲート電極側の端面の角度は、略９０°である。ただし、端面２２ａは、傾斜していてもよい。ただし、端面２２ａが傾斜している場合であっても、傾斜面２１ａに比べて端面２２ａが急峻となるようにする。
【００１９】
ゲート電極１２の側面は、第２エピタキシャル成長層２２上に形成されたサイドウォール絶縁膜８により覆われている。サイドウォール絶縁膜８は、例えば、窒化シリコン膜８ａと、酸化シリコン膜８ｂの２層構造からなる。
【００２０】
サイドウォール絶縁膜８の外側の第２エピタキシャル成長層２２上には、ソース・ドレイン部となる第３エピタキシャル成長層２３が形成されている。第３エピタキシャル成長層２３には、ｎ型不純物が導入されている。サイドウォール絶縁膜８は、ゲート電極１２と第３エピタキシャル成長層２３との距離を確保するために設けられている。
【００２１】
図示はしないが、第３エピタキシャル成長層２３の表面には、シリサイド層が形成されている。シリサイド層は、コバルトシリサイドや、ニッケルシリサイドからなる。また、上記のＭＩＳトランジスタを被覆して全面に酸化シリコンからなる層間絶縁膜が形成されている。層間絶縁膜には、ソース・ドレイン部（第３エピタキシャル成長層２３）、ゲート電極１２に接続するコンタクトが埋め込まれ、層間絶縁膜上には当該コンタクトに接続する配線が形成されている。
【００２２】
上記の本実施形態に係る半導体装置は、半導体基板１上に形成されたエピタキシャル成長層によりエクステンション部２０が構成される、いわゆるRaised Extension構造を採用する。本実施形態では、このエクステンション部２０が、２段のエピタキシャル成長層２１，２２からなることを特徴とする。
【００２３】
次に、上記の半導体装置の製造方法について、図２〜図９を参照して説明する。
【００２４】
まず、図２（ａ）に示すように、例えばＳＴＩ技術を用いて、半導体基板１に例えば酸化シリコンからなる素子分離絶縁膜２を形成する。続いて、半導体基板１にボロンなどのｐ型不純物をイオン注入し、さらに必要に応じて閾値電圧調整のためのイオン注入を行った後、活性化アニールを行うことにより不図示のｐ型ウェルを形成する。
【００２５】
次に、図２（ｂ）に示すように、半導体基板１上に、例えば熱酸化法により３〜５ｎｍの膜厚の酸化シリコン膜３ａを形成する。続いて、酸化シリコン膜３ａ上に例えばＣＶＤ（Chemical Vapor Deposition）法により、１５０ｎｍ〜２００ｎｍの膜厚のポリシリコン層４ａを形成する。後述するポリシリコン層４ａの加工時の型崩れを防止するために、必要に応じてアニール処理を行う。続いて、ポリシリコン層４ａ上に例えば窒化シリコン膜を堆積させ、リソグラフィ技術およびエッチング技術により窒化シリコン膜を加工して、ゲート電極に対応したパターンのハードマスク５を形成する。ハードマスク５の厚さは、例えば３０〜１００ｎｍの範囲から選択される。
【００２６】
次に、図３（ａ）に示すように、ハードマスク５をエッチングマスクとして、ポリシリコン層４ａおよび酸化シリコン膜３ａをドライエッチングすることにより、ゲート電極４およびゲート絶縁膜３を形成する。本実施形態では、ゲート電極４およびゲート絶縁膜３をダミーゲートおよびダミーゲート絶縁膜として用いて最終的には除去する例について説明する。ただし、ゲート電極４およびゲート絶縁膜３をそのまま用いても良い。
【００２７】
次に、図３（ｂ）に示すように、半導体基板１の全面に、例えばＣＶＤ法により窒化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ゲート電極４の側壁に第１側壁スペーサ６を形成する。第１側壁スペーサ６の厚さは、例えば１〜２ｎｍである。その後、必要に応じて、短チャネル効果を抑制するために、半導体基板１へのイオン注入および活性化アニール処理を行う。
【００２８】
次に、図４（ａ）に示すように、半導体基板１の表面に、第１エピタキシャル成長層２１を形成する。チャネルへの不純物の拡散を抑制するために、Ｓｉ（Ｇｅ）のエピタキシャル成長時にＩｎ−Ｓｉｔｕで不純物をドーピングする。不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。ここで、ｎＭＯＳとｐＭＯＳで異なる不純物をドーピングするために一方を酸化シリコン等のハードマスクにより保護して、ｎＭＯＳとｐＭＯＳとで別々にエピタキシャル成長させる。ｎＭＯＳにおいてドーピングする不純物は、砒素またはリンである。ｐＭＯＳにおいてドーピングする不純物はボロンである。例えば、２ｎｍ〜１０ｎｍの第１エピタキシャル成長層２１を形成する。
【００２９】
このエピタキシャル成長は、８００℃以下の低温プロセスで行われるため、成長中に導入された不純物は半導体基板１内にほとんど拡散しない。この結果、第１エピタキシャル成長層２１と半導体基板１との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。また、不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。これにより、低抵抗の第１エピタキシャル成長層２１を形成しつつ、トランジスタの短チャネル効果を抑制することができる。
【００３０】
ここで、エピタキシャル条件を調節して、半導体基板１に垂直ではなく斜めに成長させることで、ゲート電極４とエクステンション部（ソース・ドレイン部）間のフリンジ容量を最小にする。傾斜面２１ａの長さｄは、例えば３〜５ｎｍである。
【００３１】
ｎ型シリコン層のエピタキシャル成長では、原料ガスとして、ＨＣｌ、ジクロルシラン、Ｈ２、アルシンを用いる。ｐ型シリコン層のエピタキシャル成長ではアルシンの変わりにジボランを用いる。エピタキシャル成長時におけるＨＣｌの流量を大きくすればそれだけ傾斜面２１ａの角度を小さくすることができる。
【００３２】
次に、図４（ｂ）に示すように、全面に酸化シリコン膜を堆積し、ドライエッチング（エッチバック）することにより、ゲート電極４の側壁に第２側壁スペーサ７を形成する。第２側壁スペーサ７の膜厚は、例えば４〜６ｎｍである。第２側壁スペーサ７の膜厚は、最終的にゲート電極１２とエクステンション部２０とのオーバーラップ量を規定する。
【００３３】
次に、図５（ａ）に示すように、第１エピタキシャル成長層２１上に、第２エピタキシャル成長層２２を形成する。チャネルへの不純物の拡散を抑制するために、Ｓｉ（Ｇｅ）のエピタキシャル成長時にＩｎ−Ｓｉｔｕで不純物をドーピングする。不純物濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３である。ここで、ｎＭＯＳとｐＭＯＳで異なる不純物をドーピングするために一方を酸化シリコン等のハードマスクにより保護して、ｎＭＯＳとｐＭＯＳとで別々にエピタキシャル成長させる。ｎＭＯＳにおいてドーピングする不純物は、砒素またはリンである。ｐＭＯＳにおいてドーピングする不純物はボロンである。
【００３４】
第１エピタキシャル成長層２１と第２エピタキシャル成長層２２の合計膜厚が、エクステンション部２０に必要な厚さとなるように、第２エピタキシャル成長層２２の厚さを設定する。第２エピタキシャル成長層２２の厚さは、例えば３０ｎｍ〜５０ｎｍであり、エクステンション部２０の厚さは４０〜５０ｎｍである。エピタキシャル成長条件に用いる原料ガスの種類については、第１エピタキシャル成長層２１と同様である。このとき、第１エピタキシャル成長層２１とはエピタキシャル成長条件を変え、ＨＣｌ流量を減らすことで成長レートが高い条件を選択する。ＨＣｌ流量を減らすことにより、半導体基板１に第２エピタキシャル成長層２２が垂直成長する。ただし、必ずしも垂直に限定されず、端面２２ａの角度を傾斜面２１ａよりも大きく設定する（垂直に近づける）ことにより、成長レートを向上させることができる。
【００３５】
次に、図５（ｂ）に示すように、半導体基板１の全面に、窒化シリコン膜８ａおよび酸化シリコン膜８ｂを成膜した後、異方性ドライエッチング（エッチバック）を行うことにより、第２側壁スペーサ７の側面にサイドウォール絶縁膜８を形成する。窒化シリコン膜８ａの膜厚は、例えば２０ｎｍであり、酸化シリコン膜８ｂの膜厚は例えば５０ｎｍである。窒化シリコン膜８ａは、第２側壁スペーサ７のエッチングの際のストッパとして作用する。
【００３６】
次に、図６に示すように、第２エピタキシャル成長層２２上に、例えば２０ｎｍ〜４０ｎｍの膜厚の第３エピタキシャル成長層２３を形成する。ソース・ドレイン部となる第３エピタキシャル成長層２３の形成においても、活性化アニールなどの熱処理をしないことが好ましいため、Ｉｎ−Ｓｉｔｕで不純物を導入することが好ましい。導入する不純物については、エピタキシャル成長層２１，２２で説明したのと同様である。あるいは、製造工程を短縮する観点から、不純物を含まないＳｉをエピタキシャル成長させた後に、イオン注入してもよい。さらに、第３エピタキシャル成長層２３を形成せずに、サイドウォール絶縁膜８をマスクとしたイオン注入により、半導体基板１内にソース・ドレイン部を形成してもよい。
【００３７】
次に、図示はしないが、第３エピタキシャル成長層２３の表面に、ＣｏＳｉあるいはＮｉＳｉからなるシリサイド層を形成する。シリサイド層の形成では、ＣｏあるいはＮｉからなる金属膜を形成した後に熱処理して、シリサイド層を形成した後に、不要な金属膜を除去する。
【００３８】
本発明の半導体装置は、以上のようにして製造された半導体装置を含む。すなわち、半導体基板１上にゲート絶縁膜３を介して形成されたゲート電極４が、エクステンション部２０とオーバーラップしていない構造でもよい。この場合には、ハードマスク５を除去して、ゲート電極４の上面もシリサイド化することが好ましい。ただし、本実施形態では、以降の処理を経ることによりゲートオーバーラップ構造を作製する例について説明する。
【００３９】
図７（ａ）に示すように、全面に層間絶縁膜９を形成する。ハードマスク５よりも高い位置に層間絶縁膜９の表面がくるように、層間絶縁膜９の膜厚を設定する。
【００４０】
次に、図７（ｂ）に示すように、エッチバックあるいはＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜９を平坦化し、ハードマスク５を露出させる。
【００４１】
次に、図８（ａ）に示すように、例えばドライエッチングにより、ハードマスク５およびゲート電極４を除去する。これにより、層間絶縁膜９にゲート開口部１０が形成される。
【００４２】
次に、図８（ｂ）に示すように、例えばウェットエッチングにより、ゲート開口部１０に露出した窒化シリコンからなる第１側壁スペーサ６を除去し、さらに、酸化シリコンからなるゲート絶縁膜３および第２側壁スペーサ７を除去する。窒化シリコンのウェットエッチングでは例えばホット燐酸を用い、酸化シリコンのウェットエッチングでは例えばフッ酸を用いる。これにより、第１エピタキシャル成長層２１の傾斜面２１ａおよび第２エピタキシャル成長層２２の端面２２ａが、ゲート開口部１０に露出する。
【００４３】
図示はしないが、ゲート開口部１０内に露出した半導体基板１の表面をラジカル酸化して酸化膜を形成した後に、当該酸化膜を除去する。これにより、エクステンション部２０から不純物が拡散したチャネル部の部位が取り除かれる。また、第１エピタキシャル成長層２１の傾斜面２１ａの形状を最適化することができる。
【００４４】
次に、図９（ａ）に示すように、全面にゲート絶縁膜１１ａを形成した後、ゲート開口部１０を埋め込むゲート電極層１２ａを形成する。ゲート絶縁膜１１ａの形成では、ＡＬＤ（Atomic Layer Deposition）法により、ＨｆＯ２膜や、ＨｆＳｉＯＮ膜などの高誘電率膜を形成する。ゲート電極層１２ａの形成では、Ｈｆ，Ｔａ，Ｔｉ、これらの窒化物、あるいはＷ，Ｒｕを含む金属層を形成する。
【００４５】
次に、図９（ｂ）に示すように、層間絶縁膜９上の堆積した不要なゲート絶縁膜１１ａおよびゲート電極層１２ａをＣＭＰ法により除去する。これにより、ゲート開口部１０内のみにゲート絶縁膜（第２ゲート絶縁膜）１１およびゲート電極（第２ゲート電極）１２が残る。
【００４６】
以降の工程としては、層間絶縁膜９を積み増した後に、ゲート電極１２およびソース・ドレイン部（第３エピタキシャル成長層２３）に接続するコンタクトを形成し、上層配線を形成することにより、半導体装置が完成する。
【００４７】
上記の本実施形態に係る半導体装置の製造方法の効果について説明する。
【００４８】
図１０は、エピタキシャル成長層の形成の際のＨＣｌ流量と、成長レートとの関係を示す図である。
【００４９】
ＨＣｌ流量が４０ｃｃ以下の場合には、成長レートは速くなるが、垂直成長するため傾斜面をもつエピタキシャル成長層が得られない。一方で、ＨＣｌ流量が４５ｃｃ以上の場合には、傾斜面（９０°未満）が得られるが、成長レートが１ｎｍ以下と非常に遅くなってしまう。低抵抗化の観点からエクステンション部２０の厚さは４０〜５０ｎｍ必要であるため、エクステンション部２０を形成するのに４０〜５０分かかることとなる。
【００５０】
本実施形態では、所望の角度の傾斜面２１ａをもつ第１エピタキシャル成長層２１を形成した後に、第２エピタキシャル成長層２２を垂直成長させることにより、所望の膜厚のエクステンション部２０を得ている。このようにエクステンション部２０のエピタキシャル成長工程を、傾斜面２１ａを重視した斜め成長工程と、成長レートを重視した垂直成長工程とに分けることにより、所望の傾斜面および膜厚をもつエクステンション部２０の成膜時間を短縮することができる。
【００５１】
例えば、従来４０〜６０分かけてエクステンション部２０をエピタキシャル成長していたのに比べて、半分以下の時間（例えば１０分〜２０分）でエクステンション部２０をエピタキシャル成長することができ、ＴＡＴを短縮することができる。
【００５２】
最も成長レートが速いのは第２エピタキシャル成長層２２を垂直成長させることであるが、第２エピタキシャル成長層２２の端面２２ａは若干傾斜してもよい。ただし、端面２２ａが傾斜をもつ場合であっても、傾斜面２１ａに比べて端面２２ａが急峻となるようにする。これにより、第１エピタキシャル成長層２１よりも速い成長レートで第２エピタキシャル成長層２２を形成することができ、全体としてエクステンション部２０の成長時間を短縮することができる。
【００５３】
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、傾斜面の制御とＴＡＴの短縮を両立した半導体装置を実現することができる。これにより、トランジスタの特性の向上およびコストの低減を両立させることができる。
【００５４】
本発明は、上記の実施形態の説明に限定されない。
例えば、エピタキシャル成長層２１〜２３は、Ｓｉ以外にも、Ｇｅや、ＳｉＧｅであってもよい。また、使用する材料や膜厚は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５５】
【図１】本実施形態に係る半導体装置の一例を示す断面図である。
【図２】本実施形態に係る半導体装置の製造における工程断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】本実施形態に係る半導体装置の製造における工程断面図である。
【図７】本実施形態に係る半導体装置の製造における工程断面図である。
【図８】本実施形態に係る半導体装置の製造における工程断面図である。
【図９】本実施形態に係る半導体装置の製造における工程断面図である。
【図１０】ＨＣｌ流量と成膜レートとの関係を示す図である。
【符号の説明】
【００５６】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、３ａ…酸化シリコン膜、４…ゲート電極、４ａ…ポリシリコン層、５…ハードマスク、６…第１側壁スペーサ、７…第２側壁スペーサ、８…サイドウォール絶縁膜、８ａ…窒化シリコン膜、８ｂ…酸化シリコン膜、９…層間絶縁膜、１０…ゲート開口部、１１，１１ａ…ゲート絶縁膜、１２…ゲート電極、１２ａ…ゲート電極層、２０…エクステンション部、２１…第１エピタキシャル成長層、２１ａ…傾斜面、２２…第２エピタキシャル成長層、２２ａ…端面、２３…第３エピタキシャル成長層
【図１】
2007158259.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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