(57)【要約】【課題】フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制しつつ、さらにリーク電流等の発生を抑制することにより、製品の長期的な信頼性を安定させることの可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】本発明の半導体装置の製造方法は、ゲート電極を形成する工程を含む。前記工程は、半導体基板（Ｐ型半導体基板１０２ａ）上に、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成されるゲート絶縁膜１０４と、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなるバリア膜１０６と、金属膜１０８と、多結晶シリコン膜１１０とを順に積層し積層膜を形成する工程と、前記積層膜を加熱処理することにより、金属膜１０８の金属を多結晶シリコン膜１１０に拡散させて多結晶シリコン膜１１０の下層をシリサイド化する（第１シリサイド層１１０ａを形成する）工程と、を含む。【選択図】      図１
2007158065.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成されるゲート絶縁膜と、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなるバリア膜と、下層をシリサイド化した多結晶シリコン膜とが順に積層されてなるゲート電極を形成する工程を含む半導体装置の製造方法であって、
前記ゲート電極を形成する前記工程は、
前記半導体基板上に、ゲート絶縁膜と、バリア膜と、金属膜と、多結晶シリコン膜とを順に積層し積層膜を形成する工程と、
前記積層膜を加熱処理することにより、前記金属膜の金属を前記多結晶シリコン膜に拡散させて該多結晶シリコン膜の下層をシリサイド化する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記多結晶シリコン膜の下層をシリサイド化する前記工程の後に、
前記積層膜上に他の金属膜を形成するとともに、加熱処理により該金属膜の金属を前記多結晶シリコン膜に拡散させて該多結晶シリコン膜の上層をシリサイド化する工程を含む、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記積層膜を形成する前記工程は、前記多結晶シリコン膜上に、さらに他の金属膜を形成する工程を含み、
前記シリサイド化する前記工程は、前記積層膜を加熱処理することにより、前記金属膜の金属を前記多結晶シリコン膜に拡散させて該多結晶シリコン膜の下層をシリサイド化するとともに、前記他の金属膜の金属を前記多結晶シリコン膜に拡散させて該多結晶シリコン膜の上層をシリサイド化する工程である、半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法であって、
前記多結晶シリコン膜の下層をシリサイド化する前記工程の後に、
前記積層膜をエッチングすることによりゲート電極形状に加工する工程を含む、半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法であって、
前記積層膜を形成する前記工程の後に、
前記積層膜をエッチングすることによりゲート電極形状に加工する工程を含む、半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置の製造方法であって、
前記金属膜は、Ｎｉ、Ｃｏ、ＷおよびＴｉからなる群より選択される１種以上の金属からなる、半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、を備える半導体装置であって、
前記ゲート電極は、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成されるゲート絶縁膜と、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなるバリア膜と、下層がシリサイド層である多結晶シリコン膜と、の積層構造を有する、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記金属窒化物膜近傍における前記多結晶シリコン膜の組成は、
ＭｘＳｉ（Ｍは、Ｎｉ、Ｃｏ、ＷおよびＴｉから選択される金属元素であり、ｘは１以上の数を示す。）
である、半導体装置。
【請求項９】
請求項７または８に記載の半導体装置であって、
前記多結晶シリコン膜の上層はシリサイド層である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を構成する多結晶シリコン膜の下層をシリサイド化する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ゲート電極の全てがシリサイド化されたメタルゲート電極を有する半導体装置が開発されている。そのような半導体装置の製造方法としては、例えば非特許文献１に記載されたものがある。
【０００３】
非特許文献１に記載の製造方法は、図６に示すように、半導体基板１２上にＨｆＯ２等の高誘電率膜から構成されるゲート絶縁膜１４（以下、Ｈｉｇｈ−ｋ膜ともいう）を原子層堆積法（ＡＬＤ: Atomic Layer Deposition）で成長させ、さらにその上に多結晶シリコン膜１６を成長させる。その後、多結晶シリコン膜１６の全面に厚さ約７０ｎｍ程度のＮｉ膜等の金属膜１８をスパッタで堆積させる。そして、４００℃のアニールを施すことで多結晶シリコン膜１６の全体をシリサイド化（以下、フルシリサイド化ともいう）する。フルシリサイド化後、通常のリソグラフィー工程により多結晶シリコン膜１６上に形成されたフォトレジストのパターニングを行い、さらにエッチング工程を経てゲート電極パターンを形成する。
【０００４】
また、特許文献１には、図７に示すような半導体装置が開示されている。図７に示すように、この半導体装置は、半導体基板２２の表面領域に、エクステンション領域３８と、ソース／ドレイン領域（不図示）がシリサイド化されたシリサイド層４２とが形成されている。半導体基板２２の表面には、高誘電率膜からなるゲート絶縁膜３２と多結晶シリコン膜３６とが積層され、ゲート電極を構成している。多結晶シリコン膜３６は、その下層に第１シリサイド層３６ａを有し、上層に第２シリサイド層３６ｂを有する。ゲート絶縁膜３２と多結晶シリコン膜３６との側壁にはサイドウォール４０が形成されている。
【非特許文献１】T. Nabatame et al., IEDM Tech. Dig., P. 83(2004)
【特許文献１】特開２００５−１２３６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
非特許文献１に記載の半導体装置の製造方法においては、ゲート電極上部（コンタクト側）から金属拡散により多結晶シリコン膜をシリサイド化する。この際、ゲート絶縁膜付近までは金属が拡散せず、ゲート電極のゲート絶縁膜側がＳｉリッチとなり、フェルミレベルピニング（Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ）の発生により、しきい値電圧の変動が起こる場合があった。
【０００６】
一方、特許文献１に記載の半導体装置は、ゲート電極の上層および下層がシリサイド化されている。しかしながら、このような半導体装置においては、リーク電流等が発生し、製品の長期的な信頼性が低下することがあった。
【０００７】
このように、フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制しつつ、さらにリーク電流の発生を抑制することにより、製品の長期的な信頼性を安定させることの可能な半導体装置の製造方法および半導体装置が求められていた。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体基板上に、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成されるゲート絶縁膜と、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなるバリア膜と、下層をシリサイド化した多結晶シリコン膜とが順に積層されてなるゲート電極を形成する工程を含む半導体装置の製造方法であって、
前記ゲート電極を形成する前記工程は、
前記半導体基板上に、ゲート絶縁膜と、バリア膜と、金属膜と、多結晶シリコン膜とを順に積層し積層膜を形成する工程と、
前記積層膜を加熱処理することにより、前記金属膜の金属を前記多結晶シリコン膜に拡散させて該多結晶シリコン膜の下層をシリサイド化する工程と、
を含む、半導体装置の製造方法が提供される。
【０００９】
本発明によれば、フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制しつつ、さらにリーク電流等の発生を抑制することにより、製品の長期的な信頼性を安定させることができる。
【００１０】
すなわち、本発明の半導体装置の製造方法においては、多結晶シリコン膜の下層をシリサイド化する工程を有するため、ゲート絶縁膜（高誘電率膜）を構成する金属が多結晶シリコン膜へ拡散することを抑制することができる。そのため、フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制することができる。
【００１１】
さらに、高誘電率膜により構成されるゲート絶縁膜上に、金属窒化物からなるバリア膜が形成され、該バリア膜上で多結晶シリコン膜の下層をシリサイド化している。これにより、多結晶シリコン膜をシリサイド化する金属が、ゲート絶縁膜に拡散することを抑制することができる。そのため、リーク電流等の発生を抑制することができ、製品としての長期的な信頼性を得ることができる。
【００１２】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート電極と、を備える半導体装置であって、
前記ゲート電極は、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成されるゲート絶縁膜と、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなるバリア膜と、下層がシリサイド層である多結晶シリコン膜と、の積層構造を有する
【００１３】
このような半導体装置によれば、ゲート絶縁膜上にバリア膜を有しているため、多結晶シリコン膜をシリサイド化する際に金属がゲート絶縁膜に拡散することがなく製造安定性に優れる。さらに、ゲート絶縁膜上にバリア膜を有しているため、しきい値電圧の変動を抑制することができる。
【発明の効果】
【００１４】
本発明によれば、フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制しつつ、さらにリーク電流等の発生を抑制することにより、製品の長期的な信頼性を安定させることの可能な半導体装置の製造方法および半導体装置が提供される。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
本実施形態における半導体装置は、図３に示すように、半導体基板１０２ａ上に、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成されるゲート絶縁膜１１２と、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなるバリア膜１１４と、下層がシリサイド化された多結晶シリコン膜１１６とが順に積層されてなるゲート電極を有する。
【００１７】
このような半導体装置の製造方法において、ゲート電極を形成する工程は、以下の工程を含む。
（ｉ）半導体基板１０２ａ上に、ゲート絶縁膜１０４と、バリア膜１０６と、金属膜（第１金属膜１０８）と、多結晶シリコン膜１１０とを順に積層し積層膜を形成する工程（図１（ａ））
（ii）前記積層膜を加熱処理することにより、第１金属膜１０８の金属を多結晶シリコン膜１１０に拡散させて多結晶シリコン膜１１０の下層をシリサイド化する（第１シリサイド層１１０ａを形成する）工程（図１（ｂ））
【００１８】
以下、第１および第２の実施形態により半導体装置の製造方法を説明する。
（第１の実施形態）
第１の実施形態においては、Ｎ型ＭＯＳＦＥＴを形成する場合を例に説明する。
まず、図１（ａ）に示すように、Ｐ型半導体基板１０２ａ上に、ゲート絶縁膜１０４と、バリア膜１０６と、第１金属膜１０８と、多結晶シリコン膜１１０とを順に積層する。
【００１９】
ゲート絶縁膜１０４は、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成することができる。高誘電率膜として、具体的には、ＨｆＯ２膜、ＺｒＯ２膜、Ａｌ２Ｏ３膜、ＬａＯ２膜、Ｔａ２Ｏ５膜等を挙げることができる。ゲート絶縁膜１０４は、例えば、ＡＬＤ法において２０ｃｙｃｌｅ程度堆積させることにより形成することができる。ゲート絶縁膜１０４の膜厚は、３ｎｍ〜４ｎｍ程度とすることができる。
【００２０】
また、バリア膜１０６は、電気伝導性の観点から、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなる。バリア膜１０６は、例えば、ＡＬＤ法において５ｃｙｃｌｅ程度堆積させることにより形成することができる。バリア膜１０６の膜厚は、０．５ｎｍ〜１ｎｍ程度とすることができる。
【００２１】
第１金属膜１０８は、例えば、スパッタ法により形成することができる。第１金属膜１０８としては、Ｎｉ、Ｃｏ、Ｗ、Ｔｉ等の金属膜を挙げることができ、１種または２種以上組み合わせて用いることができる。第１金属膜１０８は、後述する第１シリサイド層１１６ａにおいて低抵抗、フェルミレベルピニングの抑制効果等が得られる金属を適宜選択することができる。
【００２２】
多結晶シリコン膜１１０は、例えば、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）等により形成することができる。
【００２３】
次いで、５００℃程度のアニールを数分間程度行うことにより、第１金属膜１０８の金属と、多結晶シリコン膜１１０のＳｉとの相互拡散が起こり、多結晶シリコン膜１１０の下層に第１シリサイド層１１０ａが形成される（図１（ｂ））。この第１シリサイド層１１０ａの組成はＭｘＳｉ（Ｍ：金属元素、ｘは１以上の数を示す。）と表すことができる。このような組成であることにより、フェルミレベルピニングの発生をさらに抑制し、しきい値電圧の変動を効果的に抑制することができる。
【００２４】
そして、リソグラフィー工程およびＲＩＥエッチング工程によりゲート電極を形成し、さらにエクステンション領域１１８、サイドウォ−ル１２０およびソース／ドレイン領域１２２を通常の方法に従い形成する（図２（ａ））。
【００２５】
次いで、スパッタ法等により、ウェハ全面に第２金属膜を形成する。そして、多結晶シリコン膜１１６およびソース／ドレイン領域１２２を、その上面に堆積された第２金属膜１２４，１２６により、シリサイド化する（図２（ｂ））。例えば、６５０℃程度のアニールを数分間程度行う。第２金属膜１２４，１２６としては、Ｎｉ、Ｃｏ、Ｗ、Ｔｉ等を挙げることができ、１種または２種以上組み合わせて用いることができる。第２金属膜１２４，１２６は、後述する第２シリサイド層１１６ｂおよびシリサイド層１２８において、低抵抗、オーミック性、コンタクト電極との親和性等に優れた金属から適宜選択して形成することができる。
【００２６】
シリサイド化により、ゲート電極の上層と、ソース／ドレイン領域１２２に、各々第２シリサイド層１１６ｂ、シリサイド層１２８が形成される（図３）。この結果、多結晶シリコン膜１１６は下層に第１シリサイド層１１６ａが形成され、上層に第２シリサイド層１１６ｂが形成されたフルシリサイド・メタルゲート構造となる。その後、所定の工程により、Ｎ型ＭＯＳＦＥＴを備える半導体装置を製造することができる。
【００２７】
以下に、第１の実施形態の効果を説明する。
本実施形態の半導体装置の製造方法によれば、フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動が抑制され、さらにリーク電流の発生を抑制して製品としての長期的な信頼性が安定した半導体装置を提供することができる。
【００２８】
一方、特許文献１に記載の半導体装置の製造方法においては、高誘電率膜から構成されるゲート絶縁膜表面に、ＮｉやＣｏなどの金属膜と多結晶シリコン膜とを積層する。次いで、加熱処理により金属膜の金属を多結晶シリコン膜に拡散させて、その下層のシリサイド化を行っている。
【００２９】
しかしながら、このような製造方法により得られる半導体装置は、リーク電流の発生により製品としての信頼性、特に長期的な信頼性が損なわれることがあった。従来の半導体装置においては、このリーク電流の発生は明らかではなく、通常、特許文献１のように、高誘電率膜から構成されるゲート絶縁膜表面で多結晶シリコン膜のシリサイド化が行われていた。このような状況下、本発明者が鋭意検討したところ、多結晶シリコン膜の下層のシリサイド化工程において、金属膜の金属がゲート絶縁膜に拡散することがあり、これにより半導体装置においてリーク電流が発生することがあることを見出した。
【００３０】
つまり、本実施形態の半導体装置の製造方法においては、半導体基板上に、ゲート絶縁膜と、バリア膜と、金属膜と、多結晶シリコン膜とを順に積層し積層膜を形成し、そして、該積層膜を加熱処理することにより、前記金属膜の金属を前記多結晶シリコン膜に拡散させて該多結晶シリコン膜の下層をシリサイド化する。このように、ゲート絶縁膜と金属膜との間にバリア膜を有しているため、金属膜を構成する金属のゲート絶縁膜への拡散を抑制することができる。そのため、リーク電流等の発生を抑制することができ製品としての長期的な信頼性を安定させることができる。さらに、フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制することができる。
【００３１】
また、本実施形態の半導体装置によれば、高誘電率膜からなるゲート絶縁膜上にバリア膜を有しているため、多結晶シリコン膜をシリサイド化する際に、金属がゲート絶縁膜に拡散することがなく製造安定性に優れる。さらに、ゲート絶縁膜上にバリア膜を有しているため、ゲート絶縁膜への水分の移行を抑制することができ、しきい値電圧の変動を抑制することができる。
【００３２】
（第２の実施形態）
第２の実施形態においては、隣接するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを形成する例によって説明する。なお、以下の説明において、Ｎ型ＭＯＳＦＥＴ形成領域とは、Ｎ型ＭＯＳＦＥＴが形成される予定領域およびＮ型ＭＯＳＦＥＴが形成された領域のいずれをも含むものである。さらに、Ｐ型ＭＯＳＦＥＴ形成領域とは、Ｐ型ＭＯＳＦＥＴが形成される予定領域およびＰ型ＭＯＳＦＥＴが形成された領域のいずれをも含むものである。
【００３３】
まず、Ｐ型半導体基板１０２ａとＮ型半導体基板１０２ｂとが素子分離膜１３０により分離された半導体基板１０２を準備する。
【００３４】
Ｎ型ＭＯＳＦＥＴ形成領域においては、第１の実施形態と同様の方法により、Ｐ型半導体基板１０２ａ上に、ゲート絶縁膜１１２と、バリア膜１１４と、下層に第１シリサイド層１１６ａを有する多結晶シリコン膜１１６とが積層された、ゲート電極を形成する。さらに、Ｐ型半導体基板１０２ａの表層に、エクステンション領域１１８およびソース／ドレイン領域１２２を形成し、ゲート絶縁膜１１２、バリア膜１１４および多結晶シリコン膜１１６との側壁に、サイドウォ−ル１２０を形成する（図４（ａ））。
【００３５】
一方、Ｐ型ＭＯＳＦＥＴ形成領域においても、第１の実施形態と同様の方法により、Ｎ型半導体基板１０２ｂ上に、ゲート絶縁膜１３２と、バリア膜１３４と、下層に第１シリサイド層１３６ａが形成された多結晶シリコン膜１３６とが積層された、ゲート電極を形成する。さらに、Ｎ型半導体基板１０２ｂの表層に、エクステンション領域１３８およびソース／ドレイン領域１４２を形成し、ゲート絶縁膜１３２、バリア膜１３４および多結晶シリコン膜１３６の側壁に、サイドウォ−ル１４０を形成する（図４（ａ））。
【００３６】
ゲート絶縁膜１１２とゲート絶縁膜１３２は、各々同一の金属元素を含んでいてもよく、異なる金属を含んでいてもよい。さらに、バリア膜１１４とバリア膜１３４は、各々同一の金属窒化物膜であっても異なる金属窒化物膜であってもよい。またさらに、第１シリサイド層１１６ａと第１シリサイド層１３６ａとは、各々同一の金属によりシリサイド化されていてもよく、異なる金属によりシリサイド化されていてもよい。
【００３７】
次いで、多結晶シリコン膜１１６，１３６の表面と、ソース／ドレイン領域１２２，１４２の表面に酸化膜１４４を形成する（図４（ｂ））。酸化膜１４４は、熱酸化等により形成することができる。
【００３８】
そして、Ｎ型ＭＯＳＦＥＴ形成領域およびＰ型ＭＯＳＦＥＴ形成領域を覆うようにフォトレジスト膜を形成した後、通常のリソグラフィー工程により、Ｐ型ＭＯＳＦＥＴ形成領域のみにフォトレジスト膜１４６を残す（図４（ｃ））。
【００３９】
次いで、通常のドライエッチング等により、Ｎ型ＭＯＳＦＥＴ形成領域の酸化膜１４４を除去する。その後、フォトレジスト１４６を剥離し、ウェハ全体にスパッタ法等により第２金属膜を形成する。Ｎ型ＭＯＳＦＥＴ形成領域において、多結晶シリコン膜１１６およびソース／ドレイン領域１２２を、これらの上面に堆積された第２金属膜１２４，１２６により、第１の実施形態と同様にシリサイド化する（図５（ａ））。なお、Ｐ型ＭＯＳＦＥＴ形成領域においては、多結晶シリコン膜１３６およびソース／ドレイン領域１４２の上面に酸化膜が形成されているため、シリサイド化は進行しない。
【００４０】
シリサイド化工程により、第２シリサイド層１１６ｂ、シリサイド層１２８が形成される（図５（ｂ））。これにより、ゲート電極を構成する多結晶シリコン膜１１６は、下層に第１シリサイド層１１６ａ、上層に第２シリサイド層１１６ｂを有するフルシリサイド・メタルゲート構造となる。
【００４１】
さらに、Ｐ型ＭＯＳＦＥＴ形成領域においても、上述のＮ型ＭＯＳＦＥＴ形成領域と同様の工程を行うことにより、ゲート電極を構成する多結晶シリコン膜１３６の下層に第１シリサイド層１３６ａ、上層に第２シリサイド層１３６ｂを有するフルシリサイド・メタルゲート構造を形成することができる。具体的には、Ｎ型ＭＯＳＦＥＴ形成領域におけるフォトレジスト膜形成工程、酸化膜１４４除去工程、第２金属膜堆積工程、シリサイド化工程を行う。これにより、ゲート電極を構成する多結晶シリコン膜１３６は、下層に第１シリサイド層１３６ａ、上層に第２シリサイド層１３６ｂを有するフルシリサイド・メタルゲート構造となる。
【００４２】
その後、所定の工程により、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを備える半導体装置を製造することができる。
【００４３】
以下に、第２の実施形態の効果を説明する。
本実施形態の半導体装置の製造方法によれば、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの間で、多結晶シリコン膜をシリサイド化する第２金属膜の種類を変更したり、もしくは多結晶シリコン膜の上層をシリサイド化しないなど、設計の自由度が向上する。
【００４４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４５】
たとえば、本実施形態においては、フルシリサイドゲート構造により説明したが、第１シリサイド層１１６ａと第２シリサイド層１１６ｂとの間に、多結晶ポリシリコン層を有していてもよい。
【００４６】
さらに、本実施形態において、多結晶シリコン膜１１０の下層および上層を、順にまたは同時にシリサイド化した後に、多結晶シリコン膜１１０をエッチングして、ゲート電極を形成することができる。
【００４７】
またさらに、本実施形態において、ゲート絶縁膜１０４と、バリア膜１０６と、第１金属膜１０８と、多結晶シリコン膜１１０との積層膜をゲート電極形状にエッチングした後、多結晶シリコン膜１１０の下層および上層を、順にまたは同時にシリサイド化して、ゲート電極を形成することもできる。
【００４８】
またさらに、第１の実施形態においては、Ｎ型ＭＯＳＦＥＴを形成する場合を例に説明したがＰ型ＭＯＳＦＥＴに適用することができる。第２の実施形態においては、隣接するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを形成する例により説明したが、これらのＭＯＳＦＥＴは離間していてもよく、またＮ型ＭＯＳＦＥＴ同士やＰ型ＭＯＳＦＥＴ同士においても適用することができる。
【００４９】
[実施例]
[実施例１]
第１の実施形態（図１〜図３）と同様の方法により半導体装置を製造した。なお、製造条件および半導体装置の構成等は以下の通りであった。
・ゲート絶縁膜１０４：ＨｆＯ２膜、膜厚４ｎｍ程度（ＡＬＤ法：２０ｃｙｃｌｅ）
・バリア膜１０６：ＴｉＮ膜、膜厚１ｎｍ程度（ＡＬＤ法：５ｃｙｃｌｅ）
・第１金属膜１０８：Ｎｉ膜（スパッタ法）
・多結晶シリコン膜１１０：ＣＶＤ法
・第２金属膜１２４，１２６：Ｗ膜（スパッタ法）
・第１シリサイド層１１０ａ形成条件：５００℃程度で５分間のアニール
・第２シリサイド層１１６ｂ形成条件：６５０℃程度で５分間のアニール
【００５０】
[比較例１]
バリア膜１０６を形成せず、ゲート絶縁膜１０４上に第１金属膜１０８を形成した以外は実施例１と同様にして半導体装置を製造した。
【００５１】
その結果、実施例１の半導体装置においては、フェルミレベルピニングの発生が抑制され、しきい値電圧の変動が抑制されることが確認された。さらに、リーク電流の発生が認められず、製品としての長期的な信頼性を得られることが確認された。これに対し、比較例１の半導体装置においては、リーク電流の発生が確認され、製品としての信頼性を得られないことが確認された。
【００５２】
また、実施例１において第１シリサイド層１１６ａのバリア膜１１４近傍の組成（ＮｉｘＳｉ）を、ＥＤＳ分析において確認したところ、Ｎｉ２Ｓｉであり、Ｎｉ０．５Ｓｉの組成の場合と比較して、しきい値電圧の変動が特に抑制されることが確認された。
【図面の簡単な説明】
【００５３】
【図１】第1の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図２】第1の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図３】第1の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図４】第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図６】従来の半導体装置の製造方法を模式的に示した断面図である。
【図７】従来の半導体装置の製造方法を模式的に示した断面図である。
【符号の説明】
【００５４】
１２        半導体基板
１４        ゲート絶縁膜
１６        多結晶シリコン膜
１８        金属膜
２２        半導体基板
３２        ゲート絶縁膜
３６        多結晶シリコン膜
３６ａ      第１シリサイド層
３６ｂ      第２シリサイド層
３８        エクステンション領域
４０        サイドウォール
４２        シリサイド層
１０２ａ    Ｐ型半導体基板
１０２ｂ    Ｎ型半導体基板
１０４      ゲート絶縁膜
１０６      バリア膜
１０８      第１金属膜
１１０ａ    第１シリサイド層
１１０      多結晶シリコン膜
１１２      ゲート絶縁膜
１１４      バリア膜
１１６      多結晶シリコン膜
１１６ａ    第１シリサイド層
１１６ｂ    第２シリサイド層
１１８      エクステンション領域
１２０      サイドウォ−ル
１２２      ソース／ドレイン領域
１２４      第２金属膜
１２６      第２金属膜
１２８      シリサイド層
１３０      素子分離膜
１３２      ゲート絶縁膜
１３４      バリア膜
１３６      多結晶シリコン膜
１３６ａ    第１シリサイド層
１３６ｂ    第２シリサイド層
１３８      エクステンション領域
１４０      サイドウォ−ル
１４２      ソース／ドレイン領域
１４４      酸化膜
１４６      フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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