(57)【要約】【課題】  Ｐ型半導体領域及びＮ型半導体領域にそれぞれ対応する一対の電極端子をシリコン基板の一の面に設けることによって、ワイヤを介さずに直接回路基板上への高密度実装を可能とすると共に、電極端子におけるインピーダンス特性の低下及びバラツキを抑えたダイオードチップを提供することである。【解決手段】  Ｎ型領域２３を有するシリコン基板２２と、前記Ｎ型領域２３内に形成されるＰ型領域２４と、前記シリコン基板２２の上面又は下面のいずれか一方の面に形成され、前記Ｎ型領域２３及びＰ型領域２４のそれぞれに対応する一対の電極端子２５，２６とを備えたダイオードチップ２１を形成した。【選択図】      図１
2007243102.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、このシリコン基板内に形成されるＰ型半導体領域及びＮ型半導体領域と、前記シリコン基板の上面及び下面のいずれか一方の面に形成され、前記Ｐ型半導体領域及びＮ型半導体領域のそれぞれに対応する一対の電極端子とを備えたことを特徴とするダイオードチップ。
【請求項２】
前記Ｐ型半導体領域及びＮ型半導体領域のいずれか一方がシリコン基板の上層部に、他方がシリコン基板の下層部に形成され、前記下層部の半導体領域に導通する電極端子と共に、前記上層部の半導体領域に導通する電極端子がシリコン基板の下面に形成される請求項１記載のダイオードチップ。
【請求項３】
前記電極端子の片方が前記シリコン基板内を通るバイアホールを介してＰ型半導体領域又はＮ型半導体領域に導通する請求項１又は２記載のダイオードチップ。
【請求項４】
前記バイアホールは、シリコン基板の上面から下面にかけてエッチング加工又はレーザ照射加工によって形成される請求項３記載のダイオードチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面実装可能なＰＮ接合型のダイオードチップに関するものである。
【背景技術】
【０００２】
従来、電子部品の一つであるダイオードは、電源装置において交流電流を直流電流に変換する整流用、ラジオの高周波から信号を取り出す検波用、電流のＯＮ／ＯＦＦを制御するスイッチング用途などに多く用いられている。このような用途に使用されるダイオードチップ１は、図６に示すように、Ｎ型半導体領域３とＰ型半導体領域４が形成された薄板状のシリコン基板２と、前記それぞれの半導体領域の表面に設けられる電極端子５，６とを備え、前記Ｐ型半導体領域４側の電極端子６がアノード、Ｎ型半導体領域３側の電極端子５がカソードとなっている。このダイオードチップ１をマザーボード等の回路基板９上に実装する場合は、前記一方の電極端子５を回路基板９上の電極部に直接表面実装し、他方の電極端子６からはワイヤ７を介して回路基板９上の他の電極部８に半田接続される。
【特許文献１】特開平９−１５３６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記ダイオードチップ１は、前述したように、シリコン基板２の上面と下面に対向して一対の電極端子５，６が形成された構造となっている。このため、シリコン基板２の下面側の電極端子５については回路基板９に直接実装可能であるが、上面側の電極端子６からはワイヤ７を介して回路基板９との導通接続を図らなければならず、表面実装ができないといった問題があった。
【０００４】
また、前記電極端子６と回路基板９とをワイヤ７を介して接続する場合、ワイヤ７自体の抵抗値や配線長によってインピーダンスが高くなるといった問題がある。このため、一対の電極端子５，６間でのインピーダンス特性に差が生じ、電気的特性にバラツキが生じるおそれがある。さらに、前記ワイヤ７による引き回しを考慮して、回路基板９上の実装スペースを広く確保しなければならず、高密度実装を行う際に限界があった。
【０００５】
そこで、本発明の目的は、Ｐ型半導体領域及びＮ型半導体領域にそれぞれ対応する一対の電極端子をシリコン基板の一の面に設けることによって、ワイヤを介さずに直接回路基板上への高密度実装を可能とすると共に、電極端子におけるインピーダンス特性の低下及びバラツキを抑えたダイオードチップを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のダイオードチップは、シリコン基板と、このシリコン基板内に形成されるＰ型半導体領域及びＮ型半導体領域と、前記シリコン基板の上面及び下面のいずれか一方の面に形成され、前記Ｐ型半導体領域及びＮ型半導体領域のそれぞれに対応する一対の電極端子とを備えたことを特徴とする。
【０００７】
前記Ｐ型半導体領域及びＮ型半導体領域のいずれか一方がシリコン基板の上層部に、他方がシリコン基板の下層部に形成され、前記下層部の半導体領域に導通する電極端子と共に、前記上層部の半導体領域に導通する電極端子をシリコン基板の下面に形成する。
【０００８】
また、前記電極端子の片方が、前記シリコン基板内を通るバイアホールを介してＰ型半導体領域又はＮ型半導体領域に導通するように形成する。
【０００９】
また、前記バイアホールは、シリコン基板の上面から下面にかけてエッチング加工又はレーザ照射加工によって形成される。
【発明の効果】
【００１０】
本発明のダイオードチップによれば、Ｐ型半導体領域及びＮ型半導体領域に対応する一対の電極端子が、マザーボード等の回路基板に面したシリコン基板の下面にそろえて設けたことで、ボンディング用のワイヤを要することなく、直接回路基板上に表面実装することができる。これによって、ワイヤによる配線長のインピーダンスの低下やバラツキを抑えることができると共に、ダイオードチップの実装スペースの削減化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面に基づいて本発明に係るダイオードチップの実施形態を詳細に説明する。
【００１２】
図１は、本発明の第１実施形態におけるダイオードチップ２１の断面構造を示したものである。このダイオードチップ２１は、Ｎ型半導体領域（Ｎ型領域）２３及びＰ型半導体領域（Ｐ型領域）２４が形成されたシリコン基板２２と、このシリコン基板２２のＮ型領域２３が形成された下面側に設けられる一対の電極端子２５，２６とを備えている。前記シリコン基板２２は、一例では厚みが約１００μｍの薄い板状片であり、Ｎ型の半導体材料で形成されている。Ｐ型領域２４は、前記Ｎ型領域２３の上面を約１μｍの深さにイオン注入又は不純物を熱拡散することによって形成される。これによって、シリコン基板２２の下層側がＮ型領域で、上層側がＰ型領域のＰＮ接合型のダイオードチップ２１が形成される。この構造のダイオードチップ２１にあって、本発明の特徴的な点は、Ｎ型領域２３の電極端子２５と同様に、Ｐ型領域２４の電極端子２６がシリコン基板２２の下面側に形成されていることにある。
【００１３】
前記一方の電極端子２５は、Ｎ型領域２３に面したシリコン基板２２の裏面に直接形成される。また、他方の電極端子２６は、Ｐ型領域２４に面したシリコン基板２２の表面に形成された導電部材２８及びシリコン基板２２の厚み方向にかけて形成されるバイアホール２７を介して導通形成される。このバイアホール２７は、エッチング又はレーザ照射によって開設される１０〜３０μｍの貫通孔である。なお、前記導電部材２８及びバイアホール２７が設けられるＮ型領域２３の表面や内部には、Ｐ型領域２４と絶縁するための酸化膜２９が被覆形成される。
【００１４】
上記構造のダイオードチップ２１によれば、Ｎ型領域２３及びＰ型領域２４に対応した一対の電極端子２５，２６がシリコン基板２２の下面側に平面形成されているため、前記電極端子２５，２６を直接マザーボード等の回路基板３０に半田バンプ等によって表面実装することができる。これによって、従来のように、Ｐ型領域２４から引き出されるワイヤが不要となるため、配線長によるインピーダンスの低下やバラツキが抑えられ、電気的特性の改善が図られる。このため、ＧＨｚ帯で使用されるような高周波用として適している。また、ワイヤの引き回しによる実装スペースが最小限に抑えられることから、ダイオードチップ２１の実装を半導体チップやその他の受動素子に近接させた高密度実装が可能となる。
【００１５】
図２は第２実施形態のダイオードチップ３１の構造を示したものである。このダイオードチップ３１は、Ｐ型領域３４をシリコン基板３２の下面側に形成したものである。前記Ｐ型領域３４に対応する電極端子３５はシリコン基板３２の下面に直接形成され、Ｎ型領域３３に対応する電極端子３６はバイアホール３７を介して前記電極端子３５と同じくシリコン基板３２の下面側に形成される。この実施形態のダイオードチップ３１によれば、Ｐ型領域３４の電極端子３５は、Ｐ型領域３４の拡散幅に合わせて形成され、Ｎ型領域３３の電極端子３６は、シリコン基板３２の上面に形成される導電部材３８からバイアホール３７を介して導通形成される。前記シリコン基板３２は、上層部全体がＮ型領域３３となっているため、上面側を全てＮ型領域３３の電極にすることができる。このため、Ｐ型領域３４の電極端子３５と重ならない限り、シリコン基板３２上面の任意の箇所からバイアホール３７を形成することができる。なお、前記導電部材３８の露出面を樹脂材３９で封止することによって、電極部分の保護を図ることができる。
【００１６】
前記バイアホール２７，３７は、前述したように、シリコン基板２２，３２を厚み方向に微小径且つ高精度に加工する必要があるため、プラズマ等によるドライエッチング加工やレーザ照射加工によって行われる。また、前記それぞれの加工方法によって開口されたバイアホール２７，３７には、Ａｕ等の導電部材が充填される。
【００１７】
図３は第３実施形態のダイオードチップ４１の構造を示したものである。このダイオードチップ４１は、前記ダイオードチップ３１と同じように、Ｐ型領域４４の電極端子４５をシリコン基板４２の下面側に形成したものであるが、Ｎ型領域４３の電極端子４６については、Ｎ型領域４３内を貫通するバイアホール４７の内周面に形成したＡｕ等の導電部材４８からなる蒸着膜を介して導通する構造になっている。
【００１８】
なお、前記バイアホール２７，３７，４７は、エッチングによって侵食形成した場合は、図４に示すダイオードチップ５１のように、実際には断面がテーパ状のバイアホール５７となる。しかしながら、前記バイアホール５７のＮ型領域４３内でこのようなテーパ状になったとしても、Ｐ型領域４４に接触しない範囲であれば特性上の問題は生じない。
【００１９】
次に、上記ダイオードチップ２１，３１の製造工程の一例を図５に示す。最初に数インチサイズのＮ型シリコンからなるウェハ上にフォトレジスト膜を形成する（工程１）。次に、このフォトレジスト膜が形成されたウェハにイオン注入（工程２）し、拡散工程によってＰ型領域を形成する（工程３）。次に、前記ウェハの下面に銅箔パターンによる一対の電極端子を蒸着法によって形成する（工程４）。そして、前記ウェハが１００μｍ程度の厚みになるように、電極端子が形成されていない上面（裏面）を研削加工する（工程５）。続いて、ウェハの上面にバイアホール用のフォトレジスト膜を形成（工程６）した後、感光処理を施す（工程７）。次に、ドライエッチング処理を行って、ウェハの厚み方向に貫通する微小径のバイアホールを開設する（工程８）。このバイアホールが形成された後に前記フォトレジスト膜を剥離する（工程９）。なお、前記バイアホールをＡｕで形成する場合は、フォトレジスト膜を剥離した後、スパッタリングによって、前記開設された各バイアホール内を金属メッキし、シリコン基板の下面に形成されたＰ型の電極端子と導通接続する。最後に、前記ウェハをＸ軸及びＹ軸方向に所定間隔ごとにダイシングして個々のダイオードチップに分離する（工程１０）。
【００２０】
なお、上記実施形態のダイオードチップでは、Ｎ型のシリコン基板にＰ型の半導体領域を形成した構造の例を示したが、Ｐ型のシリコン基板にＮ型の半導体領域を形成した構造のダイオードチップでも同様に、バイアホールを介して一対の電極端子をシリコン基板の一の面に設けることができる。さらに、ＰＮ接合による単一のダイオードチップに限らず、複数のＰ型とＮ型の半導体領域を有する構造の半導体チップにおいても、バイアホールを介することによって、前記それぞれのＰ型領域あるいはＮ型領域に対応する電極端子をシリコン基板の一の面に設けることが可能である。
【図面の簡単な説明】
【００２１】
【図１】第１実施形態におけるダイオードチップの断面図である。
【図２】第２実施形態におけるダイオードチップの断面図である。
【図３】第３実施形態におけるダイオードチップの断面図である。
【図４】他の実施形態におけるダイオードチップの断面図である。
【図５】上記ダイオードチップの製造過程を示す工程図である。
【図６】従来のダイオードチップの断面図である。
【符号の説明】
【００２２】
１  ダイオードチップ
２  シリコン基板
３  Ｎ型半導体領域
４  Ｐ型半導体領域
５，６  電極端子
７  ワイヤ
８  電極部
９  回路基板
２１，３１，４１，５１  ダイオードチップ
２２，３２，４２  シリコン基板
２３，３３，４３  Ｎ型領域
２４，３４，４４  Ｐ型領域
２５，３５，４５  電極端子
２６，３６，４６  電極端子
２７，３７，４７，５７  バイアホール
２８，３８，４８  導電部材
２９  酸化膜
３０  回路基板
３９  樹脂材
【図１】
2007243102.tif 000003
【図２】
2007243102.tif 000004
【図３】
2007243102.tif 000005
【図４】
2007243102.tif 000006
【図５】
2007243102.tif 000007
【図６】
2007243102.tif 000008