(57)【要約】【課題】ＴＦＴ等の回路素子と同時プロセスでＰＩＮダイオードを作製する際に、同時作製時に付随してマスク用導電層が形成された状態であっても、ＰＩＮダイオードを逆バイアスで使用するときに、マスク用導電層の電位変化によりＰＩＮダイオードの逆バイアスの電流が変動して不必要な漏れ電流を生じることがない保護回路、半導体回路基板、電気光学装置の駆動回路、電気光学装置及び電子機器を提供することである。【解決手段】ポリシリコンの半導体層を有する素子で構成された回路を有する絶縁基板と、前記絶縁基板上に、ポリシリコンの半導体層を用いて作製されたＰＩＮダイオードと、前記ＰＩＮダイオードのイントリンシック層の上に形成されたマスク用導電層とを具備し、前記マスク用導電層を特定の電位に固定し、前記ＰＩＮダイオードのアノードは複数の電源間の電位の低い方に接続し、カソードは前記複数の電源間の電位の高い方に接続する。【選択図】図１
2007212711.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコンの半導体層を有する素子で構成された回路を有する絶縁基板と、
前記絶縁基板上に、ポリシリコンの半導体層を用いて作製されたＰＩＮダイオードと、
前記ＰＩＮダイオードのイントリンシック層の上に形成されたマスク用導電層と、を具
備し、
前記マスク用導電層を特定の電位に固定し、
前記ＰＩＮダイオードのアノードは複数の電源間の電位の低い方に接続し、カソードは
前記複数の電源間の電位の高い方に接続することを特徴とする保護回路。
【請求項２】
前記マスク用導電層を、特定の電位に固定するために、前記ＰＩＮダイオードのカソー
ド又はアノードに接続したことを特徴とする請求項１に記載の保護回路。
【請求項３】
前記ＰＩＮダイオードは、複数のＰＩＮダイオードが直列接続されていることを特徴と
する請求項１に記載の保護回路。
【請求項４】
前記電源と、前記回路に信号を入出力する入力端子又は出力端子との間に、前記ＰＩＮ
ダイオードが接続されていることを特徴とする請求項１乃至３のいずれか１つに記載の保
護回路。
【請求項５】
前記カソード及びアノードはそれぞれｎ＋層及びｐ＋層で構成され、
前記ｎ＋層と前記イントリンシック層の間にｎ−層が存在することを特徴とする請求項
１乃至４のいずれか１つに記載の保護回路。
【請求項６】
ポリシリコンの半導体層を有する素子で構成された回路を有する絶縁基板と、
前記絶縁基板上に、ポリシリコンの半導体層を用いて作製されたＰＩＮダイオードと、
前記ＰＩＮダイオードのイントリンシック層の上に形成されたマスク用導電層と、を有
し、
前記マスク用導電層を特定の電位に固定し、
前記ＰＩＮダイオードのアノードは複数の電源間の電位の低い方に接続し、カソードは
前記複数の電源間の電位の高い方に接続する保護回路を具備したことを特徴とする半導体
回路基板。
【請求項７】
請求項１乃至５のいずれか１つに記載の保護回路又は請求項６に記載の半導体回路基板
を備えたことを特徴とする電気光学装置の駆動回路。
【請求項８】
請求項７に記載の電気光学装置の駆動回路は、液晶装置，有機エレクトロルミネセンス
装置又は無機エレクトロルミネセンス装置の駆動回路であることを特徴とする電気光学装
置の駆動回路。
【請求項９】
請求項７又は８に記載の駆動回路を備えたことを特徴とする電気光学装置。
【請求項１０】
請求項９に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶装置等において、静電気に対する耐性を向上させる保護回路、半導体回
路基板、電気光学装置の駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
液晶装置等の電気光学装置の駆動回路は、例えば外部からの電源供給を受けて走査線や
データ線を駆動する内蔵回路として電気光学パネルの基板に作り込まれたり、或いは外付
けＩＣ回路として該基板に後付けされたりする。このような駆動回路の劣化又は破壊の要
因としては、駆動回路或いはこれを備える電気光学装置の製造工程における実装時或いは
組み立て時、出荷時や貯蔵時、更には出荷後の製品使用時などにおける、温度及び湿度、
機械的な衝撃の付加等に加え、特に電気光学装置の組み立て時又は運搬時に問題となる静
電気放電のストレスによる破壊、即ち静電破壊が挙げられる。組み立て時等に駆動回路或
いは電気光学装置の周辺で静電気が発生し、これが駆動回路に接続された配線に印加され
ると、駆動回路が劣化又は破壊される。この結果、製造における歩留まり低下及び出荷後
における装置故障を招いてしまう。
【０００３】
そこで、このような静電気による駆動回路の劣化又は破壊を防止するために、保護回路
が、駆動回路の信号入出力に関係する信号経路に設けられる（例えば、特許文献１参照）
。より具体的には、保護回路は、例えば駆動回路外部からクロック信号、反転クロック信
号、スタートパルス等の各種信号が入力される入力端子に対して入力保護回路として設け
られる。或いは、走査信号、エンドパルス等の駆動回路外部への各種信号が出力される出
力端子に対して出力保護回路として設けられる。
【０００４】
特許文献１には、液晶装置等の電気光学装置において、その駆動回路の静電気に対する
耐性を向上させる保護回路は、複数の電源線のうち少なくとも２本の相異なる電位が供給
される電源線間に設けられており、その２本の電源線のうち一方に印加された静電気を他
方へ逃がす電気経路を提供するものであり、静電保護素子としてダイオード、Ｎ型トラン
ジスタ又はＰ型トランジスタ若しくはＰＩＮ接合型トランジスタを含んで構成されている
。
【特許文献１】特開２００５−４９６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＰＩＮダイオードを駆動回路の静電保護素子として用いる場合、低温ポリシ
リコンの薄膜トランジスタ（以下、ＴＦＴ）と同時プロセスで、ＰＩＮダイオードを作製
すると、ＴＦＴのゲート電極と同じものが、ＰＩＮダイオードのイントリンシック層の上
に、絶縁酸化膜を介在して形成される。このＰＩＮダイオードに付随するゲート電極と同
じもの（以下、マスク用導電層という）は、通常のＰＩＮダイオードには必要のないもの
であるが、ＰＩＮダイオードのイントリンシック層にＴＦＴ作製時のｎ−が不純物として
入らないようにカバーをするために必要である。このようにマスク用導電層は製造時以外
は必要ないものであり、これを削除するためには別途工程が必要になる。そのための製造
コストが増えるので削除することなく残しておく。しかし、マスク用導電層をフローティ
ング状態にしておくと、そのマスク用導電層と周囲の容量結合、ノイズ、もしくは静電気
によって電位状態が定まらず、マスク用導電層の電位変化によりＰＩＮダイオードの逆バ
イアスの電流が変動し、時として入力信号から不必要な電流が流れ出す問題（図８のＩ−
Ｖ特性の点線に示すフローティング時の特性を参照）があった。すなわち、ＰＩＮダイオ
ードのマスク用導電層がフローティングで電位が固定されていないと、(1)順方向電圧ＶF
を負に大きくしていくと、逆バイアス時の漏れ電流が跳ね上がるように急増することと、
(2)フローティングのマスク用導電層に静電気が溜まりＰＩＮダイオードの特性が変化し
、逆バイアス電流に変動を生じる、という問題があった。
【０００６】
そこで、本発明は、上記の問題に鑑み、ＴＦＴ等の回路素子と同時プロセスでＰＩＮダ
イオードを作製する際に、同時作製時に付随してマスク用導電層が形成された場合に、そ
の状態であっても、ＰＩＮダイオードを逆バイアスで使用するときに、マスク用導電層の
電位変化によりＰＩＮダイオードの逆バイアス電流が変動して不測の電流を生じることが
ない保護回路、半導体回路基板、電気光学装置の駆動回路、電気光学装置及び電子機器を
提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明による保護回路は、ポリシリコンの半導体層を有する素子で構成された回路を有
する絶縁基板と、前記絶縁基板上に、ポリシリコンの半導体層を用いて作製されたＰＩＮ
ダイオードと、前記ＰＩＮダイオードのイントリンシック層の上に形成されたマスク用導
電層と、を具備し、前記マスク用導電層を特定の電位に固定し、前記ＰＩＮダイオードの
アノードは複数の電源間の電位の低い方に接続し、カソードは前記複数の電源間の電位の
高い方に接続することを特徴とする。
【０００８】
本発明のこのような構成によれば、マスク用導電層を特定の電位に固定し、ＰＩＮダイ
オードのアノードは複数の電源間の電位の低い方に接続し、カソードは前記複数の電源間
の電位の高い方に接続することで、ＰＩＮダイオードを逆バイアス状態で静電保護素子と
して用いた場合に、絶縁基板上にポリシリコンによる回路を形成する際に同時に形成され
るＰＩＮダイオードのマスク用導電層の電位がフローティングすることなく、ＰＩＮダイ
オードのＩ−Ｖ特性が安定になり、逆バイアス電流（即ち漏れ電流）が増えるのを抑える
ことができる。従って、ＰＩＮダイオードを静電保護素子として安定に使用することがで
きる。
【０００９】
本発明において、前記マスク用導電層を、特定の電位に固定するために、前記ＰＩＮダ
イオードのカソード又はアノードに接続したことを特徴とする。
【００１０】
このような構成によれば、駆動回路等の被保護回路を静電保護素子であるＰＩＮダイオ
ードと共に同時に形成する際に、ＰＩＮダイオードのマスク用導電層をカソード又はアノ
ードに接続するだけで、ＰＩＮダイオードのマスク用導電層の電位を安定させることがで
きる。
【００１１】
本発明において、前記ＰＩＮダイオードは、複数のＰＩＮダイオードが直列接続されて
いることを特徴とする。
【００１２】
このような構成によれば、マスク用導電層を特定電位に固定したＰＩＮダイオードを複
数直列接続することによって、ＰＩＮダイオードを２個直列接続した場合（図８参照）の
ように逆バイアス電流（即ち漏れ電流）を非常に少なくすることが可能である。
【００１３】
本発明において、前記電源と、前記回路に信号を入出力する入力端子又は出力端子との
間に、前記ＰＩＮダイオードが接続されていることを特徴とする。
【００１４】
このような構成によれば、入力端子又は出力端子に静電気などによって正又は負の過大
な電圧が印加された場合、その印加電圧がＰＩＮダイオードの順方向であるとダイオード
がオンして電荷を電源側に逃がし、入力端子又は出力端子に接続した駆動回路などの回路
を保護することができる。
【００１５】
本発明において、前記カソード及びアノードはそれぞれｎ＋層及びｐ＋層で構成され、
前記ｎ＋層と前記イントリンシック層の間にｎ−層が存在することを特徴とする。  
このような構成によれば、ｎ＋層とイントリンシック層の間に低濃度不純物（ｎ−）層
を存在させることによって、順方向電圧ＶFを低くしたときの逆バイアス電流の増大を防
ぐことができる。アノードとカソード間に逆バイアスの過大な電圧が与えられても逆バイ
アス時の特性の変動が小さく抑えられ、不測の逆バイアス電流が増大することがない。
【００１６】
本発明による半導体回路基板は、ポリシリコンの半導体層を有する素子で構成された回
路を有する絶縁基板と、前記絶縁基板上に、ポリシリコンの半導体層を用いて作製された
ＰＩＮダイオードと、前記ＰＩＮダイオードのイントリンシック層の上に形成されたマス
ク用導電層と、を有し、前記マスク用導電層を特定の電位に固定し、前記ＰＩＮダイオー
ドのアノードは複数の電源間の電位の低い方に接続し、カソードは前記複数の電源間の電
位の高い方に接続する保護回路を具備したことを特徴とする。
【００１７】
本発明のこのような構成によれば、マスク用導電層を特定の電位に固定し、ＰＩＮダイ
オードのアノードは複数の電源間の電位の低い方に接続し、カソードは前記複数の電源間
の電位の高い方に接続することで、ＰＩＮダイオードを逆バイアス状態で静電保護素子と
して用いた場合に、絶縁基板上にポリシリコンによる回路を形成する際に同時に形成され
るＰＩＮダイオードのマスク用導電層の電位がフローティングすることなく、ＰＩＮダイ
オードのＩ−Ｖ特性が安定になり、逆バイアス電流（即ち漏れ電流）が増えるのを抑える
ことができる。
【００１８】
本発明の電気光学装置の駆動回路は、上記の保護回路又は上記の半導体回路基板を備え
たことを特徴とする。  
このような構成によれば、ＰＩＮダイオードのＩ−Ｖ特性が安定になり、逆バイアス電
流（即ち漏れ電流）が増えるのを抑え、かつ高い静電気耐性を持った電気光学装置の駆動
回路を実現することができる。
【００１９】
本発明において、上記の電気光学装置の駆動回路は、液晶装置，有機エレクトロルミネ
センス装置又は無機エレクトロルミネセンス装置の駆動回路であることを特徴とする。
【００２０】
このような構成によれば、ＰＩＮダイオードのＩ−Ｖ特性が安定になり、逆バイアス電
流（即ち漏れ電流）が増えるのを抑え、かつ高い静電気耐性を持った液晶装置，有機もし
くは無機エレクトロルミネセンス装置の駆動回路を実現することができる。
【００２１】
本発明の電気光学装置は、上記の駆動回路を備えたことを特徴とする。  
このような構成によれば、ＰＩＮダイオードのＩ−Ｖ特性が安定になり、逆バイアス電
流（即ち漏れ電流）が増えるのを抑え、かつ高い静電気耐性を持った電気光学装置を実現
することができる。
【００２２】
本発明の電子機器は、上記の電気光学装置を備えたことを特徴とする。  
このような構成によれば、ＰＩＮダイオードのＩ−Ｖ特性が安定になり、逆バイアス電
流（即ち漏れ電流）が増えるのを抑え、かつ高い静電気耐性を持った電子機器を実現する
ことができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の保護
回路を、電気光学装置としてのＴＦＴアクティブマトリクス駆動形式の液晶装置に適用し
たものである。
【００２４】
＜１；液晶装置の構成＞
先ず本発明に係る電気光学装置の全体構成について、図１を参照して説明する。図１は
、本実施形態に係る液晶装置の全体構成を示すブロック図である。  
図１に示すように、液晶装置１は、主要部として、本発明に係る「電気光学パネル」の
一例たる液晶パネル１００、画像信号処理回路３００、タイミングジェネレータ４００、
及び電源回路５００を備える。
【００２５】
液晶パネル１００は、画像表示領域１１０、駆動回路１２０及び検査回路１４０を備え
る。  
液晶パネル１００は、その画像表示領域１１０に画素スイッチング用のスイッチング素
子としてＴＦＴ１１６、画素電極等を形成した素子基板と、対向電極等を形成した対向基
板とを、互いに電極形成面を対向させて且つ一定の間隙を保って貼付し、この間隙に液晶
を挟持することで構成されている。なお、素子基板には、対向基板の共通電極と素子基板
の駆動回路１２０を電気的に接続する上下導通端子１２１が設けてある。
【００２６】
タイミングジェネレータ４００は、各部で使用される各種タイミング信号を出力するよ
うに構成されている。タイミングジェネレータ４００の一部であるタイミング信号出力手
段により、最小単位のクロックであり各画素を走査するためのドットクロックが作成され
、このドットクロックに基づいて、Ｙクロック信号ＹＣＫ、反転Ｙクロック信号ＹＣＫＢ
、Ｙ側エンドパルスＹＥＰ、Ｘクロック信号ＸＣＫ、反転Ｘクロック信号ＸＣＫＢ、Ｙ転
送開始パルスＤＹ及びＸ転送開始パルスＤＸが生成される。
【００２７】
画像信号処理回路３００は、外部から入力画像データが入力されると、この入力画像デ
ータに基づいて画像信号を生成して、この画像信号を画像信号供給線Ｌ１及び駆動回路１
２０を介して液晶パネル１００に供給する。  
尚、この例では、説明を簡略化するため、画像信号は白黒の階調を表すものとするが、
本発明はこれに限定されるものではなく、画像信号をＲＧＢ各色に対応するＲ信号、Ｇ信
号、及びＢ信号から構成してもよい。この場合には、画像信号供給線を３本を一対として
設ければよい。
【００２８】
電源回路５００は、複数の電位の電源を生成して、駆動回路１２０を介して液晶パネル
１００に供給する。電源回路５００について詳細な説明は後述する。  
本実施形態では特に、液晶パネル１００は駆動回路内蔵型であり、その素子基板上に、
本発明に係る「駆動回路」の一例として、走査線駆動回路１３０及びデータ線駆動回路１
５０を含む駆動回路１２０が構築されている。このような駆動回路１２０は、好ましくは
、画像表示領域１１０に作り込まれる各画素に係るＴＦＴ１１６等と共に、素子基板の周
辺領域に作り込まれる。但し、このような駆動回路は、少なくとも部分的に外付けＩＣと
して構成され、周辺領域に後付けされてもよい。
【００２９】
液晶パネル１００は更に、その素子基板の中央を占める画像表示領域１１０に、縦横に
配線されたデータ線１１４及び走査線１１２を備え、それらの交点に対応する各画素に、
マトリクス状に配列された画素電極１１８及び画素電極１１８をスイッチング制御するた
めのＴＦＴ１１６を備える。尚、本実施形態では特に、走査線１１２の総本数をｍ本（但
し、ｍは２以上の自然数）とし、データ線１１４の総本数をｎ本（但し、ｎは２以上の自
然数）として説明する。
【００３０】
データ線駆動回路１５０は、画像信号供給線Ｌ１から供給される画像信号を各データ線
１１４に順次供給する。ＴＦＴ１１６のソース電極には、データ線駆動回路１５０より画
像信号が供給されるデータ線１１４が電気的に接続されている一方、ＴＦＴ１１６のゲー
ト電極には、後述する走査信号が供給される走査線１１２が電気的に接続されるとともに
、ＴＦＴ１１６のドレイン電極には、画素電極１１８が接続されている。そして、各画素
部は、画素電極１１８と、対向基板に形成された共通電極と、これら両電極間に挟持され
た液晶とによって構成される結果、走査線１１２とデータ線１１４との各交点に対応して
、マトリクス状に配列されることになる。
【００３１】
検査回路１４０は、点灯検査を行うときに、各データ線１１４に検査用信号を供給して
各画素を点灯させるためのものである。  
尚、保持された画像信号がリークするのを防ぐために、蓄積容量１１９が、画素電極１
１８と対向電極との間に形成される液晶容量と並列に付加されている。例えば、画素電極
１１８の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量１１９
により保持されるので、保持特性が改善される結果、高コントラスト比が実現されること
となる。
【００３２】
＜２；走査線駆動回路の構成＞
次に、図２を参照して、駆動回路１２０における走査線駆動回路１３０の詳細な構成に
ついて説明する。図２は、走査線駆動回路１３０の構成を示すブロック図である。走査線
駆動回路１３０の主要部は、Ｙ側シフトレジスタ１３１及びＹ側レベルシフタ１３２を含
む構成となっている。尚、走査線駆動回路１３０において、Ｙ側シフトレジスタ１３１及
びＹ側レベルシフタ１３２によって、本発明に係る「駆動手段」が構成される。
【００３３】
Ｙ側シフトレジスタ１３１には、タイミングジェネレータ４００からＹクロック信号Ｙ
ＣＫ、反転Ｙクロック信号ＹＣＫＢ、及びＹ転送開始パルスＤＹが入力される。Ｙ側シフ
トレジスタ１３１は、Ｙ転送開始パルスＤＹが入力されると、Ｙクロック信号ＹＣＫ及び
反転Ｙクロック信号ＹＣＫＢに同期して、Ｙ側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・
・、ＹＰｍ−１、ＹＰｍを順次生成する。尚、図２には図示しないが、Ｙ側シフトレジス
タ１３１は、ｍ本の走査線１１２に対応してｍ段より構成されており、第１段目から第ｍ
段目に向かう方向で、各段よりＹ側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・・、ＸＰｍ
−１、ＹＰｍが順次出力される。そして、Ｙ側シフトレジスタ１３１の最終段より、Ｙ側
転送パルスＹＰｍが当該Ｙ側シフトレジスタ１３１のＹ側エンドパルスＹＥＰとしても出
力される。
【００３４】
また、図２に示すようにＹ側レベルシフタ１３２は、ｍ本の走査線１１２に対応してｍ
段より構成されており、Ｙ側レベルシフタ１３２からは、夫々電圧レベルがレベルシフト
されたＹ側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・・、ＹＰｍ−１、ＹＰｍが、Ｙ側駆
動信号Ｙ１、Ｙ２、Ｙ３、・・・、Ｙｍ−１、Ｙｍとして順次出力される。
【００３５】
ここで、走査線駆動回路１３０には、図１に示す電源回路５００より、第１Ｙ側電源Ｖ
ＤＤＹ、第２Ｙ側電源ＶＳＳＹ、第３Ｙ側電源ＶＨＨＹ、及び第４Ｙ側電源ＶＬＬＹが供
給される。即ち、図２に示すように、走査線駆動回路１３０には、第１Ｙ側電源ＶＤＤＹ
が供給される第１Ｙ側電源線５０１ａ、第２Ｙ側電源ＶＳＳＹが供給される第２Ｙ側電源
線５０２ａ、第３Ｙ側電源ＶＨＨＹが供給される第３Ｙ側電源線５０３ａ、及び第４Ｙ側
電源ＶＬＬＹが供給される第４Ｙ側電源線５０４ａを含むＹ側電源線群５１０ａが設けら
れている。
【００３６】
Ｙ側シフトレジスタ１３１は、図２に示すように、第１Ｙ側電源線５０１ａ及び第２Ｙ
側電源線５０２ａに電気的に接続されている。即ち、Ｙ側シフトレジスタ１３１は、第１
Ｙ側電源ＶＤＤＹ及び第２Ｙ側電源ＶＳＳＹによって駆動し、Ｙ側転送パルスＹＰ１、Ｙ
Ｐ２、ＹＰ３、・・・、ＹＰｍ−１、ＹＰｍは、夫々第１Ｙ側電源ＶＤＤＹの電位及び第
２Ｙ側電源ＶＳＳＹの電位間の電圧となる。
【００３７】
また、Ｙ側レベルシフタ１３２は、図２に示すように、第３Ｙ側電源線５０３ａ及び第
４Ｙ側電源線５０４ａに電気的に接続されている。Ｙ側レベルシフタ１３２によって、Ｙ
側転送パルスＹＰ１、ＹＰ２、ＹＰ３、・・・、ＹＰｍ−１、ＹＰｍは夫々、第１Ｙ側電
源ＶＤＤＹの電位及び第２Ｙ側電源ＶＳＳＹの電位間の電圧から、第３Ｙ側電源ＶＨＨＹ
の電位及び第４Ｙ側電源ＶＬＬＹの電位間の電圧へレベルシフトされる。
【００３８】
液晶装置１において、例えば液晶パネル１００の組み立て時又は運搬時などの非動作時
に又は電源供給が行われている動作時に、特に駆動回路１２０或いはこれに接続された各
種配線に静電気が発生した場合、該駆動回路のうち走査線駆動回路１３０を構成するＹ側
シフトレジスタ１３１及びＹ側レベルシフタ１３２に発生した静電気が印加されると、Ｙ
側シフトレジスタ１３１及びＹ側レベルシフタ１３２の一部又は全部が破壊又は劣化され
る恐れがある。
【００３９】
走査線駆動回路１３０には、特に当該走査線駆動回路１３０に外部から信号が入力され
る入力端子側、及び当該走査線駆動回路１３０より外部に信号が出力される出力端子側の
うち少なくとも一方に対して保護回路が設けられる他、Ｙ側電源線群５１０ａに対しても
保護回路が設けられる。図２には、入力端子側に対して設けられる保護回路をＹ側入力保
護回路１３３として示し、出力端子側に対して設けられる保護回路をＹ側出力保護回路１
３４として示し、Ｙ側電源線群５１０ａに対して設けられる保護回路をＹ側電源間保護回
路１３５として示してある。
【００４０】
図２において、Ｙ側入力保護回路１３３は、例えばＹクロック信号ＹＣＫ、反転Ｙクロ
ック信号ＹＣＫＢ、及びＹ転送開始パルスＤＹが入力される信号線に対して設けられると
共に、Ｙ側エンドパルスＹＥＰが出力される信号線に対してＹ側出力保護回路１３４ａが
設けられ、Ｙ側駆動信号Ｙ１、Ｙ２、Ｙ３、・・・、Ｙｍ−１、Ｙｍが出力される信号線
に対してＹ側出力保護回路１３４ｂが設けられている。
【００４１】
尚、本実施形態では、Ｙ側電源線群５１０ａ及び後述するＸ側電源線群５１０ｂに対し
て一つの電源間保護回路が設けられてもよい。
【００４２】
＜３；データ駆動回路の構成＞
次に、図３を参照して、駆動回路１２０におけるデータ線駆動回路１５０の詳細な構成
について説明する。図３は、データ線駆動回路１５０の構成を示すブロック図である。デ
ータ線駆動回路１５０の主要部は、Ｘ側シフトレジスタ１５１及びＸ側レベルシフタ１５
２を含む構成となっている。尚、データ線駆動回路１５０において、Ｘ側シフトレジスタ
１５１及びＸ側レベルシフタ１５２によって、本発明に係る「駆動手段」が構成される。
【００４３】
Ｘ側シフトレジスタ１５１は、図２に示すＹ側シフトレジスタ１３１と同様の構成を有
し、同様の動作を行う。Ｘ側シフトレジスタ１５１は、図３には図示しないが、ｎ本のデ
ータ線１１４に対応してｎ段より構成されている。そして、タイミングジェネレータ４０
０からＸクロック信号ＸＣＫ、反転Ｘクロック信号ＸＣＫＢ、及びＸ転送開始パルスＤＸ
が入力されると、Ｘクロック信号ＸＣＫ及び反転Ｘクロック信号ＸＣＫＢに同期して、第
１段目から第ｎ段目に向かう生成方向で、Ｘ側転送パルスＸＰ１、ＸＰ２、ＸＰ３、・・
・、ＸＰｎ−１、ＸＰｎを順次生成する。また、Ｘ側シフトレジスタ１５１の最終段より
、Ｘ側転送パルスＸＰｎがＸ側エンドパルスＸＥＰとしても出力される。
【００４４】
また、Ｘ側レベルシフタ１５２は図２に示すＹ側レベルシフタ１３２と同様の構成を有
する。Ｘ側レベルシフタ１５２は、ｎ本のデータ線１１４に対応してｎ段より構成されて
おり、Ｘ側レベルシフタ１５２から、夫々電圧レベルがレベルシフトされたＸ側転送パル
スＸＰ１、ＸＰ２、ＸＰ３、・・・、ＸＰｎ−１、ＸＰｎが、Ｘ側駆動信号Ｘ１、Ｘ２、
Ｘ３、・・・、Ｘｎ−１、Ｘｎとして順次出力される。尚、データ線駆動回路１５０から
画像信号は、Ｘ側レベルシフタ１５２からＸ側駆動信号Ｘ１、Ｘ２、Ｘ３、・・・、Ｘｎ
−１、Ｘｎが夫々出力されるタイミングで、順次データ線１１４に供給される。
【００４５】
ここで、データ線駆動回路１５０には、図２に示す走査線駆動回路１３０と同様、電源
回路５００より４種の電源が供給され、該４種の電源と対応する４種の電源線を含むＸ側
電源線群５１０ｂが設けられている。  
Ｘ側シフトレジスタ１５１は、電源回路５００より第１Ｘ側電源線５０１ｂ及び第２Ｘ
側電源線５０２ｂを介して供給される第１Ｘ側電源ＶＤＤＸ及び第２Ｘ側電源ＶＳＳＸに
よって駆動する。よって、Ｘ側転送パルスＸＰ１、ＸＰ２、ＸＰ３、・・・、ＸＰｎ−１
、ＸＰｎは、夫々第１Ｘ側電源ＶＤＤＸの電位及び第２Ｘ側電源ＶＳＳＸの電位間の電圧
となる。
【００４６】
また、Ｘ側レベルシフタ１５２は、電源回路５００より第３Ｘ側電源線５０３ｂ及び第
４Ｘ側電源線５０４ｂを介して供給される第３Ｘ側電源ＶＨＨＸ及び第４Ｘ側電源ＶＬＬ
Ｘによって駆動する。即ち、Ｘ側レベルシフタ１５２によって、Ｘ側転送パルスＸＰ１、
ＸＰ２、ＸＰ３、・・・、ＸＰｎ−１、ＸＰｎは夫々、第１Ｘ側電源ＶＤＤＸの電位及び
第２Ｘ側電源ＶＳＳＸの電位間の電圧から、第３Ｘ側電源ＶＨＨＸの電位及び第４Ｘ側電
源ＶＬＬＸの電位間の電圧へレベルシフトされる。
【００４７】
更に、データ線駆動回路１５０にも、走査線駆動回路１３０と同様に、Ｘ側入力保護回
路１５３、Ｘ側出力保護回路１５４、及びＸ側電源間保護回路１５５が設けられる。図３
において、Ｘ側入力保護回路１５３は、例えばＸクロック信号ＸＣＫ、反転Ｘクロック信
号ＸＣＫＢ、及びＸ転送開始パルスＤＸが入力される信号線に対して設けられると共に、
Ｘ側エンドパルスＸＥＰが出力される信号線に対してＸ側出力保護回路１５４ａが設けら
れ、Ｘ側駆動信号Ｘ１、Ｘ２、Ｘ３、・・・、Ｘｎ−１、Ｘｎが出力される信号線に対し
てＸ側出力保護回路１５４ｂが設けられている。
【００４８】
＜４；保護回路の構成及び動作＞
次に、図２に示すＹ側入力保護回路１３３と、Ｙ側出力保護回路１３４ａ及び１３４ｂ
と、Ｙ側電源間保護回路１３５、並びに図３に示すＸ側入力保護回路１５３と、Ｘ側出力
保護回路１５４ａ及び１５４ｂと、Ｘ側電源間保護回路１５５とについて、夫々構成及び
動作を説明する。
【００４９】
尚、本実施形態では、電源回路５００から走査線駆動回路１３０に供給される４種の電
源の電位は、第４Ｙ側電源ＶＬＬＹ、第２Ｙ側電源ＶＳＳＹ、第１Ｙ側電源ＶＤＤＹ、及
び第３Ｙ側電源ＶＨＨＹの順に高くなるものとする。また、電源回路５００からデータ線
駆動回路１５０に供給される４種の電源の電位は、第４Ｘ側電源ＶＬＬＸ、第２Ｘ側電源
ＶＳＳＸ、第１Ｘ側電源ＶＤＤＸ、及び第３Ｘ側電源ＶＨＨＸの順に高くなるものとする
。更に、電源回路５００から走査線駆動回路１３０及びデータ線駆動回路１５０に供給さ
れる８種の電源の電位は、第２Ｙ側電源ＶＳＳＹと第２Ｘ側電源ＶＳＳＸとが同等の電位
であり、第１Ｙ側電源ＶＤＤＹと第１Ｘ側電源ＶＤＤＸとが同等の電位であると共に、第
４Ｙ側電源ＶＬＬＹ、第４Ｘ側電源ＶＬＬＸ、第２Ｙ側電源ＶＳＳＹ（第２Ｘ側電源ＶＳ
ＳＸ）、第１Ｙ側電源ＶＤＤＹ（第１Ｘ側電源ＶＤＤＸ）、第３Ｘ側電源ＶＨＨＸ、及び
第３Ｙ側電源ＶＨＨＹの順に高くなるものとする。
【００５０】
［第１の実施形態］
図４及び図５は本発明の第１の実施形態に係り、図４は本発明の第１の実施形態の保護
回路が適用される電気光学装置の一例である液晶装置の斜視図を示し、図５は図４の液晶
装置の縦断面図を示している。
【００５１】
図４に示す液晶装置は、駆動回路素子、ＴＦＴ等のスイッチ素子及びＰＩＮダイオード
等の静電保護素子が形成され、画素電極を有した素子基板１０１と、この素子基板１０１
に対向配置される、共通電極を有した対向基板１０２と、素子基板１０１と対向基板１０
２の間にシール材を用いて封入された図示しない液晶と、素子基板１０１の張り出し部に
設けられて、外部回路に接続するための外部接続端子１０４とと、パネルの両面に配設さ
れた偏光板（図５の符号１０１ｈ，１０２ｄを参照）と、で構成されている。なお、液晶
パネル１００は、上記の液晶装置の構成から偏光板を除いたものを指している。
【００５２】
液晶パネル１００における素子基板１０１には、ガラス基板に多結晶シリコン（以下、
ポリシリコン）の半導体層を有する素子で構成された回路（図５では例えば駆動回路の一
部を構成するインバータ１０１ａがこれに相当する）が形成され、また同じガラス基板に
ポリシリコンの半導体層を用いて画素毎にスイッチ素子であるＴＦＴ（薄膜トランジスタ
：図１の符号１１６を参照）が形成され、かつ同じガラス基板にポリシリコンの半導体層
を用いて、静電気に対する耐性を向上させるためのＰＩＮダイオード（図５の符号１０１
ｂを参照）が形成されている。
【００５３】
図５に示すように、素子基板１０１には、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳト
ランジスタＮ１で構成されるインバータ１０１ａが形成されている一方、静電保護素子と
してのＰＩＮダイオード１０１ｂが形成されている。
【００５４】
インバータ１０１ａの一方のトランジスタを構成するＮ型ＭＯＳトランジスタＮ１は、
ソース領域（ｎ＋／ｎ−）とイントリンシック領域（ｉ）とドレイン領域（ｎ＋／ｎ−）
からなる半導体層と、この半導体層の上を覆うようにゲート絶縁膜として形成される酸化
膜１０１ｃと、酸化膜１０１ｃの上に設けたゲート電極１０６とを備え、ソース領域（ｎ
＋／ｎ−）とドレイン領域（ｎ＋／ｎ−）にはそれぞれコンタクトホールを介した金属配
線によるソース端子及びドレイン端子が層間絶縁膜１０１ｅ上に引き出されている。酸化
膜１０１ｃの上部及び下部にはそれぞれ下地絶縁膜１０１ｄ及び層間絶縁膜１０１ｅが形
成されている。
【００５５】
インバータ１０１ａのもう一方のトランジスタを構成するＰ型ＭＯＳトランジスタＰ１
は、ソース領域（ｐ＋）とイントリンシック領域（ｉ）とドレイン領域（ｐ＋）からなる
半導体層と、この半導体層の上を覆うようにゲート絶縁膜として形成される酸化膜１０１
ｃと、酸化膜１０１ｃの上に設けたゲート電極１０７とを備え、ソース領域（ｐ＋）とド
レイン領域（ｐ＋）にはそれぞれコンタクトホールを介した金属配線によるソース端子及
びドレイン端子が層間絶縁膜１０１ｅ上に引き出されている。Ｎ型ＭＯＳトランジスタＮ
１のドレイン端子とＰ型ＭＯＳトランジスタＰ１のドレイン端子は、金属配線で共通接続
されている。
【００５６】
ＰＩＮダイオード１０１ｂは、上記インバータ１０１ａと同時プロセスで同一絶縁基板
の同一層に形成されている。ＰＩＮダイオード１０１ｂは、アノードであるｐ＋層（ｐ型
半導体層），イントリンシック層（真性半導体層），カソードであるｎ＋層（ｎ型半導体
層）からなる半導体層と、この３つの半導体層の上を覆うように形成される絶縁膜として
の酸化膜１０１ｃと、前述のゲート電極１０６，１０７と同時プロセスで形成されるマス
ク用導電層１０８とを有し、ｐ＋層とｎ＋層にはそれぞれコンタクトホールを介した金属
配線のアノード端子Ａ及びカソード端子Ｋが層間絶縁膜１０１ｅ上に引き出され、マスク
用導電層１０８にはコンタクトホールを介した金属配線の端子Ｇが層間絶縁膜１０１ｅ上
に引き出され且つ端子Ｇとｎ＋層に接続するカソード端子Ｋとは金属配線で共通に接続さ
れている。
【００５７】
なお、素子基板１０１の周辺における、符号１０１ｆは層間絶縁膜、１０１ｇは配向膜
、１０１ｈは偏光板である。  
また、対向基板１０２の周辺における、符号１０２ａは配向膜、１０２ｂは共通電極、
１０２ｃは遮光膜としてのブラックマトリクス、１０２ｄは偏光板である。
【００５８】
上記の構成では、駆動回路の一部であるインバータ１０１ａは低温ポリシリコン技術に
より非晶質シリコンをレーザにより結晶化したポリシリコンを活性層に使用して作製され
る。これと同時プロセスで、ＰＩＮダイオード１０１ｂが作製される。静電保護素子とし
てのＰＩＮダイオード１０１ｂは、複数の異なった電位を供給する複数の電源間に接続さ
れて、アノード及びカソード間に逆バイアス電圧が印加されるように接続して使用される
。
【００５９】
低温ポリシリコンのＴＦＴと同時プロセスで、ＰＩＮダイオードを作製すると、インバ
ータ１０１ａのゲート電極１０６，１０７と同じもの（即ちマスク用導電層１０８）が、
ＰＩＮダイオード１０１ｂのイントリンシック層（ｉ）の上に酸化膜１０１ｃを介して形
成される。このＰＩＮダイオード１０１ｂに付随するマスク用導電層１０８は、前述した
ようにＰＩＮダイオードそのものには必要ないものであるが、ＰＩＮダイオードのイント
リンシック層にインバータやＴＦＴ作製時のｎ−が不純物として入らないようにカバーを
するために必要である。しかしながら、その付随するマスク用導電層１０８はＰＩＮダイ
オード１０１ｂを逆バイアスで使用する際に、マスク用導電層１０８がフローティング状
態で使用されると、マスク用導電層１０８の電位変動がＰＩＮダイオード１０１ｂの逆バ
イアス電流に影響を及ぼす。
【００６０】
そこで、以下の本発明の実施形態では、付随して作製されるマスク用導電層１０８が存
在していても、ＰＩＮダイオード１０１ｂのマスク用導電層１０８がカソード端子と電気
的に接続されているので、従来のようにマスク用導電層１０８の電位が変動して不測の電
流が流れることがないようにしている。なお、マスク用導電層１０８は特定の電位に固定
（接続）されていればよく、カソード接続だけに限定されるものではない。
【００６１】
図６は本発明の第１の実施形態の保護回路を示す回路図である。  
本実施形態では、例えば図２における、Ｙ側入力保護回路１３３と、Ｙ側出力保護回路
１３４ａ及び１３４ｂにおいて、それらの回路の信号の入力端子又は出力端子５１２と電
源線５０１ａ，５０２ａとの間の静電保護、及び、電源線５０２ａと電源線５０３ａ，５
０４ａの間の静電保護、及び、電源線５０１ａと電源線５０３ａ，５０４ａの間の静電保
護を図ることが可能な構成を示している。電源線５０３ａ，５０１ａ，５０２ａ，５０４
ａの電位間には、ＶＨＨＹ＞ＶＤＤY＞ＶＳＳＹ＞ＶＬＬＹ の関係がある。  
なお、本実施形態は、図２の回路を例として説明しているが、複数の電源間の電位の高
低に同様な大小の関係がある回路及び基板に対して、広く応用することが可能である。
【００６２】
図６には、信号の入力端子又は信号の出力端子を端子５１２として示してある。例えば
、端子５１２には入力信号としてＹクロック信号ＹＣＫ、反転Ｙクロック信号ＹＣＫＢ、
及びＹ転送開始パルスＤＹなどが入力される。また、端子５１２に電気的に接続された信
号線５１３上に存在するインバータ回路を示す構成要素に５１５を付してある。インバー
タ回路５１５は、信号の入力端子５１２をＰ型ＭＯＳトランジスタＰ1とＮ型ＭＯＳトラ
ンジスタＮ1の共通接続ゲートに接続し、Ｐ型ＭＯＳトランジスタＰ1とＮ型ＭＯＳトラン
ジスタＮ1のドレイン同士を信号線５１３に接続し、Ｐ型ＭＯＳトランジスタＰ1のソース
を電源線５０１ａに接続し、Ｎ型ＭＯＳトランジスタＮ1のソースを電源線５０２ａに接
続した構成となっている。このインバータ回路５１５は静電保護対象となる回路であれば
よく、インバータ回路に限定されるものではないが、ここでは、保護対象の一例としてイ
ンバータ回路を挙げている。
【００６３】
図６において、端子５１２と、電源線５０１ａ又は５０２ａとの間の電気経路５１４は
、２つのＰＩＮダイオード５１４ａ及び５１４ｂを用いて構成されている。  
ＰＩＮダイオード５１４ａのカソードは電源線５０１ａに接続し、ＰＩＮダイオード５
１４ａのアノードは信号入力の端子５１２に接続している。また、ＰＩＮダイオード５１
４ｂのカソードは信号入力の端子５１２に接続し、ＰＩＮダイオード５１４ｂのアノード
は電源線５０２ａに接続している。
【００６４】
また、電源線５０２ａと、電源線５０３ａ又は５０４ａとの間の電気経路５１６は、２
つのＰＩＮダイオード５１６ａ及び５１６ｂを用いて構成されている。ＰＩＮダイオード
５１６ａのカソードは電源線５０３ａに接続し、ＰＩＮダイオード５１６ａのアノードは
電源線５０２ａに接続し、ＰＩＮダイオード５１６ｂのカソードは電源線５０２ａに接続
し、ＰＩＮダイオード５１６ｂのアノードは電源線５０４ａに接続している。同様に、電
源線５０１ａと、電源線５０３ａ又は５０４ａとの間の電気経路５１７は、２つのＰＩＮ
ダイオード５１７ａ及び５１７ｂを用いて構成されている。ＰＩＮダイオード５１７ａの
カソードは電源線５０３ａに接続し、ＰＩＮダイオード５１７ａのアノードは電源線５０
１ａに接続し、ＰＩＮダイオード５１７ｂのカソードは電源線５０１ａに接続し、ＰＩＮ
ダイオード５１７ｂのアノードは電源線５０４ａに接続している
３つの導電線のうちの隣接する２つの導電線（中間電位線と上位電源線、又は、中間電
位線と下位電源線）間でＰＩＮダイオードを接続するには、ＰＩＮダイオードのアノード
は複数の電源間の電位の低い方に接続し、カソードは前記複数の電源間の電位の高い方に
接続する。これによって、各ＰＩＮダイオードを逆バイアスに接続し、しかも３つの導電
線間の中間電位の導電線にいずれの導電線電位より正又は負の高電位の静電気が印加され
た場合は、ＰＩＮダイオードが順方向に導通して静電気を電源線に逃がし上記のインバー
タ回路５１５に印加するのを防止することができる。
【００６５】
ここで使用するＰＩＮダイオードは全て、ポリシリコンの半導体層であるｐ＋層のアノ
ードとｎ＋層のカソード間のイントリンシック層の上部に前述のマスク用導電層が形成さ
れた構成では、そのマスク用導電層は例えばカソードと共通に接続する。このような接続
構成とすることによって、ＰＩＮダイオードのマスク用導電層の電位がカソード電位に固
定され、マスク用導電層の電位変動を抑えて、ＰＩＮダイオードの逆バイアス状態におけ
る逆バイアス電流（漏れ電流）を非常に少なくすることができる。このため、高電位の静
電気が順方向に印加されない通常の使用状態においては、ＰＩＮダイオードに逆方向に高
電位の電圧がかかった場合でも漏れ電流が少なく低消費電力の半導体回路を実現すること
が可能となる。
【００６６】
図７は本発明の第１の実施形態の保護回路の変形例を示す回路図である。  
図７の保護回路では、図６の回路ではＰＩＮダイオードにおけるマスク用導電層をその
カソードに接続していたのに代えて、マスク用導電層をアノードに接続したものである。
つまり、マスク用導電層の電位をアノード電位に固定するようにしたものである。図７に
おけるＰＩＮダイオードの各符号には（’）を付してある。それ以外の構成及び作用効果
は、図６と同様である。但し、マスク用導電層をカソードに接続した場合の方がアノード
に接続した場合よりも逆バイアス時の漏れ電流が少ない。
【００６７】
次に、図６の電気経路５１４における静電気のバイパス動作について説明する。図７の
動作についも同様である。  
端子５１２より信号線５１３に、第１Ｙ側電源ＶＤＤＹの電位より高電位の静電気が印
加された場合、電気経路５１４において、矢印Ａ１に示すように、２つのダイオード５１
４ａ及び５１４ｂのうち一方のダイオード５１４ａによって、静電気は信号線５１３から
第１Ｙ側電源線５０１ａに放出される。また、端子５１２より信号線５１３に、第２Ｙ側
電源ＶＳＳＹの電位より低電位の静電気が印加された場合、電気経路５１４において、矢
印Ａ２に示すように、他方のダイオード５１４ｂによって、静電気は信号線５１３から第
２Ｙ側電源線５０２ａに放出される。従って、端子５１２より信号線５１３に静電気が印
加されても、該静電気を電気経路５１４によって信号線５１３から逃がすことが可能とな
り、該静電気の回路５１５への印加を防止することができる。  
他の電気経路５１６，５１７の動作についても同様である。
【００６８】
次に、ＰＩＮダイオードのＩ−Ｖ特性について説明する。本発明の実施形態でＰＩＮダ
イオードにおけるマスク用導電層の電位をアノードでもカソードでもない第３の一定電位
（−５Ｖと−１０Ｖ）にした場合における、ＰＩＮダイオードの特性についても説明する
。
【００６９】
図８は、ＰＩＮダイオードのＩ−Ｖ特性である。横軸を順方向電圧ＶＦにとっているの
で、ＶＦが正のときに大きな電流が流れる。順方向電圧ＶＦが負の場合即ち逆バイアスの
場合、理想的には電流が流れないが、暗状態であっても、若干の電流が流れる。  
マスク用導電層がフローティングのときは、点線で示したように、順方向電圧ＶＦを低
くすると、逆バイアス電流が増加することがしばしば観測される。図８では順方向電圧Ｖ
Fが−５Ｖ付近から逆バイアス電流が急増している。その理由は、マスク用導電層がアノ
ード電極に対して相対的に高いカソード電位の影響を受け易い非対称構造になっているか
らである（図示せず）と考えることができる。
【００７０】
フローティングのマスク用導電層に静電気がチャージされた場合はもっと逆バイアス電
流の増大があることが分かっている。さらに、液晶パネル等の電気光学パネルでＰＩＮダ
イオードを静電保護素子として使用した場合は、周囲の電界もしくは部材の固定電荷の影
響も受けてマスク用導電層の電位が変動して同様に逆バイアス電流が増大することもある
。
【００７１】
一方、マスク用導電層をカソードに接続、又はアノードに接続した場合は、順方向電圧
ＶＦがさほど低くない範囲では逆バイアス電流はそれほど大きくならない。そして、順方
向電圧ＶＦをさらに低くしてもそれほど逆バイアス電流は増大しない。  
経験的に多くの場合、図８に示したように、マスク用導電層をアノードに接続した場合
よりもカソードに接続した場合の方が逆バイアス電流は小さい傾向を示す。  
さらに、マスク用導電層をカソードに接続したＰＩＮダイオードを２つ直列接続にする
（これについては第２の実施形態で説明する）と、図示したように、逆バイアス電流はよ
り小さくできる。
【００７２】
さらに、マスク用導電層電位をアノードでもカソードでもない第３の一定電位（−５Ｖ
と−１０Ｖ）にした場合には、その電位によっては逆バイアス電流が大きくなる場合があ
る。しかしながら、マスク用導電層がフローティングの場合のように電流の急増はない。
一定電位（−１０Ｖ）よりも一定電位（−５Ｖ）の場合の方が逆バイアス電流が少ない。
【００７３】
次に、図９に、ＰＩＮダイオードの構造を示す。図９において、(ａ)はＰＩＮダイオー
ドの回路図記号であり、マスク用導電層１０８がカソードに接続していることを記号とし
て表現したものである。図９(ｂ)，(ｃ)はそれぞれ、(ａ)の回路図で示した付随するマス
ク用導電層１０８の電位をカソード接続によって固定したＰＩＮダイオードの端子接続の
構造を示す平面図と断面図である。
【００７４】
ポリシリコン（p-Si）層はｎ＋層、イントリンシック層（ｉと表記）、ｐ＋層の領域を
有する。イントリンシック層ｉに被さるようにマスク用導電層１０８がゲート絶縁膜１０
１ｃを介して存在している。マスク用導電層を除去すると、駆動回路或いはＴＦＴのＬＤ
Ｄ構造を作るために前面に注入される低濃度不純物（ｎ−）がイントリンシック層ｉに混
入するから、覆い隠すようにマスク用導電層１０８を被せる必要がある。
【００７５】
ここでは、ｎ＋層からコンタクトホールを介して取り出したカソード端子Ｋと、マスク
用導電層１０８からコンタクトホールを介して取り出した端子Ｇとが電気的に接続してい
る。そのためにマスク用導電層１０８には常にカソードと同じ電位が与えられる。  
なお、‘イントリンシック’は完全に不純物を注入していない多結晶シリコンを一般的
には指すが、ここでは言葉の意味として低濃度不純物（ｎ−）以下の低い濃度の不純物を
含んでいても良い。
【００７６】
［第２の実施形態］
図１０は本発明の第２の実施形態の保護回路を示す回路図である。  
図１０の構成は、図６のマスク用導電層をカソード接続した各ＰＩＮダイオードの構成
に代えて、マスク用導電層をカソード接続したものを２個直列接続したＰＩＮダイオード
の構成に置き換えたものであるので、詳細な説明は省略する。
【００７７】
図１０で、ＰＩＮダイオード５２１ａ〜５２１ｄが図６の電気経路５１４、ＰＩＮダイ
オード５２２ａ〜５２２ｄが図６の電気経路５１６、ＰＩＮダイオード５２３ａ〜５２３
ｄが図６の電気経路５１７、にそれぞれ対応しており、作用は図６と同様である。
【００７８】
本実施形態は、図６及び図７で説明した、マスク用導電層をカソード又はアノードに電
気的に接続したＰＩＮダイオードを、複数（図では２つ）直列接続する構成としたもので
ある。このように構成すれば、図８のＰＩＮダイオードのＩ−Ｖ特性に示されるように、
例えばマスク用導電層をカソード接続したものを２つ直列接続した場合（図８では＋２直
列と表記）には、逆バイアス電圧を大きくしたとき（即ち順方向電圧ＶＦが負方向に大き
くしたとき）に、流れる逆バイアス電流は他の接続例の中で最も小さく最も良好なＩ−Ｖ
特性が得られる。
【００７９】
［第３の実施形態］
図１１は本発明の第３の実施形態の保護回路に使用されるＰＩＮダイオードの構造を示
している。  
図１１(ａ)，(ｂ)はそれぞれ図９(ｂ)，(ｃ)に対応している。図１１(ａ)は図９(ａ)の
回路図で示した付随するマスク用導電層１０８の電位を固定したＰＩＮダイオードの端子
接続の構造を示す平面図であり、図１１(ｂ)はその断面図である。  
図１１(ａ)，(ｂ)では、図９(ｂ)，(ｃ)とは異なり、ＰＩＮダイオードのカソードであ
るｎ＋層とイントリンシック層(ｉ)の間に低濃度不純物（ｎ−）層を形成したものである
。このｎ−層の入ったＰＩＮダイオードの製造工程については、ＴＦＴ或いはインバータ
などの回路と同様なので省略する。
【００８０】
この実施形態の場合にも、逆バイアス電圧ＶＦを低くし負の電圧値を大きくしたときの
逆バイアス電流の増大（図８の点線の特性）を防げるし、アノードとカソード間に大きな
電圧が与えられても特性の変動を小さく抑えて電圧に対する耐性が高くなるという特徴が
ある。従って、高い静電気電圧が与えられてもＰＩＮダイオードにダメージがなく、性能
の良い保護回路が得られる。
【００８１】
本実施形態によれば、従来問題であった、フローティングのマスク用導電層に起因する
ＰＩＮダイオードの逆バイアス電流の増大を防ぐことができる。つまり、マスク用導電層
の電位をカソードもしくはアノードに固定したので、逆バイアスが高くなっても（すなわ
ち低いＶＦでも）不測の逆バイアス電流の増大がない。そのために本発明を用いることで
信頼性の高い静電保護回路を備えた液晶装置等の電気光学装置を提供できる。高い静電気
耐性を持つので、静電気の管理を省略して製造工程を簡素化でき、製造コストを低くでき
る。ＰＩＮダイオードの逆バイアス電流を低くすることができるので、電源からのリーク
電流が少なくなることと、入力信号を駆動するＩＣの出力インピーダンスにも余裕ができ
るので、消費電力の低下も期待できる。  
なお、本発明による保護回路は、半導体回路基板、電気光学装置の駆動回路、電気光学
装置及び電子機器にそれぞれ搭載して使用することが可能である。
【００８２】
図１２は、以上述べた実施形態のような保護回路を備えた電気光学装置による電子機器
の例を示す斜視図であり、例として携帯電話機の外観を示している。図１２に示すように
、電子機器として携帯電話機６００の表示部６０１に、上述した保護回路付きの電気光学
装置（例えば静電保護素子としてのＰＩＮダイオード搭載の液晶装置）が用いられる。
【産業上の利用可能性】
【００８３】
電子機器としては、携帯電話機の他にも、例えば、光源と該光源から出射された光を変
調するライトバルブと、該ライトバルブにより変調された光を投射するための光学系を備
えた、投射型表示装置である。さらに、電子機器としては、他にも、テレビジョンや、ビ
ューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ペ
ージャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ
端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして
、これらの各種の電子機器に対して、本発明に係る保護回路を備えた電気光学装置が適用
可能である。
【００８４】
また、本発明の電気光学装置は、アクティブマトリクス型の液晶パネル（例えば、ＴＦ
Ｔ（薄膜トランジスタ）やＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液
晶表示パネル）だけでなく、パッシブマトリクス型の液晶表示パネルにも同様に適用する
ことが可能である。また、液晶表示パネルだけでなく、無機エレクトロルミネッセンス装
置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプ
レイ装置、電子放出を用いた装置（Field Emission Display 及び Surface-Conduction E
lectron-Emitter Display 等）、ＤＬＰ（Digital Light Processing）（別名ＤＭＤ：Di
gital Micromirror Device）等の各種の電気光学装置においても本発明を同様に適用する
ことが可能である。
【００８５】
なお、本発明は、半導体基板に素子を形成する表示用デバイス、例えばＬＣＯＳ（Liqu
id Crysta1 On Silicon）などの反射型の電気光学装置にも適用可能である。  
ＬＣＯＳでは素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイ
ッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には反射
型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施形態に係る液晶装置の全体構成を示すブロック図。
【図２】図１における走査線駆動回路の構成を示すブロック図。
【図３】図１におけるデータ線駆動回路の構成を示すブロック図。
【図４】本発明の第１の実施形態の保護回路が適用される電気光学装置の一例である液晶装置の斜視図。
【図５】図４の液晶装置の縦断面図。
【図６】本発明の第１の実施形態の保護回路を示す回路図。
【図７】本発明の第１の実施形態の保護回路の変形例を示す回路図。
【図８】ＰＩＮダイオードのＩ−Ｖ特性を示す図。
【図９】ＰＩＮダイオードの構造を示す回路図記号、平面図及び断面図。
【図１０】本発明の第２の実施形態の保護回路を示す回路図。
【図１１】本発明の第３の実施形態の保護回路に使用されるＰＩＮダイオードの構造を示す平面図及び断面図。
【図１２】本発明の実施形態の保護回路を備えた電気光学装置による電子機器の一例を示す斜視図。
【符号の説明】
【００８７】
１…液晶装置（電気光学装置）、１００…液晶パネル(電気光学パネル)、１０１…素子
基板(絶縁基板)、１０１ａ…インバータ（駆動回路の一部）、１０１ｂ…ＰＩＮダイオー
ド、１０２…対向基板、１０３…液晶(電気光学物質)、１０８…マスク用導電層、１１０
…画像表示領域、１２０…駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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