(57)【要約】【課題】界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現する。【解決手段】Ｐ型シリコン基板１にソース・ドレイン拡散層２、３が形成され、シリコン酸化膜４が形成される。このシリコン酸化膜４上にはシリコンリッチ酸化膜５がドット状に形成され、酸化膜５上にはＳｉＯ２からなる層間絶縁膜６が形成される。シリコンリッチ酸化膜５は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜４に用いられるシリコン酸化膜との界面の安定性に優れる。これにより、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現することができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン基板と、
上記シリコン基板上に形成され、シリコン酸化膜からなるトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜上に形成され、複数のドット形状のシリコンリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
ゲルマニウム基板と、
上記ゲルマニウム基板上に形成され、ゲルマニウム酸化膜からなるトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜上に形成され、複数のドット形状のゲルマニウムリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。
【請求項３】
半導体記憶装置の製造方法において、
シリコン基板上に熱酸化あるいはＣＶＤによりシリコン酸化膜を堆積して、トンネルゲート絶縁膜を形成し、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーにより、ドット埋め込み用の溝を形成し、
上記ドット埋め込み用の溝にＣＶＤによりシリコンリッチ酸化膜を埋め込み、複数のドット形状のシリコンリッチ酸化膜を有する電荷蓄積部を形成し、
上記電荷蓄積部上にシリコン酸化膜からなる層間絶縁膜を形成し、
上記層間絶縁膜上にコントロールゲートとなる膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項４】
半導体記憶装置の製造方法において、
ゲルマニウム基板上に熱酸化あるいはＣＶＤによりゲルマニウム酸化膜を堆積して、トンネルゲート絶縁膜を形成し、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーにより、ドット埋め込み用の溝を形成し、
上記ドット埋め込み用の溝にＣＶＤによりゲルマニウムリッチ酸化膜を埋め込み、複数のドット形状のゲルマニウムリッチ酸化膜を有する電荷蓄積部を形成し、
上記電荷蓄積部上にゲルマニウム酸化膜からなる層間絶縁膜を形成し、
上記層間絶縁膜上にコントロールゲートとなる膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体記憶装置において、
シリコン基板上に熱酸化あるいはＣＶＤによりシリコン酸化膜が堆積されて形成されたトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝が形成され、これらドット埋め込み用の溝にＣＶＤによりシリコンリッチ酸化膜が埋め込まれて、複数のドット形状のシリコンリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成され、シリコン酸化膜からなる層間絶縁膜と、
上記層間絶縁膜上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。
【請求項６】
半導体記憶装置において、
ゲルマニウム基板上に熱酸化あるいはＣＶＤによりゲルマニウム酸化膜が堆積されて形成されたトンネルゲート絶縁膜と、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝が形成され、これらドット埋め込み用の溝にＣＶＤによりゲルマニウムリッチ酸化膜が埋め込まれて、複数のドット形状のゲルマニウムリッチ酸化膜を有する電荷蓄積部と、
上記電荷蓄積部上に形成され、ゲルマニウム酸化膜からなる層間絶縁膜と、
上記層間絶縁膜上に形成されるコントロールゲートと、
を備えることを特徴とする半導体記憶装置。
【請求項７】
半導体記憶装置の製造方法において、
基板上に熱酸化あるいはＣＶＤにより、トンネルゲート絶縁膜を形成し、
上記トンネルゲート絶縁膜に電子線描画、あるいは電子線リソグラフィーにより、ドット埋め込み用の溝を形成し、
上記ドット埋め込み用の溝にＣＶＤにより電荷蓄積膜を埋め込み、複数のドット形状を有する電荷蓄積部を形成し、
上記電荷蓄積部上に層間絶縁膜を形成し、
上記層間絶縁膜上にコントロールゲートとなる膜を形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、特に半導体記憶装置の電荷蓄積部の技術に関する。
【背景技術】
【０００２】
フラッシュメモリ、ＥＥＰＲＯＭ等の半導体記憶装置（半導体メモリ）は不揮発、電気的書換え可能であることから、プログラム用、データ用メモリとして、デジタル家電、車載コントローラ等に広く用いられている。
【０００３】
この半導体記憶装置の電荷保持特性を向上させる技術が特許文献１に記載されている。この特許文献１に記載の技術は、シリコン基板に第１の高温酸化膜を成膜し、その上にシリコンリッチ高温酸化膜を成膜し、このシリコンリッチ高温酸化膜の上面に第２の高温酸化膜を成膜している。
【０００４】
ところで、半導体メモリにおいて、高速化、大容量化するには素子の微細化が必要であるが、微細化によりトンネル絶縁膜に用いられるシリコン酸化膜を薄膜化すると、電荷蓄積層（フローティングゲート）である多結晶シリコン膜からの電荷のリークが増加するため、データ保持特性が劣化する。
【０００５】
そのため、データ保持特性を保つためにはトンネル絶縁膜の薄膜化には限界があることが知られている。また、書換えの際にはホットキャリアをトンネル絶縁膜を介してフローティングゲートに注入するためトンネル絶縁膜の劣化が起こり、現状ではトンネル絶縁膜の薄膜化は限界に達しつつある。
【０００６】
上記問題を解決するため、各種新方式の不揮発性メモリの研究開発が行われており、そのうちのひとつに、フローティングゲートの多結晶シリコン膜の代わりに多結晶シリコンをドット状に形成するシリコンナノドットメモリがある。このシリコンナノドットメモリは離散的なドットに電子を蓄えるため、書換えによりトンネル酸化膜中に電子のリークパスができても一部のドットに蓄えられた電子が抜けるのみであるため高信頼であることが期待される。
【０００７】
また、一部のドットに選択的に電子を書き込むことにより、書き込み領域の違いによる閾値電圧の違いを利用して、ひとつのメモリセルに複数のビット情報を記憶させることも期待されている（非特許文献１）。
【０００８】
また、トンネル絶縁膜厚の薄膜化限界克服に対しては、電荷蓄積膜に導電性の多結晶シリコンではなく、絶縁性のシリコン窒化膜を用いる発明（特許文献２）、窒化シリコン（ＳｉＮ）をドット状に形成する発明（特許文献３）がある。
【０００９】
シリコン窒化膜は電荷を蓄える性質があることが知られている。また、蓄えられる電荷のエネルギー準位は絶縁膜のバンドギャップ中に形成され、バンドギャップに対するエネルギー障壁のため電荷のリークが起こりにくく、従来以上にトンネル絶縁膜厚の薄膜化が可能となる。
【００１０】
【特許文献１】特開２００４−２５９７５８号公報
【特許文献２】米国特許６０１１７２５号明細書
【特許文献３】特開２００４−１７９３８７号公報
【非特許文献１】S. Tiwari et al.: IEEE Inter national Electron Devices Meeting pp 521-524 (1995))
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、上記従来技術において、ＳｉＮはトンネル絶縁膜である酸化シリコン（ＳｉＯ２）との界面安定性が良いとはいえず、界面準位形成による特性劣化、界面剥離強度低下等の発生の可能性があった。
【００１２】
本発明の目的は、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現することである。
【課題を解決するための手段】
【００１３】
本願発明者は、ナノドットメモリにおける材料構成を再検討し、シリコンリッチなシリコン酸化膜（ＳｉＯｘ（ｘ＜２））は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜に用いられるシリコン酸化膜との界面の安定性に優れることに注目した。
【００１４】
さらに、シリコン酸化膜をナノドット状に形成することで、界面安定性の良い高信頼なナノドットメモリが形成されることを発見した。
【００１５】
また、ナノドットの形成法としては、電子線描画、あるいは電子線リソグラフィーによりシリコン酸化膜にドット埋め込み用の溝を形成し、その後シリコンリッチ酸化膜をＣＶＤ（Chemical Vapor Deposition）により埋め込むことが望ましい。
【００１６】
これにより、均一なドットが容易に形成される。
【００１７】
また、基板にゲルマニウムを用いた場合には、ゲルマニウムリッチなゲルマニウム酸化膜（ＧｅＯｘ（ｘ＜２））を電荷蓄積膜に用いることで、同様に高信頼な半導体記憶装置を製造することが出来る。
【発明の効果】
【００１８】
本発明によれば、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を、添付図面を参照して詳細に説明する。
【００２０】
図１は、本発明の一実施形態である半導体記憶装置におけるナノドットメモリのメモリセルの概略断面図である。
【００２１】
図１において、Ｐ型シリコン基板１に、ソース・ドレイン拡散層２、３が形成されている。また、シリコン基板１上にはシリコン酸化膜４が形成されている。このシリコン酸化膜４上にはシリコンリッチ酸化膜５がドット状に形成されており、ドット状シリコンリッチ酸化膜５上にはＳｉＯ２からなる層間絶縁膜６が形成されている。そして、層間絶縁膜６上にはコントロールゲート７が成膜されている。
【００２２】
シリコンリッチ酸化膜５からなるドットは、電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝を形成した後、シリコンリッチ酸化膜５をＣＶＤにより溝に埋め込むことで形成することが望ましい。これにより、均一なドットが容易に形成される。
【００２３】
また、シリコン基板１はゲルマニウム基板でもよい。この場合、シリコン酸化膜４、シリコンリッチ酸化膜５、層間絶縁膜６は、それぞれゲルマニウム酸化膜、ゲルマニウムリッチ酸化膜、ＧｅＯ２からなる層間絶縁膜に置き換えられる。
【００２４】
また、ゲルマニウムはシリコンよりも電子のモビリティーが大きいため、デバイスの高速性に優れる。
【００２５】
なお、図１に示したコントロールゲート７は、例えば多結晶シリコン膜、金属薄膜、金属シリサイド膜あるいはこれらの積層構造である。特に、ゲート絶縁膜４との界面での相互拡散を抑制し、かつ高速化のためにゲート電極の低抵抗化を考えると、ゲート絶縁膜４上に密着性の良いＴｉＮ、ＴａＮ等の薄いバリアメタルを用い、その上にＷ、Ｍｏ、Ｔａ、Ｔｉ等の金属薄膜を用いる構造が望ましい。
【００２６】
この場合、低抵抗性を重視する場合はＷ、Ｍｏを用いる。この両者の場合、さらに、Ｗは高融点で熱的安定性に優れ、Ｍｏは膜の平坦性に優れている。
【００２７】
また、バリアメタルとの密着性を重視する場合には、ＴｉＮ上にＴｉを用いた構造、あるいはＴａＮ上にＴａを用いた構造を用いる。
【００２８】
また、ソース・ドレイン拡散層２、３には、Ｗ、Ａｌ、ｐｏｌｙ−Ｓｉ（多結晶シリコン）等からなるコンタクトプラグ８、９が接続されている。ただし、コンタクトプラグ８、９は、シリコン基板１の界面との密着性、界面での相互拡散、剥離防止のため、コンタクト領域界面にコンタクト層１０、１１および、コンタクト層１０、１１上部および層間絶縁層１２との界面にバリアメタル１３、１４を形成した後、コンタクトプラグ８、９が形成されることが好ましい。
【００２９】
コンタクト層１０、１１の構成材料は、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）等であり、バリアメタル１３、１４の構成材料はＴｉＮ、ＴａＮ等である。
【００３０】
コンタクトプラグ８、９は、Ａｌ、Ｃｕ等を構成材料とする配線層１５、１６に接続されているが、配線層１５、１６は界面での相互拡散、剥離防止のため、上下にＴｉＮ、ＴａＮ等からなるバリアメタル１７、１８を有することが好ましい。
【００３１】
また、本発明の一実施形態におけるナノドットメモリのメモリセルは、図２に示すように、ＳＴＩ（Shallow Trench Isolation）、ＬＯＣＯＳ（Local Oxidation of Silicon）等で形成したＳｉＯ２等からなる素子分離層１９、２０を有していても良い。
【００３２】
この場合、セル間の絶縁分離が行われているため、高集積化が可能となる。あるいは、図３に示すように、ＳｉＮ、ＳｉＯ２等からなるサイドウォール２１、２２を有しても良い。この場合、ソース・ドレイン拡散層２、３形成時の絶縁膜のインプラダメージを低減し、インプラの不純物がチャネル方向に拡散し、短チャネル効果が起こることを抑制できる。
【００３３】
あるいは、図４に示すように、トランジスタ上のＳｉＮからなる層間絶縁膜２３と素子分離層１９、２０上のＳｉＮからなる層間絶縁膜２４、２５のパターンを利用して自己整合的にコンタクトプラグ８、９を形成しても良い。
【００３４】
この場合、リソグラフィのためのマスク合わせが多少ずれても、コンタクトホールの位置が正確に保たれる利点がある。
【００３５】
あるいは、図５に示すように、隣接するメモリセルでソース・ドレイン拡散層２、３を共通化させてもよい。この場合、単位面積あたりのセル数が増加するので、高集積化が可能となる。また、ソース・ドレイン拡散層の共通化により構造が簡単になり、製造コストが低減できる。
【００３６】
本発明の一実施形態であるナノドットメモリは、シリコン（ゲルマニウム）基板上に、ＳｉＯ２（ＧｅＯ２）からなるトンネル絶縁膜を成膜し、その後、電子線描画、あるいは電子線リソグラフィーによりドット埋め込み用の溝を形成した後、シリコンリッチ（ゲルマニウムリッチ）酸化膜をＣＶＤ法等により溝に埋め込む。
【００３７】
シリコンリッチ酸化膜（ＳｉＯｘ（ｘ＜２））（ゲルマニウムリッチ酸化膜（ＧｅＯｘ（ｘ＜２）））は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜に用いられるシリコン酸化膜（ゲルマニウム酸化膜）との界面の安定性に優れる。
【００３８】
したがって、ドット形状のシリコンリッチ酸化膜（ゲルマニウムリッチ酸化膜）を電荷蓄積膜に形成すれば、均一で界面安定性の良いデバイスが形成される。そして、均一で界面安定性の良いナノドットが形成されることで、素子特性ばらつきが少なく、高信頼、高歩留りのナノドットメモリが製造される。
【００３９】
次に、本発明のナノドットメモリにおけるメモリセルの製造方法について説明する。
【００４０】
ここで、シリコンナノドットメモリは、ドットの不均一性に伴う素子特性ばらつきの問題が生じるため均一なドット形成が要求されるが、従来技術によるシリコンのＣＶＤ法による堆積では均一なドット形成は容易ではない。
【００４１】
本発明によるメモリセルの製造方法は、容易に、均一なドット形成が可能となる。
【００４２】
なお、以下の説明では、図３に示した構造のメモリセルの製造方法を述べる。
【００４３】
まず、図６に示すように、Ｐ型シリコン（ゲルマニウム）基板１上にＳＴＩあるいはＬＯＣＯＳにより素子分離層１９、２０を形成する。
【００４４】
次に、図７に示すように、基板の熱酸化あるいはＣＶＤによりＳｉＯ２（ＧｅＯ２）からなる絶縁膜２６を成膜する。
【００４５】
その後、図８に示すように、電子線描画、あるいは電子線リソグラフィーにより、絶縁膜２６にドット埋め込み用の溝５０を形成する。
【００４６】
次に、図９に示すように、ＣＶＤ法等によりシリコンリッチ（ゲルマニウムリッチ）酸化膜５を溝５０に埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化を行う。この際、シリコンリッチ酸化膜を形成するためには、例えば、ＣＶＤによるＳｉＯ２（ＧｅＯ２）形成プロセスの場合と比べて酸素を供給するガス（Ｎ２Ｏ、Ｏ２等）の流量を減少させればよい。
【００４７】
その後、図１０に示すように、ＳｉＯ２（ＧｅＯ２）からなる層間絶縁膜２７を絶縁膜２６上に堆積する。その後、図１１に示すように、コントロールゲートとして用いる、ＰあるいはＢの不純物を含んだ多結晶シリコン膜、金属薄膜、金属シリサイド膜あるいはこれらの積層膜２８をＣＶＤ法等により形成する。
【００４８】
次に、図１２に示すように、フォトレジスト膜をマスクに用い、エッチングにより積層膜を、メモリセル構造（シリコン酸化膜４、層間絶縁膜６、ドット５、コントロールゲート７）に加工する。
【００４９】
その後、図１３に示すように、ＣＶＤあるいは熱酸化により膜厚２ｎｍ程度のＳｉＯ２あるいはＳｉＮ膜２９、３０（インプラダメージ低減のための絶縁膜）を形成し、ＡｓまたはＰのイオン注入により、浅いソース・ドレイン領域３１、３２を形成する。この工程は、ソース・ドレイン拡散層とチャネル部分をつなぐエクステンション領域を形成するためのものである。
【００５０】
上記ＳｉＯ２あるいはＳｉＮ膜の形成の目的は、イオン注入による基板へのダメージの緩和である。
【００５１】
次に、図１４に示すように、膜厚２００ｎｍ程度のＳｉＯ２、あるいはＳｉＮ膜をスパッタあるいはＣＶＤにより堆積後、エッチングを行い、サイドウォール２１、２２を形成する。その後、図１５に示すように、ＡｓまたはＰのイオン注入により、ソース・ドレイン拡散層２、３を形成する。
【００５２】
次に、図１６に示すように、層間絶縁層１２をＣＶＤ、あるいはスパッタにより拡散層２、３、コントロールゲート７等に堆積した後、エッチングによりソース・ドレイン拡散層２、３上の層間絶縁層１２を除去し、コンタクトホール３３、３４を形成する。
【００５３】
その後、図１７に示すように、コンタクトホール３３、３４の開口部に、Ｃｏ、Ｔｉ等をスパッタ等で堆積させ、熱処理を行うことでＳｉと接している部分にＣｏＳｉ２、ＴｉＳｉ２等からなるコンタクト層１０、１１を形成する。
【００５４】
その後、層間絶縁層１２と接している部分のＣｏ、Ｔｉ等を除去し、ＴｉＮ、ＴａＮ等からなるバリアメタル１３、１４をスパッタにより形成した後、コンタクトプラグ８、９をスパッタにより形成して、ＣＭＰにより平坦化を行う。
【００５５】
次に、図１８に示すように、ＴｉＮ、ＴａＮ等からなるバリアメタル３５、Ａｌ、Ｃｕ等からなる配線層３６、ＴｉＮ、ＴａＮ等からなるバリアメタル３７をスパッタにより層間絶縁層１２、コンタクトプラグ８、９、バリアメタル１３、１４上に堆積する。
【００５６】
そして、図１９に示すように、ＣＭＰによる平坦化の後、バリアメタル３５、３７、配線層３６のコンタクトプラグ８、９上の領域を残して他の部分は、エッチングにより除去し、配線層１５、１６が形成される。
【００５７】
その後、層間絶縁層１２をさらに堆積することで、図３に示すシリサイドドットメモリのメモリセルが形成される。
【００５８】
なお、図３には配線層を一層のみ明記しているが、配線層がさらに上部に一層あるいは複数層あり、これら配線層間が、Ｗ、Ｃｕ、Ａｌ等からなるビアプラグで接続されていても良い。
【００５９】
また、上述した半導体記憶装置の製造方法においては、Ｐ型基板を用いたが、Ｎ型基板を用いた場合にも応用できる。
【００６０】
また、上述した半導体記憶装置の製造方法においては、図３に示した構造のメモリセル、つまり、シリコンリッチ（ゲルマニウムリッチ）酸化膜５がドット形状に形成された構造の半導体装置の製造方法であるが、本発明の半導体記憶装置の製造方法は、電荷蓄積膜に、窒化シリコンをドット状に形成するメモリセルの製造方法にも適用可能である。
【００６１】
以上説明した本発明の製造方法により、均一で界面安定性の良い、高信頼、高歩留りのナノドットメモリが製造される。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態である半導体記憶装置におけるナノドットメモリのメモリセルの概略断面図である。
【図２】図１に示した例に素子分離層を追加した場合の例を示す図である。
【図３】図２に示した例にサイドウォールを追加した場合の例を示す図である。
【図４】図３に示した例に層間絶縁膜を追加した場合の例を示す図である。
【図５】図４に示した例に隣接するメモリセルでソース・ドレイン拡散層を共通化させた場合の例を示す図である。
【図６】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図７】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図８】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図９】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１０】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１１】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１２】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１３】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１４】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１５】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１６】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１７】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１８】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【図１９】第１の実施形態におけるナノドットメモリのメモリセルの製造方法の説明図である。
【符号の説明】
【００６３】
１                Ｐ型Ｓｉ基板
２、３            ソース・ドレイン拡散層
４、２６          トンネル絶縁膜
５                ナノドット
６、１２、２３    層間絶縁膜
７                コントロールゲート
８、９            コンタクトプラグ
１０、１１        コンタクト層
１３、１４、１７  バリアメタル
１５、１６、３６  配線層
１８、３５、３７  バリアメタル
１９、２０        素子分離層
２１、２２        サイドウォール
２４、２５、２７  層間絶縁膜
２８              コントロールゲート用電極膜
２９、３０        インプラダメージ低減のための絶縁膜
３１、３２        浅いソース・ドレイン領域
３３、３４        コンタクトホール
５０              ドット埋め込み用の溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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