(57)【要約】【課題】  積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る積層セラミック電子部品の製造方法を提供する。【解決手段】  本発明に係る積層セラミック電子部品の製造方法は、導体パターン形成工程にて、複数のセラミック層11〜14となる各グリーンシートにそれぞれ所定の導体パターン及び垂直線路を形成すると共に、その後の焼成工程にて短絡不良が発生しやすい第３の導体パターン31と第２の導体パターン32との間を互いに電気的に接続する第２の垂直線路21と第４の導体パターン22を形成し、これによって得られた複数のグリーンシートを積層する積層体作成工程と、これによって得られた積層体に焼成を施す焼成工程の後、絶縁処理工程にて第４の導体パターン22を切断して、第３の導体パターン31と第２の導体パターン32とを互いに絶縁する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
複数のセラミック層の積層構造を有し、最上層或いは最下層の第１セラミック層の表面には、第１の導体パターン(34)が形成されており、最上層及び最下層を除く中間領域で互いに隣接する第２及び第３セラミック層の内、第２セラミック層の表面には、前記第１の導体パターン(34)と第１の垂直線路(33)を介して電気的に接続された第２の導体パターン(32)が形成されると共に、前記第３セラミック層の表面には、前記第１及び第２の導体パターン(34)(32)とは電気的に絶縁された第３の導体パターン(31)が形成されている積層セラミック電子部品の製造方法において、
前記複数のセラミック層となる複数枚のグリーンシートにそれぞれ所定の導体パターンを形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる複数枚のグリーンシートを積層して積層体を作製する積層体作製工程と、該積層体作製工程を経て得られる積層体に焼成を施す焼成工程とを有し、
前記導体パターン形成工程では、前記積層体の状態において、前記第１の導体パターン(34)と第２の導体パターン(32)との間に挟まれることとなる全てのグリーンシートに、前記第１の垂直線路(33)を形成すると共に、前記第１の導体パターン(34)と第３の導体パターン(31)との間に挟まれることとなる全てのグリーンシートに、前記第３の導体パターン(31)と電気的に接続されるべき第２の垂直線路(21)を形成し、前記第２及び第３セラミック層となる第２及び第３グリーンシートの表面には、前記第２及び第３の導体パターン(32)(31)をそれぞれ形成すると共に、前記第１セラミック層となる第１グリーンシートの表面には、前記第１の導体パターン(34)と、該第１の導体パターン(34)と前記第２の垂直線路(21)とを互いに電気的に接続する第４の導体パターン(22)とを形成し、
前記焼成工程の後、前記第４の導体パターン(22)の一部若しくは全部を除去して、第１の導体パターン(34)と前記第２の垂直線路(21)とを互いに電気的に絶縁する絶縁処理工程を実施することを特徴とする積層セラミック電子部品の製造方法。
【請求項２】
前記導体パターン形成工程では、前記第３グリーンシートの表面であって、前記第２の導体パターン(32)と少なくとも一部がオーバーラップすることとなる領域に、前記第３の導体パターン(31)を形成する請求項１に記載の積層セラミック電子部品の製造方法。
【請求項３】
前記絶縁処理工程では、前記第４の導体パターン(22)の一部若しくは全部を削って除去する請求項１又は請求項２に記載の積層セラミック電子部品の製造方法。
【請求項４】
前記第２の垂直線路(21)は、前記導体パターン形成工程にて、前記第１グリーンシートと第３グリーンシートとの間に位置する全てのグリーンシート及び該第１グリーンシートに、垂直の貫通孔を開設した後、該貫通孔に導体材料を充填して形成される請求項１乃至請求項３の何れかに記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の小型の電子機器に装備される各種電子回路を構成するための積層セラミック電子部品の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話機等の小型の電子機器においては、小型化に対する要求が益々厳しくなってきており、この様な状況において、機器を構成する複数の回路素子を１チップの積層セラミック電子部品に集積化して、該積層セラミック電子部品をメイン基板に実装することが行なわれている。
【０００３】
図６に示す従来の積層セラミック電子部品(４)は、４層のセラミック層(41)(42)(43)(44)の積層構造を有し、４層のセラミック層(41)(42)(43)(44)となる４枚のグリーンシートにそれぞれ所定の導体パターンを形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる４枚のグリーンシートを積層して積層体を作製する積層体作製工程と、積層体作製工程を経て得られる積層体に焼成を施す焼成工程とを経て作製される。
以下、４層のセラミック層(41)(42)(43)(44)を最上層から順に第１セラミック層(41)、第２セラミック層(42)、第３セラミック層(43)、及び第４セラミック層(44)という。
【０００４】
積層セラミック電子部品(４)の内層、即ち第２乃至第４セラミック層(42)〜(44)には、帯域通過フィルタ回路が形成されており、図８乃至図１０は、第２乃至第４セラミック層(42)〜(44)の表面に形成された複数の導体パターンの内、前記帯域通過フィルタ回路を構成する導体パターンのみを示している。
【０００５】
図８に示す如く、第２セラミック層(42)上には、後述する共振器の結合調整に用いられる第１の導体パターン(51)が形成されている。該第１の導体パターン(51)は、他の何れの導体パターンとも接続されず、電気的に絶縁されている。
図９に示す如く、第３セラミック層(43)上には、比較的広い面積を有するグランドパターン(59)と、該グランドパターン(59)から平行に伸びる２本の第２の導体パターン(52)(52)が形成されている。２本の第２の導体パターン(52)(52)は通過帯域の波長の１／４の長さに相当する伝送線路であり、該２本の第２の導体パターン(52)(52)からなる２段の伝送線路によって、共振器が構成されている。
【０００６】
図１０に示す如く、第４セラミック層(44)上には、互いに対向する一対の入出力用の導体パターン(55)(55)が形成されている。両導体パターン(55)(55)の内、入力用の導体パターン(55)は、前段の回路を構成する他の導体パターン(図示省略)に接続されており、出力用の導体パターン(55)は、後段の回路を構成する他の導体パターン(図示省略)に接続されている。
【０００７】
ところで、前記焼成工程において、図７に示す如く、第２セラミック層(42)の表面に形成された第１の導体パターン(51)と第３セラミック層(43)の表面に形成された第２の導体パターン(52)とが、微細な短絡線路(59)により接続されて、短絡不良が発生することがあった。
【０００８】
発明者が上述の短絡不良が発生する条件を分析したところ、両導体パターン(51)(52)が互いに電気的に絶縁されており、且つ、図１１に示す如く両導体パターン(51)(52)が上下方向に重なって、互いにオーバーラップする領域を有している場合に短絡不良が発生することを見出した。
【０００９】
上述の現象から、発明者は、短絡不良の原因を焼成工程において発生する両導体パターン(51)(52)間の電位差によるものと推測した。
即ち、焼成工程において、温度上昇に伴う焦電効果及び圧着による圧電効果によって、誘電体である第２セラミック層(42)に分極が生じ、該分極に伴って、第２セラミック層(42)を挟んで互いに対向する第１及び第２の導体パターン(51)(52)が帯電して、両導体パターン(51)(52)間に電位差が生じることになる。該電位差に起因して微細な短絡線路(59)が形成され、短絡不良が発生すると推測されるのである。
【００１０】
ところで、高温高湿条件下において、微小な間隔で形成された配線間を導体材料が移動して、該配線間が短絡してしまうマイグレーション現象が知られており、マイグレーション現象の発生を防止すべく種々の導体材料が提案されている(特許文献１参照)。
【特許文献１】特開平６−２０５１７号公報  [H01B 1/16]
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、マイグレーション現象が発生し難い導体材料を用いたとしても、上述の短絡不良の発生を充分に防止することが出来なかった。
そこで、従来の積層セラミック電子部品の製造においては、セラミック層を挟んで対向する２つの導体パターンがセラミック層の積層方向に重ならない様に配置し、或いはセラミック層の厚さを一定以上の厚さに形成する等の設計上の対策を施すことにより、短絡不良の発生を防止していた。
しかしながら、この様な設計上の対策のために集積度が低下して、積層セラミック電子部品が大型化してしまう問題があった。
そこで、本発明の目的は、積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る積層セラミック電子部品の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の対象とする積層セラミック電子部品は、複数のセラミック層の積層構造を有し、最上層或いは最下層の第１セラミック層の表面には、第１の導体パターン(34)が形成されており、最上層及び最下層を除く中間領域で互いに隣接する第２及び第３セラミック層の内、第２セラミック層の表面には、前記第１の導体パターン(34)と第１の垂直線路(33)を介して電気的に接続された第２の導体パターン(32)が形成されると共に、前記第３セラミック層の表面には、前記第１及び第２の導体パターン(34)(32)とは電気的に絶縁された第３の導体パターン(31)が形成されている。
【００１３】
本発明に係る積層セラミック電子部品の製造方法は、前記複数のセラミック層となる複数枚のグリーンシートにそれぞれ所定の導体パターンを形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる複数枚のグリーンシートを積層して積層体を作製する積層体作製工程と、該積層体作製工程を経て得られる積層体に焼成を施す焼成工程とを有している。
【００１４】
前記導体パターン形成工程では、前記積層体の状態において、前記第１の導体パターン(34)と第２の導体パターン(32)との間に挟まれることとなる全てのグリーンシートに、前記第１の垂直線路(33)を形成すると共に、前記第１の導体パターン(34)と第３の導体パターン(31)との間に挟まれることとなる全てのグリーンシートに、前記第３の導体パターン(31)と電気的に接続されるべき第２の垂直線路(21)を形成する。
又、前記第２及び第３セラミック層となる第２及び第３グリーンシートの表面には、前記第２及び第３の導体パターン(32)(31)をそれぞれ形成すると共に、前記第１セラミック層となる第１グリーンシートの表面には、前記第１の導体パターン(34)と、該第１の導体パターン(34)と前記第２の垂直線路(21)とを互いに電気的に接続する第４の導体パターン(22)とを形成する。
そして、前記焼成工程の後、前記第４の導体パターン(22)の一部若しくは全部を除去して、第１の導体パターン(34)と前記第２の垂直線路(21)とを互いに電気的に絶縁する絶縁処理工程を実施する。
【００１５】
上記本発明の積層セラミック電子部品の製造方法によれば、積層体作製工程にて作製される積層体の状態において、前記第２の導体パターン(32)と第１の導体パターン(34)とが、第１の垂直線路(33)を介して互いに電気的に接続されると共に、該第１の導体パターン(34)と前記第３の導体パターン(31)とが、前記第２の垂直線路(21)及び第４の導体パターン(22)を介して互いに電気的に接続され、この結果、前記第２の導体パターン(32)と第３の導体パターン(31)とが互いに電気的に接続されることになる。
【００１６】
従って、次の焼成工程中に、仮に第２の導体パターン(32)と第３の導体パターン(31)とに挟まれたセラミック層に分極が生じ、該第２の導体パターン(32)と第３の導体パターン(31)とが一時的に異なる電位に帯電したとしても、該第２の導体パターン(32)と第３の導体パターン(31)との間で電荷が移動して、該第２の導体パターン(32)と第３の導体パターン(31)とは同電位に保たれる。従って、該第２の導体パターン(32)と第３の導体パターン(31)の間に電位差が生じることはない。これによって、短絡不良の発生を防止することが出来る。
更に、次の絶縁処理工程にて前記第４の導体パターン(22)の一部或いは全部を除去することにより、前記第２の導体パターン(32)と第３の導体パターン(31)とが電気的に絶縁されて、所望の積層セラミック電子部品が完成することになる。
【００１７】
上記本発明の積層セラミック電子部品の製造方法によれば、従来のような設計上の対策を施すことなく短絡不良の発生を防止することが出来る。又、従来は短絡不良が発生していた領域、即ち前記第２の導体パターンと少なくとも一部がオーバーラップすることとなる領域に、前記第３の導体パターンを形成することが可能となるので、これによって、積層セラミック電子部品の集積度が向上し、積層セラミック電子部品の小型化を図ることが出来る。
【００１８】
具体的方法において、前記絶縁処理工程では、前記第４の導体パターン(22)の一部若しくは全部を削って除去する。
該具体的方法においては、前記第４の導体パターン(22)は、積層セラミック電子部品の外側に露出する表面に形成されているので、外部から該第４の導体パターン(22)の位置を確認しながら、その一部若しくは全部を削って除去することが出来る。
【００１９】
又、具体的方法において、前記第２の垂直線路(21)は、前記導体パターン形成工程にて、前記第１グリーンシートと第３グリーンシートとの間に位置する全てのグリーンシート及び該第１グリーンシートに、垂直の貫通孔を開設した後、該貫通孔に導体材料を充填して形成される。
該具体的方法によれば、前記積層体作製工程を経て作製した積層体の状態において、前記第１グリーンシートと第３グリーンシートとの間に位置する全てのグリーンシート及び該第１グリーンシートにそれぞれ形成した貫通孔の端面どうしが互いに接触して、前記第２の垂直線路(21)が形成されると共に、該第２の垂直線路(21)と前記第３の導体パターン(31)とが互いに接触することにより、該第２の垂直線路(31)を介して、前記第３の導体パターン(31)と第４の導体パターン(34)とが、互いに電気的に接続されることになる。
【発明の効果】
【００２０】
本発明の積層セラミック電子部品の製造方法によれば、積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態につき、図面に沿って具体的に説明する。
本発明に係る積層セラミック電子部品(１)は、図１に示す如く、４層のセラミック層(11)(12)(13)(14)の積層構造を有している。以下、４層のセラミック層(11)(12)(13)(14)を最上層から順に第１セラミック層(11)、第２セラミック層(12)、第３セラミック層(13)、及び第４セラミック層(14)という。
第１セラミック層(11)の表面には、第１の導体パターン(34)及び導体パターン(35)を含む所定の導体パターンが形成されており、第１の導体パターン(34)と第３セラミック層(13)の表面に形成された第２導体パターン(32)とは、導体材料が充填された第１の垂直線路(33)を介して互いに電気的に接続されている。
【００２２】
又、第２セラミック層(12)の表面には、第１の導体パターン(34)及び第２の導体パターン(32)の何れとも接続されず電気的に絶縁された第３の導体パターン(31)が、第２の導体パターン(32)と上下方向に重なって互いにオーバーラップする領域に形成されている。第１セラミック層(11)には、第３の導体パターン(31)と上下方向に重なる位置に、導体材料が充填された第２の垂直線路(21)が形成されている。
【００２３】
上記本発明の積層セラミック電子部品(１)の製造工程においては、先ず、図３(ａ)乃至(ｃ)に示す導体パターン形成工程にて、第１乃至第４セラミック層(11)(12)(13)(14)となる第１乃至第４グリーンシート(15)(16)(17)(18)にそれぞれ所定の導体パターンを形成する。
尚、図３(ａ)乃至(ｃ)は、前記導体パターン形成工程を第１セラミック層(11)となる第１グリーンシート(15)について示したものである。
図３(ａ)に示す如く、先ず、第１グリーンシート(15)を用意し、次に図３(ｂ)に示す如く、第１グリーンシート(15)の所定位置に複数の貫通孔(49)〜(49)を開設した後、図３(ｃ)に示す如く、該複数の貫通孔(49)〜(49)に導体材料を充填して、第２の垂直線路(21)、第１の垂直線路(33)となるビアホール(33a)、及び第３の垂直線路(36)となるビアホール(36a)を形成する。
更に、第１グリーンシート(15)の表面に導体材料を印刷して、第１の導体パターン(34)を含む所定の導体パターンを形成すると共に、該第１の導体パターン(34)と及び第２の垂直線路(21)とを互いに電気的に接続する第４の導体パターン(22)を形成する。
【００２４】
同様にして、図３(ｄ)に示す如く、第２セラミック層(12)となる第２グリーンシート(16)には、第１の垂直線路(33)となるビアホール(33b)及び第３の垂直線路(36)となるビアホール(36b)を形成すると共に、その表面に第３の導体パターン(31)を含む所定の導体パターンを形成する。又、第３セラミック層(13)となる第３グリーンシート(17)には、第１の垂直線路(33)となるビアホール(33c)を形成すると共に、第２の導体パターン(32)を含む所定の導体パターンを形成し、第４セラミック層(14)となる第４グリーンシート(18)には、第１の垂直線路(33)となるビアホール(33d)及び第４の垂直線路(37)を形成すると共に、所定の導体パターン(35)〜(35)を形成する。
この様にして、所定の導体パターンと垂直線路を形成した第１乃至第４グリーンシート(15)(16)(17)(18)が作製されることになる。
【００２５】
次の積層体作製工程にて、前記導体パターン形成工程を経て得られた第１乃至第４グリーンシート(15)(16)(17)(18)を順に積み重ねて、図２に示す積層体(10)を作製する。このとき、図３(ｄ)に示す如く、第１グリーンシート(15)に形成された第２の垂直線路(21)の下端面が、第２グリーンシート(15)の表面に形成された第３の導体パターン(31)に接触し、該第２の垂直線路(21)及び第４の導体パターン(22)を介して、第１の導体パターン(34)と第３の導体パターン(31)とが互いに電気的に接続される。同様に、４つのビアホール(33a)(33b)(33c)(33d)の端面どうしが互いに接触して第１の垂直線路(33)が形成され、該第１の垂直線路(33)を介して、第１の導体パターン(34)と第３の導体パターン(31)とが互いに電気的に接続される。
この結果、図２に示す如く、第２の垂直線路(21)と第４の導体パターン(22)とからなる接続線路(２)及び第１の垂直線路(33)を介して、第２の導体パターン(32)と第３の導体パターン(31)とが互いに電気的に接続されることになる。
【００２６】
次に、焼成工程にて、前記積層体作製工程を経て作製した積層体(10)に熱圧着及び焼成を施して一体化する。焼成過程において、仮に第２セラミック層(12)に分極が生じ、第２セラミック層(12)を挟んで互いに対向する第２の導体パターン(32)と第３の導体パターン(31)とが一時的に異なる電位に帯電したとしても、第２の導体パターン(32)と第３の導体パターン(31)とは電気的に接続されているので、第２の導体パターン(32)と第３の導体パターン(31)との間で電荷が移動して、両導体パターン(32)(31)は同電位に保たれる。従って、第２の導体パターン(32)と第３の導体パターン(31)の間に電位差が生じることはない。これによって、短絡不良の発生を防止することが出来る。
【００２７】
最後に、絶縁処理工程では、図４及び図５に示す如く、第４の導体パターン(22)の位置を確認しながら、リュータ等の工具を用いて第４の導体パターン(22)の一部或いは全部を削って除去し、該第４の導体パターン(22)を切断する。これによって、第１の導体パターン(34)と第３の導体パターン(31)とが互いに電気的に絶縁され、目的とする積層セラミック電子部品(１)が完成する。
【００２８】
本発明の積層セラミック電子部品(１)の製造方法によれば、従来のような設計上の対策を施すことなく短絡不良の発生を防止することが出来る。又、従来は短絡不良が発生していた領域、即ち、第２の導体パターン(32)とオーバーラップすることとなる領域に、第３の導体パターン(31)を形成することが可能となるので、積層セラミック電子部品の集積度が向上し、これによって積層セラミック電子部品の小型化を図ることが出来る。
【００２９】
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、本実施例において積層セラミック電子部品(１)を構成するセラミック層の数を４層としたが、２層以上であれば何層であっても可い。
【００３０】
又、本実施例においては、図２に示す如く、第４の導体パターン(22)を最上層のセラミック層(11)の表面に形成したが、短絡不良の発生しやすい２つの導体パターンの上下関係に応じて、第４の導体パターン(22)を最下層のセラミック層(13)の裏面に形成することも可能である。
【００３１】
例えば、最下層のセラミック層の裏面に、第１の導体パターン(34)が形成されており、最上層及び最下層を除く中間領域で互いに隣接する一対のセラミック層の内、上層側のセラミック層の表面には、前記第１の導体パターン(34)と第１の垂直線路(33)を介して電気的に接続された第２の導体パターン(32)が形成されると共に、下層側のセラミック層の表面には、前記第１及び第２の導体パターン(34)(32)とは電気的に絶縁された第３の導体パターン(31)が形成されている積層セラミック電子部品を作製する場合には、導体パターン形成工程にて、前記第１の導体パターン(34)と第３の導体パターン(31)の間に挟まれた全てのグリーンシートを貫通する貫通孔を形成し、該貫通孔に導体材料を充填して第２の垂直線路(21)を形成すると共に、該第２の垂直線路(31)と前記第１の導体パターン(34)との間を互いに電気的に接続する第４の導体パターン(22)を最下層のセラミック層の裏面に形成する。
そして、その後の絶縁工程にて、第４の導体パターン(22)の一部或いは全部を削って除去し、該第４の導体パターン(22)を切断する。これによって、第１の導体パターン(34)と第３の導体パターン(31)とが互いに電気的に絶縁され、目的とする積層セラミック電子部品が得られる。
【００３２】
又、第２の垂直線路(21)は、貫通孔に導体材料を充填して形成したが、これに限らず、例えば各セラミック層の側面に形成した垂直の電極によって構成することも可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る積層セラミック電子部品を示す断面図である。
【図２】該積層セラミック電子部品の絶縁処理工程前の状態を示す断面図である。
【図３】該積層セラミック電子部品の製造工程を示す一連の断面図である。
【図４】絶縁処理工程前の第１セラミック層の表面を示す平面図である。
【図５】絶縁処理工程後の第１セラミック層の表面を示す平面図である。
【図６】従来の積層セラミック電子部品を示す断面図である。
【図７】該積層セラミック電子部品において短絡不良が発生した状態を示す断面図である。
【図８】該積層セラミック電子部品の第２セラミック層上に形成された導体パターンの内、帯域通過フィルタを構成する導体パターンのみを示す平面図である。
【図９】該積層セラミック電子部品の第３セラミック層上に形成された導体パターンの内、帯域通過フィルタを構成する導体パターンのみを示す平面図である。
【図１０】該積層セラミック電子部品の第４セラミック層上に形成された導体パターンの内、帯域通過フィルタを構成する導体パターンのみを示す平面図である。
【図１１】第２セラミック層及び第３セラミック層の帯域通過フィルタを構成する導体パターンの積層状態を示す平面図である。
【図１２】第３セラミック層及び第４セラミック層の帯域通過フィルタを構成する導体パターンの積層状態を示す平面図である。
【符号の説明】
【００３４】
(１)  積層セラミック電子部品
(11)  第１セラミック層
(12)  第２セラミック層
(13)  第３セラミック層
(14)  第４セラミック層
(15)  第１グリーンシート
(16)  第２グリーンシート
(17)  第３グリーンシート
(18)  第４グリーンシート
(２)  接続線路
(21)  第２の垂直線路
(22)  第４の導体パターン
(31)  第３の導体パターン
(32)  第２の導体パターン
(33)  第１の垂直線路
(34)  第１の導体パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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