(57)【要約】【課題】ショートチャネル効果を抑制すると共にキャリア移動度の向上を図る半導体装置およびその製造方法を提供する。【解決手段】シリコン基板１１中、ソース領域１１Ｓおよびドレイン領域１１Ｄに対応してトレンチ１１−１Ａ，１１−１Ｂを形成し、トレンチ１１−１Ａ，１１−１Ｂをｐ型の不純物元素を含むＳｉＧｅ混晶層１９Ａ，１９Ｂによりエピタキシャルに充填する際に、トレンチ１１−１Ａ，１１−１Ｂの側壁面１９ｂをファセットにより画成し、さらに第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側のシリコン基板１１の表面にＳｉＧｅ混晶層１９Ａ，１９Ｂからなる延出部１９Ａａ，１９Ｂａを形成し、ソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢに接触させる。【選択図】図３
2007036205.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を含むシリコン基板と、
前記シリコン基板上に、前記チャネル領域に対応してゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の対向する一対の側壁面上に形成される第１の側壁絶縁膜と、
前記第１の側壁絶縁膜の外側の側壁面上に形成される一対の第２の側壁絶縁膜と、
前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成された一の導電型の拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、
前記シリコン基板中、前記一対の第２の側壁絶縁膜の外側に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域に連続して形成された前記導電型の拡散領域よりなるソース領域およびドレイン領域と、
前記シリコン基板中、前記一対の第２の側壁絶縁膜の外側に、前記シリコン基板に対してエピタキシャルに形成された一対の半導体混晶層領域とよりなり、
前記半導体混晶層領域は、前記導電型がｐ型の場合はＳｉＧｅ混晶層からなり、ｎ型の場合はＳｉＣ混晶層からなり、
前記一対の半導体混晶層領域の各々は、
前記導電型の不純物元素を含み、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長すると共に、
前記第２の側壁絶縁膜の底面とシリコン基板の表面との間に、ソースエクステンション領域およびドレインエクステンション領域の各々の一部に接触するように形成された延出部を有する半導体装置。
【請求項２】
前記シリコン基板上に、素子領域を画成する素子分離領域をさらに有し、
前記素子分離領域は、その全体を覆うＨＦ耐性膜を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
当該半導体装置は、前記導電型がｐ型で、半導体混晶層領域がｐ型不純物元素を含むＳｉＧｅ混晶層からなる、ｐチャネルＭＯＳトランジスタであり、
前記ＳｉＧｅ混晶層は、Ｇｅ濃度が４０％以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ソースエクステンション領域およびドレインエクステンション領域は、前記延出部に含まれる不純物元素と同種の不純物元素を含み、該不純物元素の濃度がシリコン基板の表面で最も高く、深さ方向に沿って減少することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記ゲート電極の対向する一対の側壁面と第１の側壁絶縁膜との間に、シリコン基板の表面に達すると共にゲート絶縁膜の側壁面を覆う第３の側壁絶縁膜をさらに備え、
前記第３の側壁絶縁膜は、第１の側壁絶縁膜とは異なる、エッチング選択性を有する絶縁性材料からなることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
【請求項６】
前記延出部は、第３の側壁絶縁膜の外側面に接してなることを特徴とする請求項５記載の半導体装置。
【請求項７】
チャネル領域の両側に、該チャネル領域に応力を誘起する半導体混晶層領域を有する半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記チャネル領域に対応して、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、一の導電型の、一対の第１の拡散領域を形成する工程と、
前記ゲート絶縁膜およびゲート電極の対向する側壁面上に、その一部がシリコン基板の表面に延在する一対の第１の側壁絶縁膜を形成する工程と、
前記一対の第１の側壁絶縁膜の外側の表面に一対の第２の側壁絶縁膜を形成する工程と、
前記シリコン基板中、それぞれの第２の側壁絶縁膜の外側に前記導電型の、一対の第２の拡散領域を形成する工程と、
前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、それぞれがファセットで画成された側壁面を有するトレンチを、該トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成する第２の拡散領域により連続的に覆われるように形成する工程と、
前記第１の側壁絶縁膜の一部を除去する工程と、
前記トレンチを、前記導電型の半導体混晶層のエピタキシャル成長により充填すると共に、ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長させる工程とを含み、
前記第１の側壁絶縁膜の除去工程は、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜の一部を除去して間隙を形成し、
前記半導体混晶層の充填工程において、前記間隙に半導体混晶層を充填することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の拡散領域を形成する工程は、前記半導体混晶層の充填工程の後に、前記間隙に充填された半導体混晶層に含まれる不純物元素をシリコン基板中に拡散させる熱処理を行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程と、第１の側壁絶縁膜を形成する工程との間に、前記ゲート絶縁膜およびゲート電極の対向する側壁面上に一対の第３の側壁絶縁膜を形成する工程をさらに備え、
前記第３の側壁絶縁膜は、第１の側壁絶縁膜とは異なる、エッチング選択性を有する絶縁性材料からなることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記間隙を形成する工程は、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜を除去して第３の側壁絶縁膜の表面を露出させることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置およびその製造方法に係り、特に応力印加により動作速度を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、高速化・多機能化のため微細化が進められ、今日では１００ｎｍを切るゲート長のトランジスタが集積化された大規模集積回路（ＬＳＩ）が製造されている。トランジスタはスケーリング則に沿って微細化するほど高速化を図れるが、ゲート長が極端に短くなると閾値電圧が低下する、いわゆるショートチャネル効果が生じる。ショートチャネル効果を抑制するために様々な方策が採られているが、これらも限界に近づいている。
【０００３】
一方、電子に比べホールはシリコン中の移動度が低いため、ホールがキャリアとなるｐチャネルＭＯＳ（金属酸化物半導体）トランジスタの動作速度の高速化が従来から重要課題となっていた。ｐチャネルＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタと論理回路の基本となるｃ−ＭＯＳ（相補型ＭＯＳ）インバーター回路を構成する。ｐチャネルＭＯＳトランジスタの動作速度の高速化を図れない場合、ｃ−ＭＯＳインバーター回路の動作速度の高速化が図れず、ＬＳＩの動作速度の高速化が十分に図れない。
【０００４】
そこで、シリコン基板のチャネル領域に圧縮応力を印加することで、ホール移動度が向上することが知られている。その一例として、図１に示す概略構成のｐチャネルＭＯＳトランジスタ２００が提案されている。
【０００５】
図１を参照するに、シリコン基板２０１上にゲート絶縁膜２０２を介してゲート電極２０３が設けられている。ゲート電極２０３の側壁上には、シリコン基板２０１表面をも覆うように一対の側壁絶縁膜２０４Ａ，２０４Ｂが設けられている。
【０００６】
また、シリコン基板２０１中にはゲート電極２０３の下側にチャネル領域が形成されている。さらに、シリコン基板２０１中にはゲート電極２０３の両側に、ｐ型不純物元素が導入されたソースエクステンション領域２０１Ａおよびドレインエクステンション領域２０１Ｂが形成されている。また、ソースおよびドレインエクステンション領域２０１Ａ，２０１Ｂの外側には、ｐ型不純物が導入されたソース領域２０１Ｓおよびドレイン領域２０１Ｄが形成されている。ホールは、ソース領域２０１Ｓから、ソースエクステンション領域２０１Ａ，チャネル領域、およびドレインエクステンション領域２０１Ｂを介してドレイン領域２０１Ｄに達する。ホール電流量はチャネル領域においてゲート電極２０３に印加されるゲート電圧により制御される。
【０００７】
さらに、ｐチャネルＭＯＳトランジスタ２００は、シリコン基板２０１中に、側壁絶縁膜２０４Ａ，２０４Ｂの外側の領域に一対のＳｉＧｅ混晶層２０５Ａ，２０５Ｂが形成されている。ＳｉＧｅ混晶層２０５Ａ，２０５Ｂはシリコン基板２０１の表面にエピタキシャル成長して形成されている。ＳｉＧｅ混晶層２０５Ａ，２０５Ｂの格子定数はシリコン基板２０１のシリコンの格子定数よりも大きいため、ＳｉＧｅ混晶層２０５Ａ，２０５Ｂには矢印ａで示す横方向の圧縮応力が誘導される。この影響により矢印ｂで示す縦方向に格子が伸びるように歪みが誘起される。
【０００８】
このため、ＳｉＧｅ混晶層２０５Ａ，２０５Ｂに挟まれたシリコン基板２０１のチャネル領域には、ＳｉＧｅ混晶層２０５Ａ，２０５Ｂの縦方向の伸びに引きずられて矢印ｃで示す縦方向に格子が伸び、その結果、チャネル領域には矢印ｄで示す横方向の一軸性の圧縮応力が誘起される。
【０００９】
図１のｐチャネルＭＯＳトランジスタ２００では、チャネル領域にこのような一軸性の圧縮応力が印加される結果、チャネル領域を構成するＳｉ結晶の対称性が局所的に変調される。かかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタの動作速度の向上は、特にゲート長が１００ｎｍ以下のトランジスタに顕著に現れる。
【特許文献１】米国特許第６６２１１３１号明細書
【非特許文献１】Thompson, S. E., et al., IEEE Transactions on Electron Devices, vol.51, No.11, November, 2004, pp.1790 - 1797
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、チャネル領域に誘導される圧縮応力は大きいほど、ホール移動度が向上し、電流駆動能力が増加する。図１に示す構成では、ＳｉＧｅ混晶層２０５Ａおよび２０５Ｂの間の間隙が大きい場合、チャネル領域の中央では縦方向の伸びが小さくなるため、十分に圧縮応力が誘起されない。圧縮応力を増加させる一手法としては、ＳｉＧｅ混晶層２０５Ａおよび２０５Ｂの間の間隙を狭くすることが有効である。
【００１１】
しかしながら、ゲート長が極めて短いトランジスタでは、チャネル領域の両側のソースエクステンション領域２０１Ａおよびドレインエクステンション領域２０１Ｂや、これらの内側に形成される図示されないポケット注入領域によりショートチャネル効果を抑制している。ＳｉＧｅ混晶層２０５Ａおよび２０５Ｂは、ソースおよびドレインエクステンション領域２０１Ｓ，２０１Ｄやポケット注入領域等の不純物領域を形成した後に形成するため、その不純物領域に近接してトレンチを設ける必要がある。ＳｉＧｅ混晶層２０５Ａおよび２０５Ｂの間の間隙を狭くしようとすると、トレンチを形成する際に不純物プロファイルが乱され、閾値電圧のロールオフ特性が悪化してリーク電流が増加する等のショートチャネル効果が生じるという問題がある。すなわち、このような手法により圧縮応力を増加させて電流駆動能力を向上することと、ショートチャネル効果を抑制することはトレードオフの関係にある。
【００１２】
また、図２は、非特許文献１に記載されたＭＯＳトランジスタの構成を示す図であり、図１で説明したような機構に立脚したものである。なお、図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１３】
図２を参照するに、ＳｉＧｅ混晶層２０５Ａ，２０５Ｂは、シリコン基板２０１中に形成されたそれぞれのトレンチ２０５Ａａ，２０５Ｂａを充填するようにエピタキシャルに、図中に点線で示したシリコン基板２０１とゲート絶縁膜２０２の界面よりも高いレベルＬまで再成長されている。
【００１４】
ＳｉＧｅ混晶層２０５Ａ，２０５Ｂ上にはシリサイド層２０６が形成されているが、９０ｎｍノード以降の世代ではニッケルシリサイド層が使用されている。ニッケルシリサイド層を形成する際に、前処理としてフッ酸（ＨＦ）処理によりＳｉＧｅ混晶層２０５Ａ，２０５Ｂ表面の自然酸化膜を除去する。この際、ＳｉＧｅ混晶層２０５Ａ，２０５Ｂと側壁絶縁膜２０４Ａ，２０４Ｂの外表面との間に、ＳｉＧｅ混晶層２０５Ａ，２０５Ｂのファセットによる空隙が生じると、ゲート絶縁膜２０２あるいはシリコン酸化膜からなる側壁絶縁膜２０４Ａ，２０４ＢをＨＦが溶解し、シリコン基板２０１の表面の一部を露出させてしまう。このような状態でシリサイド層２０６を形成すると、シリサイド層２０６のスパイクがソースおよびドレインエクステンション領域２０１Ａ，２０１Ｂとｎ型のシリコン基板２０１との間に形成されたｐｎ接合を突き破り、シリコン基板２０１のｎウェル領域に達してしまう。その結果、接合リークが増大するという問題が生じる。
【００１５】
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、ショートチャネル効果を抑制すると共にキャリア移動度の向上を図る半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、チャネル領域を含むシリコン基板と、前記シリコン基板上に、前記チャネル領域に対応してゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の対向する一対の側壁面上に形成される第１の側壁絶縁膜と、前記第１の側壁絶縁膜の外側の側壁面上に形成される一対の第２の側壁絶縁膜と、前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成された一の導電型の拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、前記シリコン基板中、前記一対の第２の側壁絶縁膜の外側に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域に連続して形成された前記導電型の拡散領域よりなるソース領域およびドレイン領域と、前記シリコン基板中、前記一対の第２の側壁絶縁膜の外側に、前記シリコン基板に対してエピタキシャルに形成された一対の半導体混晶層領域とよりなり、前記半導体混晶層領域は、前記導電型がｐ型の場合はＳｉＧｅ混晶層からなり、ｎ型の場合はＳｉＣ混晶層からなり、前記一対の半導体混晶層領域の各々は、前記導電型の不純物元素を含み、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長すると共に、前記第２の側壁絶縁膜の底面とシリコン基板の表面との間に、ソースエクステンション領域およびドレインエクステンション領域の各々の一部に接触するように形成された延出部を有する半導体装置が提供される。
【００１７】
本発明によれば、チャネル領域の両側に一導電型の半導体混晶層をエピタキシャルに成長させることによりチャネル領域に一軸性の応力が誘起され、前記チャネル領域を輸送されるキャリアの移動度が大幅に向上する。
【００１８】
さらに、一対の半導体混晶層領域の各々は、第２の側壁絶縁膜の底面とシリコン基板の表面との間に、ソースエクステンション領域およびドレインエクステンション領域の各々の一部に接触するにように延出部が形成されている。本願発明者等の検討によれば、延出部の半導体混晶層は、その直下のシリコン基板に対して基板面内で上記の一軸性の応力と逆向きの応力を印加するため、チャネル領域のＳｉ結晶に間接的に上記の一軸性の応力と同じ向きの応力を発生させる。この応力は一軸性の応力と同じ向きであるので、チャネル領域の応力をさらに増加させる方向に働き、キャリアの移動度がいっそう向上することが考えられる。
【００１９】
例えば、半導体装置がｐチャネルＭＯＳトランジスタの場合は、半導体混晶層領域がＳｉＧｅ混晶層からなり、チャネル領域の両側のＳｉＧｅ混晶層からチャネル領域には、ホールの移動方向に沿って圧縮応力が印加される。ＳｉＧｅ混晶層からなる延出部がチャネル領域に近接したソースおよびドレインエクステンション領域の各々の一部に接触するにように形成されることにより、この部分のＳｉＧｅ混晶層がソースおよびドレインエクステンション領域の各々に引張応力を印加する。この場合、ソースおよびドレイン領域の側壁面がＳｉＧｅ混晶層で固定されているため、延出部に形成されたＳｉＧｅ混晶層によってそれに接するソースおよびドレインエクステンション部に生じる引張り歪は、ＳｉＧｅ混晶層と接していないチャネル領域のＳｉ結晶へそれぞれから対向する向きに応力を発生する。その結果、ソースおよびドレイン部に埋め込んだＳｉＧｅ混晶層による歪と併せて、効果的にチャネル領域に圧縮応力を印加できる。これによりチャネル領域のホール移動度をいっそう向上できる。
【００２０】
また、半導体装置がｎチャネルＭＯＳトランジスタの場合は、半導体混晶層領域がＳｉＣ混晶層からなり、チャネル領域には、電子の移動方向に沿って引張り応力が誘起される。この場合も、ＳｉＣ混晶層からなる延出部を設けることにより、チャネル領域に近接したソースおよびドレインエクステンション領域の各々に圧縮応力を印加することで、効果的にチャネル領域に引張り応力を印加できる。これによりチャネル領域の電子移動度をいっそう向上できる。
【００２１】
さらに、半導体混晶層は、導電型不純物元素を含んでおり、ソースおよびドレインエクステンション領域の各々の一部に接触しているので、寄生抵抗を大幅に低減でき、その結果、半導体装置の電流駆動能力を向上できる。
【００２２】
本発明の他の観点によれば、チャネル領域の両側に、該チャネル領域に応力を誘起する半導体混晶層領域を有する半導体装置の製造方法であって、シリコン基板上にゲート絶縁膜を形成する工程と、前記シリコン基板上に、前記チャネル領域に対応して、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記シリコン基板中、前記ゲート電極の両側に、一の導電型の、一対の第１の拡散領域を形成する工程と、前記ゲート絶縁膜およびゲート電極の対向する側壁面上に、その一部がシリコン基板の表面に延在する一対の第１の側壁絶縁膜を形成する工程と、前記一対の第１の側壁絶縁膜の外側の表面に一対の第２の側壁絶縁膜を形成する工程と、前記シリコン基板中、それぞれの第２の側壁絶縁膜の外側に前記導電型の、一対の第２の拡散領域を形成する工程と、前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、それぞれがファセットで画成された側壁面を有するトレンチを、該トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成する第２の拡散領域により連続的に覆われるように形成する工程と、前記第１の側壁絶縁膜の一部を除去する工程と、前記トレンチを、前記導電型の半導体混晶層のエピタキシャル成長により充填すると共に、ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長させる工程とを含み、前記第１の側壁絶縁膜の除去工程は、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜の一部を除去して間隙を形成し、前記半導体混晶層の充填工程において、前記間隙に半導体混晶層を充填する半導体装置の製造方法が提供される。
【００２３】
本発明によれば、トレンチを形成し、さらに、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜の一部を除去して間隙を形成した後に、トレンチおよび間隙を、半導体混晶層をエピタキシャルに成長させて充填する。半導体混晶層は、間隙のシリコン基板の表面からもエピタキシャルに成長するため、間隙を充填し、さらに第２の側壁絶縁膜に沿って上方に成長する。このため、フッ酸（ＨＦ）処理において、半導体混晶層と第２の側壁絶縁膜が密着しており、さらに間隙が充填されているため、ＨＦが半導体混晶層と第２の側壁絶縁膜との間に侵入して第１の側壁絶縁膜が直接ＨＦに曝されることが回避される。そのため、第１の側壁絶縁膜が後退してシリコン基板表面が露出し、シリサイド化工程においてシリサイド層がシリコン基板にスパイク状に陥入することを防止できる。
【発明の効果】
【００２４】
本発明によれば、ショートチャネル効果を抑制すると共にキャリア移動度の向上を図る半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しつつ本発明に係る実施の形態を説明する。
【００２６】
図３は、本発明の実施の形態に係る第１例の半導体装置の断面図である。図３を参照するに、第１例の半導体装置はｐチャネルＭＯＳトランジスタ１０である。ｐチャネルＭＯＳトランジスタ１０は、（１００）結晶面を主面とする単結晶のシリコン基板１１に、素子分離領域１２により画成された素子領域１１Ａに形成されている。シリコン基板１１には、素子領域１１Ａに対応してｎ型Ｓｉウェル領域１１ｎが形成されている。
【００２７】
ｎ型素子領域１１Ａのシリコン基板１１上には、シリコン基板１１中のチャネル領域に対応してゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、例えば、熱酸化膜、シリコン窒化膜、シリコン酸窒化膜等からなり、具体的には、例えば膜厚約１．２ｎｍのシリコン酸窒化膜からなる。
【００２８】
ゲート絶縁膜１３の上にはＢ（ボロン）等のｐ型不純物元素が導入されたポリシリコン膜からなるゲート電極１４が形成されている。ゲート絶縁膜１３とゲート電極１４との積層体の一対をなす側壁上には、第１側壁絶縁膜１６Ａ，１６Ｂが形成されている。第１側壁絶縁膜１６Ａ，１６Ｂは、例えば、ＣＶＤ法によるシリコン酸化膜からなる。第１側壁絶縁膜１６Ａ，１６Ｂは、ゲート絶縁膜１３の両側のシリコン基板１１の表面を覆い、連続してゲート絶縁膜１３とゲート電極１４との積層体の側壁を覆うように形成されている。
【００２９】
第１側壁絶縁膜１６Ａ，１６Ｂの各々の外表面には、例えばシリコン窒化膜からなる第２側壁絶縁膜１８Ａ，１８Ｂが形成されている。第２側壁絶縁膜１８Ａ，１８ＢはＳｉＧｅ混晶層１９Ａ，１９Ｂの一部を覆い、連続して第１側壁絶縁膜１６Ａ，１６Ｂの外表面を覆うように形成されている。
【００３０】
シリコン基板１１中には第２側壁絶縁膜１８Ａ，１８Ｂのそれぞれの外側にトレンチ１１−１Ａ，１１−１Ｂが形成されている。そして、トレンチ１１−１Ａ，１１−１Ｂのそれぞれを充填するように、トレンチ１１−１Ａ，１１−１Ｂのシリコン基板１１の表面に、ｐ型不純物元素を含むＳｉＧｅ混晶層領域１９Ａ，１９Ｂがエピタキシャルに成長されている。シリコン基板１１に対してエピタキシャルに成長されたＳｉＧｅ混晶層領域１９Ａ，１９Ｂは、シリコン基板１１を構成するＳｉ結晶よりも大きな格子定数を有するため、先に図１で説明したような機構により、シリコン基板１１中、ゲート電極１４直下のチャネル領域に一軸性の圧縮応力を印加する。
【００３１】
さらに図３のｐチャネルＭＯＳトランジスタ１０では、素子領域１１Ａにおいてシリコン基板１１中のゲート電極１３の両側の領域にＳｂなどのｎ型不純物元素が斜めイオン注入されてｎ型ポケット注入領域１１ｐｃが形成されている。さらに、ポケット注入領域１１ｐに部分的に重畳するように、ｐ型のソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢが形成されている。
【００３２】
ｐ型のソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢは、ｐチャネルＭＯＳトランジスタ１０のそれぞれソース領域１１Ｓおよびドレイン領域１１Ｄを構成するｐ型拡散領域１１Ｓｐ，１１Ｄｐに連続している。ｐ型拡散領域１１Ｓｐ，１１Ｄｐは、ソース領域１１Ｓおよびドレイン領域１１Ｄを構成するＳｉＧｅ混晶層領域１９Ａ，１９Ｂを包むように形成されている。これにより、バンドギャップの小さいｐ型のＳｉＧｅ混晶領域１９Ａあるいは１９Ｂが、ｎ型Ｓｉウェル１１ｎと直接に接することがなく、Ｓｉ／ＳｉＧｅ界面のｐｎ接合におけるリーク電流の発生が抑制される。
【００３３】
また、ＳｉＧｅ混晶層１９Ａ，１９Ｂの表面にはシリサイド層２０Ａ，２０Ｂがそれぞれ形成されている。また同様なシリサイド層２０Ｃが、ゲート電極１３上にも形成されている。シリサイド層２０Ａ〜２０Ｃは、実際には、金属とＳｉＧｅ混晶層との反応物であるので、金属のジャーマノシリサイド層およびシリサイド層が形成されている。以下では、説明の便宜のため、特に断らない限りシリサイド層と称する。なお、図示を省略するが、ＳｉＧｅ混晶層１９Ａ，１９Ｂの表面にｐ型不純物を含むＳｉ層を形成し、そのＳｉ層の表面をシリサイド化したシリサイド層を設けてもよい。このＧｅを含まないシリサイド層は、混晶層１９Ａ，１９Ｂを直接消費することでできるシリサイド層よりも熱的耐性に優れている点で好ましい。
【００３４】
第１例のｐチャネルＭＯＳトランジスタ１０では、図３に示すように、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂの各々は、側壁面１９ｂおよび底面１９ｃにより画成されており、各々の側壁面１９ｂおよび底面１９ｃは、平坦なファセットを構成している。底面１９ｃはシリコン基板１１の主面に平行な（１００）面より構成されており、側壁面１９ｂのファセットは底面１４ｃに対して略垂直をなしている。これにより、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂの対向する２つの側壁面１９ｂは、シリコン基板１１の主面に略垂直なファセットから構成されるため、一軸性圧縮応力をチャネル領域に効果的に閉じ込めることが可能である。
【００３５】
ＳｉＧｅ混晶層１９Ａ，１９Ｂは、Ｇｅ濃度が２０原子〜４０原子％の範囲に設定されることが、Ｇｅ濃度が２０原子％未満の濃度のＳｉＧｅ混晶層よりも、チャネル領域により大きな圧縮応力を与え、かつシリコン基板１１との界面における転位等の欠陥を抑制できる点で好ましい。本発明の基礎となる実験の結果、半導体装置の素子領域１１Ａに、限られた面積で形成されるＳｉＧｅ混晶層１９Ａ，１９Ｂでは、二次元的に連続にエピタキシャル成長がなされるモデルとは異なって、ひずみ系を構成する半導体層の膜厚を、いわゆる臨界膜厚を超えて増大させても、成長する半導体層の品質が劣化しない場合があることが見出された。また、従来では転位などの欠陥を発生すると考えられていた濃度を超えてＧｅ濃度を増大させた場合でも、成長する半導体層の品質が劣化しない場合があることが見出された。さらに、この実効的な臨界膜厚は、成長温度が低いほど厚くすることが可能なため、本発明では局所的に低温選択成長したＳｉＧｅ混晶薄膜により、より効果的にチャネルに歪みを印加することができる。この実験により、Ｇｅ濃度が４０原子％まではＳｉＧｅ混晶層１９Ａ，１９Ｂのエピタキシャル成長が可能であることが確認された。
【００３６】
また、このようにＧｅ濃度が高いＳｉＧｅ混晶層１９Ａ，１９Ｂでは、ｐ型不純物元素として導入されるＢの固溶限界が増大し、１×１０22ｃｍ-3程度の不純物元素濃度も可能であることが知られている。ＳｉＧｅ混晶層１９Ａ，１９Ｂの不純物元素濃度は、１×１０19ｃｍ-3〜１×１０21ｃｍ-3の範囲に設定されている。これにより、ＳｉＧｅ混晶層１９Ａ，１９Ｂの低抵抗化が可能となる。
【００３７】
また、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂは、第１側壁絶縁膜１６Ａ，１６Ｂのそれぞれの外側で、第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側に、シリコン基板１１の表面を覆うように形成された延出部１９Ａａ、１９Ｂａを有している。延出部１９Ａａおよび１９Ｂａは、それぞれソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢに接触するように形成されている。ＳｉＧｅ混晶層領域１９Ａ，１９Ｂは、後ほど説明するように活性度の高いｐ型不純物元素を含み低抵抗のＣＶＤ膜であるので、延出部を設けることで寄生抵抗を大幅に低減できる。その結果、ショートチャネル効果を生じさせずに、ｐチャネルＭＯＳトランジスタ１０の電流駆動能力を向上できる。
【００３８】
また、延出部１９Ａａ，１９Ｂａはその直下のシリコン基板１１の表面にエピタキシャルに成長している。本願発明者等は、本発明の基礎的な実験において、収束電子線回折法およびそれにより得られた高次回折線による歪みの解析により、ＳｉＧｅ混晶層１９Ａ，１９Ｂの直下のシリコン基板１１はゲート長方向の引張り応力を受けることが確認されている。これにより延出部１９Ａａ、１９Ｂａによってその直下のシリコン基板１１にゲート長方向に沿った引張り応力が誘起されていることが十分に期待される。この場合、側壁面１９ｂがＳｉＧｅ混晶層１９Ａ，１９Ｂで固定されているため、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層１９Ａ，１９Ｂによってソースおよびドレインエクステンション領域１１ＥＡおよび１１ＥＢに生じる引張り歪は、チャネル領域のＳｉ結晶へそれぞれから対向する向きに応力を発生すると考えられる。したがって、第１例のｐチャネルＭＯＳトランジスタ１０は、ソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢに接するように形成した延出部１９Ａａ，１９Ｂａの存在によりホール移動度がいっそう高まっていることが期待される。
【００３９】
さらに、延出部１９Ａａ，１９Ｂａは、シリコン基板１１表面と第２側壁絶縁膜１８Ａ，１８Ｂとの空隙を略充填するように形成される。さらに、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂは、延出部１９Ａａ，１９Ｂａを設けることで、延出部１９Ａａ，１９Ｂａから連続して第２側壁絶縁膜１８Ａ，１８Ｂの外表面に沿って成長する。これにより、ＳｉＧｅ混晶層１９Ａ，１９Ｂと第２側壁絶縁膜１８Ａ，１８Ｂは密着しており、ＳｉＧｅ混晶層１９Ａ，１９Ｂからなる延出部１９Ａａ，１９Ｂａが第１側壁絶縁膜１６Ａ，１６Ｂの端面を覆う。これにより、シリサイド化工程においてＨＦ処理を行う際に、第１側壁絶縁膜１６Ａ，１６Ｂが浸食されることがなく、シリサイドのスパイクがシリコン基板１１中に形成されることを防止できる。特に、シリサイドにＮｉを用いた場合、ＳｉＧｅ上のＮｉシリサイド化反応は、Ｓｉ上の反応と比べると進行し難い。しかし、延出部１９Ａａ，１９Ｂａの存在によってＮｉがソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢへ拡散することを防ぐ効果がある。これらの結果、シリサイド層２０Ａ，２０Ｂがｎ型Ｓｉウェル１１ｎと直接接触することを防止し、リーク電流を低減できる。
【００４０】
ここで、延出部１９Ａａ，１９Ｂａはチャネル領域およびチャネル領域直上のゲート絶縁膜１３から離間されていることが好ましい。その理由は、延出部１９Ａａ，１９Ｂａに充填されたＳｉＧｅ混晶層１９Ａ，１９Ｂがチャネル領域およびチャネル領域直上のゲート絶縁膜１３に近接している場合、ＳｉＧｅ混晶層１９Ａ，１９ＢのＧｅが、その後の製造工程中に加熱によりチャネル領域に拡散しチャネル電流の散乱因子になるおそれがあるためである。また、ＳｉＧｅ混晶層１９Ａ，１９ＢのＧｅが、ゲート絶縁膜１３中に拡散してゲート絶縁膜１３の信頼性低下を引き起こすことがあるためである。延出部１９Ａａ，１９Ｂａは、上記寄生抵抗や、応力の程度、第１側壁絶縁膜１６Ａ，１６ＢのＨＦ処理時の保護、およびＧｅ元素の拡散による素子の劣化の要素を鑑みて、その横方向の長さやゲート絶縁膜１３からの距離等が最適化される。
【００４１】
また、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂは、ゲート絶縁膜とシリコン基板との界面（ゲート絶縁膜界面）よりも５ｎｍから４０ｎｍの範囲の高さまで形成される。これにより、チャネル領域により効率的に圧縮応力を誘起できる。
【００４２】
また、シリサイド層２０Ａ，２０Ｂがニッケルシリサイド層からなる場合、ニッケルシリサイド層は、一般にチャネルに引張り応力を誘起するため、圧縮応力を相殺する傾向がある。しかし、シリサイド層２０Ａ，２０ＢがＳｉＧｅ混晶層領域１９Ａ，１９Ｂ上に形成されており、ゲート絶縁膜界面よりもはるかに上方に位置するため、シリサイド層２０Ａ，２０Ｂ中に生じる引張り応力がチャネル領域において生じている圧縮応力を相殺する効果が抑制される。
【００４３】
なお、ゲート電極１３はシリコン基板１１の表面上を略<１１０>方向に延在するのが好ましいが、略<１００>方向に延在するものであってもよい。ｐチャネルＭＯＳトランジスタ１０におけるチャネル領域への圧縮応力の印加によるホール移動度の増大効果は、特にシリコン基板１１がいわゆる（１００）基板であり、シリコン基板１１上にゲート長方向を<１００>方向あるいは<１１０>方向に形成した場合に顕著に現れ、特に<１１０>方向に形成した場合に最も顕著に現れる。ここで、<１００>方向は、［１００］方向と、ダイヤモンド構造においてこの方向に等価な方向が含まれる。<１１０>の場合も同様である。
【００４４】
次に、第１例の半導体装置の製造方法を図４（Ａ）〜（Ｃ）および図５（Ａ）および（Ｂ）を参照しながら説明する。図４（Ａ）〜（Ｃ）、図５（Ａ）および（Ｂ）は第１例の半導体装置の製造工程図である。
【００４５】
図４（Ａ）の工程では、ｐ型のシリコン基板１１の表面には素子領域１１Ａが、ＳＴＩ型の素子分離構造１２により画成されており、かかる素子領域１１Ａにｎ型不純物元素をイオン注入することにより、素子領域１１Ａに対応してｎ型Ｓｉウェル１１ｎが形成される。
【００４６】
次いで図４（Ｂ）の工程では、シリコン基板１１上に、素子領域１１Ａに対応してゲート絶縁膜１３およびゲート電極１４が、シリコン基板１１上に一様に形成されたＳｉＯＮ膜およびポリシリコン膜のパターニングにより形成される。さらに、素子領域１１Ａ中にゲート電極１４をマスクに、Ｓｂなどのｎ型不純物元素を斜め入射によりイオン注入して、図３に示すポケット注入領域１１ｐｃを形成する。なお、図４（Ｂ）および以後に説明する図においてポケット注入領域の図示を省略する。さらに素子領域１１Ａ中にゲート電極１４をマスクに、Ｂなどのｐ型不純物元素をイオン注入することにより、ｐ型のソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢを形成する。
【００４７】
図４（Ｂ）の工程ではさらに、ゲート電極１４上に第１側壁絶縁膜１６Ａ，１６Ｂおよび第２壁絶縁膜１８Ａ，１８Ｂを形成する。さらに、Ｂなどのｐ型不純物元素をイオン注入することにより、シリコン基板１１中、素子領域１１Ａのうち、第２側壁絶縁膜１８Ａ，１８Ｂの外側部分にｐ型の不純物領域１１Ｓｐ，１１Ｄｐを形成する。
【００４８】
次いで図４（Ｃ）の工程では、シリコン基板１１中、第２側壁絶縁膜１８Ａ，１８Ｂの外側の素子領域１１Ａ部分を、ドライエッチングにより１０〜６０ｎｍの深さまでエッチングする。かかるドライエッチングにより、シリコン基板１１中、シリコン基板１１の主面に垂直な側壁面１９ｂと、シリコン基板１１の主面に平行な底面１９ｃとで画成されたトレンチ１１−１Ａ，１１−１Ｂが形成される。
【００４９】
次いで図５（Ａ）の工程では、等方性エッチングによりシリコン酸化膜からなる第１側壁絶縁膜１６Ａ，１６Ｂの一部を除去し、第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側にシリコン基板１１の表面を露出する間隙１６Ａ−１，１６Ｂ−１を形成する。間隙１６Ａ−１，１６Ｂ−１はゲート幅方向に長いスリット状に形成される。
【００５０】
ここで、等方性エッチングは、ＨＦ水溶液（例えば、ＨＦ濃度５体積％）やＨＦ蒸気を用いる。なお、等方性エッチングは、第１側壁絶縁膜１６Ａ，１６Ｂを選択的にエッチング可能な処理であれば特に限定されない。なお、等方性エッチングの際、ゲート電極１４上部の第１側壁絶縁膜１６Ａ，１６Ｂもエッチングされ、開口部１６Ａ−２，１６Ｂ−２が形成される。
【００５１】
等方性エッチングは、間隙１６Ａ−１，１６Ｂ−１がソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢが形成されたシリコン基板１１の表面がより多く露出するように形成することが好ましい。ただし、間隙１６Ａ−１，１６Ｂ−１がゲート絶縁膜１３に到達しないようにする。例えば、図５（Ａ）では、第１側壁絶縁膜１６Ａ，１６ＢはＬ字状の形状を有するが、ゲート電極１４およびゲート絶縁膜１３の側面のみを覆うように形成されていればよい。等方性エッチングは、エッチング量をエッチング処理時間あるいはＨＦ濃度により制御して、ゲート電極１４やゲート絶縁膜１３の側面が露出しない程度に行う。なお、等方性エッチングは、トレンチ１１−１Ａ，１１−１Ｂ表面の自然酸化膜をも除去する。
【００５２】
次いで図５（Ｂ）の工程では、図５（Ａ）の構造が形成された基板を、水素ガス、窒素ガス、Ａｒガス、Ｈｅガスなどの不活性ガスが充填され、５〜１３３０Ｐａの圧力に保持された減圧ＣＶＤ装置中に導入する。次いで、水素雰囲気中で４００〜５５０℃の温度まで昇温した後、５〜１３３０Ｐａの圧力で最大５分間保持して、基板の水素雰囲気中ベーキングを行う。次いで、４００〜５５０℃の基板温度で水素、窒素、ＨｅあるいはＡｒなどの不活性ガス雰囲気の分圧を５〜１３３０Ｐａに保持したまま、さらにシラン（ＳｉＨ4）ガスをＳｉの気相原料として１〜１０Ｐａの分圧で、ゲルマン（ＧｅＨ4）ガスをＧｅの気相原料として０．１〜１０Ｐａの分圧で、またジボラン（Ｂ２Ｈ6）ガスをドーパントガスとして１×１０-5〜１×１０-3Ｐａの分圧で、またさらに塩化水素（ＨＣｌ）ガスエッチングガスとして１〜１０Ｐａの分圧で、１〜４０分間にわたり供給することにより、トレンチ中にｐ型のＳｉＧｅ混晶層領域１９Ａ，１９Ｂがエピタキシャル成長する。これと同時に第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側の間隙１６Ａ−１，１６Ｂ−１にＳｉＧｅ混晶層１９Ａ，１９Ｂからなる延出部１９Ａａ，１９Ｂａが形成される。さらに、ＳｉＧｅ混晶層１９Ａ，１９Ｂは、第２側壁絶縁膜１８Ａ，１８Ｂの外表面に密着するように上方に成長する。また、これと同時にゲート電極１４の表面にもＳｉＧｅ混晶層１９Ｃが形成される。
【００５３】
次いで、図５（Ｂ）の工程の後に、図５（Ｂ）の構造体のＳｉＧｅ混晶層１９Ａ，１９Ｂの表面、およびゲート電極１４上のＳｉＧｅ混晶層１９Ｃ表面をシリサイド化する。具体的には、まず、図５（Ｂ）の構造体の表面をＨＦ処理し、表面の自然酸化膜を除去する。さらに図５（Ｂ）の構造体の表面を覆う、例えばＮｉ膜をスパッタ法により形成する。さらにＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｍａｌ  Ｐｒｏｃｅｓｓ）装置を用いて熱処理（温度４００℃〜５００℃）を行い、ソース領域１９Ａ、ドレイン領域１９Ｂ、およびゲート電極１４上のＳｉＧｅ混晶層１９Ｃの表面と反応させ、例えば厚さ２０ｎｍのＮｉシリサイド層（ジャーマノシリサイド層を含む。）を形成する。さらに、未反応のＮｉ膜をアンモニアと過酸化水素の混合液でウェットエッチング（一次処理）を行い、さらに硫酸と過酸化水素の混合液でウェットエッチング（二次処理）を行い、除去する。これらのウェットエッチングは必要に応じていずれかを省略してもよい。次いで、必要に応じてＲＴＰ装置を用いて熱処理（温度４００℃〜５００℃）を行う。Ｎｉシリサイド層の他、Ｃｏ、Ｔａ、Ｔｉ、およびＰｔのいずれのシリサイド層を形成してもよい。以上により、図３に示す第１例のｐチャネルＭＯＳトランジスタ１０が形成される。
【００５４】
この製造方法では、ＳｉＧｅ混晶層１９Ａ，１９Ｂは、ｐ型の不純物元素をドーパントとして含むＣＶＤ法により形成されているので、熱処理を施さなくても不純物元素の活性化率が略１００％である。これは、イオン注入により注入された不純物元素の活性化率よりも高い。したがって、ＳｉＧｅ混晶層１９Ａ，１９Ｂは低抵抗であり、かつ延出部１９Ａａ，１９Ｂａがソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢのシリコン基板１１表面に接触して形成されているので、寄生抵抗を大幅に低減でき、その結果、電流駆動能力を向上できる。
【００５５】
また、シリサイド化工程において、ＨＦ処理によりＳｉＧｅ混晶層１９Ａ，１９Ｂの表面の自然酸化膜を除去するが、ＳｉＧｅ混晶層１９Ａ，１９Ｂからなる延出部１９Ａａ，１９Ｂａが第１側壁絶縁膜１６Ａ，１６Ｂに接触することを防止する。したがって、第１側壁絶縁膜１６Ａ，１６Ｂが浸食されず、その結果、シリコン基板１１表面が露出することがない。また、Ｎｉを用いたシリサイド形成の場合、ＳｉＧｅはＳｉよりもシリサイド化反応が進行し難い。これらにより、シリサイド化の際のスパイクがｎ型ウェル１１ｎに形成されることを防止できる。
【００５６】
なお、図５（Ｂ）の工程において、ＳｉＧｅ混晶層１９Ａ，１９Ｂの成長初期にゲルマン（ＧｅＨ4）ガスの分圧を低く設定し、ＳｉＧｅ混晶層１９Ａ，１９Ｂの成長にしたがってＧｅＨ4ガスの分圧を次第に上昇させてもよい。これによりシリコン基板１１とＳｉＧｅ混晶層１９Ａ，１９Ｂの底面とのＳｉ／ＳｉＧｅ界面１９ｃにおける転位の発生を抑制し、効率良くＳｉＧｅ混晶層１９Ａ，１９Ｂの内部に横方向の圧縮歪みを形成できる。
【００５７】
また、図５（Ｂ）の工程の後に、シリサイド化工程に先立って、ＳｉＧｅ混晶層１９Ａ，１９Ｂ上にＳｉを主とするｐ型半導体層を形成してもよい。Ｓｉを主とするｐ型半導体層をシリサイド化することで、ＳｉＧｅ混晶層１９Ａ，１９ＢのＧｅ濃度が高い場合に生じ易いシリサイド化による耐熱性やモフォロジ等の劣化を抑制できる。具体的には、ＳｉＧｅ混晶層１９Ａ，１９Ｂと同じ、あるいはそれ以下の温度において、シランガスを１〜１０Ｐａの分圧で、またジボランガスを１×１０-4〜１×１０-2Ｐａの分圧で、１〜１０Ｐａの分圧の塩化水素（ＨＣｌ）ガスと共に供給することにより、０よりも厚く２０ｎｍ以下の厚さに形成し、これにより、ＳｉＧｅ混晶層１９Ａ，１９Ｂ上にｐ型半導体層を形成する。ｐ型半導体層は、シリサイド化工程を念頭に設けられるものであり、シリサイド形成が容易なｐ型シリコン層であることが好ましいが、ＳｉＧｅ混晶層１９Ａ，１９Ｂよりも低濃度のＧｅを含んでいてもよい。また原子濃度で２％以下のＣ(炭素)を含むＳｉＧｅＣ混晶層であってもよい。ｐ型半導体層にＧｅを含ませる場合には、ｐ型半導体層の成長工程の際に、さらにＧｅＨ4ガスを０〜０．４Ｐａの分圧で供給すればよい。
【００５８】
以上説明したように、第１例のｐチャネルＭＯＳトランジスタ１０は、チャネル領域の両側にｐ型のＳｉＧｅ混晶層１９Ａ，１９Ｂをエピタキシャルに成長させることにより、チャネル領域に一軸性の圧縮応力が印加されている。一対のｐ型ＳｉＧｅ混晶領域１９Ａ，１９Ｂの各々を、互いに対向する側壁面１９ｂが、シリコン基板１１の主面に対して垂直なファセットから形成されているので、チャネル領域に効率良く圧縮応力が誘起される。
【００５９】
さらに、ソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢに接触するように、ｐ型の低抵抗ＳｉＧｅ混晶層１９Ａ，１９Ｂからなる延出部１９Ａａ，１９Ｂａが形成されており、これがエクステンション抵抗を低減し、また上述したように延出部１９Ａａ，１９Ｂａがその直下のシリコン基板１１にゲート長方向の引張り応力を印加していると推察される。これにより間接的にチャネル領域へ圧縮応力を印加し、チャネル領域へ印加される圧縮応力をよりいっそう大きく誘起していることが期待できる。これらによい、ｐチャネルＭＯＳトランジスタ１０の電流駆動能力を向上できる。
【００６０】
図６は、本発明の実施の形態に係る第２例の半導体装置の断面図である。第２例の半導体装置は、第１例の半導体装置の変形例である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。上記図および以後の図の説明においてポケット注入領域の図示を省略する。
【００６１】
図６を参照するに、第２例の半導体装置はｐチャネルＭＯＳトランジスタ３０である。ｐチャネルＭＯＳトランジスタ３０は、シリコン基板１１のトレンチ１１−１Ａ，１１−１Ｂの側壁面１９ｄがＳｉ（１１１）面のファセットから形成されている以外は、図３に示す第１例のｐチャネルＭＯＳトランジスタ１０と同様の構成からなる。
【００６２】
ｐチャネルＭＯＳトランジスタ３０は、シリコン基板１１のトレンチ１１−１Ａ，１１−１Ｂが、シリコン基板１１の主面に略平行な底面１９ｃと、その底面１９ｃから５６度の角度をなすＳｉ（１１１）面のファセットからなる側壁面１９ｄが形成されている。ｐ型のＳｉＧｅ混晶層１９Ａ，１９Ｂは、そのトレンチ１１−１Ａ，１１−１Ｂを充填するようにシリコン基板１１の表面にエピタキシャル成長している。ＳｉＧｅ混晶層１９Ａ，１９Ｂは、第１例のｐチャネルＭＯＳトランジスタと同様に、ソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢが形成されたシリコン基板１１の表面の一部を覆う延出部１９Ａａ，１９Ｂａが形成されている。ＳｉＧｅ混晶層１９Ａ，１９Ｂは、第２側壁絶縁膜１８Ａ，１８Ｂの外表面に沿って上方に成長して形成されている。
【００６３】
第２例のｐチャネルＭＯＳトランジスタ３０は、第１例の効果と同様の効果を有する。さらに、第２例のｐチャネルＭＯＳトランジスタ３０は、Ｓｉ（１１１）面のファセットは、ソースおよびドレイン領域１１Ｓ，１１Ｄと、ソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢの不純物元素濃度プロファイルに沿って形成されているので、不純物元素濃度プロファイルを乱すことなく、チャネル領域に近接してＳｉＧｅ混晶層領域１９Ａ，１９Ｂを形成できる。これにより、チャネル領域にいっそう効率良く圧縮応力を誘起できる。
【００６４】
次に、第２例の半導体装置の製造方法を図７（Ａ）および（Ｂ）を参照しながら説明する。図７（Ａ）および（Ｂ）は第２例の半導体装置の製造工程図である。
【００６５】
図７（Ａ）の工程では、先に示した第１例の図４（Ａ）〜図４（Ｃ）および図５（Ａ）の工程を行う。このようにして形成された構造体は、底面１９ｃと、底面１９ｃに対して垂直な垂直側壁面１９ｂからなるトレンチ１１−１Ａ，１１−１Ｂを有し、さらに、シリコン基板１１の表面と第２側壁絶縁膜１８Ａ，１８Ｂの底面との間にシリコン基板１１を露出する間隙１６Ａ−１，１６Ｂ−１と、ゲート電極１４上部の側部に開口部１６Ａ−２，１６Ｂ−２が形成される。
【００６６】
図７（Ａ）の工程ではさらに、垂直側壁面１９ｂをエッチングすることにより、Ｓｉ（１１１）面よりなるファセットをシリコン基板１１の主面に対して５６°の角度で形成する。このエッチングは、有機アルカリエッチャント（水酸化テトラメチルアンモニウム：ＴＭＡＨ、コリン）や水酸化アンモニウムを使ったウェットエッチングにより行う。あるいは水素ガスとＨＣｌ雰囲気中、８００℃の熱処理により行ってもよい。
【００６７】
側壁面１９ｄの上端部がゲート絶縁膜に達しない位置にファセットが形成される。そのため、側壁面１９ｄは、トレンチ１１−１Ａ，１１−１Ｂの底面１９ｃと垂直側壁面１９ｂとが交わる位置（交線）１９ｅから底面１９ｃに対して５６度の角度で上斜め方向に延びて形成される。したがって、図４（Ｃ）の工程において、垂直側壁面１９ｂが形成される位置が適宜選択される。
【００６８】
また、側壁面１９ｄはソースおよびドレイン領域１１Ｓ，１１Ｄ、ソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢに包み込まれる位置に形成され、ｎ型Ｓｉウェル１１ｎに貫通しないように形成される。
【００６９】
次いで図７（Ｂ）の工程では、ＳｉＧｅ混晶層１９Ａ，１９Ｂを形成する。ＳｉＧｅ混晶層１９Ａ，１９Ｂの形成は、先に示した図５（Ｂ）の工程と同様に行う。さらに、シリサイド化工程を図５（Ｂ）の工程の後の工程と同様にして行い、図６に示すｐチャネルＭＯＳトランジスタ３０が形成される。
【００７０】
この製造方法においても、ＳｉＧｅ混晶層１９Ａ，１９Ｂはトレンチ１１−１Ａ，１１−１Ｂを充填すると共に、延出部１９Ａａ，１９Ｂａを形成し、さらに上方に成長したＳｉＧｅ混晶層１９Ａ，１９Ｂは、第２側壁絶縁膜１８Ａ，１８Ｂの外表面に密着しているので、シリサイド化工程におけるＨＦ処理によるシリコン基板１１表面の露出を回避でき、シリサイド化の際のスパイクがｎ型ウェル１１ｎに形成されることを防止できる。特にシリサイドにＮｉを用いた場合は、シリサイド反応はＳｉよりもＳｉＧｅ上で反応が進行し難いために、延出部１９Ａａ，１９Ｂａによるシリサイドスパイクの形成阻止効果が大きい。
【００７１】
図８は、本発明の実施の形態に係る第３例の半導体装置の断面図である。第３例の半導体装置は、第１例の半導体装置の変形例である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７２】
図８を参照するに、第３例の半導体装置はｐチャネルＭＯＳトランジスタ４０である。ｐチャネルＭＯＳトランジスタ４０は、シリコン基板１１のトレンチの側壁面１９ｄ、１９ｆが２つの向きが異なるＳｉ（１１１）面のファセットから形成されている以外は、図３に示す第１例のｐチャネルＭＯＳトランジスタと同様の構成からなる。
【００７３】
ｐチャネルＭＯＳトランジスタ４０は、シリコン基板１１のトレンチ１１−１Ａ，１１−１Ｂが、シリコン基板１１の主面に略平行な底面１９ｃと、その底面１９ｃから５６度の角度をなすＳｉ（１１１）面のファセットからなる側壁面１９ｃが内側に向かって延在する。一方、底面１９ｃに対して１２４度をなすＳｉ（１１１）面のファセットの側壁面１９ｄが、ゲート絶縁膜１３と界面をなすシリコン基板１１の表面から内側に向かって延在する。これらの２つの側壁面１９ｄ，１９ｆは互いに交叉し、内側に向かって凸の楔形の形状を有する。
【００７４】
ｐ型のＳｉＧｅ混晶層１９Ａ，１９Ｂは、そのトレンチ１１−１Ａ，１１−１Ｂを充填するようにシリコン基板１１の表面にエピタキシャル成長している。ＳｉＧｅ混晶層１９Ａ，１９Ｂは、第１例のｐチャネルＭＯＳトランジスタと同様に、ソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢが形成されたシリコン基板１１の表面の一部を覆う延出部１９Ａａ，１９Ｂａが形成されている。ＳｉＧｅ混晶層１９Ａ，１９Ｂは、第２側壁絶縁膜１８Ａ，１８Ｂの底面に接触し、さらに第２側壁絶縁膜１８Ａ，１８Ｂの外表面に沿って上方に成長して形成されている。
【００７５】
ＳｉＧｅ混晶層１９Ａ，１９Ｂは、２つの側壁面１９ｄ，１９ｆの交線の楔形の先端部１９ｇが第２側壁絶縁膜１８Ａ，１８Ｂの外側の表面よりも内側に形成され、ゲート電極１４直下に形成されるチャネル領域の近傍に位置している。ただし、楔形の先端部１９ｇはソースおよびドレイン領域１１Ｓ，１１Ｄから内側のｎ型ウェル１１ｎに突き抜けないように形成されている。したがって、ＳｉＧｅ混晶層１９Ａおよび１９Ｂの間の間隙は、第１例および第２例のｐチャネルＭＯＳトランジスタよりも狭めることができる。
【００７６】
第３例のｐチャネルＭＯＳトランジスタ４０は、第１例の効果と同様の効果に加え、第１例および第２例のｐチャネルＭＯＳトランジスタよりもチャネル領域に、より大きな圧縮応力を誘起することができる。よって、ホール移動度をさらに高めることができｐチャネルＭＯＳトランジスタ４０の電流駆動能力を向上できる。
【００７７】
次に、第３例の半導体装置の製造方法を図９（Ａ）〜（Ｃ）を参照しながら説明する。図９（Ａ）〜（Ｃ）は第３例の半導体装置の製造工程図である。
【００７８】
図９（Ａ）の工程では、まず、先に示した第１例の図４（Ａ）〜図４（Ｃ）の工程と同様の工程を行う。このようにして形成された構造体は、図４（Ｃ）に示すように、第２側壁絶縁膜１８Ａ，１８Ｂの外側の素子領域に、底面１９ｃと、底面１９ｃに対して垂直な側壁面１９ｂからなるトレンチ１１−１Ａ，１１−１Ｂを有する。この際、トレンチ１１−１Ａ，１１−１Ｂの側壁面１９ｂは、底面１９ｃとの交線および第１側壁絶縁膜１６Ａ，１６Ｂの端部１９ｈのそれぞれの位置を規定する。これらの２つの位置は、次の工程で形成される２つのＳｉ（１１１）のファセットの起点を規定するので、所望の側壁面が次の工程で形成されるように、側壁面１９ｂおよび底面１９ｃ形成する。なお、側壁面１９ｂは底面１９ｃに対して必ずしも垂直でなくともよい。これにより、Ｓｉ（１１１）のファセットの起点を柔軟に設定できる。
【００７９】
図９（Ａ）の工程ではさらに、側壁面１９ｂをエッチングして２つのファセットからなる側壁面１９ｄ，１９ｆを形成する。エッチングは、先の図７（Ａ）と同様に、有機アルカリエッチャント（水酸化テトラメチルアンモニウム：ＴＭＡＨ、コリン）や水酸化アンモニウムを使ったウェットエッチングにより行う。あるいは水素ガスとＨＣｌ雰囲気中、８００℃の熱処理により行ってもよい。これにより、いずれの側壁面１９ｄ，１９ｆもＳｉ（１１１）のファセットからなり、側壁面１９ｄはシリコン基板１１の主面に対して５６度、シリコン基板１１の表面から延びる側壁面１９ｆはシリコン基板１１の主面に対して１２４度をなす。
【００８０】
側壁面１９ｄは、Ｓｉ（１１１）のファセットからなるので、垂直な側壁面１９ｂ（図４（Ｃ）に示す１９ｂ）と底面１９ｃとの交線１９ｅの位置さえを規定すれば、制御性良く形成できる。他方、側壁面１９ｆも、Ｓｉ（１１１）のファセットからなり、第１側壁絶縁膜１６Ａ，１６Ｂの端部１９ｈの位置さえを規定すれば制御性良く形成できる。したがって、側壁面１９ｄ，１９ｆの交線である、楔形の先端部１９ｇを制御性良く形成できるため、トレンチがソースおよびドレイン領域１１Ｓ，１１Ｄから内側のｎ型ウェル１１ｎに突き抜けたり、不純物元素プロファイルを乱すような問題を回避できる。
【００８１】
次いで図９（Ｂ）の工程では、等方性エッチングにより第１側壁絶縁膜１６Ａ，１６Ｂの一部を除去する。この等方性エッチングは、先に示した図５（Ａ）の工程と同様にして行う。
【００８２】
次いで図９（Ｃ）の工程では、ＳｉＧｅ混晶層１９Ａ，１９Ｂの形成を行う。ＳｉＧｅ混晶層１９Ａ，１９Ｂの形成は、先に示した図５（Ｂ）の工程と同様に行う。ＳｉＧｅ混晶層１９Ａ，１９Ｂは、トレンチ１１−１Ａ，１１−１Ｂを充填すると共に、第１例と同様に第２側壁絶縁膜１８Ａ，１８Ｂの底面とシリコン基板１１表面との間隙１６Ａ−１，１６Ｂ−１を略充填して、第２側壁絶縁膜１８Ａ，１８Ｂの外表面に沿って成長する。次いで、シリサイド層２０Ａ〜２０Ｃの形成を図５（Ｂ）の工程の後の工程と同様にして行い、図８に示すｐチャネルＭＯＳトランジスタ４０が形成される。
【００８３】
この製造方法では、底面１９ｃと垂直側壁面１９ｂからなるトレンチ１１−１Ａ，１１−１Ｂをエッチングの起点を規定するように形成し、Ｓｉ（１１１）面が選択的に露出するエッチングを行うことで、制御性良く内側に向かって凸の楔型の側壁面を形成できる。したがって、ショートチャネル効果を抑制しつつ、圧縮応力を増加させることができるので、チャネル領域のホール移動度を向上し、ｐチャネルＭＯＳトランジスタ１０の電流駆動能力を向上できる。
【００８４】
図１０は、本発明の実施の形態に係る第４例の半導体装置の断面図である。第４例の半導体装置は、第１例の半導体装置の変形例である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８５】
図１０を参照するに、第４例の半導体装置はｐチャネルＭＯＳトランジスタ５０である。ｐチャネルＭＯＳトランジスタ５０は、素子分離領域の構造が異なる以外は、図３に示す第１例のｐチャネルＭＯＳトランジスタと同様の構成からなる。
【００８６】
素子分離領域５２は、素子分離溝１１−２の表面に沿って形成されたＨＦ耐性膜５２Ｃと、そのＨＦ耐性膜５２Ｃを覆い素子分離溝１１−２を充填するＣＶＤ酸化膜５２Ｂと、ＣＶＤ酸化膜５２Ｂの表面を覆うＨＦ耐性膜５５からなる。ＨＦ耐性膜５２Ｃ、５５としては、ＳｉＮ膜、ＳｉＯＣＮ膜、ＳｉＣＮ膜が挙げられ、特にＨＦ耐性がすぐれている点で、ＳｉＯＣＮ膜あるいはＳｉＣＮ膜が好ましい。素子分離領域５２は、自然酸化膜の除去のＣＶＤ酸化膜５２Ｂの全体をＨＦ耐性膜５２Ｃおよび５５で覆うように形成することで、シリコン基板１１の自然酸化膜の除去のため繰り返し行われるＨＦ処理により素子分離領域の沈込みを回避できる。
【００８７】
また、先の第１例〜第３例の半導体装置の製造方法において説明したように、第１側壁絶縁膜１６Ａ，１６Ｂの一部をＨＦ処理によりエッチングする工程において、ＨＦ処理を過剰に行うことがある。そのような場合であっても、ｐチャネルＭＯＳトランジスタ５０は、素子分離領域５２の浸食を回避できる。その結果、ソースあるいはドレインのシリサイド層がシリコン基板のｎ型Ｓｉウェル１１ｎに達するおそれを回避し、接合リークを抑止できる。
【００８８】
次に、素子分離領域５２の形成方法を中心に、図１１、図１２、および図１３を参照しながら第４例の半導体装置の製造方法を説明する。
【００８９】
図１１（Ａ）〜（Ｃ）、図１２（Ａ）〜（Ｃ）、および図１３（Ａ）〜（Ｃ）は、第４例の半導体装置の製造工程図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。なお、ここではＨＦ耐性膜として、ＳｉＯＣＮ膜あるいはＳｉＣＮ膜を形成する例について説明する。
【００９０】
図１１（Ａ）の工程では、シリコン基板１１上に、厚さが約１０ｎｍの犠牲酸化膜５３を介してＳｉＮ膜を、基板温度が７７５℃の熱ＣＶＤ法により、１０５ｎｍの厚さに形成する。かかるＳｉＮ膜５４をパターニングして形成されたＳｉＮパターン５４をマスクに、シリコン基板１１中に素子分離溝１１−２を、素子領域１１Ａを画成するように形成する。
【００９１】
次いで図１１（Ｂ）の工程では、素子分離溝１１−２の側壁面および底面に熱酸化膜５２Ａを約３ｎｍの厚さで形成する。さらに、素子分離溝１１−２の側壁面および底面の熱酸化膜２１Ａを覆うように、ＳｉＯＣＮ膜あるいはＳｉＣＮ膜をＨＦ耐性膜５２Ｃとして、ビスターシャリーブチルアミノシラン（ＢＴＢＡＳ：bis(tertiary-butylamino)silane）を原料とする減圧ＣＶＤ法により、２０ｎｍの厚さに形成する。
【００９２】
ビスターシャリーブチルアミノシランは、化学式
【００９３】
【化１】
2007036205.tif 000003
を有し、減圧ＣＶＤ法においては、Ｏ2あるいはＮ2Ｏと以下の反応式の反応を生じ、
【００９４】
【化２】
2007036205.tif 000004
ＳｉＯxＣyＮzで表されるＳｉＯＣＮ膜が得られる。このようにして形成されたＳｉＯＣＮ膜は、Ｃをドーパント濃度レベルを超える濃度で含んでいる。例えば、得られたＳｉＯＣＮ膜の分析の結果、膜中のＳｉ，Ｏ，Ｎ，Ｃの比率は、２：２：２：１になっているものがあることが確認されている。
【００９５】
また上記反応において、Ｏ2あるいはＮ2Ｏの代わりにアンモニアを使うと、以下の反応式の反応が生じ、
【００９６】
【化３】
2007036205.tif 000005
ＳｉＣxＮyで表されるＳｉＣＮ膜が得られる。
【００９７】
図１１（Ｂ）の工程ではさらに、高密度プラズマＣＶＤ法により、ＨＦ耐性膜５２Ｃの上に素子分離溝１１−２を充填するようにＣＶＤ酸化膜５２Ｂを堆積する。さらにＳｉＮパターン５４上に堆積したＣＶＤ酸化膜５２Ｂを、ＳｉＮパターン５４が露出するまで、ＣＭＰ法により研磨・除去することによりＣＶＤ酸化膜５２Ｂの表面高さがＳｉＮ膜５４の表面高さに一致した構造が得られる。
【００９８】
次いで図１１（Ｃ）の工程では、ＣＶＤ酸化膜５２ＢをＨＦ処理のウェットエッチングにより、例えば８０〜１２０ｎｍの深さだけ後退させる。
【００９９】
次いで図１２（Ａ）の工程では、このようにして得られた図１１（Ｃ）の構造上に、ＳｉＯＣＮ膜あるいはＳｉＣＮ膜を、ＨＦ耐性膜５５として、ビスターシャリーブチルアミノシランを原料とする減圧ＣＶＤ法により、シリコン基板１１表面の高さに略一致するような厚さに形成する。
【０１００】
次いで図１２（Ｂ）の工程では、図１２（Ａ）の構造上に高密度プラズマＣＶＤ法によりシリコン酸化膜を堆積し、これをＨＦ耐性膜５５が露出するまでＣＭＰ法により研磨・除去し、ＨＦ耐性膜５５上に、素子分離溝１１−２に対応してシリコン酸化膜パターン５６を形成する。
【０１０１】
次いで図１２（Ｃ）の工程では、シリコン酸化膜パターン５６をマスクに、ＨＦ耐性膜５５およびその下のＳｉＮパターン５４を熱燐酸処理により溶解除去する。さらにシリコン酸化膜パターン５６をＨＦによるウェットエッチング処理により除去する。ここで、ＳｉＯＣＮ膜あるいはＳｉＣＮ膜は熱燐酸に可溶で、ＳｉＮと同等かやや小さいエッチング速度を示すため、熱燐酸処理において、ＳｉＮパターンが除去されても、それより先にＨＦ耐性膜５２Ｃ，５５が素子分離溝１１−２中において除去されてしまい、シリコン酸化膜５２Ｂが露出する状況が生じることはない。なお、ＨＦ耐性膜５５の一部が、熱燐酸処理の後で突出し、突起５５ａを形成することがある。このような場合はＣＭＰ法によりＨＦ耐性膜５５表面を平坦化してもよい。以上により、ＣＶＤ酸化膜５２Ｂの全体がＨＦ耐性膜５２Ｃおよび５５に覆われた素子分離領域５２が形成される。
【０１０２】
次いで図１３の工程では、図１２（Ｃ）の素子領域１１Ａに、先に示した図４（Ａ）のｎ型不純物元素のイオン注入工程から図４（Ｃ）のトレンチの形成工程までを行う。さらに、先に示した図５（Ａ）と同様に、ＨＦを使用した等方性エッチングによりシリコン酸化膜からなる第１側壁絶縁膜１６Ａ，１６Ｂの一部を除去し、第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側にシリコン基板１１の表面を露出する間隙１６Ａ−１，１６Ｂ−１を形成する。
【０１０３】
図１３の工程の後には、先に示した図５（Ｂ）およびシリサイド層の形成を行い、図１０に示すｐチャネルＭＯＳトランジスタ５０が形成される。
【０１０４】
この製造方法では、図１３の工程において、第１側壁絶縁膜１６Ａ，１６Ｂの一部を除去するために、ＨＦ処理を過剰に行った場合でも、素子分離領域５２はその全体がＨＦ耐性膜５２Ｃ，５５に覆われているので、ＨＦにより溶解することを防止できる。したがって、素子分離領域５２の浸食による悪影響、例えば接合リークを抑止できる。
【０１０５】
図１４は、本発明の実施の形態に係る第５例の半導体装置の断面図、図１５は、本発明の実施の形態に係る第６例の半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０６】
図１４を参照するに、第５例の半導体装置はｐチャネルＭＯＳトランジスタ６０である。ｐチャネルＭＯＳトランジスタ６０は、先の図６に示す第２例のｐチャネルＭＯＳトランジスタ３０において、素子分離領域１２の代わりに図１３に示す素子分離領域５２を採用したものである。
【０１０７】
また、図１５を参照するに、第６例の半導体装置はｐチャネルＭＯＳトランジスタ６５である。ｐチャネルＭＯＳトランジスタ６５は、先の図８に示す第３例のｐチャネルＭＯＳトランジスタ４０において、素子分離領域１２の代わりに図１３に示す素子分離領域５２を採用したものである。これにより、第５例および第６例のｐチャネルＭＯＳトランジスタ７０，７５のいずれもが図１０に示すｐチャネルＭＯＳトランジスタ５０と同様の効果を有する。
【０１０８】
図１６は、本発明の実施の形態に係る第７例の半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０９】
図１６を参照するに、第７例の半導体装置はｎチャネルＭＯＳトランジスタ７０である。ｎチャネルＭＯＳトランジスタ７０は、先の図３に示すｐチャネルＭＯＳトランジスタにおいて、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂの代わりに、チャネル領域に引張り応力を誘起するＳｉＣ混晶層領域７１Ａ，７１Ｂが採用されている。
【０１１０】
また、ｎチャネルＭＯＳトランジスタ７０に導入された不純物元素は、先の図３に示すｐチャネルＭＯＳトランジスタの不純物元素に対して反対導電型の不純物元素が導入されている。すなわち、ＳｉＣ混晶層領域７１Ａ，７１Ｂにはｎ型不純物元素が含まれている。また、ｎチャネルＭＯＳトランジスタ７０では、素子領域１１Ａ，ポケット注入領域１１ｐｃ、およびＳｉウェル領域にはｐ型の不純物元素が導入され、ソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢ、ソースおよびｎ型拡散領域１１Ｓｎ，１１Ｄｎにはｎ型の不純物元素が導入されている。ｎチャネルＭＯＳトランジスタ７０は、これら以外は図３に示すｐチャネルＭＯＳトランジスタと略同様である。
【０１１１】
シリコン基板１１中には第２側壁絶縁膜１８Ａ，１８Ｂのそれぞれ外側にトレンチ１１−１Ａ，１１−１Ｂが形成されている。そして、トレンチ１１−１Ａ，１１−１Ｂのそれぞれ充填するように、その底面１９ｃのシリコン基板１１の表面にｎ型不純物元素を含むＳｉＣ混晶層領域７１Ａ，７１Ｂがエピタキシャルに成長されている。ＳｉＣ混晶層領域７１Ａ，７１Ｂは、シリコン基板１１を構成するＳｉ結晶よりも小さな格子定数を有するため、先に図１で説明したような機構で、かつ応力の向きが矢印ａ〜ｄとそれぞれ反対の向きの応力が働く。その結果、シリコン基板１１中ゲート電極１４の直下のチャネル領域に一軸性の引張り応力が誘起される。この引張り応力により、チャネル領域において電子移動度が増加し、ｎチャネルＭＯＳトランジスタの電流駆動能力を向上できる。
【０１１２】
ＳｉＣ混晶層７１Ａ，７１Ｂは、先の図３に示すＳｉＧｅ混晶層１９Ａ，１９Ｂと同様に、シリコン基板１１の表面に接する第１側壁絶縁膜１６Ａ，１６Ｂのそれぞれの外側で第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側に、シリコン基板１１の表面を覆うように形成された延出部７１Ａａおよび７１Ｂａを有している。延出部７１Ａａおよび７１Ｂａは、それぞれソースエクステンション領域１１ＥＡおよびドレインエクステンション領域１１ＥＢに接触するように形成されている。ＳｉＣ混晶層領域７１Ａａおよび７１Ｂａは、活性度の高いｎ型不純物元素を含み低抵抗のＣＶＤ膜であるので、寄生抵抗を大幅に低減でき、その結果、ショートチャネル効果を生じさせずに、ｎチャネルＭＯＳトランジスタ７０の電流駆動能力を向上できる。
【０１１３】
また、延出部７１Ａａおよび７１ＢａのＳｉＣ混晶層７１Ａ，７１Ｂは、その直下のシリコン基板１１にゲート長方向に沿った圧縮応力を印加していることが十分に期待される。この場合、側壁面１９ｂがＳｉＣ混晶７１Ａ，７１Ｂで固定されているため、延出部１９Ａａ，１９ＢａのＳｉＣ混晶層７１Ａ，７１Ｂによってソースおよびドレインエクステンション領域１１ＥＡおよび１１ＥＢに生じる圧縮歪は、チャネル領域のＳｉ結晶へそれぞれから対向する向きに引張り応力を発生すると考えられる。その結果、チャネル領域の電子移動度がいっそう高まっていることが期待される。
【０１１４】
ＳｉＣ混晶層７１Ａ，７１Ｂは、その結晶性が良好な点で、Ｃ濃度がＳｉＣ全体対して０．１原子％〜２．０原子％であることが好ましい。
【０１１５】
また、ＳｉＣ混晶層１９Ａ，１９Ｂのｎ型の不純物元素は、例えばＰあるいはＡｓからなり、不純物元素濃度は、１×１０19ｃｍ-3〜１×１０20ｃｍ-3の範囲に設定されている。
【０１１６】
ＳｉＣ混晶層７１Ａａ，７１Ｂａは、例えば、減圧ＣＶＤ装置を用いて形成できるが、その形成方法は以下の通りである。第１例の図４（Ａ）〜（Ｃ）および図５（Ａ）の工程と略同様の工程を行った後、トレンチを形成した基板を水素ガス、窒素ガス、Ａｒガス、Ｈｅガスなどの不活性ガスが充填され、５〜１３３０Ｐａの圧力に保持された減圧ＣＶＤ装置中に導入する。次いで、水素雰囲気中で４００〜５５０℃の温度まで昇温した後、５〜１３３０Ｐａの圧力で最大５分間保持して、基板の水素雰囲気中ベーキングを行う。次いで、４００〜５５０℃の基板温度で水素、窒素、ＨｅあるいはＡｒなどの不活性ガス雰囲気の分圧を５〜１３３０Ｐａに保持したまま、さらにシラン（ＳｉＨ4）ガスをＳｉの気相原料として１〜１０Ｐａの分圧で、モノメチルシラン（ＳｉＨ3ＣＨ3）ガスをＣの気相原料として０．０１〜１Ｐａの分圧で、またフォスフィン（ＰＨ3）ガスをドーパントガスとして１×１０-5〜１×１０-2Ｐａの分圧で、またさらに塩化水素（ＨＣｌ）ガスをエッチングガスとして１〜１０Ｐａの分圧で、１〜４０分間にわたり供給することにより、トレンチ中にｎ型のＳｉＣ混晶層領域をエピタキシャル成長させる。これにより、第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側に形成された間隙のシリコン基板１１の表面にもｎ型のＳｉＣ混晶層７１Ａ，７１Ｂが成長し、延出部７１Ａａ，７１Ｂａが形成される。さらに、ＳｉＣ混晶層７１Ａ，７１Ｂは、第２側壁絶縁膜１８Ａ，１８Ｂの外表面に接するようにして上方に成長して形成される。
【０１１７】
また、第７例のｎチャネルＭＯＳトランジスタ７０は、ＳｉＣ混晶層を充填するシリコン基板１１のトレンチ１１−１Ａ，１１−１Ｂの側壁面の形状を先に説明したｐチャネルＭＯＳトランジスタと同様として、次の図１７または図１８に示すｎチャネルＭＯＳトランジスタを構成してもよい。
【０１１８】
図１７は、本発明の実施の形態に係る第８例の半導体装置の断面図、図１８は、本発明の実施の形態に係る第９例の半導体装置の断面図である。
【０１１９】
図１７および図１８を参照するに、第８例および第９例のｎチャネルＭＯＳトランジスタ７５，８０は、ＳｉＣ混晶層７１Ａ，７１Ｂの側壁面１９ｄ、１９ｆが、それぞれ図６に示す第２例、図８に示す第３例のｐチャネルＭＯＳトランジスタと同様となっている。第８例および第９例のｎチャネルＭＯＳトランジスタ７５，８０は、それぞれ第２例および第３例のｐチャネルＭＯＳトランジスタと応力の向きが反対である以外は同様の作用を有し、電流駆動能力をいっそう向上できる。
【０１２０】
図１９〜図２１は、本発明の実施の形態に係る第１０例〜第１２例の半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１２１】
図１９〜図２１を参照するに、第１０例〜第１２例の半導体装置はｎチャネルＭＯＳトランジスタ８５，９０，９５であり、上述した、第７例〜第９例のｎチャネルＭＯＳトランジスタに、図１０に示す素子分離領域５２を採用したものである。素子分離領域５２は、ＣＶＤ酸化膜５２Ｂの全体をＨＦ耐性膜５２Ｃおよび５５で覆うように形成されているので、第１側壁絶縁膜１６Ａ，１６Ｂを一部除去する際のＨＦ処理による素子分離領域５２の浸食を回避できる。また、ＨＦ処理は、自然酸化膜の除去に用いられるがその場合も素子分離領域の浸食を回避できる。その結果、ソースあるいはドレインのシリサイド層がシリコン基板１１のｎ型Ｓｉウェル領域１１ｐに達するおそれを回避し、接合リークを抑止できる。
【０１２２】
次に、本発明の実施の形態に係る第１３例の半導体装置を説明する。第１３例の半導体装置は、相補型ＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ、ＣＭＯＳ）トランジスタである。なお、第１３例の半導体装置を構成するｐチャネルＭＯＳトランジスタも本発明の実施の形態である。
【０１２３】
図２２は、本発明の実施の形態に係る第１３例の半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１２４】
図２２を参照するに、第１３例の半導体装置は、ｐチャネルＭＯＳトランジスタ１００ｐおよびｎチャネルＭＯＳトランジスタ１００ｎから構成される。ｐチャネルＭＯＳトランジスタ１００ｐは、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢおよびポケット注入領域の構成が異なる以外は、第１例の半導体装置と略同様の構成を有する。
【０１２５】
ｎチャネルＭＯＳトランジスタ１００ｎは、（１００）結晶面を主面とする単結晶のシリコン基板１１に、ｎ−ＭＯＳ領域１０１ｎの、素子分離領域１２により画成された素子領域１１Ａに形成されている。シリコン基板１１には、素子領域１１Ａに対応してｐ型Ｓｉウェル領域１１ｐが形成されている。素子領域１１Ａのシリコン基板１１上には、シリコン基板１１中のチャネル領域に対応してゲート絶縁膜１３が形成されている。ゲート絶縁膜１３の上にはＡｓ（砒素）等のｎ型不純物元素が導入されたポリシリコン膜からなるゲート電極１４が形成されている。ゲート絶縁膜１３とゲート電極１４との積層体の一対をなす側壁上には、第１側壁絶縁膜１６Ａ，１６Ｂが形成されている。さらに、第１側壁絶縁膜１６Ａ，１６Ｂは、ゲート絶縁膜１３の両側のシリコン基板１１の表面を覆い、連続してゲート絶縁膜１３とゲート電極１４との積層体の側壁を覆うように形成されている。第１側壁絶縁膜１６Ａ，１６Ｂの各々の外表面には、第２側壁絶縁膜１８Ａ，１８Ｂが形成されている。
【０１２６】
さらに、ｎチャネルＭＯＳトランジスタ１００ｎでは、素子領域１１Ａにおいてシリコン基板１１中のゲート電極１３の両側の領域にＢなどのｐ型不純物元素が斜めイオン注入されてｐ型のポケット注入領域１１ｐｄが形成されている。さらに、ポケット注入領域１１ｐｄに部分的に重畳するように、ｎ型のソースエクステンション領域１０３ＥＡおよびドレインエクステンション領域１０３ＥＢが形成されている。ｎ型のソースエクステンション領域１０３ＥＡおよびドレインエクステンション領域１０３ＥＢは、ｎチャネルＭＯＳトランジスタ１００ｎのそれぞれソース領域１１Ｓおよびドレイン領域１１Ｄを構成するｎ型拡散領域１１Ｓｎ，１１Ｄｎに連続している。
【０１２７】
ｐチャネルＭＯＳトランジスタ１００ｐは、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢが、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層に含まれるｐ型不純物元素と同種のｐ型不純物元素、例えばＢからなる。ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢに含まれるｐ型不純物元素は、熱処理によってシリコン基板中に固相拡散したものである。
【０１２８】
ｐチャネルＭＯＳトランジスタ１００ｐは、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢの内側のゲート絶縁膜１３の下側にｎ型のポケット注入領域が形成されていない。これは、以下の理由による。
【０１２９】
ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢは、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層に含まれるｐ型不純物元素が熱処理によってシリコン基板１１中に固相拡散することにより形成されている。そのため、シリコン基板１１の表面から深さ方向に沿った不純物元素の濃度プロファイルは、シリコン基板１１の表面で最も高く、深さ方向に沿って減少する。一方、イオン打ち込み法による不純物注入の場合は、チャンネリング効果が生じて所望の深さよりも深い位置に不純物元素の濃度がその周辺よりも高い領域（チャンネリングによる高濃度領域）が形成される。そのため、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢの内側でそれよりも深い領域にｎ型のポケット注入領域を形成して、ショートチャネル効果を抑制する。しかし、第１３例のｐチャネルＭＯＳトランジスタ１００ｐでは、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢは固相拡散により形成されているので、チャンネリングによる高濃度領域は生じないため、ポケット注入領域を省略可能となる。また、ポケット注入領域を形成してもよいが、従来のポケット注入領域の不純物濃度よりも低減が可能である。なお、チャンネリング効果は、イオン注入法により注入した不純物元素がシリコンの原子に衝突を繰り返さずに結晶格子の間隙を通過してしまい、所望の深さよりも深い領域に高濃度の領域が形成されることをいう。
【０１３０】
なお、ｐチャネルＭＯＳトランジスタ１００ｐにポケット注入領域が形成されていない場合は、ソースおよびドレインエクステンション領域の底から深さ方向のｎ型の不純物濃度は、ｎ型ウェルの不純物濃度となる。
【０１３１】
また、ｐチャネルＭＯＳトランジスタ１００ｐは、延出部１９Ａａ，１９Ｂａの体積が大きいほどチャネル領域に印加される応力が増加してキャリアの移動度がいっそう向上することが期待できる点で好ましい。例えば、第２側壁絶縁膜１８Ａ，１８Ｂの外側端から延出部１９Ａａ，１９Ｂａのゲート電極側の先端までの距離Ｌ1は、長いほど好ましい。距離Ｌ1が長いほどチャネル領域の寄生抵抗が低下し、チャネル領域のｐ型キャリアの移動度が向上することが期待される。但し、距離Ｌ1は、延出部１９Ａａ，１９Ｂａのゲート電極１４側の先端がゲート絶縁膜１３の側壁面に接触しない長さに設定されるべきである。
【０１３２】
また、延出部１９Ａａ，１９Ｂａの厚さｔ１は、チャネル領域の寄生抵抗が低下し、かつｐ型キャリアの移動度が向上することが期待される点で、５ｎｍ〜２０ｎｍの範囲に設定されることが好ましい。なお、延出部１９Ａａ，１９Ｂａのかかる厚さｔ１の範囲は、先の第１例〜第１２例でも同様の範囲に設定されることが好ましい。
【０１３３】
第１３例の半導体装置１００では、ｐチャネルＭＯＳトランジスタ１００ｐのソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢは、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層に含まれるｐ型不純物元素が固相拡散することにより形成される。固相拡散では、チャンネリング効果が生じないので、ｎ型のポケット注入領域の不純物濃度を低減あるいはそれ自体を省略可能である。その結果、チャネル領域のキャリア移動度を向上できる。
【０１３４】
次に、第１３例の半導体装置の製造方法を図２３Ａ〜図２３Ｇを参照しながら説明する。
【０１３５】
図２３Ａ〜図２３Ｇは第１３例の半導体装置の製造工程図である。かかる製造工程図は、図２２と同様にｐチャネルおよびｎチャネルＭＯＳトランジスタのゲート長方向に沿った断面図である。
【０１３６】
最初に、図２３Ａの工程では、シリコン基板１１の表面には素子領域１１Ａが、ＳＴＩ型の素子分離構造１２により画成されており、ｐ−ＭＯＳ領域１０１ｐの素子領域１１Ａにｎ型不純物元素をイオン注入することにより、素子領域１１Ａに対応してｎ型Ｓｉウェル１１ｎが形成される。また、ｎ−ＭＯＳ領域１０１ｎの素子領域１１Ａにｐ型不純物元素をイオン注入することにより、素子領域１１Ａに対応してｐ型Ｓｉウェル１１ｐが形成される。
【０１３７】
図２３Ａの工程ではさらに、シリコン基板１１上に、ｐ−ＭＯＳ領域１０１ｐおよびｎ−ＭＯＳ領域１０１ｎのそれぞれの素子領域１１Ａに対応してゲート絶縁膜１３およびゲート電極１４が、シリコン基板１１上に一様に形成されたＳｉＯＮ膜およびポリシリコン膜のパターニングにより形成される。
【０１３８】
図２３Ａの工程ではさらに、ｐ−ＭＯＳ領域１０１ｐをレジスト膜１０５により覆い、ｎ−ＭＯＳ領域１０１ｎの素子領域１１Ａ中にゲート電極１４をマスクに、Ｂなどのｐ型不純物元素を斜め入射によりイオン注入してｐ型のポケット注入領域１１ｐｄを形成する。さらにｎ−ＭＯＳ領域１０１ｎの素子領域１１Ａ中にゲート電極１４をマスクとして、ＰやＡｓなどのｎ型不純物元素をイオン注入することにより、ｎ型のソースエクステンション領域１０３ＥＡおよびドレインエクステンション領域１０３ＥＢを形成する。
【０１３９】
次いで、図２３Ｂの工程では、レジスト膜１０５を除去し、ゲート電極１４上に第１絶縁膜１６ａを形成し、さらにその上に第２絶縁膜１８ａを形成する。さらに、第２絶縁膜１８ａをエッチバックしてゲート電極１４の両側以外の第２絶縁膜１８ａを除去し、第２側壁絶縁膜１８Ａ，１８Ｂを形成する。さらに、第２側壁絶縁膜１８Ａ，１８Ｂをマスクとして第１絶縁膜１６ａをエッチングして、シリコン基板１１およびゲート電極１４の表面を露出させ、第１側壁絶縁膜１６Ａ，１６Ｂを形成する。第１側壁絶縁膜１６Ａ，１６Ｂは、第２側壁絶縁膜１８Ａ，１８Ｂと互いに異なる、エッチング選択性を有する絶縁性材料からなる。第１側壁絶縁膜１６Ａ，１６Ｂは例えばシリコン酸化膜からなり、第２壁絶縁膜１８Ａ，１８Ｂは例えばシリコン窒化膜からなる。第１側壁絶縁膜１６Ａ，１６Ｂは、シリコン基板１１の表面に形成された厚さが、５ｎｍ〜２０ｎｍに設定されることが好ましい。これは、ｐ−ＭＯＳ領域１０１ｐでは、後の工程で第１側壁絶縁膜１６Ａ，１６Ｂの一部を除去して間隙を形成し、その間隙にＳｉＧｅ混晶層を充填するためである。第１側壁絶縁膜１６Ａ，１６Ｂの厚さが５ｎｍを切る厚さでは、間隙を形成する際に、ＨＦ水溶液やＨＦ蒸気等のエッチャントが侵入しにくくなり、間隙を形成し難くなる傾向がある。また、第１側壁絶縁膜１６Ａ，１６Ｂの厚さが２０ｎｍを超えると第２側壁絶縁膜１８Ａ，１８Ｂの膜厚が不十分となり易く、延出部１９Ａａ，１９Ｂａを形成する際にリフトオフされる傾向にある。
次いで、図２３Ｃの工程では、ｎ−ＭＯＳ領域１０１ｎをレジスト膜１０６で覆い、ｐ−ＭＯＳ領域１０１ｐにＢなどのｐ型不純物元素をイオン注入することにより、シリコン基板１１中、素子領域１１Ａのうち、第２側壁絶縁膜１８Ａ，１８Ｂの外側部分にｐ型の不純物領域１１Ｓｐ，１１Ｄｐを形成する。不純物領域１１Ｓｐ，１１Ｄｐは、第２側壁絶縁膜１８Ａ，１８Ｂの外側端よりも内側に入り込むようにシリコン基板面に斜めにｐ型不純物元素をイオン注入してもよい。
【０１４０】
次いで、図２３Ｄの工程では、レジスト膜１０６を除去し、ｎ−ＭＯＳ領域１０１ｎの表面を覆うシリコン酸化膜１０８を形成する。シリコン酸化膜１０８は、後の工程のｐ−ＭＯＳ領域１０１ｐの等方性エッチングにより消失しない程度の厚さ、例えば４０ｎｍに高密度プラズマＣＶＤ装置により形成される。
【０１４１】
図２３Ｄの工程ではさらに、ｐ−ＭＯＳ領域１０１ｐのシリコン基板１１中、第２側壁絶縁膜１８Ａ，１８Ｂの外側の素子領域１１Ａ部分をエッチングしてトレンチ１１−１Ａ，１１−１Ｂを形成する。この形成方法は先の図４（Ｃ）の説明と同様である。
【０１４２】
図２３Ｄの工程ではさらに、ｐ−ＭＯＳ領域１０１ｐの第１側壁絶縁膜１６Ａ，１６Ｂの一部を等方性エッチングにより除去し、第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側にシリコン基板１１の表面を露出する間隙１６Ａ−１，１６Ｂ−１を形成する。間隙１６Ａ−１，１６Ｂ−１の形成方法は先の図５（Ａ）の説明と同様である。間隙１６Ａ−１，１６Ｂ−１は、第２側壁絶縁膜１８Ａ，１８Ｂの外側端からゲート電極１４側の第１側壁絶縁膜１６Ａ，１６Ｂの先端部までの距離Ｌ2が長いほど好ましい。
【０１４３】
次いで、図２３Ｅの工程では、図２３Ｄのｐ−ＭＯＳ領域１０１ｐのトレンチ１１−１Ａ，１１−１Ｂ中にｐ型のＳｉＧｅ混晶層１９Ａ，１９Ｂをエピタキシャル成長させる。ｐ型のＳｉＧｅ混晶層１９Ａ，１９Ｂは、図２３Ｄに示す間隙１６Ａ−１，１６Ｂ−１に充填され、延出部１９Ａａ，１９Ｂａが形成される。さらに、ＳｉＧｅ混晶層１９Ａ，１９Ｂは、第２側壁絶縁膜１８Ａ，１８Ｂの外表面に密着するように上方に成長する。また、これと同時にゲート電極１４の表面にもＳｉＧｅ混晶層１９Ｃが形成される。ｐ型のＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形成方法は先の図５（Ｂ）の工程と同様である。
【０１４４】
次いで、図２３Ｆの工程では、ｐ−ＭＯＳ領域１０１ｐを覆うレジスト膜１０９を形成し、さらに、ｎ−ＭＯＳ領域１０１ｎを覆うシリコン酸化膜１０８をドライエッチングにより除去してシリコン基板１１の表面を露出する。
【０１４５】
図２３Ｆの工程ではさらに、ｎ−ＭＯＳ領域１０１ｎにＰなどのｎ型不純物元素をイオン注入して、シリコン基板１１中、素子領域１１Ａのうち、第２側壁絶縁膜１８Ａ，１８Ｂの外側部分にｎ型の不純物領域１１Ｓｎ，１１Ｄｎを形成する。このように、ｐ−ＭＯＳ領域１０１ｐのＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形成後に、ｎ−ＭＯＳ領域１０１ｎのｎ型の不純物領域１１Ｓｎ，１１Ｄｎを形成することで、不純物領域１１Ｓｎ，１１Ｄｎの不純物元素の異常拡散が抑制され、トランジスタ特性が良好となる。
【０１４６】
次いで、図２３Ｇの工程では、熱処理によりｐ−ＭＯＳ領域１０１ｐにソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢを形成する。具体的には、例えば枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）装置により加熱して、ｐ−ＭＯＳ領域１０１ｐの延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層に含まれるｐ型不純物元素を延出部１９Ａａ，１９Ｂａに接するシリコン基板１１中に拡散させる。すなわち、図中の延出部１９Ａａ，１９Ｂａに矢印で示すように、不純物濃度が高い延出部１９Ａａ，１９Ｂａから不純物濃度の低いシリコン基板１１中にｐ型不純物元素が拡散する。この拡散は固相拡散であるため、ｐ型不純物元素はシリコン基板１１の表面付近が不純物濃度が高くなり、深さ方向に沿って不純物濃度が低下するプロファイルを形成する。したがって、イオン打ち込み法のようなチャンネリング効果は生じないため、ｎ型のポケット注入領域を形成しなくともショートチャネル効果を抑制できる。そのため、チャネル領域のｐ型キャリアの移動度を向上することができる。
【０１４７】
なお、ポケット注入領域（不図示）を従来よりも低い不純物濃度で形成してもよい。ポケット注入領域を形成する場合は、先の図２３Ａの工程において、ｐ−ＭＯＳ領域１０１ｐの素子領域１１Ａ中にゲート電極１４をマスクに、Ｐなどのｎ型不純物元素を斜め入射法によりイオン注入してポケット注入領域を形成する。
【０１４８】
図２３Ｇの工程ではさらに、ｐ型拡散領域１１Ｓｐ，１１Ｄｐやｎ型拡散領域１１Ｓｎ，１１Ｄｎ等の不純物元素を活性化する熱処理を行う。但し、上記のソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢの形成のための熱処理により不純物元素が活性化される場合は省略してもよい。
【０１４９】
なお、図２３Ｆの工程のｎ型の不純物領域１１Ｓｎ，１１Ｄｎの形成を、図２３Ｇの工程のソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢの形成の後で、かつ活性化熱処理の前に行ってもよい。これにより、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢの形成のための熱処理が不純物領域１１Ｓｎ，１１Ｄｎに与える影響（熱拡散等のプロファイルの乱れ）を回避できる。
【０１５０】
図２３Ｇの工程の後にシリサイド形成工程を行う。これにより、図２２に示すように、ｐ−ＭＯＳ領域１０１ｐのＳｉＧｅ混晶層１９Ａ，１９Ｂの表面、およびゲート電極１４上のＳｉＧｅ混晶層１９Ｃ表面がシリサイド化されシリサイド層２０Ａ〜２０Ｃが形成される。さらに、ｎ−ＭＯＳ領域１０１ｎのソースおよびドレイン領域１１Ｓ，１１Ｄのシリコン基板１１の表面およびゲート電極１４の表面がシリサイド化されシリサイド層１０４Ａ〜１０４Ｃが形成される。シリサイド形成工程は、先の図５（Ｂ）の後の工程の説明と同様の方法で行う。以上により、図２２の第１３例のｐチャネルＭＯＳトランジスタ１００ｐおよびｎチャネルＭＯＳトランジスタ１００ｎからなる半導体装置１００が形成される。
【０１５１】
第１３例の半導体装置１００の製造方法では、熱処理によりｐ−ＭＯＳトランジスタの延出部１９Ａａ，１９Ｂａに充填されたＳｉＧｅ混晶層に含まれるｐ型不純物元素をシリコン基板１１中に固相拡散させてソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢを形成する。固相拡散であるため、ｐ型不純物元素はシリコン基板１１の表面付近が不純物濃度が高くなり、深さ方向に沿って不純物濃度が低下するプロファイルを形成する。イオン打ち込み法のようなチャンネリング効果は生じないため、ｎ型ポケット注入領域の不純物濃度を低減でき、さらにはｎ型ポケット注入領域を形成しなくともショートチャネル効果を抑制できる。そのため、チャネル領域のｐ型キャリアの移動度を向上することができる。また、ｐ−ＭＯＳトランジスタ１００ｐのポケット注入領域形成工程を省略できるため、半導体装置の工程簡略化が可能となる。
【０１５２】
次に、上述した第１３例の半導体装置のｐチャネルＭＯＳトランジスタの変形例を説明する。かかる変形例（第１４例〜第１８例）は、第１３例のｎチャネルＭＯＳトランジスタと組み合わせたＣＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタ単体のいずれもが本発明の実施の形態である。
【０１５３】
図２４および図２５は、それぞれ、本発明の実施の形態に係る第１４例および第１５例の半導体装置の断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１５４】
図２４および図２５を参照するに、第１４例および第１５例の半導体装置１１０，１１１は、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形態が異なる以外は第１３例の半導体装置と同様の構成を有する。さらに、第１４例および第１５例の半導体装置１１０，１１１のＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形態は、それぞれ第２例および第３例の半導体装置のＳｉＧｅ混晶層領域と同様であり、形成方法も同様である。
【０１５５】
さらに、第１４例および第１５例の半導体装置１１０，１１１は、それぞれ、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢが延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層に含まれるｐ型不純物元素が熱処理によって固相拡散して形成されたものである。
【０１５６】
したがって、第１４例および第１５例の半導体装置１１０，１１１は、それぞれ、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形態による効果とソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢの効果により、キャリア移動度をいっそう向上できる。
【０１５７】
図２６〜図２８は、それぞれ、本発明の実施の形態に係る第１６例〜第１８例の半導体装置の断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１５８】
図２６〜図２８を参照するに、第１６例〜第１８例の半導体装置１１５〜１１７は、素子分離領域５２の構成が異なる以外は、それぞれ、第１３例〜第１５例の半導体装置（ｐチャネルＭＯＳトランジスタ）と同様の構成を有する。第１６例〜第１８例の半導体装置１１５〜１１７の素子分離領域５２は、第４例〜第６例と同様の構成を有する。
【０１５９】
したがって、第１６例〜第１８例の半導体装置１１５〜１１７は、ＨＦ処理による素子分離領域５２の浸食を回避して接合リークを抑止できると共にチャネル領域のキャリア移動度をいっそう向上できる。
【０１６０】
図２９は、本発明の実施の形態に係る第１９例の半導体装置の断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１６１】
図２９を参照するに、第１９例の半導体装置１２０は、ｐチャネルＭＯＳトランジスタ１２０ｐおよびｎチャネルＭＯＳトランジスタ１２０ｎがゲート電極１４の対向する一対の側壁面と第１側壁絶縁膜１６Ａ，１６Ｂとの間に、シリコン基板１１の表面に接すると共にゲート絶縁膜１３の側壁面を覆う第３側壁絶縁膜１２２Ａ，１２２Ｂが形成されている。第１９例の半導体装置１２０のｐチャネルＭＯＳトランジスタ１２０ｐは、第３側壁絶縁膜１２２Ａ，１２２Ｂが形成されている以外は、図３の第１例の半導体装置１０と同様の構成からなる。
【０１６２】
第３側壁絶縁膜１２２Ａ，１２２Ｂは、第１側壁絶縁膜１６Ａ，１６Ｂとは異なる、エッチング選択性を有する絶縁性材料からなる。第３側壁絶縁膜１２２Ａ，１２２Ｂは、第１側壁絶縁膜１６Ａ，１６Ｂが例えばシリコン酸化膜の場合は、例えばシリコン窒化膜である。
【０１６３】
ｐチャネルＭＯＳトランジスタ１２０ｐの延出部１９Ａａ，１９Ｂａは、ゲート絶縁膜１４側は第１側壁絶縁膜１６Ａ，１６Ｂと接触している。延出部１９Ａａ，１９Ｂａはゲート絶縁膜１３の側壁面に接近するほど、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層からの応力がより効果的にチャネル領域に印加されて、寄生抵抗が低下しキャリア移動度が向上することが期待される。そのため、延出部１９Ａａ，１９Ｂａのゲート絶縁膜１３側は第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に接触するように形成されることが好ましい。
【０１６４】
また、第３側壁絶縁膜１２２Ａ，１２２Ｂは、その厚さが、第１側壁絶縁膜１６Ａ，１６Ｂの厚さと同等かそれよりも薄い方が延出部１９Ａａ，１９Ｂａをゲート絶縁膜１３の側壁面にいっそう接近した位置まで形成できる点で好ましい。第１側壁絶縁膜１６Ａ，１６Ｂは、例えば、１０ｎｍの厚さに設定されるのに対して、第３側壁絶縁膜１２２Ａ，１２２Ｂは、例えば、３ｎｍ〜１０ｎｍの範囲に設定される。
【０１６５】
また、図２９に示すように第１側壁絶縁膜１６Ａ，１６Ｂの下端部は、第２側壁絶縁膜１８Ａ，１８Ｂの底面と略同じ高さに形成されているが、第２側壁絶縁膜１８Ａ，１８Ｂの底面よりも高い位置に形成されていてもよい。
【０１６６】
また、ｎチャネルＭＯＳトランジスタ１２０ｎには第３側壁絶縁膜１２２Ａ，１２２Ｂは必須ではない。しかし、ｐチャネルＭＯＳトランジスタ１２０ｐおよびｎチャネルＭＯＳトランジスタ１２０ｎの両方のゲート長を同じ工程で揃えることができるので、製造工程の簡略化の点で第３側壁絶縁膜１２２Ａ，１２２ＢがｎチャネルＭＯＳトランジスタ１２０ｎにも形成されることが好ましい。
【０１６７】
第１９例の半導体装置は第３側壁絶縁膜１２２Ａ，１２２Ｂを設けることで、第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に接触する位置まで延出部１９Ａａ，１９Ｂａが形成可能となる。したがって、延出部１９Ａａ，１９Ｂａがゲート絶縁膜１３の側壁面に接近させて形成でき、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層からの応力がいっそう効果的にチャネル領域に印加される。その結果、チャネル領域のｐ型のキャリア移動度をいっそう向上できる。
【０１６８】
次に、第１３例の半導体装置の製造方法を図３０Ａおよび図３０Ｂを参照しながら説明する。
【０１６９】
図３０Ａおよび図３０Ｂは第１９例の半導体装置の製造工程図である。
【０１７０】
最初に、図３０Ａの工程では、素子分離構造１２、および素子領域１１Ａにｎ型Ｓｉウェル１１ｎおよびｐ型Ｓｉウェル１１ｐが形成され、さらに、シリコン基板１１上に、ｐ−ＭＯＳ領域１２１ｐおよびｎ−ＭＯＳ領域１２１ｎのそれぞれの素子領域１１Ａに対応してゲート絶縁膜１３およびゲート電極１４が形成される。これまでの工程は、先の図２３Ａの工程と同様である。
【０１７１】
図３０Ａの工程ではさらに、シリコン基板１１、ゲート絶縁膜１３およびゲート電極１４の側壁面および上面を覆う第３絶縁膜１２２ａを形成する。第３絶縁膜１２２ａは、この後の工程で形成する第１側壁絶縁膜とは異なる、エッチング選択性を有する絶縁性材料からなり、例えばＣＶＤ法により形成されたシリコン窒化膜である。さらに、第３絶縁膜１２２ａをエッチバックしてゲート絶縁膜１３およびゲート電極１４の側壁面上に第３側壁絶縁膜１２２Ａ，１２２Ｂを形成する。第３側壁絶縁膜１２２Ａ，１２２Ｂはその下端部がシリコン基板１１に接して形成される。
【０１７２】
図３０Ａの工程ではさらに、ｎ−ＭＯＳ領域１２１ｎの素子領域１１Ａ中にｐ型のポケット注入領域１１ｐｄおよびｎ型のソースエクステンション領域１０３ＥＡおよびドレインエクステンション領域１０３ＥＢを形成する。この工程は、図２３Ａの工程と同様の方法により行われる。
【０１７３】
図３０Ａの工程ではさらに、ｐ−ＭＯＳ領域１２１ｐの素子領域１１Ａ中にゲート電極１４をマスクに、Ａｓなどのｎ型不純物元素を斜め入射によりイオン注入してｎ型のポケット注入領域１１ｐｃを形成する。さらに、ｐ−ＭＯＳ領域１２１ｐの素子領域１１Ａ中にゲート電極１４をマスクとして、Ｂなどのｐ型不純物元素をイオン注入することにより、ｐ型のソースおよびドレインエクステンション領域１１ＥＡ，１１ＥＢを形成する。
【０１７４】
次いで図３０Ｂの工程では、第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に第１側壁絶縁膜１６Ａ，１６Ｂおよび第２側壁絶縁膜１８Ａ，１８Ｂを形成する。第１側壁絶縁膜１６Ａ，１６Ｂおよび第２側壁絶縁膜１８Ａ，１８Ｂの形成方法は先の図２３Ｂの工程と同様である。
【０１７５】
図３０Ｂの工程ではさらに、図２３Ｃおよび図２３Ｄと同様の工程を行い、ｎ−ＭＯＳ領域１２１ｎを覆うシリコン酸化膜１０８、ｐ−ＭＯＳ領域１２１ｐのｐ型の不純物領域１１Ｓｐ，１１Ｄｐ、トレンチ１１−１Ａ，１１−１Ｂを形成する。
【０１７６】
図３０Ｂの工程ではさらに、ｐ−ＭＯＳ領域１２１ｐの第１側壁絶縁膜１６Ａ，１６Ｂの一部を等方性エッチングにより除去し、第２側壁絶縁膜１８Ａ，１８Ｂの底面の下側にシリコン基板１１の表面を露出する間隙１６Ａ−１，１６Ｂ−１を形成する。等方性エッチングは、第１側壁絶縁膜１６Ａ，１６Ｂがシリコン酸化膜からなる場合、ＨＦ水溶液やＨＦ蒸気によりエッチングを行う。この場合、第３側壁絶縁膜１２２Ａ，１２２Ｂをシリコン窒化膜とすることで、第１側壁絶縁膜１６Ａ，１６Ｂのエッチングを過度に行っても第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面で停止する。そのため、エッチングによりゲート絶縁膜１３が侵蝕されたり、チャネル領域のシリコン基板１１の表面が露出することが回避される。また、ゲート絶縁膜１３の側壁面に極めて接近して間隙１６Ａ−１，１６Ｂ−１を形成できる。
【０１７７】
この際、第１側壁絶縁膜１６Ａ，１６Ｂのエッチング量は、図３の第１例の半導体装置１０と同様に適宜選択されるが、間隙１６Ａ−１，１６Ｂ−１が第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に達するように行うことが好ましい。これにより、より大きな延出部１９Ａａ，１９Ｂａを形成できる。
【０１７８】
なお、等方性エッチングの際にゲート電極１４の上部の第１側壁絶縁膜１６Ａ，１６Ｂもエッチングされ、開口部１２３Ａ−２，１２３Ｂ−２が形成される。また、第３側壁絶縁膜１２２Ａ，１２２Ｂの上部が下部よりも薄く形成されることがあるので、等方性エッチングの際に、開口部１２３Ａ−２，１２３Ｂ−２に露出した第３側壁絶縁膜１２２Ａ，１２２Ｂが除去されることもある。
【０１７９】
次いで図３０Ｂの後に、図２３ＥのＳｉＧｅ混晶層領域の形成工程、図２３Ｆのｎ−ＭＯＳ領域のシリコン酸化膜除去工程およびｎ型の不純物領域形成工程、および図２３Ｇの後のシリサイド形成工程と同様の工程を行い、図２９に示す第１９例の半導体装置１２０が形成される。
【０１８０】
第１９例の半導体装置１２０の製造方法では、第３側壁絶縁膜１２２Ａ，１２２Ｂをゲート絶縁膜１３およびゲート電極１４の側壁面上に形成しているので、第１側壁絶縁膜１６Ａ，１６Ｂの等方性エッチングを過度に行っても、ゲート絶縁膜１３の侵蝕が回避されるので、ゲート絶縁膜１３のリークが防止される。また、間隙１６Ａ−１，１６Ｂ−１にチャネル領域のシリコン基板１１の表面が露出することもないので、間隙１６Ａ−１，１６Ｂ−１に充填されたＳｉＧｅ混晶層（延出部１９Ａａ，１９Ｂａ）とチャネル領域との電気的な短絡が回避される。さらに、間隙１６Ａ−１，１６Ｂ−１を第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に接するまで形成できるので、より大きな体積の延出部１９Ａａ，１９Ｂａを形成できる。その結果、チャネル領域にいっそう効果的に応力が印加されるので、キャリア移動度をいっそう向上できる。
【０１８１】
図３１および図３２は、それぞれ、本発明の実施の形態に係る第２０例および第２１例の半導体装置の断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１８２】
図３１および図３２を参照するに、第２０例および第２１例の半導体装置１２５，１２６は、ＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形態が異なる以外は図２９の第１９例の半導体装置１２０を構成するｐ−ＭＯＳトランジスタ１２０ｐと同様の構成を有する。さらに、第２０例および第２１例の半導体装置１２５，１２６のＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形態は、それぞれ図６の第２例の半導体装置３０および図８の第３例の半導体装置４０のＳｉＧｅ混晶層領域１９Ａ，１９Ｂと同様であり、形成方法も同様である。
【０１８３】
第２０例および第２１例の半導体装置１２５，１２６は、ゲート電極１４の対向する一対の側壁面と第１側壁絶縁膜１６Ａ，１６Ｂとの間に、シリコン基板１１の表面に接すると共にゲート絶縁膜１３の側壁面を覆う第３側壁絶縁膜１２２Ａ，１２２Ｂが形成されている。
【０１８４】
したがって、第２０例および第２１例の半導体装置１２５，１２６は、第１９例の半導体装置と同様の効果を有し、さらに、その効果とＳｉＧｅ混晶層領域１９Ａ，１９Ｂの形態による効果によりキャリア移動度をいっそう向上できる。
【０１８５】
図３３〜図３５は、それぞれ、本発明の実施の形態に係る第２２例〜第２４例の半導体装置の断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１８６】
図３３〜図３５を参照するに、第２２例〜第２４例の半導体装置１２７〜１２９は、素子分離領域５２の構成が異なる以外は、それぞれ、図２９の第１９例のｐチャネルＭＯＳトランジスタ１２０ｐ、図３１の第２０例の半導体装置１２５、および図３２の第２１例の半導体装置１２６と同様の構成を有する。第２２例〜第２４例の半導体装置の素子分離領域５２は、第４例〜第６例の半導体装置の素子分離領域と同様の構成を有する。
【０１８７】
したがって、第２２例〜第２４例の半導体装置１２７〜１２９は、第１９例〜第２２例の半導体装置と同様の効果を有し、さらに、ＨＦ処理による素子分離領域５２の浸食を回避して接合リークを抑止できる。
【０１８８】
図３６は、本発明の実施の形態に係る第２５例の半導体装置の断面図、図３７は、第２５例の半導体装置の要部拡大断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１８９】
図３６および図３７を参照するに、第２５例の半導体装置１３０は、ｐチャネルＭＯＳトランジスタ１３０ｐおよびｎチャネルＭＯＳトランジスタ１２０ｎから構成される。ｐチャネルＭＯＳトランジスタ１３０ｐは、ソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢが延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層に含まれるｐ型不純物元素がシリコン基板１１中に固相拡散して形成されている。さらに、ｐチャネルＭＯＳトランジスタ１３０ｐは、ゲート電極１４の対向する一対の側壁面と第１側壁絶縁膜１６Ａ，１６Ｂとの間に、シリコン基板１１の表面に接すると共にゲート絶縁膜１３の側壁面を覆う第３側壁絶縁膜１２２Ａ，１２２Ｂが形成されている。このように、ｐチャネルＭＯＳトランジスタ１３０ｐは、図２２の第１３例のｐチャネルＭＯＳトランジスタ１００ｐと図２９の第１９例のｐチャネルＭＯＳトランジスタ１２０ｐとを組合わせた構成を有する。
【０１９０】
さらに、ｐチャネルＭＯＳトランジスタ１３０ｐは、延出部１９Ａａ，１９Ｂａのゲート絶縁膜１３側が第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に接触して形成されている。これにより、ｐチャネルＭＯＳトランジスタ１３０ｐは、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層によりチャネル領域に効果的に応力が印加される。さらに、延出部１９Ａａ，１９Ｂａがゲート絶縁膜に接近しているので、延出部１９Ａａ，１９ＢａのＳｉＧｅ混晶層から固相拡散したｐ型の不純物元素がゲート絶縁膜の両側に接近して分布してソースおよびドレインエクステンション領域１０２ＥＡ，１０２ＥＢが形成される。その結果、寄生抵抗がいっそう低減すると共にキャリア移動がいっそう向上することが期待される。
【０１９１】
なお、延出部１９Ａａ，１９Ｂａは、上述したようにゲート絶縁膜１３側が第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に接触することが好ましいが、必須ではない。すなわち、延出部１９Ａａ，１９Ｂａと第３側壁絶縁膜１２２Ａ，１２２Ｂとの間に第１側壁絶縁膜１６Ａ，１６Ｂが介在してもよい。
【０１９２】
なお、第２５例の半導体装置の製造方法は、第１３例のｐチャネルＭＯＳトランジスタ１００ｐと図２９の第１９例のｐチャネルＭＯＳトランジスタ１２０ｐの製造方法を組み合わせればよく、その説明を省略する。
【０１９３】
図３８は、本発明の実施の形態に係る第２６例の半導体装置の断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１９４】
図３８を参照するに、第２６例の半導体装置１４０はｎチャネルＭＯＳトランジスタであり、図１６の第７例の半導体装置７０の変形例である。半導体装置１４０は、ｎ型のソースおよびドレインエクステンション領域１４３ＥＡ，１４３ＥＢが、延出部７１Ａａ，７１ＢａのＳｉＣ混晶層に含まれるｎ型不純物元素がシリコン基板１１中に固相拡散して形成されている。
【０１９５】
したがって、チャンネリング効果による高濃度領域は生じないため、ポケット注入領域の形成が省略可能あるいは低濃度化が可能となり、チャネル領域のｎ型キャリアの移動度が向上する。
【０１９６】
さらに、ｎ半導体装置７０は、上述した、例えば第１３例のｐチャネルＭＯＳトランジスタと同様に、延出部７１Ａａ，７１Ｂａの体積が大きいほどチャネル領域に印加される応力が増加してキャリアの移動度がいっそう向上することが期待できる点で好ましい。
【０１９７】
また、第２６例の半導体装置１４０の製造方法は、ソースおよびドレインエクステンション領域１４３ＥＡ，１４３ＥＢの形成工程以外は、図１６の第７例の半導体装置の製造方法と略同様である。ソースおよびドレインエクステンション領域１４３ＥＡ，１４３ＥＢの形成工程は、ｎ型のＳｉＣ混晶層領域７１Ａ，７１Ｂおよび延出部７１Ａａ，７１Ｂａ等を形成する工程の後に、熱処理により延出部７１Ａａ，７１ＢａのＳｉＣ混晶層に含まれるｎ型不純物元素をシリコン基板１１中に固相拡散させる。そのため、シリコン基板１１の表面から深さ方向に沿ったｎ型の不純物元素の濃度プロファイルは、シリコン基板１１の表面で最も高く、深さ方向に沿って減少する。なお、この熱処理の方法は、図２３Ｇの工程のｐチャネルＭＯＳトランジスタの場合と略同様である。
【０１９８】
また、半導体装置１４０が、ｐチャネルＭＯＳトランジスタと組み合わされてＣＭＯＳトランジスタを構成する場合は、図２３Ａ〜図２３Ｇの各工程において、ｐチャネルＭＯＳトランジスタを形成するための処理とｎチャネルＭＯＳトランジスタを形成するための処理とを入れ換えて行えばよい。
【０１９９】
なお、半導体装置１４０のＳｉＣ混晶層領域の形態を図１７および図１８の半導体装置７５，８０のいずれかのＳｉＣ混晶層領域７１Ａ，７１Ｂの形態に置換してもよい。
【０２００】
さらに、半導体装置１４０の素子分離領域１２を、図１９の第１０例の半導体装置の素子分離領域５２に置換してもよく、さらにその置換した半導体装置のＳｉＣ混晶層領域の形態を図１７および図１８の半導体装置７５，８０のいずれかのＳｉＣ混晶層領域７１Ａ，７１Ｂの形態に置換してもよい。
【０２０１】
図３９は、本発明の実施の形態に係る第２７例の半導体装置の断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０２０２】
図３９を参照するに、第２７例の半導体装置１４５はｎチャネルＭＯＳトランジスタであり、ゲート電極１４の対向する一対の側壁面と第１側壁絶縁膜１６Ａ，１６Ｂとの間に、シリコン基板１１の表面に接すると共にゲート絶縁膜１３の側壁面を覆う第３側壁絶縁膜１２２Ａ，１２２Ｂが形成されている。半導体装置１４５は、第３側壁絶縁膜１２２Ａ，１２２Ｂが形成されている以外は、図１６の第７例の半導体装置７０と同様の構成からなる。
【０２０３】
第３側壁絶縁膜１２２Ａ，１２２Ｂは、第１側壁絶縁膜１６Ａ，１６Ｂとは異なる、エッチング選択性を有する絶縁性材料からなる。第３側壁絶縁膜１２２Ａ，１２２Ｂは、第１側壁絶縁膜１６Ａ，１６Ｂが例えばシリコン酸化膜の場合は、例えばシリコン窒化膜である。
【０２０４】
半導体装置１４５は、延出部７１Ａａ，７１Ｂａのゲート絶縁膜１３側が第１側壁絶縁膜１６Ａ，１６Ｂに接触している。延出部７１Ａａ，７１Ｂａはゲート絶縁膜１３の側壁面に接近するほど、延出部７１Ａａ，７１ＢａのＳｉＣ混晶層からの応力がより効果的にチャネル領域に印加される。その結果、寄生抵抗が低下しキャリア移動度が向上することが期待される。
【０２０５】
さらに、延出部７１Ａａ，７１Ｂａのゲート絶縁膜１３側は第３側壁絶縁膜１２２Ａ，１２２Ｂの外表面に接触するように形成されることが寄生抵抗の低下およびキャリア移動の向上の効果がいっそう高まると期待される点で好ましい。
【０２０６】
なお、半導体装置１４５のＳｉＣ混晶層領域７１Ａ，７１Ｂの形態を図１７および図１８の半導体装置７５，８０のいずれかのＳｉＣ混晶層領域７１Ａ，７１Ｂの形態に置換してもよい。
【０２０７】
さらに、半導体装置１４５の素子分離領域１２を、図１９の第１０例の半導体装置の素子分離領域５２に置換してもよく、さらにその置換した半導体装置のＳｉＣ混晶層領域の形態を図１７および図１８の半導体装置７５，８０のいずれかのＳｉＣ混晶層領域７１Ａ，７１Ｂの形態に置換してもよい。
【０２０８】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【０２０９】
例えば、第１３例の半導体装置のｎチャネルＭＯＳトランジスタを、第７例〜第１２例のいずれかの半導体装置に置換してもよく、あるいは、第２６例または第２７例の半導体装置、あるいは、その上述した変形例のいずれかの構成に置換した半導体装置（ｎチャネルＭＯＳトランジスタ）に置換してもよい。さらに、これらの置換したｎチャネルＭＯＳトランジスタと、第１３例の半導体装置のｐチャネルＭＯＳトランジスタを第１例〜第６例、第１４例〜第２５例のいずれかの半導体装置（ｐチャネルＭＯＳトランジスタ）に置換したｐチャネルＭＯＳトランジスタとを組み合わせてもよい。
【０２１０】
なお、以上の説明に関してさらに以下の付記を開示する。
（付記１）  チャネル領域を含むシリコン基板と、
前記シリコン基板上に、前記チャネル領域に対応してゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の対向する一対の側壁面上に形成される第１の側壁絶縁膜と、
前記第１の側壁絶縁膜の外側の側壁面上に形成される一対の第２の側壁絶縁膜と、
前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成された一の導電型の拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、
前記シリコン基板中、前記一対の第２の側壁絶縁膜の外側に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域に連続して形成された前記導電型の拡散領域よりなるソース領域およびドレイン領域と、
前記シリコン基板中、前記一対の第２の側壁絶縁膜の外側に、前記シリコン基板に対してエピタキシャルに形成された一対の半導体混晶層領域とよりなり、
前記半導体混晶層領域は、前記導電型がｐ型の場合はＳｉＧｅ混晶層からなり、ｎ型の場合はＳｉＣ混晶層からなり、
前記一対の半導体混晶層領域の各々は、
前記導電型の不純物元素を含み、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長すると共に、
前記第２の側壁絶縁膜の底面とシリコン基板の表面との間に、ソースエクステンション領域およびドレインエクステンション領域の各々の一部に接触するように形成された延出部を有することを特徴とする半導体装置。
（付記２）  前記シリコン基板は、（１００）面を主面として有し、前記ゲート電極は、前記シリコン基板上を略<１１０>方向または略<１００>方向に延在することを特徴とする付記１記載の半導体装置。
（付記３）  前記半導体混晶層領域は、第２の側壁絶縁膜の外側の表面に接して形成されてなることを特徴とする付記１または２記載の半導体装置。
（付記４）  前記一対の半導体混晶層領域の各々は、前記ゲート絶縁膜界面よりも下側において、互いに対向する側壁面が、シリコン基板の主面に対して所定の角度をなすファセットから構成されてなることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）  前記ファセットは、前記主面に対して垂直方向に延在する垂直ファセットを含むことを特徴とする付記４記載の半導体装置。
（付記６）  前記ファセットは、互いに対向する半導体混晶層領域の側壁面間の距離が、上方に向かって減少するように形成されてなることを特徴とする付記４記載の半導体装置。
（付記７）  前記ファセットは、下部ファセットと上部ファセットとからなり、
前記下部ファセットは、互いに対向する半導体混晶層領域の側壁面間の距離が、上方に向かって減少するように形成されてなり、
前記上部ファセットは、互いに対向する半導体混晶層領域の側壁面間の距離が、上方に向かって増加するように形成されてなることを特徴とする付記４記載の半導体装置。
（付記８）  前記ファセットは平坦面からなることを特徴とする付記４〜７のうち、いずれか一項記載の半導体装置。
（付記９）  前記ファセットは結晶面からなることを特徴とする付記８記載の半導体装置。
（付記１０）  前記第１の側壁絶縁膜および第２の側壁絶縁膜は、互いに異なる、エッチング選択性を有する絶縁性材料からなることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）  前記シリコン基板上に、素子領域を画成する素子分離領域をさらに有し、
前記素子分離領域は、その全体を覆うＨＦ耐性膜を有することを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）  当該半導体装置は、前記導電型がｐ型で、半導体混晶層領域がｐ型不純物元素を含むＳｉＧｅ混晶層からなる、ｐチャネルＭＯＳトランジスタであり、
前記ＳｉＧｅ混晶層は、Ｇｅ濃度が４０％以下であることを特徴とする付記１〜１１のうち、いずれか一項記載の半導体装置。
（付記１３）  前記ＳｉＧｅ混晶層は、ｐ型不純物としてＢを含み、Ｂ濃度が１×１０19ｃｍ-3〜１×１０21ｃｍ-3の範囲に設定されてなることを特徴とする付記１２記載の半導体装置。
（付記１４）  前記ソースエクステンション領域およびドレインエクステンション領域は、前記延出部に含まれる不純物元素と同種の不純物元素を含み、該不純物元素の濃度が延出部で最も高く、シリコン基板の表面から深さ方向に沿って減少することを特徴とする付記１〜１３のうち、いずれか一項記載の半導体装置。
（付記１５）  前記ソースエクステンション領域およびドレインエクステンション領域は、前記延出部に含まれる不純物元素が拡散して形成されてなることを特徴とする付記１〜１４のうち、いずれか一項記載の半導体装置。
（付記１６）  前記ソースエクステンション領域およびドレインエクステンション領域の内側の、ゲート絶縁膜の下方の領域は、ソースエクステンション領域およびドレインエクステンション領域の第一の導電型とは反対の第２の導電型を有するウェル領域からなり、
前記ソースエクステンション領域およびドレインエクステンション領域よりも深い領域は第２の導電型の不純物濃度がウェル領域の不純物濃度と同等であることを特徴とする付記１４または１５記載の半導体装置。
（付記１７）  当該半導体装置は、前記導電型がｐ型で、半導体混晶層領域がｐ型不純物元素を含むＳｉＧｅ混晶層からなる、ｐチャネルＭＯＳトランジスタであり、
前記ソースエクステンション領域およびドレインエクステンション領域は、前記延出部に含まれるｐ型不純物元素と同種のｐ型不純物元素により形成されてなることを特徴とする付記１４〜１６のうち、いずれか一項記載の半導体装置。
（付記１８）  当該半導体装置は、前記導電型がｎ型で、半導体混晶層領域がｎ型不純物元素を含むＳｉＣ混晶層からなる、ｎチャネルＭＯＳトランジスタであり、
前記ソースエクステンション領域およびドレインエクステンション領域は、前記延出部に含まれるｎ型不純物元素と同種のｎ型不純物元素により形成されてなることを特徴とする付記１４〜１６のうち、いずれか一項記載の半導体装置。
（付記１９）  前記ゲート電極の対向する一対の側壁面と第１の側壁絶縁膜との間に、シリコン基板の表面に達すると共にゲート絶縁膜の側壁面を覆う第３の側壁絶縁膜をさらに備え、
前記第３の側壁絶縁膜は、第１の側壁絶縁膜とは異なる、エッチング選択性を有する絶縁性材料からなることを特徴とする付記１〜１８のうち、いずれか一項記載の半導体装置。
（付記２０）  前記第３の側壁絶縁膜は、その膜厚が第１の側壁絶縁膜の膜厚と同等あるいはそれよりも薄いことを特徴とする付記１９記載の半導体装置。
（付記２１）  前記延出部は、第３の側壁絶縁膜の外側面に接してなることを特徴とする付記１９または２０記載の半導体装置。
（付記２２）  前記延出部の厚さが５ｎｍ〜２０ｎｍの範囲に設定されてなることを特徴とする付記１４〜２１記載の半導体装置。
（付記２３）  チャネル領域の両側に、該チャネル領域に応力を誘起する半導体混晶層領域を有する半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記チャネル領域に対応して、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、一の導電型の、一対の第１の拡散領域を形成する工程と、
前記ゲート絶縁膜およびゲート電極の対向する側壁面上に、その一部がシリコン基板の表面に延在する一対の第１の側壁絶縁膜を形成する工程と、
前記一対の第１の側壁絶縁膜の外側の表面に一対の第２の側壁絶縁膜を形成する工程と、
前記シリコン基板中、それぞれの第２の側壁絶縁膜の外側に前記導電型の、一対の第２の拡散領域を形成する工程と、
前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、それぞれがファセットで画成された側壁面を有するトレンチを、該トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成する第２の拡散領域により連続的に覆われるように形成する工程と、
前記第１の側壁絶縁膜の一部を除去する工程と、
前記トレンチを、前記導電型の半導体混晶層のエピタキシャル成長により充填すると共に、ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長させる工程とを含み、
前記第１の側壁絶縁膜の除去工程は、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜の一部を除去して間隙を形成し、
前記半導体混晶層の充填工程において、前記間隙に半導体混晶層を充填することを特徴とする半導体装置の製造方法。
（付記２４）  前記第１の側壁絶縁膜および第２の側壁絶縁膜は、互いに異なる、エッチング選択性を有する絶縁性材料からなり、
前記第１の側壁絶縁膜の除去工程は、第１の側壁絶縁膜のエッチング速度が第２の側壁絶縁膜のエッチング速度よりも大きなエッチング液を用いることを特徴とする付記２３記載の半導体装置の製造方法。
（付記２５）  前記トレンチを形成する工程は、ドライエッチングにより、側壁面がシリコン基板の主面に垂直なファセットを形成することを特徴とする付記２３記載の半導体装置の製造方法。
（付記２６）  前記トレンチを形成する工程は、前記シリコン基板の主面に垂直なファセットからなる側壁面をエッチングして、複数の、異なるＳｉ（１１１）面に沿うファセットを形成することを特徴とする付記２３記載の半導体装置の製造方法。
（付記２７）  前記第１の側壁絶縁膜の除去工程と半導体混晶層の形成工程との間に、前記シリコン基板の主面に垂直なファセットからなる側壁面をエッチングして、Ｓｉ（１１１）面に沿うファセットを形成することを特徴とする付記２３記載の半導体装置の製造方法。
（付記２８）  前記半導体混晶層の形成工程は、減圧ＣＶＤ法により、Ｓｉ気相原料と、ＧｅまたはＣ気相原料に、前記導電型のドーパントガスを添加して行うことを特徴とする付記２３〜２７のうち、いずれか一項記載の半導体装置の製造方法。
（付記２９）  前記第１の拡散領域を形成する工程は、前記半導体混晶層の充填工程の後に、前記間隙に充填された半導体混晶層に含まれる不純物元素をシリコン基板中に拡散させる熱処理を行うことを特徴とする付記２３記載の半導体装置の製造方法。
（付記３０）  前記ゲート電極を形成する工程と、第１の側壁絶縁膜を形成する工程との間に、前記ゲート絶縁膜およびゲート電極の対向する側壁面上に一対の第３の側壁絶縁膜を形成する工程をさらに備え、
前記第３の側壁絶縁膜は、第１の側壁絶縁膜とは異なる、エッチング選択性を有する絶縁性材料からなることを特徴とする付記２３記載の半導体装置の製造方法。
（付記３１）  前記間隙を形成する工程は、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜を除去して第３の側壁絶縁膜の表面を露出させることを特徴とする付記３０記載の半導体装置の製造方法。
（付記３２）  半導体基板の第１の領域に配設され、チャネル領域の両側に、該チャネル領域に応力を誘起する半導体混晶層領域を有する第１の導電型のＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、該第１の導電型とは反対の第２の導電型のＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記第１および第２領域のシリコン基板上にゲート絶縁膜を形成する工程と、
前記第１および第２領域のシリコン基板上に、前記チャネル領域に対応して、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の領域のシリコン基板中、前記ゲート電極の両側に、一対の第１の導電型のポケット注入領域と、一対の第２導電型の第１の浅い拡散領域を形成する工程と、
前記第１および第２領域のゲート絶縁膜およびゲート電極の対向する側壁面上に、その一部がシリコン基板の表面に延在する一対の第１の側壁絶縁膜を形成する工程と、
前記第１および第２領域の一対の第１の側壁絶縁膜の外側の表面に一対の第２の側壁絶縁膜を形成する工程と、
前記第１の領域のシリコン基板中、それぞれの第２の側壁絶縁膜の外側に第１の導電型、一対の第２の拡散領域を形成する工程と、
前記第１の領域のシリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、それぞれがファセットで画成された側壁面を有するトレンチを、該トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成する第２の拡散領域により連続的に覆われるように形成する工程と、
前記第１の領域の第１の側壁絶縁膜の一部を除去する工程と、
前記トレンチを、第１の導電型の半導体混晶層のエピタキシャル成長により充填すると共に、ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長させる工程と、
前記第２の領域のシリコン基板中、それぞれの第２の側壁絶縁膜の外側に第２の導電型、一対の第２の拡散領域を形成する工程と、
を含み、
前記第１の側壁絶縁膜の除去工程は、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜の一部を除去して間隙を形成し、
前記半導体混晶層の充填工程において、前記間隙に半導体混晶層を充填し、
前記第１の領域の第１の拡散領域を形成する工程は、前記半導体混晶層の充填工程の後に、前記間隙に充填された半導体混晶層に含まれる不純物元素をシリコン基板中に拡散させる熱処理を行うことを特徴とする半導体装置の製造方法。
（付記３３）  半導体基板の第１の領域に配設され、チャネル領域の両側に、該チャネル領域に応力を誘起する半導体混晶層領域を有する第１の導電型のＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、該第１の導電型とは反対の第２の導電型のＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記第１および第２領域のシリコン基板上にゲート絶縁膜を形成する工程と、
前記第１および第２領域のシリコン基板上に、前記チャネル領域に対応して、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜およびゲート電極の側壁面
前記第１の領域のシリコン基板中、前記ゲート電極の両側に、一対の第２の導電型のポケット注入領域と、一対の第１導電型の第１の拡散領域を形成する工程と、
前記第２の領域のシリコン基板中、前記ゲート電極の両側に、一対の第１の導電型のポケット注入領域と、一対の第２導電型の第１の拡散領域を形成する工程と、
前記第１および第２領域のゲート絶縁膜およびゲート電極の対向する側壁面上に、その一部がシリコン基板の表面に延在する一対の第１の側壁絶縁膜を形成する工程と、
前記第１および第２領域の一対の第１の側壁絶縁膜の外側の表面に一対の第２の側壁絶縁膜を形成する工程と、
前記第１の領域のシリコン基板中、それぞれの第２の側壁絶縁膜の外側に第１の導電型、一対の第２の拡散領域を形成する工程と、
前記第１の領域のシリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、それぞれがファセットで画成された側壁面を有するトレンチを、該トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成する第２の拡散領域により連続的に覆われるように形成する工程と、
前記第１の領域の第１の側壁絶縁膜の一部を除去する工程と、
前記トレンチを、第１の導電型の半導体混晶層のエピタキシャル成長により充填すると共に、ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長させる工程と、
前記第２の領域のシリコン基板中、それぞれの第２の側壁絶縁膜の外側に第２の導電型、一対の第２の拡散領域を形成する工程と、
を含み、
前記ゲート電極を形成する工程と、第１の側壁絶縁膜を形成する工程との間に、前記ゲート絶縁膜およびゲート電極の対向する側壁面上に一対の第３の側壁絶縁膜を形成する工程をさらに備え、
前記第３の側壁絶縁膜は、第１の側壁絶縁膜とは異なる、エッチング選択性を有する絶縁性材料からなり、
前記第１の側壁絶縁膜の除去工程は、第２の側壁絶縁膜の底面とシリコン基板の表面との間の第１の側壁絶縁膜の一部を除去して間隙を形成し、
前記半導体混晶層の充填工程において、前記間隙に半導体混晶層を充填することを特徴とする半導体装置の製造方法。
（付記３４）  前記第１の側壁絶縁膜を形成する工程は、シリコン基板の表面に延在する第１の側壁絶縁膜の厚さを５ｎｍ〜２０ｎｍの範囲に設定することを特徴とする付記２３〜３３のうちいずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【０２１１】
【図１】ＳｉＧｅ混晶層を圧縮応力源として使う半導体装置の原理を示す図である。
【図２】従来の、ＳｉＧｅ混晶層を圧縮応力源として使う半導体装置の構成を示す図である。
【図３】本発明の実施の形態に係る第１例の半導体装置の断面図である。
【図４】（Ａ）〜（Ｃ）は第１例の半導体装置の製造工程図（その１）である。
【図５】（Ａ）および（Ｂ）は第１例の半導体装置の製造工程図（その２）である。
【図６】本発明の実施の形態に係る第２例の半導体装置の断面図である。
【図７】（Ａ）および（Ｂ）は第２例の半導体装置の製造工程図である。
【図８】本発明の実施の形態に係る第３例の半導体装置の断面図である。
【図９】（Ａ）〜（Ｃ）は第３例の半導体装置の製造工程図である。
【図１０】本発明の実施の形態に係る第４例の半導体装置の断面図である。
【図１１】（Ａ）〜（Ｃ）は第４例の半導体装置の製造工程図（その１）である。
【図１２】（Ａ）〜（Ｃ）は第４例の半導体装置の製造工程図（その２）である。
【図１３】第４例の半導体装置の製造工程図（その３）である。
【図１４】本発明の実施の形態に係る第５例の半導体装置の断面図である。
【図１５】本発明の実施の形態に係る第６例の半導体装置の断面図である。
【図１６】本発明の実施の形態に係る第７例の半導体装置の断面図である。
【図１７】本発明の実施の形態に係る第８例の半導体装置の断面図である。
【図１８】本発明の実施の形態に係る第９例の半導体装置の断面図である。
【図１９】本発明の実施の形態に係る第１０例の半導体装置の断面図である。
【図２０】本発明の実施の形態に係る第１１例の半導体装置の断面図である。
【図２１】本発明の実施の形態に係る第１２例の半導体装置の断面図である。
【図２２】本発明の実施の形態に係る第１３例の半導体装置の断面図である。
【図２３Ａ】第１３例の半導体装置の製造工程図（その１）である。
【図２３Ｂ】第１３例の半導体装置の製造工程図（その２）である。
【図２３Ｃ】第１３例の半導体装置の製造工程図（その３）である。
【図２３Ｄ】第１３例の半導体装置の製造工程図（その４）である。
【図２３Ｅ】第１３例の半導体装置の製造工程図（その５）である。
【図２３Ｆ】第１３例の半導体装置の製造工程図（その６）である。
【図２３Ｇ】第１３例の半導体装置の製造工程図（その７）である。
【図２４】本発明の実施の形態に係る第１４例の半導体装置の断面図である。
【図２５】本発明の実施の形態に係る第１５例の半導体装置の断面図である。
【図２６】本発明の実施の形態に係る第１６例の半導体装置の断面図である。
【図２７】本発明の実施の形態に係る第１７例の半導体装置の断面図である。
【図２８】本発明の実施の形態に係る第１８例の半導体装置の断面図である。
【図２９】本発明の実施の形態に係る第１９例の半導体装置の断面図である。
【図３０Ａ】第１９例の半導体装置の製造工程図（その１）である。
【図３０Ｂ】第１９例の半導体装置の製造工程図（その２）である。
【図３１】本発明の実施の形態に係る第２０例の半導体装置の断面図である。
【図３２】本発明の実施の形態に係る第２１例の半導体装置の断面図である。
【図３３】本発明の実施の形態に係る第２２例の半導体装置の断面図である。
【図３４】本発明の実施の形態に係る第２３例の半導体装置の断面図である。
【図３５】本発明の実施の形態に係る第２４例の半導体装置の断面図である。
【図３６】本発明の実施の形態に係る第２５例の半導体装置の断面図である。
【図３７】第２５例の半導体装置の要部拡大断面図である。
【図３８】本発明の実施の形態に係る第２６例の半導体装置の断面図である。
【図３９】本発明の実施の形態に係る第２７例の半導体装置の断面図である。
【符号の説明】
【０２１２】
１０，３０，４０，５０，６０，６５，７０，７５，８０，８５，９０，１００，１１０，１１１，１１５，１１６，１１７，１２０，１２５，１２６，１２７，１２８，１２９，１３０，１４０，１４５    半導体装置
１１    シリコン基板
１１ｐ    ｐ型ウェル
１１ｎ    ｎ型ウェル
１１Ｓ，１１Ｄ    ソース／ドレイン領域
１１Ｓｐ，１１Ｄｐ    ｐ型拡散領域
１１Ｓｎ，１１Ｄｎ    ｎ型拡散領域
１１ＥＡ，１１ＥＢ，１０２ＥＡ，１０２ＥＢ，１０３ＥＡ，１０３ＥＢ    ソース／ドレインエクステンション領域
１１ｐｃ，１１ｐｄ    ポケット注入領域
１１−１Ａ，１１−１Ｂ    トレンチ
１１−２    素子分離溝
１２，５２    素子分離構造
１３    ゲート絶縁膜
１４    ゲート電極
１６Ａ，１６Ｂ    第１側壁絶縁膜
１６Ａ−１，１６Ｂ−１    間隙
１６Ａ−２，１６Ｂ−２    開口部
１８Ａ，１８Ｂ    第２側壁絶縁膜
１９Ａ，１９Ｂ    ＳｉＧｅ混晶層領域（ＳｉＧｅ混晶層）
１９Ａａ，１９Ｂａ，７１Ａａ，７１Ｂａ    延出部
２０Ａ，２０Ｂ，２０Ｃ，１０４Ａ，１０４Ｂ，１０４Ｃ    シリサイド層
５２    素子分離領域
５２Ｃ，５５    ＨＦ耐性膜
７１Ａ，７１Ｂ    ＳｉＣ混晶層領域（ＳｉＣ混晶層）
１００ｐ，１２０ｐ，１３０ｐ    ｐチャネルＭＯＳトランジスタ
１００ｎ，１２０ｎ  ｎチャネルＭＯＳトランジスタ
１０１ｐ，１２１ｐ，１３１ｐ    ｐ−ＭＯＳ領域
１０１ｎ，１２１ｎ，１３１ｎ    ｎ−ＭＯＳ領域
１０５，１０６，１０９    レジスト膜
１０８    シリコン酸化膜
１２２Ａ，１２２Ｂ    第３側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２３Ｆ】
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【図２３Ｇ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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