(57)【要約】【課題】クロックサイクルの数分の１でイベントをトリガーすること。【解決手段】トリガー回路（２００）は、イベント信号を出力する２つ以上の入力回路を備えることができる。イベント信号は、イベント信号を第１のクロック領域から別のクロック領域に移動することによってイベント信号（１１８）をクロックサイクルの所定の位相でトリガーする２以上の遅延回路（２０４）の１つによって受信される。位相分割でのイベントのトリガーによって、トリガー回路（２００）はクロックサイクルよりも高速で信号を出力する。【選択図】  図２
2007159132.tif 000002
【特許請求の範囲】
【請求項１】
各々が入力信号を受け取り、個々の内の１つは、位相選択信号を受け取るとともに、その入力信号の受け取りに応答してイベント信号を出力するようになっている２つ以上の入力回路と、
各々が入力回路と電気的に接続され、個々の内の１つは、前記イベント信号を受け取って、クロックサイクルの所定の位相で該イベント信号をトリガーするように構成された２つ以上の遅延回路と、
を備えることを特徴とするトリガー回路。
【請求項２】
前記２つ以上の遅延回路は、１つ又は複数の遅延素子を備えることを特徴とする、請求項１に記載のトリガー回路。
【請求項３】
前記遅延回路内の少なくとも１つの遅延素子は、所定の位相を有するクロックを受け取り、前記所定の位相で前記イベント信号をトリガーすることを特徴とする、請求項２に記載のトリガー回路。
【請求項４】
１つ又は複数の他の遅延素子は、前記イベント信号が所定の時刻でトリガーされるようになっていることを特徴とする、請求項３に記載のトリガー回路。
【請求項５】
少なくとも１つの遅延素子は、前記イベント信号を所定の位相でトリガーし、それによって、前記イベント信号が、全クロックサイクルの数分の１でトリガーされることを特徴とする、請求項４に記載のトリガー回路。
【請求項６】
少なくとも１つの遅延素子は、前記イベント信号が、１つのクロック領域から別のクロック領域に移動するように、前記イベント信号をトリガーすることを特徴とする、請求項４に記載のトリガー回路。
【請求項７】
各遅延回路と電気接続される出力回路をさらに備え、それによって、前記出力回路は、前記遅延回路のうちの１つの遅延回路から前記イベント信号出力を受け取り、前記１つのイベント信号を出力することを特徴とする、請求項１に記載のトリガー回路。
【請求項８】
所定の時刻にイベント信号をトリガーする方法であって、
入力信号を受け取るステップと、
位相選択信号を受け取るステップと、
前記位相選択信号と前記入力信号に応答して、イベント信号を生成するステップと、
前記イベント信号をクロックサイクルの所定の位相でトリガーするステップと、
を含むことを特徴とする、イベント信号をトリガーする方法。
【請求項９】
トリガーするステップは、遅延回路から前記イベント信号を出力するステップを含み、前記遅延回路は、前記所定の位相で、且つ、所定の時刻に前記イベント信号をトリガーすることを特徴とする、請求項８に記載のイベント信号をトリガーする方法。
【請求項１０】
トリガーするステップは、
２つ以上の遅延回路と電気接続される出力回路において前記イベント信号を受け取るステップと、
前記出力回路から前記イベント信号を出力するステップと、
を含むことを特徴とする、請求項８に記載のイベント信号をトリガーする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックサイクルの数分の１(a fraction of)でイベントをトリガーする回路及び方法に関するものである。
【背景技術】
【０００２】
多くの電子デバイスでは、特定のデバイス用に特別に設計され作られた集積回路によって、ロジック機能が実施されることが多い。一般に、２つのタイプのカスタム集積回路、すなわち特定用途向け集積回路（ＡＳＩＣ）（Application Specific Integrated Circuit）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）が存在する。ＡＳＩＣは、１ＧＨｚを超える場合があるクロック速度を有する一般に高速なプロセッサを提供する。残念ながら、ＡＳＩＣ及びＡＳＩＣを設計し、生産するのに必要とされる工業技術についての努力(engineering effort)は、けたはずれのコストである可能性がある。
【０００３】
電子デバイスのコストを軽減するために、設計者はＦＰＧＡを使用することが多い。しかしながら、ＦＰＧＡは、ＡＳＩＣよりずっと遅い５００ＭＨｚ以下で動作し、ＡＳＩＣの高いクロック速度を要求するアプリケーションではうまく働かない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般的に言えば、本明細書は、クロックサイクルの数分の１でイベントをトリガーする回路及び方法を対象とする。
【課題を解決するための手段】
【０００５】
一態様は、２つ以上の入力回路を備えるトリガー回路である。各入力回路は、入力信号を受け取るようになっており、入力回路のうちの１つの入力回路は、位相選択信号を受け取り、入力信号を受け取ることに応答してイベント信号を出力する。２つ以上の遅延回路が入力回路と電気接続される。１つの遅延回路は、イベント信号を受け取り、クロックサイクルの所定の位相でイベント信号をトリガーするように構成される。
【０００６】
別の態様は、各遅延素子が、入力信号を受け取り、イベント信号をクロックサイクルの所定の位相で出力するようになっている２つ以上の遅延素子を有する遅延回路を備えるトリガー回路である。選択回路が、どの遅延素子からどのイベント信号を出力するかを選択するように、各遅延素子と電気接続される。
【０００７】
さらに別の態様は、所定の時刻にイベント信号をトリガーする方法である。この方法は、入力信号を受け取るステップと、位相選択信号を受け取るステップと、位相選択信号と入力信号に応答してイベント信号を生成するステップと、イベント信号をクロックサイクルの所定の位相でトリガーするステップとを含む。
【発明を実施するための最良の形態】
【０００８】
本発明の種々の実施形態は、図面を参照して、詳細に述べられることになり、図面では、同じ参照数字は、いくつかのビューを通して、同じ部品及び組み立て品を表す。種々の実施形態に対する参照は、本発明の範囲を制限せず、本発明の範囲は、本明細書に添付される特許請求の範囲によってのみ制限される。さらに、本明細書に述べる任意の例は、制限することを意図せず、請求される発明について考えられる多くの実施形態の一部を述べるに過ぎない。
【０００９】
例示的な実施形態では、トリガー回路は、イベントのトリガーをクロックサイクルの数分の１まで遅延させる。トリガー回路は、全クロックサイクルの数分の１である、クロックの所定の位相でイベント信号を出力する。クロックサイクルは、トリガー回路が、異なる所定の位相をそれぞれ有する２つ以上のクロック信号を提供されるように、２つ以上の位相に分割される。イベントは、所定の位相を有するいくつかのクロック信号のうちの１つのクロック信号を使用してトリガーすることができる。１つの例示的な実施形態では、入力信号が、１つ又は複数の遅延素子を含んでもよい少なくとも１つの遅延回路に送出される。遅延回路は、イベント信号をクロックの所定の位相で出力する。さらに、位相選択信号は、トリガー回路からどの遅延回路からどのイベント信号が出力されるかを選択してもよい。
【００１０】
トリガー回路１００の１つの例示的な実施形態が図１に示される。トリガー回路１００は、遅延回路１０２及び選択回路１０４を備える。遅延回路１０２は、４つの遅延素子１０６、１０８、１１０、及び／又は１１２を含む。遅延回路は、２つ以上の遅延素子を有してもよい。遅延素子は、フリップフロップであるか、或いは、本明細書で述べる遅延素子の機能を実施することが可能なラッチ、他の回路、又は他の電子素子であってもよい。各遅延素子は入力信号１１４を受け取る。例示的な実施形態では、入力信号１１４は、フリップフロップへのデータとして入力される。入力信号１１４は、本明細書で述べる他の信号と同様にデジタル信号であり、デジタル信号は、２つの状態、すなわち、デジタル的にゼロとして表されるロー状態、及び、デジタル的に１として表されるハイ状態を有する。ロー状態とハイ状態は、フリップフロップ又は他のタイプの遅延素子による出力を引き起こすか、又は、回路又は他の電気素子によって何らかの動作が実施されるようにするのに必要とされる任意の電圧であってよい。
【００１１】
所定の位相を有する２つ以上のクロック信号は、トリガー回路１００に入力される。例えば、Ｘｉｌｉｎｘ（登録商標）Ｖｉｒｔｅｘ（商標）ファミリのＦＰＧＡ等の、当技術分野で知られている最新のＦＰＧＡは、異なる位相を有する２つ以上のクロックを生成することができるクロックマネジャ回路を含む。クロック信号は、立上がりエッジが、クロック０°信号等の基準クロックと異なる時刻で起こる場合、異なる位相を有する。遅延回路１０２内の各遅延素子１０６、１０８、１１０、及び１１２は、クロック信号１２０、１２２、１２４、及び１２６等の所定の位相のクロックを受け取る。例えば、遅延素子１０６は、位相０°クロック信号１２０を受け取り、一方、遅延素子１０８は、位相９０°クロック信号１２２を受け取る。
【００１２】
クロックについて使用される位相は、任意の位相分割を有してもよいが、図１の例示的な実施形態では、３６０°位相空間の均一な、又は、等間隔の位相分割、例えば、０°、９０°、１８０°、及び２７０°の４つの均一な、又は、等間隔の位相分割を有する。他の位相分割、例えば、０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、及び３１５°の８つの等間隔の、又は、均一な位相分割が可能である。位相分割は、３６０°の位相空間全体を通して等間隔に、例えば、位相４５°は位相０°から４５°、位相９０°は位相４５°から４５°等で配置されるため均一である。
【００１３】
他の実施形態では、位相分割は不均一であってよい。不均一な位相分割は、位相空間の第１の部分において第１の分離量を有する少なくとも第１の位相分割のセットを含み、一方、第２の位相分割のセットは、位相空間の第２の部分において第２の分離量を有する。例えば、位相３１５°から位相４５°までの位相分割が、１５°で分離されてもよい。対照的に、位相４５°と位相３１５°の間の位相分割が、４５°で分離されてもよい。全部で３６０°の位相空間は、位相分割０°、１５°、３０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°、３３０°、３４５°を有することになる。不均一な位相分割は、或る位相の近くでイベントをトリガーするためのよりよい細分性又は精度を提供する。そのため、不均一な位相分割を有するトリガー回路は、イベントエッジが特定の位相（例えば、位相０°）に近づく必要がある場合にイベントをトリガーすることができるが、均一な位相分割を有するトリガー回路では、全体の位相空間（０°〜３６０°）が、均一にカバーされる。
【００１４】
各遅延素子１０６、１０８、１１０、及び１１２は、イベント信号を所定の位相で出力する。所定の位相を有するクロックのうちの１つのクロックの立上がりエッジ後に、遅延素子１０６、１０８、１１０、及び／又は１１２は、イベント信号を出力する。例えば、位相０°クロックの立上がりエッジ後に、遅延素子１０６は、イベント信号を出力する。位相２７０°クロックの立上がりエッジ後に、遅延素子１１２は、イベント信号を出力する。そのため、各入力クロックが、異なる位相で起こる立上がりエッジを有するため、各遅延素子１０６、１０８、１１０、及び１１２は、イベント信号を、異なる所定の時刻に出力する。さらに、イベントをクロックの位相に対してトリガーすることによって、遅延回路１０２は、全クロックサイクルより短いサイクルでイベント信号を生成することができる、すなわち、遅延回路は、イベント信号をクロックサイクルの数分の１で生成することができることが留意されるべきである。イベント信号を、クロックサイクルの異なる位相で出力することによって、遅延素子は、イベントをクロックサイクルの数分の１で出力することができる。或る所定の位相を有するクロック、例えば、位相０°クロックによって出力されるか、又は、トリガーされる任意の信号は、そのクロック領域、例えば、位相０°クロック領域内にある。１つのクロック領域、例えば、位相０°クロック領域内の信号が、異なる位相を有するクロック、例えば、位相２７０°クロックによって出力されるか、又は、トリガーされる場合、イベント信号は、そのクロック領域、例えば、位相２７０°クロック領域内に配置されるか、又は、移される。
【００１５】
イベント信号は、遅延素子１０６、１０８、１１０、及び１１２のそれぞれと電気接続する選択回路１０４に送出される。例示的な実施形態では、選択回路１０４は、選択信号に応答して、或る入力を出力することになる選択回路である。４つの遅延素子１０６、１０８、１１０、及び１１２からの４つの信号は、選択回路１０４で受け取られる。位相選択信号１１６は、イベント信号１１８としてどの入力が出力されるべきかを選択する。例えば、位相選択信号１１６は、イベント信号を位相９０°で出力する遅延素子１０８からのイベント信号を選択してもよい。選択回路１０４は、位相選択信号１１６に応答し、それによって、イベント信号が、遅延素子１０８から選択回路１０４の入力に出力される時に、イベント信号が、選択回路１０４を通過し、トリガー回路１００から出力される。こうして、１つの選択回路１０４によって、２つ以上の遅延素子の任意の遅延素子からのイベント信号が、トリガー回路１００から出力されることが可能である。
【００１６】
トリガー回路２００の別の例示的な実施形態は、図２に示される。トリガー回路２００は、２つ以上の入力回路２０２及び２つ以上の遅延回路２０４を備える。例示的な実施形態では、入力回路２０２はＡＮＤゲートである。各入力回路２１８、２２０、２２２、及び２２４は、入力信号１１４と、２つ以上の選択信号２２６、２２８、２３０、及び２３２のうちの１つの選択信号とを受け取るようになっているが、１つの入力回路だけが、任意の或る時刻に選択信号を受け取る。選択信号を受け取る入力回路は、入力回路２０２と電気接続する２つ以上の遅延回路２０４のうちの１つの遅延回路にイベント信号を出力する。例えば、入力回路２２０が、入力信号１１４と選択信号２２８を受け取る場合、入力回路２２０だけが、イベント信号を遅延回路２１０に出力する。
【００１７】
遅延回路２０４は、それぞれ、遅延回路２０８の遅延素子２１６等の２つ以上の遅延素子を含むことができる。例示的な実施形態では、遅延素子はフリップフロップであるが、本明細書で述べる遅延素子の機能を実施することが可能なラッチ、他の回路、又は他の電子素子であってもよい。各遅延素子はイベント信号を受け取る。遅延回路内の第１の遅延素子は、入力回路からイベント信号を受け取り、次に、このイベント信号を２つ以上の他の遅延素子に中継する。例えば、遅延回路２０８内の第１の遅延素子２３４は、入力回路２１８からイベント信号を受け取ることができる。遅延素子２３４は、次に、イベント信号Ａ（０）を遅延素子２３６に中継し、遅延素子２３６は、イベント信号Ａ（１）を遅延素子２３８に中継し、遅延素子２３８は、イベント信号Ａ（２）を遅延素子２１６に中継する。
【００１８】
例示的な実施形態では、各遅延素子は、所定の位相を有するクロックを受け取る。受け取られたクロックは、遅延回路内の１つ又は複数の他の遅延素子によって受け取られるクロックと同じか、又は、異なる位相を有してもよい。各遅延素子に入力されるクロックによって、遅延素子が、イベント信号を所定の位相でトリガーするか、又は、中継する。クロック入力（複数可）を変更することによって、遅延回路は、イベント信号が遅延回路から出力される時を変更する。例えば、遅延回路２０８は、位相０°クロックのみを各遅延素子２３４、２３６、２３８、及び２１６に入力する。したがって、各遅延素子２３４、２３６、２３８、２１６は、イベント信号を、位相０°クロックのほぼ立上がりエッジのところか、又は、立上がりエッジ後にトリガーする。クロック周期又はクロックサイクルが４ｎｓである場合、遅延回路２０８にわたる全遅延は１２ｎｓである。対照的に、遅延回路２１０は、異なる位相クロックを、遅延回路２１０内の各遅延素子２４０、２４２、２４６、及び２４８に入力する。位相２７０°クロックによって、遅延素子２４２が、遅延素子２４０からイベント信号Ｂ（０）を受け取った後わずか３ｎｓ後に遅延素子２４６にイベント信号Ｂ（１）を出力する。位相２７０°クロックの立上がりエッジが、位相０°クロックの立上がりエッジのわずか３ｎｓ後に起こるため、３ｎｓの遅延が生じる。こうして、遅延素子２４６は、遅延素子２４２からイベント信号Ｂ（１）を受け取った３ｎｓ後にイベント信号Ｂ（２）を出力し、遅延素子２４８は、遅延素子２４６からイベント信号Ｂ（２）を受け取った３ｎｓ後にイベント信号Ｂ（３）を出力する。各フリップフロップを、所定の位相を有するクロックでトリガーすることによって、遅延回路２１０は、第１の遅延素子２４０からの第１のイベント信号Ｂ（０）の生成と、第２の遅延素子２４２からの第２のイベント信号Ｂ（１）の生成の間での遅延を提供する。遅延素子２４０と２４２の間の遅延は、任意のセットアップ時間、ホールド時間、及び／又は、伝播遅延についての十分な時間を可能にする。全ての他の遅延回路は、１つの遅延素子のトリガーと、別の遅延素子のトリガーの間で同様な遅延を提供する。遅延回路２１０を通した総遅延は９ｎｓである。他の遅延回路２１２及び２１４は同様に動作する。４ｎｓクロックサイクルを仮定すると、遅延回路２１２は１０ｎｓの総遅延を提供し、遅延回路２１４は１１ｎｓの総遅延を提供する。
【００１９】
遅延回路２０４は、イベント信号のトリガーをクロックサイクルの数分の１に遅延させる手段を提供する。イベント信号が出力されることになる時を遅延させることによって、遅延回路はそれぞれ、イベント信号を、クロックサイクルの所定の位相で出力させる。例えば、遅延回路２０８はイベント信号がクロックの位相０°で出力させ、遅延回路２１０はイベント信号をクロックの位相９０°で出力させ、遅延回路２１２はイベント信号をクロックの位相１８０°で出力させ、遅延回路２１４はイベント信号をクロックの位相２７０°で出力させる。イベント信号をクロックサイクルの数分の１で、且つ、所定の時刻に、出力させるために、入力信号と位相選択信号が、所定の出力時刻に先立って、所定の遅延にほぼ等しい或る時刻に入力される必要がある。例えば、出力信号をクロックの位相９０°で出力させるために、入力信号と位相選択信号は、出力信号がトリガー回路２００からトリガーされるべき約９ｎｓ以上前に入力回路２２０において受け取られる必要がある。
【００２０】
各遅延回路内の第１の遅延素子は、同じ所定の位相を有する入力クロックを受け取る、例えば、遅延素子２３４は位相０°クロックを受け取り、遅延素子２４０は位相０°クロックを受け取る。各遅延回路の第１の遅延素子において、入力信号１１４は、共通クロック領域、例えば、位相０°クロック領域においてイベント信号を生成する。例えば、入力信号１１４が、遅延素子２３４によってイベント信号Ａ（０）を生成する時、イベント信号Ａ（０）は、位相０°クロック領域で出力され、遅延素子２４０もまた、位相０°クロック領域において、入力信号１１４に応答して、イベント信号Ｂ（０）を生成する。各遅延回路２０８、２１０、２１２、及び２１４は、共通クロック領域において第１のイベント信号を生成する。しかしながら、各遅延回路２０８、２１０、２１２、及び２１４は、異なるクロック領域においてイベント信号を出力するように、イベント信号についてクロック領域を移動するか、又は、シフトする。例えば、遅延回路２０８は、共通位相０°クロック領域で生成されるイベント信号Ａ（０）を位相０°クロック領域に移動させる。遅延回路２１０は、共通位相０°クロック領域で生成されるイベント信号Ｂ（０）を位相９０°クロック領域に移動させる。
【００２１】
ＦＰＧＡは、プログラムされ、素子間の接続が理想的でないことがある。一部の信号は、回路内で、他の信号より遠くに進まなければならない場合がある。第２の信号に先行しなければならない第１の信号が、第２の信号より前に電気素子に達することができない場合、競合状態が起こる場合がある。遅延回路２０４内のいくつかの遅延素子を使用することによって、ＦＰＧＡ内で起こり得るあらゆる競合状態がなくなる。その理由は、各遅延素子間の遅延が少なくとも３ｎｓ（４ｎｓクロックサイクルを仮定すると）であるからである。３ｎｓの遅延は、あらゆる可能な競合状態を排除するには十分に長い。しかしながら、遅延素子間の遅延は、イベント信号が、クロックの所定の位相まで遅延し、可能な競合状態を防止することを可能にする任意の継続時間とすることができる。さらに、遅延素子間の遅延はまた、任意のフリップフロップのセットアップ時間、ホールド時間、及び伝播遅延を可能にする。
【００２２】
さらなる例示的な実施形態では、トリガー回路２００は、各遅延回路２０８、２１０、２１２、及び２１４と電気接続する出力回路２０６を含む。出力回路２０６は、遅延回路２０４と電気接続され、遅延回路２０４のうちの任意の遅延回路からイベント信号を受け取り、トリガー回路２００からイベント信号１１８を出力することができる。したがって、出力回路２０６は、遅延回路２０４の数に関係なく、トリガー回路２００からの１つの出力イベント信号１１８を可能にする。例示的な実施形態では、出力回路２０６はＯＲゲートである。
【００２３】
図３Ａ及び図３Ｂは、図２に示すトリガー回路２００を表すタイミング図３００及び３１８を示す。トリガー回路２００（図２）は、４つのクロック入力を有する。位相０°クロック入力はクロック信号３０２として示され、位相９０°クロックはクロック信号３０４であり、位相１８０°クロックはクロック信号３０６であり、位相２７０°クロックはクロック信号３０８である。各クロックは、距離３１２で表される同じ周期を有する。クロック周期は、クロックが、クロックサイクル、例えば、４ミリ秒を完了するのに必要とされる時間量である。クロックサイクルは、３６０°を循環する。換言すれば、クロックは、０°で開始し、３６０°で開始点に循環して戻ってもよい。しかしながら、タイミング図では、クロックサイクルは、クロック信号が、０°で或る垂直位置において開始し、３６０°でその垂直位置に循環して戻るような波形で表される。クロックサイクルは、位相を理解することにとって重要である。
【００２４】
各クロック３０２、３０４、３０６、及び３０８は、異なる位相を有する。例えば、位相０°クロックは、ライン３１０で表される時刻０においてその立上がりエッジを有し、位相９０°クロックは、距離３１４で表される、位相０°の４分の１クロックサイクル後にその立上がりエッジを有する。したがって、位相９０°クロックは、３６０°クロックサイクルの４分の１である位相９０°で開始する。さらに、位相１８０°クロックは、位相０°クロックの立上がりエッジの２分の１クロックサイクル後、又は、１８０°後にその立上がりエッジを有し、位相２７０°クロックは、位相０°クロックの立上がりエッジの４分の３クロックサイクル後、又は、２７０°後にその立上がりエッジを有する。クロックサイクル又は周期が４ｎｓである場合、位相０°クロックは、時刻０及び時刻０後４ｎｓごとにその立上がりエッジを有し、位相９０°クロックは、時刻１ｎｓ及び時刻１ｎｓ後４ｎｓごとにその立上がりエッジを有し、位相１８０°クロックは、時刻２ｎｓ及び時刻２ｎｓ後４ｎｓごとにその立上がりエッジを有し、位相２７０°クロックは、時刻３ｎｓ及び時刻３ｎｓ後４ｎｓごとにその立上がりエッジを有することになる。異なる所定の位相を有するクロックを使用することによって、トリガー回路は、全クロックサイクルより短いクロックサイクルでイベントをトリガーすることができる。例えば、４つの異なる位相を有し、４ｎｓのクロックサイクルを使用するクロックを使用するトリガー回路は、１ｎｓごとにイベントをトリガーすることができる。したがって、例示的なトリガー回路２００は、機能的に、クロックサイクルより４倍速く動作する。例えば、トリガー回路２００は、ライン３１６で表される時刻ｔでイベントをトリガーすることができる。位相０°クロック３０２の次の立上がりエッジ（所望のトリガー時刻ｔの３ｎｓ後）を待つのではなく、トリガー回路２００は、位相９０°クロック３０４の立上がりエッジ後にイベント信号を出力する。
【００２５】
図３Ｂのタイミング図３１８は、トリガー回路２００（図２）等のトリガー回路が、時刻ｔでイベントをトリガーすることができる方法をさらに示す。図３Ｂに示す例では、イベントは、ライン３１６によって表される時刻ｔでトリガーされる。図２に関連して説明されるように、入力信号１１４（図２）等の入力信号３２０は、入力回路２０２（図２）等の２つ以上の入力回路で受け取られる。位相選択信号２２８（図２）等の位相選択信号３２２もまた、入力回路２２０（図２）等の入力回路のうちの１つの入力回路で受け取られる。入力回路は、入力信号３２０及び位相選択信号３２２に応答して、遅延回路２１０（図２）等の遅延回路にイベント信号３２４を出力する。
【００２６】
イベント信号３２４は、遅延素子２４０（図２）等の遅延素子で受け取られる。さらに、第１の遅延素子は、位相０°クロック信号３０２を受け取る。ライン３１０で表される位相０°クロックの立上がりエッジ後に、第１の遅延素子は、イベント信号Ｂ（０）（図２）等のイベント信号３２６を出力する。遅延素子２４２等の次の遅延素子は、イベント信号３２６及び位相２７０°クロック信号３０８を受け取る。位相２７０°クロック信号の立上がりエッジ後に、次の遅延素子は、イベント信号Ｂ（１）（図２）等のイベント信号３２８を出力する。次に、遅延素子２４６等の別の遅延素子は、イベント信号３２８及び位相１８０°クロック信号３０６を受け取り、イベント信号Ｂ（２）（図２）等のイベント信号３３０を出力する。イベント信号３３０は、遅延素子２４８等の最終遅延素子で受け取られる。位相９０°クロック信号３０４もまた、この遅延素子で受け取られ、位相９０°クロックの立上がりエッジ後に、イベント信号Ｂ（３）（図２）等のイベント信号３３２が、ライン３１６で表される所望の時刻ｔで遅延回路から出力される。さらなる例示的な実施形態では、イベント信号３３２は、出力回路２０６等の出力回路で受け取られ、トリガー回路からのイベント信号１１８等のイベント信号３３４が、出力回路から出力される。信号のうちの任意の信号のタイミングは、正確でなくてもよく、示されるおよその時刻に起こることができる。その理由は、デジタル信号が、そのロー状態からハイ状態に移行する時の一定の遅延及び回路に影響を及ぼす他のタイプの電気現象が存在する場合があるからである。さらに、他の遅延回路は、同様に機能し、タイミング図を参照してさらに説明されないであろう。
【００２７】
或る時刻ｔでイベントをトリガーするために、入力信号と位相選択信号が、イベントがトリガーされる前の、測定値３３６によって表される或る時刻に、入力回路に入力されなければならない。入力信号と位相選択信号を適切に入力することによって、イベント信号は、将来の所定の時刻に出力されてもよく、イベントは、クロックサイクルの数分の１であるクロックの所定の位相で出力されることができる。
【００２８】
図２を再び参照すると、例示的なトリガー回路２００は、４つの遅延回路２０４を含む。トリガー回路は、より多いか、又は、より少ない遅延回路を有してもよい。例示的な実施形態では、遅延回路及び遅延回路内の遅延素子は、サイズＮ×Ｍのアレイを形成してもよい。Ｎは、トリガー回路内の遅延回路の数に等しい。Ｍは、１つ又は複数の遅延回路内の遅延素子の数に等しい。例示的な実施形態では、遅延回路の数Ｎは、クロックについて利用可能な位相分割の数に等しい。例えば、クロックが、４つの位相分割、例えば、位相０°クロック信号、位相９０°クロック信号、位相１８０°クロック信号等を有する場合、トリガー回路は、４つの遅延回路を有するが、クロックが、１６の位相分割、例えば、位相２２．５°クロック信号、位相４５°クロック信号、位相６７．５°クロック信号等を有する場合、トリガー回路は、１６の遅延回路を有する。遅延回路の数は、クロックについての位相分割の数に等しい場合があるが、遅延素子の数Ｍは、位相分割の数に等しい必要はない。
【００２９】
８つの位相分割を有するクロックを使用するトリガー回路用の例示的な遅延回路４００は、図４に示される。例示的な実施形態では、遅延回路４００は、クロックの位相４５°でイベントをトリガーすることができる。図４に示す実施形態では、４つの遅延素子４０２、４０４、４０６、４０８のみが存在する。イベント信号４１０は、入力回路２２４等の入力回路から遅延回路４００に入力される。最初の３つの遅延素子４０２、４０４、及び４０６は、図２の遅延回路２１０用の遅延素子２４０、２４２、及び２４６と同様に動作する。しかしながら、遅延素子４０８は、位相４５°クロック４１２を受け取るため、遅延素子２４８（図２）と異なって動作する。そのため、遅延素子４０８は、位相４５°クロックの立上がりエッジ後にイベントを出力する。クロックが、４ｎｓの周期を有する場合、イベント信号が遅延素子４０６から出力された２．５ｎｓ後に、イベント信号が、遅延素子４０８から出力される。遅延回路は、準安定状態を維持しながら、且つ、全ての位相分割について遅延素子を必要とすることなく、クロックの任意の位相分割でイベント信号を出力するように構成されることができる。
【００３０】
図１のトリガー回路１００を参照すると、トリガー回路１００はまた、クロック信号の任意の位相分割でイベント信号を出力するように構成されることができる。例えば、８つの位相分割のうちの任意の位相分割でイベント信号を出力するために、遅延回路１０２は、遅延素子１０６又は１０８等の８つの遅延素子を必要とするであろう。各遅延素子は、８つの位相分割のうちの１つの位相分割に等しい所定の位相を有するクロックを受け取るであろう。選択回路１０４は、選択回路１０４に入力される８つのイベント信号のうちの１つのイベント信号を選択するように構成されるであろう。
【００３１】
クロックサイクルの所定の位相で、イベント信号１１８（図２）等のイベント信号をトリガーする例示的な方法５００は、図５に示される。受け取りオペレーション５０２は、入力信号１１４（図２）等の入力信号及び位相選択信号２２６（図２）等の位相選択信号を受け取る。１つの例示的な実施形態では、入力信号は、入力回路２０２（図２）等の２つ以上の入力回路で受け取られるが、位相選択信号は、入力回路２１８（図２）等の１つの入力回路のみで受け取られる。
【００３２】
生成オペレーション５０４は、入力信号及び位相選択信号に応答してイベント信号を生成する。例示的な実施形態では、イベント信号は、入力回路によって生成され、遅延回路２０４（図２）等の２つ以上の遅延回路のうちの１つの遅延回路に出力される。
【００３３】
トリガーオペレーション５０６は、次に、クロックサイクルの所定の位相でイベント信号をトリガーする。例示的な実施形態では、遅延回路は、所定の位相で、且つ、所定の時刻にイベント信号を出力する。例えば、遅延回路２１０（図２）は、所定の位相で、例えば、位相９０°クロックサイクル３０４（図３）の立上がりエッジとほぼ同時に、且つ、所定の時刻に、例えば、図３Ｂに関連して説明したように、位相選択信号３２２（図３）を受け取った９ｎｓ（測定値３３６（図３）によって表される）後に、イベント信号Ｂ（３）（図２）を出力する。遅延回路は、遅延素子２４０（図２）等の１つ又は複数の遅延素子を備えてもよい。トリガーオペレーション５０６は、一部の実施形態では、遅延回路内の１つ又は複数の遅延素子からイベント信号を出力することを含んでもよい。遅延回路内の各遅延素子は、クロック３０２、３０４、３０６、及び／又は３０８（図３）等の所定の位相を有するクロック信号を受け取ってもよい。イベント信号は、入力クロックの位相の立上がりエッジ後に、遅延素子のそれぞれによって出力される。さらなる例示的な実施形態では、トリガーオペレーション５０６は、出力回路１１８（図２）等の出力回路でイベント信号を受け取ることを含んでもよい。出力回路は、トリガー回路内の２つ以上の遅延回路と電気接続されてもよい。遅延回路のうちの１つの遅延回路からイベント信号を受け取ることによって、出力回路は、イベント信号を出力する。したがって、遅延回路の数に無関係に、トリガー回路は、１つのイベント信号のみを出力する。
【００３４】
トリガー回路６００の別の例示的な実施形態は、図６に示される。トリガー回路６００は、遅延回路６０２及びクロック選択回路６０４を備える。遅延回路６０２は、４つの遅延素子６０６、６０８、６１０、及び６１２を含む。第１の遅延素子６０６は入力信号１１４を受け取る。第１の遅延素子６０６は、イベント信号Ｅ（０）を第２の遅延素子６０８に出力し、第２の遅延素子６０８は、イベント信号Ｅ（１）を第３の遅延素子６１０に出力し、第３の遅延素子６１０は、イベント信号Ｅ（２）を第４の遅延素子６１２に出力し、第４の遅延素子６１２はイベント信号１１８を出力する。遅延回路６０２は、入力信号１１４の受け取りと、イベント信号１１８の出力との間の遅延を生成する。さらに、遅延回路６０２は、クロックサイクルの所定の位相で、イベント信号１１８を出力する。
【００３５】
クロック選択回路６０４は、異なる所定の位相１２０、１２２、１２４、及び１２６を有する各クロックを受け取る。クロック選択回路６０４は、各遅延素子６０６、６０８、６１０、及び６１２と電気接続し、所定の位相を有するクロックを各遅延素子６０６、６０８、６１０、及び６１２に提供するように構成される。位相選択信号６１４に応答して、クロック選択回路６０４は、所定の位相を有するクロックを各遅延素子６０６、６０８、６１０、及び６１２に出力する。例えば、イベント信号が位相９０°で出力されるように位相選択信号６１４が指示する場合、クロック選択回路６０４は、位相０°クロックを第１の遅延素子に、位相２７０°クロックを第２の遅延素子に、位相１８０°クロックを第３の遅延素子に、位相９０°クロックを第４の遅延素子に提供する。クロック入力のこの構成は、図２に示す遅延回路２１０と同様である。図２に示す各遅延素子に入力される所定の位相を有する、同じクロックを出力するように、クロック選択回路６０４を構成することによって、遅延回路６０２は、遅延回路２０８、２１０、２１２、及び２１４（図２）のうちの任意の遅延回路の動作を真似することができる。
【００３６】
上述した種々の実施形態は、具体的に示すためだけに提供され、本発明を制限するものと考えられるべきではない。本明細書に示し述べた、例の実施形態及び適用形態に従うことなく、また、添付の特許請求の範囲に記載される本発明の真の精神及び範囲から逸脱することなく、本発明に対して行ってもよい種々の修正及び変更を、当業者は容易に認識するであろう。
【図面の簡単な説明】
【００３７】
【図１】デジタルトリガー回路の一実施形態の略図である。
【図２】デジタルトリガー回路の別の例示的な実施形態の略図である。
【図３Ａ】図２のトリガー回路に関連し、イベントトリガーの遅延を示す、サンプル波形のタイミング図である。
【図３Ｂ】図２のトリガー回路に関連し、イベントトリガーの遅延を示す、サンプル波形のタイミング図である。
【図４】遅延回路の一実施形態の略図である。
【図５】イベントのトリガーを遅延させる方法の一実施形態を示す図である。
【図６】デジタルトリガー回路の別の例示的な実施形態の略図である。
【符号の説明】
【００３８】
２００  トリガー回路
２０２  入力回路
２０４、２０８、２１０、２１２、２１４  遅延回路
２０６  出力回路
２１６、２３４、２３６、２３８、遅延素子
【図１】
2007159132.tif 000003
【図２】
2007159132.tif 000004
【図３Ａ】
2007159132.tif 000005
【図３Ｂ】
2007159132.tif 000006
【図４】
2007159132.tif 000007
【図５】
2007159132.tif 000008
【図６】
2007159132.tif 000009