(57)【要約】【課題】ＨＦＥＴ構造のデバイス作製工程におけるトランジスタ特性の劣化を抑制可能なヘテロ構造電界効果トランジスタ用エピタキシャルウェハを提供する。【解決手段】あらかじめ定めた材質の基板１Ａ上に、ＧａＮ緩衝層２Ａ、アンドープＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）第一障壁層３Ａ，ドナードープＡｌｘＧａ１−ｘＮ第二障壁層４Ａ、アンドープＡｌｘＧａ１−ｘＮ第三障壁層５Ａを順次エピタキシャル成長させ、さらに、アンドープＡｌｘＧａ１−ｘＮ第三障壁層５Ａ上にＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層６Ａを形成する。さらに、好ましくは、アンドープＡｌｘＧａ１−ｘＮ第三障壁層５ＡのＡｌＮ組成ｙは、０．７≦ｙ≦１の範囲であり、その膜厚は、０．３ｎｍから５ｎｍまでの範囲とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
あらかじめ定めた材質の基板と、前記基板上に形成されたＧａＮの緩衝層を有し、前記緩衝層上にアンドープＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の第一障壁層を有し、前記第一障壁層上にドナードープＡｌｘＧａ１−ｘＮの第二障壁層を有し、前記第二障壁層上にアンドープＡｌｘＧａ１−ｘＮの第三障壁層を有し、さらに、前記第三障壁層上にＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）の表面保護層を有することを特徴とするヘテロ構造電界効果トランジスタ用エピタキシャルウェハ。
【請求項２】
前記表面保護層の膜厚が、０．３ｎｍから５ｎｍまでの範囲であることを特徴とする請求項１に記載のヘテロ構造電界効果トランジスタ用エピタキシャルウェハ。
【請求項３】
前記表面保護層のＡｌＮ組成ｙが、０．７≦ｙ≦１の範囲であることを特徴とする請求項１または２に記載のヘテロ構造電界効果トランジスタ用エピタキシャルウェハ。
【請求項４】
前記基板の材質が、サファイア、シリコン・カーバイド、シリコンのいずれかからなっていることを特徴とする請求項１乃至３のいずれかに記載のヘテロ構造電界効果トランジスタ用エピタキシャルウェハ。
【請求項５】
作製母体となるエピタキシャルウェハとして、請求項１乃至４のいずれかに記載のヘテロ構造電界効果トランジスタ用エピタキシャルウェハを用いることを特徴とするヘテロ構造電界効果トランジスタ。
【請求項６】
前記表面保護層と前記第三障壁層とをあらかじめ定めた領域を残して除去した領域にある前記第二障壁層上にソース電極とドレイン電極とを有し、あらかじめ定めた前記領域の前記表面保護層上のあらかじめ定めたゲート電極領域にゲート電極を有することを特徴とする請求項５に記載のヘテロ構造電界効果トランジスタ。
【請求項７】
あらかじめ定めた材質の基板上に、ＧａＮ緩衝層、アンドープＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）第一障壁層、ドナードープＡｌｘＧａ１−ｘＮ第二障壁層、アンドープＡｌｘＧａ１−ｘＮ第三障壁層、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層を、順次エピタキシャル成長させ、ＡｌｙＧａ１−ｙＮ表面保護層上のあらかじめ定めた領域に保護膜を堆積した後に、前記保護膜を堆積していない残りの領域の前記ＡｌｙＧａ１−ｙＮ表面保護層および前記アンドープＡｌｘＧａ１−ｘＮ第三障壁層をエッチングにより除去し、除去した領域の前記ドナードープＡｌｘＧａ１−ｘＮ第二障壁層上にソース電極とドレイン電極とを堆積し、しかる後、前記保護膜を除去して、該保護膜を除去した領域の前記ＡｌｙＧａ１−ｙＮ表面保護層上のあらかじめ定めたゲート電極領域にゲート電極を堆積することを特徴とするヘテロ構造電界効果トランジスタ作製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ構造電界効果トランジスタ用エピタキシャルウェハ、ヘテロ構造電界効果トランジスタおよびヘテロ構造電界効果トランジスタ作製法に関するものである。
【背景技術】
【０００２】
窒化物半導体は、遠赤外線から紫外線の領域までのバンドギャップを有するため、このようなバンドギャップ領域における受光・発光素子用の材料としての応用が期待されている。また、原子結合力が強く、絶縁破壊電界が高く、飽和電子速度が大きいことから、耐高温・高出力・高周波トランジスタ等の電子デバイスの材料としても有望と考えられている。
【０００３】
特に、電子デバイスの用途においては、高周波・高出力用の電子デバイスとして、携帯電話基地局用の増幅器への適用を目指し、数百ｍＷ以上の高出力のヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＦＥＴと略記する場合がある）の開発が進められている。また、低周波応用例の一つとして、スイッチング素子への応用も検討されるなど、高出力素子としての応用が大いに期待されている。
【０００４】
ＨＦＥＴ構造は、通常、ＭＯＣＶＤ（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法により作製されるが、前述のような分野の応用を可能にするためには、ＨＦＥＴチャネルのシート抵抗の低減が強く求められている。なぜなら、ＨＦＥＴチャネルのシート抵抗を低減することにより、利得の増大、トランジスタの大電流化、ソース電極、ドレイン電極のコンタクト抵抗の低減が可能となり、電子デバイスとしての高周波数特性、出力特性、電力効率を大きく改善することができるからである。このシート抵抗の低減のためには、２次元電子ガス（２ＤＥＧ：2 Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）濃度を増加させること、あるいは、電子移動度を増加させることが必要である。
【０００５】
窒化物半導体の代表例であるＡｌＧａＮ／ＧａＮ  ＨＦＥＴ構造の場合、２ＤＥＧは、ＡｌＧａＮ障壁層への変調ドーピングのみならず、ＡｌＧａＮ障壁層とＧａＮ緩衝層との界面に発生する分極電界によっても誘起されるものであり、２ＤＥＧの濃度は、ＡｌＧａＮ障壁層のＡｌＮ組成と膜厚とにも大きく依存している。すなわち、ＡｌＮ組成と膜厚とを増加させると、２ＤＥＧの濃度が増加し、ＨＦＥＴ構造のシート抵抗を低減させることができる。
【０００６】
しかし、ＡｌＧａＮ障壁層の構造は、ＡｌＧａＮ／ＧａＮ  ＨＦＥＴ構造のトランジスタ特性に大きく影響を与える。ＡｌＧａＮ障壁層の膜厚を厚くすると、相互コンダクタンス（ｇｍ）が低下し、高周波数特性の改善が困難になる。また、ＡｌＧａＮ障壁層のＡｌＮ組成を高くすると、ソース電極、ドレイン電極のコンタクト抵抗が高くなるなどデバイス特性の劣化が生じる。また、ＡｌＮ組成の高いＡｌＧａＮ障壁層の高品質な結晶成長は、現在の一般的なエピタキシャル成長法では実現困難であり、電子移動度の低下やゲートリークの増加の要因となる。また、Ｓｉの変調ドープ濃度の増加は、ＡｌＧａＮ障壁層の結晶性の劣化やゲートリーク等を招くので、Ｓｉ変調ドープ濃度の増加にも限界がある。
【０００７】
以上のように、２ＤＥＧ濃度の上昇のために、ＡｌＧａＮ障壁層の構造を変更するという手法は、デバイス特性の劣化との兼ね合いから大きな制約を受けている。
【０００８】
また、シート抵抗の低いＡｌＧａＮ／ＧａＮ  ＨＦＥＴ構造を作製しようとしても、窒素雰囲気中でのアニールによりシート抵抗が上昇してしまうという現象が報告されている（非特許文献１，２参照）。さらに、このようなアニール時のシート抵抗の上昇原因としては、アニールの熱処理時に、表面の窒素原子の脱離および表面酸化により、表面状態が変化し、チャネルのポテンシャル状態が変化したり、変調ドープ層のキャリアの活性化率が低下してしまうこと、などが報告されている（非特許文献３，４参照）。アニールのような熱処理を行わない場合は、このような問題は生じない。しかし、アニールは、ヘテロ構造の電界効果トランジスタの作製工程において、ソース電極およびドレイン電極のオーミックコンタクトを形成する際に、必須のプロセスである。よって、従来のプロセス技術では、熱処理におけるシート抵抗の増加を避けることができないというのが現状である。
【０００９】
【非特許文献１】Ｋ．Ｓｈｉｏｊｉｍａ  ｅｔａｌ，“Ｔｈｅｒｍａｌ  Ｓｔａｂｉｌｉｔｙ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  Ｐｒｏｐｅｒｔｉｅｓ  ｉｎ  ＡｌＧａＮ／ＧａＮ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”，Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  Ｖｏｌ．４３，Ｎｏ．１，２００４，ｐ．１００−１０５
【非特許文献２】Ｋ．Ｓｈｉｏｊｉｍａ  ｅｔａｌ，“Ｓｙｓｔｅｍａｔｉｃ  ｓｔｕｄｙ  ｏｆ  ｔｈｅｒｍａｌ  ｓｔａｂｉｌｉｔｙ  ｏｆ  ＡｌＧａＮ／ＧａＮ  ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ  ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  ＳｉＮ  ｓｕｒｆａｃｅ  ｐａｓｓｉｖａｔｉｏｎ”，ＩＥＩＣＥ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｘｐｒｅｓｓ，Ｖｏｌ．１，Ｎｏ．７，２００４，ｐ．１６０−１６４
【非特許文献３】Ｔ．Ｈａｓｈｉｚｕｍｅ  ｅｔａｌ，“Ｅｆｆｅｃｔｓ  ｏｆｎｉｔｒｏｇｅｎ  ｄｅｆｉｃｉｅｎｃｙ  ｏｎ  ｅｌｅｃｔｒｏｎｉｃ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ＡｌＧａＮ  ｓｕｒｆａｃｅｓ  ｓｕｂｊｅｃｔｅｄ  ｔｏ  ｔｈｅｒｍａｌ  ａｎｄ  ｐｌａｓｍａ  ｐｒｏｃｅｓｓｅｓ”，Ａｐｐ１ｉｅｄ  Ｓｕｒｆａｃｅ  Ｓｃｉｅｎｃｅ，２３４（２００４），ｐ．３８７−３９４
【非特許文献４】Ｖ．Ｍ．Ｂｅｒｍｕｄｅｚ，“Ｓｔｕｄｙ  ｏｆ  ｏｘｙｇｅｎ  ｃｈｅｍｉｓｏｒｐｔｉｏｎ  ｏｎ  ｔｈｅ  ＧａＮ（０００１）−（１×１）  ｓｕｒｆａｃｅ”，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．８０，Ｎｏ．２，１５  Ｊｕｌｙ  １９９６，ｐ．１１９０−１２００
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述のように、ＨＦＥＴ構造において、その構造を変更することにより、シート抵抗を低減するという方法は、デバイス特性の劣化を招くために、変更には制限がある。また、ＨＦＥＴ構造のトランジスタ作製工程として、オーミックコンタクトを形成するための熱処理によって、シート抵抗が増加するという現象が生じる。このようなＨＦＥＴ構造の変更制限や熱処理によるシート抵抗の増加は、ＨＦＥＴの高周波数特性、出力特性、電力効率の改善を妨げる要因となっている。
【００１１】
本発明は、かかる課題を解決するためになされたものであり、ＨＦＥＴ構造のデバイス作製工程におけるトランジスタ特性の劣化を抑制可能なヘテロ構造電界効果トランジスタ用エピタキシャルウェハ、ヘテロ構造電界効果トランジスタおよびヘテロ構造電界効果トランジスタ作製法を提供することに、その目的がある。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明では、従来のＨＦＥＴ用エピタキシャルウェハの上に、さらにＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層を堆積した、さらに望ましくは、高いＡｌＮ組成を有するＡｌｙＧａ１−ｙＮ（０．７≦ｙ≦１）表面保護層を堆積した、ヘテロ構造電界効果トランジスタ用エピタキシャルウェハを実現するとともに、該ヘテロ構造電界効果トランジスタ用エピタキシャルウェハを用いたヘテロ構造電界効果トランジスタとその作製法を実現している。
【００１３】
より具体的には、本発明は、以下のごとき各技術手段から構成されている。
【００１４】
第１の技術手段は、あらかじめ定めた材質の基板と、前記基板上に形成されたＧａＮの緩衝層を有し、前記緩衝層上にアンドープＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の第一障壁層を有し、前記第一障壁層上にドナードープＡｌｘＧａ１−ｘＮの第二障壁層を有し、前記第二障壁層上にアンドープＡｌｘＧａ１−ｘＮの第三障壁層を有し、さらに、前記第三障壁層上にＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）の表面保護層を有するヘテロ構造電界効果トランジスタ用エピタキシャルウェハとすることを特徴とする。
【００１５】
第２の技術手段は、さらに、前記表面保護層の膜厚が、０．３ｎｍから５ｎｍまでの範囲であることを特徴とする。
【００１６】
第３の技術手段は、さらに、前記表面保護層のＡｌＮ組成ｙが、０．７≦ｙ≦１の範囲であることを特徴とする。
【００１７】
第４の技術手段は、さらに、前記基板の材質が、サファイア、シリコン・カーバイド、シリコンのいずれかからなっていることを特徴とする。
【００１８】
第５の技術手段は、作製母体となるエピタキシャルウェハとして、前記第１乃至第４の技術手段のいずれかに記載のヘテロ構造電界効果トランジスタ用エピタキシャルウェハを用いたヘテロ構造電界効果トランジスタとすることを特徴とする。
【００１９】
第６の技術手段は、さらに、前記表面保護層と前記第三障壁層とをあらかじめ定めた領域を残して除去した領域にある前記第二障壁層上にソース電極とドレイン電極とを有し、あらかじめ定めた前記領域の前記表面保護層上のあらかじめ定めたゲート電極領域にゲート電極を有することを特徴とする。
【００２０】
第７の技術手段は、ヘテロ構造電界効果トランジスタ作製法として、あらかじめ定めた材質の基板上に、ＧａＮ緩衝層、アンドープＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）第一障壁層、ドナードープＡｌｘＧａ１−ｘＮ第二障壁層、アンドープＡｌｘＧａ１−ｘＮ第三障壁層、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層を、順次エピタキシャル成長させ、ＡｌｙＧａ１−ｙＮ表面保護層上のあらかじめ定めた領域に保護膜を堆積した後に、前記保護膜を堆積していない残りの領域の前記ＡｌｙＧａ１−ｙＮ表面保護層および前記アンドープＡｌｘＧａ１−ｘＮ第三障壁層をエッチングにより除去し、除去した領域の前記ドナードープＡｌｘＧａ１−ｘＮ第二障壁層上にソース電極とドレイン電極とを堆積し、しかる後、前記保護膜を除去して、該保護膜を除去した領域の前記ＡｌｙＧａ１−ｙＮ表面保護層上のあらかじめ定めたゲート電極領域にゲート電極を堆積することを特徴とする。
【発明の効果】
【００２１】
本発明のヘテロ構造電界効果トランジスタ用エピタキシャルウェハ、ヘテロ構造電界効果トランジスおよびヘテロ構造電界効果トランジスタ作製法によれば、ヘテロ構造の電界効果トランジスタ用エピタキシャルウェハとして、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、さらに好ましくは、０．７≦ｙ≦１）表面保護層を有する構造を採用しているので、以下のごとき効果を奏することができる。
【００２２】
ＡｌＮはＧａＮよりも原子結合力が強く、ＡｌＧａＮ層もＡｌＮ組成が高くなるほど原子結合力が強くなる。よって、ＡｌＮ組成の高いＡｌＧａＮ層の表面では、熱処理による窒素の脱離は、ＧａＮ層の表面に比べ抑制される。
【００２３】
本発明のヘテロ構造電界効果トランジスタ（ＨＦＥＴ）用エピタキシャルウェハは、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、さらに好ましくは、０．７≦ｙ≦１）表面保護層を有する構造としているので、作製工程の熱処理による表面の窒素の脱離を抑制することができ、もって、熱処理によるシート抵抗の増加を小さな範囲に抑制することができる。また、ＡｌｙＧａ１−ｙＮ表面保護層の膜厚を、０．３ｎｍから５ｎｍまでの範囲に収めることにより、熱処理によるシート抵抗の増加をより確実に小さな範囲に抑制することができる。
【００２４】
而して、かくのごときＡｌｙＧａ１−ｙＮ表面保護層を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）用エピタキシャルウェハを用いることにより、ゲートリークなどの他のデバイス特性の劣化を招くような、ＨＦＥＴ構造におけるＡｌＧａＮ障壁層／ＧａＮ緩衝層に変更を加えることもなく、ＨＦＥＴ構造のデバイス作製工程におけるトランジスタ特性の劣化を抑制可能とし、利得の増大、トランジスタの大電流化、ソース電極、ドレイン電極のコンタクト抵抗の低減が可能となり、デバイスの高周波数特性、出力特性、電力効率を大きく改善したヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を実現することができるという効果が得られる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明に係るヘテロ構造電界効果トランジスタ用エピタキシャルウェハ、ヘテロ構造電界効果トランジスおよびヘテロ構造電界効果トランジスタ作製法の最良の実施形態についてその一例を図面を参照しながら詳細に説明する。
【００２６】
図１は、本発明に係るＨＦＥＴ用エピタキシャルウェハの一例として、高いＡｌＮ組成のＡｌｙＧａ１−ｙＮ（０．７≦ｙ≦１）表面保護層を有するＨＦＥＴ用エピタキシャルウェハの模式図である。
【００２７】
図１のＨＦＥＴ用エピタキシャルウェハ１０においては、高いＡｌＮ組成を有するＡｌｙＧａ１−ｙＮ（０．７≦ｙ≦１）表面保護層の一例として、ＡｌＮ組成ｙ＝０．９の場合すなわちＡｌ０．９Ｇａ０．１Ｎ表面保護層の場合を示している。また、障壁層を形成するＡｌｘＧａ１−ｘＮ層（０＜ｘ＜１）の一例として、第一、第二、第三の各障壁層におけるＡｌＮ組成ｘが０．２５の場合すなわちＡｌ０．２５Ｇａ０．７５Ｎ障壁層の場合を示している。
【００２８】
すなわち、図１のＨＦＥＴ用エピタキシャルウェハ１０において、１は基板、２はＧａＮの緩衝層、３はアンドープＡｌ０．２５Ｇａ０．７５Ｎの第一障壁層、４はＳｉドープＡｌ０．２５Ｇａ０．７５Ｎの第二障壁層、５はアンドープＡｌ０．２５Ｇａ０．７５Ｎの第三障壁層、６はＡｌ０．９Ｇａ０．１Ｎの表面保護層を示す。ここで、基板１としては、あらかじめ定めた材質の基板、例えばサファイアを用いるが、シリコン・カーバイドやシリコンなどを用いるようにしてもよい。
【００２９】
なお、基板１とＧａＮの緩衝層２との界面には、核形成層を有する場合があるが、かかる核形成層の有無についてはいずれでも良く、本発明の効果にはなんら影響はない。
【００３０】
ＳｉドープＡｌ０．２５Ｇａ０．７５Ｎの第二障壁層４のＳｉ濃度は５×１０１８ｃｍ−３である。
【００３１】
また、Ａｌ０．２５Ｇａ０．７５Ｎの組成からなる第一、第二、第三障壁層３，４，５の膜厚は、それぞれ３ｎｍ，８ｎｍ，４ｎｍである。
【００３２】
一方、Ａ１０．９Ｇａ０．１Ｎの表面保護層６の膜厚は１ｎｍである。
【００３３】
このような構造のＨＦＥＴ用エピタキシャルウェハ１０においては、電子移動度は１４００ｃｍ２／Ｖｓ、２次元電子ガス（２ＤＥＧ）濃度は８×１０１２ｃｍ−２であり、シート抵抗はおよそ５６０Ω／ｓｑ．であった。
【００３４】
図２に、本発明の一実施例である図１に示すＨＦＥＴ用エピタキシャルウェハ１０におけるシート抵抗の変化の熱処理温度依存性を示す。図２の横軸は熱処理温度（℃）を、また、縦軸はシート抵抗（Ω／ｓｑ．）を示し、図１のＨＦＥＴ用エピタキシャルウェハ１０におけるシート抵抗の変化を▲印のマークを有するグラフとして示している。なお、比較のため、従来のＨＦＥＴ用エピタキシャルウェハ、すなわち、Ａｌ０．９Ｇａ０．１Ｎ表面保護層６のみを有さず、それ以外の構造は図１の場合と全く同一のＨＦＥＴ用エピタキシャルウェハの温度依存性を●印のマークを有するグラフとして示している。なお、６００℃，７００℃，８００℃の各熱処理温度の継続時間は、１０分とした。
【００３５】
ここで、従来のＨＦＥＴ用エピタキシャルウェハ構造の場合においても、熱処理前に測定した特性としては、電子移動度は１４００ｃｍ２／Ｖｓ、２次元電子ガス濃度は８×１０１２ｃｍ−２であり、シート抵抗はおよそ５６０Ω／ｓｑ．と、図１のＨＦＥＴ用エピタキシャルウェハ１０の構造の場合と全く同一の電気的特性を有していた。
【００３６】
一方、熱処理した場合、図２の●印のマークに示すように、従来のＨＦＥＴ用エピタキシャルウェハ構造においては、熱処理温度の上昇に伴い、シート抵抗は急激に上昇した。８００℃においては、シート抵抗は８９０Ω／ｓｑ．と、熱処理前に比べ、１．６倍にも増加している。
【００３７】
それに対して、本発明の一例である図１のＨＦＥＴ用エピタキシャルウェハ１０の構造の場合、図２の▲印のマークに示すように、熱処理温度の上昇に伴い、シート抵抗は若干上昇するものの、シート抵抗の変化は小さく抑制されていた。８００℃においても、シート抵抗は６１０Ω／ｓｑ．と熱処理前からの上昇率が１．１倍未満と僅かに増加しているに過ぎない。
【００３８】
以上のように、本発明のように、高いＡｌＮ組成からなるＡｌｙＧａ１−ｙＮ表面保護層（図１の例では、ＡｌＮ組成ｙ＝０．９のＡｌ０．９Ｇａ０．１Ｎ表面保護層）を有するＨＦＥＴ用エピタキシャルウェハ構造を採用することにより、熱処理によるシート抵抗の増加を小さく抑制することができる。
【００３９】
次に、本発明のＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率を、ＡｌｙＧａ１−ｙＮ表面保護層の膜厚に対する依存性の観点から説明する。図３に、本発明のＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率に関するＡｌｙＧａ１−ｙＮ表面保護層の膜厚に対する依存性を示す。図３は、ＡｌｙＧａ１−ｙＮ表面保護層のＡｌＮ組成として、図１の場合と同様、Ａｌ０．９Ｇａ０．１Ｎ表面保護層を用い、膜厚をそれぞれ０ｎｍ，０．３ｎｍ，１ｎｍ，３ｎｍ，５ｎｍ，７ｎｍ，１０ｎｍとした場合の熱処理におけるシート抵抗の測定結果を示している。なお、ＡｌｙＧａ１−ｙＮ表面保護層よりも下層に形成したＨＦＥＴ構造は、図１に示すＨＦＥＴ用エピタキシャルウェハの場合と同一の構造となっている。また、熱処理は温度８００℃において１０分間行った。
【００４０】
膜厚をそれぞれ０ｎｍ，０．３ｎｍ，１ｎｍ，３ｎｍ，５ｎｍ，７ｎｍ，１０ｎｍとしたＡｌ０．９Ｇａ０．１Ｎ表面保護層を用いたＨＦＥＴ用エピタキシャルウェハ構造においても、熱処理前においては、電子移動度は１４００ｃｍ２／Ｖｓ、２次元電子ガス濃度は８×１０１２ｃｍ−２であり、シート抵抗はおよそ５６０Ω／ｓｑ．と、膜厚が１ｎｍの図１のＨＦＥＴ用エピタキシャルウェハ構造の場合と全く同一の電気的特性を有していた。
【００４１】
ここで、温度８００℃で１０分間の熱処理を行った場合、図３に示すように、Ａｌ０．９Ｇａ０．１Ｎ表面保護層の膜厚の如何によって、シート抵抗の上昇に変化が生じる。すなわち、Ａｌ０．９Ｇａ０．１Ｎ表面保護層の膜厚が０ｎｍのとき、すなわち、Ａｌ０．９Ｇａ０．１Ｎ表面保護層がないとき、前述した図２と同様に、シート抵抗の上昇率はおよそ１．６倍であった。膜厚を０．３ｎｍとすると、上昇率はおよそ１．３倍に低減した。
【００４２】
さらに、１ｎｍ、３ｎｍの膜厚では、シート抵抗の上昇率はおよそ１．１倍とさらに低減した。しかし、５ｎｍ，７ｎｍ，１０ｎｍと３ｎｍよりもさらに膜厚を厚くすると、シート抵抗の上昇率は再び増加し、１０ｎｍでは、およそ１．７倍とＡｌ０．９Ｇａ０．１Ｎ表面保護層の膜厚が０ｎｍの構造よりも上昇率がさらに増加した。
【００４３】
かくのごときシート抵抗のＡｌ０．９Ｇａ０．１Ｎ表面保護層の膜厚依存性は、次のような要因によるものと考えられる。
【００４４】
すなわち、一般に、ＡｌＮはＧａＮよりも原子結合力が強く、ＡｌＧａＮ層もＡｌＮ組成が高くなるほど原子結合力が強くなり、熱処理による窒素の脱離をＧａＮ層の表面よりも抑制することができる。ここで、ＧａＮのａ軸の格子常数にコヒーレントに歪むＡｌＮの臨界膜厚はおよそ３ｎｍである。Ａｌ０．９Ｇａ０．１Ｎにおいても、臨界膜厚は５ｎｍ程度と考えられる。したがって、Ａｌ０．９Ｇａ０．１Ｎ表面保護層が５ｎｍ以上の膜厚では、Ａｌ０．９Ｇａ０．１Ｎ表面保護層が格子緩和してしまい、クラックやミスフィット転位が発生し、結晶性が著しく劣化してしまうものと考えられる。そのため、膜厚３ｎｍ以上のＡｌ０．９Ｇａ０．１Ｎ表面保護層は、熱処理による窒素の脱離が生じて、熱処理において第一、第二、第三障壁層を保護する機能が損なわれ、シート抵抗の上昇率が増加する傾向を示し、特に、膜厚５ｎｍ以上になると、シート抵抗の上昇率が急激に増加してしまうものと考えられる。
【００４５】
以上のように、本発明のＡｌ０．９Ｇａ０．１Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハでは、Ａｌ０．９Ｇａ０．１Ｎ表面保護層の膜厚０．３ｎｍから５ｎｍの範囲において、熱処理による窒素の脱離を抑制し、熱処理によるシート抵抗の増加を、熱処理前から１．１〜１．２倍程度に抑制できることが分かった。なお、Ａｌ０．９Ｇａ０．１Ｎ表面保護層という高いＡｌＮ組成の場合のみに限らず、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層のように、ＡｌＮ組成の如何によらない構造とした場合であっても、ＡｌｙＧａ１−ｙＮ表面保護層の膜厚を０．３ｎｍから５ｎｍの範囲に収めることにより、シート抵抗の上昇を抑制することができる。
【００４６】
次に、本発明のＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率を、ＡｌｙＧａ１−ｙＮ表面保護層のＡｌＮ組成に対する依存性の観点から説明する。図４に、本発明のＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率に関するＡｌｙＧａ１−ｙＮ表面保護層のＡｌＮ組成に対する依存性を示す。図４は、ＡｌｙＧａ１−ｙＮ表面保護層の膜厚を０．１ｎｍとし、ＡｌＮ組成のみを、それぞれ０．３５，０．５，０．７，０．９，１．０と変化させた場合の熱処理におけるシート抵抗の測定結果を示している。なお、ＡｌｙＧａ１−ｙＮ表面保護層よりも下層に形成したＨＦＥＴ構造は、図１に示すＨＦＥＴ用エピタキシャルウェハの場合と同一の構造となっている。また、熱処理は温度８００℃において１０分間行った。
【００４７】
ＡｌＮ組成ｙをそれぞれ０．３５，０．５，０．７，０．９，１．０としたＡｌｙＧａ１−ｙＮ表面保護層を用いたＨＦＥＴ用エピタキシャルウェハ構造においても、熱処理前においては、電子移動度は１４００ｃｍ２／Ｖｓ、２次元電子ガス濃度は８×１０１２ｃｍ−２であり、シート抵抗はおよそ５６０Ω／ｓｑ．と、ＡｌＮ組成が０．９の図１のＨＦＥＴ用エピタキシャルウェハ構造の場合と全く同一の電気的特性を有していた。
【００４８】
ここで、温度８００℃で１０分間の熱処理を行った場合、図４に示すように、ＡｌｙＧａ１−ｙＮ表面保護層のＡｌＮ組成ｙの如何によって、シート抵抗の上昇に変化が生じる。すなわち、ＡｌＮ組成ｙ＝０．３５においては、シート抵抗の上昇率が１．６倍弱となり、ＡｌＧａＮ表面保護層がない場合すなわちＡｌＮ組成ｙ＝０と比ベ、シート抵抗の上昇率は、若干減少するものの大きな変化はなかった。しかし、ＡｌＮ組成が高くなるにつれて、シート抵抗の上昇率が大きく抑制されるようになった。ＡｌＮ組成ｙ＝０．５においては、シート抵抗上昇率は１．３倍であった。さらに、ＡｌＮ組成ｙ＝０．７から１．０までの範囲では、シート抵抗上昇率は約１．１倍にまで抑制されるようになった。
【００４９】
以上のように、本発明のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層を有するＨＦＥＴ用エピタキシャルウェハでは、熱処理によるシート抵抗の増加を確実に抑制することが可能であり、特に、ＡｌｙＧａ１−ｙＮ表面保謹層のＡｌＮ組成０．７から１．０の範囲（０．７≦ｙ≦１）において、熱処理によるシート抵抗の増加を大幅に抑制することができることが分かった。
【００５０】
すなわち、以上のようなＡｌｙＧａ１−ｙＮ表面保謹層を有するＨＦＥＴ用エピタキシャルウェハを作製母体として用い、ＡｌｙＧａ１−ｙＮ表面保護層とアンドープＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）第三障壁層とをあらかじめ定めた領域を残して除去した領域のＳｉドープＡｌｘＧａ１−ｘＮ第二障壁層上に、あらかじめ定めた間隔を離してソース電極とドレイン電極とを有し、あらかじめ定めた前記領域として残したＡｌｙＧａ１−ｙＮ表面保護層上のあらかじめ定めたゲート電極領域にゲート電極を有するヘテロ構造電界効果トランジスタ構造とすることにより、熱処理によるシート抵抗の増加を大幅に抑制することができ、ＨＦＥＴ構造のデバイス作製工程におけるトランジスタ特性の劣化を抑制可能とし、利得の増大、トランジスタの大電流化、ソース電極、ドレイン電極のコンタクト抵抗の低減が可能となり、もって、デバイスの高周波数特性、出力特性、電力効率を大幅に改善したヘテロ構造電界効果トランジスタを実現することが可能となる。
【００５１】
次に、前述したような表面保護層を有するＨＦＥＴ用エピタキシャルウェハを作製し、さらに、該ＨＦＥＴ用エピタキシャルウェハを用いてヘテロ構造電界効果トランジスタＨＦＥＴを作製する、本発明によるヘテロ構造電界効果トランジスタ作製法の一例について、図５乃至図８を用いて説明する。
【００５２】
図５、図６、図７、図８は、それぞれ、本発明によるＡｌｙＧａ１−ｙＮ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第１の作製行程、第２の作製行程、第３の作製行程、第４の作製工程でそれぞれ作製されたＨＦＥＴ構造の一例となる模式図を示し、本発明によるＡｌｙＧａ１−ｙＮ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いて、図５から順次図８までの作製工程を経ることにより、図８において、最終的にＨＦＥＴの作製が完了する手順を示している。
【００５３】
なお、図５乃至図８において用いられるＨＦＥＴ用エピタキシャルウェハ１０Ａとして、図１のＨＦＥＴ用エピタキシャルウェハ１０の場合とは異なり、ＡｌｙＧａ１−ｙＮ表面保護層のＡｌＮ組成ｙを（０＜ｙ≦１）の範囲とし、ＡｌｘＧａ１−ｘＮの各障壁層のＡｌＮ組成ｘを（０＜ｘ＜１）の範囲とした場合のＨＦＥＴ用エピタキシャルウェハを用いている場合を示している。
【００５４】
以下、図５から図８へ順を追って、本発明のＨＦＥＴ作製工程の実施例について説明する。図５に示す第１の作製工程では、基板１Ａ上に、ＧａＮ緩衝層２Ａ、アンドープＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）第一障壁層３Ａ、ドナードープＡｌｘＧａ１−ｘＮ第二障壁層４Ａ、アンドープＡｌｘＧａ１−ｘＮ第三障壁層５Ａ、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層６Ａを、順次エピタキシャル成長させたＨＦＥＴ用エピタキシャルウェハ１０Ａを形成した後、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）表面保護層６Ａ上のあらかじめ定めた所定の領域に保護膜７を堆積し、ＨＦＥＴの中間作製物である中間ＨＦＥＴ１１を作製する。
【００５５】
次に、図６に示す第２の作製工程では、図５の第１の作製工程で作製した中間ＨＦＥＴ１１から、保護膜７で保護していない残りの領域のＡｌｙＧａ１−ｙＮ表面保護層６ＡおよびアンドープＡｌｘＧａ１−ｘＮ第三障壁層５Ａをエッチングにより除去し、中間ＨＦＥＴ１２を作製する。
【００５６】
次に、図７に示す第３の作製工程では、図６の第２の作製工程で作製した中間ＨＦＥＴ１２のＡｌｙＧａ１−ｙＮ表面保護層６ＡおよびアンドープＡｌｘＧａ１−ｘＮ第三障壁層５Ａをエッチングして除去した前記領域のドナードープＡｌｘＧａ１−ｘＮ第二障壁層４Ａ上に、オーミックコンタクトしたソース電極８およびドレイン電極９を堆積し、中間ＨＦＥＴ１３を作製する。
【００５７】
最後に、図８に示す第４の作製工程では、図７の第３の作製工程で作製した中間ＨＦＥＴ１３から保護膜７を除去した後に、保護膜７を除去した領域のＡｌｙＧａ１−ｙＮ表面保護層６Ａ上のあらかじめ定めたゲート電極領域にショットキーのゲート電極１０を堆積し、最終的なヘテロ構造電界効果トランジスタＨＦＥＴ１４を作製する。
【図面の簡単な説明】
【００５８】
【図１】本発明に係るＨＦＥＴ用エピタキシャルウェハの一例として、高いＡｌＮ組成のＡｌｙＧａ１−ｙＮ（０．７≦ｙ≦１）表面保護層を有するＨＦＥＴ用エピタキシャルウェハの模式図である。
【図２】本発明の一実施例である図１に示すＨＦＥＴ用エピタキシャルウェハにおけるシート抵抗の変化の熱処理温度依存性を示すグラフである。
【図３】本発明のＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率に関するＡｌｙＧａ１−ｙＮ表面保護層の膜厚に対する依存性を示すグラフである。
【図４】本発明のＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率に関するＡｌｙＧａ１−ｙＮ表面保護層のＡｌＮ組成に対する依存性を示すグラフである。
【図５】本発明によるＡｌｙＧａ１−ｙＮ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第１の作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。
【図６】本発明によるＡｌｙＧａ１−ｙＮ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第２の作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。
【図７】本発明によるＡｌｙＧａ１−ｙＮ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第３の作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。
【図８】本発明によるＡｌｙＧａ１−ｙＮ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第４の作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。
【符号の説明】
【００５９】
１，１Ａ…基板、２，２Ａ…ＧａＮ緩衝層、３…アンドープＡｌ０．２５Ｇａ０．７５Ｎ第一障壁層、３Ａ…アンドープＡｌｘＧａ１−ｘＮ第一障壁層、４…ＳｉドープＡｌ０．２５Ｇａ０．７５Ｎ第二障壁層、４Ａ…ＳｉドープＡｌｘＧａ１−ｘＮ第二障壁層、５…アンドープＡｌ０．２５Ｇａ０．７５Ｎ第三障壁層、５Ａ…アンドープＡｌｘＧａ１−ｘＮ第三障壁層、６…Ａｌ０．９Ｇａ０．１Ｎ表面保護層、６Ａ…ＡｌｙＧａ１−ｙＮ表面保護層、７…保護膜、８…ソース電極、９…ドレイン電極、１０…ゲート電極、１０…ＨＦＥＴ用エピタキシャルウェハ、１０Ａ…ＨＦＥＴ用エピタキシャルウェハ、１１，１２，１３…中間ＨＦＥＴ、１４…ＨＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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