(57)【要約】【課題】複数のインバーターチョッパ型電圧器比較器を用いたＡ／Ｄ変換器において、キャリブレーションスィッチのフィールドスルーによるオフセット電圧の発生を避け、微分非線性誤差のばらつきを抑制する。【解決手段】複数の電圧比較器の各々は、入力スイッチＳＷ１，ＳＷ２とインバーター５と結合容量ＣとキャリブレーションスイッチＳＷＣとを有し、入力スイッチが入力アナログ信号４と基準抵抗列１からの参照電圧とを順次切り換えて結合容量に与え、キャリブレーションスイッチは、結合容量に入力アナログ信号が与えられときオン状態、参照電圧が与えられるときオフ状態をとる。キャリブレーションスイッチがオン状態のときのインバーターの入力端子と出力端子の電圧がアナログ入力信号電圧の範囲及び参照電圧の範囲に含まれないようにする。【選択図】図１
2007243656.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照電圧を発生させる参照電圧発生手段と、前記複数の参照電圧の各々と入力アナログ信号の電圧とを比較する複数の電圧比較器とを備え、前記複数の電圧比較器の各々は、入力スイッチと、インバーターと、前記入力スイッチと前記インバーターの間に接続された結合容量と、前記インバーターの入力端子と出力端子の間に接続されたキャリブレーションスイッチとを有し、前記入力スイッチが、前記入力アナログ信号と前記参照電圧とを順次切り換えて前記結合容量に与え、前記キャリブレーションスイッチは、前記入力アナログ信号が前記結合容量に与えられる期間でオンとし、前記参照電圧が前記結合容量に与えられる期間でオフとするインバーターチョッパ電圧比較器で構成されたＡ／Ｄ変換器において、
前記インバーターはＮチャネルトランジスタとＰチャネルトランジスタで構成され、前記キャリブレーションスイッチがオン状態のときの該インバーターの入力端子と出力端子の電圧が前記アナログ入力信号電圧の範囲および前記参照電圧発生手段から発生される参照電圧の範囲に含まれないことを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器において、前記キャリブレーションスイッチがオン状態のときの前記インバーターの入力端子と出力端子の電圧が前記アナログ入力信号電圧の範囲および前記参照電圧発生手段から発生される参照電圧の範囲に含まれないようにする手段として、前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタについて、Ｎチャネルトランジスタのチャネル幅がＰチャネルトランジスタのチャネル幅よりも大きいインバーターを少なくとも一つ有することを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１記載のＡ／Ｄ変換器において、前記キャリブレーションスイッチがオン状態のときの前記インバーターの入力端子と出力端子の電圧が前記アナログ入力信号電圧の範囲および前記参照電圧発生手段から発生される参照電圧の範囲に含まれないようにする手段として、前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に直流電圧を与えることを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項３記載のＡ／Ｄ変換器において、前記キャリブレーションスイッチがオン状態のときの前記インバーターの入力端子と出力端子の電圧が複数の電圧比較器間で常に等しくなるように前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に各々直流電圧を与えることを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項３記載のＡ／Ｄ変換器において、前記キャリブレーションスイッチがオン状態のときの前記インバーターの入力端子と出力端子の電圧と、前記電圧比較器に入力される参照電圧の差が複数の電圧比較器間で一定になるように、前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に各々直流電圧を与えることを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器（アナログ・デジタル変換器）に関し、特にインバーターチョッパ電圧比較器を用いた高速Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
高速度で動作可能な電圧比較器が高速Ａ／Ｄ変換器に用いられている。この種の比較器として、ＣＭＯＳトランジスタで構成されているインバーターチョッパ電圧比較器があり、ＣＭＯＳトランジスタの超ＬＳＩプロセスで実現されているモノシリックＡ／Ｄ変換器等に頻繁に利用されている。
【０００３】
図９にＣＭＯＳトランジスタで構成されているインバーターチョッパ電圧比較器の構成例を示す。図９において、１０がインバーターチョッパ電圧比較器の基本構成である。ここで、第１のスイッチＳＷ１の一方の端子にはアナログ入力信号４が印加され、他方の端子は結合容量Ｃに接続されている。第２のスイッチＳＷ２の一方の端子は基準電圧２，３を分圧して参照電圧を生成する基準抵抗列１に接続され、他方の端子は結合容量Ｃの第１のスイッチＳＷ１が接続されている端子に接続されている。第１、第２のスイッチＳＷ１，ＳＷ２が接続されていない方の結合容量Ｃの端子は、インバーター５の入力に接続されている。キャリブレーションスイッチＳＷＣの一方の端子はインバーター５の入力端子に接続され、他方の端子は該インバーターの出力端子に接続されている。インバーター５とキャリブレーションスイッチＳＷＣとで反転増幅器を形成している。
【０００４】
次に、動作について説明する。図１０は３つのスイッチＳＷ１、ＳＷ２、ＳＷＣのタイミングチャートとその状態を示している。サンプルホールド期間ではＳＷ１とＳＷＣがＯＮつまり導通状態となる。このとき、アナログ入力信号４が結合容量Ｃに印加され、この結合容量Ｃの一方の端子はアナログ電圧Ｖinとなる。結合容量Ｃの他方の端子は、インバーター５の入力端子の電圧値となるが、インバーター５の入出力特性が図１１で示す特性のとき、キャリブレーションスイッチＳＷＣがＯＮしていることからインバーター５の入力端子と出力端子の電圧値は該インバーターの入出力特性と入力電圧と出力電圧が等しくなる直線との交点Ａの電圧値Ｖa（以後キャリブレーション電圧と呼ぶ）となる。これにより、アナログ電圧値Ｖinと前記キャリブレーション電圧Ｖaの電圧差（Ｖin−Ｖa）が結合容量Ｃに保持される。該結合容量Ｃに保持された電荷Ｑは平行平板コンデンサの蓄積電荷と端子電圧差との関係Ｑ＝ＣＶを用いると、
Ｑ＝Ｃ（Ｖin−Ｖa）        （１）
となる。
【０００５】
次の比較期間で、第１のスイッチＳＷ１とキャリブレーションスイッチＳＷＣがＯＦＦし、第２のスイッチＳＷ２がＯＮすると、インバーター５の入力端子の電圧Ｖbと基準抵抗列１の参照電圧Ｖrefとの電位差（Ｖref−Ｖb）が結合容量Ｃの両端子間にかかる。インバーター５の入力端子はＭＯＳトランジスタのゲートであるため入力インピーダンスは非常に高く電流の流入は無視することができるとすると、該インバーター５の入力端子の電荷はサンプルホールド期間から保持されるので、
Ｑ＝Ｃ（Ｖref−Ｖb）        （２）
が成り立つ。式（１）と（２）から
Ｖb＝Ｖref−Ｖin＋Ｖa        （３）
のようになる。従って、インバーター５の入力端子は図１２に示すように、キャリブレーション電圧Ｖaから（Ｖref−Ｖin）だけ変動する。インバーター５の電圧利得をＧ（Ｇ＞１）とすると、該インバーター５の出力電圧の変化量ΔＶoは
ΔＶo＝−Ｇ（Ｖref−Ｖin）    （４）
となる。
【０００６】
以上に示した原理で、インバーターチョッパ電圧比較器１０はアナログ入力信号と参照電圧を比較する。
【０００７】
次に、上述したインバーターチョッパ電圧比較器を用いたＡ／Ｄ変換器について説明する。図１３に２ビット並列型Ａ／Ｄ変換器の構成例を示す。図１３において、参照電圧Ｖ１，Ｖ２，Ｖ３は第１の基準電圧２と第２の基準電圧３との間に接続された抵抗列１によって分圧され生成される。生成された参照電圧Ｖ１，Ｖ２，Ｖ３はそれぞれ３個の電圧比較器１０１，１０２，１０３の一方の入力端子に印加されている。電圧比較器１０１，１０２，１０３のもう一方の入力端子にはアナログ入力信号４が印加されている。さらに、電圧比較器１０１，１０２，１０３の出力は論理回路（エンコーダ）６に入力され、論理回路６からの出力がＡ／Ｄ変換器出力７となる。
【０００８】
次に動作について説明する。比較器１０１，１０２，１０３は、入力アナログ信号の電圧値Ｖinが参照電圧より小のちき“１”を、大のとき“０”を出力するとする。図１４に入力アナログ信号に対する比較器１０１，１０２，１０３と論理回路６の真理値表を示す。サンプリングされたアナログ入力信号４の電圧値Ｖinは各々の電圧比較器１０１，１０２，１０３によって参照電圧Ｖ１，Ｖ２，Ｖ２とそれぞれ比較される。例として、アナログ入力信号４の電圧値ＶinがＶ２より大きくＶ３より小さい電圧であるとする。このときＶ３が参照電圧として入力される電圧比較器１０３では、参照電圧Ｖ３よりもアナログ入力信号の方が小さいと判断して“１”レベルを出力する。一方、Ｖ２、Ｖ１が参照電圧として入力される電圧比較器１０２，１０１では参照電圧よりもアナログ入力信号が大きいと判断して、“０”レベルを出力する。従って、電圧比較器列１０３，１０２，１０１からは“１００”が出力される。この出力値を論理回路６に入力して変換すると、“１０”のＡ／Ｄ変換出力が得られる。
【０００９】
なお、インバーターチョッパ電圧比較器を用いたＡ／Ｄ変換器については、例えば特許文献１に記載されている。この特許文献１では、特にノイズ耐性が向上するＡ／Ｄ変換機の構成例について開示している。
【００１０】
【特許文献１】特許第３１０３６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図９に示したインバーターチョッパ電圧比較器１０中のスイッチはＮＭＯＳスイッチ、ＰＭＯＳスイッチ、ＣＭＯＳスイッチ等のいずれかで構成される。これらのスイッチはトランジスタのゲートにクロック信号を印加することでトランジスタの導通と非導通を実現する。導通、非導通を制御する信号であるクロック信号がＯＮからＯＦＦのように遷移すると、ＭＯＳトランジスタのゲート・ドレインまたはゲート・ソース間容量を通してドレインまたはソースに電荷が注入される。これをフィードスルーと呼ぶ。このフィードスルーにより、インバーターチョッパ電圧比較器１０は原理的にサンプルホールド電圧に誤差が発生する。このフィードスルーに起因した注入電荷量はＭＯＳトランジスタのドレインまたはソースの電圧値や、トランジスタのデバイスパラメーターに依存する。また、このようなインバーターチョッパ電圧比較器が複数存在するＡ／Ｄ変換器では、各電圧比較器内のインバーターのデバイスパラメーターのばらつきによるトランジスタの相互コンダクタンスばらつきによって結合容量への充放電の次定数がばらつき、その結果、結合容量に保持される電圧に誤差が発生してしまう。
【００１２】
図９において、キャリブレーションスイッチＳＷＣがＯＦＦになると、フィードスルーによる電荷Ｑcが容量Ｃに注入される。この電荷Ｑcは大きさ、正負は前記デバイスパラメーターによって決まり、各電圧比較器間で差がでない。
【００１３】
入力電圧Ｖinよりもインバーターの入力端子電圧Ｖaの方が大きいとき、
（Ｖa−Ｖin）＋Ｑc＝Ｖref−Ｖb        （５）
Ｖb＝Ｖref−Ｖin＋Ｖa＋Ｑc／Ｃ        （６）
逆に、入力端子電圧Ｖaよりもインバーターの入力電圧Ｖinの方が大きいとき、
（Ｖin−Ｖa）＋Ｑc＝Ｖb−Ｖref        （７）
Ｖb＝Ｖref−Ｖin＋Ｖa−Ｑc／Ｃ        （８）
以上から、ＶinとＶaの大小関係によって、インバーターの入力端子電圧Ｖbに加わるオフセット電圧に正負の差がでる。つまり、参照電圧がＶaよりも小さい電圧比較器のオフセットと参照電圧がＶaよりも大きい電圧比較器のオフセットは大きさが同じで反対極性となる（図１５参照）。従って、フィードスルーによって発生するオフセット電圧はＶa付近で不連続になることがわかる。これを図１６のＡ／Ｄ変換器の入出力特性に示す。図１６は３ビット並列型Ａ／Ｄ変換器の入出力特性示したもので、図１６中、点線は理想的なＡ／Ｄ変換器の入出力特性を示し、実線はフィードスルーによって非線形誤差が発生したＡ／Ｄ変換器の入出力特性を示す。フィードスルーによって非線形誤差が発生したＡ／Ｄ変換器ではＶaを境界にして入出力特性が不連続になる。フィードスルーによるオフセット電圧の絶対値は各電圧比較器間で不変なので、Ｖaより小さい参照電圧が入力される電圧比較器群（又はＶaよりも大きい参照電圧が入力される電圧比較器群）ではオフセット電圧が一定となり、微分非直線性誤差には影響はない。従ってＶaを横切るときにだけ微分非直線性誤差が大きくなる。
【００１４】
上記のように、複数のインバーターチョッパ型電圧比較器列を用いたＡ／Ｄ変換器では、入力アナログ信号のダイナミックレンジ内にＶaが存在するとＶaを横切る電圧比較器に異なるオフセット電圧が加わり原理的に微分非直線性誤差が劣化することがわかる。
【００１５】
本発明の目的は、複数のインバーターチョッパ型電圧比較器を用いたＡ／Ｄ変換器において、キャリブレーションスイッチのフィールドスルーによるオフセット電圧の発生を抑えて微分非直線性誤差のばらつきを抑制し、高精度なＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００１６】
本発明では、複数のインバーターチョッパ型電圧比較器を用いたＡ／Ｄ変換器において、電圧比較器で原理的に発生するオフセットな電圧を抑制するために、意図的にキャリブレーション電圧Ｖaと入力アナログ信号電圧のダイナミックレンジをずらすようにする。
【００１７】
請求項１では、複数の参照電圧を発生させる参照電圧発生手段と、前記複数の参照電圧の各々と入力アナログ信号の電圧とを比較する複数の電圧比較器とを備え、前記複数の電圧比較器の各々は、入力スイッチと、インバーターと、前記入力スイッチと前記インバーターの間に接続された結合容量と、前記インバーターの入力端子と出力端子の間に接続されたキャリブレーションスイッチとを有し、前記入力スイッチが、前記入力アナログ信号と前記参照電圧とを順次切り換えて前記結合容量に与え、前記キャリブレーションスイッチは、前記入力アナログ信号が前記結合容量に与えられる期間でオンとし、前記参照電圧が前記結合容量に与えられる期間でオフとするインバーターチョッパ電圧比較器で構成されたＡ／Ｄ変換器において、前記インバーターはＮチャネルトランジスタとＰチャネルトランジスタで構成され、前記キャリブレーションスイッチがオン状態のときの該インバーターの入力端子と出力端子の電圧が前記アナログ入力信号電圧の範囲および前記参照電圧発生手段から発生される参照電圧の範囲に含まれないことを特徴とするＡ／Ｄ変換器を提案する。
【００１８】
請求項２では、請求項１記載のＡ／Ｄ変換器において、前記キャリブレーションスイッチがオン状態のときの前記インバーターの入力端子と出力端子の電圧が前記アナログ入力信号電圧の範囲および前記参照電圧発生手段から発生される参照電圧の範囲に含まれないようにする手段として、前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタにおいて、Ｎチャネルトランジスタのチャネル幅がＰＭＯＳトランジスタのチャネル幅よりも大きいインバーターを少なくとも一つ有することを特徴とするＡ／Ｄ変換器を提案する。
【００１９】
請求項３では、請求項１記載のＡ／Ｄ変換器において、前記キャリブレーションスイッチがオン状態のときの前記インバーターの入力端子と出力端子の電圧が前記アナログ入力信号電圧の範囲および前記参照電圧発生手段から発生される参照電圧の範囲に含まれないようにする手段として、前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に直流電圧を与えることを特徴とするＡ／Ｄ変換器を提案する。
【００２０】
請求項４では、請求項３記載のＡ／Ｄ変換器において、前記複数の電圧比較器内のインバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に直流電圧を与える手段として、前記キャリブレーションスイッチがオン状態のときの前記インバーターの入力端子と出力端子の電圧が複数の電圧比較器間で常に等しくなるように前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に各々直流電圧を与えることを特徴とするＡ／Ｄ変換器を提案する。
【００２１】
請求項５では、請求項３記載のＡ／Ｄ変換器において、前記複数の電圧比較器内のインバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に直流電圧を与える手段として、前記キャリブレーションスイッチが閉状態のときの前記インバーターの入力端子と出力端子の電圧と、前記電圧比較器に入力される参照電圧の差が複数の電圧比較器間で一定になるように前記インバーターを構成するＮチャネルトランジスタとＰチャネルトランジスタの各々のトランジスタの基板端子に各々直流電圧を与えることを特徴としたＡ／Ｄ変換器を提案する。
【発明の効果】
【００２２】
本発明によれば、ＣＭＯＳトランジスタ等で構成されるインバーターチョッパ電圧比較器を使用するＡ／Ｄ変換器において、インバーターの入力端子と出力端子の間に介在するキャリブレーションスイッチのフィールドスルーによるオフセット電圧の発生を避け、微分非直線性誤差のばらつきを抑制した高精度の高速Ａ／Ｄ変換器を実現できる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明にかかるＡ／Ｄ変換器の具体的実施例について詳述する。
［実施例１］
図１は本発明の第１の実施例に係る３ビットＡ／Ｄ変換器の構成図である。図１において、基準抵抗列１の両端には第１，第２の基準電圧２，３が印加される。基準抵抗列１は７個の端子から参照電圧Ｖ１〜Ｖ７が取り出され、各々の端子間の電圧差は等しくなっている。７個のインバーターチョッパ電圧比較器からなる電圧比較器１０１〜１０７の出力は論理回路（エンコーダ）６に入力される。この論理回路６の出力がＡ／Ｄ変換出力７となる。このＡ／Ｄ変換器の全体的動作は、先の図１２の場合と基本的に同じであるので説明は省略する。図２に入力アナログ信号に対する電圧比較器１０１〜１０７と論理回路６の真理値表を示す。
【００２４】
図１中、各電圧比較器の構成は次のとおりである。第１のスイッチＳＷ１の一方にアナログ入力信号が印加され、他方の端子は結合容量Ｃに接続されている。第２のスイッチＳＷ２の一方の端子は基準抵抗列１に接続され、他方の端子は結合容量Ｃの第１のＳＷ１が接続されている端子に接続されている。結合容量Ｃの端子の第１および第２のスイッチが接続されていない端子はインバーター５の入力端子に接続されている。キャリブレーションスイッチＳＷＣの一方の端子はインバーター５の入力端子に、他方の端子は該インバーター５の出力端子に接続されている。
【００２５】
本実施例のインバーターの構成と電気的特性を図３に示す。図３（ａ）はＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）からなるＣＭＯＳインバーターの構成例を示している。ＣＭＯＳインバーターはＰＭＯＳのソース、基板３を電源電圧Ｖddに、ＮＭＯＳのソース、基板をＶssに接続し、両方のＭＯＳＦＥＴ（ＮＭＯＳ）のゲート端子が入力、ドレイン端子が出力となる。一般的なＣＭＯＳインバーターの閾値電圧（出力が反転する入力電圧）はＶdd＊０．５になるように、ＰＭＯＳのチャネル幅がＮＭＯＳのチャネル幅の３倍程度になっている。これはＰＭＯＳのキャリアであるホールの移動度がＮＭＯＳのキャリアである電子の移動度より小さいためである。
【００２６】
図３（ｂ）の電気的特性の（イ）が一般的なＣＭＯＳインバーターの入出力特性となる。本実施例で用いるＣＭＯＳインバーターの入出力特性を、図３（ｂ）の電気的特性の（ロ）に示す。この（ロ）に示した入出力特性を得るために、本実施例ではＮＭＯＳのチャネル幅をＰＭＯＳのチャネル幅の２〜３倍程度に増大させている。この結果、キャリブレーションスイッチＳＷＣが閉状態での電圧Ｖaを所望の電圧に制御することができる。さらにこの状態で入力アナログ信号のダイナミックレンジを図４のように設定することで、入力アナログ信号のダイナミックレンジにキャリブレーション電圧Ｖaが含まれることを避けることができる。ダイナミックレンジ中にキャリブレーション電圧Ｖaが含まれないので、キャリブレーションスイッチＳＷＣによるフィードスルー電荷の注入によるオフセットが電圧比較器間で異ならず、一定で等しい符号をもつようになる。この結果、この電圧比較器を用いた図１のＡ／Ｄ変換器は微分非直線性のばらつきを抑えることができる。
【００２７】
図１７に第１の実施例の微分非直線性誤差のシミュレーション結果を示す。縦軸は微分非直線性誤差、横軸は入力電圧をダイナミックレンジの中心電圧で規格化した値を示す。図中、１は入力アナログ信号のダイナミックレンジ内にキャリブレーション電圧Ｖaが含まれている場合、２は第１の実施例を用いて入力アナログ信号のダイナミックレンジの下限よりキャリブレーション電圧を下げた場合である。本実施例を用いることで微分非直線性誤差が抑制されていることが確認できる。
【００２８】
［実施例２］
図５は第２の実施例に係る３ビットＡ／Ｄ変換器の構成図である。図５において、基準抵抗列１の両端には第１，第２の基準電圧２，３が印加される。基準抵抗列は７個の端子から参照電圧Ｖ１〜Ｖ７が取り出され、各々の端子間の電圧差は等しくなっている。７個のインバーターチョッパ電圧比較器からなる電圧比較器１０１〜１０７の出力は論理回路（エンコーダ）６に入力される。この論理回路６の出力がＡ／Ｄ変換出力７となる。このＡ／Ｄ変換器の全体的な動作は、先の図１２の場合と基本的に同じであり、入力アナログ信号４に対する電圧比較器１０１〜１０７と論理回路６の真理値表は図２の通りである。
【００２９】
図５中、各電圧比較器１０１〜１０７の構成は次のとおりである。第１のスイッチＳＷ１の一方にアナログ入力信号４が印加され、他方の端子は結合容量Ｃに接続されている。第２のスイッチＳＷ２の一方の端子は基準抵抗列１に接続され、他方の端子は結合容量Ｃの第１のＳＷ１が接続されている端子に接続されている。結合容量Ｃの端子の第１および第２のスイッチが接続されていない端子はインバーターの入力端子に接続されている。キャリブレーションスイッチＳＷＣの一方の端子はインバーター５の入力端子に、他方の端子は該インバーター５の出力端子に接続されている。本実施例では、インバーター５にインバーターのキャリブレーション電圧Ｖaを制御するための基板端子電圧制御用直流電圧８が入力されている。
【００３０】
本実施例のインバーター５の構成と電気的特性を図６に示す。図６（ａ）はＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）からなるＣＭＯＳインバーターの構成例を示している。ＣＭＯＳインバーターはＰＭＯＳのソース、基板を電源電圧Ｖddに、ＮＭＯＳのソースをＶssに接続し、さらに基板にＶsubの基板端子電圧制御用直流電圧８を印加している。両方のＭＯＳＦＥＴ（ＮＭＯＳ）のゲート端子が入力、ドレイン端子が出力となる。基板に直流電圧を印加することにより、ＮＭＯＳの閾値電圧を制御することができる。このいわゆる基板バイアス効果を利用して、ＮＭＯＳとＰＭＯＳの電流駆動力に差を発生させ、先の図３（ｂ）の（ロ）のような電気的特性をもつＣＭＯＳインバーターを実現できる。
【００３１】
図６（ｂ）の電気的特性の（イ）が一般的なＣＭＯＳインバーターの入出力特性となる。本実施例で用いるＣＭＯＳインバーターの入出力特性は図６（ｂ）の電気的特性の（ロ）となる。この結果、キャリブレーションスイッチＳＷＣが閉状態でのキャリブレーション電圧Ｖaを所望の電圧に制御することができる。さらにこの状態で入力アナログ信号のダイナミックレンジを第１の実施例と同様に図４のように設定することで、入力アナログ信号のダイナミックレンジにキャリブレーション電圧Ｖaが含まれることを避けることができる。ダイナミックレンジ中にキャリブレーション電圧Ｖaが含まれないので、キャリブレーションスイッチＳＷＣのフィードスルー電荷の注入によるオフセットが電圧比較器間で異ならず、一定で等しい符号をもつようになる。従って、この電圧比較器を用いた図５のＡ／Ｄ変換器は微分非直線性のばらつきを抑えることができる。
【００３２】
［実施例３］
図７は第３の実施例に係る３ビットＡ／Ｄ変換器の構成図である。図７において、基準抵抗列１の両端には第１，第２の基準電圧２，３が印加される。基準抵抗列１は７個の端子から参照電圧Ｖ１〜Ｖ７が取り出され、各々の端子間の電圧差は等しくなっている。７個のインバーターチョッパ電圧比較器からなる電圧比較器１０１〜１０７の出力は論理回路（エンコーダ）６に入力される。この論理回路６が出力はＡ／Ｄ変換出力７となる。このＡ／Ｄ変換器の全体的な動作は、先の図１２の場合と基本的に同じであり、入力アナログ信号４に対する電圧比較器１０１〜１０７と論理回路６の真理値表は図２の通りである。
【００３３】
図７中、各電圧比較器１０１〜１０７の構成は次のとおりである。第１のスイッチＳＷ１の一方にアナログ入力信号４が印加され、他方の端子は結合容量Ｃに接続されている。第２のスイッチＳＷ２の一方の端子は基準抵抗列１に接続され、他方の端子は結合容量Ｃの第１のＳＷ１が接続されている端子に接続されている。結合容量の端子の第１および第２のスイッチＳＷ１、ＳＷ２が接続されていない端子はインバーター５の入力端子に接続されている。キャリブレーションスイッチＳＷＣの一方の端子はインバーター５の入力端子に、他方の端子は該インバーター５の出力端子に接続されている。本実施例では、基板端子電圧制御用として電圧制御部９を有する。該電圧制御部９は、各電圧比較器１０１〜１０７の出力と論理回路６からの出力のデータを入力して、各電圧比較器内のインバーターが所望の電気的特性となるように、各インバーターのＰＭＯＳおよびＮＭＯＳの基板端子電圧制御用直流電圧８をダイナミックに出力する。
【００３４】
本実施例のインバーター５の構成と電気的特性を図８に示す。図８（ａ）はＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）からなるＣＭＯＳインバーターの構成例を示している。ＣＭＯＳインバーターはＰＭＯＳのソースを電源電圧Ｖddに、ＮＣＯＳのソースをＶssに接続され、両方のＭＯＳＦＥＴ（ＮＭＯＳ）のゲート端子が入力、ドレイン端子が出力となる。ＰＭＯＳおよびＮＭＯＳの基板端子は基板端子電圧制御部９から入力される基板端子電圧制御用直流電圧８が入力されている。これにより、第２の実施例と同様の電気的特性をもつＣＭＯＳインバーターが実現する。
【００３５】
図８（ｂ）の電気的特性の（イ）が一般的なＣＭＯＳインバーターの入出力特性となる。本実施例で用いるＣＭＯＳインバーターの入出力特性は図８の電気的特性の（ロ）となる。この結果、キャリブレーションスイッチＳＷＣが閉状態でのキャリブレーション電圧Ｖaを所望の電圧に制御することができる。さらにこの状態で入力アナログ信号のダイナミックレンジを第１の実施例と同様に図４のように設定することで、入力アナログ信号のダイナミックレンジにキャリブレーション電圧Ｖaが含まれることを避けることができる。ダイナミックレンジ中にキャリブレーション電圧Ｖaが含まれないので、キャリブレーションスイッチＳＷＣによるフィードスルー電荷の注入によるオフセットが電圧比較器間で異ならず、一定で等しい符号をもつようになる。従って、この電圧比較器を用いたＡ／Ｄ変換器は微分非直線性誤差のばらつきを抑えることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施例に係る３ビットＡ／Ｄ変換器である。
【図２】図１の動作真理値表である。
【図３】図１中のインバーターの構成とその電気的特性である。
【図４】インバーターの入出力特性と入力アナログ信号のダイナミックレンジを示す。
【図５】本発明の第２の実施例に係る３ビットＡ／Ｄ変換器である。
【図６】図５中のインバーターの構成とその電気的特性である。
【図７】本発明の第３の実施例に係る３ビットＡ／Ｄ変換器である。
【図８】図７中のインバーターの構成とその電気的特性である。
【図９】一般的なインバーターチョッパ電圧比較器である。
【図１０】図９のスイッチのタイミングチャートとその状態である。
【図１１】図９中のインバーターの入出力特性である。
【図１２】図９中のインバーターの電圧利得を示しているインバーターの入出力特性である。
【図１３】一般的な２ビット並列型Ａ／Ｄ変換器である。
【図１４】図１３の動作真理値表である。
【図１５】電圧比較器のフィードスルーによるオフセット電圧である。
【図１６】従来のＡ／Ｄ変換器の入出力特性である。
【図１７】第１の実施例の微分非直線性誤差のシミュレーション結果である。
【符号の説明】
【００３７】
１  基準抵抗列
２  第１の基準電圧
３  第２の基準電圧
４  アナログ入力信号
５  インバーター
６  論理回路
７  Ａ／Ｄ変換器出力
８  基板端子制御用直流電圧
９  基板端子電圧制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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