(57)【要約】【課題】データ交換の際に最適周波数を有する駆動クロックで動作しうる半導体ディスク制御装置を提供する。【解決手段】本発明は外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置に関するもので、前記フラッシュメモリとインターフェーシングするフラッシュインターフェース、外部とインターフェーシングするホストインターフェース、前記ホストインターフェースに第１駆動クロックを供給する第１クロック発生器、前記フラッシュインターフェースに前記第１駆動クロックとは異なる周波数分周範囲の第２駆動クロックを供給する第２クロック発生器を含む。【選択図】図２
2007133868.tif 000002
【特許請求の範囲】
【請求項１】
外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置において、
前記フラッシュメモリとインターフェーシングするフラッシュインターフェースと、
外部とインターフェーシングするホストインターフェースと、
前記ホストインターフェースに第１駆動クロックを供給する第１クロック発生器と、
前記フラッシュインターフェースに第２駆動クロックを独立的に供給する第２クロック発生器とを含むことを特徴とする半導体ディスク制御装置。
【請求項２】
前記第２駆動クロックは前記第１駆動クロックの周波数分周範囲に属しないクロック信号を含むことを特徴とする請求項１に記載の半導体ディスク制御装置。
【請求項３】
前記周波数分周範囲は前記第１駆動クロックの周波数を定数で分周した大きさの周波数を有するクロック信号の集合であることを特徴とする請求項２に記載の半導体ディスク制御装置。
【請求項４】
前記第２駆動クロックは前記フラッシュインターフェースと前記フラッシュメモリとのデータ交換速度が最適化される周波数のクロック信号であることを特徴とする請求項２に記載の半導体ディスク制御装置。
【請求項５】
前記フラッシュインターフェースとホストインターフェースとの間に先入先出バッファを含み、相異なる周波数で動作する構成の間のデータ交換を仲栽することを特徴とする請求項１に記載の半導体ディスク制御装置。
【請求項６】
前記第１クロック発生器及び第２クロック発生器は位相固定ループであることを特徴とする請求項１に記載の半導体ディスク制御装置。
【請求項７】
前記第２クロック発生器は前記半導体ディスク制御装置の外部に設置されることができることを特徴とする請求項１に記載の半導体ディスク制御装置。
【請求項８】
前記第２クロック発生器の発生周波数を設定する周波数データをロードするレジスタをさらに含むことを特徴とする請求項１に記載の半導体ディスク制御装置。
【請求項９】
前記周波数データは前記第２クロック発生器の出力周波数を設定するロッキングデータであることを特徴とする請求項８に記載の半導体ディスク制御装置。
【請求項１０】
前記第２クロック発生器は、前記ロッキングデータがデフォルト値に設定される場合には前記第１駆動クロックを出力し、最適モードに設定される場合には前記第２駆動クロックを出力することを特徴とする請求項９に記載の半導体ディスク制御装置。
【請求項１１】
外部とデータを交換する第１インターフェースと、
前記第１インターフェースで出入するデータを一時的に記憶するキャッシュメモリと、
不揮発性メモリとデータを交換する第２インターフェースと、
前記キャッシュメモリと前記第２インターフェースとの間に配置され、相異なる周波数で駆動される装置との間のデータ移動を仲栽する先入先出バッファと、
前記第１インターフェースと前記キャッシュメモリに第１駆動クロックを供給する第１クロック発生器と、
前記第２インターフェースに供給される第２駆動クロックの周波数データがロードされるレジスタと、
前記周波数データを参照して前記第２インターフェースに前記第２駆動クロックを供給する第２クロック発生器とを含むことを特徴とする半導体ディスク制御装置。
【請求項１２】
前記第２駆動クロックは前記第１駆動クロックとは異なる周波数分周範囲に属するクロック信号であることを特徴とする請求項１１に記載の半導体ディスク制御装置。
【請求項１３】
前記周波数分周範囲はクロック信号の周波数を定数で分周した大きさの周波数を有するクロック信号の集合であることを特徴とする請求項１２に記載の半導体ディスク制御装置。
【請求項１４】
前記第２駆動クロックは前記フラッシュインターフェースと前記フラッシュメモリとのデータの交換速度が最適化される周波数のクロック信号であることを特徴とする請求項１２に記載の半導体ディスク制御装置。
【請求項１５】
前記第２インターフェースは、前記不揮発性メモリとのデータ交換の時、前記第２駆動クロックを参照して書き込みイネーブル信号と読み出しイネーブル信号を生成することを特徴とする請求項１１に記載の半導体ディスク制御装置。
【請求項１６】
前記第１クロック発生器及び第２クロック発生器は位相固定ループの回路であることを特徴とする請求項１３に記載の半導体ディスク制御装置。
【請求項１７】
前記周波数データは前記第２クロック発生器の出力周波数を設定するロッキングデータであることを特徴とする請求項１６に記載の半導体ディスク制御装置。
【請求項１８】
前記第２クロック発生器は、前記ロッキングデータがデフォルト値に設定される場合には前記第１駆動クロックを出力し、最適モードに設定される場合には前記第２駆動クロックを出力することを特徴とする請求項１７に記載の半導体ディスク制御装置。
【請求項１９】
外部とデータを交換する第１インターフェースと、
前記第１インターフェースで出入するデータを一時的に記憶するキャッシュメモリと、
不揮発性メモリとデータを交換する第２インターフェースと、
前記第１インターフェースと前記キャッシュメモリに第１駆動クロックを供給する第１クロック発生器と
前記第１インターフェースと前記第２インターフェースとの間に配置され、相異なる周波数で駆動される装置との間のデータ移動を仲栽する先入先出バッファとを含み、
前記第２インターフェースに提供すべき第２駆動クロックを外部から受け、前記第２クロックは前記第１駆動クロックとは異なる周波数分周範囲に属することを特徴とする半導体ディスク制御装置。
【請求項２０】
前記周波数分周範囲はクロック信号の周波数を定数で分周した大きさの周波数を有するクロック信号の集合であることを特徴とする請求項１９に記載の半導体ディスク制御装置。
【請求項２１】
前記第１駆動クロックと前記第２駆動クロックのうちの一つを前記第２インターフェースに供給するマルチプレクサをさらに含むことを特徴とする請求項１９に記載の半導体ディスク制御装置。
【請求項２２】
前記モルティプルレックサはデフォルトモードでは前記第１駆動クロックを、最適モードでは前記第２駆動クロックを前記第２インターフェースに供給することを特徴とする請求項２１に記載の半導体ディスク制御装置。
【請求項２３】
前記第２インターフェースは、前記不揮発性メモリとのデータ交換の時、入力される駆動クロックを参照して書き込みイネーブル信号と読み出しイネーブル信号を生成することを特徴とする請求項２２に記載の半導体ディスク制御装置。
【請求項２４】
外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置のクロック信号供給方法において、
外部とのデータ交換のために第１駆動クロックを生成し、
前記第１駆動クロックとは異なる周波数の第２駆動クロックを生成して前記フラッシュメモリとのデータ交換のためのクロック信号として提供することを特徴とするクロック信号供給方法。
【請求項２５】
前記第２駆動クロックの周波数は、前記フラッシュメモリとのデータ交換の時、最適の速度を有する周波数のクロック信号であることを特徴とする請求項２４に記載のクロック信号供給方法。
【請求項２６】
前記第２駆動クロックは前記半導体ディスク制御装置の内部で生成して供給することを特徴とする請求項２４に記載のクロック信号供給方法。
【請求項２７】
前記第２駆動クロックは前記半導体ディスク制御装置の外部で生成して供給することを特徴とする請求項２４に記載のクロック信号供給方法。
【請求項２８】
前記第１駆動クロック及び前記第２駆動クロックはそれぞれ別途の位相固定ループ回路を通じて生成することを特徴とする請求項２４に記載のクロック信号供給方法。
【請求項２９】
前記第２駆動クロックを生成する位相固定ループ回路は出力周波数を調整するロッキングデータがロードされるレジスタをさらに含むことを特徴とする請求項２８に記載のクロック信号供給方法。
【請求項３０】
前記レジスタは、デフォルトモードでは第１駆動クロックを生成し、最適モードでは第２駆動クロックを生成するように制御されることを特徴とする請求項２９に記載のクロック信号供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に係り、より詳細には半導体ディスク制御装置に関するものである。
【背景技術】
【０００２】
最近のトレンドによれば、磁気ディスク装置の代わりに記憶素子としてフラッシュメモリを採用した半導体ディスク（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ ： ＳＳＤ）装置に対する要求が次第に増加している。これは、コンピュータシステムや携帯用器機の大容量記憶装置としてハードディスク（ＨＤＤ）のような磁気ディスク装置に比べて半導体ディスク装置は記憶用量や費用面では不利であるが、アクセス速度と小型化及び衝撃からの安全性などに優位を占めているからである。また、工程技術と設計技術の進歩によって次第に半導体ディスクの記憶容量が増加するとともに費用が減少することが予想され、やがて半導体ディスクが磁気ディスクを代替することと展望される。
【０００３】
前記の半導体ディスクをコンピュータシステムやそれ以外の携帯用器機の大容量貯蔵装置として用いる場合、ホスト側のデータ交換プロトコルとフラッシュメモリとの互換のための制御装置が必須である。一般的なコンピュータシステムでは、ディスクドライバのデータ伝送プロトコルでアメリカのＩＢＭ社が提案したハードディスク用の規格であるＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）方式が用いられている。このようなプロトコルと互換性を有するためにはＡＴＡ方式でデータを交換するためのインターフェースが必要である。また、フラッシュメモリとのインターフェーシングが必要である。前記のようなデータ交換の諸般の動作を制御する装置は、半導体ディスク制御装置（ＳＳＤ Ｃｏｎｔｒｏｌｌｅｒ）とよばれる。
【０００４】
図１は、一般的な半導体ディスク(ＳＳＤ)制御装置の構成を簡略に示したブロック図である。図１を参照すると、一般的な半導体ディスク制御装置１０は、中央処理装置（ＣＰＵ）１１による制御の下で、ホスト（図示しない）からの命令に応答してフラッシュメモリ２０〜２３にデータを書き込んだり、それらからデータを読み出したりすることができる。
【０００５】
中央処理装置１１は、ホストの命令語の伝達を受けて、ホストからのデータをフラッシュメモリに保存するか、あるいはフラッシュメモリに格納されたデータを読み出してホストに伝送するかを決定して制御する。
【０００６】
ＡＴＡインターフェース１２は、中央処理装置１１の制御によってホスト側とデータを交換する。ＡＴＡインターフェース１２は、ホスト側から命令語及びアドレスをフェッチしてＣＰＵバスを通じて中央処理装置１１に伝達する。ＡＴＡインターフェース１２を通じてホストから入力されるデータやホストに伝送されるべきデータは、中央処理装置１１による制御の下で、ＣＰＵバスを経由せずにＳＲＡＭキャッシュ１３を通じて伝達される。
【０００７】
ＳＲＡＭキャッシュ１３は、ホストとフラッシュメモリ２０〜２３との間で移動するデータを一時的に記憶する。また、ＳＲＡＭキャッシュ１３は、中央処理装置１１によって実行されるプログラムを記憶するためにも用いられる。ＳＲＡＭキャッシュ１３は、一種のバッファメモリとして考えることができ、必ずしもＳＲＡＭで構成される必要はない。
【０００８】
フラッシュインターフェース１４は、記憶装置として用いられる不揮発性メモリとの間でデータを取り交わす。フラッシュインターフェース１４は、例えば、ＮＡＮＤフラッシュメモリ、Ｏｎｅ‐ＮＡＮＤフラッシュメモリ、あるいはマルチ‐レベルフラッシュメモリを支援するように構成されうる。特に、フラッシュインターフェース１４は、後述する位相固定ループ１５からの周波数ｆ１の駆動クロックを参照して、フラッシュメモリ２０〜２３とのデータ交換の時に書き込みイネーブル信号ＷＥと読み出しイネーブル信号ＲＥを生成する。例えば、周波数ｆ１の駆動クロックをソースにして分周されたクロックを書き込みのイネーブル信号ｎＷＥと読み出しのイネーブル信号ｎＲＥとして用いることができる。
【０００９】
位相固定ループ１５は、前記の半導体ディスク装置内の各構成の駆動クロックを提供するクロック発生器である。一般的に、位相固定ループ１５は、ＡＴＡプロトコルと互換性を有するようにホストのデータ伝送プロトコルと同一の周波数のクロックを発生する。位相固定ループ１５の発生周波数ｆ１は、ＡＴＡインターフェース１２、ＳＲＡＭキャッシュ１３、フラッシュインターフェース１４、及び、中央処理装置１１に提供される。特に、中央処理装置１１は、相対的に低い周波数が必要なので、後述の分周器１６で分周された周波数（Ｄｅ‐ｍｕｌｔｉｐｌｉｅｄ ｆｒｅｑｕｅｎｃｙ）の駆動クロックを受けて動作する。
【００１０】
分周器１６は、前記のデータ交換を実行するＡＴＡインターフェース１２やＳＲＡＭキャッシュ１３とは異なる論理演算がなされる中央処理装置１１の駆動クロックを提供するための周波数の変換回路である。一般的に、データ伝送のためのクロックより低い周波数を用いる中央処理装置１１のためのクロック周波数ｆｃは、位相固定ループ１５の出力周波数f１を分周して生成される。
【００１１】
以上のような従来の半導体ディスク制御装置は、一つの位相固定ループＰＬＬが発生するクロック（周波数ｆ１）のみを内部に有する。したがって、ホスト側とのデータ交換に関与するＡＴＡインターフェース１２とフラッシュメモリ２０〜２３とのデータ交換に関与するフラッシュインターフェース１４の駆動クロックは、同一の周波数の分周範囲（分周された周波数の集合）内の周波数であるべきであった。これは、フラッシュメモリの書き込みイネーブル信号ｎＷＥ及び読み出しイネーブル信号ｎＲＥのサイクルタイムが位相固定ループ１５で生成される周波数の分周範囲内に限定されることを意味する。しかし、大部分の場合、フラッシュメモリの書き込みイネーブル信号ｎＷＥ及び読み出しイネーブル信号ｎＲＥの最適なサイクルタイムは、位相固定ループ１５が発生する周波数の分周範囲内に含まれない可能性が大きい。半導体ディスクのアクセス時間の短縮とデータ伝送の高速化のためには、このような最適周波数の供給が望まれる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は前記の問題を解決するために提案されたものであり、本発明の目的は、例えば、データ交換の際に最適周波数を有する駆動クロックで動作しうる半導体ディスク制御装置を提供することである。
【課題を解決するための手段】
【００１３】
前記の目的を達成するための本発明の半導体ディスク制御装置は、外部とフラッシュメモリとの間のデータ交換を制御するように構成され、前記フラッシュメモリとインターフェーシングするフラッシュインターフェース、外部とインターフェーシングするホストインターフェース、前記ホストインターフェースに第１駆動クロックを供給する第１クロック発生器、前記フラッシュインターフェースに第２駆動クロックを独立的に供給する第２クロック発生器を含む。
【００１４】
望ましい実施形態において、前記第２駆動クロックは前記第１駆動クロックの周波数分周範囲に属しないクロック信号を含む。
【００１５】
望ましい実施形態において、前記周波数分周範囲はクロック信号の周波数を定数で分周した大きさの周波数を有するクロック信号の集合である。
【００１６】
望ましい実施形態において、前記第２駆動クロックは前記フラッシュインターフェースと前記フラッシュメモリとのデータ交換速度が最適化される周波数のクロック信号である。
【００１７】
望ましい実施形態において、前記フラッシュインターフェースの前段に先入先出バッファ（ＦＩＦＯ）を含み、相異なる周波数で動作する構成間のデータ交換を仲栽する。
【００１８】
望ましい実施形態において、前記第１クロック発生器及び第２クロック発生器は位相固定ループである。
【００１９】
望ましい実施形態において、前記第２クロック発生器は前記半導体ディスク制御装置の外部に設置されることができる。
【００２０】
望ましい実施形態において、前記第２クロック発生器の発生周波数を設定する周波数データをロードするレジスタをさらに含む。
【００２１】
望ましい実施形態において、前記周波数データは前記第２クロック発生器の出力周波数を設定するロッキングデータ（Ｌｏｃｋｉｎｇ ＤＡＴＡ）である。
【００２２】
望ましい実施形態において、前記第２クロック発生器は、前記ロッキングデータがデフォルト値に設定される場合には前記第１駆動クロックを出力し、最適のモードに設定される場合には前記第２駆動クロックを出力する。
【００２３】
前記の目的を達成するための本発明の他の特徴による半導体ディスク制御装置は、外部とデータを交換する第１インターフェース、前記第１インターフェースで出入するデータを一時的に記憶するキャッシュメモリ、不揮発性メモリとデータを交換する第２インターフェース、前記キャッシュメモリと前記第２インターフェースとの間に配置されて相異なる周波数で駆動される装置の間のデータ移動を仲栽する先入先出（ＦＩＦＯ）バッファ、前記第１インターフェースと前記キャッシュメモリに第１駆動クロックを供給する第１クロック発生器、前記第２インターフェースに供給すべき第２駆動クロックの周波数データがロードされるレジスタ、前記周波数データを参照して前記第２インターフェースに前記第２駆動クロックを供給する第２クロック発生器を含む。
【００２４】
望ましい実施形態において、前記第２駆動クロックは、前記第１駆動クロックとは異なる周波数分周範囲に属するクロック信号である。
【００２５】
望ましい実施形態において、前記周波数分周範囲はクロック信号の周波数を定数で分周した大きさの周波数を有するクロック信号の集合である。
【００２６】
望ましい実施形態において、前記第２駆動クロックは前記フラッシュインターフェースと前記フラッシュメモリとのデータ交換速度が最適化される周波数のクロック信号である。
【００２７】
望ましい実施形態において、前記第２インターフェースは、前記不揮発性メモリとのデータ交換の時、前記第２駆動クロックを参照して書き込みイネーブル信号と読み出しイネーブル信号を生成する。
【００２８】
望ましい実施形態において、前記第１クロック発生器及び第２クロック発生器は位相固定ループ回路である。
【００２９】
望ましい実施形態において、前記周波数データは前記第２クロック発生器の出力周波数を設定するロッキングデータ（Ｌｏｃｋｉｎｇ ＤＡＴＡ）である。
【００３０】
望ましい実施形態において、前記第２クロック発生器は、前記ロッキングデータがデフォルト値に設定される場合には前記第１駆動クロックを出力し、最適モードに設定される場合には前記第２駆動クロックを出力する。
【００３１】
前記の目的を達成するための本発明による更に他の特徴の半導体ディスク制御装置は、外部とデータを交換する第１インターフェース、前記第１インターフェースに出入するデータが一時貯蔵されるキャッシュメモリ、不揮発性メモリとデータを交換する第２インターフェース、前記第１インターフェースと前記キャッシュメモリで第１駆動クロックを供給する第１クロック発生器と、前記第１インターフェースと前記第２インターフェースとの間に配置され相異なる周波数で駆動される装置間のデータ移動を仲栽する先入先出（ＦＩＦＯ）バッファとを含み、前記第２インターフェースに提供すべき第２駆動クロックを外部から受ける。ここで、前記第２駆動クロックは、前記第１駆動クロックとは異なる周波数分周範囲に属する。
【００３２】
望ましい実施形態において、前記周波数分周範囲はクロック信号の周波数を定数で分周した大きさの周波数を有するクロック信号の集合である。
【００３３】
望ましい実施形態において、前記第１駆動クロックと前記第２駆動クロックのうちの一つを前記第２インターフェースに供給するマルチプレクサをさらに含む。
【００３４】
望ましい実施形態において、前記マルチプレクサはデフォルトモードでは前記第１駆動クロックを、最適モードでは前記第２駆動クロックを前記第２インターフェースに供給する。
【００３５】
望ましい実施形態において、前記第２インターフェースは前記不揮発性メモリとのデータ交換の時、入力される駆動クロックを参照して書き込みイネーブル信号ｎＷＥと読み出しイネーブル信号ｎＲＥを生成する。
【００３６】
前記の目的を達成するための本発明の更に他の特徴によれば、外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置のクロック信号供給方法は、外部とのデータ交換のために第１駆動クロックを生成し、前記第１駆動クロックとは異なる周波数の第２駆動クロックを生成して前記フラッシュメモリとのデータ交換のためのクロック信号で提供する。
【００３７】
望ましい実施形態において、前記第２駆動クロックの周波数は、前記フラッシュメモリとのデータ交換の時、最適の速度を有する周波数のクロック信号である。
【００３８】
望ましい実施形態において、前記第２駆動クロックは前記半導体ディスク制御装置の内部で生成して供給する。
【００３９】
望ましい実施形態において、前記第２駆動クロックは前記半導体ディスク制御装置の外部で生成して供給する。
【００４０】
望ましい実施形態において、前記第１駆動クロック及び前記第２駆動クロックはそれぞれ別途の位相固定ループ回路を通じて生成する。
【００４１】
望ましい実施形態において、前記第２駆動クロックを生成する位相固定ループ回路は出力周波数を調整するロッキングデータがロードされるレジスタをさらに含む。
【００４２】
望ましい実施形態において、前記レジスタはデフォルトモードでは第１駆動クロックを、最適モードでは第２駆動クロックを生成するように制御されることを特徴とする。
【００４３】
前記の本発明の装置と方法によって、半導体ディスク制御装置はフラッシュメモリと最適アクセス時間を有する周波数のクロック信号を提供受けることができる。
【発明の効果】
【００４４】
本発明による半導体ディスク装置は別途の調整可能なクロックを供給して半導体ディスクのアクセス性能を左右するフラッシュメモリとのデータ交換速度を最適化することができる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の望ましい実施形態を添付図面を参照して説明する。
【００４６】
図２は、本発明の望ましい一実施形態を示すブロック図である。図２を参照すると、本発明の半導体ディスク制御装置１００は、フラッシュインターフェース１５０の駆動クロックを提供するための別途のクロック供給装置を具備していて、フラッシュメモリ２０〜２３とのデータ交換速度を最適化することができる。
【００４７】
中央処理装置１１０は、外部（またはホスト）から提供される動作命令語とアドレスを受けて、動作命令語に従うデータ移動を制御する。外部からの動作命令語とアドレスは、ＡＴＡインターフェース１２０とＣＰＵバス（ＣＰＵ  ＢＵＳ）を経由して、中央処理装置１１０に伝達される。そして、中央処理装置１１０は、動作命令語とアドレスをフラッシュインターフェース１５０に伝達してフラッシュメモリ２０〜２３へのアクセスが行われるように制御する。中央処理装置１１０の諸般の制御動作は、ＣＰＵバスを通じて行われることができるが、このような制御経路がＣＰＵバスに限定されないことは当業者にとって自明である。中央処理装置１１０は、ブーティングの時、装着されたフラッシュメモリ２０〜２３の種類を診断する機能を具備する。このような機能は、デバイスＩＤの読み出し動作（またはＲＥＡＤ  ＩＤ動作）を通じて達成されることができる。デバイスＩＤの読み出し（ＲＥＡＤ ＩＤ）動作の時、中央処理装置１１０は、デバイスの種類を確認し、フラッシュインターフェース１５０に最適な駆動周波数を設定するデータを後述のレジスタ１８０に書き込む。
【００４８】
ＡＴＡインターフェース１２０は、中央処理装置１１０による制御の下で、ホスト側とデータを交換する。ＡＴＡインターフェース１２０は、ホスト側から提供される命令語及びアドレスをフェッチして、これらをＣＰＵバスを通じて中央処理装置１１０に伝達する。ＡＴＡインターフェース１２０は、内部にホスト側から伝達された命令語とアドレスをラッチするレジスタをさらに含むことができる。
【００４９】
ＳＲＡＭキャッシュ１３０は、ホストとフラッシュメモリ２０〜２３との間で移動するデータが一時的に保持されるバッファメモリである。ＳＲＡＭキャッシュ１３０は、フラッシュメモリ２０〜２３へのデータ書き込みと読み出し動作が相対的に遅いので、高速のキャッシュメモリをバッファとして用いて外部とのデータ交換を効率化することを目的として設けられている。ここで、ＳＲＡＭキャッシュ１３０の容量は、記憶装置として用いられるフラッシュメモリ２０〜２３の種類によって決定されうる。ＳＲＡＭキャッシュ１３０は、中央処理装置１１０によって実行されるプログラムを記憶するためにも用いられる。ＡＴＡインターフェース１２０を通じてホストから入力されるデータやホストに伝送されるべきデータは、中央処理装置１１０の制御によってＣＰＵバスを経由せず、ＳＲＡＭキャッシュ１３０を通じて伝達される。
【００５０】
先入先出バッファ（ＦＩＦＯ）１４０は、互いに異なる周波数のクロックで駆動される装置の間のデータ伝送速度の差を仲栽するための構成である。つまり、ＳＲＡＭキャッシュ１３０のデータ入出力の速度は比較的に高速である一方、フラッシュインターフェース１５０のデータ入出力の速度は低速であるから、先入先出バッファ（ＦＩＦＯ）１４０は、それらの間に挿入されて、データ交換の差に待機列（Ｑｕｅｕｅ）を構成する。先入先出（ＦＩＦＯ）バッファ１４０は、互いに異なる周波数の駆動クロックで動作するＳＲＡＭキャッシュ１３０とフラッシュインターフェース１５０の間のデータ移動経路を構成する。
【００５１】
フラッシュインターフェース１５０は、中央処理装置１１０から伝達された命令語とアドレスをフラッシュメモリ２０〜２３に伝達する。図面に示したように、フラッシュインターフェース１５０は、データ及び制御信号を通じてフラッシュメモリ２０〜２３にデータを書き込んだり、それらから読み出したりすることができる。特に本発明の望ましい実施形態のフラッシュインターフェース１５０には、フラッシュメモリ２０〜２３への書き込みイネーブル信号ｎＷＥ及び読み出しイネーブル信号ｎＲＥの最適サイクルタイムｔＷＣ、ｔＲＣを設定するための周波数ｆ２のクロックが提供される。周波数ｆ２のクロック信号に基づいて、フラッシュインターフェース１５０は、書き込みイネーブル信号ｎＷＥと読み出しイネーブル信号ｎＲＥをフラッシュメモリ２０〜２３に伝送し、それに対応する速度でデータが入出力される。
【００５２】
第１位相固定ループ（ＰＬＬ１）１６０は、外部のデータ伝送規格であるＡＴＡプロトコルと対応する周波数ｆ１のクロック信号を生成するためのクロック発生器である。第１位相固定ループ１６０が生成する周波数ｆ１のクロック信号は、フラッシュインターフェース１５０を除外した半導体ディスク制御装置１００の各構成要素に供給される。
【００５３】
分周器１７０は、前記のデータ移動を担当するＡＴＡインターフェース１２０やＳＲＡＭキャッシュ１３０とは異なる速度の演算処理が行われる中央処理装置１１０の駆動クロックを提供するための回路である。一般的に、中央処理装置１１０はデータ伝送のためのクロックより低い周波数を用いるので、中央処理装置１１０の駆動クロックの周波数ｆｃは、周波数ｆ１のクロック信号を分周して生成される。例えば、外部データ伝送プロトコルがＡＴＡ６６規格である場合、第１位相固定ループ（ＰＬＬ１）１６０は、６６ＭＨｚのクロック信号を生成し、分周器１７０は、６６ＭＨｚのクロックの提供を受けてｆ１／２に相当する３３ＭＨｚのクロックを中央処理装置１１０に駆動クロックとして供給することができる。
【００５４】
レジスタ１８０には、後述の第２位相固定ループ１９０の出力クロックの周波数データが保存されうる。特定周波数を生成するための設定データは、位相固定ループでは、一般的にロッキングデータ（Ｌｏｃｋｉｎｇ ＤＡＴＡ）と呼ばれる。レジスタ１８０にロードされるロッキングデータは、後述の第２位相固定ループ１９０の出力周波数を定義する値である。ロッキングデータがデフォルト（Ｄｅｆａｕｌｔ）の値でロードされる場合、周波数ｆ１を生成するように設定され、外部の命令語や制御に沿って最適の速度性能を有する周波数ｆ２を生成するための最適ロッキングデータに転換されることができる。または、デバイスＩＤ読み出し（ＲＥＡＤ ＩＤ）の結果、フラッシュインターフェース１５０の最適データ交換クロックの周波数がデフォルト周波数ｆ１の分周範囲に含まれない場合、中央処理装置１１０は、該当するデバイスＩＤに従う最適周波数ｆ２を生成することができるロッキングデータをレジスタ１８０にロードする。フラッシュインターフェース１５０によるデータ交換において、最適の速度性能を有する周波数を生成するためのロッキングデータは、半導体ディスク制御装置１００内の他の不揮発性メモリやレジスタに記憶されうる。または、装着されるフラッシュメモリ２０〜３０の種類に対応する最適性能のロッキングデータは、中央処理装置１１０を駆動するファームウエア（Ｆｉｒｍｗａｒｅ）に含まれうる。ブーティングの時にデバイスＩＤ読み出し（ｒｅａｄ ＩＤ）動作で確認されたフラッシュメモリ２０〜２３のデバイスＩＤに対応する最適周波数のロッキングデータがロードされうる。
【００５５】
ここで、ロッキングデータは、第１位相固定ループ１６０とは異なる周波数分周範囲を有する独立的なクロックを生成するように設定されるデータである。もし、第１位相固定ループ１６０の出力周波数ｆ１が６６ＭＨｚであれば、ｆ１の周波数分周範囲はｆ１を定数で分周した周波数の集合である。例えば、周波数ｆ１の分周範囲は３３ＭＨｚ、１６．５ＭＨｚ、８．２５ＭＨｚ、・・・のような値である。しかし、このような周波数ｆ１の分周範囲内にフラッシュメモリ２０〜２３とのデータ交換のための最適周波数ｆ２が存在しない場合、第２位相固定ループ１９０の最適ロッキングデータをレジスタ１８０に保存して最適速度の周波数を有するクロックを生成することができる。また、もし、クロックを生成する第２位相固定ループ１９０が位相固定ループＰＬＬ回路ではなく、他の発振回路であれば、レジスタ１８０に保存されるデータは、ロッキングデータではない他のデータであることができる。
【００５６】
レジスタ１８０にロードされるロッキングデータは、一般的に第２位相固定ループ（ＰＬＬ２）１９０の内部に含まれるディバイダー（図示しない）の分母データを含む。第２位相固定ループ１９０の出力周波数をフィードバックするディバイダーの分母（Ｄｅｎｏｍｉｎａｔｏｒ）によってフラッシュインターフェース１５０が駆動される周波数ｆ２が固定されるからである。装着されるフラッシュメモリ２０〜２３のデバイスＩＤ読み出し（ｒｅａｄ ＩＤ）を通じて確認された最適のフラッシュインターフェース１５０の駆動クロック周波数を生成するための最適ロッキングデータが中央処理装置１１０による制御下でレジスタ１８０にロードされることができる。また、中央処理装置１１０は、外部の命令語や制御に応答してレジスタ１８０にロードされるロッキングデータをアップデートできる。
【００５７】
第２位相固定ループ１９０は、レジスタ１８０に保存されたロッキングデータに基づいて、フラッシュメモリ２０〜２３とのデータ交換速度が最適化される周波数ｆ２の駆動クロックを生成することができる。もし、デフォルト（Ｄｅｆａｕｌｔ）値でレジスタ１９０のロッキングデータが設定されていたら、従来のフラッシュインターフェース駆動クロックの周波数ｆ１が第２位相固定ループ１９０の出力周波数になる。レジスタ１８０の設定値が最適ロッキングデータに転換されれば、第２位相固定ループ１９０は、フラッシュインターフェース１５０で最適な速度性能を有する周波数ｆ２のクロック信号を生成する。最適の速度性能を有する周波数ｆ２の駆動クロックを参照して、フラッシュインターフェース１５０は、書き込みのイネーブル信号ｎＷＥ及び読み出しイネーブル信号ｎＲＥを生成してフラッシュメモリ２０〜２３とデータを交換する。
【００５８】
前記の構成を含む半導体ディスク制御装置１００において、データの交換のために、第１位相固定ループ１６０は、ホストとの接続されるＡＴＡインターフェース１２０とＳＲＡＭキャッシュ１３０でホストと同一の周波数の駆動クロックを提供する。第２位相固定ループ１９０は、フラッシュインターフェース１５０とフラッシュメモリとの最適のデータ交換速度を有する周波数のクロックを提供することができる。互いに異なる周波数で動作するＳＲＡＭキャッシュ１３０とフラッシュインターフェース１５０との間には、先入先出バッファ（ＦＩＦＯ）１４０が挿入されて、相異なる周波数で駆動される構成間のデータ伝送を仲栽する。第２位相固定ループ１９０を通じて、半導体ディスク制御装置１００は、フラッシュメモリ２０〜２３の書き込みイネーブル信号ｎＷＥ及び読み出しイネーブル信号ｎＲＥのサイクルタイムを最適化させて書き込みと読み出し動作速度を最適化することができる。
【００５９】
図３は本発明の他の実施形態を示すブロック図である。ここで、図３において、図２に記載された参照符号と同一の参照符号は、図３における構成要素と同一の機能をする構成要素を示す。図３を参照すると、他の実施形態による本発明の半導体ディスク制御装置は、フラッシュインターフェース１５０の駆動クロックの提供を内蔵の位相固定ループからではなく、外部から受ける。フラッシュインターフェース１５０の駆動周波数をデフォルト（Ｄｅｆａｕｌｔ）値と最適値に転換するために半導体ディスク制御装置１００は、レジスタ１８０とマルチプレクサ１９１を含む。デフォルトの値がレジスタ１８０に設定される場合、フラッシュインターフェース１５０には、第１位相固定ループ（ＰＬＬ１）１６０と同一の周波数が供給される。最適周波数値を選択するようにレジスタ１８０を設定すれば、外部から供給される最適周波数の駆動クロックがフラッシュインターフェース１５０に供給される。
【００６０】
レジスタ１８０は、中央処理装置１１０による制御の下で、フラッシュインターフェース１５０にデフォルト周波数ｆ１のクロックを供給するか、あるいは最適周波数ｆ２を供給するかを選択するためのロッキングデータがロードされる。
【００６１】
マルチプレクサ１９１は、第１位相固定ループ１６０で生成された周波数ｆ１の駆動クロックと外部（発振回路１９２）から供給される最適周波数ｆ２の駆動クロックをレジスタ１８０のロード状態によって選択的にフラッシュインターフェース１５０に供給する。
【００６２】
発振回路１９２は、半導体ディスク制御装置１００の外部に設置されるクロック発生回路である。装着されるフラッシュメモリ２０〜２３とのデータ交換に用いられるクロックの最適周波数を外部から供給するための構成である。
【００６３】
以上の本発明の他の実施形態によれば、内部に追加的なクロック信号発生回路を含まなくても本発明の目的を達成することができる。但し、中央処理装置１０がレジスタ１８０にロードする値によってデフォルトクロック周波数ｆ１と最適クロック周波数ｆ２のうちの一つが選択されてフラッシュインターフェース１５０に提供される。
【００６４】
図４は、本発明の望ましい実施形態の半導体ディスク制御装置１００がフラッシュメモリ２０〜２３と最適のデータ交換速度で動作することによる効果を説明するタイミング図である。図４を参照すると、従来技術に沿って周波数ｆ１を分周した駆動クロックをフラッシュインターフェース１５０の駆動クロックとして用いた場合（a）と、フラッシュインターフェース１５０に最適の周波数ｆ２の駆動クロックを供給した場合（ｂ）とについて、書き込み動作と読み出し動作を含む動作のタイミング図が図示されている。以下、図４のタイミング図を上述した図面に基づいて詳細に説明する。
【００６５】
ホストがＡＴＡインターフェース１２０を通じて半導体ディスク制御装置１００に命令語とアドレスを与えると、中央処理装置１１０がこれを感知し、フラッシュインターフェース１５０に動作命令語とアドレスを伝達する。フラッシュインターフェース１５０は、まず、書き込み命令語００ｈとアドレスＣＡ１〜ＲＡ３を受信する。アドレスに対応するセルアレイ内のデータに対する読み出し命令語３０ｈを半導体ディスク制御装置１００に与えると、そのアドレスに対応するデータＤ０〜Ｄ６が半導体ディスク制御装置１００から出力される。
【００６６】
前記の動作の間にフラッシュインターフェース１５０に提供される駆動クロックの周波数がホスト側と同一の周波数ｆ１の分周範囲を有する（ａ）の場合には、最適化されない読み出し及び書き込み速度を有する。これは書き込みサイクルタイムｔＷＣ０及び読み出しサイクルタイムｔＲＣ０が周波数ｆ１を分周した周波数に依存し、独立的な周波数調整が困難である。よって、ｆ１から分周した周波数（ｆ１分周範囲）のうちで最適の周波数を選択しても実際のフラッシュメモリ２０〜２３の最適周波数とはずれが発生しうる。
【００６７】
一方に、別途のクロック発生器である第２位相固定ループ１９０を設けて、これを独立的に制御することができるレジスタ１８０を含む本発明の実施形態である（ｂ）の場合、フラッシュメモリへの書き込みサイクルタイムｔＷＣ１及び読み出しサイクルタイムｔＲＣ１が調整可能な周波数ｆ２によって制御される。テスト工程では、フラッシュメモリ２０〜２３の最適の書き込みサイクルタイムｔＷＣ及び読み出しサイクルタイムｔＲＣが測定され、これを考慮した周波数ｆ２を生成するためのロッキングデータがレジスタ１８０に記録される。半導体ディスク制御装置１００の内部あるいは外部に含まれる第２位相固定ループ１９０、２００は、ロッキングデータを参照してフラッシュメモリ２０〜２３とのデータ交換が行われる最適周波数ｆ２の駆動クロックを生成する。従って、図４の（ｂ）のようにデータの読み出しと書き込み時間を短縮することができる。
【００６８】
前記のような本発明の望ましい実施形態による半導体ディスク制御装置１００は、内部あるいは外部に独立的に制御することができるクロック発生回路１９０、２００を含む。半導体ディスクＳＳＤのアクセス速度を決定するフラッシュメモリとのデータ交換に用いられるフラッシュインターフェース１５０の最適化された駆動クロックを独立的に生成することができるからアクセス性能を極大化することができる。
【００６９】
なお、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から外れない限度の内で多様な変形が可能である。従って、本発明の範囲は前期の実施形態に限って定めず、特許請求範囲だけではなくこの発明の特許請求範囲と均等なものなどによって定めない。
【図面の簡単な説明】
【００７０】
【図１】従来技術による半導体ディスク制御装置の構成を説明するブロック図である。
【図２】本発明の第１実施形態による半導体ディスク制御装置の構成を示すブロック図である。
【図３】本発明の第２実施形態による半導体ディスク制御装置の構成を示すブロック図である。
【図４】本発明による駆動クロック提供スキームを適用した場合の動作を示すタイミング図である。
【符号の説明】
【００７１】
１０、１００  半導体ディスク（ＳＳＤ）制御装置
１１０  中央処理装置（ＣＰＵ）
１２、１２０  ＡＴＡインターフェース
１３、１３０  ＳＲＡＭキャッシュ
１４、１５０  フラッシュインターフェース
１５  位相固定ループ（ＰＬＬ）
１６、１７０  周波数分周器
２０、２１、２２、２３  フラッシュメモリ
１６０  ＰＬＬ１
１８０、１９２  レジスタ
１９０  ＰＬＬ２
１９１  ＭＵＸ
【図１】
2007133868.tif 000003
【図２】
2007133868.tif 000004
【図３】
2007133868.tif 000005
【図４】
2007133868.tif 000006