(57)【要約】      （修正有）【課題】発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、チップ面積を大きくすることなく発熱領域を分散させる、半導体装置のセル配置方法を提供する。【解決手段】単位ＦＥＴをゲートフィンガー電極複数本をまとめて一個のセル１１とし、チップの長手方向にフィンガー電極を平行にして配置する。各セル１１間の隙間に、ソースフィンガー電極13ａを接続したバイアホール１２付ソース電極配線１３と、ゲートフィンガー電極１４aを接続したゲート電極配線１４と、ドレインフィンガー電極１５aを接続したドレイン電極配線１５を対称性を鑑みて配置し、ドレインバスライン１６に接続され、同様に各ゲート電極配線はゲートバスライン１７に接続されている。従来十分できなかった長手方向の放熱が、そのセル間隔を基板厚程度としているので、熱は長手横方向にも拡散しながら下部のヒートシンクへと有効に放熱される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極、ソース電極およびドレイン電極が複数のフィンガーを有する電界効果トランジスタにおいて、前記複数のフィンガーを所定の本数毎にまとめたセルを複数配置し、前記セル間配置に基板厚程度の隙間を設けて配置することを特徴とする半導体装置のセル配置方法。
【請求項２】
ゲート電極、ソース電極およびドレイン電極が複数のフィンガーを有し、ソースフィンガー内にバイアホールを具備する電界効果トランジスタにおいて、前記複数のフィンガーを所定の本数毎にまとめたセルを複数配置し、前記セル間配置に基板厚程度の隙間を設けて配置することを特徴とする半導体装置のセル配置方法。
【請求項３】
前記セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置によって生じた隙間にバイアホールが形成されたソース電極配線またはドレイン電極配線を配置し、かつ前記ドレイン電極配線同士を接続したドレインバスラインを配置したことを特徴とする請求項１記載の半導体装置のセル配置方法。
【請求項４】
前記セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置によって生じた隙間にバイアホールが形成されたソース電極配線またはドレイン電極配線を配置し、前記ドレイン電極配線をワイヤボンディングパッドとすることを特徴とする請求項１記載の半導体装置セル配置。
【請求項５】
前記セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置によって生じた隙間にゲート電極配線またはドレイン電極配線を配置し、かつ前記ゲート電極配線同士を接続したゲートバスラインと前記ドレイン電極配線同士を接続したドレインバスラインを配置したことを特徴とする請求項２記載の半導体装置のセル配置方法。
【請求項６】
前記セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置によって生じた隙間にゲート電極配線またはドレイン電極配線を配置し、かつ前記ゲート電極配線同士を接続したゲートバスラインを配置し、前記ドレイン電極配線をワイヤボンディングパッドとすることを特徴とする請求項２記載の半導体装置のセル配置方法。
【請求項７】
前記セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置によって生じた隙間にゲート電極配線またはドレイン電極配線を配置し、かつ前記ゲート電極配線をワイヤボンディングパッドとし、前記ドレイン電極配線同士を接続したドレインバスラインを配置したことを特徴とする請求項２記載の半導体装置のセル配置方法。
【請求項８】
前記セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置によって生じた隙間にゲート電極配線またはドレイン電極配線を配置し、かつ前記ゲート電極配線おとびドレイン電極配線をワイヤボンディングパッドとしたことを特徴とする請求項２記載の半導体装置のセル配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に高出力・低熱抵抗の電界効果トランジスタ(FET)を有する半導体装置のセル配置方法に関する。
【背景技術】
【０００２】
従来のFETを高出力化するためにセル配置は図８または図９に示すようにその動作領域を並列に横一線に並べて構成することが多い。GaAs（ガリウム砒素）基板上に作製されたGaAsFETにおいてはGaAs材料自体の熱伝導率の低さが熱設計の最大の障害であり、GaAs層厚を30μm程度まで薄くすることで放熱性を確保しているのが現状である。
【０００３】
GaAsに代わる半導体材料であるSiC（シリコンカーバイド）やGaN（ガリウムナイトライド）の出現により、その電力密度は従来装置の数倍という高密度な電力消費となっており、それに伴い発熱密度も大きくなっている。SiCは、GaAsに比べて絶縁破壊電圧と熱伝導率が１０倍高いという優れた物性を有している。そのため同サイズのFETと比較すると、単純に動作電圧を１０倍することにより理論的には１０倍の電力密度を得ることができる。
【０００４】
GaAsに代わるSiCやGaNは何れもSiCを支持基板としている。上述したようにSiCはGaAsに比べて熱伝導が高く金属材料に近い値をもつため、GaAs等で問題となる半導体基板の放熱性がその基板厚で律則されておらず、高い電力密度をSiCの支持基板にて効率良く放熱するためには発熱領域であるＦＥＴセルの配置が重要である。したがって図８または図９に示すように横一線に並べた構成では、チップ長手方向に熱拡散ができず高い電力密度に起因する発熱を有効に放熱をすることが難しくなっている。横一線に並べた方法において放熱性を高める方法として、発熱領域の裏面を薄く加工、かつ発熱部上層のドレインまたはソース電極を中央部分では幅を広く周辺部では狭くしてさらに放熱のためストライプ電極を形成するものがある。(特許文献１参照)  しかし、設計が複雑で高い電力密度に起因する発熱を根本的に解決するものではない。
【特許文献１】特開平１１−８７３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって本発明は前記に鑑みてなされたものでその目的とするところは、発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、チップ面積を大きくすることなく発熱領域を分散させ、かつ高周波特性を犠牲にすることのない半導体装置のセル配置を提供する。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本願発明の一態様によれば、ゲート電極、ソース電極およびドレイン電極が複数のフィンガーを有する電界効果トランジスタにおいて、前記複数のフィンガーを所定の本数毎にまとめたセルを複数配置し、前記セル間配置に基板厚程度の隙間を設けて配置することを特徴とする半導体装置のセル配置方法が提供される。
【０００７】
また、本願発明の一態様によれば、ゲート電極、ソース電極およびドレイン電極が複数のフィンガーを有し、ソースフィンガー内にバイアホールを具備する電界効果トランジスタにおいて、前記複数のフィンガーを所定の本数毎にまとめたセルを複数配置し、前記セル間配置に基板厚程度の隙間を設けて配置することを特徴とする半導体装置のセル配置方法が提供できる
【発明の効果】
【０００８】
本発明によれば、ＦＥＴセルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置間に基板厚程度の隙間を開けて配置することで発熱領域を分散させることができ、熱抵抗を20％以上低減することができる。またこの発熱領域を分散させるために生じた隙間に電極配線またはパッド電極を配置することができるのでチップ面積の増大を回避することができる。またこのようなセルを分散させて配置することは信号伝搬の位相差を生じる可能性があるが、該セルへの配線長を等しくするか、ボンディングパッドに対して中心対称にワイヤボンディング等で配線することで位相差が生じることを回避できるので高周波特性を犠牲にすることもない。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施形態につき詳細に説明する。図１は本発明の第1の実施形態における高出力FET半導体チップの概念図を表したものである。まず、１００μm長のゲートフィンガー電極を持つ単位ＦＥＴのゲートを６本をまとめて一個のセル１１とする。このセル１１の大きさは、１００μm×１２０μmとなる。セル１１はバイアホール１２付のソース電極配線１３にソースフィンガー電極１３ａが４本櫛状に接続され、ゲート電極配線１４はゲートフィンガー電極１４ａが６本櫛状に接続される。さらにドレイン電極配線１５にドレインフィンガー電極１５ａが３本櫛状に接続される構成になっている。
【００１０】
従来構造では、図８に示したように、このセル１１が１２個並列に接続されていて、１２０μm×１２＝１４４０μmの動作領域長を形成している。本発明における第1の実施形態においてはこのセル１１を半導体チップの長手方向にフィンガー電極を平行に配置する。従来例と同じチップサイズを考えた場合、縦に２つのセル、横に６つセルを配置でき、その結果長手方向には各セル１１の間に隙間がとることが可能となる。その隙間に、ソースフィンガー電極１３ａを接続したバイアホール１２付ソース電極配線１３と、ゲートフィンガー電極１４ａを接続したゲート電極配線１４と、ドレインフィンガー電極１５ａを接続したドレイン電極配線１５を対称性を鑑みて配置した構造となっている。また、各ドレイン電極配線１５はドレインバスライン１６に接続され、同様に各ゲート電極配線１４はゲートバスライン１７に接続されている。
【００１１】
この各セル１１を長手方向に配置したことによりセル間の隙間は１４４μmであり、基板厚約１００μmより少し大きいが同程度である。従来十分できなかった長手方向の放熱は、そのセル間隔をヒートシンク材料に接続された基板厚程度とることができれば、熱は長手横方向にも拡散しながら下部のヒートシンクへと有効に放熱される。図８で示すチップと、このチップサイズと活性領域面積を等しく配置した本発明の第1の実施形態におけるチップについて、両者とも１．２ｍｍ厚の銅ベースを持つパッケージにＡｕＳｎ(金すず)でマウントし、このパッケージを５ｍｍ以上の厚さのアルミニウム放熱板に実装するという同条件にて熱抵抗を計算したところ、従来例に対して第1の実施形態においては約２０％の熱抵抗の低減が図られた。
【００１２】
第２の実施形態の効果について、図３を用いて説明する。図３(ａ)（ｂ）はそれぞれ第1および第２の実施形態におけるパッドへのボンディング方法について示した図である。ボンディングワイヤ３２はドレインバスライン３３に接続され、ドレインバスライン３３はドレイン電極配線３４に接続されている。このため配線長は、ドレインバスライン３３から離れたフィンガー電極ほど長くなる。ここで生じた配線長の差が、使用する周波数によっては無視できなくなる。
【００１３】
第２の実施形態では、ボンディングワイヤ３２をドレイン電極配線３４の中央に直接接続することで、配線長の差を低減している。このような配線にすることで各セル内のフィンガー電極のドレイン出力位相を一致させて取り出すことができる。
【００１４】
図４は本発明の第３の実施形態におけるソースフィンガー電極内にバイアホールが形成されている高出力FET半導体チップの概念図を表したものである。ソースフィンガー電極１３ａにバイアホール４１を形成することで放熱効果が高まることが知られている。まず、第１と第2の実施形態と同様、１００μm長のフィンガー電極を持つ単位ＦＥＴをゲートフィンガー電極６本をまとめて一個のセル４２とする。このセル４２の大きさは、ソースフィンガーにバイアホール４１があるため、そのセルの寸法は大きくなり１００μm×１７０μmとなる。従来構造では、図９に示したように、このセル４２が１２個並列に接続されていて、１７０μm×１２＝２０４０μmの動作領域長を形成している。本発明における第３の実施形態においてはこのセル４２を半導体チップの長手方向にフィンガー電極を平行に配置する。従来例と同じチップサイズを考えた場合、縦に１つのセル、横に１２個のセルを配置すると長手方向にはセル４２の間に隙間をとることが可能となり、その隙間にドレイン電極配線４３とゲート配線電極４４とを交互に配置した構成になっている。各ドレイン電極配線４３はドレインバスライン４５に接続され、各ゲート電極配線４４はゲートバスライン４６に接続されている。
【００１５】
この各セル４２を長手方向に配置したことによりセル間の隙間は７０μmであり、基板厚約１００μmよりは小さいが同程度である。図９で示すチップサイズと活性領域面積を等しく配置したチップについて、従来および本第3の実施形態の両方について１．２ｍｍ厚の銅ダイマウントを持つパッケージにＡｕＳｎ(金すず)でボンディングし、このパッケージを５ｍｍ以上厚さのアルミニウム放熱板に実装するという同条件にて熱抵抗を計算したところ、従来例に比較して、第３の実施形態においては約２０％の熱抵抗の低減が図られた。
【００１６】
図５は、本発明の第４の実施形態における高出力FET半導体チップの概念図を表したものである。基本的なセル配置に関しては図４と同じであるが、ドレイン電極配線４３をドレインバスライン４５に接続することを廃し、ドレイン電極配線５１をボンディングパッドとし、ここに直接ボンディングワイヤを接続している。このため、ボンディングワイヤ長を等しく配線すれば信号出力の位相差の発生を低減できる。
【００１７】
図６は、本発明の第５の実施形態における高出力FET半導体チップの概念図を表したものである。基本的なセル配置に関しては図４と同じであるが、ゲートバスライン４６を廃し、ゲート電極配線４４をゲート電極パッド６１とし、ここに直接ボンディングワイヤを接続するために面積を拡大して配置している。これにより、信号入力の位相差の発生を低減できる。
【００１８】
図７は、本発明の第６の実施形態における高出力FET半導体チップの概念図を表したものである。基本的なセル配置に関しては図４と同じであるが、ゲートバスライン４６を廃し、ゲート電極配線７１をゲート電極パッドとするため面積を拡大して配置している。またドレインバスライン４３も廃し、ドレイン電極配線７２をドレインパッドとしている。
【００１９】
ゲート電極配線７１、ドレイン電極配線７２の中央にボンディングワイヤを接続することで、信号入出力の位相差並びに出力信号の位相差の発生を低減できる。
【００２０】
以上のべたように、このように構成された本発明の実施形態に係る半導体装置のセル配置方法によれば、セルのフィンガー方向をチップ長手方向に平行に配置し、前述セル配置間に基板厚程度の隙間を開けて配置することで発熱領域を分散させることができ、熱抵抗を20％以上低減することができる。またこの発熱領域を分散させるために生じた隙間に電極配線またはパッド電極を配置することができるのでチップ面積の増大を回避することができる。またこのようなセルを分散させて配置することは信号伝搬の位相差を生じるが、該セルへの配線長を等しくするか、ボンディングパッドの中心にワイヤボンディングで配線とすることで位相差が生じることを回避できるので高周波特性を犠牲にすることもない。
【００２１】
本発明は前記実施形態をそのままに限定されるものではなく、実施段階でその要旨を逸脱しない範囲で具体化できる。  SiC基板を例に実施例を試算したが、セル配置による熱分散、およびワイヤボンディングによる位相差低減はGaAsなどのFETにも適用できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態における半導体チップの概念図である。
【図２】本発明の第２の実施形態における半導体チップの概念図である。
【図３】本発明の第1と第2の実施形態におけるパッケージへのボンディング方法について示した図。
【図４】本発明の第３の実施形態における半導体チップの概念図である。
【図５】本発明の第４の実施形態における半導体チップの概念図である。
【図６】本発明の第５の実施形態における半導体チップの概念図である。
【図７】本発明の第６の実施形態における半導体チップの概念図である。
【図８】第１の実施形態との比較に用いた従来の半導体チップの概念図である。
【図９】第３の実施形態との比較に用いた従来の半導体チップの概念図である。
【符号の説明】
【００２３】
１１、４２…セル
１２、４１…バイアホール
１３…ソース電極配線
１３ａ…ソースフィンガー電極
１４、４４…ゲート電極配線
１４ａ…ゲートフィンガー電極
１５、２２、３４、４３、５１、７２…ドレイン電極配線
１５ａ…ドレインフィンガー電極  
１６、３３、４５…ドレインバスライン
１７、３１、４６…ゲートバスライン
３２…ボンディングワイヤ
６１、７１…ゲートパッド
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図３】
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