(57)【要約】【課題】  プロセスバラツキ、使用条件の変動に応じて基準電流を最適化することにより、高精度化及び高速化を実現しつつ低消費電力化を図ることの可能なＡ／Ｄ変換器を提供する。【解決手段】  アナログ信号をデジタル信号に変換するＡ／Ｄ変換部６と、抵抗、容量及びトランジスタからなり入力クロック信号を遅延する遅延回路３と、前記入力クロック信号に対する前記遅延回路からの出力信号の遅延量を検出する遅延検出部４と、前記遅延量に対応する大きさの電流を生成し、前記Ａ／Ｄ変換部に基準電流として供給する電流供給回路５とでＡ／Ｄ変換器を構成し、クロック信号を用いてプロセスバラツキを遅延量として検出し、精度よくプロセスバラツキを検出して基準電流を最適化する。【選択図】        図  １
2007013291.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、抵抗、容量、及びトランジスタからなり、クロック信号を遅延する遅延回路と、前記クロック信号に対する前記遅延回路からの出力信号の遅延量を検出する遅延検出部と、前記遅延量に対応する大きさの電流を生成し、前記Ａ／Ｄ変換部に基準電流として供給する電流供給回路とを有するＡ／Ｄ変換器。
【請求項２】
前記電流供給回路は、前記遅延量をデジタル信号に変換する遅延量変換器と、前記基準電流の大きさを、前記遅延量変換器からのデジタル信号に基づいて設定する可変電流源とを有することを特徴とする請求項１に係るＡ／Ｄ変換器。
【請求項３】
前記Ａ／Ｄ変換部の入力に接続された第１の一端との接続を、前記遅延検出部の出力に接続された第１の他端と、外部信号源に接続された第２の他端との間で切り替える第１の切替スイッチと、前記Ａ／Ｄ変換部の出力に接続された第２の一端との接続を、前記可変電流源に接続された第３の他端と、外部回路に接続された第４の他端との間で切り替える第２の切替スイッチと、前記第１の切替スイッチ、第２の切替スイッチ、及び可変電流源を制御し、前記Ａ／Ｄ変換部を前記遅延量変換器として機能させる接続制御部とを更に有することを特徴とする請求項２に係るＡ／Ｄ変換器。
【請求項４】
電源電圧の変動を検出する電源検出回路を更に有し、前記遅延検出部は、前記電源検出回路の検出結果に応じ、前記遅延量を調整することを特徴とする請求項１〜３のいずれか１項に係るＡ／Ｄ変換器。
【請求項５】
前記クロック信号の周波数の変動を検出する周波数検出回路を更に有し、前記遅延検出部は、前記周波数検出回路の検出結果に応じ、前記遅延量を調整することを特徴とする請求項１〜４のいずれか１項に係るＡ／Ｄ変換器。
【請求項６】
前記周波数検出回路は、前記変動の検出を前記基準電流に基づいて行うことを特徴とする請求項５に係るＡ／Ｄ変換器。
【請求項７】
前記遅延検出部は、外部より入力される前記クロック信号の周波数に係る識別信号に応じ、前記遅延量を調整することを特徴とする請求項１〜４のいずれか１項に係るＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
近年、撮像センサーの高性能化、及び映像信号のデジタル処理の高速化に伴い、映像信号処理用Ａ／Ｄ変換器の高精度化、高速化に対する要請はますます高まってきている。その反面、高精度化、高速化の双方を実現する映像信号処理用Ａ／Ｄ変換器は、消費電力が指数関数的に増大し、回路規模の大型化や回路設計の複雑化を招いている。
【０００３】
高精度化、高速化を実現するＡ／Ｄ変換器の消費電力が大きい一因としては、Ａ／Ｄ変換器を構成する半導体のプロセスバラツキが大きいことが挙げられる。例えば、消費電力が最大となるプロセスバラツキに合わせて、回路素子定数、及び特性をフィッティングさせると、消費電力が最小となるプロセスバラツキでは、所定の特性が得られず、逆に、最も特性が悪くなるプロセスバラツキに合わせて回路素子定数、及び特性をフィッティングさせると、最も特性が良くなるプロセスバラツキでは消費電力が過剰となってしまう。
【０００４】
そこで、従来、特開平１０−２２７４２号公報では、プロセスバラツキに応じて消費電力を最適化する手法が開示されている。図６は上記公報開示の半導体集積回路装置の構成を示す回路構成図である。この半導体集積回路装置100 は、抵抗Ｒ２とトランジスタＴｒ19とから成るばらつき検出回路101 と、バラツキ検出回路101 の出力をデジタル値に変換するＡ／Ｄ変換器102 と、Ａ／Ｄ変換器102 の出力をラッチするフリップフロップ回路103a，103bと、フリップフロップ回路103a，103bの出力をデコードするデコーダ104 と、デコーダ104 の出力により任意の基準電流源108 を選択するトランジスタＴｒ11〜Ｔｒ14から成る選択回路107 と、複数の基準電流源108 とから構成されている。
【０００５】
そして、ばらつき検出回路101 は、抵抗Ｒ２の一端が電源電圧ＶＤＤに、他の一端がダイオード接続されたＴｒ19に接続され、ダイオード接続されたＴｒ19の一端がＧＮＤに、他端が抵抗Ｒ２に接続され、抵抗Ｒ２とダイオード接続されたＴｒ19の接続点がＡ／Ｄ変換器102 の入力に接続されて構成されている。
【０００６】
次に、このように構成された半導体集積回路装置100 の動作について説明する。ばらつき検出回路101 は、プロセスバラツキによるトランジスタＴｒ19の動作特性の変動を検出し、Ａ／Ｄ変換器102 に出力する。Ａ／Ｄ変換器102 は、ばらつき検出回路101 の出力をＡ／Ｄ変換し、選択回路107 へ出力する。選択回路107 は、Ａ／Ｄ変換器102 の出力に基づき動作特性の異なる複数の基準電流源108 の中からトランジスタＴｒ19の動作特性の変動を相殺するものを選択する。これにより、トランジスタＴｒ19のプロセスバラツキに最適な基準電流源108 を選択することができるようになっている。
【特許文献１】特開平１０−２２７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、Ａ／Ｄ変換器の高精度化、高速化の双方を実現しつつ、低消費電力化、及び回路規模の小型化、回路設計の簡易化を図るためには、Ａ／Ｄ変換器を構成するトランジスタの他、抵抗、容量のプロセスバラツキ、更には電源電圧、温度、クロック周波数の使用条件変動をすべて考慮し、回路素子定数、及び特性をフィッティングする必要がある。しかしながら、上記公報開示のものでは、トランジスタ以外のプロセスバラツキや使用条件変動に対しては考慮がなされていない。また、上記公報開示のものでは、抵抗を用いてトランジスタに電流を供給しているため、抵抗のプロセスバラツキがトランジスタのプロセスバラツキに含まれてしまい、トランジスタのプロセスバラツキを高精度に検出することが難しい。
【０００８】
本発明は、従来のプロセスバラツキに応じて消費電力を最適化する半導体集積回路における上記問題点を解消するためになされたもので、高精度化及び高速化の双方を実現しつつ、低消費電力化、及び回路規模の小型化、回路設計の簡易化を図るために、プロセスバラツキ、更には使用条件変動に応じて、基準電流源を精度よく調整することが可能なＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に係る発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、抵抗、容量、及びトランジスタからなり、クロック信号を遅延する遅延回路と、前記クロック信号に対する前記遅延回路からの出力信号の遅延量を検出する遅延検出部と、前記遅延量に対応する大きさの電流を生成し、前記Ａ／Ｄ変換部に基準電流として供給する電流供給回路とを備えてＡ／Ｄ変換器を構成するものである。
【００１０】
この請求項１に係る発明の実施例には、実施例１〜５が対応する。そして、このように構成されたＡ／Ｄ変換器においては、入力されたクロック信号は、抵抗、容量、及びトランジスタからなる遅延回路により遅延され、入力クロック信号に対する、この遅延されたクロック信号の遅延量は、遅延検出部により検出され、この検出された遅延量に対応する大きさの電流が電流供給回路により生成されて、Ａ／Ｄ変換部に基準電流として供給される。
【００１１】
請求項２に係る発明は、請求項１に係るＡ／Ｄ変換器において、前記電流供給回路は、前記遅延量をデジタル信号に変換する遅延量変換器と、前記基準電流の大きさを、前記遅延量変換器からのデジタル信号に基づいて設定する可変電流源とを有することを特徴とするものである。
【００１２】
この請求項２に係る発明の実施例には、実施例２〜５が対応する。そして、このように構成されたＡ／Ｄ変換器においては、遅延検出部の出力は、遅延量変換器にてデジタル信号に変換され、このデジタル信号に対応する大きさの電流が可変電流源により生成されて、Ａ／Ｄ変換部に基準電流として供給される。
【００１３】
請求項３に係る発明は、請求項２に係るＡ／Ｄ変換器において、前記Ａ／Ｄ変換部の入力に接続された第１の一端との接続を、前記遅延検出部の出力に接続された第１の他端と、外部信号源に接続された第２の他端との間で切り替える第１の切替スイッチと、前記Ａ／Ｄ変換部の出力に接続された第２の一端との接続を、前記可変電流源に接続された第３の他端と、外部回路に接続された第４の他端との間で切り替える第２の切替スイッチと、前記第１の切替スイッチ、第２の切替スイッチ、及び可変電流源を制御し、前記Ａ／Ｄ変換部を前記遅延量変換器として機能させる接続制御部とを更に有することを特徴とするものである。
【００１４】
この請求項３に係る発明の実施例には、実施例３〜５が対応する。そして、このように構成されたＡ／Ｄ変換器においては、接続制御部により、第１の切替スイッチが、Ａ／Ｄ変換部の入力に接続された第１の一端の接続先を、遅延検出部の出力に接続された第１の他端とし、第２の切替スイッチが、Ａ／Ｄ変換部の出力に接続された第２の一端の接続先を、可変電流源に接続された第３の他端とすることで、遅延検出部により検出された遅延量に対応するデジタル信号が可変電流源に入力される。一方、第１の切替スイッチが、Ａ／Ｄ変換部の入力に接続された第１の一端の接続先を、外部信号源に接続された第２の他端に切り替え、第２の切替スイッチが、Ａ／Ｄ変換部の出力に接続された第２の一端の接続先を、外部回路に接続された第４の他端との間で切り替えることで、デジタル信号に変換された外部信号源からの信号が、外部回路に出力される。
【００１５】
請求項４に係る発明は、請求項１〜３のいずれか１項に係るＡ／Ｄ変換器において、電源電圧の変動を検出する電源検出回路を更に有し、前記遅延検出部は、前記電源検出回路の検出結果に応じ、前記遅延量を調整することを特徴とするものである。
【００１６】
この請求項４に係る発明の実施例には、実施例４及び５が対応する。そして、このように構成されたＡ／Ｄ変換器においては、電源検出回路により検出された電源電圧の変動に応じ、遅延量が、遅延検出部により調整される。
【００１７】
請求項５に係る発明は、請求項１〜４のいずれか１項に係るＡ／Ｄ変換器において、前記クロック信号の周波数の変動を検出する周波数検出回路を更に有し、前記遅延検出部は、前記周波数検出回路の検出結果に応じ、前記遅延量を調整することを特徴とするものである。
【００１８】
この請求項５に係る発明の実施例には、実施例４が対応する。そして、このように構成されたＡ／Ｄ変換器においては、周波数検出回路により検出されたクロック信号の周波数の変動に応じ、遅延量が、遅延検出部により調整される。
【００１９】
請求項６に係る発明は、請求項５に係るＡ／Ｄ変換器において、前記周波数検出回路は、前記変動の検出を前記基準電流に基づいて行うことを特徴とするものである。
【００２０】
この請求項６に係る発明の実施例には、実施例４が対応する。そして、このように構成されたＡ／Ｄ変換器においては、可変電流源により生成される基準電流に基づき、周波数検出回路により、変動の検出が行われる。
【００２１】
請求項７に係る発明は、請求項１〜４のいずれか１項に係るＡ／Ｄ変換器において、前記遅延検出部は、外部より入力される前記クロック信号の周波数に係る識別信号に応じ、前記遅延量を調整することを特徴とするものである。
【００２２】
この請求項７に係る発明の実施例には、実施例５が対応する。そして、このように構成されたＡ／Ｄ変換器においては、外部より入力されるクロック信号の周波数に係る識別信号に応じ、遅延量が、遅延検出部により調整される。
【発明の効果】
【００２３】
請求項１に係る発明によれば、クロック信号を用いて抵抗、容量、トランジスタのプロセスバラツキを遅延量として検出するため、それらを駆動するための電流等を供給する必要がなく、精度よくプロセスバラツキを検出して、プロセスバラツキに対応した基準電流を生成し、高精度化、高速化並びに低消費電力化を図ったＡ／Ｄ変換器を実現することができる。また、請求項２に係る発明によれば、遅延検出部の出力を遅延量変換器にてデジタル信号に変換しているため、可変電流源は任意の基準電流を簡易的に生成することができる。また、請求項３に係る発明によれば、Ａ／Ｄ変換部が遅延量変換器の機能を兼用するため、回路規模を小規模なものとすることが可能となる。また、請求項４に係る発明によれば、電源電圧の変動に応じた基準電流が生成されるため、Ａ／Ｄ変換器の低消費電力化、及び回路規模の小型化、回路設計の簡易化を実現することができる。また、請求項５に係る発明によれば、クロック信号の周波数の変動に応じた基準電流が生成されるため、Ａ／Ｄ変換器の低消費電力化、及び回路規模の小型化、回路設計の簡易化を実現することができる。また、請求項６に係る発明によれば、安定した電流である基準電流に基づき、クロック信号の周波数の変動を検出するため、変動を精度よく検出することができる。また、請求項７に係る発明によれば、クロック信号の周波数の変動に応じた基準電流が生成されるため、Ａ／Ｄ変換器の低消費電力化、及び回路規模の小型化、回路設計の簡易化を実現することができる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明を実施するための最良の形態について説明する。
【実施例】
【００２５】
（実施例１）
まず、実施例１について説明する。図１は、本発明に係るＡ／Ｄ変換器の実施例１の構成を示す回路構成図である。このＡ／Ｄ変換器１は、クロック端子２から入力されたクロック信号を遅延させ、遅延検出部４へ出力する遅延回路３と、遅延回路３の出力とクロック信号との位相差を比較した後、平滑・レベルシフトして電流変換回路５へ出力する遅延検出部４と、遅延検出部４の出力から基準電流を生成し、Ａ／Ｄ変換部６へ供給する電流供給回路５と、外部信号源接続端子７から入力されるアナログ信号をデジタル信号に変換し、外部回路接続端子８へ出力するＡ／Ｄ変換部６とから構成されている。
【００２６】
遅延回路３は、トランジスタから成る第１のインバータＩＮＶ１と、第１の抵抗Ｒ１と第１の容量Ｃ１とから成るＬＰＦと、トランジスタから成る第２のインバータＩＮＶ２とを直列接続して構成されている。又、遅延検出部４は、遅延回路３の出力とクロックとの位相差を比較するＡＮＤ回路と、第２の抵抗Ｒ２と第３の抵抗Ｒ３の抵抗分圧点ＶＯＰにオペアンプＯＰ１の非反転入力端子が接続され、第４の抵抗Ｒ４と、第２の容量Ｃ２と、第５の抵抗Ｒ５と、第６の抵抗Ｒ６の各一端の共通接続点にオペアンプＯＰ１の反転入力端子が接続され、第４の抵抗Ｒ４の他端はＧＮＤに接続され、第５の抵抗Ｒ５の他端はＡＮＤ回路の出力に接続され、第２の容量Ｃ２と、第６の抵抗Ｒ６の他端の共通接続点はオペアンプＯＰ１の出力端子に接続されたアクティブフィルタとから構成されている。
【００２７】
次に、このように構成された実施例１の動作について説明する。図１に示すように、遅延回路３は、クロック端子２から入力されたクロック信号をトランジスタ、抵抗、容量のプロセスバラツキに応じて任意の時間だけ遅延させ、遅延検出部４へ出力する。遅延検出部４におけるＡＮＤ回路は、遅延回路３の出力とクロック端子２から入力されたクロック信号との位相差を比較して、アクティブフィルタへ出力する。
【００２８】
ＡＮＤ回路の出力のＤuty は、プロセスバラツキがない場合における遅延回路１のトランジスタの閾値電圧値、第１の抵抗Ｒ１の抵抗値、第１の容量Ｃ１の容量値を基準とすると、次のようになる。すなわち、プロセスバラツキによりトランジスタの閾値電圧値、第１の抵抗Ｒ１の抵抗値、及び第１の容量Ｃ１の容量値が最大となる場合は、Ｄuty は最小となる。一方、プロセスバラツキによりトランジスタの閾値電圧値、第１の抵抗Ｒ１の抵抗値、及び第１の容量Ｃ１の容量値が最小となる場合は、Ｄuty は最大となる。なお、以下において、プロセスバラツキがない場合におけるトランジスタの閾値電圧値Ｖｔ，抵抗の抵抗値、容量の容量値をｔｙｐとし、閾値電圧値Ｖｔが最大及び最小の場合を、それぞれｓｌｏｗ，ｆａｓｔとし、抵抗及び容量の値が最大及び最小の場合を、それぞれｍａｘ及びｍｉｎと表すものとする。遅延検出部４においては、第２の抵抗Ｒ２と第３の抵抗Ｒ３の抵抗分圧点ＶＯＰをオペアンプＯＰ１の基準電圧とし、第４の抵抗Ｒ４と、第２の容量Ｃ２と、第５の抵抗Ｒ５と、第６の抵抗Ｒ６と、オペアンプＯＰ１とを用いてアクティブフィルタを構成することにより、ＡＮＤ回路の出力を平滑・レベルシフトしている。このとき、第２の容量Ｃ２によりオペアンプＯＰ１の出力電圧は十分に平滑されるものとする。
【００２９】
ここで、オペアンプＯＰ１の非反転入力端子電圧ＶＯＰは、電源電圧をＶＤＤとすると、次式（１）で表される。なお、第２，第３の抵抗Ｒ２，Ｒ３の抵抗値をＲ2 ，Ｒ3 とする。
ＶＯＰ＝Ｒ3 ×ＶＤＤ／（Ｒ2 ＋Ｒ3 ）  〔Ｖ〕  ・・・・・・・・・・・・（１）
又、オペアンプＯＰ１のオフセット電圧、及びバイアス電流を無視すると、オペアンプＯＰ１の反転入力端子電圧は、イマジナリショートによりＶＯＰとなる。
【００３０】
一方、オペアンプＯＰ１の出力電圧をＶout ，ＡＮＤ回路の平滑出力電圧をＶＤＤ×Ｄuty とすると、次式（２）が成り立つ。なお、第４〜第６の抵抗Ｒ４，Ｒ５，Ｒ６の抵抗値をＲ4 ，Ｒ5 ，Ｒ6 とする。
Ｖout ＝（１＋Ｒ6 ／Ｒ4 ）×ＶＯＰ
＋（ＶＯＰ−ＶＤＤ×Ｄuty ）×Ｒ6 ／Ｒ5   〔Ｖ〕  ・・・・・・（２）
ここで、Ｒ4 ＝２Ｒ，Ｒ5 ＝６Ｒ，Ｒ6 ＝３Ｒとすると、次式（３）が成り立つ。
Ｖout ＝3.0 ×ＶＯＰ−0.5 ×ＶＤＤ×Ｄuty   ［Ｖ］  ・・・・・・・・・（３）
また更に、（１）式を用いて、Ｒ2 ＝３Ｒ，Ｒ3 ＝Ｒとすると、次式（４）が成り立つ。  Ｖout ＝（0.75−0.5 ×Ｄuty ）ＶＤＤ  ［Ｖ］  ・・・・・・・・・・・・（４）
【００３１】
ここで、遅延回路３においてトランジスタがｔｙｐ，第１の抵抗Ｒ１がｔｙｐ，第１の容量Ｃ１がｔｙｐとした場合のＤuty を50％、トランジスタがｓｌｏｗ，第１の抵抗Ｒ１がｍａｘ，第１の容量Ｃ１がｍａｘとした場合のＤuty を30％、トランジスタがｆａｓｔ，第１の抵抗Ｒ１がｍｉｎ，第１の容量Ｃ１がｍｉｎとした場合のＤutｙを70％とすると、次式（５）〜（７）が成り立つ。
Ｖout ＝ 0.6×ＶＤＤ［Ｖ］  （Ｄuty ＝30％）  ・・・・・・・（５）
Ｖout ＝ 0.5×ＶＤＤ［Ｖ］  （Ｄuty ＝50％）  ・・・・・・・（６）
Ｖout ＝ 0.4×ＶＤＤ［Ｖ］  （Ｄuty ＝70％）  ・・・・・・・（７）
【００３２】
したがって、遅延検出部４は、ＡＮＤ回路の出力が 0.5×ＶＤＤを基準に平滑・レベルシフトすることにより、遅延回路３におけるプロセスバラツキに応じた出力電圧を生成することができる。
【００３３】
電流供給回路５は、遅延検出部４から出力される信号（出力電圧）に応じた基準電流を生成し、Ａ／Ｄ変換部６へ出力する。Ａ／Ｄ変換部６は、電流供給回路５から供給される基準電流を基に動作し、外部信号源接続端子７から入力されるアナログ信号をデジタル信号に変換し、外部回路接続端子８へ出力する。電流供給回路５に用いる抵抗と遅延回路３に用いる第１の抵抗Ｒ１とは同じ種類の抵抗を使用する。したがって、電流供給回路５で用いる抵抗にプロセスバラツキが発生しても、遅延回路３に用いる第１の抵抗Ｒ１にも同等なプロセスバラツキが発生するため、電流供給回路５で生成される基準電流のバラツキはキャンセルされる。
【００３４】
また、トランジスタがｓｌｏｗ，第１の抵抗Ｒ１がｍａｘ，第１の容量Ｃ１がｍａｘとなるプロセスバラツキにおいて基準電流を増加させたい場合には、電流供給回路５に用いる抵抗を減少するように調整する。逆にトランジスタがＦast ，第１の抵抗Ｒ１がｍｉｎ、第１の容量Ｃ１がｍｉｎとなるプロセスバラツキにおいて基準電流を減少させたい場合には、電流供給回路５に用いる抵抗を増加するように調整する。
【００３５】
以上のように、どのようなプロセスバラツキにおいても基準電流を調整することが可能であり、また、クロック信号を用いて抵抗、容量、トランジスタのプロセスバラツキを遅延量として検出するため、それらを駆動するための電流等を供給する必要がなく、精度よくプロセスバラツキを検出することができる。
【００３６】
（実施例２）
次に、実施例２について説明する。図２は、本発明の実施例２に係るＡ／Ｄ変換器の構成を示す回路構成図であり、図１に示した実施例１と共通する構成要素には同一の符号を付して示している。この実施例に係るＡ／Ｄ変換器が図１に示した実施例１のＡ／Ｄ変換器と異なる点は、電流供給回路５を、遅延検出部４の出力をデジタル信号に変換する遅延量変換器５-1と、遅延量変換器５-1のデジタル出力に基づいてＡ／Ｄ変換部６に基準電流を供給する可変電流源５-2とで構成している点である。
【００３７】
そして、可変電流源５-2においては、基準電圧ＶＲＥＦがオペアンプＯＰ２の非反転入力端子に接続され、第１のトランジスタＴｒ１のソース端子と、第７の抵抗Ｒ７との共通接続点がオペアンプの反転入力端子に接続され、第１のトランジスタＴｒ１のゲート端子がオペアンプＯＰ２の出力端子、ドレイン端子がＡ／Ｄ変換部６にそれぞれ接続され、第７の抵抗Ｒ７の他端が第８の抵抗Ｒ８の一端に接続され、第８の抵抗Ｒ８の他端が第９の抵抗Ｒ９の一端に接続され、第９の抵抗Ｒ９の他端が第10の抵抗Ｒ10の一端に接続され、第10の抵抗Ｒ10の他端が第11の抵抗Ｒ11の一端に接続され、第11の抵抗Ｒ11の他端がＧＮＤに接続されており、これにより基準電圧ＶＲＥＦを基準電流に変換している。
【００３８】
また、第２のトランジスタＴｒ２は、遅延量変換器５-1の出力が入力された第１のフリップフロップ回路Ｆ／Ｆ１の出力にゲート端子が接続され、ソース、ドレイン端子が第８の抵抗Ｒ８の両端をショートするように接続されており、第３のトランジスタＴｒ３はゲート端子が第１のフリップフロップ回路Ｆ／Ｆ１の出力に接続され、ソース、ドレイン端子が第９の抵抗Ｒ９の両端をショートするように接続されており、第４のトランジスタＴｒ４はゲート端子が第１のフリップフロップ回路Ｆ／Ｆ１の出力に接続され、ソース、ドレイン端子が第10の抵抗Ｒ10の両端をショートするように接続されており、第５のトランジスタＴｒ５はゲート端子が第１のフリップフロップ回路Ｆ／Ｆ１の出力に接続され、ソース、ドレイン端子が第11の抵抗Ｒ11の両端をショートするように接続されている。
【００３９】
次に、このように構成された実施例２の動作について説明する。図２に示すように、電流供給回路５において、遅延量変換器５-1は、遅延検出部４から出力された遅延量をデジタル信号に変換して、可変電流源５-2へ出力する。可変電流源５-2は、遅延量変換器５-1のデジタル出力を第１のフリップフロップ回路Ｆ／Ｆ１を介して第２〜第５のトランジスタＴｒ２〜５のゲート端子に出力する。第２〜第５のトランジスタＴｒ２〜５は、第１のフリップフロップ回路Ｆ／Ｆ１の出力に応じて第８〜第11の抵抗Ｒ８〜Ｒ11をショートする。オペアンプＯＰ２は、基準電圧ＶＲＥＦと、第１のトランジスタＴｒ１と、第７〜第11の抵抗Ｒ７〜Ｒ11とを用いて基準電流を生成し、Ａ／Ｄ変換部６へ供給する。ここで、基準電流をＩＲＥＦとすると、次式（８）が成り立つ。なお、第７〜第11の抵抗Ｒ７〜Ｒ11の抵抗値をＲ7 〜Ｒ11とする。
ＩＲＥＦ＝ＶＲＥＦ／（Ｒ7 ＋Ｒ8 ＋Ｒ9 ＋Ｒ10＋Ｒ11）  ・・・・・・・・（８）
【００４０】
可変電流源５-2に用いる第７〜第11の抵抗Ｒ７〜Ｒ11は、遅延回路３に用いる第１の抵抗Ｒ１と同じ種類の抵抗を使用する。したがって、可変電流源５-2に用いる第７〜第11の抵抗Ｒ７〜Ｒ11にプロセスバラツキが発生しても、遅延回路３に用いる第１の抵抗Ｒ１にも同等なプロセスバラツキが発生するため、可変電流源５-2で生成される基準電流のバラツキはキャンセルされる。
【００４１】
更に、トランジスタがｓｌｏｗ，第１の抵抗Ｒ１がｍａｘ，第１の容量Ｃ１がｍａｘとなるプロセスバラツキにおいて可変電流源５-2の電流を増加させたい場合には、遅延検出部４，及び遅延量変換器５-1を介して、可変電流源５-2に用いる抵抗Ｒ８〜Ｒ11を減少するように調整し、逆にトランジスタがｆａｓｔ，第１の抵抗Ｒ１がｍｉｎ，第１の容量Ｃ１がｍｉｎとなるプロセスバラツキにおいて可変電流源５-2の電流を減少させたい場合には、遅延検出部４，及び遅延量変換器５-1の出力により可変電流源５-2に用いる抵抗Ｒ８〜Ｒ11を増加するように調整することができる。
【００４２】
以上のように、実施例２では、前記実施例１と同様な効果が得られると共に、プロセスバラツキに応じて遅延検出部４の出力を遅延量変換器５-1にてデジタル信号に変換するため、可変電流源５-2は任意の基準電流を簡易的に生成することができる。
【００４３】
（実施例３）
次に、実施例３について説明する。図３は、本発明の実施例３に係るＡ／Ｄ変換器の構成を示す回路構成図であり、図２に示した実施例２と共通する構成要素には同一の符号を付して示している。この実施例に係るＡ／Ｄ変換器が図２に示した実施例２のＡ／Ｄ変換器と異なる点は、実施例２における電流供給回路５の遅延量変換器５-1をＡ／Ｄ変換部６と共用させると共に、遅延検出部４の出力とＡ／Ｄ変換部６の入力との接続、及び外部信号源接続端子７とＡ／Ｄ変換部６の入力との接続を切り替える第１の信号切替スイッチ９と、Ａ／Ｄ変換部６の出力と可変電流源５-2の入力との接続、及びＡ／Ｄ変換部６と外部回路接続端子８との接続を切り替える第２の信号切替スイッチ10と、第１の信号切替スイッチ９，及び第２の信号切替スイッチ10，及び可変電流源５-2の第１のフリップフロップ回路Ｆ／Ｆ１を制御する接続制御部11を設けている点である。
【００４４】
次に、このように構成された実施例３の動作について、実施例２の動作との違いを説明する。図３に示すように、制御端子12から入力される制御信号に基づいて接続制御部11により制御される第１の切替スイッチ９は、第１の期間に遅延検出部４の出力とＡ／Ｄ変換部６の入力とを接続し、第２の期間に外部信号源接続端子７とＡ／Ｄ変換部６の入力とを接続する。また、接続制御部11により制御される第２の切替スイッチ10は、前記第１の期間にＡ／Ｄ変換部６の出力と可変電流源５-2の入力とを接続し、前記第２の期間にＡ／Ｄ変換部６の出力と外部回路接続端子８とを接続する。また更に、接続制御部11により制御される可変電流源５-2は、前記第１の期間に遅延検出部４の出力に対応する大きさの基準電流を生成すると共に、該基準電流を遅延量変換器として機能するＡ／Ｄ変換部６に供給し、前記第２の期間に、前記第１の期間に設定された基準電流を保持し、Ａ／Ｄ変換部６に供給する。
【００４５】
以上のように、実施例３では、前記実施例２と同様な効果が得られると共に、前記第１の期間にＡ／Ｄ変換部６を遅延量変換器として機能させるため、実施例２のように、遅延量変換器を別個に設ける必要がない。
【００４６】
（実施例４）
次に、実施例４について説明する。図４は、本発明の実施例４に係るＡ／Ｄ変換器の構成を示す回路構成図であり、図２に示した実施例２と共通する構成要素には同一の符号を付して示している。この実施例に係るＡ／Ｄ変換器が図２に示した実施例２のＡ／Ｄ変換器と異なる点は、Ａ／Ｄ変換器１に供給される電源電圧を検出し、電源電圧に応じた検出信号を遅延検出部４へ出力する電源検出回路15と、Ａ／Ｄ変換器１に供給されるクロック信号の周波数を検出し、クロック信号の周波数に応じた検出信号を遅延回路３及び遅延検出部４へ出力する周波数検出回路16と、前記電源検出部15と周波数検出回路16の出力に応じて、遅延検出部４の基準電圧ＶＯＰを可変する第１の可変電流源Ｉ１を設け、更に遅延回路３の第１の抵抗Ｒ１を可変抵抗Ｒ１′，第１の容量Ｃ１を可変容量Ｃ１′としている点である。
【００４７】
電源検出部15は、第１のコンパレータＣＰ１の反転入力端子が、電源電圧を第12の抵抗Ｒ12と第13の抵抗Ｒ13と第14の抵抗Ｒ14とで抵抗分圧して生成される電位ＶＣ１に接続され、第２のコンパレータＣＰ２の反転入力端子が、電源電圧を第12の抵抗Ｒ12と第13の抵抗Ｒ13と第14の抵抗Ｒ14とで抵抗分圧して生成される電位ＶＣ２に接続され、第１のコンパレータＣＰ１の非反転入力端子と第２のコンパレータＣＰ２の非反転入力端子が、基準電圧ＶＲＥＦに接続されて構成されている。
【００４８】
また、周波数検出回路16は、クロック端子２から入力されるクロック信号が第６のトランジスタＴｒ６及び第７のトランジスタＴｒ７のゲート端子に接続され、第６のトランジスタＴｒ６及び第７のトランジスタＴｒ７のソース端子がＧＮＤに接続され、第６のトランジスタＴｒ６のドレイン端子が、第２の電流源Ｉ２と第３の容量Ｃ３と第３のインバータＩＮＶ３の入力との共通接続点ＶＣ３に接続され、第３の容量Ｃ３の他端がＧＮＤに接続され、第７のトランジスタＴｒ７のドレイン端子が、第３の電流源Ｉ３と第４の容量Ｃ４と第５のインバータＩＮＶ５の入力との共通接続点ＶＣ４に接続され、第４の容量Ｃ４の他端がＧＮＤに接続され、第３のインバータＩＮＶ３の出力が第２のフリップフロップ回路Ｆ／Ｆ２の入力に接続され、第４のインバータＩＮＶ４の出力が第３のフリップフロップ回路Ｆ／Ｆ３の入力に接続されて構成されている。
【００４９】
次に、このように構成された実施例４の動作について、実施例２の動作との違いを説明する。図４に示すように、電源検出回路15は、第１のコンパレータＣＰ１において基準電圧ＶＲＥＦと、電源電圧を第12の抵抗Ｒ12と第13の抵抗Ｒ13と第14の抵抗Ｒ14とで抵抗分圧して生成される電位ＶＣ１とを比較し、また第２のコンパレータＣＰ２において基準電圧ＶＲＥＦと、電源電圧を第12の抵抗Ｒ12と第13の抵抗Ｒ13と第14の抵抗Ｒ14とで抵抗分圧して生成される電位ＶＣ２とを比較し、その比較結果を遅延検出部４へ出力する。抵抗分圧電位ＶＣ１及びＶＣ２は、電源電圧に基づいて生成されるため、電源電圧上昇時には抵抗分圧電位ＶＣ１及びＶＣ２も上昇し、電源電圧下降時には抵抗分圧電位ＶＣ１及びＶＣ２も下降する。これに対し、基準電圧ＶＲＥＦは電源電圧変動による依存性をほとんど持っていない。
【００５０】
この特性を利用することにより、電源電圧上昇時は第１のコンパレータＣＰ１，及び第２のコンパレータＣＰ２の出力がＬレベルとなり、通常の電源電圧時は第１のコンパレータＣＰ１の出力がＬレベル、第２のコンパレータＣＰ２の出力がＨレベルとなり、電源電圧下降時は第１のコンパレータＣＰ１，及び第２のコンパレータＣＰ２の出力がＨレベルとなる。
【００５１】
ここで、遅延検出部２におけるオペアンプＯＰ１の非反転入力端子電圧ＶＯＰ、及びオペアンプＯＰ１の出力電圧Ｖout は、第１の電流源Ｉ１を設けたことにより、次式（９），（10）に示すようになる。但し、出力電圧Ｖout 算出時には、ＡＮＤ回路の出力のＤuty を50％、Ｒ2 ＝３Ｒ，Ｒ3 ＝Ｒとする。また第１の電流源Ｉ１の電流値をＩ1 とする。  ＶＯＰ＝Ｒ3 ×ＶＤＤ／（Ｒ2 ＋Ｒ3 ）＋Ｒ2 ×Ｒ3 ×Ｉ1 ／（Ｒ2 ＋Ｒ3 ）  ［Ｖ］                                                          ・・・・・・・（９）
Ｖout ＝0.5 ×ＶＤＤ＋ＲＩ1 ×９／４  ［Ｖ］  ・・・・・・・・・・・・（10）
【００５２】
更に、通常の電源電圧時の第１の電流源Ｉ１の電流値Ｉ1 を０，電源電圧上昇時の第１の電流源Ｉ１の電流値Ｉ1 を−Ｉ，電源電圧下降時の第１の電流源Ｉ１の電流値Ｉ1 をＩすると、遅延検出部４のオペアンプＯＰ１の出力電圧Ｖout は次式（11）〜（13）のようになる。
Ｖout ＝0.5 ×ＶＤＤ−ＲＩ×９／４  （電源電圧上昇時）  ・・・・・・・（11）
Ｖout ＝0.5 ×ＶＤＤ              （通常の電源電圧時）  ・・・・・・・（12）
Ｖout ＝0.5 ×ＶＤＤ＋ＲＩ×９／４  （電源電圧下降時）  ・・・・・・・（13）
これにより、電流供給回路５において、Ａ／Ｄ変換器１に供給される電源電圧に応じた基準電流が生成される。
【００５３】
ここで、電源電圧が上昇しているとき、すなわち、高いとき、Ａ／Ｄ変換部６を構成する素子群のポテンシャルが上がっており、その動作に余力がある。したがって、その余力の分、基準電流の大きさを引き下げても、Ａ／Ｄ変換部６として、十分な動作性能で機能させることができる。一方、電源電圧が降下しているとき、すなわち、低いときは、逆に、素子群のポテンシャルが低下しており、Ａ／Ｄ変換部６として十分な動作性能で機能させるには、基準電流を十分に供給する必要がある。
【００５４】
本実施例においては、上記のように、遅延検出部４は、電源電圧の変動に応じて、式（11）〜（13）に示すように遅延量を調整するので、その調整された遅延量を受けた電流供給回路５は、Ａ／Ｄ変換部６を、Ａ／Ｄ変換器として十分な動作性能で機能させるために必要なだけの量の基準電流を供給することが可能となり、Ａ／Ｄ変換器の、更なる低消費電力化、及び回路規模の小型化、回路設計の簡易化を実現することができる。
【００５５】
また、本実施例における周波数検出回路16においては、クロック信号がＬレベル出力時には第２の電流源Ｉ２により第３の容量Ｃ３が充電され、第３の電流源Ｉ３により第４の容量Ｃ４が充電される。また、クロック信号がＨレベル出力時には第６のトランジスタＴｒ６のＯＮにより第３の容量Ｃ３が放電され、第７のトランジスタＴｒ７のＯＮにより第４の容量Ｃ４が放電される。第３のインバータＩＮＶ３は、第３の容量Ｃ３の電位ＶＣ３に応じて第２のフリップフロップ回路Ｆ／Ｆ２にＨ又はＬレベルを出力し、第２のフリップフロップ回路Ｆ／Ｆ２は第３のインバータＩＮＶ３の出力を遅延回路３及び遅延検出部４へ出力する。同様に、第４のインバータＩＮＶ４は、第４の容量Ｃ４の電位ＶＣ４に応じて第３のフリップフロップ回路Ｆ／Ｆ３にＨ又はＬレベルを出力し、第３のフリップフロップ回路Ｆ／Ｆ３は第４のインバータＩＮＶ４の出力を遅延回路３及び遅延検出部４へ出力する。
【００５６】
ここで、第２の電流源Ｉ２による第３の容量Ｃ３の充電時間をＴ１，第３の電流源Ｉ３による第４の容量Ｃ４の充電時間をＴ２とすると、次式（14），（15）が成り立つ。なお、第２，第３の電流源Ｉ２，Ｉ３の電流値をＩ2 ，Ｉ3 とし、第３，第４の容量の値をＣ3 ，Ｃ4 とする。
Ｃ3 ×ＶＣ３＝Ｉ2 ×Ｔ１  ・・・・・・・・・・・・・（14）
Ｃ4 ×ＶＣ４＝Ｉ3 ×Ｔ２  ・・・・・・・・・・・・・（15）
【００５７】
更に、Ａ／Ｄ変換器１を高速動作させる時のクロック信号の周波数を２ｆｉｎ、通常動作させる時のクロック信号の周波数をｆｉｎ、低速動作させる時のクロック信号の周波数を１／２ｆｉｎとすると、このクロック信号の周波数を検出するための最適なＴ１，Ｔ２は、次式（16），（17）となる。
Ｔ１＝２／1.5 ｆｉｎ  ・・・・・・・・・・・・・・・（16）
Ｔ２＝２／0.75ｆｉｎ  ・・・・・・・・・・・・・・・（17）
また更に、Ｉ2 ＝Ｉ3 ＝Ｉｓｅｔ、ＶＣ３＝ＶＣ４＝ＶＤＤ／２とすると、クロック信号の周波数を検出するための第３の容量Ｃ３及び第４の容量Ｃ４の値Ｃ3 ，Ｃ4 は次式（18），（19）となる。
Ｃ3 ＝（８×Ｉｓｅｔ）／（３×ｆｉｎ×ＶＤＤ）  ・・・・・・・・・・・（18）
Ｃ4 ＝（１６×Ｉｓｅｔ）／（３×ｆｉｎ×ＶＤＤ）  ・・・・・・・・・・（19）
【００５８】
したがって、Ａ／Ｄ変換部６を高速動作させるときは、第３のインバータＩＮＶ３及び第４のインバータＩＮＶ４の出力がＨレベルとなり、通常動作させるときは第３のインバータＩＮＶ３の出力がＬレベル、第４のインバータＩＮＶ４の出力がＨレベルとなり、低速動作させるときは第３のインバータＩＮＶ３及び第４のインバータＩＮＶ４の出力がＬレベルとなる。第２のフリップフロップ回路Ｆ／Ｆ２及び第３のフリップフロップ回路Ｆ／Ｆ３は、クロック信号がＬレベルからＨレベルへ切り替わる直前に、第３のインバータＩＮＶ３及び第４のインバータＩＮＶ４の出力をラッチして、遅延回路３及び遅延検出部４へ出力する。
【００５９】
ここで、Ａ／Ｄ変換部６を高速動作させるとき、すなわち、クロック信号の周波数を高くしたとき、Ａ／Ｄ変換部６を構成する素子群のポテンシャルをそれに見合った分、引き上げる必要がある。したがって、十分な量の基準電流を供給する必要がある。一方、低速動作させるとき、すなわち、クロック信号の周波数が低いときは、素子群のポテンシャルはそれほど引き上げる必要はないので、供給する基準電流の量は、高速動作のときより少なくてよい。
【００６０】
本実施例においては、上記のように、遅延検出部４は、クロック信号の周波数に応じて遅延量を調整するので、その調整された遅延量を受けた電流供給回路５は、Ａ／Ｄ変換部６を、Ａ／Ｄ変換器として十分な動作性能で機能させるために必要なだけの量の基準電流を供給することが可能となり、Ａ／Ｄ変換器の、更なる低消費電力化、及び回路規模の小型化、回路設計の簡易化を実現することができる。更に、遅延回路３は、周波数検出回路16が検出したクロック信号の周波数に応じて、第１の可変抵抗Ｒ１′，及び第１の可変容量Ｃ１′の値が変動させられ、クロック信号の周波数変動に合わせて基準となる遅延量、例えば、Ｄuty ＝50％となるように設定される。また更に、第２の電流源Ｉ２，及び第３の電流源Ｉ３は可変電流源５-2から供給することにより、第３の容量Ｃ３，及び第４の容量Ｃ４の素子バラツキを相殺することができるため、クロック周波数をより精度よく検出することができる。
【００６１】
なお、本実施例は、電源検出回路及び周波数検出回路を、図２に示した実施例２に適用したものを示したが、電源検出回路及び周波数検出回路は図３に示した実施例３にも適用することができる。また、電源検出回路及び周波数検出回路のいずれか一方を設けて構成することもできる。
【００６２】
（実施例５）
次に、実施例５について説明する。図５は、本発明の実施例５に係るＡ／Ｄ変換器の構成を示す回路構成図であり、図４に示した実施例４と共通する構成要素には同一の符号を付して示している。この実施例に係るＡ／Ｄ変換器が図４に示した実施例４のＡ／Ｄ変換器と異なる点は、実施例４において周波数検出回路16を設けている代わりに、入力クロック信号のクロック周波数の識別信号を外部から供給するための第１及び第２の制御端子17，18を設けている点である。そして、第１の制御端子17及び第２の制御端子18は、実施例４における周波数検出回路16の出力と同様に、遅延回路３及び遅延検出部４へ接続されている。
【００６３】
次に、このように構成された実施例５の動作について、実施例４の動作との違いを説明する。図５に示すように、第１の制御端子17及び第２の制御端子18には図示しないＣＰＵからクロック周波数の識別信号が入力され、Ａ／Ｄ変換器１を高速動作させるときは第１の制御端子17及び第２の制御端子18にＨレベルを入力し、通常動作させるときは第１の制御端子17にＬレベル、第２の制御端子18にＨレベルを入力し、低速動作させるときは第１の制御端子17及び第２の制御端子18にＬレベルを入力する。
【００６４】
以上のように、ＣＰＵからのクロック周波数の識別信号により、遅延量を調整するようにしているので、実施例４と同等の作用効果を得つつ、回路構成を簡単化することが可能となる。
【００６５】
なお、本実施例は、電源検出回路及びクロック周波数の識別信号を外部から供給するための第１及び第２の制御端子を、図２に示した実施例２に適用したものを示したが、この構成は図３に示した実施例３にも適用することができる。また、図４に示した実施例４における周波数検出回路、あるいは図５に示したクロック周波数の識別信号を外部から供給するための第１及び第２の制御端子を設ける構成は、図１に示した実施例１にも適用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明に係るＡ／Ｄ変換器の実施例１の構成を示す回路構成図である。
【図２】本発明の実施例２に係るＡ／Ｄ変換器の構成を示す回路構成図である。
【図３】本発明の実施例３に係るＡ／Ｄ変換器の構成を示す回路構成図である。
【図４】本発明の実施例４に係るＡ／Ｄ変換器の構成を示す回路構成図である。
【図５】本発明の実施例５に係るＡ／Ｄ変換器の構成を示す回路構成図である。
【図６】従来のＡ／Ｄ変換器を含む半導体集積回路の構成を示す回路構成図である。
【符号の説明】
【００６７】
１  Ａ／Ｄ変換器
２  クロック端子
３  遅延回路
４  遅延検出部
５  電流供給回路
５-1  遅延量変換器
５-2  可変電流源
６  Ａ／Ｄ変換部
７  外部信号源接続端子
８  外部回路接続端子
９  第１の信号切替スイッチ
10  第２の信号切替スイッチ
11  接続制御部
12  制御信号入力端子
15  電源検出回路
16  周波数検出回路
17  第１の制御端子
18  第２の制御端子
【図１】
2007013291.tif 000003
【図２】
2007013291.tif 000004
【図３】
2007013291.tif 000005
【図４】
2007013291.tif 000006
【図５】
2007013291.tif 000007
【図６】
2007013291.tif 000008