(57)【要約】【課題】少数のＭＯＳで構成することができ、基板電流を回避することができる、３値論理インバータ回路を提供すること。【解決手段】第１から第４のＭＯＳを備え、第１から第４のＭＯＳのゲート端子に、共通の入力信号を入力可能とし、第１のＭＯＳ及び前記第３のＭＯＳにおける、サブストレート端子を第１の基板電圧に接続すると共に、ソース端子を第１の信号電圧に接続し、第２のＭＯＳ及び前記第４のＭＯＳにおける、サブストレート端子を第２の基板電圧に接続すると共に、ソース端子を第２の信号電圧に接続し、第３のＭＯＳのドレイン及び第４のＭＯＳのドレインを相互に接続すると共にこの接続点を第２のＭＯＳのソース端子に接続し、あるいは、第１のＭＯＳのドレイン及び第２のＭＯＳのドレインを相互に接続すると共にこの接続点を第３のＭＯＳのソース端子に接続した。【選択図】  図３
2007036757.tif 000002
【特許請求の範囲】
【請求項１】
第１から第４のＭＯＳを備え、
前記第１から第４のＭＯＳのゲート端子に、共通の入力信号を入力可能とし、
前記第１のＭＯＳ及び前記第３のＭＯＳにおける、サブストレート端子を第１の基板電圧に接続すると共に、ソース端子を第１の信号電圧に接続し、
前記第２のＭＯＳ及び前記第４のＭＯＳにおける、サブストレート端子を第２の基板電圧に接続すると共に、ソース端子を第２の信号電圧に接続し、
前記第３のＭＯＳのドレイン及び前記第４のＭＯＳのドレインを相互に接続すると共にこの接続点を前記第２のＭＯＳのソース端子に接続し、あるいは、前記第１のＭＯＳのドレイン及び前記第２のＭＯＳのドレインを相互に接続すると共にこの接続点を前記第３のＭＯＳのソース端子に接続したこと、
を特徴とする３値論理インバータ回路。
【請求項２】
前記第１から第４のＭＯＳのそれぞれのしきい電圧Ｖｄｐ、Ｖｄｎ、Ｖｅｐ、Ｖｅｎを、
Ｖｄｐ＝Ｖｄｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）
Ｖｄｎ＝Ｖｄｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）
（ここで、γ及びΦｆは当該３値論理インバータ回路の製造プロセスにより決まる定数）
としたこと、
を特徴とする請求項１に記載の３値論理インバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、３値論理系演算を行うための３値論理プロセッサに用いることができる、３値論理インバータ回路に関する。
【背景技術】
【０００２】
半導体集積回路は、主として、０又は１にて表現される２値論理信号を対象にしており、このような半導体集積回路に実装される組合せ論理回路も、２値論理系を処理するために設計されている。
【０００３】
ここで、半導体集積回路のチップ面積は、組合せ論理回路上に実装されるゲート数やゲート間の配線数の影響を受けるため、チップ面積の使用効率を向上させて半導体集積回路の小型化や多機能化を図るためには、ゲート数を少なくすることが好ましい。そこで、近年では、半導体集積回路の論理を３論理値以上に多値化する多値化技術が提案されている。このような多値化技術を用いた場合には、各ゲートによる情報処理能力を向上させることができ、ゲート数やゲート間の配線数を低減して、半導体集積回路の小型化や多機能化を図ることができる。
【０００４】
このような３値論理系演算を行うための３値論理プロセッサを製造するためには、ＮＯＴ演算処理を行う３値論理インバータ回路（ＮＯＴゲート回路、Ｔｒｉｎａｒｙ  Ｉｎｖｅｒｔｅｒ  Ｃｉｒｃｕｉｔ）が必要になる。このような３値論理インバータ回路は、一般的に、複数のＭＯＳ（金属酸化膜半導体、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を組合わせて構成されている。例えば、従来から、エンハンスメント型ＭＯＳを８個組合わせて構成される３値論理インバータ回路が開示されている（例えば、特許文献１〜３参照）。
【０００５】
【特許文献１】米国特許第４８０８８５４号明細書
【特許文献２】独国特許第１９８３２１０１号明細書
【特許文献３】米国特許第６１３３７５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の３値論理インバータ回路は、ＭＯＳを８個組合わせて構成されていたので、トランジスタ数が多く、回路構成が複雑化すると共に、製造コストが上昇するという問題があった。また、特許文献２又は特許文献３に記載の３値論理インバータ回路は、トランジスタ数を低減できるものの、エンハンスメント型ＭＯＳに対して深い基板効果を得ることができないため、基板電流を回避することができないという問題や、非対称の信号電圧定義に対応することができないという問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、少数のＭＯＳで構成することができ、基板電流を回避することができる、３値論理インバータ回路を提供すること等を目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、請求項１に記載の３値論理インバータ回路は、第１から第４のＭＯＳを備え、前記第１から第４のＭＯＳのゲート端子に、共通の入力信号を入力可能とし、前記第１のＭＯＳ及び前記第３のＭＯＳにおける、サブストレート端子を第１の基板電圧に接続すると共に、ソース端子を第１の信号電圧に接続し、前記第２のＭＯＳ及び前記第４のＭＯＳにおける、サブストレート端子を第２の基板電圧に接続すると共に、ソース端子を第２の信号電圧に接続し、前記第３のＭＯＳのドレイン及び前記第４のＭＯＳのドレインを相互に接続すると共にこの接続点を前記第２のＭＯＳのソース端子に接続し、あるいは、前記第１のＭＯＳのドレイン及び前記第２のＭＯＳのドレインを相互に接続すると共にこの接続点を前記第３のＭＯＳのソース端子に接続したことを特徴とする。
【０００９】
また、請求項２に記載の３値論理インバータ回路は、請求項１に記載の３値論理インバータ回路において、前記第１から第４のＭＯＳのそれぞれのしきい電圧Ｖｄｐ、Ｖｄｎ、Ｖｅｐ、Ｖｅｎを、
Ｖｄｐ＝Ｖｄｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）
Ｖｄｎ＝Ｖｄｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）
（ここで、γ及びΦｆは当該３値論理インバータ回路の製造プロセスにより決まる定数）としたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、従来よりも少数のＭＯＳを用いて３値論理インバータ回路を構成でき、トランジスタ数を低減でき、回路構成を簡易化できて、製造コストを低減できるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、この発明に係る実施の形態を詳細に説明する。まず、〔I〕本発明の実施の形態における３値論理系の前提を説明した後、〔II〕この前提下における、本発明の実施の形態に係る３値論理インバータ回路の具体的内容について説明し、〔III〕最後に、本実施の形態に対する変形例について説明する。
【００１２】
〔I〕３値論理系の前提
まず、３値論理系の前提について説明する。最初に、３値論理の基本演算について説明する。図１には、２値論理ゲートと３値論理ゲートとの対応を示す。２値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴは、真理値｛１，０｝を用いて、図１の上段に示すように表現できる。これら２値論理ゲートの真理値｛１，０｝に加えて、第３の真理値｛ＮＩＬ｝の意味付けを、論理ゲートの入力に対しては「入力なし」、出力に対しては「出力なし」とすると、２値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴの各々は、図１の下段に示す様な３値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴに拡張できる（本願出願人による特開２０００−２６１３０９号公報（特許第３４３６８９３号）参照。以下、参考文献１）。
【００１３】
３値論理系におけるこの様な演算セットは、２値論理系における演算セットの性質のかなりの部分を継承しており、自己帰還的な配線を持たない２値の組合せ論理回路全てを３値化可能にする。本実施の形態においては、この様な３値の基本演算セットを前提として、３値論理インバータ回路をＭＯＳを用いて構成する。
【００１４】
次に、３値論理で使用する真理値｛１，ＮＩＬ，０｝のそれぞれに対して割り当てられる配線上の電圧の定義について説明する。図２は、信号電圧定義を示す図である。図示のように、｛ＮＩＬ｝をグランド電位とし、プラス側を｛１｝、マイナス側を｛０｝に、グランド電位に対して対称に割り当てる。この図２の塗り潰し部は正常信号の電圧帯を示す。ａは正常信号の電圧幅、ｂは信号値の定まらないバッファ領域の電圧幅、ｃは参照電圧とＭＯＳの基板電圧の差とする。従って｛ＮＩＬ｝の電圧帯は〔−０．５ａ，０．５ａ〕、｛１｝の電圧帯は〔０．５ａ＋２ｂ，１．５ａ＋２ｂ〕、｛０｝の電圧帯は〔−１．５ａ−２ｂ，−０．５ａ−２ｂ〕のそれぞれの区間となる。また定数ｂは、ＭＯＳの製造過程で生じるしきい電圧のバラツキを吸収できる様に定めるものとする。
【００１５】
〔II〕３値論理インバータ回路の具体的内容
次に、上記のような前提下において構成された、本実施の形態に係る３値論理インバータ回路の具体的内容について説明する。
【００１６】
（回路構成について）
実施の形態に係る３値論理インバータ回路としては、Ｔｙｐｅ１とＴｙｐｅ２の２つがあり、図３にはＴｙｐｅ１の３値論理インバータ回路、図４にはＴｙｐｅ２の３値論理インバータ回路を示す。これら図３、４に示すように、３値論理インバータ回路は、４個のＭＯＳ、具体的には、２個のエンハンスメント型のＭＯＳｅｐ、ｅｎと、２個のデプレッション型のＭＯＳｄｐ、ｄｎとを備えて構成されている（ＭＯＳｅｐ、ｄｎ、ｄｐ、ｅｎは、それぞれ特許請求の範囲における第１のＭＯＳ、第２のＭＯＳ、第３のＭＯＳ、第４のＭＯＳに対応する）。
【００１７】
ここで、ＭＯＳｄｐ、ｅｐのサブストレート端子は基板電圧（１．５ａ＋２ｂ＋ｃ、特許請求の範囲における第１の基板電圧に対応する）Ｖに、ＭＯＳｄｎ、ｅｎのサブストレート端子は基板電圧（−１．５ａ−２ｂ−ｃ、特許請求の範囲における第２の基板電圧に対応する）Ｖに接続されている。また、ＭＯＳｄｐ、ｅｐのソース側は信号電圧（１．５ａ＋２ｂ、特許請求の範囲における第１の信号電圧に対応する）Ｖに、ＭＯＳｅｎ、ｄｎのソース側は信号電圧（−１．５ａ−２ｂ、特許請求の範囲における第２の信号電圧に対応する）Ｖに接続されている。また、ＭＯＳｅｐ、ｅｎ、ｄｐ、ｄｎのゲート端子は入力端子（以下、Ｉｎ）に接続されている。ここで、Ｔｙｐｅ１の３値論理インバータ回路においては、ＭＯＳｅｎ、ｄｐのドレイン端子が相互に接続されると共にこの接続点がＭＯＳｄｎのソース端子に接続されており、Ｔｙｐｅ２の３値論理インバータ回路においては、ＭＯＳｅｐ、ｄｎのドレイン端子が相互に接続されると共にこの接続点がＭＯＳｄｐのソース端子に接続されている。
【００１８】
（しきい電圧について）
次に、各ＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎのそれぞれのしきい電圧Ｖｄｐ、Ｖｄｎ、Ｖｅｐ、Ｖｅｎの決め方について説明する。まず。基板効果の式を以下の様に取る。
Ｖｄｐ＝Ｖｄｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（１）
Ｖｄｎ＝Ｖｄｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（２）
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（３）
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（４）
【００１９】
上記各式において、右辺第一項は基板効果がない時のしきい電圧である。γ、Φｆはプロセスにより決まる定数であり、便宜的に４つのＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎで同じ記号にそろえてある。本実施の形態においては、これらの定数を分けた考えについては省略する。Ｖ＊ｂはソース−サブストレート間電圧Ｖｓｂ、もしくはドレイン−サブストレート間電圧Ｖｄｂを意味する。ＭＯＳ構造の対称性を前提とすると、ソースとドレインは対等の扱いになる。また、Ｖ＊ｂがＶｓｂの場合、左辺のしきい電圧はソース側から見込んだ解釈となり、Ｖ＊ｂがＶｄｂの場合、左辺のしきい電圧はドレイン側から見込んだ解釈になる。更に（１）〜（４）の式において左辺はＶ＊ｂの関数であるから、左辺のしきい電圧はたとえばＶｄｐ（Ｖ＊ｂ）の様に表記出来る。この表記法は本実施の形態で頻用する。
【００２０】
ここで４つのＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎのしきい電圧が以下の式（５）〜（８）の右側の開区間の中心に来る様に定めると、３値論理インバータとしての回路の動作が直流特性から数学的に保証される。
Ｖｄｐ（‐１．５ａ‐２ｂ‐ｃ）⊂（０．５ａ＋ｂ，０．５ａ＋２ｂ）・・・（５）
Ｖｄｎ（１．５ａ＋２ｂ＋ｃ）⊂（‐０．５ａ‐２ｂ，‐０．５ａ‐ｂ）・・・（６）
Ｖｅｐ（‐ｃ）⊂（‐２ａ‐３ｂ，‐２ａ‐２ｂ）・・・（７）
Ｖｅｎ（ｃ）⊂（２ａ＋２ｂ，２ａ＋３ｂ）・・・（８）
【００２１】
上記の式（５），（６）の左辺は、ＭＯＳｄｐもしくはＭＯＳｄｎのアース側から見込んだしきい電圧を意味しており、アース側端子の電圧をゼロとおいた場合に該当する。また、式（７），（８）の左辺は、ＭＯＳｅｐもしくはＭＯＳｅｎのソース側から見込んだしきい電圧に該当する。
【００２２】
（直流特性について）
次に、ＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎの直流特性の取り扱い方について説明する。まず、式（１）〜（４）の基板効果の式の取り扱いに関しては、以下の式（９）の性質以外は本質的に必要としない。
Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）・・・（９）
（ただし、＊＊＝ｄｐ、ｄｎ、ｅｐ、ｅｎ。以下同じ）
【００２３】
従って基板効果については、単調増加の性質が成り立てば他のモデル式でも構わない（（Ｙｕｈｕａ  Ｃｈｅｎｇ，  Ｃｈｅｎｍｉｎｇ  Ｈｕ，  "ＭＯＳＦＥＴ  ＭＯＤＥＬＩＮＧ  ＆  ＢＳＩＭ３  ＵＳＥＲ’Ｓ  ＧＵＩＤＥ，"  Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ（１９９９），日本語訳：  Ｙｕｈｕａ  Ｃｈｅｎｇ・Ｃｈｅｎｍｉｎｇ  Ｈｕ，"ＭＯＳＦＥＴのモデリングとＢＳＩＭ３ユーザーズガイド，"  ｐ．１−１０８，ｐ．１４５−１５６，丸善，（２００２），  以下、参考文献２），（Ｂｅｈｚａｄ  Ｒａｚａｖｉ，  "Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  ＣＭＯＳ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ，"  ＭｃＧｒａｗ−Ｈｉｌｌ（２００１），  日本語訳：  Ｂｅｈｚａｄ  Ｒａｚａｖｉ，  "アナログＣＭＯＳ集積回路の設計（基礎〜応用編），"  ｐ．１１−４６，ｐ．７２０−７２８，丸善，（２００３），  以下、参考文献３））。また、ＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎのＯＮ／ＯＦＦの判定条件については、ひとつのＭＯＳについてソース側から見込んだしきい電圧Ｖ＊＊（Ｖｓｂ）とドレイン側から見込んだしきい電圧Ｖ＊＊（Ｖｄｂ）の両方で考えて以下の式（１０）〜（１３）の様にまとまる。
【００２４】
（ｄｐ、ｅｐのＯＮ条件）：
Ｖｇｓ＜Ｖ＊ｐ（Ｖｓｂ）  ∪  Ｖｇｄ＜Ｖ＊ｐ（Ｖｄｂ）・・・（１０）
（ｄｐ、ｅｐのＯＦＦ条件）：
Ｖｇｓ＞Ｖ＊ｐ（Ｖｓｂ）  ∩  Ｖｇｄ＞Ｖ＊ｐ（Ｖｄｂ）・・・（１１）
（ｄｎ、ｅｎのＯＮ条件）：
Ｖｇｓ＞Ｖ＊ｎ（Ｖｓｂ）  ∪  Ｖｇｄ＞Ｖ＊ｎ（Ｖｄｂ）・・・（１２）
（ｄｎ、ｅｎのＯＦＦ条件）：
Ｖｇｓ＜Ｖ＊ｎ（Ｖｓｂ）  ∩  Ｖｇｄ＜Ｖ＊ｎ（Ｖｄｂ）・・・（１３）
【００２５】
これら式（１０）〜（１３）において、Ｖｇｓはゲート−ソース間電圧、Ｖｇｄはゲート−ドレイン間電圧である。ＯＦＦの条件はＯＮの条件と異なり、２つの不等式の交わりの為判定に手間がかかる。それに比べてＯＮの条件は２つの不等式の結びの為どちらかが確認出来れば良い。
【００２６】
（動作証明）
次に、このように構成された３値論理インバータ回路の動作証明を行う。図５には、本実施の形態に係る３値論理インバータ回路の動作証明のマトリックスを示す。この図５においては、信号電圧（Ｉｎ）を図２の横線で示した区間で区切り、各区間毎に、各ＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎのＯＮ／ＯＦＦ状態を示す。各ＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎの状態はＯＮ、ＯＦＦ、ＯＦＦ⇔ＯＮのいずれかであり、判定式は式（１０）〜（１３）である。図５の各列の一番下には、該当する証明の番号（この証明については後述する）を示す。ＭＯＳｅｐとＭＯＳｅｎについては、ふたつの回路構成ｔｙｐｅ１もしくはｔｙｐｅ２のいずれでも全く同じ考察となるので共通の列とした。また、空欄のマスは３値論理インバータの機能を直流特性から証明する上であまり必要のない部分である。
【００２７】
まず、直流特性を使って本実施の形態の３値論理インバータ回路の機能を証明する為には、以下のふたつの命題が成り立つ事を示さなければならない。
（命題１）：入力Ｉｎが｛ＮＩＬ｝である時には出力Ｏｕｔが｛ＮＩＬ｝、入力Ｉｎが｛１｝である時には出力Ｏｕｔが｛０｝、入力Ｉｎが｛０｝である時には出力Ｏｕｔが｛１｝であること。
（命題２）：入力Ｉｎが〔−１．５ａ−２ｂ−ｃ，１．５ａ＋２ｂ＋ｃ〕のあらゆる電圧値において、出力端子Ｏｕｔが参照電圧から孤立する事がないこと。
【００２８】
このうち、命題１の答えは図５のマトリックスに示されている。図２ではイレギュラーな信号電圧区間〔１．５ａ＋２ｂ，１．５ａ＋２ｂ＋ｃ〕もしくは〔−１．５ａ−２ｂ−ｃ，−１．５ａ−２ｂ〕に対しても、本実施の形態の３値論理インバータ回路は、正常とされる信号値｛０｝、｛１｝を出力する。これは直流特性上のゲート回路出力の安定性を示すことになる。
【００２９】
また、命題２が成り立たないと、直流特性による考察の結果が寄生容量を持つ実際の回路の動きと大きく乖離する恐れがある。孤立した出力端子は極小容量のキャパシタと考えられ、寄生容量の影響をまともに受けて電圧値がほとんど不定に近くなる。後章で述べる証明の内容のほとんどはしきい電圧とＶｇｓ、Ｖｇｄとの不等式による比較である。命題２の証明の為に一部で背理法を使っている。
【００３０】
（動作証明１−ＭＯＳｅｐの動作）
まず、エンハンスメント型のＭＯＳｅｐの動作について証明する。最初に、ＭＯＳｅｐのソース側から見込んだしきい電圧Ｖｅｐ（Ｖｓｂ）について、下記式（１５）が成り立つ。
Ｖｅｐ（Ｖｓｂ）＝Ｖｅｐ（‐ｃ）⊂（‐２ａ‐３ｂ，‐２ａ‐２ｂ）  （∵式（７））・・・（１５）
また、Ｉｎ＝Ｖｇ⊂〔−１．５ａ−２ｂ−ｃ，−０．５ａ−ｂ〕の入力電圧区間において、Ｖｇｓ⊂〔‐３ａ‐４ｂ‐ｃ，‐２ａ‐３ｂ〕である。従ってＶｇｓ＜Ｖｅｐ（Ｖｓｂ）であり、式（１０）のＭＯＳｄｐ、ｅｐのＯＮ条件が成り立つ。
【００３１】
また、Ｉｎ＝Ｖｇ⊂〔−０．５ａ，１．５ａ＋２ｂ＋ｃ〕の入力電圧区間において、Ｖｇｓ⊂〔‐２ａ‐２ｂ，ｃ〕である。従って、下記式（１６）が成り立つことから、式（１１）のＭＯＳｄｐ、ｅｐのＯＦＦ条件のソース側が成り立つことが分かる。
Ｖｇｓ＞Ｖｅｐ（Ｖｓｂ）・・・（１６）
【００３２】
次に、ＭＯＳｅｐのドレイン側についてもＯＦＦかどうか検討する。ＭＯＳｅｐのドレイン電圧をＶｄ、ソース電圧をＶｓとして、
１．５ａ＋２ｂ≧Ｖｓ≧Ｖｄ≧−１．５ａ‐２ｂ
であるならば、下記のようになる。
Ｖｇｓ≦Ｖｇｄ・・・（１７）
Ｖｓｂ≧Ｖｄｂ  ⇒  Ｖｅｐ（Ｖｓｂ）≧Ｖｅｐ（Ｖｄｂ）・・・（１８）（∵式（９））
【００３３】
これら式（１６），（１７），（１８）より、下記が成り立つ。
Ｖｇｄ≧Ｖｇｓ＞Ｖｅｐ（Ｖｓｂ）≧Ｖｅｐ（Ｖｄｂ）
従って、式（１１）のＭＯＳｄｐ、ｅｐのＯＦＦ条件が成り立ち、ＭＯＳｅｐはＯＦＦである。
【００３４】
Ｉｎ＝Ｖｇ⊂（−０．５ａ−ｂ，−０．５ａ）の入力電圧区間は、ＯＮの区間とＯＦＦの区間の間にはさまれており、ＯＮ⇔ＯＦＦの遷移を起こす。
【００３５】
（動作証明２−ＭＯＳｅｎの動作）
次に、ＭＯＳｅｎの動作について説明する。ＭＯＳｅｎのソース側から見込んだしきい電圧Ｖｅｎ（Ｖｓｂ）について、式（１９）のようになる。
Ｖｅｎ（Ｖｓｂ）＝Ｖｅｎ（ｃ）⊂（２ａ＋２ｂ，２ａ＋３ｂ）・・・（１９）（∵式（８））
【００３６】
Ｉｎ＝Ｖｇ⊂〔０．５ａ＋ｂ，１．５ａ＋２ｂ＋ｃ〕の入力電圧区間において、下記のようになる。
Ｖｇｓ⊂〔２ａ＋３ｂ，３ａ＋４ｂ＋ｃ〕
従って、Ｖｇｓ＞Ｖｅｎ（Ｖｓｂ）であり、式（１２）のＭＯＳｄｎ、ｅｎのＯＮ条件が成り立つ。
【００３７】
Ｉｎ＝Ｖｇ⊂〔−１．５ａ−２ｂ−ｃ，０．５ａ〕の入力電圧区間において、下記が成り立つ。
Ｖｇｓ⊂〔‐ｃ，２ａ＋２ｂ〕
従って、Ｖｇｓ＜Ｖｅｎ（Ｖｓｂ）・・・（２０）
従って、式（１３）のＭＯＳｄｎ、ｅｎのＯＦＦ条件のソース側が成り立つ。
【００３８】
次に、ＭＯＳｅｎのドレイン側についてもＯＦＦかどうか検討する。回路視察および直流特性上の考察である事から、ＭＯＳｅｎのドレイン電圧をＶｄ、ソース電圧をＶｓとして、
１．５ａ＋２ｂ≧Ｖｄ≧Ｖｓ≧−１．５ａ‐２ｂ
であるならば、下記のようになる。
Ｖｇｄ≦Ｖｇｓ・・・（２１）
Ｖｄｂ≧Ｖｓｂ  ⇒  Ｖｅｎ（Ｖｄｂ）≧Ｖｅｎ（Ｖｓｂ）・・・（２２）（∵式（９））
【００３９】
これら式（２０），（２１），（２２）より、下記が成り立つ。
Ｖｇｄ≦Ｖｇｓ＜Ｖｅｎ（Ｖｓｂ）≦Ｖｅｎ（Ｖｄｂ）
従って、式（１３）のＭＯＳｄｎ、ｅｎのＯＦＦ条件が成り立ち、ＭＯＳｅｎはＯＦＦである。
【００４０】
Ｉｎ＝Ｖｇ  ⊂  （０．５ａ，０．５ａ＋ｂ）の入力電圧区間は、ＯＮの区間とＯＦＦの区間の間にはさまれており、ＯＮ⇔ＯＦＦの遷移を起こす。
【００４１】
（動作証明３−Ｔｙｐｅ１−ＭＯＳｄｐ）
次に、Ｔｙｐｅ１のＭＯＳｄｐの動作について証明する。ＭＯＳｄｐのソース側から見込んだしきい電圧Ｖｄｐ（Ｖｓｂ）について、下記が成り立つ。
Ｖｄｐ（Ｖｓｂ）＝Ｖｄｐ（‐１．５ａ‐２ｂ‐ｃ）  ⊂（０．５ａ＋ｂ，０．５ａ＋２ｂ）・・・（２３）（∵式（５））
【００４２】
Ｉｎ＝Ｖｇ⊂〔−１．５ａ−２ｂ−ｃ，０．５ａ＋ｂ〕の入力電圧区間において、Ｖｓ＝０の為、下記が成り立つ。
Ｖｇｓ⊂〔‐１．５ａ‐２ｂ−ｃ，０．５ａ＋ｂ〕
従ってＶｇｓ＜Ｖｄｐ（Ｖｓｂ）であり、式（１０）のＭＯＳｄｐ、ｅｐのＯＮ条件が成り立つ。
【００４３】
また、Ｉｎ＝Ｖｇ⊂〔０．５ａ＋２ｂ，１．５ａ＋２ｂ＋ｃ〕の入力電圧区間において、同様に、下記が成り立つ。
Ｖｇｓ⊂〔０．５ａ＋２ｂ，１．５ａ＋２ｂ＋ｃ〕
従って、下記が成り立つ。
Ｖｇｓ＞Ｖｄｐ（Ｖｓｂ）・・・（２４）
式（１１）のＭＯＳｄｐ、ｅｐのＯＦＦ条件のソース側が成り立つ。
【００４４】
次に、ＭＯＳｄｐのドレイン側についてもＯＦＦかどうか検討する。回路視察および直流特性上の考察である事から、ＭＯＳｄｐのドレイン電圧をＶｄ、ソース電圧をＶｓとして、
０＝Ｖｓ≧Ｖｄ≧−１．５ａ‐２ｂ  （∵この区間においてＭＯＳｅｐはＯＦＦで、ＭＯＳｅｎはＯＮ）
Ｖｇｓ≦Ｖｇｄ・・・（２５）
Ｖｓｂ≧Ｖｄｂ  ⇒  Ｖｄｐ（Ｖｓｂ）≧Ｖｄｐ（Ｖｄｂ）・・・（２６）（∵式（９））
【００４５】
これら式（２４），（２５），（２６）より、下記が成り立つ。
Ｖｇｄ≧Ｖｇｓ＞Ｖｄｐ（Ｖｓｂ）≧Ｖｄｐ（Ｖｄｂ）
従って、式（１１）のＭＯＳｄｐ、ｅｐのＯＦＦ条件が成り立つ。
【００４６】
Ｉｎ＝Ｖｇ  ⊂  （０．５ａ＋ｂ，０．５ａ＋２ｂ）の入力電圧区間は、ＯＮの区間とＯＦＦの区間の間にはさまれており、ＯＮ⇔ＯＦＦの遷移を起こす。
【００４７】
（動作証明４−Ｔｙｐｅ２−ＭＯＳｄｎ）
次に、Ｔｙｐｅ２のＭＯＳｄｎの動作について証明する。ＭＯＳｄｎのソース側から見込んだしきい電圧Ｖｄｎ（Ｖｓｂ）について、下記のようになる。
Ｖｄｎ（Ｖｓｂ）＝Ｖｄｎ（１．５ａ＋２ｂ＋ｃ）
⊂  （−０．５ａ−２ｂ，−０．５ａ−ｂ）・・・（２７）  （∵式（６））
【００４８】
Ｉｎ＝Ｖｇ⊂〔−０．５ａ−ｂ，１．５ａ＋２ｂ＋ｃ〕の入力電圧区間において、Ｖｓ＝０の為、下記のようになる。
Ｖｇｓ⊂〔‐０．５ａ‐ｂ，１．５ａ＋２ｂ＋ｃ〕
従って、Ｖｇｓ＞Ｖｄｎ（Ｖｓｂ）であり、式（１２）のＭＯＳｄｎ、ｅｎのＯＮ条件が成り立つ。
【００４９】
Ｉｎ＝Ｖｇ⊂〔−１．５ａ−２ｂ−ｃ，−０．５ａ−２ｂ〕の入力電圧区間において、同様に、下記のようになる。
Ｖｇｓ⊂〔−１．５ａ−２ｂ−ｃ，−０．５ａ−２ｂ〕
従って、Ｖｇｓ＜Ｖｄｎ（Ｖｓｂ）・・・（２８）
式（１３）のＭＯＳｄｎ、ｅｎのＯＦＦ条件のソース側が成り立つ。
【００５０】
次に、ＭＯＳｄｎのドレイン側についてもＯＦＦかどうか検討する。回路視察および直流特性上の考察である事から、ＭＯＳｄｎのドレイン電圧をＶｄ、ソース電圧をＶｓとして、
０＝Ｖｓ≦Ｖｄ≦１．５ａ＋２ｂ  （∵この区間においてＭＯＳｅｎはＯＦＦで、ＭＯＳｅｐはＯＮ）
Ｖｇｓ≧Ｖｇｄ・・・（２９）
Ｖｓｂ≦Ｖｄｂ  ⇒  Ｖｄｎ（Ｖｓｂ）≦Ｖｄｎ（Ｖｄｂ）・・・（３０）（∵式（９））
【００５１】
これら式（２８），（２９），（３０）より、下記が成り立つ。
Ｖｇｄ≦Ｖｇｓ＜Ｖｄｎ（Ｖｓｂ）≦Ｖｄｎ（Ｖｄｂ）
従って、式（１３）のＭＯＳｄｎ、ｅｎのＯＦＦ条件が成り立つ。
【００５２】
Ｉｎ＝Ｖｇ  ⊂  （−０．５ａ−２ｂ，−０．５ａ−ｂ）の入力電圧区間は、ＯＮの区間とＯＦＦの区間の間にはさまれており、ＯＮ⇔ＯＦＦの遷移を起こす。
【００５３】
（動作証明５−Ｔｙｐｅ１−ＭＯＳｄｎ）
次に、Ｔｙｐｅ１のＭＯＳｄｎのＯＮ／ＯＦＦを、以下の３つの区間に分けて検討する。
（区間１）  Ｉｎ＝Ｖｇ⊂〔−１．５ａ−２ｂ−ｃ，−０．５ａ−２ｂ〕
（区間２）  Ｉｎ＝Ｖｇ⊂〔‐０．５ａ，１．５ａ＋２ｂ＋ｃ〕
（区間３）  Ｉｎ＝Ｖｇ⊂（−０．５ａ−ｂ，−０．５ａ）
区間３のみ開区間となり、またここで背理法を使用する。
【００５４】
まず区間１について検証する。この区間１において、ＭＯＳｅｐのＯＮ、ＭＯＳｅｎのＯＦＦは既に上記動作証明１、２において、ＭＯＳｄｐのＯＮは既に上記動作証明３において、それぞれ証明済である。そこで、ＭＯＳｄｎのドレイン電圧、ソース電圧に関与する参照電圧は、回路視察より、グランドと（１．５ａ＋２ｂ）Ｖだけとなる。これは以下の様に解釈できる。
Ｖｓ，Ｖｄ⊂〔０，１．５ａ＋２ｂ〕
であるならば、式（９）から、下記のようになる。
Ｖｇｓ，Ｖｇｄ⊂〔‐３ａ‐４ｂ‐ｃ，‐０．５ａ‐２ｂ〕・・・（３１）
Ｖｓｂ，Ｖｄｂ⊂〔１．５ａ＋２ｂ＋ｃ，３ａ＋４ｂ＋ｃ〕
⇒  Ｖｄｎ（Ｖｓｂ），Ｖｄｎ（Ｖｄｂ）⊂〔Ｖｄｎ（１．５ａ＋２ｂ＋ｃ），Ｖｄｎ（３ａ＋４ｂ＋ｃ）〕（∵式（９））
⇒  Ｖｄｎ（Ｖｓｂ），Ｖｄｎ（Ｖｄｂ）≧Ｖｄｎ（１．５ａ＋２ｂ＋ｃ）
⇒  Ｖｄｎ（Ｖｓｂ），Ｖｄｎ（Ｖｄｂ）＞−０．５ａ−２ｂ・・・（３２）（∵式（６））
【００５５】
また、式（３１），（３２）より、下記のようになる。
Ｖｇｓ，Ｖｇｄ＜Ｖｄｎ（Ｖｓｂ），Ｖｄｎ（Ｖｄｂ）
従って、式（１３）のＭＯＳｄｎ、ｅｎのＯＦＦ条件が成り立つ。これにて区間１の証明が終了する。
【００５６】
次に、区間２において、ＭＯＳｅｐのＯＦＦは既に上記動作証明１において証明済である。ＭＯＳｄｎのソース電圧について、関与する参照電圧はグランドと（−１．５ａ−２ｂ）Ｖだけとなる。これは以下の様に解釈できる。
Ｖｓ⊂〔−１．５ａ−２ｂ，０〕
ならば、
Ｖｇｓ⊂〔‐０．５ａ，３ａ＋４ｂ＋ｃ〕・・・（３３）
【００５７】
また、
Ｖｓｂ⊂〔ｃ，１．５ａ＋２ｂ＋ｃ〕
⇒  Ｖｄｎ（Ｖｓｂ）⊂〔Ｖｄｎ（ｃ），Ｖｄｎ（１．５ａ＋２ｂ＋ｃ）〕  （∵  式（９））
⇒  Ｖｄｎ（Ｖｓｂ）≦Ｖｄｎ（１．５ａ＋２ｂ＋ｃ）
⇒  Ｖｄｎ（Ｖｓｂ）＜−０．５ａ−ｂ・・・（３４）  （∵  式（６））
【００５８】
また、式（３３），（３４）より、Ｖｇｓ＞Ｖｄｎ（Ｖｓｂ）であり、式（１２）のＭＯＳｄｎ、ｅｎのＯＮ条件が成り立つ。これにて区間２の証明が終了する。
【００５９】
区間３は、結論としてはＭＯＳｄｎがＯＮとなる。この区間３の検証手順としては、以下のふたつの命題の成立を検証する。
（命題Ａ）：入力電圧が区間３に対応する閉区間において、ＭＯＳｄｎはソース側からＯＦＦではありえない。
（命題Ｂ）：入力電圧が区間３の開区間において、ＭＯＳｄｎのソース側はＯＦＦ⇔ＯＮの遷移点上にはありえない。
【００６０】
命題Ｂは、命題Ａが成り立てば成り立つ。なぜならＩｎ＝Ｖｇ⊂（−０．５ａ−ｂ，−０．５ａ）の開区間にＯＦＦ⇔ＯＮの遷移点があれば、対応する閉区間上にＭＯＳｄｎがＯＦＦの点の存在を許す事になる。これは命題Ａと矛盾する。従って命題Ｂが成り立つ。命題Ａと命題Ｂとが成り立てば、ＭＯＳｄｎはソース側からＯＮという事になる。以降、命題Ａの証明を示す。
【００６１】
図６には、Ｔｙｐｅ１の簡略図を示す。区間３に対応する閉区間において、動作証明２よりＭＯＳｅｎはＯＦＦ、動作証明３よりＭＯＳｄｐはＯＮである。また、動作証明１よりＭＯＳｅｐは遷移を起こす。ここで、ＭＯＳｄｎがＯＦＦであるとすると、ＭＯＳｄｎのソース電圧Ｖｓ＝０で、下記式（３５）が成り立つ。
⇒  Ｖｇｓ⊂〔−０．５ａ−ｂ，−０．５ａ〕・・・（３５）
また、Ｖｓｂ＝１．５ａ＋２ｂ＋ｃ
⇒  Ｖｄｎ（Ｖｓｂ）＝Ｖｄｎ（１．５ａ＋２ｂ＋ｃ）
⊂（−０．５ａ−２ｂ，−０．５ａ−ｂ）・・・（３６）  （∵  式（６））
これら式（３５）、（３６）より、Ｖｇｓ＞Ｖｄｎ（Ｖｓｂ）でソース側ＯＮとなり、矛盾する。従って、ＭＯＳｄｎはＯＦＦでない（命題Ｃ）。
【００６２】
ここでＭＯＳｄｎのソース側がＯＦＦ、ドレイン側がＯＮとすると、ＭＯＳｄｎの両端の電圧、ＶｓとＶｄは孤立していないので不定とはならない。ドレイン側の方が（１．５ａ＋２ｂ）Ｖに近い事から、
Ｖｄ≧Ｖｓ
であるならば、
Ｖｇｄ≦Ｖｇｓ・・・（３７）
Ｖｄｂ≧Ｖｓｂ  ⇒  Ｖｄｎ（Ｖｄｂ）≧Ｖｄｎ（Ｖｓｂ）・・・（３８）（∵  式（９））
また、ソース側をＯＦＦとおいたので、
Ｖｇｓ＜Ｖｄｎ（Ｖｓｂ）・・・（３９）
【００６３】
これら式（３７）、（３８）、（３９）より、下記が成立する。
Ｖｇｄ≦Ｖｇｓ＜Ｖｄｎ（Ｖｓｂ）≦Ｖｄｎ（Ｖｄｂ）
よって、式（１３）のＭＯＳｄｎ、ｅｎのＯＦＦ条件が成り立ち、ドレイン側のＯＮと矛盾する。従って、ＭＯＳｄｎはソース側がＯＦＦ、ドレイン側がＯＮ、ではない（命題Ｄ）。
【００６４】
またここで、ＭＯＳｄｎのソース側がＯＦＦ、ドレイン側が遷移点上にあるとする。これは以下を意味する。
Ｖｇｓ＜Ｖｄｎ（Ｖｓｂ）・・・（４０）
Ｖｇｄ＝Ｖｄｎ（Ｖｄｂ）・・・（４１）
ここでＶｄ＜０とすると、
Ｖｄｂ＝Ｖｄ‐Ｖｂ＜‐Ｖｂ＝１．５ａ＋２ｂ＋ｃ
⇒  Ｖｄｎ（Ｖｄｂ）＜Ｖｄｎ（１．５ａ＋２ｂ＋ｃ）  （∵  式（９））
⇒  Ｖｄｎ（Ｖｄｂ）＜‐０．５ａ‐ｂ・・・（４２）  （∵  式（６））
Ｖｇｄ＝Ｖｇ‐Ｖｄ＞Ｖｇ≧‐０．５ａ‐ｂ・・・（４３）
これら式（４２），（４３）より、Ｖｇｄ＞Ｖｄｎ（Ｖｄｂ）となり、式（４１）と矛盾する。従って、Ｖｄ＜０はありえず、Ｖｄ≧０になる。
【００６５】
ここで、ＭＯＳｄｐがＯＮであり、ＭＯＳｄｎがドレイン側で遷移点上である事から、ＭＯＳｄｎはＭＯＳｄｐに対してかなり大きな抵抗値を持つと考える。すると、節点Ｖｄとグランドの間の節点Ｖｓの電圧は、ＭＯＳｄｐとＭＯＳｄｎのふたつの抵抗により決まり、
０≦Ｖｓ≦Ｖｄ
であるならば、
Ｖｇｓ≧Ｖｇｄ・・・（４４）
Ｖｓｂ≦Ｖｄｂ  ⇒  Ｖｄｎ（Ｖｓｂ）≦Ｖｄｎ（Ｖｄｂ）・・・（４５）（∵  式（９））
【００６６】
これら式（４０）、（４４）、（４５）より、
Ｖｇｄ≦Ｖｇｓ＜Ｖｄｎ（Ｖｓｂ）≦Ｖｄｎ（Ｖｄｂ）
式（１３）のＭＯＳｄｎ、ｅｎのＯＦＦ条件が成り立つ事となり、ドレイン側が遷移点上にある事と矛盾する。従って、ＭＯＳｄｎはソース側がＯＦＦ、ドレイン側が遷移点上にある事、はない（命題Ｅ）。
【００６７】
これら命題Ｃ、命題Ｄ、および上記命題Ｅより、区間３に対応する閉区間上でＭＯＳｄｎはソース側でＯＦＦではありえない（命題Ａの成立）。
【００６８】
（動作証明６−Ｔｙｐｅ２−ＭＯＳｄｐ）
次に、Ｔｙｐｅ２のＭＯＳｄｐのＯＮ／ＯＦＦを、以下の３つの区間に分けて検討する。
（区間４）  Ｉｎ＝Ｖｇ⊂〔０．５ａ＋２ｂ，１．５ａ＋２ｂ＋ｃ〕
（区間５）  Ｉｎ＝Ｖｇ⊂〔‐１．５ａ‐２ｂ‐ｃ，０．５ａ〕
（区間６）  Ｉｎ＝Ｖｇ⊂（０．５ａ，０．５ａ＋ｂ）
区間６のみ開区間となり、またここで背理法を使用する。
【００６９】
まず区間４について吟味する。この区間４において、ＭＯＳｅｐのＯＦＦ、ＭＯＳｅｎのＯＮは既に動作証明１、２で証明済であり、ＭＯＳｄｎのＯＮは既に動作証明４で証明済である。であるならば、ＭＯＳｄｐのドレイン電圧、ソース電圧に関与する参照電圧は回路視察よりグランドと（−１．５ａ−２ｂ）Ｖだけとなる。つまり、
Ｖｓ，Ｖｄ⊂〔‐１．５ａ‐２ｂ，０〕
であるならば、
Ｖｇｓ，Ｖｇｄ⊂〔０．５ａ＋２ｂ，３ａ＋４ｂ＋ｃ〕・・・（４６）
Ｖｓｂ，Ｖｄｂ⊂〔‐３ａ‐４ｂ‐ｃ，‐１．５ａ‐２ｂ‐ｃ〕
⇒  Ｖｄｐ（Ｖｓｂ），Ｖｄｐ（Ｖｄｂ）⊂〔Ｖｄｐ（−３ａ−４ｂ−ｃ），Ｖｄｐ（−１．５ａ−２ｂ−ｃ）〕  （∵  式（９））
⇒  Ｖｄｐ（Ｖｓｂ），Ｖｄｐ（Ｖｄｂ）≦Ｖｄｐ（−１．５ａ−２ｂ−ｃ）
⇒  Ｖｄｐ（Ｖｓｂ），Ｖｄｐ（Ｖｄｂ）＜０．５ａ＋２ｂ・・・（４７）  （∵  式（５））
【００７０】
これら式（４６），（４７）より、下記式が成り立つ。
Ｖｇｓ，Ｖｇｄ＞Ｖｄｐ（Ｖｓｂ），Ｖｄｐ（Ｖｄｂ）
従って、式（１１）のＭＯＳｄｐ、ｅｐのＯＦＦ条件が成り立つ（区間４証明終了）。
【００７１】
また、区間５において、ＭＯＳｅｎのＯＦＦは既に動作証明２で証明済である。従って、ＭＯＳｄｐのソース電圧について、関与する参照電圧はグランドと（１．５ａ＋２ｂ）Ｖだけとなる。つまり、
Ｖｓ⊂〔０，  １．５ａ＋２ｂ〕
ならば、
Ｖｇｓ⊂〔‐３ａ‐４ｂ‐ｃ，  ０．５ａ〕・・・（４８）
また、
Ｖｓｂ⊂〔‐１．５ａ‐２ｂ‐ｃ，‐ｃ〕
⇒  Ｖｄｐ（Ｖｓｂ）⊂〔Ｖｄｐ（−１．５ａ−２ｂ−ｃ），Ｖｄｐ（−ｃ）〕  （∵  式（９））
⇒  Ｖｄｐ（Ｖｓｂ）≧Ｖｄｐ（−１．５ａ−２ｂ−ｃ）
⇒  Ｖｄｐ（Ｖｓｂ）＞０．５ａ＋ｂ・・・（４９）  （∵  式（５））
【００７２】
これら式（４８），（４９）より、Ｖｇｓ＜Ｖｄｐ（Ｖｓｂ）であり、式（１０）のＭＯＳｄｐ、ｅｐのＯＮ条件が成り立つ（区間５証明終了）。
【００７３】
次に、区間６は結論としてはＭＯＳｄｐがＯＮとなる。この検証手順としては、以下のふたつの命題の成立を検討する。
（命題Ｆ）  入力電圧が区間６に対応する閉区間において、ｄｐはソース側からＯＦＦではありえない。
（命題Ｇ）  入力電圧が区間６の開区間において、ｄｐのソース側はＯＦＦ⇔ＯＮの遷移点上にはありえない。
このうち、命題Ｇは命題Ｆが成り立てば成り立つ。なぜならＩｎ＝Ｖｇ⊂（０．５ａ，０．５ａ＋ｂ）の開区間にＯＦＦ⇔ＯＮの遷移点があれば、対応する閉区間上にＭＯＳｄｐがＯＦＦの点の存在を許す事になる。これは命題Ｆと矛盾する。従って命題Ｇが成り立つ。また、命題Ｆと命題Ｇが成り立てばＭＯＳｄｐはソース側からＯＮという事になる。以降、命題Ｆの証明を行う。
【００７４】
図７には、Ｔｙｐｅ２の簡略図を示す。区間６に対応する閉区間において、動作証明１よりＭＯＳｅｐはＯＦＦ、動作証明４よりＭＯＳｄｎはＯＮである。また、動作証明２よりＭＯＳｅｎは遷移を起こす。ここでＭＯＳｄｐがＯＦＦとすると、ＭＯＳｄｐのソース電圧Ｖｓ＝０になる。
⇒  Ｖｇｓ⊂〔０．５ａ，  ０．５ａ＋ｂ〕・・・（５０）
また、Ｖｓｂ＝−１．５ａ−２ｂ−ｃ
⇒  Ｖｄｐ（Ｖｓｂ）＝Ｖｄｐ（‐１．５ａ‐２ｂ‐ｃ）
⊂（０．５ａ＋ｂ，  ０．５ａ＋２ｂ）・・・（５１）  （∵  式（５））
【００７５】
これら式（５０），（５１）より、Ｖｇｓ＜Ｖｄｐ（Ｖｓｂ）でソース側ＯＮとなり矛盾する。よって、ＭＯＳｄｐはＯＦＦでない（命題Ｈ）。ここで、ＭＯＳｄｐのソース側がＯＦＦ、ドレイン側がＯＮとすると、ＭＯＳｄｐの両端の電圧、ＶｓとＶｄは孤立していないので不定とはならない。ドレイン側の方が（−１．５ａ−２ｂ）Ｖに近い事から、
Ｖｓ≧Ｖｄ
であるならば、下記式（５２）、（５３）が成り立つ。
Ｖｇｄ≧Ｖｇｓ・・・（５２）
Ｖｓｂ≧Ｖｄｂ  ⇒  Ｖｄｐ（Ｖｓｂ）≧Ｖｄｐ（Ｖｄｂ）・・・（５３）  （∵  式（９））
また、ソース側をＯＦＦとおいたので、
Ｖｇｓ＞Ｖｄｐ（Ｖｓｂ）・・・（５４）
【００７６】
これら式（５２），（５３），（５４）より、
Ｖｇｄ≧Ｖｇｓ＞Ｖｄｐ（Ｖｓｂ）≧Ｖｄｐ（Ｖｄｂ）
式（１１）のＭＯＳｄｐ、ｅｐのＯＦＦ条件が成り立ちドレイン側のＯＮと矛盾する。従って、ＭＯＳｄｐはソース側がＯＦＦ、ドレイン側がＯＮ、ではない（命題Ｉ）。
【００７７】
またここで、ＭＯＳｄｐのソース側がＯＦＦ、ドレイン側が遷移点上にあるとする。これは以下を意味する。
Ｖｇｓ＞Ｖｄｐ（Ｖｓｂ）・・・（５５）
Ｖｇｄ＝Ｖｄｐ（Ｖｄｂ）・・・（５６）
ここでＶｄ＞０とすると、
Ｖｄｂ＝Ｖｄ‐Ｖｂ＞‐Ｖｂ＝−１．５ａ−２ｂ−ｃ
⇒  Ｖｄｐ（Ｖｄｂ）＞Ｖｄｐ（−１．５ａ−２ｂ−ｃ）  （∵  式（９））
⇒  Ｖｄｐ（Ｖｄｂ）＞０．５ａ＋ｂ・・・（５７）  （∵  式（５））
Ｖｇｄ＝Ｖｇ‐Ｖｄ＜Ｖｇ≦０．５ａ＋ｂ・・・（５８）
【００７８】
これら式（５７），（５８）より、Ｖｇｄ＜Ｖｄｐ（Ｖｄｂ）となり、式（５６）と矛盾する。従って、Ｖｄ＞０はありえず、Ｖｄ≦０になる。ここで、ＭＯＳｄｎがＯＮであり、ＭＯＳｄｐがドレイン側で遷移点上である事から、ＭＯＳｄｐはＭＯＳｄｎに対してかなり大きな抵抗値を持つと考える。すると、節点Ｖｄとグランドの間の節点Ｖｓの電圧は、ＭＯＳｄｎとＭＯＳｄｐのふたつの抵抗により決まり、
０≧Ｖｓ≧Ｖｄ
であるならば、
Ｖｇｓ≦Ｖｇｄ・・・（５９）  Ｖｓｂ≧Ｖｄｂ  ⇒  Ｖｄｐ（Ｖｓｂ）≧Ｖｄｐ（Ｖｄｂ）・・・（６０）  （∵  式（９））
【００７９】
これら式（５５），（５９），（６０）より、
Ｖｇｄ≧Ｖｇｓ＞Ｖｄｐ（Ｖｓｂ）≧Ｖｄｐ（Ｖｄｂ）
式（１１）のＭＯＳｄｐ、ｅｐのＯＦＦ条件が成り立つ事となり、ドレイン側が遷移点上にある事と矛盾する。従って、ＭＯＳｄｐはソース側がＯＦＦ、ドレイン側が遷移点上にある事、はない（命題Ｊ）。そして、これら命題Ｈ、命題Ｉ、および上記命題Ｊより、区間６に対応する閉区間上でｄｐはソース側でＯＦＦではありえない（命題Ｆの成立）。
【００８０】
（出力端子が孤立しない事の証明１−Ｔｙｐｅ１）
次に、出力端子が孤立しない事の証明を行う。まず、Ｔｙｐｅ１について証明する。このＴｙｐｅ１の場合、以下の入力電圧区間において、ＭＯＳｅｐがＯＮである。
Ｉｎ＝Ｖｇ⊂〔‐１．５ａ‐２ｂ‐ｃ，‐０．５ａ‐ｂ〕・・・（６１）
従って、この区間では少なくとも（１．５ａ＋２ｂ）Ｖの参照電圧と出力端子が導通している。
【００８１】
また、以下の入力電圧区間において、ＭＯＳｄｎがＯＮであり、ＭＯＳｄｐがＯＮである。
Ｉｎ＝Ｖｇ⊂（‐０．５ａ‐ｂ，  ０．５ａ＋ｂ〕・・・（６２）
従って、この区間では少なくともグランドの参照電圧と出力端子が導通している。
【００８２】
また、以下の入力電圧区間において、ＭＯＳｄｎがＯＮであり、ＭＯＳｅｎがＯＮである。
Ｉｎ＝Ｖｇ⊂〔０．５ａ＋ｂ，  １．５ａ＋２ｂ＋ｃ〕・・・（６３）
従って、この区間では少なくとも（−１．５ａ−２ｂ）Ｖの参照電圧と出力端子が導通している。
【００８３】
これら式（６１），（６２），（６３）を合わせると、想定される全ての入力電圧区間となり、出力端子が孤立する事は直流特性上はありえない事になる。
【００８４】
（出力端子が孤立しない事の証明２−Ｔｙｐｅ２）
次に、Ｔｙｐｅ２の出力端子が孤立しない事を証明する。このＴｙｐｅ２の場合、以下の入力電圧区間において、ＭＯＳｄｐがＯＮであり、ＭＯＳｅｐがＯＮである。
Ｉｎ＝Ｖｇ⊂〔‐１．５ａ‐２ｂ‐ｃ，‐０．５ａ‐ｂ〕・・・（６４）
従って、この区間では少なくとも（１．５ａ＋２ｂ）Ｖの参照電圧と出力端子が導通している。
【００８５】
また、以下の入力電圧区間において、ＭＯＳｄｐがＯＮであり、ＭＯＳｄｎがＯＮである。
Ｉｎ＝Ｖｇ⊂〔‐０．５ａ‐ｂ，  ０．５ａ＋ｂ）・・・（６５）
従って、この区間では少なくともグランドの参照電圧と出力端子が導通している。
【００８６】
また、以下の入力電圧区間において、ＭＯＳｅｎがＯＮである。
Ｉｎ＝Ｖｇ⊂〔０．５ａ＋ｂ，１．５ａ＋２ｂ＋ｃ〕・・・（６６）
従って、この区間では少なくとも（−１．５ａ−２ｂ）Ｖの参照電圧と出力端子が導通している。
【００８７】
これら式（６４），（６５），（６６）を合わせると、想定される全ての入力電圧区間となり、出力端子が孤立する事は直流特性上はありえない事になる。
【００８８】
（信号電圧の入力に対する出力電圧値１−Ｔｙｐｅ１）
次に、信号電圧の入力に対する出力電圧値について説明する。まずＴｙｐｅ１について説明する。このＴｙｐｅ１の場合、信号｛ＮＩＬ｝に対応するＩｎ＝Ｖｇ⊂〔−０．５ａ，０．５ａ〕の入力電圧区間において、ＭＯＳｅｐはＯＦＦ（∵動作証明１）、ＭＯＳｅｎもＯＦＦ（∵動作証明２）、ＭＯＳｄｐはＯＮ（∵動作証明３）、ＭＯＳｄｎはＯＮ（∵動作証明５）である。従って出力端子Ｏｕｔの参照電圧はグランドのみであり、出力も信号｛ＮＩＬ｝になる。
【００８９】
また、信号｛１｝に対応するＩｎ＝Ｖｇ⊂〔０．５ａ＋２ｂ，１．５ａ＋２ｂ＋ｃ〕の入力電圧区間において、ＭＯＳｅｐはＯＦＦ（∵動作証明１）、ＭＯＳｅｎはＯＮ（∵動作証明２）、ＭＯＳｄｐはＯＦＦ（∵動作証明５）である。また、ＭＯＳｅｎのＯＮを仲介するＭＯＳｄｎはＯＮ（∵動作証明５）である。従って、出力端子Ｏｕｔの参照電圧は（−１．５ａ−２ｂ）Ｖのみであり、信号｛０｝を出力する。
【００９０】
また、信号｛０｝に対応するＩｎ＝Ｖｇ⊂〔−１．５ａ−２ｂ−ｃ，−０．５ａ−２ｂ〕において、ＭＯＳｅｐはＯＮ（∵動作証明１）、ＭＯＳｅｎはＯＦＦ（∵動作証明２）、ＭＯＳｄｐもＯＮ（∵動作証明３）である。ところが、ＭＯＳｄｐを仲介するＭＯＳｄｎはＯＦＦ（∵動作証明５）である。従って、出力端子Ｏｕｔの参照電圧は（１．５ａ＋２ｂ）Ｖのみであり、信号｛１｝を出力する。
従って３値論理インバータが成立する。
【００９１】
（信号電圧の入力に対する出力電圧値２−Ｔｙｐｅ２）
次に、Ｔｙｐｅ２について説明する。このＴｙｐｅ２の場合、信号｛ＮＩＬ｝に対応するＩｎ＝Ｖｇ⊂〔−０．５ａ，０．５ａ〕の入力電圧区間において、ＭＯＳｅｐはＯＦＦ（∵動作証明１）、ＭＯＳｅｎもＯＦＦ（∵動作証明２）、ＭＯＳｄｎはＯＮ（∵動作証明４）、ＭＯＳｄｐはＯＮ（∵動作証明６）である。従って、出力端子Ｏｕｔの参照電圧はグランドのみであり、出力も信号｛ＮＩＬ｝になる。
【００９２】
また、信号｛１｝に対応するＩｎ＝Ｖｇ⊂〔０．５ａ＋２ｂ，１．５ａ＋２ｂ＋ｃ〕の入力電圧区間において、ＭＯＳｅｐはＯＦＦ（∵動作証明１）、ＭＯＳｅｎはＯＮ（∵動作証明２）、ＭＯＳｄｎもＯＮ（∵動作証明４）である。ところが、ＭＯＳｄｎのＯＮを仲介するＭＯＳｄｐはＯＦＦ（∵動作証明６）である。従って、出力端子Ｏｕｔの参照電圧は（−１．５ａ−２ｂ）Ｖのみであり、信号｛０｝を出力する。
【００９３】
また、信号｛０｝に対応するＩｎ＝Ｖｇ⊂〔−１．５ａ−２ｂ−ｃ，−０．５ａ−２ｂ〕において、ＭＯＳｅｐはＯＮ（∵動作証明１）、ＭＯＳｅｎはＯＦＦ（∵動作証明２）、ＭＯＳｄｎはＯＦＦ（∵動作証明４）である。またＭＯＳｅｐを仲介するＭＯＳｄｐはＯＮ（∵動作証明６）である。従って、出力端子Ｏｕｔの参照電圧は（１．５ａ＋２ｂ）Ｖのみであり、信号｛１｝を出力する。
従って３値論理インバータが成立する。
【００９４】
（数値計算例）
直流特性による回路動作の証明は、インダクタやキャパシタを含めた回路の過渡特性まで保証するものではない。特に過渡特性は寄生容量の影響を受ける可能性がある。これら諸点を一層明確にするため、以下では、数値計算例を示す。ここでは、ＳＰＩＣＥシミュレータ（（参考文献３）、及び、（棚木義則・鈴木雅臣・松本倫・黒田徹・内門和良，"電子回路シミュレータＰＳｐｉｃｅ入門編，"，ＣＱ出版社，（２００３））、以下、参考文献４）を使用した。なお、この数値計算例は、寄生容量を入れた回路の“グラフ波形”を取って図５を補間したものと考えることができる。
【００９５】
（数値計算例−ＳＰＩＣＥの使用方法）
まず、図２における信号電圧定義において、各電圧帯を以下の様に定めた。
ａ＝ｂ＝ｃ＝１Ｖ  ・・・（８１）
次に、ＭＯＳｄｐ、ｄｎ、ｅｐ、ｅｎの特性をＳＰＩＣＥのモデルのパラメータのリスト上で、図８の通り定義した。ＧＡＭＭＡ、ＰＨＩ、ＬＡＭＢＤＡ、Ｌ、Ｗは４つのＭＯＳで一律に取った（値は、（参考文献３）、（高木茂孝，"ＭＯＳアナログ電子回路，"ｐ．１６４−１８０，昭晃堂，（１９９８）、以下、参考文献５）、及び、（國枝博昭，"集積回路設計入門，"  ｐ．２７−６１，コロナ社，（１９９６）、以下、参考文献６）から取得した。このうち、ＧＡＭＭＡは、式（１）〜（４）におけるγ、ＰＨＩは同じく式（１）〜（４）におけるΦｆの２倍に対応する。ＶＴＯは、同じく式（１）〜（４）における右辺第一項にあるＶｄｐ０、Ｖｄｎ０、Ｖｅｐ０、Ｖｅｎ０に対応する。寄生容量のパラメータはＳＰＩＣＥモデルを使用しない事を明示する為全てゼロとした。Ｖｄｐ０、Ｖｄｎ０、Ｖｅｐ０、Ｖｅｎ０の求め方は次の様になる。
【００９６】
まず式（８１）の値を式（５）〜（８）に代入して以下の様な式（５’）〜（８’）を得る。
Ｖｄｐ（‐４．５）⊂（  １．５，    ２．５）・・・（５’）
Ｖｄｎ（    ４．５）⊂（‐２．５，‐１．５）・・・（６’）
Ｖｅｐ  （‐１）⊂（‐５，‐４）・・・（７’）
Ｖｅｎ  （    １）⊂（  ４，  ５）・・・（８’）
【００９７】
式（５’）〜（８’）の左辺カッコ内の値は、式（１）〜（４）における右辺のＶ＊ｂに代入する。また式（５’）〜（８’）の右辺開区間の中点の値を式（１）〜（４）の左辺値とする。そうして式（１）〜（４）をＶｄｐ０、Ｖｄｎ０、Ｖｅｐ０、Ｖｅｎ０について解くと図８に示したＶＴＯの値が得られる。寄生容量は回路図に直接付加した。それぞれのＭＯＳに対してメーヤーモデル（参考文献２，３）を参考に図９の通り５つづつ配置した。
【００９８】
合計２０個の寄生容量の大きさは０．２７６ｐＦで全てそろえた。これはＴｏｘ＝１００ｎｍとして以下の式より導いた。
ＷＬεｏｘεｏ／Ｔｏｘ・・・（８２）
εｏｘ：３．９，εｏ：８．８５＊１０−１２Ｆ／ｍ
また、出力端子Ｏｕｔに負荷容量５．５２ｐＦを置いた。２０個の寄生容量の合計値である。
【００９９】
この結果、図１０の直流特性グラフが得られた。ｔｙｐｅ１とｔｙｐｅ２の差異は小さく、ほとんど線が重なっている。
【０１００】
図１１、１２には入力方形波の特性を示す。ここでは、１ＭＨｚ相当の３種類の方形波入力に対する応答を、ｔｙｐｅ１とｔｙｐｅ２のそれぞれについて計算した。また、１⇔ＮＩＬとＮＩＬ⇔０の方形波入力に０．１μＳｅｃの位相遅れを入れたのは、応答のグラフが１⇔０と重ならない様に見栄えを良くする為である。図１３には、ｔｙｐｅ１についての方形波応答特性のグラフ、図１４には、ｔｙｐｅ２についての方形波応答特性のグラフを示す。これらのグラフは全て出力波形だけである。
【０１０１】
これら図１３、１４から直接読み取れる所見は以下の２件である。
（１）図５の空欄における予想外の動きは入力信号が変化する瞬間に現れるオーバーシュート以外は基本的にない。ｔｙｐｅ１、ｔｙｐｅ２とも3値論理インバータとして機能し得る。
（２）オーバーシュートの部分がきつく出過ぎると±４．５ｖの上下限を越えた電圧になり、基板電流が流れる可能性がある。この計算例では幸い上下限内に納まっており、信号用の参照電圧と基板電圧を分けた事が有効となっている。
【０１０２】
また、これらのグラフを出す為の試行錯誤も含めた所見として、以下の４件を追加できる。
（３）負荷容量がある程度オーバーシュートを抑えている。これは負荷容量を軽くしてみるとわかる。
（４）オーバーシュートの原因は寄生容量である。この計算例での寄生容量を全てはずし、負荷容量だけにすると完全にオーバーシュートが消える。
（５）方形波応答の立ち上がり／立ち下がりのスロープは概ね負荷容量が原因であり、寄生容量の影響は比較的小さい。これはどちらかの容量をはずした時のスロープと比較する事で言える。
（６）回路図から容量を完全にはずすと全ての方形波応答は真四角となり、３値論理インバータとして理想的な波形となる。
【０１０３】
そしてこれら６件の所見（１）〜（６）は以下の２件に凝縮できる。
（７）図５の空欄において３値論理インバータの機能を逸脱する可能性は低い。
（８）次のゲートの入力容量がない場合は、出力端子に負荷容量を取り付ける必要性が生じ得る。
【０１０４】
（信号電圧定義の拡張）
ｐＭＯＳとｎＭＯＳの物理特性は完全に相補対称ではない。そこで図２の信号電圧定義を非対称な場合に一般化したものが図１５である。また、図１５に示した信号電圧に対応したＭＯＳのしきい電圧の条件は、式（５）〜（８）に対応して以下の様に一般化される。
Ｖｄｐ（ＶＧＮＤ‐Ｖｍａｘ）
⊂（Ｖ１，ｍｉｎ‐ＶＧＮＤ‐ｂｄｐ，Ｖ１，ｍｉｎ‐ＶＧＮＤ）・・・（５＊）
Ｖｄｎ（ＶＧＮＤ‐Ｖｍｉｎ）
⊂（Ｖ０，ｍａｘ‐ＶＧＮＤ，Ｖ０，ｍａｘ‐ＶＧＮＤ＋ｂｄｎ）・・・（６＊）
Ｖｅｐ  （‐Ｃ１）
⊂（ＶＮＩＬ，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｅｐ，ＶＮＩＬ，ｍｉｎ‐Ｖ１，ｍａｘ）・・・（７＊）
Ｖｅｎ（Ｃ０）
⊂（ＶＮＩＬ，ｍａｘ‐Ｖ０，ｍｉｎ，ＶＮＩＬ，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｅｎ）・・・（８＊）
【０１０５】
この様な一般化に対応した直流特性による動作証明は、技巧的に本実施の形態と同じやり方で可能な為割愛する。接地電位０がＶＧＮＤとなった事に気を付ければ大きな飛躍はない。
【０１０６】
〔III〕各実施の形態に対する変形例
以上、本発明の各実施の形態について説明したが、本発明の具体的な構成及び方法は、特許請求の範囲に記載した各発明の技術的思想の範囲内において、任意に改変及び改良することができる。以下、このような変形例について説明する。
【０１０７】
（解決しようとする課題や発明の効果について）
また、発明が解決しようとする課題や発明の効果は、前記した内容に限定されるものではなく、本発明によって、前記に記載されていない課題を解決したり、前記に記載されていない効果を奏することもでき、また、記載されている課題の一部のみを解決したり、記載されている効果の一部のみを奏することがある。例えば、本発明に係る３値論理インバータ回路を構成するために製造コストを従来よりも低減できていない場合においても、ＭＯＳの数を低減できている限りにおいて、本発明の課題の一部が解決されている。
【０１０８】
（制御について）
上述した各電気的構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各回路素子の具体的な構成は図示のものに限られず、その全部又は一部を、各種の製造プロセスや設計条件に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の３値論理インバータ回路を組み合わせたり、３値論理インバータ回路と他の回路素子を組み合わせるに際しては、その状況に応じて、この３値論理インバータ回路の一部を任意に改変できる。
【産業上の利用可能性】
【０１０９】
以上のように、本発明に係る３値論理インバータ回路は、３値論理系演算を行うための３値論理プロセッサを構成するための回路素子として有用であり、特に、少ないトランジスタで簡易に３値論理プロセッサを構成することに適している。
【図面の簡単な説明】
【０１１０】
【図１】２値論理ゲートと３値論理ゲートとの対応を示す図である。
【図２】信号電圧定義を示す図である。
【図３】本実施の形態に係る３値論理インバータ回路を示す図である。
【図４】本実施の形態に係る３値論理インバータ回路を示す図である。
【図５】本実施の形態に係る３値論理インバータ回路の動作証明のマトリックスを示す図である。
【図６】Ｔｙｐｅ１の簡略図である。
【図７】Ｔｙｐｅ２の簡略図である。
【図８】ＳＰＩＣＥのモデルのパラメータのリストである。
【図９】寄生容量の配置を示す図である。
【図１０】直流特性グラフである。
【図１１】入力方形波の特性を示す図である。
【図１２】入力方形波の特性（方形波属性定義）を示す図である。
【図１３】ｔｙｐｅ１についての方形波応答特性のグラフである。
【図１４】ｔｙｐｅ２についての方形波応答特性のグラフである。
【図１５】信号電圧の非対称な一般化を示す図である。
【符号の説明】
【０１１１】
ｅｐ  第１のＭＯＳ
ｄｎ  第２のＭＯＳ
ｄｐ  第３のＭＯＳ
ｅｎ  第４のＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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