(57)【要約】【課題】製造プロセスの良否の確認を現実的な時間で行なえるようにする。【解決手段】半導体集積回路装置は、基板上に形成された複数の被測定素子１２ａ、１２ｂ、…と、基板上に形成され、複数の被測定素子のうちの２つの被測定素子を選択する選択回路１４、１６と、基板上に形成され、選択された各被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較する大小比較回路１９と、基板上に形成され、大小比較された２つの被測定素子の各アドレスを記憶するアドレス記憶回路２２と、基板上に形成され、選択回路と大小比較回路とアドレス記憶回路とに接続された制御回路２０とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された複数の被測定素子と、
前記基板上に形成され、前記複数の被測定素子のうちの２つの被測定素子を選択する選択回路と、
前記基板上に形成され、選択された前記各被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較する大小比較回路と、
前記基板上に形成され、大小比較された前記２つの被測定素子の各アドレスを記憶するアドレス記憶回路と、
前記基板上に形成され、前記選択回路と前記大小比較回路と前記アドレス記憶回路とに接続された制御回路とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記制御回路は、
前記選択回路により選択された２つの被測定素子における前記電気的特性の測定を前記大小比較回路により順次行なわせ、前記複数の被測定素子の測定値の中から最大値を示す第１の被測定素子及び最小値を示す第２の被測定素子の少なくとも一方を抽出し、抽出された前記第１の被測定素子及び第２の被測定素子の少なくとも一方の各アドレスを前記アドレス記憶回路に格納する第１の動作モードを有していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記制御回路は、
前記第１の動作モードで抽出された前記第１の被測定素子及び第２の被測定素子の少なくとも一方の電気的特性を外部端子に出力する第２の動作モードを有していることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記制御回路は、
前記第１の動作モードにおいて、前記第１の被測定素子を含み且つ前記測定値の降順に所定数の被測定素子を抽出すること、及び前記第２の被測定素子を含み且つ前記測定値の昇順に所定数の被測定素子を抽出することの少なくとも一方を行ない、
前記第２の動作モードにおいて、抽出された前記第１の被測定素子を含み且つ前記測定値が降順の所定数の被測定素子、及び抽出された前記第２の被測定素子を含み且つ前記測定値が昇順の所定数の被測定素子の少なくとも一方の電気的特性を外部端子に出力することを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記制御回路は、前記第１の動作モードにおいて、測定された被測定素子のうち測定値が前記第１の被測定素子を含み且つ前記測定値が降順の所定数の被測定素子又は測定値が前記第２の被測定素子を含み且つ前記測定値が昇順の所定数の被測定素子であると判定された被測定素子を前記複数の被測定素子から除くことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記大小比較回路は、各ソースが前記複数の被測定素子のうちの前記２つの被測定素子とそれぞれ接続されるカレントミラー回路を有し、前記２つの被測定素子の電流駆動能力の差を前記カレントミラー回路に出力することを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記大小比較回路は、前記基板上に形成され、前記大小比較回路と前記複数の被測定素子とを接続するバス線の浮遊容量にチャージされた電荷が選択された前記被測定素子を流れる電流により引き抜かれる際に要する時間差を電位差として検出するセンスアンプ回路を有していること特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記複数の被測定素子のいずれかのアドレスを外部から入力してアドレス指定を行ない、指定されたアドレスと対応する被測定素子に対して前記電気的特性を前記外部端子に出力するアドレス出力回路をさらに備えていることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路装置。
【請求項９】
基板上に形成された複数の被測定素子と、
前記基板上に形成され、前記複数の被測定素子のうちの２つの被測定素子を選択する選択回路と、
前記基板上に形成され、選択された前記各被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較する大小比較回路と、
前記基板上に形成され、大小比較された前記２つの被測定素子の各アドレスを記憶するアドレス記憶回路と、
前記基板上に形成され、大小比較された前記２つの被測定素子のうちの一方の数をカウントして保持するカウンタ回路と、
前記基板上に形成され、前記選択回路と前記大小比較回路と前記アドレス記憶回路とに接続された制御回路とを備えていることを特徴とする半導体集積回路装置。
【請求項１０】
前記制御回路は、
前記選択回路により選択された一の被測定素子及び該一の被測定素子を除く他の被測定素子のうちの１つに対して前記電気的特性の測定を前記大小比較回路により行なわせ、前記一の被測定素子と比べて前記電気的特性の値が大きい方又は小さい方の他の被測定素子の数を前記カウンタ回路に保持し、前記複数の被測定素子のすべての大小比較が終了した時点で前記カウンタ回路に保持された数が前記複数の被測定素子の数の約２分の１に達するまで前記一の被測定素子を順次変更しながら大小比較を繰り返すことにより、前記複数の被測定素子のなかから前記電気的特性の測定値の中央値又はその近傍の値を持つ被測定素子を抽出する第１の動作モードを有していることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記制御回路は、
前記第１の動作モードで抽出された前記第１の被測定素子又は第２の被測定素子の電気的特性を外部端子に出力する第２の動作モードを有していることを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記大小比較回路は、各ソースが前記複数の被測定素子のうちの前記２つの被測定素子とそれぞれ接続されるカレントミラー回路を有し、前記２つの被測定素子の電流駆動能力の差を前記カレントミラー回路に出力することを特徴とする請求項９〜１１のいずれか１項に記載の半導体集積回路装置。
【請求項１３】
前記大小比較回路は、前記基板上に形成され、前記大小比較回路と前記複数の被測定素子を接続するバス線の浮遊容量にチャージされた電荷が選択された前記被測定素子を流れる電流により引き抜かれる際に要する時間差を電位差として検出するセンスアンプ回路を有していること特徴とする請求項９〜１１のいずれか１項に記載の半導体集積回路装置。
【請求項１４】
基板上に形成された複数の被測定素子と、
前記基板上に形成され、基準電圧を発生させる基準電源発生回路と、
前記基板上に形成され、前記複数の被測定素子のうちの一の被測定素子を選択する選択回路と、
前記基板上に形成され、選択された前記一の被測定素子に対して電気的特性を測定し、測定した電気的特性の値と前記基準電圧との大小を比較する大小比較回路と、
前記基板上に形成され、前記複数の被測定素子から前記選択回路により順次選択された一の被測定素子に対して前記電気的特性の測定を前記大小比較回路により行なわせ、前記基準電圧と比べて前記電気的特性の値が大きい方又は小さい方の被測定素子の数をカウントして保持するカウンタ回路と、
前記基板上に形成され、前記選択回路と前記大小比較回路と前記アドレス記憶回路とに接続された制御回路とを備えていることを特徴とする半導体集積回路装置。
【請求項１５】
前記制御回路は、
前記複数の被測定素子から前記選択回路により順次選択された一の被測定素子に対して前記電気的特性の測定を前記大小比較回路により行なわせ、前記基準電圧と比べて前記電気的特性の値が大きい方又は小さい方の被測定素子の数を前記カウンタ回路に保持し、前記複数の被測定素子のすべての大小比較が終了した時点で、前記カウンタ回路に保持された前記被測定素子の数を外部端子に出力する動作モードを有していることを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項１６】
前記大小比較回路は、各ソースが前記一の被測定素子と前記基準電源発生回路がそれぞれ接続されるカレントミラー回路を有し、前記一の被測定素子及び前記基準電源発生回路の電流駆動能力の差を前記カレントミラー回路に出力することを特徴とする請求項１４〜１５のいずれか１項に記載の半導体集積回路装置。
【請求項１７】
前記大小比較回路は、前記基板上に形成され、前記大小比較回路と前記複数の被測定素子を接続するバス線の浮遊容量にチャージされた電荷が前記一の被測定素子及び前記基準電源発生回路を流れる電流により引き抜かれる際に要する時間差を電位差として検出するセンスアンプ回路を有していること特徴とする請求項１４〜１５のいずれか１項に記載の半導体集積回路装置。
【請求項１８】
前記複数の被測定素子は行列状に配置され、前記選択回路は列選択線と行選択線とに接続されていることを特徴とする請求項１〜１７のいずれか１項に記載の半導体集積回路装置。
【請求項１９】
前記複数の被測定素子は、平面寸法が互いに異なる被測定素子を含むことを特徴とする請求項１〜１８のいずれか１項に記載の半導体集積回路装置。
【請求項２０】
前記基板は半導体ウェハであり、少なくとも前記複数の被測定素子、選択回路、アドレス記憶回路及び制御回路は前記半導体ウェハにおける複数のチップ形成領域同士の間に設けられたスクライブライン領域に形成されていることを特徴とする請求項１〜１９のいずれか１項に記載の半導体集積回路装置。
【請求項２１】
基板上に形成された複数の被測定素子から２つの被測定素子を選択する工程（ａ）と、
選択された前記２つの被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較することにより、測定値が大きい被測定素子及び測定値が小さい被測定素子を抽出する工程（ｂ）と、
前記複数の被測定素子の前記電気的特性の測定が終了するまで前記工程（ａ）及び工程（ｂ）を繰り返して実行し、前記複数の被測定素子の中から前記電気的特性の測定値のうち最大値を示す第１の被測定素子及び最小値を示す第２の被測定素子を抽出する工程（ｃ）と、
外部の電気特性評価装置を用いて、前記工程（ｃ）で抽出された前記第１の被測定素子及び第２の被測定素子の電気的特性を評価する工程（ｄ）とを備えていることを特徴とする半導体集積回路装置の検査方法。
【請求項２２】
前記工程（ｃ）は、前記第１の被測定素子を含み且つ前記測定値の降順に所定数の被測定素子を抽出する工程と、前記第２の被測定素子を含み且つ前記測定値の昇順に所定数の被測定素子を抽出する工程とを含み、
前記工程（ｄ）において、前記第１の被測定素子を含み且つ前記測定値の降順に抽出された所定数の被測定素子と、前記第２の被測定素子を含み且つ前記測定値の昇順に抽出された所定数の被測定素子との電気的特性をそれぞれ評価することを特徴とする請求項２１に記載の半導体集積回路装置の検査方法。
【請求項２３】
前記工程（ｃ）において、測定された被測定素子のうち測定値が前記第１の被測定素子を含み且つ前記測定値が降順の所定数の被測定素子及び測定値が前記第２の被測定素子を含み且つ前記測定値が昇順の所定数の被測定素子であると判定された被測定素子を前記比較対象から除くことを特徴とする請求項２２に記載の半導体集積回路装置の検査方法。
【請求項２４】
基板上に形成された複数の被測定素子から一の被測定素子及び該一の被測定素子を除く他の被測定素子のうちの１つの被測定素子を選択する工程（ａ）と、
選択された前記２つの被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較することにより、測定値が大きい方の被測定素子又は小さい方の被測定素子を抽出する工程（ｂ）と、
抽出された被測定素子の数をカウントして保持する工程（ｃ）と、
前記他の被測定素子の残りの１つずつに対して、前記工程（ｂ）及び工程（ｃ）を繰り返し行ない、前記複数の被測定素子のすべての大小比較が終了した時点で前記工程（ｃ）においてカウントされた値が前記複数の被測定素子の数の約２分の１に達するまで前記一の被測定素子を順次変更しながら大小比較を繰り返すことにより、前記複数の被測定素子のなかから前記電気的特性の測定値の中央値又はその近傍の値を持つ被測定素子を抽出する工程（ｄ）と、
外部の電気特性評価装置を用いて、前記工程（ｄ）で抽出された前記被測定素子の電気的特性を評価する工程（ｅ）とを備えていることを特徴とする半導体集積回路装置の検査方法。
【請求項２５】
基板上に形成された複数の被測定素子から一の被測定素子を選択する工程（ａ）と、
選択された前記一の被測定素子に対して電気的特性を測定した後、測定した電気的特性の値と基準電圧とを比べ、電気的特性の値が前記基準電圧よりも大きい被測定素子又は小さい被測定素子を抽出する工程（ｂ）と、
抽出された被測定素子の数をカウントして保持する工程（ｃ）と、
前記他の被測定素子の残りの１つずつに対して、前記工程（ｂ）及び工程（ｃ）を繰り返し行ない、前記複数の被測定素子のすべての大小比較が終了した時点で前記工程（ｃ）においてカウントされた値を外部に出力する工程（ｄ）とを備えていることを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその検査方法に関し、特に、半導体集積回路装置における製造工程管理用の検査回路及びこれを用いた製造プロセスの評価、管理及び不良解析を行なうための半導体集積回路装置及びその検査方法に関する。
【背景技術】
【０００２】
半導体ウェハ上に半導体集積回路を製造する製造プロセスにおいては、製造ラインの状態を管理すると共に、半導体素子の特性不良の原因を解析するため、半導体ウェハ上に所望の半導体集積回路を構成する各素子の特性を簡便に測定する複数のテスト素子を含むテスト回路を搭載する。テスト回路中の各テスト素子は製造プロセス中又は該製造プロセスの終了時に測定され、各テスト素子が所定の機能を満たしているか否かの判定を行なって、製造プロセスが正常に進行しているか否かの確認に用いられる。テスト素子に特性の異常が認められた場合にはさらに詳細な評価を行ない、異常原因の特定がなされる。
【０００３】
テスト回路は、通常、半導体ウェハにおけるスクライブラインと呼ばれる、半導体集積回路をウェハから半導体チップごとに分割するための切断用の領域に形成されることが多い。スクライブラインは半導体チップを容易に分割するのに十分な幅を有すればよく、１枚の半導体ウェハから可能な限り多くの半導体チップを得るには、このスクライブラインのライン幅をできるだけ小さくすることが望ましい。このため、テスト回路に用意される領域は面積が限定された領域とならざるを得ない。
【０００４】
一方、近年の半導体プロセスにおける微細化、高性能化及び高集積度化に伴なって、半導体ウェハ上に形成される半導体素子における特性（電気的特性）のばらつきに対する要求は厳しくなり、特性のばらつきを極力小さく抑えることが必要となってきている。このばらつきを抑えるには、数多くの素子、例えば１０００個以上の同一種類の素子を測定してその標準偏差を調べる必要があるが、前述したようにスクライブライン領域に形成できる程度の簡便な構成を持つテスト回路における測定点数には数量的な限界がある。また、測定用の外部測定器と接続されるパッドにも数量的に制限があり、多数のテスト回路を測定することは困難である。
【０００５】
そこで、限られた領域内と限られたパッドとを用いてできるだけ多くのテスト回路を搭載して測定する方法が提案されている（例えば、特許文献１を参照。）。
【０００６】
以下、特許文献１に示されているテスト回路の形成方法について図１７を用いて説明する。図１７に示すように、半導体ウェハのスクライブライン領域１００に行列状に形成された複数の被測定素子１０２と、列選択線１０３及び選択スイッチ１０４を介して列方向に配置された被測定素子１０２を選択する列選択回路１０５と、行選択線１０６及び選択スイッチ１０４を介して行方向に配置された被測定素子１０２を選択する行選択回路１０７と、半導体ウェハの外部測定端子１０９を介して半導体ウェハの外部１０１と接続される共通バス線１１０と、外部からの制御信号を受ける外部制御端子１１１と接続され、複数の被測定素子１０２のうちの１個の素子を選択するアドレスを発生するアドレス発生回路１１２とを有している。アドレス発生回路１１２は、詳細にはシフトレジスタ回路からなり、外部からクロック信号（図示せず）によりアドレス信号を初期値から被測定素子１０２の個数分だけ１番地ずつカウントアップする。共通バス線１１０は各行選択線１０６とそれぞれスイッチ回路１０８を介して接続されている。各共通バス線１１０は、外部測定端子１０９を介して、外部１０１の測定器１１３と接続されている。
【０００７】
従って、図１７に示すテスト回路は、外部からアドレス制御信号が入力されることにより、選択された被測定素子１０２が順次外部測定端子１０９と接続される。その結果、測定器１１３により複数の被測定素子１０２の電気的特性が順次測定可能となる。この従来例においては、アドレス発生回路１１２と列選択回路１０５及び行選択回路１０７とを形成することにより、複数の被測定素子１０２を搭載しながら、比較的に少ない外部制御端子１１１及び信号で順次測定を行なうことができる。
【特許文献１】特開２００３−７７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体集積回路装置の検査方法は、製造プロセスの良否を評価するための測定として、所定の設定電圧を被測定素子に印加して被測定素子に流れる電流を測定する電気的測定である。
【０００９】
図１７に示したような電気的測定を行なう測定器１１３は、高精度に測定しようとすると、所定の印加電圧を設定した後に印加された電圧が安定するまでの待ち時間が必要であり、通常、１素子当たりの１測定につき数１０ｍｓから数１００ｍｓ程度の待ち時間を要する。
【００１０】
特許文献１に記載されたテスト回路は、外部制御信号により被測定素子１０２のアドレスを１つ進めて被測定素子１０２の測定を行ない、次のアドレスの被測定素子１０２の測定に移るまでに数１０ｍｓから数１００ｍｓの時間を要する。このため、テスト回路が例えば１０００個の被測定素子を含む場合には、すべての被測定素子１０２を１条件で測定するだけでも数１０ｓから数１００ｓを要することになる。この１条件の検査を被測定素子１０２ごとに測定条件等を変えながら半導体ウェハの全面を測定すると、多大な検査時間を要するという問題がある。
【００１１】
現在の半導体装置の製造プロセスにおいて、全製造費用における検査に要する費用の割合は大きく、このように多大な時間を検査に費やすことはコスト的にも現実的ではない。
【００１２】
本発明は、前記従来の問題に鑑み、製造プロセスの良否の確認を現実的なコストすなわち時間で行なえるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、検査用の半導体集積回路装置を、複数の被測定素子に対して電気的特性を測定する際に、測定した複数の電気的特性のうちから最大値及び最小値、中間値、又は基準値よりも大きい若しくは小さい値を示す素子を外部で評価する構成とする。
【００１４】
具体的に、本発明に係る第１の半導体集積回路装置は、基板上に形成された複数の被測定素子と、基板上に形成され、複数の被測定素子のうちの２つの被測定素子を選択する選択回路と、基板上に形成され、選択された各被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較する大小比較回路と、基板上に形成され、大小比較された２つの被測定素子の各アドレスを記憶するアドレス記憶回路と、基板上に形成され、選択回路と大小比較回路とアドレス記憶回路とに接続された制御回路とを備えていることを特徴とする。
【００１５】
第１の半導体集積回路装置によると、大小比較回路により、複数の被測定素子の電気的特性の大小比較を行なうため、製造プロセスの良否、すなわち製造プロセスの安定性を現実的な時間で確認することが可能となる。
【００１６】
第１の半導体集積回路装置において、制御回路は、選択回路により選択された２つの被測定素子における電気的特性の測定を大小比較回路により順次行なわせ、複数の被測定素子の測定値の中から最大値を示す第１の被測定素子及び最小値を示す第２の被測定素子の少なくとも一方を抽出し、抽出された第１の被測定素子及び第２の被測定素子の少なくとも一方の各アドレスをアドレス記憶回路に格納する第１の動作モードを有していることが好ましい。すなわち、選択された２つの被測定素子の電気的特性の測定を基板上に形成された大小比較回路により順次行なわせ、複数の被測定素子の測定値の中から最大値を示す第１の被測定素子及び最小値を示す第２の被測定素子の少なくとも一方を抽出し、抽出された第１の被測定素子及び第２の被測定素子の少なくとも一方の各アドレスをアドレス記憶回路に格納する第１の動作モードを実行する。これにより、複数の被測定素子の測定値の中から最大値又は最小値の被測定素子を確実に抽出することができる。
【００１７】
第１の半導体集積回路装置において、制御回路は、第１の動作モードで抽出された第１の被測定素子及び第２の被測定素子の少なくとも一方の電気的特性を外部端子に出力する第２の動作モードを有していることが好ましい。このようにすると、第１の動作モードで抽出された第１の被測定素子及び第２の被測定素子の少なくとも一方の電気的特性を外部の測定器を用いて測定することができる。従って、複数の被測定素子における複数の電気的特性の測定値が最大値又は最小値のみに対して行なえるようになり、複数の測定値全体のばらつきの状況が標準偏差を用いることなく推定することができるので、製造プロセスの安定性を現実的な時間で確認することが可能となる。
【００１８】
第１の半導体集積回路装置において、制御回路は、第１の動作モードにおいて、第１の被測定素子を含み且つ測定値の降順に所定数の被測定素子を抽出すること、及び第２の被測定素子を含み且つ測定値の昇順に所定数の被測定素子を抽出することの少なくとも一方を行ない、第２の動作モードにおいて、抽出された第１の被測定素子を含み且つ測定値が降順の所定数の被測定素子、及び抽出された第２の被測定素子を含み且つ測定値が昇順の所定数の被測定素子の少なくとも一方の電気的特性を外部端子に出力することが好ましい。このように、最大値を含む降順の測定値と最小値を含む昇順の測定値とを抽出すると、最大値又は最小値自体が特異な異常値であるのか否かの判断が可能となる。
【００１９】
この場合に、制御回路は、第１の動作モードにおいて、測定された被測定素子のうち測定値が第１の被測定素子を含み且つ測定値が降順の所定数の被測定素子又は測定値が第２の被測定素子を含み且つ測定値が昇順の所定数の被測定素子であると判定された被測定素子を複数の被測定素子から除くことが好ましい。このようにすると、例えば、いったん抽出された最大値を含み測定値が降順で所定数の被測定素子は、他の被測定素子と比較してもその大小判定は不変であるため、無駄な判定処理及びアドレスデータの入れ替え処理が不要となるので、より短時間に大小比較処理を実行できる。
【００２０】
第１の半導体集積回路装置において、大小比較回路は、各ソースが複数の被測定素子のうちの２つの被測定素子とそれぞれ接続されるカレントミラー回路を有し、２つの被測定素子の電流駆動能力の差をカレントミラー回路に出力することが好ましい。
【００２１】
また、第１の半導体集積回路装置において、大小比較回路は、基板上に形成され、大小比較回路と複数の被測定素子を接続するバス線の浮遊容量にチャージされた電荷が選択された各被測定素子を流れる電流により引き抜かれる際に要する時間差を電位差として検出するセンスアンプ回路を有していることが好ましい。
【００２２】
第１の半導体集積回路装置は、複数の被測定素子のいずれかのアドレスを外部から入力してアドレス指定を行ない、指定されたアドレスと対応する被測定素子に対して電気的特性を外部端子に出力するアドレス出力回路をさらに備えていることが好ましい。
【００２３】
本発明に係る第２の半導体集積回路装置は、基板上に形成された複数の被測定素子と、基板上に形成され、複数の被測定素子のうちの２つの被測定素子を選択する選択回路と、  基板上に形成され、選択された各被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較する大小比較回路と、基板上に形成され、大小比較された２つの被測定素子の各アドレスを記憶するアドレス記憶回路と、基板上に形成され、大小比較された２つの被測定素子のうちの一方の数をカウントして保持するカウンタ回路と、基板上に形成され、選択回路と大小比較回路とアドレス記憶回路とに接続された制御回路とを備えていることを特徴とする。
【００２４】
第２の半導体集積回路装置によると、大小比較回路及びカウンタ回路により、大小比較された２つの被測定素子のうちの一方の数をカウントすることができるため、製造プロセスの良否、すなわち製造プロセスの安定性を現実的な時間で確認することが可能となる。
【００２５】
第２の半導体集積回路装置において、制御回路は選択回路により選択された一の被測定素子及び該一の被測定素子を除く他の被測定素子のうちの１つに対して電気的特性の測定を大小比較回路により行なわせ、一の被測定素子と比べて電気的特性の値が大きい方又は小さい方の他の被測定素子の数をカウンタ回路に保持し、複数の被測定素子のすべての大小比較が終了した時点でカウンタ回路に保持された数が複数の被測定素子の数の約２分の１に達するまで一の被測定素子を順次変更しながら大小比較を繰り返すことにより、複数の被測定素子のなかから電気的特性の測定値の中央値（メディアン）又はその近傍の値を持つ被測定素子を抽出する第１の動作モードを有していることが好ましい。これにより、複数の被測定素子の電気的特性の測定値のなかから極めて短時間でほぼ中央値を得ることが可能となる。
【００２６】
第２の半導体集積回路装置において、制御回路は第１の動作モードで抽出された第１の被測定素子又は第２の被測定素子の電気的特性を外部端子に出力する第２の動作モードを有していることが好ましい。このように、第２の動作モードによって、製造プロセスの良否を短時間に調べることが可能となる。
【００２７】
第２の半導体集積回路装置において、大小比較回路は、各ソースが複数の被測定素子のうちの２つの被測定素子とそれぞれ接続されるカレントミラー回路を有し、２つの被測定素子の電流駆動能力の差をカレントミラー回路に出力することが好ましい。
【００２８】
また、第２の半導体集積回路装置において、大小比較回路は、基板上に形成され、大小比較回路と複数の被測定素子を接続するバス線の浮遊容量にチャージされた電荷が選択された各被測定素子を流れる電流により引き抜かれる際に要する時間差を電位差として検出するセンスアンプ回路を有していることが好ましい。
【００２９】
本発明に係る第３の半導体集積回路装置は、基板上に形成された複数の被測定素子と、基板上に形成され、基準電圧を発生させる基準電源発生回路と、基板上に形成され、複数の被測定素子のうちの一の被測定素子を選択する選択回路と、基板上に形成され、選択された一の被測定素子に対して電気的特性を測定し、測定した電気的特性の値と基準電圧との大小を比較する大小比較回路と、基板上に形成され、複数の被測定素子から選択回路により順次選択された一の被測定素子に対して電気的特性の測定を大小比較回路により行なわせ、基準電圧と比べて電気的特性の値が大きい方又は小さい方の被測定素子の数をカウントして保持するカウンタ回路と、基板上に形成され、選択回路と大小比較回路とアドレス記憶回路とに接続された制御回路とを備えていることを特徴とする。
【００３０】
第３の半導体集積回路装置によると、大小比較回路及びカウンタ回路により、複数の被測定素子の電気的特性と基準電圧の大小比較を行なうことができるため、製造プロセスの良否、すなわち製造プロセスの安定性を現実的な時間で確認することが可能となる。
【００３１】
第３の半導体集積回路装置において、制御回路は複数の被測定素子から選択回路により順次選択された一の被測定素子に対して電気的特性の測定を大小比較回路により行なわせ、基準電圧と比べて電気的特性の値が大きい方又は小さい方の被測定素子の数をカウンタ回路に保持し、複数の被測定素子のすべての大小比較が終了した時点で、カウンタ回路に保持された被測定素子の数を外部端子に出力する動作モードを有していることが好ましい。このようにすると、複数の被測定素子のなかから電気的特性が基準電圧より大きい又は小さい被測定素子の数を極めて短時間で得ることが可能となるため、製造プロセスのばらつき具合を短時間に調べることが可能となる。
【００３２】
第３の半導体集積回路装置において、大小比較回路は、各ソースが一の被測定素子と基準電源発生回路とにそれぞれ接続されるカレントミラー回路を有し、一の被測定素子及び基準電源発生回路の電流駆動能力の差をカレントミラー回路に出力することが好ましい。
【００３３】
第３の半導体集積回路装置において、大小比較回路は、基板上に形成され、大小比較回路と複数の被測定素子を接続するバス線の浮遊容量にチャージされた電荷が一の被測定素子及び基準電源発生回路を流れる電流により引き抜かれる際に要する時間差を電位差として検出するセンスアンプ回路を有していることが好ましい。
【００３４】
第１〜第３の半導体集積回路装置において、複数の被測定素子は行列状に配置され、選択回路は列選択線と行選択線とに接続されていることが好ましい。
【００３５】
第１〜第３の半導体集積回路装置において、複数の被測定素子は、平面寸法が互いに異なる被測定素子を含むことが好ましい。
【００３６】
第１〜第３の半導体集積回路装置において、基板は半導体ウェハであり、少なくとも複数の被測定素子、選択回路、アドレス記憶回路及び制御回路は半導体ウェハにおける複数のチップ形成領域同士の間に設けられたスクライブライン領域に形成されていることが好ましい。
【００３７】
本発明に係る第１の半導体集積回路装置の検査方法は、基板上に形成された複数の被測定素子から２つの被測定素子を選択する工程（ａ）と、選択された２つの被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較することにより、測定値が大きい被測定素子及び測定値が小さい被測定素子を抽出する工程（ｂ）と、複数の被測定素子の電気的特性の測定が終了するまで工程（ａ）及び工程（ｂ）を繰り返して実行し、複数の被測定素子の中から電気的特性の測定値のうち最大値を示す第１の被測定素子及び最小値を示す第２の被測定素子を抽出する工程（ｃ）と、外部の電気特性評価装置を用いて、工程（ｃ）で抽出された第１の被測定素子及び第２の被測定素子の電気的特性を評価する工程（ｄ）とを備えていることを特徴とする。
【００３８】
第１の半導体集積回路装置の検査方法によると、選択された２つの被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較することにより、測定値が大きい被測定素子及び測定値が小さい被測定素子を抽出しておき、その後、複数の被測定素子の中から電気的特性の測定値のうち最大値を示す第１の被測定素子及び最小値を示す第２の被測定素子を抽出する。このように、外部の電気的特性評価装置においては、複数の被測定素子における複数の電気的特性の測定値が最大値及び最小値のみに対して行なえるため、複数の測定値全体のばらつきの状況が標準偏差を用いることなく推定することができる。その結果、製造プロセスの良否、すなわち製造プロセスの安定性を現実的な時間で確認することが可能となる。
【００３９】
第１の半導体集積回路装置の検査方法において、工程（ｃ）は、第１の被測定素子を含み且つ測定値の降順に所定数の被測定素子を抽出する工程と、第２の被測定素子を含み且つ測定値の昇順に所定数の被測定素子を抽出する工程とを含み、工程（ｄ）において、第１の被測定素子を含み且つ測定値の降順に抽出された所定数の被測定素子と、第２の被測定素子を含み且つ測定値の昇順に抽出された所定数の被測定素子との電気的特性をそれぞれ評価することが好ましい。このように、最大値を含む降順の測定値と最小値を含む昇順の測定値とを抽出すると、最大値又は最小値自体が特異な異常値であるのか否かの判断が可能となる。
【００４０】
この場合に、工程（ｃ）において、測定された被測定素子のうち測定値が第１の被測定素子を含み且つ測定値が降順の所定数の被測定素子及び測定値が第２の被測定素子を含み且つ測定値が昇順の所定数の被測定素子であると判定された被測定素子を比較対象から除くことが好ましい。このようにすると、例えば、いったん抽出された最大値を含み測定値が降順で所定数の被測定素子は、他の被測定素子と比較してもその大小判定は不変であるため、無駄な判定処理及びアドレスデータの入れ替え処理が不要となるので、より短時間に大小比較処理を実行することができる。
【００４１】
本発明に係る第２の半導体集積回路装置の検査方法は、基板上に形成された複数の被測定素子から一の被測定素子及び該一の被測定素子を除く他の被測定素子のうちの１つの被測定素子を選択する工程（ａ）と、選択された２つの被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較することにより、測定値が大きい方の被測定素子又は小さい方の被測定素子を抽出する工程（ｂ）と、抽出された被測定素子の数をカウントして保持する工程（ｃ）と、他の被測定素子の残りの１つずつに対して、工程（ｂ）及び工程（ｃ）を繰り返し行ない、複数の被測定素子のすべての大小比較が終了した時点で工程（ｃ）においてカウントされた値が複数の被測定素子の数の約２分の１に達するまで一の被測定素子を順次変更しながら大小比較を繰り返すことにより、複数の被測定素子のなかから電気的特性の測定値の中央値又はその近傍の値を持つ被測定素子を抽出する工程（ｄ）と、外部の電気特性評価装置を用いて、工程（ｄ）で抽出された被測定素子の電気的特性を評価する工程（ｅ）とを備えている。
【００４２】
第２の半導体集積回路装置の検査方法によると、複数の被測定素子のなかから電気的特性の測定値の中央値又はその近傍の値を持つ被測定素子を抽出し、その後、外部の電気特性評価装置を用いて、抽出された被測定素子の電気的特性を評価するため、複数の被測定素子の測定値のなかから極めて短時間で中央値又はその近傍値を得ることが可能となるので、製造プロセスの良否を短時間に調べることが可能となる。
【００４３】
本発明に係る第３の半導体集積回路装置の検査方法は、基板上に形成された複数の被測定素子から一の被測定素子を選択する工程（ａ）と、選択された一の被測定素子に対して電気的特性を測定した後、測定した電気的特性の値と基準電圧とを比べ、電気的特性の値が基準電圧よりも大きい被測定素子又は小さい被測定素子を抽出する工程（ｂ）と、抽出された被測定素子の数をカウントして保持する工程（ｃ）と、他の被測定素子の残りの１つずつに対して、工程（ｂ）及び工程（ｃ）を繰り返し行ない、複数の被測定素子のすべての大小比較が終了した時点で工程（ｃ）においてカウントされた値を外部に出力する工程（ｄ）とを備えていることを特徴とする。
【００４４】
第３の半導体集積回路装置の検査方法によると、選択された一の被測定素子に対して電気的特性を測定した後、測定した電気的特性の値と基準電圧とを比べ、電気的特性の値が基準電圧よりも大きい被測定素子又は小さい被測定素子を抽出し、抽出された被測定素子の数をカウントして保持する。この工程を他の被測定素子の残りの１つずつに対して繰り返し行ない、複数の被測定素子のすべての大小比較が終了した時点でカウントされた値を外部に出力する。これにより、複数の被測定素子のなかから電気的特性が基準電圧より大きい又は小さい被測定素子の数を極めて短時間で得ることが可能となるので、製造プロセスのばらつき具合を短時間に調べることが可能となる。
【発明の効果】
【００４５】
本発明に係る半導体集積回路装置及びその検査方法によると、製造プロセスの良否の確認を短時間で行なえるため、製造プロセスのばらつきに起因する歩留まりの低下を早期に判定することが可能となる。
【発明を実施するための最良の形態】
【００４６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４７】
図１は本発明の第１の実施形態に係る半導体集積回路装置であって、半導体検査回路装置のブロック構成を示している。
【００４８】
図１に示すように、第１の実施形態に係る半導体検査回路装置は、例えば半導体ウェハ１０のスクライブライン領域に形成され、行列状に配置された複数の被測定素子１２ａ、１２ｂ、１２ｃ及び１２ｄ等と、各被測定素子１２ａ等と列選択線１３を介して接続された列選択回路１４と、各被測定素子１２ａ等と行選択線１５ａ、１５ｂ、１５ｃ及び１５ｄ等を介して接続された行選択回路１６と、各行選択線１５ａ等とそれぞれスイッチ１７ａ、１７ｂ、１７ｃ及び１７ｄ並びにバス線１８ａ、１８ｂ、１８ｃ及び１８ｄを介して接続された大小比較回路１９と、該大小比較回路１９及び第１の制御端子３０からの信号を受け、各被測定素子１２ａ等のアドレスを制御する制御回路２０と、該制御回路２０からの信号を受けるアドレス制御回路２１と、該アドレス制御回路２１からのアドレスを保持するアドレス記憶回路２２とを有している。
【００４９】
アドレス制御回路２１は、指定された列アドレス及び行アドレスを列選択回路１４及び行選択回路１６に対して出力し、列選択回路１４及び行選択回路１６は受けた列アドレス及び行アドレスをそれぞれデコードして各列選択線１３及び行選択線１５ａ等に出力する。
【００５０】
各被測定素子１２ａ等は、互いに並列接続されたｎ型ＦＥＴ(field effect transistor）及びｐ型ＦＥＴからなる選択スイッチ２３を介して列選択線１３及び行選択線１５ａ等とそれぞれ接続されている。各選択スイッチ２３と列選択線１３との間には、ＮＡＮＤ回路２４とインバータ回路２５とが直列に接続されており、ＮＡＮＤ回路２４の出力信号は選択スイッチ２３のｐ型ＦＥＴのゲートに印加され、インバータ回路２５の出力信号は選択スイッチ２３のｎ型ＦＥＴのゲートに印加される。各ＮＡＮＤ回路２４の他方の入力端子は、列選択イネーブル線２６と接続されている。また、各選択スイッチ２３のｎ型ＦＥＴ及びｐ型ＦＥＴの共有ソース又は共有ドレインは行選択線１５ａ等とそれぞれ接続されている。
【００５１】
制御回路２０は、アドレス記憶回路２２に保持されたアドレス情報を第２の制御端子３１を介して半導体ウェハ１０の外部１１に出力する。また、バス線１８ａ、１８ｂは第３の制御端子３２を介して外部１１に設けられた電気特性評価装置である測定器３３と接続されている。
【００５２】
第１の実施形態に係る半導体検査回路装置は、該検査回路装置の動作モードとして、すべての被測定素子１２ａ等に対して電気的特性の測定を順次実行しながら、測定値の最大値及び最小値を取得する第１の動作モードとしての自己完結動作モードと、外部からの制御信号により指定された被測定素子１２ａ等に対してのみその電気的特性の測定を実行する第２の動作モードとしてのマニュアル測定モードとを有している。
【００５３】
すなわち、自己完結動作モードは、制御回路２０が第１の制御端子３０から入力される制御信号によって、半導体検査回路装置の内部で自己完結的にすべての被測定素子１２ａ等の測定との大小比較を大小比較回路１９により行なって、その比較結果の中から最大値を及び最小値を示す各アドレスをアドレス記憶回路２２に保持する。比較処理が完了すると、完了したことを第２の制御端子３１から例えばフラグ信号として外部１１に出力する。
【００５４】
マニュアル測定モードは、第１の制御端子３０から入力される他の制御信号及びアドレス情報によって、指定されたアドレスを列選択回路１４及び行選択回路１６に設定し、外部１１に設けられた測定器３３がバス線１８ａ、１８ｂを介して被測定素子１２ａ等の電気的特性の測定を行なう。
【００５５】
以下、自己完結動作モードをより詳細に説明する。なお、ここでは、測定値のうち最大値を示す被測定素子のアドレスを取得する取得方法を説明する。最小値を示す被測定素子のアドレスを取得する処理は、大小比較回路１９における比較結果のうちの小さい方をアドレス記憶回路２２に保持すればよい。
【００５６】
自己完結動作モードは、制御回路２０の指示により、アドレス制御２１に対して、例えばｐ行ｑ列（但し、ｐ及びｑは２以上の整数とする。）に配置されたｐ×ｑ個の被測定素子１２ａ等の中から２個ずつを順次選択し、選択された２個の被測定素子１２ａ等に対して電気的特性を測定する。選択された２個の被測定素子１２ａ等における測定値は、大小比較回路１９によって比較され、より大きい方の測定値を示す被測定素子１２ａ等のアドレスをアドレス記憶回路２２に格納する。この比較処理をすべての被測定素子１２ａ等に対して総当たりで実行する。
【００５７】
ここでは例えば、被測定素子１２ａと被測定素子１２ｄとの測定値の比較を行なう場合について説明する。
【００５８】
まず、外部１０から自己完結動作モードを指示する制御信号が第１の制御端子３０を介して制御回路２０に入力されると、制御回路２０は、被測定素子１２ａと接続された選択スイッチ２３と、被測定素子１２ｄと接続された選択スイッチ２３とを選択するアドレス信号を列選択回路１４及び行選択回路１６に出力するようにアドレス制御回路２１を制御する。アドレス制御回路２１は、公知のように２対のシフトレジスタ回路により容易に実現できる。
【００５９】
選択スイッチ２３により、被測定素子１２ａは行選択線１５ａ、１５ｂと接続され、被測定素子１２ｄは行選択線１５ｃ、１５ｄと接続される。
【００６０】
さらに、行選択回路１６から１行目のスイッチ１７ｃ、１７ｄが選択されることにより、被測定素子１２ａはバス線１８ｃ、１８ｄを介して大小比較回路１９の第１の入力端子対１９ａと接続される。また、行選択回路１６からｐ行目のスイッチ１７ａ、１７ｂが選択されることにより、被測定素子１２ｄはバス線１８ａ、１８ｂを介して大小比較回路１９の第２の入力端子対１９ｂと接続される。
【００６１】
大小比較回路１９は、第１の入力端子対１９ａと第２の入力端子対１９ｂとにそれぞれ入力された被測定素子１２ａ及び被測定素子１２ｄにおける各電気的特性、例えばインピーダンス特性を比較して、大きい方の値を示した入力端子を入力端子対１９ａ又は１９ｂを表わすフラグ信号として制御回路２０に返す。
【００６２】
これにより、制御回路２０は、測定値が大きい方の被測定素子のアドレスをアドレス記憶回路２２に格納する。
【００６３】
次に、格納されなかった他方のアドレスをカウントアップして次の比較処理に移る。この一連の比較処理を順次繰り返してすべての被測定素子間の比較を行なうと、アドレス記憶回路２２には複数の測定値のうちの最大値を示す被測定素子のアドレスが保持される。
【００６４】
図２に第１の実施形態に係る大小比較回路１９における比較処理のフローチャートの一例を示す。図２において、ｎ１、ｎ２は選択された２つの被測定素子の各アドレスを表わし、Ｎ１、Ｎ２はアドレスがｎ１、ｎ２の各被測定素子の電気的測定値を表わしている。
【００６５】
図２に示すように、まず、ステップＳＴ０１において、２つの被測定素子のアドレスを１と２とに初期化する。
【００６６】
次に、ステップＳＴ０２において、アドレスがｎ１の測定値Ｎ１とアドレスがｎ２の測定値Ｎ２との大小を比較し、測定値Ｎ１が測定値Ｎ２よりも小さいか等しい場合に次のステップＳＴ０３において、被測定素子のアドレスｎ２を被測定素子のアドレスｎ１として更新する。これに対し、測定値Ｎ１が測定値Ｎ２よりも大きい場合には次のステップＳＴ０４において、アドレスｎ２の番地を１つだけ進める。なお、ＳＴ０３において、測定値Ｎ１が測定値Ｎ２よりも小さい場合にのみアドレスｎ１をｎ２で更新してもよい。
【００６７】
次のステップＳＴ０５において、更新されたアドレスｎ２の値が最終アドレス値、ここではｐ×ｑを越えているか否かを判定し、超えていなければ再度ステップＳＴ０２から繰り返す。
【００６８】
この一連の繰り返し処理が終了すれば、次の工程ＳＴ０６において、大小比較回路１９は制御回路２０に対して比較処理の完了を通知し、制御回路２０は第２の制御端子３１から外部１１に完了したことを知らせるフラグ信号を出力する。
【００６９】
このように、第１の実施形態によると、選択された２つの被測定素子に対する測定値Ｎ１及びＮ２の大小比較を、アドレスを１番地から最終番地まで順次進めながら実行することにより、測定値が最大値を示す被測定素子のアドレスを抽出することができる。
【００７０】
その後、外部１１から半導体検査回路装置の動作をモニタしている測定器３３は、第２の制御端子３１からの大小比較処理の完了通知を受けると、該半導体検査回路装置をマニュアル測定モードに切り替える。
【００７１】
マニュアル測定モードに切り替えられた半導体検査回路装置において、アドレス制御回路２１は、アドレス記憶回路２２が保持する測定値が最大値を示す被測定素子のアドレスを読み出し、列選択回路１４及び行選択回路１６に読み出したアドレスを設定する。外部１１の測定器３３は、バス線１８ａ、１８ｂを介して最大値を示した被測定素子の詳細な電気測定を実行する。
【００７２】
前述したように、従来例に係る検査方法は、ｐ×ｑ個の被測定素子に対する電気的特性のすべての測定を外部の測定器で行なうため、１アドレスにつき数１０ｍｓから数１００ｍｓの時間を要するが、第１の実施形態においては、半導体検査回路装置の内部において被測定素子同士の測定値の大小比較を行なうため、１比較当たり長くとも数１００ｎｓから数μｓの時間で比較が可能となる。従って、例えば１０００個の被測定素子を搭載して会電気的特性の比較を行なったとしても、数ｍｓ以内で測定値が最大値を示す被測定素子を抽出することが可能となる。このため、第１の実施形態においては、所望の被測定素子を抽出するのに要する時間を３桁も短縮することができる。
【００７３】
これにより、極めて短時間で例えば１０００個の被測定素子のなかから最大値を取る被測定素子のアドレスを得ることが可能となり、製造プロセスのばらつき具合を現実的な時間で調べることが可能となる。
【００７４】
図３にアドレス制御回路２１の構成例を示す。図３に示すように、アドレス制御回路２１は、アドレスカウンタ回路２１１とｎ個のアドレス記憶回路２１２と信号制御回路２１３とを有している。
【００７５】
アドレスカウンタ回路２１１は、通常の２進カウンタ回路又はシフトレジスタ回路により構成される。図３においては、０からＮまでのＮ＋１桁の２進数値でアドレスを出力し、２N+1個のアドレスまでを制御できる。アドレスカウンタ回路２１１は、信号制御回路２１３からのカウントアップ信号によりアドレスを１つずつ進めて生成する。さらに、Ｎ＋１桁のアドレス信号は、信号制御回路２１３からの活性化されたアドレスイネーブ信号により転送スイッチ２１４を介してアドレス信号バス２１５に出力され、図１に示す列選択回路１４及び行選択回路１６にそれぞれ伝達される。
【００７６】
アドレス信号バス２１５には、各アドレス記憶回路２１２がそれぞれ転送スイッチ２１４を介して接続されており、それぞれが記憶アドレスイネーブル信号及び書込み読出し制御信号によりアドレス信号バス２１５上のアドレスを保持し、また保持しているアドレスをアドレス信号バス２１５に出力する。
【００７７】
このように、自己完結動作モードにおいて、アドレス制御回路２１によりｐ行ｑ列に配置された任意の２つのアドレスを選択して、選択された２つの被測定素子に対して行なった電気的特性の測定値の大小比較を行なうことが可能となる。また、自己完結動作モードの後に、抽出された被測定素子に対する詳細な評価を行なうマニュアル測定モードにおいては、アドレス記憶回路２１２に保持された測定値の最大値を示す被測定素子のアドレスをアドレス信号バス２１５に出力し、最大値を示すアドレスをアドレス記憶回路２２に設定して、前述したように最大値を示す被測定素子の測定を行なう。
【００７８】
なお、アドレスカウンタ回路２１１により逐次カウントアップされたアドレスをアドレス信号バス２１５に出力し、選択するアドレスを設定して被測定素子１２ａ等を順次測定することも可能である。
【００７９】
（アドレス制御回路の一変形例）
以下、第１の実施形態に係るアドレス制御回路の一変形例について図４（ａ）及び図４（ｂ）を参照しながら説明する。なお、図４（ａ）及び図４（ｂ）において、図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８０】
図４（ａ）は本変形例に係るアドレス制御回路２１のブロック構成を示している。図３に示した第１の実施形態に係るアドレス制御回路２１は、順次カウントアップするアドレスカウンタ回路２１１により生成されたアドレスにより選択された被測定素子の電気的測定と、抽出されたアドレスの例えば最大値を持つ被測定素子に対する電気的測定とを行なうことが可能である。
【００８１】
これに対し、図４（ａ）に示す本変形例に係るアドレス制御回路２１は、図３のアドレスカウンタ回路２１１に代えてアドレス出力回路２１６を含む。アドレス出力回路２１６は、図４（ｂ）に示すように、アドレスカウンタ回路２１１と並列に接続されたアドレス記憶回路２１２Ａを有している。
【００８２】
信号制御回路２１３は、半導体検査回路装置の外部１１から入力された複数の被測定素子のうちの任意の外部アドレス信号を受け、受けたアドレスをアドレス記憶回路２１２Ａに保持させる信号制御回路２１３を介して被測定素子を選択し、選択された被測定素子の電気的特性を評価することができる。
【００８３】
これにより、本変形例に係るアドレス制御回路２１は、例えば無作為に抽出したアドレスの被測定素子の電気的特性を測定することが可能となる。従って、すべての被測定素子の電気的測定を行なうことなく、測定値のばらつき評価を選択的に行なうことができる。
【００８４】
以下、図５に第１の実施形態に係る大小比較回路１９の構成例を示す。図５に示すように、第１の実施形態に係る大小比較回路１９は、カレントミラー回路１９１及び差動アンプ１９２により構成されている。
【００８５】
カレントミラー回路１９１は、カレントミラー接続された第１のＰＦＥＴ４１及び第２のＰＦＥＴ４２と、ドレインが第１のＰＦＥＴ４１のドレインと接続され、ゲートが参照電圧Ｖｒｅｆを受ける第１のＮＦＥＴ４３と、ドレインが第２のＰＦＥＴ４２のドレインと接続され、ゲートが参照電圧Ｖｒｅｆを受ける第２のＮＦＥＴ４４とを有し、第１のＮＦＥＴ４３のソースと接地との間には抵抗成分として例えば選択された被測定素子１２ａが挿入され、第２のＮＦＥＴ４４のソースと接地との間には抵抗成分として例えば選択された被測定素子１２ｄが挿入される。従って、被測定端子１２ａは図１に示す大小比較回路１９の第１の入力端子対１９ａと接続され、被測定端子１２ｄが第２の入力端子対１９ｂと接続されることになる。また、各ＰＦＥＴ４１、４２と各被測定素子１２ａ、１２ｄとの間にはそれぞれ第１のＮＦＥＴ４３及び第２のＮＦＥＴ４４が直列に接続されている。
【００８６】
差動アンプ１９２は、第１の回路１９２Ａ、第２の回路１９２Ｂ及び第３の回路１９２Ｃから構成されている。
【００８７】
第１の回路１９２Ａは、ソースが電源電圧Ｖｄｄを受け、ゲートが第２のＰＦＥＴ４２のドレインと接続された第３のＰＦＥＴ４５と、ソースが電源電圧Ｖｄｄを受け、ゲートが第１のＰＦＥＴ４１のドレインと接続された第４のＰＦＥＴ４６と、ドレインが第３のＰＦＥＴ４５のドレインと接続され、ソースが接地された第３のＮＦＥＴ４７と、ドレインが第４のＰＦＥＴ４６のドレインと接続され、ゲートが第３のＮＦＥＴ４７のゲートと共有され且つ自身のドレインと接続され、ソースが接地された第４のＮＦＥＴ４８とを有している。
【００８８】
第２の回路１９２Ｂは、ソースが電源電圧Ｖｄｄを受け、ゲートが自身のドレインと接続された第５のＰＦＥＴ４９と、ソースが電源電圧Ｖｄｄを受け、ゲートが第５のＰＦＥＴ４９のゲートと接続された第６のＰＦＥＴ５０と、ドレインが第５のＰＦＥＴ４９のドレインと接続され、ゲートが第４のＮＦＥＴ４８のドレインと接続され、ソースが接地された第５のＮＦＥＴ５１と、ドレインが第６のＰＦＥＴ５０のドレインと接続され、ゲートが第３のＮＦＥＴ４７のドレインと接続され、ソースが接地された第６のＮＦＥＴ５２とを有している。
【００８９】
第３の回路１９２Ｃは、入力端子が第６のＰＦＥＴ５０のドレインと接続され、出力端子がＯＵＴに接続されたインバータ回路である。ここで、カレントミラー回路１９１と差動アンプ１９２とにおいて、第１のＰＦＥＴ４１のドレインと第４のＰＦＥＴ４６のゲートとを接続するノードを第１のノード１９３とし、第２のＰＦＥＴ４２と第３のＰＦＥＴ４５のゲートとを接続するノードを第２のノード１９４とする。
【００９０】
このように構成された大小比較回路１９は、カレントミラー回路１９１の抵抗成分として挿入された２つの被測定素子１２ａ、１２ｄの電流駆動力の差を用いて、電気的特性の測定値の大小判定を行なうことができる。例えば被測定素子１２ａの電流量が被測定素子１２ｄよりも大きい場合には、第１のノード１９３の電位は接地電位により第２のノード１９４の電位よりも低くなる。この第１のノード１９３及び第２のノード１９４の電位差は、差動アンプ１９２により検知され、出力端子ＯＵＴには結果として“Ｌ”電位（ロー電位）が出力される。
【００９１】
具体的には、差動アンプ１９２の第１の回路１９２Ａにおいて、第４のＰＦＥＴ４６のドレインの電位が第３のＰＦＥＴ４５のドレインの電位よりも高くなり、さらに、第２の回路１９２Ｂにおいて、第６のＰＦＥＴ５０のドレインの電位が第５のＰＦＥＴ４９のドレインの電位よりも高くなり、その結果、第３の回路１９３Ｃにおいて“Ｌ”電位に確定されて出力される。逆に、例えば被測定素子１２ｄの電流量が被測定素子１２ａよりも大きい場合には、出力端子ＯＵＴからは“Ｈ”電位（ハイ電位）が出力される。
【００９２】
このようにして、選択された２つの被測定素子１２ａ、１２ｄにおける電気的測定値のの大小関係を判定することが可能となるため、第１の実施形態で説明した検査方法を実現できる。
【００９３】
図６（ａ）及び図６（ｂ）に被測定素子１２ａ等の具体例を示す。図６（ａ）はＮＦＥＴ１２Ａであり、ゲート電位をＶｇに制御されたトランジスタのソースドレイン間の電流駆動能力を比較して、該ＮＦＥＴの電流駆動能力のばらつきを評価することができる。なお、ＮＦＥＴに限られず、ＰＦＥＴを評価できることはいうまでもない。
【００９４】
図６（ｂ）は、下層配線１２Ｂ、コンタクト１２Ｃ及び上層配線１２Ｄからなるコンタクトチェーンであり、該コンタクトチェーンにおける抵抗値のばらつきを評価することができる。なお、下層配線１２Ｂ及び上層配線１２Ｄは金属又は導電性を持たせたポリシリコン等で構成される。また、図６（ｂ）のように、コンタクトチェーンに含まれるコンタクト１２Ｃは２個に限られず、３個以上のコンタクト１２Ｃを直列に接続されたコンタクトチェーンでもよい。
【００９５】
（大小比較回路の第１変形例）
以下、第１の実施形態に係る大小比較回路の第１変形例について図７を参照しながら説明する。
【００９６】
第１の実施形態においては、大小比較回路１９の一例としてカレントミラー回路１９１を含む構成を説明したが、本変形例においては、比較判定処理をより高速に行なえる判定回路を用いる。図７に示すように、本変形例に係る大小比較回路１９は、プリチャージ回路１９５及びセンスアンプ１９６により構成されている。
【００９７】
プリチャージ回路１９５は、ソースが電源電圧Ｖｄｄを受け、共有ゲートがプリチャージ電圧φｐｒを受ける第１のＰＦＥＴ５３及び第２のＰＦＥＴ５４と、ゲートがプリャージ電圧φｐｒを受け、ソース及びドレインが第１のＰＦＥＴ５３及び第２のＰＦＥＴ５４の各ドレインと接続された第３のＰＦＥＴ５５と、ドレインが第１のＰＦＥＴ５３のドレインと接続され、ゲートが選択信号φselectを受ける第１のＮＦＥＴ５６と、ドレインが第２のＰＦＥＴ５４のドレインと接続され、ゲートが選択信号φselectを受ける第２のＮＦＥＴ５７と接続されている。第１のＮＦＥＴ５６のソースと接地との間には抵抗成分として例えば選択された被測定素子１２ａが挿入され、第２のＮＦＥＴ５７のソースと接地との間には抵抗成分として例えば選択された被測定素子１２ｄが挿入される。
【００９８】
センスアンプ１９６は、第１の回路１９６Ａ及び第２の回路１９６Ｂから構成されている。
【００９９】
第１の回路１９６Ａは、第４のＰＦＥＴ５８及び第３のＮＦＥＴ５９からなる第１のインバータと、第５のＰＦＥＴ６０及び第４のＮＦＥＴ６１からなる第２のインバータとが互いの入出力端子を接続する、いわゆるフリップフロップ接続されている。
【０１００】
第２の回路１９６Ｂは、入力端子が第２のインバータの出力端子と接続され、出力端子がＯＵＴに接続されたインバータ回路である。
【０１０１】
また、第１のノード１９３及び第２のノード１９４には、行選択線１５ａ、１５ｃ等及びバス配線１８ａ、１８ｃ等の寄生容量が容量素子１９７、１９８としてそれぞれ接続されている。
【０１０２】
このように構成された大小比較回路１９は、プリチャージ回路１９５に抵抗成分として挿入された２つの被測定素子１２ａ、１２ｄの電流駆動能力の差を用いて、電気的特性の測定値の大小判定を行なうことができる。
【０１０３】
本変形例に係る大小比較回路１９の動作を図８に示すタイミングチャートを用いて説明する。図８に示すタイミングチャートにおいて、時刻ｔ１まで“Ｌ”電位であったプリチャージ信号φｐｒを時刻ｔ１で“Ｈ”電位に遷移させる。これにより、第１のＰＦＥＴ５３、第２のＰＦＥＴ５４及び第３のＰＦＥＴ５５は非活性状態となる。
【０１０４】
次に、時刻ｔ２において、選択信号φselectを“Ｈ”電位に遷移させて、第１及び第２のＮＦＥＴ５６、５７を活性化して、該各ＮＦＥＴ５６、５７のドレインにそれぞれプリチャージされていた電荷が各被測定素子１２ａ、１２ｄに流れ込む。これにより、第１のノード１９３及び第２のノード１９４の各電位は、各被測定素子１２ａ、１２ｄを流れる電流により徐々に“Ｌ”電位へと遷移する。このとき、被測定素子１２ａ、１２ｄに電流駆動能力に差が生じていると、各ノード１９３、１９４間で電位差が生じる。例えば、被測定素子１２ａが被測定素子１２ｄよりも電流駆動能力が高いとすると、第２のノード１９４の方が第１のノード１９３よりも速く電位が低下する。この生じた電位差を時刻ｔ３において、センスアンプイネーブル信号φｓａを活性化することによりセンスアンプ１９６を活性化して、出力端子ＯＵＴに“Ｌ”電位に確定された判定結果が出力される。
【０１０５】
このように、本変形例においても、被測定素子１２ａ、１２ｄとの電気的特性の測定値の大小関係を判定することが可能となり、第１の実施形態で説明した検査方法を実現できる。
【０１０６】
なお、第２変形例として、図示はしていないが、本変形例のセンスアンプ１９６に代えて、ＤＡコンバータを用い、該ＤＡコンバータによって得られた測定値の電位差をデジタル信号値に変換することにより、該測定値の大小比較を行なうことも可能である。
【０１０７】
以上説明したように、第１の実施形態によると、従来の検査方法では測定が実質的に困難である膨大な数の被測定素子を現実的な時間に検査することが可能となる。
【０１０８】
なお、第１の実施形態においては、被測定素子１２ａ等を２次元の行列状に配置した場合を説明したが、半導体ウェハ１０のスクライブライン領域に形成するために、１次元配列として形成することも当然に可能である。但し、本実施形態に係る半導体検査回路装置は、必ずしも半導体ウェハ１０のスクライブライン領域に形成する必要はない。
【０１０９】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１１０】
図９は本発明の第２の実施形態に係る半導体検査回路装置の大小比較判定方法を示すフローチャートの一例を示している。
【０１１１】
図１に示した第１の実施形態においては、自己完結動作モードにおいて、電気的特性の測定値の最大値又は最小値を示す被測定素子のアドレスを抽出してその電気的特性のみを詳細に測定する方法を説明した。第２の実施形態においては、第１の実施形態に示したアドレス記憶回路２２の記憶領域を付加し且つ図９に示す大小比較判定処理を行なうことにより、測定値の最大値又は最小値を示す被測定素子のアドレスだけではなく、最大値又は最小値から所定の範囲（個数）に収まる測定値を示すアドレスを抽出することが可能となる。
【０１１２】
これにより、測定値の最大値又は最小値に限られず所定の範囲内の測定値を得ることにより、得られた最大値又は最小値が特異な異常値であるのか、また、測定値のばらつきの有無やばらつき自体の大小をより確実に判断することが可能となる。
【０１１３】
図９に一例として最大値から降順に３個までの測定値を示すアドレスを抽出する処理フローを示す。アドレス記憶回路２２には、降順に第１から第３のアドレス（ｎ１からｎ３）までを記憶する記憶回路と、比較に用いる第４のアドレス（ｎ４）を記憶する記憶回路とを設ける。図９において、Ｎ１〜Ｎ４はそれぞれ対応するアドレスがｎ１〜ｎ４の各被測定素子の電気的測定値を表わしている。
【０１１４】
図９に示すように、まず、ステップＳＴ１１において、４つの被測定素子ｎ１〜ｎ４のアドレスを１、２、３及び４にそれぞれ初期化する。
【０１１５】
次に、ステップＳＴ１２において、アドレスｎ１の被測定素子の測定値Ｎ１とアドレスｎ２の被測定素子の測定値Ｎ２とを比較して、測定値Ｎ１が測定値Ｎ２よりも小さいか等しい場合に次のステップＳＴ１３において、被測定素子のアドレスｎ２を被測定素子のアドレスｎ１として更新し、さらに、被測定素子のアドレスｎ１を被測定素子のアドレスｎ２として更新する。このとき、更新前のアドレスｎ１に格納されていた値（＝１）はレジスタ等に一時的に待避しておく。以下、更新されるアドレスｎ２及びｎ３に対しても同様に更新前にはその内容を待避する必要がある。
【０１１６】
次に、ステップＳＴ１４において、アドレスｎ１の被測定素子の測定値Ｎ１とアドレスＮ３の被測定素子の測定値Ｎ３とを比較して、測定値Ｎ１が測定値Ｎ３よりも小さいか等しい場合に次のステップＳＴ１５において、被測定素子のアドレスｎ３を被測定素子のアドレスｎ１として更新し、さらに、被測定素子のアドレスｎ１を被測定素子のアドレスｎ２として更新し、被測定素子のアドレスｎ２を被測定素子のアドレスｎ３として更新する。ここで、ステップＳＴ１５の処理を行なった場合には、ステップＳＴ１８に進む。
【０１１７】
次に、ステップＳＴ１６において、アドレスｎ２の被測定素子の測定値Ｎ２とアドレスｎ３の被測定素子の測定値Ｎ３とを比較して、測定値Ｎ２が測定値Ｎ３よりも小さいか等しい場合に次のステップＳＴ１７において、被測定素子のアドレスｎ３を被測定素子のアドレスｎ２として更新し、さらに、被測定素子のアドレスｎ２を被測定素子のアドレスｎ３として更新する。
【０１１８】
以上のステップＳＴ１１〜ＳＴ１７により、アドレスｎ１、ｎ２及びｎ３には、初期値のアドレス１、２及び３が示す被測定素子の各電気的特性の測定値が大きい順に格納される。
【０１１９】
次に、ステップＳＴ１８において、アドレスｎ１の被測定素子の測定値Ｎ１とアドレスＮ４の被測定素子の測定値Ｎ４とを比較して、測定値Ｎ１が測定値Ｎ４よりも小さいか等しい場合に次のステップＳＴ１９において、被測定素子のアドレスｎ４を被測定素子のアドレスｎ１として更新し、さらに、被測定素子のアドレスｎ１を被測定素子のアドレスｎ２として更新し、被測定素子のアドレスｎ２を被測定素子のアドレスｎ３として更新する。ここで、ステップＳＴ１９の処理を行なった場合には、ステップＳＴ２４に進む。
【０１２０】
次に、ステップＳＴ２０において、アドレスｎ２の被測定素子の測定値Ｎ２とアドレスｎ４の被測定素子の測定値Ｎ４とを比較して、測定値Ｎ２が測定値Ｎ４よりも小さいか等しい場合に次のステップＳＴ２１において、被測定素子のアドレスｎ４を被測定素子のアドレスｎ２として更新し、さらに、被測定素子のアドレスｎ２を被測定素子のアドレスｎ３として更新する。ここでも、ステップＳＴ２１の処理を行なった場合には、ステップＳＴ２４に進む。
【０１２１】
次に、ステップＳＴ２２において、アドレスｎ３の被測定素子の測定値Ｎ３とアドレスｎ４の被測定素子の測定値Ｎ４とを比較して、測定値Ｎ３が測定値Ｎ４よりも小さいか等しい場合に次のステップＳＴ２３において、被測定素子のアドレスｎ４を被測定素子のアドレスｎ３として更新する。
【０１２２】
以上のステップＳＴ１８〜ＳＴ２３により、アドレスｎ１、ｎ２及びｎ３には、初期値のアドレス１、２、３及び４が示す被測定素子のうちの電気的特性の測定値が大きい順に３つのアドレスが格納される。
【０１２３】
次に、ステップＳＴ２４においてアドレスｎ４の番地を１つだけ進め、ステップＳＴ２５において、アドレスｎ４の値が最終アドレスを越えていなければ、ステップＳＴ１８からステップＳＴ２５を繰り返し実行する。
【０１２４】
この繰り返し処理により、アドレスｎ４の格納アドレスを最終アドレスにまで順次行なえば、最終的にすべての被測定素子のうちで電気的特性が大きい素子のアドレスが降順にｎ１からｎ３に格納される。
【０１２５】
次に、ステップＳＴ２６において、マニュアル測定モードにより、アドレス記憶回路から、最大値を示す１つの被測定素子及びそれに続く２つの被測定素子のアドレスを読み出しながら、それぞれの電気的特性を外部１１の測定器３３により測定を行なう。このように、比較処理を必要なだけ繰り返すことにより、測定値のうち最大値から例えば１０番目までの降順の値を持つ素子のアドレスを抽出することができる。その後は、抽出されたアドレスを順次読み出しながら、読み出されたアドレスの被測定素子に対して測定を行なう。
【０１２６】
なお、第２の実施形態においては、複数の被測定素子の測定値の最大値とそれに続く降順の測定値とを持つ２つ以上の被測定素子のアドレスを抽出したが、これに限られず、複数の測定値の最小値とそれに続く昇順の測定値とを持つ２つ以上の被測定素子のアドレスを抽出してもよい。
【０１２７】
このように、第２の実施形態によると、複数の測定値の最大値及び最小値だけでなく、最大値又は最小値とその近傍の測定値とを所定の範囲で測定することにより、製造工程のばらつきを短時間に調べることが可能となる。
【０１２８】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１２９】
図１０は本発明の第３の実施形態に係る半導体検査回路装置の大小比較判定方法を示すフローチャートの一例を示している。
【０１３０】
第２の実施形態においては、図６に示したように、複数の測定値の大小関係を順次比較し、比較した結果により、アドレスｎ１〜ｎ３の内容を入れ替える方法を採る。半導体検査回路装置でメモリ内容の入れ替え処理を行なうには、入れ替え（更新）前の情報を待避しておくための一時記憶回路が必要となる。その上、情報の入れ替えを行なう回路も必要となるため回路規模が大きくなる。
【０１３１】
そこで、第３の実施形態においては、大小比較判定をより簡単な回路構成で実現できるようにする。具体例として、複数の被測定素子における電気的特性の測定値のうち最大値を含む３つの測定値を示すアドレスを抽出する方法について示す。
【０１３２】
図１０に示すように、最大値保持用の記憶回路（レジスタ）ｍ１、ｍ２及びｍ３を用い、被測定素子のアドレスを順次更新しながら、更新されたアドレスにおける非測定素子の測定値を比較する方法は第２の実施形態と同一であるが、アドレスを設定する際に、まず比較対象であるアドレスに示された素子が測定値の最大値を保持しているアドレスと一致するか否かを確認する。
【０１３３】
すなわち、図１０に示すように、まず、ステップＳＴ３１において、レジスタｍ１〜ｍ３をそれぞれ０で初期化する。
【０１３４】
次に、ステップＳＴ３２において、２つの被測定素子のアドレスｎ１及びｎ２を１と２とにそれぞれ初期化する。
【０１３５】
次に、ステップＳＴ３３において、アドレスｎ１がレジスタｍ１〜ｍ３のいずれかに含まれるか否かを判定し、含まれる場合には次にステップＳＴ３４において、アドレスｎ１及びｎ２の番地を１ずつ進めて、ステップＳＴ３４に戻る。
【０１３６】
次に、ステップＳＴ３５において、アドレスｎ２がレジスタｍ１〜ｍ３のいずれかに含まれるか否かを判定し、含まれる場合には次にステップＳＴ３６において、アドレスｎ２の番地を１つ進めて、ステップＳＴ３５に戻る。
【０１３７】
次に、ステップＳＴ３７において、アドレスｎ１の被測定素子の測定値Ｎ１とアドレスｎ２の被測定素子の測定値Ｎ２とを比較して、測定値Ｎ１が測定値Ｎ２よりも小さいか等しい場合に次のステップＳＴ３８において、被測定素子のアドレスｎ２を被測定素子のアドレスｎ１として更新する。
【０１３８】
次に、ステップＳＴ３９において、アドレスｎ２の番地を１つだけ進める。
【０１３９】
次に、ステップＳＴ４０において、アドレスｎ２がレジスタｍ１〜ｍ３のいずれかに含まれるか否かを判定し、含まれる場合には前のステップＳＴ３９において、アドレスｎ２の番地を１つ進めて、ステップＳＴ４０に戻る。
【０１４０】
次に、ステップＳＴ４１において、アドレスｎ２の値が最終アドレスを越えていなければ、ステップＳＴ３７からステップＳＴ４１を繰り返し実行する。
【０１４１】
次に、ステップＳＴ４２において、レジスタｍ１の内容が０、すなわち、処理が１巡目であるならば、ステップＳＴ３７からステップＳＴ４１で得られた測定値の最大値を示すアドレスｎ１を次のステップＳＴ４３においてレジスタｍ１に格納する。その後、ステップＳＴ３２から繰り返す。
【０１４２】
ステップＳＴ３２からの２巡目において、すなわちステップＳＴ４４において、レジスタｍ２には測定値の最大値に次ぐ２番目の測定値がステップＳＴ４５において格納され、ステップＳＴ３２からの３巡目、すなわちステップＳＴ４６において、レジスタｍ３には測定値の最大値から３番目の測定値が格納される。
【０１４３】
このように、第３の実施形態によると、アドレスカウンタであるｎ１及びｎ２からは最初の番地１及び２から順次アドレスが格納されるが、格納されたアドレスが最大値ｍ１又は次のｍ２等に既に保持されている場合には、該当アドレスをスキップして大小判定を行なわないようにしている。従って、第２の実施形態のステップＳＴ１３等に示したような記憶情報の入れ替え処理が発生しないため、回路構成が第２の実施形態と比べて簡単になる。
【０１４４】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１４５】
図１１は本発明の第４の実施形態に係る半導体集積回路装置であって、半導体検査回路装置のブロック構成を示している。図１１において、図１に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１４６】
図１１に示すように、第４の実施形態に係る半導体検査回路装置は、２つの測定値の大小判定を行なった結果、大きい又は小さいと判定された被測定素子の素子数をカウントするカウンタ回路７０をさらに備えている。
【０１４７】
制御回路２０は、外部１１から入力される制御信号により、半導体検査回路内で各被測定素子の電気的特性の値の大小比較を自己完結的に行なって、その比較結果をカウンタ回路７０にカウントアップして保持し、すべての比較処理が完了すると完了したことを外部１１に知らせるフラグ信号を出力する第１の動作モードとしての自己完結動作モードと、外部１１からの制御により記憶されたアドレス情報を読み出し、列選択回路１４及び行選択回路１６に該当アドレスを設定して、外部１１からの測定器３３がバス線１８ａ及び１８ｂを介して被測定素子１２ａ等の電気的測定を可能とする第２の動作モードとしてのマニュアル測定モードに設定される。
【０１４８】
制御回路２０は、自己完結動作モードに設定されると、複数の被測定素子１２ａ等から任意に１つの素子を選択し、任意に選択された素子のアドレスをアドレス記憶回路２２に格納する。続いて、任意に選択された素子を除く他の素子のなかから１つずつ順次選択して任意に選択された素子と測定値を比較し、大きい方の値又は小さい方の値を示す素子の個数をカウンタ回路７０にカウントアップして保持する。
【０１４９】
以下、第４の実施形態に係る半導体検査回路装置の自己完結動作モードを説明する。ここでは、例えば、図１１において、任意の素子を被測定素子１２ｄとし、それ以外の素子を被測定素子１２ａとして各電気的特性の測定値を比較する場合について説明する。
【０１５０】
まず、制御回路２０は、被測定素子１２ａ及び１２ｄの各選択スイッチ２３を選択するアドレス信号を、列選択回路１４と行選択回路１６とに出力するようにアドレス制御回路２１を制御する。
【０１５１】
続いて、任意に選択された被測定素子１２ｄのアドレスをアドレス記憶回路２２に格納する。
【０１５２】
次に、選択された被測定素子１２ａはコラム線１５ａ及び１５ｂと接続され、一方、選択された被測定素子１２ｄはコラム線１５ｃ及び１５ｄと接続される。さらに、コラム選択スイッチ１７ａ〜１７ｄが選択されることにより、被測定素子１２ａはバス線１８ｃ及び１８ｄを介して大小比較回路１９の第１の入力端子対１９ａと接続され、また、被測定素子１２ｄはバス線１８ａ及び１８ｂを介して大小比較回路１９の第２の入力端子対１９ｂと接続される。
【０１５３】
大小比較回路１９は、第１の入力端子対１９ａと第２の入力端子対１９ｂとにそれぞれ入力された被測定素子１２ａ及び被測定素子１２ｄにおける各電気的特性、例えばインピーダンス特性を比較して、大きい方の値又は小さい方の値を示した入力端子を、入力端子対１９ａ又は１９ｂを表わすフラグ信号として制御回路２０に返す。
【０１５４】
制御回路２０は、フラグ信号を受け、例えば第１の入力端子対１９ａ側が大きい値（又は小さい値）を示した場合に、カウンタ回路７０が保持する値を１だけカウントアップする信号を出力し、カウンタ回路７０はカウントアップした値を保持する。
【０１５５】
続いて、任意に選択された素子である被測定素子１２ｄ以外で最初に選択された被測定素子１２ａのアドレスを１だけ進めて次の比較処理に移る。この比較処理を順次繰り返して、任意の素子とそれ以外の他のすべての素子との間で測定値の比較を行なった後、制御回路２０は、カウンタ回路７０にカウントアップされた数を抽出する。抽出された数が被測定素子の総数の２分の１又はその近傍の値であれば、アドレス記憶回路２２には複数の測定値の中央値（メディアン）又はその近傍の値を示す被測定素子のアドレスが抽出されたことになる。
【０１５６】
なお、カウンタ回路７０に得られた数が被測定素子の総数のほぼ２分の１でなければ、任意に選択された被測定素子を選択し直し、得られる数が素子の総数のほぼ２分の１になるまで、上述した比較処理を繰り返すことにより、複数の素子の測定値における中央値又はその近傍の測定値を示す素子のアドレスを抽出することができる。
【０１５７】
図１２に第４の実施形態に係る大小比較回路１９における比較処理のフローチャートの一例を示す。図１２において、ｎ１、ｎ２は選択された２つの被測定素子の各アドレスを表わし、Ｎ１、Ｎ２はアドレスがｎ１、ｎ２の各被測定素子の電気的測定値を表わし、Ｎは被測定素子の総数を表わし、ａ１はＮ１≦Ｎ２となる素子数であって、カウンタ回路７０に保持されるカウンタを表わしている。
【０１５８】
図１２に示すように、まず、ステップＳＴ５１において、２つの被測定素子のアドレスを１と２とにそれぞれ初期化すると共に、カウンタａ１を０に初期化する。
【０１５９】
次に、ステップＳＴ５２において、アドレスがｎ１の測定値Ｎ１とアドレスがｎ２の測定値Ｎ２との大小を比較し、測定値Ｎ１が測定値Ｎ２よりも小さいか等しい場合に次のステップＳＴ５３において、カウンタａ１を１つだけカウントアップする。
【０１６０】
次に、ステップＳＴ５４において、アドレスｎ２の番地を１つだけ進める。
【０１６１】
次のステップＳＴ５５において、更新されたアドレスｎ２の値が最終アドレス値を越えているか否かを判定し、超えていなければ再度ステップＳＴ５２から繰り返す。
【０１６２】
次に、ステップＳＴ５６において、カウントアップされたカウンタａ１の値がＮ／２又はその近傍の値であれば電気的特性の測定値の中央値付近を有する被測定素子のアドレスが抽出されたことになる。
【０１６３】
これに対し、カウンタａ１の値がほぼＮ／２でなければ、ステップＳＴ５７において、アドレスｎ１の番地を１つ進め、アドレスｎ２を１に且つカウンタａ１を０にそれぞれ初期化する。その後、ステップＳＴ５２からカウントアップしたカウンタａ１の数がほぼＮ／２となるまで繰り返す。
【０１６４】
この一連の繰り返し処理が終了すれば、次の工程ＳＴ５８において、大小比較回路１９は制御回路２０に対して比較処理の完了を通知し、制御回路２０は第２の制御端子３１から外部１１に完了したことを知らせるフラグ信号を出力する。
【０１６５】
第２の制御端子３１をモニタしている測定器３３は、マニュアル測定モードを通知する制御信号を半導体検査回路装置に出力して、該半導体検査回路装置をマニュアル測定モードに切り替える。
【０１６６】
制御信号を受けた半導体検査回路装置は、アドレス記憶回路２２から電気的特性の測定値の中央値付近を示す被測定素子のアドレスを読み出し、さらに列選択回路１４及び行選択回路１６に読み出したアドレスを設定して、測定器３３から複数の測定値の中央値付近を示した被測定素子の詳細な電気測定を開始する。
【０１６７】
前述したように、従来例に係る検査方法は、ｐ×ｑ個の被測定素子に対する電気的特性の測定を外部からの測定器で行なうため、１アドレスにつき数１０ｍｓから数１００ｍｓの時間を要するが、第４の実施形態においては、半導体検査回路装置の内部において被測定素子同士の測定値の大小比較を行なうため、１比較当たり長くとも数１００ｎｓから数μｓの時間で比較が可能となる。従って、例えば１０００個の被測定素子を搭載して比較を行なったとしても、数ｍｓ以内で測定値が中央値付近を示す被測定素子を抽出することができる。
【０１６８】
このように、第４の実施形態によると、従来の方法では検査測定が事実上困難である膨大な数の素子を短時間に検査でき、さらに、得られた測定値の中央値を用いて、製造プロセスのできばえ（品質）の程度をも短時間に調べることが可能となる。
【０１６９】
なお、第４の実施形態においては、被測定素子１２ａ等を２次元の行列状に配置した場合を説明したが、半導体ウェハ１０のスクライブライン領域に形成するために、１次元配列として形成することも当然に可能である。但し、本実施形態に係る半導体検査回路装置は、必ずしも半導体ウェハ１０のスクライブライン領域に形成する必要はない。
【０１７０】
また、アドレス制御回路及び２１及び大小比較回路１９は、第１の実施形態で説明した各変形例に示す構成を用いてもよい。
【０１７１】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１７２】
図１３は本発明の第５の実施形態に係る半導体集積回路装置であって、半導体検査回路装置のブロック構成を示している。図１３において、図１及び図１１に示した構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１７３】
図１３に示すように、第５の実施形態に係る半導体検査回路装置は、外部１１から基準電圧を入力することにより、電気的測定値の大小判定の基準となる基準電圧を発生する基準電源回路７１を備えている。また、アドレス記憶回路２２は設けていない。
【０１７４】
制御回路２０は、外部１１から入力される制御信号により、半導体検査回路内で各被測定素子の電気的特性の値と基準電圧とを自己完結的に比較して、その比較結果をカウンタ回路７０にカウントアップし、すべての比較処理が完了すると完了したことを外部１１に知らせるフラグ信号を出力した後、カウンタ回路７０にカウントアップされた値（素子数）を第２の制御端子３１に出力する自己完結動作モードで動作する。
【０１７５】
自己完結動作モードにおいて、制御回路２０は複数の被測定素子から任意に１つの素子を選択し、選択された素子の電気的特性を示す電圧と基準電圧とを比較し、基準電圧よりも大きい値又は小さい値を示した場合に、カウンタ回路７０に保持されていた値をカウントアップする。この比較処理をすべての被測定素子に対して順次行なう。
【０１７６】
以下、第５の実施形態に係る半導体検査回路装置の自己完結動作モードの一例を説明する。ここでは、例えば、図１３において、任意の素子を被測定素子１２ａとして、該被測定素子１２ａの測定値と基準電圧とを比較する場合について説明する。
【０１７７】
まず、制御回路２０は、被測定素子１２ａ及び１２ｄの各選択スイッチ２３を選択するアドレス信号を、列選択回路１４と行選択回路１６とに出力するようにアドレス制御回路２１を制御する。
【０１７８】
次に、選択された被測定素子１２ａはコラム線１５ａ及び１５ｂと接続され、さらに、コラム選択スイッチ１７ｃ及び１７ｄが選択されることにより、被測定素子１２ａはバス線１８ｃ及び１８ｄを介して大小比較回路１９の第１の入力端子対１９ａと接続される。
【０１７９】
大小比較回路１９は、第１の入力端子対１９ａに入力された被測定素子１２ａにおける電気的特性、例えばインピーダンス特性と、基準電圧入力端子１９ｃに入力された基準電源回路７１からの基準電圧とを比較して、大きい方の値又は小さい方の値を示した入力端子を、第１の入力端子対１９ａ又は基準電圧入力端子１９ｃを表わすフラグ信号として制御回路２０に返す。
【０１８０】
制御回路２０は、フラグ信号を受け、例えば第１の入力端子対１９ａ側が大きい値（又は小さい値）を示した場合に、カウンタ回路７０が保持する値を１だけカウントアップする信号を出力し、カウンタ回路７０はカウントアップした値を保持する。
【０１８１】
この基準電圧との比較処理をすべての被測定素子に対して行なうと、カウンタ回路７０には基準電圧よりも大きい測定値又は基準電圧よりも小さい測定値を示す被測定素子の数が保持される。
【０１８２】
図１４に第５の実施形態に係る大小比較回路１９における比較処理のフローチャートの一例を示す。図１４において、ｎ１は選択された被測定素子のアドレスを表わし、Ｎ１はアドレスがｎ１の被測定素子の電気的測定値を表わし、ａ１はＮ１≧基準電圧となる素子数であって、カウンタ回路７０に保持されるカウンタを表わしている。
【０１８３】
図１４に示すように、まず、ステップＳＴ６１において、被測定素子のアドレスを１に初期化すると共に、カウンタａ１を０に初期化する。
【０１８４】
次に、ステップＳＴ６２において、アドレスがｎ１の測定値Ｎ１と基準電圧との大小を比較し、測定値Ｎ１が基準電圧よりも大きいか等しい場合に次のステップＳＴ６３において、カウンタａ１を１つだけカウントアップする。
【０１８５】
次に、ステップＳＴ６４において、アドレスｎ１の番地を１つだけ進める。
【０１８６】
次のステップＳＴ６５において、更新されたアドレスｎ１の値が最終アドレス値を越えているか否かを判定し、超えていなければ再度ステップＳＴ６２から繰り返す。
【０１８７】
次に、一連の繰り返し処理が終了すれば、次の工程ＳＴ６６において、大小比較回路１９は制御回路２０に対して比較処理の完了を通知し、制御回路２０は第２の制御端子３１から外部１１に完了したことを知らせるフラグ信号を出力する。その後、カウンタ回路７０に保持された素子数を出力する。
【０１８８】
前述したように、従来例に係る検査方法は、ｐ×ｑ個の被測定素子に対する電気的特性の測定を外部からの測定器で行なうため、１アドレスにつき数１０ｍｓから数１００ｍｓの時間を要するが、第５の実施形態においては、半導体検査回路装置の内部において被測定素子の測定値と基準電圧との大小比較を行なうため、１比較当たり長くとも数１００ｎｓから数μｓの時間で比較が可能となる。従って、例えば１０００個の被測定素子を搭載して比較を行なったとしても、数ｍｓ以内で電気的測定値が基準電圧値よりも大きい素子の数又は小さい素子の数を知ることができる。このため、第５の実施形態においては、基準電圧よりも大きい測定値又は基準電圧よりも小さい測定値を示す被測定素子を抽出するのに要する時間を３桁も短縮することができる。
【０１８９】
これにより、極めて短時間で例えば１０００個の被測定素子のなかから基準電源値よりも大きい測定値又は小さい測定値を示す被測定素子の個数を得ることが可能となり、製造プロセスのばらつき具合を現実的な時間で調べることが可能となる。
【０１９０】
ここで、例えば基準電圧を被測定素子の特性規格の上限値又は下限値に設定すると、規格はずれの素子がどの程度の確率で分布するかについて、十分な母数の結果を短時間で測定することができる。このため、設定した規格の有効性及び製造プロセスのばらつき具合を判断する上で極めて有効である。
【０１９１】
以上説明したように、第５の実施形態によると、従来の検査方法では測定が実質的に困難である膨大な数の被測定素子を現実的な時間に検査することが可能となる。
【０１９２】
なお、第５の実施形態においては、被測定素子１２ａ等を２次元の行列状に配置した場合を説明したが、半導体ウェハ１０のスクライブライン領域に形成するために、１次元配列として形成することも当然に可能である。但し、本実施形態に係る半導体検査回路装置は、必ずしも半導体ウェハ１０のスクライブライン領域に形成する必要はない。
【０１９３】
また、アドレス制御回路及び２１及び大小比較回路１９は、第１の実施形態で説明した各変形例に示す構成を用いてもよい。
【０１９４】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１９５】
前述した第１〜第５の各実施形態においては、行列状に配置された複数の被測定素子を構成する、図１５（ａ）に示すトランジスタ又は図１５（ｂ）に示すコンタクトチェーンは、いずれも同一の形状に形成されている。ここで、図１５（ａ）において、トランジスタは、幅（ゲート幅）がＷの拡散層８０とその上に形成された幅（ゲート長）がＬのゲート配線８１と、拡散層８０におけるゲート配線８１の両側に形成されたコンタクト８２とを有し、拡散層８０の側方には、ゲート配線８１と平行に延びるダミーゲート配線８３が形成されている。また、図１５（ｂ）において、コンタクトチェーンは、互いに間隔をおいて形成された下層配線８４と、各下層配線８４に形成されたコンタクト８２と、互いに隣接する下層配線８４の上方で該下層配線８４を跨ぐと共に各コンタクト８２と接続された上層配線８５とから構成される。
【０１９６】
これに対し、第６の実施形態においては、各被測定素子は同一形状ではなく、例えば、図１６（ａ）に示すトランジスタを複数個配置する場合には、トランジスタのゲート幅Ｗ及びゲート長Ｌは同一とするものの、拡散層８０のゲート長方向の幅Ｘの依存性、ゲート配線８１のフィールド（絶縁領域）上の突き出し長さＹの依存性、及びゲート配線８１とダミーゲート配線との間隔Ｚの依存性をそれぞれパラメータとしたそれぞれ形状が異なるトランジスタによって複数の被測定素子からなるアレイを構成する。
【０１９７】
また、図１６（ｂ）に示すコンタクトチェーンを複数個配置する場合には、上層配線８５の一端部とコンタクト８２の外側の端部との距離Ｏの依存性をパラメータとしたそれぞれ形状が異なるコンタクトチェーンによって複数の被測定素子からなるアレイを構成する。
【０１９８】
例えば、トランジスタの電気的特性は、本来、ゲート幅Ｗとゲート長Ｌとによってのみ決定されるが、素子の微細化に伴なって、ゲート幅Ｗ及びゲート長Ｌ以外のパラメータＸ、Ｙ及びＺの周辺部の形状によっても電気的特性に変動がみられる。これは、コンタクトチェーンについても同様である。
【０１９９】
上記の各パラメータＷ、Ｌ、Ｘ、Ｙ及びＺ又はＯを含めて、電気的特性の変動を調べることも、素子を微細化する上で、すなわちレイアウトルールを決定する上で重要な項目となってきている。
【０２００】
このように、第６の実施形態においては、各パラメータを含めてトランジスタアレイを評価することにより、各パラメータのトランジスタ特性への影響の度合（依存性）を調べることが可能となり、素子の微細化を図る際のレイアウトルールの重要なパラメータを得ることができる。
【産業上の利用可能性】
【０２０１】
本発明に係る半導体集積回路装置及びその検査方法は、製造プロセスの安定性を短時間で確認することが可能となるため、製造プロセスのばらつきに起因する歩留まりの低下を早期に判定することができ、半導体集積回路装置における製造工程管理用の検査回路及びこれを用いた製造プロセスの評価、管理及び不良解析を行なうための半導体集積回路装置及びその検査方法等に有用である。
【図面の簡単な説明】
【０２０２】
【図１】本発明の第１の実施形態に係る半導体集積回路装置を示す模式的なブロック構成図である。
【図２】本発明の第１の実施形態に係る大小比較回路における比較処理を示すフローチャート図である。
【図３】本発明の第１の実施形態に係るアドレス制御回路の構成例を示す模式的なブロック構成図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係るアドレス制御回路の一変形例を示す模式的なブロック構成図である。
【図５】本発明の第１の実施形態に係る大小比較回路の構成例を示す回路図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体集積回路装置における被測定素子を示し、（ａ）はトランジスタを示す回路図であり、（ｂ）はコンタクトチェーンを示す断面図である。
【図７】本発明の第１の実施形態に係る大小比較回路の第１変形例を示す回路図である。
【図８】本発明の第１の実施形態に係る大小比較回路の第１変形例におけるタイミングチャート図である。
【図９】本発明の第２の実施形態に係る大小比較回路における比較処理を示すフローチャート図である。
【図１０】本発明の第３の実施形態に係る大小比較回路における比較処理を示すフローチャート図である。
【図１１】本発明の第４の実施形態に係る半導体集積回路装置を示す模式的なブロック構成図である。
【図１２】本発明の第４の実施形態に係る大小比較回路における比較処理を示すフローチャート図である。
【図１３】本発明の第５の実施形態に係る半導体集積回路装置を示す模式的なブロック構成図である。
【図１４】本発明の第５の実施形態に係る大小比較回路における比較処理を示すフローチャート図である。
【図１５】（ａ）及び（ｂ）は本発明の第１〜第５の実施形態に係る半導体集積回路装置における被測定素子を示し、（ａ）はトランジスタを示す平面図であり、（ｂ）はコンタクトチェーンを示す平面図である。
【図１６】（ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体集積回路装置における被測定素子を示し、（ａ）はトランジスタを示す平面図であり、（ｂ）はコンタクトチェーンを示す平面図である。
【図１７】従来の半導体集積回路装置を示す模式的なブロック構成図である。
【符号の説明】
【０２０３】
１０      半導体ウェハ
１１      外部
１２ａ    被測定素子
１２ｂ    被測定素子
１２ｃ    被測定素子
１２ｄ    被測定素子
１２Ａ    ＮＦＥＴ
１２Ｂ    下層配線
１２Ｃ    コンタクト
１２Ｄ    上層配線
１３      列選択線
１４      列選択回路
１５ａ    行選択線
１５ｂ    行選択線
１５ｃ    行選択線
１５ｄ    行選択線
１６      行選択回路
１７ａ    スイッチ
１７ｂ    スイッチ
１７ｃ    スイッチ
１７ｄ    スイッチ
１８ａ    バス線
１８ｂ    バス線
１８ｃ    バス線
１８ｄ    バス線
１９      大小比較回路
１９ａ    第１の入力端子対
１９ｂ    第２の入力端子対
１９ｃ    基準電圧入力端子
１９１    カレントミラー回路
１９２    差動アンプ
１９２Ａ  第１の回路
１９２Ｂ  第２の回路１９２Ｃ  第３の回路
１９３    第１のノード
１９４    第２のノード
１９５    プリチャージ回路
１９６    センスアンプ
１９６Ａ  第１の回路
１９６Ｂ  第２の回路
２０      制御回路
２１      アドレス制御回路
２１１    アドレスカウンタ回路
２１２    アドレス記憶回路
２１２Ａ  アドレス記憶回路
２１３    信号制御回路
２１４    転送スイッチ
２１５    アドレス信号バス
２１６    アドレス出力回路
２２      アドレス記憶回路
２３      選択スイッチ
２４      ＮＡＮＤ回路
２５      インバータ回路
２６      列選択イネーブル線
３０      第１の制御端子
３１      第２の制御端子
３３      測定器
４１      第１のＰＦＥＴ
４２      第２のＰＦＥＴ
４３      第１のＮＦＥＴ
４４      第２のＮＦＥＴ
４５      第３のＰＦＥＴ
４６      第４のＰＦＥＴ
４７      第３のＮＦＥＴ
４８      第４のＮＦＥＴ
４９      第５のＰＦＥＴ
５０      第６のＰＦＥＴ
５１      第５のＮＦＥＴ
５２      第６のＮＦＥＴ
５３      第１のＰＦＥＴ
５４      第２のＰＦＥＴ
５５      第３のＰＦＥＴ
５６      第１のＮＦＥＴ
５７      第２のＮＦＥＴ
５８      第４のＰＦＥＴ
５９      第３のＮＦＥＴ
６０      第５のＰＦＥＴ
６１      第４のＮＦＥＴ
７０      カウンタ回路
７１      基準電源回路
８０      拡散層
８１      ゲート配線
８２      コンタクト
８３      ダミーゲート配線
８４      下層配線
８５      上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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