(57)【要約】【課題】高性能の高誘電率ゲート絶縁膜を安価に製造することができる、半導体装置の製造方法を提供する。【解決手段】半導体基板１０１に、ｐウェル１０３およびｎウェル１０４を形成し、半導体基板１０１の表面に高誘電率膜１０５ａおよびシリコン膜１０５ｂを形成し、さらに、これらの膜を１０００〜１０５０℃でアニールする。そして、高誘電率膜１０５ａおよびシリコン膜１０５ｂをパターニングして、高誘電率ゲート絶縁膜１０６，１０７およびゲート電極１０８，１０９を形成し、エクステンション領域１１１，１１４、サイドウォール１１０，１１３、高濃度不純物領域１１２，１１５等を形成する。【選択図】図１
2007243003.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に、高誘電率膜を形成する第１工程と、
該高誘電率膜をアニールすることなく、該高誘電率膜上にシリコン膜を形成する第２工程と、
前記高誘電率膜をアニールする第３工程と、
該高誘電率膜および該シリコン膜から高誘電率ゲート絶縁膜およびゲート電極を形成する第４工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第３工程が、アニール温度が１０００℃以上１０５０℃以下のラピッド・サーマル・アニールを行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３工程が、アニール時間が０．１ミリ秒以上１０ミリ秒以下のフラッシュ・ランプ・アニールまたはレーザ・アニールを行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２工程後且つ前記第３工程前に、前記シリコン膜上にハードマスク膜を形成する第５工程をさらに含み、
前記第４工程が、前記高誘電率膜および前記シリコン膜と同時に前記ハードマスク膜をパターニングすることにより、高誘電率ゲート絶縁膜、ゲート電極およびハードマスクパターンを形成する工程であり、
該第４工程後に、該ハードマスクパターンをマスクとして不純物イオンを注入することによりソース／ドレイン領域を形成する第６工程を有し、且つ、
該第６工程後に、前記ハードマスクパターンを除去した後で前記ゲート電極を金属原子でシリサイド化する第７工程を有する、
ことを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高誘電率ゲート絶縁膜（ｈｉｇｈ−ｋゲート絶縁膜）を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路で使用されるＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) として、ＭＯＳ(Metal Oxide Semiconductor) ＦＥＴが知られている。ＭＯＳＦＥＴでは、ゲート絶縁膜がシリコン酸化膜で形成され、且つ、ゲート電極がポリシリコンで形成される。
【０００３】
集積回路の高集積化等に伴い、ＦＥＴの微細化が進んでおり、このため、ゲート絶縁膜の面積も小さくなる傾向にある。ゲート絶縁膜は、面積が小さくなるほど、薄く形成する必要がある。ＦＥＴを高周波で動作させるためには、ゲート絶縁膜の誘電率を十分に大きくする必要があるからである。
【０００４】
しかし、ゲート絶縁膜の膜厚を薄くすると、量子トンネル効果によりリーク電流が増大するという欠点が生じる。このような欠点を解決する技術として、高誘電率ゲート絶縁膜を使用する技術が既に提案されている（下記特許文献１の段落０００２〜０００３等参照）。高誘電率ゲート絶縁膜とは、ｈｉｇｈ−ｋゲート絶縁膜とも称され、シリコン酸化膜よりも誘電率ｋが高い絶縁膜を意味する。高誘電率ゲート絶縁膜を採用することにより、シリコン酸化膜と同等或いはそれ以上の誘電率を確保しつつ膜厚を厚くすることができるので、量子トンネル効果を抑制することが可能になる。高誘電率ゲート絶縁膜としては、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）系の酸化膜等が知られている。
【０００５】
従来、高誘電率ゲート絶縁膜を有する半導体装置を製造する場合、高誘電率ゲート絶縁膜用の薄膜を成膜した直後に、７００℃〜９５０℃でアニール（ＰＤＡ：Post Deposition Anneal）を行っていた（下記特許文献１の段落００２０参照）。これは、高誘電率膜の緻密化や不純物除去等を行って、高誘電率ゲート絶縁膜の性能を高めるためである。
【特許文献１】特開２００５−２４３６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体集積回路の微細化がさらに進んだ場合、高誘電率ゲート絶縁膜もさらに薄膜化する必要があると考えられている。
【０００７】
しかしながら、高誘電率ゲート絶縁膜の薄膜化が進むと、ゲート・リーク電流の増大や、キャリア移動度の低下といった欠点が生じるようになる。
【０００８】
加えて、高誘電率ゲート絶縁膜の薄膜化が進むと、アニール方法としてＰＤＡを採用した場合には、アニール装置内の残留酸素などの影響で等価酸化膜厚（高誘電率膜の膜厚を、当該高誘電率膜と同じ電気特性を有するシリコン酸化膜の厚さに置き換えた値）が増加してしまうという欠点を生じる。
【０００９】
この発明の解決課題は、高性能の高誘電率ゲート絶縁膜を安価に製造することができる、半導体装置の製造方法を提供する点にある。
【課題を解決するための手段】
【００１０】
（１）この発明に係る半導体装置の製造方法は、半導体基板の表面に高誘電率膜を形成する第１工程と、高誘電率膜をアニールすることなく高誘電率膜上にシリコン膜を形成する第２工程と、高誘電率膜をアニールする第３工程と、高誘電率膜およびシリコン膜から高誘電率ゲート絶縁膜およびゲート電極を形成する第４工程とを含む。
【００１１】
（２）上記発明において、第３工程を、アニール温度が１０００℃以上１０５０℃以下のラピッド・サーマル・アニールを行う工程とすることが望ましい。
【００１２】
（３）上記発明において、第３工程を、アニール時間が０．１ミリ秒以上１０ミリ秒以下のフラッシュ・ランプ・アニールまたはレーザ・アニールを行う工程とすることが望ましい。
【００１３】
（４）上記発明において、第２工程後且つ第３工程前にシリコン膜上にハードマスク膜を形成する第５工程をさらに含み、第４工程が高誘電率膜およびシリコン膜と同時にハードマスク膜をパターニングすることにより高誘電率ゲート絶縁膜、ゲート電極およびハードマスクパターンを形成する工程であり、第４工程後にハードマスクパターンをマスクとして不純物イオンを注入することによりソース／ドレイン領域を形成する第６工程を有し、且つ、第６工程後にハードマスクパターンを除去した後でゲート電極を金属原子でシリサイド化する第７工程を有することが望ましい。
【発明の効果】
【００１４】
（１）この発明によれば、高誘電率膜を形成した直後にアニールを行うのではなく、かかる高誘電率膜上にシリコン膜を形成した後でアニールを行うので、アニール装置内の残留酸素の影響を除去し、高性能の半導体装置を製造することができる。
【００１５】
（２）この発明において、第３工程をアニール温度が１０００℃以上１０５０℃以下のラピッド・サーマル・アニール工程とすることにより、電子移動度、ゲート・リーク電流、等価酸化膜厚および界面準位のすべてが従来よりも向上した半導体装置を提供することができる。
【００１６】
（３）この発明において、第３工程をアニール時間が０．１ミリ秒以上１０ミリ秒以下のフラッシュ・ランプ・アニール工程またはレーザ・アニール工程とすることにより、電子移動度、ゲート・リーク電流、等価酸化膜厚および界面準位のすべてが従来よりも向上した半導体装置を短時間のアニールで提供することができる。
【００１７】
（４）第２工程で形成したシリコン膜上にハードマスク膜を形成することにより、フルシリサイド・ゲート電極を有する半導体装置にこの発明を適用することができる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１９】
第１の実施形態
この発明の第１の実施形態に係る製造方法について、図１〜図５を用いて説明する。図１は、この実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【００２０】
（１）まず、通常のプロセス技術を用いて、半導体基板１０１の表面に素子分離領域(STI:Shallow Trench Isoration)１０２を形成するとともに、不純物導入等により、ｐウェル１０３（すなわちｎ型ＦＥＴ形成領域）およびｎウェル１０４（すなわちｐ型ＦＥＴ形成領域）を形成する（図１（Ａ）参照）。
【００２１】
（２）次に、半導体基板１０１の全表面に、例えば１．６〜３ｎｍ程度の高誘電率膜（ｈｉｇｈ−ｋ膜）１０５ａを形成する。高誘電率膜１０５ａの形成材料としては、例えばＨｆＡｌＯを採用することができるが、特に限定されない。さらに、高誘電率膜１０５ａの表面に、通常の堆積技術等を用いて、例えば１０ｎｍのポリシリコン膜１０５ｂを形成する（図１（Ｂ）参照）。
【００２２】
（３）続いて、例えばＲＴＡ(Rapid Thermal Anneal)装置を用いて、半導体基板１０１をアニールする。この実施形態では、後述の理由により、アニール温度を１０００〜１０５０℃とする。アニール時間は、例えば１０〜３０秒である。ＲＴＡ装置は、赤外線ランプによる加熱を利用して半導体基板をアニールする装置であり、高速の昇温・降温が可能で且つ高精度に温度を制御できるという特徴を有する。この実施形態では、ポリシリコン膜１０５ｂで高誘電率膜１０５ａを覆った後でアニールを行うこととしたので、残留酸素の影響でゲート酸化膜の等価酸化膜厚が増大することを防止できる。なお、アニール装置としては、例えばＦＬＡ(Flash Lamp Anneal) 装置やＬＡ(Laser Anneal ）装置を使用することもできる。ＦＬＡとはキセノン・フラッシュランプを用いたアニールであり、また、ＬＡとはレーザ光を用いたアニールである。ＦＬＡ装置やＬＡ装置を使用する場合、例えばアニール温度を１０００〜１１５０℃とし且つアニール時間を０．１〜１０ミリ秒とすることができる。
【００２３】
（４）次に、高誘電率膜１０５ａおよびポリシリコン膜１０５ｂを用いて、高誘電率ゲート絶縁膜１０６，１０７およびポリシリコン・ゲート電極１０８，１０９を形成する。例えば、半導体基板１０１に、閾値電圧を設定するためのイオン注入を行い、さらに、例えば１００ｎｍ程度のポリシリコンを堆積し、その後、高誘電率膜１０５ａおよびポリシリコン膜をパターニングすればよい（図１（Ｃ）参照）。なお、ポリシリコン膜１０５ｂは、本工程（４）で閾値制御のためのイオン注入を行う必要がない場合（すなわち、ゲート電極やウェルの設定のみで閾値を制御する場合）には、形成する必要がない。すなわち、かかるイオン注入を行わない場合には、本工程（４）で形成するポリシリコン膜だけでよい。
【００２４】
（５）そして、ｐウェル１０３にｎ型低濃度不純物をドープし、高誘電率ゲート絶縁膜１０６およびポリシリコン・ゲート電極１０８の側面を覆うサイドウォール１１０を形成し、さらに、ｎ型高濃度不純物をドープする。このｎ型不純物は、ポリシリコン・ゲート電極１０８にドープされるとともに、ｎ型エクステンション(extension) 領域１１１およびｎ型高濃度不純物領域１１２を形成する。同様にして、ｎウェル１０４には、高誘電率ゲート絶縁膜１０７およびポリシリコン・ゲート電極１０９の側面を覆うサイドウォール１１３と、ｐ型エクステンション領域１１４と、ｐ型高濃度不純物領域１１５とが形成されるとともに、ポリシリコン・ゲート電極１０９にｐ型不純物がドープされる（図１（Ｄ）参照）。
【００２５】
（６）その後、例えばＲＴＡ装置等を用い、半導体基板１０１に対して、活性化アニールを行う。アニール条件は特に限定されないが、通常は、高温で短時間（０．１秒以下）のアニールが行われる。この活性化アニールを、上記工程（３）のアニールと独立に行うことにより、これらアニールの条件を、目的に応じた最適条件に設定することができる。
【００２６】
次に、上記工程（３）においてアニール温度を１０００〜１０５０℃とする理由について、図２〜図５を用いて説明する。
【００２７】
図２は、上記工程（３）におけるアニール温度と電子移動度との関係を示すグラフであり、横軸はアニール温度［℃］、縦軸は移動度［ｃｍ2／Ｖｓ］ である。周知のように、ＦＥＴでは、移動度が大きい方が望ましい。図２から解るように、この実施形態に係るＦＥＴでは、アニール温度を高くするほど、移動度が向上する。
【００２８】
図３は、上記工程（３）におけるアニール温度とゲート・リーク電流との関係を示すグラフであり、横軸はアニール温度［℃］、縦軸はゲート・リーク電流［Ａ／ｃｍ2］ である。周知のように、ＦＥＴでは、ゲート・リーク電流が小さい方が望ましい。図３から解るように、この実施形態に係るＦＥＴでは、アニール温度を高くするほど、ゲート・リーク電流特性が向上する。
【００２９】
図４は、上記工程（３）におけるアニール温度と等価酸化膜厚との関係を示すグラフであり、横軸はアニール温度［℃］、縦軸は等価酸化膜厚［ｎｍ］ である。上述のように、ＦＥＴで、高速動作を可能にするには、等価酸化膜厚が小さい方が望ましい。図４から解るように、この実施形態では、アニール温度が１０５０℃を超えると、ＦＥＴの等価酸化膜厚が、従来のＦＥＴ（上記工程（３）のアニールを行わない方法で製造したＦＥＴ）の等価酸化膜厚（１．０５ｎｍ程度）よりも厚くなる。したがって、アニール温度は、１０５０℃以下とすることが望ましい。
【００３０】
図５は、上記工程（３）におけるアニール温度と界面準位との関係を示すグラフであり、横軸はアニール温度［℃］、縦軸は界面準位［／ｃｍ2］ である。周知のように、ＦＥＴでは、駆動力が大きくなることや信頼性が向上すること等の理由から、界面準位が小さい方が望ましい。図５から解るように、この実施形態では、アニール温度が１０００℃よりも低いと、ＦＥＴの界面準位が、従来のＦＥＴの界面準位（４×１０11／ｃｍ2 程度）よりも大きくなる。したがって、アニール温度は、１０００℃以上とすることが望ましい。
【００３１】
以上説明したように、この実施形態に係る製造方法によれば、高誘電率膜上にポリシリコン膜を形成した後でアニールを行うこととし、且つ、アニール温度を１０００〜１０５０℃としたので、高性能のＦＥＴを製造することができる。
【００３２】
この実施形態によれば、従来は高誘電率膜の形成直後に行っていたアニールをポリシリコン膜の形成後に変更するだけなので、製造コストを増大させることもない。
【００３３】
第２の実施形態
次に、この発明の第２の実施形態に係る製造方法について、図６を用いて説明する。図６は、この実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【００３４】
（１）まず、第１の実施形態と同様、通常のプロセス技術を用いて、半導体基板１０１の表面に素子分離領域(STI:Shallow Trench Isoration)１０２を形成するとともに、不純物導入等により、ｐウェル１０３（すなわちｎ型ＦＥＴ形成領域）およびｎウェル１０４（すなわちｐ型ＦＥＴ形成領域）を形成する（図６（Ａ）参照）。
【００３５】
（２）次に、半導体基板１０１の全表面に、第１の実施形態と同様の高誘電率膜（例えばＨｆＡｌＯ膜）１０５ａを形成し、続いて、高誘電率膜１０５ａの表面にポリシリコン膜１０５ｂを形成する。さらに、この実施形態では、ポリシリコン膜１０５ｂの表面に、ハードマスク膜（例えばＳｉＯ2膜やＳｉ3Ｎ4 膜）６０１を形成する（図６（Ｂ）参照）。
【００３６】
（３）続いて、ＲＴＡ(Rapid Thermal Anneal)装置を用いて、半導体基板１０１をアニールする。この実施形態でも、第１の実施形態と同様、アニール温度を１０００〜１０５０℃、アニール時間を例えば１０〜３０秒とする。なお、第１の実施形態と同様、ＦＬＡ装置またはＬＡ装置を使用して、例えば１０００〜１１５０℃且つ０．１〜１０ミリ秒のアニールを行ってもよい。
【００３７】
（４）さらに、通常のフォトリソグラフィ法等を用いて図示しないマスクパターンを形成した後、ドライエッチング法等を用いて高誘電率膜１０５ａ、ポリシリコン膜１０５ｂおよびハードマスク膜６０１をパターニングする。これにより、高誘電率ゲート絶縁膜１０６，１０７、ポリシリコン・ゲート電極１０８，１０９およびハードマスクパターン６０２，６０３が得られる。
【００３８】
（５）そして、ｐウェル１０３にｎ型低濃度不純物をドープし、高誘電率ゲート絶縁膜１０６、ポリシリコン・ゲート電極１０８およびハードマスクパターン６０２の側面を覆うサイドウォール１１０を形成し、さらに、ｎ型高濃度不純物をドープする。これにより、ｎ型エクステンション領域１１１およびｎ型高濃度不純物領域１１２が形成される。この実施形態では、ハードマスクパターン６０２，６０３が設けられているので、ポリシリコン・ゲート電極１０８，１０９に不純物がドープされることがない。
【００３９】
同様にして、ｎウェル１０４に、高誘電率ゲート絶縁膜１０７、ポリシリコン・ゲート電極１０９およびハードマスクパターン６０３の側面を覆うサイドウォール１１３と、ｐ型エクステンション領域１１４と、ｐ型高濃度不純物領域１１５とを形成する（図６（Ｃ）参照）。
【００４０】
（６）そして、例えばＲＴＡ装置等を用い、半導体基板１０１に対して、活性化アニールを行う。
【００４１】
（７）ハードマスクパターン６０２，６０３を除去し、Ｎｉ膜を例えば８０ｎｍ堆積し、さらに、例えば４００〜５００℃で適当な時間加熱することにより、ポリシリコン・ゲート電極１０８，１０９のフルシリサイド化を行う。このとき、ポリシリコン・ゲート電極１０８，１０９の厚さとＮｉ膜の膜厚との比を調整することにより、フルシリサイドの組成を制御でき、これによりゲート電極の閾値電圧を設定することができる。なお、Ｎｉに代えて、白金、チタン、コバルト、タングステン等を使用しても良い。
【００４２】
（８）その後、不要なＮｉ膜等を除去することにより、フルシリサイド・ゲート電極６０４，６０５が完成する（図６（Ｄ）参照）。
【００４３】
この実施形態に係る製造方法によれば、第１の実施形態と同様、高誘電率膜上にポリシリコン膜を形成した後で１０００〜１０５０℃のアニールを行うので、高性能のＦＥＴを安価に製造することができる。
【００４４】
また、この実施形態によれば、ハードマスクパターン６０２，６０３を使用するので、上記工程（５）でポリシリコン・ゲート電極１０８，１０９に不純物がドープされることがない。これにより、その後の工程で、良好な特性のフルシリサイド・ゲート電極６０４，６０５を作成することができる。ゲート電極としてフルシリサイド・ゲート電極６０４，６０５を使用することにより、動作時にゲート電極が空乏化することが無く、したがってＦＥＴの性能を向上させることができる。さらに、フルシリサイド・ゲート電極６０４，６０５を使用することにより、ゲート電極から半導体基板にボロン等の不純物が拡散されることが無く、したがって、この拡散を考慮することなしに活性化アニールの条件や高誘電率膜の窒素含有量を決定することができる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図２】第１の実施形態に係る半導体装置の特性を示すグラフである。
【図３】第１の実施形態に係る半導体装置の特性を示すグラフである。
【図４】第１の実施形態に係る半導体装置の特性を示すグラフである。
【図５】第１の実施形態に係る半導体装置の特性を示すグラフである。
【図６】第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００４６】
１０１  半導体基板
１０２  素子分離領域
１０３  ｐウェル
１０４  ｎウェル
１０５ａ  高誘電率膜
１０５ｂ  ポリシリコン膜
１０６，１０７  高誘電率ゲート絶縁膜
１０８，１０９  ポリシリコン・ゲート電極
１１０，１１３  サイドウォール
１１１  ｎ型エクステンション領域
１１２  ｎ型高濃度不純物領域
１１４  ｐ型エクステンション領域
１１５  ｐ型高濃度不純物領域
６０１  ハードマスク膜
６０２，６０３  ハードマスクパターン
６０４，６０５  フルシリサイド・ゲート電極
【図１】
2007243003.tif 000003
【図２】
2007243003.tif 000004
【図３】
2007243003.tif 000005
【図４】
2007243003.tif 000006
【図５】
2007243003.tif 000007
【図６】
2007243003.tif 000008