(57)【要約】【課題】ナノワイヤーメモリ素子及びその製造方法を提供する。【解決手段】基板と、基板上に形成された第１電極と、第１電極の一端で所定の長さに拡張された第１ナノワイヤーと、第１電極上に第１電極と重なって形成された第２電極と、第１電極の一端に対応する第２電極の一端で、所定の長さに第１ナノワイヤーと同じ方向に拡張された第２ナノワイヤーと、を備え、第１電極と第２電極との間に絶縁層が存在することを特徴とするメモリ素子及びその製造方法である。これにより、第１電極及び第２電極は、その一部のみが重なり、ナノワイヤーは、炭素ナノチューブであり、基板上に第１電極及び第２電極と第１ナノワイヤー及び第２ナノワイヤーとを備える構造物が少なくとも一つさらに備えられうる。【選択図】図１
2007243175.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１電極と、
前記第１電極の一端で所定の長さに拡張された第１ナノワイヤーと、
前記第１電極上に前記第１電極と重なって形成された第２電極と、
前記第１電極の前記一端に対応する前記第２電極の一端で、所定の長さに前記第１ナノワイヤーと同じ方向に拡張された第２ナノワイヤーと、を備え、
前記第１電極と第２電極との間に絶縁層が存在することを特徴とするメモリ素子。
【請求項２】
前記基板は、ベース基板と絶縁基板とが順次に積層されたことを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記第１電極と第２電極との一部が重なっていることを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記ナノワイヤーは、炭素ナノチューブであることを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記基板上に前記第１電極及び第２電極と、前記第１ナノワイヤー及び第２ナノワイヤーとを含む少なくとも一つの組が備えられたことを特徴とする請求項１に記載のメモリ素子。
【請求項６】
基板と、
前記基板上に所定間隔離隔された第１下部電極及び第２下部電極と、
前記第１下部電極と第２下部電極とを連結する第１ナノワイヤーと、
前記第１下部電極上に前記第１下部電極と重なって形成された第１上部電極と、
前記第２下部電極上に前記第２下部電極と重なって形成された第２上部電極と、
前記第１上部電極と第２上部電極とを連結する第２ナノワイヤーと、を備え、
前記第１上部電極及び第２上部電極の間隔は、前記第１下部電極及び第２下部電極の間隔と同じ間隔に離隔されており、
前記第１下部電極と前記第１上部電極との間、及び前記第２下部電極と前記第２上部電極との間に絶縁層が存在することを特徴とするメモリ素子。
【請求項７】
前記基板は、ベース基板と絶縁基板とが順次に積層されたことを特徴とする請求項６に記載のメモリ素子。
【請求項８】
前記第１下部電極と第２下部電極との間の前記絶縁基板にグルーブが形成されたことを特徴とする請求項７に記載のメモリ素子。
【請求項９】
前記第１上部電極及び第２上部電極は、それぞれ前記第１下部電極及び第２下部電極の一部が重なっていることを特徴とする請求項６に記載のメモリ素子。
【請求項１０】
前記絶縁層は、フォトレジスト膜であることを特徴とする請求項６に記載のメモリ素子。
【請求項１１】
前記第１ナノワイヤー及び第２ナノワイヤーは、炭素ナノチューブであることを特徴とする請求項６に記載のメモリ素子。
【請求項１２】
基板上に第１電極及び第２電極を重ねて、相互絶縁されるように形成する第１工程と、
前記基板上に前記第１電極及び第２電極とそれぞれ対向する第１ダミー電極及び第２ダミー電極を重ねて、相互絶縁されるように形成する第２工程と、
前記第１電極と前記第１ダミー電極とを連結する第１ナノワイヤーを形成する第３工程と、
前記第２電極と前記第２ダミー電極とを連結する第２ナノワイヤーを形成する第４工程と、
前記第１電極及び第２電極を覆い、同じ長さ分の前記第１ナノワイヤー及び第２ナノワイヤーを覆うマスクを形成する第５工程と、
前記第１ダミー電極及び第２ダミー電極と、前記マスクで覆われていない前記第１及び第ナノワイを除去して、前記マスクを除去する第６工程と、を含むことを特徴とするメモリ素子の製造方法。
【請求項１３】
前記第１工程は、
前記基板上に第１電極を形成する工程と、
前記基板上に前記第１電極を覆う層間絶縁層を形成する工程と、
前記層間絶縁層上に前記第２電極を形成する工程と、
前記第１電極及び第２電極の周りの前記層間絶縁層を除去する工程と、をさらに含むことを特徴とする請求項１２に記載のメモリ素子の製造方法。
【請求項１４】
前記層間絶縁層を除去した後、前記第１電極及び第２電極と対向する領域の前記基板を過度にエッチングすることを特徴とする請求項１３に記載のメモリ素子の製造方法。
【請求項１５】
前記第２工程は、
前記基板上に前記第１電極及び第２電極を覆う第１フォトレジスト膜を形成する工程と、
前記第１フォトレジスト膜上に前記第１ダミー電極を形成する工程と、
前記第１フォトレジスト膜上に前記第１ダミー電極を覆う第２フォトレジスト膜を形成する工程と、
前記第２フォトレジスト膜上に前記第２ダミー電極を形成する工程と、
前記第１ダミー電極及び第２ダミー電極の周りの前記第１フォトレジスト膜及び第２フォトレジスト膜を除去する工程と、をさらに含むことを特徴とする請求項１２または請求項１３に記載のメモリ素子の製造方法。
【請求項１６】
前記基板上に前記第１電極及び第２電極と、前記第１ナノワイヤー及び第２ナノワイヤーとを含む少なくとも一つの組をさらに形成することを特徴とする請求項１２に記載のメモリ素子の製造方法。
【請求項１７】
前記基板は、ベース基板及び絶縁基板を順次に積層して形成することを特徴とする請求項１２に記載のメモリ素子の製造方法。
【請求項１８】
前記第１ナノワイヤー及び第２ナノワイヤーは、複合電場を利用して形成することを特徴とする請求項１２に記載のメモリ素子の製造方法。
【請求項１９】
前記第２電極は、前記第１電極の一部と重ねて形成することを特徴とする請求項１２に記載のメモリ素子の製造方法。
【請求項２０】
基板上に所定間隔で第１下部電極及び第２下部電極を形成する第１工程と、
前記第１下部電極と第２下部電極とを連結する第１ナノワイヤーを形成する第２工程と、
前記基板上に前記第１下部電極、第２下部電極及び前記第１ナノワイヤーを覆うマスクを形成する第３工程と、
前記マスク上に前記第１下部電極と重なる第１上部電極、及び前記第２下部電極と重なる第２上部電極を前記第１下部電極及び第２下部電極と同じ間隔で形成する第４工程と、
前記第１上部電極と第２上部電極とを連結する第２ナノワイヤーを形成する第５工程と、
前記第１上部電極及び第２上部電極の周りの前記マスクを除去する第６工程と、を含むことを特徴とするメモリ素子の製造方法。
【請求項２１】
前記基板は、ベース基板及び絶縁基板を順次に積層して形成することを特徴とする請求項２０に記載のメモリ素子の製造方法。
【請求項２２】
前記第１ナノワイヤーを形成する前に、前記第１下部電極と第２下部電極との間の前記絶縁基板にグルーブを形成することを特徴とする請求項２０に記載のメモリ素子の製造方法。
【請求項２３】
前記第１上部電極及び第２上部電極は、それぞれ前記第１下部電極及び第２下部電極の一部のみと重ねて形成することを特徴とする請求項２０に記載のメモリ素子の製造方法。
【請求項２４】
前記マスクは、フォトレジスト膜で形成することを特徴とする請求項２０に記載のメモリ素子の製造方法。
【請求項２５】
前記第１ナノワイヤー及び第２ナノワイヤーは、複合電場を利用して形成することを特徴とする請求項２０に記載のメモリ素子の製造方法。
【請求項２６】
前記第６工程は、前記第５工程より先に実施することを特徴とする請求項２０に記載のメモリ素子の製造方法。
【請求項２７】
前記基板上に前記第１下部電極及び第２下部電極と、前記第１上部電極及び第２上部電極と、前記第１ナノワイヤー及び第２ナノワイヤーとを備える構造物を少なくともさらに一つ形成することを特徴とする請求項２０に記載のメモリ素子の製造方法。
【請求項２８】
前記第１ナノワイヤーは、炭素ナノチューブであることを特徴とする請求項２０に記載のメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、さらに詳細には、ストレージノードとしてナノワイヤーを備えるメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近紹介されるメモリ素子のほとんどは、既存の不揮発性メモリ素子の利点と、既存の揮発性メモリ素子の利点とを融合したメモリ素子である。このようなメモリ素子の例として、強誘電体ＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ）、磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ：ＭＲＡＭ）、相変化ＲＡＭ（Ｐｈａｓｅ ｃａｈｎｇｅ ＲＡＭ：ＰＲＡＭ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ：ＲＲＡＭ）が挙げられる。ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭなどは、ストレージノードの構成においてその違いが見つけられる。
【０００３】
前記融合メモリ素子の他の例として、炭素ナノチューブを利用したメモリ素子が紹介されている。炭素ナノチューブを利用したメモリ素子は、炭素ナノチューブをストレージノードとして利用して不揮発性を維持する。
【０００４】
炭素ナノチューブを利用したメモリ素子は、炭素ナノチューブをストレージノードとして利用するため、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭなどに比べて、ストレージノードの体積を減らしうる。また、炭素ナノチューブを利用したメモリ素子において、炭素ナノチューブは、複合電場を利用して形成するため、炭素ナノチューブを正確な位置に形成できる。
【０００５】
しかし、これまで紹介された炭素ナノチューブを利用したメモリ素子（以下、従来のメモリ素子）は、炭素ナノチューブ間の間隔を減らすために電極の大きさを直接的に減らさねばならないところ、工程上の難しさがある。
【０００６】
また、動作可能なセルの収率を高めるために、炭素ナノチューブの長さの調節が必要であるが、従来のメモリ素子では炭素ナノチューブの長さの調節が難しい。
【０００７】
また、従来のメモリ素子は、あらゆる電極が同じ平面上に水平に配列されているところ、集積度を高めるのに限界がありうる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、前述の問題点を改善するためのものであって、電極の集積度を高め、電極の大きさを減らさずともナノワイヤーの間隔を狭め、製造過程においてナノワイヤーの長さを任意に減らしうるナノワイヤーメモリ素子を提供するところにある。
【０００９】
本発明が解決しようとする他の技術的課題は、このようなナノワイヤーメモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を解決するために、本発明は、基板と、前記基板上に形成された第１電極と、前記第１電極の一端で所定の長さに拡張された第１ナノワイヤーと、前記第１電極上に前記第１電極と重なって形成された第２電極と、前記第１電極の前記一端に対応する前記第２電極の一端で、所定の長さに前記第１ナノワイヤーと同じ方向に拡張された第２ナノワイヤーと、を備え、前記第１電極と第２電極との間に絶縁層が存在することを特徴とするメモリ素子を提供する。
【００１１】
このようなメモリ素子において、前記基板は、ベース基板と絶縁基板とが順次に積層されたものでありうる。そして、前記第１電極と第２電極との一部が重なりうる。また、前記ナノワイヤーは、炭素ナノチューブでありうる。
【００１２】
また、前記基板上に前記第１電極及び第２電極と、前記第１ナノワイヤー及び第２ナノワイヤーとを含む少なくとも一つの組が備えられうる。
【００１３】
また、本発明は、前記技術的課題を解決するために、基板と、前記基板上に所定間隔離隔された第１下部電極及び第２下部電極と、前記第１下部電極と第２下部電極とを連結する第１ナノワイヤーと、前記第１下部電極上に前記第１下部電極と重なって形成された第１上部電極と、前記第２下部電極上に前記第２下部電極と重なって形成された第２上部電極と、前記第１上部電極と第２上部電極とを連結する第２ナノワイヤーと、を備え、前記第１上部電極及び第２上部電極は、前記第１下部電極及び第２下部電極と同じ間隔に離隔されており、前記第１下部電極と前記第１上部電極との間、及び前記第２下部電極と前記第２上部電極との間に絶縁層が存在することを特徴とするメモリ素子を提供する。
【００１４】
このメモリ素子において、前記基板は、ベース基板と絶縁基板とが順次に積層されたものでありうる。そして、前記第１下部電極と第２下部電極との間の前記絶縁基板にグルーブが存在しうる。
【００１５】
前記第１上部電極及び第２上部電極は、それぞれ前記第１下部電極及び第２下部電極の一部が重なりうる。そして、前記絶縁層は、フォトレジスト膜でありうる。また、前記第１ナノワイヤー及び第２ナノワイヤーは、炭素ナノチューブでありうる。
【００１６】
前記他の技術的課題を解決するために、本発明は、基板上に第１電極及び第２電極を重ねて、相互絶縁されるように形成する第１工程と、前記基板上に前記第１電極及び第２電極とそれぞれ対向する第１ダミー電極及び第２ダミー電極を重ねて、相互絶縁されるように形成する第２工程と、前記第１電極と前記第１ダミー電極とを連結する第１ナノワイヤーを形成する第３工程と、前記第２電極と前記第２ダミー電極とを連結する第２ナノワイヤーを形成する第４工程と、前記第１電極及び第２電極を覆い、同じ長さ分の前記第１ナノワイヤー及び第２ナノワイヤーを覆うマスクを形成する第５工程と、前記第１ダミー電極及び第２ダミー電極と、前記マスクで覆われていない前記第１及び第ナノワイを除去して、前記マスクを除去する第６工程と、を含むことを特徴とするメモリ素子の製造方法を提供する。
【００１７】
この製造方法において、前記第１工程は、前記基板上に第１電極を形成する工程と、前記基板上に前記第１電極を覆う層間絶縁層を形成する工程と、前記層間絶縁層上に前記第２電極を形成する工程と、前記第１電極及び第２電極の周りの前記層間絶縁層を除去する工程と、をさらに含みうる。
【００１８】
また、前記層間絶縁層を除去した後、前記第１電極及び第２電極と対向する領域の前記基板を過度にエッチングできる。
【００１９】
また、前記第２工程は、前記基板上に前記第１電極及び第２電極を覆う第１フォトレジスト膜を形成する工程と、前記第１フォトレジスト膜上に前記第１ダミー電極を形成する工程と、前記第１フォトレジスト膜上に前記第１ダミー電極を覆う第２フォトレジスト膜を形成する工程と、前記第２フォトレジスト膜上に前記第２ダミー電極を形成する工程と、前記第１ダミー電極及び第２ダミー電極の周りの前記第１フォトレジスト膜及び第２フォトレジスト膜を除去する工程と、をさらに含みうる。
【００２０】
また、前記基板上に前記第１電極及び第２電極と、前記第１ナノワイヤー及び第２ナノワイヤーとを含む少なくとも一つの組をさらに形成できる。
【００２１】
また、前記基板は、ベース基板及び絶縁基板を順次に積層して形成できる。
【００２２】
また、前記第１ナノワイヤー及び第２ナノワイヤーは、複合電場を利用して形成できる。
【００２３】
また、前記第２電極は、前記第１電極の一部と重ねて形成できる。
【００２４】
また、本発明は、前記他の技術的課題を解決するために、基板上に所定間隔で第１下部電極及び第２下部電極を形成する第１工程と、前記第１下部電極と第２下部電極とを連結する第１ナノワイヤーを形成する第２工程と、前記基板上に前記第１下部電極、第２下部電極及び前記第１ナノワイヤーを覆うマスクを形成する第３工程と、前記マスク上に前記第１下部電極と重なる第１上部電極、及び前記第２下部電極と重なる第２上部電極を前記第１下部電極及び第２下部電極と同じ間隔で形成する第４工程と、前記第１上部電極と第２上部電極とを連結する第２ナノワイヤーを形成する第５工程と、前記第１上部電極及び第２上部電極の周りの前記マスクを除去する第６工程と、を含むことを特徴とするメモリ素子の製造方法を提供する。
【００２５】
この製造方法において、前記第１ナノワイヤーを形成する前に、前記第１下部電極と第２下部電極との間の前記絶縁基板にグルーブを形成できる。
【００２６】
また、前記第１上部電極及び第２上部電極は、それぞれ前記第１下部電極及び第２下部電極の一部のみと重ねて形成できる。
【００２７】
また、前記マスクは、フォトレジスト膜で形成できる。
【００２８】
また、前記第１ナノワイヤー及び第２ナノワイヤーは、複合電場を利用して形成できる。
【００２９】
また、前記第６工程は、前記第５工程より先に実施できる。
【００３０】
また、前記基板上に前記第１下部電極及び第２下部電極と、前記第１上部電極及び第２上部電極と、前記第１ナノワイヤー及び第２ナノワイヤーとを備える構造物を少なくともさらに一つ形成できる。
【００３１】
このような本発明を利用すれば、工程上の特別の難しさなしに集積度の高いナノワイヤーメモリ素子が得られ、動作可能なメモリセルの収率を高めうる。
【発明の効果】
【００３２】
本発明のメモリ素子は、複合電場を利用してナノワイヤーを形成するので、正確な位置にナノワイヤーを形成できる。そして、電極が垂直に積層されるので、あらゆる電極が水平に配列される従来の炭素ナノチューブメモリ素子に比べて、集積度を高めうる。また、隣接する電極を連結するナノワイヤーの長さを任意に一定に形成できるので、動作可能なメモリセルの収率を高めうる。また、垂直に積層される電極の重畳程度を調節することによって、ナノワイヤー間の間隔も任意に調節できる。
【発明を実施するための最良の形態】
【００３３】
以下、添付された図面を参照して、本発明の実施例によるナノワイヤーメモリ素子及びその製造方法を詳細に説明する。この過程で図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示されている。
【００３４】
まず、本発明の第１実施例によるナノワイヤーメモリ素子（以下、第１メモリ素子）について説明する。
【００３５】
図１は、前記第１メモリ素子の平面図であり、図２Ａは、図１のＩ−Ｉ’線による側面図であり、図２Ｂは、図１のＩＩ−ＩＩ’線による断面図である。
【００３６】
図１に示すように、絶縁基板４０上に第１電極４２及び第２電極４４が備えられている。絶縁基板４０は、例えば、二酸化シリコン（ＳｉＯ２）基板でありうる。絶縁基板４０の第１領域Ａ１は、製造工程で過度にエッチングされた部分である。この部分の厚さは、絶縁基板４０の第１電極４２及び第２電極４４が存在する領域に比べて薄い。第１電極４２及び第２電極４４は、例えば、金（Ａｕ）から形成された電極でありうる。このような第１電極４２及び第２電極４４は、優れた付着のために、クロム（Ｃｒ）層及び金層から構成されてもよい。第１電極４２及び第２電極４４は、相互平行に備えられている。この状態を維持しつつ、第１電極４２及び第２電極４４は、一部が重なっている。第１電極４２の一端は、円形に加工されている。このように加工された第１電極４２の一端に第１ナノワイヤー４６が連結されている。第１ナノワイヤー４６は、第１電極４２と逆方向に所定の長さに拡張されている。第１電極４２と同側の第２電極４４の一端も、第１電極４２と同じ形状に加工されている。このような第２電極４４の一端に第２ナノワイヤー４８が連結されている。第２ナノワイヤー４８は、第２電極４４と逆方向に所定の長さに拡張されている。第２ナノワイヤー４８の長さは、第１ナノワイヤー４６と同じでありうる。第１ナノワイヤー４６と第２ナノワイヤー４８とは平行である。第１ナノワイヤー４６及び第２ナノワイヤー４８は、炭素ナノチューブであることが望ましい。しかし、第１ナノワイヤー４６及び第２ナノワイヤー４８は、炭素ナノチューブ以外の他のナノワイヤーであってもよい。
【００３７】
図２Ａ及び図２Ｂに示すように、絶縁基板４０は、ベース基板３８上に備えられている。ベース基板３８は、例えば、半導体基板でありうる。第２電極４４の一部が、第１電極４２の上側に位置する。このような第１電極４２と第２電極４４との間に層間絶縁層５０が存在する。層間絶縁層５０は、図２Ｂに示すように、第２電極４４と絶縁基板４０との間にも存在する。層間絶縁層５０は、例えば、二酸化シリコン層でありうる。層間絶縁層５０により、第１電極４２と第２電極４４とは電気的に絶縁された状態になる。しかし、第１ナノワイヤー４２と第２ナノワイヤー４４とが接触したとき、第１電極４２と第２電極４４とは電気的に接続された状態になる。
【００３８】
以下、本発明の第２実施例によるナノワイヤーメモリ素子（以下、第２メモリ素子）について説明する。
【００３９】
図３は、前記第１メモリ素子の平面図であり、図４Ａは、図３のＩＩＩ−ＩＩＩ’線による側面図であり、図４Ｂは、図３のＩＶ−ＩＶ’線による断面図である。
【００４０】
図３に示すように、絶縁基板６０上に第１下部電極６２及び第２下部電極６４が存在する。絶縁基板６０は、例えば、二酸化シリコン基板でありうる。第１下部電極６２及び第２下部電極６４は、相互対向しており、所定距離ほど離隔されている。第１下部電極６２と第２下部電極６４との間の絶縁基板６０は、第１下部電極６２及び第２下部電極６４が存在する部分より薄い（図４Ａ及び図４Ｂを参照）。このような結果は、製造過程での過度エッチングによる。離隔された第１下部電極６２及び第２下部電極６４は、第１ナノワイヤー６６に連結されている。第１下部電極６２及び第２下部電極６４の第１ナノワイヤー６６に連結された部分は、相互対向しており、円形に加工されている。第１ナノワイヤー６６は、第１実施例による前記第１メモリ素子の第１ナノワイヤー４６または第２ナノワイヤー４８と同じでありうる。また、第１下部電極６２及び第２下部電極６４の材質は、第１実施例による前記第１メモリ素子の第１電極４２と同じでありうる。
【００４１】
次いで、第１下部電極６２上に第１上部電極７２が存在し、第２下部電極６４上に第２上部電極７４が存在する。第１下部電極６２と第１上部電極７２とは離隔されている。また、第２下部電極６４と第２上部電極７４とも離隔されている。第１上部電極７２は、第１下部電極６２と同じ形態であり、同じ材質からなる電極でありうる。また、第２上部電極７４は、第２下部電極６４と同じ形態であり、同じ材質からなる電極でありうる。しかし、第１上部電極７２は、第１下部電極６２と一部領域が重なって配列されている。また、第２上部電極７４は、第２下部電極６４と一部領域が重なって配列されている。第１上部電極７２と第２上部電極７４とが離隔された距離は、第１下部電極６２と第２下部電極６４とが離隔された距離と同じでありうる。離隔された第１上部電極７２と第２上部電極７４とは、第２ナノワイヤー７６に連結されている。第２ナノワイヤー７６は、第１ナノワイヤー６６と同じでありうる。
【００４２】
図４Ａ及び図４Ｂに示すように、絶縁基板６０は、ベース基板５８上に存在する。そして、絶縁基板６０にグルーブＧが存在する（図４Ａ）。グルーブＧが存在する領域の絶縁基板６０の厚さは、他の領域より薄い。第１ナノワイヤー６６及び第２ナノワイヤー７６は、このようなグルーブＧ上を通過する。したがって、第１ナノワイヤー６６及び第２ナノワイヤー７６は、絶縁基板６０から離れた状態になる。第１下部電極６２と第１上部電極７２との間と、第２下部電極６４と第２上部電極７４との間とに、層間絶縁層８０が存在する。したがって、第１ナノワイヤー６６及び第２ナノワイヤー７６がオフ状態、すなわち、離れているとき、第１下部電極６２と第１上部電極７２とは、電気的に絶縁された状態を維持し、第２下部電極６４と第２上部電極７４とも、電気的に絶縁された状態を維持する。層間絶縁層８０は、例えば、フォトレジスト層でありうる。層間絶縁層８０は、第１上部電極７２の第１下部電極６２と重なっていない部分と絶縁基板６０との間にも存在する。また、層間絶縁層８０は、第２上部電極７４の第２下部電極６４と重なっていない部分と絶縁基板６０との間にも存在する。
【００４３】
以下、前記第１メモリ素子及び第２メモリ素子の製造方法について説明する。
【００４４】
まず、前記第１メモリ素子の製造方法を説明する。これと関連した図面のうち下側に示す図面は、上側に示す図面の平面図であり、上側図面は、下側図面のＢ−Ｂ’による断面図である。
【００４５】
図５に示すように、ベース基板３８上に絶縁基板４０を形成する。ベース基板３８は、半導体基板から形成できる。絶縁基板４０は、例えば、シリコン酸化膜から形成できる。絶縁基板４０の所定領域上に第１電極４２を形成する。第１電極４２は、Ａｕから形成できる。第１電極４２と絶縁基板４０との間に、付着層（図示せず）としてＣｒ層をさらに形成できる。第１電極４２は、図５の下側の平面図に示すように、一端を円形に形成する。
【００４６】
図６に示すように、絶縁基板４０上に第１電極４２を覆う層間絶縁層５０を形成する。層間絶縁層５０は、例えば、シリコン酸化膜で形成できる。このとき、層間絶縁層５０は、プラズマ強化化学気相蒸着（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）法を利用して形成できる。層間絶縁層５０の表面を平坦化した後、図７に示すように、層間絶縁層５０の所定領域上に第２電極４４を形成する。第２電極４４は、第１電極４２と同じ形状及び同じ材質から形成できる。図７の下側の平面図に示すように、第２電極４４は、第１電極４２の側方に並べて形成するが、一部を第１電極４２と重ねて形成する。このとき、重畳程度は、任意に調節できる。
【００４７】
第２電極４４を形成した後、層間絶縁層５０をドライエッチングする。このとき、層間絶縁層５０は、第１電極４２及び第２電極４４より層間絶縁層５０に対するエッチング率の高いエッチング条件でエッチングする。前記ドライエッチングは、絶縁基板４０が露出するまで実施する。
【００４８】
一方、前記ドライエッチングにおいて、絶縁基板４０の第１電極４２及び第２電極４４の右側領域は過度にエッチングする。この結果、図８に示すように、絶縁基板４０における第１電極４２及び第２電極４４が形成されていない領域Ａ１の厚さは、第１電極４２及び第２電極４４が形成された領域より薄くなる。
【００４９】
次いで、図９に示すように、前記ドライエッチングで露出した絶縁基板４０上に、第１電極４２及び第２電極４４を覆う第１フォトレジスト膜を塗布する。次いで、前記第１フォトレジスト膜をベイクして硬化させる。そして、硬化された第１フォトレジスト膜５５上に、第１ダミー電極４２ａを形成する。第１ダミー電極４２ａは、図９の下側の平面図に示すように、第１電極４２と対向するように形成する。また、第１ダミー電極４２ａは、第１電極４２と同一形状に形成する。第１ダミー電極４２ａは、第１電極４２と同じ材料から形成できる。
【００５０】
図１０に示すように、硬化された第１フォトレジスト５５膜上に、第１ダミー電極４２ａを覆う第２フォトレジスト膜を塗布する。次いで、前記第２フォトレジスト膜をベイクして硬化させる。硬化された第２フォトレジスト膜５７上に、第２ダミー電極４４ａを形成する。第２ダミー電極４４ａは、第２電極４４と同じ材質から形成できる。第２電極４４を、第１電極４２の一部と重ねて形成したことと同様に、第２ダミー電極４４ａを、第１ダミー電極４２ａの一部と重ねて形成する。第２ダミー電極４４ａは、第２電極４４と同一形状に形成する。第１ダミー電極４２ａ及び第２ダミー電極４４ａは、それぞれ第１電極４２及び第２電極４４と離隔させて形成する。また、第１ダミー電極４２ａ及び第２ダミー電極４４ａは、それぞれ第１電極４２及び第２電極４４と向かい合うように形成する。第２ダミー電極４４ａを形成した後、第１ダミー電極４２ａの周りの硬化された第１フォトレジスト膜５５と、第２ダミー電極４４ａの周りの硬化された第２フォトレジスト膜５７とを露光及び現像する。
【００５１】
この結果、図１１に示すように、第２ダミー電極４４ａの下側を除いた全ての領域で硬化された第１フォトレジスト膜５５及び第２フォトレジスト膜５７が除去され、第１電極４２及び第２電極４４と第１ダミー電極４２ａ及び第２ダミー電極４４ａとが露出する。この状態で、第１電極４２と第１ダミー電極４２ａとの間に第１ナノワイヤー４６を形成する。また、第２電極４４と第２ダミー電極４４ａとの間に第２ナノワイヤー４８を形成する。第１ナノワイヤー４６及び第２ナノワイヤー４８は、炭素ナノチューブであることが望ましいが、他のナノワイヤーでありうる。第１ナノワイヤー４６及び第２ナノワイヤー４８は、複合電場を利用して形成できる。このとき、第１ナノワイヤー４６及び第２ナノワイヤー４８は、相異なる長さに形成できる。
【００５２】
第１ナノワイヤー４６及び第２ナノワイヤー４８を形成した後、第１ナノワイヤー４６及び第２ナノワイヤー４８の長さを同じくするために、図１２に示すように、第１電極４２及び第２電極４４を覆い、第１ナノワイヤー４６及び第２ナノワイヤー４８の一部も覆う第３フォトレジスト膜９０を塗布する。このとき、第３フォトレジスト膜９０は、第１電極４２及び第２電極４４からの長さが同じになるように、第１ナノワイヤー４６及び第２ナノワイヤー４８を覆う。このような第３フォトレジスト膜９０をエッチングマスクとして、露出した第１ダミー電極４２ａ及び第２ダミー電極４４ａと、露出した第１ナノワイヤー４６及び第２ナノワイヤー４８とを除去する。以後、第３フォトレジスト膜９０も除去する。その結果、図１３に示すように、第１電極４２及び第２電極４４にそれぞれ連結され、同じ長さを有する第１ナノワイヤー４６及び第２ナノワイヤー４８が形成される。以後の工程は、通常の工程による。
【００５３】
以下、前記第２メモリ素子（図３参照）の製造方法を説明する。これと関連した図面のうち下側に示す図面は、上側に示す図面の平面図であり、上側図面は、下側図面のＢ−Ｂ’による断面図である。
【００５４】
図１４に示すように、ベース基板５８上に絶縁基板６０を形成する。ベース基板５８は、例えば、半導体基板で形成し、絶縁基板６０は、例えば、シリコン酸化膜で形成できる。絶縁基板６０上に第１下部電極６２及び第２下部電極６４を形成する。第１下部電極６２及び第２下部電極６４は、水平に所定間隔ほど離隔させて形成する。第１下部電極６２及び第２下部電極６４は、所定の導電性の金属で形成できるが、例えば、Ａｕから形成できる。また、第１下部電極６２及び第２下部電極６４と絶縁基板６０との間に、付着層として、例えば、Ｃｒ層をさらに形成してもよい。第１下部電極６２及び第２下部電極６４の相互対向する部分は、円形に形成できる。
【００５５】
図１５に示すように、第１下部電極６２と第２下部電極６４との間の絶縁基板６０にグルーブＧ１を形成する。グルーブＧ１は、ドライエッチングで形成できる。これにより、グルーブＧ１が形成された部分の絶縁基板６０の厚さは、第１下部電極６２及び第２下部電極６４が形成された部分より薄くなる。
【００５６】
グルーブＧ１を形成した後、図１６に示すように、第１下部電極６２及び第２下部電極６４を連結する第１ナノワイヤー６６を形成する。第１ナノワイヤー６６は、第１メモリ素子の製造方法で説明した第１ナノワイヤー４６と同じでありうる。
【００５７】
次いで、図１７に示すように、絶縁基板６０上に第１下部電極６２、第２下部電極６４及び第１ナノワイヤー６６を覆うフォトレジスト膜を塗布し、それをベイクして硬化させたフォトレジスト膜１００を形成する。
【００５８】
図１８に示すように、硬化されたフォトレジスト膜１００上に第１上部電極７２及び第２上部電極７４を形成する。第１上部電極７２及び第２上部電極７４は、それぞれ第１下部電極６２及び第２下部電極６４と同じ形状及び同じ材質から形成できる。そして、第１上部電極７２は、第１下部電極６２上に第１下部電極６２と平行に形成するが、第１下部電極６２の一部のみと重ねて形成する。また、第２上部電極７４は、第２下部電極６４上に第２下部電極６４と平行に形成するが、第２下部電極６４の一部のみと重ねて形成できる。第１上部電極７２及び第２上部電極７４は、第１下部電極６２及び第２下部電極６４と同じ間隔に離隔させて形成する。このように形成した第１上部電極７２と第２上部電極７４との間を第２ナノワイヤー７６で連結する。第２ナノワイヤー７６は、第１ナノワイヤー６６と同じように形成できる。次いで、第１上部電極７２及び第２上部電極７４の周りのマスク、すなわち、硬化されたフォトレジスト膜１００を露光及び現像して除去する。その結果、図１９に示すように、一部が重なるように垂直に積層された上下部電極７２、７４、６２、６４と隣接する電極とを連結する第１ナノワイヤー６６及び第２ナノワイヤー７６が形成される。
【００５９】
一方、前記第２ナノワイヤー７６は、硬化されたフォトレジスト膜１００を除去した後に形成してもよい。
【００６０】
以上では多くの事項が具体的に記載されたが、それらは、発明の範囲を限定するものと言うより、望ましい実施例の例示として解釈されねばならない。例えば、当業者ならば、図１及び図３に示すメモリ素子を基板上にアレイ状に配列できる。また、電極を図１及び図３に示す形態と異なる形態に加工したとき、ナノワイヤー（炭素ナノチューブ）の形成が容易であり、収率が向上するのならば、前記電極の形態を異なる形態に加工できる。また、ナノワイヤーは、炭素ナノチューブ以外のナノ構造物、例えば、炭素ナノワイヤー、炭素ナノ繊維、シリコンナノワイヤー、ＧａＡｓナノワイヤーなどに代替できる。また、上下に積層された電極の厚さが、ナノワイヤーの自然接触を防止できる程度であれば、上下に積層された電極を完全に重ねて形成できる。したがって、本発明の範囲は、説明された実施例によって決まらず、特許請求の範囲に記載された技術的思想により決まらねばならない。
【産業上の利用可能性】
【００６１】
本発明は、メモリ機能を有するあらゆる電子製品に適用できるが、その一部、例えば、コンピュータ、カムコーダ、デジタルカメラ、モバイル通信機器、ＰＤＡ、ＭＰ３、ＧＰＳ、地上及び衛星ＤＭＢ装備などをはじめとして、一般の家電製品にも適用できる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施例によるナノワイヤーメモリ素子の平面図である。
【図２Ａ】図１のＩ−Ｉ’線による側面図である。
【図２Ｂ】図１のＩＩ−ＩＩ’線による断面図である。
【図３】本発明の第２実施例によるナノワイヤーメモリ素子の平面図である。
【図４Ａ】図３のＩＩＩ−ＩＩＩ’線による側面図である。
【図４Ｂ】図３のＩＶ−ＩＶ’線による断面図である。
【図５】図１に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図６】図１に示すメモリ素子の製造方法を工程別に示す断面図である。
【図７】図１に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図８】図１に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図９】図１に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図１０】図１に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図１１】図１に示すメモリ素子の製造方法を工程別に示す平面図である。
【図１２】図１に示すメモリ素子の製造方法を工程別に示す平面図である。
【図１３】図１に示すメモリ素子の製造方法を工程別に示す平面図である。
【図１４】図３に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図１５】図３に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図１６】図３に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図１７】図３に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図１８】図３に示すメモリ素子の製造方法を工程別に示す断面図及び平面図である。
【図１９】図３に示すメモリ素子の製造方法を工程別に示す平面図である。
【符号の説明】
【００６３】
４０  絶縁基板
４２  第１電極
４４  第２電極
４６  第１ナノワイヤー
４８  第２ナノワイヤー
Ａ１  第１領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
2007243175.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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