(57)【要約】【課題】オン抵抗を増加させることなくスイッチング速度を改善することのできる半導体装置およびその製造方法を提供する。【解決手段】ドリフト層１０２の表面部のうちコレクタ領域１１０とエミッタ領域１０４との間に位置する領域に、ピーク濃度がＮ型ドリフト層１０２よりも高いＮ型上部不純物拡散領域１１５を形成する。半導体基板１００と半導体層１０１との間に、半導体層１０１よりも不純物濃度の高いＰ型埋め込み拡散層１１６を形成する。【選択図】図１
2007158223.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の上に形成された第１導電型の第１半導体層と、
前記第１半導体層に形成された第２導電型のドリフト領域と、
前記ドリフト領域の表面部に形成された第２導電型のコレクタ領域と、
前記第１半導体層の表面部において、前記ドリフト領域と離間して形成された第２導電型のエミッタ領域と、
前記第１半導体層の表面部のうち前記コレクタ領域と前記エミッタ領域との間の領域に、前記エミッタ領域と隣接して形成された第１導電型のエミッタ隣接領域と、
前記ドリフト領域の表面部のうち前記コレクタ領域とエミッタ領域との間の領域に形成され、前記ドリフト領域よりも不純物濃度が高い第２導電型の上部拡散領域と、
前記半導体基板と第１半導体層との間に形成され、前記第１半導体層よりも不純物濃度が高い第１導電型の埋め込み拡散領域とを備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ドリフト領域のうち前記コレクタ領域と前記エミッタ領域との間の領域であって、上面および下面を前記ドリフト領域に囲まれる領域に形成され、前記半導体基板と電気的に接続される第１導電型のドリフト埋め込み領域をさらに備える、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記ドリフト埋め込み領域は複数形成されている、半導体装置。
【請求項４】
第１導電型の半導体基板の上に形成された第１導電型の第１半導体層と、前記第１半導体層に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第２導電型のコレクタ領域と、前記第１半導体層の表面部において、前記ドリフト領域と離間して形成された第２導電型のエミッタ領域と、前記第１半導体層の表面部のうち前記コレクタ領域と前記エミッタ領域との間の領域に、前記エミッタ領域と隣接して形成された第１導電型のエミッタ隣接領域とを備える半導体装置の製造方法であって、
イオン注入を行うことにより、前記半導体基板と前記第１半導体層との間に、前記第１半導体層よりも不純物濃度が高い第１導電型の埋め込み拡散領域を形成する工程（ａ）と、
イオン注入を行うことにより、前記ドリフト領域の表面部のうち前記コレクタ領域とエミッタ領域との間の領域に、前記ドリフト領域よりも不純物濃度が高い第２導電型の上部拡散領域を形成する工程（ｂ）とを備える、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
イオン注入を行うことにより、前記ドリフト層のうち前記コレクタ領域と前記エミッタ領域との間の領域であって、上面および下面を前記ドリフト領域に囲まれる領域に、前記半導体基板と電気的に接続される第１導電型のドリフト埋め込み領域を形成する工程（ｃ）をさらに備える、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記工程（ｂ）および前記工程（ｃ）では、同一のマスクを用いてイオン注入を行う、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にスイッチング用半導体素子と制御回路および保護回路とが同一の基板上に形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電力変換機器や電力制御機器などに用いられる半導体装置では、オン・オフを切り換えるための高耐圧パワートランジスタなどのスイッチング素子と、トランジスタ素子等の能動素子、抵抗素子および容量素子等から構成される制御回路と、保護回路とを同一基板上に形成することにより、小型化・軽量化・高機能化が実現されている。このような電力用半導体装置は、オフィス機器や家電製品などの各種電子機器のスイッチング電源分野で広く用いられている。
【０００３】
この電力用半導体装置としては、電力損失を極力減少させるためにオン時の電圧降下が少ない装置が要望されており、特に高耐圧が要求される分野では、伝導度変調作用を有する絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと示す）などが適している。
【０００４】
以下、従来のＩＧＢＴの構成および動作を説明をする（例えば、特許文献１参照）。
【０００５】
図９は、従来のＩＧＢＴの構成を示す断面図である。
【０００６】
図９に示すように、Ｐ型シリコン（Ｓｉ）よりなる半導体基板２０１の上には、ライフタイムキラー領域２０３を挟んで、Ｎ型ドリフト領域２０２が成膜されている。ライフタイムキラー領域２０３におけるキャリアのライフタイムは、Ｎ型ドリフト領域２０２より短い。Ｎ型ドリフト領域２０２の表面層の一部には、Ｐ型ベース領域２０４が形成され、更に前記ベース領域２０４の表面層の一部には、ドリフト領域２０２より不純物濃度が高いＮ型エミッタ領域２０５が形成されている。ドリフト領域２０２とエミッタ領域２０５に挟まれた部分のベース領域２０４の表面には、ゲート絶縁膜２０６を介してポリシリコンからなるゲート電極２０７が形成され、ベース領域２０４の表面層には、ベース領域２０４より不純物濃度が高いＰ型コンタクト領域２０８が形成されている。コンタクト領域２０８およびエミッタ領域２０５の上にはエミッタ電極２０９が形成されている。ドリフト領域２０２の表面層においてエミッタ領域２０５と離間する領域に、ドリフト領域２０２より不純物濃度が高いＮ型のバッファ領域２１０が形成されている。バッファ領域２１０の表面層には、ベース領域２０４より不純物濃度が高いＮ型コレクタ領域２１１が形成されている。コレクタ領域２１１の上にはコレクタ電極２１２が形成されている。
【０００７】
以上のように構成された従来の半導体装置の動作について、図１０、図１１（ａ）、（ｂ）を参照しながら説明する。
【０００８】
図１０は、図９に示す従来の半導体装置において、エミッタ電極２０９に負の電位、コレクタ電極２１２に正の電位、ゲート電極２０７に正の電位を印加した状態を示す断面図である。このような状態では、ベース領域２０４の表面に反転層２１３が形成され、電子２１４がこの反転層２１３を通ってエミッタ領域２０５からドリフト領域２０２に流れる。電子２１４は、コレクタ電極２１２の正電位に誘引され、バッファ領域２１０を通ってコレクタ領域２１１に到達する。この電子２１４は、ベース領域２０４、ドリフト領域２０２およびコレクタ領域２１１により構成されるｐｎｐトランジスタのベース電流を引き起こし、コレクタ領域２１１から大量の正孔２１５がバッファ領域２１０を経由してドリフト領域２０２に注入される。この結果、電荷中性条件が満足されるため、電子２１４が、エミッタ領域２０５からベース領域２０４を経由してドリフト領域２０２内に注入される。このように、ドリフト領域２０２内で電子２１４および正孔２１５の両方の濃度が増加する伝導度変調が発生し、コレクタ電極２１２とエミッタ電極２０９との間の抵抗（以下オン抵抗を示す）は、大幅に低下する。
【特許文献１】特開平８−３４０１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下に、スイッチング速度の低下を抑制するメカニズムについて、図１１（ａ）、（ｂ）を参照しながら説明する。なお、このメカニズムは本願発明者らが考察したものである。図１１（ａ）は図９に示すＡ−Ａ'ラインの不純物プロファイルを示し、図１１（ｂ）は図９に示すＡ−Ａ’ラインのエネルギーバンドを示す。
【００１０】
図１０に示す半導体装置では、伝導変調作用によりドリフト領域２０２内に発生した過剰キャリアはドリフト領域２０２および半導体基板２０１に拡散する。そのため、スイッチングオフ時には、図１１（ｂ）に示すように前記ドリフト領域２０２および半導体基板２０１内に過剰キャリアが残る。ここで、ドリフト領域２０２内に残った電子は、速やかにコレクタ領域２１１に流入し、前述のｐｎｐトランジスタのベース電流として取り出せる。しかしながら、正孔は電子に比べて移動速度が遅いため、エミッタ領域２０５に到達するまでに時間がかかってしまい、これはスイッチング速度の低下の原因となる。ライフタイムキラー領域２０３は、このようなスイッチング速度の低下を低減するために形成されている。図１０に示す半導体装置では、ライフタイムキラー領域２０３において電子・正孔の再結合速度を速めることにより、半導体基板２０１の深い部分を経由する正孔を再結合させ、スイッチング速度低下の低減を行っている。
【００１１】
しかしながら、図１０に示す構造では、オン抵抗を下げるためにドリフト領域２０２の厚さを１ｕｍ以上に設定する必要がある。そのようなドリフト領域２０２を形成した場合、図１１（ｂ）に示すように、キャリアに対するポテンシャル勾配が平坦なフラット領域ｂが支配的となるため、フラットな領域ｂを移動するキャリアの移動距離が長くなる。そのため、電子・正孔がライフタイムキラー領域２０３に到達するまでの時間が長くなり、その結果、スイッチング速度が低下してしまうという問題が生じる。また、図１０に示す場合には、ライフタイムキラー領域２０３をドリフト領域２０２の直下に設け、電子・正孔の再結合速度を速めることにより、過剰キャリアが半導体基板２０１の深い部分に侵入することを防止している。そうした場合、半導体基板２０１を流れるキャリアの再結合量が増えるため、オン抵抗が増加してしまうといった問題が生じる。
【００１２】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、オン抵抗を増加させることなくスイッチング速度を改善することのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明に係る第１態様の半導体装置は、第１導電型の半導体基板の上に形成された第１導電型の第１半導体層と、前記第１半導体層に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第２導電型のコレクタ領域と、前記第１半導体層の表面部において、前記ドリフト領域と離間して形成された第２導電型のエミッタ領域と、前記第１半導体層の表面部のうち前記コレクタ領域と前記エミッタ領域との間の領域に、前記エミッタ領域と隣接して形成された第１導電型のエミッタ隣接領域（ベース領域）と、前記ドリフト領域の表面部のうち前記コレクタ領域とエミッタ領域との間の領域に形成され、前記ドリフト領域よりも不純物濃度が高い第２導電型の上部拡散領域と、前記半導体基板と第１半導体層との間に形成され、前記第１半導体層よりも不純物濃度が高い第１導電型の埋め込み拡散領域とを備える。
【００１４】
本発明の第１態様の半導体装置では、ドリフト領域よりも不純物濃度の高い上部拡散領域をドリフト領域の表面部に形成することにより、ドリフト領域内に形成されるポテンシャルのフラット部を減少させることができる。これにより、ドリフト領域におけるキャリアの移動距離を短くすることができるため、スイッチング速度を速めることができる。さらに、第１半導体層よりも不純物濃度の高い埋め込み拡散領域を形成することにより、埋め込み拡散領域と第１半導体層との間に、不純物の濃度差に起因するポテンシャル障壁を形成することができる。これにより、キャリアの再結合速度を速めることなく、キャリアが半導体基板の深い部分に侵入することを防止することができ、オン抵抗の増加を抑制できる。このように、本発明の第１態様の半導体装置によると、オン抵抗を増加させることなくスイッチング速度を改善することが可能となる。
【００１５】
本発明の第１態様の半導体装置において、前記ドリフト領域のうち前記コレクタ領域と前記エミッタ領域との間の領域であって、上面および下面を前記ドリフト領域に囲まれる領域に形成され、前記半導体基板と電気的に接続される第１導電型のドリフト埋め込み領域をさらに備えていてもよい。この場合には、コレクタ領域とエミッタ領域との間に高電圧が印加された場合に、ドリフト埋め込み領域とドリフト領域との接合面およびドリフト領域と第１半導体層との接合面に同時に空乏層が形成される。これにより、ドリフト領域の不純物濃度をより高くしても高電圧をブロックできる。したがって、高耐圧特性をさらに確保しやすくなると共に、オン抵抗をさらに低減することができる。
【００１６】
本発明の第１態様の半導体装置において、前記ドリフト埋め込み領域は複数形成されていてもよい。この場合には、ドリフト埋め込み領域とドリフト領域との接合面積が大きくなる。したがって、コレクタとエミッタとの間に高電圧が印加されると、ドリフト埋め込み領域とドリフト領域との間の空乏層が広がりやすくなる。この場合には、ドリフト領域の不純物濃度を高くし、かつオン抵抗を低減しても、ドリフト領域全体に空乏層を形成することができ、高電圧をブロックすることができる。
【００１７】
本発明の第１態様の半導体装置の製造方法は、第１導電型の半導体基板の上に形成された第１導電型の第１半導体層と、前記第１半導体層に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第２導電型のコレクタ領域と、前記第１半導体層の表面部において、前記ドリフト領域と離間して形成された第２導電型のエミッタ領域と、前記第１半導体層の表面部のうち前記コレクタ領域と前記エミッタ領域との間の領域に、前記エミッタ領域と隣接して形成された第１導電型のエミッタ隣接領域とを備える半導体装置の製造方法であって、イオン注入を行うことにより、前記半導体基板と前記第１半導体層との間に、前記第１半導体層よりも不純物濃度が高い第１導電型の埋め込み拡散領域を形成する工程（ａ）と、イオン注入を行うことにより、前記ドリフト領域の表面部のうち前記コレクタ領域とエミッタ領域との間の領域に、前記ドリフト領域よりも不純物濃度が高い第２導電型の上部拡散領域を形成する工程（ｂ）とを備える。
【００１８】
本発明の第１態様の製造方法によると、ドリフト領域よりも不純物濃度の高い上部拡散領域をドリフト領域表面層の所望の深さまで形成することにより、ドリフト領域内に形成されるポテンシャルのフラット部を減少させることができる。これにより、ドリフト領域におけるキャリアの移動距離を短くすることができるため、スイッチング速度を速めることができる。さらに、第１半導体層よりも不純物濃度の高い埋め込み拡散領域を所望の不純物濃度で形成することにより、埋め込み拡散領域と第１半導体層との間にポテンシャル障壁を形成することができる。これにより、キャリアの再結合速度を速めることなく、キャリアが半導体基板の深い部分に侵入することを防止することができるため、オン抵抗の増加を抑制することができる。このように本発明の第１態様の製造方法では、オン抵抗を増加させることなくスイッチング速度を改善することが可能となる半導体装置を製造することができる。
【００１９】
本発明の第１態様の製造方法は、イオン注入を行うことにより、前記ドリフト層のうち前記コレクタ領域と前記エミッタ領域との間の領域であって、上面および下面を前記ドリフト領域に囲まれる領域に、前記半導体基板と電気的に接続される第１導電型のドリフト埋め込み領域を形成する工程（ｃ）をさらに備えていてもよい。この場合には、ドリフト埋め込み領域を形成することにより、コレクタ領域とエミッタ領域との間に高電圧が印加された場合に、ドリフト埋め込み領域とドリフト領域との接合面およびドリフト領域と第１半導体層との接合面に同時に空乏層を形成することができる。これにより、ドリフト領域の不純物濃度をより高くしても高電圧をブロックできる。したがって、高耐圧特性をさらに確保しやすくなると共に、オン抵抗をさらに低減できる半導体装置を製造することができる。
【００２０】
また、本発明の第１態様の製造方法において、前記工程（ｂ）および前記工程（ｃ）では、同一のマスクを用いてイオン注入を行ってもよい。この場合には、製造工程数を削減することができる。
【発明の効果】
【００２１】
本発明の半導体装置およびその製造方法では、オン抵抗を増加させることなくスイッチング速度を改善することが可能となる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置（ＩＧＢＴ）の構造を模式的に示す断面図である。
【００２３】
図１に示すように、本実施形態の半導体装置において、不純物濃度が１Ｅ１４ｃｍ-3〜１Ｅ１７ｃｍ-3程度のＰ型シリコン（Ｓｉ）よりなる半導体基板１００の上部には、厚さが１０μｍ程度で不純物濃度が１Ｅ１４ｃｍ-3程度のＰ型半導体層１０１が形成されている。半導体基板１００とＰ型半導体層１０１との境界部分には、不純物濃度が１Ｅ１８〜１Ｅ２０ｃｍ-3程度で厚さが１０μｍ程度のＰ型の埋め込み拡散領域１１６が形成されている。
【００２４】
Ｐ型半導体層１０１中には、不純物濃度が１〜５Ｅ１６ｃｍ-3程度で厚さが４〜８μｍ程度のＮ型ドリフト領域１０２が形成されている。Ｐ型半導体層１０１のうちＮ型ドリフト領域１０２の隣に位置する領域には、不純物濃度が１Ｅ１６ｃｍ-3〜１Ｅ１７ｃｍ-3程度のＰ型ベース領域１０３が形成されている。
【００２５】
Ｐ型ベース領域１０３の表面層の一部には、Ｎ型ドリフト領域１０２よりも不純物濃度の高いＮ型エミッタ領域１０４が形成され、Ｐ型ベース領域１０３内のうちＮ型エミッタ領域１０４の隣に位置する領域には、Ｐ型ベース領域１０３よりも不純物濃度が高いＰ型コンタクト領域１０７が形成されている。
【００２６】
Ｎ型ドリフト領域１０２には、表面から０μｍ〜１．０μｍ程度の深さに、厚さが０．３〜１．０μｍ程度で不純物濃度が１Ｅ１７〜１Ｅ２０ｃｍ-3程度の高濃度のＮ型上部拡散領域１１５が選択的に形成されている。
【００２７】
Ｎ型ドリフト領域１０２の内部においてＮ型上部拡散領域１１５が配置する領域の隣には、Ｎ型ドリフト領域１０２よりも不純物濃度が高いＮ型バッファ領域１０９が形成されている。Ｎ型バッファ領域１０９の内部には、Ｎ型バッファ領域１０９よりも不純物濃度の高いＮ型コレクタ領域１１０が形成されている。
【００２８】
Ｎ型上部拡散領域１１５の上には、Ｐ型半導体層１０１上に形成されたトランジスタを分離するための酸化シリコン（ＳｉＯ2）よりなる分離層１１２ａが形成されている。一方、Ｐ型ベース領域１０３のうちＰ型コンタクト領域１０７の隣に位置する領域の上からＰ型半導体層１０１の上に亘る領域には、酸化シリコン（ＳｉＯ2）よりなる分離層１１２ｂが形成されている。
【００２９】
Ｐ型ベース領域１０３のうちＮ型エミッタ領域１０４の隣に位置する領域の上からＰ型ベース領域１０３の上に位置する領域の上には、酸化シリコン（ＳｉＯ2）からなるゲート絶縁膜１０５を挟んで、ポリシリコンからなるゲート電極１０６が形成されている。ゲート電極１０６は分離層１１２ａの一部の上まで伸びている。
【００３０】
ゲート電極１０６および分離層１１２ａ、１１２ｂの上には、酸化シリコン（ＳｉＯ2）とＢＰＳＧの積層構造よりなる層間絶縁膜１１３が形成されている。層間絶縁膜１１３内には、エミッタ領域１０４およびＰ型コンタクト領域１０７の上に到達する、ＡｌＳｉＣｕなどのアルミニウム合金よりなるエミッタ電極１０８が形成されている。また、層間絶縁膜１１３を貫通してＮ型コレクタ領域１１０に到達するコレクタ電極１１１が形成されている。
【００３１】
層間絶縁膜１１３の上には、窒化シリコン（ＳｉＮ）からなる保護膜１１４が形成されている。
【００３２】
次に、本実施形態に係る半導体装置の不純物プロファイルについて、図２（ａ）、（ｂ）を参照しながら説明する。なお、図２（ａ）は図１に示すＡ−Ａ'ラインの不純物プロファイルを示し、図２（ｂ）は図１に示すＡ−Ａ'ラインのエネルギーバンドを示す。
【００３３】
本実施形態に係る半導体装置では、図２（ａ）に示すように、Ｎ型上部拡散領域１１５の不純物のピーク濃度をＮ型ドリフト領域１０２よりも高くしている。このとき、Ｎ型上部拡散領域１１５の不純物のピーク濃度をＮ型ドリフト領域１０２よりも２桁（１０2倍）以上高くすることが好ましい。そして、Ｎ型上部拡散領域１１５のピーク位置を、Ｎ型ドリフト領域１０２の表面から０μｍ以上且つ１．０μｍ以下の位置にすることが好ましい。また、濃度プロファイル幅は、０．３μｍ以上１．０μｍ以下とすることが好ましい。このような不純物プロファイルを有することにより、図２（ｂ）に示すように、Ｎ型ドリフト領域１０２の下部に生じる正孔のポテンシャルにおけるフラット部ａを従来構造に比べ減少させることが可能となる。したがって、Ｎ型ドリフト領域１０２において、スイッチングオフ時に残留するキャリアの移動距離を短くすることができるため、スイッチング速度を速めることができる。
【００３４】
さらに、Ｐ型埋め込み拡散領域１１６の不純物のピーク位置を、Ｐ型半導体層１０１よりも高くしている。このとき、Ｐ型埋め込み拡散領域１１６の不純物のピーク位置を、Ｐ型半導体層１０１よりも４桁（１０4倍）以上高くすることが好ましい。このように不純物の濃度差を設けることにより、Ｐ型埋め込み拡散領域１１６とＰ型半導体層１０１との間にポテンシャル障壁を形成できるため、キャリアの再結合速度を速めることなく、スイッチングオフ時に残留するＮ型ドリフト領域１０２およびＰ型半導体層１０１内のキャリアが半導体基板１００の深い部分に侵入することを防止することができる。また、Ｐ型埋め込み拡散領域１１６のピーク位置を、Ｎ型ドリフト領域１０２の底部から１０μｍ以上の深さとなる位置に形成することが好ましい。これにより、図２（ｂ）に示すように、Ｎ型ドリフト領域１０２とＰ型半導体層１０１との接合面に形成される空乏層の広がりを確保することができる。これにより、オン抵抗の増加を抑制することができる。
【００３５】
以上のように、本実施形態の半導体装置では、オン抵抗を増加させることなくスイッチング速度を改善することが可能となる。
【００３６】
次に、本実施形態の半導体装置の製造方法について、図３（ａ）〜図４（ｅ）を参照しながら説明する。図３（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３７】
本実施形態の製造方法では、１Ｅ１４ｃｍ-3〜１Ｅ１７ｃｍ-3程度の濃度のＰ型不純物を含む、シリコンからなる半導体基板１００を準備する。そして、半導体基板１００の上にＳｉＯ2膜（図示せず）を形成した後、ボロンを１．０Ｅ１４ｃｍ-2〜１．０Ｅ１６ｃｍ-2程度のドーズ量、１０ｋｅＶ〜３０ｋｅＶ程度の加速エネルギーで注入する。その後、１０００℃〜１１００℃程度の窒素雰囲気中で４時間から５時間程度の熱処理を行う。これにより、不純物濃度が１Ｅ１８ｃｍ-3〜１Ｅ２０ｃｍ-3程度で厚さが１０μｍ程度のＰ型の埋め込み拡散領域１１６を形成する。
【００３８】
その後、エピタキシャル成長法により、１０μｍ程度の厚さで１Ｅ１４ｃｍ-3程度の濃度のＰ型不純物を含む、シリコンよりなる半導体層１０１を形成する。このとき、ボロンのドーズ量および半導体層１０１の膜厚を制御することにより、埋め込み拡散領域１１６を所望の不純物濃度で所望の深さに形成することができる（図３（ａ））。
【００３９】
次に、半導体層１０１の上にＳｉＯ2膜（図示せず）を形成した後、所望の領域にレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとしてＳｉＯ2膜に対するエッチングを行う。その後、レジストを除去することにより、ＳｉＯ2パターン（図示せず）を形成する。そして前記ＳｉＯ2膜パターンをマスクにして、リンを５．０Ｅ１２ｃｍ-2程度のドーズ量、１５０ｋｅＶ程度の加速エネルギーで注入し、１２００℃程度の窒素雰囲気中で４時間〜１０時間程度の熱処理を行う。これにより、１Ｅ１６ｃｍ-3〜５Ｅ１６ｃｍ-3程度の不純物濃度で厚さが４〜８μｍ程度のＮ型のドリフト領域１０２を形成する。その後、ＳｉＯ2膜パターンを除去する（図３（ｂ））。
【００４０】
次に、ＳｉＯ2膜１１とＳｉＮ膜１２を形成して、所望の領域に形成したレジストパターン（図示せず）をマスクにしてエッチングを行うことにより、ＳｉＯ2膜１１とＳｉＮ膜１２をパターンニングする。その後、レジストパターンを除去し、レジストパターン１３を形成する。続いて、レジストパターン１３をマスクとして、ボロンを、１Ｅ１３ｃｍ-2〜５Ｅ１３ｃｍ-2程度のドーズ量、１００ｋｅＶ程度の加速エネルギーで、ＳｉＯ2膜１１とＳｉＮ膜１２を貫通するように注入する（図３（ｃ））。
【００４１】
その後、レジストパターン１３を除去し、ＳｉＮ膜１２をマスクとして、半導体層１０１の表面を熱酸化することにより、酸化シリコン（ＳｉＯ2）よりなる分離層１１２ａ、１１２ｂを形成する。その後、ＳｉＮ膜１２とＳｉＯ２膜１１を除去する。この熱酸化工程において、図３（ｃ）に示す工程で注入したボロンが拡散し、１Ｅ１６ｃｍ-3〜１Ｅ１７ｃｍ-3程度の濃度のＰ型ベース領域１０３が形成される（図３（ｄ））。
【００４２】
次に、所望の領域にレジストパターン１４を形成し、これをマスクにして、リンを１．０Ｅ１４ｃｍ-2〜１．０Ｅ１６ｃｍ-2程度のドーズ量、６００ｋｅＶ程度の加速エネルギーで注入する（図３（ｅ））。
【００４３】
次に、レジストパターン１４を除去した後、ＳｉＯ2膜とポリシリコン膜を形成し、所望の領域に形成したレジストパターン（図示せず）をマスクにして前記ＳｉＯ2膜とポリシリコン膜をエッチングする。これにより、ＩＧＢＴのゲート絶縁膜１０５およびゲート電極１０６を形成する。なお、ＳｉＯ2膜を形成する熱酸化工程により、図３（ｅ）に示す工程で注入したリンが活性化し、Ｎ型上部拡散領域１１５が形成される（図３（ｆ））。ここで、Ｎ型上部拡散領域１１５は、不純物濃度が１Ｅ１７〜１Ｅ２０ｃｍ-3程度で、深さが０μｍ〜１．０μｍ程度で、厚さが０．３μｍ〜１．０μｍ程度となるよう形成される。
【００４４】
次に、所望の領域にレジストパターン１５を形成し、これをマスクにして、ヒ素を５．０Ｅ１５ｃｍ-2程度のドーズ量、８０ｋｅＶ程度の加速エネルギーで注入する（図４（ａ））。
【００４５】
次に、レジストパターン１５を除去した後、所望の領域にレジストパターン１６を形成し、これをマスクにして、ボロンを２．０Ｅ１５ｃｍ-2程度のドーズ量、５０ｋｅＶ程度の加速エネルギーで注入する（図４（ｂ））。
【００４６】
次に、レジストパターン１６を除去した後、層間絶縁膜１１３となるＳｉＯ2膜とＢＰＳＧ膜の積層膜を堆積し、９００℃程度の温度で熱処理して表面を平坦化する。なお、この熱処理工程により、図４（ａ）に示す工程で注入したヒ素および図４（ｂ）に示す工程で注入したボロンが活性化し、Ｎ型エミッタ領域１０４、Ｎ型バッファ領域１０９、Ｐ型コンタクト領域１０７およびＮ型コレクタ領域１１０が形成される（図４（ｃ））。
【００４７】
次に、所望の領域にレジストパターン（図示せず）を形成し、これをマスクにして所望の領域の層間絶縁膜１１３をエッチングし、コンタクトホール１１９を形成する（図４（ｄ））。
【００４８】
次に、スパッタリング法により、ＡｌＳｉＣｕなどのＡｌを主成分とする合金膜を形成し、レジストパターン（図示せず）をマスクにしてエッチングを行うことにより、エミッタ電極１０８およびコレクタ電極１１１を形成する。その後、レジストパターンを除去する。そして、窒化シリコンよりなる保護膜１１４をプラズマＣＶＤ法により形成する。（）図４（ｅ））。以上の工程により、本実施形態の半導体装置を得ることができる。
【００４９】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図である。図５に示す構成部材のうち図１に示す構成部材と同一のものには、同一の符号を付して説明を省略する。本実施形態の半導体装置のうち第１の実施形態と異なる点は、Ｐ型ドリフト埋め込み領域１１７が形成されている点である。Ｐ型ドリフト埋め込み領域１１７は、Ｎ型ドリフト領域１０２の表面から１．２μｍ程度の深さの位置に、厚さ１．０μｍ程度、Ｐ型不純物濃度１．０Ｅ１６ｃｍ-3程度で形成されている。また、Ｐ型ドリフト埋め込み領域１１７は、半導体基板１００の基板面にほぼ平行に延びるように形成されている。このＰ型ドリフト埋め込み領域１１７により、Ｎ型のドリフト領域１０２は、上層１０２ａと下層１０２ｂに分けられる。Ｐ型ドリフト埋め込み領域１１７は、半導体基板１００と電気的に接続されている。
【００５０】
図６は、図５に示す半導体装置に電圧が印加された状態を示す断面図である。図６に示すように、本実施形態の半導体装置のコレクタ電極１１１に所定の電圧が印加されると、ドリフト領域１０２の周辺には空乏層１１８が形成される。すなわち、第１の実施形態の半導体装置では、ドリフト領域１０２とＰ型半導体層１０１との接合面のみから空乏層が形成されるのに対し、本実施形態の半導体装置では、ドリフト埋め込み領域１１７とドリフト領域１０２との接合面およびドリフト領域１０２とＰ型半導体層１０１との接合面に同時に空乏層が形成される。そのため、第１の実施形態の半導体装置に比べてドリフト領域１０２全体に空乏層が広がりやすくなる。このようにドリフト領域１０２全体に空乏層が広がると、ドリフト領域の不純物濃度をより高くしても高電圧をブロックできる。したがって、高耐圧特性をさらに確保し易くなると共に、オン抵抗をさらに低減することが可能となる。
【００５１】
次に、本実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図７（ａ）〜図８（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５２】
本実施形態の製造方法では、図３（ａ）〜図３（ｄ）に示す工程と同様の工程によりＰ型ベース領域１０３までを形成するが、これらの工程についての説明は省略する。その後、レジストパターン１７を形成し、これをマスクにして、Ｎ型ドリフト領域１０２内に、ボロンを、４．０Ｅ１２ｃｍ-2程度のドーズ量、１２５０ｋｅＶ程度の加速エネルギーで注入する（図７（ａ））。
【００５３】
その後、所望の領域にレジストパターン１８を形成し、これをマスクにして、リンを、１．０Ｅ１４ｃｍ-2〜１．０Ｅ１６ｃｍ-2程度のドーズ量、６００ｋｅＶ程度の加速エネルギーで注入する（図７（ｂ））。
【００５４】
そして、レジストパターン１８を除去した後、ＳｉＯ2膜とポリシリコン膜を形成し、所望の領域に形成したレジストパターン（図示せず）をマスクにしてＳｉＯ2膜とポリシリコン膜に対してエッチングを行う。これにより、ＩＧＢＴのゲート絶縁膜１０５およびゲート電極１０６を形成する。なお、ＳｉＯ2膜を形成する熱酸化工程により、図７（ａ）に示す工程で注入したボロンおよび図７（ｂ）に示す工程で注入したリンが活性化し、図７（ｃ）に示すように、Ｐ型ドリフト埋め込み領域１１７およびＮ型上部拡散領域１１５が形成される。
【００５５】
ここで、Ｎ型上部拡散領域１１５は、不純物濃度が１Ｅ１７〜１Ｅ２０ｃｍ-3程度で、深さが０μｍ〜１．０μｍ程度で、厚さが０．３μｍ〜１．０μｍ程度となるように形成される。また、Ｐ型ドリフト埋め込み領域１１７は、不純物濃度が１．０Ｅ１６ｃｍ-3程度で、深さが１．２μｍ程度で、厚さが１．０μｍ程度で半導体基板１００の基板面にほぼ平行に延びるように形成される。
【００５６】
次に、所望の領域にレジストパターン１９を形成し、これをマスクにして、ヒ素を５．０Ｅ１５ｃｍ-2程度のドーズ量、８０ｋｅＶ程度の加速エネルギーで注入する（図７（ｄ））。
【００５７】
次に、レジストパターン１９を除去した後、所望の領域にレジストパターン２０を形成し、これをマスクにして、ボロンを２．０Ｅ１５ｃｍ-2程度のドーズ量、５０ｋｅＶ程度の加速エネルギーで注入する（図８（ａ））。
【００５８】
次に、レジストパターン２０を除去した後、層間絶縁膜１１３となるＳｉＯ2膜とＢＰＳＧ膜の積層膜を堆積し、９００℃程度の温度で熱処理して表面を平坦化する。なお、この熱処理工程により、図７（ｄ）に示す工程で注入したヒ素および図８（ａ）に示す工程で注入したボロンが活性化し、Ｎ型エミッタ領域１０４およびＮ型バッファ領域１０９、Ｐ型コンタクト領域１０７およびＮ型コレクタ領域１１０が形成される（図８（ｂ））。
【００５９】
次に、所望の領域にレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして所望の領域の層間絶縁膜１１３をエッチングすることにより、コンタクトホール１１９を形成する（図８（ｃ））。
【００６０】
次に、スパッタリング法により、ＡｌＳｉＣｕなどのＡｌを主成分とする合金膜を形成し、レジストパターン（図示せず）をマスクにしてエッチングを行うことにより、エミッタ電極１０８およびコレクタ電極１１１を形成する。その後、レジストパターンを除去する。そして、窒化シリコンよりなる保護膜１１４をプラズマＣＶＤ法により形成する（図８（ｄ））。以上の工程により、本実施形態の半導体装置が得られる。
【００６１】
なお、上述の説明では、Ｐ型ドリフト埋め込み領域１１７を１層形成した例を示したが、Ｎ型ドリフト領域１０２をさらに深く形成して、Ｐ型ドリフト埋め込み領域１１７を２層以上形成してもよい。この場合にはＩＧＢＴのオン抵抗をさらに低減することができる。
【００６２】
また、上述の説明では、図７（ａ）、（ｂ）に示す工程で、異なるレジストパターン１７、１８をマスクにして不純物を注入している。しかしながら、本発明では、同一のレジストパターンを用いてＰ型ドリフト埋め込み領域１１７およびＮ型上部拡散領域１１５を形成してもよい。この場合には、製造工程数のさらなる低減が可能となる。
【００６３】
また、上述の第１の実施形態および第２の実施形態における各層のＮ型およびＰ型は入れ替わってもよい。
【産業上の利用可能性】
【００６４】
本発明は、スイッチング素子、特に横型ＩＧＢＴのオン抵抗を増加させることなく、スイッチング速度の向上を実現することができるという効果を有し、スイッチング素子、制御回路および保護回路が同一の基板上に形成された半導体装置に特に有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係る半導体装置（ＩＧＢＴ）の構造を模式的に示す断面図である。
【図２】（ａ）は図１に示すＡ−Ａ'ラインの不純物プロファイルを示し、（ｂ）は図１に示すＡ−Ａ'ラインのエネルギーバンドを示す。
【図３】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図６】図５に示す半導体装置に電圧が印加された状態を示す断面図である。
【図７】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】従来のＩＧＢＴの構成を示す断面図である。
【図１０】図９に示す従来の半導体装置において、エミッタ電極２０９に負の電位、コレクタ電極２１２に正の電位、ゲート電極２０７に正の電位を印加した状態を示す断面図である。
【図１１】（ａ）は図９に示すＡ−Ａ'ラインの不純物プロファイルを示し、（ｂ）は図９に示すＡ−Ａ’ラインのエネルギーバンドを示す。
【符号の説明】
【００６６】
１１      膜
１２      ＳｉＮ膜
１３      レジストパターン
１４      レジストパターン
１５      レジストパターン
１６      レジストパターン
１７      レジストパターン
１８      レジストパターン
１９      レジストパターン
２０      レジストパターン
１００      半導体基板
１０１      半導体層
１０２      ドリフト領域
１０２ａ    上層
１０２ｂ    下層
１０３      Ｐ型ベース領域
１０４      Ｎ型エミッタ領域
１０５      ゲート絶縁膜
１０６      ゲート電極
１０７      Ｐ型コンタクト領域
１０８      エミッタ電極
１０９      Ｎ型バッファ領域
１１０      Ｎ型コレクタ領域
１１１      コレクタ電極
１１２ａ、１１２ｂ      分離層
１１３      層間絶縁膜
１１４      保護膜
１１５      Ｎ型上部拡散領域
１１６      拡散領域
１１７      ドリフト埋め込み領域
１１８      空乏層
１１９      コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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