(57)【要約】【課題】本発明は、電力供給を要することなく、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能な静電破壊保護回路を提供することを目的とする。【解決手段】本発明に係る保護回路は、アノードがゲート信号入力端に接続され、カソードが出力トランジスタＮ１のゲートに接続されたダイオードＤ１と；一端が前記ゲート信号入力端に接続され、他端が接地端に接続された抵抗Ｒ１と；エミッタが出力トランジスタＮ１のゲートに接続され、ベースが抵抗Ｒ１の一端に接続され、コレクタが接地端に接続されたｐｎｐ型バイポーラトランジスタＱｐ１と；を有して成る構成とされている。【選択図】図２
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【特許請求の範囲】
【請求項１】
オープンドレイン形式の出力トランジスタを静電破壊から保護する保護回路であって、アノードが前記出力トランジスタへの信号入力端に接続され、カソードが前記出力トランジスタのゲートに接続されたダイオードと；一端が前記信号入力端に接続され、他端が接地端に接続された第１抵抗と；エミッタ或いはソースが前記出力トランジスタのゲートに接続され、ベース或いはゲートが第１抵抗の一端に接続され、コレクタ或いはドレインが接地端に接続されたｐｎｐ型バイポーラトランジスタ或いはＰチャネル型電界効果トランジスタと；を有して成ることを特徴とする静電破壊保護回路。
【請求項２】
前記出力トランジスタと並列に接続され、そのトリガ電圧が前記出力トランジスタの設計耐圧よりも低い電圧値に設定されているクランプ素子を有して成ることを特長とする請求項１に記載の静電破壊保護回路。
【請求項３】
前記ｐｎｐ型バイポーラトランジスタのコレクタ或いは前記Ｐチャネル型電界効果トランジスタのドレインと接地端との間に接続された第２抵抗と；前記出力トランジスタのゲートと接地端との間にダーリントン接続され、かつ、初段のベースが第２抵抗の一端に接続された複数段のｎｐｎ型バイポーラトランジスタと；を有して成ることを特徴とする請求項１または請求項２に記載の静電破壊保護回路。
【請求項４】
オープンドレイン形式の出力トランジスタと、前記出力トランジスタのゲートに信号を入力するインバータと；前記出力トランジスタを静電破壊から保護する静電破壊保護回路と、を有して成る半導体集積回路装置であって、前記静電破壊保護回路として、請求項１〜請求項３のいずれかに記載の静電破壊保護回路を備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オープンドレイン形式の出力トランジスタを静電破壊から保護する静電破壊保護回路、及び、これを備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路装置においては、そのロジック信号出力手段として、オープンドレイン形式の出力トランジスタを備えた出力回路が広く一般に用いられている。
【０００３】
ただし、上記の出力回路では、出力端子（すなわち出力トランジスタのドレイン）に立上がりの速いパルス（静電パルスなど）が印加されると、出力トランジスタのゲート・ドレイン間に付随する寄生容量等を介して、出力トランジスタのゲート電位が持ち上げられるため、出力トランジスタが意図せずにオンとなって、そのソース・ドレイン間に過大電流が流れてしまい、出力トランジスタが破壊に至るおそれがあった。
【０００４】
このように、オープンドレイン形式の出力トランジスタを備えた出力回路は、その回路構成が簡易である反面、静電破壊に対する耐性が乏しいという欠点を有していた。そのため、従来の半導体集積回路装置では、その出力トランジスタを静電破壊から保護する手段として、出力トランジスタのドレインと出力端子との間に電流制限用の抵抗を設けたり、出力トランジスタのゲートと接地端子との間にツェナダイオード等のクランプ回路を設けたりすることで、上記の過大電流を抑制する構成が種々採用されていた。
【０００５】
なお、本願発明に関連するその他の従来技術としては、出力端子と電源ラインとの電位差が所定値以上になったときに動作するスイッチ回路を備え、当該スイッチ回路が動作することにより、出力トランジスタが駆動されて接地端子と出力端子との間が導通される構成の出力回路が本願出願人によって開示・提案されている（特許文献１を参照）。
【０００６】
【特許文献１】特開平２−２７４１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
確かに、上記の従来技術を採用した半導体集積回路装置であれば、出力トランジスタに流れる過大電流を抑制することで、出力トランジスタが破壊に至るおそれを軽減することが可能である。
【０００８】
しかしながら、上記の従来技術は、あくまで、静電パルス等の印加時には出力トランジスタが意図せずオンしてしまうことを前提とした上で、出力トランジスタに流れる過大電流を抑制するための技術であって、いずれも、根本的な静電破壊防止技術（出力トランジスタの誤オン防止技術）ではなかった。
【０００９】
また、特許文献１の従来技術は、あくまで、半導体集積回路装置の通常動作状態（電力が供給されている状態）における静電破壊防止のみを考慮して創作された技術であって、半導体集積回路装置の単品状態（電力が供給されていない状態）における静電破壊防止については、何ら考慮されていなかった。
【００１０】
本発明は、上記の問題点に鑑み、電力供給を要することなく、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能な静電破壊保護回路、及び、これを備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る静電破壊保護回路は、オープンドレイン形式の出力トランジスタを静電破壊から保護する保護回路であって、アノードが前記出力トランジスタへの信号入力端に接続され、カソードが前記出力トランジスタのゲートに接続されたダイオードと；一端が前記信号入力端に接続され、他端が接地端に接続された第１抵抗と；エミッタ或いはソースが前記出力トランジスタのゲートに接続され、ベース或いはゲートが第１抵抗の一端に接続され、コレクタ或いはドレインが接地端に接続されたｐｎｐ型バイポーラトランジスタ或いはＰチャネル型電界効果トランジスタと；を有して成る構成（第１の構成）とされている。
【００１２】
なお、上記第１の構成から成る静電破壊保護回路は、さらに、前記出力トランジスタと並列に接続され、そのトリガ電圧が前記出力トランジスタの設計耐圧よりも低い電圧値に設定されているクランプ素子を有して成る構成（第２の構成）にするとよい。
【００１３】
また、上記第１または第２の構成から成る静電破壊保護回路は、さらに、前記ｐｎｐ型バイポーラトランジスタのコレクタ或いは前記Ｐチャネル型電界効果トランジスタのドレインと接地端との間に接続された第２抵抗と；前記出力トランジスタのゲートと接地端との間にダーリントン接続され、かつ、初段のベースが第２抵抗の一端に接続された複数段のｎｐｎ型バイポーラトランジスタと；を有して成る構成（第３の構成）にするとよい。
【００１４】
また、本発明に係る半導体集積回路装置は、オープンドレイン形式の出力トランジスタと、前記出力トランジスタのゲートに信号を入力するインバータと；前記出力トランジスタを静電破壊から保護する静電破壊保護回路と、を有して成る半導体集積回路装置であって、前記静電破壊保護回路として、上記第１〜第２いずれかの構成から成る静電破壊保護回路を備えた構成（第４の構成）とされている。
【発明の効果】
【００１５】
本発明に係る静電破壊保護回路であれば、電力供給を要することなく、静電パルス等の印加によってオープンドレイン形式の出力トランジスタが意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となり、延いては、これを備えた半導体集積回路装置の信頼性や取扱い易さを向上することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下では、モータ（例えば、プリンタやファクシミリの紙送りモータ）の駆動制御を行うモータドライバＩＣに本発明を適用した場合を例に挙げて説明を行う。
【００１７】
図１は、本発明に係るモータドライバＩＣの概略構成を示す配置レイアウト図である。本図に示すように、本実施形態のモータドライバＩＣは、ＩＣ外部との電気的接続を行う手段として、種々の外部端子（Ｕ、Ｖ、Ｗ、ＶＣＣ、ＦＧ、ＶＲＥＧ、ＨＵ＋、ＨＵ−、ＨＶ＋、ＨＶ−、ＨＷ＋、ＨＷ−）を有して成る。
【００１８】
また、本実施形態のモータドライバＩＣは、その回路要素として、ロジック回路１と、プリドライバ２と、ドライバ３と、ＦＧ信号出力回路４と、レギュレータ５と、ホールコンパレータ６と、を有して成る。
【００１９】
Ｕ、Ｖ、Ｗ端子は、それぞれ、モータを構成する３相（Ｕ、Ｖ、Ｗ相）のモータコイルに駆動信号を供給するための外部端子である。なお、これらの外部端子には、前記駆動信号として高電圧が印加されるため、その端子耐圧は高く設計されている。
【００２０】
ＶＣＣ端子は、ＩＣ外部の電源ラインから電力供給を受けるための外部端子である。なお、ＶＣＣ端子には、入力電圧として高電圧（例えば最大で３６［Ｖ］）が印加されるため、その端子耐圧は高く設計されている。
【００２１】
ＦＧ端子は、制御パルス信号（ＦＧ信号）をＩＣの外部に出力するための外部端子である。なお、ＦＧ端子には、電源ラインとの間にプルアップ抵抗が外部接続されている。
【００２２】
ＶＲＥＧ端子は、レギュレータ回路５で生成された定電圧を各相ホール素子の電源電圧として出力するための外部端子である。
【００２３】
ＨＵ＋端子、ＨＵ−端子、ＨＶ＋端子、ＨＶ−端子、ＨＷ＋端子、ＨＷ−端子は、それぞれ、ＩＣ外部の３相ホール素子ＨＵ、ＨＶ、ＨＷから各相ホール信号の入力を受けるための外部端子である。
【００２４】
ロジック回路１は、装置の全体動作（ＦＧ信号出力回路４を用いたＦＧ信号出力制御、ホールコンパレータ６の各相出力信号に基づくモータの定速度駆動制御及び位相制御、並びに、各種の回路保護制御など）を統括制御する手段である。なお、モータの定速度駆動制御及び位相制御について具体的に述べると、ロジック回路１は、ホールコンパレータ６の各相出力信号に基づいて、モータの回転速度及び位相の帰還制御を行いつつ、モータ各相のプリ駆動信号（ｕｈ、ｕｌ、ｖｈ、ｖｌ、ｗｈ、ｗｌ）を生成し、該プリ駆動信号をプリドライバ２に送出する。
【００２５】
プリドライバ２は、ロジック回路１から入力されるプリ駆動信号（ｕｈ、ｕｌ、ｖｈ、ｖｌ、ｗｈ、ｗｌ）のレベルシフトや波形成形を行い、モータ各相の駆動信号（ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬ）を生成して、これをドライバ３に送出する手段である。
【００２６】
ドライバ３は、Ｈブリッジ接続されたパワートランジスタ（不図示）を用いてモータを駆動する手段である。なお、パワートランジスタは、各々のゲートに入力される駆動信号（ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬ）に応じて開閉制御され、Ｕ、Ｖ、Ｗ端子に外部接続されたモータを駆動する。
【００２７】
ＦＧ信号出力回路４は、出力トランジスタとして、オープンドレイン形式のＮチャネル電界効果型トランジスタＮ１を備えて成り、ロジック回路１からの入力信号に応じてトランジスタＮ１の開閉制御を行うことで、モータの回転数に比例した周波数のＦＧ信号を生成し、これをＦＧ端子からＩＣ外部に送出する手段である。なお、本実施形態のＦＧ信号出力回路４は、出力トランジスタＮ１を静電破壊から保護するための手段として、本発明に係る静電破壊保護回路４１を有して成る。静電破壊保護回路４１の構成及び動作については、後ほど詳細な説明を行う。
【００２８】
レギュレータ５は、ＶＣＣ端子に印加される入力電圧から所望の出力電圧を生成し、これを各相ホール素子の電源電圧として、ＶＲＥＧ端子から送出する電圧変換手段である。
【００２９】
ホールコンパレータ６は、ＨＵ（＋／−）端子、ＨＶ（＋／−）端子、ＨＷ（＋／−）端子に各々印加される正弦波形状の各相ホール信号（＋／−）を互いに比較して矩形波形状の各相出力信号を生成し、当該各相出力信号をロジック回路１に送出する手段である。
【００３０】
次に、静電破壊保護回路４１の第１実施形態について、図２を参照しながら、その構成及び動作を詳細に説明する。
【００３１】
図２は、静電破壊保護回路４１の第１実施形態を示す回路図である。
【００３２】
本図に示すように、本実施形態の静電破壊保護回路４１は、ダイオードＤ１と、抵抗Ｒ１と、ｐｎｐ型バイポーラトランジスタＱｐ１と、クランプ素子ＣＬと、を有して成る。
【００３３】
ダイオードＤ１のアノードは、出力トランジスタＮ１への信号入力端（ロジック回路１の出力段を構成するインバータの出力端）に接続されている。ダイオードＤ１のカソードは、出力トランジスタＮ１のゲートに接続されている。
【００３４】
抵抗Ｒ１の一端は、前記信号入力端に接続されている。抵抗Ｒ１の他端は、接地端に接続されている。なお、抵抗Ｒ１の抵抗値は、数十［ｋΩ］とされている。
【００３５】
トランジスタＱｐ１のエミッタは、出力トランジスタＮ１のゲートに接続されている。トランジスタＱｐ１のベースは、抵抗Ｒ１の一端に接続されている。トランジスタＱｐ１のコレクタは、接地端に接続されている。
【００３６】
クランプ素子ＣＬは、出力トランジスタＮ１と並列する形で、ＦＧ端子と接地端との間に接続されており、ＦＧ端子にトリガ電圧を上回る過大電圧が印加されたときに、ＦＧ端子と接地端との間を短絡させることで、その端子電圧をクランプするトリガ素子である。なお、クランプ素子ＣＬのトリガ電圧は、出力トランジスタＮ１の設計耐圧よりも低い電圧値に設定されている。例えば、本実施形態の静電破壊保護回路４１では、出力トランジスタの設計耐圧が５０［Ｖ］であるのに対して、クランプ素子ＣＬのトリガ電圧は、４２［Ｖ］に設定されている。また、クランプ素子は、瞬時的な過大電圧（静電パルスなど）の印加では破壊されないように十分高耐圧に設計されている。
【００３７】
続いて、上記構成から成る静電破壊保護回路４１の動作説明を行う。
【００３８】
まず、モータドライバＩＣが単品状態（電力が供給されていない状態）である場合について詳細に説明する。
【００３９】
この場合、ＦＧ端子に静電パルス等が印加されると、出力トランジスタＮ１のゲート・ドレイン間に付随する寄生容量Ｃｇｄを介して、出力トランジスタＮ１のゲート電位が持ち上げられる。このとき、出力トランジスタＮ１のゲート・ソース間電圧が所定のオンスレッショルド電圧（約１．８［Ｖ］）を上回ると、出力トランジスタＮ１が意図せずにオンとなって、そのソース・ドレイン間に過大電流が流れてしまい、出力トランジスタＮ１が破壊に至るおそれがある。
【００４０】
一方、トランジスタＱｐ１について見た場合には、ＦＧ端子に静電パルス等が印加されると、出力トランジスタＮ１のゲート・ドレイン間に付随する寄生容量Ｃｇｄを介して、そのエミッタ電位が持ち上げられる形となる。このとき、トランジスタＱｐ１は、そのベース・エミッタ間電圧が所定のオンスレッショルド電圧（約０．７［Ｖ］）を上回ると、それまでのオフ状態からオン状態に遷移される。すなわち、トランジスタＱｐ１は、出力トランジスタＮ１よりも先にオンとなり、出力トランジスタＮ１のゲートを接地端に導通させる形となる。従って、出力トランジスタＮ１のゲート・ソース間電圧がそのオンスレッショルド電圧を上回ることはなく、出力トランジスタＮ１が意図せずオンしてしまうことを防止することができる。
【００４１】
このように、パッシブ型の静電破壊保護回路４１を備えて成るＦＧ信号出力回路４であれば、電力供給を要することなく、寄生容量Ｃｇｄを介したゲート電位の持ち上がりを防ぐことができるので、静電パルス等の印加によってオープンドレイン形式の出力トランジスタＮ１が意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となる。すなわち、本実施形態のモータドライバＩＣであれば、その単品状態時における出力トランジスタＮ１の静電破壊を効果的に防止することができる。また、本実施形態の静電破壊保護回路４１であれば、ゲート・ソース保護を兼ねることもできる上、プルダウンの効果も大きい。
【００４２】
また、本実施形態のモータドライバＩＣ１では、ＦＧ端子にクランプ素子ＣＬのトリガ電圧を上回る過大電圧が印加されると、クランプ素子ＣＬがオンとなるため、ＦＧ端子の端子電圧を接地端に逃がすことができる。従って、出力トランジスタＮ１の設計耐圧のみに依存した構成に比べて、出力トランジスタＮ１の静電破壊を効果的に防止することが可能となる。
【００４３】
次に、モータドライバＩＣが通常動作状態（電力が供給されている状態）である場合について詳細に説明する。
【００４４】
この場合、ロジック回路１からハイレベルの入力信号が印加されると、抵抗Ｒ１を介して接地端に電流が流れ、トランジスタＱｐ１のベース電位が持ち上げられるため、トランジスタＱｐ１はオフ状態となる。従って、出力トランジスタＮ１のゲートには、ハイレベルの入力信号が正常に印加される。一方、ロジック回路１からローレベルの入力信号が印加されると、出力トランジスタＮ１のゲートには、トランジスタＱｐ１のオン／オフ状態に依ることなく、ローレベルの入力信号が正常に印加される。
【００４５】
このように、モータドライバＩＣの通常動作状態において、静電破壊保護回路４１が出力トランジスタＮ１の開閉制御を妨げることはない。
【００４６】
なお、モータドライバＩＣが通常動作状態である場合にも、ＦＧ端子にクランプ素子ＣＬのトリガ電圧を上回る過大電圧が印加されたときには、クランプ素子ＣＬがオンとなるため、ＦＧ端子の端子電圧を接地端に逃がすことができる。従って、出力トランジスタＮ１の設計耐圧のみに依存した構成に比べて、出力トランジスタＮ１の静電破壊を効果的に防止することが可能となる。
【００４７】
次に、静電破壊保護回路４１の第２実施形態について、図３を参照しながら、その構成及び動作を詳細に説明する。
【００４８】
図３は、静電破壊保護回路４１の第２実施形態を示す回路図である。
【００４９】
なお、本実施形態の静電破壊保護回路４１は、先述の第１実施形態とほぼ同様の構成から成るため、第１実施形態と同様の部分には、図２と同一の符号を付すことで詳細な説明を省略し、以下では、本実施形態の特徴部分について、重点的な説明を行うことにする。
【００５０】
本図に示すように、本実施形態の静電破壊保護回路４１は、先述した第１実施形態の構成に加えて、抵抗Ｒ２〜Ｒ３と、ｎｐｎ型バイポーラトランジスタＱｎ１〜Ｑｎ２と、を有して成る。
【００５１】
抵抗Ｒ２の一端は、トランジスタＱｐ１のコレクタに接続されている。抵抗Ｒ２の他端は、接地端に接続されている。
【００５２】
トランジスタＱｎ１のコレクタは、出力トランジスタＮ１のゲートに接続されている。トランジスタＱｎ１のエミッタは、抵抗Ｒ３を介して、接地端に接続されている。トランジスタＱｎ１のベースは、抵抗Ｒ２の一端に接続されている。
【００５３】
トランジスタＱｎ２のコレクタは、出力トランジスタＮ１のゲートに接続されている。トランジスタＱｎ２のエミッタは、接地端に接続されている。トランジスタＱｎ２のベースは、抵抗Ｒ３の一端に接続されている。
【００５４】
すなわち、本実施形態の静電破壊保護回路４１は、先述した第１実施形態の構成に加えて、ｐｎｐ型バイポーラトランジスタＱｐ１のコレクタと接地端との間に接続された抵抗Ｒ２と；出力トランジスタＮ１のゲートと接地端との間にダーリントン接続され、かつ、初段のベースが抵抗Ｒ２の一端に接続された複数段（本実施形態では２段）のｎｐｎ型バイポーラトランジスタＱｎ１〜Ｑｎ２と；を有して成る構成とされている。
【００５５】
このような構成とすることにより、モータドライバＩＣの単品状態時において、ＦＧ端子に静電パルス等が印加されると、トランジスタＱｐ１のオンに伴い、トランジスタＱｎ１〜Ｑｎ２も相次いでオン状態に遷移されるので、出力トランジスタＮ１のゲートから迅速に電流を引き抜くことが可能となる。従って、急峻な静電パルス等が印加された場合にも、それに遅れることなく、寄生容量Ｃｇｄを介したゲート電位の持ち上がりを防ぐことができるので、出力トランジスタＮ１が意図せずオンしてしまうことを防止し、これを静電破壊から保護することが可能となる。
【００５６】
なお、上記の実施形態では、モータドライバＩＣに本発明を適用した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、オープンドレイン形式の出力トランジスタを備えた半導体集積回路全般に広く適用することが可能である。
【００５７】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００５８】
例えば、上記の実施形態では、出力トランジスタＮ１のゲート電位の持ち上がりを防止する手段として、ｐｎｐ型バイポーラトランジスタＱｐ１を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図４に示すように、トランジスタＱｐ１に代えて、より素子耐圧に優れたＰチャネル型電界効果トランジスタＰ１を用いても構わない。なお、当該構成を採用する場合には、トランジスタＰ１のソースを出力トランジスタＮ１のゲートに接続し、ドレインを接地端に接続し、ゲートを抵抗Ｒ１の一端に接続すればよい。
【００５９】
また、当該構成を採用する場合には、出力トランジスタＮ１のゲート電位の持ち上がりに際して、出力トランジスタＮ１よりもトランジスタＰ１を先にオンさせるべく、トランジスタＰ１については、そのオンスレッショルド電圧が出力トランジスタＮ１のそれよりも低くなるように素子設計を行うとよい。例えば、出力トランジスタＮ１のオンスレッショルド電圧が１．８［Ｖ］であれば、トランジスタＰ１のオンスレッショルド電圧は、その電圧値よりも低い１．０［Ｖ］に設定すればよい。
【００６０】
また、上記の実施形態では、出力トランジスタＮ１のゲートから迅速に電流を引き抜く手段として、ダーリントン接続された複数段のバイポーラトランジスタＱｎ１〜Ｑｎ２を用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、図５（ａ）、（ｂ）に示すように、バイポーラトランジスタＱｎ３〜Ｑｎ４、或いは、電界効果トランジスタＮ２〜Ｎ３から成るカレントミラー回路を設けても構わない。
【産業上の利用可能性】
【００６１】
本発明は、ロジック信号出力手段としてオープンドレイン形式の出力トランジスタを備えた半導体集積回路装置の信頼性や取扱い易さを高める上で有用な技術である。
【図面の簡単な説明】
【００６２】
【図１】は、本発明に係るモータドライバＩＣの概略構成を示す配置レイアウト図である。
【図２】は、静電破壊保護回路４１の第１実施形態を示す回路図である。
【図３】は、静電破壊保護回路４１の第２実施形態を示す回路図である。
【図４】は、静電破壊保護回路４１の変形例を示す回路図である。
【図５】は、静電破壊保護回路４１の別の変形例を示す回路図である。
【符号の説明】
【００６３】
１    ロジック回路
２    プリドライバ
３    ドライバ
４    ＦＧ信号出力回路
５    レギュレータ
６    ホールコンパレータ
４１    静電破壊保護回路
Ｎ１    Ｎチャネル型電界効果トランジスタ（出力トランジスタ）
Ｎ２〜Ｎ３    Ｎチャネル型電界効果トランジスタ
Ｐ１    Ｐチャネル型電界効果トランジスタ
Ｄ１    ダイオード
Ｒ１〜Ｒ３    抵抗
Ｑｐ１    ｐｎｐ型バイポーラトランジスタ
Ｑｎ１〜Ｑｎ４    ｎｐｎ型バイポーラトランジスタ
ＣＬ    クランプ素子
【図１】
2007158154.tif 000003
【図２】
2007158154.tif 000004
【図３】
2007158154.tif 000005
【図４】
2007158154.tif 000006
【図５】
2007158154.tif 000007