(57)【要約】【課題】  レイアウト面積を縮小できるとともに、インピーダンス補正やデータ伝送を高速に行うことができる出力回路を提供すること。【解決手段】  本発明にかかる出力回路は、プルアップ側出力バッファ回路１と、出力インピーダンスを調整するレプリカ・バイアス回路１０１と、を備え、プルアップ側出力バッファ回路１は、制御信号に基づいてインピーダンス調整するＱｐ０と、入力信号に基づいてオンオフするＱｐｕと、を有し、レプリカ・バイアス回路１０１は、制御信号をモニターするプルアップ側リファレンスバッファ回路３と、制御信号を生成する制御回路と、を有するものである。【選択図】  図１
2007013762.tif 000002
【特許請求の範囲】
【請求項１】
出力バッファ回路と、前記出力バッファ回路の出力インピーダンスを調整する出力インピーダンス調整回路と、を備える出力回路であって、
前記出力バッファ回路は、
電圧源と出力端子との間に設けられ前記出力インピーダンス調整回路からの制御信号に基づいて出力インピーダンスを調整する可変インピーダンス素子と、
入力信号に基づいて前記電圧源と前記出力端子との間の電流路の開閉を制御するスイッチと、を有し、
前記出力インピーダンス調整回路は、
前記制御信号をモニターするモニター回路と、
前記モニター回路によってモニターされた信号に基づいて前記制御信号を生成する制御回路と、を有する、
出力回路。
【請求項２】
前記可変インピーダンス素子は、前記制御信号を制御電極に入力するインピーダンス調整用トランジスタから構成され、
前記スイッチは、前記第１のトランジスタと直列に接続され前記入力信号を制御電極に入力するスイッチ用トランジスタから構成される、
請求項１に記載の出力回路。
【請求項３】
前記モニター回路は、
前記インピーダンス調整用トランジスタとほぼ同じディメンジョンであり前記制御信号を制御電極に入力する第１のモニター用トランジスタと、
前記スイッチ用トランジスタとほぼ同じディメンジョンであり前記第１のモニター用トランジスタと直列に接続される第２のモニター用トランジスタと、を有する、
請求項２に記載の出力回路。
【請求項４】
前記出力バッファ回路は、
前記出力端子と接地電位との間に設けられ前記出力インピーダンス調整回路からの第２の制御信号に基づいて出力インピーダンスを調整する第２の可変インピーダンス素子と、
前記入力信号に基づいて前記出力端子と前記接地電位との間の電流路の開閉を制御する第２のスイッチと、を有し、
前記出力インピーダンス調整回路は、
前記第２の制御信号をモニターする第２のモニター回路と、
前記第２のモニター回路によってモニターされた信号に基づいて前記第２の制御信号を生成する第２の制御回路と、を有する、
請求項２又は３に記載の出力回路。
【請求項５】
前記第２の可変インピーダンス素子は、前記第２の制御信号を制御電極に入力する第２のインピーダンス調整用トランジスタから構成され、
前記第２のスイッチは、前記第２のインピーダンス調整用トランジスタと直列に接続され前記入力信号を制御電極に入力する第２のスイッチ用トランジスタから構成される、
請求項４に記載の出力回路。
【請求項６】
前記可変インピーダンス素子は、前記電圧源と前記出力端子との間に設けられたインピーダンス調整用トランジスタから構成され、
前記スイッチは、前記インピーダンス調整用トランジスタの制御電極に対し前記入力信号が第１のレベルにあるときには前記電圧源の電圧を供給し、前記入力信号が第２のレベルにあるときには前記制御信号を供給する、
請求項１に記載の出力回路。
【請求項７】
前記モニター回路は、
前記インピーダンス調整用トランジスタとほぼ同じディメンジョンであり前記制御信号を制御電極に入力するモニター用トランジスタを有する、
請求項６に記載の出力回路。
【請求項８】
前記出力バッファ回路は、
前記出力端子と接地電位との間に設けられ前記出力インピーダンス調整回路からの第２の制御信号に基づいて出力インピーダンスを調整する第２の可変インピーダンス素子と、
前記入力信号に基づいて前記出力端子と前記接地電位との間の電流路の開閉を制御する第２のスイッチと、を有し、
前記出力インピーダンス調整回路は、
前記第２の制御信号をモニターする第２のモニター回路と、
前記第２のモニター回路によってモニターされた信号に基づいて前記第２の制御信号を生成する第２の制御回路と、を有する、
請求項６又は７に記載の出力回路。
【請求項９】
前記第２の可変インピーダンス素子は、前記出力端子と前記接地電位との間に設けられた第２のインピーダンス調整用トランジスタから構成され、
前記第２のスイッチは、前記第２のインピーダンス調整用トランジスタの制御電極に対し前記入力信号が前記第２のレベルにあるときには前記接地電位を供給し、前記入力信号が前記第１のレベルにあるときには前記第２の制御信号を供給する、
請求項８に記載の出力回路。
【請求項１０】
前記制御回路は、
基準電圧を生成する基準電圧生成回路と、
前記モニター回路が出力するモニター電圧と前記基準電圧とを比較する演算増幅器と、
前記演算増幅器の出力信号に基づいて、前記制御信号を生成するバイアス回路と、を有する、
請求項１乃至９のいずれか一つに記載の出力回路。
【請求項１１】
前記出力インピーダンス調整回路は、複数の前記出力バッファ回路に前記制御信号を与え、複数の前記出力バッファ回路の出力インピーダンスを調整する、
請求項１乃至１０のいずれか一つに記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関し、特に、出力バッファ回路と出力インピーダンス調整回路とを備える出力回路に関する。
【背景技術】
【０００２】
近年、コンピュータ等の情報通信装置において、処理速度の高速化やメモリの大容量化が急速に進んでいる。これに伴い、コンピュータの内部や外部インタフェースにおいて、安定した高速データ伝送が望まれている。
【０００３】
コンピュータ等に設けられた半導体チップ間のデータ伝送は、半導体チップの出力バッファ回路と半導体チップ間の伝送路を介して行われている。そして、データ伝送を高速に行うには、伝送損失を抑えるため、出力バッファ回路のインピーダンスと伝送路のインピーダンスの整合をとらなければならない。
【０００４】
図６は、従来の出力回路を示している。この従来の出力回路は、出力バッファ回路のインピーダンスを調整できる出力回路である。
【０００５】
従来の出力回路は、図６に示すように、入力されたデータを出力するプルアップ側出力バッファ回路２１とプルダウン側出力バッファ回路２２、プルアップ側出力バッファ回路２１とプルダウン側出力バッファ回路２２のインピーダンス値を制御するインピーダンス制御回路４０，４１を備えている。
【０００６】
また、従来の出力回路は、インピーダンス制御回路４０，４１に接続されるとともに、プルアップ側出力バッファ回路２１とプルダウン側出力バッファ回路２２のレプリカ回路であるプルアップ側リファレンスバッファ回路２３とプルダウン側リファレンスバッファ回路２４、所望のインピーダンス値となるプルアップ用外付け基準抵抗５とプルダウン用外付け基準抵抗６、基準電圧Ｖｒｅｆを生成する基準電圧作成抵抗７と基準電圧作成抵抗８、基準電圧Ｖｒｅｆとリファレンス電圧とを比較するコンパレータ３６，３７、コンパレータ３６，３７の出力をラッチし、ラッチした信号をインピーダンス制御回路４０，４１へ出力するラッチ３８，３９、クロック信号ＣＬＫから所定の周期を生成する分周回路４４、ラッチ３８，３９がラッチするタイミングやインピーダンス制御回路４０，４１がインピーダンスを制御するタイミングを生成するタイミングコントローラ４５を備えている。
【０００７】
プルアップ側出力バッファ回路２１には、Ｑｐｕ１乃至ＱｐｕｎのＰチャネルのＭＯＳＦＥＴが並列アレイ状に複数配置され、選択回路４２によって動作させるＭＯＳＦＥＴが選択される。プルダウン側出力バッファ回路２２には、Ｑｎｄ１乃至ＱｎｄｎのＮチャネルのＭＯＳＦＥＴが並列アレイ状に複数配置され、選択回路４３によって動作させるＭＯＳＦＥＴが選択される。
【０００８】
図６中の（ａ）に示すように、選択回路４２，４３は、ＡＮＤ回路から構成されており、インピーダンス制御回路４０、４１から出力されるそれぞれのＯＮ／ＯＦＦ信号と入力されるデータとのＡＮＤ条件によってＯＮ信号を出力する。一般的に、選択回路４２，４３から出力されるＯＮ信号の数、すなわち、選択されるＭＯＳＦＥＴの数によって、インピーダンスが調整されている。
【０００９】
しかしながら、それら複数のＭＯＳＦＥＴのＯＮ／ＯＦＦ信号は温度・電圧などの環境・仕様条件の変動に対応し、特定周期で更新するが、そのタイミング作成のために分周回路４４、タイミングコントローラ４５が必要となってしまうとともに、インピーダンスの補正・更新は、その特定周期で決定されるためリアルタイムで補正することができない。すなわち、インピーダンスの補正・更新の間隔が特定周期となるため、補正追従に特定周期未満の遅れが生じてしまう。
【００１０】
また、それら複数のＭＯＳＦＥＴは粗調整・微調整用にサイズ・ディメンジョン（ゲート長やゲート幅）を変えてインピーダンス値を変えているため、ＯＮすべきＭＯＳＦＥＴが全てＯＮとなり所望のインピーダンス値になるまでのインピーダンス不整合時間が長くなる場合や、ＯＦＦすべきＭＯＳＦＥＴが全てＯＦＦとなりハイインピーダンスになるまでの時間が長くなる場合が生じる。すなわち、高速インタフェース、高速データ伝送の障害となる場合がある。
【００１１】
さらに、インピーダンス整合を必要とする出力端子数が多くなるほど、それらインピーダンス調整用ＭＯＳＦＥＴの占める面積が大きくなり、チップにおけるＩ／Ｏ部の占有面積大、コスト高という支障を生じる。例えば、一つの出力回路でプルアップ側のＰチャネルのＭＯＳＦＥＴとプルダウン側のＮチャネルのＭＯＳＦＥＴが各８個必要となったり、さらにインピーダンス整合精度を上げるには、各１６個など多くのＭＯＳＦＥＴを必要となってしまう。
【００１２】
尚、従来の出力回路として特許文献１乃至３が知られている。
【特許文献１】特開２００２−１５２０３２号公報
【特許文献２】特開平８−３３０９３６号公報
【特許文献３】特開平９−２６１０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように、従来の出力回路では、使用環境の変化に対してインピーダンス補正がリアルタイムに対応できず遅延が生じるためにデータ転送高速化の障害となり、またレイアウト面積も増大するという問題点があった。
【課題を解決するための手段】
【００１４】
本発明にかかる出力回路は、出力バッファ回路と、前記出力バッファ回路の出力インピーダンスを調整する出力インピーダンス調整回路と、を備える出力回路であって、前記出力バッファ回路は、電圧源と出力端子との間に設けられ前記出力インピーダンス調整回路からの制御信号に基づいて出力インピーダンスを調整する可変インピーダンス素子と、入力信号に基づいて前記電圧源と前記出力端子との間の電流路の開閉を制御するスイッチと、を有し、前記出力インピーダンス調整回路は、前記制御信号をモニターするモニター回路と、前記モニター回路によってモニターされた信号に基づいて前記制御信号を生成する制御回路と、を有するものである。
【００１５】
この出力回路によれば、出力バッファ回路の制御信号をモニターしながら、モニターした信号に基づいて制御信号を生成するため、環境の変化に対しリアルタイムにインピーダンスを補正できるようになり、高速なデータ転送が可能になる。また、制御信号に基づいてインピーダンスが変化する可変インピーダンス素子を用いることにより、出力バッファ回路の素子数を削減しレイアウト面積を縮小することができる。
【発明の効果】
【００１６】
本発明によれば、使用環境の変化に即座に追随したインピーダンス補正が可能となるのでデータ転送を高速化でき、また出力バッファ回路部を構成するトランジスタの個数を削減できるのでレイアウト面積の小さい出力回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
発明の実施の形態１．
まず、図１の回路図を用いて、本発明の実施の形態１にかかる出力回路の構成について説明する。本実施形態では、出力回路のインピーダンス調整用にゲートを常時バイアスしたＭＯＳＦＥＴをプルアップ側、プルダウン側各１個で形成し、それと縦積み直列にＭＯＳＦＥＴをさらに各１個接続して、入力されるデータによってプルアップ側、プルダウン側のＯＮ／ＯＦＦ切替えし、Ｈ（Ｈｉｇｈ）／Ｌ（Ｌｏｗ）を出力する。
【００１８】
図１に示されるように、この出力回路は、プルアップ側出力バッファ回路１と、プルダウン側出力バッファ回路２と、レプリカ・バイアス回路１０１とを備えている。
【００１９】
プルアップ側出力バッファ回路１とプルダウン側出力バッファ回路２は、プッシュプル回路を構成しており、入力されるデータがＬであれば、プルアップ側出力バッファ回路１によってＨを出力し、入力されるデータがＨであれば、プルダウン側出力バッファ回路２によってＬを出力する。
【００２０】
レプリカ・バイアス回路１０１は、プルアップ側出力バッファ回路１とプルダウン側出力バッファ回路２のインピーダンス（出力インピーダンス）を調整する出力インピーダンス調整回路であり、プルアップ側リファレンスバッファ回路３と、プルダウン側リファレンスバッファ回路４と、プルアップ用外付け基準抵抗５と、プルダウン用外付け基準抵抗６と、基準電圧作成抵抗７，８と、オペアンプ３０，３１と、バイアス回路３２，３３とを備えている。
【００２１】
図に示されるＱｐ０、Ｑｐｕ、ＲＱｐ０、ＲＱｐｕは、ＰチャネルＭＯＳＦＥＴであり、Ｑｎ０、Ｑｎｄ、ＲＱｎ０、ＲＱｎｄは、ＮチャネルＭＯＳＦＥＴである。
【００２２】
プルアップ側出力バッファ回路１は、縦積み直列に接続されたＱｐ０とＱｐｕとを有している。Ｑｐｕは、入力信号に基づいてオンオフし出力信号を出力する、すなわちスイッチ動作するスイッチ用トランジスタであり、Ｑｐ０は、レプリカ・バイアス回路１０１によってインピーダンス調整される制御信号が制御電極に入力されるトランジスタである。すなわち、Ｑｐ０は、レプリカ・バイアス回路１０１によって生成されるバイアス（制御信号の電圧）に基づいてインピーダンス（オン抵抗値）が可変する可変インピーダンス素子となるインピーダンス調整用トランジスタである。
【００２３】
Ｑｐ０のソースには電源電位ＶＤＤが供給され、Ｑｐ０のドレインはＱｐｕのソースに接続され、Ｑｐ０のゲートはバイアス回路３２の出力端に接続され、Ｑｐｕのドレインは出力端子ＯＵＴに接続されている。
【００２４】
プルダウン側出力バッファ回路２は、縦積み直列に接続されたＱｎ０とＱｎｄとを有している。Ｑｎｄは、入力信号に基づいてオンオフし出力信号を出力する、すなわちスイッチ動作するスイッチ用トランジスタであり、Ｑｎ０は、レプリカ・バイアス回路１０１によってインピーダンス調整される制御信号が制御電極に入力されるトランジスタである。すなわち、Ｑｎｄは、レプリカ・バイアス回路１０１によって生成されるバイアス（制御信号の電圧）に基づいてインピーダンス（オン抵抗値）が可変する可変インピーダンス素子となるインピーダンス調整用トランジスタである。
【００２５】
Ｑｎｄのドレインは、出力端子ＯＵＴとプルアップ側出力バッファ回路１のＱｐｕのドレインに接続され、ＱｎｄのソースはＱｎ０のドレインに接続され、Ｑｎ０のソースはＧＮＤ電位に接地され、Ｑｎ０のゲートはバイアス回路３３の出力端に接続されている。
【００２６】
入力されるデータは、プルアップ側出力バッファ回路１のＱｐｕのゲートと、プルダウン側出力バッファ回路２のＱｎｄのゲートに入力され、入力されるデータに基づいて、ＱｐｕのドレインやＱｎｄのドレインから信号が出力される。入力されるデータがＬであれば、Ｑｐｕがオン、Ｑｎｄがオフして出力端子ＯＵＴからＨを出力し、入力されるデータがＨであれば、Ｑｐｕがオフ、Ｑｎｄがオンして出力端子からＬを出力する。
【００２７】
プルアップ側リファレンスバッファ回路３は、プルアップ側出力バッファ回路１に入力されるバイアス信号をモニターするモニター回路である。プルアップ側リファレンスバッファ回路３は、プルアップ側出力バッファ回路１のレプリカ回路、すなわち、プルアップ側出力バッファ回路１と同様の構成の回路であり、モニター用トランジスタであるＲＱｐ０とＲＱｐｕとを有している。例えば、プルアップ側リファレンスバッファ回路３は、プルアップ側出力バッファ回路１のレプリカ回路であり、同じバイアス信号が入力されるため、対応する端子の電位はそれぞれ同一となる。この例では、Ｑｐ０とＲＱｐ０、ＱｐｕとＲＱｐｕは同一ディメンジョンで形成されており、また同一プロセスで形成されている。
【００２８】
ＲＱｐ０，ＲＱｐｕは、プルアップ側出力バッファ回路１のＱｐ０，Ｑｐｕと同様に接続されている。ＲＱｐ０のソースには電源電位ＶＤＤが供給され、ＲＱｐ０のドレインはＲＱｐｕのソースに接続され、ＲＱｐ０のゲートはバイアス回路３２の出力端に接続され、ＲＱｐｕのドレインは基準抵抗５を介してＧＮＤ電位に接地され、ＲＱｐｕのゲートはＧＮＤ電位に接地されている。
【００２９】
プルダウン側リファレンスバッファ回路４は、プルダウン側出力バッファ回路２に入力されるバイアス信号をモニターするモニター回路である。プルダウン側出力バッファ回路２のレプリカ回路、すなわち、プルダウン側出力バッファ回路２と同様の構成の回路であり、モニター用トランジスタであるＲＱｎ０とＲＱｎｄとを有している。例えば、プルダウン側リファレンスバッファ回路４は、プルダウン側出力バッファ回路２のレプリカ回路であり、同じバイアス信号が入力されるため、対応する端子の電位はそれぞれ同一となる。この例では、Ｑｎ０とＲＱｎ０、ＱｎｄとＲＱｎｄは同一ディメンジョンで形成されており、また同一プロセスで形成されている。
【００３０】
ＲＱｎ０，ＲＱｎｄは、プルダウン側出力バッファ回路２のＱｎ０，Ｑｎｄと同様に接続されている。ＲＱｎｄのドレインは、基準抵抗６を介して電源電位ＶＤＤに接続され、ＲＱｎｄのソースはＲＱｎ０のドレインに接続され、ＲＱｎｄのゲートは電源電位ＶＤＤに接続され、ＲＱｎ０のソースはＧＮＤ電位に接地され、ＲＱｎ０のゲートはバイアス回路３３の出力端に接続されている。
【００３１】
基準抵抗５は、プルアップ側リファレンスバッファ回路３のインピーダンスを所望の値に合致させるためのものである。基準抵抗６は、プルダウン側リファレンスバッファ回路４のインピーダンスを所望の値に合致させるためのものである。基準電圧作成抵抗７と基準電圧作成抵抗８とは、基準電位Ｖｒｅｆを生成する基準電圧生成回路を構成する。例えば、基準電圧作成抵抗７，８とオペアンプ３０，３１、バイアス回路３２は、プルアップ側リファレンスバッファ回路３とプルダウン側リファレンスバッファ回路４がモニターした信号に基づいて、プルアップ側出力バッファ回路１とプルダウン側出力バッファ回路２の制御信号を生成する制御回路である。すなわち、プルアップ側の制御回路は、オペアンプ３０とバイアス回路３２を有し、プロダウン側の制御回路は、オペアンプ３０とバイアス回路３２を有している。
【００３２】
オペアンプ（演算増幅器）３０は、電位Ａと基準電位Ｖｒｅｆとを比較する差動増幅器である。プルアップ側リファレンスバッファ回路３とプルアップ用外付け基準抵抗５との間の電位Ａは、オペアンプ３０の＋側の正転入力端子に入力され、もう一方のオペアンプ３０の−側の反転入力端子には、基準電圧作成抵抗７と基準電圧作成抵抗８の間の基準電位Ｖｒｅｆが入力される。
【００３３】
オペアンプ（演算増幅器）３１は、電位Ｂと基準電位Ｖｒｅｆとを比較する差動増幅器である。プルダウン側リファレンスバッファ回路４とプルダウン用外付け基準抵抗６との間の電位Ｂは、オペアンプ３１の−側の反転入力端子に入力され、もう一方のオペアンプ３１の＋側の正転入力端子には、基準電圧作成抵抗７と基準電圧作成抵抗８の間の基準電位Ｖｒｅｆが入力される。
【００３４】
バイアス回路３２は、オペアンプ３０の出力信号に基づいて、Ｑｐ０やＲＱｐ０のバイアス信号を生成する回路である。オペアンプ３０の出力は、バイアス回路３２に入力され、そのバイアス回路３２の出力は、プルアップ側出力バッファ回路１のＱｐ０のゲートと、プルアップ側リファレンスバッファ回路３のＲＱｐ０のゲートに入力される。
【００３５】
バイアス回路３３は、オペアンプ３１の出力信号に基づいて、Ｑｎ０やＲＱｎ０のバイアス信号を生成する回路である。オペアンプ３１の出力は、バイアス回路３２に入力され、そのバイアス回路３３の出力は、プルダウン側出力バッファ回路２のＱｎ０のゲートと、プルダウン側リファレンスバッファ回路４のＲＱｎ０のゲートに入力される。
【００３６】
この例では、基準電圧作成抵抗７と基準電圧作成抵抗８とは同一の抵抗値であり、基準電圧Ｖｒｅｆは電源電位ＶＤＤ／２となる。各バッファ回路のインピーダンス値は、Ｑｐ０とＱｐｕ、ＲＱｐ０とＲＱｐｕ、Ｑｎ０とＱｎｄ、ＲＱｎ０とＲＱｎｄのそれぞれ２つのＭＯＳＦＥＴのドレイン・ソース間抵抗の直列の和となる。
【００３７】
プルアップ用外付け基準抵抗５とプルダウン用外付け基準抵抗６は、整合するインピーダンス値になっている。そして、基準電圧Ｖｒｅｆと電位Ａ及び電位Ｂが等しくなるように、すなわち、電位Ａ及び電位Ｂが電源電位ＶＤＤ／２となるように、オペアンプ３０とバイアス回路３２、オペアンプ３１とバイアス回路３３によってＭＯＳＦＥＴのゲートバイアス値が制御される。オペアンプ３０とバイアス回路３２にてＱｐ０とＲＱｐ０のゲートバイアス値を制御し、オペアンプ３１とバイアス回路３３にてＱｎ０とＲＱｎ０のゲートバイアス値を制御する。このようにしてプルアップ側リファレンスバッファ回路３での電圧降下とプルアップ用外付け基準抵抗５での電圧降下は何れもＶＤＤ／２となり、プルアップ側リファレンスバッファ回路３のインピーダンスはプルアップ用外付け基準抵抗５のインピーダンスと等しくなり、またプルアップ側出力バッファ回路１のインピーダンスもプルアップ用外付け基準抵抗５のインピーダンスと等しくなる。プルダウン側についても同様に、プルダウン側リファレンスバッファ回路４のインピーダンスはプルダウン用外付け基準抵抗６のインピーダンスと等しくなり、またプルダウン側出力バッファ回路２のインピーダンスもプルアップ用外付け基準抵抗５のインピーダンスと等しくなる。
【００３８】
温度・電圧などの環境・使用条件の変動によって、プルアップ側出力バッファ回路１とプルダウン側出力バッファ回路２のインピーダンス値が変動した時には、ゲート長、ゲート幅のディメンジョンなど同一形成方法のＭＯＳＦＥＴ、構造・回路としているためにプルアップ側リファレンスバッファ回路３とプルダウン側リファレンスバッファ回路４のインピーダンス値も同じ値に変動する。
【００３９】
電位Ａと電位Ｂは、基準電圧Ｖｒｅｆとずれることになるが、オペアンプ３０とオペアンプ３１ではその差分電圧を検出し、この差分電圧に基づいて、バイアス回路３２とバイアス回路３３にて電位Ａと電位Ｂが基準電圧Ｖｒｅｆと一致するようＲＱｐ０とＲＱｎ０のゲートバイアス値を変える。
【００４０】
バイアス回路３２とバイアス回路３３の出力は、同時にプルアップ側出力バッファ回路１とプルダウン側出力バッファ回路２のＱｐ０とＱｎ０のゲートにも入力され、バイアスしているために所望のインピーダンス値であるプルアップ用外付け基準抵抗５とプルダウン用外付け基準抵抗６に一致するようになる。
【００４１】
本実施形態では、出力バッファ回路のインピーダンス整合を１個のＭＯＳＦＥＴで、そのゲートをアナログ的にバイアス制御することによって実施しているために、インピーダンスの補正値を一定周期で二値化する方式（図６の従来例）におけるタイミング制御などの論理回路が不要になる。
【００４２】
また、論理回路が不要になるとともに出力バッファ回路のインピーダンス制御を１個のＭＯＳＦＥＴで実施するので、レイアウト面積を小さくすることができる。
【００４３】
さらに、１個のＭＯＳＦＥＴで常時印加のゲートバイアス値でインピーダンス制御を行うため二値化・特定周期補正方式での周期間隔での補正遅れがなく、環境の変化に追随してリアルタイムに高速なインピーダンス制御、補正ができる。
【００４４】
さらにまた、１個のＭＯＳＦＥＴでＯＮ／ＯＦＦ、Ｈ／Ｌの切換えを行うので、その１個のＭＯＳＦＥＴだけのスピードで速度が決定するため、高速インタフェース、高速データ伝送ができる。
【００４５】
また、本実施形態の他の例として、図２に示すように、複数の出力バッファ回路を設けることも可能である。図２では、レプリカ・バイアス回路１０１に、１−１乃至１−ｎのｎ個のプルアップ側出力バッファ回路と、２−１乃至２−ｎのｎ個のプルダウン側出力バッファ回路２が接続されている。
【００４６】
このように、本実施形態のレプリカ・バイアス回路は、出力バッファ回路の出力信号ではなく、出力バッファ回路のＭＯＳＦＥＴのバイアス信号を参照しているため、１つのレプリカ・バイアス回路で複数の出力バッファ回路のインピーダンスを調整することができる。
【００４７】
発明の実施の形態２．
次に、図３乃至図５の回路図を用いて、本発明の実施の形態２にかかる出力回路の構成について説明する。本実施形態では、出力バッファ回路内に切替回路を設け、この切替回路では入力されるデータによってプルアップ側もしくはプルダウン側出力バッファ回路の一方をアクティブ（オン状態、活性状態もしくは有効）にし、他方をインアクティブ（オフ状態、非活性状態もしくは無効）にして、Ｈ／Ｌを出力する。また、アクティブ側の出力バッファ回路のＭＯＳＦＥＴのゲートには、データが入力されるとともに、インアクティブ側の出力バッファ回路のＭＯＳＦＥＴのゲートにバイアス制御信号が入力され、所望のインピーダンス値になるように制御される。
【００４８】
図３に示された符号のうち、図１と同じ符号を付した構成は、図１に示す構成と同じか又は類似の構成を示している。基本的な構成、インピーダンス値の補正方法などは、実施の形態１と同じである。
【００４９】
図３に示すように、本実施形態では、各バッファ回路内のＭＯＳＦＥＴは、各１個で構成されており、インピーダンス値はこれらのＭＯＳＦＥＴ１個のドレイン・ソース間抵抗で決定する。プルアップ側出力バッファ回路１１はインピーダンス調整用のＱｐ１０を有し、プルダウン側出力バッファ回路１２はインピーダンス調整用のＱｎ１０を有し、レプリカ・バイアス回路１０１ａのプルアップ側リファレンスバッファ回路１３はモニター用のＲＱｐ１０を有し、レプリカ・バイアス回路１０１ａのプルダウン側リファレンスバッファ回路１４はモニター用のＲＱｎ１０を有している。
【００５０】
さらに、プルアップ側出力バッファ回路１１は切替回路（スイッチ）３４を有し、プルダウン側出力バッファ回路１２は切替回路（スイッチ）３５を有している。切替回路３４，３５は、図４に示すように、Ｑｐ１０，Ｑｎ１０のゲートに入力される信号を切替える。
【００５１】
切替回路３４は、Ｑｐ１０のゲートに入力される信号の切替えを行い、Ｑｐ１０のゲートに、電源電位ＶＤＤもしくはバイアス回路２３のバイアス信号のいずれかを入力するように制御する。切替回路３４は、Ｑｎ１０のゲートに入力される信号の切替えを行い、Ｑｎ１０のゲートに、接地電位ＧＮＤもしくはバイアス回路３３のバイアス信号のいずれかを入力するように制御する。
【００５２】
すなわち、切替回路３４，３５は、入力されるデータのＨ／Ｌに応じて、Ｑｐ１０とＱｎ１０のアクティブ／インアクティブを切替えるとともに、バイアス回路３２，３３のバイアス値の有効／無効を切替える。例えば、アクティブ側のＭＯＳＦＥＴにはバイアス回路３２もしくは３３を接続し、インアクティブ側のＭＯＳＦＥＴには、電源電位ＶＤＤ又は接地電位ＧＮＤが接続するようにして、ハイインピーダンスにする。
【００５３】
図５（ａ）および（ｂ）は、それぞれが切替回路３４の例を示しており、図５（ｃ）および（ｄ）は、それぞれが切替回路３５の例を示している。図５に示すスイッチＳＷ１乃至ＳＷ６は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを有するスイッチング素子であり、このＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが同じタイミングでオン／オフされて、スイッチとして動作する。
【００５４】
図５（ａ）の切替回路３４は、スイッチＳＷ１，ＳＷ２とインバータＩＮＶ１を備えている。スイッチＳＷ１は、電源電位ＶＤＤとＱｐ１０のゲートとの接続をスイッチングし、スイッチＳＷ２は、バイアス回路３２とＱｐ１０のゲートとの接続をスイッチングする。インバータＩＮＶ１は、データの信号を反転した反転信号を生成する。
【００５５】
スイッチＳＷ１のＮチャネルＭＯＳＦＥＴ側にはデータが入力され、スイッチＳＷ１のＰチャネルＭＯＳＦＥＴ側には、インバータＩＮＶ１を介して、データの反転信号が入力される。スイッチＳＷ２のＰチャネルＭＯＳＦＥＴ側にはデータが入力され、スイッチＳＷ２のＮチャネルＭＯＳＦＥＴ側には、インバータＩＮＶ１を介して、データの反転信号が入力される。
【００５６】
すなわち、データがＨのときは、スイッチＳＷ１がオン、スイッチＳＷ２がオフとなり、Ｑｐ１０のゲートに電源電位ＶＤＤが入力され、データがＬのときは、スイッチＳＷ１がオフ、スイッチＳＷ２がオンとなり、Ｑｐ１０のゲートにバイアス回路３２の出力信号が入力される。
【００５７】
図５（ｂ）の切替回路３４は、スイッチＳＷ３、ＰチャネルＭＯＳＦＥＴであるＰＭＯＳ１、インバータＩＮＶ２−１，ＩＮＶ２−２を備えている。ＰＭＯＳ１は、電源電位ＶＤＤとＱｐ１０のゲートとの接続をスイッチングし、スイッチＳＷ３は、バイアス回路３２とＱｐ１０のゲートとの接続をスイッチングする。インバータＩＮＶ２−１，ＩＮＶ２−２のそれぞれは、データの信号を反転した反転信号を生成する。
【００５８】
ＰＭＯＳ１のゲートにはインバータＩＮＶ２−２を介してデータの反転信号が入力される。スイッチＳＷ３のＰチャネルＭＯＳＦＥＴ側にはデータが入力され、スイッチＳＷ３のＮチャネルＭＯＳＦＥＴ側には、インバータＩＮＶ２−１を介して、データの反転信号が入力される。
【００５９】
すなわち、データがＨのときは、ＰＭＯＳ１がオン、スイッチＳＷ３がオフとなり、Ｑｐ１０のゲートに電源電位ＶＤＤが入力され、データがＬのときは、ＰＭＯＳ１がオフ、スイッチＳＷ３がオンとなり、Ｑｐ１０のゲートにバイアス回路３２の出力信号が入力される。なお、インバータＩＮＶ２−１とインバータＩＮＶ２−２とを１個のインバータで兼用しても良い。
【００６０】
図５（ｃ）の切替回路３５は、図５（ａ）のプルアップ側切替回路に対応するプルダウン側切替回路であり、スイッチＳＷ４，ＳＷ５とインバータＩＮＶ３を備えている。スイッチＳＷ４は、バイアス回路３３とＱｎ１０のゲートとの接続をスイッチングし、スイッチＳＷ５は、接地電位ＧＮＤとＱｎ１０のゲートとの接続をスイッチングする。インバータＩＮＶ３は、データの信号を反転した反転信号を生成する。
【００６１】
スイッチＳＷ４のＮチャネルＭＯＳＦＥＴ側にはデータが入力され、スイッチＳＷ４のＰチャネルＭＯＳＦＥＴ側には、インバータＩＮＶ３を介して、データの反転信号が入力される。スイッチＳＷ５のＰチャネルＭＯＳＦＥＴ側にはデータが入力され、スイッチＳＷ５のＮチャネルＭＯＳＦＥＴ側には、インバータＩＮＶ３を介して、データの反転信号が入力される。
【００６２】
すなわち、データがＨのときは、スイッチＳＷ４がオン、スイッチＳＷ５がオフとなり、Ｑｎ１０のゲートにバイアス回路３３の出力信号が入力され、データがＬのときは、スイッチＳＷ４がオフ、スイッチＳＷ５がオンとなり、Ｑｎ１０のゲートに接地電位ＧＮＤの出力信号が入力される。
【００６３】
図５（ｄ）の切替回路３５は、図５（ｂ）のプルアップ側切替回路に対応するプルダウン側切替回路であり、スイッチＳＷ６、ＮチャネルＭＯＳＦＥＴであるＮＭＯＳ１、インバータＩＮＶ４−１，ＩＮＶ４−２を備えている。スイッチＳＷ６は、バイアス回路３３とＱｎ１０のゲートとの接続をスイッチングし、ＮＭＯＳ１は、接地電位ＧＮＤとＱｎ１０のゲートとの接続をスイッチングする。インバータＩＮＶ４−１，ＩＮＶ４−２のそれぞれは、データの信号を反転した反転信号を生成する。
【００６４】
ＮＭＯＳ１のゲートにはインバータＩＮＶ４−２を介してデータの反転信号が入力される。スイッチＳＷ６のＰチャネルＭＯＳＦＥＴ側にはデータが入力され、スイッチＳＷ６のＮチャネルＭＯＳＦＥＴ側には、インバータＩＮＶ４−１を介して、データの反転信号が入力される。
【００６５】
すなわち、データがＨのときは、スイッチＳＷ６がオン、ＮＭＯＳ１がオフとなり、Ｑｎ１０のゲートにバイアス回路３３の出力信号が入力され、データがＬのときは、スイッチＳＷ６がオフ、ＮＭＯＳ１がオンとなり、Ｑｎ１０のゲートに接地電位ＧＮＤの出力信号が入力される。なお、インバータＩＮＶ４−１とインバータＩＮＶ４−２とを１個のインバータで兼用しても良い。
【００６６】
本実施形態では、実施の形態１と同じくアナログ制御であるためリアルタイムでのインピーダンス高速補正ができ、またデータ出力も１個のＭＯＳＦＥＴのＯＮ／ＯＦＦで実施しており、その１個のＭＯＳＦＥＴだけのスピードで決定するためデータ伝送も高速でできる。
【００６７】
また、各バッファ回路内のインピーダンスは、ＭＯＳＦＥＴ１個で決定するようにしているため、実施の形態１の縦積み直列２段構成に比べ１個当たりのＭＯＳＦＥＴサイズが約１／２と小さく、個数も１個にしているので約１／４のレイアウト面積となり、特に切換回路のないリファレンスバッファ回路のレイアウト面積を小さくできる。
【００６８】
さらに、出力回路におけるインピーダンス調整を１個のＭＯＳＦＥＴのゲート常時バイアスで制御するので、レイアウト面積が小さくなり、リアルタイムでのインピーダンス高速補正ができ、またデータ伝送も高速にできる。
【図面の簡単な説明】
【００６９】
【図１】本発明にかかる出力バッファの構成を示す回路図である。
【図２】本発明にかかる出力バッファの構成を示す回路図である。
【図３】本発明にかかる出力バッファの構成を示す回路図である。
【図４】本発明にかかる出力バッファの構成を示す回路図である。
【図５】本発明にかかる出力バッファの構成を示す回路図である。
【図６】従来の出力バッファの構成を示す回路図である。
【符号の説明】
【００７０】
１  プルアップ側出力バッファ回路
２  プルダウン側出力バッファ回路
３  プルアップ側リファレンスバッファ回路
４  プルダウン側リファレンスバッファ回路
５  プルアップ用外付け基準抵抗
６  プルダウン用外付け基準抵抗
７  基準電圧作成抵抗
８  基準電圧作成抵抗
１１  プルアップ側出力バッファ回路
１２  プルダウン側出力バッファ回路
１３  プルアップ側リファレンスバッファ回路
１４  プルダウン側リファレンスバッファ回路
２１  プルアップ側出力バッファ回路
２２  プルダウン側出力バッファ回路
２３  プルアップ側リファレンスバッファ回路
２４  プルダウン側リファレンスバッファ回路
３０  オペアンプ
３１  オペアンプ
３２  バイアス回路
３３  バイアス回路
３４  切替回路
３５  切替回路
３６  コンパレータ
３７  コンパレータ
３８  ラッチ回路
３９  ラッチ回路
４０  インピーダンス制御回路
４１  インピーダンス制御回路
４２  選択回路
４３  選択回路
４４  分周回路
４５  タイミングコントローラ
１０１  レプリカ・バイアス回路
Ｑｐ０，Ｑｐ１０，Ｑｐｕ，Ｑｐｕ１〜Ｑｐｕｎ  ＰチャネルＭＯＳＦＥＴ
ＲＱｐ０，ＲＱｐ１０，ＲＱｐｕ，ＲＱｐｕ１〜ＲＱｐｕｎ  
ＰチャネルＭＯＳＦＥＴ
Ｑｎ０，Ｑｎ１０，Ｑｎｄ，Ｑｎｄ１〜Ｑｎｄｎ  ＮチャネルＭＯＳＦＥＴ
ＲＱｎ０，ＲＱｎ１０，ＲＱｎｄ，ＲＱｎｄ１〜ＲＱｎｄｎ  
ＮチャネルＭＯＳＦＥＴ
ＯＵＴ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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