(57)【要約】【課題】ゲッタリング機能を有する低欠陥エピタキシャル半導体基板を提供する。【解決手段】半導体基板、半導体基板内に形成された非キャリア性ドーパント層、非キャリア性ドーパント層を内部に含むキャリア性ドーパント層及び半導体基板上面に形成されたエピタキシャル層を含む。これにより、金属不純物を容易にゲッタリングでき、エピタキシャル半導体基板の欠陥が容易に治癒でき、アニーリング工程を短時間に遂行できる。前記非キャリア性ドーパントは、炭素、ゲルマニウム、錫、鉛又はこれらのグループから選択されたドーパントである。【選択図】図３
2007036250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された非キャリア性ドーパント層と、
前記非キャリア性ドーパント層を内部に含むキャリア性ドーパント層と、
前記半導体基板上面に形成されたエピタキシャル層と、を含むことを特徴とするエピタキシャル半導体基板。
【請求項２】
前記非キャリア性ドーパントは、炭素、ゲルマニウム、錫、鉛又はこれらのグループから選択されたドーパントであることを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項３】
前記キャリア性ドーパントは、周期律表の１３族元素又は１５族元素から選択されたドーパントであることを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項４】
前記非キャリア性ドーパント層は炭素を用いて形成され、前記キャリア性ドーパント層は硼素を用いて形成されることを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項５】
前記半導体基板はｎ型であり、前記エピタキシャル層はｐ型であることを特徴とする請求項４に記載のエピタキシャル半導体基板。
【請求項６】
前記半導体基板はｎ型であり、前記エピタキシャル層はｐ型であることを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項７】
前記非キャリア性ドーパント層の厚さが０．５μｍ〜２μｍであることを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項８】
前記非キャリア性ドーパント層のピークドーピング濃度が約１×１０１９／ｃｍ３〜５×１０２０／ｃｍ３であることを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項９】
前記非キャリア性ドーパント層内には、前記キャリア性ドーパントと前記非キャリア性ドーパントが共存することを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項１０】
（ａ）前記キャリア性ドーパント層は、第１及び第２の注入深さで２回イオン注入され、前記非キャリア性ドーパント層は前記第１及び第２の注入深さの間の第３の注入深さでイオン注入されるか、或いは（ｂ）前記キャリア性ドーパント層は第１、第２及び第３の注入深さで３回イオン注入され、前記非キャリア性ドーパント層は前記第１、第２及び第３の注入深さのうち中間の注入深さと実質的に同一又は類似した第４の注入深さでイオン注入されたことを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項１１】
半導体基板の背面に形成されたエクストリンシックゲッタリング層をさらに含むことを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項１２】
前記半導体基板の前記キャリア性ドーパント層の下部に金属不純物をゲッタリングできる酸素析出物を含むことを特徴とする請求項１に記載のエピタキシャル半導体基板。
【請求項１３】
請求項１乃至請求項１２のうちいずれか一つの項に記載のエピタキシャル半導体基板上に形成されたことを特徴とするイメージセンサー。
【請求項１４】
半導体基板内に非キャリア性ドーパント層と前記非キャリア性ドーパント層を内部に含むキャリア性ドーパント層を形成する段階と、
前記基板上面にエピタキシャル層を形成する段階と、を含むことを特徴とするエピタキシャル半導体基板の製造方法。
【請求項１５】
前記エピタキシャル層を形成する段階前に前記半導体基板をアニーリングする段階をさらに含むことを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項１６】
前記アニーリングは、約９００℃〜１０００℃温度で１分間〜３分間実施することを特徴とする請求項１５に記載のエピタキシャル半導体基板の製造方法。
【請求項１７】
前記非キャリア性ドーパントは、炭素、ゲルマニウム、錫、鉛又はこれらのグループから選択されたドーパントを使用したことを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項１８】
前記キャリア性ドーパントは、周期律表の１３族元素又は１５族元素から選択されたドーパントを使用することを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項１９】
前記非キャリア性ドーパント層は炭素を使用して形成し、前記キャリア性ドーパント層は硼素を使用して形成することを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項２０】
前記半導体基板はｎ型であり、前記エピタキシャル層はｐ型であることを特徴とする請求項１９に記載のエピタキシャル半導体基板の製造方法。
【請求項２１】
前記半導体基板はｎ型であり、前記エピタキシャル層はｐ型であることを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項２２】
前記非キャリア性ドーパント層は、０．５μｍ〜２μｍ厚さで形成することを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項２３】
前記非キャリア性ドーパント層のピークドーピング濃度が約１×１０１９／ｃｍ３〜５×１０２０／ｃｍ３になるように形成することを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項２４】
（ａ）前記キャリア性ドーパント層は、第１及び第２の注入深さで２回イオン注入して形成し、前記非キャリア性ドーパント層は前記第１及び第２の注入深さの間の第３の注入深さでイオン注入して形成するか、或いは（ｂ）前記キャリア性ドーパント層は第１、第２及び第３の注入深さで３回イオン注入して形成し、前記非キャリア性ドーパント層は前記第１、第２及び第３の注入深さのうち中間に注入深さと実質的に同一又は類似した第４の注入深さでイオン注入して形成することを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項２５】
前記エピタキシャル層を形成する前に半導体基板の背面にエクストリンシックゲッタリング層を形成する段階をさらに含むことを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項２６】
前記エピタキシャル層を形成する段階後に前記半導体基板を熱処理して前記半導体基板の前記キャリア性ドーパント層の下部に金属不純物をゲッタリングできる酸素析出物を形成する段階をさらに含むことを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板に係り、さらに詳細には、ゲッタリング機能を有する低欠陥半導体基板、これの製造方法及びこれを用いたイメージセンサーに関する。
【背景技術】
【０００２】
一般に半導体基板としては、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）方法によって形成されたＣＺ基板、ＭＣＺ（Ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ  Ｃｚｏｃｈｒａｌｓｋｉ）方法によって形成されたＭＣＺ基板、ＣＺ基板又はＭＣＺ基板表面にエピタキシャル層が形成されたエピタキシャル半導体基板などが使用される。特に、エピタキシャル半導体基板は、ドーパント濃度の不均一性によるイメージコントラストの不均一性を減らすためにイメージセンサーに主に使用される。
【０００３】
エピタキシャル半導体基板は、ＤＣＳ（ＤｉＣｈｌｏｒｏＳｉｌａｎｅ）、ＴＣＳ（ＴｒｉＣｈｌｏｒｏＳｉｌａｎｅ）などのシリコンソースガスなどを用いて半導体基板上に結晶構造を成長させるが、この過程で多くの量の不純物がエピタキシャル層に混入される。特に、金属不純物はＳＵＳ（Ｓｔｅｅｌ  Ｕｓｅ  Ｓｔａｉｎｌｅｓｓ）から作られたエピタキシャル成長装置の成長炉及びソースガスパイプラインに起因する。すなわち、塩素がソースガスに含まれている場合、エピタキシャル成長する間に塩酸（ＨＣｌ）が発生するようになる。塩酸は、ＳＵＳから作られた部材を腐蝕させ、金属塩化物がソースガスとエピタキシャル層に含まれるようになる。また、エピタキシャル半導体基板はデバイス製造過程で鉄、銅、ニッケルのような重金属で汚染される。
【０００４】
このような金属不純物は、エピタキシャル半導体基板を用いてイメージセンサーを製造するとき、イメージセンサーに暗電流、白点欠陥などを示すようにする主立った原因になる。従って、イメージセンサーの特性及び収率を落とすようになる。
【０００５】
金属不純物問題を解決するための方法で現在炭素イオンを注入したゲッタリング層を形成する方法が広く使用されている。ところで、イオン注入インパクトによって基板に欠陥が生ずる。これにより、基板表面に不均一性が生じてイメージセンサーの白点欠陥特性の劣化の原因になる。
【０００６】
基板欠陥を治癒するためにアニーリング工程が行われているが、アニーリング工程のみで欠陥が十分に治癒されないだけではなく、高温及び長時間を要求するアニーリング工程を遂行しなければならない工程上の不利益がある。
【０００７】
本発明に従うエピタキシャル半導体基板及びこのようなエピタキシャル半導体基板製造方法によって言及されたこのような従来技術の問題と限界は、全体又は少なくとも一部が解決される。
【特許文献１】特開平６−３３８５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、ゲッタリング機能を有する低欠陥のエピタキシャル半導体基板を提供することにある。
【０００９】
本発明が解決しようとする、他の技術的課題は、前記エピタキシャル半導体基板に形成されたイメージセンサーを提供することにある。
【００１０】
本発明が解決しようとする、さらに他の技術的課題は、ゲッタリング機能を有する低欠陥のエピタキシャル半導体基板の製造方法を提供することにある。
【００１１】
本発明の技術的課題は以上で言及した技術的課題で制限されないし、言及されない更なる他の技術的課題は下記の記載から当業者に明確に理解されることができる。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するための本発明の一実施形態によるエピタキシャル半導体基板は、半導体基板、前記半導体基板内に形成された非キャリア性ドーパント層、前記非キャリア性ドーパント層を内部に含むキャリア性ドーパント層及び前記半導体基板上面に形成されたエピタキシャル層を含む。
【００１３】
前記他の技術的課題を達成するための本発明の一実施形態によるイメージセンサーは、前記ゲッタリング機能を有する低欠陥のエピタキシャル半導体基板上に形成される。
【００１４】
前記さらなる他の技術的課題を達成するための本発明の一実施形態によるエピタキシャル半導体基板の製造方法は、半導体基板内に非キャリア性ドーパント層と前記非キャリア性ドーパント層を内部に含むキャリア性ドーパント層を形成する段階及び前記基板上面にエピタキシャル層を形成する段階を含む。
【００１５】
その他、実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１６】
エピタキシャル半導体基板の製造方法及びエピタキシャル半導体基板によれば、次の通りの効果が一つ或いはその以上ある。
【００１７】
一番目として、非キャリア性ドーパント層によって金属不純物を容易にゲッタリングできる。
【００１８】
二番目として、非キャリア性ドーパント層を囲むキャリア性ドーパント層によってエピタキシャル半導体基板の欠陥が容易に治癒できる。
【００１９】
三番目として、キャリア性ドーパント層によって欠陥治癒のためのアニーリング工程を短時間で遂行できる。
【発明を実施するための最良の形態】
【００２０】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００２１】
以下、添付した図１〜図７を参照して本発明の好適な一実施形態によるエピタキシャル半導体基板の製造方法及びこれによって製造された半導体基板を詳細に説明する。
【００２２】
図１を参照すれば、先ずエピタキシャル層を成長させる半導体基板１０を提供する。例えば、ＣＺ方法によって単結晶シリコンインゴットを成長させた後、インゴットをウェーハ形状に切断する。ここで、半導体基板１０の上面は鏡面１０ａである。半導体基板１０のサイズは、直径が８インチ以上であることができ、半導体基板１０の抵抗率は１Ωｃｍ〜１０Ωｃｍでありうる。
【００２３】
半導体基板１０は、１４族系基板でありうる。１４族系基板としてはＳｉ基板、Ｇｅ基板、ＳｉＧｅ基板などを例に挙げることができる。
【００２４】
また、半導体基板１０は、燐（Ｐ）又は砒素（Ａｓ）などの不純物が含まれたｎ型基板又は硼素（Ｂ）などの不純物が含まれたｐ型基板でありうる。基板上に形成されるイメージセンサーの特性によってｎ型及びｐ型のうちいずれか一つを選択できる。
【００２５】
続いて、ＮＨ４ＯＨ／Ｈ２Ｏ２液、脱イオン水に希釈されたＨＦ液などで洗浄して、半導体基板１０上に存在するパーティクル、有機不純物などを除去する。また、このような洗浄過程は、半導体基板の表面粗さを減少させる役割を果たす。また、ＨＣｌ／Ｈ２Ｏ２液で洗浄して、遷移金属不純物を除去できる。その後、約１１００℃、２０Ｔｏｒｒの水素（Ｈ２）雰囲気でベーキングして半導体基板１０内に存在する酸素を除去する。
【００２６】
以後、熱酸化工程を進行して約２０ｎｍ厚さの酸化膜（図示せず）を形成する。酸化膜はイオン注入時のチャネリングを防止するために形成する。
【００２７】
図２を参照すれば、基板１０に非キャリア性ドーパント層２０と非キャリア性ドーパント層２０を内部に含むキャリア性ドーパント層３０を形成する。
【００２８】
本明細書で“内部に含む”とは、非キャリア性ドーパント層２０の上、下境界が全てキャリア性ドーパント層３０内に存在する場合だけではなく、一側境界が一致する場合も含むことを意味する。
【００２９】
本明細書で“キャリア性ドーパント層３０が非キャリア性ドーパント層２０を含む”とは、非キャリア性ドーパント層２０の上部及び下部がキャリア性ドーパント層３０内に含まれるか、或いは完全に取り囲むことを意味する。
【００３０】
本明細書で“キャリア性”とは、半導体内で電気情報を伝達する媒体である電子や正孔を発生する特性を指称し、反対に非キャリア性とは半導体の電気的な特性に干渉しない特性を指称する。
【００３１】
非キャリア性ドーパント層２０とキャリア性ドーパント層３０の形成順序はいずれ先に形成しても差し支えない。
【００３２】
非キャリア性ドーパント層２０は、後続工程で形成されるエピタキシャル層（図７の４０参照）形成時に発生する金属不純物をゲッタリングするために形成する。すなわち、後続エピタキシャル工程中に金属が基板内に拡散されれば、非キャリア性ドーパント層２０内の非キャリア性ドーパントが金属と安定的な複合体を形成して金属を囲うことができなければならない。従って、非キャリア性ドーパント層２０は、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）などの１４族元素を非キャリア性ドーパントとして使用してイオン注入１５で形成できる。
【００３３】
イオン注入時、加速エネルギーは７０ｋｅＶ〜１５０ｋｅＶが適切であるが、これはイオン注入装置の仕様によって変わってもよく、注入深さ（Ｐｒｏｊｅｃｔｉｏｎ  Ｒａｎｇｅ；以下“Ｒｐ”という。）が基板表面から０．２５μｍ〜０．５０μｍ位置に形成できるようにするイオン注入エネルギーを使用すればよい。
【００３４】
一般に、ゲッタリング層は厚いほどゲッタリング効率が高い。そして、ゲッタリング層のイオン注入ピークのドーピング濃度が高いほど金属不純物をゲッタリングする能力は向上する。しかしながら、ドーピング濃度ピークが大きければこれによる欠点が増加して基板１０の結晶性が劣化され、この基板１０の表面に成長させるエピタキシャル層４０の結晶性も劣化される。
【００３５】
従って、非キャリア性ドーパント層２０は、不純物のゲッタリングに十分なように０．０５μｍ以上の厚さで形成し、好ましくは、０．５μｍ〜２μｍ程度の厚さで形成する。後続アニーリング工程を考慮するとき、このような厚さを得るためにはドーパント、例えば炭素のドーズ量は５×１０１３〜５×１０１５／ｃｍ２の範囲、より好ましくは５×１０１４／ｃｍ２が適切である。前述したドーズ量を使用して非キャリア性ドーパント層２０のピークドーピング濃度が１×１０１９〜５×１０２０／ｃｍ３になるようにイオン注入を行う。
【００３６】
ここで“厚さ”とは、イオン注入プロファイルで不純物の濃度が１０−１８／ｃｍ３より高いプロファイルを示す区間スペースを指称する。
【００３７】
キャリア性ドーパント層３０は、非キャリア性ドーパント層２０を形成するためのイオン注入による欠陥を治癒するためのアニーリング工程時に再結晶化率を向上させるために形成する。
【００３８】
従って、キャリア性ドーパント層３０は、１３族元素又は１５族元素をイオン注入２５して形成できる。１３族元素としては硼素（Ｂ）が、１５族元素としては砒素（Ａｓ）などが使用できる。
【００３９】
図３は、キャリア性ドーパント層３０の機能を説明するためのグラフである。図３を参照すれば、キャリア性ドーパントである砒素又は硼素がドーピングされた場合が非ドーピングされた基板と非キャリア性ドーパントである炭素がドーピングされた場合に比べて再結晶化温度が低く、再結晶化速度が高い。例えば、硼素がドーピングされた場合、炭素がドーピングされた場合に比べて再結晶化速度が２０倍程度速い。これは同一温度で１／２０時間のみとしても再結晶化が可能であることを意味する。
【００４０】
基板１０内にキャリア性ドーパントが存在すれば、基板１０のフェルミレベルにおけるキャリア密度が高くなって活性化エネルギーが低くなる。従って、低い温度で早く再結晶化が行われることができる。反面、非キャリア性である炭素が注入された場合、基板１０のフェルミレベルのキャリア密度が低いだけではなく、シリコン（Ｓｉ）とサイズが異なる原子である炭素原子がシリコン（Ｓｉ）結晶構造に嵌め込まれて原子レベルの変形が生ずるのでより高い活性化エネルギーを要求する。従って、高温で徐々に再結晶化が行われる。
【００４１】
すなわち、基板１０内にキャリア性ドーパント層３０を形成すれば、非キャリア性ドーパント層２０を形成しながら生成された欠陥を治癒するためのアニーリング工程がより円滑に起こるようにできる。
【００４２】
従って、キャリア性ドーパント層３０が非キャリア性ドーパント層２０の上下部を完全にカバーすることが、より効率的な欠陥治癒を可能にする。すなわち、キャリア性ドーパント層３０の厚さが非キャリア性ドーパント層２０の厚さより厚くてキャリア性ドーパント層３０が非キャリア性ドーパント層２０を内部に含むことが、非キャリア性ドーパント層２０によって発生した欠陥を全部治癒できるようにする。
【００４３】
非キャリア性ドーパント層２０が内部に存在するようにするためには図４及び図５に示すように２回以上の相異なるＲｐでキャリア性ドーパントをイオン注入してキャリア性ドーパント層３０を形成する。
【００４４】
具体的には、図４のように、非キャリア性ドーパント層２０のイオン注入のＲｐより小さい第１のＲｐと、より大きい第２のＲｐで二回に分けてマルチイオン注入を行うか、或いは図５のように非キャリア性ドーパント層２０のイオン注入のＲｐより小さい第１のＲｐ、より大きい第２のＲｐ、及び実質的に同一又は類似した第３のＲｐで三回に分けてマルチイオン注入を行うことができる。
【００４５】
その結果、図４及び図５に示すように、キャリア性ドーパント層３０の厚さ（Ｔｂ）が非キャリア性ドーパント層２０の厚さ（Ｔａ）より厚い。イオン注入プロファイルで不純物の濃度が１０−１８／ｃｍ３より高いプロファイルを示す区間スペースを指称する。
【００４６】
図４及び図５に示すようなマルチイオン注入を使用する場合、非キャリア性ドーパント層２０には、非キャリア性ドーパント（例、炭素）とキャリア性ドーパント（例、硼素）が同時に存在できる。
【００４７】
図６を参照すれば、アニーリング工程３５を実施する。
【００４８】
アニーリング工程３５は、９００℃〜１０００℃温度の窒素雰囲気下で進行できる。アニーリング工程３５は、イオン注入によって非晶質化された基板表面１０ａ近傍を再結晶化するためのものである。
【００４９】
前述したように、キャリア性ドーパント層３０によって基板１０のフェルミレベル近傍でキャリア密度が高くなって再結晶化が容易に起こることができる。従って、アニーリング工程３５を１０分未満、例えば１分〜３分間実施することのみで十分な再結晶化が行われることができる。特にイオン注入によって非晶質化された非キャリア性ドーパント層２０内の基板１０及び基板鏡面１０ａの再結晶化が効果的に行われることができる。
【００５０】
図７を参照すれば、再結晶化が完了された基板１０上面にエピタキシャル層４０を形成する。
【００５１】
先ず、ＨＦを含むエッチング液を使用して基板１０上面に形成されていた酸化膜（図示せず）を除去する。続いて、エピタキシャル層４０を成長させる。シリコンソースガス、ドーパントソースガスを同時に供給して形成する。
【００５２】
Ｎ型基板上にｎ型エピタキシャル層又はｐ型エピタキシャル層を形成できる。相補的な場合も可能である。
【００５３】
ところで、イメージセンサーのクロストークを効果的に防止し、光電変換素子間の分離のためのＰ型ウェルの形成を省略するためにｎ型半導体基板１０にｐ型エピタキシャル層（図７の４０）を形成する方法が使用できる。
【００５４】
この時、シリコンソースガスとしては、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＨ４、Ｓｉ２Ｈ６又はこれらの組み合わせを使用でき、ｎ型エピタキシャル層の場合にはドーパントソースガスとしてＰＨ３を、ｐ型エピタキシャル層の場合にはドーパントソースガスとしてＢ２Ｈ６などを使用できる。
【００５５】
工程温度は１０００℃〜１１００℃、工程圧力は１０Ｔｏｒｒ〜７６０Ｔｏｒｒでエピタキシャル層４０を形成できる。エピタキシャル層４０の抵抗率は２０Ω〜１５０Ωになるように形成することがフォトダイオードの感度を高め、クロストークを減らすことができる。
【００５６】
エピタキシャル層４０の厚さは、その上に形成されるイメージセンサーの特性を考慮して決定でき、少なくとも１μｍ以上の厚さで形成できる。例えば、２μｍ〜５μｍ厚さで形成できるが、フォトダイオードが内部に十分に形成される程度の厚さであれば差し支えなく、これに制限されるものではない。
【００５７】
図７に示すように、本発明の第１の実施形態によって製造されたエピタキシャル半導体基板１は、半導体基板１０内に非キャリア性ドーパント層２０と非キャリア性ドーパント層２０を内部に含むキャリア性ドーパント層３０及びエピタキシャル層４０を含む。キャリア性ドーパント層３０は、非キャリア性ドーパント層２０を形成するためのイオン注入によって非晶質化された基板１０の再結晶化が容易になるようにする。
【００５８】
各層の機能、構成物質、抵抗、厚さなどについては製造方法の説明時に説明したため、これについての説明は省略する。
【００５９】
図８は、本発明の他の実施形態によるエピタキシャル半導体基板２の構造及び製造方法を説明するための断面図である。
【００６０】
図８のエピタキシャル半導体基板２が図７のエピタキシャル半導体基板１と異なる点は、半導体基板１０内に金属不純物をゲッタリングできる酸素析出物１２が形成されているということである。一般にＣＺ法によって形成された半導体基板１０には、一定量以上の格子間酸素が不純物として含まれる。酸素不純物は、熱処理工程などにより過飽和状態になるので、酸素析出物１２になる。このような酸素析出物を用いたゲッタリング方法をインターナルゲッタリング（ＩＧ）方法という。
【００６１】
酸素析出物１２を形成する方法は非常に多様である。すなわち、エピタキシャル成長後、エピタキシャル半導体基板１を所定温度、例えば４５０℃〜７５０℃の温度で少なくとも３０分程度熱処理できる。また、エピタキシャル半導体基板１を８００℃から１０００℃まで３℃／分の速度に昇温し、１０００℃で４時間程度熱処理してもよい。また、析出率を高めるため、エピタキシャル半導体基板１にＨ２、Ｈｅ、Ｂ、Ｃ、Ｏ２、Ｇｅ、Ｓｂ又はこれらの組み合わせを注入（インプラント）した後、熱処理工程を行ってもよい。
【００６２】
図９は、本発明のさらに他の実施形態によるエピタキシャル半導体基板の断面図である。
【００６３】
図９のエピタキシャル半導体基板３が図１のエピタキシャル半導体基板１と異なる点は、半導体基板１０の後面にエクストリンシックゲッタリング層１４が形成されているということである。ここで、エクストリンシックゲッタリング層１４は、鉄、銅などのゲッタリングに効果的なポリシリコン層であってもよく、サンドブラストなどの加工により形成された機械的な歪曲層であってもよい。このようなエクストリンシックゲッタリング層１４を用いたゲッタリング方法をエクストリンシックゲッタリング（ＥＧ）方法という。
【００６４】
例えば、ポリシリコン層を形成する方法は、ＣＶＤ工程により半導体基板１０全体にポリシリコン層を形成した後、鏡面１０ａに形成されたポリシリコン層を研磨して除去する。また、半導体基板１０の後面にのみＳｉＨ４を流して、後面にのみポリシリコン層を形成してもよい。エピタキシャル層４０を成長させる前にポリシリコン層を形成することが好ましい。
【００６５】
図１０は、本発明の一実施形態による半導体基板を含むイメージセンサーの製造方法及びイメージセンサーを例示するための断面図である。
【００６６】
図１０では、イメージセンサーの一例としてＣＭＯＳイメージセンサーを例示する。しかしながら、本発明に従うイメージセンサーは、ＮＭＯＳ工程又はＰＭＯＳ工程のみを適用するか、或いはＮＭＯＳ工程とＰＭＯＳ工程を全て使用するＣＭＯＳ工程を適用して形成したイメージセンサーを全て含むことができる。
【００６７】
図７を参照すれば、本発明の一実施形態によるエピタキシャル半導体基板１を準備する。続いて、エピタキシャル半導体基板１上にイメージセンサーを形成する。ここで、イメージセンサーは、多様な構造を有することができ、例えば３個〜５個のトランジスタ構造からなることができる。また、イメージセンサーの製造方法も構造及び設計によって多様に変形できる。
【００６８】
図１０には、光電変換素子としてピンフォトダイオード（ＰＰＤ）を使用し、４個のトランジスタ構造を有したイメージセンサーが例示されている。
【００６９】
図１０を参照すれば、本発明の一実施形態によるイメージセンサーはエピタキシャル半導体基板１、素子分離領域１０２、光電変換素子１１０、フローティング拡散領域１２０、電荷伝送素子１３０を含む。エピタキシャル半導体基板１には、活性領域と素子分離領域が形成され、光電変換素子１１０、電荷伝送素子１３０などが形成される。
【００７０】
本発明の一実施形態によるエピタキシャル半導体基板１は、金属不純物をゲッタリングできる炭素がインサイチュウドーピングされたゲッタリング層３０を含む。
【００７１】
素子分離領域１０２は、エピタキシャル半導体基板１に活性領域を限定し、一般的にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）になることができる。
【００７２】
光電変換素子１１０は、光エネルギーを吸収して発生した電荷を蓄積し、Ｎ＋型のフォトダイオード１１２とＰ＋型のピンニング層１１４を含む。一般に、フォトダイオード１１２とピンニング層１１４は２回の相異なるイオン注入工程により形成される。すなわち、先ず周辺のソース、ドレーンよりさらに深いようにＮ＋ドーパントをイオン注入してフォトダイオード１１２を形成し、フォトダイオード１１２上部にＰ＋ドーパントを低いエネルギー、高いドーズを用いてイオン注入してピンニング層１１４を形成する。勿論、ドーピングされる濃度及び位置は製造工程及び設計によって変わることができるためこれに制限されない。
【００７３】
フローティング拡散領域１２０は、光電変換素子１１０で蓄積された電荷を電荷伝送素子１３０により伝送され、主にＮ＋ドーパントをイオン注入して形成する。電荷伝送素子１３０は、光電変換素子１１０とフローティング拡散領域１２０の間のチャネル上のゲート絶縁膜１３４、ゲート１３６、ゲート１３６側壁のスペーサ１３８で構成できる。
【００７４】
電荷伝送素子１３０は、過度な光エネルギーが照射されたときに発生できる光電変換素子１１０でのオーバーフロー及びブルーミング現象を防ぐために低いスレッショルド電圧（Ｖｔｈ）を有するエンハンスメント型トランジスタ又はディプレッション型トランジスタを使用できる。
【００７５】
非キャリア性ドーパント層２０を内部に含むキャリア性ドーパント層３０によってエピタキシャル半導体基板１の欠陥が顕著に減少するため、良質のイメージセンサーを製造できる。
【００７６】
エピタキシャル半導体基板１及び／又はイメージセンサーを製造する過程で発生する金属不純物は価電子帯と伝導帯との間の中間ギャップレベル（又はトラップレベル）を形成するようになる。従って、Ｒ−Ｇ中心を通じた生成などの方式により低い熱エネルギーによっても電荷が発生しやすいようになる。従って、物体が露出されていなくても電荷伝送素子１３０では電荷が発生でき、発生した電荷は電荷伝送素子１３０が非活性時にも存在するチャネルを通じて移動するようになるため暗電流が発生する。また、不均一に発生した過度な暗電流は正常より大きい信号を出力する‘白点欠陥’の原因になる。それだけではなく、明るさと暗さを明確に区分できないため、イメージセンサーの動的範囲が狭くなるようになる。本発明の一実施形態によるイメージセンサーは半導体基板１０内に形成された非キャリア性ドーパント層２０が金属不純物をゲッタリングするため、暗電流、白点欠陥などの欠陥を減らすことができる。
【００７７】
図１０には、本発明の一実施形態によるエピタキシャル半導体基板を使用したイメージセンサーが例示されているが、図８及び図９の実施形態によるエピタキシャル半導体基板を使用してイメージセンサーを実現できることは勿論である。
【００７８】
また、本発明の一実施形態によるエピタキシャル半導体基板には、イメージセンサー以外の他のデバイスにも適用できることは当業者に自明である。本発明のエピタキシャル半導体基板に形成されたデバイスは、金属不純物の汚染が少ないため、デバイスの誤動作が少なく、高寿命化を図ることができる
【００７９】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００８０】
本発明は半導体基板に係り、さらに詳細には、金属不純物を容易にゲッタリングできる機能を有し、エピタキシャル半導体基板の欠陥を容易に治癒するイメージセンサーに適用されうる。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態によるエピタキシャル半導体基板及びこれの製造方法を説明するための断面図である。
【図２】本発明の一実施形態によるエピタキシャル半導体基板及びこれの製造方法を説明するための断面図である。
【図３】キャリア性ドーパント層の機能を説明するためのグラフである。
【図４】二つの相異なるイオン注入技術を示したグラフである。
【図５】二つの相異なるイオン注入技術を示したグラフである。
【図６】本発明の一実施形態によるエピタキシャル半導体基板及びこれの製造方法を説明するための断面図である。
【図７】本発明の一実施形態によるエピタキシャル半導体基板及びこれの製造方法を説明するための断面図である。
【図８】本発明の他の実施形態によるエピタキシャル半導体基板及びこれの製造方法を説明するための断面図である。
【図９】本発明のさらに他の実施形態によるエピタキシャル半導体基板及びこれの製造方法を説明するための断面図である。
【図１０】本発明の一実施形態によるエピタキシャル半導体基板を使用して実現したイメージセンサー及びこれの製造方法を例示するための断面図である。
【符号の説明】
【００８２】
１０  半導体基板
２０  非キャリア性ドーパント層
３０  キャリア性ドーパント層
４０  エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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