(57)【要約】【課題】電極パッド下にドライバートランジスタを配置し、ドライバートランジスタのソース及びドレイン間の短絡を防止し、かつメタル配線層における電流集中を緩和する。【解決手段】ソース電位電極パッド２３ｓ及びドレイン電位電極パッド２３ｄをドライバートランジスタ形成領域５上に備え、１層下メタル配線層１７ｓ−３，１７−３に関し、電極パッド２３ｄの真下にはソース電位１層下メタル配線層１７ｓ−３のみを備え、電極パッド２３ｄの真下にはドレイン電位１層下メタル配線層１７ｄ−３のみを備えている。電極パッド２３ｓ，２３ｄの真下にソース電位メタル配線層１７ｓ−２とドレイン電位メタル配線層１７ｄ−２をともに備えている。ソース電位メタル配線層１７ｓ−２の電位を複数のソース電位１層下メタル配線層１７ｓ−３に引き出し、ドレイン電位メタル配線層１７ｄ−２の電位を複数のドレイン電位１層下メタル配線層１７ｄ−３に引き出している。【選択図】図９
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【特許請求の範囲】
【請求項１】
ソースとドレインをもつドライバートランジスタと、そのドライバートランジスタ上に形成された３層以上のメタル配線層構造を備え、最上層のメタル配線層上の絶縁膜に形成されたパッド開口部に露出しているメタル配線層部分が電極パッドを構成している半導体装置において、
前記電極パッドとして前記ソースと電気的に接続されているソース電位電極パッドと、前記ドレインと電気的に接続されているドレイン電位電極パッドを備え、
前記ソース電位電極パッド及び前記ドレイン電位電極パッドは１つの前記ドライバートランジスタ上に配置されており、
最上層のメタル配線層よりも１層下のメタル配線層であって前記ソース電位電極パッドに接続されているソース電位１層下メタル配線層及び前記ドレイン電位電極パッドに接続されているドレイン電位１層下メタル配線層に関して、前記ソース電位電極パッドの真下には前記ソース電位１層下メタル配線層のみが形成され、前記ドレイン電位電極パッドの真下には前記ドレイン電位１層下メタル配線層のみが形成されており、
前記ソース電位電極パッド及び前記ドレイン電位電極パッドの真下で前記１層下のメタル配線層よりも下層側に、前記ソース電位電極パッド、前記ソース電位１層下メタル配線層及び前記ソースと電気的に接続されたソース電位メタル配線層と、前記ドレイン電位電極パッド、前記ドレイン電位１層下メタル配線層及び前記ドレインと電気的に接続されたドレイン電位メタル配線層がともに配置されており、
前記ソース電位メタル配線層及び前記ドレイン電位メタル配線層は、前記ソース電位１層下メタル配線層の真下及び前記ドレイン電位１層下メタル配線層の真下にまたがって前記ドライバートランジスタのチャネル幅方向に延伸して形成されており、
複数の前記ソース電位１層下メタル配線層及び前記ドレイン電位１層下メタル配線層を備え、それらの前記ソース電位１層下メタル配線層及び前記ドレイン電位１層下メタル配線層は前記ドライバートランジスタのチャネル幅方向で交互に配置されており、前記ソース電位メタル配線層の電位を複数の前記ソース電位１層下メタル配線層に引き出し、前記ドレイン電位メタル配線層の電位を複数の前記ドレイン電位１層下メタル配線層に引き出していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極パッドを備えた半導体装置に関するものである。電極パッドには、半導体装置を外部と電気的接続するためにボンディングワイヤや半田バンプなどの端子や、半導体装置の試験を行なうためのテスト端子などが接触される。
【背景技術】
【０００２】
電極パッドを備えた半導体装置において、電極パッドの下には何もデバイスを配置しないのが一般的である。
図１０に従来の電極パッド近傍の概略構成図を示す。図１０（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
半導体基板１上に層間絶縁膜１３が形成されている。層間絶縁膜１３上に金属材料からなるメタル配線層１７が形成されている。メタル配線層１７の形成領域を含んで層間絶縁膜１３上に最終保護膜１９が形成されている。最終保護膜１９は電極パッド２３となる領域のメタル配線層１７上にパッド開口部２１を備えている。電極パッド２３には、パッド開口部２１を介してボンディングワイヤや半田バンプなどの端子が接続される。
【０００３】
図１０では、１層メタル配線層構造をもつ半導体装置を例に挙げているが、２層以上の多層メタル配線層構造をもつ半導体装置にも電極パッドは配置される。
図１１に、例えば４層メタル配線層構造の場合を示す。図１１（Ａ），（Ｂ），（Ｃ）はそれぞれ異なる従来技術を示す断面図である。
【０００４】
図１１（Ａ）において、符号１７−１，１７−２，１７−３，１７−４はそれぞれ１層目メタル配線層、２層目メタル配線層、３層目メタル配線層、４層目メタル配線層であり、４層目メタル配線層１７−４が電極パッド２３を構成する。符号１３−１，１３−２，１３−３，１３−４はそれぞれＢＰＳＧ（boro-phospho silicate glass）膜、１層目層間絶縁膜、２層目層間絶縁膜、３層目層間絶縁膜である。３層目層間絶縁膜１３−４上に最終保護膜１９が形成されている。最終保護膜１９は電極パッド２３上にパッド開口部２１を備えている。層間絶縁膜１３−２，１３−３，１３−４には上下のメタル配線層を接続するスルーホール１５−２，１５−３，１５−４が設けられている。
また、一般に最上層のメタル配線層１７−４が電極パッド２３として用いられるので、（Ｂ）に示すように、電極パッド２３の下に１層目メタル配線層、２層目メタル配線層、３層目メタル配線層が形成されていなくても動作的には問題ない。
また、（Ｃ）に示すように、（Ａ）と比べてスルーホール１５−２，１５−３，１５−４を備えていなくても問題ない。
【０００５】
ところで、電極パッドの下にはデバイスを配置しないのが一般的であるが、電極パッドの下にデバイスを配置した従来技術がある（例えば特許文献１、特許文献２及び特許文献３を参照。）
特許文献１では、電極パッドの下に入力保護素子であるダイオードを配置している。さらに、電極パッドに加えられる衝撃がダイオードに加わらないように、ダイオードは電極パッドの四隅に配置することを提案している。
特許文献２では、電極パッドの表面に凹凸をつけることで電極パッドに加わる応力を分散し、電極パッド直下のデバイスへの応力を緩和することを提案している。
特許文献３では、電極パッドの下に入力保護素子を配置している。
【０００６】
また、半導体装置の製造工程において、電極パッドを形成した後、プローブカードを用いたテスト選別、すなわちウエハテスト工程を実施する。図１２はウエハテストを説明するための図であり、（Ａ）は半導体装置全体の平面図、（Ｂ）及び（Ｃ）は１つの電極パッド近傍を示す断面図であり、（Ｂ）は金属探針を接触させる前の状態、（Ｃ）は金属探針を接触させた後の状態を示す。
【０００７】
図１２（Ａ）に示すように、ウエハテスト工程では、半導体装置２５に形成された電極パッド２３に金属探針２７を接触させてウエハテストを行なう。（Ｂ）に示すように、電極パッド２３上に金属探針２７を配置した後、（Ｃ）に示すように電極パッド２３上に金属探針２７を接触させる。このとき、電極パッド２３と金属探針２７の電気的接続をより確実なものにするために、金属探針２７は電極パッド２３の表面高さ位置より例えば５０μｍ（マイクロメートル）から１００μｍ程度深めに（電極パッド２３に突き刺さる方向に）押し込まれる。また、時間あたりのテスト数をなるべく増やすために、金属探針２７の移動は高速度で行なわれる。したがって、金属探針２７は電極パッド２３に高速度に衝突する。
【０００８】
電極パッド２３に金属探針２７が接触されるときの衝撃に起因して、電極パッド２３の下にある層間絶縁膜１３に「ひび割れ」が生じることが発明者の調査で判明した。
図１３は金属探針が接触された後の状態の断面を示す顕微鏡写真である。
この評価サンプルは４層メタル配線層構造で形成されており、符号１７−１、１７−２、１７−３、１７−４はそれぞれ１層目メタル配線層、２層目メタル配線層、３層目メタル配線層、４層目メタル配線層である。４層目メタル配線層１７−４は電極パッド２３を構成している。
【０００９】
図１３において、電極パッド２３、３層目メタル配線層１７−３間の３層目層間絶縁膜１３−４の電極パッド２３下にひび割れ２９を確認できる。ひび割れ２９は３層目層間絶縁膜１３−４の上面から底面まで貫通しており、ひび割れ２９によって電極パッド２３と３層目メタル配線層１７−３が電気的に短絡している状態になっていることも確認できた。
このことは電極パッド２３の下にデバイスを配置した場合、ウエハテスト時に電極パッド２３に加わる衝撃で電極パッド２３とその１層下のメタル配線層（３層目メタル配線層１７−３）が電気的に短絡してしまい、正常動作しなくなることを意味している。つまり電極パッドの下に素子を配置するためには、この「ひび割れ」によるメタル配線層間の短絡不良を何らかの手法で回避する必要がある。
【００１０】
ところで、半導体装置に搭載されるデバイスとしてドライバートランジスタがある。ここではドライバートランジスタの語は「次段の素子を駆動するためのチャネル幅が比較的大きいトランジスタ」という意味で用いている。ドライバートランジスタの一例として携帯電話で多用されている充電回路を用いて説明する。
【００１１】
図１４は充電機器の概略回路図である。充電池３１が充電スイッチ３３を介して電源３５（家庭用ＡＣコンセントに相当）に接続されている。（Ａ）は充電実施前を表しており、トランジスタ３７はＯＦＦ状態である。充電を行なうためにはトランジスタ３７をＯＮ状態にする。すると電極パッド２３を介して接続されている充電スイッチ３３がＯＮ状態になり、電源３５から電流Ａが充電池に流れ込み充電が行われる（（Ｂ）を参照。）。
【００１２】
この回路ではトランジスタ３７がドライバートランジスタを構成する。すなわちトランジスタ３７が次段の素子である充電スイッチ３３を駆動している。また、電流Ａが大きければ大きいほど短時間で充電が完了するため、それを駆動するトランジスタ３７の電流Ｂも大きいことが要求される。トランジスタを流れる電流はそのチャネル幅に比例するので、ドライバートランジスタとしてのトランジスタ３７のチャネル幅は大きい値で設計される。
【００１３】
次にドライバートランジスタのレイアウトについて説明する。図１５は一般的なドライバートランジスタ形成領域を電極パッド形成領域も含めて示す図であり、（Ａ）は平面図、（Ｂ）は概略的に示す平面図、（Ｃ）は（Ｂ）のＢ−Ｂ位置での断面図である。
【００１４】
シリコン基板１上にドライバートランジスタ形成領域５を画定するためのＬＯＣＯＳ酸化膜３が形成されている。ドライバートランジスタ形成領域５のシリコン基板１にＮ型不純物拡散層からなるソース７ｓとドレイン７ｄが形成されている。ソース７ｓとドレイン７ｄは短手方向に互いに間隔をもって交互に配置されている。
【００１５】
ソース７ｓ、ドレイン７ｄ間のシリコン基板１上にゲート酸化膜９を介してポリシリコンからなるゲート電極１１が形成されている。ゲート電極１１は複数のソース７ｓ、ドレイン７ｄ間の領域にそれぞれ形成されている。（Ｂ）及び（Ｃ）ではゲート電極１１が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート電極１１は数十本以上用いられるのが一般的である。
【００１６】
ソース７ｓ、ドレイン７ｄ及びゲート電極１１の形成領域を含んでシリコン基板１上全面に層間絶縁膜１３（（Ａ）及び（Ｂ）での図示は省略）が形成されている。ソース７ｓ上の層間絶縁膜１３にコンタクトホール１５ｓが形成されている。ドレイン７ｄ上の層間絶縁膜１３にコンタクトホール１５ｄが形成されている。図示しない領域でゲート電極１１上の層間絶縁膜１３にコンタクトホールが形成されている。
【００１７】
ソース７ｓ上のコンタクトホール１５ｓの形成領域を含んで層間絶縁膜１３上に櫛歯状のメタル配線層１７ｓが形成されている。複数のソース７ｓはコンタクトホール１５ｓ及びメタル配線層１７ｓを介して電気的に接続されている。メタル配線層１７ｓはドライバートランジスタ形成領域の近傍に設けられた電極パッド形成領域の層間絶縁膜１３上に形成されている電極パッド２３ｓに接続されている。
ドレイン７ｄ上のコンタクトホール１５ｄの形成領域を含んで層間絶縁膜１３上に櫛歯状のメタル配線層１７ｄが形成されている。複数のドレイン７ｄはコンタクトホール１５ｄ及びメタル配線層１７ｄを介して電気的に接続されている。メタル配線層１７ｄは電極パッド形成領域の層間絶縁膜１３上に形成されている電極パッド２３ｄに接続されている。
【００１８】
図示しない領域でゲート電極１１上のコンタクトホールの形成領域を含んでメタル配線層が形成されている。複数のゲート電極１１は図示しないコンタクトホール及びメタル配線層を介して電気的に接続されている。
層間絶縁膜１３上に最終保護膜１９が形成されている。最終保護膜１９は電極パッド２３ｓ，２３ｄ上にパッド開口部２１ｓ，２１ｄを備えている。
図１５では１層メタル配線層構造のものを例に挙げているが、現在は２層以上の多層配線化が主流である。
【００１９】
図１５に示したように、ゲート電極１１の両側にソース７ｓとドレイン７ｄが交互に配置されているのがドライバートランジスタの特徴である。ドライバートランジスタがオンすると、図１５（Ｃ）に示すように矢印の向きに電流が流れる。つまり１つのソース７ｓ及びドレイン７ｄが両側のゲート電極１１に対して機能することになり、小面積で大電流を流すレイアウトが可能となる。
【００２０】
図１６、図１７及び図１８は４層メタル配線層構造の半導体装置のドライバートランジスタ形成領域を電極パッド形成領域も含めて示す図である。図１６で（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１７で（Ａ）は１層目メタル配線層の平面図、（Ｂ）は２層目メタル配線層の平面図である。図１８で（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。
【００２１】
シリコン基板１上にＬＯＣＯＳ酸化膜３が形成されている。ドライバートランジスタ形成領域５のシリコン基板１にソース７ｓとドレイン７ｄが互いに間隔をもって交互に配置されている。
ソース７ｓ、ドレイン７ｄ間のシリコン基板１上にゲート酸化膜９を介してポリシリコンからなるゲート電極１１が形成されている。
【００２２】
ソース７ｓ、ドレイン７ｄ及びゲート電極１１の形成領域を含んでシリコン基板１上全面にＢＰＳＧ膜１３−１が形成されている。ソース７ｓ上のＢＰＳＧ膜１３−１にコンタクトホール１５ｓ−１が形成されている。ドレイン７ｄ上のＢＰＳＧ膜１３−１にコンタクトホール１５ｄ−１が形成されている。図示しない領域でゲート電極１１上の層間絶縁膜１３にコンタクトホールが形成されている。
【００２３】
ソース７ｓ上のコンタクトホール１５ｓ−１の形成領域を含んでＢＰＳＧ膜１３−１上に１層目メタル配線層１７ｓ−１が形成されている。ドレイン７ｄ上のコンタクトホール１５ｄ−１の形成領域を含んでＢＰＳＧ膜１３−１上に１層目メタル配線層１７ｄ−１が形成されている。図示しない領域でゲート電極１１上のコンタクトホールの形成領域を含んでＢＰＳＧ膜１３−１上にメタル配線層が形成されている。
【００２４】
１層目メタル配線層１７ｓ−１，１７ｄ−１の形成領域を含んでＢＰＳＧ膜１３−１上に１層目層間絶縁膜１３−２が形成されている。１層目メタル配線層１７ｓ−１上の１層目層間絶縁膜１３−２にスルーホール１５ｓ−２が形成されている。１層目メタル配線層１７ｄ−１上の１層目層間絶縁膜１３−２にスルーホール１５ｄ−２が形成されている。
【００２５】
１層目メタル配線層１７ｓ−１上のスルーホール１５ｓ−２の形成領域を含んで１層目層間絶縁膜１３−２上に２層目メタル配線層１７ｓ−２が形成されている。１層目メタル配線層１７ｄ−１上のスルーホール１５ｄ−２の形成領域を含んで１層目層間絶縁膜１３−２上に２層目メタル配線層１７ｄ−２が形成されている。
【００２６】
２層目メタル配線層１７ｓ−２，１７ｄ−２の形成領域を含んで１層目層間絶縁膜１３−２上に２層目層間絶縁膜１３−３が形成されている。２層目メタル配線層１７ｓ−２上の２層目層間絶縁膜１３−３にスルーホール１５ｓ−３が形成されている。２層目メタル配線層１７ｄ−２上の２層目層間絶縁膜１３−３にスルーホール１５ｄ−３が形成されている。
【００２７】
２層目メタル配線層１７ｓ−２上のスルーホール１５ｓ−３の形成領域を含んで２層目層間絶縁膜１３−３上に３層目メタル配線層１７ｓ−３が形成されている。２層目メタル配線層１７ｄ−２上のスルーホール１５ｄ−３の形成領域を含んで２層目層間絶縁膜１３−３上に３層目メタル配線層１７ｄ−３が形成されている。
【００２８】
３層目メタル配線層１７ｓ−３，１７ｄ−３の形成領域を含んで２層目層間絶縁膜１３−３上に３層目層間絶縁膜１３−４が形成されている。３層目メタル配線層１７ｓ−３上の３層目層間絶縁膜１３−４にスルーホール１５ｓ−４が形成されている。３層目メタル配線層１７ｄ−３上の３層目層間絶縁膜１３−４にスルーホール１５ｄ−４が形成されている。
【００２９】
３層目メタル配線層１７ｓ−３上のスルーホール１５ｓ−４の形成領域を含んで３層目層間絶縁膜１３−４上に４層目メタル配線層１７ｓ−４が形成されている。４層目メタル配線層１７ｓ−４はドライバートランジスタ形成領域から電極パッド形成領域にわたって形成されている。４層目メタル配線層１７ｓ−４は複数の３層目メタル配線層１７ｓ−３の形成領域にわたって形成されており、スルーホール１５ｓ−４を介して複数の３層目メタル配線層１７ｓ−３と電気的に接続されている。
【００３０】
３層目メタル配線層１７ｄ−３上のスルーホール１５ｄ−４の形成領域を含んで３層目層間絶縁膜１３−４上に４層目メタル配線層１７ｄ−４が形成されている。４層目メタル配線層１７ｄ−４は、４層目メタル配線層１７ｓ−４とは異なる領域で、ドライバートランジスタ形成領域から電極パッド形成領域にわたって形成されている。４層目メタル配線層１７ｄ−４は複数の３層目メタル配線層１７ｄ−３の形成領域にわたって形成されており、スルーホール１５ｄ−４を介して複数の３層目メタル配線層１７ｄ−３と電気的に接続されている。
【００３１】
４層目メタル配線層１７ｓ−４，１７ｄ−４の形成領域を含んで３層目層間絶縁膜１３−４上に最終保護膜１９が形成されている。電極パッド形成領域で４層目メタル配線層１７ｓ−４上の最終保護膜１９にパッド開口部２１ｓが形成されている。電極パッド形成領域で４層目メタル配線層１７ｄ−４上の最終保護膜１９にパッド開口部２１ｄが形成されている。パッド開口部２１ｓ，２１ｄの形成領域の４層目メタル配線層１７ｓ−４，１７ｄ−４は電極パッド２３ｓ，２３ｄを構成する。
【００３２】
電極パッド２３ｓは、４層目メタル配線層１７ｓ−４、スルーホール１５ｓ−４、３層目メタル配線層１７ｓ−３、スルーホール１５ｓ−３、２層目メタル配線層１７ｓ−２、スルーホール１５ｓ−２、１層目メタル配線層１７ｓ−１及びコンタクトホール１５ｓ−１を介してソース７ｓと電気的に接続されている。
電極パッド２３ｄは、４層目メタル配線層１７ｄ−４、スルーホール１５ｄ−４、３層目メタル配線層１７ｄ−３、スルーホール１５ｄ−３、２層目メタル配線層１７ｄ−２、スルーホール１５ｄ−２、１層目メタル配線層１７ｄ−１及びコンタクトホール１５ｄ−１を介してドレイン７ｄと電気的に接続されている。
【００３３】
このように複数のメタル配線層を多段階に積み重ね、複数のスルーホール及びコンタクトホールで接続する目的は、ドライバートランジスタが大電流を流す目的で設計されており、ソース７ｓ側及びドレイン７ｄ側の電流経路の抵抗成分をできるだけ低減した方が有利なことに起因している。
【００３４】
また、１層目メタル配線層１７ｓ−１，１７ｄ−１、２層目メタル配線層１７ｓ−２，１７ｄ−２、３層目メタル配線層１７ｓ−３，１７ｄ−３が線状の繰り返しパターンであるのに対して、４層目メタル配線層１７ｓ−４，１７ｄ−４は大面積の矩形状パターンとなっている。これは１層目、２層目、３層目メタル配線層１７ｓ−１，１７ｄ−１，１７ｓ−２，１７ｄ−２，１７ｓ−３，１７ｄ−３を流れた電流が全て４層目メタル配線層１７ｓ−４，１７ｄ−４に集中するので、大電流を流せるように４層目メタル配線層１７ｓ−４，１７ｄ−４の配線幅を太く設計することに起因している。
【００３５】
また、４層目メタル配線層１７ｓ−４，１７ｄ−４は、ソース側の複数のメタル配線層１７ｓ−１，１７ｓ−２，１７ｓ−３とドレイン側の複数のメタル配線層１７ｄ−１，１７ｄ−２，１７ｄ−３を横断して形成されている。したがって、ソース側の４層目メタル配線層１７ｓ−４の下においてドレイン側の３層目メタル配線層１７ｄ−３上にはスルーホールは形成されていない。同様に、ドレイン側の４層目メタル配線層１７ｄ−４の下においてソース側の３層目メタル配線層１７ｓ−３上にはスルーホールは形成されていない。
【００３６】
このようなドライバートランジスタを電極パッドの直下領域に配置した場合の問題点について説明する。
図１９では、電極パッド２３ｓ，２３ｄがドライバートランジスタの上に配置されている。先に説明したように、電極パッド２３ｓ，２３ｄ下の３層目層間絶縁膜１３−４にはウエハテスト時の衝撃でひび割れ２９が発生する。そしてひび割れ２９は４層目メタル配線層１７ｓ−４，１７ｄ−４と３層目メタル配線層１７ｓ−３，１７ｄ−３を電気的に短絡してしまう。
【００３７】
ひび割れ２９の影響で、ドレイン側の４層目メタル配線層１７ｄ−４とソース側の３層目メタル配線層１７ｓ−３が電気的に短絡してしまい、また、ソース側の４層目メタル配線層１７ｓ−４とドレイン側の３層目メタル配線層１７ｄ−３が電気的に短絡してしまい、ドライバートランジスタが正常に動作しなくなってしまう。このように電極パッドの直下にドライバートランジスタを配置することには致命的な問題があった。
このような問題は電極パッド下に配置される素子がドライバートランジスタである場合だけでなく、素子の２つの電極を電極パッドに引き出す構造において、素子の一方の電極に電気的に接続されている電極パッドの下に素子の他方の電極に電気的に接続されているメタル配線層が配置されている場合に同様の問題がおこりうる。
【００３８】
【特許文献１】特公平０５−０５３３０４号公報
【特許文献２】特開２００２−３１９５８７号公報
【特許文献３】特開２００３−２８９１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３９】
以上のように電極パッドの下にデバイスを配置するアイデアは既にいくつか開示されているものの、ドライバートランジスタの配置に関しては何も述べられていない。すなわち、電極パッドの下にドライバートランジスタを配置する技術はまったく無いのが実状であった。また、電極パッド下に配置した素子の２つの電極が電極パッド下の層間絶縁膜のひび割れに起因して短絡することについても何も述べられていない。
本発明は、電極パッド下に素子を配置し、その素子の２つの電極を少なくとも２つの電極パッドに引き出し、かつ、その素子の２つの電極間の短絡を防止することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００４０】
本発明にかかる半導体装置は、ソースとドレインをもつドライバートランジスタと、そのドライバートランジスタ上に形成された３層以上のメタル配線層構造を備え、最上層のメタル配線層上の絶縁膜に形成されたパッド開口部に露出しているメタル配線層部分が電極パッドを構成している半導体装置であって、上記電極パッドとして上記ソースと電気的に接続されているソース電位電極パッドと、上記ドレインと電気的に接続されているドレイン電位電極パッドを備え、上記ソース電位電極パッド及び上記ドレイン電位電極パッドは１つの上記ドライバートランジスタ上に配置されているものである。
そして、最上層のメタル配線層よりも１層下のメタル配線層であって上記ソース電位電極パッドに接続されているソース電位１層下メタル配線層及び上記ドレイン電位電極パッドに接続されているドレイン電位１層下メタル配線層に関して、上記ソース電位電極パッドの真下には上記ソース電位１層下メタル配線層のみが形成され、上記ドレイン電位電極パッドの真下には上記ドレイン電位１層下メタル配線層のみが形成されている。
さらに、上記ソース電位電極パッド及び上記ドレイン電位電極パッドの真下で上記１層下のメタル配線層よりも下層側に、上記ソース電位電極パッド、上記ソース電位１層下メタル配線層及び上記ソースと電気的に接続されたソース電位メタル配線層と、上記ドレイン電位電極パッド、上記ドレイン電位１層下メタル配線層及び上記ドレインと電気的に接続されたドレイン電位メタル配線層がともに配置されており、上記ソース電位メタル配線層及び上記ドレイン電位メタル配線層は、上記ソース電位１層下メタル配線層の真下及び上記ドレイン電位１層下メタル配線層の真下にまたがって上記ドライバートランジスタのチャネル幅方向に延伸して形成されている。
さらに、複数の上記ソース電位１層下メタル配線層及び上記ドレイン電位１層下メタル配線層を備え、それらの上記ソース電位１層下メタル配線層及び上記ドレイン電位１層下メタル配線層は上記ドライバートランジスタのチャネル幅方向で交互に配置されており、上記ソース電位メタル配線層の電位を複数の上記ソース電位１層下メタル配線層に引き出し、上記ドレイン電位メタル配線層の電位を複数の上記ドレイン電位１層下メタル配線層に引き出している。
ここで、ソース電位電極パッド及びドレイン電位電極パッドがドライバートランジスタ上に配置されているとは、ソース電位電極パッドの少なくとも一部分、及びドレイン電位電極パッドの少なくとも一部分が素子上に配置されていることを意味し、ソース電位電極パッド及びドレイン電位電極パッドの全体が必ずしも素子上に配置されていなくてもよい。
また、上記１層下のメタル配線層に関して、ソース電位電極パッド下及びドレイン電位電極パッド下に、上記ソースと上記ドレインのいずれにも接続されていない配線やダミーパターンが配置されていてもよい。
本願特許請求の範囲及び本明細書において、電極パッドとは、電極パッド用のメタル配線層のうち、そのメタル配線層上に形成された絶縁膜に形成されたパッド開口部で露出している領域をいう。
【００４１】
また、上記１層下のメタル配線層は、上記ソース電位電極パッド下及び上記ドレイン電位電極パッド下においてウエハテスト時に上記ソース電位電極パッド下及び上記ドレイン電位電極パッドに金属探針が接触される部分の下に少なくとも配置されているようにしてもよい。
【００４２】
また、上記ソース電位電極パッド下及び上記ドレイン電位電極パッド下には、上記１層下のメタル配線層と接続するための接続孔は形成されていない例を挙げることができる。
【００４３】
上記ソース電位電極パッド又は上記ドレイン電位電極パッドを含む上記最上層のメタル配線層及びその最上層のメタル配線層下の上記１層下のメタル配線層は上記パッド開口部よりも広い面積で形成され、かつ、上方から見て上記パッド開口部の周囲に配置された接続孔によって上記最上層のメタル配線層と上記１層下のメタル配線層が接続されている例を挙げることができる。
【００４４】
１つの上記ドライバートランジスタ上に複数の上記ソース電位電極パッドを備えているようにしてもよい。
また、１つの上記ドライバートランジスタ上に複数の上記ドレイン電位電極パッドを備えているようにしてもよい。
【００４５】
上記ソース電位１層下メタル配線層は、上記ソース上に形成された接続孔及び最上層のメタル配線層よりも２層下のソース電位メタル配線層から最下層のソース電位メタル配線層を介して上記ソースと接続されている例を挙げることができる。
【００４６】
また、上記ドレイン電位１層下メタル配線層は、上記ドレイン上に形成された接続孔及び最上層のメタル配線層よりも２層下のドレイン電位メタル配線層から最下層のドレイン電位メタル配線層を介して上記ドレインと接続されている例を挙げることができる。
【発明の効果】
【００４７】
本発明の半導体装置では、ソースとドレインをもつドライバートランジスタと、そのドライバートランジスタ上に形成された３層以上のメタル配線層構造を備え、最上層のメタル配線層上の絶縁膜に形成されたパッド開口部に露出しているメタル配線層部分が電極パッドを構成している半導体装置において、電極パッドとしてソースと電気的に接続されているソース電位電極パッドと、ドレインと電気的に接続されているドレイン電位電極パッドを備え、ソース電位電極パッド及びドレイン電位電極パッドは１つのドライバートランジスタ上に配置されており、最上層のメタル配線層よりも１層下のメタル配線層であってソース電位電極パッドに接続されているソース電位１層下メタル配線層及びドレイン電位電極パッドに接続されているドレイン電位１層下メタル配線層に関して、ソース電位電極パッドの真下にはソース電位１層下メタル配線層のみが形成され、ドレイン電位電極パッドの真下にはドレイン電位１層下メタル配線層のみが形成されており、ソース電位電極パッド及びドレイン電位電極パッドの真下で１層下のメタル配線層よりも下層側に、ソース電位電極パッド、ソース電位１層下メタル配線層及びソースと電気的に接続されたソース電位メタル配線層と、ドレイン電位電極パッド、ドレイン電位１層下メタル配線層及びドレインと電気的に接続されたドレイン電位メタル配線層がともに配置されているようにしたので、電極パッド下の絶縁膜にひび割れが生じてもドレインと接続されているメタル配線層とソース電位電極パッド間の短絡、及びソースと接続されているメタル配線層とドレイン電位電極パッド間の短絡を防止することができる。これにより、電極パッド下にドライバートランジスタを配置し、そのドライバートランジスタのソース及びドレインをそれぞれ電極パッドに引き出し、かつ、そのドライバートランジスタのソース及びドレイン間の短絡を防止することができる。
【００４８】
さらに、大面積を占有するドライバートランジスタを電極パッド下に配置することによりチップサイズの縮小とチップコストの低減を実現できる。
さらに、ソース電位メタル配線層及びドレイン電位メタル配線層は、ソース電位１層下メタル配線層の真下及びドレイン電位１層下メタル配線層の真下にまたがってドライバートランジスタのチャネル幅方向に延伸して形成されており、複数のソース電位１層下メタル配線層及びドレイン電位１層下メタル配線層を備え、それらのソース電位１層下メタル配線層及びドレイン電位１層下メタル配線層はドライバートランジスタのチャネル幅方向で交互に配置されており、ソース電位メタル配線層の電位を複数のソース電位１層下メタル配線層に引き出し、ドレイン電位メタル配線層の電位を複数のドレイン電位１層下メタル配線層に引き出すようにしたので、ソース電位メタル配線層及びドレイン電位メタル配線層における電流の集中を低減できる。
【００４９】
上記１層下のメタル配線層は、ソース電位電極パッド下及びドレイン電位電極パッド下においてウエハテスト時にソース電位電極パッド下及びドレイン電位電極パッドに金属探針が接触される部分の下に少なくとも配置されているようにすれば、電極パッド下にひび割れが生じてもそのひび割れを１層下のメタル配線層で止めることができ、１層下のメタル配線層よりも下層にひび割れが生じるのを防止することができる。
【００５０】
また、ソース電位電極パッド下及びドレイン電位電極パッド下には、上記１層下のメタル配線層と接続するための接続孔は形成されていない構造、例えば、ソース電位電極パッド又はドレイン電位電極パッドを含む最上層のメタル配線層及びその最上層のメタル配線層下の上記１層下のメタル配線層はパッド開口部よりも広い面積で形成され、かつ、上方から見てパッド開口部の周囲に配置された接続孔によって上記最上層のメタル配線層と上記１層下のメタル配線層が接続されているようにすれば、電極パッドに加わる衝撃が接続孔内部に埋め込まれた金属材料によって下方に伝播することがなくなり、衝撃に起因する特性変動などを防止することができる。
【００５１】
１つの上記ドライバートランジスタ上に複数のソース電位電極パッドを備えているようにし、また、１つの上記ドライバートランジスタ上に複数のドレイン電位電極パッドを備えているようにすれば、例えばドライバートランジスタなどの大面積の素子の上の領域を有効に利用することができ、レイアウト面積の縮小及びチップ製造コストの低減を実現できる。
【００５２】
また、ソース電位１層下メタル配線層はソース上に形成された接続孔及び最上層のメタル配線層よりも２層下のソース電位メタル配線層から最下層のソース電位メタル配線層を介して上記ソースと接続されているようにすれば、ソース電位電極パッドがドライバートランジスタ上とは異なる領域に配置されている場合に比べて、ソースの電位をドライバートランジスタ形成領域から電極パッド形成領域に導くための水平方向のメタル配線層の分だけ、抵抗を小さくすることができる。
同様に、ドレイン電位１層下メタル配線層はドレイン上に形成された接続孔及び最上層のメタル配線層よりも２層下のドレイン電位メタル配線層から最下層のドレイン電位メタル配線層を介してドレインと接続されているようにすれば、ドレイン電位電極パッドがドライバートランジスタの形成領域とは異なる領域に配置されている場合に比べて、ドレインの電位をドライバートランジスタ形成領域から電極パッドの形成領域に導くための水平方向のメタル配線層の分だけ、抵抗を小さくすることができる。
これらの態様によれば、電極パッドからほぼ真下に向かって最短距離で電流を流すことができる。これにより、電極パッドがドライバートランジスタの形成領域とは異なる領域に配置されている場合に比べて、電極パッドとソース及びドレイン間の抵抗成分を小さくすることができるので、電極パッドとソース及びドレイン間の電圧降下に起因するドライバートランジスタの性能の低下を防止することができる。
【発明を実施するための最良の形態】
【００５３】
図１、図２及び図３は、４層メタル配線層構造の参考例を示す図である。図１で（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図２で（Ａ）は１層目メタル配線層の平面図、（Ｂ）は２層目メタル配線層の平面図である。図３で（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。
【００５４】
例えばＰ型のシリコン基板１上にＬＯＣＯＳ酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３によってドライバートランジスタ形成領域５が画定されている。ドライバートランジスタ形成領域５のシリコン基板１に例えばＮ型不純物からなる複数のソース７ｓと複数のドレイン７ｄが互いに間隔をもって交互に配置されている。
ソース７ｓ、ドレイン７ｄ間のシリコン基板１上にゲート酸化膜９を介してポリシリコンからなるゲート電極１１が形成されている。
【００５５】
ソース７ｓ、ドレイン７ｄ及びゲート電極１１の形成領域を含んでシリコン基板１上全面にＢＰＳＧ膜１３−１が形成されている。ソース７ｓ上のＢＰＳＧ膜１３−１にコンタクトホール１５ｓ−１が形成されている。ドレイン７ｄ上のＢＰＳＧ膜１３−１にコンタクトホール１５ｄ−１が形成されている。図示しない領域でゲート電極１１上の層間絶縁膜１３にコンタクトホールが形成されている。
【００５６】
ソース７ｓ上のコンタクトホール１５ｓ−１の形成領域を含んでＢＰＳＧ膜１３−１上に１層目メタル配線層１７ｓ−１（ソース電位メタル配線層）が形成されている。１層目メタル配線層１７ｓ−１はコンタクトホール１５ｓ−１を介してソース７ｓと電気的に接続されている。
ドレイン７ｄ上のコンタクトホール１５ｄ−１の形成領域を含んでＢＰＳＧ膜１３−１上に１層目メタル配線層１７ｄ−１（ドレイン電位メタル配線層）が形成されている。１層目メタル配線層１７ｄ−１はコンタクトホール１５ｄ−１を介してドレイン７ｄと電気的に接続されている。
図示しない領域でゲート電極１１上のコンタクトホールの形成領域を含んでＢＰＳＧ膜１３−１上にメタル配線層が形成されている。複数のゲート電極１１は図示しないコンタクトホール及びメタル配線層を介して電気的に接続されている。
【００５７】
１層目メタル配線層１７ｓ−１，１７ｄ−１の形成領域を含んでＢＰＳＧ膜１３−１上に１層目層間絶縁膜１３−２が形成されている。１層目メタル配線層１７ｓ−１上の１層目層間絶縁膜１３−２にスルーホール（接続孔）１５ｓ−２が形成されている。１層目メタル配線層１７ｄ−１上の１層目層間絶縁膜１３−２にスルーホール１５ｄ−２が形成されている。
【００５８】
１層目メタル配線層１７ｓ−１上のスルーホール１５ｓ−２の形成領域を含んで１層目層間絶縁膜１３−２上に２層目メタル配線層１７ｓ−２（ソース電位メタル配線層）が形成されている。２層目メタル配線層１７ｓ−２はスルーホール１５ｓ−２を介して１層目メタル配線層１７ｓ−１と電気的に接続されている。
１層目メタル配線層１７ｄ−１上のスルーホール１５ｄ−２の形成領域を含んで１層目層間絶縁膜１３−２上に２層目メタル配線層１７ｄ−２（ドレイン電位メタル配線層）が形成されている。２層目メタル配線層１７ｄ−２はスルーホール１５ｄ−２を介して１層目メタル配線層１７ｄ−１と電気的に接続されている。
【００５９】
２層目メタル配線層１７ｓ−２，１７ｄ−２の形成領域を含んで１層目層間絶縁膜１３−２上に２層目層間絶縁膜１３−３が形成されている。２層目メタル配線層１７ｓ−２上の２層目層間絶縁膜１３−３にスルーホール１５ｓ−３が形成されている。２層目メタル配線層１７ｄ−２上の２層目層間絶縁膜１３−３にスルーホール１５ｄ−３が形成されている。
【００６０】
２層目メタル配線層１７ｓ−２上のスルーホール１５ｓ−３の形成領域を含んで２層目層間絶縁膜１３−３上に３層目メタル配線層１７ｓ−３（ソース電位１層下メタル配線層）が形成されている。３層目メタル配線層１７ｓ−３はスルーホール１５ｓ−３を介して２層目メタル配線層１７ｓ−２と電気的に接続されている。
２層目メタル配線層１７ｄ−２上のスルーホール１５ｄ−３の形成領域を含んで２層目層間絶縁膜１３−３上に３層目メタル配線層１７ｄ−３（ドレイン電位１層下メタル配線層）が形成されている。３層目メタル配線層１７ｄ−３はスルーホール１５ｄ−３を介して２層目メタル配線層１７ｄ−２と電気的に接続されている。
３層目メタル配線層１７ｓ−３，１７ｄ−３は複数の２層目メタル配線層１７ｓ−２，１７ｄ−２の形成領域、すなわち複数のソース７ｓ及びドレイン７ｄの上にわたって形成されている。
【００６１】
３層目メタル配線層１７ｓ−３，１７ｄ−３の形成領域を含んで２層目層間絶縁膜１３−３上に３層目層間絶縁膜１３−４が形成されている。３層目メタル配線層１７ｓ−３上の３層目層間絶縁膜１３−４にスルーホール１５ｓ−４が形成されている。３層目メタル配線層１７ｄ−３上の３層目層間絶縁膜１３−４にスルーホール１５ｄ−４が形成されている。
【００６２】
３層目メタル配線層１７ｓ−３上のスルーホール１５ｓ−４の形成領域を含んで３層目層間絶縁膜１３−４上に４層目メタル配線層１７ｓ−４が形成されている。４層目メタル配線層１７ｓ−４はスルーホール１５ｓ−４を介して複数の３層目メタル配線層１７ｓ−３と電気的に接続されている。
３層目メタル配線層１７ｄ−３上のスルーホール１５ｄ−４の形成領域を含んで３層目層間絶縁膜１３−４上に４層目メタル配線層１７ｄ−４が形成されている。４層目メタル配線層１７ｄ−４はスルーホール１５ｄ−４を介して複数の３層目メタル配線層１７ｄ−３と電気的に接続されている。
４層目メタル配線層１７ｓ−４，１７ｄ−４は最上層のメタル配線層を構成している。
【００６３】
４層目メタル配線層１７ｓ−４，１７ｄ−４の形成領域を含んで３層目層間絶縁膜１３−４上に最終保護膜１９が形成されている。４層目メタル配線層１７ｓ−４上の最終保護膜１９にパッド開口部２１ｓが形成されている。４層目メタル配線層１７ｄ−４上の最終保護膜１９にパッド開口部２１ｄが形成されている。パッド開口部２１ｓの形成領域の４層目メタル配線層１７ｓ−４はソース電位電極パッド２３ｓを構成する。パッド開口部２１ｄの形成領域の４層目メタル配線層１７ｄ−４はドレイン電位電極パッド２３ｄを構成する。
【００６４】
ソース電位電極パッド２３ｓは、４層目メタル配線層１７ｓ−４、スルーホール１５ｓ−４、３層目メタル配線層１７ｓ−３、スルーホール１５ｓ−３、２層目メタル配線層１７ｓ−２、スルーホール１５ｓ−２、１層目メタル配線層１７ｓ−１及びコンタクトホール１５ｓ−１を介してソース７ｓと電気的に接続されている。
ドレイン電位電極パッド２３ｄは、４層目メタル配線層１７ｄ−４、スルーホール１５ｄ−４、３層目メタル配線層１７ｄ−３、スルーホール１５ｄ−３、２層目メタル配線層１７ｄ−２、スルーホール１５ｄ−２、１層目メタル配線層１７ｄ−１及びコンタクトホール１５ｄ−１を介してドレイン７ｄと電気的に接続されている。
【００６５】
この参考例では、ドライバートランジスタのソース７ｓと接続されているソース電位電極パッド２３ｓと、ドレイン７ｄと接続されているドレイン電位電極パッド２３ｄはドライバートランジスタ形成領域５の上に配置されているので、大面積を占有するドライバートランジスタを電極パッド２３ｓ，２３ｄの下に配置することにより、チップサイズの縮小とチップコストの低減を実現できる。
【００６６】
また、最上層の４層目メタル配線層１７ｓ−４，１７ｄ−４よりも１層下の３層目メタル配線層１７ｓ−３，１７ｄ−３は、ソース電位電極パッド２３ｓの下にはソース電位電極パッド２３ｓと接続されている３層目メタル配線層１７ｓ−３が形成され、ドレイン電位電極パッド２３ｄと接続されている３層目メタル配線層１７ｄ−３は形成されていないので、ソース電位電極パッド２３ｓ下の３層目層間絶縁膜１３−４にひび割れが生じても、ソース電位電極パッド２３ｓと３層目メタル配線層１７ｄ−３の短絡が生じることはない。
さらに、最上層の４層目メタル配線層１７ｓ−４，１７ｄ−４よりも１層下の３層目メタル配線層１７ｓ−３，１７ｄ−３は、ドレイン電位電極パッド２３ｄの下にはドレイン電位電極パッド２３ｄと接続されている３層目メタル配線層１７ｄ−３が形成され、ソース電位電極パッド２３ｓと接続されている３層目メタル配線層１７ｓ−３は形成されていないので、ドレイン電位電極パッド２３ｄ下の３層目層間絶縁膜１３−４にひび割れが生じても、ドレイン電位電極パッド２３ｄと３層目メタル配線層１７ｓ−３の短絡が生じることはない。
これにより、電極パッド２３ｓ，２３ｄの下にドライバートランジスタを配置し、ドライバートランジスタのソース７ｓ及びドレイン７ｄをそれぞれ電極パッド２３ｓ，２３ｄに引き出し、かつ、ドライバートランジスタのソース７ｓ、ドレイン７ｄ間の短絡を防止することができる。
【００６７】
さらに、３層目メタル配線層１７ｓ−３，１７ｄ−３は電極パッド２３ｓ，２３ｄ下の全面に形成されているので、電極パッド２３ｓ，２３ｄ下にひび割れが生じても、そのひび割れを３層目メタル配線層１７ｓ−３，１７ｄ−３で止めることができ、３層目メタル配線層１７ｓ−３，１７ｄ−３よりも下層にひび割れが生じるのを防止することができる。
【００６８】
この参考例では、３層目メタル配線層１７ｓ−３，１７ｄ−３は電極パッド２３ｓ，２３ｄ下の全面に形成されているが、本発明はこれに限定されるものではない。
例えば、ソース電位電極パッド２３ｓ下及びドレイン電位電極パッド２３ｄ下においてウエハテスト時に電極パッド２３ｓ，２３ｄに金属探針が接触される部分の下に少なくとも配置されているようにすれば、３層目メタル配線層１７ｓ−３，１７ｄ−３よりも下層にひび割れが生じるのを防止することができる。
【００６９】
また、３層目メタル配線層１７ｓ−３，１７ｄ−３は、ソース電位電極パッド２３ｓ下及びドレイン電位電極パッド２３ｄ下においてウエハテスト時に電極パッド２３ｓ，２３ｄに金属探針が接触される部分の下に配置されていない構造であってもよい。
図４は他の参考例の３層目メタル配線層の配置を示す平面図である。この参考例において、３層目メタル配線層以外の構成は図１、図２及び図３を参照して説明した上記参考例と同じである。
【００７０】
例えば、３層目メタル配線層１７ｓ−３，１７ｄ−３は、（Ａ）に示すように帯状であってもよいし、（Ｂ）に示すように島状であってもよい。
これらの参考例でも、ソース電位電極パッド２３ｓ（図１及び図３を参照。）の下には３層目メタル配線層１７ｓ−３が形成され、３層目メタル配線層１７ｄ−３は形成されておらず、ドレイン電位電極パッド２３ｄ（図１及び図３を参照。）の下には３層目メタル配線層１７ｄ−３が形成され、３層目メタル配線層１７ｓ−３は形成されていないので、電極パッド２３ｓ，２３ｄの下の３層目層間絶縁膜１３−４にひび割れが生じても、ソース電位電極パッド２３ｓと３層目メタル配線層１７ｄ−３の短絡、ドレイン電位電極パッド２３ｄと３層目メタル配線層１７ｓ−３の短絡を防止することができる。
すなわち、本発明では、ソース電位電極パッド２３ｓ下に３層目メタル配線層１７ｄ−３が配置されておらず、ドレイン電位電極パッド２３ｄ下に３層目メタル配線層１７ｓ−３が配置されていなければよい。
【００７１】
図５はさらに他の参考例を示す図であり、（Ａ）は４層目メタル配線層及びスルーホールの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。この参考例において、４層目層間絶縁膜に形成されたスルーホール以外の構成は図１、図２及び図３を参照して説明した上記参考例と同じである。
【００７２】
電極パッド２３ｓ，２３ｄの近傍において、４層目メタル配線層１７ｓ−４，１７ｄ−４及び３層目メタル配線層１７ｓ−３，１７ｄ−３はパッド開口部２１ｄ，２３ｄよりも広い面積で板状に形成されている。
ソース電位電極パッド２３ｓの外周にスルーホール１５ｓ−４が形成されている。スルーホール１５ｓ−４によって４層目メタル配線層１７ｓ−４と３層目メタル配線層１７ｓ−３が接続されている。
ドレイン電位電極パッド２３ｄの外周にスルーホール１５ｄ−４が形成されている。スルーホール１５ｄ−４によって４層目メタル配線層１７ｄ−４と３層目メタル配線層１７ｄ−３が接続されている。
【００７３】
この参考例では、電極パッド２３ｓ，２３ｄ下にはスルーホール１５ｓ−４，１５ｄ−４は形成されていない。これにより、電極パッド２３ｓ，２３ｄに加わる衝撃がスルーホール内部に埋め込まれた金属材料によって下方に伝播することがなくなり、衝撃に起因する特性変動などを防止することができる。
【００７４】
この参考例では３層目メタル配線層１７ｓ−３，１７ｄ−３が板状に形成されているが、本発明はこれに限定されるものではなく、例えば図４（Ａ）に示すように帯状であってもよい。その場合、スルーホール１５ｓ−４，１５ｄ−４は電極パッド２３ｓ，２３ｄの外周に配置される。すなわち、電極パッド２３ｓ，２３ｄ下にスルーホール１５ｓ−４，１５ｄ−４が配置されていないようにすれば、電極パッド２３ｓ，２３ｄに加わる衝撃がスルーホール内部に埋め込まれた金属材料によって下方に伝播するのを防止することができる。
【００７５】
図６及び図７はさらに他の参考例を示す図である。図６で（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図７で（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。１層目メタル配線層及び２層目メタル配線層の構造は図２と同じである。なお、図７に示した３層目メタル配線層及び４層目メタル配線層の構造は図３に示したものと同じである。
【００７６】
４層目メタル配線層１７ｓ−４上に２つのパッド開口部２１ｓが形成されており、２つのソース電位電極パッド２３ｓが形成されている。また、４層目メタル配線層１７ｄ−４上に２つのパッド開口部２１ｄが形成されており、２つのドレイン電位電極パッド２３ｄが形成されている。
このように、ドライバートランジスタ形成領域５に２個以上のソース電位電極パッド２３ｓもしくは２個以上のドレイン電位電極パッド２３ｄ又はその両方が配置されていてもよい。
【００７７】
ところで、ドライバートランジスタではチャネル幅が大きければ大きいほど流れる電流が大きくなる。一方でメタル配線層にはその材料や構造、寸法によって流すことのできる電流の最大値（上限値）が決まっており、これを超えるとメタル配線層の溶断や断線が起こり不良に至る。つまりチャネル幅の大きいドライバートランジスタでは、メタル配線層の部分でこの許容電流値を超えてしまう虞れがあった。
【００７８】
例えば図７（Ａ）において、２層目メタル配線層１７ｄ−２に着目すると、スルーホール１５ｄ−３から２層目メタル配線層１７ｄ−２に流れ込んだ電流はスルーホールのない３層目メタル配線層１７ｓ−３の下まで行き渡る。２層目メタル配線層１７ｄ−２において、３層目メタル配線層１７ｓ−３の下の領域側に流れる電流は全て１点鎖線円の部分を通過するので、この部分で電流集中が起こってしまう。電流集中は２層目メタル配線層１７ｓ−２にも同様に起こる。
この現象はチャネル幅が大きくなればなるほど顕著になるので、チャネル幅の大きいドライバートランジスタでは意図的に２層目メタル配線層１７ｄ−２，１７ｓ−２の線幅を太くする必要があった。このことは元々チャネル幅が大きいことで大面積が必要なドライバートランジスタの占有面積が更に大きくなることを意味しており、チップサイズの増大を招く大きな問題となっていた。
【００７９】
図８及び図９は一実施例を示す図である。図８で（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図９で（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。この実施例でも、１層目メタル配線層及び２層目メタル配線層の構造は図２と同じである。
【００８０】
この実施例では、２つのソース電位電極パッド２３ｓ及び２つのドレイン電位電極パッド２３ｄを備え、３層目メタル配線層１７ｓ−３，１７ｄ−３が交互に配置されており、電極パッド２３ｓ，２３ｄも交互に配置されている。
【００８１】
図７で２層目メタル配線層１７ｄ−２に着目したのと同様に２層目メタル配線層１７ｄ−２に着目すると、電流の集中する箇所が１箇所から３箇所に増えていることがわかる（１点鎖線円の部分を参照）。つまりこの実施例では、１箇所に集中していた電流が３箇所に分散されたことを表している。この実施例では２層目メタル配線層１７ｄ−２，１７ｓ−２において電流が集中する箇所の１箇所あたりの電流値を約３分の１に低減できるので、前述のようなメタル配線層を太くする処置を施す必要が無くなり、ドライバートランジスタの占有面積の増大を抑制することができる。
【００８２】
以上、本発明の実施例及び参考例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８３】
例えば、１層目メタル配線層１７ｓ−１，１７ｄ−１は島状であってもよい。
また、上記の実施例では、本発明を４層メタル配線構造に適用しているが、本発明はこれに限定されるものではなく、３層又は５層以上のメタル配線構造にも適用することができるのは言うまでもない。
【図面の簡単な説明】
【００８４】
【図１】４層メタル配線層構造の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２】同参考例を示す図であり、（Ａ）は１層目メタル配線層の平面図、（Ｂ）は２層目メタル配線層の平面図である。
【図３】同参考例を示す図であり、（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。
【図４】他の参考例の３層目メタル配線層の配置を示す平面図である。
【図５】さらに他の参考例を示す図であり、（Ａ）は４層目メタル配線層及びスルーホールの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図６】さらに他の参考例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図７】同参考例を示す図であり、（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。
【図８】一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図９】同実施例を示す図であり、（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。
【図１０】従来の電極パッド近傍の概略構成図を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図１１】４層メタル配線層構造の従来技術を示す断面図である。
【図１２】ウエハテストを説明するための図であり、（Ａ）は半導体装置全体の平面図、（Ｂ）及び（Ｃ）は１つの電極パッド近傍を示す断面図であり、（Ｂ）は金属探針を接触させる前の状態、（Ｃ）は金属探針を接触させた後の状態を示す。
【図１３】金属探針が接触された後の電極パッド近傍の断面を示す顕微鏡写真である。
【図１４】充電機器の概略回路図である。
【図１５】一般的なドライバートランジスタ形成領域を電極パッド形成領域も含めて示す図であり、（Ａ）は平面図、（Ｂ）は概略的に示す平面図、（Ｃ）は（Ｂ）のＢ−Ｂ位置での断面図である。
【図１６】４層メタル配線層構造の従来技術を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図１７】同従来技術を示す図であり、（Ａ）は１層目メタル配線層の平面図、（Ｂ）は２層目メタル配線層の平面図である。
【図１８】同従来技術を示す図であり、（Ａ）は３層目メタル配線層の平面図、（Ｂ）は４層目メタル配線層の平面図である。
【図１９】４層メタル配線層構造の従来技術においてドライバートランジスタ形成領域に電極パッドを配置した構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【符号の説明】
【００８５】
１    シリコン基板
３    ＬＯＣＯＳ酸化膜
５    ドライバートランジスタ形成領域
７ｄ  ドレイン
７ｓ  ソース
９    ゲート酸化膜
１１    ゲート電極
１３−１  ＢＰＳＧ膜
１３−２  １層目層間絶縁膜
１３−３  ２層目層間絶縁膜
１３−４  ３層目層間絶縁膜
１５ｓ−１，１５ｄ−１  コンタクトホール
１５ｓ−２，１５ｄ−２  スルーホール
１５ｓ−３，１５ｄ−３  スルーホール
１５ｓ−４，１５ｄ−４  スルーホール
１７ｓ−１，１７ｄ−１  １層目メタル配線層
１７ｓ−２，１７ｄ−２  ２層目メタル配線層
１７ｓ−３，１７ｄ−３  ３層目メタル配線層
１７ｓ−４，１７ｄ−４  ４層目メタル配線層
１９    最終保護膜
２１ｄ，２１ｓ  パッド開口部
２３ｄ，２３ｓ  電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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