(57)【要約】【課題】ノイズ性能を劣化させることなく、ｓｕｂＡＤ変換器のコンパレータ数を減少させたデルタシグマＡＤ変換器を提供する。【解決手段】ループフィルタ４とｓｕｂＡＤ変換器５とｓｕｂＤＡ変換器７とを備え周期毎にサンプリングを行うデルタシグマＡＤ変換器において、ｓｕｂＡＤ変換器５は、第１ＡＤ変換器８および第２ＡＤ変換器１０と、第１ＡＤ変換器８および第２ＡＤ変換器１０から出力されるデジタル信号を結合するデコーダ１１と、第１ＡＤ変換器８から出力しデジタル信号をアナログ信号に変換する第１ＤＡ変換器９とを備えている。ループフィルタ４から出力されるアナログ信号を第１ＡＤ変換器８により変換したデジタル信号を第１ＤＡ変換器９により変換したアナログ信号と、第２ＡＤ変換器１０に入力されるアナログ信号との差が第２ＡＤ変換器１０に入力される。第１ＡＤ変換器８から第２ＡＤ変換器１０までの遅延量が１周期未満に設定されている。【選択図】図１
2007158833.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号とアナログ帰還信号との差を積分するループフィルタと、該ループフィルタから出力されるアナログ信号をデジタル信号に変換するｓｕｂＡＤ変換器と、該ｓｕｂＡＤ変換器から出力されるデジタル信号をアナログ信号に変換して次の周期における上記アナログ帰還信号として出力するｓｕｂＤＡ変換器とを備え、周期毎にサンプリングを行うデルタシグマＡＤ変換器において、
上記ｓｕｂＡＤ変換器は、アナログ信号をデジタル信号に変換する第１ＡＤ変換器および第２ＡＤ変換器と、該第１ＡＤ変換器および第２ＡＤ変換器から出力されるデジタル信号を結合して該ｓｕｂＡＤ変換器の出力信号として出力するデコーダと、該第１ＡＤ変換器から出力されるデジタル信号をアナログ信号に変換する第１ＤＡ変換器とを備え、
上記ループフィルタから出力されるアナログ信号を上記第１ＡＤ変換器により変換したデジタル信号を上記第１ＤＡ変換器により変換したアナログ信号と、上記第２ＡＤ変換器に入力されるアナログ信号との差が、上記第２ＡＤ変換器に入力され、
上記第１ＡＤ変換器の出力から上記第２ＡＤ変換器の入力までの遅延量が１周期未満に設定されていることを特徴としたデルタシグマＡＤ変換器。
【請求項２】
上記ループフィルタから出力されるアナログ信号と、上記第１ＡＤ変換器および上記第２ＡＤ変換器に入力されるべくデルタシグマＡＤ変換器に入力されるアナログ入力信号とが、上記第１ＡＤ変換器に入力され、
上記アナログ信号と上記アナログ入力信号とを加算した信号を上記第１ＡＤ変換器により変換したデジタル信号を上記第１ＤＡ変換器により変換したアナログ信号と、上記第２ＡＤ変換器に入力されるべく上記ループフィルタから出力されたアナログ信号と、上記第２ＡＤ変換器に入力されるべくデルタシグマＡＤ変換器に入力されるアナログ入力信号との差が、上記第２ＡＤ変換器に入力されることを特徴とした請求項１に記載のデルタシグマＡＤ変換器。
【請求項３】
上記ループフィルタは、少なくとも１つの積分器を備え、
上記積分器のうちの１つは、等価信号生成積分器であって、
上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、該等価信号生成積分器への入力信号を遅延させるための第１遅延器と、上記積分回路の出力信号を遅延させるための第２遅延器とを備え、
上記第１および第２遅延器の出力信号を加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することを特徴とする請求項１または２に記載のデルタシグマＡＤ変換器。
【請求項４】
上記ループフィルタは、少なくとも１つの積分器を備え、
上記積分器のうちの１つは、等価信号生成積分器であって、
上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、上記積分回路の出力信号を遅延させるための遅延器とを備え、
上記等価信号生成積分器への入力信号と上記遅延器の出力信号とを加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することを特徴とする請求項１または２に記載のデルタシグマＡＤ変換器。
【請求項５】
アナログ入力信号とアナログ帰還信号との差を積分するループフィルタと、該ループフィルタから出力されるアナログ信号をデジタル信号に変換するｓｕｂＡＤ変換器と、該ｓｕｂＡＤ変換器から出力されるデジタル信号をアナログ信号に変換して次の周期における上記アナログ帰還信号として出力するｓｕｂＤＡ変換器とを備え、周期毎にサンプリングを行うデルタシグマＡＤ変換器において、
上記ループフィルタは、少なくとも１つの積分器を備え、
上記積分器のうちの１つは、等価信号生成積分器であって、
上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、該等価信号生成積分器への入力信号を遅延させるための第１遅延器と、上記積分回路の出力信号を遅延させるための第２遅延器とを備え、
上記第１および第２遅延器の出力信号を加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することを特徴とするデルタシグマＡＤ変換器。
【請求項６】
アナログ入力信号とアナログ帰還信号との差を積分するループフィルタと、該ループフィルタから出力されるアナログ信号をデジタル信号に変換するｓｕｂＡＤ変換器と、該ｓｕｂＡＤ変換器から出力されるデジタル信号をアナログ信号に変換して次の周期における上記アナログ帰還信号として出力するｓｕｂＤＡ変換器とを備え、周期毎にサンプリングを行うデルタシグマＡＤ変換器において、
上記ループフィルタは、少なくとも１つの積分器を備え、
上記積分器のうちの１つは、等価信号生成積分器であって、
上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、上記積分回路の出力信号を遅延させるための遅延器とを備え、
上記等価信号生成積分器への入力信号と上記遅延器の出力信号とを加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することを特徴とするデルタシグマＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ電圧をデジタル値に変換するためのアナログ・デジタル変換器（ＡＤＣ）に関し、特にデルタシグマ型ＡＤ変換器に関するものである。
【背景技術】
【０００２】
デルタシグマＡＤ変換器は、高精度なアナログ・デジタル変換を実現できるため、例えば、オーディオ用ＡＤ変換器や無線レシーバ用ＡＤ変換器として利用されている。特に、マルチビットのデルタシグマＡＤ変換器は、シングルビットのデルタシグマＡＤ変換器に比べて、低いオーバーサンプリング率で必要な性能を実現できる、換言すると、同じオーバーサンプリング率で動作させる場合に広帯域の信号を扱うことができる。そのため、無線レシーバ用ＡＤ変換器などの広帯域信号を扱う用途に用いられることが多い。
【０００３】
ここで、基本的なデルタシグマＡＤ変換器の一例について説明する。図１１は該デルタシグマＡＤ変換器の概略構成を示すブロック図である。
【０００４】
同図に示すデルタシグマＡＤ変換器１００は、入力信号１０１とｓｕｂＤＡ変換器１０３によってアナログ値に変換されたデジタル出力信号との差を計算する減算器１０４と、減算器１０４の出力信号を入力信号とするループフィルタ１０５と、ループフィルタ１０５の出力信号をデジタル値へ変換するためのｓｕｂＡＤ変換器１０６とを備えている。このデルタシグマＡＤ変換器１００では、ｓｕｂＡＤ変換器１０６としてマルチビットＡＤ変換器が使用される。
【０００５】
図１２は、図１１に示すループフィルタ１０５の次数が２次であるループフィルタ２０５を備えるデルタシグマＡＤ変換器２００の線形モデルを示すブロック図である。同図において、ｓｕｂＡＤ変換器２０６は加算器としてモデル化されたものであり、量子化エラーＥとｓｕｂＡＤ変換器２０６の入力信号Ｙとの和がｓｕｂＡＤ変換器２０６の出力信号となる。ここで、ループフィルタ２０５内の積分器２０８、２０９の出力信号をそれぞれＸ１、Ｘ２とすると、デルタシグマＡＤ変換器２００の出力信号ＯＵＴ２０７は、次式で表せる。
ＯＵＴ＝ａＸ１＋ｂＸ２＋Ｅ  …（１）
また、ループフィルタ２０５内の初段の積分器２０８には、デルタシグマＡＤ変換器２００への入力信号ＩＮ２０２と、デルタシグマＡＤ変換器２００の出力信号ＯＵＴ２０７との差が入力される。そして、後段の積分器２０９には、初段の積分器２０８の出力信号Ｘ１が入力される。ここで、積分器２０８、２０９の出力信号Ｘ１、Ｘ２は、それぞれ次式で表せる。
【０００６】
【数１】
2007158833.tif 000003
【０００７】
【数２】
2007158833.tif 000004
【０００８】
これらの式をまとめると、デルタシグマＡＤ変換器２００の出力信号ＯＵＴ２０７は次式で表せる。
【０００９】
【数３】
2007158833.tif 000005
【００１０】
ここで、乗算係数［ａ，ｂ］＝［２，１］とすると、出力信号ＯＵＴ２０７は次式で表せる。
ＯＵＴ＝（２−ｚ−１）ｚ−１ＩＮ＋（１−ｚ−１）２Ｅ  …（５）
上式（５）より、低い周波数帯の信号帯域内では、ｚ−１が略１となるので、入力信号ＩＮ２０２の伝達関数は略１となる。また、量子化エラーＥの伝達関数はハイパス特性により、低い周波数帯で０に近く、周波数が高くなる程大きくなる。そのため、上記信号帯域内において、入力信号ＩＮ２０２は、ほぼそのまま出力され、量子化エラーＥはシェーピングされる。このように、マルチビットデルタシグマＡＤ変換器では、シングルビットデルタシグマＡＤ変換器に比べて、上記量子化エラーＥが小さくなるため、同じオーバーサンプリング率で高い性能を実現することができる。
【００１１】
さらに、マルチビットデルタシグマＡＤ変換器には、シングルビットデルタシグマＡＤ変換器と比較して、安定性の向上、ノイズシェーピング効率の向上、低消費電力等の利点があることが、RICHARD SCHREIER and GABOR C. TEMES, Understanding Delta-Sigma Data Converters, IEEE Press, 2005 に記載されている。
【００１２】
しかしながら、マルチビットデルタシグマＡＤ変換器では、ビット数の増加に伴い、ｓｕｂＡＤ変換器に必要なコンパレータの数が増加してしまう。例えば、図１１のｓｕｂＡＤ変換器１０６のビット数を４ビットとし、通常用いられるフラッシュＡＤ変換器でこれを実現する場合、１５個の１ビットコンパレータが必要となる。
【００１３】
これにより、各コンパレータが電力を消費するため、ｓｕｂＡＤ変換器１０６の消費電力の増大を招くことになる。また、コンパレータ数の増加に伴い、ｓｕｂＡＤ変換器１０６の入力容量が増加し、この容量を駆動するために、ｓｕｂＡＤ変換器１０６に接続している回路の消費電力の増大を招くことになる。これらの問題点は、例えば、Anas A. Hamoui and Kenneth W. Martin “High-Order Multibit Modulators and Pseudo Data-Weighted-Averaging in Low-Oversampling ΔΣ ADCs for Broad-Band Applications” IEEE TRANSACTIONS ON CIRCUIT AND SYSTEMS-I, VOL. 51, NO. 1, Jan 2004の論文に記載されている。
【００１４】
なお、上記論文には、上記消費電力を軽減する方法の一例が記載されている。具体的には、ｓｕｂＡＤ変換器に接続されている回路の数を減らすことによって、消費電力の軽減を図るものである。しかしながら、上記方法では、コンパレータの数は変わらないため、ｓｕｂＡＤ変換器の消費電力は軽減されない。
【００１５】
そこで、コンパレータ数を減少させてｓｕｂＡＤ変換器の消費電力を軽減する方法の一例が、特許文献１に記載されている。特許文献１のデルタシグマＡＤ変換器は、ｓｕｂＡＤ変換器に２ステップＡＤ変換器を用いる構成である。このデルタシグマＡＤ変換器について、以下に具体的に説明する。
【００１６】
図１３は、上記特許文献１に記載されているデルタシグマＡＤ変換器３００の概略構成を示すブロック図である。ｓｕｂＡＤ変換器３０６は、Ｍビットの第１ＡＤ変換器３０８およびＮビットの第２ＡＤ変換器３１２と、第１ＡＤ変換器３０８および第２ＡＤ変換器３１２の出力信号を結合し、Ｍ＋Ｎビットの信号を出力するデコーダ３１３とを備えている。
【００１７】
ここで、例えば、第１ＡＤ変換器３０８および第２ＡＤ変換器３１２がともに２ビットのＡＤ変換器と仮定すると、出力信号は４ビットとなり、２ビットのＡＤ変換器は、それぞれ３つのコンパレータで構成できるため、ｓｕｂＡＤ変換器３０６に必要なコンパレータ数は６個となる。
【００１８】
このように、２ステップＡＤ変換器を用いることによって、コンパレータ数を減少させてｓｕｂＡＤ変換器３０６の消費電力を低減したデルタシグマＡＤ変換器３００を実現することができる。
【特許文献１】米国特許第６，３１３，７７５号
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところが、上記従来の構成では、以下のような問題点がある。
【００２０】
上記特許文献１のデルタシグマＡＤ変換器３００の動作について、図１３を用いて以下に説明する。
【００２１】
第１ＡＤ変換器３０８には、ループフィルタ３０５の出力信号が入力され、第２ＡＤ変換器３１２には、第１ＡＤ変換器３０８から発生する量子化エラーＥ１を遅延器３１１により１周期遅延させた信号が入力される。そして、第１ＡＤ変換器３０８と第２ＡＤ変換器３１２との出力信号をデコーダ３１３により結合した、Ｍ＋Ｎビットの信号がデルタシグマＡＤ変換器３００の出力信号ＯＵＴ３０７となる。
【００２２】
通常、２ステップＡＤ変換器では、第１ＡＤ変換器から発生する量子化エラーはデコーダによる結合処理の際にキャンセルされる。ところが、同図に示すｓｕｂＡＤ変換器３０６では、第１ＡＤ変換器３０８と第２ＡＤ変換器３１２との間に、１周期の遅延器３１１が設けられているため、第１ＡＤ変換器３０８から発生する量子化エラーＥ１はキャンセルされずに出力信号ＯＵＴ３０７に残ることになる。このデルタシグマＡＤ変換器３００の出力信号ＯＵＴ３０７は、次式で表せる。
【００２３】
【数４】
2007158833.tif 000006
【００２４】
上式の第２項は、キャンセルされずに残った第１ＡＤ変換器３０８から発生する量子化エラーＥ１に起因する項である。これを、第２ＡＤ変換器３１２から発生する量子化エラーＥ２に起因する項である第３項と比較すると、第１ＡＤ変換器３０８の量子化エラーＥ１は、第２ＡＤ変換器３１２の量子化エラーＥ２よりも、１次多くノイズシェーピングされていることが分かる。
【００２５】
これにより、オーバーサンプリング率が非常に高い場合には、第１ＡＤ変換器３０８から発生するノイズは無視することができる。ところが、オーバーサンプリング率がそれほど高くない場合には、第１ＡＤ変換器３０８から発生する量子化エラーＥ１によって、デルタシグマＡＤ変換器３００のノイズ性能が劣化してしまうことになる。
【００２６】
すなわち、従来のデルタシグマＡＤ変換器３００は、コンパレータ数を低減することはできるが、オーバーサンプリング率が低い場合にはノイズ性能が劣化するという問題点がある。
【００２７】
また、一般的に、スイッチとキャパシタ積分器を用いたデルタシグマＡＤ変換器において、積分器の出力信号が遅延なしに後段の回路に入力される場合、個々の部品を高速に動作させる必要があるため、デルタシグマＡＤ変換器全体の消費電力が増大するという問題点がある。
【００２８】
本発明は、上記の問題点に鑑みてなされたものであり、第１の目的は、ノイズ性能を劣化させることなく、ｓｕｂＡＤ変換器のコンパレータ数を減少させたデルタシグマＡＤ変換器を提供することである。
【００２９】
また、第２の目的は、回路の性能を劣化させることなく、消費電力を低減したデルタシグマＡＤ変換器を提供することである。
【課題を解決するための手段】
【００３０】
本発明のデルタシグマＡＤ変換器は、上記の課題を解決するために、アナログ入力信号とアナログ帰還信号との差を積分するループフィルタと、該ループフィルタから出力されるアナログ信号をデジタル信号に変換するｓｕｂＡＤ変換器と、該ｓｕｂＡＤ変換器から出力されるデジタル信号をアナログ信号に変換して次のサンプリングの周期における上記アナログ帰還信号として出力するｓｕｂＤＡ変換器とを備え、周期毎にサンプリングを行うデルタシグマＡＤ変換器において、上記ｓｕｂＡＤ変換器は、アナログ信号をデジタル信号に変換する第１ＡＤ変換器および第２ＡＤ変換器と、該第１ＡＤ変換器および第２ＡＤ変換器から出力されるデジタル信号を結合して該ｓｕｂＡＤ変換器の出力信号として出力するデコーダと、該第１ＡＤ変換器から出力されるデジタル信号をアナログ信号に変換する第１ＤＡ変換器とを備え、上記ループフィルタから出力されるアナログ信号を上記第１ＡＤ変換器により変換したデジタル信号を上記第１ＤＡ変換器により変換したアナログ信号と、上記第２ＡＤ変換器に入力されるアナログ信号との差が、上記第２ＡＤ変換器に入力され、上記第１ＡＤ変換器の出力から上記第２ＡＤ変換器の入力までの遅延量が１周期未満に設定されていることを特徴としている。
【００３１】
上記の構成によれば、ｓｕｂＡＤ変換器は、第１ＡＤ変換器と第２ＡＤ変換器とを備えている。これにより、従来と同様、デルタシグマＡＤ変換器への入力信号を第１ＡＤ変換器と第２ＡＤ変換器との２段階で比較することができるため、ｓｕｂＡＤ変換器のコンパレータ数を低減することができる。
【００３２】
ここで、従来では、第１ＡＤ変換器と第２ＡＤ変換器との間に１周期の遅延があったため、第１ＡＤ変換器から発生する量子化エラーがキャンセルされず出力信号に残ることになり、ノイズ性能の劣化を招いている。
【００３３】
これに対して、上記構成によれば、第１ＡＤ変換器から出力されるデジタル信号を第１ＤＡ変換器により変換したアナログ信号と、ループフィルタから出力され第２ＡＤ変換器に入力されるアナログ信号との差を１周期未満だけ遅延させた信号が、第２ＡＤ変換器に入力される。すなわち、第１ＡＤ変換器は、第２ＡＤ変換器より１周期未満だけ早くループフィルタから出力信号を取り込んでいる。
【００３４】
これにより、１周期未満の遅延ではループフィルタから出力される信号の値は変化しないため、その出力信号には遅延が含まれない。そして、第１ＡＤ変換器と第２ＡＤ変換器とには、遅延を含まない同一の信号値が入力される。そのため、第１ＡＤ変換器から発生する量子化エラーはデコーダによる結合処理の際にキャンセルされるため、ノイズ性能の劣化は生じない。
【００３５】
したがって、ノイズ性能を劣化させることなく、ｓｕｂＡＤ変換器のコンパレータ数を減少させたデルタシグマＡＤ変換器を提供することができる。
【００３６】
また、本発明のデルタシグマＡＤ変換器は、上記記載のデルタシグマＡＤ変換器において、上記ループフィルタから出力されるアナログ信号と、上記第１ＡＤ変換器および上記第２ＡＤ変換器に入力されるべくデルタシグマＡＤ変換器に入力されるアナログ入力信号とが、上記第１ＡＤ変換器に入力され、上記アナログ信号と上記アナログ入力信号とを加算した信号を上記第１ＡＤ変換器により変換したデジタル信号を上記第１ＤＡ変換器により変換したアナログ信号と、上記第２ＡＤ変換器に入力されるべく上記ループフィルタから出力されたアナログ信号と、上記第２ＡＤ変換器に入力されるべくデルタシグマＡＤ変換器に入力されるアナログ入力信号との差が、上記第２ＡＤ変換器に入力されることが好ましい。
【００３７】
上記の構成によれば、デルタシグマＡＤ変換器へのアナログ入力信号は、ループフィルタに入力されない。そして、ループフィルタにはフィルタリングされた量子化エラーのみが入力されることになる。これにより、ループフィルタが処理するアナログ信号は上記量子化エラーだけであるため、入力信号に起因する歪を生じない。したがって、低歪なデルタシグマＡＤ変換器を提供することができる。
【００３８】
また、本発明のデルタシグマＡＤ変換器は、上記記載のデルタシグマＡＤ変換器において、上記ループフィルタは、少なくとも１つの積分器を備え、上記積分器のうちの１つは等価信号生成積分器であって、上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、該等価信号生成積分器への入力信号を遅延させるための第１遅延器と、上記積分回路の出力信号を遅延させるための第２遅延器とを備え、上記第１および第２遅延器の出力信号を加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することが好ましい。
【００３９】
上記の構成によれば、等価信号生成積分器は、該等価信号生成積分器への入力信号を遅延させるための第１遅延器と、等価信号生成積分器に備えられる積分回路の出力信号を遅延させるための第２遅延器とのそれぞれの出力信号を加算して、上記積分回路の出力信号と伝達関数が等しい等価な信号を生成することができる。そして、この等価な信号を上記等価信号生成積分器の出力信号として出力している。
【００４０】
これにより、積分器またはｓｕｂＡＤ変換器への信号値を変化させずに、等価信号生成積分器への入力から該等価信号生成積分器の出力が入力される積分器またはｓｕｂＡＤ変換器までの信号伝達経路に遅延を加えることができる。したがって、回路の動作速度への要求を緩和することができるため、回路の性能を劣化させることなく、消費電力を低減したデルタシグマＡＤ変換器を提供することができる。
【００４１】
また、本発明のデルタシグマＡＤ変換器は、上記記載のデルタシグマＡＤ変換器において、上記ループフィルタは、少なくとも１つの積分器を備え、上記積分器のうちの１つは等価信号生成積分器であって、上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、上記積分回路の出力信号を遅延させるための遅延器とを備え、上記等価信号生成積分器への入力信号と上記遅延器の出力信号とを加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することが好ましい。
【００４２】
上記の構成によれば、等価信号生成積分器は、該等価信号生成積分器への入力信号と積分回路の出力信号を遅延させるための遅延器の出力信号とを加算して、上記積分回路の出力信号と伝達関数が等しい等価な信号を生成することができる。そして、この等価な信号を上記等価信号生成積分器の出力信号として出力している。
【００４３】
これにより、積分器またはｓｕｂＡＤ変換器への信号値を変化させずに、等価信号生成積分器への入力から該等価信号生成積分器の出力が入力される積分器またはｓｕｂＡＤ変換器までの信号伝達経路に遅延を加えることができる。したがって、回路の動作速度への要求を緩和することができるため、回路の性能を劣化させることなく、消費電力を低減したデルタシグマＡＤ変換器を提供することができる。
【００４４】
また、本発明のデルタシグマＡＤ変換器は、上記の課題を解決するために、アナログ入力信号とアナログ帰還信号との差を積分するループフィルタと、該ループフィルタから出力されるアナログ信号をデジタル信号に変換するｓｕｂＡＤ変換器と、該ｓｕｂＡＤ変換器から出力されるデジタル信号をアナログ信号に変換して次の周期における上記アナログ帰還信号として出力するｓｕｂＤＡ変換器とを備え、周期毎にサンプリングを行うデルタシグマＡＤ変換器において、上記ループフィルタは、少なくとも１つの積分器を備え、上記積分器のうちの１つは等価信号生成積分器であって、上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、該等価信号生成積分器への入力信号を遅延させるための第１遅延器と、上記積分回路の出力信号を遅延させるための第２遅延器とを備え、上記第１および第２遅延器の出力信号を加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することを特徴としている。
【００４５】
一般的に、回路の性能を向上させるためには、個々の部品を高速に動作させる必要があるため回路全体の消費電力は増大することになる。この場合には、回路の動作速度への要求を緩和する必要がある。
【００４６】
上記の構成によれば、等価信号生成積分器は、該等価信号生成積分器への入力信号を遅延させるための第１遅延器と、等価信号生成積分器に備えられる積分回路の出力信号を遅延させるための第２遅延器とのそれぞれの出力信号を加算して、上記積分回路の出力信号と伝達関数が等しい等価な信号を生成することができる。そして、この等価な信号を上記等価信号生成積分器の出力信号として出力している。
【００４７】
これにより、積分器またはｓｕｂＡＤ変換器への信号値を変化させずに、等価信号生成積分器への入力から該等価信号生成積分器の出力が入力される積分器またはｓｕｂＡＤ変換器までの信号伝達経路に遅延を加えることができる。したがって、回路の動作速度への要求を緩和することができるため、回路の性能を劣化させることなく、消費電力を低減したデルタシグマＡＤ変換器を提供することができる。
【００４８】
また、本発明のデルタシグマＡＤ変換器は、上記の課題を解決するために、アナログ入力信号とアナログ帰還信号との差を積分するループフィルタと、該ループフィルタから出力されるアナログ信号をデジタル信号に変換するｓｕｂＡＤ変換器と、該ｓｕｂＡＤ変換器から出力されるデジタル信号をアナログ信号に変換して次の周期における上記アナログ帰還信号として出力するｓｕｂＤＡ変換器とを備え、周期毎にサンプリングを行うデルタシグマＡＤ変換器において、上記ループフィルタは、少なくとも１つの積分器を備え、上記積分器のうちの１つは等価信号生成積分器であって、上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、上記積分回路の出力信号を遅延させるための遅延器とを備え、上記等価信号生成積分器への入力信号と上記遅延器の出力信号とを加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力することを特徴としている。
【００４９】
上記の構成によれば、等価信号生成積分器は、該等価信号生成積分器への入力信号と積分回路の出力信号を遅延させるための遅延器の出力信号とを加算して、上記積分回路の出力信号と伝達関数が等しい等価な信号を生成することができる。そして、この等価な信号を上記等価信号生成積分器の出力信号として出力している。
【００５０】
これにより、積分器またはｓｕｂＡＤ変換器への信号値を変化させずに、等価信号生成積分器への入力から該等価信号生成積分器の出力が入力される積分器またはｓｕｂＡＤ変換器までの信号伝達経路に遅延を加えることができる。したがって、回路の動作速度への要求を緩和することができるため、回路の性能を劣化させることなく、消費電力を低減したデルタシグマＡＤ変換器を提供することができる。
【発明の効果】
【００５１】
本発明のデルタシグマＡＤ変換器は、以上のように、ｓｕｂＡＤ変換器は、アナログ信号をデジタル信号に変換する第１ＡＤ変換器および第２ＡＤ変換器と、該第１ＡＤ変換器および第２ＡＤ変換器から出力されるデジタル信号を結合して該ｓｕｂＡＤ変換器の出力信号として出力するデコーダと、該第１ＡＤ変換器から出力されるデジタル信号をアナログ信号に変換する第１ＤＡ変換器とを備え、上記ループフィルタから出力されるアナログ信号を上記第１ＡＤ変換器により変換したデジタル信号を上記第１ＤＡ変換器により変換したアナログ信号と、上記第２ＡＤ変換器に入力されるアナログ信号との差が、上記第２ＡＤ変換器に入力され、上記第１ＡＤ変換器の出力から上記第２ＡＤ変換器の入力までの遅延量が１周期未満に設定されている構成である。
【００５２】
これにより、１周期未満の遅延ではループフィルタから出力される信号の値は変化しないため、第１ＡＤ変換器と第２ＡＤ変換器とには同一周期の信号が入力される。そのため、第１ＡＤ変換器から発生する量子化エラーはキャンセルされるため、ノイズ性能の劣化は生じない。
【００５３】
したがって、ノイズ性能を劣化させることなく、ｓｕｂＡＤ変換器のコンパレータ数を減少させたデルタシグマＡＤ変換器を提供することができるという効果を奏する。
【００５４】
また、本発明のデルタシグマＡＤ変換器は、以上のように、ループフィルタは、少なくとも１つの積分器を備え、上記積分器のうちの１つは等価信号生成積分器であって、上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、該等価信号生成積分器への入力信号を遅延させるための第１遅延器と、上記積分回路の出力信号を遅延させるための第２遅延器とを備え、上記第１および第２遅延器の出力信号を加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力する構成である。
【００５５】
さらに、本発明のデルタシグマＡＤ変換器は、以上のように、ループフィルタは、少なくとも１つの積分器を備え、上記積分器のうちの１つは等価信号生成積分器であって、上記等価信号生成積分器は、該等価信号生成積分器への入力信号を積分する積分回路と、上記積分回路の出力信号を遅延させるための遅延器とを備え、上記等価信号生成積分器への入力信号と上記遅延器の出力信号とを加算して、上記積分回路の出力信号と等価な信号を生成し、該等価な信号を上記等価信号生成積分器の出力信号として出力する構成である。
【００５６】
これにより、積分器またはｓｕｂＡＤ変換器への信号値を変化させずに、等価信号生成積分器への入力から該等価信号生成積分器の出力が入力される積分器またはｓｕｂＡＤ変換器までの信号伝達経路に遅延を加えることができる。
【００５７】
したがって、回路の動作速度への要求を緩和することができるため、回路の性能を劣化させることなく、消費電力を低減したデルタシグマＡＤ変換器を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５８】
（実施形態１）
本発明の一実施形態について、図１〜図５を用いて以下に説明する。
【００５９】
図１は、本実施形態におけるデルタシグマＡＤ変換器の概略構成を示すブロック図である。
【００６０】
デルタシグマＡＤ変換器１は、入力信号２とアナログ値に変換されたデルタシグマＡＤ変換器１の出力信号６との差を計算する減算器３と、減算器３の出力信号を入力信号とするループフィルタ４と、ループフィルタ４の出力信号Ｘ２をデジタル値に変換するためのｓｕｂＡＤ変換器５と、デルタシグマＡＤ変換器１の出力信号６をアナログ値に変換するためのｓｕｂＤＡ変換器（ＤＡＣ２）７とを備えている。
【００６１】
なお、本実施形態では、ループフィルタ４の次数は２次である。つまり、ループフィルタ４は、２個の積分器４ａ、４ｂを備えている。また、ｓｕｂＡＤ変換器５は、４ビットのＡＤ変換器である。ここで、積分器４ａ、４ｂから出力される出力信号をそれぞれ、Ｘ１、Ｘ２とする。そして、ｓｕｂＡＤ変換器５は、出力信号Ｘ１を参照して、出力信号Ｘ２をデジタル値に変換する。このｓｕｂＡＤ変換器５の構成について、以下に詳述する。
【００６２】
ｓｕｂＡＤ変換器５は、ループフィルタ４の出力信号Ｘ１およびＸ２の和Ｙ１をデジタル値に変換する第１ＡＤ変換器８(ＡＤＣ１)と、第１ＡＤ変換器８の出力信号ＣＯＵＴをアナログ値に変換する第１ＤＡ変換器９（ＤＡＣ１）と、ループフィルタ４の出力信号Ｘ１およびＸ２の和と第１ＤＡ変換器９の出力信号との差Ｙ２を半周期だけ遅延させる遅延器１２と、遅延された出力信号をデジタル値に変換する第２ＡＤ変換器１０（ＡＤＣ２）と、後述の式（１１）に示すように、第１ＡＤ変換器８および第２ＡＤ変換器１０のそれぞれの出力信号ＣＯＵＴおよびＦＯＵＴを結合するデコーダ１１（decoder）とを備えている。
【００６３】
ここで、第１ＡＤ変換器８の出力信号ＣＯＵＴおよび第２ＡＤ変換器１０の出力信号ＦＯＵＴは、それぞれ次式で表せる。なお、第１ＡＤ変換器８および第２ＡＤ変換器１０は、それぞれの入力信号Ｙ１およびＹ２にそれぞれの量子化エラーＥ１およびＥ２を加算する加算器としてモデル化されたものである。
ＣＯＵＴ＝Ｙ１＋Ｅ１  …（７）
ＦＯＵＴ＝Ｙ２＋Ｅ２  …（８）
また、第１ＡＤ変換器８への入力信号Ｙ１および第２ＡＤ変換器１０への入力信号Ｙ２は、ループフィルタ４の積分器４ａおよび４ｂからの出力信号Ｘ１およびＸ２を用いて、それぞれ次式で表せる。
Ｙ１＝ａＸ１＋ｂＸ２            …（９）
Ｙ２＝ａＸ１＋ｂＸ２−ＣＯＵＴ  …（１０）
ここで、ｓｕｂＡＤ変換器５は、上述のように、第２ＡＤ変換器への入力信号Ｙ２を半周期だけ遅延させる遅延器１２を備えている。そして、半周期の遅延器１２ではＸ１、Ｘ２、ＣＯＵＴの値は変化しないため、上式（９）および（１０）には遅延が含まれない。
【００６４】
デコーダ１１は、上述のように、第１ＡＤ変換器８出力信号ＣＯＵＴと第２ＡＤ変換器１０の出力信号ＦＯＵＴとを結合するため、ｓｕｂＡＤ変換器５の出力信号ＯＵＴ６は、次式で表せる。
ＯＵＴ＝ＦＯＵＴ＋ＣＯＵＴ＝ａＸ１＋ｂＸ２＋Ｅ２  …（１１）
このように、ｓｕｂＡＤ変換器５の出力信号ＯＵＴ６は、図１１に示す従来の構成と同様に、ループフィルタ４の積分器４ａおよび４ｂからの出力信号と第２ＡＤ変換器の量子化エラーとの和で表せる。
【００６５】
ここで、ループフィルタ４の積分器４ａおよび４ｂからの出力信号Ｘ１およびＸ２は、それぞれ次式で表せる。
【００６６】
【数５】
2007158833.tif 000007
【００６７】
【数６】
2007158833.tif 000008
【００６８】
これらの式をまとめると、デルタシグマＡＤ変換器１の出力信号ＯＵＴ６は次式で表せる。
【００６９】
【数７】
2007158833.tif 000009
【００７０】
上式（１４）は、図１２に示す、従来のデルタシグマＡＤ変換器２００における出力信号ＯＵＴ２０７の式（４）と同じ信号伝達関数およびノイズ伝達関数を持っている。したがって、従来のデルタシグマＡＤ変換器２００と同じように量子化エラーがシェーピングされることになる。また、第１ＡＤ変換器８から発生する量子化エラーＥ１は、デコーダ１１による結合処理の際にキャンセルされるため、図１３に示す、従来のデルタシグマＡＤ変換器３００のようなノイズ性能の劣化は生じない。
【００７１】
なお、本実施形態では、遅延器１２を備えることによって、第１ＡＤ変換器８の出力から第２ＡＤ変換器１０の入力までの区間の遅延量を半周期に設定しているが、これに限定されるものではなく、上記区間に設けられた回路（例えば、ループフィルタ４の出力信号Ｘ１およびＸ２の和と第１ＤＡ変換器９の出力信号との差を取る加算器など）の遅延量の設定によって、上記第１ＡＤ変換器８の出力から第２ＡＤ変換器１０の入力までの区間の遅延量を半周期に設定してもよい。
【００７２】
次に、ｓｕｂＡＤ変換器５の具体的な回路構成について図２（ａ）および図２（ｂ）を用いて以下に説明する。
【００７３】
図２（ａ）は、デルタシグマＡＤ変換器１の回路構成を示すブロック図であり、図２（ｂ）は、デルタシグマＡＤ変換器１の動作タイミングを示す図である。
【００７４】
ｓｕｂＡＤ変換器５は、上述のように、第１ＡＤ変換器８と第２ＡＤ変換器１０とデコーダ１１とループフィルタ４とを備えている。それぞれの具体的な動作については後述する。
【００７５】
なお、本実施形態では、第１ＡＤ変換器８は１ビットコンパレータを１個備え、第２ＡＤ変換器１０は１ビットコンパレータを８個備えている。また、デコーダ１１は、第１ＡＤ変換器８および第２ＡＤ変換器１０のそれぞれの出力信号を結合して、１５ビットのサーモメータコードを生成するものである。従来、ｓｕｂＡＤ変換器５をフラッシュＡＤ変換器で構成する場合には、１５個の１ビットコンパレータが必要であったため、本実施形態におけるｓｕｂＡＤ変換器５は、従来と比較してコンパレータが６個少ない構成である。
【００７６】
図２（ａ）において、ループフィルタ４には、デルタシグマＡＤ変換器１への入力信号ＩＮとｓｕｂＤＡ変換器７の出力信号とが入力される。そして、第１ＡＤ変換器８には、ループフィルタ４の出力信号Ｘ１およびＸ２が入力される。また、第２ＡＤ変換器１０には、ループフィルタ４の出力信号Ｘ１およびＸ２と、第１ＡＤ変換器８の出力信号ＣＯＵＴＰおよびＣＯＵＴＭとが入力される。
【００７７】
デコーダ１１は、第１ＡＤ変換器８および第２ＡＤ変換器１０の出力信号を１５ビットのサーモメータコードＯＵＴ［０：１４］に変換する。また、ｓｕｂＤＡ変換器７は、１５ビットのサーモメータコードＯＵＴ［０：１４］をアナログ値に変換する。そして、ロジック回路１３は、１５ビットのサーモメータコードＯＵＴ［０：１４］を４ビットのバイナリコードに変換する。この４ビットのバイナリコードが、デルタシグマＡＤ変換器１の出力信号となる。
【００７８】
なお、図２（ｂ）において、Ｐ１とＰ２とは、デルタシグマＡＤ変換器１の動作の基準となる基本周期（Ｔｓ）である。また、Ｐ１、Ｐ２、ＣＯＵＴＰ、ＣＯＵＴＭ、Ｐｌａｔ１、Ｐｌａｔ２がＨＩＧＨのとき、それぞれ対応するスイッチがＯＮとなり、ＬＯＷのとき、それぞれ対応するスイッチがＯＦＦとなる。
【００７９】
そして、本実施形態では、従来の２ステップＡＤ変換器と同様に、２個のＡＤ変換器によってｓｕｂＡＤ変換器５を構成しているため、第２ＡＤ変換器１０への入力信号は、第１ＡＤ変換器８の入力信号に遅延を加えた信号になる。なお、この遅延が１周期以上になると、式（６）に示すように、第１ＡＤ変換器８で発生する量子化エラーがキャンセルされず、ノイズ性能の劣化が生じる。
【００８０】
この点、本実施形態では、図２（ｂ）のＰＡＴＨ１、ＰＡＴＨ２に示すように、第１ＡＤ変換器８が、第２ＡＤ変換器１０に比べて半周期だけ早くループフィルタ４の出力信号を取り込むことで、遅延を半周期以内に抑えている。そのため、図２（ｂ）のＸ１［ｎ］およびＸ２［ｎ］の信号値は変化しない。そして、第１ＡＤ変換器８および第２ＡＤ変換器１０には、上記同一の出力信号Ｘ１［ｎ］およびＸ２［ｎ］が入力される。したがって、第１ＡＤ変換器８から発生する量子化エラーがキャンセルされるため、ノイズ性能の劣化は生じない。
【００８１】
このように、本実施形態の構成によれば、コンパレータ数を低減させてもノイズ性能が劣化することはない。したがって、ノイズ性能を劣化させることなく、回路の構成を簡略化することができ、また消費電力を低減することができる。
【００８２】
ここで、第１ＡＤ変換器８の動作について図３（ａ）の回路図を用いて以下に説明する。
【００８３】
第１ＡＤ変換器８は、スイッチとキャパシタ容量ＣＣ１およびＣＣ２とを有する加算器を備えている。そして、第１ＡＤ変換器８は、図２（ａ）に示すループフィルタ４の出力信号Ｘ１およびＸ２をキャパシタ容量ＣＣ１およびＣＣ２により重み付けして加算し、その結果を１ビットコンパレータ８ａにてデジタル値に変換する。ここで、制御信号Ｐ２がＨＩＧＨの場合、１ビットコンパレータ８ａにおける入力端子の電圧（入力信号）Ｙ１は次式で表せる。
【００８４】
【数８】
2007158833.tif 000010
【００８５】
１ビットコンパレータ８ａは、周期Ｐ２をΔＴｓ遅延させた周期Ｐｌａｔ１の立下りでラッチ動作を行う。そして、周期Ｐ２の立下りから次の周期Ｐｌａｔ１の立下りまでの間に１ビットコンパレータ８ａにおける入力端子の電圧Ｙ１をデジタル値に変換する。これにより、１ビットコンパレータ８ａの入力端子の電圧Ｙ１＞０の場合、１ビットコンパレータ８ａの出力信号ＣＯＵＴＰ、ＣＯＵＴＭは、［ＣＯＵＴＰ：ＣＯＵＴＭ］＝［ＨＩＧＨ：ＬＯＷ］となり、電圧Ｙ１＜０の場合、［ＣＯＵＴＰ：ＣＯＵＴＭ］＝［ＬＯＷ：ＨＩＧＨ：］となる。
【００８６】
次に、第２ＡＤ変換器１０の動作について図３（ｂ）の回路図を用いて以下に説明する。
【００８７】
第２ＡＤ変換器１０は、１ビットＡＤ変換器を８個備えている。１ビットＡＤ変換器は、スイッチとキャパシタＣＦ１、ＣＦ２およびＣＦ３とを有する加算器を備えている。そして、１ビットＡＤ変換器は、ループフィルタの出力信号Ｘ１およびＸ２と、第１ＡＤ変換器における比較レベルＲＸＰまたはＲＸＭとをキャパシタ容量ＣＦ１、ＣＦ２およびＣＦ３により重み付けして加算し、その結果を１ビットコンパレータ１０ａにてデジタル値に変換する。ここで、図１に示すｓｕｂＡＤ変換器５内のＤＡ変換器（ＤＡＣ１）９は、比較レベルＶＲＸＰとＶＲＸＭとを第１ＡＤ変換器８の出力に応じて切り替えることによって実現される。
【００８８】
そして、第１ＡＤ変換器８の出力信号ＣＯＵＴＰがＨＩＧＨ（ＣＯＵＴＭがＬＯＷ）である場合、比較レベルＶＲＸＰが選択され、ＣＯＵＴＰがＬＯＷ（ＣＯＵＴＭがＨＩＧＨ）の場合、比較レベルＶＲＸＭが選択される。
【００８９】
各１ビットコンパレータ１０ａは、周期Ｐ１をΔＴｓ遅延させた周期Ｐｌａｔ２の立下りでラッチ動作を行う。そして、周期Ｐ１の立下りから次の周期Ｐｌａｔ２の立下りまでの間に１ビットコンパレータ１０ａの入力端子の電圧（入力信号）Ｙ２をデジタル値に変換する。１ビットコンパレータ１０ａの入力端子の電圧Ｙ２＞０の場合、１ビットコンパレータ１０ａの出力信号ＦＯＵＴ［０：７］はＨＩＧＨになり、電圧Ｙ２＜０の場合、ＦＯＵＴ［０：７］はＬＯＷになる。
【００９０】
次に、デコーダ１１の動作について、図３（ｃ）を用いて以下に説明する。図３（ｃ）は、デコーダ１１の概略構成を示す回路図である。
【００９１】
デコーダ１１は、第１ＡＤ変換器８と第２ＡＤ変換器１０との出力を１５ビットのサーモメータコードに変換するものである。具体的には、１５本の出力ラインＯＵＴ［０：１４］と第２ＡＤ変換器１０の出力ラインＦＯＵＴ［０：７］との間の接続を、第１ＡＤ変換器８の出力に応じて切り替えることによって、第１ＡＤ変換器と第２ＡＤ変換器１０との出力信号を１５ビットのサーモメータコードに変換する。
【００９２】
例えば、第１ＡＤ変換器８の出力信号ＣＯＵＴＰがＨＩＧＨ（ＣＯＵＴＭがＬＯＷ）である場合、ＦＯＵＴ［０：６］は、ＯＵＴ［１４：８］と接続し、ＣＯＵＴＰがＬＯＷ（ＣＯＵＴＭがＨＩＧＨ）の場合、ＦＯＵＴ［０：６］は、ＯＵＴ［６：０］と接続する。なお、ＦＯＵＴ［７］は、第１積分器４ａの出力に依らず、ＯＵＴ［７］に接続される。
【００９３】
また、デコーダ１１は、第２ＡＤ変換器１０に入力される周期Ｐｌａｔ２の立下りから、周期Ｐ１の立ち上がりまでに処理を完了させればよい。これにより、周期Ｐ２の立ち上がりから、ｓｕｂＤＡ変換器７によるＤＡ変換が開始される。
【００９４】
次に、ループフィルタ４の動作について図３（ｄ）を用いて以下に説明する。図３（ｄ）は、ループフィルタ４の概略構成を示す回路図である。
【００９５】
ループフィルタ４は、上述のように、第１積分器（ＩＮＴ１）４ａと第２積分器（ＩＮＴ２）４ｂとを備えている。この２つの積分器４ａおよび４ｂは、周期Ｐ２の立下りで入力信号をサンプリングし、Ｐ１の立ち上がりから積分動作を開始する。そして、第１積分器４ａは、入力信号２とｓｕｂＤＡ変換器７の出力信号との差を積分し、第２積分器４ｂは第１積分器４ａの出力信号Ｘ１を積分する。
【００９６】
なお、本実施形態では、ループフィルタ４を構成する積分器４ａおよび４ｂの出力信号の和がｓｕｂＡＤ変換器５への入力信号となる構成を示したが、図４に示すように、デルタシグマＡＤ変換器１への入力信号２がループフィルタ４を通さずにｓｕｂＡＤ変換器５へ入力される構成であってもよい。
【００９７】
また、本実施形態では、シングルエンドの回路を示したが、差動回路であってもよい。
【００９８】
また、本実施形態では、第１ＡＤ変換器８をシングルビットとし、第２ＡＤ変換器１０をマルチビットとしたが、これに限定されるものではなく、例えば、第１ＡＤ変換器８および第２ＡＤ変換器１０を共にマルチビットとしてもよく、または、第１ＡＤ変換器８をマルチビットとし、第２ＡＤ変換器１０をシングルビットとしてもよい。
【００９９】
ところで、図３（ａ）に示す回路において、第１ＡＤ変換器８にオフセット、ヒステリシス、セトリングエラーなどが生じると、デルタシグマＡＤ変換器１の出力信号にエラーが生じることがある。そこで、この場合のエラーに対して回路性能の劣化を防ぐ、つまりロバスト性を確保するための構成について以下に説明する。
【０１００】
まず、図５（ａ）に示すように、ｓｕｂＡＤ変換器５に正弦波信号ＶＩＮが入力されるとする。ここで、第２ＡＤ変換器（ＡＤＣ２［０：７］）１０に比較レベルＲＸＰ［０：７］、ＲＸＭ［０：７］が与えられる。これにより、ＲＸＰ［７］＝ＲＸＭ［７］であるため、ＡＤＣ２［７］は第１ＡＤ変換器８の出力信号に依らず動作することになる。
【０１０１】
ここで、第１ＡＤ変換器８の出力信号ＣＯＵＴＰ、ＣＯＵＴＭが、ＶＩＮ＞ＲＸＰ［７］の場合に［ＣＯＵＴＰ：ＣＯＵＴＭ］＝［ＨＩＧＨ：ＬＯＷ］であり、ＶＩＮ＜ＲＸＰ［７］の場合に［ＣＯＵＴＰ：ＣＯＵＴＭ］＝［ＬＯＷ：ＨＩＧＨ：］であるとする。
【０１０２】
そして、ｓｕｂＡＤ変換器５への入力が、図５（ａ）に示すＶｓｉｇ１（ＲＸＰ［６］＞Ｖｓｉｇ１＞ＲＸＰ［７］）である場合を考える。この場合、第１ＡＤ変換器８の出力信号はＨＩＧＨであり、第２ＡＤ変換器（ＡＤＣ２［０：７］）１０の比較レベルはＲＸＰ［０：７］が選択される。したがって、第２ＡＤ変換器（ＡＤＣ２［０：７］）１０の出力信号は［０，０，０，０，０，０，０，１］、ｓｕｂＡＤ変換器５の出力信号は［０，０，０，０，０，０，０，１，１，１，１，１，１，１，１］となる。
【０１０３】
次に、第１ＡＤ変換器８の出力信号にエラーがある場合、すなわち、第１ＡＤ変換器８がＬＯＷを出力している場合を考える。この場合、第２ＡＤ変換器（ＡＤＣ２［０：７］）１０の比較レベルはＲＸＭ［０：７］が選択される。したがって、第２ＡＤ変換器（ＡＤＣ２［０：７］）１０の出力信号は［１，１，１，１，１，１，１，１］、ｓｕｂＡＤ変換器５の出力信号は［０，０，０，０，０，０，０，１，１，１，１，１，１，１，１］となる。
【０１０４】
このように、第１ＡＤ変換器８にエラーがあるにもかかわらずｓｕｂＡＤ変換器５の出力信号はエラーがない場合と同じになる。これは、ＡＤＣ２［７］が第１ＡＤ変換器８の出力信号に依らず動作しているためである。
【０１０５】
ここで、ｓｕｂＡＤ変換器５への入力が、図５（ａ）のＶｓｉｇ２（ＲＸＰ［５］＞Ｖｓｉｇ２＞ＲＸＰ［６］）である場合を考える。理想的なｓｕｂＡＤ変換器５の出力信号は［０，０，０，０，０，０，１，１，１，１，１，１，１，１，１］である。
【０１０６】
そして、第１ＡＤ変換器８の出力信号にエラーがある場合、すなわち、第１ＡＤ変換器がＬＯＷを出力している場合、第２ＡＤ変換器（ＡＤＣ２［０：７］）１０の比較レベルはＲＸＭ［０：７］が選択される。したがって、第２ＡＤ変換器（ＡＤＣ２［０：７］）１０の出力信号は［１，１，１，１，１，１，１，１］、ｓｕｂＡＤ変換器の出力信号は［０，０，０，０，０，０，０，１，１，１，１，１，１，１，１］となる。この場合は出力信号にエラーが生じていることになる。
【０１０７】
そこで、第２ＡＤ変換器１０のコンパレータ数を１個増やして９個にする。この第２ＡＤ変換器（ＡＤＣ２［０：８］）１０に与えられる比較レベルＲＸＰ［０：８］、ＲＸＭ［０：８］を図５（ｂ）に示す。この場合、ＲＸＰ［６］＝ＲＸＭ［８］、ＲＸＰ［７］＝ＲＸＭ［７］、ＲＸＰ［８］＝ＲＸＭ［６］であるため、ＡＤＣ２［６，７，８］は第１ＡＤ変換器８の出力信号に依らずに動作している。
【０１０８】
ここで、ｓｕｂＡＤ変換器５への入力信号が、Ｖｓｉｇ２（ＲＸＰ［５］＞Ｖｓｉｇ２＞ＲＸＰ［６］）であり、かつ第１ＡＤ変換器８の出力信号にエラーがある場合、つまり第１ＡＤ変換器８の出力信号がＬＯＷである場合を考える。この場合、第２ＡＤ変換器（ＡＤＣ２［０：８］）１０の比較レベルは、ＲＸＭ［０：８］が選択される。したがって、第２ＡＤ変換器（ＡＤＣ２［０：８］）１０の出力信号は［１，１，１，１，１，１，１，１，１］、ｓｕｂＡＤ変換器５の出力は［０，０，０，０，０，０，１，１，１，１，１，１，１，１，１］となる。
【０１０９】
このように、デルタシグマＡＤ変換器１におけるコンパレータの数を増やすことによって、第１ＡＤ変換器８の出力信号にエラーがあるにもかかわらず、ｓｕｂＡＤ変換器５の出力信号はエラーがない場合と同じになる。すなわち、第１ＡＤ変換器８の出力信号に依らず動作しているコンパレータの数を増やすことによって、第１ＡＤ変換器８の出力信号に依らずに動作する第２ＡＤ変換器１０の数が増えるため、第１ＡＤ変換器８の出力信号のエラーに対してロバストにすることができる。したがって、従来と比較して少ないコンパレータによって、ノイズ性能の劣化を防いだデルタシグマＡＤ変換器を実現することができる。
【０１１０】
（実施形態２）
本発明の他の実施形態について図６〜図１０を用いて以下に説明する。
【０１１１】
実施形態１に示したデルタシグマＡＤ変換器１は、２個のＡＤ変換器を備えたｓｕｂＡＤ変換器５を用いることによって、コンパレータ数を軽減するものである。しかしながら、図１に示すデルタシグマＡＤ変換器１のＰＡＴＨ１およびＰＡＴＨ２に注目すると、ループフィルタ４内の積分器の出力信号は、遅延されずに第１ＡＤ変換器８に入力されている。この場合、短い時間、例えばＴｓ／４で、積分器とコンパレータとの両方をセトリングさせなければならない。そのため、積分器およびコンパレータを高速に動作させる必要があり、各回路の消費電力の増大を招くことになる。
【０１１２】
本実施形態では、スイッチとキャパシタとで構成される加算器により積分器の出力信号と等価な信号（レプリカ信号）を生成し、これを第１ＡＤ変換器８の入力信号とすることによって、デルタシグマＡＤ変換器の消費電力の低減を図るものである。以下にその詳細について説明する。
【０１１３】
図６は、上記レプリカ信号を生成する等価信号生成積分器２０の概略構成を示すブロック図である。
【０１１４】
同図に示す等価信号生成積分器２０は、入力信号２１を積分する積分器（積分回路）２２と、入力信号２１を遅延させた信号２４と積分器２２の出力信号を遅延させた信号２５とを加算する加算器２３とを備えている。ここで、積分器２２の出力信号ＶＯＵＴ２６は、次式で表せる。
【０１１５】
【数９】
2007158833.tif 000011
【０１１６】
上式を変形すると、
ＶＯＵＴ＝ｚ−１ＶＩＮ＋ｚ−１ＶＯＵＴ    …（１７）
となる。また、加算器２３の出力信号ＶＯＵＴＲ２７は、次式で表せる。
ＶＯＵＴＲ＝ｚ−１ＶＩＮ＋ｚ−１ＶＯＵＴ  …（１８）
したがって、積分器２２の出力信号ＶＯＵＴ２６と加算器２３の出力信号ＶＯＵＴＲ２７とは等しくなる。
【０１１７】
図７は、図６に示す等価信号生成積分器２０を組み込んだ場合のデルタシグマＡＤ変換器３０の概略構成を示すブロック図である。
【０１１８】
図１に示す実施形態１のデルタシグマＡＤ変換器１と比較すると、第１ＡＤ変換器３８への入力信号がレプリカ信号に置き換わっている点のみが異なり、それ以外は同じ構成である。ここで、ループフィルタ４の出力信号Ｘ２は次式で表せる。
【０１１９】
【数１０】
2007158833.tif 000012
【０１２０】
これを変形すると、次式で表せる。
Ｘ２＝ｚ−１Ｘ１＋ｚ−１Ｘ２  …（２０）
また、図７に示す構成において、第１ＡＤ変換器３８への入力信号Ｙ１は、次式で表せる。
Ｙ１＝ａＸ１＋ｂ（ｚ−１Ｘ１＋ｚ−１Ｘ２）＝ａＸ１＋ｂＸ２  …（２１）
この入力信号Ｙ１は、式（９）に示すように、実施形態１におけるデルタシグマＡＤ変換器１の場合と等しくなる。したがって、本実施形態のデルタシグマＡＤ変換器３０の伝達関数は、実施形態１のデルタシグマＡＤ変換器１の伝達関数と等しくなる。
【０１２１】
次に、第１ＡＤ変換器３８の回路、すなわち図２（ａ）における２段目の積分器４ｂの出力信号をレプリカ信号に置き換えた場合の回路を図８に示す。また、デルタシグマＡＤ変換器３０の動作タイミングを図９に示す。なお、図８に示す第１ＡＤ変換器３８以外の回路は、図２（ａ）に示す第１ＡＤ変換器８と同じ構成である。具体的には、図２（ａ）のＰＡＴＨ２が、図８のＰＡＴＨ２ａおよびＰＡＴＨ２ｂに置き換えられている。
【０１２２】
ここで、ループフィルタ４の出力信号Ｘ２の伝達経路に注目すると、実施形態１における第１ＡＤ変換器８では、図３（ｂ）に示すように、Ｐ１の立ち下がりからＰｌａｔ１の立下りまでの期間が、積分器およびコンパレータのセトリング期間となる。これに対して、本実施形態における第１ＡＤ変換器３８では、図９に示すように、Ｐ１の立ち上がりからＰ２の立ち下がりまでの期間が積分器のセトリング期間となり、Ｐ１の立ち下がりからＰｌａｔ１の立下りまでの期間がコンパレータのセトリング期間となる。
【０１２３】
そのため、本実施形態の第１ＡＤ変換器３８は、実施形態１の第１ＡＤ変換器８の構成に比べてセトリング期間を長くすることができる。このように、デルタシグマＡＤ変換器３０における信号伝達のタイミングを変えることなく遅延時間を増加させることができるため、回路の動作速度への要求を緩和することができる。したがって、ノイズ性能を劣化させることなく、消費電力をさらに低減したデルタシグマＡＤ変換器３０を実現することができる。
【０１２４】
なお、本実施形態では、２段目の積分器４ｂの出力信号のみをレプリカ信号に置き換える構成としたが、これに限定されるものではなく、例えば、全ての積分器出力をレプリカに置き換える構成であってもよい。また、実施形態１では、図４に示すように積分器への入力信号が１つである場合の例を示したが、本実施形態では、図１０（ａ）に示すように、積分器２２への入力信号が複数であってもよい。
【０１２５】
また、実施形態１では、図４に示すように伝達関数が、ｚ−１／（１−ｚ−１）で表せる積分器である場合の例を示したが、本実施形態では、図１０（ｂ）に示すように伝達関数が、１／（１−ｚ−１）で表せる積分器であってもよい。
【０１２６】
また、本実施形態ではレプリカ信号が第１ＡＤ変換器８に入力される構成であるが、これに限定されるものではなく、例えば、上記レプリカ信号が第２ＡＤ変換器１０に入力される構成、またはループフィルタ４内の積分器に入力される構成であってもよい。
【０１２７】
さらに、本実施形態における遅延器１２は、半周期の遅延を加える構成であるが、これに限定されるものではなく、１周期またはそれ以外の遅延を加える構成であってもよい。
【０１２８】
ここで、本実施の形態におけるデルタシグマＡＤ変換器は、周期Ｔｓ毎にサンプリングを行うサンプリング回路とループフィルタとｓｕｂＡＤ変換器とｓｕｂＤＡ変換器から構成され、上記ｓｕｂＡＤ変換器は、縦続接続された第１、第２のＡＤ変換器と第１、第２のＡＤ変換器の出力信号をデコードする回路から構成され、第１ＡＤ変換器にループフィルタの出力信号が入力され、第２ＡＤ変換器に上記第１ＡＤ変換器の出力信号をＤＡ変換した信号とループフィルタの出力信号の差を遅延させた信号が入力されるデルタシグマＡＤ変換器において、上記遅延が１クロックより小さい構成であってもよい。
【０１２９】
また、デルタシグマＡＤ変換器は、第１ＡＤ変換器にループフィルタの出力信号およびデルタシグマＡＤ変換器への入力信号が入力され、第２ＡＤ変換器に上記第１ＡＤ変換器の入力信号およびデルタシグマＡＤ変換器への入力信号が入力される構成であってもよい。
【０１３０】
また、デルタシグマＡＤ変換器は、周期Ｔｓ毎にサンプリングを行うサンプリング回路とループフィルタとｓｕｂＡＤ変換器とｓｕｂＤＡ変換器から構成されるデルタシグマ変調器において、ループフィルタが１個以上の積分器を含み、上記積分器への入力信号を遅延させた信号と積分器の出力信号を遅延させた信号を加算することで積分器の出力信号と等価な信号を生成し、この信号が上記積分器もしくは上記ｓｕｂＡＤ変換器に入力される構成であってもよい。
【０１３１】
また、デルタシグマＡＤ変換器は、周期Ｔｓ毎にサンプリングを行うサンプリング回路とループフィルタとｓｕｂＡＤ変換器とｓｕｂＤＡ変換器から構成されるデルタシグマ変調器において、ループフィルタが１個以上の積分器を含み、上記積分器への入力信号と積分器の出力信号を遅延させた信号を加算することで積分器の出力信号と等価な信号を生成し、この信号が上記積分器もしくは上記ｓｕｂＡＤ変換器に入力される構成であってもよい。
【産業上の利用可能性】
【０１３２】
ノイズ性能を劣化させることなく、ｓｕｂＡＤ変換器のコンパレータ数を減少させることができるため、消費電力を低減した、オーディオ用デルタシグマＡＤ変換器や無線レシーバ用デルタシグマＡＤ変換器として利用することができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施形態１におけるデルタシグマＡＤ変換器の概略構成を示すブロック図である。
【図２】図２（ａ）は上記デルタシグマＡＤ変換器の回路構成を示すブロック図であり、図２（ｂ）は上記デルタシグマＡＤ変換器の動作タイミングを示す図である。
【図３】図３（ａ）は上記デルタシグマＡＤ変換器における第１ＡＤ変換器の回路図であり、図３（ｂ）は第２ＡＤ変換器の回路図であり、図３（ｃ）は、デコーダの回路図であり、図３（ｄ）はループフィルタの回路図である。
【図４】本発明の他の形態におけるデルタシグマＡＤ変換器の概略構成を示すブロック図である。
【図５】図５（ａ）は実施形態１におけるデルタシグマＡＤ変換器のｓｕｂＡＤ変換器５に入力される正弦波信号と比較レベルとの関係を示す図であり、図５（ｂ）は図５（ａ）の比較レベルを増加させた場合の図である。
【図６】本発明の実施形態２におけるデルタシグマＡＤ変換器において、レプリカを生成する等価信号生成積分器の概略構成を示すブロック図である。
【図７】上記等価信号生成積分器を組み込んだ場合のデルタシグマＡＤ変換器の概略構成を示すブロック図である。
【図８】実施形態２におけるデルタシグマＡＤ変換器の第１ＡＤ変換器の回路図である。
【図９】実施形態２におけるデルタシグマＡＤ変換器の動作タイミングを示す図である。
【図１０】図１０（ａ）は実施形態２におけるデルタシグマＡＤ変換器の積分器への入力が複数である場合の等価信号生成積分器の概略構成を示すブロック図であり、図１０（ｂ）は該積分器の伝達関数が、１／（１−ｚ−１）である場合の等価信号生成積分器の概略構成を示すブロック図である。
【図１１】基本的なデルタシグマＡＤ変換器の概略構成を示すブロック図である。
【図１２】図１１に示すループフィルタの次数が２次であるループフィルタを備えるデルタシグマＡＤ変換器の線形モデルを示すブロック図である。
【図１３】従来のデルタシグマＡＤ変換器の概略構成を示すブロック図である。
【符号の説明】
【０１３４】
１、３０  デルタシグマＡＤ変換器
４  ループフィルタ
４ａ、４ｂ  積分器
５  ｓｕｂＡＤ変換器
７  ｓｕｂＤＡ変換器
８  第１ＡＤ変換器
９  第１ＤＡ変換器
１０  第２ＡＤ変換器
１１  デコーダ
１２  遅延器
２０  等価信号生成積分器
２２  積分器（積分回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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