(57)【要約】【課題】パターンサイズを大きくすることなく破壊耐量を向上できる入力保護回路装置を提供する。【解決手段】入力保護回路装置は、半導体基板１１の主表面に形成されたウェル領域１２中に形成されるＭＯＳ型能動素子３と、第１乃至第３の配線層１６，１７，１８とを備えている。ＭＯＳ型能動素子は、前記ウェル領域の表面領域に互いに離隔して形成された第１，第２の半導体領域ａ１，ｂ１、前記第１，第２の半導体領域間の前記ウェル領域上に形成された絶縁膜、及び前記絶縁膜上に形成されたゲート導電体層を有する。第１の配線層は、前記第１の半導体領域を入力端子に接続する。第２の配線層は、前記第２の半導体領域及び前記ゲート導電体層を接地点に接続する。第３の配線層は、前記ウェル領域に直接的にコンタクトし、前記ウェル領域を接地点に接続する。【選択図】図２
2007158094.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の主表面に形成された第２導電型のウェル領域と、
前記ウェル領域の表面領域に互いに離隔して形成された第１導電型の第１，第２の半導体領域、前記第１，第２の半導体領域間の前記ウェル領域上に形成された絶縁膜、及び前記絶縁膜上に形成されたゲート導電体層を有するＭＯＳ型能動素子と、
前記第１の半導体領域を入力端子に接続する第１の配線層と、
前記第２の半導体領域及び前記ゲート導電体層を接地点に接続する第２の配線層と、
前記ウェル領域に直接的にコンタクトし、前記ウェル領域を前記接地点に接続する第３の配線層と
を具備することを特徴とする入力保護回路装置。
【請求項２】
前記半導体基板の主表面に形成され、前記ＭＯＳ型能動素子を電気的に分離するための素子分離領域と、前記半導体基板上に形成された層間絶縁膜とを更に具備することを特徴とする請求項１に記載の入力保護回路装置。
【請求項３】
前記第１の配線層は、前記層間絶縁膜における前記第１の半導体領域上に形成されたコンタクトホールを介して前記第１の半導体領域にコンタクトされ、
前記第２の配線層は、前記層間絶縁膜における前記第２の半導体領域上に形成されたコンタクトホールを介して前記第２の半導体領域にコンタクトされ、
前記第３の配線層は、前記層間絶縁膜における前記ウェル領域の一部の領域上に形成されたコンタクトホールを介して前記ウェル領域と直接的にコンタクトされる
ことを特徴とする請求項２に記載の入力保護回路装置。
【請求項４】
前記入力端子は、外部から供給された信号を受ける入力パッドであり、前記入力パッドに内部回路の初段に設けられた入力バッファの入力端が接続されることを特徴とする請求項１に記載の入力保護回路装置。
【請求項５】
前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記ＭＯＳ型能動素子はＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項１に記載の入力保護回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の内部回路を高電圧サージから保護する入力保護回路装置に関する。
【背景技術】
【０００２】
一般に、入力保護回路装置は、例えば入力端子と接地点間に設けた保護素子で構成されている（特許文献１参照）。上記入力端子には、内部回路の初段の入力バッファが接続されており、この入力バッファを構成するＭＯＳトランジスタが上記保護素子により高電圧サージから保護される。
【０００３】
正極性の高電圧サージに対する内部回路の保護を目的とする場合には、上記保護素子としてＮチャネル型のＭＯＳトランジスタ（保護トランジスタ）が用いられる。この保護トランジスタのドレインは入力端子に接続され、ゲートとソースは接地点に接続される。上記保護トランジスタはＰウェル領域中に形成され、このＰウェル領域には接地電位が印加されている。
【０００４】
上記構成でなる入力保護回路装置において、入力端子に正極性の高電圧サージが印加されると、保護トランジスタの寄生バイポーラ特性により高電圧サージは接地点に導かれる。一方、入力端子に負極性の電圧が印加されると、保護トランジスタのドレイン領域と上記Ｐウェル領域とで形成されるＰＮ接合が順バイアスとなり、負極性の電圧は接地点に逃がされ、内部回路が保護される。
【０００５】
しかしながら、上記のような構成では、高電圧サージを接地点に逃がす時、正極性、負極性いずれの場合にも保護トランジスタに大きな電流が流れる。この際、発生するジュール熱により入力保護回路装置自身が破壊されないようにするためには、保護トランジスタのサイズを大きくして電流密度を低くする必要がある。
【０００６】
このため、入力保護回路装置のパターンサイズが大型化し、集積度の向上が図れないという問題がある。一方、パターンサイズを充分大きくできないと、発生するジュール熱により入力保護回路装置が破壊する恐れがある。
【特許文献１】特開平３−７６２６４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、パターンサイズを大きくすることなく破壊耐量を向上できる入力保護回路装置を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の一態様によると、第１導電型の半導体基板と、前記半導体基板の主表面に形成された第２導電型のウェル領域と、前記ウェル領域の表面領域に互いに離隔して形成された第１導電型の第１，第２の半導体領域、前記第１，第２の半導体領域間の前記ウェル領域上に形成された絶縁膜、及び前記絶縁膜上に形成されたゲート導電体層を有するＭＯＳ型能動素子と、前記第１の半導体領域を入力端子に接続する第１の配線層と、前記第２の半導体領域及び前記ゲート導電体層を接地点に接続する第２の配線層と、前記ウェル領域に直接的にコンタクトし、前記ウェル領域を前記接地点に接続する第３の配線層とを具備する入力保護回路装置が提供される。
【発明の効果】
【０００９】
この発明によれば、パターンサイズを大きくすることなく破壊耐量を向上できる入力保護回路装置が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施の形態について図面を参照して説明する。  
図１は、この発明の実施形態に係る入力保護回路装置の構成例を示す等価回路である。入力端子１には内部回路の初段に設けられた入力バッファ２の入力端が接続されている。この入力端子は、外部から供給された信号を受ける入力パッドである。上記入力端子１には、ＭＯＳ型能動素子、例えばＮチャネル型ＭＯＳトランジスタからなる保護トランジスタ３のドレインが接続されている。この保護トランジスタ３のゲートとソースは接地点Ｖｓｓに接続されている。また、上記保護トランジスタ３のバックゲートは、抵抗４を介して接地点Ｖｓｓに接続されている。
【００１１】
図２は、上記図１に示した入力保護回路装置における保護トランジスタ３の素子構造を示す断面図である。半導体基板１１の主表面にはＰ型のウェル領域１２と素子分離領域１３が形成されている。上記ウェル領域１２の表面領域中には、上記保護トランジスタ３のドレイン領域ａ１及びソース領域ｂ１として働くＮ＋型半導体領域が形成されている。上記ドレイン領域ａ１及びソース領域ｂ１間のウェル領域１２上にはゲート絶縁膜ｃ１が形成され、このゲート絶縁膜ｃ１上にゲート電極（ゲート導電体層）ｄ１が形成されている。
【００１２】
上記半導体基板１１上には層間絶縁膜１５が形成されており、この層間絶縁膜１５のドレイン領域ａ１上、ソース領域ｂ１上及びウェル領域１２の一部の領域ｅ１上にそれぞれコンタクトホールが形成されている。上記保護トランジスタ３のドレイン領域ａ１は配線層１６を介して入力端子１に接続され、ソース領域ｂ１とゲート電極ｄ１は配線層１７を介して接地点Ｖｓｓに接続される。図示しないが、上記配線層１７とゲート電極ｄ１は上記層間絶縁膜１５に形成されたスルーホールを介して電気的に接続されている。
【００１３】
上記ウェル領域１２におけるコンタクト部ｅ１は、上記層間絶縁膜１５に形成されたコンタクトホールを介して、配線層１８により接地点Ｖｓｓに接続される。コンタクト部ｅ１は、上記保護トランジスタ３とは素子分離領域１３で分離されている。このコンタクト部ｅ１は、ウェル領域１２を配線層１８に接続する際に、通常はコンタクト抵抗を下げるために設けているＰ＋型不純物領域を形成せずに、低不純物濃度のウェル領域１２と配線層１８とを直接的に接続している。これによって、付加的な構成を設けることなくコンタクト抵抗が大きくなり、図１に示した回路における抵抗４として働かせることができる。
【００１４】
上記のような構成において、入力端子１に正極性の高電圧サージが印加されると、保護トランジスタ３の寄生バイポーラ特性により高電圧サージは接地点Ｖｓｓに導かれる。この際、寄生バイポーラ動作により高電圧サージを接地電位に逃がす過程において、Ｐウェル領域１２と接地電位間の抵抗が充分大きいので、ブレイクダウンの感度を高くしてドレイン領域ａ１全体で電流を流すことができる。このため、パターンサイズを大きくすることなく入力保護回路装置の破壊耐量を向上できる。
【００１５】
一方、入力端子１に負極性の電圧が印加された場合には、従来と同様に保護トランジスタ３のドレイン領域ａ１と上記Ｐウェル領域１２とで形成されるＰＮ接合が順バイアスとなり、負極性の電圧が接地点Ｖｓｓに逃がされて内部回路２が保護される。
【００１６】
なお、Ｐウェル領域１２と接地電位間の抵抗４が小さいと、Ｐウェル領域１２に充分なホールが注入されず、ドレイン領域ａ１のごく一部がブレイクダウンする。このため、局部的に電流が集中し、発生するジュール熱により入力保護回路装置が破壊される恐れがある。
【００１７】
図３は、この発明の効果を確認するための実験回路を示している。ここでは、保護トランジスタ３のドレインに負荷抵抗Ｒ１を接続し、Ｐウェル領域１２と接地点Ｖｓｓ間に抵抗Ｒ２を接続して保護トランジスタの破壊電流をモニタした。
【００１８】
図４は、上記図３に示した回路の実験結果を示している。Ｐウェル領域の負荷抵抗Ｒ１を上げて行くと破壊電流が約２割程度向上することが分かる。この実験結果から、保護トランジスタ２のバックゲートに接続する抵抗Ｒ２、換言すればウェル領域１２と配線層１８とのコンタクト抵抗は、好ましくは数１０Ω以上であり、より好ましくは１００Ω以上である。
【００１９】
上述したように、この発明の一実施形態によれば、正極性の高電圧サージを接地点に逃がす時に、寄生バイポーラトランジスタのブレイクダウンの感度を上げてドレイン領域全体で効果的に電流を流して保護を行うことができる。
【００２０】
従って、本発明の１つの側面によれば、パターンサイズを大きくすることなく破壊耐量を向上できる入力保護回路装置が得られる。
【００２１】
以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００２２】
【図１】この発明の実施形態に係る入力保護回路装置の構成例を示す等価回路。
【図２】図１に示した入力保護回路装置における保護トランジスタの素子構造を示す断面図。
【図３】この発明の効果を確認するための実験回路を示す等価回路。
【図４】図３の実験回路で得られた結果を示すもので、Ｐウェル領域に接続された抵抗の抵抗値と破壊電流との関係を示す特性図。
【符号の説明】
【００２３】
１…入力端子、２…入力バッファ、３…保護トランジスタ（ＭＯＳ型能動素子、Ｎチャネル型ＭＯＳトランジスタ）、４…抵抗、１１…半導体基板、１２…ウェル領域、１３…素子分離領域、１５…層間絶縁膜、１６…配線層、１７…配線層、１８…配線層、Ｖｓｓ…接地点、ａ１…ドレイン領域、ｂ１…ソース領域、ｃ１…ゲート絶縁膜、ｄ１…ゲート電極（ゲート導電体層）、ｅ１…コンタクト部。
【図１】
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【図２】
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【図３】
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【図４】
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