(57)【要約】【課題】ＭＯＳトランジスタを備える半導体素子及びその製造方法を提供する。【解決手段】第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える半導体素子において、第１ＭＯＳトランジスタは、第１ゲート絶縁膜、及び第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極を備える半導体素子である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える半導体素子において、
前記第１ＭＯＳトランジスタは、
第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極と、を備えることを特徴とする半導体素子。
【請求項２】
前記第１ゲート電極は、前記第１金属合金層上に形成されたポリシリコン層をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１金属合金層を備える前記第１ＭＯＳトランジスタのスレッショルド電圧は、前記第１金属及び第２金属のうち選択されるいずれか一つの金属からなるゲート電極を備える第３ＭＯＳトランジスタのスレッショルド電圧よりさらに低いことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１金属はＡｌであり、前記第２金属はＴａＮであることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１ゲート電極は、前記第１金属合金層上に形成された金属酸化物薄膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記金属酸化物薄膜は、一つの金属原子により形成される１０ないし２０層の原子層が積層された薄膜で形成されたことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記金属酸化物薄膜は、Ａｌ２Ｏ３膜であることを特徴とする請求項５に記載の半導体素子。
【請求項８】
前記第２ＭＯＳトランジスタは、
第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、前記第１金属及び第２金属のうち選択される一つの金属と同じ物質からなる金属層を備える第２ゲート電極と、を備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記金属層は、ＴａＮからなることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第２ゲート電極は、前記金属層上に形成されたポリシリコン層をさらに備えることを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記第２ＭＯＳトランジスタは、
第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第２金属合金層を備える第３ゲート電極と、を備えることを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記第２金属合金層は、ＨｆとＴａＮとの合金からなることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記第３ゲート電極は、前記第２金属合金層上に形成されたポリシリコン層をさらに備えることを特徴とする請求項１１に記載の半導体素子。
【請求項１４】
前記第３ゲート電極は、前記第２金属合金層と前記ポリシリコン層との間に介在されており、前記第２金属合金層とは異なる組成を有する第３金属合金層をさらに備えることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記第３金属合金層は、Ａｌ，Ｈｆ及びＴａＮの合金からなることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記第１ゲート絶縁膜及び第２ゲート絶縁膜は、それぞれＳｉＯＮまたはＳｉＯ２からなることを特徴とする請求項８に記載の半導体素子。
【請求項１７】
前記第１ゲート絶縁膜及び第３ゲート絶縁膜は、それぞれＳｉＯＮまたはＳｉＯ２からなることを特徴とする請求項１１に記載の半導体素子。
【請求項１８】
前記第１ＭＯＳトランジスタは、ＰチャンネルのＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体素子。
【請求項１９】
第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える半導体素子において、
前記第１ＭＯＳトランジスタは、第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極を備え、
前記第２ＭＯＳトランジスタは、第２ゲート絶縁膜上に形成され、前記第３金属と第４金属との合金からなる第２金属合金層を備える第２ゲート電極を備えることを特徴とする半導体素子。
【請求項２０】
前記第１金属及び第２金属のうち選択された一つの金属と、前記第３金属及び第４金属のうち選択された一つの金属とは、同じ物質であることを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記選択された一つの金属は、ＴａＮであることを特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記第１金属合金層は、Ａｌ−ＴａＮ合金からなり、
前記第２金属合金層は、Ｈｆ−ＴａＮ合金層からなることを特徴とする請求項１９に記載の半導体素子。
【請求項２３】
前記第２ゲート電極は、前記第２金属合金層上に形成され、前記第２金属合金層とは異なる組成を有する第３金属合金層をさらに備えることを特徴とする請求項１９に記載の半導体素子。
【請求項２４】
前記第３金属合金層は、Ａｌ−Ｈｆ−ＴａＮ合金層からなることを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記第１ゲート電極は、前記第１金属合金層上に形成されたポリシリコン層をさらに備え、
前記第２ゲート電極は、前記第２金属合金層上に形成されたポリシリコン層をさらに備えることを特徴とする請求項１９に記載の半導体素子。
【請求項２６】
前記第１金属合金層及び第２金属合金層は、それぞれ相異なる仕事関数を有する物質からなることを特徴とする請求項１９に記載の半導体素子。
【請求項２７】
前記第１金属はＡｌであり、前記第３金属はＴａＮであることを特徴とする請求項１９に記載の半導体素子。
【請求項２８】
前記第１ＭＯＳトランジスタは、ＰチャンネルのＭＯＳトランジスタであることを特徴とする請求項２７に記載の半導体素子。
【請求項２９】
前記第３金属はＨｆであり、前記第４金属はＴａＮであることを特徴とする請求項１９に記載の半導体素子。
【請求項３０】
第１ゲート電極は、前記第１金属合金層上に形成された金属酸化物薄膜をさらに備えることを特徴とする請求項１９に記載の半導体素子。
【請求項３１】
前記金属酸化物薄膜は、Ａｌ２Ｏ３膜であることを特徴とする請求項３０に記載の半導体素子。
【請求項３２】
前記第２ゲート電極は、前記第２金属合金層上に形成された少なくとも一つの金属酸化物薄膜をさらに備えることを特徴とする請求項１９に記載の半導体素子。
【請求項３３】
前記金属酸化物薄膜は、ＨｆＯ２膜であることを特徴とする請求項３２に記載の半導体素子。
【請求項３４】
前記金属酸化物薄膜は、ＨｆＯ２膜及びＡｌ２Ｏ３膜を備えることを特徴とする請求項３２に記載の半導体素子。
【請求項３５】
半導体基板上で、第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ領域、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタ領域にゲート絶縁膜を形成する工程と、
前記第１ＭＯＳトランジスタ領域及び第２ＭＯＳトランジスタ領域で、前記ゲート絶縁膜上に金属層を形成する工程と、
前記第１ＭＯＳトランジスタ領域でのみ選択的に前記金属層を金属合金層に変化させる工程と、
前記第１ＭＯＳトランジスタ領域には、前記金属合金層を備える第１ゲート電極を形成し、前記第２ＭＯＳトランジスタ領域には、前記金属層を備える第２ゲート電極を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項３６】
前記金属層は、ＴａＮからなり、
前記金属合金層は、Ａｌ−ＴａＮ合金からなることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記第１チャンネルは、Ｐ型チャンネルであることを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３８】
前記第１ＭＯＳトランジスタ領域でのみ選択的に前記金属層を金属合金層に変化させる工程は、
前記第１ＭＯＳトランジスタ領域及び第２ＭＯＳトランジスタ領域で、前記金属層上に金属酸化物薄膜を形成する工程と、
前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残るように、前記金属酸化物薄膜の一部を除去する工程と、
前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残っている結果物を熱処理して、前記第１ＭＯＳトランジスタ領域に前記金属合金層を形成する工程と、を含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３９】
前記金属酸化物薄膜は、Ａｌ２Ｏ３膜であることを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４０】
前記金属酸化物薄膜は、ＡＬＤ方法により形成されることを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４１】
前記金属酸化物薄膜は、一つの金属原子により形成される１０ないし２０層の原子層が積層された薄膜からなることを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項４２】
前記金属合金層及び前記金属層上にポリシリコン層を形成する工程をさらに含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４３】
前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残っている結果物を熱処理するために、前記ポリシリコン層を形成する工程で発生する熱負担を利用することを特徴とする請求項４２に記載の半導体素子の製造方法。
【請求項４４】
前記熱処理は、６００ないし８００℃の温度で行われることを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４５】
前記第１ＭＯＳトランジスタ領域でのみ選択的に前記金属層を金属合金層に変化させる工程は、
前記第１ＭＯＳトランジスタ領域及び第２ＭＯＳトランジスタ領域で、前記金属層上に金属酸化物薄膜を形成する工程と、
前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残るように、前記金属酸化物薄膜の一部を除去する工程と、
前記金属酸化物薄膜及び前記金属層上に上部金属層を形成する工程と、
前記上部金属層が形成された結果物を熱処理して、前記第１ＭＯＳトランジスタ領域に前記金属合金層を形成する工程と、を含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項４６】
前記上部金属層は、前記金属層と同じ物質からなることを特徴とする請求項４５に記載の半導体素子の製造方法。
【請求項４７】
前記金属層及び上部金属層は、ＴａＮからなることを特徴とする請求項４６に記載の半導体素子の製造方法。
【請求項４８】
前記金属酸化物薄膜は、Ａｌ２Ｏ３膜であることを特徴とする請求項４５に記載の半導体素子の製造方法。
【請求項４９】
前記金属酸化物薄膜は、ＡＬＤ方法により形成されることを特徴とする請求項４５に記載の半導体素子の製造方法。
【請求項５０】
前記金属酸化物薄膜は、一つの金属原子により形成される１０ないし２０層の原子層が積層された薄膜からなることを特徴とする請求項４９に記載の半導体素子の製造方法。
【請求項５１】
前記上部金属層上にポリシリコン層を形成する工程をさらに含むことを特徴とする請求項４５に記載の半導体素子の製造方法。
【請求項５２】
前記上部金属層が形成された結果物を熱処理するために、前記ポリシリコン層を形成する工程で発生する熱負担を利用することを特徴とする請求項５１に記載の半導体素子の製造方法。
【請求項５３】
前記熱処理は、６００ないし８００℃の温度で行われることを特徴とする請求項４５に記載の半導体素子の製造方法。
【請求項５４】
半導体基板上で、第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ領域、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタ領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接触する第１合金層を備える第１ゲート電極を前記第１ＭＯＳトランジスタ領域に形成する工程と、
前記第１合金層とは異なる材料からなり、前記ゲート絶縁膜に接触する第１導電層を備える第２ゲート電極を前記第２ＭＯＳトランジスタ領域に形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項５５】
前記第１合金層は、Ａｌ−ＴａＮ合金またはＨｆ−ＴａＮ合金からなることを特徴とする請求項５４に記載の半導体素子の製造方法。
【請求項５６】
前記第１導電層は、ＴａＮからなることを特徴とする請求項５４に記載の半導体素子の製造方法。
【請求項５７】
前記第１合金層は、Ａｌ−ＴａＮ合金及びＨｆ−ＴａＮ合金のうち選択されるいずれか一つからなり、
前記第１導電層は、Ａｌ−ＴａＮ合金及びＨｆ−ＴａＮ合金のうち他の一つからなることを特徴とする請求項５４に記載の半導体素子の製造方法。
【請求項５８】
前記第１ゲート電極を形成する工程は、
（ａ１）前記ゲート絶縁膜上に第１金属層を形成する工程と、
（ｂ１）前記第１金属層上に第１金属酸化物層を形成する工程と、
（ｃ１）熱処理により、前記第１金属層及び前記第１金属酸化物層から前記第１合金層を形成する工程と、を含み、
前記第２ゲート電極を形成する工程は、
（ａ２）前記第１金属層の形成と共に、前記第１金属層と同じ物質からなる前記第１導電層を形成する工程を含むことを特徴とする請求項５４に記載の半導体素子の製造方法。
【請求項５９】
前記第１金属層は、ＴａＮであり、
前記第１金属酸化物層は、Ａｌ２Ｏ３またはＨｆＯ２からなることを特徴とする請求項５８に記載の半導体素子の製造方法。
【請求項６０】
前記第２ゲート電極を形成する工程は、
（ｂ２）前記第１導電層上に前記第１金属酸化物とは異なる物質からなる第２金属酸化物層を形成する工程と、
（ｃ２）熱処理により、前記第１導電層及び前記第２金属酸化物層から前記第２合金層を形成する工程と、をさらに含むことを特徴とする請求項５８に記載の半導体素子の製造方法。
【請求項６１】
前記第２金属酸化物層は、Ａｌ２Ｏ３またはＨｆＯ２からなることを特徴とする請求項６０に記載の半導体素子の製造方法。
【請求項６２】
前記第１合金層は、Ａｌ−ＴａＮ合金及びＨｆ−ＴａＮ合金のうち選択されるいずれか一つからなり、
前記第２合金層は、Ａｌ−ＴａＮ合金及びＨｆ−ＴａＮ合金のうち他の一つからなることを特徴とする請求項６０に記載の半導体素子の製造方法。
【請求項６３】
前記第１ゲート電極を形成する工程は、
（ａ１）前記ゲート絶縁膜上に第１金属層を形成する工程と、
（ｂ１）前記第１金属層上に第１金属酸化物層を形成する工程と、
（ｃ１）前記第１金属酸化物層上に第２金属層を形成する工程と、
（ｄ１）熱処理により、前記第１金属層、前記第１金属酸化物層及び前記第２金属層から前記第１合金層を形成する工程と、を含むことを特徴とする請求項５４に記載の半導体素子の製造方法。
【請求項６４】
前記第１金属層及び第２金属層は、同じ物質からなることを特徴とする請求項６３に記載の半導体素子の製造方法。
【請求項６５】
前記第１金属層及び第２金属層は、それぞれＴａＮからなり、
前記第１金属酸化物層は、Ａｌ２Ｏ３またはＨｆＯ２からなることを特徴とする請求項６３に記載の半導体素子の製造方法。
【請求項６６】
前記第２ゲート電極の前記第１導電層は、下部導電層及び上部導電層を備える二重層からなり、
前記第２ゲート電極の第１導電層を形成する工程は、
（ａ２）前記第１金属層の形成と共に、前記第１金属層と同じ物質からなる前記下部導電層を形成する工程と、
（ｂ２）前記第２金属層の形成と共に、前記第２金属層と同じ物質からなる上部導電層を形成する工程と、を含むことを特徴とする請求項６３に記載の半導体素子の製造方法。
【請求項６７】
前記下部導電層及び上部導電層は、それぞれＴａＮからなることを特徴とする請求項６６に記載の半導体素子の製造方法。
【請求項６８】
前記第１合金層を覆う第１ポリシリコン層、及び前記第１導電層を覆う第２ポリシリコン層を形成する工程をさらに含むことを特徴とする請求項５４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備える半導体素子及びその製造方法に係り、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）トランジスタでチャンネルタイプによって異種のゲート電極物質を使用する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化され、ＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のフィーチャサイズが減少するにつれて、ゲートの長さ及びその下部に形成されるチャンネルの長さも短くなる。これにより、ゲートとチャンネルとの間でのキャパシタンスを増加させ、トランジスタの動作特性を向上させるために、ゲート絶縁膜も薄く形成する必要がある。しかし、これまで代表的に使われたシリコン酸化膜またはシリコン酸化窒化膜から構成されるゲート絶縁膜は、その厚さが減少するにつれて電気的な性質において物理的限界に当たり、ゲート絶縁膜の信頼性を確保し難い。したがって、シリコン酸化膜またはシリコン酸化窒化膜としてゲート絶縁膜を構成する場合には、それらの厚さを薄くするのに限界がある。
【０００３】
前記のような問題を克服するために、既存のシリコン酸化膜またはシリコン酸化窒化膜を代替できるものとして、薄い等価酸化膜の厚さを維持しつつ、ゲート電極とチャンネル領域との間の漏れ電流を減少させる高誘電率（ｈｉｇｈ−ｋ）を有する物質からなる高誘電膜に関する研究が活発に行われつつある。しかし、ＭＯＳＦＥＴ半導体素子のゲート絶縁膜として高誘電膜を使用する場合、多数のバルクトラップ及び半導体基板とゲート絶縁膜とのインターフェースでのインターフェーストラップにより、ゲート誘電膜の下部の半導体基板に形成されるチャンネル領域で電子移動度が減少し、既存のシリコン酸化膜またはシリコン酸化窒化膜から構成されるゲート絶縁膜に比べてスレッショルド電圧（Ｖｔ）値が非正常的に高くなるという問題がある。
【０００４】
高誘電定数を有する物質（以下、“ｈｉｇｈ−ｋ物質”という）によってＶｔが非正常的に変わる現象を説明する多様なモデルが提示されてきている。例えば、ホップスらは、ＨｆＯ２，Ａｌ２Ｏ３のようなｈｉｇｈ−ｋ物質とポリシリコンとの界面でのＨｆ−Ｓｉ結合、Ａｌ−Ｓｉ−Ｏ結合によるフェルミ準位ピニング現象によりＶｔ増加現象を説明した論文を発表した（非特許文献１）。前記非特許文献１によれば、ＨｆＯ２の場合には、Ｓｉ−Ｈｆ結合によりＳｉの伝導帯に近い領域でフェルミ準位ピニングが発生してＰＭＯＳトランジスタのＶｔが非正常的に増加し、Ａｌ２Ｏ３の場合には、Ｓｉ−Ｏ−Ａｌ結合によりＳｉの価電子帯に近い領域でフェルミ準位ピニングが発生してＮＭＯＳトランジスタのＶｔが非正常的に増加する現象を説明する。
【０００５】
前記のようなフェルミ準位ピニング現象を利用して、ＨｆＯ２は、ＮＭＯＳトランジスタのゲート絶縁膜に適用され、Ａｌ２Ｏ３は、ＰＭＯＳトランジスタのゲート絶縁膜に適用される二重ゲート絶縁膜の構造を採用することによって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれで高いＶｔを適正なレベルに低める方法を考慮することもできる。しかし、かかる構造を適用するためには、半導体基板の一部領域でゲート絶縁膜を形成した後、それを再び除去するためのエッチング工程を経ねばならない。このようにゲート絶縁膜を形成して再び除去する過程で、最終的に半導体基板上に残るゲート絶縁膜の信頼性が低下し、ゲート絶縁膜の等価酸化膜の厚さがさらに増加するなどの問題を避けられなくなる。
【非特許文献１】Ｃ．Ｈｏｂｂｓ，ｅｔ  ａｌ．，Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐ．９，２００３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、前記した従来技術の問題点を解決するためのものであって、ＣＭＯＳトランジスタを構成する各トランジスタでチャンネルタイプによって相異なる仕事関数を有させることによって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれで最適のＶｔ値を有するＣＭＯＳトランジスタを備える半導体素子を提供するところにある。
【０００７】
本発明の他の目的は、ゲート絶縁膜の信頼性を維持しつつ、チャンネルタイプによってそれぞれ適正なレベルのＶｔを有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるＣＭＯＳトランジスタを容易に製造できる半導体素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明の第１様態による半導体素子は、第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える。前記第１ＭＯＳトランジスタは、第１ゲート絶縁膜、及び前記第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極を備える。
【０００９】
前記第１ゲート電極は、前記第１金属合金層上に形成されたポリシリコン層をさらに備える。
【００１０】
前記第１金属合金層を備える前記第１ＭＯＳトランジスタのスレッショルド電圧は、前記第１金属及び第２金属のうち選択されるいずれか一つの金属からなるゲート電極を備える第３ＭＯＳトランジスタのスレッショルド電圧よりさらに低い。
【００１１】
前記第１ゲート電極は、前記第１金属合金層上に形成された金属酸化物薄膜をさらに備える。
【００１２】
本発明による半導体素子において、前記第２ＭＯＳトランジスタは、第２ゲート絶縁膜、及び前記第２ゲート絶縁膜上に形成され、前記第１金属及び第２金属のうち選択される一つの金属と同じ物質からなる金属層を備える第２ゲート電極を備える。また、前記第２ゲート電極は、前記金属層上に形成されたポリシリコン層をさらに備える。
【００１３】
また、本発明による半導体素子において、前記第２ＭＯＳトランジスタは、第３ゲート絶縁膜、及び前記第３ゲート絶縁膜上に形成された第２金属合金層を備える第３ゲート電極を備える。前記第３ゲート電極は、前記第２金属合金層上に形成されたポリシリコン層をさらに備える。また、前記第３ゲート電極は、前記第２金属合金層と前記ポリシリコン層との間に介在されており、前記第２金属合金層とは異なる組成を有する第３金属合金層をさらに備える。
【００１４】
また、前記目的を達成するために、本発明の第２様態による半導体素子は、第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える。前記第１ＭＯＳトランジスタは、第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極を備える。前記第２ＭＯＳトランジスタは、第２ゲート絶縁膜上に形成され、前記第３金属と第４金属との合金からなる第２金属合金層を備える第２ゲート電極を備える。
【００１５】
前記他の目的を達成するために、本発明の第１様態による半導体素子の製造方法では、半導体基板上で、第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ領域、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタ領域にゲート絶縁膜を形成する。前記第１ＭＯＳトランジスタ領域及び第２ＭＯＳトランジスタ領域で、前記ゲート絶縁膜上に金属層を形成する。前記第１ＭＯＳトランジスタ領域でのみ選択的に前記金属層を金属合金層に変化させる。前記第１ＭＯＳトランジスタ領域には、前記金属合金層を備える第１ゲート電極を形成し、前記第２ＭＯＳトランジスタ領域には、前記金属層を備える第２ゲート電極を形成する。
【００１６】
本発明の一例による半導体素子の製造方法において、前記第１ＭＯＳトランジスタ領域でのみ選択的に前記金属層を金属合金層に変化させるために、まず、前記第１ＭＯＳトランジスタ領域及び第２ＭＯＳトランジスタ領域で、前記金属層上に金属酸化物薄膜を形成する。前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残るように、前記金属酸化物薄膜の一部を除去する。そして、前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残っている結果物を熱処理して、前記第１ＭＯＳトランジスタ領域に前記金属合金層を形成する。
【００１７】
望ましくは、前記金属酸化物薄膜は、一つの金属原子により形成される１０ないし２０層の原子層が積層された薄膜からなる。
【００１８】
前記金属合金層及び前記金属層上にポリシリコン層を形成する工程をさらに含む。この場合、前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残っている結果物を熱処理するために、前記ポリシリコン層を形成する工程で発生する熱負担を利用できる。
本発明の他の例による半導体素子の製造方法において、前記第１ＭＯＳトランジスタ領域でのみ選択的に前記金属層を金属合金層に変化させるために、まず、前記第１ＭＯＳトランジスタ領域及び第２ＭＯＳトランジスタ領域で、前記金属層上に金属酸化物薄膜を形成する。前記第１ＭＯＳトランジスタ領域にのみ前記金属酸化物薄膜が残るように、前記金属酸化物薄膜の一部を除去する。前記金属酸化物薄膜及び前記金属層上に上部金属層を形成する。そして、前記上部金属層が形成された結果物を熱処理して、前記第１ＭＯＳトランジスタ領域に前記金属合金層を形成する。前記上部金属層は、前記金属層と同じ物質からなる。前記上部金属層上にポリシリコン層を形成する工程をさらに含む。
【００１９】
また、前記他の目的を達成するために、本発明の第２様態による半導体素子の製造方法では、半導体基板上で、第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ領域、及び前記第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタ領域にゲート絶縁膜を形成する。前記ゲート絶縁膜に接触する第１合金層を備える第１ゲート電極を前記第１ＭＯＳトランジスタ領域に形成する。前記第１合金層とは異なる材料からなり、前記ゲート絶縁膜に接触する第１導電層を備える第２ゲート電極を前記第２ＭＯＳトランジスタ領域に形成する。
【００２０】
本発明の一例による半導体素子の製造方法において、前記第１ゲート電極を形成する工程は、（ａ１）前記ゲート絶縁膜上に第１金属層を形成する工程、（ｂ１）前記第１金属層上に第１金属酸化物層を形成する工程、及び（ｃ１）熱処理により、前記第１金属層及び前記第１金属酸化物層から前記第１合金層を形成する工程を含む。そして、前記第２ゲート電極を形成する工程は、（ａ２）前記第１金属層の形成と共に、前記第１金属層と同じ物質からなる前記第１導電層を形成する工程を含む。
【００２１】
また、前記第２ゲート電極を形成する工程は、（ｂ２）前記第１導電層上に前記第１金属酸化物とは異なる物質からなる第２金属酸化物層を形成する工程、及び（ｃ２）熱処理により、前記第１導電層及び前記第２金属酸化物層から前記第２合金層を形成する工程をさらに含む。
【００２２】
本発明の他の例による半導体素子の製造方法において、前記第１ゲート電極を形成する工程は、（ａ１）前記ゲート絶縁膜上に第１金属層を形成する工程、（ｂ１）前記第１金属層上に第１金属酸化物層を形成する工程、（ｃ１）前記第１金属酸化物層上に第２金属層を形成する工程、及び（ｄ１）熱処理により、前記第１金属層、前記第１金属酸化物層及び前記第２金属層から前記第１合金層を形成する工程を含む。
【００２３】
前記第２ゲート電極の前記第１導電層は、下部導電層及び上部導電層を備える二重層からなる。この場合、前記第２ゲート電極の第１導電層を形成する工程は、（ａ２）前記第１金属層の形成と共に、前記第１金属層と同じ物質からなる前記下部導電層を形成する工程、及び（ｂ２）前記第２金属層の形成と共に、前記第２金属層と同じ物質からなる上部導電層を形成する工程を含む。
【発明の効果】
【００２４】
本発明によれば、ゲート絶縁膜の信頼性を維持しつつ、チャンネルタイプによってそれぞれ適正なレベルのＶｔを有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるＣＭＯＳトランジスタを容易に製造できる。
【発明を実施するための最良の形態】
【００２５】
次の実施形態は、単に本発明を説明するために例示されたものであり、本発明の範囲を制限するためのものではない。添付図面において、膜または層の相対的な厚さは、明確性のために部分的に強調されており、示されている相対的な寸法が実際の寸法に比例するものではない。
【００２６】
図１は、本発明の第１実施形態による半導体素子の例示的なＣＭＯＳトランジスタ１００の構造を概略的に示す断面図である。
【００２７】
図１に示すように、本発明の第１実施形態によるＣＭＯＳトランジスタ１００は、半導体基板１０２のＰＭＯＳトランジスタ領域（添付図面で、“ＰＭＯＳ”で表す）に形成され、チャンネル領域１０４でＰ型チャンネルが形成されるＰＭＯＳトランジスタ１１０、及び前記半導体基板１０２のＮＭＯＳトランジスタ領域（添付図面で、“ＮＭＯＳ”で表す）に形成され、チャンネル領域１０６でＮ型チャンネルが形成されるＮＭＯＳトランジスタ１２０を備える。
【００２８】
前記ＰＭＯＳトランジスタ１１０は、第１ゲート絶縁膜１１２及び第１ゲート電極１１８を備える。前記第１ゲート電極１１８は、前記第１ゲート絶縁膜１１２上に形成されたＡｌ−金属合金層１１４、及びその上に形成されたドーピングされたポリシリコン層１１６を備える。
【００２９】
前記第１ゲート絶縁膜１１２は、例えばＳｉＯＮまたはＳｉＯ２からなりうる。前記Ａｌ−金属合金層１１４は、Ａｌ−ＴａＮ合金からなりうる。この場合、前記Ａｌ−金属合金層１１４と前記第１ゲート絶縁膜１１２との界面には、Ｓｉ−Ｏ−Ａｌ結合が形成されて、ＰＭＯＳトランジスタの適用に適した仕事関数が得られる。
【００３０】
前記ＮＭＯＳトランジスタ１２０は、第２ゲート絶縁膜１２２及び第２ゲート電極１２８を備える。前記第２ゲート電極１２８は、前記第２ゲート絶縁膜１２２上に形成された金属層１２４、及びその上に形成されたドーピングされたポリシリコン層１２６を備える。前記第２ゲート絶縁膜１２２は、例えばＳｉＯＮまたはＳｉＯ２からなりうる。前記金属層１２４は、前記Ａｌ−金属合金層１１４内に含まれた金属成分と同じ物質からなりうる。例えば、前記金属層１２４は、ＴａＮからなりうる。
【００３１】
図２は、本発明の第２実施形態による半導体素子の例示的なＣＭＯＳトランジスタ２００の構造を概略的に示す断面図である。図２において、図１と同じ参照符号は同じ部材を表し、したがって、本例では、これについての詳細な説明を省略する。
【００３２】
図２に示すように、前記ＣＭＯＳトランジスタ２００において、前記ＰＭＯＳトランジスタ２１０は、図１を参照して説明したＰＭＯＳトランジスタ１１０と同じ構成を有する。したがって、これについての詳細な説明は省略する。
【００３３】
前記ＣＭＯＳトランジスタ２００のＮＭＯＳトランジスタ２２０は、第３ゲート絶縁膜２２２及び第３ゲート電極２２８を備える。前記第３ゲート電極２２８は、前記第３ゲート絶縁膜２２２上に形成されたＨｆ−金属合金層２２４、及びその上に形成されたドーピングされたポリシリコン層２２６を備える。
【００３４】
前記第３ゲート絶縁膜２２２は、例えばＳｉＯＮまたはＳｉＯ２からなりうる。前記Ｈｆ−金属合金層２２４は、Ｈｆ−ＴａＮ合金からなりうる。この場合、前記Ｈｆ−金属合金層２２４と前記第３ゲート絶縁膜２２２との界面には、Ｓｉ−Ｈｆ結合が形成されて、ＮＭＯＳトランジスタの適用に適した仕事関数が得られる。
【００３５】
図３は、本発明の第３実施形態による半導体素子の例示的なＣＭＯＳトランジスタ３００の構造を概略的に示す断面図である。図３において、図１及び図２と同じ参照符号は同じ部材を表し、したがって、本例では、これについての詳細な説明を省略する。
【００３６】
図３に示すように、本実施形態によるＣＭＯＳトランジスタ３００のＰＭＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３２０は、それぞれ第２実施形態によるＣＭＯＳトランジスタ２００のＰＭＯＳトランジスタ２１０及びＮＭＯＳトランジスタ２２０とほぼ同じ構成を有する。ただし、前記ＣＭＯＳトランジスタ３００のＮＭＯＳトランジスタ３２０は、前記Ｈｆ−金属合金層２２４と前記ドーピングされたポリシリコン層２２６との間にＡｌ−Ｈｆ−金属合金層３３０が介在されている第４ゲート電極３２８を備える。前記Ａｌ−Ｈｆ−金属合金層３３０は、例えばＡｌ−Ｈｆ−ＴａＮ合金からなりうる。
【００３７】
図４は、本発明の第４実施形態による半導体素子の例示的なＣＭＯＳトランジスタ４００の構造を概略的に示す断面図である。図４において、図１及び図２と同じ参照符号は同じ部材を表し、したがって、本例では、これについての詳細な説明を省略する。
【００３８】
図４に示すように、本実施形態によるＣＭＯＳトランジスタ４００のＰＭＯＳトランジスタ４１０及びＮＭＯＳトランジスタ４２０は、それぞれ第２実施形態によるＣＭＯＳトランジスタ２００のＰＭＯＳトランジスタ２１０及びＮＭＯＳトランジスタ２２０とほぼ同じ構成を有する。ただし、前記ＣＭＯＳトランジスタ４００のＰＭＯＳトランジスタ４１０は、前記Ａｌ−金属合金層１１４と前記ドーピングされたポリシリコン層１１６との間にＡｌ−Ｈｆ−金属合金層４３０が介在されている第５ゲート電極４２８を備える。前記Ａｌ−Ｈｆ−金属合金層４３０は、例えばＡｌ−Ｈｆ−ＴａＮ合金からなりうる。
【００３９】
図１ないし図４に例示された本発明の望ましい実施形態による半導体素子のＣＭＯＳトランジスタでは、ゲート絶縁膜１１２，１２２，２２２に含まれたＳｉと、ゲート電極１１８，１２８，２２８，３２８，４２８に含まれた金属との結合により引き起こされるフェルミ準位ピニング現象を誘導する。このように誘導されたフェルミ準位ピニングの結果として、トランジスタでのＶｔが所定値より高くなるか、または低くなる原理を利用して、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタそれぞれの動作特性の確保に有利であるように、相異なる仕事関数を有するゲート電極構造を具現する。すなわち、ＰＭＯＳトランジスタでは、ゲート絶縁膜とゲート電極との界面にＳｉ−Ｏ−Ａｌ結合が存在するように、ゲート絶縁膜及びゲート電極構造を形成する。そして、ＮＭＯＳトランジスタでは、必要に応じてゲート絶縁膜とゲート電極との界面にＳｉ−Ｈｆ結合が存在するように、ゲート絶縁膜及びゲート電極構造を形成する。このように、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタそれぞれの動作特性を考慮して、それぞれ相異なる仕事関数を提供するゲート電極構造を具現することによって、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタそれぞれのＶｔを適正なレベルに制御できる。
【００４０】
図５Ａないし図５Ｆは、本発明の第１実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。本例では、図１に示したようなＣＭＯＳトランジスタ１００に対応する構造を有するＣＭＯＳトランジスタを具現するための方法が例示されている。
【００４１】
図５Ａに示すように、半導体基板５００、例えばシリコン基板上のＰＭＯＳトランジスタ領域及びＮＭＯＳトランジスタ領域にゲート絶縁膜５１０を形成する。前記ゲート絶縁膜５１０は、約１０ないし３０Åの厚さに形成されうる。前記ゲート絶縁膜５１０は、例えばＳｉＯＮまたはＳｉＯ２からなりうる。
【００４２】
図５Ｂに示すように、前記ゲート絶縁膜５１０上に金属層５２０を形成する。前記金属層５２０は、ＴａＮからなることが望ましい。前記金属層５２０は、約３０ないし５０Åの厚さに形成されうる。
【００４３】
前記金属層５２０上に金属酸化物層５３０を形成する。前記金属酸化物層５３０は、Ａｌ２Ｏ３からなりうる。前記金属酸化物層５３０は、例えばＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法により数ないし数十サイクル、例えば約５ないし３０サイクルの原子層単位の膜を形成して得られる超薄膜として形成されうる。
【００４４】
図５Ｃに示すように、前記金属酸化物層５３０上にハードマスク膜、例えばＳｉＯ２膜を形成した後、ＰＭＯＳトランジスタ領域のみを覆うフォトレジストパターン５４２を利用して、前記ハードマスク膜のうちＮＭＯＳトランジスタ領域を覆っている部分を除去して、ＰＭＯＳトランジスタ領域のみを覆うハードマスクパターン５４０を形成する。
【００４５】
前記ハードマスクパターン５４０をエッチングマスクとして利用して、ＮＭＯＳトランジスタ領域に露出されている前記金属酸化物層５３０を選択的に除去する。このために、ＨＦ溶液を使用するウェットエッチング方法を利用できる。ＨＦ溶液を使用することによって、ＴａＮ膜に対して優秀なエッチング選択比を有してＡｌ２Ｏ３膜を除去できる。前記金属酸化物層５３０は、前記金属層５２０上に形成されているので、前記金属酸化物層５３０の選択的除去のためのウェットエッチング時に前記ゲート絶縁膜５１０が損傷されない。
【００４６】
図５Ｄに示すように、前記フォトレジストパターン５４２をアッシング及びストリップ工程により除去した後、得られた結果物を所定の温度で熱処理して、ＰＭＯＳトランジスタ領域で前記金属層５２０と前記金属酸化物層５３０との反応を誘導する。その結果、ＰＭＯＳトランジスタ領域には、前記ゲート絶縁膜５１０上に合金層５３２が形成される。前記合金層５３２の形成のための熱処理は、例えば約６００ないし８００℃の温度下で行われうる。前記金属層５２０がＴａＮからなり、前記金属酸化物層５３０がＡｌ２Ｏ３からなる場合、前記合金層５３２は、Ａｌ−ＴａＮ合金からなる。図示していないが、前記合金層５３２上に前記金属酸化物層５３０の少なくとも一部が残ることもある。
【００４７】
図５Ｅに示すように、前記ハードマスクパターン５４０を除去した後、ＮＭＯＳトランジスタ領域にある前記金属層５１０の上部、及びＰＭＯＳトランジスタ領域にある前記合金層５３２の上部にそれぞれドーピングされたポリシリコン層５５０を形成する。前記ポリシリコン層５５０は、約１０００ないし２０００Åの厚さに形成されうる。
【００４８】
図５Ｄを参照する前記説明では、前記合金層５３２の形成のために別途の熱処理工程を行うと説明したが、図５Ｅのポリシリコン層５５０の形成のための蒸着時に前記金属層５２０と前記金属酸化物層５３０との反応を誘導して、前記合金層５３２の形成に十分な熱負担が生じるならば、図５Ｄを参照して説明したような熱処理工程は省略しうる。この場合、前記合金層５３２は、前記ポリシリコン層５５０の形成と共に形成されうる。
図５Ｆに示すように、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域でそれぞれゲートパターニング工程を行う。その結果、ＰＭＯＳトランジスタ領域には、ゲート絶縁膜５１０上に前記合金層５３２及びポリシリコン層５５０が順次に積層された構造を有するＰＭＯＳトランジスタ５８０のゲート電極５８２が形成される。そして、ＮＭＯＳトランジスタ領域には、ゲート絶縁膜５１０上に前記金属層５２０及びポリシリコン層５５０が順次に積層された構造を有するＮＭＯＳトランジスタ５９０のゲート電極５９２が形成される。
【００４９】
図６Ａないし図６Ｇは、本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。本例では、図３に示したようなＣＭＯＳトランジスタ３００に対応する構造を有するＣＭＯＳトランジスタを具現するための方法が例示されている。
【００５０】
図６Ａに示すように、図５Ａ及び図５Ｂを参照して説明したような方法で半導体基板６００、例えばシリコン基板上のＰＭＯＳトランジスタ領域及びＮＭＯＳトランジスタ領域にゲート絶縁膜６１０、金属層６２０及び第１金属酸化物層６３０を順次に形成する。ただし、前記第１金属酸化物層６３０は、ＨｆＯ２からなる。図５Ａ及び図５Ｂを参照して説明したように、前記ゲート絶縁膜６１０は、ＳｉＯＮまたはＳｉＯ２からなりうる。そして、前記金属層６２０は、ＴａＮからなりうる。
【００５１】
図６Ｂに示すように、前記第１金属酸化物層６３０上にハードマスク膜、例えばＳｉＯ２膜を形成した後、ＮＭＯＳトランジスタ領域のみを覆うフォトレジストパターン６４２を利用して、前記ハードマスク膜のうちＰＭＯＳトランジスタ領域を覆っている部分を除去して、ＮＭＯＳトランジスタ領域のみを覆うハードマスクパターン６４０を形成する。
前記ハードマスクパターン６４０をエッチングマスクとして利用して、ＰＭＯＳトランジスタ領域に露出されている前記第１金属酸化物層６３０を選択的に除去する。前記第１金属酸化物層６３０は、前記金属層６２０上に形成されているので、前記第１金属酸化物層６３０の選択的除去のためのウェットエッチング時に前記ゲート絶縁膜６１０が損傷されない。
【００５２】
図６Ｃに示すように、前記フォトレジストパターン６４２をアッシング及びストリップ工程により除去した後、得られた結果物を所定の温度で熱処理して、ＮＭＯＳトランジスタ領域で前記金属層６２０と前記第１金属酸化物層６３０との反応を誘導する。その結果、ＮＭＯＳトランジスタ領域には、前記ゲート絶縁膜６１０上に第１合金層６３２が形成される。前記第１合金層６３２の形成のための熱処理は、例えば約６００ないし８００℃の温度下で行われうる。前記金属層６２０がＴａＮからなり、前記第１金属酸化物層６３０がＨｆＯ２からなる場合、前記第１合金層６３２は、Ｈｆ−ＴａＮ合金からなる。図示していないが、前記第１合金層６３２上に前記第１金属酸化物層６３０の少なくとも一部が残ることもある。
【００５３】
図６Ｄに示すように、前記ハードマスクパターン６４０を除去した後、前記半導体基板６００の上面に第２金属酸化物層６５０を形成する。前記第２金属酸化物層６５０は、Ａｌ２Ｏ３からなりうる。前記第２金属酸化物層６５０は、図５Ｂを参照して説明した金属酸化物層５３０の形成方法と同じ方法で形成されうる。
【００５４】
図６Ｅに示すように、前記第２金属酸化物層６５０が形成された結果物を所定の温度で熱処理して、ＰＭＯＳトランジスタ領域で前記金属層６２０と前記第２金属酸化物層６５０との反応を誘導する。その結果、ＰＭＯＳトランジスタ領域には、前記ゲート絶縁膜６１０上に第２合金層６５２が形成される。前記第２合金層６５２の形成のための熱処理は、例えば約６００ないし８００℃の温度下で行われうる。前記金属層６２０がＴａＮからなり、前記第２金属酸化物層６５０がＡｌ２Ｏ３からなる場合、前記第２合金層６５２は、Ａｌ−ＴａＮ合金からなる。このとき、ＮＭＯＳトランジスタ領域では、前記第１合金層６３２上に第３合金層６５４が形成される。前記第３合金層６５４は、Ａｌ−Ｈｆ−ＴａＮ合金からなりうる。図示していないが、前記第２合金層６５２及び第３合金層６５４上に前記第２金属酸化物層６５０の少なくとも一部が残ることもある。
【００５５】
図６Ｆに示すように、ＰＭＯＳトランジスタ領域にある前記第２合金層６５２の上部、及びＮＭＯＳトランジスタ領域にある前記第３合金層６５４の上部にそれぞれドーピングされたポリシリコン層６６０を形成する。前記ポリシリコン層６６０は、約１０００ないし２０００Åの厚さに形成されうる。
【００５６】
図５Ｅを参照して説明したように、前記第２合金層６５２及び第３合金層６５４の形成のために、図６Ｄを参照して説明した別途の熱処理工程を行わず、図５Ｆのポリシリコン層６６０の形成のための蒸着時に発生する熱負担を利用して、前記第２合金層６５２及び第３合金層６５４の形成反応を誘導することもできる。この場合、前記第２合金層６５２及び第３合金層６５４は、前記ポリシリコン層６６０の形成と共に形成されうる。
【００５７】
図６Ｇに示すように、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域でそれぞれゲートパターニング工程を行う。その結果、ＰＭＯＳトランジスタ領域には、ゲート絶縁膜６１０上に前記第２合金層６５２及びポリシリコン層６６０が順次に積層された構造を有するＰＭＯＳトランジスタ６８０のゲート電極６８２が形成される。そして、ＮＭＯＳトランジスタ領域には、ゲート絶縁膜６１０上に前記第１合金層６３２、第３合金層６５４及びポリシリコン層６６０が順次に積層された構造を有するＮＭＯＳトランジスタ６９０のゲート電極６９２が形成される。
【００５８】
図７Ａないし図７Ｆは、本発明の第３実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。本例では、図１に示したようなＣＭＯＳトランジスタ１００に対応する構造を有するＣＭＯＳトランジスタを具現するための他の方法が例示されている。
【００５９】
図７Ａに示すように、図５Ａ及び図５Ｂを参照して説明したような方法で半導体基板７００、例えばシリコン基板上のＰＭＯＳトランジスタ領域及びＮＭＯＳトランジスタ領域にゲート絶縁膜７１０、第１金属層７２０及び金属酸化物層７３０を順次に形成する。前記ゲート絶縁膜７１０は、ＳｉＯＮまたはＳｉＯ２からなりうる。前記第１金属層７２０は、ＴａＮからなりうる。前記金属酸化物層７３０は、Ａｌ２Ｏ３からなりうる。
【００６０】
図７Ｂに示すように、ＰＭＯＳトランジスタ領域のみを覆うフォトレジストパターン７４２を利用して、ＮＭＯＳトランジスタ領域で前記金属酸化物層７３０を選択的に除去する。このために、ＨＦ溶液を使用するウェットエッチング方法を利用できる。前記金属酸化物層７３０は、前記第１金属層７２０上に形成されているので、前記金属酸化物層７３０の選択的除去のためのウェットエッチング時に前記ゲート絶縁膜７１０が損傷されない。
【００６１】
図７Ｃに示すように、前記フォトレジストパターン７４２をアッシング及びストリップ工程により除去する。
【００６２】
図７Ｄに示すように、ＰＭＯＳトランジスタ領域の前記金属酸化物層７３０の上部、及びＮＭＯＳトランジスタ領域の前記第１金属層７２０の上部にそれぞれ第２金属層７５０を形成する。前記第２金属層７５０は、ＴａＮからなりうる。その結果、ＰＭＯＳトランジスタ領域では、前記第１金属層７２０と第２金属層７５０との間に前記金属酸化物層７３０が挿入されている構造が得られ、ＮＭＯＳトランジスタ領域では、第１金属層７２０及び第２金属層７５０が順次に積層された構造が得られる。
【００６３】
図７Ｅに示すように、ＰＭＯＳトランジスタ領域及びＮＭＯＳトランジスタ領域でそれぞれ前記第２金属層７５０の上部にドーピングされたポリシリコン層７６０を形成する。前記ポリシリコン層７６０は、約１０００ないし２０００Åの厚さに形成されうる。
【００６４】
前記ポリシリコン層７６０の形成のための蒸着時に下部構造物に及ぼす熱負担により、ＰＭＯＳトランジスタ領域では、前記第１金属層７２０、金属酸化物層７３０及び第２金属層７５０との反応が誘導されて合金層７３２が形成される。図示していないが、前記合金層７３２内には、前記金属酸化物層７３０の少なくとも一部が残ることもある。
【００６５】
前記合金層７３２の形成のための前記第１金属層７２０、金属酸化物層７３０及び第２金属層７５０との反応誘導のために、図５Ｄを参照して説明したような別途の熱処理工程を前記ポリシリコン層７６０の形成前に行うこともできる。
【００６６】
図７Ｆに示すように、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域でそれぞれゲートパターニング工程を行う。その結果、ＰＭＯＳトランジスタ領域には、ゲート絶縁膜７１０上に前記合金層７３２及びポリシリコン層７６０が順次に積層された構造を有するＰＭＯＳトランジスタ７８０のゲート電極７８２が形成される。そして、ＮＭＯＳトランジスタ領域には、ゲート絶縁膜７１０上に前記第１金属層７２０、第２金属層７５０及びポリシリコン層７６０が順次に積層された構造を有するＮＭＯＳトランジスタ７９０のゲート電極７９２が形成される。
【００６７】
図８は、本発明による半導体素子のゲート電極構造で得られたＣ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）カーブを示すグラフである。
【００６８】
図８の評価のために、シリコン基板上にＳｉＯＮからなるゲート絶縁膜を１８Åの厚さに形成し、その上にＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極層を形成した。前記ゲート電極層を構成するＴａＮ膜は、それぞれ４０Åの厚さに形成し、Ａｌ２Ｏ３膜は、ＡＬＤ方法により多様なサイクル数ほど蒸着した。前記のように形成されたＭＯＳＣＡＰ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃａｐａｃｉｔｏｒ）構造でそれぞれのＶｆｂ（ｆｌａｔ  ｂａｎｄ  ｖｏｌｔａｇｅ）変化量を観察した。図８には、Ａｌ２Ｏ３膜をそれぞれ１０，１５，２０及び２５サイクル蒸着した例についての実験結果が表れている。
【００６９】
図８において、ＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極層を形成した場合には、ゲート電極層としてＴａＮ単一膜を使用した場合に比べてＶｆｂが増加したということが分かる。かかる結果から、前記ＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極層をＰＭＯＳに適用したときにＶｔｈを減少させるということが分かる。
【００７０】
図９は、図８での評価に使われたＭＯＳＣＡＰ構造でＡｌ２Ｏ３膜の蒸着時に適用されたＡＬＤ工程サイクル数によるＶｆｂ変化量（ΔＶｆｂ）を示すグラフである。ΔＶｆｂは、評価された本発明による構造で得られたＶｆｂ値から、ＴａＮ単一膜をゲート電極として使用した場合のＶｆｂ値を引いた値である。
【００７１】
図９において、Ａｌ２Ｏ３膜の蒸着のためのＡＬＤサイクル数の増加につれて、ΔＶｆｂが次第に増加していて、１５サイクル以上では、約０．５３Ｖで一定した値に収束するということが分かる。
【００７２】
図１０は、図８での評価に使われたＭＯＳＣＡＰ構造でＡｌ２Ｏ３膜の蒸着時に適用されたＡＬＤ工程サイクル数によるＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ  Ｅｑｕｉｖａｌｅｎｔ  Ｔｈｉｃｋｎｅｓｓ）変化量（ΔＣＥＴ）を評価した結果である。前記ΔＣＥＴは、ＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極層を形成した場合のＣＥＴ（ＣＥＴ，ＴａＮ／Ａｌ２Ｏ３／ＴａＮ）値から、ゲート電極層としてＴａＮ単一膜を使用した場合のＣＥＴ（ＣＥＴ，ＴＡＮ）値を引いた値である。
【００７３】
図１０から分かるように、ＣＥＴは、Ａｌ２Ｏ３膜の蒸着のためのＡＬＤサイクル数によってその値が変化する。図１０の結果では、Ａｌ２Ｏ３膜を２０サイクル形成した場合までは約０．２ｎｍずつ減少していて、２０サイクルを超えれば、ＣＥＴが再び増加する。
【００７４】
図１１は、図８での評価に使われたＭＯＳＣＡＰ構造でＡｌ２Ｏ３膜の蒸着時に適用されたＡＬＤ工程サイクル数による漏れ電流を評価した結果である。
【００７５】
図１１の結果において、ＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極層を形成した場合に、漏れ電流の増加は観察されなかった。
【００７６】
図９ないし図１１の評価結果から、ＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極層を形成した場合において、前記Ａｌ２Ｏ３膜の形成のためのＡＬＤサイクル数が約１０ないし２０である場合に、ＣＥＴを増加させずに、ＭＯＳトランジスタでのＶｔを減少させるための最適のＶｆｂモジュレーション結果が得られるということが分かる。
【００７７】
図１２は、本発明による半導体素子において、ＳｉＯＮゲート絶縁膜上にＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極を形成した場合、及びＳｉＯＮゲート絶縁膜上にＡｌ２Ｏ３／ＴａＮ構造のゲート電極を形成した場合それぞれについて得られたＣ−Ｖカーブを示すグラフである。ＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極及びＡｌ２Ｏ３／ＴａＮ構造のゲート電極それぞれの場合において、いずれもゲート電極としてＴａＮ単一膜を使用した場合に比べて類似したＶｆｂ増加傾向を表した。すなわち、ゲート電極でＡｌ２Ｏ３膜がゲート絶縁膜を覆っている場合、及びＡｌ２Ｏ３膜がＴａＮ膜を覆っている場合に、いずれも同一にＶｆｂ増加傾向を表す。ＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極を適用した場合、Ａｌ原子がＳｉＯＮ膜とＴａＮ膜との界面まで拡散され、その結果、前記ＳｉＯＮ膜とＴａＮ膜との界面にＳｉ−Ｏ−Ａｌ結合が形成される。図１２の結果のように、本発明による半導体素子のゲート電極構造を有する場合のＶｆｂがＴａＮ単一膜を使用した場合に比べて増加する結果が表れることは、ゲート絶縁膜とゲート電極との界面に形成されるＳｉ−Ｏ−Ａｌ結合に起因すると説明されうる。
【００７８】
図１３Ａ及び図１３Ｂは、図８の評価時に使われた構造、すなわちＴａＮ／Ａｌ２Ｏ３／ＴａＮ構造のゲート電極層を適用した場合において、前記ゲート電極層を蒸着した直後（図１３Ａ）、及び前記ゲート電極層の蒸着後に得られた結果物を７００℃の温度下で３０秒間アニリング処理した場合（図１３Ｂ）それぞれのＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果である。本評価では、ゲート絶縁膜としてＳｉＯ２膜を使用した点を除いては、図８の評価時と同じ条件で製造されたＭＯＳＣＡＰ構造を使用した。
【００７９】
図１３Ａ及び図１３ＢのＳＩＭＳプロファイルを比較すれば、アニリング前後においてＡｌプロファイルで差があるということが分かる。すなわち、アニリング処理後には、ＡｌがＳｉＯ２膜とＴａＮ膜との界面に拡散された。
【００８０】
本発明による半導体素子は、ＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれで最適のＶｔ値を有させるために、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれのゲート電極構成材料として相異なる仕事関数を有する金属物質を使用する。すなわち、本発明による半導体素子は、ゲート電極でのＳｉの結合に起因するフェルミ準位ピニング現象を逆利用して、ＭＯＳトランジスタのチャンネルタイプによって、ゲート電極とゲート絶縁膜との界面にＳｉ−Ｏ−Ａｌ結合またはＳｉ−Ｈｆ結合を誘導できる材料をゲート電極構成物質として使用する。したがって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれのＶｔを適正なレベルに制御できる。
【００８１】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者により多様な変形及び変更が可能である。
【産業上の利用可能性】
【００８２】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態による半導体素子の例示的なＣＭＯＳトランジスタの構造を概略的に示す断面図である。
【図２】本発明の第２実施形態による半導体素子の例示的なＣＭＯＳトランジスタの構造を概略的に示す断面図である。
【図３】本発明の第３実施形態による半導体素子の例示的なＣＭＯＳトランジスタの構造を概略的に示す断面図である。
【図４】本発明の第４実施形態による半導体素子の例示的なＣＭＯＳトランジスタの構造を概略的に示す断面図である。
【図５Ａ】本発明の第１実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図５Ｂ】本発明の第１実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図５Ｃ】本発明の第１実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図５Ｄ】本発明の第１実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図５Ｅ】本発明の第１実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図５Ｆ】本発明の第１実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図６Ａ】本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図６Ｂ】本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図６Ｃ】本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図６Ｄ】本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図６Ｅ】本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図６Ｆ】本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図６Ｇ】本発明の第２実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図７Ａ】本発明の第３実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図７Ｂ】本発明の第３実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図７Ｃ】本発明の第３実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図７Ｄ】本発明の第３実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図７Ｅ】本発明の第３実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図７Ｆ】本発明の第３実施形態による半導体素子のＣＭＯＳトランジスタの製造方法を説明するために工程順序に従って示す断面図である。
【図８】本発明の半導体素子のゲート電極構造で得られたＣ−Ｖカーブを示す図面である。
【図９】本発明による半導体素子のゲート電極構造でＡｌ２Ｏ３膜の蒸着時に適用されたＡＬＤ工程サイクル数によるＶｆｂ変化量を示すグラフである。
【図１０】本発明による半導体素子のゲート電極構造でＡｌ２Ｏ３膜の蒸着時に適用されたＡＬＤ工程サイクル数によるＣＥＴ変化量を示すグラフである。
【図１１】本発明による半導体素子のゲート電極構造でＡｌ２Ｏ３膜の蒸着時に適用されたＡＬＤ工程サイクル数による漏れ電流を評価した結果を示すグラフである。
【図１２】本発明による半導体素子のゲート構造でＡｌ２Ｏ３膜の位置による影響を評価するために、相異なる電極構造を有する場合について得られたＣ−Ｖカーブを示すグラフである。
【図１３Ａ】本発明による半導体素子のゲート電極構造を蒸着した直後に得られたＳＩＭＳ分析結果を示すグラフである。
【図１３Ｂ】本発明による半導体素子のゲート電極構造についてアニリング工程を経た後に得られたＳＩＭＳ分析結果を示すグラフである。
【符号の説明】
【００８４】
１００  ＣＭＯＳトランジスタ
１０２  半導体基板
１０４，１０６  チャンネル領域
１１０  ＰＭＯＳトランジスタ
１１２  第１ゲート絶縁膜
１１４  Ａｌ−金属合金層
１１６，１２６  ドーピングされたポリシリコン層 
１１８  第１ゲート電極
１２０  ＮＭＯＳトランジスタ
１２２  第２ゲート絶縁膜
１２４  金属層
１２８  第２ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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