(57)【要約】【課題】  トランジスタのサイズを変更することなくタイミングを調整可能な半導体装置を提供する。【解決手段】  半導体基板１と、半導体基板１に形成された素子分離領域２と、半導体基板１に形成され、第１及び第２のゲート電極ＧＰ１、ＧＰ２を有する第１導電型の第１及び第２のＭＯＳＦＥＴ（Ｐ１、Ｐ２）と、第１のゲート電極ＧＰ１からゲート長方向の素子分離領域２までの最短距離ＤＰ１ｓは、第２のゲート電極ＧＰ２からゲート長方向の素子分離領域２までの最短距離ＤＰ２ｓよりも短い、半導体基板１に形成され、第３及び第４のゲート電極ＧＮ１、ＧＮ２を有する第２導電型の第３及び第４のＭＯＳＦＥＴ（Ｎ１、Ｎ２）と、第３のゲート電極ＧＮ１からゲート長方向の素子分離領域２までの最短距離ＤＮ１ｓは、第４のゲート電極ＧＮ２からゲート長方向の前記素子分離領域２までの最短距離ＤＮ２ｓよりも短い、第１及び第２のＭＯＳＦＥＴ（Ｐ１、Ｐ２）と第３及び第４のＭＯＳＦＥＴ（Ｎ１、Ｎ２）をそれぞれ組み合わせたインバータを備えた半導体装置。【選択図】図１
2007048788.tif 000002
【特許請求の範囲】
【請求項１】
ゲート長の方向のゲートから素子分離領域までの最短の短ｐ距離を有する短ｐＭＯＳトランジスタと、ゲート長の方向のゲートから素子分離領域までの最短であり前記短ｐ距離より長い長ｐ距離を有することにより駆動力が前記短ｐＭＯＳトランジスタと異なる長ｐＭＯＳトランジスタと、ゲート長の方向のゲートから前記素子分離領域までの最短の短ｎ距離を有する短ｎＭＯＳトランジスタと、ゲート長の方向のゲートから素子分離領域までの最短であり前記短ｎ距離より長い長ｎ距離を有することにより駆動力が前記短ｎＭＯＳトランジスタと異なる長ｎＭＯＳトランジスタを有する半導体装置であって、
前記短ｐＭＯＳトランジスタと前記短ｎＭＯＳトランジスタを有する第１インバータと、
前記短ｐＭＯＳトランジスタと前記長ｎＭＯＳトランジスタを有する第２インバータと、
前記長ｐＭＯＳトランジスタと前記短ｎＭＯＳトランジスタを有する第３インバータと、
前記長ｐＭＯＳトランジスタと前記長ｎＭＯＳトランジスタを有する第４インバータの少なくとも２つのインバータを有することを特徴とする半導体装置。
【請求項２】
前記第１インバータが入力段であり、前記第４インバータが出力段である第１バッファと、
前記第４インバータが入力段であり、前記第１インバータが出力段である第２バッファと、
前記第２インバータが入力段であり、前記第３インバータが出力段である第３バッファと、
前記第３インバータが入力段であり、前記第２インバータが出力段である第４バッファの少なくとも２つのバッファを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
ゲート長の方向のゲートから素子分離領域までの最短の短ｐ距離を有する短ｐＭＯＳトランジスタと、ゲート長の方向のゲートから素子分離領域までの最短であり前記短ｐ距離より長い長ｐ距離を有することにより駆動力が前記短ｐＭＯＳトランジスタと異なる長ｐＭＯＳトランジスタと、ゲート長の方向のゲートから前記素子分離領域までの最短の短ｎ距離を有する短ｎＭＯＳトランジスタと、ゲート長の方向のゲートから素子分離領域までの最短であり前記短ｎ距離より長い長ｎ距離を有することにより駆動力が前記短ｎＭＯＳトランジスタと異なる長ｎＭＯＳトランジスタをレイアウト平面に配置し、
前記短ｐＭＯＳトランジスタと前記短ｎＭＯＳトランジスタを結線した第１インバータと、前記短ｐＭＯＳトランジスタと前記長ｎＭＯＳトランジスタを結線した第２インバータと、前記長ｐＭＯＳトランジスタと前記短ｎＭＯＳトランジスタを結線した第３インバータと、前記長ｐＭＯＳトランジスタと前記長ｎＭＯＳトランジスタを結線した第４インバータの少なくとも２つの修正前インバータを有する半導体装置を前記レイアウト平面に形成し、
シミュレーションにより前記半導体装置が正常に動作するか否か判定し、
前記半導体装置が正常に動作しなければ、前記修正前インバータを自身の前記修正前インバータと異なる前記第１乃至第４インバータに変更することを特徴とする半導体装置の設計レイアウトの作成方法。
【請求項４】
前記半導体装置の形成では、
前記第１インバータが入力段であり、前記第４インバータが出力段である第１バッファと、
前記第４インバータが入力段であり、前記第１インバータが出力段である第２バッファと、
前記第２インバータが入力段であり、前記第３インバータが出力段である第３バッファと、
前記第３インバータが入力段であり、前記第２インバータが出力段である第４バッファの少なくとも２つのバッファを形成することを特徴とする請求項３に記載の半導体装置の設計レイアウトの作成方法。
【請求項５】
ゲート長の方向のゲートから素子分離領域までの最短の短ｐ距離を有する短ｐＭＯＳトランジスタと、ゲート長の方向のゲートから素子分離領域までの最短であり前記短ｐ距離より長い長ｐ距離を有することにより駆動力が前記短ｐＭＯＳトランジスタと異なる長ｐＭＯＳトランジスタと、ゲート長の方向のゲートから前記素子分離領域までの最短の短ｎ距離を有する短ｎＭＯＳトランジスタと、ゲート長の方向のゲートから素子分離領域までの最短であり前記短ｎ距離より長い長ｎ距離を有することにより駆動力が前記短ｎＭＯＳトランジスタと異なる長ｎＭＯＳトランジスタを有する半導体装置をレイアウト平面に形成し、
シミュレーションにより前記半導体装置が正常に動作するか否か判定し、
前記半導体装置が正常に動作しなければ、前記短ｐ距離と前記長ｐ距離と前記短ｎ距離と前記長ｎ距離の少なくとも１つを変更することを特徴とする半導体装置の設計レイアウトの作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電流の異なるトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は多数のトランジスタが集積化され、大規模化されている。このことにより、半導体装置内の信号の伝達経路が長くなり、トランジスタに所望のタイミングで信号が伝達されず、半導体装置が動作しない場合があった。そこで、タイミングを調整するために、トランジスタのサイズを変更する方法が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開平９−２７５５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、トランジスタのサイズを変更することなくタイミングを調整可能な半導体装置を提供する。
【課題を解決するための手段】
【０００４】
本願発明の一態様によれば、半導体基板と、前記半導体基板に形成された素子分離領域と、前記半導体基板に形成され、第１及び第２のゲート電極を有する第１導電型の第１及び第２のＭＯＳＦＥＴと、前記第１のゲート電極からゲート長方向の前記素子分離領域までの最短距離は、前記第２のゲート電極からゲート長方向の前記素子分離領域までの最短距離よりも短い、前記半導体基板に形成され、第３及び第４のゲート電極を有する第２導電型の第３及び第４のＭＯＳＦＥＴと、前記第３のゲート電極からゲート長方向の前記素子分離領域までの最短距離は、前記第４のゲート電極からゲート長方向の前記素子分離領域までの最短距離よりも短い、前記第１及び第２のＭＯＳＦＥＴと前記第３及び第４のＭＯＳＦＥＴをそれぞれ組み合わせたインバータを備えた半導体装置が提供される。
【０００５】
本願発明の一態様によれば、半導体基板と、前記半導体基板に形成された素子分離領域と、前記半導体基板上に前記素子分離領域に囲まれた第１導電型の第１の不純物領域と、前記半導体基板上に前記素子分離領域に囲まれた第２導電型の第２の不純物領域と、前記第１の不純物領域上に形成された第１及び第２のゲート電極を有する第１及び第２のＭＯＳＦＥＴと、第１のゲート電極からゲート長方向の前記素子分離領域までの最短距離は、第２のゲート電極からゲート長方向の素子分離領域までの最短距離よりも短い、前記第２の不純物領域上に形成された第３及び第４のゲート電極を有する第３及び第４のＭＯＳＦＥＴと、第３のゲート電極からゲート長方向の前記素子分離領域までの最短距離は、第４のゲート電極からゲート長方向の素子分離領域までの最短距離よりも短い、前記第１及び第２のＭＯＳＦＥＴと前記第３及び第４のＭＯＳＦＥＴをそれぞれ組み合わせたインバータを備えた半導体装置が提供される。
【発明の効果】
【０００６】
本発明の一態様に係る半導体装置によれば、トランジスタのサイズを変更することなくタイミングを調整可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【０００８】
図１に示すように、実施例１に係る半導体装置１は、素子分離領域２と、周囲を素子分離領域２に囲まれた活性領域３と４と、活性領域３、４を横断するように活性領域３、４と素子分離領域２の上方に配置されたゲート電極ＧＰ１、ＧＰ２、ＧＮ１とＧＮ２を有する。
【０００９】
図２は、実施例１に係る半導体装置１が有するＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の配置図である。図１と図２に示すように、ｐＭＯＳトランジスタＰ１は、ゲート電極ＧＰ１と、活性領域３のゲート電極ＧＰ１の両側に配置されるソース・ドレイン領域を有している。ゲート電極ＧＰ１のゲート長の方向のゲート電極ＧＰ１から素子分離領域２までの距離は、ゲート電極ＧＰ１の両側に２つの距離を定義でき、それら２つの距離を短い方の距離ＤＰ１ｓと長い方の距離ＤＰ１ｌのように定義できる。
【００１０】
ｐＭＯＳトランジスタＰ２は、ゲート電極ＧＰ２と、活性領域３のゲート電極ＧＰ２の両側に配置されるソース・ドレイン領域を有している。ｐＭＯＳトランジスタＰ２の一方のソース・ドレイン領域は、ｐＭＯＳトランジスタＰ１の一方のソース・ドレイン領域と一体となり、電気的に接続している。ゲート電極ＧＰ２のゲート長の方向のゲート電極ＧＰ２から素子分離領域２までの距離は、ゲート電極ＧＰ２の両側に２つの距離を定義でき、それら２つの距離を短い方の距離ＤＰ２ｓと長い方の距離ＤＰ２ｌのように定義できる。
【００１１】
そして、ｐＭＯＳトランジスタＰ１の短い方の距離ＤＰ１ｓは、ｐＭＯＳトランジスタＰ２の短い方の距離ＤＰ２ｓより短くなるように設定している。図４に示すように、距離ＤＰ１ｓとＤＰ２ｓは、短くなる程、ｐＭＯＳトランジスタＰ１、Ｐ２の駆動電流Ｉｏｎが増加する傾向がある。このことから、ｐＭＯＳトランジスタＰ１は、ｐＭＯＳトランジスタＰ２より駆動電流Ｉｏｎが大きく、駆動力が大きい。
【００１２】
図１と図２に示すように、ｎＭＯＳトランジスタＮ１は、ゲート電極ＧＮ１と、活性領域４のゲート電極ＧＮ１の両側に配置されるソース・ドレイン領域を有している。ゲート電極ＧＮ１のゲート長の方向のゲート電極ＧＮ１から素子分離領域２までの距離は、ゲート電極ＧＮ１の両側に２つの距離を定義でき、それら２つの距離を短い方の距離ＤＮ１ｓと長い方の距離ＤＮ１ｌのように定義できる。
【００１３】
ｎＭＯＳトランジスタＮ２は、ゲート電極ＧＮ２と、活性領域４のゲート電極ＧＮ２の両側に配置されるソース・ドレイン領域を有している。ｎＭＯＳトランジスタＮ２の一方のソース・ドレイン領域は、ｎＭＯＳトランジスタＮ１の一方のソース・ドレイン領域と一体となり、電気的に接続している。ゲート電極ＧＮ２のゲート長の方向のゲート電極ＧＮ２から素子分離領域２までの距離は、ゲート電極ＧＮ２の両側に２つの距離を定義でき、それら２つの距離を短い方の距離ＤＮ２ｓと長い方の距離ＤＮ２ｌのように定義できる。
【００１４】
そして、ｎＭＯＳトランジスタＮ１の短い方の距離ＤＮ１ｓは、ｎＭＯＳトランジスタＮ２の短い方の距離ＤＮ２ｓより短くなるように設定している。図３に示すように、距離ＤＮ１ｓとＤＮ２ｓは、短くなる程、ｎＭＯＳトランジスタＮ１、Ｎ２の駆動電流Ｉｏｎが減少する傾向がある。このことから、ｎＭＯＳトランジスタＮ１は、ｎＭＯＳトランジスタＮ２より駆動電流Ｉｏｎが小さく、駆動力が小さい。
【００１５】
これらｐＭＯＳトランジスタＰ１、Ｐ２の駆動力の差異と、ｎＭＯＳトランジスタＮ１、Ｎ２の駆動力の差異は、半導体装置１の微細化に伴い、プロセス起因のストレスによりトランジスタ特性が変動しているためと考えられる。すなわち、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２において、ゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２のゲート端から、活性領域３、４のみを経由して、ソース・ドレイン領域の端、活性領域３、４と素子分離領域２の境界までのゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２のゲート長方向の距離ＤＰ１ｓ、ＤＰ１ｌ、ＤＰ２ｓ、ＤＰ２ｌ、ＤＮ１ｓ、ＤＮ１ｌ、ＤＮ２ｓ、ＤＮ２ｌに依存して、特に、距離ＤＰ１ｓ、ＤＰ１ｌ、ＤＰ２ｓ、ＤＰ２ｌ、ＤＮ１ｓ、ＤＮ１ｌ、ＤＮ２ｓ、ＤＮ２ｌのうち短い方の距離ＤＰ１ｓ、ＤＰ２ｓ、ＤＮ１ｓ、ＤＮ２ｓに依存して、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２の下方のチャネル領域３、４におけるストレスが異なっている。ストレスの差異によりＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の移動度が異なり、駆動電流Ｉｏｎ更には、駆動力に差異が生じている。
【００１６】
素子分離領域２に酸化シリコン膜（ＳｉＯ２）をもちいた場合、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２の下方のチャネル領域３、４には、ゲート長の方向に圧縮応力が印加される。距離ＤＰ１ｓ、ＤＰ１ｌ、ＤＰ２ｓ、ＤＰ２ｌ、ＤＮ１ｓ、ＤＮ１ｌ、ＤＮ２ｓ、ＤＮ２ｌ、特に、短い方の距離ＤＰ１ｓ、ＤＰ２ｓ、ＤＮ１ｓ、ＤＮ２ｓが短いほど、圧縮応力は大きくなる。これは、素子分離領域２から離れる程ストレスの影響を受け難くなるからである。ｐＭＯＳトランジスタＰ１、Ｐ２では、距離ＤＰ１ｓ、ＤＰ２ｓを短くすると、圧縮応力は大きくなり、移動度が大きくなり、図４に示すように、駆動電流Ｉｏｎが大きくなり、駆動力が大きくなる。そして、距離ＤＰ１ｓとＤＰ２ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。ｎＭＯＳトランジスタＮ１、Ｎ２では、距離ＤＮ１ｓ、ＤＮ２ｓを短くすると、圧縮応力は大きくなり、移動度が小さくなり、図３に示すように、駆動電流Ｉｏｎが小さくなり、駆動力が小さくなる。そして、距離ＤＮ１ｓとＤＮ２ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。このように、ゲート長Ｌとゲート幅Ｗを変えなくとも駆動力を調整できる。従来、駆動力を変えるためにはゲート長Ｌとゲート幅Ｗを変化させていた。実施例１によれば、駆動力を変えるために、ゲート長Ｌとゲート幅Ｗを変化させる必要はない。
【００１７】
図５に示すように、図１、図２と同じ配置のｐＭＯＳトランジスタＰ１、Ｐ２とｎＭＯＳトランジスタＮ１、Ｎ２を結線することにより、バッファＢｕｆ１を形成することができる。このバッファＢｕｆ１は、図９（ａ）に示すように、簡潔な回路図に書き直せる。これより、図９（ｂ）に示すように、バッファＢｕｆ１は、入力段にインバータＩｎｖ１を有し、インバータＩｎｖ１に直列に接続する出力段にインバータＩｎｖ２を有する。
【００１８】
インバータＩｎｖ１は、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ１を有する。ｐＭＯＳトランジスタＰ２の一方のソース・ドレイン領域は、ｎＭＯＳトランジスタＮ１の一方のソース・ドレイン領域とノードｎ１に接続している。ｐＭＯＳトランジスタＰ２の他方のソース・ドレイン領域は、電源電位ＶＤＤに接続している。ｎＭＯＳトランジスタＮ１の他方のソース・ドレイン領域は、接地電位ＶＳＳに接続している。ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ１のゲート電極ＧＰ２、ＧＮ１は、入力端ＩＮに接続している。
【００１９】
インバータＩｎｖ２は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ２を有する。ｐＭＯＳトランジスタＰ１の一方のソース・ドレイン領域は、ｎＭＯＳトランジスタＮ２の一方のソース・ドレイン領域と出力端ＯＵＴに接続している。ｐＭＯＳトランジスタＰ１の他方のソース・ドレイン領域は、電源電位ＶＤＤに接続している。ｎＭＯＳトランジスタＮ２の他方のソース・ドレイン領域は、接地電位ＶＳＳに接続している。ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ２のゲート電極ＧＰ１、ＧＮ２は、ノードｎ１に接続している。
【００２０】
このように、バッファＢｕｆ１は、入力段のインバータＩｎｖ１に駆動力の弱いトランジスタＰ２とＮ１を配置し、駆動力の強いトランジスタＰ１とＮ２を出力段のインバータＩｎｖ２に配置している。図１０に示すように、入力端ＩＮに信号Ｖｉｎが入力し、信号Ｖｉｎが時刻ｔ１で立ち上がりはじめ、信号Ｖｉｎが時刻ｔ２で立ち下がりはじめ、時刻ｔ１から時刻ｔ２までの時間Ｔ１は、時刻ｔ１から時刻ｔ３までの１サイクルの時間Ｔ２の半分であるとする。ノードｎ１の信号Ｖｎ１は、駆動力の弱いトランジスタＮ１により、時刻ｔ１よりトランジスタＮ１の立ち下がるのに要する時間Ｔ４の遅延で立ち下がる。また、ノードｎ１の信号Ｖｎ１は、駆動力の弱いトランジスタＰ２により、時刻ｔ２よりトランジスタＰ２の立ち上がるのに要する時間Ｔ５の遅延で立ち上がる。
【００２１】
トランジスタＮ１の立ち下がるのに要する時間Ｔ４の遅延に比べ、駆動力の強いトランジスタＰ１の立ち上がるのに要する時間の遅延は十分小さい。また、トランジスタＰ１が立ち上がり始めるのは、トランジスタＰ１の閾値に信号Ｖｎ１の電圧が達したときであり、信号Ｖｎ１の電圧が下がりきったところでＶｏｕｔが立ち上がるわけではなく、時間Ｔ４が経過する前にトランジスタＰ１は立ち上がり始める。このことにより、駆動力の弱いトランジスタＮ１により生じた遅延時間を、駆動力の強いトランジスタＰ１により短くすることができます。
【００２２】
また、トランジスタＰ２の立ち上がるのに要する時間Ｔ５の遅延に比べ、駆動力の強いトランジスタＮ２の立ち下がるのに要する時間の遅延は十分小さい。また、トランジスタＮ２が立ち下がり始めるのは、トランジスタＮ２の閾値に信号Ｖｎ１の電圧が達したときであり、信号Ｖｎ１の電圧が上がりきったところでＶｏｕｔが立ち下がるわけではなく、時間Ｔ５が経過する前にトランジスタＮ２は立ち下がり始める。このことにより、駆動力の弱いトランジスタＰ２により生じた遅延時間を、駆動力の強いトランジスタＮ２により短くすることができます。このように、信号Ｖｉｎに対して、信号Ｖｏｕｔは、立ち上がりと立ち下がりをともに遅らせるようなタイミング調整をすることができる。
【００２３】
図６に示すように、図１、図２と同じ配置のｐＭＯＳトランジスタＰ１、Ｐ２とｎＭＯＳトランジスタＮ１、Ｎ２を結線することにより、バッファＢｕｆ２を形成することができる。このバッファＢｕｆ２は、図１１（ａ）に示すように、簡潔な回路図に書き直せる。これより、図１１（ｂ）に示すように、バッファＢｕｆ２は、入力段にインバータＩｎｖ２を有し、インバータＩｎｖ２に直列に接続する出力段にインバータＩｎｖ１を有する。
【００２４】
バッファＢｕｆ２は、入力段のインバータＩｎｖ２に駆動力の強いトランジスタＰ１とＮ２を配置し、駆動力の弱いトランジスタＰ２とＮ１を出力段のインバータＩｎｖ１に配置している。図１２に示すように、入力端ＩＮへの信号Ｖｉｎの入力に対して、インバータＩｎｖ２の出力端でありインバータＩｎｖ１の入力端であるノードｎ２の信号Ｖｎ２は、駆動力の強いトランジスタＮ２により、時刻ｔ１よりトランジスタＮ２の立ち下がるのに要する時間の遅延で立ち下がる。また、ノードｎ２の信号Ｖｎ２は、駆動力の強いトランジスタＰ１により、時刻ｔ２よりトランジスタＰ１の立ち上がるのに要する時間の遅延で立ち上がる。出力端ＯＵＴから出力される信号Ｖｏｕｔは、駆動力の弱いトランジスタＰ２により、時刻ｔ１からトランジスタＮ２の立ち下がるのに要する時間にトランジスタＰ２の立ち上がるのに要する時間Ｔ４を加えた遅延で立ち上がる。また、信号Ｖｏｕｔは、駆動力の弱いトランジスタＮ１により、時刻ｔ２からトランジスタＰ１の立ち上がるのに要する時間にトランジスタＮ１の立ち下がるのに要する時間Ｔ５を加えた遅延で立ち下がる。ノードｎ２に接続する配線は、出力端ＯＵＴに接続する配線より短いため、ノードｎ２に接続する配線による伝搬遅延は、出力端ＯＵＴに接続する配線による伝搬遅延より小さいので、バッファＢｕｆ２は、バッファの伝搬遅延を大きくするタイミング調整に用いることができる。
【００２５】
図７に示すように、図１、図２と同じ配置のｐＭＯＳトランジスタＰ１、Ｐ２とｎＭＯＳトランジスタＮ１、Ｎ２を結線することにより、バッファＢｕｆ３を形成することができる。このバッファＢｕｆ３は、図１３（ａ）に示すように、簡潔な回路図に書き直せる。これより、図１３（ｂ）に示すように、バッファＢｕｆ３は、入力段にインバータＩｎｖ３を有し、インバータＩｎｖ３に直列に接続する出力段にインバータＩｎｖ４を有する。
【００２６】
インバータＩｎｖ３は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１を有する。ｐＭＯＳトランジスタＰ１の一方のソース・ドレイン領域は、ｎＭＯＳトランジスタＮ１の一方のソース・ドレイン領域とノードｎ３に接続している。ｐＭＯＳトランジスタＰ１の他方のソース・ドレイン領域は、電源電位ＶＤＤに接続している。ｎＭＯＳトランジスタＮ１の他方のソース・ドレイン領域は、接地電位ＶＳＳに接続している。ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１のゲート電極ＧＰ１、ＧＮ１は、入力端ＩＮに接続している。
【００２７】
インバータＩｎｖ４は、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２を有する。ｐＭＯＳトランジスタＰ２の一方のソース・ドレイン領域は、ｎＭＯＳトランジスタＮ２の一方のソース・ドレイン領域と出力端ＯＵＴに接続している。ｐＭＯＳトランジスタＰ２の他方のソース・ドレイン領域は、電源電位ＶＤＤに接続している。ｎＭＯＳトランジスタＮ２の他方のソース・ドレイン領域は、接地電位ＶＳＳに接続している。ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２のゲート電極ＧＰ２、ＧＮ２は、ノードｎ３に接続している。
【００２８】
このように、バッファＢｕｆ３は、入力段のインバータＩｎｖ３に駆動力の強いトランジスタＰ１と駆動力の弱いトランジスタＮ１を配置し、駆動力の弱いトランジスタＰ２と駆動力の強いトランジスタＮ２を出力段のインバータＩｎｖ４に配置している。図１４に示すように、入力端ＩＮに信号Ｖｉｎが入力し、信号Ｖｉｎが時刻ｔ１で立ち上がり、信号Ｖｉｎが時刻ｔ２で立ち下がり、時刻ｔ１から時刻ｔ２までの時間Ｔ１は、時刻ｔ１から時刻ｔ３までの１サイクルの時間Ｔ２の半分であるとする。ノードｎ３の信号Ｖｎ３は、駆動力の弱いトランジスタＮ１により、時刻ｔ１よりトランジスタＮ１の立ち下がるのに要する時間Ｔ５の遅延で立ち下がる。また、ノードｎ３の信号Ｖｎ３は、駆動力の強いトランジスタＰ１により、時刻ｔ２よりトランジスタＰ１の立ち上がるのに要する短時間の遅延で立ち上がる。出力端ＯＵＴから出力される信号Ｖｏｕｔは、駆動力の弱いトランジスタＰ２により、時刻ｔ１からトランジスタＮ１の立ち下がるのに要する時間Ｔ５より短いトランジスタＰ２の閾値に達する時間に、トランジスタＰ２の立ち上がるのに要する時間Ｔ４を加えた時間Ｔ７の遅延で立ち上がる。また、信号Ｖｏｕｔは、駆動力の強いトランジスタＮ２により、時刻ｔ２からトランジスタＰ１の立ち上がるのに要する時間に、トランジスタＮ２の立ち下がるのに要する時間を加えた短時間の遅延で立ち上がる。ノードｎ３に接続する配線は、出力端ＯＵＴに接続する配線より短いため、ノードｎ３に接続する配線による伝搬遅延は、出力端ＯＵＴに接続する配線による伝搬遅延より小さいので、バッファＢｕｆ３は、バッファの立ち上がり伝搬遅延を大きくするタイミング調整に用いることができる。
【００２９】
図８に示すように、図１、図２と同じ配置のｐＭＯＳトランジスタＰ１、Ｐ２とｎＭＯＳトランジスタＮ１、Ｎ２を結線することにより、バッファＢｕｆ４を形成することができる。このバッファＢｕｆ４は、図１５（ａ）に示すように、簡潔な回路図に書き直せる。これより、図１５（ｂ）に示すように、バッファＢｕｆ４は、入力段にインバータＩｎｖ４を有し、インバータＩｎｖ４に直列に接続する出力段にインバータＩｎｖ３を有する。
【００３０】
バッファＢｕｆ４は、入力段のインバータＩｎｖ４に駆動力の弱いトランジスタＰ２と駆動力の強いＮ２を配置し、駆動力の強いトランジスタＰ１と駆動力の弱いＮ１を出力段のインバータＩｎｖ３に配置している。図１６に示すように、入力端ＩＮへの信号Ｖｉｎの入力に対して、インバータＩｎｖ４の出力端でありインバータＩｎｖ３の入力端であるノードｎ４の信号Ｖｎ４は、駆動力の強いトランジスタＮ２により、時刻ｔ１よりトランジスタＮ２の立ち下がるのに要する短時間の遅延で立ち下がる。また、ノードｎ４の信号Ｖｎ４は、駆動力の弱いトランジスタＰ２により、時刻ｔ２よりトランジスタＰ２の立ち上がるのに要する時間Ｔ５の遅延で立ち上がる。信号Ｖｏｕｔは、駆動力の強いトランジスタＰ１により、時刻ｔ１からトランジスタＮ２の立ち下がるのに要する時間に、トランジスタＰ１の立ち上がるのに要する時間を加えた短時間の遅延で立ち上がる。また、出力端ＯＵＴから出力される信号Ｖｏｕｔは、駆動力の弱いトランジスタＮ１により、時刻ｔ２からトランジスタＰ２の立ち上がるのに要する時間Ｔ５より短いトランジスタＮ１の閾値に達する時間に、トランジスタＮ１の立ち上がるのに要する時間Ｔ４を加えた時間Ｔ６の遅延で立ち上がる。ノードｎ４に接続する配線は、出力端ＯＵＴに接続する配線より短いため、ノードｎ４に接続する配線による伝搬遅延は、出力端ＯＵＴに接続する配線による伝搬遅延より小さいので、バッファＢｕｆ４は、バッファの立ち下がり伝搬遅延を大きくするタイミング調整に用いることができる。
【００３１】
図５乃至図８のバッファＢｕｆ１乃至Ｂｕｆ４を互いに比較すると、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２を有しており、それらの配置位置も同じであることがわかる。逆に、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２に対して、メタル配線層による配線の接続のみを変えることにより、異なるタイミング調整が可能な駆動特性を有する４種類のバッファＢｕｆ１乃至Ｂｕｆ４を構成することができる。このように、配線の接続変更のみで、半導体装置１のタイミング調整が可能である。ゲート長Ｌとゲート幅Ｗを変えることなく駆動力を調整できる。タイミング調整にともない、半導体装置１の面積の変動をともなわない。また、半導体装置１の微細化に伴うゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２等の形状依存に対しても、ゲート電極が同一形状であるので形状依存性の影響を受けにくい。
【００３２】
次に、このような実施例１の半導体装置をふまえた半導体装置の設計レイアウトの作成方法について説明する。図１７に示すように、半導体装置の設計レイアウトの作成方法では、まず、ステップＳ１で、図１と図２の駆動力の異なるｎＭＯＳトランジスタＮ１、Ｎ２と、駆動力の異なるｐＭＯＳトランジスタＰ１、Ｐ２と、半導体装置に必要な他のトランジスタを図１８のレイアウト平面５に配置する。
【００３３】
ステップＳ２で、駆動力の異なるｎＭＯＳトランジスタＮ１、Ｎ２と、駆動力の異なるｐＭＯＳトランジスタＰ１、Ｐ２を組み合わせて結線したインバータＩｎｖ１乃至Ｉｎｖ４をレイアウト平面５上に形成する。さらに、図１８に示すように、インバータＩｎｖ１乃至Ｉｎｖ４を組み合わせて結線したバッファＢｕｆ１１乃至Ｂｕｆ１５をレイアウト平面５上に形成する。さらに、半導体装置に必要なトランジスタ、インバータＩｎｖ１乃至Ｉｎｖ４とバッファＢｕｆ１１乃至Ｂｕｆ１５を結線する配線をレイアウト平面５上に形成する。例えば、具体的に、バッファＢｕｆ１１として図５のバッファＢｕｆ１が形成され、バッファＢｕｆ１２として図６のバッファＢｕｆ２が形成され、バッファＢｕｆ１３として図７のバッファＢｕｆ３が形成され、バッファＢｕｆ１４として図８のバッファＢｕｆ４が形成され、バッファＢｕｆ１５として図５のバッファＢｕｆ１が形成される。以上により、レイアウト平面５上に半導体装置１を形成することができる。
【００３４】
ステップＳ３で、シミュレーションにより半導体装置が正常に動作するか否か判定する。正常に動作すれば、半導体装置の設計レイアウトの作成方法を終了させる。正常に動作しなければ、ステップＳ４に進む。
【００３５】
ステップＳ４で、図１８に示すように、例えば、バッファＢｕｆ１１を自身のバッファＢｕｆ１と異なるバッファＢｕｆ２に変更することにより、バッファの伝搬遅延を大きくするようなタイミング調整を行うことができる。
【００３６】
バッファＢｕｆ１２を自身のバッファＢｕｆ２と異なるバッファＢｕｆ１に変更することにより、バッファの伝搬遅延を小さくするようなタイミング調整を行うことができる。
【００３７】
バッファＢｕｆ１３を自身のバッファＢｕｆ３と異なるバッファＢｕｆ４に変更することにより、バッファの立ち上がり伝搬遅延を小さくし、立ち下がり伝搬遅延を大きくするようなタイミング調整を行うことができる。
【００３８】
バッファＢｕｆ１４を自身のバッファＢｕｆ４と異なるバッファＢｕｆ３に変更することにより、バッファの立ち上がり伝搬遅延を大きくし、立ち下がり伝搬遅延を小さくするようなタイミング調整を行うことができる。
【００３９】
以上のようなステップＳ４によって、半導体装置１のタイミング調整を行うことができ、半導体装置１を正常に動作させることができる。このことにより、再度、ステップＳ３を実行することにより、半導体装置１の正常動作の判定を得ることができる。
【００４０】
なお、ステップＳ４の換わりにステップＳ５を実施してもよい。また、ステップＳ４と前後してステップＳ５を実施してもよい。ステップＳ５によってもタイミング調整を実施することができる。
【００４１】
図１８に示すように、ステップＳ５によっては、バッファＢｕｆ１５は、その実施の前後でバッファＢｕｆ１から他のバッファＢｕｆ２乃至Ｂｕｆ４に変更しない。図１９に示すように、距離ＤＮ１ｓを大きくしｎＭＯＳトランジスタＮ１の駆動力をｎＭＯＳトランジスタＮ２の駆動力と同程度に変える。これは、図３に示すように、距離ＤＮ１ｓとＤＮ２ｓが大きくなるとグラフの傾きが小さくなることを利用している。逆に、距離ＤＮ２ｓあるいはＤＮ２ｌを小さくしてｎＭＯＳトランジスタＮ２の駆動力をｎＭＯＳトランジスタＮ１の駆動力と同程度に変えてもよい。同様に、距離ＤＰ１ｓを大きくしｐＭＯＳトランジスタＰ１の駆動力をｐＭＯＳトランジスタＰ２の駆動力と同程度に変えてもよい。これは、図４に示すように、距離ＤＰ１ｓとＤＰ２ｓが大きくなるとグラフの傾きが小さくなることを利用している。また、距離ＤＰ２ｓあるいはＤＰ２ｌを小さくしてｐＭＯＳトランジスタＰ２の駆動力をｐＭＯＳトランジスタＰ１の駆動力と同程度に変えてもよい。これらのことによれば、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の駆動力を調整することができる。そして、インバータＩｎｖ１乃至Ｉｎｖ４更にはバッファＢｕｆ１乃至Ｂｕｆ４のタイミングを変更することができ、半導体装置１のタイミング調整を行うことができる。
【００４２】
なお、ステップＳ５のタイミング調整は、インバータＩｎｖ１乃至Ｉｎｖ４やバッファＢｕｆ１乃至Ｂｕｆ４を構成しない図２０に示すようなｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１に対しても実施する。図２０（ａ）から図２０（ｂ）へｐＭＯＳトランジスタＰ１の距離ＤＰ１ｓとＤＰ１ｌを増加させることにより、図４からｐＭＯＳトランジスタＰ１の駆動力を低下させることができる。距離ＤＰ１ｓとＤＰ１ｌの増加は、活性領域Ｄ１を増加させることになる。逆に、図２０（ｂ）から図２０（ａ）へ距離ＤＰ１ｓとＤＰ１ｌを減少させることにより、ｐＭＯＳトランジスタＰ１の駆動力を増加させることができる。これらのことにより、半導体装置１のタイミング調整を行うことができる。同様のことは、ｎＭＯＳトランジスタＮ１についてもいえる。また、一対のｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とで、セルＣ１を構成すると考えると、インバータＩｎｖ１乃至Ｉｎｖ４と同様に考えることができ、図１０のＶｎ１の波形、図１２のＶｎ２の波形、図１４のＶｎ３の波形と図１６のＶｎ４の波形のように、相互に波形を変更することで、半導体装置１のタイミング調整を行うことができる。
【００４３】
このように、半導体装置１上に、バッファＢｕｆ１乃至Ｂｕｆ４を複数配置することにより、レイアウト後のタイミング調整において、バッファＢｕｆ１乃至Ｂｕｆ４内の配線のみを変更することで、駆動力や立ち上がり・立ち下がり特性を変更し、タイミングを調整することが可能になる。また、逆に、レイアウト後のタイミング調整において、バッファＢｕｆ１乃至Ｂｕｆ４内の配線を変更することなく、図１から図１９のように素子分離領域２と活性領域３、４の境界のみを移動させることにより、駆動力や立ち上がり・立ち下がり特性を変更し、タイミングを調整することが可能になる。
【実施例２】
【００４４】
図２１に示すように、実施例２に係る半導体装置１は、図１の実施例１の半導体装置１と比較して、素子分離領域２が、素子分離領域１２である点が異なっている。実施例１では、素子分離領域２に酸化シリコン膜をもちい、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２の下方のチャネル領域３、４に、ゲート長の方向に圧縮応力を生じさせたが、実施例２では、素子分離領域１２に窒化シリコン膜（Ｓｉ３Ｎ４）をもちい、ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２の下方のチャネル領域３、４に、ゲート長の方向に引っ張り応力を生じさせている。
【００４５】
ＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２の両側に存在する距離ＤＰ１ｓ、ＤＰ１ｌ、ＤＰ２ｓ、ＤＰ２ｌ、ＤＮ１ｓ、ＤＮ１ｌ、ＤＮ２ｓ、ＤＮ２ｌ、特に、片側の短い方の距離ＤＰ１ｓ、ＤＰ２ｓ、ＤＮ１ｓ、ＤＮ２ｓが短いほど、引っ張り応力は大きくなる。ｐＭＯＳトランジスタＰ１、Ｐ２では、距離ＤＰ１ｓ、ＤＰ２ｓを短くすると、引っ張り応力は大きくなり、移動度が小さくなり、図２４に示すように、駆動電流Ｉｏｎが小さくなり、駆動力が小さくなる。そして、距離ＤＰ１ｓとＤＰ２ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。ｎＭＯＳトランジスタＮ１、Ｎ２では、距離ＤＮ１ｓ、ＤＮ２ｓを短くすると、引っ張り応力は大きくなり、移動度が大きくなり、図２３に示すように、駆動電流Ｉｏｎが大きくなり、駆動力が大きくなる。そして、距離ＤＮ１ｓとＤＮ２ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。
【００４６】
したがって、図２２に示すように、ｐＭＯＳトランジスタＰ１は駆動力の小さいｐＭＯＳトランジスタＰｌｏｗであり、ｐＭＯＳトランジスタＰ２は駆動力の大きいｐＭＯＳトランジスタＰｈｉである。ｎＭＯＳトランジスタＮ１は駆動力の大きいｎＭＯＳトランジスタＮｈｉであり、ｎＭＯＳトランジスタＮ２は駆動力の小さいｎＭＯＳトランジスタＮｌｏｗである。駆動力の大きいＭＯＳトランジスタＰｈｉとＮｈｉを点線の丸で囲って、実施例１の図２の駆動力の大きいＭＯＳトランジスタＰｈｉとＮｈｉの配置との相違を明確にしている。この相違から、図２２のＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２を図５のバッファＢｕｆ１のように結線すれば、図１２のＢｕｆ２の波形が得られることがわかる。同様に、図６のバッファＢｕｆ２のように結線すれば、図１０のＢｕｆ１の波形が得られる。また、図７のバッファＢｕｆ３のように結線すれば図１６のＢｕｆ４の波形が得られ、図８のバッファＢｕｆ４のように結線すれば図１４のＢｕｆ３の波形が得られる。
【００４７】
したがって、実施例２によっても、半導体装置１のタイミング調整を実施例１と同様に実施することができる。
【実施例３】
【００４８】
図２５に示すように、実施例３に係る半導体装置１は、図１の実施例１の半導体装置１と比較して、活性領域４の周囲の素子分離領域２が、素子分離領域１２である点が異なっている。一方、活性領域３の周囲の素子分離領域２は、実施例１と同じである。そして、活性領域４の周囲が素子分離領域１２である点は実施例２と同じである。これらのことから、実施例３では、素子分離領域２に酸化シリコン膜をもちい、ｐＭＯＳトランジスタＰ１、Ｐ２のゲート電極ＧＰ１、ＧＰ２の下方のチャネル領域３に、ゲート長の方向に圧縮応力を生じさせており、素子分離領域１２に窒化シリコン膜をもちい、ｎＭＯＳトランジスタＮ１、Ｎ２のゲート電極ＧＮ１、ＧＮ２の下方のチャネル領域４に、ゲート長の方向に引っ張り応力を生じさせている。
【００４９】
ｐＭＯＳトランジスタＰ１、Ｐ２では、距離ＤＰ１ｓ、ＤＰ２ｓを短くすると、圧縮応力は大きくなり、移動度が大きくなり、図２８に示すように、駆動電流Ｉｏｎが大きくなり、駆動力が大きくなる。そして、距離ＤＰ１ｓとＤＰ２ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。ｎＭＯＳトランジスタＮ１、Ｎ２では、距離ＤＮ１ｓ、ＤＮ２ｓを短くすると、引っ張り応力は大きくなり、移動度が大きくなり、図２７に示すように、駆動電流Ｉｏｎが大きくなり、駆動力が大きくなる。そして、距離ＤＮ１ｓとＤＮ２ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。
【００５０】
したがって、図２６に示すように、ｐＭＯＳトランジスタＰ１は駆動力の大きいｐＭＯＳトランジスタＰｈｉであり、ｐＭＯＳトランジスタＰ２は駆動力の小さいｐＭＯＳトランジスタＰｌｏｗである。ｎＭＯＳトランジスタＮ１は駆動力の大きいｎＭＯＳトランジスタＮｈｉであり、ｎＭＯＳトランジスタＮ２は駆動力の小さいｎＭＯＳトランジスタＮｌｏｗである。駆動力の大きいＭＯＳトランジスタＰｈｉとＮｈｉを点線の丸で囲って、実施例１の図２の駆動力の大きいＭＯＳトランジスタＰｈｉとＮｈｉの配置との相違を明確にしている。この相違から、図２６のＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２を図５のバッファＢｕｆ１のように結線すれば、図１６のＢｕｆ４の波形が得られることがわかる。同様に、図６のバッファＢｕｆ２のように結線すれば、図１４のＢｕｆ３の波形が得られる。また、図７のバッファＢｕｆ３のように結線すれば図１２のＢｕｆ２の波形が得られ、図８のバッファＢｕｆ４のように結線すれば図１０のＢｕｆ１の波形が得られる。
【００５１】
したがって、実施例３によっても、半導体装置１のタイミング調整を実施例１と同様に実施することができる。また、実施例３によれば、ストレスによって得られる高い駆動電流ＩｏｎをｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方で利用でき、バッファＢｕｆ１乃至Ｂｕｆ４のみでなくひいては半導体装置１の駆動力を高めることができる。
【実施例４】
【００５２】
図２９に示すように、実施例４に係る半導体装置１は、図１の実施例１の半導体装置１と比較して、ｐＭＯＳトランジスタＰ３、Ｐ４とｎＭＯＳトランジスタＮ３、Ｎ４が加えられている。ｐＭＯＳトランジスタＰ４のゲート電極ＧＰ４は、活性領域３の中心線に対して、ｐＭＯＳトランジスタＰ１のゲート電極ＧＰ１の線対称の位置に配置されている。ｐＭＯＳトランジスタＰ３のゲート電極ＧＰ３は、活性領域３の中心線に対して、ｐＭＯＳトランジスタＰ２のゲート電極ＧＰ２の線対称の位置に配置されている。ｎＭＯＳトランジスタＮ４のゲート電極ＧＮ４は、活性領域４の中心線に対して、ｎＭＯＳトランジスタＮ１のゲート電極ＧＮ１の線対称の位置に配置されている。ｎＭＯＳトランジスタＮ３のゲート電極ＧＮ３は、活性領域４の中心線に対して、ｎＭＯＳトランジスタＮ２のゲート電極ＧＮ２の線対称の位置に配置されている。そして、ＭＯＳトランジスタＰ１乃至Ｐ４、Ｎ１乃至Ｎ４のゲート電極ＧＰ１乃至ＧＰ４、ＧＮ１乃至ＧＮ４の下方のチャネル領域３、４に、ゲート長の方向に圧縮応力を生じさせている。
【００５３】
ＭＯＳトランジスタＰ１乃至Ｐ４、Ｎ１乃至Ｎ４のゲート電極ＧＰ１乃至ＧＰ４、ＧＮ１乃至ＧＮ４の両側に存在する距離ＤＰ１ｓ乃至ＤＰ４ｓ、ＤＰ１ｌ乃至ＤＰ４ｌ、ＤＮ１ｓ乃至ＤＮ４ｓ、ＤＮ１ｌ乃至ＤＮ４ｌ、特に、片側の短い方の距離ＤＰ１ｓ乃至ＤＰ４ｓ、ＤＮ１ｓ乃至ＤＮ４ｓが短いほど、圧縮応力は大きくなる。ｐＭＯＳトランジスタＰ１乃至Ｐ４では、距離ＤＰ１ｓ乃至ＤＰ４ｓを短くすると、圧縮応力は大きくなり、移動度が大きくなり、図４に示すように、駆動電流Ｉｏｎが大きくなり、駆動力が大きくなる。そして、距離ＤＰ１ｓ乃至ＤＰ４ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。ｎＭＯＳトランジスタＮ１乃至Ｎ４では、距離ＤＮ１ｓ乃至ＤＮ４ｓを短くすると、圧縮応力は大きくなり、移動度が小さくなり、図３に示すように、駆動電流Ｉｏｎが小さくなり、駆動力が小さくなる。そして、距離ＤＮ１ｓ乃至ＤＮ４ｓの大小により駆動電流Ｉｏｎと駆動力を１０％前後変えることができる。
【００５４】
したがって、図３０に示すように、ｐＭＯＳトランジスタＰ１とＰ４は駆動力の大きいｐＭＯＳトランジスタＰｈｉであり、ｐＭＯＳトランジスタＰ２とＰ３は駆動力の小さいｐＭＯＳトランジスタＰｌｏｗである。ｎＭＯＳトランジスタＮ１とＮ４は駆動力の小さいｎＭＯＳトランジスタＮｌｏｗであり、ｎＭＯＳトランジスタＮ２とＮ３は駆動力の大きいｎＭＯＳトランジスタＮｈｉである。図３０のＭＯＳトランジスタＰ１乃至Ｐ４、Ｎ１乃至Ｎ４を図３１のバッファＢｕｆ１のように結線する。ｐＭＯＳトランジスタＰ１とＰ４が並列に接続され、ｐＭＯＳトランジスタＰ２とＰ３が並列に接続され、ｎＭＯＳトランジスタＮ１とＮ４が並列に接続され、ｎＭＯＳトランジスタＮ２とＮ３が並列に接続されているので、図３１のＢｕｆ１は、図５のＢｕｆ１で、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の駆動力を２倍にしたバッファＢｕｆ１と等価である。したがって、図１０のＢｕｆ１の波形と同じ傾向の波形が得られる。同様に、図３２のバッファＢｕｆ２のように結線すれば、駆動力は図６のバッファＢｕｆ２の２倍になり、図１２のＢｕｆ２の波形と同じ傾向の波形が得られる。また、図３３のバッファＢｕｆ３のように結線すれば、駆動力は図７のバッファＢｕｆ３の２倍になり、図１４のＢｕｆ３の波形と同じ傾向の波形が得られる。図３４のバッファＢｕｆ４のように結線すれば、駆動力は図８のバッファＢｕｆ４の２倍になり、図１６のＢｕｆ４の波形と同じ傾向の波形が得られる。
【００５５】
したがって、実施例４によっても、半導体装置１のタイミング調整を実施例１と同様に実施することができる。また、実施例４によれば、実施例１に比べて、バッファＢｕｆ１乃至Ｂｕｆ４の面積を増やすことなく、駆動力を２倍にすることができる。ひいては半導体装置１の駆動力も高めることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態に係る半導体装置の上面図である。
【図２】本発明の一実施形態に係る半導体装置が有するＭＯＳトランジスタの配置図である。
【図３】本発明の一実施形態に係る半導体装置が有するｎＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離に対する駆動電流Ｉｏｎのグラフである。
【図４】本発明の一実施形態に係る半導体装置が有するｐＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離に対する駆動電流Ｉｏｎのグラフである。
【図５】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ１の配線図である。
【図６】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ２の配線図である。
【図７】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ３の配線図である。
【図８】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ４の配線図である。
【図９】バッファＢｕｆ１が有するインバータＩｎｖ１とＩｎｖ２の配線図（ａ）と結線図（ｂ）である。
【図１０】バッファＢｕｆ１のインバータＩｎｖ１とＩｎｖ２の入力波形に対する出力波形を示す波形図である。
【図１１】バッファＢｕｆ２が有するインバータＩｎｖ１とＩｎｖ２の配線図（ａ）と結線図（ｂ）である。
【図１２】バッファＢｕｆ２のインバータＩｎｖ１とＩｎｖ２の入力波形に対する出力波形を示す波形図である。
【図１３】バッファＢｕｆ３が有するインバータＩｎｖ３とＩｎｖ４の配線図（ａ）と結線図（ｂ）である。
【図１４】バッファＢｕｆ３のインバータＩｎｖ３とＩｎｖ４の入力波形に対する出力波形を示す波形図である。
【図１５】バッファＢｕｆ４が有するインバータＩｎｖ３とＩｎｖ４の配線図（ａ）と結線図（ｂ）である。
【図１６】バッファＢｕｆ４のインバータＩｎｖ３とＩｎｖ４の入力波形に対する出力波形を示す波形図である。
【図１７】本発明の一実施形態に係る半導体装置の設計レイアウトの作成方法のフローチャートである。
【図１８】レイアウト平面上に配置された半導体装置のレイアウト図である。
【図１９】本発明の一実施形態に係る半導体装置が有するｎＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離の変更を説明する図である。
【図２０】本発明の一実施形態に係る半導体装置が有するｐＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離の変更を説明する図である。
【図２１】本発明の一実施形態に係る半導体装置の上面図である。
【図２２】本発明の一実施形態に係る半導体装置が有するＭＯＳトランジスタの配置図である。
【図２３】本発明の一実施形態に係る半導体装置が有するｎＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離に対する駆動電流Ｉｏｎのグラフである。
【図２４】本発明の一実施形態に係る半導体装置が有するｐＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離に対する駆動電流Ｉｏｎのグラフである。
【図２５】本発明の一実施形態に係る半導体装置の上面図である。
【図２６】本発明の一実施形態に係る半導体装置が有するＭＯＳトランジスタの配置図である。
【図２７】本発明の一実施形態に係る半導体装置が有するｎＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離に対する駆動電流Ｉｏｎのグラフである。
【図２８】本発明の一実施形態に係る半導体装置が有するｐＭＯＳトランジスタのゲート長の方向のゲートから素子分離領域までの最短の距離に対する駆動電流Ｉｏｎのグラフである。
【図２９】本発明の一実施形態に係る半導体装置の上面図である。
【図３０】本発明の一実施形態に係る半導体装置が有するＭＯＳトランジスタの配置図である。
【図３１】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ１の配線図である。
【図３２】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ２の配線図である。
【図３３】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ３の配線図である。
【図３４】本発明の一実施形態に係る半導体装置が有するバッファＢｕｆ４の配線図である。
【符号の説明】
【００５７】
１    半導体装置
２    素子分離領域（酸化シリコン膜）
３    活性領域
４    活性領域
５    レイアウト平面
１２  素子分離領域（窒化シリコン膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2007048788.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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