(57)【要約】【課題】島状の半導体層の側壁部でゲート絶縁膜の段差被覆性が悪いことに起因するゲート電極の断線の問題なく、良好な電気特性を備える薄膜トランジスタを提供する。【解決手段】絶縁性基板１の主面に島状の半導体層２を形成する。半導体層２の側面は略垂直に形成されている。半導体層２の側壁に沿って絶縁膜３が形成されている。そして、絶縁膜３の断面形状は、底部から上部に向かって、半導体層２の側壁からの幅が狭くなるように傾斜して形成されている。絶縁膜３によりゲート絶縁膜４を半導体層２上に被覆性よく形成できるので、ゲート電極５に断線が生じるおそれがない。また、チャネル領域２ａにおける半導体層２の膜厚が均一になるので、安定したトランジスタ特性が得られる。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁性基板上に島状に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備える薄膜トランジスタであって、
前記半導体層の側壁に沿って形成された絶縁膜をさらに備え、
前記絶縁膜の断面形状は、底部から上部に向かって前記半導体層の側壁からの幅が狭くなるように、傾斜して形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
前記絶縁膜の傾斜面と前記絶縁性基板とがなす角度は、１０度以上４５度以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体層の前記絶縁性基板に対向する面以外の面を覆うように形成された保護膜をさらに備えることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
絶縁性基板上に島状に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備える薄膜トランジスタであって、
前記半導体層の側壁部での段差による前記ゲート絶縁膜の溝部を埋め込むように形成された絶縁膜をさらに備えることを特徴とする薄膜トランジスタ。
【請求項５】
前記絶縁膜は、ＳＯＧ膜であることを特徴とする請求項１から４の何れかに記載の薄膜トランジスタ。
【請求項６】
請求項１に記載の薄膜トランジスタの製造方法であって、
（ａ）絶縁性基板上に島状の半導体層を形成する工程と、
（ｂ）前記絶縁性基板上に前記絶縁膜をスピン塗布することにより、前記半導体層の側壁に、底部から上部に向かって前記半導体層の側壁からの幅が狭くなるように傾斜した前記絶縁膜を形成する工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項７】
前記工程（ｂ）は、前記絶縁膜の傾斜面と前記絶縁性基板とがなす角度が１０度以上４５度以下となるように前記絶縁膜を形成する工程を含むことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
（ｃ）前記工程（ａ）の後に、前記半導体層の前記絶縁性基板に対向する面以外の面に保護膜を形成する工程を備えることを特徴とする請求項６又は７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記工程（ｂ）は、前記絶縁性基板上にＳＯＧ膜をスピン塗布することにより、前記絶縁膜を形成する工程を含むことを特徴とする請求項６から８の何れかに記載の薄膜トランジスタの製造方法。
【請求項１０】
請求項４に記載の薄膜トランジスタの製造方法であって、
（ａ）絶縁性基板上に島状の半導体層を形成する工程と、
（ｂ）前記半導体層を覆うようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に前記絶縁膜をスピン塗布することにより、前記半導体層の側壁部での段差による前記ゲート絶縁膜の溝部を埋め込むように前記絶縁膜を形成する工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
前記工程（ｃ）は、前記絶縁性基板上にＳＯＧ膜をスピン塗布することにより、前記絶縁膜を形成する工程を含むことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや、有機ＥＬを使った表示デバイスに適用される薄膜トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
液晶ディスプレイや、有機ＥＬを使った表示デバイスに適用される薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）は、島状に形成された半導体層上にゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成された構成を備えている。
【０００３】
ここで、半導体層の段差部分でゲート絶縁膜のカバレッジ（段差被覆性）が悪いため、ゲート絶縁膜の断面形状は庇状に形成される。
【０００４】
そして、ゲート絶縁膜上に、ゲート電極をドライエッチングにより形成しようとすると、庇の下の部分にまで成膜されたゲート電極がエッチングされずに残渣として残る。そして、隣接する配線とのショートを引き起こす。
【０００５】
また、ゲート電極をウエットエッチングにより形成すると、半導体層の段差部分でエッチング液がゲート電極の裏側にまで回り込み、ゲート電極のエッチングが表側と裏側から進み、ゲート電極が断線する不具合が発生する。
【０００６】
そこで、特許文献１に記載の発明では、半導体層を底部から上部に向かって幅が狭くなるようにテーパー状に形成している。そうして、ゲート絶縁膜のカバレッジを向上し、その上部に形成されるゲート電極の残渣や、断線の不具合を低減している。
【０００７】
また、特許文献２に記載の発明では、半導体層をテーパー状に形成し、そのテーパー部分にＡｒ等を注入している。
【０００８】
そして、特許文献３に記載の発明では、半導体層をテーパー状に形成し、そのテーパー部分にＡｒ等を注入している。その後、酸化膜をさらに形成している。
【０００９】
さらに、特許文献４に記載の発明では、半導体層をテーパー状に形成し、そのテーパー部分にチャネルと同じ型の不純物を２〜５倍注入している。
【００１０】
【特許文献１】特開２００４−６４０６０号公報
【特許文献２】特開２０００−７７６６５号公報
【特許文献３】特開２０００−３３２２５４号公報
【特許文献４】特開２００３−２５８２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載の薄膜トランジスタでは、半導体層がテーパー状に薄く形成された部分に低いゲート電圧でチャネルが形成され、ＯＮ状態となる。すなわち、半導体層の薄く形成された部分は、チャネルが主に形成される領域よりも先にＯＮ状態になる。
【００１２】
そのため、いわゆるＳｕｂｔｈｒｅｓｈｏｌｄ特性（Ｉｇ−Ｖｇ特性）においてハンプが発生し易い。その結果、閾値電圧（Ｖｔｈ）の制御が困難となり、電気特性を不安定にさせる原因となる。
【００１３】
また、半導体層のテーパー部分でソース・ドレイン間のリークが発生し易く、ＴＦＴの電気特性を劣化させる。
【００１４】
そして、特許文献３に記載の発明では、半導体層のテーパー部分を酸化させるため、半導体層の体積が元の２倍程度に膨張する。そのため、半導体層の側壁部に新たな段差が発生し、ゲート電極の形成の際に不具合を生じる。
【００１５】
また、特許文献２，４に記載の発明では、半導体層をテーパー状に加工するためレジストを後退させつつエッチングしている。そのため、半導体層上部の幅（チャネル幅）の寸法制御が困難である。
【００１６】
そこで、本発明の目的は、島状の半導体層の段差部分でゲート絶縁膜の段差被覆性が悪いことに起因するゲート電極の断線の問題なく、良好な電気特性を備える薄膜トランジスタを提供することである。
【課題を解決するための手段】
【００１７】
請求項１に記載の薄膜トランジスタは、絶縁性基板上に島状に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える薄膜トランジスタであって、前記半導体層の側壁に沿って形成された絶縁膜をさらに備え、前記絶縁膜の断面形状は、底部から上部に向かって前記半導体層の側壁からの幅が狭くなるように、傾斜して形成されていることを特徴とする。
【００１８】
請求項４に記載の薄膜トランジスタは、絶縁性基板上に島状に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える薄膜トランジスタであって、前記半導体層の側壁部での段差による前記ゲート絶縁膜の溝部を埋め込むように形成された絶縁膜をさらに備えることを特徴とする。
【発明の効果】
【００１９】
請求項１に記載の薄膜トランジスタによれば、半導体層の側壁に沿って絶縁膜が形成されている。そして、絶縁膜は、底部から上部に向かって前記半導体層の側壁からの幅が狭くなるように、傾斜して形成されている。絶縁膜により、半導体層の側壁に段差が形成されないので、ゲート絶縁膜を半導体層上に被覆性よく形成することができる。その結果、ゲート電極の断線や、残渣の問題なく、電気特性が良好な薄膜トランジスタを形成できる。
【００２０】
請求項４に記載の薄膜トランジスタによれば、半導体層の側壁部での段差によるゲート絶縁膜の溝部を埋め込むように形成された絶縁膜をさらに備えているので、ゲート絶縁膜の上部が滑らかに形成される。その結果、ゲート絶縁膜上にゲート電極を断線することなく形成できる。また、半導体層をテーパー状に形成する必要がなく、均一の膜厚に形成される。半導体層に膜厚の薄い部分がないので、ハンプを生じない良好な電気特性の薄膜トランジスタを得ることができる。
【発明を実施するための最良の形態】
【００２１】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態に係る薄膜トランジスタの主要部の構成を示す上面図である。図２は、本実施の形態に係る薄膜トランジスタの主要部の構成を示す断面図である。図３は、本実施の形態に係る薄膜トランジスタの構成を示す断面図である。ここで図２は、図１のＡ−Ａ線断面図に対応しており、図３は、図１のＢ−Ｂ線断面図に対応している。
【００２２】
ガラス基板等の絶縁性基板１上に、チャネル領域２ａとリンやボロン等の不純物を含むソースドレイン領域２ｂとからなる島状の半導体層２が形成されている。そして、半導体層２の側壁は、略垂直になるように形成されている。半導体層２は、非結晶シリコン若しくは多結晶シリコンを材料としている。島状の半導体層２の平面的な形状は、本実施の形態では説明のため単純な四角形を用いるが、実際には設計的な要因からさまざまな形を採用することができる。
【００２３】
半導体層２の側壁に、例えばＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）膜からなる絶縁膜３がテーパー状に形成されている。すなわち、絶縁膜３の断面形状は、底部から上部に向かって半導体層２の側壁からの幅が狭くなるように、傾斜して形成されている。
【００２４】
ここで、絶縁膜３の傾斜面と絶縁性基板１とがなす角度θは、１０度以上４５度以下であることが望ましい。絶縁膜３をこの範囲の角度に形成することで、絶縁膜３上に形成されるゲート絶縁膜４の被覆性が特によいことが経験的に確かめられている。
【００２５】
また、絶縁膜３は、上面から視て半導体層２を囲うように、半導体層２の側壁に沿って形成されている（図１）。
【００２６】
半導体層２及び絶縁膜３を覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４上には、ゲート電極５がチャネル領域２ａと概略重畳するように形成されている。絶縁膜３とゲート電極５とを覆うように層間絶縁膜９が形成されている。ゲート絶縁膜４と層間絶縁膜９とはコンタクト孔１０を有しており、層間絶縁膜９上に形成されている信号配線１１はコンタクト孔１０を介してソースドレイン領域２ｂと接続されている。
【００２７】
＜Ｂ．製造方法＞
次に、本実施の形態に係る薄膜トランジスタの製造方法について説明する。まず、絶縁性基板１の全面に半導体膜（図示せず）を成膜する。
【００２８】
次に、半導体膜をエッチングすることにより、島状の半導体層２を形成する。このとき、エッチング条件を最適化することにより、半導体層２の側壁を垂直に近い状態に加工する。
【００２９】
次に、絶縁性基板１上にＳＯＧ膜をスピン塗布する。スピン塗布後に熱処理を行うと、半導体層２の側壁にテーパー状に絶縁膜３が形成される。
【００３０】
次に、絶縁性基板１上に、ＣＶＤ法、スパッタリング法などによりゲート絶縁膜４を形成する。
【００３１】
このとき、半導体層２の側壁には絶縁膜３が形成されているため、段差は形成されておらず、ゲート絶縁膜４を被覆性よく半導体層２上に堆積することができる。
【００３２】
続いて、ゲート絶縁膜４上に金属膜（図示せず）を成膜し、ドライエッチング若しくはウエットエッチングにより金属膜をエッチングしてゲート電極５を形成する。その後、イオン注入やイオンドーピング等の手段により、リンやボロン等の不純物を半導体層２に導入し、熱処理などによる活性化処理を行なうことによりソースドレイン領域２ｂを形成する。不純物を導入する際、ゲート電極５がマスクになるため、ゲート電極５の直下部の半導体層２にはチャネル領域２ａが形成される。ソースドレイン領域２ｂとチャネル領域２ａとの間にソースドレイン領域２ｂと同じ型の比較的濃度の薄い不純物領域を形成する場合もある。ここで、島状の半導体層２のパターン端部の断面はほぼ垂直な形状に加工されているので、図２からわかるようにチャネル領域２ａにおける半導体層２の膜厚は均一である。
【００３３】
次に、通常の工程にしたがって、ゲート電極５を覆うように例えばＣＶＤ法等により層間絶縁膜９を成膜した後、ソースドレイン領域２ｂに接続するためのコンタクトホール１０を層間絶縁膜９とゲート絶縁膜３とに形成後、金属膜（図示せず）を成膜した後、パターニングすることによりソースドレイン領域２ｂに接続された信号配線１１を形成することで薄膜トランジスタが完成する。この薄膜トランジスタのゲート電極と接続する走査信号線と、この薄膜トランジスタの信号配線１１と接続する画像信号線とが直交して各画素につながってなる画像表示部を備えた表示デバイスを形成することも可能である。さらに、画像表示のための駆動回路に、この薄膜トランジスタを適用することも可能である。
【００３４】
＜Ｃ．効果＞
図２には、ゲート電極５からゲート絶縁膜４を介して半導体層２に印加される電界の一部を図示している。半導体層２へ印加される電界のうち、垂直方向からの電界をＥ１、斜め方向からの電界をＥ２と示している。
【００３５】
図２に示すように、本実施の形態に係る薄膜トランジスタは、絶縁膜３が形成されている。そのため、電界Ｅ２は、絶縁膜３を介して半導体層２へ印加されることになる。その結果、半導体層２の端部への、斜め方向からの電界Ｅ２の影響を弱めることができる。
【００３６】
また、本実施の形態３に係る薄膜トランジスタは、絶縁膜３が形成されているので、ゲート絶縁膜４を半導体層２及び絶縁膜３上に均一の膜厚で形成できる。その結果、ゲート絶縁膜４を介して半導体層２端部に印加される電界Ｅ２の影響を弱めることができる。
【００３７】
絶縁層３がない場合、電界Ｅ２は、ゲート絶縁膜４のみを介して、半導体層２へ印加されるため、半導体層２の端部の電界Ｅ２の影響が大きくなる。
【００３８】
さらに、ゲート絶縁膜４は、段差被覆性が悪いため、絶縁層３がないと半導体層２の側壁に薄く形成される。そのため、半導体層２の端部の電界Ｅ２の影響はさらに大きくなる。
【００３９】
以上説明したように、絶縁膜３がない場合、半導体層２の端部に印加される電界Ｅ２により、薄膜トランジスタの電気特性が悪化するおそれがある。
【００４０】
本実施の形態に係る薄膜トランジスタは、絶縁膜３が形成されていることにより、薄膜トランジスタの電気特性を安定化することができる。
【００４１】
なお、絶縁膜３としてＳＯＧ膜を用いると、ＳＯＧ膜は低誘電率化が容易にできるので、半導体層２の端部おける電界Ｅ２の影響をさらに低減することができる。
【００４２】
図４は、本実施の形態に係る薄膜トランジスタの電気特性を示す図である。図４は、ゲート電圧Ｖｇ（横軸）に対するドレイン電流Ｉｄ（縦軸）を示している。
【００４３】
ここで、ラインＡは、半導体層２をテーパー状に形成した薄膜トランジスタの電気特性を示す図である。すなわち、半導体層２の幅が、底部から上部に向かって徐々に狭くなるように形成された場合の薄膜トランジスタの電気特性を示す図である。
【００４４】
そして、ラインＢは、本実施の形態に係る薄膜トランジスタの電気特性を示す図である。
【００４５】
図４に示すように、半導体層２をテーパー状に形成した場合、半導体層２は膜厚が薄い部分を有するため、薄膜トランジスタの電気特性には、ハンプが生じる（ラインＡ参照）。
【００４６】
一方、本実施の形態に係る薄膜トランジスタは、半導体層２をテーパー状に形成する必要がないため、半導体層２の膜厚は均一に形成される。そのため、ハンプを軽減することができる（ラインＢ参照）。その結果、閾値電圧Ｖｔｈのばらつきを抑制することができる。
【００４７】
また、本実施の形態に係る薄膜トランジスタは、半導体層２の側壁に絶縁膜３が形成されている。そのため、半導体層２の段差部分にゲート絶縁膜４をカバレッジ（段差被覆性）よく成膜することができる。その結果、ゲート絶縁膜４上に形成されるゲート電極５が断線するおそれがない。
【００４８】
なお、本実施の形態に係る薄膜トランジスタは、絶縁膜３としてＳＯＧ膜を形成しているが、必ずしもＳＯＧ膜である必要はなく、ＴＥＯＳ膜、ＣＶＤ膜などであってもよい。
【００４９】
しかし、ＳＯＧ膜を用いると、スピン塗布後に熱処理することで容易に所望の形状の絶縁膜を半導体層２の側壁に沿って形成することができる。
【００５０】
また、本実施の形態１に係る薄膜トランジスタは、絶縁性基板１上に半導体層２を直接形成しているが、絶縁性基板１上にシリコン窒化膜、シリコン酸化膜等の保護膜を形成し、その保護膜上に半導体層２を形成するようにしてもよい。
【００５１】
ガラス基板中にはアルカリイオンが含まれている。そのため、絶縁性基板１としてガラス基板を用いた場合、薄膜トランジスタの製造工程中、若しくは薄膜トランジスタの動作中にアルカリイオンが移動して、半導体層中に取り込まれるおそれがある。その結果、薄膜トランジスタの電気特性が不安定になるおそれがある。
【００５２】
ガラス基板上に保護膜を形成することでアルカリイオンの移動を防止し、薄膜トランジスタの電気特性を安定化することができる。
【００５３】
＜実施の形態２＞
＜Ａ．構成＞
図５は、本実施の形態に係る薄膜トランジスタの構成を示す断面図である。本実施の形態に係る薄膜トランジスタは、半導体層２の絶縁性基板１に対向する面以外の面を覆うように、酸化膜からなる保護膜６がさらに形成されている。
【００５４】
その他の構成は、実施の形態１と同一であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【００５５】
＜Ｂ．製造方法＞
次に、本実施の形態に係る薄膜トランジスタの製造方法について説明する。
【００５６】
まず、絶縁性基板１の全面に半導体膜を成膜する。次に、半導体膜をエッチングすることにより、島状の半導体層２を形成する。
【００５７】
このとき、エッチング条件を最適化することにより、半導体層２の側壁を垂直に近い状態に形成する。
【００５８】
次に、過酸化水素水によって基板表面を酸化処理する、若しくは酸素プラズマ雰囲気中に基板を曝す等してゲート絶縁膜４に比べて十分に薄い酸化膜からなる保護膜６を形成する。
【００５９】
その後、ＳＯＧ膜をスピン塗布により成膜する。スピン塗布後に熱処理を行うことにより、半導体層２の側壁に沿ってテーパー状にＳＯＧ膜からなる絶縁膜３が形成される。
【００６０】
続いて、半導体層２及び絶縁膜３を覆うようにゲート絶縁膜４をＣＶＤ法などにより形成する。
【００６１】
以後の製造方法は、実施の形態１と同様であり詳細な説明は省略する。
【００６２】
＜Ｃ．効果＞
本実施の形態に係る薄膜トランジスタは、実施の形態１の薄膜トランジスタと同様の効果に加えて、半導体層２が保護膜６により覆われているのでゲート絶縁膜４やゲート電極５を形成する際に、半導体層２の表面を外部雰囲気から保護することができる。
【００６３】
＜実施の形態３＞
＜Ａ．構成＞
図６は、本実施の形態に係る薄膜トランジスタの主要部の構成を示す断面図である。本実施の形態に係る薄膜トランジスタは、島状の半導体層２上にゲート絶縁膜４が形成されている。
【００６４】
そして、ゲート絶縁膜４上にＳＯＧ膜からなる絶縁膜７が形成されている。絶縁膜７は、ゲート絶縁膜４の溝部を埋め込むように形成されている。そして、ゲート絶縁膜４と絶縁膜７上にゲート電極５が形成されている。
【００６５】
その他の構成は、実施の形態１と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【００６６】
＜Ｂ．製造方法＞
次に、本実施の形態に係る薄膜トランジスタの製造方法について説明する。まず、絶縁性基板１の全面に半導体膜を成膜する。
【００６７】
続いて、半導体膜をエッチングすることにより、島状の半導体層２を形成する。このとき、エッチング条件を最適化することにより、半導体層２の側壁を垂直に近い状態に加工する。
【００６８】
次に、絶縁性基板１上に、ＣＶＤ法などによりゲート絶縁膜４を形成する。
【００６９】
このとき、半導体層２の側壁部の段差でのゲート絶縁膜４のカバレッジが悪く、ゲート絶縁膜４は、半導体層２の側壁部において庇状の溝部８を有する。
【００７０】
次に、ゲート絶縁膜４上にＳＯＧ膜をスピン塗布する。ＳＯＧ膜をスピン塗布後、熱処理を行うことにより、溝部８を埋め込むように絶縁膜７が形成される。
【００７１】
続いて、ゲート絶縁膜４上に金属膜（図示せず）を成膜し、ドライエッチング若しくはウエットエッチングにより金属膜をエッチングしてゲート電極５を形成する。その後、イオン注入やイオンドーピング等の手段により、リンやボロン等の不純物を半導体層２に導入し、熱処理などによる活性化処理を行なうことによりソースドレイン領域２ｂを形成する。不純物を導入する際、ゲート電極５がマスクになるため、ゲート電極５の直下部の半導体層２にはチャネル領域２ａが形成される。ソースドレイン領域２ｂとチャネル領域２ａとの間にソースドレイン領域２ｂと同じ型の比較的濃度の薄い不純物領域を形成する場合もある。ここで、島状の半導体層２のパターン端部の断面はほぼ垂直な形状に加工されているので、図６からわかるようにチャネル領域２ａにおける半導体層２の膜厚は均一である。
【００７２】
次に、通常の工程にしたがって、ゲート電極５を覆うように例えばＣＶＤ法等により層間絶縁膜９を成膜した後、ソースドレイン領域２ｂに接続するためのコンタクトホール１０を層間絶縁膜９とゲート絶縁膜３とに形成後、金属膜（図示せず）を成膜した後、パターニングすることによりソースドレイン領域２ｂに接続された信号配線１１を形成することで薄膜トランジスタが完成する。この薄膜トランジスタのゲート電極と接続する走査信号線と、この薄膜トランジスタの信号配線１１と接続する画像信号線とが直交して各画素につながってなる画像表示部を備えた表示デバイスを形成することも可能である。さらに、画像表示のための駆動回路に、この薄膜トランジスタを適用することも可能である。
【００７３】
＜Ｃ．効果＞
本実施の形態に係る薄膜トランジスタは、ゲート絶縁膜４の溝部に絶縁膜７が埋め込まれている。そのため、ゲート絶縁膜４の上部が滑らかに形成される。その結果、ゲート絶縁膜４上にゲート電極５を断線することなく形成できる。また、半導体層２をテーパー状に形成する必要がなく、均一の膜厚に形成される。半導体層２に膜厚の薄い部分がないので、ハンプを生じない良好な電気特性の薄膜トランジスタを得ることができる。
【００７４】
なお、絶縁膜７は、ＳＯＧ膜以外であってよいが、ＳＯＧ膜を用いるとスピン塗布後に熱処理することで容易にゲート絶縁膜４の溝部８を埋め込むことができる。
【図面の簡単な説明】
【００７５】
【図１】実施の形態１に係る薄膜トランジスタの主要部の構成を示す上面図である。
【図２】実施の形態１に係る薄膜トランジスタの主要部の構成を示す断面図である。
【図３】実施の形態１に係る薄膜トランジスタの構成を示す断面図である。
【図４】実施の形態１に係る薄膜トランジスタの電気特性を示す図である。
【図５】実施の形態２に係る薄膜トランジスタの主要部の構成を示す断面図である。
【図６】実施の形態３に係る薄膜トランジスタの主要部の構成を示す断面図である。
【符号の説明】
【００７６】
１  絶縁性基板、２  半導体層、２ａ  チャネル領域、２ｂ  ソースドレイン領域、３，７  絶縁膜、４  ゲート絶縁膜、５  ゲート電極、６  保護膜、９  層間絶縁膜、１０  コンタクト孔、１１  信号配線。
【図１】
2007048934.tif 000003
【図２】
2007048934.tif 000004
【図３】
2007048934.tif 000005
【図４】
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【図５】
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【図６】
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