(57)【要約】【課題】出力端子への交流信号の電流の回り込みを低減し、且つ出力電圧の変動を低減することが可能なバイアス回路、およびこのバイアス回路を用いた増幅装置を提供する。【解決手段】一実施形態のバイアス回路は、入力端子に接続されるコレクタおよび電源線に接続されるエミッタを有する第１のトランジスタと、第１のトランジスタのベースと出力端子との間に接続される第１のインピーダンス素子と、入力端子に接続されるベースおよび電源線に接続されるコレクタを有する第２のトランジスタと、第２のトランジスタのエミッタと出力端子との間に接続される第２のインピーダンス素子とを備える。第１および第２のインピーダンス素子は、出力端子に接続されるエミッタ増幅回路に入力される交流信号においてエミッタ増幅回路の入力インピーダンスより大きいインピーダンスを有する。一実施形態の増幅装置はこのバイアス回路を備える。【選択図】図１
2007159085.tif 000002
【特許請求の範囲】
【請求項１】
定電流回路に接続される入力端子と、交流信号を増幅するエミッタ接地増幅回路の入力端子に接続される出力端子とを備えるバイアス回路であって、
前記入力端子に接続されるコレクタ、第１の電源線に接続されるエミッタ、およびベースを有する第１のトランジスタと、
前記第１のトランジスタの前記ベースと前記出力端子との間に接続される第１のインピーダンス素子と、
前記入力端子に接続されるベース、第２の電源線に接続されるコレクタ、およびエミッタを有する第２のトランジスタと、
前記第２のトランジスタの前記エミッタと前記出力端子との間に接続される第２のインピーダンス素子と、
を備え、
前記交流信号の周波数における前記第１のインピーダンス素子のインピーダンスおよび前記第２のインピーダンス素子のインピーダンスは、それぞれ、該周波数における前記エミッタ接地増幅回路の入力インピーダンスより大きいことを特徴とする、
バイアス回路。
【請求項２】
定電流回路に接続される入力端子と、交流信号を増幅するエミッタ接地増幅回路の入力端子に接続される出力端子とを備えるバイアス回路であって、
前記入力端子に接続されるコレクタ、第１の電源線に接続されるエミッタ、およびベースを有する第１のトランジスタと、
前記第１のトランジスタの前記ベースと前記出力端子との間に接続される第１のインピーダンス素子と、
前記入力端子に接続されるゲート、第２の電源線に接続されるドレイン、およびソースを有する第２のトランジスタと、
前記第２のトランジスタの前記ソースと前記出力端子との間に接続される第２のインピーダンス素子と、
を備え、
前記交流信号の周波数における前記第１のインピーダンス素子のインピーダンスおよび前記第２のインピーダンス素子のインピーダンスは、それぞれ、該周波数における前記エミッタ接地増幅回路の入力インピーダンスより大きいことを特徴とする、
バイアス回路。
【請求項３】
定電流回路に接続される入力端子と、交流信号を増幅するエミッタ接地増幅回路の入力端子に接続される出力端子とを備えるバイアス回路であって、
前記バイアス回路の前記入力端子に接続される入力端子および出力端子を有するバイアス補正回路と、
前記バイアス補正回路の前記出力端子に接続される入力端子および出力端子を有するカレントミラー回路と、
前記カレントミラー回路の前記出力端子に接続されるコレクタ、第１の電源線に接続されるエミッタ、およびベースを有する第１のトランジスタと、
前記第１のトランジスタの前記ベースと前記バイアス回路の前記出力端子との間に接続される第１のインピーダンス素子と、
前記カレントミラー回路の前記出力端子に接続されるベース、第２の電源線に接続されるコレクタ、およびエミッタを有する第２のトランジスタと、
前記第２のトランジスタの前記エミッタと前記バイアス回路の前記出力端子との間に接続される第２のインピーダンス素子と、
を備え、
前記バイアス補正回路は、
前記バイアス補正回路の前記入力端子に接続されるコレクタ、前記第１の電源線に接続されるエミッタ、およびベースを有する第３のトランジスタと、
前記バイアス補正回路の前記入力端子に接続されるベース、前記第２の電源線に接続されるコレクタ、および前記第３のトランジスタの前記ベースに電気的に接続されるエミッタを有する第４のトランジスタと、
前記第３のトランジスタの前記ベースに接続される一端および他端を有する第３のインピーダンス素子と、
前記第３のインピーダンス素子の前記他端に接続されるベース、前記バイアス補正回路の前記出力端子に接続されるコレクタ、および前記第１の電源線に接続されるエミッタを有する第５のトランジスタと、
を有し、
前記交流信号の周波数における前記第１のインピーダンス素子のインピーダンスおよび前記第２のインピーダンス素子のインピーダンスは、それぞれ、該周波数における前記エミッタ接地増幅回路の入力インピーダンスより大きいことを特徴とする、
バイアス回路。
【請求項４】
定電流回路に接続される入力端子と、交流信号を増幅するエミッタ接地増幅回路の入力端子に接続される出力端子とを備えるバイアス回路であって、
前記バイアス回路の前記入力端子に接続される入力端子および出力端子を有するバイアス補正回路と、
前記バイアス補正回路の前記出力端子に接続される入力端子および出力端子を有するカレントミラー回路と、
前記カレントミラー回路の前記出力端子に接続されるコレクタ、第１の電源線に接続されるエミッタ、およびベースを有する第１のトランジスタと、
前記第１のトランジスタの前記ベースと前記バイアス回路の前記出力端子との間に接続される第１のインピーダンス素子と、
前記カレントミラー回路の前記出力端子に接続されるゲート、第２の電源線に接続されるドレイン、およびソースを有する第２のトランジスタと、
前記第２のトランジスタの前記ソースと前記バイアス回路の前記出力端子との間に接続される第２のインピーダンス素子と、
を備え、
前記バイアス補正回路は、
前記バイアス補正回路の前記入力端子に接続されるコレクタ、前記第１の電源線に接続されるエミッタ、およびベースを有する第３のトランジスタと、
前記バイアス補正回路の前記入力端子に接続されるゲート、前記第２の電源線に接続されるドレイン、および前記第３のトランジスタの前記ベースに電気的に接続されるソースを有する第４のトランジスタと、
前記第３のトランジスタの前記ベースに接続される一端および他端を有する第３のインピーダンス素子と、
前記第３のインピーダンス素子の前記他端に接続されるベース、前記バイアス補正回路の前記出力端子に接続されるコレクタ、および前記第１の電源線に接続されるエミッタを有する第５のトランジスタと、
を有し、
前記交流信号の周波数における前記第１のインピーダンス素子のインピーダンスおよび前記第２のインピーダンス素子のインピーダンスは、それぞれ、該周波数における前記エミッタ接地増幅回路の入力インピーダンスより大きいことを特徴とする、
バイアス回路。
【請求項５】
前記第１のインピーダンス素子のインピーダンスＲ１と前記第３のインピーダンス素子のインピーダンスＲ３との比をＲ１対Ｒ３、前記第１のトランジスタのサイズＮ１と前記第５のトランジスタのサイズＮ５との比をＮ１対Ｎ５、前記カレントミラー回路における入力電流Ｐ６と出力電流Ｐ７との比をＰ６対Ｐ７とするとき、
Ｒ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７
であることを特徴とする、
請求項３または４に記載のバイアス回路。
【請求項６】
前記第１のインピーダンス素子および前記第２のインピーダンス素子の少なくともいずれか一方は、抵抗素子である、
請求項１〜５のいずれか１項に記載のバイアス回路。
【請求項７】
前記第１のインピーダンス素子および前記第２のインピーダンス素子の少なくともいずれか一方は、インダクタである、
請求項１〜５のいずれか１項に記載のバイアス回路。
【請求項８】
請求項１〜７のいずれかに記載のバイアス回路と、該バイアス回路の入力端子と電源線との間に接続される定電流回路と、該バイアス回路の出力端子に接続される入力端子を有する増幅回路と、を備える、
増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路、および、このバイアス回路を用いる増幅装置に関するものである。
【背景技術】
【０００２】
エミッタ接地増幅回路の入力端子にバイアスを供給するためのバイアス回路が知られている。特許文献１および２には、エミッタホロワ型のバイアス回路が記載されている。また、特許文献３には、エミッタホロワ型のバイアス回路とカレントミラー型のバイアス回路とを組み合わせたバイアス回路が記載されている。具体的には、特許文献３に記載のバイアス回路は、エミッタホロワ用トランジスタとカレントミラー用トランジスタとを有している。エミッタホロワ用トランジスタのベースはカレントミラー用トランジスタのコレクタおよび定電流回路に接続されており、エミッタホロワ用トランジスタのエミッタはカレントミラー用トランジスタのベースおよびエミッタ接地増幅回路に接続されている。すなわち、カレントミラー用トランジスタとエミッタ接地増幅回路におけるエミッタ接地トランジスタとはカレントミラー回路を構成している。
【０００３】
このように、特許文献１、２および３に記載のバイアス回路の出力端子は、エミッタ接地増幅回路の入力端子に直接接続されるので、これらのバイアス回路の出力端子には、エミッタ接地増幅回路に入力されるべき交流信号の電流の一部が回り込んでしまう。その結果、エミッタ接地増幅回路に入力される交流信号の電流が低下してしまう。更に、特許文献３に記載のバイアス回路では、エミッタホロワ用トランジスタとカレントミラー用トランジスタとを含むループ処理によって出力電圧が安定化されるので、エミッタ接地増幅回路に入力される交流信号の電圧振幅が打ち消されてしまう。その結果、エミッタ接地増幅回路に入力される交流信号の電圧振幅が低下してしまう。
【０００４】
これらの問題は、特許文献４および５に記載のバイアス回路によって解決可能である。特許文献４に記載のバイアス回路では、出力端子とエミッタホロワ用トランジスタのエミッタとの間に直列に抵抗素子を有している。同様に、特許文献５に記載のバイアス回路では、出力端子とエミッタホロワ用トランジスタのエミッタおよびカレントミラー用トランジスタのベースとの間に直列に抵抗素子を有している。特許文献４および５に記載のバイアス回路では、この抵抗素子によって、エミッタ接地増幅回路に入力されるべき交流信号の電流の回り込みが低減される。その結果、エミッタ接地増幅回路に入力される交流信号の電流の低下が低減される。また、特許文献４および５に記載のバイアス回路では、この抵抗素子によって、エミッタホロワ用トランジスタのエミッタおよびカレントミラー用トランジスタのベースの電圧の変動が低減されるので、エミッタホロワ用トランジスタとカレントミラー用トランジスタとを含むループ処理が行われない。その結果、エミッタ接地増幅回路に入力される交流信号の電圧振幅の低下が低減される。
【特許文献１】米国特許第３９９９１４０号明細書
【特許文献２】米国特許第６９４６９１３号明細書
【特許文献３】米国特許第６４５６１６３号明細書
【特許文献４】米国特許第６７７８０１８号明細書
【特許文献５】米国特許第６３００８３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、トランジスタのベース電圧−ベース電流特性は指数関数特性であるので、エミッタ接地増幅回路におけるエミッタ接地トランジスタでは、交流信号が入力されているときには、交流信号が入力されていないときに比べて、ベース電流の直流成分が増加する。このベース電流の直流成分はバイアス回路から供給される。したがって、特許文献４および５に記載のバイアス回路のように出力に抵抗素子を有している場合、この抵抗素子における電圧降下量が増加し、バイアス回路の出力電圧が低下してしまう。
【０００６】
また、エミッタ接地増幅回路におけるエミッタ接地トランジスタでは、ベースに入力される交流信号の振幅に応じてベース電流の直流成分が変動するので、特許文献４および５に記載のバイアス回路では、抵抗素子における電圧降下量が変動し、バイアス回路の出力電圧が変動してしまう。すなわち、エミッタ接地増幅回路におけるエミッタ接地トランジスタのベースのバイアス電圧が変動してしまう。その結果、エミッタ接地増幅回路の出力信号の波形が歪んでしまう。
【０００７】
そこで、本発明は、出力端子への交流信号の電流の回り込みを低減し、且つ出力電圧の変動を低減することが可能なバイアス回路、およびこのバイアス回路を用いた増幅装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の第１のバイアス回路は、（１）定電流回路に接続される入力端子と、交流信号を増幅するエミッタ接地増幅回路の入力端子に接続される出力端子とを備えるバイアス回路であって、（２）入力端子に接続されるコレクタ、第１の電源線に接続されるエミッタ、およびベースを有する第１のトランジスタと、（３）第１のトランジスタのベースと出力端子との間に接続される第１のインピーダンス素子と、（４）入力端子に接続されるベース、第２の電源線に接続されるコレクタ、およびエミッタを有する第２のトランジスタと、（５）第２のトランジスタのエミッタと出力端子との間に接続される第２のインピーダンス素子とを備えている。（６）交流信号の周波数における第１のインピーダンス素子のインピーダンスおよび第２のインピーダンス素子のインピーダンスは、それぞれ、該周波数におけるエミッタ接地増幅回路の入力インピーダンスより大きいことを特徴とする。なお、第２のトランジスタは、バイポーラトランジスタであってもよいし、電界効果トランジスタであってもよい。
【０００９】
この第１のバイアス回路によれば、第１のインピーダンス素子が出力端子と第１のトランジスタのベースとの間に設けられており、エミッタ接地増幅回路の入力端子に入力されるべき交流信号の周波数においてエミッタ接地増幅回路の入力インピーダンスより大きいインピーダンスを有しているので、第１のトランジスタへの交流信号の回り込みが低減される。同様に、第２のインピーダンス素子が出力端子と第２のトランジスタのエミッタ（またはソース）との間に設けられており、エミッタ接地増幅回路の入力端子に入力されるべき交流信号の周波数においてエミッタ接地増幅回路の入力インピーダンスより大きいインピーダンスを有しているので、第２のトランジスタへの交流信号の回り込みが低減される。したがって、この第１のバイアス回路によれば、エミッタ接地増幅回路に入力されるべき交流信号が第１のバイアス回路の出力端子へ回り込むことが低減される。
【００１０】
ところで、第２のインピーダンス素子が直流電流に対してインピーダンスを有していると、出力電流の変動によって第２のインピーダンス素子の電圧降下量が変動して、その結果出力電圧が変動してしまう。しかしながら、この第１のバイアス回路によれば、第２のインピーダンス素子が、第１のトランジスタと第２のトランジスタとを含むループに含まれているので、仮に出力電流が変動しても、第1のトランジスタ、第２のトランジスタ、および第２のインピーダンス素子を含むループ処理によって、出力電圧が一定に保持される。
【００１１】
本発明の第２のバイアス回路は、（１）定電流回路に接続される入力端子と、交流信号を増幅するエミッタ接地増幅回路の入力端子に接続される出力端子とを備えるバイアス回路であって、（２）第２のバイアス回路の入力端子に接続される入力端子および出力端子を有するバイアス補正回路と、（３）バイアス補正回路の出力端子に接続される入力端子および出力端子を有するカレントミラー回路と、（４）カレントミラー回路の出力端子に接続されるコレクタ、第１の電源線に接続されるエミッタ、およびベースを有する第１のトランジスタと、（５）第１のトランジスタのベースと第２のバイアス回路の出力端子との間に接続される第１のインピーダンス素子と、（６）カレントミラー回路の出力端子に接続されるベース、第２の電源線に接続されるコレクタ、およびエミッタを有する第２のトランジスタと、（７）第２のトランジスタのエミッタと第２のバイアス回路の出力端子との間に接続される第２のインピーダンス素子とを備えている。バイアス補正回路は、（８）バイアス補正回路の入力端子に接続されるコレクタ、第１の電源線に接続されるエミッタ、およびベースを有する第３のトランジスタと、（９）バイアス補正回路の入力端子に接続されるベース、第２の電源線に接続されるコレクタ、および第３のトランジスタのベースに電気的に接続されるエミッタを有する第４のトランジスタと、（１０）第３のトランジスタのベースに接続される一端および他端を有する第３のインピーダンス素子と、（１１）第３のインピーダンス素子の他端に接続されるベース、バイアス補正回路の出力端子に接続されるコレクタ、および第１の電源線に接続されるエミッタを有する第５のトランジスタとを有している。（１２）交流信号の周波数における第１のインピーダンス素子のインピーダンスおよび第２のインピーダンス素子のインピーダンスは、それぞれ、該周波数におけるエミッタ接地増幅回路の入力インピーダンスより大きいことを特徴とする。なお、第２のトランジスタおよび第４のトランジスタは、バイポーラトランジスタであってもよいし、電界効果トランジスタであってもよい。
【００１２】
この第２のバイアス回路でも、第１のインピーダンス素子が出力端子と第１のトランジスタのベースとの間に設けられていると共に、第２のインピーダンス素子が出力端子と第２のトランジスタのエミッタ（またはソース）との間に設けられており、第１のインピーダンス素子および第２のインピーダンス素子がエミッタ接地増幅回路の入力端子に入力されるべき交流信号の周波数においてエミッタ接地増幅回路の入力インピーダンスより大きいインピーダンスをそれぞれ有しているので、エミッタ接地増幅回路に入力されるべき交流信号が第２のバイアス回路の出力端子へ回り込むことが低減される。また、この第２のバイアス回路でも、第２のインピーダンス素子が第１のトランジスタと第２のトランジスタとを含むループに含まれているので、仮に出力電流が変動しても、第1のトランジスタ、第２のトランジスタ、および第２のインピーダンス素子を含むループ処理によって、出力電圧が一定に保持される。
【００１３】
ところで、この第２のバイアス回路では、第１のトランジスタのベースに第１のインピーダンス素子が挿入されているので、出力電圧は第１のトランジスタのベース電圧と第１のインピーダンス素子の電圧降下量との総和となる。第１のインピーダンス素子には第１のトランジスタのベース電流、すなわち第１のトランジスタの電流増幅率分のコレクタ電流（Ｉｃ／β）が流れるので、第１のトランジスタの電流増幅率のばらつきや第１のインピーダンス素子のインピーダンスのばらつきに起因して第１のインピーダンス素子の電圧降下量がばらつき、第２のバイアス回路の出力電圧がばらつく可能性がある。また、第１のトランジスタの電流増幅率の温度変動や第１のインピーダンス素子のインピーダンスの温度変動に起因して第１のインピーダンス素子の電圧降下量が変動し、第２のバイアス回路の出力電圧が変動する可能性がある。
【００１４】
しかしながら、この第２のバイアス回路では、バイアス補正回路が、第１のトランジスタおよび第２のトランジスタからなる回路と同様な回路を構成する第５のトランジスタおよび第４のトランジスタを有すると共に、第５のトランジスタにバイアスを供給する第３のトランジスタとを有しており、第５のトランジスタのベースには第３のインピーダンス素子が挿入されているので、第５のトランジスタのベース電圧は、第３のトランジスタのベース電圧から第３のインピーダンス素子の電圧降下量を差し引いた電圧となる。したがって、第５のトランジスタのベース電圧は、第５のトランジスタの電流増幅率のばらつきや第３のインピーダンス素子のインピーダンスのばらつきに起因してばらつき、例えば、第１のインピーダンス素子の電圧降下量および第３のインピーダンス素子の電圧降下量が増加するときには低下する。その結果、第５のトランジスタのコレクタ電流が減少する。この第２のバイアス回路では、カレントミラー回路が第５のトランジスタのコレクタ電流に比例した電流を第１のトランジスタのコレクタおよび第２のトランジスタのベースに供給するので、第５のトランジスタのコレクタ電流が減少すると、第１のトランジスタのコレクタ電流が減少すると共に第２のトランジスタのベース電流が減少する。その結果、第１のインピーダンス素子の電圧降下量が減少すると共に、第１のトランジスタのベース電圧が低下する。一方、例えば、第１のインピーダンス素子の電圧降下量および第３のインピーダンス素子の電圧降下量が減少するときには、第５のトランジスタのベース電圧が上昇し、第５のトランジスタのコレクタ電流、第１のトランジスタのコレクタ電流および第２のトランジスタのベース電流が増加する。その結果、第１のインピーダンス素子の電圧降下量が増加すると共に、第１のトランジスタのベース電圧が低下する。したがって、この第２のバイアス回路によれば、トランジスタの電流増幅率やインピーダンス素子のインピーダンスのばらつきに起因する出力電圧のばらつきを低減することができる。
【００１５】
また、第５のトランジスタのベース電圧は、第５のトランジスタの電流増幅率の温度変動や第３のインピーダンス素子のインピーダンスの温度変動に起因して変動し、例えば、第１のインピーダンス素子の電圧降下量および第３のインピーダンス素子の電圧降下量が増加するときには低下する。その結果、上記同様、第１のインピーダンス素子の電圧降下量が減少すると共に、第１のトランジスタのベース電圧が低下する。同様に、第１のインピーダンス素子の電圧降下量および第３のインピーダンス素子の電圧降下量が減少するときには、第５のトランジスタのベース電圧が上昇し、その結果、上記同様、第１のインピーダンス素子の電圧降下量が増加すると共に、第１のトランジスタのベース電圧が上昇する。したがって、この第２のバイアス回路では、トランジスタの電流増幅率やインピーダンス素子のインピーダンスの温度変動に起因する出力電圧の変動を低減することができる。
【００１６】
上記した第２のバイアス回路では、第１のインピーダンス素子のインピーダンス対第３のインピーダンス素子のインピーダンスの比をＲ１対Ｒ３、第１のトランジスタのサイズ対第５のトランジスタのサイズの比をＮ１対Ｎ５、カレントミラー回路における入力電流対出力電流の比をＰ６対Ｐ７とするとき、
Ｒ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７
であることが好ましい。
【００１７】
この構成によれば、カレントミラー回路、第１のトランジスタ、第５のトランジスタおよび第３のインピーダンス素子によって、第１のインピーダンス素子の電圧降下量のばらつきおよび温度変動を補償することができ、第２のバイアス回路の出力電圧値を第３のトランジスタのベース電圧値と等しくすることができる。したがって、外部の定電流回路から供給される定電流によって第３のトランジスタのベース電圧を一定に保持すれば、トランジスタの電流増幅率やインピーダンス素子のインピーダンスの温度変動に寄らず、第２のバイアス回路の出力電圧を一定に保持することができる。なお、トランジスタのサイズとは、エミッタ断面積に応じた値であり、最大エミッタ電流（最大コレクタ電流＋最大ベース電流）に応じた値である。
【００１８】
上記した第１のバイアス回路および第２のバイアス回路では、第１のインピーダンス素子および第２のインピーダンス素子の少なくともいずれか一方は、抵抗素子であることが好ましい。この構成によれば、占有面積が小さい抵抗素子を用いているので、半導体集積回路に好適に適用される。
【００１９】
また、上記した第１のバイアス回路および第２のバイアス回路では、第１のインピーダンス素子および第２のインピーダンス素子の少なくともいずれか一方は、インダクタであることが好ましい。この構成によれば、直流電流に対するインピーダンスが小さいインダクタを用いているので、出力電流の変動による第２のインピーダンス素子の電圧降下量が低減され、その結果出力電圧の変動が低減される。
【００２０】
本発明の第１の増幅装置は、上記の第１のバイアス回路と、該第１のバイアス回路の入力端子と電源線との間に接続される定電流回路と、該第１のバイアス回路の出力端子に接続される入力端子を有する増幅回路とを備えている。この第１の増幅装置によれば、増幅回路の入力端子に供給されるバイアスが第１のバイアス回路によって一定に保持されるので、出力信号の波形歪が低減される。また、この第１の増幅装置によれば、増幅回路の入力端子に入力されるべき交流信号が第１のバイアス回路の出力端子へ回り込むことが低減されるので、利得の低下が低減される。
【００２１】
本発明の第２の増幅装置は、上記の第２のバイアス回路と、該第２のバイアス回路の入力端子と電源線との間に接続される定電流回路と、該第２のバイアス回路の出力端子に接続される入力端子を有する増幅回路とを備えている。この第２の増幅装置でも、増幅回路の入力端子に供給されるバイアスが第２のバイアス回路によって一定に保持されるので、出力信号の波形歪が低減される。また、この第２の増幅装置でも、増幅回路の入力端子に入力されるべき交流信号が第２のバイアス回路の出力端子へ回り込むことが低減されるので、利得の低下が低減される。更に、この第２の増幅装置によれば、トランジスタの電流増幅率やインピーダンス素子のインピーダンスがばらついても、増幅回路の入力端子に供給されるバイアスのばらつきを第２のバイアス回路によって低減することができるので、増幅回路におけるバイアス電流のばらつきを低減することができる。また、この第２の増幅装置によれば、トランジスタの電流増幅率やインピーダンス素子のインピーダンスが温度変動しても、増幅回路の入力端子に供給されるバイアスの温度変動を第２のバイアス回路によって低減することができるので、増幅回路におけるバイアス電流の温度変動を低減することができる。
【発明の効果】
【００２２】
本発明によれば、出力端子への交流信号の電流の回り込みを低減し、且つ出力電圧の変動を低減することが可能なバイアス回路、およびこのバイアス回路を用いた増幅装置が提供される。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
（第１の実施形態）
【００２４】
図１は、本発明の第１の実施形態に係る増幅装置を示す回路図である。図１に示す増幅装置１は、本発明の第１の実施形態に係るバイアス回路１０、定電流回路２０、および増幅回路３０を備えている。
【００２５】
バイアス回路１０は、入力端子１０ｉと出力端子１０ｏとを有している。バイアス回路１０の入力端子１０ｉは定電流回路２０の一端に接続されており、バイアス回路１０の出力端子１０ｏは増幅回路３０の入力端子３０ｉに接続されている。
【００２６】
定電流回路２０の他端は第２の電源線４２に接続されている。定電流回路２０は、定電流源または抵抗素子を含んでおり、バイアス回路１０の入力端子１０ｉへ一定な電流を供給する。
【００２７】
増幅回路３０はエミッタ接地トランジスタ３１を含むエミッタ接地増幅回路である。エミッタ接地トランジスタ３１はＮＰＮ型バイポーラトランジスタである。エミッタ接地トランジスタ３１のベースは入力端子３０ｉに接続されており、エミッタ接地トランジスタ３１のコレクタは出力端子３０ｏに接続されている。エミッタ接地トランジスタ３１のエミッタは第１の電源線（例えば、接地ライン）４３に接続される。増幅回路３０の入力端子３０ｉには、バイアス回路１０の出力端子１０ｏからバイアスが供給され、また容量素子４０を介して交流信号Ｓも入力される。増幅回路３０は、この交流信号Ｓの振幅を増幅した出力信号を出力端子３０ｏへ出力する。
【００２８】
次に、本実施形態のバイアス回路１０について説明する。バイアス回路１０は、第１のトランジスタ１２、第２のトランジスタ１３、第１の抵抗素子（第１のインピーダンス素子）１４、および第２の抵抗素子（第２のインピーダンス素子）１５を備えている。
【００２９】
第１のトランジスタ１２はＮＰＮ型バイポーラトランジスタである。第１のトランジスタ１２のコレクタは入力端子１０ｉに接続されており、第１のトランジスタ１２のエミッタは第１の電源線４３に接続されている。第１のトランジスタ１２のベースは第１の抵抗素子１４の一端に接続されており、第１の抵抗素子１４の他端は出力端子１０ｏに接続されている。また、第１のトランジスタ１２のコレクタは、第２のトランジスタ１３のベースにも接続されている。
【００３０】
第２のトランジスタ１３はＮＰＮ型バイポーラトランジスタである。第２のトランジスタ１３のベースは入力端子１０ｉにも接続されており、第２のトランジスタ１３のコレクタは第２の電源線４２に接続されている。第２のトランジスタ１３のエミッタは第２の抵抗素子１５の一端に接続されており、第２の抵抗素子１５の他端は出力端子１０ｏ、および第１の抵抗素子１４の他端に接続されている。このように、第２のトランジスタ１３は、エミッタホロワ回路を構成している。
【００３１】
第１の抵抗素子１４および第２の抵抗素子１５は、それぞれ、他端に入力される交流信号Ｓを低減するインピーダンスを有している。すなわち、第１の抵抗素子１４および第２の抵抗素子１５は、それぞれ、出力端子１０ｏに入力される交流信号Ｓの周波数においてインピーダンスを有している。第１の抵抗素子１４および第２の抵抗素子１５のインピーダンスは、それぞれ、増幅回路３０の入力インピーダンスより大きいことが好ましい。更に好ましくは、第１の抵抗素子１４および第２の抵抗素子１５のインピーダンスは、それぞれ、増幅回路３０の入力インピーダンスの１０倍以上である。
【００３２】
換言すれば、第１の抵抗素子１４のインピーダンスは、第１の抵抗素子１４の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの合成インピーダンスより大きいことが好ましい。更に好ましくは、第１の抵抗素子１４のインピーダンスは、第１の抵抗素子１４の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの合成インピーダンスの１０倍以上である。
【００３３】
同様に、第２の抵抗素子１５のインピーダンスは、第２の抵抗素子１５の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの合成インピーダンスより大きいことが好ましい。更に好ましくは、第２の抵抗素子１５のインピーダンスは、第２の抵抗素子１５の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの合成インピーダンスの１０倍以上である。
【００３４】
例えば、本実施形態のバイアス回路１０を半導体集積回路で構成した場合、第１の抵抗素子１４および第２の抵抗素子１５は、それぞれ、５００ｍΩ／スクエア以上のシート抵抗からなる。具体的には、第１の抵抗素子１４および第２の抵抗素子１５の材料には、ポリシリコン、拡散層、ウエル、抵抗用金属層などが適用可能である。第１の抵抗素子１４および第２の抵抗素子１５に用いられるポリシリコンは、以下に述べる配線用のポリシリコンに比べて不純物ドーピング量を減らすことによって抵抗としている。
【００３５】
配線は、５００ｍΩ／スクエア未満のシート抵抗からなるものとする。具体的には、配線は、Ａｌ、Ｃｕ、Ｗ、Ａｕ、ポリシリコンなどの金属材料からなる。配線用のポリシリコンには、サリサイド化されたポリシリコン、シリサイド化されたポリシリコン、およびポリメタル構造のポリシリコンも含まれる。
【００３６】
このように、第１の抵抗素子１４および第２の抵抗素子１５は、素子間を接続するための配線の寄生インピーダンスと区別される。
【００３７】
また、第１のトランジスタ１２の温度特性は、増幅回路３０におけるエミッタ接地トランジスタ３１の温度特性と同一であることが好ましい。第１のトランジスタ１２とエミッタ接地トランジスタ３１との温度特性とが同一であれば、増幅回路３０の温度変動に伴うエミッタ接地トランジスタ３１のコレクタ電流の変動が抑制され、増幅回路３０の動作の変動を抑えることができる。
【００３８】
次に、本実施形態のバイアス回路１０および増幅装置１の動作について説明する。入力端子１０ｉを介して定電流回路２０から一定の電流が入力されると、第２のトランジスタ１３および第１のトランジスタ１２が動作する。すると、エミッタホロワ型の第２のトランジスタ１３およびカレントミラー型の第１のトランジスタ１２によって、エミッタ接地トランジスタ３１のベースにはバイアスが供給される。
【００３９】
ここで、容量素子４０を介して、エミッタ接地トランジスタ３１のベースに交流信号Ｓが入力されると、エミッタ接地トランジスタ３１のベース電流の直流成分が増加する。
【００４０】
図２は、エミッタ接地トランジスタのベース電流−ベース電圧特性を示す図である。エミッタ接地トランジスタ３１のベースにバイアス回路１０からのバイアス電圧Ｖｄｃのみが供給されているときには、エミッタ接地トランジスタ３１のベース電流はＩｄｃである。ここで、エミッタ接地トランジスタ３１のベースに交流信号Ｓが入力されると、エミッタ接地トランジスタ３１のベース電流−ベース電圧間の指数関数特性に起因して、エミッタ接地トランジスタ３１のベース電流Ｉの平均値、すなわちベース電流Ｉの直流成分がＩｄｃ２に増加する。
【００４１】
再び図１を参照する。このベース電流Ｉの直流成分Ｉｄｃ２は、バイアス回路１０から供給されるので、バイアス回路１０の出力電流が増加する。すなわち、第２の抵抗素子１５に流れる電流が増加する。そのために、第２の抵抗素子１５の電圧降下量が増加し、出力端子１０ｏの電圧が低下する。
【００４２】
また、第１のトランジスタ１２のベース電圧も低下するので、第１のトランジスタ１２のコレクタ−エミッタ間の電流が減少し、第１のトランジスタ１２のコレクタ電圧および第２のトランジスタ１３のベース電圧が上昇することによって、第２のトランジスタ１３のエミッタ電圧が上昇する。これに伴い、第２の抵抗素子１５の他端の電圧、すなわち出力端子１０ｏの電圧が上昇する。
【００４３】
このように、バイアス回路１０の出力電流が増加しても、第１のトランジスタ１２、第２のトランジスタ１３、および第２の抵抗素子１５を含むループ処理によって、出力端子１０ｏの電圧が一定値Ｖｄｃに保たれる。すなわち、エミッタ接地トランジスタ３１のベース電圧が一定値Ｖｄｃに保たれる。その結果、増幅回路３０の出力信号の波形が歪むことがない。
【００４４】
次に、交流信号Ｓの振幅が変動した場合を考える。図２から明らかなように、交流信号Ｓの振幅が増加した場合には、エミッタ接地トランジスタ３１のベース電流−ベース電圧間の指数関数特性に起因して、エミッタ接地トランジスタ３１のベース電流の直流成分が増加する。そのために、バイアス回路１０の出力電流が増加する。したがって、交流信号Ｓの振幅が増加した場合には、バイアス回路１０は上述と同様に動作して、出力端子１０ｏの電圧が一定値Ｖｄｃに保たれる。その結果、増幅回路３０の出力信号の波形が歪むことがない。
【００４５】
交流信号Ｓの振幅が減少した場合には、図２から明らかなように、エミッタ接地トランジスタ３１のベース電流−ベース電圧間の指数関数特性に起因して、エミッタ接地トランジスタ３１のベース電流の直流成分が減少する。そのために、バイアス回路１０の出力電流が減少する。したがって、交流信号Ｓの振幅が減少した場合には、バイアス回路１０は上述と反対の動作を行う。具体的には、第２の抵抗素子１５に流れる電流が減少し、第２の抵抗素子１５の電圧降下量が減少することによって、出力端子１０ｏの電圧が上昇する。
【００４６】
また、第１のトランジスタ１２のベース電圧も上昇するので、第１のトランジスタ１２のコレクタ−エミッタ間の電流が増加し、第１のトランジスタ１２のコレクタ電圧および第２のトランジスタ１３のベース電圧が低下することによって、第２のトランジスタ１３のエミッタ電圧が低下する。これに伴い、第２の抵抗素子１５の他端の電圧、すなわち出力端子１０ｏの電圧が低下する。
【００４７】
このように、バイアス回路１０の出力電流が減少しても、第１のトランジスタ１２、第２のトランジスタ１３、および第２の抵抗素子１５を含むループ処理によって、出力端子１０ｏの電圧が一定値Ｖｄｃに保たれる。その結果、増幅回路３０の出力信号の波形が歪むことがない。
【００４８】
このように、本実施形態のバイアス回路１０によれば、第２の抵抗素子（第２のインピーダンス素子）１５が、第１のトランジスタ１２と第２のトランジスタ１３とを含むループに含まれているので、出力電流が変動しても、第１のトランジスタ１２、第２のトランジスタ１３、および第２の抵抗素子１５を含むループ処理によって、出力電圧が一定に保持される。
【００４９】
したがって、本実施形態の増幅装置１によれば、増幅回路３０の入力端子３０ｉに供給されるバイアスがバイアス回路１０によって一定に保持されるので、増幅回路３０に入力される交流信号Ｓが変動しても、増幅回路３０の出力信号の波形歪が低減される。
【００５０】
また、本実施形態のバイアス回路１０によれば、第１の抵抗素子（第１のインピーダンス素子）１４が出力端子１０ｏと第１のトランジスタ１２のベースとの間に設けられているので、第１のトランジスタ１２への交流信号Ｓの回り込みが低減される。同様に、第２の抵抗素子１５が出力端子１０ｏと第２のトランジスタ１３のエミッタとの間に設けられているので、第２のトランジスタ１３への交流信号Ｓの回り込みが低減される。
【００５１】
したがって、本実施形態の増幅装置１によれば、増幅回路３０の入力端子３０ｉに入力されるべき交流信号Ｓがバイアス回路１０の出力端子１０ｏへ回り込むことが低減されるので、利得の低下が低減される。
（第２の実施形態）
【００５２】
図３は、本発明の第２の実施形態に係る増幅装置を示す回路図である。図３に示す増幅装置１Ａは、第１の実施形態の増幅装置１においてバイアス回路１０に代えてバイアス回路１０Ａを備えている。増幅装置１Ａのその他の構成は増幅装置１と同一である。
【００５３】
バイアス回路１０Ａは、第１の実施形態のバイアス回路１０において第１の抵抗素子１４および第２の抵抗素子１５に代えてそれぞれ第１のインダクタ１６および第２のインダクタ１７を備えている。バイアス回路１０Ａのその他の構成はバイアス回路１０と同一である。
【００５４】
第１のインダクタ１６の一端は第１のトランジスタ１２のベースに接続されており、第１のインダクタ１６の他端は出力端子１０ｏに接続されている。第１のインダクタ１６は、他端に入力される交流信号Ｓを低減するインピーダンスを有している。すなわち、第１のインダクタ１６は、出力端子１０ｏに入力される交流信号Ｓの周波数においてインピーダンスを有している。交流信号Ｓの周波数における第１のインダクタ１６のインピーダンスは、交流信号Ｓの周波数における増幅回路３０の入力インピーダンスより大きいことが好ましい。更に好ましくは、交流信号Ｓの周波数における第１のインダクタ１６のインピーダンスは、交流信号Ｓの周波数における増幅回路３０の入力インピーダンスの１０倍以上である。
【００５５】
換言すれば、交流信号Ｓの周波数における第１のインダクタ１６のインピーダンスは、第１のインダクタ１６の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの交流信号Ｓの周波数における合成インピーダンスより大きいことが好ましい。更に好ましくは、交流信号Ｓの周波数における第１のインダクタ１６のインピーダンスは、第１のインダクタ１６の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの交流信号Ｓの周波数における合成インピーダンスの１０倍以上である。
【００５６】
第２のインダクタ１７の一端は第２のトランジスタ１３のエミッタに接続されており、第２のインダクタ１７の他端は出力端子１０ｏに接続されている。第２のインダクタ１７は、他端に入力される交流信号Ｓを低減するインピーダンスを有している。すなわち、第２のインダクタ１７は、出力端子１０ｏに入力される交流信号Ｓの周波数においてインピーダンスを有している。交流信号Ｓの周波数における第２のインダクタ１７のインピーダンスは、交流信号Ｓの周波数における増幅回路３０の入力インピーダンスより大きいことが好ましい。更に好ましくは、交流信号Ｓの周波数における第２のインダクタ１７のインピーダンスは、交流信号Ｓの周波数における増幅回路３０の入力インピーダンスの１０倍以上である。
【００５７】
換言すれば、交流信号Ｓの周波数における第２のインダクタ１７のインピーダンスは、第２のインダクタ１７の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの交流信号Ｓの周波数における合成インピーダンスより大きいことが好ましい。更に好ましくは、交流信号Ｓの周波数における第２のインダクタ１７のインピーダンスは、第２のインダクタ１７の他端と増幅回路３０の入力端子３０ｉとの間の配線の寄生インピーダンスと、増幅回路３０の入力インピーダンスとの交流信号Ｓの周波数における合成インピーダンスの１０倍以上である。
【００５８】
このように、本実施形態のバイアス回路１０Ａによれば、第１のインダクタ（第１のインピーダンス素子）１６が出力端子１０ｏと第１のトランジスタ１２のベースとの間に設けられており、増幅回路３０の入力端子３０ｉに入力されるべき交流信号Ｓの周波数において増幅回路３０の入力インピーダンスより大きいインピーダンスを有しているので、第１のトランジスタ１２への交流信号Ｓの回り込みが低減される。同様に、第２のインダクタ（第１のインピーダンス素子）１５が出力端子１０ｏと第２のトランジスタ１３のエミッタとの間に設けられており、増幅回路３０の入力端子３０ｉに入力されるべき交流信号Ｓの周波数において増幅回路３０の入力インピーダンスより大きいインピーダンスを有しているので、第２のトランジスタ１３へのこの交流信号Ｓの回り込みが低減される。
【００５９】
したがって、本実施形態の増幅装置１Ａによれば、増幅回路３０の入力端子３０ｉに入力されるべき交流信号Ｓがバイアス回路１０Ａの出力端子１０ｏへ回り込むことが低減されるので、利得の低下が低減される。
【００６０】
また、本実施形態のバイアス回路１０Ａによれば、第２のインダクタ１７は直流成分に対するインピーダンスが小さいので、出力電流の変動による第２のインダクタ１７の電圧降下量が低減され、その結果出力電圧の変動が低減される。
【００６１】
したがって、本実施形態の増幅装置１Ａによれば、増幅回路３０の入力端子３０ｉに供給されるバイアスの変動がバイアス回路１０Ａによって低減されるので、増幅回路３０に入力される交流信号Ｓが変動しても、増幅回路３０の出力信号の波形歪が低減される。
（第３の実施形態）
【００６２】
図４は、本発明の第３の実施形態に係る増幅装置を示す回路図である。図４に示す増幅装置１Ｂは、増幅装置１においてバイアス回路１０に代えてバイアス回路１０Ｂを備えている構成で第１の実施形態と異なっている。増幅装置１Ｂの他の構成は増幅装置１と同一である。
【００６３】
本発明の第３の実施形態に係るバイアス回路１０Ｂは、バイアス回路１０においてバイアス補正回路５０およびカレントミラー回路６０を更に備えている点でバイアス回路１０と異なっている。バイアス回路１０Ｂの他の構成はバイアス回路１０と同一である。
【００６４】
バイアス補正回路５０の入力端子５０ｉはバイアス回路１０の入力端子１０ｉに接続されており、バイアス補正回路５０の出力端子５０ｏはカレントミラー回路６０の入力端子６０ｉに接続されている。カレントミラー回路６０の出力端子６０ｏは第１のトランジスタ１２のコレクタおよび第２のトランジスタ１３のベースに接続されている。
【００６５】
バイアス補正回路５０は、第３のトランジスタ５１、第４のトランジスタ５２、第５のトランジスタ５３、第３の抵抗素子（第３のインピーダンス素子）５４および第４の抵抗素子５５を備えている。第３のトランジスタ５１はＮＰＮ型バイポーラトランジスタである。第３のトランジスタ５１のコレクタはバイアス補正回路５０の入力端子５０ｉに接続されており、第３のトランジスタ５１のエミッタは第１の電源線４３に接続されている。第３のトランジスタ５１のベースは第３の抵抗素子５４の一端および第４の抵抗素子５５の一端に接続されている。また、第３のトランジスタ５１のコレクタは、第４のトランジスタ５２のベースにも接続されている。
【００６６】
第４のトランジスタ５２はＮＰＮ型バイポーラトランジスタである。第４のトランジスタ５２のベースはバイアス補正回路５０の入力端子５０ｉにも接続されており、第４のトランジスタ５２のコレクタは第２の電源線４２に接続されている。第４のトランジスタ５２のエミッタは第４の抵抗素子５５の他端に接続されている。すなわち、第４のトランジスタ５２のエミッタは第４の抵抗素子５５を介して第３のトランジスタ５１のベースおよび第３の抵抗素子５４の一端に電気的に接続されている。第３の抵抗素子５４の他端は第５のトランジスタ５３のベースに接続されている。
【００６７】
第５のトランジスタ５３はＮＰＮ型バイポーラトランジスタである。第５のトランジスタ５３のコレクタはバイアス補正回路５０の出力端子５０ｏに接続されており、第５のトランジスタ５３のエミッタは第１の電源線４３に接続されている。
【００６８】
このように、第３のトランジスタ５１と第５のトランジスタ５３とは、第１のトランジスタ１２とエミッタ接地トランジスタ３１と同様に、カレントミラー回路を構成している。また、第４のトランジスタ５２は、第２のトランジスタ１３と同様に、エミッタホロワ回路を構成している。
【００６９】
カレントミラー回路６０は、第６のトランジスタ６１と第７のトランジスタ６２とを有している。第６のトランジスタ６１および第７のトランジスタ６２はＰＮＰ型バイポーラトランジスタである。第６のトランジスタ６１のコレクタはカレントミラー回路６０の入力端子６０ｉに接続されており、第６のトランジスタ６１のエミッタは第２の電源線４２に接続されている。第６のトランジスタ６１のベースは第６のトランジスタ６１のコレクタおよび第７のトランジスタ６２のベースに接続されている。第７のトランジスタ６２のコレクタはカレントミラー回路６０の出力端子６０ｏに接続されており、第７のトランジスタ６２のエミッタは第２の電源線４２に接続されている。
【００７０】
次に、バイアス回路１０Ｂの動作を説明する。入力端子１０ｉを介して定電流回路２０から一定の電流が入力されると、エミッタホロワ型の第４のトランジスタ５２およびカレントミラー型の第３のトランジスタ５１によって、第５のトランジスタ５３のベースにバイアスが供給される。すると、第５のトランジスタ５３のコレクタに電流が流れ、カレントミラー回路６０によってこの電流のミラー電流が生成される。ミラー電流は第１のトランジスタ１２のコレクタおよび第２のトランジスタ１３のベースに供給され、エミッタホロワ型の第２のトランジスタ１３およびカレントミラー型の第１のトランジスタ１２によって、エミッタ接地トランジスタ３１のベースにバイアスが供給される。
【００７１】
ここで、エミッタ接地トランジスタ３１のベース電圧値ＶｂｅＡ、すなわちバイアス回路１０Ｂの出力電圧値は、下式（１）に示されるように、第１のトランジスタ１２のベース電圧値Ｖｂｅ１と第１の抵抗素子１４の電圧降下値Ｒ１×Ｉｃ１／βとの総和となる。
ＶｂｅＡ＝Ｖｂｅ１＋Ｒ１×Ｉｂ１＝Ｖｂｅ１＋Ｒ１×Ｉｃ１／β・・・（１）
Ｉｂ１：第１のトランジスタのベース電流値
Ｉｃ１：第１のトランジスタのコレクタ電流値
β：トランジスタ各々の電流増幅率
Ｒ１：第１の抵抗素子の抵抗値
したがって、第１のトランジスタ１２の電流増幅率のばらつきや第１の抵抗素子１４の抵抗値のばらつきに起因して第１の抵抗素子１４の電圧降下量がばらつき、バイアス回路１０Ｂの出力電圧、すなわちエミッタ接地トランジスタ３１のベース電圧がばらつく可能性がある。その結果、エミッタ接地トランジスタ３１のコレクタ電流がばらつく可能性がある。また、第１のトランジスタ１２の電流増幅率の温度変動や第１の抵抗素子１４の抵抗値の温度変動に起因して第１の抵抗素子１４の電圧降下量が変動し、バイアス回路１０Ｂの出力電圧、すなわちエミッタ接地トランジスタ３１のベース電圧が変動する可能性がある。その結果、エミッタ接地トランジスタ３１のコレクタ電流が変動する可能性がある。
【００７２】
ところが、バイアス補正回路５０における第５のトランジスタ５３のベース電圧値Ｖｂｅ５は、下式（２）に示されるように、第３のトランジスタ５１のベース電圧値Ｖｂｅ３から第３の抵抗素子５４の電圧降下値Ｒ３×Ｉｃ５／βを差し引いた値となる。
Ｖｂｅ５＝Ｖｂｅ３−Ｒ３×Ｉｂ５＝Ｖｂｅ３−Ｒ３×Ｉｃ５／β・・・（２）
Ｉｂ５：第５のトランジスタのベース電流値
Ｉｃ５：第５のトランジスタのコレクタ電流値
Ｒ３：第３の抵抗素子の抵抗値
【００７３】
したがって、第５のトランジスタ５３のベース電圧は、第５のトランジスタ５３の電流増幅率のばらつきや第３の抵抗素子５４の抵抗値のばらつきに起因してばらつき、例えば、第１の抵抗素子１４の電圧降下量および第３の抵抗素子５４の電圧降下量が増加するときには低下する。すると、第５のトランジスタ５３のコレクタ電流、第６のトランジスタ６１のコレクタ電流および第７のトランジスタ６２のコレクタ電流が減少し、第１のトランジスタ１２のコレクタ電流が減少すると共に、第２のトランジスタ１３のベース電流が減少する。その結果、第１の抵抗素子１４の電圧降下量が減少すると共に、第１のトランジスタ１２のベース電圧が低下する。
【００７４】
一方、例えば、第１の抵抗素子１４の電圧降下量および第３の抵抗素子５４の電圧降下量が減少するときには、第５のトランジスタ５３のベース電圧が上昇する。すると、第５のトランジスタ５３のコレクタ電流、第６のトランジスタ６１のコレクタ電流および第７のトランジスタ６２のコレクタ電流が増加し、第１のトランジスタ１２のコレクタ電流および第２のトランジスタ１３のベース電流が増加する。その結果、第１の抵抗素子１４の電圧降下量が増加すると共に、第１のトランジスタ１２のベース電圧が上昇する。したがって、バイアス回路１０Ｂでは、トランジスタの電流増幅率のばらつきや抵抗素子の抵抗値のばらつきに起因する出力電圧のばらつき、すなわちエミッタ接地トランジスタ３１のベース電圧のばらつきを低減することができる。その結果、エミッタ接地トランジスタ３１のコレクタ電流のばらつきを低減することができる。
【００７５】
また、第５のトランジスタ５３のベース電圧は、第５のトランジスタ５３の電流増幅率の温度変動や第３の抵抗素子５４の抵抗値の温度変動に起因して変動し、例えば、第１の抵抗素子１４の電圧降下量および第３の抵抗素子５４の電圧降下量が増加するときには低下する。その結果、上記したように、第１の抵抗素子１４の電圧降下量が減少すると共に、第１のトランジスタ１２のベース電圧が低下する。同様に、第１の抵抗素子１４の電圧降下量および第３の抵抗素子５４の電圧降下量が減少するときには、第５のトランジスタ５３のベース電圧が上昇する。その結果、上記したように、第１の抵抗素子１４の電圧降下量が増加すると共に、第１のトランジスタのベース電圧が上昇する。したがって、バイアス回路１０Ｂでは、トランジスタの電流増幅率の温度変動や抵抗素子の抵抗値の温度変動に起因する出力電圧の変動、すなわちエミッタ接地トランジスタ３１のベース電圧の変動を低減することができる。その結果、エミッタ接地トランジスタ３１のコレクタ電流の温度変動を低減することができる。
【００７６】
次に、エミッタ接地トランジスタ３１のコレクタ電流のばらつきおよび温度変動について、より詳細に解析する。まず、第１の実施形態の増幅装置１について解析する。エミッタ接地トランジスタ３１のコレクタ電流値ＩｃＡおよび第１のトランジスタ１２のコレクタ電流値Ｉｃ１は、下式（３），（４）によって表される。
ＩｃＡ＝ＮＡ×Ｉ０×ｅｘｐ（ＶｂｅＡ）・・・（３）
Ｉｃ１＝Ｎ１×Ｉ０×ｅｘｐ（Ｖｂｅ１）・・・（４）
ＮＡ：エミッタ接地トランジスタ３１のサイズ
Ｎ１：第１のトランジスタ１２のサイズ
Ｉ０：比例定数
なお、トランジスタのサイズとは、エミッタ断面積に応じた値であり、最大エミッタ電流（最大コレクタ電流＋最大ベース電流）に応じた値である。
上記（４）式および（１）式より、下式（５）が求められる。
Ｉｃ１＝Ｎ１×Ｉ０×ｅｘｐ（ＶｂｅＡ−Ｒ１×Ｉｃ１／β）・・・（５）
また、上記（５）式および（３）式より、下式（６）が求められる。
ＩｃＡ＝ＮＡ／Ｎ１×ｅｘｐ（Ｒ１×Ｉｃ１／β）×Ｉｃ１・・・（６）
【００７７】
ここで、定電流回路２０から定電流値Ｉｂｉａｓは、下式（７）によって表される。
Ｉｂｉａｓ＝Ｉｃ１＋Ｉｂ２
＝Ｉｃ１＋Ｉｃ２／β
＝Ｉｃ１＋（Ｉｂ１＋ＩｂＡ）／β
＝Ｉｃ１＋（Ｉｃ１／β＋ＩｃＡ／β）／β・・・（７）
Ｉｂ２：第２のトランジスタ１３のベース電流値
Ｉｃ２：第２のトランジスタ１３のコレクタ電流値
ＩｂＡ：エミッタ接地トランジスタ３１のベース電流値
一般に、トランジスタの電流増幅率は１００程度であるので、上記（７）式における右辺の第２項は第１項に比べて十分小さい。したがって、上記（７）式を下式（８）のように近似することができる。
Ｉｂｉａｓ＝Ｉｃ１・・・（８）
したがって、上記（８）式および（６）式より、下式（９）が求められる。
ＩｃＡ＝ＮＡ／Ｎ１×ｅｘｐ（Ｒ１×Ｉｂｉａｓ／β）×Ｉｂｉａｓ・・・（９）
【００７８】
上記（９）式によれば、エミッタ接地トランジスタ３１のコレクタ電流値ＩｃＡは、トランジスタのサイズ比ＮＡ／Ｎ１と定電流回路２０からの定電流値Ｉｂｉａｓとだけでなく、第１の抵抗素子１４の抵抗値Ｒ１および第１のトランジスタ１２の電流増幅率βにも依存することがわかる。その結果、第１のトランジスタ１２の電流増幅率のばらつきや第１の抵抗素子１４の抵抗値のばらつきに起因してＩｃＡとＩｂｉａｓとの電流比がばらつき、ＩｃＡすなわち増幅回路３０のバイアス電流がばらつく可能性がある。また、第１のトランジスタ１２の電流増幅率の温度変動や第１の抵抗素子１４の抵抗値の温度変動に起因してＩｃＡとＩｂｉａｓとの電流比が変動し、ＩｃＡすなわち増幅回路３０のバイアス電流が変動する可能性がある。
【００７９】
次に、本実施形態のバイアス回路１０Ｂについて解析する。バイアス補正回路５０における第３のトランジスタ５１のコレクタ電流値Ｉｃ３および第５のトランジスタ５３のコレクタ電流値Ｉｃ５は、下式（１０），（１１）によって表される。
Ｉｃ３＝Ｎ３×Ｉ０×ｅｘｐ（Ｖｂｅ３）・・・（１０）
Ｉｃ５＝Ｎ５×Ｉ０×ｅｘｐ（Ｖｂｅ５）・・・（１１）
Ｖｂｅ３：第３のトランジスタ５１のベース電圧値
Ｎ３：第３のトランジスタ５１のサイズ
Ｖｂｅ５：第５のトランジスタ５３のベース電圧値
Ｎ５：第５のトランジスタ５３のサイズ
上記（１１）式および（２）式より、下式（１２）が求められる。
Ｉｃ５＝Ｎ５×Ｉ０×ｅｘｐ（Ｖｂｅ３−Ｒ３×Ｉｃ５／β）・・・（１２）
【００８０】
ここで、カレントミラー回路のミラー比、すなわち出力電流／入力電流をＰ７／Ｐ６とすると、第５のトランジスタ５３のコレクタ電流値Ｉｃ５と第１のトランジスタ１２のコレクタ電流値Ｉｃ１とには、下式（１３）によって表される関係が成り立つ。
Ｉｃ５／Ｐ６＝Ｉｃ１／Ｐ７・・・（１３）
したがって、上記（１３）式、（１２）式および（５）式より、下式（１４）式が求められる。
Ｎ５／Ｐ６×ｅｘｐ（Ｖｂｅ３）／ｅｘｐ（Ｒ３×Ｐ６／Ｐ７×Ｉｃ１／β）
＝Ｎ１／Ｐ７×ｅｘｐ（ＶｂｅＡ）／ｅｘｐ（Ｒ１×Ｉｃ１／β）・・・（１４）
上記（１４）式によれば、Ｎ５／Ｐ６＝Ｎ１／Ｐ７かつＲ３×Ｐ６／Ｐ７＝Ｒ１、すなわちＲ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７である場合に、ＶｂｅＡ＝Ｖｂｅ３であることがわかる。このとき、上記（１０）式および（３）式より、下式（１５）が求められる。
ＩｃＡ＝ＮＡ／Ｎ３×ＩＣ３・・・（１５）
なお、ＩＣ３＝Ｉｂｉａｓと近似することができるので、上記（１５）式を下式（１６）のように近似することができる。
ＩｃＡ＝ＮＡ／Ｎ３×Ｉｂｉａｓ・・・（１６）
【００８１】
上記（１６）式によれば、エミッタ接地トランジスタ３１のコレクタ電流値ＩｃＡは、トランジスタの電流増幅率および抵抗素子の抵抗値に依存することなく、トランジスタのサイズ比ＮＡ／Ｎ３と定電流回路２０からの定電流値Ｉｂｉａｓとだけで定まることがわかる。したがって、Ｒ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７の条件を満たすときには、トランジスタの電流増幅率および抵抗素子の抵抗値がばらついても、エミッタ接地トランジスタ３１のコレクタ電流と定電流回路２０からの定電流との電流比が一定に保持され、エミッタ接地トランジスタ３１のコレクタ電流すなわち増幅回路３０のバイアス電流が一定に保持される。また、トランジスタの電流増幅率および抵抗素子の抵抗値が変動しても、エミッタ接地トランジスタ３１のコレクタ電流と定電流回路２０からの定電流との電流比が一定に保持され、エミッタ接地トランジスタ３１のコレクタ電流すなわち増幅回路３０のバイアス電流が一定に保持される。
【００８２】
このように、本実施形態のバイアス回路１０Ｂでは、Ｒ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７であることが好ましいが、バイアス回路１０Ｂの動作説明において上述したように、Ｒ１／Ｒ３、Ｎ５／Ｎ１およびＰ６／Ｐ７は一致しなくても、エミッタ接地トランジスタ３１のコレクタ電流のばらつきおよび温度変動を低減することができる。以下では、そのシミュレーション結果について説明する。
【００８３】
図５および図６は、第１の実施形態の増幅装置におけるＩｃＡとＩｃ１との電流比のばらつきを示す図である。図５には、第１のトランジスタ１２の電流増幅率βに対するＩｃＡとＩｃ１との電流比（ＩｃＡ／ＮＡ）／（Ｉｃ１／Ｎ１）のシミュレーション結果が示されており、図６には、第１の抵抗素子１４の抵抗値Ｒ１に対するＩｃＡとＩｃ１との電流比（ＩｃＡ／ＮＡ）／（Ｉｃ１／Ｎ１）のシミュレーション結果が示されている。なお、図６における横軸は、５００ｋΩに対する相対値ΔＲ１である。
【００８４】
図５では、βが５０，７５，１００，１５０，２００であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ１／Ｎ１）はそれぞれ７．３９，３．７９，２．７２，１．９５，１．６５である。この図５によれば、βが５０から２００までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ１／Ｎ１）のばらつき幅は５．７４であることがわかる。また、図６では、ΔＲ１が０．８，０．９，１．０，１．１，１．２であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ１／Ｎ１）はそれぞれ２．２３，２．４６，２．７２，３．００，３．３２である。この図６によれば、Ｒ１が５００ｋΩに対して０．８倍から１．２倍までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ１／Ｎ１）のばらつき幅は１．０８であることがわかる。
【００８５】
図７および図８は、第３の実施形態の増幅装置におけるＩｃＡとＩｃ３との電流比のばらつきを示す図である。図７には、第１のトランジスタ１２の電流増幅率βに対するＩｃＡとＩｃ３との電流比（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のシミュレーション結果が示されており、図８には、第１の抵抗素子１４の抵抗値に対するＩｃＡとＩｃ３との電流比（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のシミュレーション結果が示されている。なお、図８における横軸は、５００ｋΩに対する相対値ΔＲ１である。
【００８６】
Ｒ１／Ｒ３＝Ｎ５／Ｎ１を固定値Ｋ１とし、Ｐ６／Ｐ７を変数Ｋ２とした場合、図７では、曲線７１，７２，７３，７４，７５は、それぞれＫ２／Ｋ１＝０．５，０．７５，１．０，１．５，２．０のときの（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）を示している。また、図８では、曲線８１，８２，８３，８４，８５は、それぞれＫ２／Ｋ１＝０．５，０．７５，１．０，１．５，２．０のときの（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）を示している。
【００８７】
図７における曲線７１によれば、βが５０，７５，１００，１５０，２００であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ５．４４，３．９０，３．３０，２．７９，２．５７であり、βが５０から２００までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は２．８７であることがわかる。曲線７２によれば、βが５０，７５，１００，１５０，２００であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ２．２０，１．８６，１．７１，１．５８，１．５１であり、βが５０から２００までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は０．６９であることがわかる。曲線７３によれば、Ｒ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７であるので、βが５０から２００までばらついても、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）は１のまま一定であることがわかる。曲線７４によれば、βが５０，７５，１００，１５０，２００であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ０．２５，０．３４，０．４０，０．４８，０．５２であり、βが５０から２００までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は０．２７であることがわかる。曲線７５によれば、βが５０，７５，１００，１５０，２００であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ０．０７，０．１３，０．１８，０．２６，０．３０であり、βが５０から２００までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は０．２３であることがわかる。
【００８８】
このように、図７によれば、Ｋ２／Ｋ１が０．７５以上２．０以下であれば、第１の実施形態の増幅装置１に対して、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつきを約１／１０に低減可能であることがわかる。また、図７によれば、Ｋ２／Ｋ１＝１、すなわちＲ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７であれば、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつきをゼロとすることが可能であることがわかる。
【００８９】
図８における曲線８１によれば、ΔＲ１が０．８，０．９，１．０，１．１，１．２であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ２．９８，３．１４，３．３０，３．４７，３．６４であり、ΔＲ１が５００ｋΩに対して０．８倍から１．２倍までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は０．６６であることがわかる。曲線８２によれば、ΔＲ１が０．８，０．９，１．０，１．１，１．２であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ１．６３，１．６７，１．７１，１．７６，１．８０であり、ΔＲ１が５００ｋΩに対して０．８倍から１．２倍までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は０．１７であることがわかる。曲線８３によれば、Ｒ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７であるので、ΔＲ１が５００ｋΩに対して０．８倍から１．２倍までばらついても、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）は１のまま一定であることがわかる。曲線８４によれば、ΔＲ１が０．８，０．９，１．０，１．１，１．２であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ０．４５，０．４３，０．４０，０．３８，０．３７であり、ΔＲ１が５００ｋΩに対して０．８倍から１．２倍までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は０．０８であることがわかる。曲線８５によれば、ΔＲ１が０．８，０．９，１．０，１．１，１．２であるとき、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）はそれぞれ０．２２，０．２０，０．１８，０．１７，０．１５であり、ΔＲ１が５００ｋΩに対して０．８倍から１．２倍までばらつく場合、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき幅は０．０７であることがわかる。
【００９０】
このように、図８によれば、Ｋ２／Ｋ１が０．７５以上２．０以下であれば、第１の実施形態の増幅装置１に対して、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつきを約１／１０に低減可能であることがわかる。また、図８によれば、Ｋ２／Ｋ１＝１、すなわちＲ１／Ｒ３＝Ｎ５／Ｎ１＝Ｐ６／Ｐ７であれば、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつきをゼロとすることが可能であることがわかる。
【００９１】
以上、Ｒ１／Ｒ３＝Ｎ５／Ｎ１に対してＰ６／Ｐ７が異なる場合における（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき低減効果を示したが、Ｒ１／Ｒ３＝Ｐ６／Ｐ７に対してＮ５／Ｎ１が異なる場合、Ｎ５／Ｎ１＝Ｐ６／Ｐ７に対してＲ１／Ｒ３が異なる場合、およびＲ１／Ｒ３、Ｎ５／Ｎ１およびＰ６／Ｐ７が全て異なる場合であっても（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき低減効果を得ることができることは明らかである。
【００９２】
また、以上では、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）のばらつき低減効果を示したが、（ＩｃＡ／ＮＡ）／（Ｉｃ３／Ｎ３）の温度変動も低減可能であることは明らかである。
【００９３】
このように、第３の実施形態のバイアス回路１０Ｂでも、第１の実施形態と同一な構成を有しているので、第１の実施形態と同様の利点を得ることができる。更に、第３の実施形態のバイアス回路１０Ｂによれば、バイアス補正回路５０およびカレントミラー回路６０を有しているので、トランジスタの電流増幅率や抵抗素子の抵抗値のばらつきに起因する出力電圧のばらつきを低減することができると共に、トランジスタの電流増幅率や抵抗素子の抵抗値の温度変動に起因する出力電圧の変動を低減することができる。
【００９４】
したがって、第３の実施形態の増幅装置１Ｂでも、第１の実施形態と同様の利点を得ることができる。更に、第３の実施形態の増幅装置１Ｂによれば、トランジスタの電流増幅率や抵抗素子の抵抗値がばらついても、増幅回路３０の入力端子３０ｉに供給されるバイアスのばらつきをバイアス回路１０Ｂによって低減することができるので、増幅回路３０におけるバイアス電流のばらつきを低減することができる。また、第３の実施形態の増幅装置１Ｂによれば、トランジスタの電流増幅率や抵抗素子の抵抗値が温度によって変動しても、増幅回路３０の入力端子３０ｉに供給されるバイアスの温度変動をバイアス回路１０Ｂによって低減することができるので、増幅回路３０におけるバイアス電流のばらつきを低減することができる。
【００９５】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【００９６】
第１のインピーダンス素子と第２のインピーダンス素子との素子種類の組み合わせは、本実施形態に限られるものではない。例えば、第１のインピーダンス素子が抵抗素子であり、第２のインピーダンスがインダクタであってもよく、第１のインピーダンス素子がインダクタであり、第２のインピーダンスが抵抗素子であってもよい。
【００９７】
また、第１の実施形態および第２の実施形態では、ＮＰＮ型バイポーラトランジスタを用いた回路構成を例示したが、ＰＮＰ型バイポーラトランジスタを用いた回路構成であっても本発明が適用可能である。また、第２のトランジスタ１３を用いたエミッタホロワ回路を、ＭＯＳＦＥＴを用いたソースフォロア回路に置き換えても本発明が適用可能である。これらの場合、式（７）においてＩｂ２＝０となるが、第２のトランジスタ１３としてＮＰＮ型バイポーラトランジスタを用いた場合でも、（７）式右辺第２項を０と近似しているので、（８）式以下は同様に成立する。同様に、第３の実施形態でも、ＮＰＮ型バイポーラトランジスタに代えてＰＮＰ型バイポーラトランジスタを用いると共に、ＰＮＰ型バイポーラトランジスタに代えてＮＰＮ型バイポーラトランジスタを用いた回路構成であってもよい。また、第４のトランジスタ５２を用いたエミッタホロワ回路を、ＭＯＳＦＥＴを用いたソースフォロア回路に置き換えても本発明が適用可能である。
【００９８】
また、第３の実施形態では、第４のトランジスタ５２のエミッタと第３のトランジスタ５１のベースおよび第３の抵抗素子５４の一端との間に第４の抵抗素子５５が接続されているバイアス補正回路５０を例示したが、第４の抵抗素子５５の抵抗値はバイアス補正回路５０の電流補正に対して直接関係しないので、バイアス補正回路が第４の抵抗素子５５を有さない構成、すなわち第４のトランジスタ５２のエミッタと第３のトランジスタ５１のベースおよび第３の抵抗素子５４の一端とが直接接続される構成であっても、第３の実施形態と同様な利点を得ることができる。
【００９９】
また、第３の実施形態では、ＰＮＰ型バイポーラトランジスタによって構成されるカレントミラー回路６０を例示したが、カレントミラー回路の構成は本実施形態に限られるものではない。例えば、カレントミラー回路は、Ｐ型ＭＯＳＦＥＴによって構成されてもよいし、カスコード型のカレントミラー回路であってもよい。また、カレントミラー回路におけるトランジスタのエミッタ（ソース）には抵抗素子が挿入されていてもよい。
【０１００】
また、第３の実施形態では、第３のインピーダンス素子として抵抗素子を例示したが、第１のインピーダンス素子がインダクタである場合には、第３のインピーダンス素子はインダクタであることが好ましい。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態に係る増幅装置を示す回路図である。
【図２】エミッタ接地トランジスタのベース電流−ベース電圧特性を示す図である。
【図３】本発明の第２の実施形態に係る増幅装置を示す回路図である。
【図４】本発明の第３の実施形態に係る増幅装置を示す回路図である。
【図５】第１の実施形態の増幅装置におけるＩｃＡとＩｃ１との電流比のばらつきを示す図である。
【図６】第１の実施形態の増幅装置におけるＩｃＡとＩｃ１との電流比のばらつきを示す図である。
【図７】第３の実施形態の増幅装置におけるＩｃＡとＩｃ３との電流比のばらつきを示す図である。
【図８】第３の実施形態の増幅装置におけるＩｃＡとＩｃ３との電流比のばらつきを示す図である。
【符号の説明】
【０１０２】
１，１Ｂ…増幅装置、１０，１０Ｂ…バイアス回路、１２…第１のトランジスタ、１３…第２のトランジスタ、１４…第１の抵抗素子（第１のインピーダンス素子）、１５…抵抗素子（第１のインピーダンス素子）、２０…定電流回路、３０…増幅回路、３１…エミッタ接地トランジスタ、４０…容量素子、５０…バイアス補正回路、６０…カレントミラー回路、５１…第３のトランジスタ、５２…第４のトランジスタ、５３…第５のトランジスタ、５４…第３の抵抗素子（第３のインピーダンス素子）。
【図１】
2007159085.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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