(57)【要約】【課題】容量値精度に優れた容量素子と、トリミングにより正確に調整された抵抗素子とを内蔵する受動素子内蔵配線回路基板及びその製造方法を提供することを目的とする。【解決手段】絶縁層を介して少なくとも１層の配線層、ビア及び受動素子が形成された受動素子内蔵の配線基板であって、前記受動素子は容量素子４０と抵抗素子５０とで構成され、前記容量素子４０は誘電体層２１を容量素子用上部電極１３ａと容量素子用下部電極１２ａとで狭持するように、前記抵抗素子５０は前記誘電体層２１上の絶縁層３３上に形成されており、前記容量素子４０と前記抵抗素子５０とは前記絶縁層３３にて分離されていることを特徴とする受動素子内蔵配線回路基板。【選択図】図１
2007036095.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層を介して少なくとも１層の配線層、ビア及び受動素子が形成された受動素子内蔵の配線基板であって、前記受動素子は容量素子と抵抗素子とで構成され、前記容量素子は誘電体層を容量素子用上部電極と容量素子用下部電極とで狭持するように、前記抵抗素子は前記誘電体層上の絶縁層上に形成されており、前記容量素子と前記抵抗素子とは前記絶縁層にて分離されていることを特徴とする受動素子内蔵配線回路基板。
【請求項２】
前記誘電体層は熱可塑性樹脂及び／又は熱硬化性樹脂を含む誘電材料で形成されていることを特徴とする請求項１記載の受動素子内蔵配線回路基板。
【請求項３】
前記誘電材料はさらに誘電性フィラーを含むことを特徴とする請求項１または２記載の受動素子内蔵配線回路基板。
【請求項４】
前記抵抗素子は熱可塑性樹脂及び／又は熱硬化性樹脂を含む抵抗ペーストにより形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の受動素子内蔵配線回路基板。
【請求項５】
前記抵抗ペーストはさらにカーボンフィラーを含むことを特徴とする請求項４記載の受動素子内蔵配線回路基板。
【請求項６】
少なくとも以下の工程を具備することを特徴とする請求項１乃至５のいずれか一項に記載の受動素子内蔵配線回路基板の製造方法。
（ａ）誘電体層の両面に金属層が形成された誘電体シートを作製する工程。
（ｂ）誘電体層の他方の面の金属層をパターニング処理して、誘電体層の一方の面に容量素子用下部電極及び配線層を形成する工程。
（ｃ）誘電体層の一方の面に容量素子用下部電極及び配線層が形成された誘電体シートと別途作製した配線回路基板とを半硬化性絶縁樹脂シートを介して積層する工程。
（ｄ）誘電体層の一方の面の金属層をパターニング処理して、金属層の所定位置に開口部を形成し、レーザー加工等によりビア用孔を形成する工程。
（ｅ）金属層上及びビア用孔内に電気銅めっきにより導体層及びビアを形成する工程。
（ｆ）導体層をパターニング処理し、容量素子用上部電極及び配線層を形成する工程。
（ｇ）絶縁層を形成する工程。
（ｈ）絶縁層の所定位置に一対の抵抗素子用電極、配線層及びビアを形成する工程。
（ｉ）一対の抵抗素子用電極間に抵抗体を形成し、抵抗素子を作製する工程。
【請求項７】
少なくとも以下の工程を具備することを特徴とする請求項１乃至５のいずれか一項に記載の受動素子内蔵配線回路基板の製造方法。
（ａ）誘電体層の両面に金属層が形成された誘電体シートを作製する工程。
（ｂ）誘電体層に形成された両面の金属層をパターニング処理して、誘電体層の一方の面に容量素子用上部電極及び配線層を、誘電体層の他方の面に容量素子用下部電極及び配線層をそれぞれ形成する工程。
（ｃ）両面に容量素子用上部電極、容量素子用下部電極及び配線層が誘電体シートの両面に半硬化性絶縁樹脂シートを配し、別途作製した配線回路基板と積層し、最上層に絶縁層を形成する工程。
（ｄ）絶縁層の所定位置に一対の抵抗素子用電極、配線層及びビアを形成する工程。
（ｅ）一対の抵抗素子用電極間に抵抗体を形成し、抵抗素子を作製する工程。
【請求項８】
前記抵抗体は印刷にて形成されることを特徴とする請求項６または７に記載の受動素子内蔵配線回路基板の製造方法。
【請求項９】
前記抵抗体はめっきにて形成されることを特徴とする請求項６または７に記載の受動素子内蔵配線回路基板の製造方法。
【請求項１０】
前記抵抗素子用電極の表面に貴金属層が形成されていることを特徴とする請求項６または７に記載の受動素子内蔵配線回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に使用される配線回路基板に関し、詳しくは、容量素子と抵抗素子が内蔵された受動素子内蔵配線回路基板及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の電子機器の高密度化、高速化に伴い、プリント配線版の高密度化対応、高周波数対応への要求が益々高まっている。
高密度化を図る上で実装部品の小型化が進んでいるが、実装歩留りを考えると、現在以上の小型化は限界に近い。
従来、抵抗やコンデンサといった受動電子部品は、はんだ接続にてプリント配線板に実装されていたが、最近にあっては、厚膜や薄膜の誘電体材料、抵抗材料をプリント配線板に局所的に形成し、層間容量素子及び抵抗素子として用いる方法が提案されている（例えば、特許文献１及び特許文献２参照）。
【０００３】
従来の容量素子内蔵の配線回路基板の一例を図９（ａ）に、抵抗素子内蔵の配線回路基板の一例を図９（ｂ）に、受動素子内蔵の配線回路基板の一例を図９（ｃ）にそれぞれ示す。
容量素子内蔵の配線回路基板としては、例えば図９（ａ）に示すようなもので、容量素子内蔵の配線回路基板７０の製造方法としては、絶縁基材３６上の容量素子用下部電極１９ｂ上に、例えば、エポキシ樹脂にチタン酸バリウムを分散させた誘電ペーストを印刷、乾燥、硬化して誘電体層２３を形成し、誘電体層２３及び電極１９ｃ間に例えば、フェノール樹脂に銅フイラーを分散させた導電ペーストを印刷、乾燥硬化して容量素子用上部電極７１及び引き出し電極７２を形成し、誘電体層２３が容量素子用下部電極１９ｂと容量素子用上部電極７１とで狭持された容量素子４０ｂを作製するものである。
【０００４】
抵抗素子内蔵の配線回路基板としては、例えば図９（ｂ）に示すようなもので、抵抗素子内蔵の配線回路基板８０の製造方法としては、絶縁基材３６上の抵抗素子用電極１９ｄと１９ｅ間に、例えば、フェノール樹脂にカーボンフイラーを分散させた抵抗ペーストを印刷、乾燥硬化して抵抗体５３を形成し、抵抗素子用電極１９ｄと１９ｅ間に抵抗素子５０ｂを作製するものである。
【０００５】
また、受動素子内蔵の配線回路基板としては、例えば図９（ｃ）に示すようなもので、受動素子内蔵の配線基板９０の製造方法としては、図１０（ａ）〜（ｆ）に示すように、まず、エポキシ樹脂にチタン酸バリウムを分散・させた誘電体層２４に銅箔等の金属層１１を積層した誘電体シート２０ｃと、銅箔等の金属層１２上の所定位置にエポキシ樹脂にカーボンブラックを分散させた抵抗体ペーストをスクリーン印刷し、乾燥硬化して抵抗体５４を形成した抵抗体シート２０ｄとを準備する（図１０（ａ）参照）。
【０００６】
次に、誘電体シート２０ｃと抵抗体シート２０ｄをラミネートし、誘電体２４に抵抗体５４が埋め込まれた抵抗体・誘電体層一体型シート２０ｅを作製する（図１０（ｂ）参照）。
【０００７】
次に、抵抗体・誘電体層一体型シート２０ｅの両面にドライフィルムレジストをラミネートする等の方法で感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、レジストパターン４８ａ、４９ａ及び４９ｂを形成する（図１０（ｃ）参照）。
【０００８】
次に、レジストパターン４８ａをマスクにして金属層１１を、レジストパターン４９ａ
及び４９ｂをマスクにして金属層１２をエッチングして、誘電体層２４の両面に容量素子用上部電極１１ｃと容量素子用下部電極１２ｅを、抵抗体５４の両端部に抵抗素子用電極１２ｃ及び１２ｄを形成し、容量素子４０ｃ及び抵抗素子５０ｂが形成された一体型シート２０ｆを作製する（図１０（ｄ）参照）。
【０００９】
次に、容量素子４０ｃ及び抵抗素子５０ｂが形成された一体型シート２０ｆとプリプレグ３５を積層することにより（図１０（ｅ）参照）、容量素子４０ｃ及び抵抗素子５０ｂが内蔵された受動素子内蔵の配線基板９０を得るというものである（図１０（ｆ）参照）。
【００１０】
容量素子、抵抗素子の両方を印刷で作製すると、容量素子の膜厚バラツキが発生し、容量の精度が落ちる。
特に、容量素子は抵抗素子よりも面積が大きい場合が多くトリミングでの調整は手間がかかる。
【００１１】
容量素子の誘電体層をフィルムシートで作製し、抵抗素子の抵抗体は誘電体層へ埋め込む構造とすると、電極形成前に抵抗体が埋め込まれてしまうため、抵抗素子のトリミングが難しくなってしまう。
図１０（ｄ）に示す構造でトリミングを行うと、トリミング部分が溝となってしまうため、絶縁層３５ａ形成時に空間ができてしまうなど、密着性が悪いという問題がある。
【００１２】
さらに、誘電体層２４に有る程度の流動性が求められるので材料選択の幅が狭いという問題がある。
また、誘電体層の膜厚が変動する可能性が高く、制御が難しい。
【特許文献１】特開平８−１２５３０２号公報
【特許文献２】特開２００１−１８９５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記問題点に鑑み考案されたものであり、容量値精度に優れた容量素子と、トリミングにより正確に調整された抵抗素子とを内蔵する受動素子内蔵配線回路基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に於いて上記課題を達成するために、まず、請求項１においては、絶縁層を介して少なくとも１層の配線層、ビア及び受動素子が形成された受動素子内蔵の配線基板であって、前記受動素子は容量素子と抵抗素子とで構成され、前記容量素子は誘電体層を容量素子用上部電極と容量素子用下部電極とで狭持するように、前記抵抗素子は前記誘電体層上の絶縁層上に形成されており、前記容量素子と前記抵抗素子とは前記絶縁層にて分離されていることを特徴とする受動素子内蔵配線回路基板としたものである。
【００１５】
また、請求項２においては、前記誘電体層は熱可塑性樹脂及び／又は熱硬化性樹脂を含む誘電材料で形成されていることを特徴とする請求項１記載の受動素子内蔵配線回路基板としたものである。
【００１６】
また、請求項３においては、前記誘電材料はさらに誘電性フイラーを含むことを特徴とする請求項１または２記載の受動素子内蔵配線回路基板としたものである。
【００１７】
また、請求項４においては、前記抵抗素子は熱可塑性樹脂及び／又は熱硬化性樹脂を含む抵抗ペーストにより形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の受動素子内蔵配線回路基板としたものである。
【００１８】
また、請求項５においては、前記抵抗ペーストはさらにカーボンフイラーを含むことを特徴とする請求項４記載の受動素子内蔵配線回路基板としたものである。
【００１９】
また、請求項６においては、少なくとも以下の工程を具備することを特徴とする請求項１乃至５のいずれか一項に記載の受動素子内蔵配線回路基板の製造方法としたものである（ａ）誘電体層の両面に金属層が形成された誘電体シートを作製する工程。
（ｂ）誘電体層の一方の面の金属層をパターニング処理して、容量素子用下部電極及び配線層を形成する工程。
（ｃ）一方の面に容量素子用下部電極及び配線層が形成された誘電体シートと別途作製した配線回路基板とを半硬化性絶縁樹脂シートを介して積層する工程。
（ｄ）誘電体層の他方の面の金属層をパターニング処理して、金属層の所定位置に開口部を形成し、レーザー加工等によりビア用孔を形成する工程。
（ｅ）金属層上及びビア用孔内に電気銅めっきにより導体層及びビアを形成する工程。
（ｆ）導体層をパターニング処理し、容量素子用上部電極及び配線層を形成する工程。
（ｇ）絶縁層を形成する工程。
（ｈ）絶縁層の所定位置に一対の抵抗素子用電極、配線層及びビアを形成する工程。
（ｉ）一対の抵抗素子用電極間に抵抗体を形成し、抵抗素子を作製する工程。
【００２０】
また、請求項７においては、少なくとも以下の工程を具備することを特徴とする請求項１乃至５のいずれか一項に記載の受動素子内蔵配線回路基板の製造方法としたものである（ａ）誘電体層の両面に金属層が形成された誘電体シートを作製する工程。
（ｂ）誘電体層に形成された両面の金属層をバターニング処理して、誘電体層の一方の面に容量素子用上部電極及び配線層を、誘電体層の他方の面に容量素子用下部電極及び配線層をそれぞれ形成し、前記誘電体層が前記容量素子用上部電極と前記容量素子用下部電極とで挟持された容量素子が形成された誘電体シートを作製する工程。
（ｃ）容量素子が形成された誘電体シートの両面に半硬化性絶縁樹脂シートを配し、別途作製した配線回路基板と積層し、最上層に絶縁層を形成する工程。
（ｄ）絶縁層の所定位置に一対の抵抗素子用電極、配線層及びビアを形成する工程。
（ｅ）一対の抵抗素子用電極間に抵抗体を形成し、抵抗素子を作製する工程。
【００２１】
また、請求項８においては、前記抵抗体は印刷にて形成されることを特徴とする請求項６または７に記載の受動素子内蔵配線回路基板の製造方法としたものである。
【００２２】
また、請求項９においては、前記抵抗体はめっきにて形成されることを特徴とする請求項６または７に記載の受動素子内蔵配線回路基板の製造方法としたものである。
【００２３】
さらにまた、請求項１０においては、前記抵抗素子用電極の表面に貴金属層が形成されていることを特徴とする請求項６または７に記載の受動素子内蔵配線回路基板の製造方法としたものである。
【発明の効果】
【００２４】
本発明によれば、膜厚一定の誘電体層を用いて容量素子を作製するため、容量精度に優れた容量素子を得ることができる。
【００２５】
また、容量素子と抵抗素子とが絶縁層にて分離されているため、容量素子と抵抗素子のレイアウトを自由に設定できる。
【００２６】
さらに、抵抗素子の抵抗体全体が表面に露出しているので、抵抗値を測定しながらトリミングできるため抵抗値精度の高い抵抗素子を得ることができる。
以上の結果から、容量精度に優れた容量素子と、トリミングにより正確に調整された抵抗素子とを内蔵する受動素子内蔵配線回路基板を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下本発明の実施の形態につき説明する。
図１（ａ）及び（ｂ）は、本発明の受動素子内蔵配線回路基板の一実施例を示す部分模式構成断面図である。
受動素子内蔵配線回路基板１００は、容量素子４０と抵抗素子５０が内蔵された受動素子内蔵配線回路基板で、容量素子４０と抵抗素子５０とは絶縁層３３にて分離されおり、容量素子４０と抵抗素子５０とは絶縁層３３にて分離されているため、容量素子４０と抵抗素子５０のレイアウトを自由に設定できる。
容量素子４０は誘電体層２１が容量素子用下部電極１２ａと容量素子用上部電極１３ａとで狭持されており、誘電体層２１は膜厚が一定の誘電体シートから形成されている。
抵抗素子５０は一対の抵抗素子用電極１５ａ及び１５ｂ間に印刷、もしくはめっきにて抵抗体５１を設けた構造になっている。
【００２８】
容量素子用下部電極１２ａはビア１４、配線層１３ｂ、ビア１６を介して最上層の配線層１５ｄに、容量素子用上部電極１３ａはビア１６を介して配線層１５ａにそれぞれ接続されており、配線回路基板状態での容量素子の容量チェックが可能である。
また、抵抗素子用電極１５ａ及び１５ｂの先端部１５ｃの表面には金もしくは銀等の貴金属層（特に、図示せず）を形成し、抵抗体５１と抵抗素子用電極１５ａ及び１５ｂとの接触抵抗の低減化を図っている。
【００２９】
抵抗素子５０は容量素子４０よりも外層に形成することが可能になり、抵抗体５１が露出した状態で抵抗値を測定しながらトリミングができるため、抵抗素子の抵抗値精度を向上させることができる。
【００３０】
受動素子内蔵配線回路基板２００は、基本構成は上記受動素子内蔵配線回路基板１００とほぼ同じ構成で、製造方法の違いにより、容量素子用下部電極１２ａから最上層の配線層１５ｄへの電気接続をビア１６ｂにて直接行っているところが違うだけである。
【００３１】
以下本発明の受動素子内蔵配線回路基板の製造方法についいて説明する。
図２（ａ）〜（ｇ）、図３（ｈ）〜（ｍ）及び図４（ｎ）〜（ｐ）は請求項６に係る受動素子内蔵配線回路基板の製造方法の一実施例を示す模式構成断面図である。
まず、エポキシ系樹脂、ポリイミド系樹脂、ポリオレフイン樹脂、ＬＣＰ（液晶ポリマー）樹脂等からなる熱可塑性樹脂及び／又は熱硬化性樹脂に、チタン酸バリウム、酸化チタン、チタン酸カルシウム等の誘電性フイラーを混入した誘電体シートの両面に銅箔等からなる金属層１１及び金属層１２を積層し、誘電体層２１両面に金属層１１及び１２が積層された誘電体層一体型シート２０を作製する（図２（ａ）参照）。
ここで、金属層１１としては１２μｍ厚程度の銅箔が使用される。
【００３２】
次に、誘電体層一体型シート２０の両面に感光性のドライフィルムをラミネートする等の方法で感光層を形成し、一方の面の感光層は、パターン露光、現像等のパターニング処理を行ってレジストパターン４１ａ及び４１ｂを、他方の面の感光層は、全面露光、現像処理を行ってレジスト層４２を形成する（図２（ｂ）参照）。
【００３３】
次に、レジストパターン４１ａ及び４１ｂをマスクにして金属層１２をエッチングした
後、レジストパターン４１ａ及び４１ｂ、レジスト層４２を専用の剥離液で除去して、容量素子用下部電極１２ａ、配線層１２ｂを形成し、誘電体層２１の一方の面に金属層１１が、他方の面に容量素子用下部電極１２ａ及び配線層１２ｂが形成された誘電体層一体型シート２０ａを作製する（図２（ｃ）参照）。
【００３４】
次に、誘電体層一体型シート２０ａと、半硬化性絶縁樹脂シート３２と、別途作製した配線回路基板３０とを積層し（図２（ｄ）参照）、加圧、加熱処理して、配線回路基板３０上に絶縁層３２ａを介して誘電体層一体型シート２０ａが積層された積層材６０を作製する（図２（ｅ）参照）。
ここで、配線回路基板の事例として、絶縁基材３１の両面に配線層１７ａ、ビア１８及び電極１９が形成された両面配線回路基板を示したが、層数構成等はこれに限定されることなく、あらゆる配線回路基板が使用できる。
【００３５】
次に、積層材６０の配線回路基板３０の電極１９を保護する目的で、粘着性の保護シート等を貼付して保護層６１を形成し、金属層１１をフォトエッチング加工して、金属層１１の所定位置に開口部１１ｃを形成する（図２（ｆ）参照）。
【００３６】
次に、開口部１１ｃよりＵＶ／ＹＡＧレーザー等のレーザービームを照射し、誘電体層２１を孔開け加工し、ビア用孔２１ａを形成する。
さらに、ビア用孔２１ａのデスミア処理を行って、無電解銅めっき等によりビア用孔２１ａ内及び金属層１２上にめっき下地導電層（特に、図示せず）を形成する（図２（ｇ）参照）。
【００３７】
次に、めっき下地導電層及び金属層１２をめっき電極にして電解銅めっきを行い、導体層１３及びビア１４を形成する（図３（ｈ）参照）。
【００３８】
次に、導体層１３上に感光性ドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等のパターニング処理を行って、導体層１３上の所定位置にレジストパターン４３ａ及び４３ｂを形成する（図３（ｉ）参照）。
【００３９】
次に、レジストパターン４３ａ及び４３ｂをマスクにして導体層１３を塩化第２銅等のエッチング液でエッチングし、レジストパターン４３ａ及び４３ｂを専用の剥離液で除去し、誘電体層２１の所定位置に容量素子用上部電極１３ａ及び配線層１３ｂ、１３ｃ、１３ｄを形成し、誘電体層２１が容量素子用上部電極１３ａと容量素子用下部電極１２ａとで狭持された容量素子４０を作製する（図３（ｊ）参照）。
ここで、容量素子用下部電極１２ａはビア１４にて配線層１３ｄと電気的に接続される。
【００４０】
次に、容量素子用上部電極１３ａ及び配線層１３ｂ、１３ｃ、１３ｄ上にプリプレグを積層する等の方法で絶縁層３３を形成する（図３（ｋ）参照）。
さらに、レーザー加工等により絶縁層３３の所定位置にビア用孔３３ａを形成し、ビア用孔３３ａのデスミア処理を行って、無電解銅めっき等によりビア用孔３３ａ内及び絶縁層３３上にめっき下地導電層（特に、図示せず）を形成する（図３（１）参照）。
【００４１】
次に、絶縁層３３上に感光性ドライフィルムをそれぞれラミネートする等の方法で感光層を形成し、パターン露光、現像等のパターニング処理を行って、絶縁層３３上の所定位置にレジストパターン４４ａ及び４４ｂを形成する（図３（ｍ）参照）。
【００４２】
次に、めっき下地導電層めっき電極にして電解銅めっきを行い、導体層１５及びビア１６を形成する（図４（ｎ）参照）。
【００４３】
次に、レジストパターン４４ａ及び４４ｂを専用の剥離液で除去し、レジストパターン４４ａ及び４４ｂの下部にあっためっき下地導電層をクイックエッチングで除去し、一対の抵抗素子用電極１５ａ及び１５ｂと配線層１５ｄを形成する。
ここで、容量素子用上部電極１３ａと抵抗素子用電極１５ａとはビア１６ａにて、配線層１３ｄと配線層１５ｄとがビア１６にてそれぞれ電気的に接続され、容量素子用下部電極１２ａは配線層１５ｄと電気的に接続される。
さらに、一対の抵抗素子用電極１５ａ及び１５ｂの先端部１５ｃにマスク金めっき等にて所定厚の貴金属層（特に、図示せず）を形成する（図４（０）参照）。
【００４４】
次に、保護層６１を剥離し、エポキシ樹脂、フェノール樹脂等の熱可塑性樹脂及び／又は熱硬化性樹脂にカーボンフイラーを混入分散した抵抗ペーストを一対の抵抗素子用電極１５ａ及び１５ｂ間にスクリーン印刷、乾燥、硬化して抵抗体５１を形成するか、めっき抵抗を形成する部分をレジストパターンにて開口させ一対の抵抗素子用電極１５ａ及び１５ｂ間に、電解ニッケル・リン・鉄合金めっきを行い、レジストパターンを剥離することで、めっきにて０．３μｍ厚の抵抗体５１を形成するかのいずれかの方法で抵抗素子５０を作製し、容量素子４０及び抵抗素子５０が内蔵された受動素子内蔵配線回路基板１００を得ることができる（図４（ｐ）参照）。
さらに、必要であれば、ビルドアッププロセスを経ることにより、所望の層数の受動素子内蔵配線回路基板を得ることができる。
【００４５】
図５（ａ）〜（ｆ）及び図６（ｇ）〜（ｊ）は請求項７に係る受動素子内蔵配線回路基板の製造方法の一実施例を示す模式構成断面図である。
まず、エポキシ系樹脂、ポリイミド系樹脂、ポリオレフイン樹脂、ＬＣＰ（液晶ポリマー）樹脂等からなる熱可塑性樹脂及び／又は熱硬化性樹脂に、チタン酸バリウムや酸化チタン等の誘電性フイラーを混入した誘電体シートの両面に銅箔等からなる金属層１１及び金属層１２を積層し、誘電体層両面に金属層が積層された誘電体層一体型シート２０を作製する（図５（ａ）参照）。
ここで、金属層１１としては１２μｍ厚程度の銅箔が使用される。
【００４６】
次に、誘電体層一体型シート２０の両面に感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等のパターニング処理を行って、一方の面の金属層１１上にレジストパターン４５ａ及び４５ｂを、他方の面の金属層１２上にレジストパターン４６ａ及び４６ｂを形成する（図５（ｂ）参照）。
【００４７】
次に、レジストパターン４５ａ及び４５ｂをマスクにして金属層１１を、レジストパターン４６ａ及び４６ｂをマスクにして金属層１２をそれぞれエッチングした後、レジストパターン４５ａ、４５ｂ、４６ａ及び４６ｂを専用の剥離液で除去して、誘電体層２１の一方の面に容量素子用上部電極１１ａ及び配線層１１ｂを、他方の面に容量素子用下部電極１２ａ及び配線層１２ｂをそれぞれ形成し、誘電体層２１が容量素子用上部電極１１ａと容量素子用下部電極１２ａとで狭持されて容量素子４０ａを作製し、容量素子４０ａが形成された誘電体層一体型シート２０ｂを作製する（図５（ｃ）参照）。
【００４８】
次に、半硬化性絶縁樹脂シート３４と、誘電体層一体型シート２０ｂと、半硬化性絶縁樹脂シート３２と、別途作製した配線回路基板３０とを積層し（図５（ｄ）参照）、加圧、加熱処理して、配線回路基板３０上に絶縁層３２ａを介して誘電体層一体型シート２０ｂが積層され、最上層に絶縁層３４ａが形成された積層材６０ａを作製する（図５（ｅ）参照）。
ここで、配線回路基板の事例として、絶縁基材３１の両面に配線層１７ａ、ビア１８及び電極１９が形成された両面配線回路基板を示したが、層数構成等はこれに限定されることなく、あらゆる配線回路基板が使用できる。
【００４９】
次に、積層材６０ａの配線回路基板３０の電極１９を保護する目的で、粘着性の保護シート等を貼付し、保護層６１を形成する。
次に、レーザー加工等により孔開け加工して、絶縁層３４ａの所定位置にビア用孔３４ｂ及び３４ｃを形成する。さらに、ビア用孔３４ｂ及び３４ｃのデスミア処理を行って、無電解銅めっき等によりビア用孔３４ｂ及び３４ｃ内及び絶縁層３４ａ上にめっき下地導電層（特に、図示せず）を形成する（図５（ｆ）参照）。
【００５０】
次に、めっき下地導電層が形成された絶縁層３４ａ上に感光性ドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等のパターニング処理を行って、絶縁層３４ａ上の所定位置にレジストパターン４７ａ及び４７ｂを形成する（図６（ｇ）参照）。
【００５１】
次に、めっき下地導電層をめっき電極にして電解銅めっきを行い、導体層１５及びビア１６ａ、１６ｂを形成する（図６（ｈ）参照）。
【００５２】
次に、レジストパターン４７ａ及び４７ｂを専用の剥離液で除去し、レジストパターン４７ａ及び４７ｂの下部にあっためっき下地導電層をクイックエッチングで除去し、一対の抵抗素子用電極１５ａ及び１５ｂと配線層１５ｄを形成する。
ここで、容量素子用下部電極１２ａと配線層１５ｄとはビア１６ｂにて、容量素子用上部電極１１ａと抵抗素子用電極１５ａとはビア１６ａにて電気的に接続される。
さらに、一対の抵抗素子用電極１５ａ及び１５ｂの先端部１５ｃにマスク金めっき等にて所定厚の貴金属層（特に、図示せず）を形成する（図６（ｉ）参照）。
【００５３】
次に、保護層６１を剥離し、エポキシ樹脂、フェノール樹脂等の熱可塑性樹脂及び／又は熱硬化性樹脂にカーボンフイラーを混入分散した抵抗ペーストを一対の抵抗素子用電極１５ａ及び１５ｂ間にスクリーン印刷、乾燥、硬化して抵抗体５１を形成するか、めっき抵抗を形成する部分をレジストパターンにて開口させ一対の抵抗素子用電極１５ａ及び１５ｂ間に、電解ニッケル・リン・鉄合金めっきを行い、レジストパターンを剥離することで、めっきにて０．３μｍ厚の抵抗体５１を形成するかのいずれかの方法で抵抗素子５０を作製し、容量素子４０ａ及び抵抗素子５０からなる受動素子内蔵配線回路基板２００を得る（図６（ｊ）参照）。
【実施例１】
【００５４】
まず、ポリイミド樹脂にチタン酸カルシウムを分散させた誘電体シートの両面に１２μｍ厚の銅箔からなる金属層１１および１２を積層し、誘電体層２１両面に金属層１１及び１２が積層された誘電体層一体型シート２０を作製した（図２（ａ）参照）。
【００５５】
次に、誘電体層一体型シート２０の両面に１５μｍ厚のドライフィルムフォトレジストをラミネートして感光層を形成し、一方の面の感光層はパターン露光、現像等のパターニング処理を行ってレジストパターン４１ａ及び４１ｂを、他方の面の感光層は全面露光、現像処理してレジスト層４２を形成した（図２（ｂ）参照）。
【００５６】
次に、レジストパターン４１ａ及び４１ｂをマスクにして金属層１２をエッチングした後、レジストパターン４１ａ及び４１ｂ、レジスト層４２を専用の剥離液で除去して、容量素子用下部電極１２ａ、配線層１２ｂを形成し、誘電体層２１の一方の面に金属層１１が、他方の面に容量素子用下部電極１２ａ及び配線層１２ｂが形成された誘電体層一体型シート２０ａを作製した（図２（ｃ）参照）。
【００５７】
次に、誘電体層一体型シート２０ａと、半硬化性絶縁樹脂シート３２と、ガラスクロス
にエポキシ樹脂を含浸させた絶縁基材３１の両面に配線層１７ａ、ビア１８及び電極１９が形成された配線回路基板３０とを積層し（図２（ｄ）参照）、真空プレス機により１７５℃、３０分／２ＭＰａで加熱、加圧処理して、配線回路基板３０上に絶縁層３２ａを介して誘電体層一体型シート２０ａが積層された積層材６０を作製した（図２（ｅ）参照）。
【００５８】
次に、積層材６０の配線回路基板３０の電極１９を保護する目的で、粘着性の保護シート等を貼付して保護層６１を形成し、金属層１１をフォトエッチング加工して、金属層１１の所定位置に開口部１１ｃを形成した（図２（ｆ）参照）。
【００５９】
次に、開口部１１ｃよりＵＶ／ＹＡＧレーザー等のレーザービームを照射し、誘電体層２１を孔開け加工し、ビア用孔２１ａを形成した。さらに、ビア用孔２１ａのデスミア処理を行って、無電解銅めっき等によりビア用孔２１ａ内及び金属層１２上にめっき下地導電層（特に、図示せず）を形成した（図２（ｇ）参照）。
【００６０】
次に、めっき下地導電層及び金属層１２をめっき電極にしてパネル銅めっきを行い、導体層１３及びビア１４を形成した（図３（ｈ）参照）。
【００６１】
次に、導体層１３上にドライフィルムフォトレジストをラミネートして感光層を形成し、パターン露光、現像等のパターニング処理を行って、導体層１３上の所定位置にレジストパターン４３ａ及び４３ｂを形成した（図３（ｉ）参照）。
【００６２】
次に、レジストパターン４３ａ及び４３ｂをマスクにして導体層１３を塩化第２銅等のエッチング液でエッチングした後、レジストパターン４３ａ及び４３ｂを炭酸カルシウム溶液で剥離、除去し、誘電体層２１の所定位置に容量素子用上部電極１３ａ及び配線層１３ｂ、１３ｃ、１３ｄを形成し、誘電体層２１が容量素子用上部電極１３ａと容量素子用下部電極１２ａとで狭持された容量素子４０を作製した（図３（ｊ）参照）。
ここで、容量素子用下部電極１２ａはビア１４にて配線層１３ｄと電気的に接続された。
【００６３】
次に、容量素子用上部電極１３ａ及び配線層１３ｂ、１３ｃ、１３ｄ上にプリプレグを積層して絶縁層３３を形成した（図３（ｋ）参照）。
さらに、ＵＶ／ＹＡＧレーザーを用いたレーザー加工により絶縁層３３の所定位置にビア用孔３３ａを形成し、ビア用孔３３ａのデスミア処理を行って、無電解銅めっき等によりビア用孔３３ａ内及び絶縁層３３上にめっき下地導電層（特に、図示せず）を形成した（図３（１）参照）。
【００６４】
次に、めっき下地導電層が形成された絶縁層３３上にドライフィルムフォトレジストをラミネートして感光層を形成し、パターン露光、現像等のパターニング処理を行って、導体層１３上の所定位置にレジストパターン４４ａ及び４４ｂを形成した（図３（ｍ）参照）。
【００６５】
次に、めっき下地導電層めっき電極にしてパネル銅めっきを行い、導体層１５及びビア１６を形成した（図４（ｎ）参照）。
【００６６】
次に、レジストパターン４３ａ及び４３ｂを炭酸ナトリウム溶液からなる剥離液で除去し、レジストパターン４３ａ及び４３ｂの下部にあっためっき下地導電層をクイックエッチングで除去し、一対の抵抗素子用電極１５ａ及び１５ｂと配線層１５ｄを形成した。
ここで、容量素子用上部電極１１ａと抵抗素子用電極１５ａとはビア１６にて、配線層１３ｄと配線層１５ｄとはビア１６にてそれぞれ電気的に接続され、容量素子用下部電極１２ａは配線層１５ｄと電気的に接続された。
【００６７】
さらに、一対の抵抗素子用電極１５ａ及び１５ｂの先端部１５ｃにマスク銀めっき等にて約１μｍ厚の貴金属層（特に、図示せず）を形成した（図４（０）参照）。
【００６８】
次に、保護層６１を剥離し、フェノール樹脂にカーボンフイラーを混入分散した抵抗ペーストを一対の抵抗素子用電極１５ａ及び１５ｂ間にスクリーン印刷し、９０℃、１０分乾燥後、２００℃、２時間で硬化して抵抗体５１を形成して抵抗素子５０を作製し、容量素子４０及び抵抗素子５０が内蔵された受動素子内蔵配線回路基板１００を得た（図４（ｐ）参照）。
【実施例２】
【００６９】
まず、ポリイミド樹脂にチタン酸カルシウムを分散させた誘電体シートの両面に１２μｍ厚の銅箔からなる金属層１１および１２を積層し、誘電体層２１両面に金属層１１及び１２が積層された誘電体層一体型シート２０を作製した（図５（ａ）参照）。
【００７０】
次に、誘電体層一体型シート２０の両面に１５μｍ厚のドライフィルムフォトレジストをラミネートして感光層を形成し、パターン露光、現像等のパターニング処理を行って、金属層１１上の所定位置にレジストパターン４５ａ及び４５ｂを、金属層１２上の所定位置にレジストパターン４６ａ及び４６ｂをそれぞれ形成した（図５（ｂ）参照）。
【００７１】
次に、レジストパターン４５ａ及び４５ｂをマスクにして金属層１１を、レジストパターン４６ａ及び４６ｂをマスクにして金属層１２をそれぞれエッチングした後、レジストパターン４５ａ、４５ｂ、４６ａ及び４６ｂを炭酸ナトリウム溶液で剥離、除去して、誘電体層２１の一方の面に容量素子用上部電極１１ａ及び配線層１１ｂを、誘電体層２１の他方の面に容量素子用下部電極１２ａ及び配線層１２ｂを形成し、誘電体層２１が容量素子用上部電極１１ａと容量素子用下部電極１２ａとで狭持されて容量素子４０ａが形成され、誘電体層２１に容量素子４０ａが形成された誘電体層一体型シート２０ｂを作製した（図５（ｃ）参照）。
【００７２】
次に、半硬化性絶縁樹脂シート３４と、誘電体層一体型シート２０ｂと、半硬化性絶縁樹脂シート３２と、ガラスクロスにエポキシ樹脂を含浸させた絶縁基材３１の両面に配線層１７ａ、ビア１８及び電極１９が形成された配線回路基板３０とを積層し（図５（ｄ）参照）、真空プレス機により１７５℃、３０分／２ＭＰａで加熱、加圧処理して、配線回路基板３０上に絶縁層３２ａを介して誘電体層一体型シート２０ａと絶縁層３４ａが積層された積層材６０ａを作製した（図５（ｅ）参照）。
【００７３】
次に、積層材６０ａの配線回路基板３０の電極１９を保護する目的で、粘着性の保護シート等を貼付し、保護層６１を形成し、ＵＶ／ＹＡＧレーザーを用いた孔開け加工にて、絶縁層３４ａの所定位置にビア用孔３４ｂ及び３４ｃを形成した。さらに、ビア用孔３４ａ及び３４ｃのデスミア処理を行って、無電解銅めっき等によりビア用孔３４ｂ及び３４ｃ内及び絶縁層３４ａ上にめっき下地導電層（特に、図示せず）を形成した（図５（ｆ）参照）。
【００７４】
次に、めっき下地導電層が形成された絶縁層３４ａ上にドライフィルムフォトレジストをラミネートして感光層を形成し、パターン露光、現像等のパターニング処理を行って、絶縁層３４ａ上の所定位置にレジストパターン４７ａ及び４７ｂを形成した（図６（ｇ）参照）。
【００７５】
次に、めっき下地導電層をめっき電極にしてパネル銅めっきを行い、導体層１５及びビア１６ａ、１６ｂを形成した（図６（ｈ）参照）。
【００７６】
次に、レジストパターン４７ａ及び４７ｂを炭酸ナトリウム溶液で剥離、除去し、レジストパターン４７ａ及び４７ｂの下部にあっためっき下地導電層をクイックエッチングで除去し、一対の抵抗素子用電極１５ａ及び１５ｂと配線層１５ｄを形成した。
ここで、容量素子用下部電極１２ａと配線層１５ｄとはビア１６ｂにて、容量素子用上部電極１１ａと抵抗素子用電極１５ａとはビア１６ａにて電気的に接続された。
さらに、一対の抵抗素子用電極１５ａ及び１５ｂの先端部１５ｃにマスク銀めっき等にて約１μｍ厚の貴金属層（特に、図示せず）を形成した（図６（ｉ）参照）。
【００７７】
次に、保護層６１を剥離し、エポキシ樹脂にカーボンフイラーを混入分散した抵抗ペーストを一対の抵抗素子用電極１５ａ及び１５ｂ間にスクリーン印刷し、９０℃、１０分乾燥後、２００℃、２時間で硬化して抵抗体５１を形成して抵抗素子５０を作製し、容量素子４０ａ及び抵抗素子５０が内蔵された受動素子内蔵配線回路基板２００を得た（図６（ｊ）参照）。
【実施例３】
【００７８】
まず、ポリイミド樹脂にチタン酸カルシウムを分散させた誘電体シートの両面に１２μｍ厚の銅箔からなる金属層１１および１２を積層し、誘電体層２１両面に金属層１１及び１２が積層された誘電体層一体型シート２０を作製した（図７（ａ）参照）。
【００７９】
次に、誘電体層一体型シート２０の両面に１５μｍ厚のドライフィルムフォトレジストをラミネートして感光層を形成し、一方の面の感光層はパターン露光、現像等のパターニング処理を行ってレジストパターン４１ａ及び４１ｂを、他方の面の感光層は全面露光、現像処理してレジスト層４２を形成した（図７（ｂ）参照）。
【００８０】
次に、レジストパターン４１ａ及び４１ｂをマスクにして金属層１２をエッチングした後、レジストパターン４１ａ及び４１ｂ、レジスト層４２を専用の剥離液で除去して、容量素子用下部電極１２ａ及び配線層１２ｂを形成し、誘電体層２１の一方の面に金属層１１が、他方の面に容量素子用下部電極１２ａ及び配線層１２ｂが形成された誘電体層一体型シート２０ａを作製した（図７（ｃ）参照）。
【００８１】
次に、ガラスクロスにエポキシ樹脂を含浸させた絶縁基材３１の両面に一対の抵抗素子用電極１７ｂ及び１７ｄ、ビア１８及び電極１９ａを形成した配線回路基板を作製し、一対の抵抗素子用電極１７ｂ及び１７ｄの先端部１７ｃにマスク銀めっきにて１μｍ厚の貴金属層（特に、図示せず）を形成し、一対の抵抗素子用電極１７ｂ及び１７ｄ間に電解ニッケル・リン・鉄合金めっきにて０．３μｍ厚の抵抗体５２を形成し、一対の抵抗素子用電極１７ｂ及び１７ｄ間に抵抗素子５０ａが形成された配線回路基板３０ａを作製した。
【００８２】
次に、誘電体層一体型シート２０ａと、半硬化性絶縁樹脂シート３２と、抵抗素子５０ａが形成された配線回路基板３０ａとを積層し（図７（ｄ）参照）、真空プレス機により１７５℃、３０分／２ＭＰａで加熱、加圧処理して、配線回路基板３０ａ上に絶縁層３２ａを介して誘電体層一体型シート２０ａが積層された積層材６０ｂを作製した（図７（ｅ）参照）。
【００８３】
次に、実施例１の図２（ｆ）〜図３（ｉ）の工程と同様な工程を経て、誘電体層２１の所定位置に容量素子用上部電極１３ａ及び配線層１３ｂ、１３ｃ、１３ｄを形成し、誘電体層２１が容量素子用下部電極１１ａと容量素子用上部電極１３ａとで狭持された容量素子４０ｂを作製した（図７（ｆ）参照）。
ここで、容量素子用下部電極１１ａはビア１４にて配線層１３ｄと電気的に接続された。
【００８４】
次に、容量素子用上部電極１３ａ及び配線層１３ｂ、１３ｃ、１３ｄ上にプリプレグを積層して絶縁層３３を形成した（図８（ｇ）参照）。
さらに、ＵＶ／ＹＡＧレーザーを用いたレーザー加工により絶縁層３３の所定位置にビア用孔３３ａを形成し、ビア用孔３３ａのデスミア処理を行って、無電解銅めっき等によりビア用孔３３ａ内及び絶縁層３３上にめっき下地導電層（特に、図示せず）を形成した（図８（ｈ）参照）。
【００８５】
次に、めっき下地導電層が形成された絶縁層３３上にドライフィルムフォトレジストをラミネートして感光層を形成し、パターン露光、現像等のパターニング処理を行って、絶縁層３３上の所定位置にレジストパターン４４ａ、４４ｂ及び４４ｃを形成した（図８（ｉ）参照）。
【００８６】
次に、めっき下地導電層めっき電極にしてパネル銅めっきを行い、導体層１５及びビア１６ｃを形成した（図８（ｊ）参照）。
【００８７】
次に、レジストパターン４４ａ、４４ｂ及び４４ｃを炭酸ナトリウム溶液からなる剥離液で除去し、レジストパターン４４ａ、４４ｂ及び４４ｃの下部にあっためっき下地導電層をクイックエッチングで除去し、配線層１５ｅ、１５ｆ、１５ｇ、１５ｈを形成し、抵抗素子５０ａと容量素子４０ｂが内蔵された受動素子内蔵配線回路基板３００を得た。
【図面の簡単な説明】
【００８８】
【図１】（ａ）及び（ｂ）は、本発明の受動素子内蔵配線回路基板の一実施例を示す模式構成断面図である。
【図２】（ａ）〜（ｇ）は、請求項６に係る本発明の受動素子内蔵配線回路基板の製造方法における工程の一部を示す模式構成断面図である。
【図３】（ｈ）〜（ｍ）は、請求項６に係る本発明の受動素子内蔵配線回路基板の製造方法における工程の一部を示す模式構成断面図である。
【図４】（ｎ）〜（ｐ）は、請求項６に係る本発明の受動素子内蔵配線回路基板の製造方法における工程の一部を示す模式構成断面図である。
【図５】（ａ）〜（ｆ）は、請求項７に係る本発明の受動素子内蔵配線回路基板の製造方法における工程の一部を示す模式構成断面図である。
【図６】（ｇ）〜（ｊ）は、請求項７に係る本発明の配線基板の製造方法における工程の一部を示す模式構成断面図である。
【図７】（ａ）〜（ｆ）は、本発明の受動素子内蔵配線回路基板の製造方法における工程の一部を示す模式構成断面図である。
【図８】（ｇ）〜（ｋ）は、本発明の受動素子内蔵配線回路基板の製造方法における工程の一部を示す模式構成断面図である。
【図９】（ａ）は、従来の容量素子内蔵の配線回路基板の一例を示す模式構成断面図である。（ｂ）は、従来の抵抗素子内蔵の配線回路基板の一例を示す模式構成断面図である。（ｃ）は、従来の受動素子内蔵の配線回路基板の一例を示す模式構成断面図である。
【図１０】（ａ）〜（ｆ）は、従来の受動素子内蔵の配線回路基板の製造方法における工程を示す模式構成断面図である。
【符号の説明】
【００８９】
１１、１２……金属層
１１ａ、１１ｃ、１３ａ、７１……容量素子用上部電極
１２ａ、１２ｅ、１９ｂ……容量素子用下部電極
１１ｂ、１２ｂ、１３ｂ、１３ｃ、１３ｄ、１５ｄ、１５ｅ、１５ｆ、１５ｇ、１５ｈ、１７ａ……配線層
１１ｃ……開口部
１３、１５……導体層
１４、１６、１６ａ、１６ｂ、１６ｃ、１８……ビア
１２ｃ、１２ｄ、１５ａ、１６ｂ、１７ｂ、１７ｄ、１９ｄ、１９ｅ……抵抗素子用電極１５ｃ、１７ｃ……抵抗素子用電極の先端部
１９、１９ａ……電極
２０、２０ａ、２０ｂ……誘電体層一体型シート
２０ｃ……誘電体シート
２０ｄ……抵抗体シート
２０ｅ……抵抗体・誘電体層一体型シート
２０ｆ……一体型シート
２１、２２、２３、２４……誘電体層
２１ａ、３３ａ、３４ｂ、３４ｃ……ビア用孔
３０……配線回路基板
３０ａ……抵抗素子が形成された配線回路基板
３１、３４、３６……絶縁基材
３２、３４……半硬化性絶縁樹脂シート
３２ａ、３３、３４ａ、３５ａ……絶縁層
３５……プリプレグ
４０、４０ａ、４０ｂ、４０ｃ……容量素子
４１ａ、４１ｂ、４３ａ、４３ｂ、４４ａ、４４ｂ、４４ｃ、４５ａ、４５ｂ、４６ａ、４６ｂ、４７ａ、４７ｂ、４８ａ、４９ａ、４９ｂ……レジストパターン
４２……レジスト層
５０、５０ａ、５０ｂ……抵抗素子
５１、５２、５３、５４……抵抗体
６０、６０ａ、６０ｂ……積層材
６１‥‥‥保護層
７０……抵抗素子内蔵の配線回路基板
７２……引き出し電極
８０……容量素子内蔵の配線回路基板
９０……受動素子内蔵の配線回路基板
１００、２００、３００……受動素子内蔵配線回路基板
【図１】
2007036095.tif 000003
【図２】
2007036095.tif 000004
【図３】
2007036095.tif 000005
【図４】
2007036095.tif 000006
【図５】
2007036095.tif 000007
【図６】
2007036095.tif 000008
【図７】
2007036095.tif 000009
【図８】
2007036095.tif 000010
【図９】
2007036095.tif 000011
【図１０】
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