(57)【要約】【課題】  マスク機能を持たないＰＬＬ用回路を使用する場合であっても、簡単な構成で、コピーガード信号に起因する再生映像の乱れが生じない水平同期信号出力回路、および、これを含む映像再生装置を提供する。【解決手段】  水平同期信号出力回路は、映像信号が入力される同期分離回路と、同期分離回路から出力される複合同期信号が入力されるＰＬＬ回路と、ＰＬＬ回路から出力されるＰＬＬ出力信号が入力される第１タイミング回路と、同期分離回路から出力される複合同期信号および垂直同期信号が入力される第２タイミング回路と、第１タイミング回路の出力信号および第２タイミング回路の出力信号が入力されて映像信号の水平同期信号を出力するゲート回路と、を備え、ＰＬＬ回路が、発振素子回路と、ＰＬＬ回路のＰＬＬ周波数を可変する周波数可変回路と、分周器と、を含み、分周器の出力信号をＰＬＬ出力信号とする。【選択図】  図１
2007036320.tif 000002
【特許請求の範囲】
【請求項１】
映像信号が入力される同期分離回路と、
該同期分離回路から出力される複合同期信号が入力されるＰＬＬ回路と、
該ＰＬＬ回路からの出力信号が入力される第１タイミング回路と、
該同期分離回路から出力される複合同期信号および垂直同期信号が入力される第２タイミング回路と、
該第１タイミング回路の出力信号および該第２タイミング回路の出力信号が入力されて映像信号の水平同期信号を出力するゲート回路と、を備え、
該ＰＬＬ回路が、発振素子回路と、該ＰＬＬ回路のＰＬＬ周波数を可変する周波数可変回路と、該ＰＬＬ周波数のパルス信号を分周する分周器とを含み、該分周器の出力信号をＰＬＬ出力信号とする、
水平同期信号出力回路。
【請求項２】
前記ＰＬＬ回路が、水晶発振子を含む前記発振素子回路と、バリアブルキャパシタを含む前記周波数可変回路と、を有するＶＣＸＯを備える、
請求項１に記載の水平同期信号出力回路。
【請求項３】
前記ＰＬＬ回路のＰＬＬ周波数の可変範囲が、前記水晶発振子の発振周波数の±１％の範囲に設定される、
請求項２に記載の水平同期信号出力回路。
【請求項４】
前記ＰＬＬ回路が、位相検波器と、ＬＰＦと、を含む、
請求項１から３のいずれかに記載の水平同期信号出力回路。
【請求項５】
前記第１タイミング回路が、入力される前記ＰＬＬ出力信号に基づいて、前記同期分離回路から出力される複合同期信号に含まれる水平同期信号のパルス幅よりもパルス幅が広いパルス信号を出力する、
請求項１から４のいずれかに記載の水平同期信号出力回路。
【請求項６】
前記第１タイミング回路が、前記ＰＬＬ出力信号として前記分周器からの複数のタイミングパルス信号を受けて前記水平同期信号のパルス幅２つ分の時間にほぼ等しいパルス幅をもつパルス信号を出力する論理回路を含む、
請求項５に記載の水平同期信号出力回路。
【請求項７】
前記第２タイミング回路が、前記同期分離回路から出力される複合同期信号に基づいて、該複合同期信号に含まれる水平同期信号の周波数に等しいパルス成分を有し、かつ、前記映像信号の垂直帰線期間において極性が一致したパルス信号を出力する、
請求項１から４のいずれかに記載の水平同期信号出力回路。
【請求項８】
前記第２タイミング回路が、複合同期信号に含まれる垂直同期信号部分を反転したパルス信号を出力する第１論理回路と、該第１論理回路からの該パルス信号を時間シフトする単安定マルチバイブレータと、前記複合同期信号の水平同期信号部分を除いたパルス信号を出力する第２論理回路と、を含む、
請求項７に記載の水平同期信号出力回路。
【請求項９】
前記第２タイミング回路が、前記単安定マルチバイブレータからの出力信号および前記第２論理回路からの出力信号を受けて前記複合同期信号に含まれる水平同期信号の周波数に等しいパルス成分を有し、かつ、前記映像信号の垂直帰線期間において極性が一致したパルス信号を出力する論理回路を含む、
請求項８に記載の水平同期信号出力回路。
【請求項１０】
請求項１から９のいずれかに記載の水平同期信号出力回路を含む映像再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号に含まれる水平同期信号を出力する水平同期信号出力回路およびこれを含むディスプレイ、プロジェクター、もしくは、ディスク再生装置等の映像再生装置に関する。
【背景技術】
【０００２】
映画等のコンテンツの著作権を保護することを目的にして、映像信号には、コピーガード信号が含まれる場合がある。コピーガード信号が付加されている映像信号は、ディスプレイ等の表示装置では正常に表示できる一方で、ビデオテープレコーダ等の記録装置では良好な画質を保って映像信号を記録できないようにすることができる。代表的には、アナログ映像信号のマクロビジョン信号があり、映像信号の垂直帰線期間（ブランク期間）に疑似同期パルスを重畳させるものがある。この場合、ビデオテープレコーダの自動利得制御回路で疑似同期パルスを正常な同期パルスと誤って判別させることにより、映像信号の記録が正常に行えないようにする。
【０００３】
しかし、ディスプレイ等の表示装置に用いられる映像信号の同期分離ＩＣ（集積回路）においても、コピーガード信号が入った垂直同期信号後の垂直帰線期間に、水平同期信号を正確に出力できない場合がある。その結果、同期分離ＩＣの後段に接続されたＰＬＬ（Phase Locked Loop;位相同期）回路が、供給すべきクロックを正確に生成できなくなって水平同期信号が乱れ、再生映像が乱れるという問題がある。
【０００４】
従来には、垂直帰線期間において、画像処理用クロック生成ＰＬＬ回路に位相比較器の出力を保持させる、いわゆるマスクをかけることにより、この期間にＰＬＬ処理を中断し、この問題に対応する水平同期信号出力回路がある（特許文献１）。
【０００５】
【特許文献１】特開２００１−９４８２５号公報  （第１図）
【０００６】
しかしながら、多くのマスク機能を持たないＰＬＬ回路を水平同期信号出力回路に使用する場合には、従来技術の方法は実施が困難である。すなわち、ＰＬＬ用回路の選定に際し、コピーガード信号に起因する再生映像の乱れの問題に対処するために、水平同期信号出力回路を構成する部品の選択肢が限定されてしまう、という問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の従来技術が有する問題を解決するためになされたものであり、その目的は、水平同期信号出力回路およびこれを含む映像再生装置に関し、マスク機能を持たないＰＬＬ用回路を使用する場合であっても、簡単な構成で、コピーガード信号に起因する再生映像の乱れが生じない水平同期信号出力回路、および、これを含む映像再生装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の水平同期信号出力回路は、映像信号が入力される同期分離回路と、同期分離回路から出力される複合同期信号が入力されるＰＬＬ回路と、ＰＬＬ回路からの出力信号が入力される第１タイミング回路と、同期分離回路から出力される複合同期信号および垂直同期信号が入力される第２タイミング回路と、第１タイミング回路の出力信号および第２タイミング回路の出力信号が入力されて映像信号の水平同期信号を出力するゲート回路と、を備え、ＰＬＬ回路が、発振素子回路と、ＰＬＬ回路のＰＬＬ周波数を可変する周波数可変回路と、分周器を含み、分周器の出力信号をＰＬＬ出力信号とする。
【０００９】
好ましくは、本発明の水平同期信号出力回路は、ＰＬＬ回路が、水晶発振子を含む発振素子回路と、バリアブルキャパシタを含む周波数可変回路と、を有するＶＣＸＯ（電圧制御水晶発振器）を備える。
【００１０】
好ましくは、本発明の水平同期信号出力回路は、ＰＬＬ回路のＰＬＬ周波数の可変範囲が、水晶発振子の発振周波数の±１％の範囲に設定される。
【００１１】
好ましくは、本発明の水平同期信号出力回路は、ＰＬＬ回路が、位相検波器と、ＬＰＦと、を含む。
【００１２】
好ましくは、本発明の水平同期信号出力回路は、第１タイミング回路が、入力されるＰＬＬ出力信号に基づいて、同期分離回路から出力される複合同期信号に含まれる水平同期信号のパルス幅よりもパルス幅が広いパルス信号を出力する。
【００１３】
好ましくは、本発明の水平同期信号出力回路は、第１タイミング回路が、ＰＬＬ出力信号として分周器からの複数のタイミングパルス信号を受けて水平同期信号のパルス幅２つ分の時間にほぼ等しいパルス幅をもつパルス信号を出力する論理回路を含む。
【００１４】
また、本発明の水平同期信号出力回路は、第２タイミング回路が、同期分離回路から出力される複合同期信号に基づいて、複合同期信号に含まれる水平同期信号の周波数に等しいパルス成分を有し、かつ、映像信号の垂直帰線期間において極性が一致したパルス信号を出力する。
【００１５】
好ましくは、本発明の水平同期信号出力回路は、第２タイミング回路が、複合同期信号に含まれる垂直同期信号部分を反転したパルス信号を出力する第１論理回路と、第１論理回路からのパルス信号を時間シフトする単安定マルチバイブレータと、複合同期信号の水平同期信号部分を除いたパルス信号を出力する第２論理回路と、を含む。
【００１６】
好ましくは、本発明の水平同期信号出力回路は、第２タイミング回路が、単安定マルチバイブレータからの出力信号および第２論理回路からの出力信号を受けて複合同期信号に含まれる水平同期信号の周波数に等しいパルス成分を有し、かつ、映像信号の垂直帰線期間において極性が一致したパルス信号を出力する論理回路を含む。
【００１７】
また、本発明の映像再生装置は、上記のいずれか水平同期信号出力回路を含む。
【００１８】
以下、本発明の作用について説明する。
【００１９】
本発明の水平同期信号出力回路は、同期分離回路と、ＰＬＬ回路と、第１タイミング回路と、第２タイミング回路と、第１タイミング回路の出力信号および第２タイミング回路の出力信号が入力されるゲート回路と、を備える。映像信号が同期分離回路に入力されると、ゲート回路から映像信号の水平同期信号が出力される。本発明の映像再生装置は、この水平同期信号出力回路を含み、出力された水平同期信号に基づいて、映像信号を表示する。
【００２０】
映像信号が入力された同期分離回路からは、複合同期信号および垂直同期信号が出力される。複合同期信号は、ＰＬＬ回路と、第２タイミング回路とに入力される。また、垂直同期信号は第２タイミング回路に入力される。また、第１タイミング回路には、ＰＬＬ出力信号として分周器からの複数のタイミングパルス信号が入力される。
【００２１】
複合同期信号が入力されるＰＬＬ回路は、好ましくは、位相検波器と、ＬＰＦと、ＶＣＸＯ（電圧制御水晶発振器）と、分周器とを含み、分周器の出力信号をＰＬＬ出力信号とする。ＰＬＬ回路は、水晶発振子を含む発振素子回路と、バリアブルキャパシタを含む周波数可変回路と、を有するＶＣＸＯ（電圧制御水晶発振器）を備え、好ましくは、ＰＬＬ回路のＰＬＬ周波数の可変範囲が、水晶発振子の発振周波数の±１％の範囲に設定される。したがって、ＰＬＬ回路は、水平同期信号を含む狭い周波数範囲のみにロックするので、その結果、複合同期信号に含まれる垂直同期パルス、等価パルス、コピーガード信号を除去したＰＬＬ出力信号、つまり、ほぼ水平同期信号成分のみのパルス信号を出力することができる。
【００２２】
ＰＬＬ回路からのＰＬＬ出力信号は、ほぼ水平同期信号成分のみを含むパルス信号であるが、ＰＬＬ回路に起因するジッターを含む。そこで、ＰＬＬ出力信号は、後述する第２タイミング回路から出力されるパルス信号から水平同期信号を取り出すためのゲート信号として利用する。ＰＬＬ出力信号が入力された第１タイミング回路は、ＰＬＬ出力信号として分周器からの複数のタイミングパルス信号を受けて、複合同期信号に含まれる水平同期信号のパルス幅よりもパルス幅が広いパルス信号を出力し、ゲート回路に入力する。好ましくは、第１タイミング回路は、ＰＬＬ出力信号として前記分周器からの複数のタイミングパルス信号を受けて水平同期信号のパルス幅２つ分の時間にほぼ等しいパルス幅をもつパルス信号を出力する論理回路を含んでいてもよい。
【００２３】
また、第２タイミング回路は、複合同期信号に含まれる垂直同期信号部分を反転したパルス信号を出力する第１論理回路と、第１論理回路からのパルス信号を時間シフトする単安定マルチバイブレータと、複合同期信号の水平同期信号部分を除いたパルス信号を出力する第２論理回路と、単安定マルチバイブレータからの出力信号および第２論理回路からの出力信号を受けて複合水平同期信号を出力する論理回路と、を含み、同期分離回路から出力される複合同期信号に含まれる垂直同期信号部分を反転した信号を出力してゲート回路に入力する。つまり、第２タイミング回路は、垂直同期パルス期間の極性を反転して、複合同期信号に含まれる水平同期信号の周波数に等しいパルス成分を有し、かつ、映像信号の垂直帰線期間において極性が一致したパルス信号を、複合水平同期信号として出力する。その結果、出力される複合水平同期信号に含まれる水平同期信号は、極性を全体として一致させたパルス信号となる。したがって、第２タイミング回路から出力される複合水平同期信号は、コピーガード信号等が含まれているもののジッターのない正確な水平同期信号を含み、これがゲート回路に入力される。
【００２４】
その結果、第１タイミング回路の出力信号および第２タイミング回路の出力信号が入力されるゲート回路からは、コピーガード信号等が除去された映像信号の水平同期信号が出力される。映像信号がコピーガード信号を含む場合であっても、安定した正確な水平同期信号が出力され、再生映像の乱れが生じない。また、垂直同期期間にマスクをかける必要がないので、水平同期信号出力回路を構成する部品の選択肢を広げることができる。
【発明の効果】
【００２５】
本発明の水平同期信号出力回路およびこれを含む映像再生装置は、コピーガード信号の影響を受けずに、安定した映像信号を表示することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の水平同期信号出力回路およびこれを含む映像再生装置は、マスク機能を持たないＰＬＬ用回路を使用する場合であっても、簡単な構成で、コピーガード信号に起因する再生映像の乱れが生じない水平同期信号出力回路を提供するという目的を、映像信号が入力される同期分離回路と、同期分離回路から出力される複合同期信号が入力されるＰＬＬ回路と、ＰＬＬ回路からの出力信号が入力される第１タイミング回路と、同期分離回路から出力される複合同期信号および垂直同期信号が入力される第２タイミング回路と、第１タイミング回路の出力信号および第２タイミング回路の出力信号が入力されて映像信号の水平同期信号を出力するゲート回路と、を備え、ＰＬＬ回路が、発振素子回路と、ＰＬＬ回路のＰＬＬ周波数を可変する周波数可変回路と、分周器とを含み、分周器の出力信号をＰＬＬ出力信号とすることにより、実現した。
【００２７】
以下、本発明の好ましい実施形態による水平同期信号出力回路およびこれを含む映像再生装置について説明するが、本発明はこれらの実施形態には限定されない。
【実施例１】
【００２８】
図１は、本発明の好ましい実施形態による水平同期信号出力回路１について説明する図である。水平同期信号出力回路１は、映像を再生するプロジェクター（図示しない）に含まれている。水平同期信号出力回路１は、映像信号が入力する入力端子２に接続する同期分離回路３と、ＰＬＬ回路４と、第１タイミング回路５と、第２タイミング回路６と、出力端子８が接続するゲート回路７と、を備える。水平同期信号出力回路１は、入力端子２に映像信号Ｓ０が入力すると、その出力端子８から水平同期信号Ｈｓｙｎｃを出力する。プロジェクターは、この水平同期信号Ｈｓｙｎｃに基づいて水平同期をとり、映像信号Ｓ０を映写し、再生する。
【００２９】
図２（ａ）は、映像信号Ｓ０を説明する概略図である。同期分離回路３は、入力端子２から映像信号Ｓ０が入力すると、映像信号Ｓ０から複合同期信号（Ｃｏｍｐｏｓｉｔｅ  Ｓｙｎｃ）ＣＳと、垂直同期信号Ｖｓｙｎｃとを、それぞれ出力する。複合同期信号ＣＳは、水平同期信号Ｈｓｙｎｃと、前置等価パルス信号（図２（ａ）において省略）と、垂直同期信号Ｖｓｙｎｃと、後置等価パルス信号ＧＴと、コピーガード信号ＣＧと、を含む映像信号Ｓ０を、同期分離して得た信号である。コピーガード信号ＣＧは、垂直同期信号Ｖｓｙｎｃに続く後置等価パルス信号ＧＴの後の期間、つまり、図示する垂直帰線期間（ブランク期間）Ｖｂｌａｎｋに重畳される疑似同期パルスであり、パルス幅約２μｓｅｃの４つのパルスが約７μｓｅｃの間隔で一つのブロックを構成して、８つ分の水平同期信号Ｈｓｙｎｃに続いて重畳される。また、コピーガード信号ＣＧは、水平同期信号Ｈｓｙｎｃよりも高い周波数のパルス信号であり、図示した場合では、約１１１ＫＨｚである。なお、垂直同期信号Ｖｓｙｎｃは、約３１．５ＫＨｚのパルス信号であり、また、後置等価パルス信号ＧＴは、約３１．５ＫＨｚのパルス信号である。
【００３０】
図２（ｂ）は、複合同期信号ＣＳに含まれる水平同期信号Ｈｓｙｎｃを抜き出して説明した概略図であり、好ましくは、水平同期信号Ｈｓｙｎｃは１５．７５ＫＨｚのパルス信号であって、パルス間隔が約６３μｓｅｃ、パルス幅が約５μｓｅｃである。映像信号Ｓ０を映写し、再生するために、水平同期信号出力回路１は、複合同期信号ＣＳからコピーガード信号ＣＧが除去された水平同期信号Ｈｓｙｎｃを出力する。つまり、複合同期信号ＣＳは、水平同期信号Ｈｓｙｎｃに対して、前置等価パルスと、垂直同期信号Ｖｓｙｎｃと、後置等価パルス信号ＧＴと、コピーガード信号ＣＧとが、順番にそれぞれの期間重畳して構成されている信号であるので、水平同期信号出力回路１は、この水平同期信号Ｈｓｙｎｃのみを抽出して出力する。なお、水平同期信号Ｈｓｙｎｃが映像信号Ｓ０に含まれるときは、垂直同期信号Ｖｓｙｎｃが重畳している期間においては、水平同期信号Ｈｓｙｎｃの極性は反転している。
【００３１】
水平同期信号出力回路１のＰＬＬ回路４には、同期分離回路３から複合同期信号ＣＳが入力される。ＰＬＬ回路４は、位相検波器４１と、ＬＰＦ（ローパスフィルター）４２と、ＰＬＬ回路４のＰＬＬ周波数ｆｐを可変するＶＣＸＯ（電圧制御水晶発振器）の周波数可変回路４３と、ＶＣＸＯの発振素子回路４４と、分周器４５とを含む。なお、ＶＣＸＯは、周波数可変回路４３と、発振素子回路４４とから構成される。位相検波器４１には、複合同期信号ＣＳと、分周器４５の出力信号でありＰＬＬ回路４の出力信号であるＰＬＬ出力信号ＳＰが入力され、ＰＬＬループが形成される。その結果、ＰＬＬ回路４は、複合同期信号ＣＳから、ＰＬＬ周波数ｆｐに位相がロックしたパルス信号を出力する。
【００３２】
図３は、水平同期信号出力回路１の詳細を説明する図である。図３には、ＰＬＬ回路４の一部分（ＶＣＸＯの周波数可変回路４３、ＶＣＸＯの発振素子回路４４、および分周器４５）と、第１タイミング回路５と、第２タイミング回路６と、ゲート回路７と、出力端子８とが示されている。図４は、水平同期信号出力回路１におけるパルス信号波形を表す波形図であり、同期分離回路３が出力する複合同期信号ＣＳと、垂直同期信号Ｖｓｙｎｃと、第２タイミング回路６の出力信号Ｓ２と、図３の点ａ〜点ｅにおけるパルス信号波形と、第１タイミング回路５の出力信号Ｓ１と、水平同期信号Ｈｓｙｎｃと、を示す。さらに、図５は、水平同期信号出力回路１におけるパルス信号波形を表す波形図であり、分周器４５の点Ａ〜Ｃにおけるパルス信号波形を示す。分周器４５の点Ｂおよび点Ｃでのパルス信号は、第１タイミング回路５への入力信号となり、第１タイミング回路５からは出力信号Ｓ１が出力される。
【００３３】
まず、水平同期信号出力回路１の第２タイミング回路６の構成と動作を説明する。複合同期信号ＣＳは、映像信号Ｓ０を位相反転した同期パルス信号波形に近似したパルス信号であり、図４においては、コピーガード信号ＣＧの２つ目のブロック以後は省略されている。第２タイミング回路６は、複合同期信号ＣＳに含まれる垂直同期信号Ｖｓｙｎｃの部分を反転したパルス信号を出力する第１論理回路と、第１論理回路からのパルス信号を時間シフトする単安定マルチバイブレータと、複合同期信号の水平同期信号部分を除いたパルス信号を抽出して出力する第２論理回路と、単安定マルチバイブレータからの出力信号および第２論理回路からの出力信号を受けて複合水平同期信号Ｓ２を出力する論理回路と、を含む。具体的には、第１論理回路は、複数の論理回路から構成され、複合同期信号ＣＳおよび垂直同期信号Ｖｓｙｎｃが入力されるＡＮＤ回路６１と、ＡＮＤ回路６１の出力（点ａ）が入力されるＮＯＴ回路６２と、ＮＯＴ回路６２の出力（点ｂ）および垂直同期信号Ｖｓｙｎｃが入力されるＡＮＤ回路６３と、を含む。また、第２論理回路は、垂直同期信号Ｖｓｙｎｃが入力されるＮＯＴ回路６４と、ＮＯＴ回路６４の出力および複合同期信号ＣＳが入力されるＡＮＤ回路６５と、から構成される。また、複合水平同期信号Ｓ２を出力する論理回路は、ＯＲ回路６７から構成される
【００３４】
単安定マルチバイブレータ６６には、第１論理回路のＡＮＤ回路６３の出力（点ｃ）が入力され、パルスの立ち下がり時を開始点とする水平同期信号Ｈｓｙｎｃのパルス幅にほぼ等しい時間シフトが加えられて、垂直同期信号Ｖｓｙｎｃの期間にＡＮＤ回路６５の出力（点ｅ）に欠落する水平同期信号を補完するパルス信号を出力（点ｄ）する。ＯＲ回路６７には、単安定マルチバイブレータ６６の出力（点ｄ）およびＡＮＤ回路６５の出力（点ｅ）が入力されて、第２タイミング回路６の出力信号Ｓ２を出力する。その結果、第２タイミング回路６の出力信号（複合水平同期信号）Ｓ２は、前置等価パルスと、垂直同期信号Ｖｓｙｎｃと、後置等価パルス信号ＧＴと、コピーガード信号ＣＧと、を含むパルス信号であるものの、複合同期信号ＣＳに含まれる水平同期信号Ｈｓｙｎｃの極性を全体として一致させたパルス信号として出力される。つまり、第２タイミング回路の出力信号（複合水平同期信号）Ｓ２は、複合同期信号に含まれる水平同期信号の周波数に等しいパルス成分を有し、かつ、映像信号の垂直帰線期間において極性が一致したパルス信号である。
【００３５】
一方、複合同期信号ＣＳは、ＰＬＬ回路４において、ＬＰＦ４２を経てバリアブルキャパシタ４３ａを含むＶＣＸＯの周波数可変回路４３に入力される。周波数可変回路４３は、水晶発振子４４ａと、コイル４４ｂと、トリマ４４ｃとを備えるＶＣＸＯの発振素子回路４４に接続し、水晶発振子４４ａを含む発振素子回路４４の発振周波数ｆｖを可変して調整できる。発振周波数ｆｖのパルス信号は、分周器４５で分周されて、ＰＬＬ周波数ｆｐのＰＬＬ出力信号ＳＰを出力する。ＰＬＬ出力信号ＳＰは、分周器４５からＰＬＬ回路４の位相検波器４１へ出力される。したがって、周波数可変回路４３によって発振周波数ｆｖを可変し、ＰＬＬ周波数ｆｐを水平同期信号Ｈｓｙｎｃの周波数である１５．７５ＫＨｚに設定することにより、ＰＬＬ回路４の出力信号を、複合同期信号ＣＳに含まれる水平同期信号Ｈｓｙｎｃに位相がロックしたパルス信号とすることができる。
【００３６】
好ましくは、ＰＬＬ回路４のＰＬＬ周波数ｆｐの可変範囲が、ＶＣＸＯの発振素子回路４４の発振周波数ｆｖの±１％の範囲に設定される。水晶発振子４４ａを含む発振素子回路４４の発振周波数ｆｖの範囲が限定されているので、ＰＬＬ回路４は、設定されたＰＬＬ周波数ｆｐ、すなわち、水平同期信号Ｈｓｙｎｃを含む狭い周波数範囲のみで位相ロックする。したがって、ＰＬＬ回路４からは、複合同期信号ＣＳに含まれる垂直同期パルスＶｓｙｎｃと、後置等価パルス信号ＧＴと、コピーガード信号ＣＧに位相ロックすることなく、これらを除去した出力信号、つまり、ほぼ水平同期信号Ｈｓｙｎｃのみに位相ロックしたＰＬＬ出力信号が得られる。
【００３７】
例えば、ＶＣＸＯの発振素子回路４４が水晶発振子４４ａにより発振周波数ｆｖ＝１８．４２７５ＭＨｚで発振しているとすると、分周器４５は、入力されたクリスタル発振子によるパルス信号を１／１１７０分周して水平同期信号Ｈｓｙｎｃの周波数である１５．７５ＫＨｚのパルス信号を出力する。具体的には、分周器４５は、直列接続した１／９分周する分周器４５ａと、１／１０分周する分周器４５ｂと、１／１３分周する分周器４５ｃとから構成され、１／１１７０分周を実現する。観念的に説明すると、ＶＣＸＯの発振素子回路４４に直列に接続されたバリアブルキャパシタ４３ａ、コイル４４ｂならびにトリマ４４ｃにより、発振周波数ｆｖは１８．４２７５ＭＨｚの±１％の範囲である１８．４２７５ＭＨｚ±１８４．２７５ｋＨｚ（１８．２４３２２５ＭＨｚ〜１８．６１１７７５ＭＨｚ）の範囲に調整されていればよい。仮に、ＶＣＸＯの発振素子回路４４の発振周波数が少しずれて１８．４３００ＭＨｚであったとしても、ＶＣＸＯの周波数可変回路４３による発振周波数ｆｖの調整可能な範囲であるので、正確なＰＬＬ周波数ｆｐである１５．７５ＫＨｚを設定できる。より好ましくは、複合同期信号ＣＳに含まれるコピーガード信号ＣＧ等の影響をより避けるために、発振周波数ｆｖの可変範囲をより範囲を狭くして限定するようにバリアブルキャパシタ４３ａおよびトリマ４４ｃを設定し、例えば、可変範囲を±１０ｋＨｚにしてもよい。つまり、発振周波数ｆｖが１８．４２７５ＭＨｚの場合には、±０．５４％以下の範囲である１８．４１７５ＭＨｚ〜１８．４３７５ＭＨｚの範囲に限定してもよい。
【００３８】
ＰＬＬ回路４の分周器４５からは、複数のタイミングパルスＱＢおよびＱＣが、第１タイミング回路５へ入力される。ここで、第１タイミング回路５は、タイミングパルスＱＢおよびＱＣが入力される論理回路としてのＮＯＲ回路であり、水平同期信号Ｈｓｙｎｃのパルス幅よりもパルス幅が広いパルス信号である出力信号Ｓ１を出力する。ＰＬＬ回路４で位相ロックされたＰＬＬ出力信号は、上述の通りほぼ水平同期信号Ｈｓｙｎｃの成分のみのパルス信号であるが、ＰＬＬ回路４に起因するジッターを含む。そこで、水平同期信号出力回路１において、第１タイミング回路５の出力信号Ｓ１は、前述の第２タイミング回路６からの出力信号Ｓ２から水平同期信号Ｈｓｙｎｃを取り出すためのゲート信号として利用する。ここで、ＰＬＬ回路４に起因するジッターに対応するために、第１タイミング回路５は、水平同期信号のパルス幅よりもパルス幅が広いパルス信号Ｓ１をゲート信号として生成する。好ましくは、パルス信号Ｓ１は、水平同期信号のパルス幅２つ分の時間にほぼ等しいパルス幅をもつ。
【００３９】
具体的には、分周器４５ｂの出力（点Ａ）の２０４．７５ｋＨｚ（パルス間隔約４．９μｓｅｃ）のパルス信号は、分周器４５ｃに入力される。（点Ａ）の２０４．７５ｋＨｚのパルス信号は、ＶＣＸＯの発振素子回路４４の１８．４２７５ＭＨｚを１／９０分周したパルス信号である。分周器４５ｃは、２０４．７５ｋＨｚのパルス信号をさらに１／１３分周して、水平同期信号Ｈｓｙｎｃに周波数が等しい１５．７５ＫＨｚのパルス信号Ｓ１を出力する。ここで、分周器４５ｃは、２０４．７５ｋＨｚのパルス信号に基づいて、複数のパルス間隔に渡るタイミングパルスＱＢ（点Ｂ）およびＱＣ（点Ｃ）を出力する。図５の波形図に示されるように、タイミングパルスＱＢおよびＱＣが同極性を示すのは、２０４．７５ｋＨｚのパルス信号の２つ分の間隔、つまり、約９．８μｓｅｃの間であるので、タイミングパルスＱＢおよびＱＣが入力された第１タイミング回路５のＮＯＲ回路は、周波数が１５．７５ＫＨｚで、パルス幅が約９．８μｓｅｃのパルス信号Ｓ１を出力する。なお、本実施例の場合には、水平同期信号Ｈｓｙｎｃのパルス幅は約５μｓｅｃであるので、パルス信号Ｓ１は、複合同期信号ＣＳに含まれる水平同期信号Ｈｓｙｎｃのパルス幅よりもパルス幅が広くなっていて、水平同期信号Ｈｓｙｎｃのパルス幅２つ分の時間にほぼ等しくなっている。
【００４０】
一方で、第２タイミング回路６が出力するパルス信号（複合水平同期信号）Ｓ２は、複合同期信号ＣＳについて垂直同期信号Ｖｓｙｎｃの部分の極性を反転することにより、複合同期信号ＣＳに含まれる水平同期信号Ｈｓｙｎｃの極性を全体として一致させている。パルス信号Ｓ２に含まれる水平同期信号Ｈｓｙｎｃ成分は、ジッターのない正確なパルス信号であり、かつ、極性が一致するので、これをゲート回路７に入力する。例えば、水平同期信号Ｈｓｙｎｃが１５．７５ＫＨｚである場合には、第２タイミング回路から出力されるパルス信号Ｓ２は、ジッターのない正確な１５．７５ＫＨｚの水平同期信号と、コピーガード信号ＣＧ等とを含み、これがゲート回路７に入力される。
【００４１】
ゲート回路７は、第１タイミング回路５からパルス信号Ｓ１をゲート信号として入力し、第２タイミング回路６からパルス信号Ｓ２をゲート処理対象とする信号として入力し、水平同期信号Ｈｓｙｎｃを出力端子８に出力する。パルス信号Ｓ２は、複合同期信号ＣＳに含まれる水平同期信号Ｈｓｙｎｃの極性を全体として一致させられているのに加えて、ＰＬＬ回路４が水平同期信号Ｈｓｙｎｃを含む狭い周波数範囲のみで位相ロックするので、第１タイミング回路５によりパルス幅が広く設定されたパルス信号Ｓ１は、パルス信号Ｓ２に含まれる水平同期信号Ｈｓｙｎｃのみを通過させるゲート信号として機能する。その結果、ゲート回路７からは、コピーガード信号ＣＧ等が除去された映像信号Ｓ０の水平同期信号Ｈｓｙｎｃが出力される。
【００４２】
したがって、水平同期信号出力回路１においては、入力される映像信号Ｓ０がコピーガード信号ＣＧを含む場合であっても、安定した正確な水平同期信号Ｈｓｙｎｃが出力され、再生映像の乱れが生じない。コピーガード信号ＣＧが、上記説明とは別の周波数の異なるコピーガード信号の場合であっても、垂直帰線期間（ブランク期間）Ｖｂｌａｎｋに重畳される疑似同期パルスであれば、ＰＬＬ回路４が水平同期信号Ｈｓｙｎｃを含む狭い周波数範囲のみで位相ロックするので、安定した水平同期信号Ｈｓｙｎｃを出力することができる。
【００４３】
また、垂直同期期間にマスクをかける必要がないので、水平同期信号出力回路１を構成する部品の選択肢を広げることができ、コスト低減が可能となる。その結果、この水平同期信号出力回路１を含むプロジェクターは、水平同期信号出力回路１を安価で構成でき、かつ、安定した水平同期信号Ｈｓｙｎｃに基づいて水平同期をとり、映像信号Ｓ０を映写し、再生することができる。
【００４４】
また、ＰＬＬ回路４の分周器４５および第１タイミング回路５は、上記実施例に限定されるものではない。ＰＬＬ回路４が、分周器４５および第１タイミング回路５を含む構成となっていてもよい。パルス信号Ｓ１が、パルス信号Ｓ２に含まれる水平同期信号Ｈｓｙｎｃのみを通過させるゲート信号として機能するように、同期分離回路３から出力される複合同期信号ＣＳに含まれる水平同期信号Ｈｓｙｎｃのパルス幅よりもパルス幅が広いパルス信号Ｓ１を出力する構成であればよい。
【００４５】
なお、パルス信号Ｓ１のパルス幅を、水平同期信号Ｈｓｙｎｃのパルス幅よりも広くとりすぎると、水平同期信号Ｈｓｙｎｃのパルスに隣接するコピーガード信号ＣＧが除去されずに通過してしまう可能性があるので、パルス幅を適切に設定するのが好ましい。例えば、上記実施例のように、パルス幅が約５μｓｅｃである水平同期信号Ｈｓｙｎｃのパルスと、隣接するコピーガード信号ＣＧのパルスとの間隔が約４μｓｅｃである場合には、２０４．７５ｋＨｚのパルス信号の３つ分の間隔、つまり、水平同期信号Ｈｓｙｎｃのパルス幅２つ分（約９．８μｓｅｃ）よりもパルス幅が広い約１３．７μｓｅｃのパルス幅を設定すると、ゲート回路７からは、コピーガード信号ＣＧの一部が通過するおそれがある。したがって、水平同期信号のパルス幅２つ分の時間にほぼ等しい程度のパルス幅となるように設定するのが好ましい。コピーガード信号ＣＧを除去して安定した水平同期信号Ｈｓｙｎｃを得ることができる。
【００４６】
なお、本発明の水平同期信号出力回路およびこれを含む映像再生装置は、上記の構成に限定されるものではない。同期分離回路３は、複合同期信号ＣＳと、垂直同期信号Ｖｓｙｎｃとを、それぞれ出力する回路であればよく、また、ＰＬＬ回路４は、ＰＬＬ周波数ｆｐの可変範囲が水平同期信号Ｈｓｙｎｃの周波数を含む狭い範囲に制限されたものであればよい。また、第１タイミング回路５は、ＰＬＬ回路４からのＰＬＬ出力信号ＳＰをゲート回路７におけるゲート信号として機能する信号Ｓ１に変換する論理回路であればよく、また、第２タイミング回路６は、複合同期信号に含まれる水平同期信号の周波数に等しいパルス成分を有し、かつ、映像信号の垂直帰線期間において極性が一致したパルス信号を出力する論理回路であればよい。
【産業上の利用可能性】
【００４７】
本発明の水平同期信号出力回路は、映像を映写するプロジェクターや、映像を表示する液晶モニターのような表示器を備える家庭に設置されるディスプレイのみならず、表示器を備えないディスク再生装置等の映像再生装置にも適用が可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の好ましい実施形態による水平同期信号出力回路について説明する図である。（実施例１）
【図２】本発明の好ましい実施形態による水平同期信号出力回路の同期分離回路が出力する複合同期信号および水平同期信号を説明する概略図である。（実施例１）
【図３】本発明の好ましい実施形態による水平同期信号出力回路の詳細を説明する図である。（実施例１）
【図４】本発明の好ましい実施形態による水平同期信号出力回路の第２タイミング回路におけるパルス信号波形を表す波形図である。（実施例１）
【図５】本発明の好ましい実施形態による水平同期信号出力回路の第２タイミング回路におけるパルス信号波形を表す波形図である。（実施例１）
【符号の説明】
【００４９】
１            水平同期信号出力回路
２            入力端子
３            同期分離回路
４            ＰＬＬ回路
５            第１タイミング回路
６            第２タイミング回路
７            ゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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