(57)【要約】【課題】ホットエレクトロンの注入効率を向上させると共に、電荷干渉の小さな複数ビット動作を実現することができる不揮発性半導体装置およびその製造方法を提供する。【解決手段】不揮発性半導体装置は、ｐ型半導体基板１０１の表面に形成された、基板裏面側を基準位置として第１の高さを有する第１表面領域１１１と、第１表面領域１１１を挟むように半導体基板の表面に形成された、第１の高さよりも低い第２の高さを有する一対の第２表面領域１１２と、これら領域１１１・１１２を連結するように半導体基板の表面に形成された段差表面領域１１３と、少なくともその一部が基板裏面側を基準位置として第１表面領域１１１と同じ高さに存在するように、第１表面領域１１１、第２表面領域１１２および段差表面領域１１３のうちの少なくとも１つの領域の上方に、ゲート電極１０８を挟むようにして形成された一対の電荷保持部１０４ａ・１０４ｂとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された、基板裏面側を基準位置として第１の高さを有する第１表面領域と、
半導体基板の表面に形成された、第１の高さよりも低い第２の高さを有する第２表面領域と、
前記第１表面領域と前記第２表面領域とを連結するように半導体基板の表面に形成された段差表面領域と、
前記第１表面領域の上方のみに形成されたゲート電極と、
何れか一方が前記第２表面領域を含むように半導体基板に形成されたソース領域およびドレイン領域とを備え、
さらに、少なくともその一部が基板裏面側を基準位置として前記第１表面領域と同じ高さに存在するように、前記第１表面領域、前記第２表面領域および前記段差表面領域のうちの少なくとも１つの領域の上方に形成された電荷保持部を備えていることを特徴とする不揮発性半導体装置。
【請求項２】
半導体基板の表面に形成された、基板裏面側を基準位置として第１の高さを有する第１表面領域と、
前記第１表面領域を挟むように半導体基板の表面に形成された、第１の高さよりも低い第２の高さを有する一対の第２表面領域と、
前記第１表面領域と前記第２表面領域とを連結するように半導体基板の表面に形成された段差表面領域と、
前記第１表面領域の上方のみに形成されたゲート電極と、
前記第２表面領域の一方を含むように半導体基板に形成されたソース領域、および、前記第２表面領域の他方を含むように半導体基板に形成されたドレイン領域とを備え、
さらに、少なくともその一部が基板裏面側を基準位置として前記第１表面領域と同じ高さに存在するように、前記第１表面領域、前記第２表面領域および前記段差表面領域のうちの少なくとも１つの領域の上方に、前記ゲート電極を挟むようにして形成された一対の電荷保持部を備えていることを特徴とする不揮発性半導体装置。
【請求項３】
前記ソース領域およびドレイン領域の少なくとも一方は、前記段差表面領域の一部を含んでいることを特徴とする請求項１または２記載の不揮発性半導体装置。
【請求項４】
前記電荷保持部は、半導体基板における前記段差表面領域と対向する面が、該段差表面領域と平行になっていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体装置。
【請求項５】
前記電荷保持部は、少なくともその一部が前記第２表面領域の上方に形成されていることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体装置。
【請求項６】
前記第１の高さと第２の高さとの差が、１０ｎｍ以上、１００ｎｍ以下であることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体装置。
【請求項７】
前記第２表面領域と前記段差表面領域とのなす角度が、３０°〜７０°であることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体装置。
【請求項８】
前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型と、前記ソース領域およびドレイン領域の導電型とは互いに等しく、かつ、前記オフセット領域の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低いことを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体装置。
【請求項９】
前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型と、前記ソース領域およびドレイン領域の導電型とは互いに異なり、かつ、前記オフセット領域の不純物濃度は、前記第１表面領域を含むように半導体基板に形成されるチャネル領域の不純物濃度よりも低いことを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体装置。
【請求項１０】
前記電荷保持部は、直径が０．５ｎｍ以上、２０ｎｍ以下の金属ナノ粒子を含む絶縁体からなることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体装置。
【請求項１１】
請求項１〜１０の何れか１項に記載の不揮発性半導体装置を１ユニットとして、該ユニットを複数備えていることを特徴とする不揮発性半導体装置。
【請求項１２】
請求項１０に記載の不揮発性半導体装置を製造する方法であって、
前記絶縁体に金属イオンを負イオン注入することによって、前記金属ナノ粒子を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項１３】
負イオン注入を行った後、金属原子を凝集させるために、５００℃以上、１０００℃以下で熱処理を行うことを特徴とする請求項１２記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置およびその製造方法に関するものであり、より詳細には、高速読み書き可能であって、複数ビットの情報を電流量に変換する機能を有する不揮発性半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電子機器やメモリーカードの分野では、高速読み書き可能なメモリ素子として、不揮発性半導体装置が広く用いられるようになってきている。
【０００３】
例えば、従来例として、特許文献１に開示されている不揮発性半導体装置がある。特許文献１に開示されている不揮発性半導体装置は、図２３に示すように、ｐ型ウェル領域８０１と、ｐ型ウェル領域８０１内に形成されたソース領域８０６及びドレイン領域８０７と、ソース領域８０６及びドレイン領域８０７に挟まれたチャネル領域上に形成された第１シリコン酸化膜８０２と、当該第１シリコン酸化膜８０２上に形成されたシリコン窒化膜８０３と、シリコン窒化膜８０３上に第２シリコン酸化膜８０４を介して形成された制御ゲート８０５とを備えている。
【０００４】
この装置におけるデータの書込みは、正の電位が印加されたドレイン領域８０７の近傍でホットエレクトロンを発生させ、発生したホットエレクトロンをシリコン窒化膜８０３中にある記憶保持部８０３ｂに注入することにより行われる。
【０００５】
このとき、さらに書込み特性を向上させるには、ソース領域８０６の電圧よりも高い電圧をドレイン領域８０７に印加することによって基板面に平行な電界を大きくし、ホットエレクトロンの発生効率を高める必要がある。
【０００６】
また、シリコン窒化膜８０３は、ホットエレクトロンが走行する方向に平行に設けられている。そのため、記憶保持部８０３ｂの下側で発生するホットエレクトロンが記憶保持部８０３ｂに注入されるには、ホットエレクトロンが散乱を受けて、その移動方向を変える必要がある。
【０００７】
さらに、注入効率を向上させるには、制御ゲート８０５に高電圧を印加して、ホットエレクトロンをシリコン窒化膜８０３よりなる記憶保持部８０３ｂの方向へ引き寄せる必要がある。
【０００８】
また、ソースとドレインとの役割を入れ替えることによって、同様にホットエレクトロンをシリコン窒化膜８０３中にある記憶保持部８０３ａに注入することも可能である。これら記憶保持部８０３ａ・８０３ｂのそれぞれの箇所で、電荷の多寡を前記電界効果型トランジスタの閾値又はドレイン電流の変化として読出すことにより、１つのトランジスタを用いて２ビットの情報を記憶させることができる。
【０００９】
さらに、特許文献２に開示されている不揮発性半導体装置について説明する。図２４は、特許文献２に開示された不揮発性半導体装置の断面図である。
【００１０】
図２４に示す装置は、半導体基板（ｐ型シリコン基板）９０１の表面に段差が設けられていて、基板裏面側を基準位置として相対的に高いレベルの第１表面領域９１１と、相対的に低いレベルの第２表面領域９１２と、ソース・ドレイン領域９０８・９０９と、記憶保持部となる浮遊ゲート９０４と、絶縁膜９０５を介して前記浮遊ゲート９０４に容量結合される制御ゲート９０６とを備えている。
【００１１】
この装置において、データの書込み時には、前記第１表面領域９１１の近傍でホットエレクトロンを発生させ、発生したホットエレクトロンを記憶保持部となる浮遊ゲート９０４に注入する。このとき、ドレインバイアスによる電界の向きと、ゲートバイアスによる電界の向きとが一致するため、互いの相乗効果により、前記第１表面領域９１１と前記第２表面領域９１２との間の段差表面領域近傍に高い電界が形成され、高いホットエレクトロン注入効率を実現している。すなわち、ホットエレクトロン注入は、記憶保持部上に形成されたゲート電界とドレイン電界との合成電界によって行われ、主に、ドレイン電界と比較して相対的に大きなゲート電界によって、電子軌道が曲げられることとなる。
【特許文献１】特表２００１−５１２２９０号公報（平成１３年８月２１日公表）
【特許文献２】特開２０００−１１４４０５号公報（平成１２年４月２１日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１の不揮発性半導体装置では、記憶保持部となるシリコン窒化膜８０３が、ホットエレクトロンが発生する領域より上方に存在し、かつ、ホットエレクトロンが走行する方向に平行に設けられている。そのため、記憶保持部８０３ａもしくは記憶保持部８０３ｂの下側で発生するホットエレクトロンが上記記憶保持部８０３ａもしくは記憶保持部８０３ｂに注入されるには、ホットエレクトロンが散乱を受けて、その移動方向を変えなければならない。これはすなわち、ドレイン端において、ホットエレクトロンのフォノン散乱による、ゲート電極方向へ約９０°の散乱角を持つ希少な散乱を必要とするということになり、効率が悪いという問題がある。
【００１３】
また、制御ゲート８０５に高電圧を印加して、ホットエレクトロンをシリコン窒化膜８０３よりなる記憶保持部８０３ａ・８０３ｂの方向へ引き寄せることにより、注入効率を高める方法もある。しかしながら、この場合もホットエレクトロンの運動エネルギーを利用することなく、高い電圧を用いてホットエレクトロンの軌道を曲げなければならず、効率が良いとは言い難い。
【００１４】
さらに、記憶保持部８０３ａ・８０３ｂが一層の膜構造であるため、ソース領域８０６及びドレイン領域８０７に挟まれたチャネル領域のチャネル長が短くなるにつれ、記憶保持部８０３ａ・８０３ｂの２箇所に蓄積された電荷が互いに干渉し、２ビット動作が困難になる。したがって、微細化することが難しいという問題がある。
【００１５】
また、記憶保持部８０３ａ・８０３ｂに電荷のリークパスが一つでもあると、注入された電荷が散逸するため、やはり２ビット動作が困難になる。
【００１６】
上記特許文献２の不揮発性半導体装置では、ホットエレクトロンの注入効率を高めようとしてドレイン電圧を高くすると、浮遊ゲート９０４とドレインとの間の電位差が低下して、ホットエレクトロンの注入効率が逆に低下するという問題がある。
【００１７】
また、反対に、制御ゲート９０６に印加する電圧を高くすると基板面に平行な電界強度が小さくなるため、ホットエレクトロンの注入効率が低下してしまう。
【００１８】
したがって、制御ゲート９０６又はドレイン領域９０９に高電圧を印加するだけでは、注入効率を向上させることは難しく、書込み速度の向上を図ることができないという問題がある。
【００１９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、ホットエレクトロンの注入効率を向上させると共に、電荷干渉の小さな複数ビット動作を可能とし、かつ、微細化に適した不揮発性半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の不揮発性半導体装置は、上記課題を解決するために、半導体基板の表面に形成された、基板裏面側を基準位置として第１の高さを有する第１表面領域と、半導体基板の表面に形成された、第１の高さよりも低い第２の高さを有する第２表面領域と、前記第１表面領域と前記第２表面領域とを連結するように半導体基板の表面に形成された段差表面領域と、前記第１表面領域の上方のみに形成されたゲート電極と、何れか一方が前記第２表面領域を含むように半導体基板に形成されたソース領域およびドレイン領域とを備え、さらに、少なくともその一部が基板裏面側を基準位置として前記第１表面領域と同じ高さに存在するように、前記第１表面領域、前記第２表面領域および前記段差表面領域のうちの少なくとも１つの領域の上方に形成された電荷保持部を備えていることを特徴している。
【００２１】
上記の構成によれば、前記第１表面領域と前記第２表面領域には高低差が設けられているため、前記段差表面領域近傍において発生したホットエレクトロンを前記電荷保持部へ注入する際に、ホットエレクトロンの運動方向を変化させる必要がない。さらに、前記ゲート電極が前記第１表面領域の上方のみに形成されていることにより、前記段差表面領域近傍におけるゲート電界がドレイン電界と比べて相対的に弱くなる。したがって、前記段差表面領域近傍において発生したホットエレクトロンは、主にドレイン電界によって軌道が曲げられることとなる。その際、上述したように、ホットエレクトロンはドレイン電界とほぼ同じ方向に運動エネルギーをもっている。そのため、前記第１表面領域を含むように半導体基板に形成されるチャネル領域中におけるホットエレクトロンの走行方向の運動エネルギーをほぼ保ったままの状態で、ホットエレクトロンを前記電荷保持部へ注入させることができる。
【００２２】
したがって、ホットエレクトロンの大部分を前記ドレイン領域に流入させることなく、前記電荷保持部への注入効率の向上を図ることが可能となり、書込み速度の速い不揮発性半導体装置を実現することができる。
【００２３】
また、本発明の不揮発性半導体装置は、上記課題を解決するために、半導体基板の表面に形成された、基板裏面側を基準位置として第１の高さを有する第１表面領域と、前記第１表面領域を挟むように半導体基板の表面に形成された、第１の高さよりも低い第２の高さを有する一対の第２表面領域と、前記第１表面領域と前記第２表面領域とを連結するように半導体基板の表面に形成された段差表面領域と、前記第１表面領域の上方のみに形成されたゲート電極と、前記第２表面領域の一方を含むように半導体基板に形成されたソース領域、および、前記第２表面領域の他方を含むように半導体基板に形成されたドレイン領域とを備え、さらに、少なくともその一部が基板裏面側を基準位置として前記第１表面領域と同じ高さに存在するように、前記第１表面領域、前記第２表面領域および前記段差表面領域のうちの少なくとも１つの領域の上方に、前記ゲート電極を挟むようにして形成された一対の電荷保持部を備えていることを特徴としている。
【００２４】
上記の構成によれば、前記第１表面領域と前記第２表面領域には高低差が設けられているため、前記段差表面領域近傍において発生したホットエレクトロンを前記電荷保持部へ注入する際は、ホットエレクトロンの運動方向を変化させる必要がない。さらに、前記ゲート電極が前記第１領域の上方のみに形成されていることにより、前記段差表面領域近傍におけるゲート電界がドレイン電界と比べて相対的に弱くなる。したがって、前記段差表面領域近傍において発生したホットエレクトロンは、主にドレイン電界によって電子軌道が曲げられることとなる。その際、上述したように、ホットエレクトロンはドレイン電界とほぼ同じ方向に運動エネルギーをもっている。そのため、前記第１表面領域を含むように半導体基板に形成されるチャネル領域中でのホットエレクトロンの走行方向の運動エネルギーをほぼ保ったままの状態で、前記電荷保持部へ注入させることができる。
【００２５】
したがって、ホットエレクトロンの大部分を前記ドレイン領域に流入させることなく、前記電荷保持部への注入効率の向上を図ることが可能となり、書込み速度の速い不揮発性半導体装置を実現することができる。
【００２６】
また、前記一対の電荷保持部は、前記ゲート電極によって電気的に分離されているので、前記電荷保持部の担うメモリ機能と、前記第１表面領域と前記ゲート電極の間に形成されたゲート絶縁膜の担うトランジスタ動作機能とは分離されている。そのため、各々の電荷保持部に蓄積された電荷が散逸、混ざり合い、干渉を起こすことはなく、十分なメモリ機能を有しつつ、２ビット動作を保持したまま微細化することができる。
【００２７】
また、本発明の前記ソース領域およびドレイン領域の少なくとも一方は、前記段差表面領域の一部を含んでいることがより好ましい。
【００２８】
これにより、前記段差表面領域を含むように半導体基板にオフセット領域が形成される。このオフセット領域により、ホットエレクトロンの発生する箇所を前記段差表面領域近傍に限定し、より効率良くホットエレクトロンを前記電荷保持部に注入することが可能となる。すなわち、前記段差表面領域近傍において発生したホットエレクトロンの大部分は、最短距離で前記電荷保持部へ到達することになる。したがって、より書込み速度の速い不揮発性半導体装置を実現することができる。
【００２９】
また、本発明の前記電荷保持部は、半導体基板における前記段差表面領域と対向する面が、該段差表面領域と平行になっていることがより好ましい。
【００３０】
これにより、前記電荷保持部に蓄積された電荷の多寡の影響を、前記段差表面領域を含むように半導体基板に形成されるオフセット領域全体に及ぼすことが可能となる。
【００３１】
例えば、前記電荷保持部に電子が蓄積されていない場合、前記ゲート電極からの電界によって、比較的低いゲート電圧により、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の一部に反転層が形成される。一方、前記電荷保持部に電子が蓄積されている場合、ゲート電界が前記電荷保持部内の電子によって終端し、前記ゲート電極に高電圧を印加しなければ、前記オフセット領域の一部に反転層は形成されない。
【００３２】
このようにして、前記電荷保持部に蓄積された電荷の多寡の影響を前記オフセット領域全体に及ぼすことにより、反転層の形成され易さをより効果的に制御することができる。
【００３３】
したがって、前記電荷保持部が、半導体基板における前記段差表面領域と対向する面が、該段差表面領域と平行な面を有する本構造により、前記電荷保持部に電子が蓄積されている場合と、前記電荷保持部に電子が蓄積されていない場合との電流のオン・オフ比をより大きく採ることができる。つまり、書込み・読出し時の電流値の変化を大きくすることが可能となる。よって、読出し時に電流が大きく流れることとなり、より読出し速度の速い不揮発性半導体装置を提供することができる。
【００３４】
また、本発明の前記電荷保持部は、少なくともその一部が前記第２表面領域の上方に形成されていることがより好ましい。
【００３５】
これにより、前記電荷保持部に電子が蓄積されている場合、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の一部に反転層が形成され難くなる。つまり、前記オフセット領域の一部に形成された反転層があたかも抵抗のような役割を果たすことにより、書込み・読出し時の電流値の変化をより大きくすることが可能となる。よって、読出し時に電流が大きく流れることとなり、より読出し速度の速い不揮発性半導体装置を提供することができる。
【００３６】
また、本発明の前記第１の高さと第２の高さとの差が、１０ｎｍ以上、１００ｎｍ以下であることがより好ましい。
【００３７】
これにより、電流値の変化を読出す速度の向上、およびホットエレクトロンの注入効率のさらなる向上を図ることが可能となる。
【００３８】
また、本発明の前記第２表面領域と前記段差表面領域とのなす角度が、３０°〜７０°であることがより好ましい。
【００３９】
これにより、電流値の変化を読出す速度の向上、および書込み動作と読出し動作の区別をより明確にすることが可能となる。
【００４０】
また、本発明の前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型と、前記ソース領域およびドレイン領域の導電型とは互いに等しく、かつ、前記オフセット領域の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低いことがより好ましい。
【００４１】
これにより、電荷保持部に蓄積された電荷の多寡により、前記オフセット領域の一部における反転層の形成され易さをより効果的に制御することができ、読出し速度を格段に向上させることができる。
【００４２】
さらに、読出し時に、前記オフセット領域の一部に反転層が形成され易いため、読出し速度を格段に向上させるだけでなく、より低電圧で駆動電流の大きな不揮発性半導体装置を実現することができる。
【００４３】
また、本発明の前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型と、前記ソース領域およびドレイン領域の導電型とは互いに異なり、かつ、前記オフセット領域の不純物濃度は、前記第１表面領域を含むように半導体基板に形成されるチャネル領域の不純物濃度よりも低いことがより好ましい。
【００４４】
これにより、前記電荷保持部へホットエレクトロン注入する際に、ホットエレクトロンの発生率を低下させることがない。つまり、前記チャネル領域とドレイン領域間に生じる空乏層のポテンシャルエネルギー差の増大により、ホットエレクトロンの発生効率のさらなる向上を図ることが可能となる。
【００４５】
また、電荷保持部に蓄積された電荷の多寡により、前記オフセット領域の一部における反転層の形成され易さを効果的に制御することができる。したがって、高速書込みを保持したまま、書込み時と消去時の電流量の差（メモリウィンドウ）のより大きな不揮発性半導体装置を提供することができる。
【００４６】
また、本発明の前記電荷保持部は、直径が０．５ｎｍ以上、２０ｎｍ以下の金属ナノ粒子を含む絶縁体からなることがより好ましい。
【００４７】
これにより、前記段差表面領域近傍において発生したホットエレクトロンを安定状態に留めておくことができる。
【００４８】
より具体的には、前記絶縁体と前記金属ナノ粒子との仕事関数差は、数ｅＶであり、従来、電荷保持部として使用されている材料（ポリシリコンやシリコン窒化膜）よりも格段に大きくなる。したがって、一旦、前記金属ナノ粒子に注入された電荷は、仕事関数差に相当するポテンシャル壁を透過または飛び越えることができない。特に、この効果が顕著になるのは前記金属ナノ粒子の直径が２０ｎｍ以下のときであって、サイズ縮小効果によって発生した量子準位にトラップされた電荷は、安定状態を保ち、温度揺らぎなどの外的要因によって散逸することがない。これにより、さらに記憶保持効率の良い不揮発性半導体装置を提供することができる。
【００４９】
また、本発明の不揮発性半導体装置は、上記の不揮発性半導体装置を１ユニットとして、該ユニットを複数備えていることがより好ましい。
【００５０】
上記構成によれば、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、複数ビットの動作を保持したままさらに微細化することができる。
【００５１】
また、本発明の製造方法は、上記の不揮発性半導体装置を製造する方法であって、前記絶縁体に金属イオンを負イオン注入することによって、前記金属ナノ粒子を形成することがより好ましい。
【００５２】
これにより、前記金属イオンは負イオン注入されるため、無帯電状態で前記絶縁体中に位置することが可能になる。これにより、注入による前記絶縁体の電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能となる。
【００５３】
また、負イオン注入を行った後、金属原子を凝集させるために、５００℃以上、１０００℃以下で熱処理を行うことがより好ましい。
【００５４】
これにより、負イオン注入によって前記絶縁体中の受けたダメージをより回復することができる。
【００５５】
さらに、前記金属原子を凝集させる際に、熱処理温度および熱処理時間を調整することにより、前記金属ナノ粒子の大きさおよび単位体積あたりの密度を制御することが可能となる。
【発明の効果】
【００５６】
本発明の不揮発性半導体装置は、以上のように、第１表面領域と第２表面領域に高低差が設けられているため、段差表面領域近傍において発生したホットエレクトロンを電荷保持部へ注入する際に、ホットエレクトロンの運動方向を変化させる必要がない。さらに、ゲート電極が第１表面領域の上方のみに形成されていることにより、前記段差表面領域近傍におけるゲート電界がドレイン電界と比べて相対的に弱くなる。したがって、前記段差表面領域近傍において発生したホットエレクトロンは、主にドレイン電界によって軌道が曲げられることとなる。その際、上述したように、ホットエレクトロンはドレイン電界とほぼ同じ方向に運動エネルギーをもっている。
【００５７】
それゆえ、前記第１表面領域を含むように半導体基板に形成されるチャネル領域中におけるホットエレクトロンの走行方向の運動エネルギーをほぼ保ったままの状態で、ホットエレクトロンを前記電荷保持部へ注入させることができる。したがって、ホットエレクトロンの大部分を前記ドレイン領域に流入させることなく、前記電荷保持部への注入効率の向上を図ることが可能となり、書込み速度の速い不揮発性半導体装置を実現することができる。
【００５８】
また、一対の電荷保持部が、ゲート電極によって電気的に分離されているので、電荷保持部の担うメモリ機能と、前記第１表面領域と前記ゲート電極の間に形成されたゲート絶縁膜の担うトランジスタ動作機能とは分離されている。
【００５９】
それゆえ、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、２ビット動作を保持したまま微細化することができる。
【００６０】
このように、ホットエレクトロンの注入効率が向上すると共に、電荷干渉の小さな複数ビット動作を実現することができる不揮発性半導体装置及およびその製造方法を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００６１】
〔実施の形態１〕
本発明の一実施形態について図１ないし図１３に基づいて説明すれば、以下の通りである。なお本実施の形態では、半導体基板としてはｐ型シリコン基板を、不揮発性半導体装置としては１素子２ビットの不揮発性半導体装置を例に挙げて説明する。
【００６２】
本実施の形態の不揮発性半導体装置は図１に示すように、ｐ型半導体基板１０１と、ゲート絶縁膜１０３と、ｎ型の導電型を有するソース領域１０９およびドレイン領域１１０と、電荷保持部１０４ａおよび電荷保持部１０４ｂと、散逸防止絶縁膜１０７と、ゲート電極１０８と、サイドウォールスペーサ１１４・１１４とで主要部が構成されている。
【００６３】
ｐ型半導体基板１０１の表面には段差が形成されており、その段差は、基板裏面側を基準位置として第１の高さを有する第１表面領域１１１と、第１の高さよりも低い第２の高さを有する第２表面領域１１２・１１２と、これらを連結する段差表面領域１１３・１１３とから構成されている。
【００６４】
前記第１表面領域１１１と第２表面領域１１２・１１２との高低差は、好ましくは１０ｎｍ〜１００ｎｍであり、前記第２表面領域１１２・１１２と段差表面領域１１３・１１３とのなす角度φは、好ましくは３０°〜７０°である。
【００６５】
また、ｐ型半導体基板１０１において、前記第２表面領域１１２・１１２の一方を含むようにソース領域１０９、および、前記第２表面領域１１２・１１２の他方を含むようにドレイン領域１１０がそれぞれ形成されている。また、前記ソース領域１０９およびドレイン領域１１０は、前記段差表面領域１１３・１１３の一部も含むように形成されている。
【００６６】
次に、電荷保持部１０４ａおよび電荷保持部１０４ｂは、ｐ型半導体基板１０１表面に形成された例えば厚さ１０ｎｍのゲート絶縁膜１０３を介して、ｐ型半導体基板１０１よりも上方に形成されている。
【００６７】
さらに、前記電荷保持部１０４ａおよび電荷保持部１０４ｂの側壁、前記第２表面領域１１２・１１２および第１表面領域１１１上のゲート絶縁膜１０３の上には、蓄積された電荷の散逸を防止する機能を有する例えば厚さ７ｎｍの散逸防止絶縁膜１０７が形成されている。
【００６８】
また、前記第１表面領域１１１上のゲート絶縁膜１０３の上には、ゲート電極１０８が形成されている。
【００６９】
さらに、前記ゲート電極１０８の側壁および散逸防止絶縁膜１０７上には、例えば４０ｎｍの厚さを有するサイドウォールスペーサ１１４・１１４が形成されている。このサイドウォールスペーサ１１４・１１４の役割は、前記ゲート電極１０８と前記ソース領域１０９およびドレイン領域１１０との間にオフセット領域を形成し、ホットエレクトロンの発生位置を制御することにある。
【００７０】
以下に、上記のように構成された不揮発性半導体装置の動作を説明する。
【００７１】
最初に、電子を前記電荷保持部１０４ｂに注入する場合を例に挙げて、書込み動作について説明する。
【００７２】
まず、前記ドレイン領域１１０に４〜７Ｖ程度の電圧を、前記ゲート電極１０８に４〜７Ｖ程度の電圧を、前記ソース領域１０９および基板電位を与える図示しない基板電極に０Ｖの電圧をそれぞれ印加する。このとき、ｐ型半導体基板１０１における前記ゲート電極１０８の下にチャネル領域が形成される。
【００７３】
一方、前記ドレイン領域１１０の近傍には空乏層が広がるため、基板表面に沿ってドレイン領域１１０側からソース領域１０９側に向かって電位の降下が起こり、基板面に平行な方向に電界が発生する。当該電界によって、キャリアである電子を高エネルギー状態（ホットエレクトロン）にし、ゲート電圧によってポテンシャルバリアの低くなったゲート絶縁膜１０３を飛び越えさせて、前記電荷保持部１０４ｂにホットエレクトロンを注入することができる。
【００７４】
また、前記ソース領域１０９とドレイン領域１１０との印加電圧を入れ替えることで、ソース領域側にある電荷保持部１０４ａに電子を注入することが可能となる。
【００７５】
さらに、前記電荷保持部１０４ａおよび電荷保持部１０４ｂは、裏面側を基準位置として前記第１表面領域１１１と同じ高さに、少なくともその一部が存在するように形成されている。そのため、前記ゲート電極１０８下において発生したホットエレクトロンを前記電荷保持部１０４ａまたは電荷保持部１０４ｂへ注入する際に、ホットエレクトロンの運動方向を変化させる必要がない。すなわち、チャネル領域中におけるホットエレクトロンの走行方向（基板面に平行な方向）の運動エネルギーをほとんど保ったままの状態で、前記電荷保持部１０４ａまたは電荷保持部１０４ｂへホットエレクトロンを注入させることが可能である。
【００７６】
したがって、ホットエレクトロンの大部分を前記ソース領域１０９または前記ドレイン領域１１０に流入させることなく、前記電荷保持部１０４ａまたは電荷保持部１０４ｂへのホットエレクトロンの注入効率の向上を図ることが可能となる。
【００７７】
また、前記ソース領域１０９およびドレイン領域１１０は、前記段差表面領域１１３・１１３の一部を含むように形成されるため、前記ソース領域１０９およびドレイン領域１１０と前記第１表面領域１１１との間には、間隔（オフセット領域）ができる。このオフセット領域により、ホットエレクトロンの発生する箇所を段差表面領域１１３・１１３近傍に限定し、効率良くホットエレクトロンを電荷保持部１０４ａおよび電荷保持部１０４ｂに注入することが可能となる。すなわち、前記段差表面領域１１３・１１３近傍において発生したホットエレクトロンの大部分は、最短距離で前記電荷保持部１０４ａおよび電荷保持部１０４ｂへ到達することになる。したがって、書込み速度の速い不揮発性半導体装置を実現することができる。よって、本構成により、書込み速度の速い１素子２ビットの不揮発性半導体装置を実現することができる。
【００７８】
なお、ここでいう段差表面領域１１３・１１３近傍とは、半導体基板とドレイン領域の接合部を中心に、半径約３０ｎｍの範囲をいう。
【００７９】
次に、電荷保持部１０４ｂに蓄積された電子を引き抜く場合を例にとり、消去動作について説明する。
【００８０】
まず、ドレイン領域１１０に４〜７Ｖ程度の電圧を、ゲート電極１０８に−５〜−８Ｖ程度の電圧を、ソース領域１０９および基板電位を与える図示しない基板電極に０Ｖの電圧をそれぞれ印加する。
【００８１】
このような電圧を印加したとき、電荷保持部１０４ｂに蓄積されていた電子は、ファウラーノルドハイム（ＦＮ）トンネリングにより、ゲート絶縁膜１０３を透過する。
【００８２】
また、ソース領域１０９とドレイン領域１１０との印加電圧を入れ替えることで、ソース領域側にある電荷保持部１０４ａに蓄積された電子を引き抜くことが可能となる。
【００８３】
さらに、電荷保持部１０４ａおよび電荷保持部１０４ｂの両方に電子が蓄積されている場合、ソース領域１０９およびドレイン領域１１０に４〜７Ｖ程度の電圧を、ゲート電極１０８に−５〜−８Ｖ程度の電圧を、基板電位を与える図示しない基板電極に０Ｖの電圧をそれぞれ印加することにより、電荷保持部１０４ａおよび電荷保持部１０４ｂ内の両方の電子を引き抜くことも可能である。
【００８４】
なお、電子を引き抜く際には、ｐ型半導体基板１０１の段差表面領域１１３・１１３から正孔（ホール）をトンネリングさせることも可能である。正孔のトンネリングは、消去時における電圧の印加時間を調節することによって制御することができる。
【００８５】
次に、ソース領域１０９側に存在する電荷保持部１０４ａの記憶情報を読出す場合を例にとり、データの読出し動作について説明する。
【００８６】
まず、ドレイン領域１１０に１〜３Ｖ程度の電圧を、ゲート電極１０８に２〜４Ｖ程度の電圧を、ソース領域１０９および基板電位を与える図示しない基板電極に０Ｖの電圧をそれぞれ印加する。このときの各電極に与える電圧は、書込み動作が行われないように、充分小さくしておく必要がある。
【００８７】
また、ソース領域１０９とドレイン領域１１０との印加電圧を入れ替えることで、ドレイン領域１１０側に存在する電荷保持部１０４ｂの記憶情報を読出すことが可能である。
【００８８】
したがって、電荷保持部１０４ａおよび電荷保持部１０４ｂは、各々、電子が蓄積した書込み状態と、電子が引き抜かれた、または正孔が蓄積した消去状態との２つの状態を持つので、本不揮発性半導体装置全体としては、「２×２＝４」通りの記憶状態を持ち得ることになる。それぞれの記憶状態における読出し時の「ドレイン電流」対「ゲート電圧」の模式的なグラフを描くと、図２に示すようになる。
【００８９】
図２は、各々の記憶状態を読出した際のドレイン電流値を表している。ここで、“ＥＥ”とは電荷保持部１０４ａと電荷保持部１０４ｂとの両方が消去状態である場合、“ＥＷ”とは電荷保持部１０４ａが消去状態かつ電荷保持部１０４ｂが書込み状態である場合、“ＷＥ”とは電荷保持部１０４ａが書込み状態かつ電荷保持部１０４ｂが消去状態である場合、“ＷＷ”とは電荷保持部１０４ａと電荷保持部１０４ｂとの両方が書込み状態である場合、をそれぞれ表している。
【００９０】
ドレイン電流“ＥＷ”とドレイン電流“ＷＥ”との差がメモリウィンドウ２０１であり、この値が大きいほど、２ビットの読出しは容易になる。すなわち、１素子２ビットの不揮発性半導体装置としての性能が向上することとなる。
【００９１】
本実施の形態においては、電荷保持部１０４ａおよび電荷保持部１０４ｂは、前記第１表面領域１１１の両側部に１箇所ずつ形成され、各々はゲート電極１０８によって、電気的に分離されている。すなわち、電荷保持部１０４ａおよび電荷保持部１０４ｂの担うメモリ機能と、ゲート絶縁膜１０３の担うトランジスタ動作機能とは分離されている。そのため、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、２ビット動作を保持したまま微細化することが容易となる。
【００９２】
また、本実施の形態においては、電荷保持部１０４ａおよび電荷保持部１０４ｂのｐ型半導体基板１０１における前記段差表面領域１１３・１１３と対向する面は、該段差表面領域１１３・１１３と平行に形成されている。これにより、電荷保持部１０４ａおよび電荷保持部１０４ｂに蓄積された電荷の多寡の影響をオフセット領域全域に及ぼすことが可能であり、ｐ型半導体基板１０１における段差表面領域１１３・１１３での反転層の形成され易さを効果的に制御することが可能となる。
【００９３】
言い換えれば、電荷保持部１０４ａまたは電荷保持部１０４ｂの一部分のみが前記段差表面領域１１３・１１３と平行である場合には、電荷保持部１０４ａまたは電荷保持部１０４ｂが、前記段差表面領域１１３・１１３の表面の法線方向にどれだけ長く形成されていても、電荷保持部１０４ａまたは電荷保持部１０４ｂに蓄積された電荷の発する電界を段差表面領域１１３・１１３に充分伝えることができない。それゆえ、電荷の多寡の影響をオフセット領域全域に及ぼすことができなくなる。
【００９４】
また、本実施の形態においては、電荷保持部１０４ａおよび電荷保持部１０４ｂは、少なくともその一部が前記第２表面領域１１２・１１２の上方に形成されている。本構成により、前記電荷保持部１０４ａおよび電荷保持部１０４ｂに蓄積した電荷の多寡による、トランジスタ読出し動作時の電流値の変化を格段に大きくすることができる。それによって、読出し速度も格段に向上するため、読出し速度の速い半導体記憶装置を提供することができる。
【００９５】
また、本実施の形態においては、上述したように、第１表面領域１１１と第２表面領域１１２・１１２との高低差は、１０ｎｍ〜１００ｎｍであり、第２表面領域１１２・１１２と段差表面領域１１３・１１３とのなす角度φは、３０°〜７０°である。本構成により、ホットエレクトロンの注入効率のより一層の向上を図ることが可能となる。
【００９６】
すなわち、高低差が１０ｎｍ以下であると、電荷保持部１０４ａおよび電荷保持部１０４ｂのごく一部のみが該高低差に相当する部分に位置し、注入効率の更なる向上を図ることが難しくなるおそれがある。
【００９７】
一方、高低差が１００ｎｍ以上であると、前記ソース領域１０９とドレイン領域１１０との間の長さであるゲート長が長くなる。これにより、前記電荷保持部１０４ａおよび電荷保持部１０４ｂに電子が無い状態での電流値が小さくなり、前記電荷保持部１０４ａおよび電荷保持部１０４ｂの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。また、前記電荷保持部部１０４ａ・１０４ｂに蓄積された電荷の多寡を、充分に閾値や読出し電流に反映させることが難しくなる場合がある。
【００９８】
また、第２表面領域１１２・１１２と段差表面領域１１３・１１３とのなす角度φが３０°以下であると、前記ソース領域１０９とドレイン領域１１０との間の長さであるゲート長が長くなる。これにより、前記電荷保持部１０４ａおよび電荷保持部１０４ｂに電子が無い状態での電流値が小さくなり、前記電荷保持部１０４ａおよび電荷保持部１０４ｂの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。
【００９９】
一方、第２表面領域１１２・１１２と段差表面領域１１３・１１３とのなす角度が７０°以上であると、データの読出し時にも関わらず、第１表面領域１１１に形成された、ソース領域１０９およびドレイン領域１１０に挟まれたチャネル領域中の電子が、前記電荷保持部１０４ａおよび電荷保持部１０４ｂに注入される確率が高くなってしまうおそれがある。これにより、書込み動作と読出し動作の区別が明確にできなくなる場合がある。
【０１００】
次に、上記のように構成された不揮発性半導体装置の製造工程について、図面を参照しながら詳細に説明する。
【０１０１】
図３ないし図１３は、本実施の形態に係る不揮発性半導体装置の製造時における各工程の状態を示す断面図である。
【０１０２】
まず、図３に示すｐ型半導体基板１０１は、ｐ型半導体領域を含む単結晶シリコンからなっている。当該ｐ型半導体領域は、例えばＢ（ホウ素）が１０〜２０ｋｅＶ、５×１０１２〜５×１０１３／ｃｍ２ 程度で注入されているものとする。
【０１０３】
前記ｐ型半導体基板１０１上に、まず、フォトリソグラフィ法によりパターニングされた第１レジスト膜１０２を形成する。
【０１０４】
次に、図４に示すように、ｐ型半導体基板１０１を、第１レジスト膜１０２をマスクとして用いて、異方性エッチングする。より詳細には、ＨＢｒ（臭化水素）およびＣｌ２（塩素）の混合ガスによってエッチングするドライエッチング法にて、上記段差表面領域１１３・１１３を形成する。また、ＨＢｒおよびＣｌ２の流量比を変化させることで、前記第２表面領域１１２・１１２と前記段差表面領域１１３・１１３とのなす角度を任意に形成することが可能となる。
【０１０５】
これにより、ｐ型半導体基板１０１の表面には、基板裏面側を基準位置として第１の高さを有する第１表面領域１１１と、第１の高さよりも低い第２の高さを有する第２表面領域１１２・１１２と、前記第１表面領域１１１と前記第２表面領域１１２・１１２とを連結する段差表面領域１１３・１１３とが形成される。このとき、前記第１表面領域１１１と前記第２表面領域１１２・１１２との高低差は、１０ｎｍ〜１００ｎｍであることが好ましく、前記第２表面領域１１２・１１２と前記段差表面領域１１３・１１３とのなす角度φは、３０°〜７０°であることが好ましい。
【０１０６】
次に、図５に示すように、第１レジスト膜１０２を除去し、約９００℃の酸素雰囲気中でｐ型半導体基板１０１を熱酸化することにより、ｐ型半導体基板１０１上に１０ｎｍ程度の第１熱酸化膜を形成する。この第１熱酸化膜がゲート絶縁膜１０３として機能する。
【０１０７】
さらに、図６に示すように、もう一度、約９００℃の酸素雰囲気中で熱酸化することにより、前記ゲート絶縁膜１０３上に７ｎｍ程度の第２熱酸化膜を形成する。なお、ゲート絶縁膜１０３として機能する第１熱酸化膜およびその上に形成される第２熱酸化膜は、同時に形成してもよい。そして、図６に示すように、第２熱酸化膜の上方（図で矢印方向）から負イオン注入を行う。具体的には、例えば、金属イオンであるＡｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｃｏ、Ｗなどや、半導体系イオンであるＳｉ、Ｇｅなどを負イオンとして注入する。注入エネルギーは、１〜２０ｋｅＶ程度、注入濃度は１×１０１４〜５×１０１６／ｃｍ２ 程度である。
【０１０８】
ここで、負イオン注入の特徴は、ほぼ無帯電状態で第２熱酸化膜中にイオン注入することができる点であり、電荷保持膜１０４の電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能である。例えば、本実施の形態に示した不揮発性半導体装置を他のＬＳＩ（Large Scale Integrated circuit）におけるロジック素子と混載する際には、他のＭＯＳ（Metal Oxide Semiconductor）トランジスタなどの電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能となる。
【０１０９】
なお、前記ゲート絶縁膜１０３上に形成された第２熱酸化膜は、負イオン注入されたのち、電荷保持膜１０４として機能することとなる。
【０１１０】
なお、従来技術においては、正イオン注入方法を用いるのが一般的である。当該方法を用いた場合、該金属イオンは帯電した状態で電荷保持絶縁体に注入され、結果として、前記電荷保持絶縁体中に固定電荷を生成する。これによると、トランジスタに閾値の変動および動作の不安定性を招くこととなってしまうという欠点がある。
【０１１１】
次に、図７に示すように、負イオン注入された電荷保持膜１０４上に、フォトリソグラフィ法によりパターニングされた第２レジスト膜１０５・１０５を形成する。この第２レジスト膜１０５・１０５をマスクとして用い、前記電荷保持膜１０４を異方性エッチングする。このとき、前記ゲート絶縁膜１０３はエッチングしない。
【０１１２】
さらに、図８に示すように、フォトリソグラフィ法によりパターニングされた第３レジスト膜１０６を形成する。ここで、第３レジスト膜１０６は第１表面領域１１１と段差表面領域１１３・１１３上とにわたって形成されているが、重要な点は、第３レジスト膜１０６のゲート長方向の長さは、第１表面領域１１１の長さよりも長く、第１表面領域１１１両側の段差表面領域１１３・１１３の上方にも形成されていることである。これにより、段差表面領域１１３・１１３上に、負イオン注入された電荷保持膜１０４・１０４が残ることとなる。
【０１１３】
そこで、図９に示すように、この第３レジスト膜１０６をマスクとして用い、イオン注入された電荷保持膜１０４・１０４を異方性エッチングする。このとき、上述したように、電荷保持膜１０４・１０４は、第１表面領域１１１両側の段差表面領域１１３・１１３の上方にも形成されているため、負イオン注入された電荷保持膜１０４・１０４は段差表面領域１１３・１１３上に残る。
【０１１４】
その後、第３レジスト膜１０６を除去し、約９００℃の酸素雰囲気中で熱酸化することにより、１０ｎｍ程度の散逸防止絶縁膜を形成する。これが、段差表面領域１１３・１１３上の２箇所に形成された電荷保持部１０４ａおよび電荷保持部１０４ｂに蓄積された電子を散逸させないための散逸防止絶縁膜１０７として機能することとなる。
【０１１５】
その後、図１０に示すように、第１表面領域１１１上に、パターニングされ、後にゲート電極１０８となるポリシリコン層を形成し、全面をＴＥＯＳ（Tetra Ethyl Ortho Silicate）などの酸化膜で覆った後、エッチバックを行う。これにより、ポリシリコン層の側壁に厚さ４０ｎｍ程度のサイドウォールスペーサ１１４・１１４が形成される。
【０１１６】
また、図１１に示すように、このサイドウォールスペーサ１１４・１１４をエッチバックする際に、散逸防止絶縁膜１０７およびゲート絶縁膜１０３も同時にエッチングしてもよい。
【０１１７】
その後、図１２に示すように、例えばＡｓ（砒素）を２０〜４０ｋｅＶ、１×１０１５〜１×１０１６／ｃｍ２ 程度で注入する。この注入方法としては、ソース領域およびドレイン領域を形成するための、公知のイオン注入技術を用いると良い。
【０１１８】
さらに、活性化アニールを８００〜９５０℃の温度下で１０分〜６０分程度行い、図１３に示すように、ゲート電極１０８、ソース領域１０９およびドレイン領域１１０を形成する。このとき、与えられた熱により、電荷保持部１０４ａおよび電荷保持部１０４ｂに負イオン注入された金属イオンまたは半導体系イオンは自己凝縮を行い、ナノメートルオーダー（１０−９ｍ程度）の粒子が形成される。
【０１１９】
ここで、上記活性化アニール温度が低い場合、例えば５００℃以下の場合、金属イオン同士が凝集しようとする力が強くなる。これにより、金属ナノ粒子は等方的な球形ではなく、歪んだ粒塊のような形状になる。そのため、メモリ効果のばらつきが大きくなり、安定した動作を得ることが難しくなる。
【０１２０】
また、上記活性化アニール温度が高い場合、例えば１０００℃以上の場合、金属イオンは大きな熱エネルギーを得て拡散する。これにより、非常に体積密度の小さな金属ナノ粒子しか形成されず、メモリ効果が小さくなるという欠点がある。
【０１２１】
ここで、一例として、負イオン注入された電荷保持部１０４ｂ内に形成された金属ナノ粒子の模式図を図１４に示す。
【０１２２】
図１４に示すように、電荷保持部１０４ｂ内に、活性化アニール熱により、金属ナノ粒子１１５…が形成される。金属ナノ粒子１１５…の粒径および単位体積あたりの個数密度は、電荷保持部１０４ｂ内に注入する負イオンの濃度、加熱温度および加熱時間によって制御することが可能である。前記金属ナノ粒子の直径は、０.５ｎｍ以上、２０ｎｍ以下であることが好ましく、個数密度は、１×１０１８〜１×１０１９／ｃｍ３ 程度であることが好ましい。
【０１２３】
金属ナノ粒子の目的は、本発明の構成において発生したホットエレクトロンを蓄積することである。前記金属ナノ粒子１１５…とそれを包む絶縁体の仕事関数差は、数ｅＶであるため、従来、絶縁体として使用されている材料（ポリシリコンやシリコン窒化膜）よりも格段に大きく、一旦、前記金属ナノ粒子１１５…に注入された電荷は、仕事関数差に相当するポテンシャル壁を透過または飛び越えることができない。特に、この効果が顕著になるのは前記金属ナノ粒子１１５…の直径が２０ｎｍ以下のときであって、サイズ縮小効果によって発生した量子準位にトラップされた電荷は、安定状態を保ち、温度揺らぎなどの外的要因によって散逸することがない。従って、金属ナノ粒子を用いることにより、記憶保持効率の良い不揮発性半導体装置を提供することができる。
【０１２４】
また、前記金属ナノ粒子１１５…の直径が０.５ｎｍ以下である場合、メモリとして有効な量子井戸を形成できなくなるという欠点がある。
【０１２５】
なお、本実施の形態において、前記電荷保持部１０４ｂは金属ナノ粒子を含んで形成されているとしたが、必ずしも金属ナノ粒子を含んで形成されている必要はなく、電荷トラップを多数有するシリコン窒化膜（Ｓｉ３ Ｎ４ ）やポリシリコン膜で形成されていてもよい。これらの材料は、従来のＣＶＤ（Chemical Vapor Deposition）法により容易に堆積することができる。
【０１２６】
〔実施の形態２〕
本発明の他の実施の形態について、図１５を用いて説明すれば、以下の通りである。
【０１２７】
なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１２８】
本実施の形態の不揮発性半導体装置は、前記実施の形態１の不揮発性半導体装置の構成に加えて、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型が、前記ソース領域およびドレイン領域の導電型と等しく、かつ、前記オフセット領域の不純物濃度が、前記ソース領域およびドレイン領域の不純物濃度よりは低くなるように形成されている。すなわち、本実施の形態の不揮発性半導体装置の構造は、ＬＤＤ（Lightly Doped Drain）構造となっている。前記オフセット領域は図１５においては、オフセット領域１１６・１１６で示されている。
【０１２９】
なお、本実施の形態は、上述した実施の形態１の製造方法において、ゲート電極１０８を形成した後、すなわち、サイドウォールスペーサ１１４・１１４を形成する前の工程で、Ｐ（リン）またはＡｓ（砒素）を１×１０１２〜１×１０１３／ｃｍ３ 程度で注入することにより実現することができる。
【０１３０】
本実施の形態によれば、前記電荷保持部１０４ａおよび電荷保持部１０４ｂに蓄積された電荷の多寡により、オフセット領域１１６・１１６における反転層の形成され易さを効果的に制御することができる。したがって、メモリ効果を大きくすることができる。
【０１３１】
また、読出し時に反転層が形成され易いので、読出し速度を格段に向上させることが可能となる。
【０１３２】
また、上記ＬＤＤ構造により、読出し速度が速いだけでなく、低電圧で駆動電流の大きな不揮発性半導体装置を実現することができる。
【０１３３】
〔実施の形態３〕
本発明のさらに他の実施の形態について、図１５を用いて説明すれば、以下の通りである。
【０１３４】
なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１３５】
本実施の形態の不揮発性半導体装置は、前記実施の形態１の不揮発性半導体装置の構成に加えて、前記段差表面領域を含むように半導体基板に形成されるオフセット領域の導電型が、前記ソース領域およびドレイン領域の導電型と異なり、かつ、前記オフセット領域の不純物濃度が、前記第１表面領域を含むように半導体基板に形成されるチャネル領域の不純物濃度よりは低くなるように形成されている。前記オフセット領域は図１５において、オフセット領域１１６・１１６で示されている。
【０１３６】
なお、本実施の形態は、前記実施の形態１の製造方法において、ゲート電極１０８を形成した後、すなわち、サイドウォールスペーサ１１４・１１４を形成する前の工程で、Ｂ（ホウ素）を１×１０１２〜１×１０１３／ｃｍ３ 程度で注入することにより実現することができる。
【０１３７】
本実施の形態によれば、ホットエレクトロン注入時に、ホットエレクトロンの発生率を低下させることが無い。つまり、前記チャネル領域とドレイン領域１１０との間に生じる空乏層のポテンシャルエネルギー差の増大により、ホットエレクトロンの発生効率の向上を図ることが可能となる。
【０１３８】
また、前記電荷保持部１０４ａおよび前記電荷保持部１０４ｂに蓄積された電荷の多寡により、オフセット領域１１６・１１６での反転層の形成され易さを効果的に制御することができ、メモリ効果を大きくすることができる。したがって、高速書込みを保持したまま、書込み時と消去時の電流量の差（メモリウィンドウ）の大きな不揮発性半導体装置を提供することができる。
【０１３９】
〔実施の形態４〕
本発明のさらに他の実施の形態について、図１６を用いて説明すれば、以下の通りである。なお、本実施の形態では、半導体基板としてはｐ型シリコン基板を、不揮発性半導体装置としては１素子２ビットの不揮発性半導体装置を例に挙げて説明する。
【０１４０】
また、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。
【０１４１】
本実施の形態の不揮発性半導体装置は図１６に示すように、ｐ型半導体基板４０１と、ゲート絶縁膜４０３と、ｎ型の導電型を有するソース領域４０８およびドレイン領域４０９と、電荷保持部４０６ａおよび電荷保持部４０６ｂと、散逸防止絶縁膜４０５・４０５と、ゲート電極４０４と、サイドウォールスペーサ４０７・４０７とで主要部が構成されている。
【０１４２】
ｐ型半導体基板４０１の表面には段差が形成されており、基板裏面側を基準位置として第１の高さを有する第１表面領域４１１と、第１の高さよりも低い第２の高さを有する第２表面領域４１２・４１２と、これらを連結する段差表面領域４１３・４１３とから構成されている。
【０１４３】
ここで、第１表面領域４１１と第２表面領域４１２・４１２との高低差は、好ましくは１０ｎｍ〜１００ｎｍであり、第２表面領域４１２・４１２と段差表面領域４１３・４１３とのなす角度φは、好ましくは３０°〜７０°である。
【０１４４】
また、ｐ型半導体基板４０１においては、前記第２表面領域４１２・４１２の一方を含むようにソース領域４０８、および、前記第２表面領域４１２・４１２の他方を含むようにドレイン領域４０９がそれぞれ形成されている。また、前記ソース領域４０８およびドレイン領域４０９は、前記段差表面領域４１３・４１３の一部も含むように形成されている。
【０１４５】
さらに、第１表面領域４１１上には例えば２ｎｍ〜７ｎｍのゲート絶縁膜４０３が形成されており、前記ゲート絶縁膜４０３上にゲート電極４０４が形成されている。なお、ゲート絶縁膜４０３は前記第１表面領域４１１上にのみ形成されている。そして、前記ゲート電極４０４、前記段差表面領域４１３・４１３、および前記第２表面領域４１２・４１２上に跨って、例えば７ｎｍの散逸防止絶縁膜４０５・４０５が形成されている。さらに、散逸防止絶縁膜４０５・４０５上には、電荷保持部４０６ａおよび電荷保持部４０６ｂが形成されている。
【０１４６】
さらに、ゲート電極４０４上の散逸防止絶縁膜４０５・４０５の側壁と電荷保持部４０６ａおよび電荷保持部４０６ｂの側壁とには、例えば４０ｎｍの厚みを有するサイドウォールスペーサ４０７・４０７が形成されている。
【０１４７】
ここで、本実施の形態の不揮発性半導体装置の動作原理は、前記実施の形態１と同じである。
【０１４８】
本実施の形態においては、電荷保持部４０６ａおよび電荷保持部４０６ｂは前記第１表面領域４１１の両側部に１箇所ずつ形成され、各々はゲート電極４０４によって、電気的に分離されている。すなわち、電荷保持部４０６ａおよび電荷保持部４０６ｂの担うメモリ機能と、ゲート絶縁膜４０３の担うトランジスタ動作機能とは分離されている。そのため、各々の電荷保持部に蓄積された電荷が散逸し混ざり合って干渉することはなく、十分なメモリ機能を有しつつ、２ビット動作を保持したまま微細化することが容易となる。
【０１４９】
また、電荷保持部４０６ａおよび電荷保持部４０６ｂのｐ型半導体基板４０１における前記段差表面領域４１３・４１３と対向する面が、該段差表面領域４１３・４１３と平行に形成されている。これにより、電荷保持部４０６ａおよび電荷保持部４０６ｂに蓄積された電荷の多寡の影響をオフセット領域全域に及ぼすことが可能であり、ｐ型半導体基板４０１におけるオフセット領域での反転層の形成され易さを効果的に制御することが可能となる。
【０１５０】
言い換えれば、電荷保持部４０６ａまたは電荷保持部４０６ｂの一部分のみがｐ型半導体基板における段差表面領域４１３・４１３と平行である場合には、電荷保持部４０６ａまたは電荷保持部４０６ｂが、前記段差表面領域４１３・４１３の表面の法線方向にどれだけ長く形成されていても、電荷保持部４０６ａまたは電荷保持部４０６ｂに蓄積された電荷の発する電界を段差表面領域４１３・４１３に充分伝えることができない。それゆえ、電荷の多寡の影響をオフセット領域全域に及ぼすことができなくなる。
【０１５１】
また、本実施の形態においては、電荷保持部４０６ａおよび電荷保持部４０６ｂは、少なくともその一部が前記第２表面領域４１２・４１２の上方に形成されている。本構成により、前記電荷保持部４０６ａおよび電荷保持部４０６ｂの蓄積した電荷の多寡による、トランジスタ読出し動作時の電流値の変化を格段に大きくすることができる。それによって、読出し速度も格段に向上するので、読出し速度の速い不揮発性半導体装置を提供することができる。
【０１５２】
また、本実施の形態においては、上述したように、第１表面領域４１１と第２表面領域４１２・４１２との高低差は、好ましくは１０ｎｍ〜１００ｎｍであり、第２表面領域４１２・４１２と段差表面領域４１３・４１３とのなす角度φは、好ましくは３０°〜７０°である。本構成により、ホットエレクトロンの注入効率のより一層の向上を図ることが可能となる。
【０１５３】
すなわち、高低差が１０ｎｍ以下であると、電荷保持部４０６ａおよび電荷保持部４０６ｂのごく一部のみが該高低差に相当する部分に位置し、注入効率の向上を図ることが難しくなる場合がある。
【０１５４】
一方、高低差が１００ｎｍ以上であると、前記ソース領域４０８とドレイン領域４０９との間の長さであるゲート長が長くなる。これにより、前記電荷保持部４０６ａおよび電荷保持部４０６ｂに電子が無い状態での電流値が小さくなり、前記電荷保持部４０６ａおよび電荷保持部４０６ｂの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。また、前記電荷保持部に蓄積された電荷の多寡を充分に閾値や読出し電流に反映させることが難しくなるおそれがある。
【０１５５】
また、第２表面領域４１２・４１２と段差表面領域４１３・４１３とのなす角度φが３０°以下であると、前記ソース領域４０８とドレイン領域４０９との間の長さであるゲート長が長くなる。これにより、前記電荷保持部４０６ａおよび電荷保持部４０６ｂに電子が無い状態での電流値が小さくなり、前記電荷保持部４０６ａおよび電荷保持部４０６ｂの電荷の多寡による電流値の変化を読出す速度が低下するおそれがある。また、ゲート長が長くなると、不揮発性半導体装置全体の小型化を阻害する場合がある。
【０１５６】
一方、第２表面領域４１２・４１２と段差表面領域４１３・４１３とのなす角度が７０°以上であると、データの読出し時にも関わらず、第１表面領域４１１に形成された、ソース領域４０８およびドレイン領域４０９に挟まれたチャネル領域内の電子が、前記電荷保持部４０６ａおよび電荷保持部４０６ｂに注入される確率が高くなるおそれがある。これにより、書込み動作と読出し動作の区別が明確にできなくなる場合がある。
【０１５７】
次に、上記のように構成された不揮発性半導体装置の製造工程について、図面を参照しながら詳細に説明する。
【０１５８】
図１７ないし図２２は、本実施の形態に係る不揮発性半導体装置の製造時における各工程の状態を示す断面図である。
【０１５９】
まず、図１７に示すｐ型半導体基板４０１は、ｐ型半導体領域を含む単結晶シリコンからなっている。当該ｐ型半導体領域は、例えばＢ（ホウ素）が１０〜２０ｋｅＶ、５×１０１２〜５×１０１３／ｃｍ２ 程度で注入しているものとする。
【０１６０】
前記ｐ型半導体基板４０１上に、まず、フォトリソグラフィ法によりパターニングされたレジスト膜４０２を形成する。
【０１６１】
次に、図１８に示すように、ｐ型半導体基板４０１を、レジスト膜４０２をマスクとして用い、異方性エッチングする。これにより、ｐ型半導体基板４０１の表面に、第１表面領域４１１と、第２表面領域４１２・４１２と、前記第１表面領域４１１と前記第２表面領域４１２・４１２とを連結する段差表面領域４１３・４１３とが形成される。このとき、第１表面領域４１１と第２表面領域４１２・４１２との高低差は、１０ｎｍ〜１００ｎｍであることが好ましく、第２表面領域４１２・４１２と段差表面領域４１３・４１３とのなす角度φは、３０°〜７０°であることが好ましい。
【０１６２】
次に、図１９に示すように、レジスト膜４０２を除去し、約９００℃の酸素雰囲気中でｐ型半導体基板４０１を熱酸化することにより、ｐ型半導体基板４０１上に例えば１０ｎｍのゲート絶縁膜４０３を形成する。さらに、その上にゲート電極４０４となるポリシリコンを、ＣＶＤ（Chemical Vapor Deposition；化学的気相成長）法により堆積する。
【０１６３】
また、図２０に示すように、ゲート電極４０４となるポリシリコンおよびゲート絶縁膜４０３を異方性エッチングする。重要な点は、前記ゲート電極４０４となるポリシリコンおよびゲート絶縁膜４０３は、前記第１表面領域４１１上にのみ残るようにエッチングされる点であり、前記第２表面領域４１２・４１２および前記段差表面領域４１３・４１３上に残渣が存在しないようにする。
【０１６４】
次に、図２１に示すように、９００℃程度の酸素雰囲気で熱酸化することにより、ゲート絶縁膜４０３上およびゲート電極４０４となるポリシリコンの側壁部に、散逸防止絶縁膜４０５を形成する。その後、さらに、約９００℃の酸素雰囲気中で熱酸化することにより、散逸防止絶縁膜４０５上に電荷保持膜４０６となる熱酸化膜を形成する。なお、散逸防止絶縁膜４０５および電荷保持膜４０６となる熱酸化膜は、同時に形成してもよい。そして、電荷保持膜４０６となる熱酸化膜上から負イオン注入を行い、例えば、金属イオンであるＡｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｃｏ、Ｗなどや、半導体系イオンであるＳｉ、Ｇｅなどを負イオンとして注入する。注入エネルギーは１〜２０ｋｅＶ程度、注入濃度は１×１０１４〜５×１０１６／ｃｍ２ 程度である。
【０１６５】
ここで重要なのは、前記ゲート絶縁膜４０３中には負イオンを注入しないため、本トランジスタのゲート絶縁膜４０３への各種トラップの生成は殆ど無いことである。そのため、前記熱酸化膜が電荷保持膜４０６として機能することとなる。
【０１６６】
また、負イオン注入の特徴は、ほぼ無帯電状態で前記熱酸化膜中にイオン注入することができる点であり、電荷保持膜４０６の電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能である。例えば、本実施の形態に示した不揮発性半導体装置を他のＬＳＩ（Large Scale Integrated circuit）におけるロジック素子と混載する際には、他のＭＯＳ（Metal Oxide Semiconductor）トランジスタなどの電気的絶縁破壊および前記不揮発性半導体装置のトランジスタ動作に関わる閾値変動を格段に抑制することが可能となる。
【０１６７】
次に、図２２に示すように、酸化膜を堆積し、エッチバックすることにより、例えば４０ｎｍの厚さを有するサイドウォールスペーサ４０７・４０７を形成する。その後、前記ソース領域４０８、ドレイン領域４０９およびゲート電極４０４に導電性を与えるために、例えばＰ（リン）を２０〜４０ｋｅＶ、１×１０１５〜１×１０１６／ｃｍ２ 程度で注入する。この注入方法としては、ソース領域およびドレイン領域を形成するための、公知のイオン注入技術を用いると良い。
【０１６８】
さらに、活性化アニールを８００〜９５０℃の温度下で１０〜６０分程度行い、ゲート電極４０４、ソース領域４０８およびドレイン領域４０９を形成する。このとき、与えられた熱により、電荷保持部４０６ａおよび電荷保持部４０６ｂに負イオン注入された金属イオンまたは半導体系イオンは自己凝縮を行い、ナノメートルオーダー（１０−９ｍ程度）の金属ナノ粒子１１５…が形成される。
【０１６９】
ここで、上記活性化アニール温度が低い場合、例えば５００℃以下の場合、金属イオン同士が凝集しようとする力が強くなる。これにより、金属ナノ粒子は等方的な球形ではなく、歪んだ粒塊のような形状になる。そのため、メモリ効果のばらつきが大きくなり、安定した動作を得ることが難しくなる。
【０１７０】
また、上記活性化アニール温度が高い場合、例えば１０００℃以上の場合、金属イオンは大きな熱エネルギーを得て拡散する。これにより、非常に体積密度の小さな金属ナノ粒子しか形成されず、メモリ効果が小さくなるという欠点がある。
【０１７１】
上記金属ナノ粒子１１５…の粒径および単位体積あたりの個数密度は、電荷保持部４０６ａおよび電荷保持部４０６ｂ内に注入する負イオンの濃度、加熱温度および加熱時間によって制御することが可能である。また、前記金属ナノ粒子１１５…の平均粒子径は、０．５〜２０ｎｍであることが好ましい。
【０１７２】
金属ナノ粒子の目的は、本発明の構成において発生したホットエレクトロンを蓄積することである。前記金属ナノ粒子１１５…とそれを包む絶縁体との仕事関数差は、数ｅＶであるため、従来、絶縁体として使用されている材料（ポリシリコンやシリコン窒化膜）よりも格段に大きく、一旦、前記金属ナノ粒子１１５…に注入された電荷は仕事関数差に相当するポテンシャル壁を透過または飛び越えることができない。特に、この効果が顕著になるのは前記金属ナノ粒子１１５…の直径が２０ｎｍ以下のときであって、サイズ縮小効果によって発生した量子準位にトラップされた電荷は、安定状態を保ち、温度揺らぎなどの外的要因によって散逸することがない。したがって、金属ナノ粒子を用いることにより、記憶保持効率の良い不揮発性半導体装置を提供することができる。
【０１７３】
また、前記金属ナノ粒子１１５…の直径が０．５ｎｍ以下である場合、メモリとして有効な量子井戸を形成できなくなるという欠点がある。
【０１７４】
なお、前記電荷保持部１０４ａおよび電荷保持部１０４ｂは必ずしも、金属ナノ粒子を含んで形成されている必要はなく、電荷トラップを多数有するシリコン窒化膜（Ｓｉ３ Ｎ４ ）やポリシリコン膜で形成されていてもよい。これらの材料は、従来のＣＶＤ法により容易に堆積することができる。
【０１７５】
なお、上述した各実施形態では、基板として、ｐ型シリコン基板を例に挙げて説明したが、必ずしもｐ型シリコン基板を用いる必要はなく、ｎ型シリコン基板を用いてもよい。
【０１７６】
また、不揮発性半導体装置として、１素子２ビットの不揮発性半導体装置を例に挙げて説明したが、必ずしも１素子２ビットの不揮発性半導体装置である必要はなく、電荷保持部を一つだけ備え、ソース領域およびドレイン領域の何れか一方が前記第２表面領域を含むように半導体基板に形成される１素子１ビットの不揮発性半導体装置であってもよい。または、不揮発性半導体装置を１ユニットとして、該ユニットを複数備えている不揮発性半導体装置、すなわち、複数個の不揮発性半導体素子からなる複数ビットの不揮発性半導体装置であってもよい。
【０１７７】
また、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１７８】
本発明は、不揮発性半導体装置および不揮発性半導体装置の製造方法に適用できる。具体的には、高速書込み可能であって、複数ビットの情報を電流量に変換する機能を有する電界効果型トランジスタからなる不揮発性半導体装置に好適に利用することができる。
【図面の簡単な説明】
【０１７９】
【図１】本発明の一実施の形態における不揮発性半導体装置の一例を示す断面図である。
【図２】本発明における各記憶状態を読出した際のドレイン電流値を示すグラフである。
【図３】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図４】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図５】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図６】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図７】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図８】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図９】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図１０】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図１１】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図１２】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図１３】本発明の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図１４】本発明における不揮発性半導体装置の製造工程において、負イオン注入された電荷保持部に形成された金属ナノ粒子を示す模式図である。
【図１５】本発明の他の実施の形態における不揮発性半導体装置を示す断面図である。
【図１６】本発明のさらに他の実施の形態における不揮発性半導体装置を示す断面図である。
【図１７】図１６に示す不揮発性半導体装置の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図１８】図１６に示す不揮発性半導体装置の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図１９】図１６に示す不揮発性半導体装置の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図２０】図１６に示す不揮発性半導体装置の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図２１】図１６に示す不揮発性半導体装置の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図２２】図１６に示す不揮発性半導体装置の製造時における一工程の不揮発性半導体装置の状態を示す断面図である。
【図２３】従来の不揮発性半導体装置を示す断面図である。
【図２４】従来の他の不揮発性半導体装置を示す断面図である。
【符号の説明】
【０１８０】
１０１    ｐ型半導体基板
１０２    第１レジスト膜
１０３    ゲート絶縁膜
１０４    電荷保持膜
１０４ａ  電荷保持部
１０４ｂ  電荷保持部
１０５    第２レジスト膜
１０６    第３レジスト膜
１０７    散逸防止絶縁膜
１０８    ゲート電極
１０９    ソース領域
１１０    ドレイン領域
１１１    第１表面領域
１１２    第２表面領域
１１３    段差表面領域
１１４    サイドウォールスペーサ
１１５    金属ナノ粒子
１１６    オフセット領域（ソース領域およびドレイン領域と第１表面領域との間に相当する半導体基板領域）
２０１    メモリウィンドウ
φ        第２表面領域と段差表面領域のなす角度
４０１    ｐ型半導体基板
４０２    レジスト膜
４０３    ゲート絶縁膜
４０４    ゲート電極
４０５    散逸防止絶縁膜
４０６    電荷保持膜
４０６ａ  電荷保持部
４０６ｂ  電荷保持部
４０７    サイドウォールスペーサ
４０８    ソース領域
４０９    ドレイン領域
４１１    第１表面領域
４１２    第２表面領域
４１３    段差表面領域
【図１】
2007158196.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007158196.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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