(57)【要約】【課題】データ変換器に階層構造のバッファを備え、データの遅延及び速度差等を吸収することにより、変換後のシリアルデータに隙間が発生することを防止したデータ変換器を提供する。【解決手段】このデータ変換器１００は、クロック同期方式のＳＹＮＣシリアルデータ１を送受信するＳＹＮＣシリアル部２と、イーサネットフレームデータを送受信するイーサネット部４と、所定のバイト長のデータを取り込むバッファ部３と、全体を制御する制御部５と、を備え、特に、バッファ部３は、ＳＹＮＣシリアル部２から出力されるシリアルデータ１を順次取り込むバッファＡ（第１のバッファ）１０と、バッファＡ１０の先頭データからｎバイト分のデータをｍ行分取り込むバッファＢ（第２のバッファ）１１と、を備えて構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック同期方式のシリアルデータとイーサネットフレームデータとを相互に変換するデータ変換器であって、
前記クロック同期方式のシリアルデータを送受信するＳＹＮＣシリアル部と、前記イーサネットフレームデータを送受信するイーサネット部と、所定のバイト長のデータを取り込むデータバッファと、制御部と、を備え、
前記データバッファは、前記シリアルデータを順次取り込む第１のバッファと、該第１のバッファからｎバイト分ずつｍ行分のデータを取り込むｎ列ｍ行の階層的構成を有する第２のバッファと、を備えたことを特徴とするデータ変換器。
【請求項２】
前記第２のバッファの行又は列の何れかが可変であることを特徴とする請求項１に記載のデータ変換器。
【請求項３】
前記第１のバッファはＦＩＦＯバッファであることを特徴とする請求項１又は２に記載のデータ変換器。
【請求項４】
前記制御部は、前記クロック同期方式のシリアルデータを前記イーサネットフレームデータに変換する場合、前記ＳＹＮＣシリアル部から出力されるシリアルデータを前記第１のバッファに取り込み、該第１のバッファの先頭から前記ｎバイト分のデータを前記第２のバッファが前記ｍ行分になるまで転送し、前記第２のバッファの最下行のデータを前記イーサネット部に転送するように前記データバッファを制御することを特徴とする請求項１、２又は３に記載のデータ変換器。
【請求項５】
前記制御部は、前記第２のバッファの最下行のデータを前記イーサネット部に転送した後、該データに基づいて前記イーサネットフレームデータを生成するように前記イーサネット部を制御することを特徴とする請求項１、２、３又は４に記載のデータ変換器。
【請求項６】
前記制御部は、前記イーサネットフレームデータを前記クロック同期方式のシリアルデータに変換する場合、前記イーサネット部から出力されるシリアルデータを前記第１のバッファに取り込み、該第１のバッファの先頭から前記ｎバイト分のデータを前記第２のバッファが前記ｍ行分になるまで転送し、前記第２のバッファの最下行のデータを前記ＳＹＮＣシリアル部に転送するように前記データバッファを制御することを特徴とする請求項１、２又は３に記載のデータ変換器。
【請求項７】
前記制御部は、前記第２のバッファの最下行のデータを前記ＳＹＮＣシリアル部に転送する際、該データに隙間が生じないように制御することを特徴とする請求項１、２、３又は６に記載のデータ変換器。
【請求項８】
イーサネットを診断する診断手段を備え、該診断手段により所定時間毎に他のデータ変換器に対して前記イーサネットの伝送時間を診断し、該診断結果に基づいて前記イーサネットの遅延時間を推定することにより、前記第２のバッファの行数ｍと列数ｎを決定するようにしたことを特徴とするデータ変換器。
【請求項９】
前記伝送時間から推定した遅延時間及び前記クロック同期方式の伝送速度と、前記第２のバッファの行数ｍと列数ｎを対応付けたテーブルを備えたことを特徴とする請求項８に記載のデータ変換器。
【請求項１０】
前記イーサネットの誤り訂正情報に基づいて前記イーサネットのネットワーク品質を推定することにより、前記第２のバッファの行数ｍと列数ｎを決定するようにしたことを特徴とする請求項８に記載のデータ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ変換器に関し、さらに詳しくは、クロック同期方式のシリアルデータとイーサネットフレームデータとを相互に変換するデータ変換器に関するものである。
【背景技術】
【０００２】
従来からシリアルインターフェースのフォーマットとして調歩同期（ＡＳＹＮＣ）に代表される１キャラクタをデータ群とするシリアルデータ、フレーム同期（ＨＤＬＣやＢＳＣ）に代表される１フレームをデータ群とするシリアルデータ、及びクロック同期（ＳＹＮＣ）に代表される１ビットをデータ群とするシリアルデータがある。図６（ａ）は従来のアナログ回線を使用した通信システム（Ａシステムと呼ぶ）の構成であり、図６（ｂ）は従来のイーサネットを使用した通信システム（Ｂシステムと呼ぶ）の構成を示す図である。ＡシステムはＤＴＥ（Data Terminal Equipment）５０からシリアルデータがＭＯＤＥＭ５１によりアナログ信号に変調されてアナログ回線を伝送して、ＭＯＤＥＭ５２によりもとのシリアルデータに復調されてＤＴＥ５３により受信される。ＢシステムはＤＴＥ５４からシリアルデータがイーサネット変換器５５によりイーサネットフレームデータに変換されてイーサネットを伝送し、イーサネット変換器５６によりもとのシリアルデータに変換されてＤＴＥ５７により受信される。そして近年ではＡシステムからＢシステムに移行しつつある。
またＤＴＥがパソコンでシリアルインターフェースがＲＳ−２３２Ｃのようにシリアル通信が非同期で行われる場合は、特許文献１、２、３などのようにＢシステムを実現できる。
そして非同期（ＡＳＹＮＣ）やフラグ同期あるいはＢＳＣといったシリアル通信方式では、データをフレーム化あるいはパケット化して送受信するものである。図７（ａ）はシリアル通信方式のデータフォーマットを説明する図であり、データの前後にスタートビット（ヘッダ）とストップビットがあり、その単位で同期をとってデータを読み取るため、次のデータとの間に隙間が存在してもデータを間違えることはない。また図７（ｂ）のイーサネットも同様にデータをフレーム化して送受信するので、次のデータとの間に隙間が存在しても構わない。
即ち、図８（ａ）に示すＡシステムの場合は、受信側でシリアルデータからデータ部分をそれぞれ抽出することにより、データの再生が可能である。また図８（ｂ）に示すＢシステムの場合は、受信側でパケット形式のフレームデータからデータを抽出してイーサネット変換器によりシリアルデータに変換して受信することができる。
【特許文献１】特開２００１−１０３１１５公報
【特許文献２】特開２００１−６７２９３公報
【特許文献３】特開２００５−８６５３８公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、シリアル方式のうち、クロック同期（ＳＹＮＣ）方式の場合、図９（ａ）に示すように、ＤＡＴＡはクロック（ＣＬＫ）に同期して送受信するものであるが、フレームやパケットのようにデータ長に制限が無い。それに対して、イーサネットのフレームでは図９（ｂ）に示すとおりヘッダ（Ｈ）と誤り検査用ビット（ＦＣＳ：Frame Check Sequence）の間に４６〜１５００バイトのデータ長のデータを配置するように制限されている。即ち、ＳＹＮＣ方式のデータをイーサネットに変換して伝送するときは、ＳＹＮＣデータの長さが１５００バイトを超えると分割してイーサネットフレームを生成すると共に、受信側では、複数のイーサネットフレームから抽出したデータを連結してＳＹＮＣデータに再変換する必要がある。
図１０はその様子を示す図である。例えば図１０（ａ）のようにＤＡＴＡ１が１５００バイトを超えたデータであるとすると、イーサネットフレームとしてＤＡＴＡ１−１、ＤＡＴＡ１−２、ＤＡＴＡ１−３、ＤＡＴＡ１−４に分割して送信する。受信側ではイーサネットフレームからデータのみを抽出してＳＹＮＣデータに再変換する。このとき、イーサネットフレームが遅延なく正常に到着した場合は問題ないが、図１０（ｂ）のように、イーサネットフレームＤＡＴＡ１−２がネットワークの混雑などで遅延して到着した場合、受信側で再生したＳＹＮＣデータ（ＤＡＴＡ１−１とＤＡＴＡ１−２の間）に隙間が生じてしまうことがある。このようなことが発生するとＤＡＴＡ１全体が無駄となってしまう。
本発明は、かかる課題に鑑み、データ変換器に階層構造のバッファを備え、データの遅延及び速度差等を吸収することにより、変換後のシリアルデータに隙間が発生することを防止したデータ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明はかかる課題を解決するために、請求項１は、クロック同期方式のシリアルデータとイーサネットフレームデータとを相互に変換するデータ変換器であって、前記クロック同期方式のシリアルデータを送受信するＳＹＮＣシリアル部と、前記イーサネットフレームデータを送受信するイーサネット部と、所定のバイト長のデータを取り込むデータバッファと、制御部と、を備え、前記データバッファは、前記シリアルデータを順次取り込む第１のバッファと、該第１のバッファからｎバイト分ずつｍ行分のデータを取り込むｎ列ｍ行の階層的構成を有する第２のバッファと、を備えたことを特徴とする。
本発明のデータ変換器は、従来のデータバッファを備えた点は同じであるが、データバッファの構成が異なるものである。即ち、シリアルデータを順次読み込む第１のバッファと、第１のバッファが所定のバイト長になると先頭データからｎ×ｍ分のデータを取り込むｎ列ｍ行の階層的構成を有する第２のバッファを備えた構成にした点である。
請求項２は、前記第２のバッファの行又は列の何れかが可変であることを特徴とする。
ｎ列ｍ行の階層的構成を有する第２のバッファは、データ長（ｎ列）若しくはそのデータ長の深さ（ｍ行）のいずれかを可変とし、バッファ容量を変えることができる。
請求項３は、前記第１のバッファはＦＩＦＯバッファであることを特徴とする。
第１のバッファはシリアルデータを先入れ先出しでシリアルに出力する必要がある。その点、ＦＩＦＯバッファは最適である。
請求項４は、前記制御部は、前記クロック同期方式のシリアルデータを前記イーサネットフレームデータに変換する場合、前記ＳＹＮＣシリアル部から出力されるシリアルデータを前記第１のバッファに取り込み、該第１のバッファの先頭から前記ｎバイト分のデータを前記第２のバッファが前記ｍ行分になるまで転送し、前記第２のバッファの最下行のデータを前記イーサネット部に転送するように前記データバッファを制御することを特徴とする。
本発明の制御部は、送信側のデータバッファを制御する場合、まずＳＹＮＣシリアル部から抽出したシリアルデータを第１のバッファに取り込み、ｎバイト分取り込むと、そのデータを第２のバッファの最上行に取り込む。次のシリアルデータは連続的に第１のバッファに取り込まれ、同じ動作を繰り返す。そして第２のバッファには最上行から順次下の行に移行され、最終的にｎバイトのデータがｍ行取り込まれると、最下行のデータをイーサネット部に転送する。そしてこの動作が順次繰り返される。
【０００５】
請求項５は、前記制御部は、前記第２のバッファの最下行のデータを前記イーサネット部に転送した後、該データに基づいて前記イーサネットフレームデータを生成するように前記イーサネット部を制御することを特徴とする。
第２のバッファの最下行のデータは、生のデータであるため、このままではイーサネット網に伝送することはできない。そこでこのデータをイーサネットフレームデータの形式に変換する必要がある。
請求項６は、前記制御部は、前記イーサネットフレームデータを前記クロック同期方式のシリアルデータに変換する場合、前記イーサネット部から出力されるシリアルデータを前記第１のバッファに取り込み、該第１のバッファの先頭から前記ｎバイト分のデータを前記第２のバッファが前記ｍ行分になるまで転送し、前記第２のバッファの最下行のデータを前記ＳＹＮＣシリアル部に転送するように前記データバッファを制御することを特徴とする。
本発明の制御部は、受信側のデータバッファを制御する場合、まずイーサネットフレームデータからイーサネット部によりシリアルデータ抽出して第１のバッファに取り込み、ｎバイト分取り込むと、そのデータを第２のバッファの最上行に取り込む。次のシリアルデータは連続的に第１のバッファに取り込まれ、同じ動作を繰り返す。そして第２のバッファには最上行から順次下の行に移行され、最終的にｎバイトのデータがｍ行取り込まれると、最下行のデータをＳＹＮＣシリアル部に転送する。そしてこの動作が順次繰り返される。
請求項７は、前記制御部は、前記第２のバッファの最下行のデータを前記ＳＹＮＣシリアル部に転送する際、該データに隙間が生じないように制御することを特徴とする。
ＳＹＮＣシリアルデータはイーサネットフレームデータにより分割されている。そのデータを正確に再現するためには、ＳＹＮＣシリアル部に転送する際にデータ間に隙間が生じないようにしなければ全てのデータが無駄となってしまう。
【０００６】
請求項８は、イーサネットを診断する診断手段を備え、該診断手段により所定時間毎に他のデータ変換器に対して前記イーサネットの伝送時間を診断し、該診断結果に基づいて前記イーサネットの遅延時間を推定することにより、前記第２のバッファの行数ｍと列数ｎを決定するようにしたことを特徴とする。
本発明はイーサネットを診断するｐｉｎｇ（packet internet groper）を所定時間毎に行なって、イーサネットに接続された他のデータ変換器からの応答信号が戻ってくる時間から遅延時間を推定し、この遅延時間に基づいて第２のバッファの行数ｍと列数ｎを決定するものである。即ち、遅延時間が長いほど第２のバッファの行数ｍを増加させなければならない。
請求項９は、前記伝送時間から推定した遅延時間及び前記クロック同期方式の伝送速度と、前記第２のバッファの行数ｍと列数ｎを対応付けたテーブルを備えたことを特徴とする。
遅延時間を測定するたびに伝送速度を計算していたのでは処理速度が遅くなってしまう。そこで本発明では、予め統計をとっておき、遅延時間及びクロック同期方式の伝送速度と、第２のバッファの行数ｍと列数ｎを対応付けたテーブルを備えるものである。
請求項１０は、前記イーサネットの誤り訂正情報に基づいて前記イーサネットのネットワーク品質を推定することにより、前記第２のバッファの行数ｍと列数ｎを決定するようにしたことを特徴とする。
本発明はイーサネットの誤り訂正情報からネットワーク品質を得る。即ち、誤り訂正が多い場合はネットワークの品質が低下しており、少なければ品質が高いと推定するものである。
【発明の効果】
【０００７】
本発明によれば、データバッファはシリアルデータを順次読み込む第１のバッファと、第１のバッファが所定のバイト長になると先頭データからｎ×ｍ分のデータを取り込む第２のバッファを備えたので、データの遅延及び速度差等を吸収することにより、変換後のシリアルデータに隙間が発生することを防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図１（ａ）は本発明の第１の実施形態に係る送信側のデータ変換器の概略構成を示す図であり、図１（ｂ）はデータ変換器内のバッファ部の構成を示す図である。図１（ａ）より、このデータ変換器１００は、クロック同期方式のＳＹＮＣシリアルデータ１を送受信するＳＹＮＣシリアル部２と、イーサネットフレームデータを送受信するイーサネット部４と、所定のバイト長のデータを取り込むバッファ部（データバッファ）３と、全体を制御する制御部５と、を備えて構成される。
図１（ｂ）より、バッファ部３は、ＳＹＮＣシリアル部２から出力されるシリアルデータ１を順次取り込むバッファＡ（第１のバッファ）１０と、バッファＡ１０の先頭データからｎバイト分のデータをｍ行分取り込むバッファＢ（第２のバッファ）１１と、を備えて構成される。ここでｎ及びｍは可変値である。尚、バッファＡ１０はＦＩＦＯなどが使用される。また、バッファＢ１１を階層的に構成したことを特徴としている。
次にデータ変換器１００の概略動作について説明する。制御部５は、クロック同期方式のＳＹＮＣシリアルデータ１をイーサネットフレームデータに変換する場合、ＳＹＮＣシリアル部２から出力されるシリアルデータをバッファＡ１０に取り込み、バッファＡ１０の先頭からｎバイト分のデータをバッファＢ１１がｍ行分になるまで転送し、バッファＢ１１の最下行よりデータを順次読み出してイーサネット部４に転送するようにバッファ部３を制御する。
【０００９】
図２（ａ）は本発明の第１の実施形態に係る受信側のデータ変換器の概略構成を示す図であり、図２（ｂ）はデータ変換器内のバッファ部の構成を示す図である。図２（ａ）より、このデータ変換器１１０は、イーサネットフレームデータを送受信するイーサネット部１２と、所定のバイト長のデータを取り込むバッファ部（データバッファ）１３と、クロック同期方式のＳＹＮＣシリアルデータを送受信するＳＹＮＣシリアル部１４と、全体を制御する制御部１５と、を備えて構成される。
図２（ｂ）より、バッファ部１３は、イーサネット部１２から出力されるシリアルデータを順次取り込むバッファａ（第１のバッファ）２０と、バッファａ２０の先頭データからｎバイト分のデータをｍ行分取り込むバッファｂ（第２のバッファ）２１と、を備えて構成される。ここでｎ及びｍは可変値である。尚、バッファａ２０はＦＩＦＯなどが使用される。また、バッファｂ２１を階層的に構成したことを特徴としている。
次にデータ変換器１１０の概略動作について説明する。制御部１５は、イーサネット６から受信したイーサネットフレームデータをクロック同期方式のシリアルデータ１９に変換する場合、イーサネット部１２から出力されるシリアルデータをバッファａ２０に取り込み、バッファａ２０の先頭からｎバイト分のデータをバッファｂ２１がｍ行分になるまで転送し、バッファｂ２１の最下行よりデータを順次読み出してＳＹＮＣシリアル部１４に転送するようにデータバッファ１３を制御する。
【００１０】
図３は本発明の第１の実施形態に係る送信側データ変換器と受信側データ変換器の実際の構成を示す図である。同じ構成要素には図１、図２と同じ参照番号を付して説明する。図で実線は便宜上、送信側から受信側へのデータの経路を表し、破線は受信側から送信側へのデータの経路を表す。まず送信側から受信側へのデータの経路を説明する。図示しない制御部は、ＳＹＮＣシリアルデータ１をＳＹＮＣシリアル部２からシリアルデータを出力して上り用バッファ部３ａに取り込み、上り用バッファ部３ａの最下行のデータをイーサネット部４に転送する。イーサネット部４では、そのデータからイーサネットフレームデータに変換してイーサネット６を介して受信側のデータ変換器１１０に送信する。データ変換器１１０では、図示しない制御部は、イーサネットフレームデータ６をイーサネット部１２からシリアルデータを出力して、下り用バッファ部１３ａに取り込み、下り用バッファ部１３ａの最下行のデータをＳＹＮＣシリアル部１４に転送する。
次に受信側から送信側へのデータの経路について説明する。図示しない制御部は、ＳＹＮＣシリアルデータ１９をＳＹＮＣシリアル部１４からシリアルデータを出力して上り用バッファ部１３ｂに取り込み、上り用バッファ部１３ｂの最下行のデータをイーサネット部１２に転送する。イーサネット部１２では、そのデータからイーサネットフレームデータに変換してイーサネット６を介して送信側のデータ変換器１００に送信する。データ変換器１００では、図示しない制御部は、イーサネットフレームデータをイーサネット部４からシリアルデータを出力して、下り用バッファ部３ｂに取り込み、下り用バッファ部３ｂの最下行のデータをＳＹＮＣシリアル部２に転送する。
【００１１】
図４は本発明の第１の実施形態に係る送信側と受信側のデータ変換器の動作を説明するフローチャートである。図４（ａ）は送信側のフローチャートである。図１を参照して説明する。制御部５は、クロック同期方式のＳＹＮＣシリアルデータ１をイーサネットフレームデータに変換する場合、ＳＹＮＣシリアル部２から出力されるシリアルデータをバッファＡ１０に取り込み（Ｓ１）、バッファＡ１０の先頭からｎバイト分のデータをバッファＢ１１に転送する（Ｓ２）。制御部５はバッファＢ１１がｍ行分取り込んだかをチェックし（Ｓ３）、ｍ行分に満たない場合は（Ｓ３でＮＯのルート）ｎバイト分のデータを１行下段に移す（Ｓ８）。一方ステップＳ３でｍ行分取り込むと（Ｓ３でＹＥＳのルート）、バッファＢ１１の最下行のデータ（ＤＡＴＡ１）をイーサネット部４に転送する（Ｓ４）。そのデータを受信したイーサネット部４はイーサネットフレームを生成し（Ｓ５）、イーサネット６に送出する（Ｓ６）。そしてこの動作を全データが送出完了するまで繰り返す（Ｓ７）。
図４（ｂ）は受信側のフローチャートである。図２を参照して説明する。制御部１５は、イーサネットフレームデータをクロック同期方式のＳＹＮＣシリアルデータ１９に変換する場合、イーサネット部１２から出力されるシリアルデータをバッファａ２０に取り込み（Ｓ１１）、バッファａ２０の先頭からｎバイト分のデータをバッファｂ２１に転送する（Ｓ１２）。制御部１５はバッファｂ２１がｍ行分取り込んだかをチェックし（Ｓ１３）、ｍ行分に満たない場合は（Ｓ１３でＮＯのルート）ｎバイト分のデータを１行下段に移す（Ｓ１７）。一方ステップＳ１３でｍ行分取り込むと（Ｓ１３でＹＥＳのルート）、バッファｂ２１の最下行のデータ（ＤＡＴＡ１）をＳＹＮＣシリアル部１４に転送する（Ｓ１４）。そのデータを受信したＳＹＮＣシリアル部１４はデータに隙間が生じないタイミングで送出する（Ｓ１５）。そしてこの動作を全データが送出完了するまで繰り返す（Ｓ１６）。
【００１２】
図５（ａ）は本発明の第２の実施形態に係るデータ変換器の構成を示す図である。このデータ変換器１２０は、クロック同期方式のシリアルデータとイーサネットフレームデータとを相互に変換するデータ変換器であって、イーサネット３１を診断するｐｉｎｇ（診断手段）を備え、例えばデータ変換器３２から所定時間毎にデータ変換器３０に対してｐｉｎｇコマンド３３を行なうことにより、データ変換器３０から応答３４が戻ってくる。これによりイーサネット３１の伝送時間を診断し、この診断結果に基づいてイーサネット３１の遅延時間を推定することにより、バッファＢ１１、又はバッファｂ２１の行数ｍと列数ｎを決定するようにしたものである。また、図５（ｂ）のように伝送時間から推定した遅延時間及びクロック同期方式の伝送速度と、バッファＢ１１、又はバッファｂ２１の行数ｍと列数ｎを対応付けたテーブルを備えるようにしても良い。例えば、遅延時間が０〜２０ｍｓで伝送速度が６００ｂｐｓの場合は、バッファＢ１１、又はバッファｂ２１の行数ｍと列数ｎを、テーブルからｍ２１×ｎ２１にすることが即座に判断できる。
またイーサネット３１の誤り訂正情報に基づいてイーサネット３１のネットワーク品質を推定することにより、バッファＢ１１、又はバッファｂ２１の行数ｍと列数ｎを決定するようにしても良い。
【００１３】
以上の通り本発明によれば、本発明のバッファ部３、１３はシリアルデータを順次読み込むバッファＡ１０、ａ２０と、バッファＡ１０、ａ２０が所定のバイト長になると先頭データからｎ×ｍ分のデータを取り込むバッファＢ１１、ｂ２１を備えたので、データの遅延及び速度差等を吸収することにより、変換後のシリアルデータに隙間が発生することを防止することができる。
また、バッファＡ１０、ａ２０はＦＩＦＯバッファであるので、シリアルデータを先入れ先出しすることが容易に行なえる。
また、バッファＢ１１、ｂ２１を階層的に構成したので、シリアルデータを連続的に隙間なく出力することができる。
また、クロック同期方式のシリアルデータをイーサネットフレームデータに変換する場合、ＳＹＮＣシリアル部２から出力されるシリアルデータをバッファＡ１０に取り込み、バッファＡ１０の先頭からｎバイト分のデータをバッファＢ１１がｍ行分になるまで転送し、バッファＢ１１の最下行のデータをイーサネット部４に転送するようにバッファ部３を制御するので、クロック同期方式のシリアルデータからデータ部分を抽出して正確にイーサネットフレームデータに変換することができる。
【００１４】
また、制御部５は、バッファＢ１１の最下行のデータをイーサネット部４に転送した後、このデータに基づいてイーサネットフレームデータを生成するようにイーサネット部４を制御するので、シリアルデータをイーサネット網を介して転送することができる。
また、制御部１５は、イーサネットフレームデータをクロック同期方式のシリアルデータに変換する場合、イーサネット部１２から出力されるシリアルデータをバッファａ２０に取り込み、バッファａ２０の先頭からｎバイト分のデータをバッファｂ２１がｍ行分になるまで転送し、バッファｂ２１の最下行のデータをＳＹＮＣシリアル部１４に転送するようにバッファ部１３を制御するので、イーサネットフレームデータからデータ部分を抽出して正確にクロック同期方式のシリアルデータに変換することができる。
また、制御部１５は、バッファｂ２１の最下行のデータをＳＹＮＣシリアル部１４に転送する際、このデータに隙間が生じないように制御するので、ＳＹＮＣシリアルデータを消失することなく正確に送信することができる。
【００１５】
また、本発明は、イーサネットを診断するｐｉｎｇを備え、所定時間毎に他のデータ変換器に対してイーサネット３１の伝送時間を診断し、この診断結果に基づいてイーサネット３１の遅延時間を推定することにより、バッファＢ１１、又はバッファｂ２１の行数ｍと列数ｎを決定するようにしたので、イーサネット３１の伝送特性に合わせた伝送速度に設定でき、データエラーを最小限にすることができる。
また、伝送時間から推定した遅延時間とクロック同期方式の伝送速度と、バッファＢ１１、又はバッファｂ２１の行数ｍと列数ｎを対応付けたテーブルを備えたので、遅延時間とクロック同期方式の伝送速度を知るだけで即座に最適なバッファ容量を設定することができる。
また、イーサネット３１の誤り訂正情報に基づいてイーサネット３１のネットワーク品質を推定することにより、バッファＢ１１、又はバッファｂ２１の行数ｍと列数ｎを決定するようにしたので、誤り訂正の多少により容易にネットワーク品質を推定することができる。
なお、イーサネットは登録商標である。
【図面の簡単な説明】
【００１６】
【図１】（ａ）は本発明の第１の実施形態に係る送信側のデータ変換器の概略構成を示す図、（ｂ）はデータ変換器内のバッファ部の構成を示す図である。
【図２】（ａ）は本発明の第１の実施形態に係る受信側のデータ変換器の概略構成を示す図、（ｂ）はデータ変換器内のバッファ部の構成を示す図である。
【図３】本発明の第１の実施形態に係る送信側データ変換器と受信側データ変換器の実際の構成を示す図である。
【図４】（ａ）（ｂ）は本発明の第１の実施形態に係る送信側と受信側のデータ変換器の動作を説明するフローチャートである。
【図５】（ａ）は本発明の第２の実施形態に係るデータ変換器の構成を示す図、（ｂ）は伝送時間から推定した遅延時間とクロック同期方式の伝送速度とを対応付けたテーブルの構成図である。
【図６】（ａ）は従来のアナログ回線を使用した通信システム（Ａシステムと呼ぶ）の構成図、（ｂ）は従来のイーサネットを使用した通信システム（Ｂシステムと呼ぶ）の構成図である。
【図７】（ａ）はシリアル通信方式のデータフォーマットを説明する図、（ｂ）はイーサネットのデータフォーマットを説明する図である。
【図８】（ａ）はＡシステムのシリアルデータからデータ部分を抽出する図、（ｂ）はＢシステムのイーサネットフレームデータからデータ部分を抽出する図である。
【図９】（ａ）（ｂ）はクロック同期方式とイーサネットフレームデータの違いを説明する図である。
【図１０】（ａ）（ｂ）は複数のイーサネットフレームから抽出したデータを連結してＳＹＮＣデータに再変換する様子を示す図である。
【符号の説明】
【００１７】
１  クロック同期方式のＳＹＮＣシリアルデータ、２  ＳＹＮＣシリアル部、３  バッファ部、４  イーサネット部、５  制御部、６  イーサネット、１０  バッファＡ、１１  バッファＢ、１００  データ変換器
【図１】
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【図２】
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【図３】
2007158470.tif 000005
【図４】
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【図５】
2007158470.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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