(57)【要約】【課題】  薄膜磁性体記憶装置において、書込時サイクル開始時の書込電流のピーク電流を抑制して、高速書込を実現する。【解決手段】  ビット線（ＢＬ＜０＞−ＢＬ＜ｎ＞）に対応して設けられる書込列選択ゲート（ＣＧＡ＜０＞−ＣＧＡ＜ｎ＞、ＣＧＢ＜０＞−ＣＧＢ＜ｎ＞）に対し、選択信号として、デコーダの動作電源電圧よりも低い電圧レベルの基準電圧ＶＲＥＦＣを供給する。書込列選択ゲートを定電流源として機能させて、電流制限機能によりピーク電流を抑制する。【選択図】        図２
2007048399.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が記憶情報に従って抵抗値が設定される可変磁気抵抗素子を含む複数のメモリセル、
各メモリセル列に対応して配列され、各々に対応の列のメモリセルが接続する複数のビット線、
前記複数のビット線に共通に配置されるデータバス、
各ビット線に対応して配置され、選択時、対応のビット線を前記データバスに結合する複数の列選択ゲート、
書込データに従って前記データバスに書込電流を供給する書込電流供給回路、および
アドレス信号に従って選択列のビット線に対して設けられる列選択ゲートを選択状態に駆動する列選択回路を備え、前記列選択回路は、選択状態の列選択ゲートを流れる電流量を制限するような状態に、前記選択列の列選択ゲートを設定する、薄膜磁性体記憶装置。
【請求項２】
前記列選択回路は、電源電圧と接地電圧との間の中間値の電圧を列選択ゲートに対する選択信号として生成する、請求項１記載の薄膜磁性体記憶装置。
【請求項３】
前記列選択回路は、各々が複数のビット線を含むビット線群に対応して設けられかつ前記アドレス信号に従って生成される列群選択信号に従って選択ビット線群の各ビット線を選択状態に駆動するゲート群選択回路を備え、
前記データバスは、前記ビット線群のビット線それぞれに対応して配置されるデータ線を備え、
前記書込電流供給回路は、前記データ線各々に対応して配置され、前記書込データと前記アドレス信号から生成されるデータ線選択信号とに従って対応のデータ線を駆動する書込電流駆動回路を備える、請求項１記載の薄膜磁性体記憶装置。
【請求項４】
前記ゲート群選択回路は、
電源電圧と接地電圧との間の中間レベルの基準電圧を動作電源電圧として受け、前記列群選択信号と書込指示信号とに従って前記基準電圧を前記列選択ゲート群選択信号として生成して対応のビット線群の各ビット線の列選択ゲートへ供給する論理ゲートを備える、請求項３記載の薄膜磁性体記憶装置。
【請求項５】
前記列選択回路は、前記複数のビット線に対応して共通に設けられ、書込指示信号の振幅を電源電圧と接地電圧との間の中間レベルの電圧振幅の信号に変換するレベル変換回路をさらに備え、
前記ゲート群選択回路は、
前記レベル変換回路の出力信号を動作電源電圧として受け、前記書込指示信号と前記列群選択信号とに従って対応のビット線群の各列選択ゲートに対する共通の選択信号を生成する論理回路を備える、請求項３記載の薄膜磁性体記憶装置。
【請求項６】
各メモリセル行に対応して配置されかつ複数のディジット線群に分割される複数のディジット線と、
前記複数のディジット線群に共通にかつディジット線群の各ディジット線に対応して配置される複数のソース線と、
各々が複数のディジット線を含むディジット線群に対応して配置され、ディジット線群選択信号に従って対応のディジット線群のディジット線をそれぞれ前記ソース線に接続するディジット線選択回路と、
書込モード指示信号と行選択信号とに従って、前記複数のソース線のうちの選択行に対応するディジット線に対応するソース線を選択状態に駆動するソース線駆動回路をさらに備える、請求項１記載の薄膜磁性体記憶装置。
【請求項７】
前記電源電圧は、前記列選択回路を含む周辺回路の動作電源電圧である、請求項２、４および５のいずれかに記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、可変磁気抵抗素子を含むメモリセルを備える薄膜磁性体記憶装置に関し、特に、高速かつ安定にデータを書込むことのできる小占有面積のデータ書込部の構成に関する。より特定的は、この発明は、薄膜磁性体記憶装置の書込動作時におけるピーク電流を抑制するための構成に関する。
【背景技術】
【０００２】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）は、メモリセルに磁気抵抗効果素子を利用し、その磁気抵抗値に応じてデータを記憶する。この磁気抵抗効果としては、主として、ＧＭＲ（ジャイアント・マグネット・レジスティブ）効果とＴＭＲ（トンネル・マグネット・レジスティブ）効果が知られている。ＧＭＲ効果は、２つの強磁性層に挟まれた導体の抵抗が、これらの２つの強磁性層のスピンの向き（磁化方向）により変化する効果を利用する。ＴＭＲ効果は、２つの強磁性層で絶縁膜を挟み、この強磁性層の磁化方向（スピンの向き）に応じて絶縁膜を介して流れるトンネル電流が異なる効果を利用する。このＴＭＲ効果を利用するＴＭＲ素子には、このトンネル電流の変化に応じて、磁気抵抗が変化するＭＴＪ（マグネティック・トンネル・ジャンクション）素子がある。ＴＭＲ素子は、上下の強磁性層の磁化方向が平行な場合に、トンネリング絶縁膜を介した磁性層間のトンネル確率が最大となり、抵抗値が最小となる。一方、強磁性層の磁化方向が反平行状態の場合には、トンネル確率が最小となり、抵抗値が最大となる。
【０００３】
このような２つのスピン状態（磁化方向）を実現するために、通常、２つの強磁性層のうち一方の磁化方向を固定し、他方の磁化方向を記憶データに応じて変化させる。この磁化方向が固定される強磁性層は、固定層と通常呼ばれ、他方の記憶データに応じて磁化方向が変化する強磁性層は、自由層と呼ばれる。
【０００４】
このようなＴＭＲ素子を用いたＭＲＡＭセルの書込時においては、自由層の磁化方向を反転させるために、互いに直交して配置されるビット線とワード線（ディジット線）に、ある大きさの電流を流し、その電流により誘起される磁界の合成磁界の大きさにより、自由層の磁化方向を制御することにより行なわれる。
【０００５】
データの読出時においては、選択されたメモリセルに対応するＴＭＲ素子にて２つの強磁性層間に電圧を印加し、これを流れる電流から抵抗値を読出す方法および、選択されたＴＭＲ素子に定電流を供給し、この定電流により発生するＴＭＲ素子の電圧を読出すことにより行なわれる。
【０００６】
ＭＲＡＭにおいては、メモリセルが行列状に配列され、各メモリセル行に対応してディジット線（書込ワード線）が配設され、各メモリセル列に対応してビット線が配設される。データ書込時においては、選択行および列のディジット線およびビット線に電流が供給される。ディジット線には、書込データの値にかかわらず同じ方向の書込電流が供給され、一方、ビット線には、記憶データに応じて電流が流れる方向が変更される。これらのディジット線およびビット線を流れる電流（書込電流）が大きければ、誘起される磁界強度も大きくなり、高速で、メモリセルの自由層の磁化方向を記憶データに応じて設定することができる。しかしながら、この場合、隣接非選択セルに対しても、この大きな磁界のリーク磁界が印加され、非選択メモリセルの記憶データが書換えられるという書込ディスターブの問題が生じる。一方、この書込電流が小さい場合には、隣接非選択セルに対するリーク磁界の影響は抑制することができるものの、選択メモリセルにおいて、印加される磁界強度が小さく、書込不良が生じる。
【０００７】
この書込電流を生成するための方法としては、定電圧駆動方式および定電流駆動方式が用いられる。定電圧駆動方式は、ビット線の電圧を一定に保持して、書込電流を供給する方式であり、定電流駆動方式は、ビット線を流れる電流として、定電流源からの定電流を供給する方式である。
【０００８】
この書込電流は、定電圧駆動方式および定電流駆動方式いずれにおいても、書込電流供給回路から、書込データ線を介して選択列のビット線へ供給される。この書込データ線は、複数のビット線に共通に配設され、列選択ゲートを介して、選択列のビット線と書込データ線とが結合される。したがって、書込データ線は、その配線長は長く、また列選択ゲートが数多く接続されており、その寄生容量は大きい。この書込データ線は、電流供給用の書込データ線と電流放電用の書込データ線とが、それぞれビット線の両側に配設される。したがって、放電経路において、定電流源トランジスタを用いて放電電流量を調整しても、放電用の書込データ線の寄生容量に大きな電荷が流れ込み、書込開始時、大きな書込ピーク電流が流れる。また、この書込データ線が所定電圧レベルにプリチャージされる場合には、この充電用の書込データ線の寄生容量にプリチャージされた電荷が、選択列のビット線に流入し、同様、書込開始時大きなピーク電流が流れる。このようなピーク電流が流れると、大きな誘起磁界が発生し、非選択メモリセルの誤書込が生じる。このような書込開始時のピーク電流を低減することを意図する構成が、特許文献１（特開２００５−７１４８４号公報）に示されている。
【０００９】
この特許文献１に示される構成においては、定電流書込方式を採用したＭＲＡＭにおいて、プリチャージされた書込データ線を書込開始時そのプリチャージ電圧レベルと異なる電圧レベルに結合する。これにより、寄生容量の蓄積電荷量を調整し、寄生容量に大きな電流が流れ込むのを防止し、応じて書込開始時のピーク電流を低減することを図る。
【特許文献１】特開２００５−７１４８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述の特許文献１に示される構成においては、書込開始時、書込データ線を、プリチャージ電圧レベルと異なる電圧レベルに所定期間駆動する。たとえば、接地電圧レベルの電流放電側（電流シンク側）の書込データ線が所定期間電源ノードに結合され、寄生容量が充電される。すなわち、書込開始直後、１つの書込データ線（電流ソース側または電流シンク側）において、充放電経路が短絡され、書込データ線の寄生容量の充電または放電が行なわれる。したがって、この間、電流ソースからの定電流も放電されることになり、消費電流が増大する。また、電流シンク側の書込データ線においても、配線寄生容量を充電するための電源との短絡が行なわれており、同様、消費電流が増大する。定電流駆動方式の場合、この書込データ線の寄生容量の充電または放電が行なわれた後に、書込データ線の定電流駆動が行なわれ、したがって、実際の書込開始タイミングが遅れ、高速書込が阻害される。
【００１１】
また、書込開始時のピーク電流を抑制する方法としては、選択列のビット線を書込データ線に結合する列選択ゲートに対する列選択信号の変化速度を緩やかにすることが考えられる。この方法では、書込開始時において、選択列の列選択ゲートのコンダクタンスが徐々に変化するため、ピーク電流を抑制することが可能である。しかしながら、この列選択ゲートが所定の大きさの書込電流を供給する状態となるまでの時間が長くなり、書込サイクル時間が長くなり、高速書込を実現することができない。
【００１２】
また、列選択ゲートを選択状態へ駆動した後に、書込データ線へ書込電流を供給することも考えられる。しかしながら、この場合においても、列選択ゲートを導通状態とした後に電流ソース側の書込データ線を充電するため、列選択ゲートの導通後に書込電流が流れるまでの時間が必要となり、同様、書込サイクル時間が長くなり、高速書込を実現することができない。
【００１３】
通常、ＴＭＲ素子またはＧＭＲ素子の磁化方向を変化させるのに要する時間、すなわちスイッチング特性は、１ｎｓ（ナノ秒）以下と言われているものの、上述のようなピーク電流を抑制するために書込電流を制御する場合、数十ｎｓが必要となり、ＭＲＡＭセルのスイッチング特性を充分に生かして高速書込を実現することができない。
【００１４】
また、上述の特許文献１に示される構成においては、選択列のビット線と書込データ線とを接続するための書込列選択ゲートと、配線容量短絡用のゲートを並列に配置する必要があり、書込列選択回路の占有面積が増大するという問題が生じる。
【００１５】
それゆえ、この発明の目的は、メモリアレイのレイアウト面積を増大させることなく、書込開始時のピーク電流を抑制することのできる薄膜磁性体記憶装置を提供することである。
【課題を解決するための手段】
【００１６】
この発明に係る薄膜磁性体記憶装置は、行列状に配列され、各々が記憶情報に従って抵抗値が設定される可変磁気抵抗素子を含む複数のメモリセルと、各メモリセル列に対応して配列され、各々に対応の列のメモリセルが接続する複数のビット線と、これら複数のビット線に共通に配置されるデータバスと、各ビット線に対応して配置され、選択時、対応のビット線をデータバスに結合する複数の列選択ゲートと、書込データに従ってデータバスに書込電流を供給する書込電流供給回路と、アドレス信号に従って選択列のビット線に対して設けられる列選択ゲートを選択状態に駆動する列選択回路を含む。この列選択回路は、選択状態の列選択ゲートを流れる電流量を制限するような状態に、この選択列の列選択ゲートを設定する。
【発明の効果】
【００１７】
書込列選択ゲートを電流制限状態としてビット線と書込データバスとを接続している。したがって、書込データバスの寄生容量が大きい場合においても、選択列のビット線を流れる電流量は、この書込列選択ゲートにより規定されており、書込開始時のピーク電流が流れるのを防止することができる。したがって、書込開始時から、常時、規定の大きさの書込電流が流れるため、ピーク電流の問題が解消され、高速書込動作を実現することができる。
【発明を実施するための最良の形態】
【００１８】
［実施の形態１］
図１は、この発明の実施の形態１に従う薄膜磁性体記憶装置の全体の構成を概略的に示す図である。図１において、この発明の実施の形態１に従う薄膜磁性体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。このメモリセルアレイ１においては、メモリセルＭＣの各行に対応して読出ワード線ＲＷＬおよび書込ワード線（ディジット線）ＷＷＬが配設され、メモリセルＭＣの各列に対応してビット線ＢＬが配設される。メモリセルＭＣは、ＴＭＲ素子などの磁気抵抗効果素子を記憶部に含み、データ書込時、書込ワード線ＷＷＬおよびビット線ＢＬを流れる電流が誘起する磁界に応じて、その磁気抵抗効果素子の抵抗値が設定される。
【００１９】
この発明の実施の形態１に従う記憶装置は、さらに、外部からのアドレス信号ＡＤＤに従ってメモリセルアレイ１の行を指定する行選択信号を生成するロウデコーダ２と、データ読出時、ロウデコーダ２からの行選択信号に従ってメモリセルアレイ１のアドレス指定された行の読出ワード線を選択状態へ駆動する読出ワード線ドライバ３と、データ書込時、ロウデコーダ２からの行選択信号に従って書込ワード線ＷＷＬ（ディジット線）を選択状態へ駆動する書込ワード線ドライバ／電流制御回路４を含む。
【００２０】
この書込ワード線ドライバ／電流制御回路４は、基準電圧発生回路７からの基準電圧ＶＲＥＦＷに従って、選択された書込ワード線ＷＷＬを流れる電流量を制限する機能を備える。この書込ワード線ドライバ／電流制御回路４は、書込ワード線ＷＷＬそれぞれに対応して設けられる書込ワード線ドライバを含み、この書込ワード線ドライバは、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。この書込ワード線ドライバのゲート電圧を、選択時、基準電圧ＶＲＥＦＷレベルに設定することにより、書込ワードドライバの駆動電流量が決定されて、書込ワード線に一定の大きさの電流が流れ、応じて所定の大きさの磁界を誘起する。
【００２１】
実施の形態１に従う薄膜磁性体記憶装置は、さらに、メモリセルアレイの一方側に配置され、書込データＤＩＮに従って書込データ線ＬＩＯＡを駆動するデータドライバ６Ａａおよび６Ａｂと、メモリセルアレイ１の他方側に配置され、書込データＤＩＮに従って書込データ線ＬＩＯＢを駆動するデータドライバ６Ｂａおよび６Ｂｂと、アドレス信号ＡＤＤに従って、列選択信号を生成するコラムデコーダ５と、書込時、コラムデコーダ５からの列選択信号に従ってメモリセルアレイ１の選択列のビット線を書込データ線ＬＩＯＡに結合し、かつ選択ビット線と書込データ線ＬＩＯＡとの間に流れる書込電流を制限する書込列選択駆動回路８ａと、コラムデコーダ５からの列選択信号に従って、データ書込時、メモリセルアレイ１の選択列のビット線ＢＬを書込データ線ＬＩＯＢに結合しかつ選択ビット線を流れる書込電流量を制限する書込列選択駆動回路８ｂを含む。
【００２２】
書込列選択駆動回路８ａおよび８ｂは、ビット線ＢＬそれぞれに対応して配置される書込列選択ゲートを含み、基準電圧発生回路７からの基準電圧ＶＲＥＦＣに従って選択列の列選択ゲートのゲート電圧を基準電圧レベルに設定することにより、選択ビット線を流れる電流量を調整し、応じて書込時のピーク電流を抑制する。
【００２３】
書込データ線ＬＩＯＡおよびＬＩＯＢをメモリセルアレイ１のビット線延在方向の両側に配置することにより、ビット線ＢＬに対して、書込データに応じて双方向に電流を流すことができ、メモリセルＭＣに、データを書込むことができる。
【００２４】
この実施の形態１に従う薄膜磁性体記憶装置は、さらに、データ読出時、コラムデコーダ５からの列選択信号に従って選択列のビット線を図示しない読出データ線に結合する読出列選択回路９と、読出列選択回路９により選択されたビット線のメモリセルのデータを検知して内部読出データＤＯＵＴを生成するセンスアンプ１０と、外部からの動作モード指示ＣＭＤに従って各内部回路の動作タイミングおよび動作シーケンスを設定する制御回路１１を含む。
【００２５】
この制御回路１１は、図１においては、データドライバ６Ａａおよびロウデコーダ２の動作およびコラムデコーダ５の動作を制御するように示すものの、他の回路も、各動作モードに応じてその動作タイミングが制御回路１１により決定される。
【００２６】
図２は、図１に示す薄膜磁性体記憶装置の要部の具体的構成を示す図である。図２において、メモリセルアレイ１は、ビット線ＢＬとして、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞を含む。ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞と書込ワード線ＷＷＬおよび読出ワード線ＲＷＬとの交差部に対応してメモリセルＭＣ＜０＞−ＭＣ＜ｎ＞が配設される。メモリセルアレイ１において、一例として、メモリセルＭＣは、５１２行５１２列に配列され、ビット線が５１２本、書込ワード線ＷＷＬおよび読出ワード線ＲＷＬが、５１２本配設される。図２においては、１本の書込ワード線ＷＷＬおよび読出ワード線ＲＷＬを代表的に示す。
【００２７】
メモリセルＭＣ＜０＞−ＭＣ＜ｎ＞は同一構成を有するため、図２においては、メモリセルＭＣ＜ｎ＞の構成を代表的に示す。メモリセルＭＣ＜ｎ＞は、ビット線ＢＬ＜ｎ＞に一端が結合される可変抵抗素子（磁気抵抗効果素子）ＶＲと、読出ワード線ＲＷＬ上の信号に従って可変抵抗素子ＶＲの一端をソース線（図示せず）に結合するアクセストランジスタＡＴを含む。この可変抵抗素子（磁気抵抗効果素子）ＶＲは、データ書込時、ビット線ＢＬ＜ｎ＞と書込ワード線ＷＷＬを流れる電流が誘起する磁界により、その自由層の磁化方向が設定されて、応じてその抵抗値が決定されて、データを記憶する。
【００２８】
読出ワード線ドライバ３は、読出ワード線ＲＷＬそれぞれに対応して設けられ、図１に示すロウデコーダ２からの読出行選択信号ＲＲＡに従って対応の読出ワード線ＲＷＬを選択状態へ駆動する読出ワード線ドライブ回路ＩＶｃを含む。この読出ワード線ドライブ回路ＩＶｃは、実質的に、インバータで構成され、その一方動作電源電圧は約１Ｖから１．２Ｖであり、読出ワード線ＲＷＬの電圧振幅は小さくされて、高速の読出を実現する。
【００２９】
この読出ワード線ＲＷＬの電位に従ってメモリセルのアクセストランジスタＡＴが導通し、可変抵抗素子ＶＲがソース線に結合され、対応のビット線とソース線との間に電流が流れる経路が形成される。ビット線の電圧または電流を検出することによりメモリセルのデータの読出が行われる。
【００３０】
書込ワード線ドライバ／電流制御回路４は、書込ワード線ＷＷＬそれぞれに対応して設けられ、図１に示すロウデコーダからの書込行選択信号ＷＲＡを受けるインバータＩＶｄと、インバータＩＶｄの出力信号に従って対応の書込ワード線ＷＷＬを、接地ノードに結合する書込ワード線ドライブゲートＷＴＧを含む。書込ワード線ＷＷＬの一端は、電源ノードに結合される。
【００３１】
書込ワード線ドライブゲートＷＴＧは、一例として、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。インバータＩＶｄは、その動作電源電圧として基準電圧ＶＲＥＦＷを受ける。したがって、書込ワード線ドライブゲートＷＴＧのゲート電圧が、選択時には、基準電圧ＶＲＥＦＷ程度となり、この書込ワード線ドライブゲートＷＴＧの駆動電流ｉＤＬが調整され、一定の大きさの書込電流が流れる。非選択状態の書込ワード線ＷＷＬは、対応の書込ワード線ドライブゲートＷＴＧが非導通状態であり、電源電圧レベルに維持される。
【００３２】
データドライバ６Ａａ，６Ａｂ、６Ｂａおよび６Ｂｂは、各々、２段の縦続接続されるインバータＩＶａおよびＩＶｂを含み、対応の書込データ線ＬＩＯＡまたはＬＩＯＢを、各々の両端から書込データＤＡまたは／ＤＡに従って駆動する。書込データＤＡおよび／ＤＡは、入力データＤＩＮから書込モード時生成される互いに相補な内部書込データである。
【００３３】
高速書込のためにビット線書込電流を比較的大きくするため、インバータＩＶｂの電源電圧は、たとえば３．３Ｖの電圧レベルに設定される。この図２に示されるように、書込データ線ＬＩＯＡおよびＬＩＯＢは、各々、両端からデータドライバにより駆動それ、高速で、書込データ線ＬＩＯＡおよびＬＩＯＢを駆動する。
【００３４】
書込列選択駆動回路８ａは、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して設けられる書込列選択ゲートＣＧＡ＜０＞−ＣＧＡ＜ｎ＞と、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して設けられ、列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞をそれぞれ基準電圧ＶＲＥＦＣのレベルの振幅の信号に変換するレベル変換回路ＩＶＡ＜０＞−ＩＶＡ＜ｎ＞を含む。これらのレベル変換回路ＩＶＡ＜０＞−ＩＶＡ＜ｎ＞の出力信号が、対応の書込列選択ゲートＣＧＡ＜０＞−ＣＧＡ＜ｎ＞へ与えられる。この基準電圧ＶＲＥＦＣの電圧レベルは、コラムデコーダ５（図１参照）からの列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞の振幅よりも低い電圧レベルである。したがって、これらの書込列選択ゲートＣＧＡ＜０＞−ＣＧＡ＜ｎ＞は、そのゲート電圧が、書込データ線ＬＩＯＡおよびＬＩＯＢの振幅（３．３Ｖ）よりも小さくなり、ドレイン電流が、そのゲート電圧により規定され、電流制限機能を実現する。
【００３５】
書込列選択駆動回路８ｂも、同様、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して設けられる書込列選択ゲートＣＧＢ＜０＞−ＣＧＢ＜ｎ＞と、これらのビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して設けられ、コラムデコーダ５からの列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞の振幅を基準電圧ＶＲＥＦＣレベルに変換するレベル変換回路ＩＶＢ＜０＞−ＩＶＢ＜ｎ＞を含む。これらのレベル変換回路ＩＶＡ＜０＞−ＩＶＡ＜ｎ＞およびＩＶＢ＜０＞−ＩＶＢ＜ｎ＞は、それぞれ、基準電圧ＶＲＥＦＣを動作電源電圧として受けるＣＭＯＳインバータで構成される。
【００３６】
書込列選択ゲートＣＧＡ＜０＞−ＣＧＡ＜ｎ＞は、導通時、対応のビット線ＢＬ＜０＞−ＢＬ＜ｎ＞を書込データ線ＬＩＯＡに結合し、書込列選択ゲートＣＧＢ＜０＞−ＣＧＢ＜ｎ＞は、導通時、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞を、書込データ線ＬＩＯＢに結合する。
【００３７】
なお、基準電圧ＶＲＥＦＷおよびＶＲＥＦＣは、電源電圧（周辺回路電源電圧）と接地電圧の間の中間レベルの電圧であるものの、同じ電圧レベルであることは特に要求されない。書込ワード線ＷＷＬを流れる書込電流ｉＤＬは、ビット線を流れる書込電流ｉＢＬａまたはｉＢＬｂよりも、大きい電流値に設定される。これは、メモリセルにおける可変抵抗素子ＶＲにおいて、自由層はビット線に結合され（上部電極を介して）、自由層および固定層は、書込ワード線ＷＷＲと離れて配置される。すなわち、書込ワード線ＷＷＬは、可変抵抗素子ＶＲよりも下層に形成される。したがって、書込ワード線ＷＷＬから可変抵抗素子ＶＲの自由層までの距離は、ビット線ＢＬと可変抵抗素子の自由層の距離よりも長くなる。この距離の差を補償するために、書込ワード線ＷＷＬにおいては、比較的大きな磁界を誘起する必要があり、応じて書込ワード線上の書込電流ｉＤＬは、ビット線ＢＬを流れるビット線書込電流ｉＢＬ（ｉＢＬａまたはｉＢＬｂ）よりも大きな値に設定される。したがって、書込ワード線ドライブゲートＷＴＧの電流駆動力（チャネル幅）が、書込列選択ゲートＣＧＡ＜０＞−ＣＧＡ＜ｎ＞およびＣＧＢ＜０＞−ＣＧＢ＜ｎ＞の電流駆動力よりも十分大きい場合には、これらの基準電圧ＶＲＥＦＷおよびＶＲＥＦＣは、同じ電圧レベルであってもよい。
【００３８】
図３は、書込列選択駆動回路８ａおよび８ｂに含まれるレベル変換回路ＩＶＡ（ＩＶＡ＜０＞−ＩＶＡ＜ｎ＞（およびＩＶＢ＜０＞およびＩＶＢ＜ｎ＞）の構成の一例を示す図である。図３において、レベル変換回路ＩＶＡおよびＩＶＢの各々は、列選択信号ＣＳＬ（ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞のいずれか）がＬレベルのとき導通し、基準電圧ＶＲＥＦＣレベルの出力信号ＣＳＬＢを生成するＰチャネルＭＯＳトランジスタＰＱａと、列選択信号ＣＳＬがＨレベルのとき導通し、出力信号ＣＳＬＢを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタＮＱａを含む。
【００３９】
列選択信号ＣＳＬの振幅は、コラムデコーダの電源電圧レベルであり、基準電圧ＶＲＥＦＣよりも大きい。レベル変換回路ＩＶＡおよびＩＶＢは、ＣＭＯＳインバータであり、その出力信号ＣＳＬＢの振幅は、基準電圧ＶＲＥＦＣのレベルに制限される。この基準電圧ＶＲＥＦＣは、コラムデコーダの電源電圧と接地電圧との間の中間レベルの電圧であり、その電圧レベルは、列選択ゲートの電流制限の度合いに応じて適切な電圧レベルに設定される。
【００４０】
図４は、図２に示す記憶装置のデータ書込時の動作を示す信号波形図である。以下、図４を参照して、図２に示す記憶装置のデータ書込時の動作について説明する。
【００４１】
まず、図１に示す制御回路にコマンドＣＭＤが与えられデータ書込が指定され、またアドレス信号ＡＤＤが与えられ、これと並行して、書込データＤＩＮ（図１参照）が与えられる。
【００４２】
時刻ｔ１に置いて、このアドレス信号および書込データＤＩＮに従って、内部書込データＤＡの状態がＨレベルまたはＬレベルに確定する。一方、図１に示すロウデコーダ２からの選択信号ＷＲＡに従って、書込ワード線ドライバ／電流制御回路４において、インバータＩＶｄの出力信号ＷＲＡＢが基準電圧ＶＲＥＦＷレベルのＨレベルとなり、書込ワード線ドライブゲートＷＴＧが導通し、書込ワード線ＷＷＬに、書込電流ｉＤＬが流れる。
【００４３】
また、並行して、データドライバ６Ａａ、６Ａｂ、６Ｂａおよび６Ｂｂにおいて、内部書込データＤＡおよび／ＤＡに従って書込データ線ＬＩＯＡおよびＬＩＯＢが、ＨレベルおよびＬレベルに駆動される。図４においては、書込データ線ＬＩＯＡがＨレベルに駆動される場合を一例として示す。書込ワード線ＷＷＬおよび書込データ線ＬＩＯＡ、ＬＩＯＢの長さは、ともにメモリセルアレイ１の行方向にそって延在しており、ほぼ同じである。書込ワード線ＷＷＬにはメモリセルが接続されておらず、また、書込データ線ＬＩＯＡおよびＬＩＯＢは、列選択ゲートの容量が寄生するものの、書込データ線は両側から駆動されており、これらの書込データ線ＬＩＯＡおよびＬＩＯＢと書込ワード線ＷＷＬは、ほぼ同一のタイミングで定常状態となる。
【００４４】
書込データ線ＬＩＯＡおよびＬＩＯＢが、それぞれＨレベルおよびＬレベルに駆動された後、時刻ｔ２において、図１に示すコラムデコーダ５からの列選択信号ＣＳＬ（図４においてはＣＳＬ＜０＞）がＨレベルからＬレベルに駆動され、応じて、レベル変換回路ＩＶＢ＜０＞の出力信号ＣＳＬＢ＜０＞が、基準電圧ＶＲＥＦＣレベルのＨレベルとなる。書込列選択駆動回路８ａにおいても、レベル変換回路ＩＶＡ＜０＞の出力信号ＣＳＬＢ＜０＞が基準電圧ＶＲＥＦＣレベルのＨレベルとなり、書込列選択ゲートＣＧＡ＜０＞およびＣＧＢ＜０＞がともに導通し、ビット線ＢＬ＜０＞が書込データ線ＬＩＯＡおよびＬＩＯＢに結合される。
【００４５】
データドライバ６Ａａおよび６Ａｂから書込データ線ＬＩＯＡへ供給される電流が、書込列選択ゲートＣＧＡ＜０＞を介してビット線ＢＬ＜０＞に流れ、ビット線ＢＬ＜０＞上の書込電流ｉＢＬａが、書込列選択ゲートＣＧＢ＜０＞を介して、書込データ線ＬＩＯＢに伝達され、次いで、データドライバ６Ｂａおよび６Ｂｂにより、接地ノードに放電される。
【００４６】
この場合、ビット線書込電流ｉＢＬａの供給時、書込列選択ゲートＣＧＡ＜０＞およびＣＧＢ＜０＞のゲート電圧は、基準電圧ＶＲＥＦＣレベルであり、そのドレイン電流は、基準電圧ＶＲＥＦＣにより規定される。従って、ビット線ＢＬ＜０＞上の書込電流ｉＢＬａにおいては、ピーク電流は十分に抑制することができ、ビット線ＢＬ＜０＞において、書込電流ｉＢＬａの電流値を目標値（ターゲット電流）に高速で設定することができる。したがって、ピーク電流を抑制するために、ビット線書込電流ｉＢＬの供給を遅くするまたは変化速度を遅くするなどの処置は不要となり、ビット線書込電流ｉＢＬの供給時間を短くすることができ、高速でメモリセルＭＣ＜０＞にデータを書込むことができる。
【００４７】
書込データＤＡが、Ｌレベルのときには、上述の説明と逆に、書込データ線ＬＩＯＡが接地電圧レベルのＬレベル、書込データ線ＬＩＯＢが、周辺回路の電源電圧（３．３Ａ）レベルに駆動され、ビット線ＢＬ＜０＞には、書込電流ｉＢＬｂが流れる。
【００４８】
書込データ（内部書込データ）ＤＡおよび／ＤＡに従って選択ビット線を流れる書込電流ｉＢＬの方向を電流ｉＢＬａおよびｉＢＬｂのいずれかに設定することにより、選択ビット線が誘起する磁界の方向を互いに反対の方向に設定することができ、メモリセルＭＣ＜０＞の自由層の磁化方向を、書込データに応じて、固定層の磁化方向と同一方向または反平行な方向のいずれかに設定することができる。
【００４９】
図５は、このビット線書込電流駆動時の状態を模式的に示す図である。図５において、書込データ線ＬＩＯＡおよびＬＩＯＢには、それぞれ配線容量などの寄生容量ＣｐａおよびＣｐｂが存在する。書込列選択ゲートＣＧＡおよびＣＧＢの導通前には、これらの寄生容量ＣｐａおよびＣｐｂは、それぞれ、電源電圧および接地電圧レベルにプリチャージされる。書込列選択ゲートＣＧＡおよびＣＧＢが導通すると、データドライバ６Ａａおよび６Ａｂからの電流と、寄生容量Ｃｐａの充電電荷が、書込列選択ゲートＣＧＡを介してビット線ＢＬに供給される。この場合、書込列選択ゲートＣＧａは、ゲート電圧が基準電圧ＶＲＥＦＣレベルであり、ドレイン電流は、基準電圧ＶＲＥＦＣより規定されるため、ビット線ＢＬに流れる書込電流ｉＢＬを抑制することができる。
【００５０】
また、書込列選択ゲートＣＧＢが導通したとき、ビット線ＢＬが書込データ線ＬＩＯＢに結合され、ビット線ＢＬからの電流が、書込データ線ＬＩＯＢの寄生容量Ｃｐｂの充電にも用いられる。しかしながら、この場合においても、書込列選択ゲートＣＧＢが基準電圧ＶＲＥＦＣをゲートに受けており、その駆動電流量が基準電圧ＶＲＥＦＣにより制限され、寄生容量Ｃｐｂが存在しても、大きな電流はビット線ＢＬから書込データ線ＬＩＯＢへは流れない。
【００５１】
したがって、このビット線ＢＬの電流の流入口および流出口それぞれにおいて、電流制限を行っており、ビット線ＢＬに流れる書込電流ｉＢＬは、ピーク電流が十分に抑制されて、その目標電流値（ターゲット電流値）に到達することができる。これにより、メモリセルの磁気抵抗効果素子のスイッチング特性を十全に機能させて、データの書込を行うことができる。
【００５２】
図６は、図１に示す基準電圧発生回路７の構成の一例を示す図である。基準電圧発生回路７は、基準電圧ＶＲＥＦＣおよびＶＲＥＦＷを生成するが、図６においては、これらの基準電圧ＶＲＥＦＣおよびＶＲＥＦＷを、共通に符号Ｖｒｅｆで示す。
【００５３】
図６において、基準電圧発生回路７は、定電流を生成する定電流発生回路１５と、この定電流発生回路１５からの定電流に従って定電圧Ｖｒｅｆ０を生成する定電圧発生回路１６と、定電圧発生回路１６からの定電圧Ｖｒｅｆ０に従って基準電圧Ｖｒｅｆを生成する基準電圧生成回路１７を含む。
【００５４】
定電流発生回路１５は、電源ノードと内部ノードＮＤ１の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ１と、電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ノードＮＤ１にその一方導通ノードが接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ２と、ＭＯＳトランジスタＮＱ１の他方導通ノードと接地ノードの間に接続される抵抗素子ＲＺを含む。
【００５５】
抵抗素子ＲＺは十分大きな抵抗値を有している。ＭＯＳトランジスタＮＱ１のしきい値電圧Ｖｔｎ１は、ＭＯＳトランジスタＮＱ２のしきい値電圧Ｖｔｎ２よりも小さい。
【００５６】
ＭＯＳトランジスタＰＱ１およびＰＱ２がカレントミラー回路を構成し、サイズが同じ場合、同じ大きさの電流を流す。この定電流発生回路１５においては、高抵抗の抵抗素子ＲＺにより、ＭＯＳトランジスタＮＱ１を介して微小電流が流れるように、ノードＮＤ２の電圧レベルが調整され、ＭＯＳトランジスタＮＱ２のゲート−ソース間電圧はそのしきい値電圧Ｖｔｎ２にほぼ等しい電圧レベルに維持される。ＭＯＳトランジスタＮＱ１を流れる電流は、ＭＯＳトランジスタＰＱ１から供給され、このＭＯＳトランジスタＰＱ１を流れる電流のミラー電流がＭＯＳトランジスタＰＱ２からＭＯＳトランジスタＮＱ２に供給される。ＭＯＳトランジスタＮＱ２のしきい値電圧Ｖｔｎ２は、ＭＯＳトランジスタＮＱ１のしきい値電圧Ｖｔｎ１よりも高い。したがって、ＭＯＳトランジスタＮＱ１のソースノードが抵抗素子ＲＺにより接地電圧レベルより高い電圧レベルであってもＭＯＳトランジスタＮＱ１は、微小電流を供給する。したがって、この定電流発生回路１５からは、ＭＯＳトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｎ１およびＶｔｎ２の差に応じた電流が供給される。
【００５７】
定電圧発生回路１６は、電源ノードと内部出力ノードの間に接続されかつそのゲートが定電流発生回路１５のＭＯＳトランジスタＰＱ１のゲートに接続されるＰチャネルＭＯＳトランジスタＰＱ３と、内部出力ノードと接地ノードの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ４−ＰＱ７と、これらのＭＯＳトランジスタＰＱ４−ＰＱ７の低抵抗値を調整するレベルチューニング回路ＬＶＴを含む。
【００５８】
ＭＯＳトランジスタＰＱ１およびＰＱ３がカレントミラー回路を構成しており、このＭＯＳトランジスタＰＱ１のゲート電位ＢＩＡＳＢに応じた電流、すなわちＭＯＳトランジスタＰＱ１を流れる電流のミラー電流をＭＯＳトランジスタＰＱ３が供給する。
【００５９】
レベルチューニング回路ＬＶＴは、ＭＯＳトランジスタＰＱ４−ＰＱ７の合成抵抗値を調整する。すなわち、ＭＯＳトランジスタＰＱ４−ＰＱ７を選択的にオン状態とし、また非導通状態のＭＯＳトランジスタを短絡するまたは接地ノードに結合することにより、出力ノードと接地ノードの間のＭＯＳトランジスタＰＱ４−ＰＱ７の合成抵抗値を調整する。たとえば、ＭＯＳトランジスタＰＱ７が非導通状態のときには、ＭＯＳトランジスタＰＱ６のソースノードが接地ノードへ短絡される（この経路は図示せず）。
【００６０】
または、これに代えて、これらのＭＯＳトランジスタＰＱ４−ＰＱ７に供給されるゲート電位を調整して、これらのＭＯＳトランジスタＰＱ４−ＰＱ７のオン抵抗を調整し、応じて合成抵抗値を調整する。
【００６１】
この定電圧発生回路１６においては、ＭＯＳトランジスタＰＱ３がバイアス電圧ＢＩＡＳＢに従って一定の大きさの電流を供給し、ＭＯＳトランジスタＰＱ４−ＰＱ７の合成抵抗値により定電流が電圧に変換されて、定電圧Ｖｒｅｆ０が生成される。この定電圧発生回路１６は、その電流駆動力は小さく、単に定電圧Ｖｒｅｆ０を生成して、次段の基準電圧生成回路１７へ伝達する。この定電圧の電圧ベルは、電源電圧（デコーダなどの周辺回路の電源電圧）と接地電圧の間の中間の電圧レベルである。
【００６２】
基準電圧生成回路１７は、基準電圧Ｖｒｅｆと定電圧Ｖｒｅｆ０を比較する比較器ＣＭＰと、この比較器ＣＭＰの出力信号に従って電源ノードから基準電圧出力ノードへ電流を供給するＰチャネルＭＯＳトランジスタＰＱ８を含む。
【００６３】
比較器ＣＭＰは、定電圧Ｖｒｅｆ０が基準電圧Ｖｒｅｆよりも高いときには、その出力信号をローレベルとして、ＭＯＳトランジスタＰＱ８を介して電流を基準電圧出力ノードへ供給し、基準電圧Ｖｒｅｆの電圧レベルを上昇させる。一方、定電圧Ｖｒｅｆ０が基準電圧Ｖｒｅｆよりも低い場合には、比較器ＣＭＰの出力信号はハイレベルとなり、ＭＯＳトランジスタＰＱ８は、電流供給動作を停止する。したがって、基準電圧Ｖｒｅｆは、定電圧Ｖｒｅｆ０と同じ電圧レベルに維持される。
【００６４】
基準電圧Ｖｒｅｆが、基準電圧ＶＲＥＦＣまたはＶＲＥＦＷとして利用される。これらの基準電圧ＶＲＥＦおよびＶＲＥＦＷの電圧レベルが異なる場合には、基準電圧Ｖｒｅｆをレベル変換回路によりその電圧レベルを変換して、Ｖｒｅｆ０と比較することにより、所望のレベルの基準電圧ＶＲＥＦＣおよびＶＲＥＦＷを生成することができる。
【００６５】
なお、この基準電圧ＶＲＥＦＣおよびＶＲＥＦＷの電圧レベルは、書込列選択ゲートのサイズ（チャネル幅とチャネル長の比）および書込ワード線ドライブゲートのサイズに応じて、ビット線書込電流およびワード線書込電流が最適値となるように設定される。
【００６６】
以上のように、この発明の実施の形態１に従えば、書込列選択ゲートの導通状態を、電流制限機能を有する状態に設定しており、ビット線において、大きなピーク電流が流れるのを抑制することができ、応じてピーク電流抑制のための期間が不要となり、書込サイクル時間を短縮することができる。
【００６７】
また、中間電圧レベルの基準電圧を用いて、この書込列選択ゲートの電流駆動能力を調整しており、正確に、必要とされるビット線書込電流を得ることができる。
【００６８】
なお、上述の構成においては、書込列選択ゲートは、ＮチャネルＭＯＳトランジスタで構成される。しかしながら、この書込列選択ゲートとしては、ＰチャネルＭＯＳトランジスタが用いられてもよい。
【００６９】
［実施の形態２］
図７は、この発明の実施の形態２に従う薄膜磁性体記憶装置の要部の構成を示す図である。この図７においては、データ書込に関連する部分の構成のみを示す。書込列選択駆動回路８ａにおいては、ビット線ＢＬ＜０＞およびＢＬ＜１＞に共通に、レベル変換回路ＩＶＡ＜０＞が設けられ、レベル変換回路ＩＶＡ＜０＞の出力信号が、書込列選択ゲートＣＧＡ＜０＞およびＣＧＡ＜１＞に共通に与えられる。同様、書込列選択駆動回路８ｂにおいても、ビット線ＢＬ＜０＞およびＢＬ＜１＞に共通に、レベル変換回路ＩＶＢ＜０＞が設けられ、このレベル変換回路ＩＶＢ＜０＞の出力信号が、書込列選択ゲートＣＧＢ＜０＞およびＣＢＧ＜１＞に共通に与えられる。したがって、選択信号ＣＳＬ＜０＞により、メモリセルアレイ１において、２つのビット線ＢＬ＜０＞およびＢＬ＜１＞が共通に指定される。
【００７０】
同時に選択される２つのビット線のうちの１本のビット線に対し書込電流を供給するために、書込データ線ＬＩＯＡ１およびＬＩＯＡ２が書込列選択駆動回路８ａを横切る様に設けられ、また、書込データ線ＬＩＯＢ１およびＬＩＯＢ２が書込列選択駆動回路８ｂを横切るように設けられる。
【００７１】
書込列選択ゲートＣＧＡ＜０＞およびＣＧＡ＜１＞は、それぞれ導通時（選択時）、対応のビット線ＢＬ＜０＞およびＢＬ＜１＞を、それぞれ、書込データ線ＬＩＯＡ２およびＬＩＯＡ１にそれぞれ接続する。書込列選択ゲートＣＧＢ＜０＞およびＣＧＢ＜１＞は、それぞれ導通時、ビット線ＢＬ＜０＞およびＢＬ＜１＞を、書込データ線ＬＩＯＢ２およびＬＩＯＢ１に結合する。従って、コラムデコーダからの列選択信号ＣＳＬ＜０＞が、２本のビット線を同時に指定するビット線群選択信号として用いられる。
【００７２】
書込データ線ＬＩＯＡ１およびＬＩＯＡ２の一方側に、データドライバ６Ａが設けられ、また、書込データ線ＬＩＯＢ１およびＬＩＯＢ２の一方端に、データドライバ６Ｂが設けられる。
【００７３】
データドライバ６Ａは、列アドレスビット／ＣＡと内部書込データＤＡとを受ける書込データ線ＬＩＯＡ１を駆動するＡＮＤ回路ＡＧＡ１と、列アドレスビットＣＡと内部書込データＤＡとを受け、書込データ線ＬＩＯＡ２を駆動するＡＮＤ回路ＡＧＡ２を含む。データドライバ６Ｂは、列アドレスビット／ＣＡと内部書込データ／ＤＡとを受けて書込データ線ＬＩＯＢ１を駆動するＡＮＤ回路ＡＧＢ１と、列アドレスビットＣＡと内部書込データ／ＤＡとを受けて書込データ線ＬＩＯＢ２を駆動するＡＮＤ回路ＡＧＢ２を含む。
【００７４】
列アドレスビットＣＡおよび／ＣＡは、互いに相補なアドレスビットであり、各ビット線軍において、２本のビット線（奇数ビット線および偶数ビット線）のうちのいずれが選択されたかを規定する。
【００７５】
書込ワード線については、２つの書込ワード線ＷＷＬＡおよびＷＷＬＢそれぞれに対して、書込ワード線ドライブゲートＷＴＧＡおよびＷＴＧＢがそれぞれ設けられ、これらの書込ワード線ドライブゲートＷＴＧＡおよびＷＴＧＢに対応して、レベル変換回路ＩＶｄａおよびＩＶｄｂが設けられる。書込行選択信号ＷＲＡａおよびＷＲＡｂに従って、これらの書込ワード線ＷＷＬＡおよびＷＷＬＢがそれぞれ個別に選択される。これらの書込ワード線ドライブゲートＷＴＧＡおよびＷＴＧＢは、共通にソース線ＳＬに結合される。ソース線ＳＬは、接地電圧レベルに固定される。
【００７６】
いま、書込ワード線ＷＷＬＡとビット線ＢＬ＜０＞の交差部に対応して配置されるメモリセルＭＣが書込対象として選択された状態を考える。この場合、列アドレスビットＣＡおよび内部書込データＤＡがともにＨレベルである。したがって、書込データ線ＬＩＯＡ２が、ＡＮＤ回路ＡＧＡ２によりＨレベルに駆動され、ＡＮＤ回路ＡＧＡ１、ＡＧＢ１およびＡＧＢ２の出力信号はすべてＬレベルであり、書込データ線ＬＩＯＡ１、ＬＩＯＢ１およびＬＩＯＢ２はすべてＬレベルに維持される。
【００７７】
レベル変換回路ＩＶＡ＜０＞およびＩＶＢ＜０＞は、列選択信号（列群選択信号）ＣＳＬ＜０＞に従ってＨレベルの信号を生成し、書込列選択ゲートＣＧＡ＜０＞、ＣＧＡ＜１＞、ＣＧＢ＜０＞およびＣＧＢ＜１＞が導通状態となる。この場合、書込列選択ゲートＣＧＡ＜０＞およびＣＧＢ＜０＞により、ビット線ＢＬ＜０＞が、Ｈレベルの書込データ線ＬＩＯＡ２およびＬレベルの書込データ線ＬＩＯＢ２に結合され、ビット線ＢＬ＜０＞に、ビット線書込電流ｉＢＬａが流れる。一方、ビット線ＢＬ＜１＞においては、書込データ線ＬＩＯＡ１およびＬＩＯＢ１がともにＬレベルであり、書込電流は流れない。
【００７８】
また、書込ワード線ＷＷＬＡおよびＷＷＬＢについては、行選択信号ＷＲＡａおよびＷＲＡｂに従ってレベル変換回路ＩＶｄａおよびＩＶｄｂ出力信号が、それぞれＨレベルおよびＬレベルとなり、書込列選択ゲートＷＴＧＡが導通し、書込ワード線ＷＷＬＡがソース線ＳＬに結合される。書込ワード線ＷＷＬＡにおいて、書込列選択ゲートＷＴＧＡを介して書込電流ｉＤＬが流れ、一方、書込ワード線ＷＷＬＢには、電流は流れない。したがって、書込ワード線ＷＷＬＡとビット線ＢＬ＜０＞の交差部に配置されるメモリセルＭＣに対し、データの書込が行なわれ、残りのメモリセルＭＣに対しては、データの書込は行なわれない。
【００７９】
データＤＡがＬレベルであり、補のデータ／ＤＡがＨレベルのときには、ＡＮＤ回路ＡＧＢ２の出力信号がＨレベルとなり、残りのＡＮＤ回路ＡＧＡ１、ＡＧＡ２およびＡＧＢ１の出力信号がＬレベルとなり、ビット線ＢＬ＜０＞には、左向きの電流ｉＢＬｂが流れる。
【００８０】
この図７に示すように、列選択駆動回路８ａおよび８ｂにおいて、複数列のビット線に対して共通に列選択用のレベル変換回路を配置しており、列選択駆動回路の構成要素数を低減することができ、回路レイアウト面積を低減することができる。
【００８１】
［変更例］
図８は、この発明の実施の形態２の変更例の構成を示す図である。この図８に示す構成は、以下の点で図７に示す構成と異なる。すなわち、図８に示す構成においては、書込ワード線ドライバ／電流制御回路４において、書込ワード線ＷＷＬＡおよびＷＷＬＢに対して書込ワード線ドライブ回路４ａが設けられる。この書込ワード線ドライブ回路４ａは、書込ワード線ＷＷＬＡに対応して設けられる書込ワード線ドライブゲートＷＴＧＡと、書込ワード線ＷＷＬＢに対して設けられる書込ワード線ドライブゲートＷＴＧＢを含む。これらの書込ワード線ドライブゲートＷＴＧＡおよびＷＴＧＢに共通に、書込行選択信号（書込行群選択信号）ＷＲＡを受けるレベル変換回路ＩＶｄの出力信号が与えられる。この選択信号ＷＲＡが、書込ワード線群の２本の書込ワード線を同時に指定する。
【００８２】
書込ワード線選択信号ＷＲＡにより同時に指定される２つの書込ワード線ＷＷＬＡおよびＷＷＬＢの１つに書込電流を供給するために、２本のソース線ＳＬＡおよびＳＬＢが設けられる。これらのソース線ＳＬＡおよびＳＬＢは、ソース線駆動回路２０により駆動される。ソース線駆動回路２０は、行アドレスビット／ＲＡと書込指示信号ＷＥを受けてソース線ＳＬＡを駆動するＡＮＤ回路２０ａと、行アドレスビットＲＡと書込指示信号ＷＥとを受けてソース線ＳＬＢを駆動するＡＮＤ回路２０ｂを含む。ソース線ＳＬＡが書込ワード線ドライブゲートＷＴＧＡに結合され、ソース線ＳＬＢが、書込ワード線ドライブゲートＷＴＧＢに結合される。
【００８３】
行アドレスビットＲＡおよび／ＲＡは互いに相補なアドレスビットであり、２つの書込ワード線ＷＷＬＡおよびＷＷＬＢの組のうちの１つの書込ワード線を指定する。
【００８４】
図８に示す他の構成は図７に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【００８５】
図９は、図８に示す構成のビット線ＢＬ＜０＞と書込ワード線ＷＷＬＡとの交差部のメモリセル選択時の各信号線の印加電圧を示す図である。図９に示すように、データドライバ６Ａおよび６Ｂの出力信号は、図７に示す信号の状態と同じであり、書込データ線ＬＩＯＡ２がＨレベル、残りの書込データ線ＬＩＯＡ１、ＬＩＯＢ１およびＬＩＯＢ２がＬレベルである。従って、この状態においては、図７に示す場合と同様、右向きにビット線書込電流ｉＢＬａが流れる。
【００８６】
また書込ワード線ドライブ回路４ａにおいて、行選択信号（行群選択信号）ＷＲＡに応答してレベル変換回路ＩＶｄの出力信号に従って書込列選択ゲートＷＴＧＡおよびＷＴＧＢが導通し、書込ワード線ＷＷＬＡおよびＷＷＬＢがそれぞれソース線ＳＬＡおよびＳＬＢに結合される。また、行アドレスビットＲＡがＨレベルであり、補の行アドレスビット／ＲＡがＬレベルである。したがって、書込指示信号ＷＥの活性化に従ってＡＮＤ回路２０ｂによりソース線ＳＬＢが電源電圧ＶＣＣレベルのＨレベルに駆動され、一方、ソース線ＳＬＡがＬレベルに設定される。したがって、書込ワード線ＷＷＬＡにおいて、書込列選択ゲートＷＴＧＡを介して書込電流ｉＤＬが流れ、一方、書込ワード線ＷＷＬＢは、その両端が同一電圧レベルの電源電圧ＶＣＣレベルであり、電流は流れない。したがって、書込ワード線ＷＷＬＡとビット線ＢＬ＜０＞の交差部に配置されるメモリセルＭＣに対し、データの書込が行なわれ、残りのメモリセルＭＣに対しては、データの書込は行なわれない。
【００８７】
この図８および９に示す構成の場合、書込ワード線ドライバ／電流制御回路４において、複数の書込ワード線に対して共通に電流制御信号を生成するレベル変換回路ＩＶｄを配置しており、このレベル変換回路の占有面積を低減することができ、さらに、メモリアレイ周辺回路の面積を低減することができる。
【００８８】
図１０は、図８および９に示す書込ワード線群選択信号ＷＲＡおよび書込列群選択信号ＣＳＬを発生する部分の構成を概略的に示す図である。図１０において、内部行／列群選択信号発生部は、外部からのアドレス信号ＡＤＤのうちの行アドレス信号ＲＡＤＤを受け、相補内部アドレスビットＵＲＡ，／ＵＲＡおよびＲＡ，／ＲＡを生成するロウアドレスバッファ２２と、ロウアドレスバッファ２２からの上位アドレスビットＵＲＡ，／ＵＲＡを受けて書込指示信号ＷＥに従って書込行（群）選択信号ＷＲＡを生成するロウデコーダ２４と、アドレス信号ＡＤＤのうちの列アドレス信号ＣＡＤＤに従って上位列アドレスビットＵＣＡ，／ＵＣＡおよび列アドレスビットＣＡおよび／ＣＡを生成するコラムアドレスバッファ２６と、コラムアドレスバッファ２６からのアドレスビットＵＣＡ，／ＵＣＡに従って書込列（群）選択信号ＣＳＬを生成するコラムデコーダ２８を含む。
【００８９】
アドレスビットＵＲＡ，／ＵＲＡ，ＵＣＡ，／ＵＣＡは、それぞれ、多ビットの信号である。
【００９０】
ロウデコーダ２４からの書込行群選択信号ＷＲＡが、図８および９に示す書込ワード線ドライバ／電流制御回路４へ与えられ、アドレスビットＲＡおよび／ＲＡが、ソース線駆動回路２０へ与えられる。コラムデコーダ２８からの選択信号ＣＳＬが、ビット線群選択信号として、書込列選択駆動回路８ａおよび８ｂへ与えられ、アドレスビットＣＡおよび／ＣＡが、列指定信号として、データドライバ６Ａおよび６Ｂへ供給される。
【００９１】
図１０に示すように、ロウデコーダ２４およびコラムデコーダ２８において、それぞれ書込行群選択信号ＷＲＡおよび書込列群選択信号ＣＳＬを生成して、２行および２列を選択し、アドレスビットＲＡおよび／ＲＡおよびＣＡおよび／ＣＡに従って１つの書込ワード線および１つのビット線を選択する。
【００９２】
なお、１つの書込ワード線群に含まれる書込ワード線の数が２本より多い場合および１つのビット線群に含まれるビット線の数が２より多い場合には、ビットＲＡおよびＣＡのビット数が多くされ、これらの多ビット信号をデコードするサブデコーダが設けられ、１つの書込ワード線群およびビット線群において１つの書込ワード線およびビット線が指定される。この場合においても、外部のアドレスＡＤＤのビット数を変更することは要求されず、内部でのアドレスの書込ワード線群指定アドレスビット、ビット線群指定アドレスビットの数が、各群の書込ワード線およびビット線の数に応じて振り分けられる。
【００９３】
なお、書込指示信号ＷＥは、図１に示す制御回路１１から、外部からのコマンドＣＭＤに従ってデータ書込モード時に所定のタイミングで活性化される。
【００９４】
また、データドライバ６Ａおよび６Ｂは、それぞれ、書込データ線ＬＩＯＡおよびＬＩＯＢの両端に配置され、選択された書込データ線が両端からＨレベルへ駆動される構成が用いられても良い。
【００９５】
以上のように、この発明の実施の形態２に従えば、複数のビット線に共通に、書込列選択ゲート駆動用の電流制御レベル変換回路を配置しており、書込列選択駆動回路の占有面積を低減することができる。
【００９６】
同様、書込ワード線についても、複数の書込ワード線をグループ分割し、書込ワード線グループの１本の書込ワード線に対してのみ、そのソース線電位を調整しており、同様、書込ワード線ドライバ／電流制御回路４においても、レベル変換回路の数を低減することができ、応じて回路占有面積を低減することができる。
【００９７】
また、実施の形態１と同様、書込ピーク電流の発生が抑制される。
［実施の形態３］
図１１は、この発明の実施の形態３に従う薄膜磁性体記憶装置の要部の構成を示す図である。図１１に示す記憶装置の構成は、図８に示す実施の形態２の変更例の構成と、以下の点において異なっている。
【００９８】
すなわち、書込列選択駆動回路８ａにおいては、列選択信号（列群選択信号）ＣＳＬ＜０＞とバッファ回路３０Ａからの書込指定信号ＷＤとを受けるＮＯＲ回路ＮＷＡ＜０＞が、ビット線ＢＬ＜０＞およびＢＬ＜１＞に対し共通に設けられる。このＮＯＲ回路ＮＷＡ＜０＞は、動作電源電圧として、基準電圧ＶＲＥＦＣを受け、その出力信号が、書込列選択ゲートＣＧＡ＜０＞およびＣＧＡ＜１＞へ共通に与えられる。
【００９９】
書込指定信号ＷＤは、書込指示信号／ＷＥを受けるバッファ回路３０Ａから生成される。
【０１００】
また、書込列選択駆動回路８ｂにおいても、列選択信号（列群選択信号）ＣＳＬ＜０＞とバッファ回路３０Ｂからの書込指定信号ＷＤを受けるＮＯＲ回路ＮＷＢ＜０＞が、ビット線ＢＬ＜０＞およびＢＬ＜１＞に共通に設けられる。このＮＯＲ回路ＮＷＢ＜０＞は、基準電圧ＶＲＥＦＣを動作電源電圧として受け、その出力信号を、書込列選択ゲートＣＧＢ＜０＞およびＣＧＢ＜１＞に共通に与える。
【０１０１】
読出列選択回路９は、ビット線ＢＬ＜０＞およびＢＬ＜１＞にそれぞれ対応して設けられる読出列選択ゲートＲＧ＜０＞およびＲＧ＜１＞と、列選択信号（列群選択信号）ＣＳＬ＜０＞と列アドレスビット／ＣＡとバッファ回路３１からの読出指定信号ＲＥＮとを受けるＮＯＲ回路ＮＲＡ＜０＞と、列選択信号（列群選択信号）ＣＳＬ＜０＞と列アドレスビットＣＡとバッファ回路３１からの読出指定信号ＲＥＮとを受けるＮＯＲ回路ＮＲＡ＜１＞が、ビット線ＢＬ＜１＞およびＢＬ＜０＞に対して設けられる。
【０１０２】
ＮＯＲ回路ＮＲＡ＜０＞およびＮＲＡ＜１＞の出力信号は、それぞれ、読出列選択ゲートＲＧ＜０＞およびＲＧ＜１＞に与えられる。これらの読出列選択ゲートＲＧ＜０＞およびＲＧ＜１＞は、それぞれ導通時、対応のビット線ＢＬ＜０＞およびＢＬ＜１＞を読出データ線ＲＤＬに結合する。読出データ線ＲＤＬは、センスアンプ１０に結合される。センスアンプ１０は、センス基準電圧ＶＲＦＳＡと読出データ線ＲＤＬ上の電圧とを比較する比較回路３２でたとえば構成され、その差動増幅動作により、内部読出データＤＯＵＴを生成する。
【０１０３】
読出時の読出電流のピーク電流が問題となる場合には、基準電圧が、これらのＮＯＲ回路ＮＲＡ＜０＞およびＮＲＡ＜１＞に動作電源電圧として与えられてもよい。
【０１０４】
この図１１に示す薄膜磁性体記憶装置の他の構成は、図８に示す薄膜磁性体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０５】
この図１１に示す記憶装置の構成においては、データ書込時においてビット線ＢＬ＜０＞またはＢＬ＜１＞が選択される場合には、列選択信号（列群選択信号）ＣＳＬ＜０＞がＬレベルとなり、また、データ書込時、書込指示信号／ＷＥに従って書込指定信号ＷＤがＬレベルとなる。応じて、ＮＯＲ回路ＮＷＡ＜０＞およびＮＷＡ＜０＞の出力信号がＨレベルとなり（基準電圧ＶＲＥＦＣレベル）、書込列選択ゲートＣＧＡ＜０＞、ＣＧＡ＜１＞、ＣＧＢ＜０＞およびＣＧＢ＜１＞が導通状態となり、ビット線ＢＬ＜０＞が書込データ線ＬＩＯＡ２およびＬＩＯＢ２に接続され、ビット線ＢＬ＜１＞が、書込データ線ＬＩＯＡ１およびＬＩＯＢ１に接続される。
【０１０６】
列アドレスビットＣＡと内部書込データＤＡの値に従って、これらの書込データ線ＬＩＯＡ１、ＬＩＯＡ２、ＬＩＯＢ１およびＬＩＯＢ２のいずれかが、ＡＮＤ回路ＡＧＡ１、ＡＧＡ２、ＡＧＢ１およびＡＧＢ２の出力信号に従ってＨレベルに駆動され、残りの書込データ線はＬレベルに維持される。したがって、選択列のビット線に対してのみ書込電流が電流ｉＢＬａまたはｉＢＬｂとして流れる。この書込動作時においては、また、行アドレスビットＲＡに従ってソース線ＳＬＡおよびＳＬＢの一方がＬレベル、他方が電源電圧ＶＣＣレベルに維持される。このため、データ書込時の動作は、実施の形態２の変更例の場合と同様となる。
【０１０７】
データ読出時においては、書込指示信号／ＷＥがＨレベルであり、バッファ回路３０Ａおよび３０Ｂの出力する書込指定信号ＷＤが応じてＨレベルとなり、ＮＯＲ回路ＮＷＡ＜０＞およびＮＷＢ＜０＞の出力信号がＬレベルとなり、書込列選択ゲートＣＧＡ＜０＞、ＣＧＡ＜１＞、ＣＧＢ＜０＞およびＣＧＢ＜１＞は、すべて非導通状態となる。一方、データ読出時には、読出指示信号／ＲＥＮがＬレベルとなり、ＮＯＲ回路ＮＲＡ＜０＞およびＮＲＡ＜１＞がイネーブルされる。列選択信号（列群選択信号）ＣＳＬ＜０＞と列アドレスビットＣＡおよび／ＣＡとに従って、ＮＯＲ回路ＮＲＡ＜０＞およびＮＲＡ＜１＞の出力信号の一方がＨレベルとなる。たとえば、列アドレスビット／ＣＡがＨレベルで、列アドレスビットＣＡがＬレベルの場合には、ＮＯＲ回路ＮＲＡ＜０＞の出力信号がＬレベル、ＮＯＲ回路ＮＲＡ＜１＞の出力信号がＨレベルとなり、読出列選択ゲートＲＧ＜１＞が導通し、ビット線ＢＬ＜１＞が読出データ線ＲＤＬに結合される。センスアンプ１０により、内部読出データＤＯＵＴが、読出データ線ＲＤＬ上の電圧と基準電圧ＶＲＦＳＡの差に応じて生成される。
【０１０８】
したがって、この図１１に示す構成の場合、列選択信号（列群選択信号）ＣＳＬを生成するコラムデコーダを、データ書込時およびデータ読出時において用いることができ、書込動作用および読出動作用に別々に、コラムデコーダを設ける必要がなく、回路のレイアウト面積が低減される。
【０１０９】
なお、この図１１に示すセンスアンプ１０は、電圧検出型であるものの、センス基準電圧ＶＲＦＳＡに代えて基準電流が用いられ、比較器３２が、電流センス型の比較回路で構成されてもよい。
【０１１０】
図１２は、図１１に示すＮＯＲ回路ＮＷＡ＜０＞、ＮＷＢ＜０＞の構成の一例を示しす図である。ＮＯＲ回路ＮＷＡ＜０＞およびＮＷＢ＜０＞は同一構成を有するため、図１２においては、これらのＮＯＲ回路を総称的に、符号ＮＷで示す。
【０１１１】
図１２において、ＮＯＲ回路ＮＷは、基準電源ノードと出力ノードＮＤ１０の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１と、出力ノードＮＤ１０と接地ノードの間に互いに並列に接続されるＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１を含む。ＭＯＳトランジスタＰＱ１０およびＮＱ１１のゲートに、書込指定信号ＷＤが与えられ、ＭＯＳトランジスタＰＱ１１およびＮＱ１０のゲートに、列（群）選択信号ＣＳＬ（ＣＳＬ＜０＞）が与えられる。
【０１１２】
この図１２に示すＮＯＲ回路ＮＷの構成において、書込指定信号ＷＤがＬレベルでありかつ列（群）選択信号ＣＳＬがＬレベルのときに、ＭＯＳトランジスタＰＱ１０およびＰＱ１１がともに導通状態、ＭＯＳトランジスタＮＱ１０およびＮＱ１１がともに非導通状態となり、出力ノードＮＤ１０が基準電圧ＶＲＥＦＣレベルに充電される。一方、書込指定信号ＷＤおよび列選択信号（列群選択信号）ＣＳＬの少なくとも一方がＨレベルのときには、ＭＯＳトランジスタＰＱ１０およびＰＱ１１の少なくとも一方が非導通状態となり、ＭＯＳトランジスタＮＱ１０およびＮＱ１１の少なくとも一方がＨレベルの導通状態となり、出力ノードＮＤ１０は接地電圧レベルに駆動される。
【０１１３】
書込列選択駆動回路８ａおよび８ｂに与えられる列選択信号（列群選択信号）ＣＳＬ＜０＞は、図１０に示すコラムデコーダ２８から与えられる。
【０１１４】
なお、図１１に示す構成において、読出データ線ＲＤＬが、ビット線ＢＬ＜０＞およびＢＬ＜１＞それぞれに対応して設けられるサブ読出データ線に分割され、読出列選択ゲートＲＧ＜０＞およびＲＧ＜１＞が並行して導通状態となり、ビット線ＢＬ＜０＞およびｂｌ＜１＞がそれぞれ別々のサブ読出データ線に結合されてもよい。この場合、センスアンプ１０は、これらの別々のサブ読出データ線にそれぞれ設けられ、行アドレスビットＲＡおよび／ＲＡに従ってこれらの別々のサブ読出データ線のうちの一方のセンスアンプを活性化する。
【０１１５】
［変更例］
図１３は、この発明の実施の形態３の変更例の要部の構成を概略的に示す図である。図１３において、行選択部は、上位行アドレスビットＵＲＡおよび／ＵＲＡをデコードして、メインワード線選択信号ＺＭＷＬを生成するデコード回路４０と、このデコード回路４０の出力するメインワード線選択信号ＺＭＷＬと書込指示信号／ＷＥとに従って選択行の書込ワード線（ＷＷＬＡおよびＷＷＬＢ：図示せず）の書込電流を生成する書込ワード線ドライバ／電流制御回路４と、デコード回路４０の出力するメインワード線選択信号ＺＭＷＬと読出指示信号／ＲＥＮとアドレスビットＲＡおよび／ＲＡに従って読出ワード線ＲＷＬＡおよびＲＷＬＢを選択的に、選択状態へ駆動する読出ワード線ドライバ３を含む。
【０１１６】
デコード回路４０は、図１に示すロウデコーダ２に対応し、活性化時、上位行アドレスビットＵＲＡおよび／ＵＲＡをデコードして負論理のメインワード線選択信号ＺＭＷＬを生成する。ここで負論理のメインワード線選択信号ＺＭＷＬは、選択時、Ｌレベルであり、非選択時には、Ｈレベルに維持される。
【０１１７】
読出ワード線ドライバ３は、読出指示信号／ＲＥＮとアドレスビットＲＡとメインワード線選択信号ＺＭＷＬを受けて、読出ワード線ＲＷＬＡを駆動するＮＯＲ回路４２ａと、メインワード線選択信号ＺＭＷＬとアドレスビット／ＲＡと読出指示信号／ＲＥＮとを受けて読出ワード線ＲＷＬＢを駆動するＮＯＲ回路４２ｂを、読出ワード線ドライバとして含む。
【０１１８】
この読出ワード線ドライバ３において、メインワード線選択信号ＺＭＷＬがＬレベルであり、かつ読出指示信号／ＲＥＮがＬレベルのときに、アドレスビットＲＡおよび／ＲＡに従って、読出ワード線ＲＷＬＡおよびＲＷＬＢの一方が選択状態へ駆動される。たとえばアドレスビットＲＡがＬレベルであり、アドレスビット／ＲＡがＨレベルのときには、ＮＯＲ回路４２ａの出力信号がＨレベルとなり、読出ワード線ＲＷＬＡが選択状態へ駆動される。
【０１１９】
書込ワード線ドライバ／電流制御回路４は、この書込指示信号／ＷＥとメインワード線選択信号ＺＭＷＬを受けるＮＯＲ回路４４と、ＮＯＲ回路４４の出力信号に従って図示しない書込ワード線（ＷＷＬＡおよびＷＷＬＢ）をソース線（図１１参照：ＳＬＡおよびＳＬＢ）に結合して書込電流を駆動する書込ワード線ドライブ回路４ａを含む。ＮＯＲ回路４４は、基準電圧ＶＲＥＦＷを動作電源電圧として受け、書込指示信号／ＷＥがＬレベルであり、書込モードを示しているとき、メインワード線選択信号ＺＭＷＬがＬレベルの活性状態のときに、Ｈレベルの信号を出力する。
【０１２０】
書込ワード線ドライブ回路４ａは、図１１に示す構成と同様、図示しない２つの書込ワード線（ＷＷＬＡおよびＷＷＬＢ）に対応して設けられる書込ワード線ドライブゲートＷＴＧＡおよびＷＴＧＢを含む。
【０１２１】
すなわち、書込ワード線ドライバ／電流制御回路４において、ＮＯＲ回路４４が、図１０に示すインバータ（レベル変換回路）ＩＶｄに代えて用いられる。
【０１２２】
この図１３に示す構成の場合、書込ワード線を駆動する場合および読出ワード線を駆動する場合に対しデコード回路４０を共通に利用することができ、書込用のロウデコード回路および読出用のロウデコード回路を別々に設ける必要がなく、行デコーダ部のレイアウト面積を低減することができる。
【０１２３】
図１４は、この図１３に示す行デコーダ部を有するメモリ内部の構成を概略的に示す図である。図１４において、ロウデコード回路４０に対応して、複数のメモリブロックＭＢ♯０−ＭＢ♯ｋが整列して配置される。これらのメモリブロックＭＢ♯０−ＭＢ♯ｋは、それぞれメモリセルアレイＭＡ♯０−ＭＡ♯ｋを含み、ロウデコード回路４０からのメインワード線ＺＭＷＬ（その上を伝達される信号と同一符号で示す）がこれらのメモリブロックＭＢ♯０−ＭＢ♯ｋに共通に配設される。
【０１２４】
メモリブロックＭＢ♯０−ＭＢ♯ｋにおいては、メモリセルアレイＭＡ♯０−ＭＡ♯ｋに対応して、読出行選択駆動回路３♯０−３♯ｋと書込ワード線ドライブ／電流制御回路４♯０−４♯ｋが配設される。メモリセルアレイＭＡ♯０−ＭＡ♯ｋの一方側に、書込データ線（バス）ＬＩＯＡ♯０−ＬＩＯＡ♯ｋが配設され、対向部に、書込データ線ＬＩＯＢ♯０−ＬＩＯＢ♯ｋおよび読出データ線ＲＤＬ♯０−ＲＤＬ♯ｋが配設される。
【０１２５】
書込データ線ＬＩＯＡ♯０−ＬＩＯＡ♯ｋは、それぞれデータドライバ（ＤＲ）６Ａ♯０−６Ａ♯ｋにより駆動され、書込データ線ＬＩＯＢ♯０−ＬＩＯＢ♯ｋは、それぞれデータドライバ（ＤＲ）６Ｂ♯０−６Ｂ♯ｋにより駆動される。読出データ線ＲＤＬ♯０−ＲＤＬ♯ｋは、それぞれセンスアンプ（ＳＡ）１０♯０−１０♯ｋに結合される。これらのメモリブロックＭＢ♯０−ＭＢ♯ｋそれぞれに対応して、グローバルデータバスＧＩＯ♯０−ＧＩＯ♯ｋが配設され、それぞれ対応のメモリブロックのデータドライバ（ＤＲ）６Ａ♯０−６Ａ♯ｋ、６Ｂ♯０−６Ｂ♯ｋおよびセンスアンプ１０♯０−１０♯ｋが結合される。
【０１２６】
グローバルデータバスＧＩＯ♯０−ＧＩＯ♯ｋは、各々、内部書込データ（ＤＡ，／ＤＡ）を伝達し、また、センスアンプからの内部読出データを伝達する。これらのグローバルデータバスＧＩＯ♯０−ＧＩＯ♯ｋが、図の垂直方向に整列するメモリブロックに共通に配設される。
【０１２７】
したがって、この図１４に示す構成を用いる場合、ロウデコード回路４２に対してブロック選択信号（ＢＳ）を与えることにより、メモリブロックＭＢ♯０−ＭＢ♯ｋにおいて並行して行選択および列選択を行なうことができる（列選択部の構成は示していない）。したがって、図１３に示すように、読出行選択駆動回路３および書込ワード線ドライバ／電流制御回路４においてそれぞれＮＯＲ回路が配設される場合においても、各メモリブロックにおいてこれらが分散配置され、いわゆる階層ワード線構成におけるサブワード線ドライバと同様の配置で、読出行選択駆動回路３におけるＮＯＲ回路を配置することができ、回路レイアウト面積の増大は抑制することができる（ロウデコーダを書込および読出用にそれぞれ別々に設ける場合に比べてレイアウト面積の増大を抑制できる）。
【０１２８】
以上のように、この発明の実施の形態３に従えば、書込列選択駆動回路において、列選択ゲートを付加し、各グループに対応してＮＯＲ回路を用いて、書込指示信号と列選択信号（列群選択信号）に従って選択的に、書込列選択ゲートを導通状態に設定している。
【０１２９】
したがって、コラムデコーダ（列群選択信号発生回路）は、読出用および書込用に共通に利用することができ、回路レイアウト面積を低減することができる。
【０１３０】
また、書込ワード線についても、書込ワード線をグループ化し、各グループごとに、レベル電流制御用のドライブ回路（インバータまたはＮＯＲ回路４４）を配置しており、各書込ワード線に対してレベル変換用の電流調整制御用ドライブ回路を配置する場合に比べてレイアウト面積を低減することができる。
【０１３１】
なお、図１１に示す構成において、書込ワード線に対するドライブゲートは、それぞれ別々の電流制限用のドライブ回路により選択状態に駆動されても良い（１本のソース線が、書込ワード線に対して共通に配置され、１本の書込ワード線がソース線（ＳＬ）に結合される）。
【０１３２】
［実施の形態４］
図１５は、この発明の実施の形態４に従う薄膜磁性体記憶装置の要部の構成を示す図である。この図１５に示す薄膜磁性体記憶装置の構成は、図１１に示す薄膜磁性体記憶装置の構成と以下の点においてその構成が異なる。
【０１３３】
すなわち、書込列選択駆動回路８ａおよび８ｂにおいて、基準電圧ＶＲＥＦＣを動作電源電圧として受け、書込指示信号／ＷＥを入力信号として受けるインバータ５０Ａおよび５０Ｂがそれぞれ設けられる。インバータ５０Ａの出力信号ＶＲＦは、ビット線ＢＬ＜０＞およびＢＬ＜１＞に共通に設けられるＮＯＲ回路ＧＷＡ＜０＞の動作電源電圧として供給される。同様、書込列選択駆動回路８ｂにおいても、インバータ５０Ｂの出力信号ＶＲＦが、ビット線ＢＬ＜０＞およびＢＬ＜１＞に共通に設けられるＮＯＲ回路ＧＷＢ＜０＞の動作電源電圧として与えられる。また、これらのインバータ５０Ａおよび５０Ｂの出力信号ＶＲＦは、それぞれ、書込列選択駆動回路８ａおよび８ｂに設けられる書込列選択ゲートを駆動するＮＯＲ回路ＧＷＡおよびＧＷＢ（図示せず）に、共通に与えられる。
【０１３４】
この図１５に示す他の構成は、図１１に示す薄膜磁性体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３５】
この場合１５に示す構成の場合、書込列選択駆動回路８ａおよび８ｂにおいて、基準電圧ＶＲＦは、書込指示信号／ＷＥに基づいて生成される。したがって、書込モード時においてのみ、このＮＯＲ回路ＧＷＡ＜０＞およびＧＷＡ＜１＞の電源電圧が基準電圧ＶＲＥＦＣレベルとなり、書込指示信号／ＷＥの非活性化時には、この信号ＶＲＦは接地電圧レベルとなる。したがって、このＮＯＲ回路ＧＷＡ＜０＞およびＧＷＢ＜０＞の動作電源電圧が、動作モードに応じてその電圧レベルが設定されるために、これらのＮＯＲ回路ＧＷＡ＜０＞およびＧＷＢ＜０＞の構成要素数を以下に示すように低減することができる。
【０１３６】
図１６は、図１５に示すＮＯＲ回路ＧＷＡ＜０＞およびＧＷＢ＜０＞の構成の一例を示す図である。ＮＯＲ回路ＧＷＡ（ＧＷＡ＜０＞…）およびＧＷＢ（ＧＷＢ＜０＞…）は同一構成を有するため、図１６においては、これらを総称的に符号ＧＷで示す。
【０１３７】
図１６において、ＮＯＲ回路ＧＷは、動作電源ノードと出力ノードＮＤ１０の間に接続されかつそのゲートに列選択信号（列群選択信号）ＣＳＬを受けるＰチャネルＭＯＳトランジスタＰＱ１１と、出力ノードＮＤ１０と接地ノードとの間に並列に接続され、それぞれのゲートに列選択信号（列群選択信号）ＣＳＬおよび書込指示信号ＷＤを受けるＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１を含む。ＮＯＲ回路ＧＷの動作電源ノードに、図１５に示すインバータ５０Ａまたは５０Ｂの出力信号ＶＲＦが与えられる。
【０１３８】
この図１６に示すＮＯＲ回路ＧＷの構成は、図１２に示すＮＯＲ回路において、ＰチャネルＭＯＳトランジスタＰＱ１０が省略された構成に対応し、ＭＯＳトランジスタを１つ省略することができ、ＮＯＲ回路のレイアウト面積を低減することができる。
【０１３９】
信号ＶＲＦが基準電圧ＶＲＥＦＣレベルのときには、書込指定信号ＷＤは図１５に示すように、Ｌレベルであり、選択列に対する列群選択信号（列選択信号）ＣＳＬがＬレベルとなる。したがって、ＰチャネルＭＯＳトランジスタＰＱ１１が導通し、ＭＯＳトランジスタＮＱ１０およびＮＱ１１が非導通状態となり、出力ノードＮＤ１０からは、Ｈレベル（基準電圧ＶＲＥＦＣレベル）の信号が出力される。
【０１４０】
一方、信号ＶＲＦがＬレベルのとき、書込指定信号ＷＤはＨレベルであり、ＮＯＲ回路ＮＱ１１が導通し、出力ノードＮＤ１０が接地ノードに結合される。この場合、列選択信号ＣＳＬが読出モード時においても利用される信号であっても、ＭＯＳトランジスタＰＱ１１がゲートおよびソース電位が同じとなり、応じて非導通状態となり、選択列の書込列選択ゲートおよび読出列選択ゲートが同時に並行して導通状態となる状態は生じない。
【０１４１】
図１５に示すインバータ（レベル変換回路）５０Ａおよび５０Ｂの電流駆動力は、これらの書込列選択駆動回路８ａおよび８ｂに含まれるＮＯＲ回路ＧＷ（ＧＷＡ，ＧＷＢ）の電流駆動力よりも少し大きければよい（各書込列選択制御回路８ａおよび８ｂにおいて列選択時、１つのＮＯＲ回路が、その出力信号を基準電圧レベルに駆動するため）。したがって、インバータ５０Ａおよび５０Ｂの電流駆動力は、それほど大きくする必要はなく（但し、配線容量による遅延を抑制することは要求される）、これらのインバータ５０Ａおよび５０Ｂのレイアウト面積が増大するのは抑制される。
【０１４２】
以上のように、この発明の実施の形態４に従えば、書込列選択ゲートを選択するＮＯＲ回路の動作電源電圧を、基準電圧と書込指示信号とに基づいて生成しており、この基準電圧ＶＲＥＦＣを書込モード以外の動作モード時に遮断するトランジスタが書込列選択駆動回路内の電流制御用のＮＯＲ回路において不要となり、書込列選択駆動回路のレイアウト面積を低減することができる。
【０１４３】
なお、上述の実施の形態１から４において、書込列選択ゲートに対するレベル変換回路（ＮＯＲ回路）の共通化と、書込ワード線（デジット線）の電流制御の共有化は、それぞれ別々に実現されてもよい。
【産業上の利用可能性】
【０１４４】
この発明は、磁気抵抗効果素子を利用する薄膜磁性体記憶装置に対して利用することができ、書込時のピーク電流を抑制して、高速の書込を実現することができる。
【０１４５】
この薄膜磁性体記憶装置は、他のプロセッサなどと同一半導体基板上に集積化されてもよく、また記憶装置単体として利用されてもよい。
【図面の簡単な説明】
【０１４６】
【図１】この発明の実施の形態１に従う薄膜磁性体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示す薄膜磁性体記憶装置の要部の構成を示す図である。
【図３】図２に示すレベル変換回路の構成の一例を示す図である。
【図４】図２に示す構成の動作を示す信号波形図である。
【図５】図２に示す構成のデータ書込時の書込電流の流れる経路の一例を示す図である。
【図６】図１に示す基準電圧発生回路の構成の一例を示す図である。
【図７】この発明の実施の形態２に従う記憶装置の要部の構成を示す図である。
【図８】この発明の実施の形態２の変更例の構成を示す図である。
【図９】図８に示す構成のデータ読出時の電流が流れる経路の各電流経路の電位および電流の流れる経路を示す図である。
【図１０】この発明の実施の形態２の変更例に対する行および列選択部の構成の一例を示す図である。
【図１１】この発明の実施の形態３に従う記憶装置の要部の構成を示す図である。
【図１２】図１１に示すＮＯＲ回路の構成の一例を示す図である。
【図１３】この発明の実施の形態３の変更例の構成を示す図である。
【図１４】この発明の実施の形態３の変更例におけるメモリマットの構成の一例を示す図である。
【図１５】この発明の実施の形態４に従う記憶装置の要部の構成を示す図である。
【図１６】図１５に示す書込列選択駆動回路のＮＯＲ回路の構成の一例を示す図である。
【符号の説明】
【０１４７】
１  メモリセルアレイ、２  ロウデコーダ、３  読出ワード線ドライバ、４  書込ワード線ドライバ／電流制御回路、６Ａａ，６Ａｂ，６Ｂａ，６Ｂｂ  データドライバ、７  基準電圧発生回路、８ａ，８ｂ  書込列選択駆動回路、９  読出列選択回路、５  コラムデコーダ、１１  制御回路、ＩＶＡ＜０＞，ＩＶＡ＜ｎ＞，ＩＶＢ＜０＞，ＩＶＢ＜ｎ＞  レベル変換回路、ＡＧＡ１，ＡＧＡ２，ＡＧＢ１，ＡＧＢ２  ＡＮＤ回路、２０ａ，２０ｂ  ＡＮＤ回路、４ａ  書込ワード線ドライブ回路、ＳＬ，ＳＬＡ，ＳＬＢ  ソース線、ＮＷＡ＜０＞，ＮＷＢ＜０＞  ＮＯＲ回路、３♯０−３♯ｋ  読出行選択駆動回路、４♯０−４♯ｋ  書込ワード線（ＷＷＬ）ドライバ／電流制御回路、ＬＩＯＡ♯０−ＬＩＯＡ♯ｋ、ＬＩＯＢ♯０−ＬＩＯＢ♯ｋ  書込データ線、ＲＤＬ♯０−ＲＤＬ♯ｋ  読出データ線、ＧＩＯ♯０−ＧＩＯ♯ｋ  グローバルデータバス、５０Ａ，５０Ｂ  インバータ回路、ＧＷＡ＜０＞，ＧＷＢ＜０＞  ＮＯＲ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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