(57)【要約】【課題】非多重（ｎｏｎ−ｍｕｘｅｄ）型のメモリコントローラと多重（Ｍｕｘｅｄ）型のメモリとをインタフェーシングするラッパ回路を提供する。【解決手段】ラッパ回路は第１コントロール信号に基づいて相互分離されたアドレスポートとデータポートとを含むメモリコントローラから入力を受けた書き込みデータ及びアドレスのうち一つを選択する選択回路、及び書き込みデータとアドレスのうち選択された一つを相互分離されていないアドレスポートとデータポートとを含むメモリに出力し、メモリから読み込みデータの入力を受け、読み込みデータをメモリコントローラに提供する入出力バッファを含む。従って、ラッパ回路はアドレスポートとデータポートとが分離されたメモリコントローラでアドレスポートとデータポートとが分離されていないメモリを容易にコントロールすることができる。【選択図】    図３
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【特許請求の範囲】
【請求項１】
互いに分離された第１アドレスポートと第１データポートとを含むメモリコントローラと、
前記メモリコントローラに連結され、互いに分離されていない第２アドレスポートと第２データポートとを含み、前記メモリコントローラとメモリとをインターフェースするラッパ回路と、
を含むことを特徴とする電子回路。
【請求項２】
前記ラッパ回路は、前記メモリコントローラから入力を受けた書き込みデータとアドレスとをマルチプレクシングし、第１コントロール信号に基づいて選択された前記書き込みデータと前記アドレスのうち選択された一つを出力する選択回路と、
前記書き込みデータと前記アドレスのうち選択された一つの入力を受け前記選択された一つをメモリに提供し、前記メモリから読み込みデータの入力を受け、前記メモリコントローラに前記読み込みデータを提供する入出力バッファと、を含むことを特徴とする請求項１記載の電子回路。
【請求項３】
前記ラッパ回路は、前記メモリコントローラから第２コントロール信号の入力を受け第３制御信号を生成するコントロール信号処理回路をさらに含むことを特徴とする請求項２記載の電子回路。
【請求項４】
前記コントロール信号処理回路は、チップセレクトコントロール信号（ＣＳＮ）、書き込みコントロール信号（ＷＥＮ）及びアドレス有効コントロール信号（ＡＶＤ）がイネイブルのとき、前記選択回路が前記書き込みデータを出力するように前記第１コントロール信号を送り、前記コントロール信号（ＣＳＮ）、前記書き込みコントロール信号（ＷＥＮ）及び前記アドレス有効コントロール信号（ＡＶＤ）のうちいずれか一つがデセイブルのとき、前記選択回路が前記アドレスを出力するように前記第１コントロール信号を送る選択コントロール回路を含むことを特徴とする請求項３記載の電子回路。
【請求項５】
前記コントロール信号処理回路は、データコントロール信号及びチップセレクトコントロール信号（ＣＳＮ）がイネイブルされ、前記書き込みコントロール信号（ＷＥＮ）及び出力コントロール信号（ＯＥＮ）がデセイブルのとき、前記第３信号を提供して前記書き込みデータと前記アドレスのうち選択された一つを出力する入出力バッファコントロール回路を含むことを特徴とする請求項３記載の電子回路。
【請求項６】
前記コントロール信号処理回路は、前記アドレスの選択と前記書き込みデータの選択との間のタイミング、及び前記第２コントロール信号間のタイミングを調節するタイミング調節回路を含むことを特徴とする請求項３記載の電子回路。
【請求項７】
前記タイミング調節回路は、クロックの立下がり（ｆａｌｌｉｎｇ  ｅｄｇｅ）に同期する少なくとも一つ以上のフリップ・フロップを含むことを特徴とする請求項６記載の電子回路。
【請求項８】
前記第１データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートで交代に機能することを特徴とする請求項１記載の電子回路。
【請求項９】
前記第１データポートは書き込みデータポートパターン読み込みデータパターニングで交代に機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能することを特徴とする請求項１記載の電子回路。
【請求項１０】
前記第１データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能をし、前記第２データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能することを特徴とする請求項１記載の電子回路。
【請求項１１】
前記第１データポートは、書き込みデータポート及び読み込みデータポートとして交代に機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能することを特徴とする請求項１記載の電子回路。
【請求項１２】
多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の入力を受ける選択ピンをさらに含み、
前記多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がイネイブルのとき、前記ラッパ回路はアドレスポートとデータポートとをインタフェーシングすることを特徴とする請求項１記載の電子回路。
【請求項１３】
第１コントロール信号によって相互分離されたアドレスポートとデータポートとを含むメモリコントローラから入力を受けた書き込みデータ及びアドレスのうち一つを選択する選択回路と、
前記書き込みデータと前記アドレスのうち選択された一つを相互分離されていないアドレスポートとデータポートとを含むメモリに出力し、前記メモリから読み込みデータの入力を受け、前記書き込みデータを前記メモリコントローラに提供する入出力バッファと、
を含むことを特徴とするラッパ回路。
【請求項１４】
前記メモリコントローラの第１コントロール信号を受け、前記選択回路及び前記入出力バッファをコントロールするための前記第１コントロール信号を得るコントロール信号処理回路をさらに含むことを特徴とする請求項１３記載のラッパ回路。
【請求項１５】
多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の入力を受け選択ピンをさらに含み、
前記多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がイネイブルのとき、前記ラッパ回路はアドレスポートとデータポートとをインタフェーシングすることを特徴とする請求項１３記載のラッパ回路。
【請求項１６】
相互分離されていない第１アドレスポートと第１データポートとを含むメモリと、
相互分離された第２アドレスポートと第２データポートとを含むメモリコントローラと、
前記メモリコントローラ及び前記メモリに連結され、前記メモリと前記メモリコントローラとをインタフェーシングするためのラッパ回路と、
を含むことを特徴とするメモリシステム。
【請求項１７】
前記ラッパ回路は、
第１コントロール信号によって相互分離されたアドレスポートとデータポートとを含むメモリコントローラから入力を受けた書き込みデータ及びアドレスのうち一つを選択する選択回路と、
前記書き込みデータと前記アドレスのうち選択された一つを相互分離されていないアドレスポートとデータポートとを含むメモリに出力し、前記メモリから読み込みデータの入力を受け、前記読み込みデータを前記メモリコントローラに提供する入出力バッファと、を含むことを特徴とする請求項１６記載のメモリシステム。
【請求項１８】
多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の入力を受ける選択ピンをさらに含み、
前記多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がイネイブルのとき、前記ラッパ回路はアドレスポートとデータポートとをインタフェーシングすることを特徴とする請求項１６記載のメモリシステム。
【請求項１９】
相互分離された第１アドレスポートと第１データポートとを含むメモリコントローラからアドレスまたは書き込みデータの入力を受ける段階と、
前記メモリコントローラから入力を受けたアドレスまたは入力を受けた書き込みデータを相互分離されていない第２アドレスポートと第２データポートとを含むメモリに提供する段階と、
前記メモリから入力を受けた読み込みデータを前記メモリコントローラに提供する段階と、
を含むことを特徴とするインタフェーシング方法。
【請求項２０】
前記メモリに提供する段階は、
前記メモリコントローラのチップセレクトコントロール信号（ＣＳＮ）、書き込みコントロール信号（ＷＥＮ）及びアドレス有効コントロール信号（ＡＶＤ）がデセイブルのとき、前記書き込みデータを前記メモリに伝達する段階と、
前記コントロール信号（ＣＳＮ）、前記書き込みコントロール信号（ＷＥＮ）及び前記アドレス有効コントロール信号（ＡＶＤ）のうちいずれか一つがデセイブルのとき前記アドレスを前記メモリに伝達する段階と、を含むことを特徴とする請求項１９記載のインタフェーシング方法。
【請求項２１】
前記第１データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代で機能することを特徴とする請求項１９記載の電子回路。
【請求項２２】
前記第１データポートは書き込みデータポート及び読み込みデータポートとして交代で機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能することを特徴とする請求項１９記載の電子回路。
【請求項２３】
前記第１データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能することを特徴とする請求項１９記載の電子回路。
【請求項２４】
前記第１データポートは書き込みデータポート及び読み込みデータポートとして交代に機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能することを特徴とする請求項１９記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係り、より詳細には、アドレスポートとデータポートとが分離されたメモリコントローラと、アドレスポート及びデータポートを共有するメモリとをインタフェーシングするラッパ回路に関する。
【背景技術】
【０００２】
メモリはデータを貯蔵する装置である。メモリは揮発性メモリと非揮発性メモリとに区分される。揮発性メモリにはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｍｅｍｏｒｙ）などがあり、その外に、ＵｔＲＡＭ（Ｕｎｉｔｒａｎｓｉｓｔｏｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）も揮発メモリに属する。非揮発性メモリにはＭａｓｋ  ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｎｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）などがあり、その外に、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）も揮発性メモリに属する。
【０００３】
メモリは、動作がクロックに同期されるのか否かによって同期メモリと、非同期メモリとに区分される。過去には、主に非同期メモリが使用されたが最近では同期メモリが多く使用されている。ＮＯＲフラッシュメモリは、過去に非同期方式が主に使用されたが、最近は同期方式のＮＯＲフラッシュメモリが多く使用されている。
【０００４】
最近のメモリは、多様な機能を実現するために多くのピンを有する。しかし、多くのピンはメモリパッケージ費用の増加とメモリを用いたシステム実現費用の増加とを呼び起こす。従って、ピンの数を減少させようとする努力が行われてきた。その中に、アドレスポートとデータポートとを共有する技術があった。これについて、図１及び図２を参照して説明する。
【０００５】
図１はアドレスポートとデータポートとが分離されたメモリシステムを示すブロック図である。
【０００６】
メモリ１２０は単独でシステムに使用されず、メモリコントローラ１１０と共に使用される。メモリコントローラ１１０はシステムバスを通じてデータを受けメモリ１２０に貯蔵したり、メモリ１２０に内臓されたデータを受けシステムバスに伝達したりする。即ち、メモリコントローラ１１０はメモリ１２０とシステムバスと間のインターフェースの役割をする。
【０００７】
メモリコントローラ１１０はメモリ１２０をアクセスするためのコントロール信号１３０（例えば、ＣＳＭ、ＷＦＮ、ＯＥＮ、ＡＶＥ、ＤＡＴＡＥＮ）とメモリ１２０上のアクセス位置を指定するためのアドレス１４０とデータ１５０とをメモリ１２０に提供する。また、メモリコントローラ１１０はメモリ１２０に特定の位置に貯蔵されたデータ１５０をメモリ１２０から提供を受ける。この際、メモリコントローラ１１０とメモリ１２０とはアドレス１４０を授受するためのポートとデータを授受するためのポートとが分離されている。即ち、アドレス１４０はメモリコントローラ１１０のアドレスポートから出力され、メモリ１２０のアドレスポートに入力される。データ１５０はメモリコントローラ１１０のデータポートから出力され、メモリ１２０のデータポートに入力されるか、メモリ１２０のデータポートから出力され、メモリコントローラ１１０のデータポートに入力される。前者の場合、データ１５０を書き込みデータとし、後者の場合データ１５０を読み込みデータとする。
【０００８】
図２はアドレスポートとデータポートとを共有する（同一のピンに時分割される相互間に分離されていない）メモリシステムを示すブロック図である。
【０００９】
メモリ２２０はメモリコントローラ２１０と共にシステムに使用される。メモリコントローラ２１０はシステムバスを通じてデータの受けメモリ２２０に貯蔵したり、メモリ２２０に貯蔵されたデータを受けシステムバスに伝達したりもする。
【００１０】
メモリコントローラ２１０は、メモリ２２０をアクセスするためのコントロール信号２３０とメモリ２２０上のアクセス位置を貯蔵するためのアドレスと書き込みデータ２４０とをメモリ２２０に提供する。また、メモリコントローラ２１０はメモリ２２０の特定の位置に貯蔵された読み込みデータ２５０をメモリ２２０から提供を受ける。この際、メモリコントローラ２１０とメモリ２２０とはアドレスポートと書き込みデータポートとを共有している。
【００１１】
このように、アドレスポートとデータポートとが分離された（以下、“非多重型”と称する）メモリに対しては非多重型メモリコントローラが必要で、アドレスポートとデータポートとを共有する（以下、“多重型”と称する）メモリに対しては多重型メモリコントローラが必要である。一方、メモリは生産する会社によって非多重型であったり、多重型であったりする。また、メモリを生産する会社と関係なく容量によって非多重型になったり、多重型になったりする。最近、メモリを主に使用するアプリケーションはモバイル装置であるが、このようなモバイル装置にはメモリのピン数が少ない多重型メモリが多く使用される。従って、既存の、主に使用されていた多重型メモリコントローラは多重型メモリには使用することができない。多重型に適合した多重型メモリコントローラを新しく設計することもできるが、これは多くの費用を必要とする。従って、既存の非多重型メモリコントローラを用いて多重型メモリをコントロールすることができるようにロジックが実現されれば有用であろう。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は前述した必要性を充足するために考案されたもので、本発明はアドレスポートとデータポートとが分離されたメモリコントローラがアドレスポートとデータポートとが分離されていないメモリをコントロールできるようにメモリコントローラとメモリとをインタフェーシングするラッパ回路を提供することにその目的がある。
【００１３】
また、本発明はアドレスポートとデータポートとが分離されたメモリコントローラと簡単なラッパ回路とを用いてアドレスポートとデータポートとが分離されないメモリを、コントロールすることができる電子回路を提供することをその目的とする。
【００１４】
また、本発明はアドレスポートとデータポートとが分離されたメモリコントローラと、簡単なラッパ回路、及びアドレスポートとデータポートとが分離されていないメモリとを用いたメモリシステムを提供することをさらなる目的とする。
【００１５】
しかしながら、以上の目的は例示的なもので、本発明は前記の目的に限定されるものではない。
【課題を解決するための手段】
【００１６】
前記のような目的を達成するために、本発明の一実施例による電子回路は、互いに分離された第１アドレスポートと第１データポートとを含むメモリコントローラ、及び前記メモリコントローラに連結され、互いに分離されていない第２アドレスポートと第２データポートとを含み、前記メモリコントローラとメモリとをインターフェースするラッパ回路を含む。
【００１７】
前記ラッパ回路は、前記メモリコントローラから入力を受けた書き込みデータとアドレスとをマルチプレクシングし、第１コントロール信号に基づいて選択された前記書き込みデータと前記アドレスのうち選択された一つを出力する選択回路、及び前記書き込みデータと前記アドレスのうち選択された一つの入力を受け前記選択された一つをメモリに提供し、前記メモリから読み込みデータの入力を受け、前記メモリコントローラに前記読み込みデータを提供する入出力バッファを含むことができる。
【００１８】
前記ラッパ回路は、前記メモリコントローラから第２コントロール信号の入力を受け第３制御信号を生成するコントロール信号処理回路をさらに含む。
【００１９】
前記コントロール信号処理回路は、チップセレクトコントロール信号（ＣＳＮ）、書き込みコントロール信号（ＷＥＮ）及びアドレス有効コントロール信号（ＡＶＤ）がイネイブルのとき、前記選択回路が前記書き込みデータを出力するように前記第１コントロール信号を送り、前記コントロール信号（ＣＳＮ）、前記書き込みコントロール信号（ＷＥＮ）及び前記アドレス有効コントロール信号（ＡＶＤ）のうちいずれか一つがデセイブルのとき、前記選択回路が前記アドレスを出力するように前記第１コントロール信号を送る選択コントロール回路を含むことができる。
【００２０】
前記コントロール信号処理回路は、データコントロール信号（ＤＡＴＡＥＮ）及びチップセレクトコントロール信号（ＣＳＮ）がイネイブルされ、前記書き込みコントロール信号（ＷＥＮ）及び出力コントロール信号（ＯＥＮ）がデセイブルのとき、前記第３信号を提供して前記書き込みデータと前記アドレスのうち選択された一つを出力する入出力バッファコントロール回路を含むことができる。
【００２１】
前記コントロール信号処理回路は、前記アドレスの選択と前記書き込みデータの選択との間のタイミング、及び前記第２コントロール信号間のタイミングを調節するタイミング調節回路を含むことができる。
【００２２】
前記タイミング調節回路はクロックの立下がり（ｆａｌｌｉｎｇ  ｅｄｇｅ）に同期する少なくとも一つ以上のフリップ・フロップを含む。
【００２３】
例えば、（１）前記第１データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能し、（２）前記第１データポートは書き込みデータポート及び読み込みデータポートとして交代に機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能し、（３）前記第１データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能をし、前記第２データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能し、（４）前記第１データポートは、書き込みデータポート及び読み込みデータポートとして交代に機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能することができる。
【００２４】
前記電子回路は多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の入力を受ける選択ピンをさらに含み、前記多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がイネイブルのとき、前記ラッパ回路はアドレスポートとデータポートとをインタフェーシングする。
【００２５】
前記のような目的を達成するために、本発明の一実施例によるラッパ回路は第１コントロール信号に基づいて相互分離されたアドレスポートとデータポートとを含むメモリコントローラから入力を受けた書き込みデータ及びアドレスのうちの一つを選択する選択回路、及び前記書き込みデータと前記アドレスのうち選択された一つを相互分離されていないアドレスポートとデータポートとを含むメモリに出力し、前記メモリから読み込みデータの入力を受け、前記書き込みデータを前記メモリコントローラに提供する入出力バッファを含む。
【００２６】
前記メモリコントローラの第２コントロール信号を受け、前記選択回路及び前記入出力バッファをコントロールするための前記第１コントロール信号を得るコントロール信号処理回路をさらに含むことができる。
【００２７】
多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の入力を受ける選択ピンをさらに含み、前記多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がイネイブルのとき、前記ラッパ回路はアドレスポートとデータポートとをインタフェーシングすることができる。
【００２８】
前記のような目的を達成するために、本発明の一実施例によるメモリシステムは相互分離されていない第１アドレスポートと第１データポートとを含むメモリ、相互分離された第２アドレスポートと第２データポートとを含むメモリコントローラ、及び前記メモリコントローラ及び前記メモリに連結され、前記メモリと前記メモリコントローラとをインタフェーシングするためのラッパ回路を含む。
【００２９】
前記ラッパ回路は、第１コントロール信号に基づいて相互分離されたアドレスポートとデータポートとを含むメモリコントローラから入力を受けた書き込みデータ及びアドレスのうち一つを選択する選択回路、及び前記書き込みデータと前記アドレスのうち選択された一つを相互分離されていないアドレスポートとデータポートを含むメモリに出力し、前記メモリから読み込みデータの入力を受け前記読み込みデータを前記メモリコントローラに提供する入出力バッファを含むことができる。
【００３０】
前記メモリシステムは、多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の入力を受ける選択ピンをさらに含み、前記多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がイネイブルのとき、前記ラッパ回路はアドレスポートとデータポートとをインタフェーシングすることができる。
【００３１】
前記のような目的を達成するために、本発明の一実施例によるインタフェーシング方法は、相互分離された第１アドレスポートと第１データポートとを含むメモリコントローラからアドレス及びデータのうち一つを入力受ける段階、前記メモリコントローラから入力を受けた一つを相互分離されていない第２アドレスポートと第２データポートとを含むメモリに提供する段階、及び前記メモリから入力を受けた読み込みデータを前記メモリコントローラに提供する段階を含む。
【００３２】
前記メモリに提供する段階は、前記メモリコントローラのチップセレクトコントロール信号（ＣＳＮ）、書き込みコントロール信号（ＷＥＮ）及びアドレス有効コントロール信号（ＡＶＤ）がイネイブルのとき、前記書き込みデータを前記メモリに伝達する段階、及び前記コントロール信号（ＣＳＮ）、前記書き込みコントロール信号（ＷＥＮ）及び前記アドレス有効コントロール信号（ＡＶＤ）のうちいずれか一つがデセイブルのとき前記アドレスを前記メモリに伝達する段階を含むことができる。
【００３３】
例えば、（１）前記第１データポートは書き込みデータ及び読み込みデータのうち所定の一つとしてのみ機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代で機能し、（２）前記第１データポートは書き込みデータポート及び読み込みデータポートとして交代で機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能し、（３）前記第１データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートのうち所定の一つとしてのみ機能し、（４）前記第１データポートは書き込みデータポート及び読み込みデータポートとして交代に機能し、前記第２データポートは書き込みデータポート及び読み込みデータポートとして交代に機能することができる。
【００３４】
従って、ラッパ回路はアドレスポートとデータポートとが分離されたメモリコントローラとしてアドレスポートとデータポートとが分離されていないメモリを容易にコントロールすることができる。
【発明を実施するための最良の形態】
【００３５】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００３６】
図３は本発明の一実施例によるメモリシステムを示すブロック図である。
【００３７】
メモリシステムはメモリコントローラ３１０、メモリ３２０及びメモリコントローラ３１０とメモリ３２０とをインタフェーシングするラッパ回路３６０を含む。
【００３８】
メモリコントローラ３１０はアドレスポートとデータポートとが分離された非多重型である。メモリコントローラ３１０にはコントロール信号３３０を提供するコントロールポート（ＣＳＮ、ＷＥＮ、ＯＥＮ、ＡＶＤ、ＤＡＴＡＥＮ）、アドレス３４０を提供するアドレスポートＡＤＤＲ及びデータ３５０を提供したり提供を受けるデータポート（ＷＤＡＴＡ、ＲＤＡＴＡ）を含む。
【００３９】
メモリ３２０はアドレスポートとデータポートとを共有する多重型である。メモリ３２０にはコントロール信号３３２の提供を受けるコントロールポート（/ＣＳ、/ＷＥ、/ＯＥ、/ＡＶＤ、ＤＡＴＡＥＮ）と、アドレスまたは書き込みデータ３４２の提供を受け、読み込みデータ３４２を提供するアドレス/データポート（ＡＤＤＲ）とを含む。
【００４０】
ラッパ回路３６０は非多重型メモリコントローラ３１０と多重型メモリ３２０とをインタフェーシングする。即ち、ラッパ回路３６０はメモリコントローラ３１０からアドレス３４０または書き込みデータ３５０を受け、アドレスまたは書き込みデータ３４２をメモリ３２０のアドレス/データポート（ＡＤＤＲ）に提供する。ラッパ回路３６０はメモリ３２０から読み込みデータ３４２を受け、メモリコントローラ３１０の読み込みデータ３５０、ＲＤＡＴＡに提供する。このようなラッパ回路については図４を参照してより詳細に説明する。
【００４１】
図４は本発明の一実施例によるラッパ回路を示す回路図である。説明の便宜上、同期式メモリシステムを基準にして説明する。しかし、これは例示的なもので、非同期式にも本発明を適用することができる。
【００４２】
まず、メモリコントローラ３１０が提供する各種信号について説明する。このような信号はメモリコントローラの種類によってその名称を異にすることができる。また、メモリコントローラの種類によって他の信号をさらに含むことができ、図４の信号中で一部の信号を含まないことができる。
【００４３】
チップセレクトコントロール信号（ＣＳＮ）はローイネイブル信号として、メモリコントローラ３１０がメモリを選択する信号である。チップセレクトコントロール信号（ＣＳＮ）がロー状態になるとメモリコントローラ３１０がコントロールするメモリは活性化され、他のメモリコントローラではＣＥ（ｃｈｉｐ  Ｅｎａｂｌｅ）で命名されたりもする。
【００４４】
書き込みコントロール信号（ＷＥＮ）はローイネイブル信号として、書き込み過程でイネイブルされる。書き込みコントロール信号ＷＥＮは書き込みデータがメモリに入力されるのをコントロールする。
【００４５】
出力コントロール信号ＯＥＮはローイネイブル信号として、読み込み過程でイネイブルされる。出力コントロール信号（ＯＥＮ）は読み込みデータがメモリから出力されるのをコントロールする。
【００４６】
アドレス有効コントロール信号ＡＶＤはローイネイブル信号として、有効なアドレスが存在することを知らせてくれる。非同期読み込み過程で、アドレス有効コントロール信号ＡＶＤがローのとき全てのアドレスが通過することができる。一方、同期読み込み課程ではアドレス有効コントロール信号（ＡＶＤ）は一つのクロックサイクルの間ローで保持され、全てのアドレスはクロックのライジングエッジでラッチングされる。即ち、アドレス有効コントロール信号（ＡＶＤ）は非同期モードではローのときアドレス値を知らせてくれるが、同期モードではローであり、且つクロックのライジングエッジのみでアドレス値が有効であることを知らせてくれる。
【００４７】
アドレスはメモリの演算位置を知らせる。図４の実施例においてメモリのデータは１６ビット単位で演算され、１６ビットデータとアドレスビットのうち下位１６ビットはピンを共有する。例えば、アドレスが２２ビットの場合下位１６ビットは書き込みデータと同一のポート（ピン）を通じてメモリに伝達される。メモリコントローラ３１０のＡＤＤＲ（１５：０）はアドレスビーチのうち下位１６個のビットのポートを意味し、メモリＡＤＱ（１５：０）は書き込みデータをメモリに伝達するかアドレスの下位１６ビットをメモリに伝達するポートを意味する。
【００４８】
クロック（ＣＬＫ）はメモリコントローラ３１０から提供し、ラッパ回路３６０とメモリの動作で同期を合わせるのに使用される。
【００４９】
データコントロール信号（ＤＡＴＡＥＮ）はハイイネイブル信号として、書き込み動作で使用される。
【００５０】
書き込みデータ（ＷＤＡＴＡ[１５：０]）は１６ビット大きさのデータとしてメモリに書き込まれるデータを意味する。読み込みデータ（ＲＤＡＴＡ[１５：０]は１６ビットの大きさのデータとしてメモリでメモリコントローラ３１０に提供するデータを意味する。
【００５１】
ラッパ回路３６０はメモリコントローラ３１０でアドレスまたは書き込みデータを受取り、アドレスポート（４８３、ＡＤＤＲ[１５：０]）を通じてメモリに提供する。また、メモリから読み込みデータをアドレス/データポート（４８３、ＡＤＱ[１５：０]）を通じて受け、メモリコントローラ３１０に提供する。このために、ラッパ回路３６０はアドレスまたは書き込みデータのうち一つを選択して出力する選択回路４１０と入出力バッファ４２０とを含む。ラッパ回路３６０はメモリコントローラ３１０のコントロール信号を受け、選択回路４１０と入出力バッファ４２０とをコントロールするためのコントロール信号を生成するためのコントロール信号処理回路４３０、４４０、４５０を含む。
【００５２】
選択回路４１０はメモリコントローラ３１０が提供したアドレスと書き込みデータのうちいずれか一つを選択して入出力バッファ４２０に提供する。一実施例において、選択回路４１０はマルチプレクサで実現する。
【００５３】
入出力バッファ４２０はメモリコントローラ３１０が提供したアドレスまたは書き込みデータを出力する出力バッファ４２１と、メモリが提供した読み込みデータの入力を受ける入力バッファ４２３とを含む。
【００５４】
選択コントロール回路４３０は選択回路４１０がアドレスを出力するか書き込みデータを出力するかの可否を決定するコントロール信号を選択回路４１０に提供する。一実施例において、選択コントロール回路４３０はＡＮＤゲート４３１とインバータ４３３、４３５とで実現される。選択コントロール回路４３０はチップセレクトコントロール信号ＣＳＮ、書き込みコントロール信号（ＷＥＮ）及びアドレス有効コントロール信号（ＡＶＤ）がイネイブルのとき、書き込み選択回路４１０がデータを出力するようにコントロール信号を提供する。選択コントロール回路４３０はコントロール信号（ＣＳＮ）、書き込みコントロール信号（ＷＥＮ）及びアドレス有効コントロール信号（ＡＶＤ）のうちいずれか一つがデセイブルのとき選択回路４１０がアドレスを出力するようにコントロール信号を提供する。
【００５５】
入出力バッファコントロール回路４４０は入出力バッファ４２０がアドレスまたは書き込みデータのうちいずれか一つを出力するようにコントロール信号を提供する。一実施例において、入出力バッファコントロール回路４４０はＡＮＤゲート４４１、インバータ４４２、ＯＲゲート４４３、４４４及びマルチプレクサ４４５で実現される。入出力バッファコントロール回路４４０はデータコントロール信号（ＤＡＴＡＥＮ）がデセイブルのとき、または書き込みコントロール信号（ＷＥＮ）及び出力コントロール信号（ＯＥＮ）がデセイブルでありチップセレクトコントロール信号（ＣＳＮ）がイネイブルのとき、入出力バッファ４２０がアドレスまたは書き込みデータを出力するようにコントロール信号を提供する。
【００５６】
タイミング調節回路４５０はアドレスと書き込みデータ及びコントロール信号と間のタイミングを調節する。一実施例において、タイミング調節回路４５０はクロックの立下りに同期し動作するフリップ・フロップ４５１、４５３、４５５、４５７で実現される。タイミング調節回路４５０はラッパ回路３６０が非多重型メモリコントローラ３１０と多重型メモリとをインタフェーシングするとき性能の低下なしにメモリ規定上必要なタイミングを保証するために使用される。ラッパ回路３６０は多重メモリのための出力コントローラ信号（/ＯＥ）とアドレス有効コントロール信号（/ＡＶＤ）とのタイミングを合わせてそれぞれポート４８５とポート４８７とを通じてメモリに提供する。図４に示されていないメモリコントローラ３１０の他のコントロール信号はラッパ回路３６０に示されていない他の構成要素を経ないでメモリに提供され、ラッパ回路３６０を通過しないでメモリに提供することもできる。
【００５７】
ラッパ回路３６０は選択ピン４６０をさらに含むことができる。選択ピン４６０は多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の入力を受ける。多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がハイの時ラッパ回路３６０は活性化され多重型メモリと非多重型メモリコントローラ３１０とをインタフェーシングする。多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）がローのとき、ラッパ回路３６０は多重型メモリとインタフェーシングするための構成要素が非活性化され、従って、非多重型メモリコントローラ３１０は非多重型メモリをコントロールすることができる。特に、既存の非多重型メモリコントローラにラッパ回路３６０を含み、一つのチップからなったメモリコントローラを実現する場合、メモリコントローラは選択ピン４６０に多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の値によって多重型メモリと非多重型メモリとをすべてコントロールすることができる。
【００５８】
設計者は本発明の実施例による非多重型のメモリコントローラ３１０、ラッパ回路３６０及び選択ピン４６０を含む電子回路を用いると、多重型または非多重型のメモリを選択してＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  ｃｈｉｐ）やＳＩＰ（Ｓｙｔｅｍ  Ｉｎ  ａ  Ｐａｃｋａｇｅ）でメモリシステムを容易に実現することができる。即ち、設計者は電力消費、ピン制限、容量、または価格などを考慮して適合したメモリを選択する必要があったが、本発明の実施例によると、設計者はメモリが多重型であるか非多重型であるかに影響を受けなくてもよい。
【００５９】
図５は多重状態のラッパ回路の読み込みを示すタイミング図である。クロックの周期に比べてインバータ、ゲート、及びマルチプレクサの遅延時間は非常に短いので、便宜上の遅延時間は０にして説明する。
【００６０】
読み込み動作で書き込みコントロール信号（ＷＥＮ）とデータコントロール信号（ＤＡＴＡＥＮ）とはデセイブル状態である。即ち、書き込みコントロール信号（ＷＥＮ）はハイ状態が保持され、データコントロール信号（ＤＡＴＡＥＮ）はロー状態が保持される。チップセレクトコントロール信号（ＣＳＮ）がローになると読み込み動作は始まる。チップセレクトコントロール信号（ＣＳＮ）がローになるとアドレス有効コントロール信号（ＡＶＤ）も一定の時間後にローになる。アドレス有効コントロール信号（ＡＶＤ）がローの状態のときメモリコントローラはクロック（ＣＬＫ）を発生させ、クロック（ＣＬＫ）のライジングエッジでアドレス値が読み取られる。一方、チップセレクトコントロール信号（ＣＳＮ）がローになるとＡＮＤゲート４４１の出力はハイとなる。
【００６１】
アドレス有効コントロール信号（ＡＶＤ）がローからハイに変わると、所定の時間の後出力コントロール（ＯＥＮ）がローになるが、この際、信号（/ＯＥ）はフリップ・フロップ４５１によってクロックの立下りでローに変わる。一方、出力コントロール信号（ＯＥＮ）がローになるとＡＮＤゲート４４１の出力もローになるが、信号（３）はフリップ・フロップ４５５によってクロックの立下りでローに変わる。信号（３）がハイのとき出力バッファ４２１はイネイブルされ従って、時点（Ａ）で読み込まれたアドレスは出力バッファ４２１を通じてアドレス/データポート４８３を経てメモリに伝達される。
【００６２】
メモリはアドレスに該当するデータを読み込んで所定時間の後、アドレス/データポート４８３にデータ値を出力する。即ち、時点（Ｂ）からデータはクロックに同期され入出力バッファ４２３を経てメモリコントローラに伝達される。この際、出力バッファ４２１はデセイブル状態にあるようにする。
【００６３】
図６は多重状態のラッパ回路の書き込み動作を示すタイミング図である。
【００６４】
書き込み動作で書き込みコントロール信号（ＷＥＮ）がアドレス有効コントロール信号（ＡＶＤ）がローからハイに変わった後、所定の時間が経た後ローになる。また、書き込み動作で出力コントロール信号（ＯＥＮ）はハイ状態が保持される。データコントロール信号（ＤＡＴＡＥＮ）はロー状態から書き込みデータが出力される時点でハイ状態を保持する。チップセレクトコントロール信号（ＣＳＮ）がローになると書き込み動作は始まる。チップセレクトコントロール信号（ＣＳＮ）がローになると、アドレス有効コントロール信号（ＡＶＤ）が一定時間の後ローになる。アドレス有効コントロール信号（ＡＶＤ）がロー状態のとき、メモリコントローラはクロック（ＣＬＫ）を発生させ、クロック（ＣＬＫ）のライジングエッジでアドレス値が読み込まれる。
【００６５】
出力コントロール信号（ＯＥＮ）が常に信号ハイ状態であり書き込みコントロール信号（ＷＥＮ）がハイ状態にあるので、チップセレクトコントロール信号（ＣＳＮ）がローになるときＡＮＤゲート４４１の出力はハイになる。また、書き込みコントロール信号（ＷＥＮ）がローに遷移されるとき、ＡＮＤゲート４４１の出力もローになるが、ＡＮＤゲート４４１の出力はフリップ・フロップ４５５に提供され、信号３はクロックの立下りでローに変わる。信号３がハイのとき出力バッファ４２１はイネイブルされ従って時点Ａで読み込みされたアドレスは出力バッファ４２１を通じてアドレス/データポート４８３を経てメモリに伝達される。
【００６６】
一方、メモリコントローラ３１０は所定の時間が経た後、データコントロール信号（ＤＡＴＡＥＮ）をハイにしてデータを出力するが、この際、書き込みコントロール信号（ＷＥＮ）がロー状態であるのでＡＮＤゲート４３１の出力はハイになり従って選択部４１０はデータを出力する。一方、出力バッファ４２１はデータコントロール信号（ＤＡＴＡＥＮ）によってイネイブルされデータはアドレス/データポート４８３を通じてメモリに伝達される。
【００６７】
図３のメモリシステムはアドレスポート、書き込みデータポート及び読み込みデータポートが分離されたメモリコントローラ、アドレスポート、データポートを共有するメモリを含む。これは例示的なもので、他のメモリシステムも可能である。
【００６８】
図７乃至図９は本発明の他の実施例によるメモリシステムを示すブロック図である。
【００６９】
図７に示すように、メモリコントローラ７１０はアドレスポート（ＡＤＤＲ）とデータポート（ＤＡＴＡ）とが分離される。しかし、図３のメモリコントローラ３１０のように書き込みデータポート（ＷＤＡＴＡ）と読み込みデータポート（ＲＤＡＴＡ）とが区分されない。即ち、図７のメモリコントローラ７１０は書き込みデータと読み込みデータとを同一のデータポート（ＤＡＴＡ）を通じて入出力する。
【００７０】
メモリコントローラ７１０は相互分離されたポートと一つのデータポートとを含む非多重型である。図７のメモリ７２０は図３に示されたのと同一のメモリであり、アドレスポートとデータポートとが分離されていない（共有された、同一のバスラインに時分割される）多重型である。
【００７１】
ラッパ回路７６０は非多重型メモリコントローラ７１０及び多重型メモリ７２０をインターフェースする。即ち、ラッパ回路７６０は非多重アドレス７４０または書き込みデータ７５０の入力を受け、入力を受けたアドレス７４０または入力を受けた書き込みデータデータ７５０を時分割信号として多重型メモリ７２０の共有された（時分割された）アドレス/データポート（ＡＤＱ）に提供する。ラッパ回路７６０はメモリ７２０から読み込みデータ７４２の入力を受け、入力を受けた読み込みデータ７５０をメモリコントローラ７１０のデータポート（ＤＡＴＡ）に提供する。
【００７２】
図８に示すように、メモリ８２０は図３のメモリ３２０と異なりアドレスポートと書き込みデータポートとを共有するが、読み込みデータポート（ＲＤＡＴＡ）を別途に具備する。即ち、図８のメモリ８２０はアドレスと書き込みデータとを同一のアドレス/データポート（ＡＤＱ）を通じて入力を受け、読み込みデータを読み込みデータポート（ＲＤＡＴＡ）を通じて出力する。
【００７３】
図８のメモリコントローラ８１０は図３に示されたような同一の非多重型メモリコントローラ３１０であり、相互分離されたアドレスポートと２つのデータポート（ＷＤＡＴＡ，ＲＤＡＴＡ）を含む非多重型である。図８のメモリ８２０はアドレスポートと書き込みデータポートとが分離されていない（共有された、同一のバスラインに時分割される）多重型である反面、読み込みデータポートは分離されている。
【００７４】
ラッパ回路８６０は非多重型メモリコントローラ８１０及び多重型メモリ８２０をインターフェースする。即ち、ラッパ回路８６０は非多重アドレス８４０と書き込みデータ８５０の入力を受け、入力を受けた書き込みアドレス８４０または入力を受けた書き込みデータ８５０を時分割信号８４２として多重型メモリ８２０の共有された（時分割された）アドレス/データポート（ＡＤＱ）に提供する。ラッパ回路８６０はメモリ８２０から読み込みデータ８５２の入力を受け、入力を受けた読み込みデータ８５０をメモリコントローラ８１０のデータポート（ＤＡＴＡ）に提供する。
【００７５】
図９に示すように、メモリコントローラ９１０はアドレスポート（ＡＤＤＲ）とデータポート（ＤＡＴＡ）とが分離される。しかしながら、図３のメモリコントローラ３１０のように書き込みデータポート（ＷＤＡＴＡ）と読み込みデータポート（ＲＤＡＴＡ）とが区分されない。即ち、図９のメモリコントローラ９１０は書き込みデータと読み込みデータとを同一のデータポート（ＤＡＴＡ）を通じて入出力する。一方、メモリ９２０は図３のメモリ３２０と異なりアドレスポートと書き込みデータポートとを共有するが、読み込みデータポート（ＲＤＡＴＡ）を別途に具備する。即ち、図９のメモリ９２０はアドレスと書き込みデータとを同一のアドレス/データポート（ＡＤＱ）を通じて入力を受け、読み込みデータを読み込みデータポート（ＲＤＡＴＡ）を通じて出力する。
【００７６】
ラッパ回路９６０は非多重型メモリコントローラ９１０及び多重型メモリ８２０をインターフェースする。即ち、ラッパ回路９６０は非多重アドレス９４０と書き込みデータ９５０の入力を受け、入力を受けた書き込みアドレス９４０または入力受けた書き込みデータ９５０を時分割信号９４２として多重型メモリ９２０の共有された（時分割された）アドレス/データポート（ＡＤＱ）に提供する。ラッパ回路９６０はメモリ９２０から読み込みデータ９５２の入力を受け、入力を受けた読み込みデータ９５０をメモリコントローラ９１０のデータポート（ＤＡＴＡ）に提供する。
【００７７】
詳細な説明で主に同期メモリシステムを基準にして説明したが、本発明は非同期式方式にも同様に適用することができる。また、本発明は多重型と非多重型とを支援する全てのメモリシステムにも適用することができる。例えば、本発明はＮＯＲ型の同期フラッシュメモリシステムや同期ＵｔＲＡＭメモリシステムに適用することができ、ＮＡＮＤ型の非同期フラッシュメモリシステムや、ＮＡＮＤ型のフラッシュメモリとＳＲＡＭとを含むメモリシステムにも適用することができる。
【産業上の利用可能性】
【００７８】
本発明の実施例によるラッパ回路を用いると、アドレスポートとデータポートとが分離されたメモリコントローラアドレスポートとデータポートとを共有するメモリを容易にコントロールすることができる。
【００７９】
また、本発明の実施例による電子回路はアドレスポートとデータポートとが分離されたメモリコントローラとラッパ回路とを含みアドレスポートとデータポートとを共有するメモリをコントロールすることができ、選択ピンを通じて入力を受けた多重選択コントロール信号（ＭｕｘｅｄＳｅｌ）の値によってアドレスポートとデータポートとが分離されたメモリもコントロールすることができる。
【００８０】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００８１】
【図１】アドレスポートとデータポートとが分離されたメモリシステムを示すブロック図である。
【図２】アドレスポートとデータポートとを共有するメモリシステムを示すブロック図である。
【図３】本発明の一実施例によるメモリシステムを示すブロック図である。
【図４】本発明の一実施例によるラッパ回路を示す回路図である。
【図５】多重状態のラッパ回路の読み込み動作を示すタイミング図である。
【図６】多重状態のラッパ回路の書き込み動作を示すタイミング図である。
【図７】本発明の他の実施例によるメモリシステムを示すブロック図である。
【図８】本発明の他の実施例によるメモリシステムを示すブロック図である。
【図９】本発明の他の実施例によるメモリシステムを示すブロック図である。
【符号の説明】
【００８２】
２１０      メモリコントローラ
２２０      メモリ
２３０      コントロール信号
２４０      書き込みデータ
２５０      読み込みデータ
３１０      メモリコントローラ
３３０      コントロール信号
３４０      アドレス
３６０      ラッパ回路
４１０      選択回路
４２０      入出力バッファ
４３０、４４０、４５０      コントロール信号処理回路
７１０      非多重型メモリコントローラ
７６０      ラッパ回路
７５０      書き込みデータ
８２０      多重型メモリ
８４２      時分割信号
９５０      書き込みデータ
９６０      ラッパ回路
【図１】
2007048281.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007048281.tif 000008
【図７】
2007048281.tif 000009
【図８】
2007048281.tif 000010
【図９】
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