(57)【要約】【課題】送信する信号数の増加に伴う受信回路の複雑化、大規模化を防止する。【解決手段】送信装置１０００と受信装置２０００とを具備する信号伝送システムであって、送信装置は、第１の信号Ａ、又は第１の信号Ａと第１の信号に隣接する第２の信号Ｂとの排他的論理和である第３の信号１０２ａのいずれかを出力する論理信号出力部１０３と、第１の信号と第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、論理信号出力部に第１の信号と第３の信号のいずれを出力させるかを判定する判定部１０１と、論理信号出力部からの出力信号Ａ’と、第２の信号Ｂ（Ｂ’）を受信装置に出力する信号出力部１０４とを備え、受信装置は、送信装置から出力された論理信号出力部からの出力信号Ａ’と、第２の信号Ｂとを受信する受信部と、論理信号出力部からの出力信号Ａ’から第１の信号を復元する復元部２０１とを備える。【選択図】      図９
2007013301.tif 000002
【特許請求の範囲】
【請求項１】
送信装置と受信装置とを具備する信号伝送システムであって、
前記送信装置は、
第１の信号、又は該第１の信号と該第１の信号に隣接する第２の信号との排他的論理和である第３の信号のいずれかを出力する論理信号出力手段と、
前記第１の信号と前記第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、前記論理信号出力手段に前記第１の信号と前記第３の信号のいずれを出力させるかを判定する判定手段と、
前記論理信号出力手段からの出力信号と、前記第２の信号を前記受信装置に出力する信号出力手段とを備え、
前記受信装置は、
前記送信装置から出力された前記論理信号出力手段からの出力信号と、前記第２の信号とを受信する受信手段と、
前記論理信号出力手段からの出力信号から前記第１の信号を復元する復元手段とを備える、
ことを特徴とする信号伝送システム。
【請求項２】
前記判定手段は、前記第１の信号と前記第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、前記論理信号出力手段に前記第１の信号と前記第３の信号のいずれを出力させるかを指示する指示信号を出力することを特徴とする請求項１に記載の信号伝送システム。
【請求項３】
前記信号出力手段は、前記論理信号出力手段からの出力信号と前記第２の信号に加えて、前記指示信号を前記受信装置に出力することを特徴とする請求項２に記載の信号伝送システム。
【請求項４】
前記復元手段は、前記指示信号に基づいて、前記論理信号出力手段から出力されて前記復元手段に入力された信号が前記第１の信号であるか前記第３の信号であるかを判断し、前記復元手段に入力された信号が前記第１の信号である場合には、該第１の信号をそのまま出力し、前記復元手段に入力された信号が前記第３の信号である場合には、該第３の信号から前記第１の信号を復元して出力することを特徴とする請求項３に記載の信号伝送システム。
【請求項５】
前記判定手段は、前記第１の信号と前記第２の信号が、同時に、論理値０から論理値１へ、又は論理値１から論理値０へ遷移する場合に、前記論理信号出力手段から第３の信号を出力させるように判定することを特徴とする請求項１に記載の信号伝送システム。
【請求項６】
送信装置と受信装置とを具備する信号伝送システムに用いられる送信装置であって、
第１の信号、又は該第１の信号と該第１の信号に隣接する第２の信号との排他的論理和である第３の信号のいずれかを出力する論理信号出力手段と、
前記第１の信号と前記第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、前記論理信号出力手段に前記第１の信号と前記第３の信号のいずれを出力させるかを判定する判定手段と、
前記論理信号出力手段からの出力信号と、前記第２の信号を前記受信装置に出力する信号出力手段と、
を備えることを特徴とする送信装置。
【請求項７】
前記判定手段は、前記第１の信号と前記第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、前記論理信号出力手段に前記第１の信号と前記第３の信号のいずれを出力させるかを指示する指示信号を出力することを特徴とする請求項６に記載の送信装置。
【請求項８】
前記信号出力手段は、前記論理信号出力手段からの出力信号と前記第２の信号に加えて、前記指示信号を前記受信装置に出力することを特徴とする請求項７に記載の送信装置。
【請求項９】
前記判定手段は、前記第１の信号と前記第２の信号が、同時に、論理値０から論理値１へ、又は論理値１から論理値０へ遷移する場合に、前記論理信号出力手段から第３の信号を出力させるように判定することを特徴とする請求項６に記載の送信装置。
【請求項１０】
送信装置と受信装置とを具備する信号伝送システムに用いられる受信装置であって、
前記送信装置から出力される第１、第２、及び第３の信号を受信する受信手段と、
前記第３の信号に基づいて、入力された前記第１の信号、又は前記第１の信号と前記第２の信号の排他的論理和である第４の信号のいずれかを出力する論理信号出力手段と、
を具備することを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のノイズ対策技術に関するものである。
【背景技術】
【０００２】
ＡＳＩＣ（Application Specific Integrated Circuit）に代表される半導体装置では、半導体装置外部との信号入出力を行うために、複数の入出力回路を備えている。この入出力回路は、電圧値の高低によって信号が論理的に”０”か”１”かを認識している。具体的には、電圧が規定値以下であれば、論理値”０”と認識し、電圧が規定値以上であれば、論理値”１”と認識する。なお、入出力装置が電圧値「低」から電圧値「高」へ、または電圧値「高」から電圧値「低」へ信号を切り替える際、入出力装置では電源から信号線へ、または信号線からグラウンドへ過度電流が流れる。
【０００３】
通常、多くの半導体装置は信号伝送にパラレル方式を採用するため、信号伝送時に複数の入出力回路が同時に動作する。複数の入出力回路が同時に、かつ電圧値「低」から電圧値「高」へ、または電圧値「高」から電圧値「低」へ同方向に遷移する場合、電源、もしくはグラウンドへ大きな過度電流が流れる。この過度電流と半導体装置やプリント回路板のインダクタンス成分によって、一時的に電源電位、グラウンド電位が変動してしまう。この入出力回路の同時動作、すなわち同時スイッチングによる電源、グラウンド電位変動は同時スイッチングノイズと呼ばれ、誤動作の原因となっている。
【０００４】
従来、この同時スイッチングノイズの回避策として、入出力回路の動作タイミングを分散させることで、同時動作による過度電流を抑える工夫がなされてきた。これは、入出力装置へ入力される各信号に意図的に遅延を付加することにより、複数の入出力回路が動作するタイミングを分散させることで同時スイッチングを回避し、ノイズの低減を図るものである。また、特許第０２５８０３２５号公報（特許文献１）や特許第０３００６５２４号公報（特許文献２）には、同時スイッチングを抑制するパターンへ出力信号をＥｎｃｏｄｅして送信し、受信時に受信信号をｄｅｃｏｄｅする信号伝送方式を用いることによって、ノイズを低減する方法が提案されている。
【特許文献１】特許第０２５８０３２５号公報
【特許文献２】特許第０３００６５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、動作タイミングを分散させる従来の方法では、実際の製品仕様などの制約から、所望値以下のノイズレベルを達成できるほどにはタイミングを分散できないという問題があった。また、特許文献１や特許文献２においては、送信する信号数の増加に伴って、受信側の回路が複雑になり、大規模化するという問題があった。
【０００６】
したがって、本発明は上述した課題に鑑みてなされたものであり、その目的は、同時スイッチングノイズによる誤動作を防止する新たな信号伝送方式を提供することである。
【０００７】
また、本発明の他の目的は、送信する信号数の増加に伴う受信回路の複雑化、大規模化を防止することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明に係わる信号伝送システムは、送信装置と受信装置とを具備する信号伝送システムであって、前記送信装置は、第１の信号、又は該第１の信号と該第１の信号に隣接する第２の信号との排他的論理和である第３の信号のいずれかを出力する論理信号出力手段と、前記第１の信号と前記第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、前記論理信号出力手段に前記第１の信号と前記第３の信号のいずれを出力させるかを判定する判定手段と、前記論理信号出力手段からの出力信号と、前記第２の信号を前記受信装置に出力する信号出力手段とを備え、前記受信装置は、前記送信装置から出力された前記論理信号出力手段からの出力信号と、前記第２の信号とを受信する受信手段と、前記論理信号出力手段からの出力信号から前記第１の信号を復元する復元手段とを備える、ことを特徴とする。
【０００９】
また、本発明に係わる送信装置は、送信装置と受信装置とを具備する信号伝送システムに用いられる送信装置であって、第１の信号、又は該第１の信号と該第１の信号に隣接する第２の信号との排他的論理和である第３の信号のいずれかを出力する論理信号出力手段と、前記第１の信号と前記第２の信号の、論理値０から論理値１への遷移状態、又は論理値１から論理値０への遷移状態に基づいて、前記論理信号出力手段に前記第１の信号と前記第３の信号のいずれを出力させるかを判定する判定手段と、前記論理信号出力手段からの出力信号と、前記第２の信号を前記受信装置に出力する信号出力手段と、を備えることを特徴とする。
【００１０】
また、本発明に係わる受信装置は、送信装置と受信装置とを具備する信号伝送システムに用いられる受信装置であって、前記送信装置から出力される第１、第２、及び第３の信号を受信する受信手段と、前記第３の信号に基づいて、入力された前記第１の信号、又は前記第１の信号と前記第２の信号の排他的論理和である第４の信号のいずれかを出力する論理信号出力手段と、を具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、同時スイッチングノイズによる誤動作を防止する新たな信号伝送方式を提供することが可能となる。
【００１２】
また、送信する信号数の増加に伴う受信回路の複雑化、大規模化を防止することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施形態について、添付図面を参照して詳細に説明する。
【００１４】
（第１の実施形態）
図１は、第１の半導体チップ上に配置され、ｎ ｂｉｔの信号をＥｎｃｏｄｅして出力する送信装置の概念図であり、図２は、第２の半導体チップ上に配置され、送信装置側でＥｎｃｏｄｅされたｎ ｂｉｔの受信信号をｄｅｃｏｄｅして本来の信号を第２の半導体チップに入力する受信装置の概念図である。
【００１５】
図１に示す送信装置１０００では、特定の信号１００ａと特定の信号の隣接信号１００ｂがＥｎｃｏｄｅ回路１０２へ入力され、特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和（エクスクルーシブオア）が生成される。Ｅｎｃｏｄｅ回路１０２で生成された信号１０２ａと、特定の信号１００ａは、Ｅｎｃｏｄｅ判定回路１０１にて生成されたＥｎｃｏｄｅ ｂｉｔ１０１ａと共に出力信号選択回路１０３へ入力される。出力信号選択回路１０３の出力は、Ｅｎｃｏｄｅ回路１０２で生成された信号１０２ａと、特定の信号１００ａのどちらか一方である。すなわち、出力信号選択回路１０３では、特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和、もしくは特定の信号１００ａのいずれかが選択される。この選択はＥｎｃｏｄｅ ｂｉｔ１０１ａによって制御される。出力信号選択回路１０３の出力は、出力回路１０４を通して送信される。なお、特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和を生成する際の隣接信号１００ｂは、出力回路１０４に直接入力され、送信される。また、信号出力と共にＥｎｃｏｄｅ ｂｉｔも送信される。Ｅｎｃｏｄｅ判定回路１０１への入力は、送信装置１０００へ入力される信号全てである。
【００１６】
図３はＥｎｃｏｄｅ回路１０２の最小構成図である。特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和（エクスクルーシブオア）を生成するため、原理的には２入力１出力の排他的論理和素子３０１の１つで構成可能である。
【００１７】
図４は出力選択回路１０３の最小構成図である。特定の信号１００ａと、特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和１０２ａのどちらか一方を、Ｅｎｃｏｄｅ ｂｉｔ１０１ａの制御によって選択するため、原理的には２入力１出力のマルチプレクサ素子４０１の１つで構成可能である。
【００１８】
図２に示す受信装置２０００では、入力回路２０２で受信した信号を、入力信号復元回路２０１を用いてｄｅｃｏｄｅし、第２の半導体チップに入力すべき信号に復元する。受信信号としては以下の３種類が存在する。
（１）送信側で生成された特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和１０２ａ、もしくは特定信号１００ａそのもの
（２）送信側で特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和を生成するために用いられた隣接信号１００ｂ
（３）送信側で信号と共に送信されたＥｎｃｏｄｅ ｂｉｔ１０１ａ
受信装置２０００では、信号（１）は特定の信号１００ａか排他的論理和１０２ａのどちらかであるため、入力信号復元回路２０１によって信号（１）をｄｅｃｏｄｅし、第２の半導体チップに入力する。ｄｅｃｏｄｅには、信号（１）、信号（２）、信号（３）を入力信号復元回路２０１へ入力し、ｄｅｃｏｄｅ結果は入力信号復元回路２０１の出力となる。なお、信号（２）はｄｅｃｏｄｅの必要が無いため、そのまま第２の半導体チップに入力する。
【００１９】
図５は入力信号復元回路２０１の最小構成図である。信号（１）が、送信側で生成された特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和か、または特定信号１００ａそのものであるかの判断は、信号（３）によって判断できる。信号（３）は、送信側において特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和１０２ａを選択するか、または特定信号１００ａそのものを選択するかを決める際に使用されているためである。
【００２０】
そこで、２入力１出力のマルチプレクサ素子４０１へ、信号（１）と信号（１）を復元した信号を入力し、信号（３）で選択する。
【００２１】
これをわかりやすく説明すると、信号（１）が特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和１０２ａであった場合には、それを復元した信号、すなわち特定の信号１００ａがマルチプレクサ素子４０１の第１の入力端子４０１ａに入力される。また、第２の入力端子４０１ｂには排他的論理輪１０２ａが入力される。マルチプレクサ素子４０１の出力は特定の信号１００ａに一致しなければならないので、この場合は、第１の入力端子４０１ａに入力された復元された特定の信号１００ａが選択されてマルチプレクサ素子４０１から出力される。
【００２２】
一方、信号（１）が特定の信号１００ａそのものであった場合には、マルチプレクサ素子４０１の第１の入力端子４０１ａには、特定の信号１００ａを復元処理してしまった間違った信号が入力される。また、第２の入力端子４０１ｂには、特定の信号１００ａそのものが入力される。そのため、この場合は、第２の入力端子４０１ｂに入力された特定の信号１００ａが選択されてマルチプレクサ素子４０１から出力される。
【００２３】
このようにすれば、マルチプレクサ素子４０１からは、常に特定の信号１００ａが出力されることとなる。
【００２４】
なお、特定の信号１００ａと特定の信号の隣接信号１００ｂとの排他的論理和１０２ａから特定の信号を復元させる処理は、信号（１）と信号（２）との排他的論理和によって実現可能である。そのため、排他的論理和素子３０１で信号（１）と信号（２）の排他的論理和を生成する。
【００２５】
また、図２、図５に示すように、本実施形態による受信装置のｄｅｃｏｄｅ回路は２ｂｉｔ単位で構成可能であるため、ｂｉｔあたりの回路規模は受信ｂｉｔ数に関わらず一定である。そのため、送信される信号数の増加に伴って加速度的に受信装置の回路規模が増大することを防止できる。
【００２６】
本実施形態による信号伝送方式の基本原理を、図７を用いて説明する。
【００２７】
第１の半導体チップに配置された送信装置１０００は、ある信号Ａと信号Ａに隣接する信号Ｂとの排他的論理和を信号Ａの代わりに送信信号Ａ’として送信すると共に信号Ｂはそのまま信号Ｂ’として送信する。一方、第２の半導体チップに配置された受信装置２０００では、排他的論理和素子４０１で信号Ａ’と信号Ｂ’の排他的論理和をとり、信号Ａを復元して第２の半導体チップへの入力信号とし、信号Ｂ’は信号Ｂそのものであるのでそのまま第２の半導体チップへの入力信号とする。
【００２８】
図８Ａ、図８Ｂは、送信装置１０００への入力信号Ａ、入力信号Ｂの時間変化を示した図であり、図８Ｃは、図７の基本原理に基づいて送信装置１０００への入力信号Ａ、入力信号ＢがＥｎｃｏｄｅされて送信されると仮定した場合の信号Ａ’、信号Ｂ’を表わした図である。
【００２９】
図８Ａ、図８Ｂにおいて、時刻Ｔ0のタイミングに着目すると、例えばｃａｓｅ１では、時刻Ｔ0の前後において信号Ａ、信号Ｂは変化せず、ともに０から０に遷移している。また、ｃａｓｅ２では、時刻Ｔ0の前後において、信号Ａは０から１に遷移し、信号Ｂは０から０に遷移している。また、ｃａｓｅ６では、時刻Ｔ0の前後において、信号Ａは０から１に遷移し、信号Ｂは１から０に遷移している。同様に考えると、信号Ａ、信号Ｂの時刻Ｔ0の前後における遷移状態は、図８Ａ、図８Ｂのｃａｓｅ１からｃａｓｅ１６に示すように１６通りのものが考えられる。これを表に表わしたものが、図８ＣのＥｎｃｏｄｅ前と書かれている列である。
【００３０】
図８Ａ〜図８Ｃに示すＥｎｃｏｄｅ前の遷移状態では、ｃａｓｅ７とｃａｓｅ１４において信号Ａ、信号Ｂが同時に同方向に遷移しており、電源、もしくはグラウンドへ大きな過度電流が流れる。この過度電流と半導体装置やプリント回路板のインダクタンス成分によって、一時的に電源電位、グラウンド電位が変動してしまう。この同時スイッチングによる電源、グラウンド電位変動は同時スイッチングノイズと呼ばれ、誤動作の原因となる。
【００３１】
一方、図８ＣのＥｎｃｏｄｅ前の遷移状態を、図７の基本原理に基づいてＥｎｃｏｄｅした場合の信号Ａ’、信号Ｂ’の遷移状態を示したものが、図８ＣのＥｎｃｏｄｅ後と書かれている列である。
【００３２】
Ｅｎｃｏｄｅ前では、前述したように、ｃａｓｅ７とｃａｓｅ１４では、信号Ａ、信号Ｂが論理値“０”から論理値”１”、または論理値“１”から論理値“０”へと、同時に同方向に遷移している。これはまた、信号Ａ、信号Ｂの信号遷移が２ｂｉｔ中２ｂｉｔになることも意味している。これに対し、Ｅｎｃｏｄｅされた信号Ａ’、信号Ｂ’の変化パターンはＡ’かＢ’のどちらか一方の遷移になっており、Ｅｎｃｏｄｅによって２ｂｉｔ中２ｂｉｔ遷移であったものが、２ｂｉｔ中１ｂｉｔ遷移に半減している。
【００３３】
また、ｃａｓｅ６とｃａｓｅ１５では、信号Ａ、信号Ｂの遷移方向が逆ではあるが、信号Ａ、信号Ｂが、論理値“０”から論理値”１”、または論理値“１”から論理値“０”へと同時に遷移している。即ち、信号Ａ、信号Ｂの信号遷移が２ｂｉｔ中２ｂｉｔになっている。これに対し、Ｅｎｃｏｄｅされた信号Ａ’、信号Ｂ’の変化パターンはＡ’かＢ’のどちらか一方の遷移になっている。この場合もやはり、Ｅｎｃｏｄｅによって２ｂｉｔ中２ｂｉｔ遷移であったものが、２ｂｉｔ中１ｂｉｔ遷移に半減している。
【００３４】
上記のｃａｓｅ７、ｃａｓｅ１４、ｃａｓｅ６、ｃａｓｅ１５のように、Ｅｎｃｏｄｅによって、２ｂｉｔ中２ｂｉｔ遷移であったものが２ｂｉｔ中１ｂｉｔ遷移に半減するパターンを「ＯＫパターン」と呼ぶことにする。
【００３５】
ｃａｓｅ１、ｃａｓｅ２、ｃａｓｅ３、ｃａｓｅ４、ｃａｓｅ９、ｃａｓｅ１０、ｃａｓｅ１１、ｃａｓｅ１２の場合は、Ｅｎｃｏｄｅ、非Ｅｎｃｏｄｅによらず２ｂｉｔ中１ｂｉｔ遷移、もしくは２ｂｉｔ中０ｂｉｔ遷移で信号遷移数が変化していない。このパターンを「影響無しパターン」と呼ぶ。
【００３６】
一方、ｃａｓｅ５、ｃａｓｅ８、ｃａｓｅ１３、ｃａｓｅ１６の場合は、Ｅｎｃｏｄｅによって２ｂｉｔ中１ｂｉｔ遷移から２ｂｉｔ中２ｂｉｔ遷移というように信号遷移が倍になっている。このパターンを「ＮＧパターン」と呼ぶことにする。
【００３７】
以上から、複数ｂｉｔの信号伝送において常にＥｎｃｏｄｅを行うと、影響無しパターン、ＯＫパターン、ＮＧパターンが混在するため、同時スイッチング確率を一定値以下に規定することが困難である。
【００３８】
そこで、本実施形態における送信装置では、図９に示すように、影響無しパターン、ＯＫパターン、ＮＧパターンの数を認識することでＥｎｃｏｄｅするか否かを決定するＥｎｃｏｄｅ判定回路１０１を設けている。言い換えれば、影響なしパターン及びＯＫパターンの数が多い場合には、Ｅｎｃｏｄｅすることにより同時スイッチング確率を減らすことができるのでＥｎｃｏｄｅを行ない、ＮＧパターンが多い場合には、Ｅｎｃｏｄｅすることにより、同時スイッチング確率を逆に増加（悪化）させてしまうので、Ｅｎｃｏｄｅを行なわないようにする。
【００３９】
図６はＥｎｃｏｄｅ判定回路１０１の概略図である。Ｅｎｃｏｄｅ ｂｉｔ１０１ａの生成は、全てのＯＫパターン、ＮＧパターンをＥｎｃｏｄｅ ｂｉｔ生成回路６０３へ入力することで行う。Ｅｎｃｏｄｅして送信すべきと判断した場合には、Ｅｎｃｏｄｅ ｂｉｔを”０”に設定し、Ｅｎｃｏｄｅすべきでないと判断した場合には、Ｅｎｃｏｄｅ ｂｉｔを”１”と設定する。
【００４０】
なお、Ｅｎｃｏｄｅ判定回路１０１は、２ｂｉｔ単位で装置を構成するか、２ｂｉｔより多いｂｉｔ単位で装置を構成するかで判定処理が異なる。
【００４１】
まず２ｂｉｔ構成時のＥｎｃｏｄｅ判定法について説明する。
【００４２】
２ｂｉｔ構成の場合、送信装置１０００に入力される信号のＥｎｃｏｄｅを常に実行すると、送信される信号パターンは、影響無しパターン、ＯＫパターン、ＮＧパターンのいずれか１つである。影響無しパターン、ＯＫパターンは２ｂｉｔ中１ｂｉｔ遷移であり、同時スイッチング確率は最大５０％である。ＮＧパターンはＥｎｃｏｄｅしなければ２ｂｉｔ中１ｂｉｔ遷移であるから、ＮＧパターン発生時にＥｎｃｏｄｅをしなければ、同時スイッチング確率は最大５０％である。つまり、ＮＧパターンの検出を行い、ＮＧパターンが発生する場合のみＥｎｃｏｄｅを実行せず、影響無しパターン、ＯＫパターンの場合にはＥｎｃｏｄｅを実行するようにＥｎｃｏｄｅ ｂｉｔを設定すれば良い。すなわち、２ｂｉｔ構成の場合、Ｅｎｃｏｄｅ判定回路はＮＧパターン判定回路になる。
【００４３】
次に多ｂｉｔ構成時のＥｎｃｏｄｅ判定法について説明する。
【００４４】
複数ｂｉｔの信号伝送において常にＥｎｃｏｄｅを行うと、影響無しパターン、ＯＫパターン、ＮＧパターンが混在するため、同時スイッチング確率を一定値以下に規定することが困難である。そこで、多ｂｉｔ構成時のＥｎｃｏｄｅ判定回路は、影響無しパターン、ＯＫパターン、ＮＧパターンの数を認識することでＥｎｃｏｄｅするか否かを決定する。
【００４５】
多ｂｉｔ構成時の具体的なＥｎｃｏｄｅ判定の流れを図１３、図１４、図１５を用いて説明する。図１３、図１４、図１５は送信装置がそれぞれ４ｂｉｔ単位で構成される時に、常にＥｎｃｏｄｅされる場合、常にＥｎｃｏｄｅされない場合の同時スイッチング確率を表している。ａは影響無しパターンの数を、ｂはＯＫパターンの数を、ｃはＮＧパターンの数を表している。ａ、ｂ、ｃはそれぞれ信号２ｂｉｔ単位で発生するため、送信装置の信号数ｎ ｂｉｔは、式（１）で表される。
【００４６】
ｎ＝（ａ＋ｂ＋ｃ）×２          …（１）
常にＥｎｃｏｄｅされる場合の同時スイッチング確率、即ちＥｎｃｏｄｅ時の同時スイッチング率は式（２）で表される。これは、ａ、ｂは２ｂｉｔ中１ｂｉｔが最大遷移数であり、ｃは２ｂｉｔ中２ｂｉｔ遷移であることによる。
【００４７】
Ｅｎｃｏｄｅ時の同時スイッチング率＝（ａ×１＋ｂ×１＋ｃ×２）／ｎ  …（２）
また、常にＥｎｃｏｄｅされない場合の同時スイッチング確率、即ち非Ｅｎｃｏｄｅ時の同時スイッチング率は式（３）で表される。これは、Ｅｎｃｏｄｅによって影響無しパターンとなる場合はＥｎｃｏｄｅされるか否かに関わらず２ｂｉｔ中１ｂｉｔが最大遷移数であり、ＥｎｃｏｄｅによってＯＫパターンとなる場合はＥｎｃｏｄｅ時に２ｂｉｔ中１ｂｉｔ遷移、非Ｅｎｃｏｄｅ時に２ｂｉｔ中２ｂｉｔ遷移であり、ＥｎｃｏｄｅによってＮＧパターンとなる場合はＥｎｃｏｄｅ時に２ｂｉｔ中２ｂｉｔ遷移、非Ｅｎｃｏｄｅ時に２ｂｉｔ中１ｂｉｔ遷移であることによる。
【００４８】
非Ｅｎｃｏｄｅ時の同時スイッチング率＝（ａ×１＋ｂ×２＋ｃ×１）／ｎ  …（３）  図１３、図１４、図１５を用いて送信装置が４ｂｉｔ単位で構成される場合のＥｎｃｏｄｅ判定方法について説明する。図１３、図１４、図１５は、それぞれａ＝０、ａ＝１、ａ＝２の場合におけるＥｎｃｏｄｅ時同時スイッチング率と非Ｅｎｃｏｄｅ時同時スイッチング率を示す図である。
【００４９】
図１３から、ａ＝０の場合には（ａ、ｂ、ｃ）＝（０、１、１）、及び（ａ、ｂ、ｃ）＝（０、２、０）の場合にＥｎｃｏｄｅを行い、（ａ、ｂ、ｃ）＝（０、０、２）の場合はＥｎｃｏｄｅを行わないようにすれば、同時スイッチング確率を７５％以下に低減可能である。同様に、ａ＝１の場合には、図１４から（ａ、ｂ、ｃ）＝（１、０、１）、及び（ａ、ｂ、ｃ）＝（１、１、０）の場合にＥｎｃｏｄｅを行えば同時スイッチング確率を７５％以下に低減可能である。また、ａ＝２の場合には、図１５から（ａ、ｂ、ｃ）＝（２、０、０）の場合にＥｎｃｏｄｅを行えば同時スイッチング確率を７５％以下に低減可能である。
【００５０】
以上の説明から、ａ、ｂ、ｃの数とＥｎｃｏｄｅ時、非Ｅｎｃｏｄｅ時の同時スイッチング率の表を作成することで、４ｂｉｔより多いｂｉｔ構成の場合でも（ａ、ｂ、ｃ）の組み合わせによるＥｎｃｏｄｅ、非Ｅｎｃｏｄｅ指定を行うことで、同時スイッチング確率を７５％以下に低減することが可能である。
【００５１】
ところで、ａの数はｂとｃの数が決定されると一意に決まるため、ｂとｃの数を認識すればａの数を認識する必要は無い。すなわち、本実施形態によるＥｎｃｏｄｅ判定回路１０１に、ＯＫパターン、ＮＧパターンのパターン判定回路と、ＯＫパターン、ＮＧパターンの数を数える回路と、ＯＫパターン、ＮＧパターンの数によってＥｎｃｏｄｅ指定であればＥｎｃｏｄｅ ｂｉｔを論理値“０”に、非Ｅｎｃｏｄｅ指定であればＥｎｃｏｄｅ ｂｉｔを“１”に設定する機能を持たせることで、４ｂｉｔより多いｂｉｔ構成においても常に同時スイッチング確率を７５％以下に低減する送信装置が実現可能である。
【００５２】
以上、説明したように本実施形態によれば、同時スイッチング確率を２ｂｉｔ構成では常に５０％以下に、２ｂｉｔより多いｂｉｔ構成では７５％以下に低減させることが可能になる。また、送信装置側の構成に関わらず、ｂｉｔあたりの回路規模が増加しない受信回路を提供可能なため、送信する信号数の増加に伴う受信回路が複雑化、大規模化することを防ぐことが可能である。
【００５３】
以下、本実施形態の装置の構成について、より具体的に説明する。
【００５４】
図９は、本実施形態の送信装置と受信装置の構成を示す図であり、２ｂｉｔ信号の単方向送信、受信を行う装置の概要を示している。
【００５５】
２ｂｉｔ構成では影響無しパターン、ＯＫパターン、ＮＧパターンのいずれか１つの場合しか発生しない。影響無しパターン、ＯＫパターンは２ｂｉｔ中１ｂｉｔが最大遷移数であり、同時スイッチング確率は最大５０％である。ＮＧパターンはＥｎｃｏｄｅしなければ２ｂｉｔ中１ｂｉｔが最大遷移数であるから、ＮＧパターン時にＥｎｃｏｄｅをしなければ同時スイッチング確率は最大５０％である。つまり、多ｂｉｔ構成時のように影響無しパターン、ＯＫパターン、ＮＧパターンの分布を調べるＥｎｃｏｄｅ 判定回路は必要なく、ＮＧパターンの検出のみ行い、Ｅｎｃｏｄｅ ｂｉｔ１０１ａを設定すれば良い。すなわち、２ｂｉｔ構成の場合、Ｅｎｃｏｄｅ判定回路はＮＧパターン判定回路になる。
【００５６】
ＮＧパターンが発生した場合、Ｅｎｃｏｄｅ ｂｉｔ１０１ａにはＥｎｃｏｄｅ判定回路（ＮＧパターン判定回路）１０１の出力、すなわちＥｎｃｏｄｅしない旨の論理値“１”が設定される。Ｅｎｃｏｄｅ ｂｉｔ１０１ａが“１”の場合、出力信号選択回路１０３は信号Ａと信号Ａと信号Ｂの排他的論理和とから信号Ａを選択することになり、信号Ａと信号Ｂそのものがそれぞれ送信する信号Ａ’と信号Ｂ’となる。
【００５７】
影響無しパターン、及びＯＫパターンが発生した場合には、Ｅｎｃｏｄｅ ｂｉｔ１０１ａが論理値 “０”に設定される。Ｅｎｃｏｄｅ ｂｉｔ１０１ａが“０”の場合、出力信号選択回路１０３は信号Ａと信号Ｂの排他的論理和１０２ａを選択することになり、信号Ａと信号Ｂの排他的論理和１０２ａと信号Ｂがそれぞれ送信する信号Ａ’と信号Ｂ’となる。なお、Ｅｎｃｏｄｅ ｂｉｔ１０１ａは信号Ａ’、Ｂ’と共に受信側へ送信される。
【００５８】
受信側では、Ｅｎｃｏｄｅ ｂｉｔ１０１ａが“１”である場合、受信信号Ａ’、受信信号Ｂ’をそれぞれ受信すべき信号Ａ、信号Ｂとしてそのまま第２の半導体チップに入力する。Ｅｎｃｏｄｅ ｂｉｔ１０１ａが“０”である場合、受信信号Ｂ’はそのまま信号Ｂとして第２の半導体チップに入力されるが、信号Ａとして第２の半導体チップに入力される信号は受信信号Ａ’と信号Ｂ’の排他的論理和となる。
【００５９】
図１０は図９における送信装置の各回路を示している。
【００６０】
Ｅｎｃｏｄｅは信号Ａと信号Ｂとの排他的論理和を取る処理であることから、Ｅｎｃｏｄｅ回路１０２は原理的にＸＯＲ（エクスクルーシブオア）素子３０１の１つで実現可能である。出力信号の選択は信号Ａと信号Ａと信号Ｂの排他的論理和１０２ａのどちらかを選択すれば良いため、原理的に出力信号選択回路は２入力１出力のマルチプレクサ素子４０１で実現可能である。Ｅｎｃｏｄｅ判定回路（ＮＧパターン判定回路）１０１は、ＮＧパターンの時のみ論理値“１”を出力する。この判定は、以下の２段階の処理によって成立する。
【００６１】
ステップ１：「影響無しパターン」と「ＯＫ パターン、もしくはＮＧパターン」の識別
ステップ２：「ＯＫパターン」と「ＮＧパターン」の識別
図６から、ステップ１は信号Ｂが遷移するか否かに着目する。信号Ｂが遷移すれば「ＯＫパターン」か「 ＮＧパターン」であり、遷移しなければ「影響なしパターン」である。ステップ２はステップ１によって「ＯＫパターン」 か「 ＮＧパターン」であると認識された上で、さらに信号Ａが遷移するか否かに着目しており、信号Ａが遷移すれば「ＮＧパターン」と認識される。なお、図１０はＥｎｃｏｄｅ判定回路１０１の最小構成の１つを示す図である。
【００６２】
図１１は図９における受信装置の構成を示す図である。ｄｅｃｏｄｅは入力信号Ｂに関しては受信信号Ｂ’をそのまま信号Ｂとして第２の半導体チップに入力すれば良い。また、入力信号Ａに関しては、Ｅｎｃｏｄｅ ｂｉｔ１０１ａが“０”である場合には、信号Ａ’と信号Ｂ’の排他的論理和を信号Ａとして第２の半導体チップに入力し、Ｅｎｃｏｄｅ ｂｉｔが“１”である場合には、信号Ａ’をそのまま信号Ａとして第２の半導体チップに入力する。従って、原理的には図１１に示す通り、ＸＯＲ素子３０１の１つとマルチプレクサ素子４０１の１つで実現可能である。
【００６３】
（第２の実施形態）
図１２は本発明の第２の実施形態を示す図であり、２ｂｉｔ単位の双方向送受信を行う装置の概要を示している。
【００６４】
図１２に示される装置では、送信を行う場合は、入力用回路１２０１が無効になり、第１の実施形態である２ｂｉｔ信号の単方向送信を行う送信装置と同等の機能を有し、動作も全く同様である。受信を行う場合には、入力回路１２０１が有効に、入力回路１２０１以外の回路は無効になり、第１の実施形態である２ｂｉｔ信号の単方向受信を行う受信装置と同等の機能を有し、動作も全く同様である。
【００６５】
以上述べた実施形態では、２ｂｉｔ単位の単方向信号伝送、及び２ｂｉｔ単位の双方向信号伝送を行う例を示したが、２ｂｉｔより多いｂｉｔ単位で送受信を行う場合には、前述のＯＫパターン、ＮＧパターンの数と分布によってＥｎｃｏｄｅ判定を行うＥｎｃｏｄｅ判定回路を作成することで、多ビットの単方向信号伝送、及び双方向信号伝送も可能である。
【００６６】
以上説明したように、上記の実施形態によれば、同時スイッチング確率を２ｂｉｔ構成では常に５０％以下に、２ｂｉｔより多いｂｉｔ構成では７５％以下に抑えることが可能であるため、同時スイッチングノイズの低減が可能となる。
【００６７】
また、送信装置側の構成に関わらず、ｂｉｔあたりの回路規模が増加しない受信回路を提供可能なため、送信する信号数の増加に伴う受信回路が複雑化、大規模化することを防ぐことが可能となる。
【図面の簡単な説明】
【００６８】
【図１】ｎ ｂｉｔの信号をＥｎｃｏｄｅして出力する送信装置の概念図である。
【図２】Ｅｎｃｏｄｅされたｎ ｂｉｔの受信信号をｄｅｃｏｄｅして本来の信号を入力する受信装置の概念図である。
【図３】本発明の第１の実施形態における送信装置で使用されるＥｎｃｏｄｅ回路の最小構成図である。
【図４】本発明の第１の実施形態における送信装置で使用される出力信号選択回路の最小構成図である。
【図５】本発明の第１の実施形態における受信装置で使用される入力信号復元回路の最小構成図である。
【図６】本発明の第１の実施形態における送信装置で使用されるＥｎｃｏｄｅ判定回路の構成図である。
【図７】本発明の第１の実施形態における信号伝送方式の基本原理を表す構成図である。
【図８Ａ】送信装置への入力信号Ａ、入力信号Ｂの時間変化を示した図である。
【図８Ｂ】送信装置への入力信号Ａ、入力信号Ｂの時間変化を示した図である。
【図８Ｃ】図７の基本原理に基づいて送信装置への入力信号Ａ、入力信号ＢがＥｎｃｏｄｅされて送信されると仮定した場合の信号Ａ’、信号Ｂ’を表わした図である。
【図９】本発明の第１の実施形態における２ｂｉｔ構成時の送信、受信システム全体の構成図である。
【図１０】本発明の第１の実施形態における２ｂｉｔ構成時の送信装置の最小構成図である。
【図１１】本発明の第１の実施形態における２ｂｉｔ構成時の受信装置の最小構成図である。
【図１２】本発明の第２の実施形態における２ｂｉｔ構成時の双方向送受信装置の構成図である。
【図１３】送信装置がそれぞれ４ｂｉｔ単位で構成される時に、常にＥｎｃｏｄｅされる場合、常にＥｎｃｏｄｅされない場合の同時スイッチング確率を表わす図である。
【図１４】送信装置がそれぞれ４ｂｉｔ単位で構成される時に、常にＥｎｃｏｄｅされる場合、常にＥｎｃｏｄｅされない場合の同時スイッチング確率を表わす図である。
【図１５】送信装置がそれぞれ４ｂｉｔ単位で構成される時に、常にＥｎｃｏｄｅされる場合、常にＥｎｃｏｄｅされない場合の同時スイッチング確率を表わす図である。
【符号の説明】
【００６９】
１０１  Ｅｎｃｏｄｅ判定回路
１０２  Ｅｎｃｏｄｅ回路
１０３  出力信号選択回路
１０４  信号出力回路
２０１  入力信号復元装置
２０２  信号入力回路
３０１  ２入力１出力の排他的論理和素子
４０１  ２入力１出力の信号選択素子
６０１  ＮＧパターン判定回路
６０２  ＯＫパターン判定回路
６０３  Ｅｎｃｏｄｅ ｂｉｔ生成回路
７０１  伝送路
１００２  反転回路
１００３  論理和回路
１００４  記憶素子
１２０１  ２ｂｉｔ構成時における双方向送受信装置の受信用回路 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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