(57)【要約】【課題】アルミニウムシリコン電極のシリコン濃度および厚さを最適化することにより、素子の裏面に電極を有する９０〜２００μｍの厚さの半導体素子を高い良品率で製造すること。【解決手段】シリコン基板の第１の主面側に素子の表面構造を形成し、第２の主面を研削加工して基板を薄くした後、第２の主面側にバッファ層１０およびコレクタ層８を形成する。その後、コレクタ層８の表面に、厚さが０．３μｍ以上１．０μｍ以下で、シリコン濃度が０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下のアルミニウムシリコン膜を第１層目とするコレクタ電極９を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板の第１の主面側に素子の表面構造を有し、かつ前記シリコン基板の第２の主面側に裏面電極を有する半導体素子を製造するにあたって、
前記裏面電極としてアルミニウムシリコン膜を前記第２の主面に接して形成することを特徴とする半導体素子の製造方法。
【請求項２】
前記アルミニウムシリコン膜の表面にバッファ金属膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記バッファ金属膜の表面に半田接合金属膜を形成し、さらに前記半田接合金属膜の表面に保護金属膜を形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記アルミニウムシリコン膜におけるシリコン濃度を０．５ｗｔ％以上にすることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
【請求項５】
前記アルミニウムシリコン膜の厚さを０．３μｍ以上にすることを特徴とする請求項１〜４のいずれか一つに記載の半導体素子の製造方法。
【請求項６】
前記アルミニウムシリコン膜におけるシリコン濃度を２ｗｔ％以下にすることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記アルミニウムシリコン膜におけるシリコン濃度を１ｗｔ％以下にすることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記アルミニウムシリコン膜の厚さを１．０μｍ以下にすることを特徴とする請求項５〜７のいずれか一つに記載の半導体素子の製造方法。
【請求項９】
前記アルミニウムシリコン膜を形成する前に、前記シリコン基板の厚さを５０μｍ以上２００μｍ以下にすることを特徴とする請求項１〜８のいずれか一つに記載の半導体素子の製造方法。
【請求項１０】
前記バッファ金属膜をチタンまたはモリブデンで形成することを特徴とする請求項１〜９のいずれか一つに記載の半導体素子の製造方法。
【請求項１１】
前記第１の主面と前記第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層が前記アルミニウムシリコン膜に接する構成のフィールドストップ型の絶縁ゲート型バイポーラトランジスタを製造することを特徴とする請求項１〜１０のいずれか一つに記載の半導体素子の製造方法。
【請求項１２】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層および第２導電型のコレクタ層を有し、かつ前記コレクタ層を含む第２導電型の半導体領域が前記ドリフト層を囲み、さらに前記コレクタ層に接する裏面電極を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてアルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【請求項１３】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層および第２導電型のコレクタ層を有し、かつ前記コレクタ層を含む第２導電型の半導体領域が前記ドリフト層を囲み、さらに前記コレクタ層に接する裏面電極を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてシリコンの濃度が２ｗｔ％以上のアルミニウム合金膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【請求項１４】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層に接する裏面電極を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてアルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【請求項１５】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層に接する裏面電極を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてシリコンの濃度が２ｗｔ％以上のアルミニウム合金膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の製造方法に関し、特に電力変換装置などに用いられるパワー半導体素子であって、素子の裏面に電極を有する９０〜２００μｍの厚さの半導体素子の製造方法に関する。
【背景技術】
【０００２】
電力用半導体素子の一つであるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を有するワンチップのパワー素子である。その応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。また、新しいチップ構造を用いた、より低オン電圧のＩＧＢＴが開発されており、ＩＧＢＴを用いた応用装置の低損失化や高効率化が図られてきている。
【０００３】
ＩＧＢＴには、パンチスルー（以下、ＰＴとする）型、ノンパンチスルー（以下、ＮＰＴとする）型、フィールドストップ（以下、ＦＳとする）型などの構造があり、一部の用途を除いて、ｎチャネル型の縦型二重拡散構造のものが主流である。従って、本明細書では、ｎチャネル型ＩＧＢＴを例にして説明するが、ｐチャネル型ＩＧＢＴでも同様である。
【０００４】
ＰＴ型ＩＧＢＴは、ｐ+半導体基板上にｎ+バッファ層とｎ-活性層をエピタキシャル成長させたエピタキシャル基板を用いて形成される。そのため、例えば耐圧６００Ｖ系の素子では、活性層の厚さは１００μｍ程度で十分であるが、ｐ+半導体基板の部分を含む総厚さは２００〜３００μｍ程度と、厚くなる。また、エピタキシャル基板を用いるため、コストが高くなる。
【０００５】
そこで、エピタキシャル基板の代わりに、フローティングゾーン（ＦＺ）法により作製された半導体インゴットから切り出されたＦＺ基板を用いることによって低コスト化を図ったＮＰＴ型やＦＳ型のＩＧＢＴが開発されている。これらのＩＧＢＴでは、素子の裏面側に低ドーズ量の浅いｐ+コレクタ層（低注入ｐ+コレクタ）が形成される。
【０００６】
図１は、ＦＺ基板を用いて作製されたＮＰＴ型ＩＧＢＴの構成を示す断面図である。図１に示すように、例えばＦＺ基板よりなるｎ-半導体基板を活性層１とし、その表面側にｐ+ベース領域２、ｎ+エミッタ領域３が選択的に形成されている。また、基板表面上には、ゲート酸化膜４を介してゲート電極５が形成されている。エミッタ電極６は、エミッタ領域３およびベース領域２に接触しているとともに、層間絶縁膜７によりゲート電極５から絶縁されている。
【０００７】
基板裏面には、ｐ+コレクタ層８およびコレクタ電極９が形成されている。ＮＰＴ型の場合には、ＰＴ型の場合よりも基板の総厚さが大幅に薄くなる。そして、正孔の注入率を制御することができるので、ライフタイム制御を行わなくても、高速スイッチングが可能である。また、エピタキシャル基板を用いずに、ＦＺ基板を用いているので、安価である。
【０００８】
図２は、ＦＳ型ＩＧＢＴの構成を示す断面図である。図２に示すように、基板表面側の素子構造は、図１に示すＮＰＴ型の素子と同じである。基板裏面側には、ｎ-活性層１とｐ+コレクタ層８との間に、ｎバッファ層１０が設けられている。ＦＳ型の場合には、ＦＺ基板を用いることによって、基板の総厚さが１００〜２００μｍとなる。
【０００９】
ＰＴ型の場合と同様に、活性層１を空乏化させるため、６００Ｖ耐圧の素子では、活性層１の厚さは１００μｍ程度である。そして、ＮＰＴ型と同様に、ライフタイム制御が不要である。近時、オン電圧のより一層の低減を図るため、チップ表面に狭く深い溝を形成し、この溝の側面にＭＯＳＦＥＴを形成したトレンチ構造と、ＦＳ型構造を組み合わせた構造のＩＧＢＴも提案されている。
【００１０】
ＦＺ基板を用いてＦＳ型ＩＧＢＴを製造するにあたっては、まず、基板表面に素子の表面構造を作製する。その後に、基板裏面のグラインドを行って基板を薄くする。ついで、その薄化した基板の裏面に２種類のイオンを注入し、活性化熱処理を行って、基板裏面側にバッファ層１０とコレクタ層８を形成する。そして、コレクタ層８の表面にアルミニウム（Ａｌ）等の金属を蒸着またはスパッタしてコレクタ電極９を形成する。
【００１１】
一方、マトリクスコンバータ等の用途に適したＩＧＢＴとして、逆耐圧を有するＩＧＢＴ（以下、逆阻止型ＩＧＢＴとする）が市場で求められている。例えばｎチャネル型の逆阻止型ＩＧＢＴは、通常のｎチャネル型ＩＧＢＴの側部に高濃度のｐ型分離領域を形成し、このｐ型分離領域をコレクタ層に接続した構成となっている。ＦＺ基板を用いて逆阻止型ＩＧＢＴを製造するにあたっては、まず、基板の表面側から不純物を選択的に拡散させて分離領域を形成する。その後に、ＦＳ型ＩＧＢＴの場合と同様に、素子の表面構造の作製、基板裏面のグラインド、および基板裏面へのイオン注入と活性化熱処理を順に行い、蒸着またはスパッタによりコレクタ電極を形成する。
【００１２】
ＦＳ型ＩＧＢＴでは、順方向バイアスの印加時にバッファ層に強電界がかかり、逆阻止型ＩＧＢＴでは、逆バイアスの印加時に素子の裏面側のＰＮ接合部に強電界がかかる。しかし、これらの素子では、裏面側のＰＮ接合深さが０．３μｍと薄いため、裏面側の表面にわずかな傷が入ると、容易にパンチスルーを生じ、素子本来の機能が損なわれてしまう。
【００１３】
一方、コレクタ電極としてＡｌ等の金属を蒸着またはスパッタすると、図３に示すように、コレクタ層８となるシリコン（Ｓｉ）とコレクタ電極９となる金属電極との界面に、シリコン中に突出する金属のスパイク１１が生じやすい。ＦＳ型ＩＧＢＴにおいて、このスパイク１１がバッファ層１０に達すると、漏れ電流不良を引き起こす。また、逆阻止型ＩＧＢＴにおいて、スパイク１１がＰＮ接合部に達すると、逆耐圧不良や逆漏れ電流不良を引き起こす。上述した薄型ＩＧＢＴでは、コレクタ層の厚さが薄いため、スパイク１１が生じないように基板裏面に金属電極を形成することが、不良低減を図る上で重要である。
【００１４】
ところで、高周波回路に用いられるディスクリートの可変容量ダイオードにおいて、シリコン濃度が３％以上５％以下のアルミニウムシリコン（Ａｌ−Ｓｉ）を用いてアノード電極を形成することにより、シリコンの拡散層へのアルミニウムスパイクを防止するようにしたものが公知である（例えば、特許文献１参照。）。この特許文献１には、高密度集積回路（ＬＳＩ）では、従来、アルミニウムスパイクを防止するためにシリコン濃度が１〜２重量％のアルミニウムシリコンの電極を用いていることが記載されている。
【００１５】
【特許文献１】特開２００２−３４３９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記特許文献１に開示されたアルミニウムシリコン電極は、ディスクリートの可変容量ダイオードまたはＬＳＩ用に適した電極であり、ＩＧＢＴ等の電力用半導体素子の裏面電極においてアルミニウムスパイクが発生するのを回避するのには、適当ではない。特に、バックグラインド等により薄くされた基板の裏面に対してイオン注入を行い、基板裏面に沿って浅い不純物拡散層を形成したパワー半導体素子の場合、アルミニウムスパイクの発生を防ぐためには、アルミニウムシリコン電極のシリコン濃度を最適化する必要がある。また、バックグラインド後の基板が非常に薄いため、アルミニウムシリコン電極が厚いと基板に反りが生じ、基板が割れてしまうなどの不具合があるため、アルミニウムシリコン電極の厚さも最適化する必要がある。
【００１７】
この発明は、上述した従来技術による問題点を解消するため、アルミニウムシリコン等でできた裏面電極の厚さやシリコン濃度を最適化することにより、素子の裏面に電極を有する９０〜２００μｍの厚さの半導体素子を高い良品率で製造することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、以下の特徴を有する。ＦＳ型ＩＧＢＴを製造する場合には、まず、シリコン基板の第１の主面側に素子の表面構造を形成する。その後、第２の主面を加工して基板を５０μｍ以上２００μｍ以下の厚さにしてから、第２の主面側にイオン注入等によりバッファ層とコレクタ層を形成する。その後、裏面電極となるアルミニウムシリコン膜をコレクタ層に接して形成する。
【００１９】
アルミニウムシリコン膜におけるシリコン濃度は、０．５ｗｔ％以上であるのが適当である。また、アルミニウムシリコン膜の厚さは、０．３μｍ以上１．０μｍ以下であるのが適当である。アルミニウムシリコン膜の厚さがこの範囲にある場合には、アルミニウムシリコン膜におけるシリコン濃度は、２ｗｔ％以下、好ましくは１ｗｔ％以下であるのが適当である。アルミニウムシリコン膜の表面にチタン（Ｔｉ）またはモリブデン（Ｍｏ）からなるバッファ金属膜を形成してもよい。また、バッファ金属膜の表面に半田接合金属膜を形成し、さらに半田接合金属膜の表面に保護金属膜を形成してもよい。
【００２０】
逆阻止型ＩＧＢＴを製造する場合には、裏面電極として、アルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜をコレクタ層に接して形成する。このときのアルミニウム合金膜のシリコン濃度は問わない。あるいは、アルミニウム合金膜が０．３μｍよりも薄い場合、例えば０．１μｍ程度である場合には、シリコンの濃度が２ｗｔ％以上のアルミニウム合金膜をコレクタ層に接して形成することによって、裏面電極を形成してもよい。ＦＳ型ＩＧＢＴの場合も同様である。この発明によれば、漏れ電流不良や逆耐圧不良や逆漏れ電流不良の原因となるアルミニウムスパイクの発生を防ぐことができる。
【発明の効果】
【００２１】
本発明にかかる半導体素子の製造方法によれば、アルミニウムシリコン等でできた裏面電極の厚さやシリコン濃度を最適化することにより、アルミニウムスパイクの発生を防ぐことができる。従って、素子の裏面に電極を有する９０〜２００μｍの厚さの半導体素子を高い良品率で製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２３】
実施の形態１．
図２および図４〜図８は、本発明方法を適用してＦＳ型ＩＧＢＴを製造する方法を説明するための断面図である。まず、図２および図４に示すように、活性層（ドリフト層）１となるｎ-ＦＺ基板（ＦＺ−Ｎ）の表面側に、ベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極および絶縁保護膜（図２では、省略）よりなる表面側素子構造部１２を形成する。
【００２４】
ゲート酸化膜は、例えば酸化シリコン（ＳｉＯ2）でできている。ゲート電極は、例えばポリシリコンでできている。層間絶縁膜は、例えばＢＰＳＧでできている。エミッタ電極は、例えばアルミニウムシリコン膜でできている。アルミニウムシリコン膜は、安定した接合性を有する低抵抗配線を実現するために、３５０〜４５０℃程度の低温で熱処理される。絶縁保護膜は、例えばポリイミド膜でできている。
【００２５】
ついで、図５に示すように、基板の裏面を、バックグラインド、ポリッシュまたはエッチング等（以下、これらをまとめてバックグラインド等とする）の加工方法を単独または組み合わせて研削し、基板を５０μｍ以上２００μｍ以下の厚さ、例えば１００μｍの厚さとする。なお、エッチングの場合、厳密には研削ではないが、本明細書では、基板を薄くする手段については問わないので、エッチングを含めて研削とする。
【００２６】
ついで、図６に示すように、基板の裏面から、例えばｎ型イオンであるリンと、ｐ型イオンであるボロンをイオン注入し、電気炉で３５０〜４５０℃の熱処理（アニール）を行い、基板裏面側にバッファ層１０およびコレクタ層８を形成する。その後、図７に示すように、基板の裏面、すなわちコレクタ層８の表面に、多層膜よりなるコレクタ電極（裏面電極）９の第１層目の導電膜として、アルミニウムシリコン膜を蒸着またはスパッタにより形成する。
【００２７】
その際、アルミニウムシリコン膜を、そのシリコン濃度が０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下となり、かつその厚さが０．３μｍ以上となるように形成する。ただし、アルミニウムシリコン膜が１．０μｍよりも厚くなると、基板の反りが大きくなり、組み立て不良が増加するため、好ましくない。このような条件でアルミニウムシリコン膜を形成することにより、アルミニウムスパイクの発生を防ぐことができるので、組み立て時の不良発生率を低減することができる。
【００２８】
アルミニウムシリコン膜の形成に続いて、チタン、ニッケルおよび金などの複数の金属を蒸着またはスパッタにより形成し、コレクタ電極９を形成する。チタン膜、ニッケル膜および金膜は、それぞれバッファ金属膜、半田接合金属膜および保護金属膜である。なお、バッファ金属膜をモリブデンで形成してもよい。
【００２９】
最後に、図８に示すように、コレクタ電極９側にダイシングテープ１３を貼り付けてダイシングを行い、複数のチップ１４に分割する。各チップ１４は、そのコレクタ電極９が装置の固定部材に半田付けされ、かつエミッタ電極等の表面電極にアルミワイヤ電極が超音波ワイヤボンディング装置により固着されることにより、種々の装置に実装される。
【００３０】
図９は、上述した厚さおよびシリコン濃度を満たすアルミニウムシリコン膜を蒸着またはスパッタによりシリコンの表面に形成した後、王水を用いてそのアルミニウムシリコン膜を剥がしてシリコン面を露出させ、その表面状態を観察した電子顕微鏡写真である。図１０は、アルミニウムシリコン膜の代わりにアルミニウム膜を形成した後、王水を用いてそのアルミニウム膜を剥がしてシリコン面を露出させ、その表面状態を観察した電子顕微鏡写真である。図１０では、アルミニウムスパイクによってできた傷が観察されるが、図９にはその傷が認められない。つまり、実施の形態１によれば、アルミニウムスパイクの発生を防ぐことができる。
【００３１】
なお、コレクタ電極９の、コレクタ層８と接する第１層目を、０．３μｍ以上の厚さのアルミニウム膜とするとアルミニウムスパイクの発生を小さくすることができる。また、０．３μｍ以上の厚さのアルミニウム合金膜（シリコンの濃度は問わない）とするとアルミニウムスパイクの発生を防ぐかあるいは小さくすることができる。また、そのコレクタ電極９の第１層目を０．３μｍよりも薄いアルミニウム合金膜とする場合、例えば０．１μｍ程度の厚さにする場合には、そのアルミニウム合金膜のシリコン濃度を２ｗｔ％以上にするとよい。このようにしても、アルミニウムスパイクの発生を防ぐことができる。これらについては、実施の形態２で詳述する。
【００３２】
実施の形態２．
図１１〜図１４は、本発明方法を適用して逆阻止型ＩＧＢＴを製造する方法を説明するための断面図である。まず、図１１に示すように、活性層（ドリフト層）１となるｎ-ＦＺ基板の上から選択的にｐ型イオンを熱拡散させてｐ型の分離領域１５を形成する。例えば定格１２００Ｖの素子を製造する場合には、ｐ型イオンを２００μｍ程度、拡散させる。
【００３３】
ついで、図１２に示すように、ＦＺ基板の、分離領域１５で囲まれる領域の表面側に、ベース領域２、エミッタ領域３、ゲート酸化膜４、ゲート電極５、層間絶縁膜７、エミッタ電極６および図示省略した絶縁保護膜よりなる表面側素子構造部を形成する。ついで、バックグラインド等により基板の裏面を研削する。その際、図１２に点線で示すように、分離領域１５が現れるまで基板裏面を研削する。
【００３４】
ついで、図１３に示すように、基板の裏面から、ｐ型イオンを注入し、熱処理（アニール）を行って、基板裏面側にコレクタ層８を形成する。その後、コレクタ層８の表面に、多層膜よりなるコレクタ電極（裏面電極）９の第１層目の導電膜として、蒸着またはスパッタによりアルミニウム膜１６を形成する。このとき、アルミニウム膜１６の厚さを０．３μｍ以上、例えば０．６μｍの厚さに形成することによって、アルミニウムスパイクの発生を小さくすることができるので、組み立て時の不良発生率を低減することができる。
【００３５】
アルミニウム膜１６の形成に続いて、図１４に示すように、チタン、ニッケルおよび金などの複数の金属層１７を蒸着またはスパッタにより形成し、コレクタ電極９を形成する。最後に、実施の形態１と同様に、ダイシングを行って複数のチップに分割する。
【００３６】
なお、コレクタ電極９の、コレクタ層８と接する第１層目を、０．３μｍ以上の厚さのアルミニウム合金膜（シリコンの濃度は問わない）にしても同様の効果が得られる。また、そのアルミニウム合金膜の厚さを０．３μｍよりも薄くする場合、例えば０．１μｍ程度の厚さにする場合には、そのアルミニウム合金膜のシリコン濃度を２ｗｔ％以上にするとよい。このようにしても、アルミニウムスパイクの発生を防ぐことができる。
【００３７】
図１５〜図１７は、蒸着またはスパッタによりシリコンの表面に、第１層目がアルミニウム膜である多層構造の電極を形成し、熱処理した後に、王水を用いてその電極を剥がしてシリコン面を露出させ、その表面状態を観察した電子顕微鏡写真である。図１５は、アルミニウム膜の厚さが０．１μｍのものであり、シリコンの表面にアルミニウムスパイクによってできた０．２μｍ程度の深さの傷が観察される。
【００３８】
図１６および図１７は、それぞれアルミニウム膜の厚さが０．４μｍおよび０．６μｍのものであり、それぞれの断面の状態を観察した電子顕微鏡写真を図１８および図１９に示す。図１６〜図１９には、アルミニウムスパイクによる傷が小さくなったことが認められる。アルミニウム膜の厚さを０．３μｍにした場合も、同様である。
【００３９】
つまり、実施の形態２によれば、多層構造の電極の第１層目を０．３μｍ以上の厚さのアルミニウム膜にすることによって、アルミニウムスパイクの発生を防ぐことができる。図２０に、アルミニウム膜の厚さとアルミニウムスパイクによる傷の深さおよび良品率との関係を調べた結果を示す。図２０より、アルミニウム膜の厚さが０．３μｍ以上であれば、アルミニウムスパイクによる傷が、例えばコレクタ層８の厚さよりも浅くなり、良品率が向上することがわかる。
【００４０】
図２１〜図２３は、スパッタによりシリコンの表面に、第１層目がアルミニウムシリコン膜である多層構造の電極を形成し、熱処理した後に、王水を用いてその電極を剥がしてシリコン面を露出させ、その表面状態を観察した電子顕微鏡写真である。図２１は、アルミニウムシリコン膜の厚さが０．１μｍのものであり、シリコンの表面にアルミニウムスパイクによってできた傷が観察される。
【００４１】
図２２および図２３は、それぞれアルミニウムシリコン膜の厚さが０．４μｍおよび０．６μｍのものであり、いずれもアルミニウムスパイクによる傷が認められない。アルミニウムシリコン膜の厚さを０．３μｍにした場合も、同様である。特に、アルミニウムシリコン膜の厚さを０．４μｍ以上にすると、アルミニウムスパイクによる傷は皆無となる。その代わり、シリコンモジュールと呼ばれる塊が残るが、良品率に対する悪影響はない。
【００４２】
実施の形態２によれば、多層構造の電極の第１層目を０．３μｍ以上の厚さのアルミニウムシリコン膜にしても、アルミニウムスパイクの発生を防ぐことができる。図２４に、アルミニウムシリコン膜の厚さと良品率との関係を調べた結果を示す。図２４より、アルミニウムシリコン膜の厚さが０．３μｍ以上であれば、良品率が向上することがわかる。
【００４３】
図２５は、アルミニウムシリコン膜の厚さを０．１μｍとし、スパッタ装置のターゲット材料を変えてアルミニウムシリコン膜のシリコン濃度を変化させたときのシリコン濃度と良品率との関係を調べた結果を示す特性図である。図２５より、アルミニウムシリコン膜のシリコン濃度が２ｗｔ％以上になると良品率が向上することがわかる。つまり、実施の形態２によれば、多層構造の電極の第１層目であるアルミニウムシリコン膜が薄い場合、例えば０．３μｍよりも薄い場合には、シリコン濃度を２ｗｔ％以上にすることによって、アルミニウムスパイクの発生を防ぐことができる。
【００４４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００４５】
以上のように、本発明にかかる半導体素子の製造方法は、デバイス厚の薄い半導体素子を製造するのに有用であり、特に、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野や、電子レンジ、炊飯器またはストロボなどの民生機器分野に用いられるＩＧＢＴ等の電力用半導体素子の製造に適している。
【図面の簡単な説明】
【００４６】
【図１】ＮＰＴ型ＩＧＢＴの構成を示す断面図である。
【図２】ＦＳ型ＩＧＢＴの構成を示す断面図である。
【図３】金属電極からシリコン中へ伸びるスパイクを示す断面図である。
【図４】実施の形態１の製造方法を説明するためのＦＳ型ＩＧＢＴの断面図である。
【図５】実施の形態１の製造方法を説明するためのＦＳ型ＩＧＢＴの断面図である。
【図６】実施の形態１の製造方法を説明するためのＦＳ型ＩＧＢＴの断面図である。
【図７】実施の形態１の製造方法を説明するためのＦＳ型ＩＧＢＴの断面図である。
【図８】実施の形態１の製造方法を説明するためのＦＳ型ＩＧＢＴの断面図である。
【図９】アルミニウムシリコン膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図１０】アルミニウム膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図１１】実施の形態２の製造方法を説明するための逆阻止型ＩＧＢＴの断面図である。
【図１２】実施の形態２の製造方法を説明するための逆阻止型ＩＧＢＴの断面図である。
【図１３】実施の形態２の製造方法を説明するための逆阻止型ＩＧＢＴの断面図である。
【図１４】実施の形態２の製造方法を説明するための逆阻止型ＩＧＢＴの断面図である。
【図１５】アルミニウム膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図１６】アルミニウム膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図１７】アルミニウム膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図１８】アルミニウム膜を剥がした後のシリコン断面の状態を示す電子顕微鏡写真である。
【図１９】アルミニウム膜を剥がした後のシリコン断面の状態を示す電子顕微鏡写真である。
【図２０】アルミニウム膜の厚さとアルミニウムスパイクによる傷の深さおよび良品率との関係を示す特性図である。
【図２１】アルミニウムシリコン膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図２２】アルミニウムシリコン膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図２３】アルミニウムシリコン膜を剥がした後のシリコン表面の状態を示す電子顕微鏡写真である。
【図２４】アルミニウムシリコン膜の厚さと良品率との関係を示す特性図である。
【図２５】アルミニウムシリコン膜のシリコン濃度と良品率との関係を示す特性図である。
【符号の説明】
【００４７】
１  シリコン基板、ドリフト層
８  コレクタ層
９  裏面電極
１０  バッファ層
１２  表面側素子構造部
１５  第２導電型の半導体領域
１６  アルミニウム膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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