(57)【要約】【課題】 短チャネル効果の抑制、寄生直列抵抗の低下及びスパイキング現象の抑制が可能な陥没型ゲートを有する半導体素子の製造方法を提供すること。【解決手段】半導体基板３１のゲート形成領域に溝３４を形成するステップ、溝３４の両側壁にスペーサ３５ａを形成するステップ、基板３１のソース形成領域に第１導電型不純物ドープト領域３６を形成するステップ、基板３１のドレイン形成領域に第２導電型の不純物をドープした第１ＬＤＤ領域３７ａを形成するステップ、ゲート絶縁膜３９及びゲート導電膜４０を形成するステップ、エッチングによりゲート４１を形成するステップ、ゲート４１の両側の基板の表層部に第２ＬＤＤ領域３７ｂを形成するステップ、ゲート４１の両側壁にゲートスペーサ４３を形成するステップ及びゲート４１両側の基板表層部に非対称構造のソース領域４４ａ、ドレイン領域４４ｂを形成するステップを含む。【選択図】 図３Ｇ
2007013080.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のゲート形成領域に溝を形成するステップと、
該溝の両側壁にスペーサを形成するステップと、
前記スペーサに隣接する前記半導体基板のソース形成領域に、１次傾斜イオン注入により第１導電型の不純物元素を注入し、不純物ドープト領域を形成するステップと、
前記スペーサに隣接する前記半導体基板のドレイン形成領域に、２次傾斜イオン注入により第２導電型の不純物元素を注入し、第１ＬＤＤ領域を形成するステップと、
前記溝及び前記スペーサを含む前記半導体基板上に、ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
エッチングにより、前記ゲート導電膜及び前記ゲート絶縁膜を除去し、ゲートを形成するステップと、
不純物元素をイオン注入することにより、前記ゲートの両側における前記半導体基板の表層部に、第２ＬＤＤ領域を形成するステップと、
前記ゲートの両側壁にゲートスペーサを形成するステップと、
前記ゲートスペーサを含むゲートの両側における前記半導体基板の表層部に、非対称構造のソース領域及びドレイン領域を形成するステップと、
を含むことを特徴とする半導体素子の製造方法。 
【請求項２】
前記溝を、５００〜１０００Åの深さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。 
【請求項３】
前記溝を形成するステップと前記スペーサを形成するステップとの間に、しきい値電圧調節用のイオン注入を実施するステップを、さらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。 
【請求項４】
前記しきい値電圧調節用のイオン注入を、傾斜角１０〜２０゜の傾斜イオン注入法により実施することを特徴とする請求項３に記載の半導体素子の製造方法。 
【請求項５】
前記しきい値電圧調節用のイオン注入を、前記半導体基板を１８０゜回転させることにより、２回実施することを特徴とする請求項４に記載の半導体素子の製造方法。 
【請求項６】
前記スペーサを、ポリシリコンで形成することを特徴とする請求項１に記載の半導体素子の製造方法。 
【請求項７】
前記スペーサを、５００〜１５００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。 
【請求項８】
前記不純物ドープト領域を、前記第１導電型であるｐ型不純物の濃度が１×１０１８〜５×１０１８イオン／ｃｍ３になるように、前記１次傾斜イオン注入法により形成することを特徴とする請求項１に記載の半導体素子の製造方法。 
【請求項９】
前記第１ＬＤＤ領域を、前記第２導電型であるｎ型不純物の濃度が１×１０１８〜１×１０２０イオン／ｃｍ３になるように前記２次傾斜イオン注入法により形成することを特徴とする請求項１に記載の半導体素子の製造方法。 
【請求項１０】
前記溝の側壁にスペーサを形成するステップと前記不純物ドープト領域を形成するステップとの間、又は前記不純物ドープト領域を形成するステップと前記ゲート絶縁膜及び前記ゲート導電膜を順に形成するステップとの間に、前記溝の底面における前記半導体基板の露出部をリセスするステップを、さらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。 
【請求項１１】
前記溝の底面における前記半導体基板の露出部を、深さ３００〜５００Åリセスすることを特徴とする請求項１０に記載の半導体素子の製造方法。 
【請求項１２】
前記溝の底面における前記半導体基板の露出部をリセスするステップと前記ゲート絶縁膜及び前記ゲート導電膜を順に形成するステップとの間に、しきい値電圧調節用のイオン注入を実施するステップを、さらに含むことを特徴とする請求項１０に記載の半導体素子の製造方法。 
【請求項１３】
前記第２ＬＤＤ領域を形成のためのイオン注入を、傾斜イオン注入法により実施することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳しくは、信頼性を向上させることができる陥没型ゲートを有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高くなるに伴って、トランジスタのチャネル長さが大幅に短くなってきている。チャネル長が短くなり、ソース／ドレイン領域間における電荷共有（charge sharing）現象が増加すると、ゲートの制御性能が低下する、いわゆる短チャネル効果が発生しやすくなる。この短チャネル効果によって、しきい値電圧Ｖｔが急激に低くなり、ＤＩＢＬ（Drain Induced Barrier Lowering）効果などが発生するので、素子の作動に障害が生じる。 
【０００３】
また、素子の集積度が高くなると、ソース／ドレイン形成領域に過剰のイオンが注入され、ソース／ドレイン領域の深さが浅くなる。その結果、スパイキング（spiking）現象が発生し、寄生直列抵抗(parasitic series resistance)が増加するという問題が生じる。スパイキング現象が生じると、ソース／ドレイン領域と金属物質とのコンタクトの際、接合領域のシリコン膜と金属物質とが反応するので、ソース／ドレイン領域がその役割をほとんど果たすことができなくなる。寄生直列抵抗の増加は、接合領域におけるシリコン膜の厚さが薄く、シリコン膜自体の抵抗が増加することによって生じる現象である。寄生直列抵抗が増加すると、ソース／ドレイン間の実際の電圧差が低下するので、素子を駆動させるのに必要な電圧が高くなる。
【０００４】
このような短チャネル効果、スパイキング効果及び寄生直列抵抗の増加などの問題を防止するために、チャネルの有効線幅を広くし、ソース／ドレイン領域のシリコン膜を厚く形成することができるいくつかの技術が開発されている。 
【０００５】
その例として、第１に、半導体基板に溝を形成し、その溝上にゲートを形成することにより、ソース／ドレイン領域のシリコン膜を厚くする陥没型ゲート（「リセスゲート」と記すこともある）形成技術、第２に、半導体基板の内部にゲートを形成することにより、チャネルの有効長を長くすることにより、接合領域のシリコン膜の厚さを厚くする埋没ゲート形成技術が挙げられる。
【０００６】
以下に、上記従来のリセスゲート形成技術及び埋没ゲート形成技術について簡単に説明する。 
【０００７】
図１Ａ及び図１Ｂはリセスゲート形成技術を利用した従来の技術に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【０００８】
図１Ａは、ゲート形成用の酸化膜を形成した段階における素子の構造を示す断面図である。図１Ａに示したように、半導体基板（以下、「基板」と略記することがある）１上にパッド酸化膜２及びパッド窒化膜３を順に形成した後、パッド窒化膜３及びパッド酸化膜２の一部をエッチングにより除去することにより、基板１のゲート形成領域を露出させる（図示省略）。その後、ＬＯＣＯＳ（Local oxidation silicon）法を利用し、基板１の露出領域を局部的に熱酸化させることにより酸化膜４を形成する。 
【０００９】
図１Ｂは、ソース／ドレイン領域を形成した段階における素子の構造を示す断面図である。図１Ｂに示したように、酸化膜４の一部に所定の深さの凹部（リセス部）を形成した後、その凹部に導電膜５及びハードマスク膜６を埋め込むことによりゲート７を形成する。さらに、パッド窒化膜３を除去した後、ゲート７の両側壁にスペーサ８を形成する。次に、ソース／ドレイン形成領域にイオン注入を行うことにより、ゲート７の両側における基板の表層部にソース／ドレイン領域９を形成する。 
【００１０】
その後、図示してはいないが、通常工業的に採用されている一連の工程を順に実施することにより半導体素子を完成させる。 
【００１１】
図２は、埋没ゲート形成技術を利用した従来の半導体素子の製造方法を説明するための図であり、素子の構造を示す断面図である。 
【００１２】
図２に示したように、半導体基板２１のゲート形成領域に所定の深さの凹部を形成した後、形成された凹部にゲート絶縁膜２２及びゲート導電膜２３からなるゲート２４を形成する。その後、ソース／ドレイン形成領域にイオン注入を行うことにより、ゲート２４の両側における半導体基板２１の表層部にソース／ドレイン領域２５を形成する。 
【００１３】
次に、エッチングにより、ゲート２４の上部及びその両側の基板部を所定の厚さだけ除去することにより凹部を形成した後、形成された凹部にキャッピング絶縁膜２６を埋め込む。このキャッピング絶縁膜２６は、ゲート２４を保護するだけではなく、ソース領域とドレイン領域とを電気的に分離する役割を果たす。
【００１４】
その後、図示してはいないが、通常工業的に採用されている一連の工程を順に実施することにより半導体素子を完成させる。
【００１５】
上記従来の技術のうち、前者の方法は、チャネル領域とソース／ドレイン領域との段差が、ＬＯＣＯＳ法による酸化膜４の形成時に半導体基板１に形成される酸化膜４の厚さのみに依存する。そのために、チャネル領域とソース／ドレイン領域の段差を十分大きくすることができないので、寄生直列抵抗の低下及びスパイキング現象の抑制には限界がある。また、ＬＯＣＯＳ法により酸化膜を形成させる際、酸化膜の両端がバーズビーク状になるので、ゲートの線幅を狭くすることにも限界がある。 
【００１６】
また、上記従来の技術のうち、後者の方法の場合は、ゲート２４の有効線幅を広くすることができる点では有効な方法である。しかし、ゲート２４の両側面におけるゲート−絶縁膜−シリコン膜のオーバーラップ部の面積が増加するために、形成されたトランジスタは、寄生静電容量が一般的なプレーナチャネル構造を有するトランジスタに比べ、少なくとも５０％増加するという問題がある。そのために、後者の方法で形成された半導体素子ではＲＣ遅延が生じるので、高速動作素子を実現する点では不利である。特に、後者の方法で形成された半導体素子は、ゲートの隅部におけるゲート絶縁膜の厚さが薄いため、ＧＩＤＬ（Gate Induced Drain Leakage）が生じ、チャネル隅部で電界が分散するので、その箇所でのチャネルの形成が難しい。そのために、寄生抵抗が増加して電流特性が低下する。 
【００１７】
さらに、上記従来の技術の場合には、ソース／ドレイン領域間に望しくない電流が流れる、いわゆるパンチスルー現象を抑制するのには限界があり、素子の動作特性を含む信頼性の低下という問題がある。 
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は上記従来の技術の問題点を解決するためになされたものであって、本発明の目的は、短チャネル効果を効果的に抑制すると共に、寄生直列抵抗を低下させ、スパイキング現象を抑制することができる、陥没型ゲートを有する半導体素子の製造方法を提供することにある。 
【００１９】
また、本発明の別の目的は、チャネルの隅部における電界の分散を防止し、電流特性を向上させることができる、陥没型ゲートを有する半導体素子の製造方法を提供することにある。
【００２０】
本発明のさらに別の目的は、ソース／ドレイン領域間のパンチスルー現象の抑制により、素子の信頼性を向上させることができる、陥没型ゲートを有する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
前記目的を達成するための本発明に係る半導体素子の製造方法は、半導体基板のゲート形成領域に溝を形成するステップと、該溝の両側壁にスペーサを形成するステップと、前記スペーサに隣接する前記半導体基板のソース形成領域に、１次傾斜イオン注入により第１導電型の不純物元素を注入し、不純物ドープト領域を形成するステップと、前記スペーサに隣接する前記半導体基板のドレイン形成領域に、２次傾斜イオン注入により第２導電型の不純物元素を注入し、第１ＬＤＤ領域を形成するステップと、前記溝及び前記スペーサを含む前記半導体基板上に、ゲート絶縁膜及びゲート導電膜を順に形成するステップと、エッチングにより、前記ゲート導電膜及び前記ゲート絶縁膜を除去し、ゲートを形成するステップと、不純物元素をイオン注入することにより、前記ゲートの両側における前記半導体基板の表層部に、第２ＬＤＤ領域を形成するステップと、前記ゲートの両側壁にゲートスペーサを形成するステップと、前記ゲートスペーサを含むゲートの両側における前記半導体基板の表層部に、非対称構造のソース領域及びドレイン領域を形成するステップとを含むことを特徴としている。
【００２２】
前記溝は、５００〜１０００Åの深さに形成することが好ましい。
【００２３】
また、前記溝を形成するステップとスペーサを形成するステップとの間に、しきい値電圧調節用のイオン注入を実施するステップを、さらに含むことが好ましい。
【００２４】
また、前記しきい値電圧調節用のイオン注入を、傾斜角１０〜２０゜の傾斜イオン注入法により実施することが好ましい。
【００２５】
また、前記しきい値電圧調節用のイオン注入を、前記半導体基板を１８０゜回転させて２回実施することが好ましい。
【００２６】
また、前記スペーサを、ポリシリコンにより、５００〜１５００Åの厚さに形成することが好ましい。
【００２７】
また、前記不純物ドープト領域を、前記第１導電型であるｐ型不純物の濃度が１×１０１８〜５×１０１８イオン／ｃｍ３になるように、前記１次傾斜イオン注入法により形成することが好ましい。
【００２８】
また、前記第１ＬＤＤ領域を、前記第２導電型であるｎ型不純物の濃度が１×１０１８〜１×１０２０イオン／ｃｍ３になるように、前記２次傾斜イオン注入法により形成することが好ましい。
【００２９】
また、前記溝の側壁にスペーサを形成するステップと前記不純物ドープト領域を形成するステップとの間、又は前記不純物ドープト領域を形成するステップと前記ゲート絶縁膜及び前記ゲート導電膜を順に形成するステップとの間に、前記溝の底面における前記半導体基板の露出部をリセスするステップを、さらにに含むことが好ましい。
【００３０】
また、前記溝の底面の露出部を、深さ３００〜５００Åリセスすることが好ましい。
【００３１】
また、前記溝の底面をリセスするステップと前記ゲート絶縁膜及び前記ゲート導電膜を順に形成するステップとの間に、前記しきい値電圧調節用のイオン注入を実施するステップを、さらに含むことが好ましい。
【００３２】
また、前記第２ＬＤＤ領域を形成のためのイオン注入を、傾斜イオン注入法により実施することが好ましい。
【発明の効果】
【００３３】
本発明に係る半導体素子の製造方法によれば、基板のゲート形成領域をリセスすることにより溝を形成し、ソース形成領域にハローイオン注入された領域を形成すると共に、ドレイン形成領域にＬＤＤ領域を形成して、非対称構造の接合領域を有する陥没型ゲートを形成する。この方法により、接合領域におけるシリコン層の厚さを、従来の方法に比べて厚く形成することができためチャネル長が長くなる。そのため、寄生直列抵抗を効果的に低下させることができ、スパイキング現象及びＤＩＢＬのような短チャネル効果を抑制できるとともに、ソース／ドレイン間のパンチスルー現象を効果的に抑制することができ、オフ（off）漏洩電流を防止しチャネル抵抗を低下させることができる。したがって、素子の特性を効果的に改善することができる。 
【００３４】
また、本発明に係る半導体素子の製造方法によれば、基板をリセスする深さ及びリセスされた基板の側壁に形成するポリシリコンスペーサの厚さを調節することにより、チャネルの最終的な長さを容易に調節できるので、素子の特性を制御しやすいという利点がある。 
【００３５】
さらに、本発明に係る製造方法を、論理回路素子またはＤＲＡＭ周辺領域のトランジスタなど、１つのアクティブ領域に１つのゲートラインが形成される半導体素子の製造に適用した場合、ソース形成領域へのハローイオン注入時及びドレイン形成領域へのＬＤＤ形成のためのイオン注入時に、マスキング工程を必要としないという工程上の利点がある。
【００３６】
さらに、本発明に係る製造方法おいて、基板のゲート形成領域を２段階に分けてリセスすることにより、二段構造の溝を形成する場合には、チャネルの有効長をより長くすることができるので、パンチスルーをより効果的に抑制することができる。また、チャネル部のしきい値電圧を調節するためのイオン注入を２段階で実施することによって、チャネル領域と接合領域とが接する部分の不純物濃度を容易に調節することができるので、短チャネル効果をより改善することができる。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照し、本発明の好ましい実施の形態に係る半導体素子の製造方法を詳細に説明する。 
【００３８】
図３Ａ〜図３Ｈは、本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【００３９】
図３Ａは、基板にゲート形成領域用の溝を形成した段階における素子の構造を示す断面図である。図３Ａに示したように、半導体基板３１上に、例えば、厚さ５０〜１００Åのパッド酸化膜３２を形成した後、パッド酸化膜３２上に厚さ１５００Å以上のパッド窒化膜３３を形成する。その後、通常工業的に採用されているエッチング法によって、パッド窒化膜３３及びパッド酸化膜３２を順に除去することにより、基板３１のゲート形成領域を露出させる。さらに、残ったパッド窒化膜３３をエッチングバリアとして利用し、エッチングにより、露出した基板３１部に、例えば、深さ５００〜１０００Å程度のゲート形成領域用の溝３４を形成する。 
【００４０】
次に、しきい値電圧を調節するために、溝３４に対して、例えばボロンなど、第１導電型の不純物元素のイオン注入（Ｖｔ調節イオン注入）を行い、リセスチャネル（溝３４）の側壁部のボロン濃度が所定の値になるようにする。この際、しきい値電圧調節用のイオン注入は、例えば、エネルギ（加速電圧）１０〜３０ＫｅＶ、傾斜角（イオンの注入角）１０〜２０゜の条件で、ボロンの濃度が１．０×１０１６〜１．０×１０１７イオン／ｃｍ３となるようにする。また、このイオン注入は、基板３１を１８０゜回転させて２回行うことが好ましい。 
【００４１】
図３Ｂは、基板の全面にポリシリコン膜を形成した段階における素子の構造を示す断面図である。図３Ｂに示したように、基板３１の全面、すなわち溝３４及びパッド窒化膜３３を含む全面に、ドーピングされていないポリシリコン膜（非ドープトポリシリコン膜）３５を、例えば、厚さ５００〜１５００Åで共形に形成する。 
【００４２】
図３Ｃは、ソース形成領域にｐ型不純物がドープされた段階における素子の構造を示す断面図である。図３Ｃに示したように、異方性エッチングを行い、非ドープトポリシリコン膜３５のうち、溝３４内の基板３１の側壁に位置するポリシリコン膜３５を残すことにより、ポリシリコンスペーサ３５ａを形成する。その後、１次傾斜イオン注入により、一方側のポリシリコンスペーサ３５ａに隣接した基板３１のソース形成領域に、第２導電型のｐ型不純物元素を注入することにより、ｐ型不純物ドープト領域３６を形成する。
【００４３】
ここで、ハロー(halo)イオン注入に相当する１次イオン注入の際には、ｐ型不純物の濃度が、例えば、１×１０１８〜５×１０１８イオン／ｃｍ３となるようにイオンを注入する。また、ポリシリコンスペーサ３５ａ間に露出した基板３１には、ｐ型不純物が注入されないようにする。
【００４４】
図３Ｄは、ドレイン形成用の第１ＬＤＤ領域を形成した段階における素子の構造を示す断面図である。図３Ｄに示したように、２次傾斜イオン注入により、他方側のポリシリコンスペーサ３５ａに隣接した基板３１のドレイン形成領域に、ｎ型不純物を注入することにより、第１ＬＤＤ領域３７ａを形成する。
【００４５】
上記第１ＬＤＤ領域３７ａを形成するための２次傾斜イオン注入の際には、ｎ型不純物の濃度が、例えば、１×１０１８〜１×１０２０イオン／ｃｍ３となるようにイオンを注入する。また、ポリシリコンスペーサ３５ａ間に露出した基板３１には、ｎ型不純物が注入されないようにする。
【００４６】
本発明の実施の形態に係る半導体素子の製造方法では、上記のように、ソース形成領域には、１次傾斜イオン注入によりｐ型不純物ドープト領域３６を形成し、ドレイン形成領域には、２次傾斜イオン注入により、ｎ型不純物がドープされた第１ＬＤＤ領域３７ａを形成する。この際、ｐ型不純物ドープト領域３６及び第１ＬＤＤ領域３７ａを、チャネル形成領域に隣接するように形成する。 
【００４７】
上記ソース形成領域としてのｐ型不純物ドープト領域３６は、ソース／ドレイン領域間のパンチスルー現象を抑制するだけではなく、ソース領域の電界を減少させることにより、オフ漏洩電流の発生を抑制する役割をする。また、ドレイン形成領域としての第１ＬＤＤ領域３７ａは、チャネルの隅部の電界分散を補償する作用を有している。そのために、その部分でのチャネル形成が容易になり、その結果、チャネル抵抗が低下して電流特性が向上する。
【００４８】
図３Ｅは、ゲート導電膜を形成した段階における素子の構造を示す断面図である。図３Ｅに示したように、溝３４及びパッド窒化膜３３上の全面に、ゲート絶縁膜３９及びゲート導電膜４０を順に形成する。 
【００４９】
図３Ｆは、ゲートを形成した段階における素子の構造を示す断面図である。図３Ｆに示したように、機械的化学的研磨（ＣＭＰ）により、ゲート導電膜４０及びゲート絶縁膜３９を除去した後、露出したパッド窒化膜３３を除去することにより、パッド酸化膜３２を露出させる。これらの処理により、ゲート絶縁膜３９及びゲート導電膜４０で構成されたゲート４１を形成する。上記パッド窒化膜３３を除去する際、ゲート絶縁膜３９のうち、パッド窒化膜３３の側壁に形成されていた部分が除去される。次に、ゲート４１をイオン注入バリアとして利用して、ｎ型不純物を注入する。この場合、例えば１５゜以上の角度でイオンを注入することにより、ゲート４１の両側における基板３１の表層部に第２ＬＤＤ領域３７ｂを形成する。
【００５０】
図３Ｇは、ソース／ドレイン領域を形成した段階における素子の構造を示す断面図である。図３Ｇに示したように、ゲート４１を含む全面に、キャッピング絶縁膜４２を形成する。このキャッピング絶縁膜４２は、ゲート４１を保護する目的で形成され、下部に酸化膜を有する窒化膜で構成されている。次に、キャッピング絶縁膜４２で囲まれたゲート４１の両側壁に、酸化膜及び窒化膜で構成されたゲートスペーサ４３を形成する。その後、ｎ型不純物をイオン注入（Ｓ／Ｄイオン注入）することにより、ゲートスペーサ４３を含むゲート４１の両側における基板３１の表層部にソース領域４４ａ、ドレイン領域４４ｂを形成する。この際、ソース領域４４ａ、ドレイン領域４４ｂは、図３Ｇに示したように、ドレイン領域４４ａの方がソース接合領域４４ｂより深く形成された非対称構造を有している。 
【００５１】
このように、本発明の実施の形態に係る半導体素子の製造方法では、基板３１のゲート形成領域に溝３４を形成し、ソース形成領域にハローイオン注入された領域を形成すると共に、ドレイン形成領域に第１ＬＤＤ領域３７ａを形成する。それによって、非対称構造の接合領域を有する陥没型ゲートを形成する。したがって、上記の方法によれば、接合領域におけるシリコン層の厚さを厚くすることができるとともに、チャネル長を長くすることができるので、寄生直列抵抗を効果的に低下させることができる。さらに、スパイキング現象及びＤＩＢＬのような短チャネル効果が抑制されるだけではなく、ソース／ドレイン間のパンチスルー現象が抑制され、オフ漏洩電流が少なくなり、チャネル抵抗が低下するので、素子の電流特性を向上させることができる。 
【００５２】
以後、図示してはいないが、通常工業的に採用されている一連の工程を順に実施することにより、半導体素子を完成させる。
【００５３】
図４Ａ〜図４Ｄは、本発明の別の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。なお、既に説明した実施の形態の場合と同じ構成要素は、同じ符号で表示する。
【００５４】
図４Ａは、図３Ａ〜３Ｇに示した製造方法における図３Ｄの段階に対応する素子の構造を示す断面図である。図４Ａに示したように、図３Ａから図３Ｄまでの処理により、側壁にポリシリコンスペーサ３５ａを有する溝３４が形成される。さらに、ポリシリコンスペーサ３５ａに隣接したソース形成領域には、１次傾斜イオン注入により、ｐ型不純物ドープト領域３６が形成され、ドレイン形成領域には、ｎ型不純物の２次傾斜イオン注入により、第１ＬＤＤ領域３７ａが形成されている。ここで、溝３４は、明確に区別するために、以下の説明では第１溝３４と記す。 
【００５５】
別の実施の形態に係る半導体素子の製造方法の場合には、第１溝３４の底部から基板３１のさらに深い領域に、第１溝３４より幅が狭い第２溝３８を形成する。ここで、第２溝３８の深さは、第１溝３４の底部から、例えば、３００〜５００Åとする。次に、しきい値電圧を調節するためのイオン注入により、第２溝３８が形成された下部メインリセスチャネル部におけるボロン濃度を所定の値にする。このしきい値電圧調節用のイオン注入は、第１溝３４を形成した後に実施する、しきい値電圧調節用のイオン注入に続く２次イオン注入である。しきい値電圧調節用のイオン注入の場合には、イオンの注入角に傾斜を設けない条件下で、例えば、２０〜４０ＫｅＶのエネルギにより、不純物濃度が１．０×１０１７〜１．０×１０１８イオン／ｃｍ３になるようにする 
図４Ｂは、ゲート導電膜を形成した段階における素子の構造を示す断面図である。図４Ｂに示したように、第２溝３８及びパッド窒化膜３３含む全面にゲート絶縁膜３９を形成した後、第１溝３４及び第２溝３８を埋め込むようにゲート導電膜４０を形成する。 
【００５６】
図４Ｃは、第２ＬＤＤ領域を形成した段階における素子の構造を示す断面図である。ＣＭＰによりゲート導電膜４０及びゲート絶縁膜３９を除去することにより、パッド窒化膜３３を露出させた後（図示省略）、露出したパッド窒化膜３３を除去する。これらの処理により、図４Ｃに示したように、ゲート絶縁膜３９及びゲート導電膜４０で構成されたゲート４１を形成する。その後、ゲート４１をイオン注入用バリアとして利用し、例えば、イオンの傾斜角１５゜以上の条件でｎ型不純物を傾斜イオン注入することにより、ゲート４１の両側における基板３１の表層部に、第２ＬＤＤ領域３７ｂを形成する。
【００５７】
図４Ｄは、ソース／ドレイン領域を形成した段階における素子の構造を示す断面図である。図４Ｄに示したように、ゲート４１及びパッド酸化膜３２を含む全面にキャッピング絶縁膜４２を形成した後、キャッピング絶縁膜４２で囲まれたゲート４１の両側壁にゲートスペーサ４３を形成する。その後、ｎ型不純物のイオン注入を行うことにより、ゲートスペーサ４３を含むゲート４１の両側における基板の表層部に、ソース領域４４ａ、ドレイン領域４４ｂを形成する。この際、図４Ｄに示したように、ドレイン領域４４ｂの方が、ソース領域４４ａより深く形成された非対称構造になるようにする。 
【００５８】
以後、図示してはいないが、通常工業的に採用されている工程を実施することにより、半導体素子を完成させる。
【００５９】
上記本発明の別の実施の形態に係る製造方法の場合には、第１溝３４の底面より深い領域に第２溝３８が形成されるので、チャネルの有効長がより長くなり、ソース／ドレイン間の電荷共有が抑制され、パンチスルー現象をより効果的に抑制することができる。 
【００６０】
また、第１溝３４の底面に第２溝３８を形成する場合、第１溝３４の両側壁に形成するポリシリコンスペーサ３５ａの厚さと第２溝３８の深さとの関係を調節することにより、最終的なチャネル長を容易に調節できるので、素子特性を制御しやすいという利点がある。 
【００６１】
さらに、上記本発明の別の実施の形態に係る製造方法の場合には、チャネル部のしきい値電圧を調節するための不純物イオンの注入を、傾斜イオン注入を用いて２段階に分けて実施するようになっている。この場合、チャネル領域と接合領域が接する部分における不純物濃度を容易に調節することができるので、短チャネル効果をより効果的に防止することができるという利点がある。 
【００６２】
以上、本発明に係る半導体素子の製造方法を、特定の実施の形態に関連付けて図面を用いて説明したが、本発明は上記実施の形態に限定されない。本発明は、特許請求の範囲に記載された技術的思想を逸脱しない範囲内で様々な改良及び変形が可能であることを当業者であれば容易に理解できるであろう。
【図面の簡単な説明】
【００６３】
【図１Ａ】リセスゲート形成技術を利用した従来の技術に係る半導体素子の製造方法を説明するための図であり、ゲート形成用の酸化膜を形成した段階における素子の構造を示す断面図である。
【図１Ｂ】リセスゲート形成技術を利用した従来の技術に係る半導体素子の製造方法を説明するための図であり、ソース／ドレイン領域を形成した段階における素子の構造を示す断面図である。
【図２】埋没ゲート形成技術を利用した従来の技術に係る半導体素子の製造方法を説明するための図であり、素子の構造を示す断面図である。
【図３Ａ】本発明の一実施の形態に係る半導体素子の製造方法を説明するための図であり、基板にゲート形成領域用の溝を形成した段階における素子の構造を示す断面図である。
【図３Ｂ】本発明の一実施の形態に係る半導体素子の製造方法を説明するための図であり、基板の全面にポリシリコン膜を形成した段階における素子の構造を示す断面図である。
【図３Ｃ】本発明の一実施の形態に係る半導体素子の製造方法を説明するための図であり、ソース形成領域にｐ型不純物がドープされた段階における素子の構造を示す断面図である。
【図３Ｄ】本発明の一実施の形態に係る半導体素子の製造方法を説明するための図であり、ドレイン形成用の第１ＬＤＤ領域を形成した段階における素子の構造を示す断面図である。
【図３Ｅ】本発明の一実施の形態に係る半導体素子の製造方法を説明するための図であり、ゲート導電膜を形成した段階における素子の構造を示す断面図である。
【図３Ｆ】本発明の一実施の形態に係る半導体素子の製造方法を説明するための図であり、ゲートを形成した段階における素子の構造を示す断面図である。
【図３Ｇ】本発明の一実施の形態に係る半導体素子の製造方法を説明するための図であり、ソース／ドレイン領域を形成した段階における素子の構造を示す断面図である。
【図４Ａ】本発明の別の実施の形態に係る半導体素子の製造方法を説明するための図であり、図３Ａ〜３Ｇに示した製造方法における図３Ｄの段階に対応する素子の構造を示す断面図である。
【図４Ｂ】本発明の別の実施の形態に係る半導体素子の製造方法を説明するための図であり、ゲート導電膜を形成した段階における素子の構造を示す断面図である。
【図４Ｃ】本発明の別の実施の形態に係る半導体素子の製造方法を説明するための図であり、第２ＬＤＤ領域を形成した段階における素子の構造を示す断面図である。
【図４Ｄ】本発明の別の実施の形態に係る半導体素子の製造方法を説明するための図であり、ソース／ドレイン領域を形成した段階における素子の構造を示す断面図である。
【符号の説明】
【００６４】
３１    半導体基板（基板）
３２    パッド酸化膜
３３    パッド窒化膜
３４    溝（第１溝）
３５    非ドープトポリシリコン膜
３５ａ    ポリシリコンスペーサ
３６    ｐ型不純物ドープト領域
３７ａ    第１ＬＤＤ領域
３７ｂ    第２ＬＤＤ領域
３８    第２溝
３９    ゲート絶縁膜
４０    ゲート導電膜
４１    ゲート
４２    キャッピング絶縁膜
４３    ゲートスペーサ
４４ａ    ソース領域
４４ｂ    ドレイン領域
【図１Ａ】
2007013080.tif 000003
【図１Ｂ】
2007013080.tif 000004
【図２】
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【図３Ａ】
2007013080.tif 000006
【図３Ｂ】
2007013080.tif 000007
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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