(57)【要約】【課題】均一なシリサイド相を有するＦＵＳＩゲート電極を備えた半導体装置の製造方法を提供する。【解決手段】ゲート用シリコン層１０２が形成された基板１００上にＮｉ膜１０５を堆積後、ゲート用シリコン層１０２の上方にマスク１０６を形成する。次いで、Ｎｉ膜１０５にエッチング１０７を施し、ゲート用シリコン層１０２上にＮｉ膜１０５を残す。これにより、ゲート用シリコン層１０２の側上方からのＮｉの供給を制限する。続いて、熱処理を行ってゲート用シリコン層１０２全体をシリサイド化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して第１のゲート用シリコン層を形成する工程（ａ）と、
前記第１のゲート用シリコン層が形成された前記半導体基板上に金属膜を形成する工程（ｂ）と、
前記金属膜のうち、前記第１のゲート用シリコン層の上に形成された部分上に第１のマスクを形成する工程（ｃ）と、
前記第１のマスクを用いて前記金属膜の一部を除去し、前記第１のゲート用シリコン層上に前記金属膜を残す工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のゲート用シリコン層と前記第１のゲート用シリコン層上に残された前記金属膜とを反応させて金属シリサイドからなる第１のゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ａ）の後で前記工程（ｂ）の前に、前記第１のゲート用シリコン層の側面上に絶縁体からなるサイドウォールを形成する工程（ｆ）と、
前記工程（ｂ）の前に、前記第１のゲート用シリコン層の上部を除去して前記第１のゲート用シリコン層の上面位置を前記サイドウォールの上端よりも低くする工程（ｇ）とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスクは、レジストマスクであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｃ）は、
前記金属膜の上に絶縁膜を形成する工程と、
前記絶縁膜を研磨することにより前記第１のマスクを形成する工程とを含んでいることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記第１のゲート用シリコン層はポリシリコンで構成されていることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に第２のゲート絶縁膜を介して前記第１のゲート用シリコン層と異なる厚さの第２のゲート用シリコン層を形成する工程（ｈ）をさらに備え、
前記工程（ｂ）では、前記第２のゲート用シリコン層上にも前記金属膜を形成し、
前記工程（ｃ）では、前記金属膜のうち、前記第２のゲート用シリコン層の上に形成された部分上に第２のマスクを形成し、
前記工程（ｄ）では、前記第１のマスクおよび前記第２のマスクを用いて前記金属膜の一部を除去し、前記第１のゲート用シリコン層上および前記第２のゲート用シリコン層上に前記金属膜を残し、
前記工程（ｅ）では、前記第１のゲート電極を形成するとともに、前記第２のゲート用シリコン層と前記第２のゲート用シリコン層上に残された前記金属膜とを反応させて、前記第１のゲート電極とは結晶相の異なる金属シリサイドからなる第２のゲート電極を形成することを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記金属膜はＮｉ膜であり、
前記第１のゲート電極と前記第２のゲート電極とはそれぞれＮｉＳｉ、ＮｉＳｉ2、Ｎｉ3Ｓｉのうちのいずれか１つで構成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属膜はＣｏ膜であり、
前記第１のゲート電極と前記第２のゲート電極とはそれぞれＣｏＳｉまたはＣｏＳｉ2のいずれか一方で構成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記金属膜はＰｔ膜であり、
前記第１のゲート電極と前記第２のゲート電極とはそれぞれＰｔＳｉ、Ｐｔ3Ｓｉ、Ｐｔ2Ｓｉのうちのいずれか１つで構成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板上に第３のゲート絶縁膜を介して第３のゲート用シリコン層を形成する工程（ｉ）をさらに備え、
前記工程（ｂ）では、前記第３のゲート用シリコン層上に、前記第１のゲート用シリコン層上とは異なる厚さの前記金属膜を形成し、
前記工程（ｃ）では、前記金属膜のうち、前記第３のゲート用シリコン層の上に形成された部分上に第３のマスクを形成し、
前記工程（ｄ）では、前記第１のマスクおよび前記第３のマスクを用いて前記金属膜の一部を除去し、前記第１のゲート用シリコン層上および前記第３のゲート用シリコン層上に前記金属膜を残し、
前記工程（ｅ）では、前記第１のゲート電極を形成するとともに、前記第３のゲート用シリコン層と前記第３のゲート用シリコン層上に残された前記金属膜とを反応させて、前記第１のゲート電極とは結晶相の異なる金属シリサイドからなる第３のゲート電極を形成することを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）で形成される金属シリサイドはＮｉシリサイドであることを特徴とする請求項１〜６、１０のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）で形成される金属シリサイドはＣｏシリサイドであることを特徴とする請求項１〜６、１０のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）で形成される金属シリサイドはＰｔシリサイドであることを特徴とする請求項１〜６、１０のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を用いた電界効果型トランジスタの製造方法に関し、特に、ＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）ゲート電極の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上にＭＩＳトランジスタなどの電界効果型トランジスタを１億個以上搭載することが可能となっている。このようなチップを実現するためには、加工精度が数十ナノメートルオーダーのリソグラフィー技術やエッチング技術といった超微細加工技術の進展だけでなく、ゲート電極の金属化も要望されている。
【０００３】
従来、ＭＩＳトランジスタのゲート電極材料としてポリシリコンが用いられてきたが、半導体をゲート電極材料として用いた場合、ゲート電極の空乏化が生じて電気的なゲート酸化膜厚が厚膜化するという不具合が生じる。ここで、「電気的なゲート酸化膜厚」とは、空乏化によって実質的にゲート酸化膜として振る舞う層を含めたゲート酸化膜厚のことである。ゲート長が９０ｎｍ程度の世代では、要望される電気的ゲート酸化膜厚は２．０〜２．４ｎｍである。ゲート電極の空乏化に伴う電気的ゲート酸化膜厚の厚膜化は０．３ｎｍ程度であるため、実際のゲート酸化膜を薄膜化することによってこの不具合に対処することができた。しかしながら、ゲート長が６５ｎｍ、４５ｎｍと微細化が進むにつれて要求される電気的ゲート酸化膜厚は薄くなる。例えば、ゲート長が４５ｎｍの世代では、要望される電気的ゲート酸化膜厚は１．２〜１．６ｎｍ程度になる。このような世代でポリシリコンからなるゲート電極を用いた場合、ゲート電極の空乏化に伴う電気的ゲート酸化膜厚の厚膜化分を他の手法でカバーするのが困難になる。そのため、新たなゲート電極材料が要望されている。
【０００４】
近年、ゲート電極の空乏化を防ぐ手法として、ゲート電極全体をコバルト（Ｃｏ）、ニッケル（Ｎｉ）等の金属とシリサイド反応をさせる、ＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）ゲート技術が注目を集めている（非特許文献１）。ゲート電極抵抗の低減化のため、ゲート電極の上部のみをＣｏ、Ｎｉ等とシリサイド反応をさせる技術は従来から用いられていた。従って、ＦＵＳＩゲート技術は従来技術の延長線上にあり、新規材料を使用しない点からも有力な技術であるといえる。
【非特許文献１】Aoyama et al., IEDM Tech. Dig. pp.95-98 (2004).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＵＳＩゲート技術では、Ｎｉ等の金属をポリシリコン上に大量に堆積させた後にシリサイド反応をさせるため、Ｎｉの供給量により形成されるシリサイドの相が変化し、トランジスタ特性が不安定になる。
【０００６】
図４（ａ）〜（ｃ）は、従来のＦＵＳＩ形成フローの一例を示す断面図である。
【０００７】
まず、図４（ａ）に示すように、標準的なＭＩＳトランジスタの形成フローに従い、半導体基板１１００上に、ゲート絶縁膜１１０１、ポリシリコン層１１０２を順次形成後、半導体基板１１００にエクステンション領域（図示せず）を形成するための不純物の注入を行う。続いて、絶縁膜からなるサイドウォール１１０３と、ソース・ドレイン領域の形成とを行う。その後、層間絶縁膜１１０４を基板上に堆積する。次いで、ケミカル・メカニカル・ポリッシング（ＣＭＰ；化学的機械的研磨）法を用いて、ポリシリコン層１１０２の上面を露出させた後に、薬液やドライエッチング技術を用いてポリシリコン層１１０２の高さ調整を行う。次に、図４（ｂ）に示すように、Ｎｉ膜１１０５を基板の上面上全体に堆積させる。その後、図４（ｃ）に示すように、基板にシリサイド形成のための熱処理を加える。これにより、ゲート電極全体がシリサイド化される。
【０００８】
ところが、図４（ｃ）から分かるように、ゲート電極のうちサイドウォール１１０３に近い箇所とゲート電極の中央部とでは、形成されるシリサイドの相が異なる。層間絶縁膜１１０４上からＮｉの供給があるサイドウォール１１０３に近い領域ではＮｉの供給量が多くなるため、ゲート電極はＮｉ3Ｓｉ層１１０６になる。一方、Ｎｉの供給量がポリシリコン層１１０２上に堆積されたＮｉ膜厚によって制限される中央部では、ゲート電極はＮｉＳｉ層１１０７になる。Ｎｉ3ＳｉとＮｉＳｉでは、仕事関数が異なるため、このような形状を持つトランジスタの特性は非常に不安定となる。
【０００９】
本発明の目的は、上記課題に対して対策を講じることにより、均一なシリサイド相を有するＦＵＳＩゲート電極を備えた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記従来の課題を解決するために、本発明では、ゲート用シリコン層の上方に設けられたマスクを用いて金属層の一部を除去した後、ゲート用シリコン層のシリサイド化を行うこととした。
【００１１】
すなわち、本発明の半導体装置の製造方法は、半導体基板上に第１のゲート絶縁膜を介して第１のゲート用シリコン層を形成する工程（ａ）と、第１のゲート用シリコン層が形成された半導体基板上に金属膜を形成する工程（ｂ）と、金属膜のうち、第１のゲート用シリコン層の上に形成された部分上に第１のマスクを形成する工程（ｃ）と、第１のマスクを用いて金属膜の一部を除去し、第１のゲート用シリコン層上に金属膜を残す工程（ｄ）と、工程（ｄ）の後に、第１のゲート用シリコン層と第１のゲート用シリコン層上に残された金属膜とを反応させて金属シリサイドからなる第１のゲート電極を形成する工程（ｅ）とを備えている。
【００１２】
この方法により、工程（ｄ）で余分な金属膜を除去してから工程（ｅ）でのシリサイド化を行うことができるので、シリサイド反応中に第１のゲート用シリコン層の各部に均等に金属膜材料が供給され、均一な結晶相を有する金属シリサイドからなる第１のゲート電極を形成することができる。そのため、ゲート電極の空乏化が抑えられ、且つ特性の安定したＭＩＳトランジスタなどの半導体装置を実現することができる。
【００１３】
また、工程（ａ）の後で工程（ｂ）の前に、第１のゲート用シリコン層の側面上に絶縁体からなるサイドウォールを形成する工程（ｆ）と、工程（ｂ）の前に、第１のゲート用シリコン層の上部を除去して第１のゲート用シリコン層の上面位置をサイドウォールの上端よりも低くする工程（ｇ）とをさらに備えていてもよい。この場合には、第１のゲート用シリコン層の上面位置を適宜調節することによって、シリサイド反応後の第１のゲート電極の上面位置の高さを調節することができる。
【００１４】
また、第１のマスクは、レジストマスクであってもよい。
【００１５】
第１のゲート用シリコン層はアモルファスシリコンで構成されていてもよいが、ポリシリコンで構成されていてもよい。
【００１６】
また、ゲート用シリコン層の厚さとその上に残された金属膜の厚さの比を適宜調節することによって、それぞれ異なる結晶相を有する金属シリサイドでゲート電極を構成することができる。従って、２つ以上の厚さが異なるゲート用シリコン層を設けた後にシリサイド化を行うことによって、同一基板上で異なる結晶相を有するＦＵＳＩゲート電極を容易に形成することができる。
【００１７】
工程（ｅ）で形成される金属シリサイドとしては、例えばＮｉシリサイド、Ｃｏシリサイド、Ｐｔシリサイドなどが挙げられる。
【発明の効果】
【００１８】
本発明によれば、均一な結晶相を有するＦＵＳＩゲート電極を備えた半導体装置を形成することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２０】
図１（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００２１】
まず、図１（ａ）に示すように、シリコン（Ｓｉ）などからなる半導体基板１００上に厚さ２ｎｍのＳｉＯＮ膜と厚さ１００ｎｍのポリシリコン層とをそれぞれ堆積後、ＳｉＯＮ膜およびポリシリコン層の一部をエッチングしてＳｉＯＮからなる厚さ約２ｎｍのゲート絶縁膜１０１と、厚さ１００ｎｍでゲート長が約１００ｎｍのゲート用シリコン層１０２とを形成する。次に、ゲート用シリコン層１０２をマスクとしてエクステンション領域（図示せず）を形成するための不純物イオンの注入を行った後、公知の方法を用いてゲート絶縁膜１０１およびゲート用シリコン層１０２の側面上に絶縁膜からなる高さ１００ｎｍのサイドウォール１０３を形成する。その後、ゲート用シリコン層１０２およびサイドウォール１０３をマスクとして半導体基板１００内に不純物を注入し、ソース領域およびドレイン領域を形成する（ソース領域およびドレイン領域は図示せず）。続いて、基板上に層間絶縁膜１０４を堆積させる。次いで、ＣＭＰ法を用いて、ゲート用シリコン層１０２の上面が露出するまで層間絶縁膜１０４を研磨する。
【００２２】
次に、図１（ｂ）に示すように、例えばドライエッチング技術を用いてゲート用シリコン層１０２を上部から選択的に除去してゆき、ゲート用シリコン層１０２の厚み（高さ）を例えば５０ｎｍにする。これにより、ゲート用シリコン層１０２の上面位置はサイドウォール１０３の上端および層間絶縁膜１０４の上面よりも低くなる。本工程では、サイドウォール１０３や層間絶縁膜１０４に対してゲート用シリコン層１０２を選択的に除去できる薬液を用いたウェットエッチングを行ってもよい。
【００２３】
次に、図１（ｃ）に示すように、スパッタリングによって基板の上面に厚さ５０ｎｍのＮｉ膜１０５を堆積させる。
【００２４】
続いて、図１（ｄ）に示すように、Ｎｉ膜１０５のうちゲート用シリコン層１０２上に位置する部分上にマスク１０６を形成する。このマスク１０６はＳｉＯ2などからなるハードマスクであってもよいが、レジストマスクであってもよい。
【００２５】
レジストマスクを用いる場合、Ｎｉ膜１０５上にレジストを塗布した後、リソグラフィ工程などを経て当該レジストマスクをパターニングし、レジストマスクのうちゲート用シリコン層１０２の上方に位置する部分のみを残す。
【００２６】
また、ハードマスクは、ＳｉＯ2などからなる膜を基板全面に形成後、ゲート用シリコン層１０２上に形成された部分以外をエッチングにより除去することにより形成できる。あるいは、Ｎｉ膜１０５の上面がゲート用シリコン層１０２の上方で凹んでいることを利用して、Ｎｉ膜１０５の全面上にＳｉＯ2などからなる絶縁膜を形成後、ＣＭＰ法を用いて当該絶縁膜のうちゲート用シリコン層の上方に設けられた部分のみを残すことによってハードマスクを形成することもできる。
【００２７】
続いて、図１（ｅ）に示すように、マスク１０６を用いたエッチング１０７などによりＮｉ膜１０５の一部を除去し、ゲート用シリコン層１０２上にＮｉ膜１０５を残す。
【００２８】
その後、図１（ｆ）に示すように、マスク１０６を除去する。
【００２９】
次に、図１（ｇ）に示すように、基板を４５０℃で熱処理し、ゲート用シリコン層１０２とＮｉ膜１０５とをシリサイド反応させる。これにより、均一なＮｉＳｉ相を有するゲート電極１０８を備えたＭＩＳトランジスタを作成することができる。
【００３０】
以上の方法により作製された本実施形態の半導体装置は、シリコンなどからなる半導体基板１００と、半導体基板１００上に形成されたＳｉＯＮなどからなるゲート絶縁膜１０１と、ゲート絶縁膜１０１上に形成され、全体が均一な組成のＮｉシリサイドで構成されたゲート電極１０８と、ゲート電極１０８の側面上に形成された絶縁体からなるサイドウォール１０３と、半導体基板１００のうちゲート電極１０８の両端部の下方に位置する領域に形成された低濃度の不純物を含むエクステンション領域（図示せず）と、半導体基板１００のうちゲート電極１０８の側方に位置する領域に形成された高濃度の不純物を含むソース領域およびドレイン領域（図示せず）とを備えている。
【００３１】
本実施形態の方法では、Ｎｉ膜１０５を形成した後にゲート用シリコン１０６の上方にマスク１０６を形成することで、図１（ｇ）に示すシリサイド形成工程の前に、ゲート用シリコン層１０２の直上にのみＮｉ膜１０５残すことができる。続いて、残されたＮｉ膜１０５とゲート用シリコン層１０２とをシリサイド反応させることで、Ｎｉをゲート用シリコン層１０２の各部分に均等に供給することが可能となる。そのため、均一な組成のＦＵＳＩゲート電極を有する半導体装置を製造することが可能になっている。従って、本実施形態の方法を用いれば、ゲート電極の空乏化が抑制され、且つ特性が安定化されたＭＩＳトランジスタを製造することが可能となる。
【００３２】
また、本実施形態の方法では、ゲート部分のゲート用シリコン層１０２とゲート用シリコン層１０２上に形成されるＮｉ膜１０５との膜厚比を変えることによってゲート電極１０８を構成するシリサイドの組成を任意に選択することもできる。本実施形態ではゲート用シリコン層１０２とＮｉ膜１０５との膜厚比をほぼ１：１にすることでゲート電極１０８の組成をＮｉＳｉにさせている。
【００３３】
なお、本発明では、シリサイド反応前のゲート用シリコン層１０２の厚さとＮｉ膜１０５の厚さを共に５０ｎｍに設定したが、ゲート用シリコン層１０２およびＮｉ膜１０５の厚さはこの値に限定されない。ただし、ＮｉＳｉを形成するためにはゲート用シリコン層１０２の厚さとＮｉ膜１０５の厚さの比を目安としてほぼ１：１にするのが好ましい。また、ゲート用シリコン層１０２の厚さとＮｉ膜１０５の厚さの比を変えてＮｉ3Ｓｉ、ＮｉＳｉ2等、組成が均一な他のＮｉシリサイドを形成してもよい。
【００３４】
また、図１（ｄ）に示す工程で形成されるマスク１０６は、平面的に見てゲート用シリコン層１０２と完全にオーバーラップしていることが好ましいが、３０ｎｍ程度であればゲート長方向にずれて形成されてもよい。平面的に見たマスク１０６の位置がゲート用シリコン層１０２の端部から３０ｎｍ程度ずれていても均一なシリサイド相を有するゲート電極１０８を形成することができる。この場合には、ゲート用シリコン層１０２の厚さとＮｉ膜１０５の厚さの比が１：１でなくともよく、ゲート用シリコン層１０２の体積とゲート用シリコン層１０２の上に形成されたＮｉ膜１０５の体積とが約１：１であればその全体がＮｉＳｉからなるゲート電極１０８を形成することが可能になる。
【００３５】
図１に示す例では、Ｎｉ膜１０５を基板上に堆積する前にゲート用シリコン層１０２の上部を除去してゲート用シリコン層１０２の上面位置が層間絶縁膜１０４の上面位置より低くなるようにしているが（図１（ｂ）に示す工程）、この工程を省いてもよい。すなわち、層間絶縁膜１０４と上面位置が同じゲート用シリコン層１０２上にマスク１０６を用いてＮｉ膜１０５を形成してもよい。この場合には、シリサイド反応によりゲート電極１０８の体積が元のゲート用シリコン層１０２の体積よりも大きくなるので、ゲート電極１０８の上面は層間絶縁膜１０４の上面より高い位置に盛り上がる。
【００３６】
また、本実施形態の半導体装置の製造方法では、ＭＩＳトランジスタの導電型には特に言及していないが、ｎチャネル型とｐチャネル型のいずれのＭＩＳトランジスタであっても作製することができる。
【００３７】
また、以上の説明ではゲート用シリコン層１０２の上にＮｉ膜１０５を形成してＮｉシリサイドを形成する例を説明したが、ＣｏやＰｔなど、Ｓｉとシリサイドを形成する金属膜をＮｉ膜の代わりに設けてもよい。ＣｏなどでもＳｉと組成の異なる複数種類のシリサイドを形成しうるが、本実施形態の方法を用いれば組成が均一で且つ所望の組成のシリサイドからなるＦＵＳＩゲート電極を作製することができる。例えば、Ｃｏを用いる場合には、ＣｏＳｉまたはＣｏＳｉ2のいずれかからなるＦＵＳＩゲート電極を作製することができる。また、Ｐｔを用いる場合には、ＰｔＳｉ、Ｐｔ3Ｓｉ、Ｐｔ2ＳｉのいずれかからなるＦＵＳＩゲート電極を作成することができる。
【００３８】
また、本実施形態の製造方法では、ゲート絶縁膜としてＳｉＯＮ膜を用いたが、high-k膜など、他の絶縁膜を用いても同様の方法で均一な組成を有するＦＵＳＩゲート電極を形成することができる。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４０】
図２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の製造方法は、同一ウェハ上に互いに異なるシリサイド相を有するＦＵＳＩゲート電極を備えたＭＩＳトランジスタの製造方法に関するものである。ここでは、Ｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳ）のゲート電極としてＮｉＳｉ相を、Ｐチャネル型ＭＩＳトランジスタ（ＰＭＩＳ）のゲート電極としてＮｉ3Ｓｉ相を形成する場合における製造方法について述べる。なお、図２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）の各々において、左側にはＮＭＩＳ形成領域を、右側にはＰＭＩＳ形成領域をそれぞれ示す。
【００４１】
まず、図２（ａ）に示すように、第１の実施形態と同様の方法で半導体基板２００のうちｐ型不純物を含むＮＭＩＳ形成領域上にゲート絶縁膜２０１ａと、第１のゲート用シリコン層２０２と、サイドウォール２０３ａとを形成する。また、半導体基板２００のうち第１のゲート用シリコン層２０２の両側方に位置する領域にＮ型不純物を含むソース領域およびドレイン領域(図示せず）を形成する。一方、半導体基板２００のうちｎ型不純物を含むＰＭＩＳ形成領域上にゲート絶縁膜２０１ｂと、第２のゲート用シリコン層２０６と、サイドウォール２０３ｂとを形成し、半導体基板２００のうち第２のゲート用シリコン層２０６の両端部の下方に位置する領域にＰ型不純物を含むソース領域およびドレイン領域（図示せず）とを形成する。ここで、サイドウォール２０３ａの形成前に、半導体基板２００のうち第１のゲート用シリコン層２０２の両端部の下方に位置する領域にＮ型不純物を含む第１のエクステンション領域を形成してもよい。また、半導体基板２００のうち第２のゲート用シリコン層２０６の両端部の下方に位置する領域にＰ型不純物を含む第２のエクステンション領域を形成してもよい。その後、基板上に絶縁膜を堆積してからＣＭＰ法によって第１のゲート用シリコン層２０２と第２のゲート用シリコン層２０６とが共に露出するまでこの絶縁膜を研磨し、層間絶縁膜２０４を形成する。第１のゲート用シリコン層２０２および第２のゲート用シリコン層２０６は例えばポリシリコンで構成されている。
【００４２】
なお、本工程終了時の第１のゲート用シリコン層２０２および第２のゲート用シリコン層２０６の高さ（厚み）は共に１００ｎｍである。また、サイドウォール２０３ａ、２０３ｂの高さも両ゲート用シリコン層と同じく１００ｎｍである。
【００４３】
次に、図２（ｂ）に示すように、エッチングを行ってポリシリコンからなる第１のゲート用シリコン層２０２および第２のゲート用シリコン層２０６の一部を除去し、第１のゲート用シリコン層２０２および第２のゲート用シリコン層２０６の厚みをそれぞれ６０ｎｍにする。
【００４４】
続いて、図２（ｃ）に示すように、リソグラフィー技術を用いてＮＭＩＳ形成領域上にのみレジストマスク２０７を形成し、第１のゲート用シリコン層２０２を覆った状態で、第２のゲート用シリコン層２０６のエッチング２０８を行う。これにより、第２のゲート用シリコン層２０６の厚みを２０ｎｍにする。本工程では第１のゲート用シリコン層２０２はエッチングされないので、第１のゲート用シリコン層２０２の厚みは６０ｎｍのままである。なお、レジストマスク２０７に代えてＳｉＯ2などからなるハードマスクを用いてもよい。また、ここで示す手順以外の手順で互いに厚みの異なる第１のシリコン２０２と第２のゲート用シリコン層２０６とを形成してもよい。
【００４５】
続いて、図２（ｄ）に示すように、レジストマスク２０７を除去した後、第１のゲート用シリコン層２０２と第２のゲート用シリコン層２０６を含む基板上面の全体上に厚さ６０ｎｍのＮｉ膜２０９を堆積させる。
【００４６】
次いで、図３（ａ）に示すように、平面的に見て、Ｎｉ膜２０９のうち第１のゲート用シリコン層２０２と重なる領域上にレジストマスク２１２ａを、Ｎｉ膜２０９のうち第２のゲート用シリコン層２０６と重なる領域上にレジストマスク２１２ｂをそれぞれ形成する。次いで、エッチング２１３によってＮｉ膜２０９の露出部分を除去する。これにより、Ｎｉ膜２０９のうち第１のゲート用シリコン層２０２の上に設けられた部分（Ｎｉ膜２０９ａ）および第２のゲート用シリコン層２０６の上に設けられた部分（Ｎｉ膜２０９ｂ）が残される。
【００４７】
次に、図３（ｂ）に示すように、レジストマスク２１２ａ、２１２ｂを除去する。ここで、第１のゲート用シリコン層２０２とＮｉ膜２０９ａとの膜厚の比は約１：１であり、第２のゲート用シリコン層２０６とＮｉ膜２０９ｂとの膜厚の比は約１：３となっている。
【００４８】
続いて、図３（ｃ）に示すように、基板を４５０℃で処理してシリサイド化反応を行わせる。本工程では、Ｎｉ膜２０９ａと第１のゲート用シリコン層２０２との反応によって均質なＮｉＳｉ相を有する第１のゲート電極２１４が形成され、Ｎｉ膜２０９ｂと第２のゲート用シリコン層２０６との反応によって均質なＮｉ3Ｓｉ相を有する第２のゲート電極２１５が形成される。以上の工程により、それぞれ均質なシリサイド相を有するＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタを形成することができる。
【００４９】
以上の方法で作製される本実施形態の半導体装置は、半導体基板２００上に形成された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えている。第１のＭＩＳトランジスタは例えばＮチャネル型であり、第２のＭＩＳトランジスタはＰチャネル型である。
【００５０】
第１のＭＩＳトランジスタは、半導体基板２００上に形成されたＳｉＯＮなどからなるゲート絶縁膜２０１ａと、ゲート絶縁膜２０１ａ上に形成され、全体が均一な組成のＮｉＳｉで構成された第１のゲート電極２１４と、第１のゲート電極２１４の側面上に形成された絶縁体からなるサイドウォール２０３ａと、半導体基板２００のうち第１のゲート電極２１４の両端部の下方に位置する領域に形成された低濃度のｎ型不純物を含むエクステンション領域（図示せず）と、半導体基板２００のうち第１のゲート電極２１４の側方に位置する領域に形成された高濃度のｎ型不純物を含むソース領域およびドレイン領域（図示せず）とを備えている。
【００５１】
第２のＭＩＳトランジスタは、半導体基板２００上に形成されたＳｉＯＮなどからなるゲート絶縁膜２０１ｂと、ゲート絶縁膜２０１ｂ上に形成され、全体が均一な組成のＮｉ3Ｓｉで構成された第２のゲート電極２１５と、第２のゲート電極２１５の側面上に形成された絶縁体からなるサイドウォール２０３ｂと、半導体基板２００のうち第２のゲート電極２１５の両端部の下方に位置する領域に形成された低濃度のｐ型不純物を含むエクステンション領域（図示せず）と、半導体基板２００のうち第２のゲート電極２１５の側方に位置する領域に形成された高濃度のｐ型不純物を含むソース領域およびドレイン領域（図示せず）とを備えている。
【００５２】
本実施形態の方法によれば、Ｎｉ膜２０９上に設けたレジストマスク２１２ａ、２１２ｂを用いてＮｉ膜２０９の露出部分を除去することにより、第１のゲート用シリコン層２０２および第２のゲート用シリコン層２０６上にのみＮｉ膜（Ｎｉ膜２０９ａ、２０９ｂ）を残すことができる。これにより、シリサイド相の形成時に均等な量のＮｉを第１のゲート用シリコン層２０２および第２のゲート用シリコン層２０６の各部分に供給することができる。そのため、ＣＭＯＳなどの、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとを備えた半導体装置においても均質なシリサイド相を有するゲート電極を作製することができ、特性が安定化されたＭＩＳトランジスタを製造することができるようになる。
【００５３】
さらに、本実施形態の製造方法によれば、ゲート用シリコン層の厚さとその上に形成されるＮｉ膜の厚さとの比を調節することにより、複数種のシリサイド相が形成されうる場合でも所望のシリサイド相のみを有するＦＵＳＩゲート電極を形成することができる。従って、互いに異なるシリサイド相を有するゲート電極を同一ウェハ内で設けることができる。ただし、シリサイド反応においてはＮｉがポリシリコン中に拡散するため、ゲート用シリコン層とＮｉ膜の厚みの比が所定の値からずれている場合であっても、ゲート用シリコン層の体積とその上に形成されたＮｉ膜の体積との比を目安として所望のシリサイド相を形成させてもよい。例えば、図３（ａ）に示す工程で形成されたマスク２１２ａが、平面的に見て第１のゲート用シリコン層２０２のゲート長方向の端部からずれて形成された場合、ずれた範囲が３０ｎｍ程度であり、第１のゲート用シリコン層２０２とＮｉ膜２０９ａとの体積比が約１：１であれば、第１のゲート用シリコン層２０２とＮｉ膜２０９ａとの厚みの比は１：１でなくてもよい。
【００５４】
本実施形態の半導体装置では、Ｎチャネル型ＭＩＳトランジスタには好ましい仕事関数を持つＮｉＳｉからなるゲート電極が設けられ、Ｐチャネル型ＭＩＳトランジスタには好ましい仕事関数を持つＮｉ3Ｓｉからなるゲート電極が設けられている。このため、本実施形態の半導体装置は、従来の半導体装置に比べて高性能となっている。
【００５５】
なお、本実施形態の説明では、シリサイド反応前の第１のゲート用シリコン層２０２の厚さを６０ｎｍ、第２のゲート用シリコン層２０６の厚さを２０ｎｍとし、Ｎｉ膜２０９の厚さを６０ｎｍとしたが、第１のゲート用シリコン層２０２、第２のゲート用シリコン層２０６およびＮｉ膜２０９の膜厚はこの値に限定されない。
【００５６】
また、本実施形態の方法では、図２（ａ）〜（ｄ）に示す工程で第１のゲート用シリコン層２０２の厚みと第２のゲート用シリコン層２０６の厚みとを異なる値とすることで異なる結晶相のＮｉシリサイドを形成させる例を示した。これに対し、第１のゲート用シリコン層２０２と第２のゲート用シリコン層２０６の厚みを同一とし、第１のゲート用シリコン層２０２上に形成するＮｉ膜２０９ａの厚さを第１のゲート用シリコン層２０２とほぼ等しくし、第２のゲート用シリコン層上に形成するＮｉ膜２０９ｂの厚さを第２のゲート用シリコン層２０６（および第１のゲート用シリコン層２０２）の約３倍としてもＮｉＳｉからなる第１のゲート電極２１４とＮｉ3Ｓｉからなる第２のゲート電極２１５とを形成することができる。
【００５７】
本実施形態の方法では、図３（ｃ）に示すように、Ｎｉ3Ｓｉ相を有する第２のゲート電極２１５の上面は層間絶縁膜２０４の上面よりも低くなるが、ゲート用シリコン層上に形成するＮｉ膜の厚さを調節することなどによって第２のゲート電極２１５の上面高さを適宜調節することができる。例えば、図２（ｃ）に示す工程の段階で第１のゲート用シリコン層２０２の厚さを５０ｎｍ、第２のゲート用シリコン層２０６の厚さを２５ｎｍとし、その後、第１のゲート用シリコン層２０２上に厚さ５０ｎｍのＮｉ膜２０９ａを、第２のゲート用シリコン層２０６上に厚さ７５ｎｍのＮｉ膜２０９ｂを形成することにより、第２のゲート電極２１５の上面高さを層間絶縁膜２０４の上面高さに近づけることができる。
【００５８】
なお、本実施形態ではＮｉＳｉ相を有する第１のゲート電極２１４と、Ｎｉ3Ｓｉ相を有する第２のゲート電極２１５とを形成する例を説明したが、Ｎｉ2Ｓｉなど、組成が均一な他のシリサイド組成を有するゲート電極を形成することもできる。
【００５９】
また、以上の説明ではＮｉシリサイドからなるゲート電極を形成する例を説明したが、ＣｏやＰｔなど、Ｎｉ以外の金属とＳｉとのシリサイドからなるゲート電極を形成してもよい。ＣｏなどでもＳｉと組成の異なる複数種類のシリサイドを形成しうるが、本実施形態の方法を用いれば均一な組成のＦＵＳＩ電極を作成することができる。
【００６０】
なお、本実施形態の説明では、ゲート用シリコン層がポリシリコンで構成されている例を示したが、アモルファスシリコンで形成されている場合であっても同様に均一なシリサイド相を有するＦＵＳＩ電極を作製することができる。
【００６１】
また、同じ導電型のＭＩＳトランジスタに用途に応じて異なる種類の金属シリサイドからなるゲート電極を形成してもよい。例えば半導体集積回路の内部回路を構成するＭＩＳトランジスタとＩ／Ｏ（入出力）トランジスタとでは求められるしきい値電圧が異なるので、一方のＭＩＳトランジスタのゲート電極をＮｉＳｉで、他方のＭＩＳトランジスタのゲート電極をＮｉ3Ｓｉで構成してもよい。
【００６２】
また、Ｎチャネル型ＭＩＳトランジスタのゲート電極とＰチャネル型ＭＩＳトランジスタのゲート電極とを互いに異なる金属のシリサイドで構成してもよい。例えば、Ｎチャネル型ＭＩＳトランジスタのゲート電極をＮｉＳｉで構成し、Ｐチャネル型ＭＩＳトランジスタのゲート電極をＰｔＳｉで構成することで、半導体装置のさらなる高性能化が期待できる。
【００６３】
また、本実施形態の説明では、ゲート絶縁膜がＳｉＯＮで構成されている例を示したが、Ｈｆ酸化物やＺｒ酸化物などの金属酸化物からなる高誘電率絶縁膜であってもよい。
【産業上の利用可能性】
【００６４】
以上、説明を行ったように、本発明の半導体装置の製造方法によれは、均一なシリサイド相を有するＦＵＳＩゲート電極を備えたトランジスタの形成が可能となる。本発明の製造方法は、微細化されたトランジスタを含む種々のＬＳＩ等に利用することができる。
【図面の簡単な説明】
【００６５】
【図１】（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、従来のＦＵＳＩ形成フローの一例を示す断面図である。
【符号の説明】
【００６６】
１００、２００ 半導体基板
１０１、２０１ａ、２０１ｂ ゲート絶縁膜
１０２、２０２、２０６ ゲート用シリコン層
１０３、２０３ａ、２０３ｂ サイドウォール
１０４、２０４ 層間絶縁膜
１０５、２０９、２０９ａ、２０９ｂ Ｎｉ膜
１０６ マスク
１０７、２０８、２１３ エッチング
１０８、２１４、２１５ ゲート電極
２０７、２１２ａ、２１２ｂ レジストマスク
【図１】
2007158220.tif 000003
【図２】
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【図３】
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【図４】
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