(57)【要約】【課題】  高精度でバンドパスΔΣＡＤ変調処理を行うバンドパスΔΣＡＤ変調器及びそれを用いたデジタル無線受信機を提供する。【解決手段】  連続時間バンドパスΔΣＡＤ変調器において、入力されるアナログ入力信号からＤＡ変換器１４からのアナログ信号を減算し、減算結果のアナログ信号を連続時間アナログバンドパスフィルタ１２を介してＡＤ変換器１３に出力し、ＡＤ変換器１３からのデジタル信号をＤＡ変換器１４に出力するとともに、バンドパスΔΣＡＤ変調処理後のデジタル信号として出力する。入力されるアナログ信号の最大入力周波数ｆｉｎは実質的にサンプリング周波数ｆｓの３／４となるように設定され、ＤＡ変換器１４は、入力されるデジタル入力信号の値に応じて互いに反転したアナログ信号であり、時刻ｋ／（２ｆｓ）において振幅が実質的にゼロでありかつ傾きが実質的にゼロであるアナログ信号にＤＡ変換して出力するように構成される。【選択図】  図１１
2007036383.tif 000002
【特許請求の範囲】
【請求項１】
アナログバンドパスフィルタと、所定のサンプリング周波数ｆｓを有するサンプリングクロックを用いてＡＤ変換するＡＤ変換器と、上記サンプリング周波数ｆｓを有するサンプリングクロックを用いてＤＡ変換するＤＡ変換器とを備え、
入力されるアナログ入力信号から上記ＤＡ変換器からのアナログ信号を減算し、減算結果のアナログ信号を上記アナログバンドパスフィルタを介して上記ＡＤ変換器に出力し、上記ＡＤ変換器からのデジタル信号を上記ＤＡ変換器に出力するとともに、バンドパスΔΣＡＤ変調処理後のデジタル信号として出力するバンドパスΔΣＡＤ変調器において、
上記入力されるアナログ信号の最大入力周波数ｆｉｎは実質的に上記サンプリング周波数ｆｓの３／４となるように設定され、
上記ＤＡ変換器は、入力されるデジタル入力信号の値に応じて互いに反転したアナログ信号であって、時刻ｋ／（２ｆｓ）（ここで、ｋは整数である。）において振幅が実質的にゼロでありかつ傾きが実質的にゼロであるアナログ信号にＤＡ変換して出力するように構成されたことを特徴とするバンドパスΔΣＡＤ変調器。
【請求項２】
上記ＤＡ変換器から出力されるアナログ信号は、時刻ｋ／（２ｆｓ）の近傍において、当該近傍以外の時刻（当該アナログ信号の最大点及び最小点を除く。）に比較して小さい傾きを有して変化することを特徴とする請求項１記載のバンドパスΔΣＡＤ変調器。
【請求項３】
上記ＤＡ変換器は、入力されるデジタル入力信号の値に基づいて、所定の交流信号を上記サンプリングクロックに応じてスイッチングしかつ所定のバイアス電圧を印加することによりアナログ信号を発生することを特徴とする請求項１又は２記載のバンドパスΔΣＡＤ変調器。
【請求項４】
上記ＤＡ変換器はマルチビットＤＡ変換器であり、上記ＡＤ変換器はマルチビットＡＤ変換器であることを特徴とする請求項１乃至３のうちのいずれか１つに記載のバンドパスΔΣＡＤ変調器。
【請求項５】
上記アナログバンドパスフィルタは連続時間アナログバンドパスフィルタであることを特徴とする請求項１乃至３のうちのいずれか１つに記載のバンドパスΔΣＡＤ変調器。
【請求項６】
受信信号を帯域通過フィルタにより帯域通過ろ波した後、バンドパスΔΣＡＤ変調器によりバンドパスΔΣＡＤ変調処理を実行するデジタル無線受信機において、
上記バンドパスΔΣＡＤ変調器は、請求項１乃至５のうちのいずれか１つに記載のバンドパスΔΣＡＤ変調器であることを特徴とするデジタル無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば無線ＬＡＮや携帯電話機等の受信機アナログフロントエンド部で高周波狭帯域信号を高精度低消費電力でＡＤ変換するためのバンドパスΔΣＡＤ変調器と、それを用いたデジタル無線受信機に関する。
【背景技術】
【０００２】
無線ＬＡＮや携帯電話機等の受信機アナログフロントエンド部で高周波狭帯域信号を高精度低消費電力でＡＤ変換するために、バンドパスΔΣＡＤ変調器を用いることが検討されている（例えば、非特許文献１−６参照。）。
【０００３】
【特許文献１】特開２０００−２４４３２３号公報。
【特許文献２】特開２００２−１００９９２号公報。
【非特許文献１】F. Munoz et al., “A 4.7mW 89.5dB DR CT Complex ΔΣ ADC with Built-in LPF”, ISSCC Digest of Technical Papers, Vol. 47, pp.500-501, February 2004.
【非特許文献２】R. Schreier et al., “A 10-300MHz IF-digitizing IC with 90-105 dB dynamic range and 15-333kHz band width”, IEEE Journal of Solid-State Circuits, Vol.37, pp.1636-1644, December 2002.
【非特許文献３】T. Salo et al., “A Dual-Mode 80MHz BandpassΔΣ Modulator for a GSM/WCDMA IF-receiver”, ISSCC Digest of Technical Papers, Vol.45, pp.218-219, February 2002.
【非特許文献４】U. V. Kack et al., “Direct RF Sampling Continuous-Time Bandpass ΔΣ AD Converter Design for 3G Wireless Applications”, Proceedings of IEEE ISCAS, Vancouver, Canada, May 2004.
【非特許文献５】P. Fontaine et al., “A Low-Noise Low-Voltage CT ΔΣ Modulator with Digital Compensation of Excess Loop Delay”, ISSCC Digest of Technical Papers, Vol.47, pp.498-499, February 2004.
【非特許文献６】H. San et al., “A noise-shaping algorithm of multi-bit DAC nonlinearities in complex bandpass ΔΣ AD modulators”, IEICE Transactions on Fundamentals, Vol. E87-A, No. 4, pp.792-800, April 2004.
【非特許文献７】S. R. Norsworthy et al. (editors), “Delta-Sigma Data Converters, -Theory, Design and Simulation”, IEEE Press, 1997.
【非特許文献８】S. Luschs et al., “Radio Frequency Digital-to-Analog Converter”, IEEE Journal of Solid-State Circuits, Vol. 39, No. 9, pp.1462-1467, September 2004.
【非特許文献９】H. Kobayashi et al., “Sampling Jitter and Finite Aperture Time Effects in Wideband Data Acquisition Systems”, IEICE Transactions on Fundamentals, Vol. E85-A, No. 2, pp.335-346, February 2002.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術に係るベースバンドへの周波数変換回路を無くし、ＲＦ信号を直接ＡＤ変換しアナログ最小、デジタルリッチな回路構成でのソフトウェア無線システムの実現が種々検討されている（図１参照）。図１（ａ）の従来技術に係るデジタル無線受信機は、アンテナ１と、帯域通過フィルタ２と、低雑音増幅器３と、ベースバンドへの周波数変換部４と、１対のローパスΔΣＡＤ変調器５ａ，５ｂと、デジタルシグナルプロセッサ（ＤＳＰ）６とを備えて構成される。なお、図１以降の図面において、ＡＤ変換器（アナログ／デジタル変換器）をＡＤＣと省略して表示し、ＤＡ変換器（デジタル／アナログ変換器）をＤＡＣと省略して表示する。
【０００５】
図１において、従来は高精度でＡＤ変換可能なスイッチドキャパシタ回路を用いた離散時間回路（図３）構成が多かったが、近年は低消費電力でより高速に動作する可能性があるため内部に連続時間アナログフィルタを用いた連続時間回路（図４）構成が研究されている。しかしながら、この場合、内部ＡＤ変換器のクロックジッタの影響はノイズシェープのため小さいが、内部ＤＡ変換器のジッタの影響によりＡＤ変調器全体の精度劣化となるという問題が生じる。
【０００６】
本発明の目的は以上の問題点を解決し、従来技術に比較して構成が簡単であるデジタル無線受信機を提供するために、高精度でバンドパスΔΣＡＤ変調処理を行うことができるバンドパスΔΣＡＤ変調器及びそれを用いたデジタル無線受信機を提供することにある。
【課題を解決するための手段】
【０００７】
第１の発明に係るバンドパスΔΣＡＤ変調器は、アナログバンドパスフィルタと、所定のサンプリング周波数ｆｓを有するサンプリングクロックを用いてＡＤ変換するＡＤ変換器と、上記サンプリング周波数ｆｓを有するサンプリングクロックを用いてＤＡ変換するＤＡ変換器とを備え、
入力されるアナログ入力信号から上記ＤＡ変換器からのアナログ信号を減算し、減算結果のアナログ信号を上記アナログバンドパスフィルタを介して上記ＡＤ変換器に出力し、上記ＡＤ変換器からのデジタル信号を上記ＤＡ変換器に出力するとともに、バンドパスΔΣＡＤ変調処理後のデジタル信号として出力するバンドパスΔΣＡＤ変調器において、
上記入力されるアナログ信号の最大入力周波数ｆｉｎは実質的に上記サンプリング周波数ｆｓの３／４となるように設定され、
上記ＤＡ変換器は、入力されるデジタル入力信号の値に応じて互いに反転したアナログ信号であって、時刻ｋ／（２ｆｓ）（ここで、ｋは整数である。）において振幅が実質的にゼロでありかつ傾きが実質的にゼロであるアナログ信号にＤＡ変換して出力するように構成されたことを特徴とする。
【０００８】
上記バンドパスΔΣＡＤ変調器において、上記ＤＡ変換器から出力されるアナログ信号は、時刻ｋ／（２ｆｓ）の近傍において、当該近傍以外の時刻（当該アナログ信号の最大点及び最小点を除く。）に比較して小さい傾きを有して変化することを特徴とする。
【０００９】
また、上記バンドパスΔΣＡＤ変調器において、上記ＤＡ変換器は、入力されるデジタル入力信号の値に基づいて、所定の交流信号を上記サンプリングクロックに応じてスイッチングしかつ所定のバイアス電圧を印加することによりアナログ信号を発生することを特徴とする。
【００１０】
さらに、上記バンドパスΔΣＡＤ変調器において、上記ＤＡ変換器はマルチビットＤＡ変換器であり、上記ＡＤ変換器はマルチビットＡＤ変換器であることを特徴とする。
【００１１】
またさらに、上記バンドパスΔΣＡＤ変調器において、上記アナログバンドパスフィルタは連続時間アナログバンドパスフィルタであることを特徴とする。
【００１２】
第２の発明に係るデジタル無線受信機は、受信信号を帯域通過フィルタにより帯域通過ろ波した後、バンドパスΔΣＡＤ変調器によりバンドパスΔΣＡＤ変調処理を実行するデジタル無線受信機において、
上記バンドパスΔΣＡＤ変調器は、上記記載のバンドパスΔΣＡＤ変調器であることを特徴とする。
【発明の効果】
【００１３】
従って、本発明に係るバンドパスΔΣＡＤ変調器及びそれを用いたデジタル無線受信機によれば、上記入力されるアナログ信号の最大入力周波数ｆｉｎは実質的に上記サンプリング周波数ｆｓの３／４となるように設定され、上記ＤＡ変換器は、入力されるデジタル入力信号の値に応じて互いに反転したアナログ信号であって、時刻ｋ／（２ｆｓ）（ここで、ｋは整数である。）において振幅が実質的にゼロでありかつ傾きが実質的にゼロであるアナログ信号にＤＡ変換して出力するように構成されている。それ故、従来技術に比較して、簡単な構成で高精度でＡＤ変換することができ、しかも高周波信号を直接にＡＤ変換することができる。また、従来技術に比較してより高い周波数の入力信号を取り扱うことができ、しかも低消費電力で動作可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１５】
実施形態における事前検討．
本発明では、連続時間バンドパスΔΣＡＤ変調器の内部ＤＡ変換器にジッタの影響が小さいＤＡ変換器を用いてサブサンプリングを行うことで、低消費電力、高精度で、高周波ＲＦ信号を直接ＡＤ変換できる回路構成を提案する。特に、本実施形態においては、連続時間ΔΣＡＤ変調器のメリットである「高周波信号を扱えること」をさらに伸ばし、そのデメリットである「ＤＡ変換器のクロックジッタの影響大であること」を解決する構成について以下に説明する。なお、本実施形態に係る連続時間バンドパスΔΣＡＤ変調器は、例えば、図１（ｂ）のデジタル無線受信機のバンドパスΔΣＡＤ変調器７として用いることができる。図１（ｂ）において、アンテナ１により受信された受信信号は帯域通過フィルタ２ａにより帯域通過ろ波された後、その狭帯域アナログ信号は低雑音増幅器３により低雑音増幅され、本実施形態に係るバンドパスΔΣＡＤ変調器７に入力される。バンドパスΔΣＡＤ変調器７は入力される狭帯域アナログ信号に対してバンドパスΔΣＡＤ変調処理を実行した後、処理後のデジタル信号をデジタルシグナルプロセッサ６に出力して復調処理などの処理を行う。
【００１６】
従来技術に係る多くのバンドパスΔΣＡＤ変調器では、後段のデジタルフィルタの設計のしやすさ等の理由から、そのサンプリングクロック周波数（以下、サンプリング周波数という。）ｆｓは入力信号帯域の中心周波数ｆｃの４倍が用いられている（ｆｓ＝４ｆｃ：ナイキストサンプリング）（例えば、非特許文献７参照。）。すなわち、従来技術の構成では扱える入力帯域中心周波数は、内部ＡＤ変換器，ＤＡ変換器の動作可能なクロック周波数（ｆｓ）の４分の１である（ｆｃ＝（１／４）ｆｓ）。従って、高周波入力信号を扱おうとすると、その変調器のクロック周波数が高くなり内部のＡＤ変換器やＤＡ変換器が動作できなくなる。
【００１７】
この問題点を克服するため、サンプリング周波数ｆｓを入力信号の中心周波数ｆｃの３分の４にする「アナログサブサンプリング技術」が提案された（ｆｃ＝（３／４）ｆｓ）。そこでは、入力帯域の中心周波数ｆｃはサンプリング周波数ｆｓの４分の３になるので同じクロック周波数で３倍の高い周波数の信号を扱うことができる（ｆｃ＝（３／４）ｆｓ）。通常のナイキストサンプリングでは、０≦ｆ≦（１／２）ｆｓを信号帯域として用いるが、サブサンプリングでは、（１／２）ｆｓ≦ｆ≦ｆｓの範囲を信号帯域として用いる（図２及び図５−図６参照。）。
【００１８】
離散時間回路を用いたバンドパス変調器において、この「サブサンプリング技術」を用いたものは既にＬＳＩとして実現され動作が確認されている。しかしながら、連続時間回路を用いたバンドパス変調器でこの「サブサンプリング技術」を用いた例はほとんど報告されていない（例えば、非特許文献４参照。）。
【００１９】
次いで、サブサンプリング連続時間バンドパスΔΣＡＤ変調器について以下に検討する。図７は、内部ＤＡ変換器に図１２のＮＲＺＤＡ変換器２１を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。また、図８は、内部ＤＡ変換器に図１２の２５％ＲＴＺＤＡ変換器２３を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。さらに、図９は、内部ＤＡ変換器に図１２のＲＦＤＡ変換器２２を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。またさらに、図１０は図７乃至図９の各ＤＡ変換器２１，２２，２３からの出力信号の波形例（１ビットＤＡ変換器）を示す波形図である。ここで、図１０から明らかなように、ＮＲＺＤＡ変換器２１はアナログ信号としてＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号を出力するＤＡ変換器であり、ＲＦＤＡ変換器２２はアナログ信号として、例えば、１サンプリング周期内で数周期の高周波余弦波信号を出力するＤＡ変換器であり、２５％ＲＴＺＤＡ変換器２３はアナログ信号としてデューティ比又はパルス幅が２５％であるＲＴＺ（Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号を出力するＤＡ変換器である。
【００２０】
まず、内部ＤＡ変換器にＮＲＺＤＡ変換器２１を使用した場合、連続時間バンドパス変調器内部で出力信号がＮＲＺの０次ホールドのＤＡ変換器を用いてサブサンプリングを行おうとしてもバンドパス変調器として動作しない。発明者らはこれをＭＡＴＬＡＢ（登録商標）シミュレーション装置で確認した（図７参照。）。図７から明らかなように、ＮＲＺＤＡ変換器２１を用いた場合、周波数（３／４）ｆｓ近傍でノイズシェープされていないことが分かる。入力信号の振幅やフィルタ係数を変化させても発振してしまい動作させることはできない。これは、０次ホールドＤＡ変換器のインパルス応答は利得が直流で最大になってしまい、（３／４）ｆｓの成分での劣化が大きいためである。なお、図７乃至図９のシミュレーションでは、連続時間ΔΣＡＤ変調器のループフィルタに１次の連続時間バンドパスフィルタを用いた。
【００２１】
次いで、内部ＤＡ変換器にＲＴＺＤＡ変換器２３を使用した場合について以下に説明する。２００４年にルーセント（Ｌｕｃｅｎｔ）社から連続時間バンドパス変調器で出力信号がＲＴＺ信号である内部ＤＡ変換器を用いてサブサンプリングを行う方式が提案された（例えば、非特許文献４参照。）。ＭＡＴＬＡＢ（登録商標）シミュレーションでも、内部ＤＡ変換器にパルス幅２５％のＲＴＺＤＡ変換器２３を用いると、図８に示すように、周波数（３／４）ｆｓ近傍で量子化雑音がノイズシェープされている。しかしながら、この方式では、ＲＴＺ出力ＤＡ変換器２３へのサンプリングクロックのジッタによりＡＤ変調器全体の精度が大きく劣化してしまう。すなわち、ＤＡ変換器出力をＲＴＺ信号にすると、１サンプリング周期内にそのエッジが２つあるのでＮＲＺＤＡ変換器２１の場合よりもクロックジッタの影響を受けてしまう（図１０参照。）。
【００２２】
さらに、内部ＤＡ変換器にＲＦＤＡ変換器２２を使用した場合について以下に説明する。２００４年にマサチューセッツ工科大学から狭帯域高周波信号を発生するために、ＲＦＤＡ変換器２２が提案された（例えば、非特許文献８参照。）。通常のＤＡ変換器は出力信号が１サンプリング周期内で一定である０次ホールドであるが、ＲＦＤＡ変換器２２は１サンプリング周期内でＤＡ変換器出力信号が数周期の余弦波を発生させる。０次ホールドのＤＡ変換器ではそのインパルス応答の周波数特性は直流で利得が最大になるが、ＲＦＤＡ変換器２２のあるものは、直流成分はゼロで、（３／４）ｆｓで利得を最大にすることができる。このＲＦＤＡ変換器２２を用いることで、サブサンプリング動作が可能となる。発明者らはＭＡＴＬＡＢ（登録商標）によるシミュレーションにおいて、周波数（３／４）ｆｓ近傍で量子化雑音がノイズシェープさることを確認した（図９参照。）。また、通常のＤＡ変換器ではサンプリングのタイミングでデータ値が不連続的に切り替わるが、ＲＦＤＡ変換器２２では出力信号が連続な余弦波であり、サンプリングタイミングではそのスルーレートがゼロ（ｄＤＡＣｏｕｔ／ｄｔ＝０）であるのでサンプリングクロックジッタの影響が極めて小さい。なお、非特許文献８でのＲＦＤＡ変換器はＤＡ変換器単体として用いることを記述しており、このＲＦＤＡ変換器２２をΔΣＡＤ変調器に用いることは記述されていない。
【００２３】
第１の実施形態．
本発明者らは以上のことに着目し、このＲＦＤＡ変換器２２を、サブサンプリングを行う連続時間バンドパスΔΣＡＤ変調器に用いることを提案する。図１１は本発明の第１の実施形態に係る連続時間バンドパスΔΣＡＤ変調器の構成を示すブロック図である。
【００２４】
図１１において、本実施形態に係る連続時間バンドパスΔΣＡＤ変調器は、減算器１１と、連続時間アナログバンドパスフィルタ１２と、１ビットＡＤ変換器１３と、１ビットＲＦＤＡ変換器１４と、サンプリングクロック発生器１５とを備えて構成される。ここで、サンプリングクロック発生器１５は、サンプリング周波数ｆｓを有するサンプリングクロックＣＬＫを発生して１ビットＡＤ変換器１３及び１ビットＲＦＤＡ変換器１４に供給する。ｆｉｎ＝（３／４）ｆｓである最大入力周波数ｆｉｎを有するアナログ入力信号は減算器１１に入力され、減算器１１は入力されたアナログ入力信号から、１ビットＲＦＤＡ変換器１４からのアナログ信号を減算し、減算結果のアナログ信号を連続時間アナログバンドパスフィルタ１２に出力する。次いで、連続時間アナログバンドパスフィルタ１２は、入力されるアナログ信号に対して連続時間でアナログバンドパスのフィルタ処理を実行した後、処理後のアナログ信号を１ビットＡＤ変換器１３に出力する。１ビットＡＤ変換器１３は入力されるアナログ信号を１ビットのデジタル信号にＡＤ変換した後、デジタル出力信号として出力するとともに、１ビットＲＦＤＡ変換器１４に出力する。１ビットＲＦＤＡ変換器１４は入力される１ビットのデジタル信号をアナログ信号にＤＡ変換した後、減算器１１に出力する。以上のように構成することにより、連続時間バンドパスΔΣＡＤ変調器を構成できる。
【００２５】
本発明の実施形態に係る図１１の連続時間バンドパスΔΣＡＤ変調器は、その内部ＤＡ変換器にＲＦＤＡ変換器２２を用いることで、次の特有の効果を有する。
（ｉ）最大入力周波数は、内部ＡＤ変換器１３やＤＡ変換器１４の動作可能なクロック周波数の４分の３にすることができる。すなわち、従来の３倍の入力周波数を扱える。
（ｉｉ）ＤＡ変換器１４へのサンプリングクロックのジッタのＡＤ変調器全体の精度劣化への影響が極めて少ない。また、連続時間ΔΣ変調器を用いるので、離散時間方式に比べ次の効果を有する。すなわち、低消費電力であり、高いクロック周波数で動作可能であって、前段のアンチエリアジングフィルタを簡単化できる。
【００２６】
次いで、ＲＦＤＡ変換器２２の原理と動作について以下に説明する。図１２（ａ）はデジタル入力信号が”１”であるときに、デジタル入力信号を各ＤＡ変換器２１，２２，２３に入力したときの出力信号波形を示す図であり、図１２（ｂ）はデジタル入力信号が”０”であるときに、デジタル入力信号を各ＤＡ変換器２１，２２，２３に入力したときの出力信号波形を示す図である。また、図１０に図７乃至図９の各ＤＡ変換器２１，２２，２３からの出力信号の波形例（１ビットＤＡ変換器）を示す。
【００２７】
連続時間バンドパスΔΣＡＤ変調器内部で１ビットＤＡ変換器を用いる場合、サンプリング時刻ｋではＮＲＺＤＡ変換器２１の出力信号は次式のようになる（ｋは整数であり、ｋ＝０，±１，±２，±３，…）。
【００２８】
（１）デジタル入力信号が“１”の場合：
【数１】
2007036383.tif 000003
【００２９】
（２）デジタル入力信号が“０”の場合：
【数２】
2007036383.tif 000004
【００３０】
一方、ＲＦＤＡ変換器２２の出力信号は次式のようになる。
【００３１】
（１）デジタル入力信号が“１”の場合： 
【数３】
2007036383.tif 000005
【数４】
2007036383.tif 000006
【００３２】
（２）デジタル入力信号が“０”の場合：
【数５】
2007036383.tif 000007
【数６】
2007036383.tif 000008
【００３３】
ここで、
【数７】
2007036383.tif 000009
【数８】
2007036383.tif 000010
【００３４】
ここで、Ａ１（ｔ）は周波数２ｆｓの余弦波をその最低レベルが０レベルとなるようにより高いレベルにバイアスしてなる信号であり、Ａ２（ｔ）は周波数２ｆｓの余弦波をその最高レベルが０レベルとなるようにより低いレベルにバイアスしてなる信号である。ＲＦＤＡ変換器２２の動作は、デジタル入力信号が１のときは、図１２のように（１／２）ｆｓの時点で、信号Ａ１（ｔ）から信号Ａ２（ｔ）に切り替えた信号波形を出力する一方、デジタル入力信号が０のときは、（１／２）ｆｓの時点で信号Ａ２（ｔ）から信号Ａ１（ｔ）に切り替えた信号波形を出力する。
【００３５】
図１３は、図１１の１ビットＲＦＤＡ変換器１４の構成を示す回路図である。上記ＲＦＤＡ変換器２２は差動ペアに、ｃｏｓ｛２π（２ｆｓ）ｔ｝の交流信号を出力するテール電流源に接続した比較的簡単な回路で実現できる。図１３において、電流源Ｉｓから出力される周波数ｆｏｓｃの交流電流を、スイッチドライバ回路３０からの制御信号により、１対のスイッチング素子であるＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴという。）Ｑ１，Ｑ２を互いに交互にスイッチングすることにより、式（３）乃至式（６）に示すアナログ信号（図１０）Ｉｏｕｔ，／Ｉｏｕｔを発生して出力する。ここで、スイッチドライバ回路３０からの１対の制御信号は各ＭＯＳＦＥＴＱ１，Ｑ２のゲートに印加され、各ＭＯＳＦＥＴＱ１，Ｑ２のソースには電流源Ｉｓが接続され。各ＭＯＳＦＥＴＱ１，Ｑ２のソースは出力信号の出力端子となる。なお、スイッチドライバ回路３０は、デジタルデータ信号に基づいて、交流周波数ｆｏｓｃの交流電流に同期するサンプリング周波数ｆｓのサンプリングクロックに基づいて制御信号を発生して出力する。
【００３６】
図１４は、図１２の各ＤＡ変換器２１，２２，２３の各利得周波数特性を示すスペクトル図である。ＲＦＤＡ変換器２２のインパルス応答のパワースペクトラムは、図１２のように、周波数（３／４）ｆｓ近傍で最大となり、直流成分はゼロとなる。図１１の本実施形態に係る回路構成では、この利得特性を利用して入力周波数（３／４）ｆｓでサブサンプリングを実現する。また、整数ｋ（ｋ＝０，±１，±２，±３，…）に対して次式の性質がある。
【００３７】
【数９】
2007036383.tif 000011
【数１０】
2007036383.tif 000012
【００３８】
【数１１】
2007036383.tif 000013
【数１２】
2007036383.tif 000014
【００３９】
ここで、出力値及び出力スルーレートがともにゼロ近傍のときに、サンプリングクロックの切り替えが行われるのでジッタの影響（例えば、非特許文献９参照。）は小さくなると考えられる。
【００４０】
以上の実施形態において、図１３の１ビットＲＦＤＡ変換器１４においては、余弦波信号をスイッチングしてアナログ信号を発生しているが、本発明はこれに限らず、少なくとも、式（９）乃至式（１２）を満たすような連続値を有する信号であればよく、好ましくは、時刻ｔ＝ｋ／（２ｆｓ）（ｋは整数である。）においてその信号と傾きはゼロであって、しかも当該時刻ｔ＝ｋ／（２ｆｓ）近傍において緩やかに増大し又は減少する連続値を有する信号である。
【００４１】
以上の実施形態においては、図１３において電流出力型の１ビットＲＦＤＡ変換器１４を開示しているが、図１５を参照して詳細後述するように、電圧出力型のＲＦＤＡ変換器であってもよい。
【００４２】
第２の実施形態．
図１５は本発明の第２の実施形態に係る差動型１ビットＲＦＤＡ変換器１４Ａの構成を示す回路図である。第２の実施形態は、第１の実施形態に比較して、差動型で電圧出力型に変更して回路構成したことを特徴としている。図１５において、入力端子Ｔ１１，Ｔ１２の前段に、マルチプレクサＭＵＸ１と２個のインバータＩＮＶ１，ＩＮＶ２とからなる入力信号処理回路を備え、さらに、入力端子Ｔ１１，Ｔ１２と、出力端子Ｔ２１，Ｔ２２との間に、２対のスイッチング素子であるＭＯＳＦＥＴＱ１，Ｑ２，Ｑ１１，Ｑ１２が接続され、ＭＯＳＦＥＴＱ１，Ｑ２には電流源Ｉｓ１が接続され、ＭＯＳＦＥＴＱ１１，Ｑ１２には電流源Ｉｓ２が接続される。また、電流出力型とするために、各ＭＯＳＦＥＴＱ１，Ｑ２，Ｑ１１，Ｑ１２の各ソースにはそれぞれ抵抗Ｒ１１，Ｒ１２を介して電圧源Ｖｄｄに接続される。ここで、電流源Ｉｓ１，Ｉｓ２の各電流信号Ｉｏｓｃ＋，Ｉｏｓｃ−は次式で表される。
【００４３】
［数１］
Ｉｏｓｃ＋＝（１／２）［１−ｃｏｓ｛２π（２ｆｓ）ｔ｝＋αＤＣ
［数２］
Ｉｏｓｃ＋＝−（１／２）［１−ｃｏｓ｛２π（２ｆｓ）ｔ｝＋αＤＣ
【００４４】
図１５に示す回路構成において、ある第１の時刻で制御電圧信号Ｖｉｎ＋をハイレベルとしかつ制御電圧信号Ｖｉｎ−をローレベルとする一方、半周期後に第２の時刻で制御電圧信号Ｖｉｎ＋をローレベルとしかつ制御電圧信号Ｖｉｎ−をハイレベルとする。なお、図１６は図１５のマルチプレクサＭＵＸ１の動作を示す各信号のタイミングチャートであり、当該ＤＡ変換器への入力信号Ｔｎに基づいてマルチプレクサＭＵＸ１を制御することにより、サンプリングクロックＣＬＫを図１６のように処理して非反転出力信号ＺであるＶｉｎ＋と、反転出力信号／ＺであるＶｉｎ−とを発生してそれぞれ端子Ｔ１１，Ｔ１２に出力している。
【００４５】
図１５の回路では、図１７に示すように信号を入力して動作することにより、図１７から明らかなように、差動型１ビットＲＦＤＡ変換器１４Ａを構成できる。なお、図１８は図１５のシミュレーション結果を示す各電圧の信号波形を示す波形図であり、差動型１ビットＲＦＤＡ変換器１４Ａが目的通りに動作していることがわかる。なお、図１５の回路については、後述する３ビット又はマルチビットの差動型ＲＦＤＡ変換器に適用してもよい。
【００４６】
以上のように構成された１ビット差動型ＲＦＤＡ変換器によれば、信号振幅を大きくとれるとともに、雑音に強く、常に電流を流すことができる。従って、コモンモード電圧の雑音はきわめて少なくなり、また、歪みに強いという効果を有する。
【００４７】
第３の実施形態．
図１９は本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの回路構成概念図であり、図２０は本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの構成を示す回路図である。図１９において、電圧源Ｖｄｄから抵抗Ｒ１１又はＲ１２を介して、さらに各スイッチ５１−１乃至Ｓ５１−Ｎ及び電流源Ｉｓ１乃至ＩｓＮを介して接地されており、抵抗Ｒ１１又はＲ１２と各スイッチ５１−１乃至Ｓ５１−Ｎの一端との接続点がアナログ信号の出力端子Ｔ３０となる。
【００４８】
図１９の回路を実際に構成した場合には、複数Ｎ個の電流源Ｉｓ１乃至ＩｓＮを１個の電流源Ｉｓで置き換え、図２０のように構成する。図２０において、電圧源Ｖｄｄは電流源Ｉｓ及びスイッチング素子であるＭＯＳＦＥＴＱ５０を介して接地される。また、電圧源Ｖｄｄは抵抗Ｒ１１を介して、各スイッチング素子であるＭＯＳＦＥＴＭ１，Ｍ３，…，ＭＮ−１及びＭＯＳＦＥＴＱ５１−１，Ｑ５１−２，…，Ｑ５１−（Ｎ／２）を介して接地される。さらに、電圧源Ｖｄｄは抵抗Ｒ１２を介して、各スイッチング素子であるＭＯＳＦＥＴＭ２，Ｍ４，…，ＭＮ及びＭＯＳＦＥＴＱ５１−１，Ｑ５１−２，…，Ｑ５１−（Ｎ／２）を介して接地される。信号デコーダ及びスイッチドライバ回路４０は、入力されるデジタルバイナリデータ信号をサーモメータコードに変換した後、スイッチング素子であるＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，…，Ｍ２Ｎのオン・オフを制御する制御信号を発生してそれらのゲートに印加する。ここで、デジタルバイナリデータ信号Ｂ２，Ｂ１，Ｂ０をサーモメータコードＴ７−Ｔ１に変換するときの変換テーブルを次に示す。
【００４９】
［表１］
――――――――――――――――――――――――――――――――――
Ｂ２，Ｂ２，Ｂ１        Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１
――――――――――――――――――――――――――――――――――
０    ０    ０          ０    ０    ０    ０    ０    ０    ０
０    ０    １          ０    ０    ０    ０    ０    ０    １
０    １    ０          ０    ０    ０    ０    ０    １    １
０    １    １          ０    ０    ０    ０    １    １    １
１    ０    ０          ０    ０    ０    １    １    １    １
１    ０    １          ０    ０    １    １    １    １    １
１    １    ０          ０    １    １    １    １    １    １
１    １    １          １    １    １    １    １    １    １
――――――――――――――――――――――――――――――――――
【００５０】
スイッチング素子であるＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，…，Ｍ２Ｎからなる回路は、７個の１ビットのＲＦＤＡ変換器が並列に接続されていることと等価であり、上記変換後のサーモメータコードなる制御信号に基づいてオン・オフされることにより、オンするスイッチング素子が増大するにつれて電流量が増大してそれに比例した電圧が増大する。このように得られたアナログ出力信号の電圧は図２９及び図３０に示すようにデジタル入力信号に応答してアナログ出力信号が変化する。そして、当該セグメント型３ビットＲＦＤＡ変換器１４Ｂは各抵抗Ｒ１１，Ｒ１２の一端に接続された出力端子Ｔ３１，Ｔ３２からＤＡ変換後のアナログ信号を出力する。
【００５１】
以上のように構成されたセグメント型３ビットＲＦＤＡ変換器によれば、グリッチ雑音を軽減でき、入出力間の単調性を確保できるという特有の効果を有する。
【００５２】
上述の各実施形態においては、入力されるアナログ信号の最大入力周波数ｆｉｎは実質的に上記サンプリング周波数ｆｓの３／４となるように設定され、ＤＡ変換器１４，１４ａは、入力されるデジタル入力信号の値に応じて互いに反転したアナログ信号であって、時刻ｋ／（２ｆｓ）において振幅が実質的にゼロでありかつ傾きが実質的にゼロであるアナログ信号にＤＡ変換して出力するように構成されることを特徴としている。また、ＤＡ変換器１４，１４ａから出力されるアナログ信号は、好ましくは、時刻ｋ／（２ｆｓ）の近傍において、当該近傍以外の時刻（当該アナログ信号の最大点及び最小点を除く。）に比較して小さい傾きを有して変化する。ここで、ＤＡ変換器１４ａ，１４ａは、好ましくは、入力されるデジタル入力信号の値に基づいて、所定の交流信号を上記サンプリングクロックに応じてスイッチングしかつ所定のバイアス電圧を印加することによりアナログ信号を発生する。さらに、好ましくは、ＤＡ変換器１４ａはマルチビットＤＡ変換器であり、ＡＤ変換器１３ａはマルチビットＡＤ変換器であり、これにより、１ビットに比較し変換精度を向上できる。なお、以上の実施形態において、アナログバンドパスフィルタは連続時間アナログバンドパスフィルタ１２であるが、本発明はこれに限らず、離散間隔を十分に小さくすれば、離散時間アナログバンドパスフィルタで構成してもよい。
【実施例１】
【００５３】
本発明者らは、シミュレーションによる動作の確認をするために、上述の実施形態に係る連続時間バンドパスΔΣＡＤ変調器の有効性を確認するため、ＭＡＴＬＡＢ（登録商標）ツールを用いてシミュレーションを行った。
【００５４】
図２１は、第１の実施形態に係る実施例１のバンドパスΔΣＡＤ変調器の構成を示すブロック図である。図２１において、実施例１のバンドパスΔΣＡＤ変調器は、図１１の装置構成に比較して、連続時間アナログバンドパスフィルタ１２を、２つのフィルタ１２ａ，１２ｃと、それらの間に挿入される減算器１２ｂとからなる２次連続時間バンドパスフィルタにより構成したことを特徴としている。ここで、減算器１１から出力されるアナログ信号は、伝達関数（ｂ１ｓ／（ｓ２＋ωｃ２））を有するフィルタ１２ａを介して減算器１２ｂに出力され、減算器１２ｂはフィルタ１２ａからのアナログ信号から１ビットＲＦＤＡ変換器１４からのアナログ信号を減算し、減算結果のアナログ信号を、伝達関数（ｂ２ｓ／（ｓ２＋ωｃ２））を有するフィルタ１２ｃを介して１ビットＡＤ変換器１３に出力する。ここで、ωｃは入力アナログ信号の搬送波周波数である。
【００５５】
実施例１では、図２１の回路構成を有する連続時間バンドパスΔΣＡＤ変調器の有効性を確認するため、ＭＡＴＬＡＢ（登録商標）ツールを用いてシミュレーションを行った。図２１の変調器では、内部ＤＡ変換器として１ビットＲＦＤＡ変換器１４を組み込み、ループフィルタとして中心周波数（３／４）ｆｓの２次連続時間バンドパスフィルタを用い、最大入力周波数ｆｉｎ≒（３／４）ｆｓのアナログ信号を入力した。ループフィルタ１２ａ，１２ｃの係数は次式のように設定した。なお、入力されるアナログ信号の最大入力周波数ｆｉｎはサンプリング周波数ｆｓの３／４に同一又は実質的に同一であるように設定することが好ましい。
【００５６】
【数１３】
2007036383.tif 000015
【数１４】
2007036383.tif 000016
【数１５】
2007036383.tif 000017
【００５７】
上記の係数の設定は、１ビットＲＦＤＡ変換器１４の出力振幅を１としたときに、フィルタ出力振幅が１近傍（すなわち、１又は実質的に１である）になるように設定した。
【００５８】
図２２は図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図であり、図２３は図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの特性を示す図である。図２１の変調器の出力パワースペクトラムは図２２に示すようになり、量子化雑音が周波数（３／４）ｆｓでノイズシェープされている。信号電力に対する（雑音電力＋歪み雑音電力）の比であるＳＮＤＲは図２３のように、傾き１５ｄＢ／ｏｃｔとなり、実施例１の回路構成がサブサンプリングを行う２次バンドパスΔΣＡＤ変調器として動作することが確認できた。
【００５９】
次いで、ＤＡ変換器におけるクロックジッタがバンドパスΔΣＡＤ変調器の精度に与える影響について、図２４及び図２５を参照して以下に説明する。図２４は、図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタによる連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図であり、図２５は、図２１の内部ＤＡ変換器に２５％ＲＴＺＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタによる連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【００６０】
ここでは、内部ＤＡ変換器がＲＦＤＡ変換器１４であり、パルス幅２５％のＲＴＺＤＡ変換器２３（例えば、非特許文献４参照。）のときに（図１２）、ＤＡ変換器１４のクロックに対してガウス分布でクロック周波数ｆｓの±１％の範囲のクロックジッタを与えてシミュレーションを行った。このときの出力パワースペクトラムを図２４及び図２５に示している。図２４及び図２５から明らかなように、２５％ＲＴＺＤＡ変換器２３を用いた場合には、ジッタの影響によりノイズフロアが大きく上昇しているが、ＲＦＤＡ変換器１４を用いた場合にはほとんど変化が無いことが分かる。
【００６１】
図２６は、図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフであり、図２７は、図２１の内部ＤＡ変換器に２５％ＲＴＺＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。図２６及び図２７から明らかなように、２５％ＲＴＺＤＡ変換器２３を用いた場合には、大きくＳＮＲが劣化しているのに対し、ＲＦＤＡ変換器１４を用いたときには、劣化が改善されていることが確認できた。
【実施例２】
【００６２】
図２８は第３の実施形態に係る実施例２のバンドパスΔΣＡＤ変調器の構成を示すブロック図である。また、図２９は図２８の３ビットＲＦＤＡ変換器１４ｂに入力されるデジタル入力信号の波形を示す波形図であり、図３０は図２８の３ビットＲＦＤＡ変換器１４ｂから出力されるアナログ信号の波形を示す波形図である。
【００６３】
実施例２では、図２１の実施例１に比較して、図２８に示すように、連続時間バンドパスΔΣＡＤ変調器の内部ＤＡ変換器及びＡＤ変換器としてそれぞれ、マルチビットＤＡ変換器１４ａ及びマルチビットＡＤ変換器１３ａを用いることで、マルチビット連続時間バンドパスΔΣＡＤ変調器を構成している。ここで、実施例２では、マルチビットとして３ビットの例を例示している。マルチビットの回路構成ではより高精度なＡＤ変換が実現できる。
【００６４】
３ビットＲＦＤＡ変換器１４ａの入出力の関係は図２９及び図３０の通りである。この３ビットＲＦＤＡ変換器１４を内部ＤＡ変換器に用い、ループフィルタを、１ビットＲＦＤＡ変換器を組み込んだ場合と同様に、ＲＦＤＡ変換器１４ａの最大出力振幅を１としたときにフィルタ後の出力振幅が１に近くなるように設定した係数を有する中心周波数（３／４）ｆｓの２次連続時間バンドパスフィルタとして、最大入力周波数ｆｉｎ≒（３／４）ｆｓを有するアナログ信号を入力してシミュレーションを行った。なお、ループフィルタの係数はそれぞれ次式で表される。
【００６５】
【数１６】
2007036383.tif 000018
【数１７】
2007036383.tif 000019
【数１８】
2007036383.tif 000020
【００６６】
図３１は図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器の出力スペクトラムを示す図であり、図３２は図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。実施例２において、ＡＤ変換器及びＤＡ変換器部にそれぞれ３ビットＡＤ変換器１３ａ及び３ビットＲＦＤＡ変換器１４ａを用いると、図３２に示すように、１ビットの場合に比べてノイズフロアが下がり、図３３に示すように、ＳＮＤＲがオーバーサンプリングレート（ＯＳＲ）＝２５でおよそ２７ｄＢだけ向上する。ただし、マルチビット構成を用いる場合にはＤＡ変換器出力の非線形性によりＡＤ変調器の全体の精度が大きく劣化するので（例えば、非特許文献６参照。）、例えば、ＤＷＡ（Data Weighted Averaging；データに対する重み付けの平均化）アルゴリズム等を用いたミスマッチ軽減手法が必要となる。ここで、ＤＷＡアルゴリズムは、ΔΣＡＤ変調器内部マルチビットＤＡ変換器の非線形性をノイズシェープするため、内部ＤＡ変換器の前段にデジタル信号処理回路を設けてダイナミックエレメントマッチングを行うものである（例えば、非特許文献６参照。）。
【００６７】
以上説明したように、時間バンドパスΔΣＡＤ変調器のＤＡ変換器にＲＦＤＡ変換器を用いることでサブサンプリングを実現し、また連続時間変調器の欠点であるクロックジッタの影響を軽減できることをシミュレーションで確認した。本発明の実施形態に係る連続時間バンドパスΔΣＡＤ変調器によれば、その内部ＤＡ変換器にＲＦＤＡ変換器を用いることで、次の特有の効果を有する。
（ｉ）最大入力周波数は、内部ＡＤ変換器やＤＡ変換器の動作可能なクロック周波数の４分の３にすることができる。すなわち、従来の３倍の入力周波数を扱える。
（ｉｉ）ＤＡ変換器へのサンプリングクロックのジッタのＡＤ変調器全体の精度劣化への影響が極めて少ない。また、連続時間ΔΣ変調器を用いるので、離散時間方式に比べ次の効果を有する。すなわち、低消費電力であり、高いクロック周波数で動作可能であって、前段のアンチエリアジングフィルタを簡単化できる。
【産業上の利用可能性】
【００６８】
以上詳述したように、本発明に係るバンドパスΔΣＡＤ変調器及びそれを用いたデジタル無線受信機によれば、上記入力されるアナログ信号の最大入力周波数ｆｉｎは実質的に上記サンプリング周波数ｆｓの３／４となるように設定され、上記ＤＡ変換器は、入力されるデジタル入力信号の値に応じて互いに反転したアナログ信号であって、時刻ｋ／（２ｆｓ）において振幅が実質的にゼロでありかつ傾きが実質的にゼロであるアナログ信号にＤＡ変換して出力するように構成されている。それ故、従来技術に比較して、簡単な構成で高精度でＡＤ変換することができ、しかも高周波信号を直接にＡＤ変換することができる。また、従来技術に比較してより高い周波数の入力信号を取り扱うことができ、しかも低消費電力で動作可能である。
【図面の簡単な説明】
【００６９】
【図１】（ａ）従来技術に係るデジタル無線受信機の構成を示すブロック図であり、（ｂ）は本発明の基本構成に係るデジタル無線受信機の構成を示すブロック図である。
【図２】本発明の実施形態に係るバンドパスΔΣＡＤ変調器で取り扱う中心周波数を示すスペクトル図である。
【図３】従来技術に係る離散時間フィルタの回路構成を示す回路図である。
【図４】従来技術に係る連続時間フィルタの回路構成を示す回路図である。
【図５】従来技術に係るバンドパスΔΣＡＤ変調器で用いるナイキストサンプリングの使用帯域を示すスペクトル図である。
【図６】従来技術に係るバンドパスΔΣＡＤ変調器で用いるサブサンプリングの使用帯域を示すスペクトル図である。
【図７】内部ＤＡ変換器に図１２のＮＲＺＤＡ変換器２１を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図８】内部ＤＡ変換器に図１２の２５％ＲＴＺＤＡ変換器２３を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図９】内部ＤＡ変換器に図１２のＲＦＤＡ変換器２２を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図１０】図７乃至図９の各ＤＡ変換器２１，２２，２３からの出力信号の波形例（１ビットＤＡ変換器）を示す波形図である。
【図１１】本発明の第１の実施形態に係る連続時間バンドパスΔΣＡＤ変調器の構成を示すブロック図である。
【図１２】（ａ）はデジタル入力信号が”１”であるときに、デジタル入力信号を各ＤＡ変換器２１，２２，２３に入力したときの出力信号波形を示す図であり、（ｂ）はデジタル入力信号が”０”であるときに、デジタル入力信号を各ＤＡ変換器２１，２２，２３に入力したときの出力信号波形を示す図である。
【図１３】図１１の１ビットＲＦＤＡ変換器１４の構成を示す回路図である。
【図１４】図１２の各ＤＡ変換器２１，２２，２３の各利得周波数特性を示すスペクトル図である。
【図１５】本発明の第２の実施形態に係る差動型１ビットＲＦＤＡ変換器１４Ａの構成を示す回路図である。
【図１６】図１５のマルチプレクサＭＵＸ１の動作を示す各信号のタイミングチャートである。
【図１７】図１５の各電圧の信号波形を示す波形図である。
【図１８】図１５のシミュレーション結果を示す各電圧の信号波形を示す波形図である。
【図１９】本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの回路構成概念図である。
【図２０】本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの構成を示す回路図である。
【図２１】第１の実施形態に係る実施例１のバンドパスΔΣＡＤ変調器の構成を示すブロック図である。
【図２２】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図２３】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの特性を示す図である。
【図２４】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタによる連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図２５】図２１の内部ＤＡ変換器に２５％ＲＴＺＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタによる連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図２６】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。
【図２７】図２１の内部ＤＡ変換器に２５％ＲＴＺＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。
【図２８】第３の実施形態に係る実施例２のバンドパスΔΣＡＤ変調器の構成を示すブロック図である。
【図２９】図２８の３ビットＲＦＤＡ変換器１４ｂに入力されるデジタル入力信号の波形を示す波形図である。
【図３０】図２８の３ビットＲＦＤＡ変換器１４ｂから出力されるアナログ信号の波形を示す波形図である。
【図３１】図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器の出力スペクトラムを示す図である。
【図３２】図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。
【符号の説明】
【００７０】
１…アンテナ、
２ａ…帯域通過フィルタ、
３…低雑音増幅器、
６…デジタルシグナルプロセッサ（ＤＳＰ）、
７…バンドパスΔΣＡＤ変調器、
１１…減算器、
１２…連続時間アナログバンドパスフィルタ、
１２ａ，１２ｃ…フィルタ、
１２ｂ…減算器、
１３…１ビットＡＤ変換器（１ビットＡＤ変換器）、
１３ａ…３ビットＡＤ変換器（３ビットＡＤ変換器）、
１４…１ビットＲＦＤＡ変換器（１ビットＲＦＤＡ変換器）、
１４ａ…３ビットＲＦＤＡ変換器（３ビットＲＦＤＡ変換器）、
１５…サンプリングクロック発生器、
２２…ＲＦＤＡ変換器、
３０…スイッチドライバ回路、
４０…信号デコーダ及びスイッチドライバ回路、
ＩＮＶ１，ＩＮＶ２…インバータ、
Ｉｓ，ＩＯＳＣ…電流源、
Ｍ１乃至Ｍ２Ｎ，Ｑ１，Ｑ２，Ｑ１１，Ｑ１２，Ｑ５０，Ｑ５１−１乃至Ｑ５１−（Ｎ／２）…ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）、
ＭＵＸ１…マルチプレクサ、
Ｒ１１，Ｒ１２…抵抗、
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…端子。
【図１】
2007036383.tif 000021
【図２】
2007036383.tif 000022
【図３】
2007036383.tif 000023
【図４】
2007036383.tif 000024
【図５】
2007036383.tif 000025
【図６】
2007036383.tif 000026
【図７】
2007036383.tif 000027
【図８】
2007036383.tif 000028
【図９】
2007036383.tif 000029
【図１０】
2007036383.tif 000030
【図１１】
2007036383.tif 000031
【図１２】
2007036383.tif 000032
【図１３】
2007036383.tif 000033
【図１４】
2007036383.tif 000034
【図１５】
2007036383.tif 000035
【図１６】
2007036383.tif 000036
【図１７】
2007036383.tif 000037
【図１８】
2007036383.tif 000038
【図１９】
2007036383.tif 000039
【図２０】
2007036383.tif 000040
【図２１】
2007036383.tif 000041
【図２２】
2007036383.tif 000042
【図２３】
2007036383.tif 000043
【図２４】
2007036383.tif 000044
【図２５】
2007036383.tif 000045
【図２６】
2007036383.tif 000046
【図２７】
2007036383.tif 000047
【図２８】
2007036383.tif 000048
【図２９】
2007036383.tif 000049
【図３０】
2007036383.tif 000050
【図３１】
2007036383.tif 000051
【図３２】
2007036383.tif 000052
【手続補正書】
【提出日】平成18年6月28日(2006.6.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
【特許文献１】特開２０００−２４４３２３号公報。
【特許文献２】特開２００２−１００９９２号公報。
【非特許文献１】F. Munoz et al., “A 4.7mW 89.5dB DR CT Complex ΔΣ ADC with Built-in LPF”, ISSCC Digest of Technical Papers, Vol. 47, pp.500-501, February 2005.
【非特許文献２】R. Schreier et al., “A 10-300MHz IF-digitizing IC with 90-105-dB dynamic range and 15-333-kHz band width”, IEEE Journal of Solid-State Circuits, Vol.37, No.12, pp.1636-1644, December 2002.
【非特許文献３】T. Salo et al., “A Dual-Mode 80MHz BandpassΔΣ Modulator for a GSM/WCDMA IF-receiver”, ISSCC Digest of Technical Papers, Vol.45, pp.218-219, February 2002.
【非特許文献４】U. V. Kack et al., “Direct RF Sampling Continuous-Time Bandpass ΔΣ A/D Converter Design for 3G Wireless Applications”, Proceedings of IEEE ISCAS, pp.I-409-I-412, Vancouver, Canada, May 2004.
【非特許文献５】P. Fontaine et al., “A Low-Noise Low-Voltage CT ΔΣ Modulator with Digital Compensation of Excess Loop Delay”, ISSCC Digest of Technical Papers, Vol.47, pp.498-499, February 2004.
【非特許文献６】H. San et al., “A noise-shaping algorithm of multi-bit DAC nonlinearities in complex bandpass ΔΣ AD modulators”, IEICE Transactions on Fundamentals, Vol. E87-A, No. 4, pp.792-800, April 2004.
【非特許文献７】S. R. Norsworthy et al. (editors), “Delta-Sigma Data Converters, -Theory, Design and Simulation”, IEEE Press, pp.244-245, 1997.
【非特許文献８】S. Luschs et al., “Radio Frequency Digital-to-Analog Converter”, IEEE Journal of Solid-State Circuits, Vol. 39, No. 9, pp.1462-1467, September 2004.
【非特許文献９】H. Kobayashi et al., “Sampling Jitter and Finite Aperture Time Effects in Wideband Data Acquisition Systems”, IEICE Transactions on Fundamentals, Vol. E85-A, No. 2, pp.335-346, February 2002.
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
ここで、Ａ１（ｔ）は周波数２ｆｓの余弦波をその最低レベルが０レベルとなるようにより高いレベルにバイアスしてなる信号であり、Ａ２（ｔ）は周波数２ｆｓの余弦波をその最高レベルが０レベルとなるようにより低いレベルにバイアスしてなる信号である。ＲＦＤＡ変換器２２の動作は、デジタル入力信号が１のときは、図１２のように１／（２ｆｓ）の時点で、信号Ａ１（ｔ）から信号Ａ２（ｔ）に切り替えた信号波形を出力する一方、デジタル入力信号が０のときは、１／（２ｆｓ）の時点で信号Ａ２（ｔ）から信号Ａ１（ｔ）に切り替えた信号波形を出力する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
図１３は、図１１の１ビットＲＦＤＡ変換器１４の構成を示す回路図である。上記ＲＦＤＡ変換器２２は差動ペアに、ｃｏｓ｛２π（２ｆｓ）ｔ｝の交流信号を出力するテール電流源に接続した比較的簡単な回路で実現できる。図１３において、電流源Ｉｓから出力される周波数ｆｏｓｃの交流電流を、スイッチドライバ回路３０からの制御信号により、１対のスイッチング素子であるＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴという。）Ｑ１，Ｑ２を互いに交互にスイッチングすることにより、式（３）乃至式（６）に示すアナログ信号（図１０）Ｉｏｕｔ，／Ｉｏｕｔを発生して出力する。ここで、スイッチドライバ回路３０からの１対の制御信号は各ＭＯＳＦＥＴＱ１，Ｑ２のゲートに印加され、各ＭＯＳＦＥＴＱ１，Ｑ２のソースには電流源Ｉｓが接続され。各ＭＯＳＦＥＴＱ１，Ｑ２のソースは出力信号の出力端子となる。なお、スイッチドライバ回路３０は、デジタルデータ信号に基づいて、交流周波数ｆｏｓｃの交流電流に同期するサンプリング周波数ｆｓのサンプリングクロックに基づいて制御信号を発生して出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
第２の実施形態．
図１５は本発明の第２の実施形態に係る差動型１ビットＲＦＤＡ変換器１４Ａの構成を示す回路図である。第２の実施形態は、第１の実施形態に比較して、差動型で電圧出力型に変更して回路構成したことを特徴としている。図１５において、入力端子Ｔ１１，Ｔ１２の前段に、マルチプレクサＭＵＸ１と２個のインバータＩＮＶ１，ＩＮＶ２とからなる入力信号処理回路を備え、さらに、入力端子Ｔ１１，Ｔ１２と、出力端子Ｔ２１，Ｔ２２との間に、２対のスイッチング素子であるＭＯＳＦＥＴＱ１，Ｑ２，Ｑ１１，Ｑ１２が接続され、ＭＯＳＦＥＴＱ１，Ｑ２には電流源Ｉｓ１が接続され、ＭＯＳＦＥＴＱ１１，Ｑ１２には電流源Ｉｓ２が接続される。また、電圧出力型とするために、各ＭＯＳＦＥＴＱ１，Ｑ２，Ｑ１１，Ｑ１２の各ソースにはそれぞれ抵抗Ｒ１１，Ｒ１２を介して電圧源Ｖｄｄに接続される。ここで、電流源Ｉｓ１，Ｉｓ２の各電流信号Ｉｏｓｃ＋，Ｉｏｓｃ−は次式で表される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
［数１］
Ｉｏｓｃ＋＝（１／２）［１−ｃｏｓ｛２π（２ｆｓ）ｔ｝＋αＤＣ］
［数２］
Ｉｏｓｃ−＝−（１／２）［１−ｃｏｓ｛２π（２ｆｓ）ｔ｝＋αＤＣ］
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図１５に示す回路構成において、ある第１の時刻で制御電圧信号Ｖｉｎ＋をハイレベルとしかつ制御電圧信号Ｖｉｎ−をローレベルとする一方、半周期後に第２の時刻で制御電圧信号Ｖｉｎ＋をローレベルとしかつ制御電圧信号Ｖｉｎ−をハイレベルとする。なお、図１６は図１５のマルチプレクサＭＵＸ１の動作を示す各信号のタイミングチャートであり、当該ＤＡ変換器への入力信号Ｔｎに基づいてマルチプレクサＭＵＸ１を制御することにより、サンプリングクロックＣＬＫを図１６のように処理して非反転出力信号ＺであるＶｉｎ＋と、反転出力信号／ＺであるＶｉｎ−とを発生してそれぞれ端子Ｔ１１，Ｔ１２に出力している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
第３の実施形態．
図１９は本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの回路構成概念図であり、図２０は本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの構成を示す回路図である。図１９において、電圧源Ｖｄｄから抵抗Ｒ１１又はＲ１２を介して、さらに各スイッチ５１−１乃至Ｓ５１−Ｎ及び電流源Ｉｓ１乃至ＩｓＮを介して接地されており、抵抗Ｒ１１又はＲ１２と各スイッチ５１−１乃至Ｓ５１−Ｎの一端との接続点がアナログ信号の出力端子Ｔ３０となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図１９の回路を実際に構成した場合には、複数Ｎ個の電流源Ｉｓ１乃至ＩｓＮを１個の電流源Ｉｓで置き換え、図２０のように構成する。図２０において、電圧源Ｖｄｄは電流源Ｉｓ及びスイッチング素子であるＭＯＳＦＥＴＱ５０を介して接地される。また、電圧源Ｖｄｄは抵抗Ｒ１１を介して、各スイッチング素子であるＭＯＳＦＥＴＭ１，Ｍ３，…，Ｍ（２Ｎ−１）及びＭＯＳＦＥＴＱ５１−１，Ｑ５１−２，…，Ｑ５１−（Ｎ／２）を介して接地される。さらに、電圧源Ｖｄｄは抵抗Ｒ１２を介して、各スイッチング素子であるＭＯＳＦＥＴＭ２，Ｍ４，…，Ｍ（２Ｎ）及びＭＯＳＦＥＴＱ５１−１，Ｑ５１−２，…，Ｑ５１−（Ｎ／２）を介して接地される。信号デコーダ及びスイッチドライバ回路４０は、入力されるデジタルバイナリデータ信号をサーモメータコードに変換した後、スイッチング素子であるＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，…，Ｍ（２Ｎ）のオン・オフを制御する制御信号を発生してそれらのゲートに印加する。ここで、デジタルバイナリデータ信号Ｂ２，Ｂ１，Ｂ０をサーモメータコードＴ７−Ｔ１に変換するときの変換テーブルを次に示す。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
［表１］
――――――――――――――――――――――――――――――――――
Ｂ２，Ｂ１，Ｂ０        Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１
――――――――――――――――――――――――――――――――――
０    ０    ０          ０    ０    ０    ０    ０    ０    ０
０    ０    １          ０    ０    ０    ０    ０    ０    １
０    １    ０          ０    ０    ０    ０    ０    １    １
０    １    １          ０    ０    ０    ０    １    １    １
１    ０    ０          ０    ０    ０    １    １    １    １
１    ０    １          ０    ０    １    １    １    １    １
１    １    ０          ０    １    １    １    １    １    １
１    １    １          １    １    １    １    １    １    １
――――――――――――――――――――――――――――――――――
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
スイッチング素子であるＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，…，Ｍ（２Ｎ）からなる回路は、７個の１ビットのＲＦＤＡ変換器が並列に接続されていることと等価であり、上記変換後のサーモメータコードなる制御信号に基づいてオン・オフされることにより、オンするスイッチング素子が増大するにつれて電流量が増大してそれに比例した電圧が増大する。このように得られたアナログ出力信号の電圧は図２９及び図３０に示すようにデジタル入力信号に応答してアナログ出力信号が変化する。そして、当該セグメント型３ビットＲＦＤＡ変換器１４Ｂは各抵抗Ｒ１１，Ｒ１２の一端に接続された出力端子Ｔ３１，Ｔ３２からＤＡ変換後のアナログ信号を出力する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
上述の各実施形態においては、入力されるアナログ信号の最大入力周波数ｆｉｎは実質的に上記サンプリング周波数ｆｓの３／４となるように設定され、ＤＡ変換器１４，１４Ａは、入力されるデジタル入力信号の値に応じて互いに反転したアナログ信号であって、時刻ｋ／（２ｆｓ）において振幅が実質的にゼロでありかつ傾きが実質的にゼロであるアナログ信号にＤＡ変換して出力するように構成されることを特徴としている。また、ＤＡ変換器１４，１４Ａから出力されるアナログ信号は、好ましくは、時刻ｋ／（２ｆｓ）の近傍において、当該近傍以外の時刻（当該アナログ信号の最大点及び最小点を除く。）に比較して小さい傾きを有して変化する。ここで、ＤＡ変換器１４，１４Ａは、好ましくは、入力されるデジタル入力信号の値に基づいて、所定の交流信号を上記サンプリングクロックに応じてスイッチングしかつ所定のバイアス電圧を印加することによりアナログ信号を発生する。さらに、好ましくは、ＤＡ変換器１４，１４ＡはマルチビットＤＡ変換器であり、ＡＤ変換器１３はマルチビットＡＤ変換器であり、これにより、１ビットに比較し変換精度を向上できる。なお、以上の実施形態において、アナログバンドパスフィルタは連続時間アナログバンドパスフィルタ１２であるが、本発明はこれに限らず、離散間隔を十分に小さくすれば、離散時間アナログバンドパスフィルタで構成してもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
図２６は、図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフであり、図２７は、図２１の内部ＤＡ変換器に２５％ＲＴＺＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。図２６及び図２７から明らかなように、２５％ＲＴＺＤＡ変換器２３を用いた場合には、大きくＳＮＤＲが劣化しているのに対し、ＲＦＤＡ変換器１４を用いたときには、劣化が改善されていることが確認できた。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
図２８は第３の実施形態に係る実施例２のバンドパスΔΣＡＤ変調器の構成を示すブロック図である。また、図２９は図２８の３ビットＲＦＤＡ変換器１４ａに入力されるデジタル入力信号の波形を示す波形図であり、図３０は図２８の３ビットＲＦＤＡ変換器１４ａから出力されるアナログ信号の波形を示す波形図である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
３ビットＲＦＤＡ変換器１４ａの入出力の関係は図２９及び図３０の通りである。この３ビットＲＦＤＡ変換器１４ａを内部ＤＡ変換器に用い、ループフィルタを、１ビットＲＦＤＡ変換器を組み込んだ場合と同様に、ＲＦＤＡ変換器１４ａの最大出力振幅を１としたときにフィルタ後の出力振幅が１に近くなるように設定した係数を有する中心周波数（３／４）ｆｓの２次連続時間バンドパスフィルタとして、最大入力周波数ｆｉｎ≒（３／４）ｆｓを有するアナログ信号を入力してシミュレーションを行った。なお、ループフィルタの係数はそれぞれ次式で表される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
図３１は図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器の出力スペクトラムを示す図であり、図３２は図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。実施例２において、ＡＤ変換器及びＤＡ変換器部にそれぞれ３ビットＡＤ変換器１３ａ及び３ビットＲＦＤＡ変換器１４ａを用いると、図３１に示すように、１ビットの場合に比べてノイズフロアが下がり、図３２に示すように、ＳＮＤＲがオーバーサンプリングレート（ＯＳＲ）＝２５でおよそ２７ｄＢだけ向上する。ただし、マルチビット構成を用いる場合にはＤＡ変換器出力の非線形性によりＡＤ変調器の全体の精度が大きく劣化するので（例えば、非特許文献６参照。）、例えば、ＤＷＡ（Data Weighted Averaging；データに対する重み付けの平均化）アルゴリズム等を用いたミスマッチ軽減手法が必要となる。ここで、ＤＷＡアルゴリズムは、ΔΣＡＤ変調器内部マルチビットＤＡ変換器の非線形性をノイズシェープするため、内部ＤＡ変換器の前段にデジタル信号処理回路を設けてダイナミックエレメントマッチングを行うものである（例えば、非特許文献６参照。）。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
【図１】（ａ）従来技術に係るデジタル無線受信機の構成を示すブロック図であり、（ｂ）は本発明の基本構成に係るデジタル無線受信機の構成を示すブロック図である。
【図２】本発明の実施形態に係るバンドパスΔΣＡＤ変調器で取り扱う中心周波数を示すスペクトル図である。
【図３】従来技術に係る離散時間フィルタの回路構成を示す回路図である。
【図４】従来技術に係る連続時間フィルタの回路構成を示す回路図である。
【図５】従来技術に係るバンドパスΔΣＡＤ変調器で用いるナイキストサンプリングの使用帯域を示すスペクトル図である。
【図６】従来技術に係るバンドパスΔΣＡＤ変調器で用いるサブサンプリングの使用帯域を示すスペクトル図である。
【図７】内部ＤＡ変換器に図１２のＮＲＺＤＡ変換器２１を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図８】内部ＤＡ変換器に図１２の２５％ＲＴＺＤＡ変換器２３を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図９】内部ＤＡ変換器に図１２のＲＦＤＡ変換器２２を使用してサブサンプリングを行ったときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図１０】図７乃至図９の各ＤＡ変換器２１，２２，２３からの出力信号の波形例（１ビットＤＡ変換器）を示す波形図である。
【図１１】本発明の第１の実施形態に係る連続時間バンドパスΔΣＡＤ変調器の構成を示すブロック図である。
【図１２】（ａ）はデジタル入力信号が”１”であるときに、デジタル入力信号を各ＤＡ変換器２１，２２，２３に入力したときの出力信号波形を示す図であり、（ｂ）はデジタル入力信号が”０”であるときに、デジタル入力信号を各ＤＡ変換器２１，２２，２３に入力したときの出力信号波形を示す図である。
【図１３】図１１の１ビットＲＦＤＡ変換器１４の構成を示す回路図である。
【図１４】図１２の各ＤＡ変換器２１，２２，２３の各利得周波数特性を示すスペクトル図である。
【図１５】本発明の第２の実施形態に係る差動型１ビットＲＦＤＡ変換器１４Ａの構成を示す回路図である。
【図１６】図１５のマルチプレクサＭＵＸ１の動作を示す各信号のタイミングチャートである。
【図１７】図１５の各電圧の信号波形を示す波形図である。
【図１８】図１５のシミュレーション結果を示す各電圧の信号波形を示す波形図である。
【図１９】本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの回路構成概念図である。
【図２０】本発明の第３の実施形態に係るセグメント型３ビットＲＦＤＡ変換器１４Ｂの構成を示す回路図である。
【図２１】第１の実施形態に係る実施例１のバンドパスΔΣＡＤ変調器の構成を示すブロック図である。
【図２２】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図２３】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの特性を示す図である。
【図２４】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタによる連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図２５】図２１の内部ＤＡ変換器に２５％ＲＴＺＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタによる連続時間バンドパスΔΣＡＤ変調器の出力パワースペクトラムを示す図である。
【図２６】図２１の内部ＤＡ変換器にＲＦＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。
【図２７】図２１の内部ＤＡ変換器に２５％ＲＴＺＤＡ変換器を用いたときのＤＡ変換器のサンプリングクロックのジッタの有無に対する連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。
【図２８】第３の実施形態に係る実施例２のバンドパスΔΣＡＤ変調器の構成を示すブロック図である。
【図２９】図２８の３ビットＲＦＤＡ変換器１４ａに入力されるデジタル入力信号の波形を示す波形図である。
【図３０】図２８の３ビットＲＦＤＡ変換器１４ａから出力されるアナログ信号の波形を示す波形図である。
【図３１】図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器の出力スペクトラムを示す図である。
【図３２】図２８の内部ＤＡ変換器に１ビットＲＦＤＡ変換器及び３ビットＲＦＤＡ変換器を用いたときの連続時間バンドパスΔΣＡＤ変調器のオーバーサンプリングレート（ＯＳＲ）に対するＳＮＤＲの変化を示すグラフである。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
１…アンテナ、
２ａ…帯域通過フィルタ、
３…低雑音増幅器、
６…デジタルシグナルプロセッサ（ＤＳＰ）、
７…バンドパスΔΣＡＤ変調器、
１１…減算器、
１２…連続時間アナログバンドパスフィルタ、
１２ａ，１２ｃ…フィルタ、
１２ｂ…減算器、
１３…１ビットＡＤ変換器、
１３ａ…３ビットＡＤ変換器、
１４…１ビットＲＦＤＡ変換器、
１４ａ…３ビットＲＦＤＡ変換器、
１５…サンプリングクロック発生器、
２２…ＲＦＤＡ変換器、
３０…スイッチドライバ回路、
４０…信号デコーダ及びスイッチドライバ回路、
ＩＮＶ１，ＩＮＶ２…インバータ、
Ｉｓ，Ｉｏｓｃ…電流源、
Ｍ１乃至Ｍ２Ｎ，Ｑ１，Ｑ２，Ｑ１１，Ｑ１２，Ｑ５０，Ｑ５１−１乃至Ｑ５１−（Ｎ／２）…ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）、
ＭＵＸ１…マルチプレクサ、
Ｒ１１，Ｒ１２…抵抗、
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…端子。