(57)【要約】【課題】シリコン基板の表面から非常に浅い領域に高濃度の不純物を導入することができる半導体装置の製造方法を提供する。【解決手段】ｐ型シリコン基板１上の所定の位置に形成された所定形状のゲート絶縁膜４とゲート電極５を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、ｐ型シリコン基板１上に所定の組成の30Ｓｉ層を堆積させ、ソース／ドレイン領域の形成領域に30Ｓｉ層２１を選択エピタキシャル成長させる30Ｓｉ層形成工程と、ｐ型シリコン基板１に中性子線５０を照射して、30Ｓｉ層２１中に所定の濃度の31Ｐを形成する中性子線照射工程と、を含む。【選択図】        図２−４
2007048840.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型シリコン基板上の所定の位置に形成された所定形状のゲート絶縁膜とゲート電極を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、
前記ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、
前記ｐ型シリコン基板上に所定の組成の30Ｓｉ層を堆積させ、前記ソース／ドレイン領域の形成領域に30Ｓｉ層を選択エピタキシャル成長させる30Ｓｉ層形成工程と、
前記ｐ型シリコン基板に中性子線を照射して、前記30Ｓｉ層中に所定の濃度の31Ｐを形成する中性子線照射工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
ｐ型シリコン基板上の所定の位置に形成されたゲート構造と、該ゲート構造のゲート長方向両側に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にエレベーテッド構造を有する半導体装置の製造方法であって、
前記ｐ型シリコン基板上に所定の組成の30Ｓｉ層を堆積させ、前記ソース／ドレイン領域に30Ｓｉ層を選択エピタキシャル成長させる30Ｓｉ層形成工程と、
前記ｐ型シリコン基板に中性子線を照射して、前記30Ｓｉ層中に所定の濃度の31Ｐを有する持ち上げソース／ドレイン層を形成する中性子線照射工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
シリコン基板上の所定の位置に形成された所定形状のゲート絶縁膜とゲート電極を含むゲート構造のゲート長方向両側にｐ型のソース／ドレイン領域を形成する半導体装置の製造方法であって、
前記ゲート構造の形成前に前記ゲート構造の形成領域を含む領域に所定の厚さの30Ｓｉ層を堆積させ、該30Ｓｉ層に中性子線を照射して、所定の濃度の31Ｐを含むチャンネル領域を形成することを特徴とする半導体装置の製造方法。
【請求項４】
ｐ型シリコン基板上に所定の組成の30Ｓｉ層をエピタキシャル成長させる30Ｓｉ層形成工程と、
所定の位置に中性子吸収材を配置したマスクを、前記中性子吸収材が前記ｐ型シリコン基板上のゲート構造形成領域と重なるように位置合せして、前記ｐ型シリコン基板上に配置するマスク配置工程と、
前記マスク上から中性子線を前記ｐ型シリコン基板上に照射して、前記30Ｓｉ層中に所定の濃度の31Ｐに変換してソース／ドレイン領域を形成する中性子線照射工程と、
を含み、前記中性子吸収材の配置位置に対応する前記ゲート構造形成領域にゲート構造を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１つに記載の半導体装置の製造方法を用いて製造した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に高濃度のＰ（リン）を含むｎ型ソース／ドレイン領域を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置を製造する際に、半導体装置上の所定の領域を所定の導電性をもたらす不純物濃度とするための技術として、イオン注入法が知られている。このイオン注入法は、不純物原子をイオンビームとして半導体装置上の所定の領域に照射して注入した後に、そのイオン注入不純物を活性化するとともにイオン注入時のイオンの衝突による半導体装置のダメージを回復させるためのアニール処理を行うものである。
【０００３】
近年の半導体技術の進歩によって、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高速化および微細化が進み、それに伴って、ソース／ドレイン間の抵抗を低くする必要性が生じている。そのために、ソース／ドレイン領域の不純物濃度を高くしなければならないが、このとき、イオン注入する不純物量を多くするために大電流のイオンビームを用いるイオン注入法が用いられる。
【０００４】
また、このほかに、Ｓｉ（シリコン）を使用した半導体装置をｎ型とするために、半導体基板の一面側全体に30Ｓｉ層を形成し、この30Ｓｉ層を中性子で照射して、次式（１）の核反応によって31Ｐを生成して、ｎ型のＳｉ層を形成する方法も知られている（たとえば、特許文献１参照）。
【０００５】
30Ｓｉ（ｎ，δ）31Ｓｉ→31Ｐ＋β  ・・・（１）
【０００６】
【特許文献１】特開平４−１６８７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＭＯＳＦＥＴの微細化によるゲート長の短縮に伴い基板の深い部分で電流の漏れが生じる短チャネル効果が問題となる。これを抑制するために、ソース／ドレイン領域の極浅い領域にのみ不純物をイオン注入し、ｐｎ接合を形成する、いわゆる浅い接合の形成技術が必要となる。
【０００８】
しかし、従来のソース／ドレイン領域の形成方法であるイオン注入法によって浅い接合を形成するためには、非常に低いエネルギでイオン注入しなければならないが、低エネルギのイオンビームは発散してしまい、十分な電流量を得るのが困難である。また、イオン注入する際にイオンの衝突でシリコン基板に生じたダメージにより、イオン注入後に行われるアニール工程において、イオン注入した不純物がシリコン基板内の広い範囲に拡散してしまい、不純物が存在する領域を極浅い領域に限定した浅い接合の形成を困難にしている。つまり、今後さらに微細化が進むＬＳＩ（Large Scale Integrated circuit）においては、従来利用されているイオン注入法では、上記のような制約によって、高い不純物濃度をもつ浅い接合を形成することは極めて困難であるという問題点があった。
【０００９】
また、上記特許文献１には、中性子照射による核反応を用いてＳｉ基板をｎ型にする方法については開示されているが、ＭＯＳＦＥＴなどの半導体装置の所定の領域に不純物原子を導入する場合の具体的な方法については示されていなかった。
【００１０】
本発明は、上記に鑑みてなされたものであって、シリコン基板の表面から非常に浅い領域に高濃度の不純物を導入することができる半導体装置の製造方法と、その製造方法によって製造された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明は、ｐ型シリコン基板上の所定の位置に形成された所定形状のゲート絶縁膜とゲート電極を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、前記ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、前記ｐ型シリコン基板上に所定の組成の30Ｓｉ層を堆積させ、前記ソース／ドレイン領域の形成領域に30Ｓｉ層を選択エピタキシャル成長させる30Ｓｉ層形成工程と、前記ｐ型シリコン基板に中性子線を照射して、前記30Ｓｉ層中に所定の濃度の31Ｐを形成する中性子線照射工程と、を含むことを特徴とする。
【００１２】
また、本発明は、ｐ型シリコン基板上の所定の位置に形成されたゲート構造と、該ゲート構造のゲート長方向両側に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にエレベーテッド構造を有する半導体装置の製造方法であって、前記ｐ型シリコン基板上に所定の組成の30Ｓｉ層を堆積させ、前記ソース／ドレイン領域に30Ｓｉ層を選択エピタキシャル成長させる30Ｓｉ層形成工程と、前記ｐ型シリコン基板に中性子線を照射して、前記30Ｓｉ層中に所定の濃度の31Ｐを有する持ち上げソース／ドレイン層を形成する中性子線照射工程と、を含むことを特徴とする。
【００１３】
さらに、本発明は、シリコン基板上の所定の位置に形成された所定形状のゲート絶縁膜とゲート電極を含むゲート構造のゲート長方向両側にｐ型のソース／ドレイン領域を形成する半導体装置の製造方法であって、前記ゲート構造の形成前に前記ゲート構造の形成領域を含む領域に所定の厚さの30Ｓｉ層を堆積させ、該30Ｓｉ層に中性子線を照射して、所定の濃度の31Ｐを含むチャンネル領域を形成することを特徴とする。
【００１４】
また、本発明は、ｐ型シリコン基板上に所定の組成の30Ｓｉ層をエピタキシャル成長させる30Ｓｉ層形成工程と、所定の位置に中性子吸収材を配置したマスクを、前記中性子吸収材が前記ｐ型シリコン基板上のゲート構造形成領域と重なるように位置合せして、前記ｐ型シリコン基板上に配置するマスク配置工程と、前記マスク上から中性子線を前記ｐ型シリコン基板上に照射して、前記30Ｓｉ層中に所定の濃度の31Ｐに変換してソース／ドレイン領域を形成する中性子線照射工程と、を含み、前記中性子吸収材の配置位置に対応する前記ゲート構造形成領域にゲート構造を形成することを特徴とする。
【００１５】
さらに、本発明は、上記の発明のいずれか１つに記載の半導体装置の製造方法を用いて製造した半導体装置であることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ｐ型シリコン基板表面から非常に浅い範囲の深さにも高濃度のｎ型の不純物がドープされるので、半導体装置の素子サイズの微細化が可能になるという効果を奏する。
【００１７】
また、本発明によれば、エレベーテッド構造を有するソース／ドレイン領域上の持ち上げソース／ドレイン層は、30Ｓｉに中性子線を照射して高濃度の不純物（31Ｐ）濃度を有するようにしたので、高い導電率を有する。その結果、イオン注入法などの方法によって、ソース／ドレイン領域の浅い領域に高濃度の不純物原子をドープできず、表面抵抗率が大きくなってしまった場合でも、ソース／ドレイン領域の表面抵抗を低くすることができるという効果を奏する。
【００１８】
さらに、本発明によれば、基板方向に非常に急峻な不純物濃度のプロファイルを有するレトログレードチャネルを形成することができるという効果を奏する。
【００１９】
さらに、本発明によれば、予め浅い接合を形成するソース／ドレイン領域とする部分に薄い30Ｓｉ層を形成し、中性子照射によって所定の不純物濃度となるように拡散層を形成したので、ソース／ドレイン領域をイオン注入によって形成する場合に比してソース／ドレイン領域の深さを高い精度で制御することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下に添付図面を参照して、本発明にかかる半導体装置とその製造方法の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００２１】
本発明は、シリコン単結晶に中性子線を照射することにより、シリコン中に天然存在比３．１％の割合で存在する30Ｓｉが31Ｓｉに変換され、さらにこれがβ崩壊して安定同位元素である31Ｐに変換されることを利用してシリコン中に均一にＰをドープする方法を、ＭＯＳＦＥＴにおけるソース／ドレイン領域の形成に適用するものである。
【００２２】
（第１の実施の形態）
図１は、本発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。この図１では、半導体装置として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）の主要部の構成の一例を模式的に示している。半導体基板としてのｐ型シリコン基板１の上面内には、シリコン酸化膜などからなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって規定される素子形成領域内には、ＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、ゲート絶縁膜４、ゲート電極５およびサイドウォール６を含むゲート構造３と、ゲート構造３の下方のチャネル領域を挟んで対をなすソース／ドレイン領域７とを有している。なお、本発明では、ソース／ドレイン領域７は、約２０ｎｍまでの間の所定の厚さを有するものとする。
【００２３】
シリコン基板１上には、ＭＩＳＦＥＴを覆って、シリコン酸化膜などからなる層間絶縁膜１１が形成されている。層間絶縁膜１１内には、ＭＩＳＦＥＴのソース／ドレイン領域７に接続された複数のコンタクトプラグ１２が形成されている。この層間絶縁膜１１上には、所定の形状にパターン形成された上部配線層１３が形成されて、層間絶縁膜１１に形成されたコンタクトプラグ１２を介して下層のソース／ドレイン領域７と電気的に接続されている。
【００２４】
つぎに、本発明にかかる半導体装置の製造方法について説明する。図２−１〜図２−５は、本発明による半導体装置の製造手順の一例を模式的に示す図である。ここでは、図１に示されるシリコン酸化膜からなる素子分離絶縁膜２により電気的に分離された１つのＭＩＳＦＥＴの作製手順を表示している。
【００２５】
まず、図２−１に示されるように、ｐ型シリコン半導体基板（以下、単にシリコン基板という）１上にゲート絶縁膜４であるＳｉＯ2（二酸化シリコン）とゲート電極５であるPoly-Ｓｉを堆積させる。その後、公知のフォトリソグラフィ技術とエッチング技術によって、ゲート絶縁膜４とゲート電極５が所定の電極形状に加工される。続けて、図２−２に示されるように、等方性エッチングにより、ゲート絶縁膜４とゲート電極５のゲート長方向（図の左右方向）両側に高い不純物濃度を有する浅い接合を形成するために、シリコン基板１の表面から所定の深さｈの領域をエッチングする。このときの深さｈは２０ｎｍよりも浅い範囲で適宜選択される。図２−１〜図２−２で行われるエッチングは、希フッ酸などを用いたウェットエッチングでもよいし、反応性イオンエッチング、ケミカルドライエッチングやプラズマエッチングなどのドライエッチングでもよい。
【００２６】
ついで、図２−３に示されるように、シリコン基板１がエッチングされた領域にＣＶＤ（Chemical Vapor Deposition）法によって30Ｓｉ層２１を選択エピタキシャル成長させる。このとき、30Ｓｉ層２１は図２−２でシリコン基板１のエッチングされた領域を埋める厚さｈだけ成膜される。ここで、ソースガスとしてシランの同位体ガス30ＳｉＨ4が用いられる。この30Ｓｉを構成元素に持つソースガスを用いるのは、後述する中性子線を照射する工程で背景技術の（１）式で示した核反応を起こさせるためである。なお、後の工程でこのシリコン基板１がエッチングされたソース／ドレイン領域７に生じさせる31Ｐを所定の濃度とするために、ソースガスにおけるシランの同位体ガス30ＳｉＨ4の濃度を、28ＳｉＨ4に対して変化させるようにしてもよい。ただし、同位体ガス30ＳｉＨ4の濃度の選択は、30Ｓｉを31Ｐに変化させる処理工程における変換の割合によって定められるものである。また、ＣＶＤ法によって30Ｓｉ層２１をシリコン基板１のエッチングされた領域に選択エピタキシャル成長させる際に、ゲート電極５上にもアモルファスの30Ｓｉ層２１αが堆積する。このゲート電極５上のアモルファス30Ｓｉ層２１αは、図２−３に示されるように、ゲート電極５のゲート長よりも突出した突出部２２を有して形成される。つまり、アモルファス30Ｓｉ層２１αのシリコン基板１上に投影した際の面積は、ゲート電極５のシリコン基板１上に投影した際の面積よりも大きくなる。
【００２７】
ついで、図２−４に示されるように、シリコン基板１表面に垂直な方向から、熱中性子源からの中性子線５０を所定の条件で照射する。この際、中性子線５０の照射量の均一性を得るために、シリコン基板１を基板面の中心の法線を中心にして面内方向に回転しながら照射するのが望ましい。これにより、背景技術の（１）式で示した核反応が行われ、シリコン基板１をエッチングした領域に形成された30Ｓｉ層２１中の30Ｓｉが31Ｐに変化する。その結果、図２−５に示されるように、所望の表面抵抗率を有するソース／ドレイン領域７が得られる。たとえば、１×１０16［ｎ／ｃｍ2・ｓｅｃ］の熱中性子束を２．８時間かけて照射した場合には、８７５［Ω／ｓｑ・ｃｍ］の表面抵抗率を有するソース／ドレイン領域７が形成される。
【００２８】
なお、ソース／ドレイン領域７の表面抵抗率は、シリコン基板１のエッチング量すなわち30Ｓｉを選択エピタキシャル成長させる膜厚や選択エピタキシャル成長させる膜中の30Ｓｉの濃度、熱中性子束、照射時間を適宜調整することによって変更することができる。
【００２９】
また、このとき、ゲート電極５上に堆積されたアモルファス30Ｓｉ層２１αにも中性子線５０が照射されることによって、31Ｐへ一部変換されて導電性を得ることになるが、この部分はソース／ドレイン領域７と電気的に分離されているので、ＭＩＳＦＥＴの動作に問題はない。また、上述したように、ゲート電極５上に堆積されるアモルファス30Ｓｉ層２１αの面積はゲート電極５のそれよりも大きく、突出部２２を有するため、ソース／ドレイン領域７中のチャネル領域近傍においては、上方のゲート電極５からはみ出したアモルファス30Ｓｉ層２１αの突出部２２による中性子の吸収が生じるため、それ以外のソース／ドレイン領域７よりも31Ｐへ変換される量が少なくなる。つまり、チャネル領域近傍のソース／ドレイン領域７には低濃度不純物領域７ａが形成され、これにより、ＭＩＳＦＥＴの内部電界が緩和されるので、ホットキャリア効果が抑制される。
【００３０】
その後、ゲート電極５上のアモルファス30Ｓｉ層２１αを除去し、ゲート電極５とゲート絶縁膜４の側面にサイドウォール６が形成されるように加工する。そして、公知の手法により、シリコン基板１上に層間絶縁膜１１を形成し、ソース／ドレイン領域７に接続するコンタクトプラグ１２を層間絶縁膜１１に形成し、層間絶縁膜１１上に所定のパターンを有する上部配線層１３を形成することによって、図１に示される半導体装置が得られる。
【００３１】
この半導体装置の製造方法によれば、シリコン基板１上の浅い接合を形成するゲート／ドレイン領域７に相当する部分を除去し、そこに30Ｓｉ層２１を選択エピタキシャル成長させ、中性子線５０を照射することによりこの部分にのみ不純物原子が導入される。図３は、ソース／ドレイン領域におけるシリコン基板表面からの不純物原子の濃度のプロファイルを模式的に示す図である。この図において、横軸はシリコン基板１表面（ここでは、ソース／ドレイン領域７に形成された選択エピタキシャル成長した30Ｓｉ層２１の表面）からの深さを表しており、縦軸はシリコン基板１にドープされた不純物濃度を表している。従来用いられているイオン注入法では、図中の破線で示されるように、シリコン基板１表面からある深さｄ1で不純物濃度が最大となり、それよりも深い位置では不純物濃度が減少していくプロファイルを有している。一方、実線で示される第１の実施の形態による不純物原子のドープ方法によれば、選択エピタキシャル成長させた30Ｓｉ層２１の厚さに相当するｈまでの深さでは、不純物濃度は所定の値を示し、ｈよりも深い位置では、不純物濃度が存在しない、急峻な変化を示すプロファイル形状を有する。このように浅い接合をシリコン基板１上に形成することが可能となる。
【００３２】
また、イオン注入法では、シリコン基板１表面から約２０ｎｍの深さまでの浅い領域に高濃度の不純物原子をドープすることができないが、第１の実施の形態の方法によれば、シリコン基板１表面から約２０ｎｍの深さまでの浅い領域でも、高濃度の不純物原子をドープすることができる。
【００３３】
なお、上述した例では、シリコン基板１にゲート絶縁膜４を堆積させたものを用いているが、基板としてＳＯＩ（Silicon On Insulator）構造の基板を用いてもよい。また、ゲート絶縁膜４はＳｉＯ2に限定されるものではなく、遷移金属や希土類金属を含むような酸化物、いわゆる高誘電率（High-k）膜であってもよい。同様にゲート電極５はPoly-Ｓｉに限定されるものではなく、遷移金属またはその化合物で構成されるような導電性材料であってもよい。さらに、上述した例では、ゲート電極５にPoly-Ｓｉを用いているが、このPoly-Ｓｉを30Ｓｉで形成することにより、中性子照射によるソース／ドレイン領域７の形成時に、同時にゲート電極５にも31Ｐをドープして、その後の熱処理により活性化してもよい。
【００３４】
また、接合部近傍での接合リークを低減させるために、ソース／ドレイン領域７のシリコン基板１との接合部付近では30Ｓｉ濃度を中性子照射前に予め低濃度に設定するなどして（たとえば、シリコン基板１をエッチングした領域に30Ｓｉ層を成長させる場合に、堆積初期には、ソースガスの同位体ガス30ＳｉＨ4の流量を28ＳｉＨ4の流量に比して低く設定し、所定の厚さに達した後には、30ＳｉＨ4の流量を高く設定するなどして）、不純物濃度プロファイルを変化させることで任意に設定することができる。
【００３５】
さらに、上述した例では、ｎチャネルＭＩＳＦＥＴの場合に浅い接合のｎ型拡散層を形成する場合を説明したが、ＭＩＳＦＥＴのチャネルに不純物原子を導入する場合にも、上記と同様の方法を用いることができる。ただし、この場合には、ゲート絶縁膜４の堆積前に、ｎ型またはノンドープのシリコン基板全面またはチャネル領域に薄く30Ｓｉ層を堆積させ、中性子線を照射することによって、レトログレードチャネル（階段型チャネルプロファイル）と呼ばれるような、深さ方向に非常に急峻なプロファイルを有するシリコン基板、または同様な手法を用いた適当なタイプの基板を用いる。このように埋め込みチャネルを有するシリコン基板に、ゲート構造を形成し、ゲート構造のゲート長方向両側にｐ型の不純物原子をイオン注入法などによって注入して、ｐ型拡散層からなるソース／ドレイン領域を形成する。
【００３６】
この第１の実施の形態によれば、ｐ型シリコン基板１表面（ゲート絶縁膜４とシリコン基板１との境界面）から２０ｎｍまでの非常に浅い範囲の深さにも高濃度のｎ型の不純物をドープして、ソース／ドレイン領域７の表面抵抗を低くすることができるという効果を有する。
【００３７】
（第２の実施の形態）
この第２の実施の形態では、ソース／ドレイン領域の抵抗の低減を図るために、ソース／ドレイン領域を持ち上げた構造のエレベーテッド構造を有する半導体装置の製造方法について説明する。図４は、本発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。この半導体装置は、図１の半導体装置において、ソース／ドレイン領域７上に、高濃度の不純物原子31Ｐを含むシリコン層からなる持ち上げソース／ドレイン層８が形成される構造を有している。この様に半導体装置のソース／ドレイン領域７がエレベーテッド構造を有することによって、シリコン基板１上に形成されたソース／ドレイン領域７の不純物濃度を高められずに抵抗を下げることができない場合でも、その表面抵抗を下げることができる。なお、第１の実施の形態と同一の構成要素には同一の符号を付してその説明を省略している。
【００３８】
つぎに、本発明にかかる中性子照射を用いた原子核転換によって形成されたエレベーテッド構造をソース／ドレイン領域に有する半導体装置の製造方法について説明する。図５−１〜図５−４は、本発明による半導体装置の製造手順の一例を模式的に示す図である。ここでも第１の実施の形態と同様に、シリコン酸化膜からなる図示しない素子分離絶縁膜により電気的に分離された１つのＭＩＳＦＥＴの作製手順を表示している。
【００３９】
まず、図５−１に示されるように、シリコン酸化膜からなるゲート絶縁膜４、Poly-Ｓｉからなるゲート電極５、およびこれらの側面のシリコン酸化膜またはシリコン窒化膜からなるサイドウォール６を含むゲート構造３と、ゲート構造３のゲート長方向の両側に形成されたソース／ドレイン領域７とが形成されたｐ型シリコン基板１を用意する。ここで、基板として、第１の実施の形態と同様にＳＯＩ構造の基板を用いてもよい。また、ソース／ドレイン領域７は、イオン注入によりＰを導入後、アニール工程により活性化され、ｎ型拡散層が形成されているものとする。なお、このイオン注入される元素は、Ｐのほかにｎ型不純物となるＡｓ（砒素）やＩｎ（インジウム）であってもよい。また、このソース／ドレイン領域７のｎ型拡散層は、公知のプロセスによるもののほか、第１の実施の形態のプロセスによって作成されたものであってもよい。
【００４０】
ついで、図５−２に示されるように、ソース／ドレイン領域７上にＣＶＤ法でシランの同位体ガス30ＳｉＨ4をソースガスとして用いることによって、30Ｓｉ層２３を２０ｎｍまでの厚さで選択エピタキシャル成長させる。なお、後の工程でこの30Ｓｉ層２３に生じさせる31Ｐを所定の濃度とするために、ソースガスにおけるシランの同位体ガス30ＳｉＨ4の濃度を、28ＳｉＨ4に対して変化させるようにしてもよい。ただし、同位体ガス30ＳｉＨ4の濃度の選択は、30Ｓｉを31Ｐに変化させる処理工程における変換の割合によって定められるものである。また、ＣＶＤ法によって30Ｓｉ層２３をソース／ドレイン領域７上に選択エピタキシャル成長させる際に、ゲート構造３上にもアモルファスの30Ｓｉ層２３αが堆積する。
【００４１】
ついで、図５−３に示されるように、シリコン基板１表面に垂直な方向から、熱中性子源からの中性子線５０を所定の条件で照射する。この際、中性子線５０の照射量の均一性を得るために、シリコン基板１を基板面の中心の法線を軸にして面内方向に回転しながら照射するのが望ましい。この中性子線５０の照射により、図５−４に示されるように、背景技術の（１）式で示した核反応が行われ、ソース／ドレイン領域７上に形成された30Ｓｉ層２３中の30Ｓｉが31Ｐに変化する。その結果、所望の表面抵抗率を有する持ち上げソース／ドレイン層８が得られる。
【００４２】
なお、持ち上げソース／ドレイン層８の表面抵抗率は、30Ｓｉ層２３を選択エピタキシャル成長させる膜厚や選択エピタキシャル成長させる膜中の30Ｓｉの濃度、熱中性子束、照射時間を適宜調整することによって変更することができる。
【００４３】
その後、ゲート構造３上のアモルファス30Ｓｉ層２３αを除去し、公知の手法により、シリコン基板１上に層間絶縁膜１１を形成し、持ち上げソース／ドレイン層８に接続するコンタクトプラグ１２を層間絶縁膜１１に形成し、層間絶縁膜１１上に所定の形状にパターニングされた上部配線層１３を形成することによって、図４に示される半導体装置が得られる。
【００４４】
この第２の実施の形態によれば、イオン注入法などの方法によって、ソース／ドレイン領域７の浅い領域に高濃度の不純物原子をドープできない場合に、ソース／ドレイン領域７上に、中性子線を照射して30Ｓｉから得られる高濃度の不純物（31Ｐ）濃度を有する持ち上げソース／ドレイン層８を形成したエレベーテッド構造とすることで、ソース／ドレイン領域７の表面抵抗を低くすることができるという効果を有する。
【００４５】
（第３の実施の形態）
第１の実施の形態では、シリコン基板１上にゲート構造３を形成してから、ゲート構造３のゲート長方向の両側にソース／ドレイン領域７を形成する場合を例に挙げたが、この第３の実施の形態では、中性子照射を用いた原子核転換によって形成されたｎ型のソース／ドレイン領域７をゲート絶縁膜４堆積前に形成する場合を説明する。
【００４６】
図６−１〜図６−４は、本発明による半導体装置の製造手順の一例を模式的に示す図である。まず、図６−１に示されるように、ｐ型シリコン基板１を用意する。ついで、図６−２に示されるようにＣＶＤ法でシランの同位体ガス30ＳｉＨ4をソースガスとして用いることによって、30Ｓｉ層２５を浅い接合のソース／ドレイン領域７の深さに対応する２０ｎｍまでの厚さで選択エピタキシャル成長させる。なお、後の工程でこの30Ｓｉ層２５に生じさせる31Ｐを所定の濃度とするために、ソースガスにおけるシランの同位体ガス30ＳｉＨ4の濃度を、28ＳｉＨ4に対して変化させるようにしてもよい。ただし、同位体ガス30ＳｉＨ4の濃度の選択は、30Ｓｉを31Ｐに変化させる処理工程における変換の割合によって定められるものである。また、基板として、第１の実施の形態と同様にＳＯＩ構造の基板を用いてもよい。
【００４７】
ついで、図６−３に示されるように、このエピタキシャル成長された30Ｓｉ層２５上に、中性子吸収材３２でパターンが形成されているガラス製のマスク３１を設置する。中性子吸収材３２としては、Ｈｆ（ハフニウム）などの中性子を吸収する物質が用いられる。また、マスク３１の設置時には、図示しない素子分離絶縁膜によって規定される素子形成領域内のほぼ中央付近に中性子吸収材３２が位置するように位置合せが行われる。その後、熱中性子源からの中性子線５０が、このマスク３１を介して30Ｓｉ層２５を有するシリコン基板１上に照射される。
【００４８】
ついで、図６−４に示されるように、30Ｓｉ層２５のうちマスク３１によって中性子が吸収されることなく透過してきた領域では、原子核転換が誘起されることにより30Ｓｉが31Ｐへ変換され、所定のＰ濃度を有するソース／ドレイン領域７が形成される。また、30Ｓｉ層２５のうち中性子吸収材３２でパターンされた領域では、中性子がマスク３１を透過せず、30Ｓｉ層２５に照射されないために、不純物がドープされない30Ｓｉ層（チャンネル領域）９がそのまま残った状態となる。
【００４９】
その後、チャンネル領域９上にゲート絶縁膜４、ゲート電極５およびこれらのゲート絶縁膜４とゲート電極５を所定の形状にした後にゲート長方向の両側にサイドウォール６を形成したゲート構造３を形成する。そして、公知の手法により、シリコン基板１上に層間絶縁膜１１を形成し、ソース／ドレイン領域７に接続するコンタクトプラグ１２を層間絶縁膜１１に形成し、層間絶縁膜１１上に所定の形状を有する上部配線層１３を形成することによって、図１に示される半導体装置が得られる。なお、ゲート絶縁膜４を形成する前に、たとえば、チャンネル領域９以外の領域にフォトレジストなどでマスクをしてイオン注入法によって、ソース／ドレイン領域７間の30Ｓｉ層のチャンネル領域９にｐ型の不純物を導入してもよい。
【００５０】
この第３の実施の形態によれば、浅い接合を形成する領域を第１の実施の形態のように、30Ｓｉ層を選択エピタキシャル成長させる領域をエッチングする必要がなく、エッチングに比べて高い精度で30Ｓｉ層２５の膜厚を制御することができるという効果を有する。
【産業上の利用可能性】
【００５１】
以上のように、本発明にかかる半導体装置の製造方法は、素子サイズが微細化されたＭＩＳＦＥＴ構造を有する半導体装置に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。
【図２−１】本発明による半導体装置の製造手順の一例を模式的に示す図である（その１）。
【図２−２】本発明による半導体装置の製造手順の一例を模式的に示す図である（その２）。
【図２−３】本発明による半導体装置の製造手順の一例を模式的に示す図である（その３）。
【図２−４】本発明による半導体装置の製造手順の一例を模式的に示す図である（その４）。
【図２−５】本発明による半導体装置の製造手順の一例を模式的に示す図である（その５）。
【図３】ソース／ドレイン領域におけるシリコン基板表面からの不純物原子の濃度のプロファイルを模式的に示す図である。
【図４】本発明が適用される半導体装置の構造の一例を模式的に示す一部断面図である。
【図５−１】本発明による半導体装置の製造手順の一例を模式的に示す図である（その１）。
【図５−２】本発明による半導体装置の製造手順の一例を模式的に示す図である（その２）。
【図５−３】本発明による半導体装置の製造手順の一例を模式的に示す図である（その３）。
【図５−４】本発明による半導体装置の製造手順の一例を模式的に示す図である（その４）。
【図６−１】本発明による半導体装置の製造手順の一例を模式的に示す図である（その１）。
【図６−２】本発明による半導体装置の製造手順の一例を模式的に示す図である（その２）。
【図６−３】本発明による半導体装置の製造手順の一例を模式的に示す図である（その３）。
【図６−４】本発明による半導体装置の製造手順の一例を模式的に示す図である（その４）。
【符号の説明】
【００５３】
１  ｐ型半導体基板
２  素子分離絶縁膜
３  ゲート構造
４  ゲート絶縁膜
５  ゲート電極
６  サイドウォール
７  ソース／ドレイン領域
７ａ  低濃度不純物領域
８  持ち上げソース／ドレイン層
９  チャンネル領域
１１  層間絶縁膜
１２  コンタクトプラグ
１３  上層配線層
２１，２３，２５  30Ｓｉ層
２１α，２３α  アモルファス30Ｓｉ層
２２  突出部
３１  マスク
３２  中性子吸収材
５０  中性子線
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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