(57)【要約】【課題】利得を変化させた場合でも、広帯域で安定した増幅度、歪み特性、入力反射特性が得られる可変利得増幅器を提供する。【解決手段】信号増幅用トランジスタ３と、信号増幅用トランジスタ３のコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタ４、５とを備えた可変利得増幅器１において、非出力側の利得制御用トランジスタ５のコレクタ又はドレインと電源側との間に、前記出力側の利得制御用トランジスタ４のコレクタ又はドレインと電源側との間に接続された出力負荷６と同じ負荷１１を備え、出力側の利得制御用トランジスタ４の出力端子８から入力端子７への負帰還路Ｆ１と同じ回路形式と回路定数で構成される負帰還路Ｆ２を、非出力側の利得制御用トランジスタ５の負荷１１の端子と入力端子７との間に備える。【選択図】図１
2007013635.tif 000002
【特許請求の範囲】
【請求項１】
信号増幅用トランジスタと、該信号増幅用トランジスタのコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタとを備えた可変利得増幅器において、
前記非出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の利得制御用トランジスタの負荷の端子と入力端子との間に備える、
ことを特徴とする可変利得増幅器。
【請求項２】
信号増幅用トランジスタと、該信号増幅用トランジスタのコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタとを備えた可変利得増幅器を２つ設けて構成した差動増幅器において、
前記非出力側の２つの利得制御用トランジスタの各コレクタ又は各ドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の２つの利得制御用トランジスタの負荷の端子と入力端子の間に備える、
ことを特徴とする差動増幅器。
【請求項３】
前記負帰還路がエミッタフォロワ又はソースフォロワである請求項１に記載の可変利得増幅器。
【請求項４】
前記負帰還路がエミッタフォロワ又はソースフォロワである請求項２に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅器及び差動増幅器に関する。より詳しくは、信号増幅用トランジスタと、この信号増幅用トランジスタのコレクタにそれぞれのエミッタが接続された出力側，非出力側の利得制御用トランジスタとを備えた可変利得増幅器及び差動増幅器に関する。
【背景技術】
【０００２】
図９は従来技術１として、従来のシングルエンド可変利得増幅器での典型的な負帰還方式の概念回路図（バランス型、ＭＯＳトランジスタを含む）を示す。図９の上段の出力トランジスタ４の電流量により信号増幅用トランジスタ３への負帰還量が変化し、特に増幅度を最大に減衰させた時に負帰還が殆どかからなくなるという欠点がある。
【０００３】
図１０は同じ従来技術１による可変利得増幅回路を２つ備えた差動増幅器のシミュレーション回路図である。図１０の可変利得差動増幅器の利得制御電圧（ｖａｇｃ）を変化させた時の５０ＭＨｚ、２７５ＭＨｚ、５００ＭHzにおける雑音指数（Noise Figure. 以下、ＮＦという）、Ｓパラメータの入力反射特性（以下、Ｓ１１という）、Ｓパラメータの入力伝達特性（以下、Ｓ２１という）、相互変調歪み特性を表す３次入力インターセプトポイント（Third Order Input Intercept Point。以下、ＩＩＰ３という）をそれぞれプロットしたグラフを図１１Ａ乃至図１１Ｄに示す。図１１Ａ乃至図１１ＤのグラフのＸ軸は図１０の上段の電流制御トランジスタペア４ａ、５ａ及び４ｂ、５ｂの２つのベース端子間（ｖａｇｃ印加点９と１０）の電圧の１／２（ｖａｇｃ）をボルト（Ｖ）単位で表示したものである。ｖａｇｃが変化した時の利得変動の様子は図１１ＣのＳ２１に表されている。ＩＩＰ３の測定はそれぞれの中心周波数から±１０ｋＨｚ離れた２つのトーン信号を−５０ｄＢｍで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは、５００ＭＨｚ程度が実用的な動作周波数の上限である。図中、太い実線が５００ＭＨｚ、中ぐらいの太さの実線が２７５ＭＨｚ、細い実線が５０ＭＨｚのプロットである。
【０００４】
図１１Ｄの２７５、５００ＭＨｚの結果にはトランジスタの寄生容量の影響が現れており、５０ＭＨｚでの値が理想的なトランジスタ素子を用いた時の理論値に近いと考えられる。図１１Ｄの５０ＭＨｚのプロット（細い実線）を参照すると、利得を減衰させるにしたがって負帰還量も一緒に減衰してしまうためにＩＩＰ３が悪化し、図１１ＢのＳ１１は−３０ｄＢ以下であったものが−３ｄＢ程度まで悪化してしまっていることが分かる。また利得可変量は５０ＭＨｚでは７０ｄＢ以上とれている。広帯域に渡って利得によらずＳ１１が−１０ｄＢ程度以下であって、利得を減衰させた場合にＩＩＰ３が減衰しない特性を有することが広帯域可変利得増幅器では要求されるが、この従来技術１ではこれらの要求を満たすことができない。
【０００５】
従来技術２として図１２に示す回路方式（差動増幅回路）は、米国特許ＵＳＰ６６００３７１Ｂ２において２００３年に公開されたものである。図１２の回路を使うことで利得が変わった場合でも常に一定の帰還量が負帰還されるようになり、従来技術１における欠点が解消されている。ただし図１２の回路では以下のような欠点がある。
（１）最大／最小利得の比は図１２の抵抗ＡＰ（ＡＭ）とＢＰ（ＢＭ）の抵抗値の比で決まり、高々４０ｄＢの最大／最小利得比を得るためにも１００：１という抵抗比が必要で、ダイ上の面積が大きくなりがちである。４０ｄＢ以上の利得可変域を有する広帯域可変利得増幅器をこの方式で実現することは困難である。
（２）４０ｄＢの利得可変量を確保するためには前記の理由から抵抗ＢＰ（ＢＭ）の値は、特に高周波増幅器の場合小さな値となり、標準的な５０Ωの入力信号源に対して満足な入力反射特性と雑音指数特性、相互変調歪み特性を同時に達成することが困難となってしまう。
【０００６】
図１３は同じ従来技術２による可変利得差動増幅器のシミュレーション回路図である。従来技術１のシミュレーションの際と同じトランジスタを用い、ＬＮＡ（Low Noise Amplifire）コア電流を同じ値としており基本的には従来技術１の回路と同程度の性能が実現可能な動作条件としている。
【０００７】
図１３の可変利得差動増幅器において、利得制御電圧を変化させた時の５０ＭＨｚ、２７５ＭＨｚ、５００ＭHzにおけるＮＦ（ｄＢ）、Ｓ１１（ｄＢ）、Ｓ２１（ｄＢ）、ＩＩＰ３（ｄＢｍ）のプロットをそれぞれ図１４Ａ乃至図１４Ｄに示す。図１４Ａ乃至図１４ＤのグラフのＸ軸は、図１３の回路図上段の電流制御トランジスタペア４ａ、５ａ及び４ｂ、５ｂの２つのベース端子間（ｖａｇｃ印加点９と１０）の電圧の１／２（ｖａｇｃ）をボルト（Ｖ）単位で表示したものである。ｖａｇｃ変化時の利得変動の様子は図１４ＣのＳ２１に表されている。ＩＩＰ３の測定はそれぞれの中心周波数から±１０ｋＨｚ離れた２つのトーン信号を−５０ｄＢｍで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは、５００ＭＨｚ程度が実用的な動作周波数の上限である。図１４Ａ乃至図１４Ｄでは、太い実線が５００ＭＨｚ、中ぐらいの実線が２７５ＭＨｚ、細い実線が５０ＭＨｚのプロットである。
【０００８】
図１４Ａ乃至図１４Ｄの２７５、５００ＭＨｚの結果にはトランジスタの寄生容量の影響が現れており、５０ＭＨｚでの値が理想的なトランジスタ素子を用いた時の理論値に近いと考えられる。図１４Ｂ及び図１４Ｄの５０ＭＨｚのプロット（細い実線）を参照すると、利得を減衰させても負帰還量が不変なため、ＩＩＰ３やＳ１１の値はほぼ一定となっていることが分かる。このシミュレーション例ではｒ１とｒ１２をそれぞれ３６０Ω、４０Ωとしており、利得可変量は２０ｄＢとなっている。５０ＭＨｚではほぼ満足なＮＦ、Ｓ１１、ＩＩＰ３特性が得られていることが分かる。５００ＭＨｚでのＩＩＰ３（図１４Ｄ）を見ると最大利得時には最小利得時よりも約４ｄＢ悪化している。トランジスタを換えずにこれを改善するためには負荷抵抗値ｒ１及びｒ１２を小さくする必要があるが、その場合負帰還抵抗値ｒｆｂも合わせて小さくする必要が生じ、これによりＮＦの悪化が引き起こされる。このように高周波帯で相互変調歪み特性が劣化しやすいことが従来技術２の第一の欠点である。
【０００９】
図１５Ａ乃至図１５Ｄは、同じシミュレーション回路でｒ１とｒ１２を３９６Ω、４Ωとして利得可変量を４０ｄＢとした時の結果である。図１５Ａ乃至図１５Ｄのシミュレーションにおいて、利得可変量が２０ｄＢの時の５０ＭＨｚにおけるＳ１１の値（約−１６ｄＢ）と同じ程度の値が得られるように負帰還抵抗値を小さくしている。最大利得時のＮＦとＩＩＰ３を利得可変量の２０ｄＢの時の結果と比較すると、ＮＦが１ｄＢ、ＩＩＰ３が１ｄＢｍ程度悪化している。ＩＩＰ３を利得可変量２０ｄＢの場合と同じ値まで向上させるにはさらに負帰還抵抗値を小さくする必要があり、これは更なるＮＦの悪化を引き起こす。このようにＮＦやＩＩＰ３の悪化を起こさずに利得可変量を２０ｄＢ程度以上にすることが困難であることが、この従来技術２の第二の欠点である。
【００１０】
その他、可変利得増幅回路の特性を改善する方法として、次の文献に示す技術がある。
特許文献１は、外部から入力される制御電圧の増加に応じて利得を減衰させる可変利得増幅回路を複数個並列に接続して、可変利得増幅回路の制御電圧が増加するとエミッタ抵抗の小さい可変利得増幅回路から順に、可変利得増幅回路の利得が減衰する方法が記載されている。この方法によって、可変利得増幅器において、雑音指数特性と相互変調歪特性を同時に満足させることができるとされている。
【００１１】
特許文献２は、利得制御用のトランジスタのうち、出力側でない方のトランジスタのコレクタと電源との間に負荷抵抗を接続し、前記コレクタとグランドの間にコンデンサを接続して、高周波のノイズを低減する方法が記載されている。
【特許文献１】特開２００２−２５２５３２号公報
【特許文献２】特開２００１−７６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記事情に鑑みてなされたものであり、利得を変化させた場合でも常にほぼ一定の負帰還量が印加され、広帯域で安定した増幅度、歪み特性、入力反射特性が得られる可変利得増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の第１の観点に係る可変利得増幅器は、
信号増幅用トランジスタと、該信号増幅用トランジスタのコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタとを備えた可変利得増幅器において、
前記非出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の利得制御用トランジスタの負荷の端子と入力端子との間に備える、
ことを特徴とする。
【００１４】
さらに、前記負帰還路がエミッタフォロワ又はソースフォロワであることを特徴とする。
【００１５】
本発明の第２の観点に係る差動増幅器は、信号増幅用トランジスタと、該信号増幅用トランジスタのコレクタ又はドレインに、それぞれのエミッタ又はソースが接続された出力側及び非出力側の利得制御用トランジスタとを備えた可変利得増幅器を２つ設けて構成した差動増幅器において、
前記非出力側の２つの利得制御用トランジスタの各コレクタ又は各ドレインと電源側との間に、前記出力側の利得制御用トランジスタのコレクタ又はドレインと電源側との間に接続された出力負荷と同じ負荷を備え、
前記出力側の利得制御用トランジスタの出力端子から入力端子への負帰還路と同じ回路形式と回路定数で構成される負帰還路を、前記非出力側の２つの利得制御用トランジスタの負荷の端子と入力端子の間に備える、
することを特徴とする。
【００１６】
さらに、前記負帰還路がエミッタフォロワ又はソースフォロワであることを特徴とする。
【００１７】
なお、前記負帰還路のエミッタフォロワのバイアス電流を、前記可変利得増幅器の出力電流からとる構成としてもよい。
【００１８】
また、前記負帰還路のエミッタフォロワのバイアス電流を、前記可変利得増幅器の出力電流以外の外部電源からとる構成とすることが好ましい。
【発明の効果】
【００１９】
本発明の可変利得増幅器によれば、利得を変化させた場合でも常にほぼ一定の負帰還量が印加され、広帯域で安定した増幅度、歪特性、入力反射特性が得られる。
【発明を実施するための最良の形態】
【００２０】
実施の形態１
本発明に係る可変利得増幅器の一実施の形態について、図１により説明する。図１は、本発明の一実施の形態である可変利得増幅器を示す回路図である。以下に示す回路図において、接続線路の三叉路は接続されている点であり、十字路は非接続の点である。図１に示す可変利得増幅器１において、信号増幅用トランジスタ（以下、信号増幅Ｔｒという）３のベースは入力端子７に接続され、エミッタは抵抗１４を介して接地されている。信号増幅Ｔｒ３のコレクタは、出力側の利得制御用トランジスタ４のエミッタと、非出力側の利得制御用トランジスタ５のエミッタに接続されている。出力側の利得制御用トランジスタ（以下、出力側Ｔｒという）４のコレクタは出力負荷６を介して電圧源３１に接続されている。出力側Ｔｒ４のコレクタは出力端子８に接続している。また、出力側Ｔｒ４のコレクタは、コンデンサ２１と抵抗１２が直列に接続された負帰還路Ｆ１を通じて、入力端子７に接続されている。
【００２１】
一方、非出力側の利得制御用トランジスタ（以下、非出力側Ｔｒという）５のコレクタは、出力負荷６と同じ負荷１１を介して電圧源３１に接続されている。非出力側Ｔｒ５のコレクタは、出力側Ｔｒ４と同様に、コンデンサ２２と抵抗１３が直列に接続された負帰還路Ｆ２を通じて、入力端子７に接続されている。
【００２２】
出力側Ｔｒ４のベースと非出力側Ｔｒ５のベースは、それぞれ利得制御電圧＋ｖａｇｃと−ｖａｇｃが入力される＋ｖａｇｃ端子９と−ｖａｇｃ端子１０にそれぞれ接続している。
【００２３】
次に動作について説明する。入力端子７に入力された信号は、信号増幅用トランジスタ３のベースに供給され、この信号が信号増幅用トランジスタ３のコレクタ電流として増幅される。このコレクタ電流は、出力側Ｔｒ４と非出力側Ｔｒ５のエミッタを引っ張るように流れ、接地抵抗１４に流れ込む。このコレクタ電流は、出力側Ｔｒ４及び非出力側Ｔｒ５のコレクタ電流の総和に等しく、出力側Ｔｒ４及び非出力側Ｔｒ５それぞれのコレクタ電流に振り分けて供給される。このコレクタ電流を振り分ける制御は、出力側Ｔｒ４、非出力側Ｔｒ５のそれぞれのベースから供給される制御電圧により、それぞれのコレクタ電流として出力側Ｔｒ４、非出力側Ｔｒ５に振り分けられる。このコレクタ電流の振り分けにより、利得を変化させることができる。例えば、利得を大きくしたい場合は、利得制御電圧＋ｖａｇｃ側の制御電圧を高くして出力側Ｔｒ４側のコレクタ電流を多く流せばよい。また、利得を小さくしたい場合は、利得制御電圧−ｖａｇｃ側の制御電圧を高くして、非出力側Ｔｒ５のコレクタ電流を多く流せばよい。この制御電圧により利得が制御され、入力信号が入力端子７に入力されると出力側Ｔｒ４のコレクタ電流は、出力負荷６に流れることで電圧変換される。この変換された出力信号が出力端子８より出力される。
【００２４】
出力側Ｔｒ４のコレクタからの負帰還路Ｆ１と、非出力側Ｔｒ５のコレクタからの負帰還路Ｆ２は等しい。出力側Ｔｒ４のベース電圧を、基準電位＋ｖａｇｃ、非出力側Ｔｒ５のベース電圧を、基準電位−ｖａｇｃとすれば、負帰還路Ｆ１、Ｆ２で入力に負帰還されるので、ｖａｇｃを変えて利得を変化させても、負帰還量の合計は一定になる。そのため、利得によらずほぼ一定の入力反射特性が得られ、広帯域で利得によらず良好な入力マッチング特性が得られる。また、利得によらずほぼ一定の歪特性が得られる。
【００２５】
本実施の形態１では負帰還回路が受動部品のみから構成されるため特に高速な動作が可能となる。また余計な電流を必要とせず低消費電力で動作させられる利点がある。しかし実用的に使用可能な利得の最大減衰量は、後述する実施の形態３や４によるものよりも小さい値となる。
【００２６】
実施の形態２
次に、本発明の可変利得増幅回路を用いた差動増幅器の一実施の形態について説明する。図２は、本発明の一実施の形態である差動増幅器２の回路を示す回路図である。
【００２７】
この実施の形態２では、図２に示すように、正相信号を増幅する可変利得増幅回路Ａと逆位相信号を差動増幅する可変利得増幅回路Ｂとにより差動増幅器２を構成したものである。この場合、信号増幅用トランジスタ３ａ、３ｂ、出力負荷６ａ、６ｂ、出力端子８ａ、８ｂ、出力側Ｔｒ４ａ、４ｂ、非出力側Ｔｒ５ａ、５ｂ、入力端子７ａ、７ｂ、負荷１１ａ、１１ｂは左右対称に構成され、図２の下側の可変利得増幅回路Ａで正相信号を増幅し、上側の可変利得増幅回路Ｂで逆位相信号を増幅する。
【００２８】
図２に示す差動増幅器２において、信号増幅用トランジスタ（以下、信号増幅Ｔｒという）３ａ、３ｂのベースは入力端子７ａ、７ｂに接続され、エミッタは電流源を介して接地されている。信号増幅Ｔｒ３ａ、３ｂのコレクタは、それぞれ出力側の利得制御用トランジスタ４ａ、４ｂのエミッタと、非出力側の利得制御用トランジスタ５ａ、５ｂのエミッタに接続されている。出力側の利得制御用トランジスタ（以下、出力側Ｔｒという）４ａ、４ｂのコレクタは出力負荷６ａ、６ｂを介して電圧源３１に接続されている。出力側Ｔｒ４ａ、４ｂのコレクタは出力端子８ａ、８ｂに接続している。また、出力側Ｔｒ４ａ、４ｂのコレクタは、コンデンサ２１ａ、２１ｂと抵抗１２ａ、１２ｂが直列に接続された負帰還路Ｆ１ａ、Ｆ１ｂを通じて、入力端子７ａ、７ｂに接続されている。
【００２９】
一方、非出力側の利得制御用トランジスタ（以下、非出力側Ｔｒという）５ａ、５ｂのコレクタは、出力負荷６ａ、６ｂと同じ負荷１１ａ、１１ｂを介して電圧源３１に接続されている。非出力側Ｔｒ５ａ、５ｂのコレクタは、出力側Ｔｒ４ａ、４ｂと同様に、コンデンサ２１ａ、２１ｂと抵抗１３ａ、１３ｂが直列に接続された負帰還路Ｆ２ａ、Ｆ２ｂを通じて、入力端子７ａ、７ｂに接続されている。
【００３０】
出力側Ｔｒ４ａ、４ｂのベースと非出力側Ｔｒ５ａ、５ｂのベースは、それぞれ利得制御電圧＋ｖａｇｃと−ｖａｇｃが入力される＋ｖａｇｃ端子９と−ｖａｇｃ端子１０にそれぞれ接続している。従って、実施の形態１と同様に、出力側Ｔｒ４ａ、４ｂのコレクタからの負帰還路Ｆ１ａ、Ｆ１ｂと、非出力側Ｔｒ５ａ、５ｂのコレクタからの負帰還路Ｆ２ａ、Ｆ２ｂは等しい。出力側Ｔｒ４ａ、４ｂのベース電圧（＋ｖａｇｃ端子９の電圧）を、基準電位＋ｖａｇｃ、非出力側Ｔｒ５ａ、５ｂのベース電圧（＋ｖａｇｃ端子１０の電圧）を、基準電位−ｖａｇｃとすれば、負帰還路Ｆ１ａ、Ｆ２ａ及びＦ１ｂ、Ｆ２ｂでそれぞれ入力に負帰還されるので、ｖａｇｃを変えて利得を変化させても、負帰還量の合計は一定になる。そのため、利得によらずほぼ一定の入力反射特性が得られ、広帯域で利得によらず良好な入力マッチング特性が得られる。また、利得によらずほぼ一定の歪特性が得られる。
【００３１】
本実施の形態２では、入力は信号電圧源Ｘによる終端抵抗１５の電流をトランス５１を介してバランス入力として信号増幅用Ｔｒ３ａ、３ｂのベースに印加している。また、出力は出力側Ｔｒ４ａ、４ｂのコレクタからトランジスタ６１ａ、６１ｂを用いてエミッタフォロワで取り出し、それらの差動信号をトランス５２を介してバランス出力としている。
【００３２】
本実施の形態２の差動増幅器２では、出力負荷６ａ、６ｂの値を前記従来技術２に比べて小さい値に設定できる。そのため、最大利得時に高周波帯域でも歪特性があまり悪化しない。また、本発明によれば４０ｄＢ程度の利得可変量が広帯域で実現可能である。前記従来技術２で利得可変量を４０ｄＢ程度まで大きくした場合に入力マッチングと雑音指数特性、歪特性を同時に良好なものとすることが困難となるが、本発明によれば４０ｄＢ程度の利得可変量と、広帯域での良好な入力マッチング、雑音指数特性を同時に実現することが可能である。
【００３３】
本実施の形態２では、出力側の負帰還路Ｆ１ａ、Ｆ１ｂと非出力側の負帰還路Ｆ２ａ、Ｆ２ｂの間が受動部品で直結されているので、後述する実施の形態３や４のエミッタフォロワを用いたものに比べて利得可変量が小さいが、負帰還回路が受動部品のみから構成されるため特に高速な動作が可能となる。また余計な電流を必要とせず低消費電力で動作させられる利点がある。
【００３４】
実施の形態３
図３は、本発明に係る可変利得増幅器１の別の実施の形態を示す回路図である。本実施の形態３では、負帰還路をエミッタフォロワで構成する。図３において、出力側Ｔｒ４のコレクタと非出力側Ｔｒ５のコレクタはそれぞれ、トランジスタ６２、６３を用いたエミッタフォロワを介して抵抗１２、１３とコンデンサ２１、２２が直列に接続された負帰還路Ｆ１、Ｆ２を通じて、入力端子７に接続している。その他の構成は実施の形態１と同様である。
【００３５】
これにより入力から出力への影響と、電流分配器の２つの出力間（出力側Ｔｒ４及び非出力側Ｔｒ５のコレクタ間）の結合を小さくし、実施の形態１に比べて利得可変範囲を大きくとることが可能となっている。
【００３６】
実施の形態４
図４は、本発明に係る差動増幅器の別の実施の形態を示す回路図である。本実施の形態４では、負帰還路をエミッタフォロワで構成する。図４において、出力側Ｔｒ４ａ、４ｂのコレクタと非出力側Ｔｒ５ａ、５ｂのコレクタはそれぞれ、トランジスタ６２ａ、６２ｂ、６３ａ、６３ｂを用いたエミッタフォロワを介して抵抗１２ａ、１２ｂ、１３ａ、１３ｂとコンデンサ２１ａ、２１ｂが直列に接続された負帰還路Ｆ１ａ、Ｆ１ｂ、Ｆ２ａ、Ｆ２ｂを通じて、入力端子７ａ、７ｂに接続している。その他の構成は実施の形態２と同様である。
【００３７】
これにより入力から出力への影響と、電流分配器の２つの出力間（出力側Ｔｒ４ａ、４ｂ及び非出力側Ｔｒ５ａ、５ｂのコレクタ間）の結合を小さくし、実施の形態２に比べて利得可変範囲を大きくとることが可能となっている。本実施の形態４では、エミッタフォロワのバイアス電流を出力電流から取るように構成している。
【００３８】
図５は、実施の形態４の変形例である。図５の差動増幅器２は、図４の回路に比べて、エミッタフォロワのバイアス電流を出力電流以外の、外部の回路から与えるように構成している。すなわち、エミッタフォロワを構成するトランジスタ６１ａ、６１ｂ、６２ａ、６２ｂ、６３ａ、６３ｂのベースは出力電流の電圧源３１とは別の電圧源３２に接続されている。
【００３９】
本発明を説明するために、前記実施の形態１乃至４では、バイポーラトランジスタを用いた構成を記載したが、バイポーラトランジスタをＭＯＳなどのＦＥＴで置き換えて構成することも可能である。トランジスタをＭＯＳ型ＦＥＴとした場合、出力側Ｔｒ４及び非出力側Ｔｒ５のコレクタはドレインに、エミッタはソースに、ベースはゲートに相当する。また、エミッタフォロワはソースフォロワに相当する。
【００４０】
次に、前記実施の形態の回路について実際の動作のシミュレーションを行った結果を説明する。以下の実施の形態２及び４のシミュレーションでは従来技術１のシミュレーションで用いたのと同じトランジスタを用い、ＬＮＡコア電流を同じ値としており、基本的に従来技術１の回路と同程度の性能が実現可能な動作条件とした。
【００４１】
実施例１
実施の形態２のバランス入出力である可変利得差動増幅器（図２）について、利得制御電圧を変化させた場合の、入力信号が５０ＭＨｚ、２７５ＭＨｚ、５００ＭＨｚにおける雑音指数（Noise Figure. 以下、ＮＦという）、Ｓパラメータの入力反射特性（以下、Ｓ１１という）、Ｓパラメータの入力伝達特性（以下、Ｓ２１という）、相互変調歪み特性を表す３次入力インターセプトポイント（Third Order Input Intercept Point。以下、ＩＩＰ３という）をそれぞれプロットしたグラフを図６Ａ乃至図６Ｄに示す。グラフのＸ軸は図２の、出力側Ｔｒ４ａ、４ｂと非出力側Ｔｒ５ａ、５ｂのペアで構成される電流制御トランジスタペアの２つのベース端子９及び１０の間の電圧の１／２（ｖａｇｃ）をボルト単位で表示したものである。ｖａｇｃを変化させた時の利得変動の様子は図６ＣのＳ２１のグラフに表されている。ＩＩＰ３の測定はそれぞれの中心周波数から±１０ｋＨｚ離れた２つのトーン信号を、−５０ｄＢｍで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは、５００ＭＨｚ程度が実用的な動作周波数の上限である。図６Ａ乃至図６Ｄ中、太い実線が５００ＭＨｚ、中ぐらいの太さの実線が２７５ＭＨｚ、細い実線が５０ＭＨｚのプロットである。
【００４２】
図６ＣのＳ２１のプロットから、ｖａｇｃが−０．０６〜−０．０７Ｖの間に利得減衰量のピークが現れていることが分かる。図６Ａと図６Ｄを参照して、利得減衰の変化に伴いＮＦとＩＩＰ３の局所的悪化が生じている。これは電流分配器の２つの出力（出力側Ｔｒ４ａ、４ｂ及び非出力側Ｔｒ５ａ、５ｂのコレクタ間）が受動部品により互いに直結された状態となっているために生じるもので構造的なものである。ただし図６Ｂ及び図６Ｄで、ｖａｇｃ＝−０．０６Ｖ以上の範囲ではＳ１１、ＩＩＰ３はほぼ一定でＮＦの極端な悪化も起こらない（図６Ａ）ため、３０ｄＢ程度の利得減衰量で仕様が満たされる場合には構成例１、２を用いて消費電力の少ない、前記実施の形態１及び２で述べた利点を備えた広帯域利得可変増幅器を構成することができることがわかる。
【００４３】
実施例２
実施の形態４で示したエミッタフォロワのバイアス電流を出力電流からとる構成の可変利得差動増幅器（図４）について、利得制御電圧を変化させた場合の、入力信号が５０ＭＨｚ、２７５ＭＨｚ、５００ＭＨｚにおけるＮＦ（ｄＢ）、Ｓ１１（ｄＢ）、Ｓ２１（ｄＢ）、ＩＩＰ３（ｄＢｍ）をそれぞれプロットしたグラフを図７Ａ乃至図７Ｄに示す。グラフのＸ軸は図４の、出力側Ｔｒ４ａ、４ｂと非出力側Ｔｒ５ａ、５ｂのペアで構成される電流制御トランジスタペアの２つのベース端子９と１０の間の電圧の１／２（ｖａｇｃ）をボルト単位で表示したものである。ｖａｇｃを変化させた時の利得変動の様子は図７ＣのＳ２１に表されている。ＩＩＰ３の測定はそれぞれの中心周波数から±１０ｋＨｚ離れた２つのトーン信号を−５０ｄＢｍで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは５００ＭＨｚ程度が実用的な動作周波数の上限である。図７Ａ乃至図７Ｄ中、太い実線が５００ＭＨｚ、中ぐらいの太さの実線が２７５ＭＨｚ、細い実線が５０ＭＨｚのプロットである。
【００４４】
実施の形態４ではエミッタフォロワを用いているため構成例２のシミュレーション結果と異なり、ｖａｇｃ変動時に利得減衰量のピークが現れることはない（図７Ｃ）。ほぼ理想素子としてトランジスタが振る舞うと考えられる５０ＭＨｚでの結果では、利得を変化させた時のＩＩＰ３は大体一定となっている（図７Ｄ）。最大利得時のＮＦは２．３ｄＢ＠５０ＭＨｚ〜２．６ｄＢ＠５００ＭＨｚとなっている（図７Ａ）。利得可変幅は５０〜５００ＭＨｚの帯域で６０ｄＢ以上とれていることが分かる（図７Ｃ）。実施の形態２よりも電力消費量はエミッタフォロワの分だけ増加するが、６０ｄＢ程度の利得可変幅を有し、前記実施の形態１及び２で述べた利点を備えた広帯域利得可変増幅器を実施の形態４の構成により実現できることが分かる。
【００４５】
実施例３
実施の形態４で説明したエミッタフォロワのバイアス電流を外部回路からとる構成の可変利得差動増幅器（図５）について、利得制御電圧を変化させた場合の、入力信号が５０ＭＨｚ、２７５ＭＨｚ、５００ＭＨｚにおけるＮＦ（ｄＢ）、Ｓ１１（ｄＢ）、Ｓ２１（ｄＢ）、ＩＩＰ３（ｄＢｍ）をそれぞれプロットしたグラフを図８Ａ乃至図８Ｄに示す。グラフのＸ軸は図５の、出力側Ｔｒ４ａ、４ｂと非出力側Ｔｒ５ａ、５ｂのペアで構成される電流制御トランジスタペアの２つのベース端子９と１０の間の電圧の１／２（ｖａｇｃ）をボルト単位で表示したものである。ｖａｇｃを変化させた時の利得変動の様子は図８ＣのＳ２１に表されている。ＩＩＰ３の測定はそれぞれの中心周波数から±１０ｋＨｚ離れた２つのトーン信号を−５０ｄＢｍで入力してシミュレーションを行った。シミュレーションに用いたトランジスタモデルでは５００ＭＨｚ程度が実用的な動作周波数の上限である。図８Ａ乃至図８Ｄ中、太い実線が５００ＭＨｚ、中ぐらいの太さの実線が２７５ＭＨｚ、細い実線が５０ＭＨｚのプロットである。
【００４６】
実施例３のＮＦ、Ｓ１１、Ｓ２１、ＩＩＰ３の各特性は実施例２とほぼ同様である。利得可変幅が実施例２より少し拡大している（図８Ｃ）。６０ｄＢ以上の利得可変幅を有し、前記実施の形態１及び２で述べた利点を備えた広帯域利得可変増幅器を、実施の形態４のエミッタフォロワのバイアス電流を外部回路からとる構成の可変利得差動増幅器により実現できることが示されている。
【００４７】
以上述べたように、本発明によれば、利得によらずほぼ一定の入力反射特性が得られ、広帯域で利得によらず良好な入力マッチング特性と、ほぼ一定の歪特性が得られる。また、最大利得時に高周波帯域でも歪特性があまり悪化しない。そして、本発明によれば６０ｄＢ程度の利得可変量と、広帯域での良好な入力マッチング、雑音指数特性を同時に実現することが可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態である可変利得増幅器を示す回路図である。
【図２】本発明の一実施の形態である差動増幅器を示す回路図である。
【図３】本発明の別の実施の形態に係る可変利得増幅器を示す回路図である。
【図４】本発明に係る差動増幅器の負帰還をエミッタフォロワとする実施の形態を示す回路図である。
【図５】本発明に係る差動増幅器の負帰還を、バイアス電流を外部回路からとるエミッタフォロワとする実施の形態を示す回路図である。
【図６Ａ】本発明の実施の形態２の差動増幅器について、利得制御電圧を変化させた場合の、雑音指数ＮＦをプロットしたグラフである。
【図６Ｂ】本発明の実施の形態２の差動増幅器について、利得制御電圧を変化させた場合の、入力反射特性Ｓ１１をプロットしたグラフである。
【図６Ｃ】本発明の実施の形態２の差動増幅器について、利得制御電圧を変化させた場合の、入力伝達特性Ｓ２１をプロットしたグラフである。
【図６Ｄ】本発明の実施の形態２の差動増幅器について、利得制御電圧を変化させた場合の、３次入力インターセプトポイントＩＩＰ３をプロットしたグラフである。
【図７Ａ】図４の差動増幅器について、利得制御電圧を変化させた場合の、雑音指数ＮＦをプロットしたグラフである。
【図７Ｂ】図４の差動増幅器について、利得制御電圧を変化させた場合の、入力反射特性Ｓ１１をプロットしたグラフである。
【図７Ｃ】図４の差動増幅器について、利得制御電圧を変化させた場合の、入力伝達特性Ｓ２１をプロットしたグラフである。
【図７Ｄ】図４の差動増幅器について、利得制御電圧を変化させた場合の、３次入力インターセプトポイントＩＩＰ３をプロットしたグラフである。
【図８Ａ】図５の差動増幅器について、利得制御電圧を変化させた場合の、雑音指数ＮＦをプロットしたグラフである。
【図８Ｂ】図５の差動増幅器について、利得制御電圧を変化させた場合の、入力反射特性Ｓ１１をプロットしたグラフである。
【図８Ｃ】図５の差動増幅器について、利得制御電圧を変化させた場合の、入力伝達特性Ｓ２１をプロットしたグラフである。
【図８Ｄ】図５の差動増幅器について、利得制御電圧を変化させた場合の、３次入力インターセプトポイントＩＩＰ３をプロットしたグラフである。
【図９】従来のシングルエンド可変利得増幅器の回路図である。
【図１０】従来の可変利得増幅回路を２つ備えた差動増幅器の回路図である。
【図１１Ａ】図１０の差動増幅器について、利得制御電圧を変化させた場合の、雑音指数ＮＦをプロットしたグラフである。
【図１１Ｂ】図１０の差動増幅器について、利得制御電圧を変化させた場合の、入力反射特性Ｓ１１をプロットしたグラフである。
【図１１Ｃ】図１０の差動増幅器について、利得制御電圧を変化させた場合の、入力伝達特性Ｓ２１をプロットしたグラフである。
【図１１Ｄ】図１０の差動増幅器について、利得制御電圧を変化させた場合の、３次入力インターセプトポイントＩＩＰ３をプロットしたグラフである。
【図１２】従来技術の差動増幅器を示す回路図である。
【図１３】従来技術による可変利得差動増幅器のシミュレーション回路図である。
【図１４Ａ】図１３の差動増幅器について、利得制御電圧を変化させた場合の、雑音指数ＮＦをプロットしたグラフである。
【図１４Ｂ】図１３の差動増幅器について、利得制御電圧を変化させた場合の、入力反射特性Ｓ１１をプロットしたグラフである。
【図１４Ｃ】図１３の差動増幅器について、利得制御電圧を変化させた場合の、入力伝達特性Ｓ２１をプロットしたグラフである。
【図１４Ｄ】図１３の差動増幅器について、利得制御電圧を変化させた場合の、３次入力インターセプトポイントＩＩＰ３をプロットしたグラフである。
【図１５Ａ】図１３の差動増幅器について、利得可変量を４０ｄBとした場合の、雑音指数ＮＦをプロットしたグラフである。
【図１５Ｂ】図１３の差動増幅器について、利得可変量を４０ｄBとした場合の、入力反射特性Ｓ１１をプロットしたグラフである。
【図１５Ｃ】図１３の差動増幅器について、利得可変量を４０ｄBとした場合の、入力伝達特性Ｓ２１をプロットしたグラフである。
【図１５Ｄ】図１３の差動増幅器について、利得可変量を４０ｄBとした場合の、３次入力インターセプトポイントＩＩＰ３をプロットしたグラフである。
【符号の説明】
【００４９】
１  可変利得増幅器
２  差動増幅器
３、３ａ、３ｂ  信号増幅用トランジスタ
４、４ａ、４ｂ  出力側利得制御用トランジスタ
５、５ａ、５ｂ  非出力側利得制御用トランジスタ
６、６ａ、６ｂ  出力負荷
７、７ａ、７ｂ  入力端子
８、８ａ、８ｂ  出力端子
９  ＋ｖａｇｃ端子
１０  −ｖａｇｃ端子
１１、１１ａ、１１ｂ  負荷
Ｆ１、Ｆ２、Ｆ１ａ、Ｆ２ａ、Ｆ１ｂ、Ｆ２ｂ  負帰還路
Ａ、Ｂ  可変利得増幅回路
【図１】
2007013635.tif 000003
【図２】
2007013635.tif 000004
【図３】
2007013635.tif 000005
【図４】
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【図５】
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【図６Ａ】
2007013635.tif 000008
【図６Ｂ】
2007013635.tif 000009
【図６Ｃ】
2007013635.tif 000010
【図６Ｄ】
2007013635.tif 000011
【図７Ａ】
2007013635.tif 000012
【図７Ｂ】
2007013635.tif 000013
【図７Ｃ】
2007013635.tif 000014
【図７Ｄ】
2007013635.tif 000015
【図８Ａ】
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【図８Ｂ】
2007013635.tif 000017
【図８Ｃ】
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【図８Ｄ】
2007013635.tif 000019
【図９】
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【図１０】
2007013635.tif 000021
【図１１Ａ】
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【図１１Ｂ】
2007013635.tif 000023
【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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