(57)【要約】【課題】  半導体基板の主面に形成されたＳＴＩの平坦性を向上させる。【解決手段】  保護膜と、その保護膜上の絶縁膜とが形成された半導体基板において、その絶縁膜の一部を除去する絶縁膜除去用マスクのパターンをシミュレーションによって形成する。シミュレーションでは、まず、活性化領域形成用マスクの反転マスクまたはその反転マスクを基に形成された擬似マスクを用いて絶縁膜の一部がエッチングされ、さらに保護膜を露出するように絶縁膜が研磨される。次に、その保護膜の標高部が抽出され（ステップＳ４）、その標高部のデータを基に擬似マスクが修正される（ステップＳ５〜Ｓ７）。【選択図】  図１
2007048980.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）下地を保護する保護膜を半導体基板の主面上に形成し、第１マスクを用いたエッチングによって前記保護膜および下地に複数の溝を形成すると共に前記複数の溝で区画された領域を形成した後、前記溝を埋め込むように前記保護膜上に絶縁膜を形成する工程、
（ｂ）シミュレーションによって前記絶縁膜をエッチングするための第２マスクのパターンを算出する工程、
（ｃ）前記第２マスクを用いたエッチングによって前記絶縁膜の一部を除去した後、ＣＭＰによって前記保護膜を露出するように前記絶縁膜を除去する工程、
を含む半導体装置の製造方法であって、
前記シミュレーションでは、前記第１マスクの反転マスク、または、前記反転マスクを基に形成された擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を研磨した後の前記保護膜の膜厚が前記半導体基板の面内で所定の範囲内に収まるように前記擬似マスクを修正し、前記擬似マスクを基に前記第２マスクのパターンを算出することを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）は、以下の工程を含むことを特徴とする請求項１記載の半導体装置の製造方法：
（ｂ１）前記保護膜の膜厚から前記保護膜の標高差を算出し、前記標高差が所定の範囲内である前記領域を抽出する工程、
（ｂ２）前記工程（ｂ１）で抽出した前記領域と前記標高差とを乗算したデータを第１データとし、前記第１データを規格化して第２データを算出する工程、
（ｂ３）前記第２データを所定の関数によりスムージングして第３データを算出する工程、
（ｂ４）前記第３データを基に前記擬似マスクを修正する工程、
（ｂ５）前記擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を研磨した後の前記保護膜の膜厚を算出する工程。
【請求項３】
前記工程（ｂ１）の所定の範囲は、前記標高差のうちの上位５％または下位５％であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）では、前記工程（ｂ５）で算出した前記膜厚の値が規格値より低くなるまで前記工程（ｂ１）〜（ｂ５）が行われることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記工程（ｂ）は、更に、以下の工程を含むことを特徴とする請求項２記載の半導体装置の製造方法：
（ｂ６）前記擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を第１研磨レートで研磨した後の前記保護膜の膜厚を算出する工程、
（ｂ７）前記擬似マスクを用いたエッチングによって前記絶縁膜の一部を除去し、前記保護膜を露出するように前記絶縁膜を前記第１研磨レートより低い第２研磨レートで研磨した後の前記保護膜の膜厚を算出する工程。
【請求項６】
前記工程（ｂ）では、前記第２研磨レートで研磨した前記保護膜の膜厚の最大値から前記第１研磨レートで研磨した前記保護膜の膜厚の最小値を減算した値が、規格値より低くなるまで前記工程（ｂ１）〜（ｂ７）が行われることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程（ｂ）では、前記工程（ｂ５）で算出した値が規格値より低くなった場合、前記第３データをＮ値化して第４データを形成した後、前記反転マスクのデータと前記第４データとのＡＮＤ演算を行い、前記第２マスクのデータを形成する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）では、前記絶縁膜を形成する方法が、オゾン−ＴＥＯＳ法、ＨＤＰ法、Ｐ−ＴＥＯＳ法またはＳＯＧ法のいずれか、あるいはオゾン−ＴＥＯＳ法、ＨＤＰ法、Ｐ−ＴＥＯＳ法、ＳＯＧ法の組み合わせであることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）では、シリカ砥粒のスラリー、またはセリア砥粒のスラリーを用いることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜が、ＭＩＳトランジスタのゲート電極上の絶縁膜、または層間絶縁膜であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜が、酸化シリコン、またはフッ素、窒素、リン、ホウ素のいずれかが含まれた酸化シリコン、あるいはフッ素、窒素、リン、ホウ素が複数含まれた酸化シリコンであることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）が記述されたプログラムを搭載したコンピュータと、
前記プログラムを記憶する記憶装置と、
前記コンピュータに指示を与えるための入力装置と、
前記コンピュータからの出力を得るための出力装置と、
前記コンピュータと外部システムとで通信するための通信回線と、
を含むシステムが用いられることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板の主面に形成されるＳＴＩ（Shallow Trench Isolation）の平坦化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置のＳＴＩを形成する技術には、素子分離する領域のパターンを有するマスクを用いたエッチングによって、半導体基板（あるいは半導体チップ、半導体ウェハ）の主面に溝（素子分離溝）を形成し、素子分離溝の内部を埋め込むように半導体基板の主面に絶縁膜を堆積（形成）した後、その絶縁膜を平坦化してＳＴＩを形成する技術がある。
【０００３】
また、半導体基板（あるいは半導体チップ、半導体ウェハ）の表面を平坦化する技術には、ＣＭＰ（Chemical Mechanical Polishing）を用いた平坦化技術がある。
【０００４】
特許文献１には、ＣＭＰを用いたＳＴＩの形成において、局所的なオーバー研磨を防止して平坦性を向上するために、マスクパターンシミュレーションを実施して格子付の反転パターンマスク（反転マスク）を生成する方法が開示されている。
【０００５】
特許文献２には、ＣＭＰを用いたＳＴＩの形成において、アクティブ領域（活性化領域）の疎密に対応してＣＭＰのパターンレシオを計算して、そのパターンレシオが一定の範囲に入るように絶縁膜除去用のマスクパターンを生成する方法が開示されている。
【０００６】
特許文献３には、ＳＴＩの平坦化研磨において、研磨段差を均一化するように絶縁膜の抜きパターンを生成する方法が開示されている。
【０００７】
特許文献４には、ＳＴＩのリバースマスク（反転マスク、ＬＲマスク）パターンをＳＴＩの疎密の面積率に合わせてエッチングする部分を調整するリバースマスクパターンの生成方法が開示されている。
【０００８】
特許文献５〜７には、ＣＭＰにおける平坦性を向上するためのダミーパターンを挿入するパターンの生成方法が開示されている。
【０００９】
特許文献８には、ＣＭＰのプロセスシミュレーションによりＣＭＰプロセスパラメータのフィッテングを行う方法が開示されている。
【特許文献１】特開２００４−１１１５２７号公報（［００３３］〜［００３４］、［００３９］〜［００４０］、図１〜図２）
【特許文献２】特開２００４−１９３５１０号公報（［０１０４］〜［０１１５］、［０１６３］〜［０１７８］、図１６〜図２１）
【特許文献３】特開２００１−２７４１２７号公報（［００２８］〜［００２９］、図１）
【特許文献４】特開２００４−２７３９６２号公報（［００８４］〜［００８６］、図２０〜図２１）
【特許文献５】特開２００３−３４７４０６号公報（［００５５］〜［００５７］、図１３）
【特許文献６】特開２００３−２２４０９８号公報（［００１３］、図２）
【特許文献７】特開２００３−２８２４９５号公報（［００１３］、図１〜図２）
【特許文献８】特開２００４−２５９８３０号公報（［０１６０］〜［０１６１］、図９〜図１０）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明者らが検討した半導体装置のＳＴＩ（Shallow Trench Isolation）を形成する技術について図２６〜図３２により説明する。図２６は、本発明者らが検討した半導体装置の製造工程のＳＴＩ形成の概略を示すフロー図である。図２７〜図３２は、製造工程中の本発明者らが検討した半導体装置を模式的に示す要部断面図である。
【００１１】
図２７に示すように、半導体基板（あるいは半導体チップ、半導体ウェハ）１の主面上に、例えば窒化膜（ＳｉＮ膜）からなる保護膜２を形成（ステップＳ１０１）した後、保護膜２に対向するようにマスク３を配置する。なお、マスク３は、活性領域（素子領域）のパターンがパターニングされた例えばホトレジスト膜からなるマスクであり、また、エッチングによって半導体基板１の主面の素子分離溝および活性領域を形成するためのマスク（活性領域形成用マスク）である。
【００１２】
続いて、図２８に示すように、前記マスク３を用いたエッチングによって保護膜２および半導体基板１の一部を除去し、素子分離溝４を形成（ステップＳ１０２）した後、素子分離溝４を埋め込むように保護膜２上に例えば酸化膜（ＳｉＯ２）からなる絶縁膜５を堆積（形成）する（ステップＳ１０３）。
【００１３】
続いて、図２９に示すように、絶縁膜５に対向するようにマスク１０６を配置する。なお、マスク６は、マスク３の反転マスクであって絶縁膜５の一部が除去される領域のパターンがパターニングされた例えばホトレジスト膜からなるマスクあり、また、エッチングによって絶縁膜５の一部を除去するためのマスク（絶縁膜除去用マスク）である。
【００１４】
続いて、図３０に示すように、前記マスク１０６を用いたエッチングによって絶縁膜５の一部を除去（ステップＳ１０４）した後、溝１０７を形成する。
【００１５】
続いて、図３１に示すように、ＣＭＰ（Chemical Mechanical Polishing）によって、保護膜２を露出するように絶縁膜５を研磨除去すると共に、素子分離溝４に埋め込まれた絶縁膜５からなるＳＴＩ１０８を形成する（ステップＳ１０５）。なお、残存した保護膜２は残膜１０９となり、残膜１０９下には、活性化領域が配置（形成）されていることとなる。
【００１６】
ここで、ＣＭＰを用いて形成されたＳＴＩ１０８において、半導体基板１内の活性領域が密である領域（高密度領域）Ａｎは、活性領域が疎である領域（低密度領域）Ａｗに比べ、図３０に示したように保護膜２表面より上部に存在する絶縁膜５の存在率（絶縁膜存在率）が高いため、局所的に研磨レートが遅くなる。また、保護膜５を削り込む過程においても、活性領域の高密度領域Ａｎは、酸化膜からなる絶縁膜５よりも研磨レートの低い窒化膜からなる保護膜２の存在率（保護膜存在率）が高いため、局所的研磨レートが遅くなる。このため、半導体基板１の主面上の活性領域の疎密差によって、例えば高密度領域Ａｎ、低密度領域Ａｎごとに局所的に研磨レートの差異が発生し、保護膜２が削られて残った残膜１０９の膜厚にバラツキが生じてしまう。例えば、図３１に示すように、高密度領域Ａｎの残膜１０９の膜厚Ｔｎは、低密度領域Ａｗの残膜１０９の膜厚Ｔｗより厚くなってしまう。
【００１７】
続いて、図３２に示すように、残膜１０９（保護膜２）を除去する（ステップＳ１０６）。
【００１８】
このようにしてＣＭＰを用いたＳＴＩの形成では、以下に示す課題があることを本発明者らは見出した。
【００１９】
まず、ＣＭＰを用いたＳＴＩの形成では、半導体基板の表面からＳＴＩの表面までの高さに不均一が生じてしまう。例えば０．１５μｍプロセスのように半導体装置の微細化が進むに従い、活性領域の疎密の差が大きくなる領域も生じ、半導体基板の表面からＳＴＩの表面までの高さがより不均一になってしまう。したがって、ＳＴＩ工程以降の工程、例えば半導体素子であるＭＩＳ（Metal Insulator Semiconductor）トランジスタのゲート電極を形成する工程において、半導体基板１に例えばポリシリコン膜を形成するとき、そのポリシリコン膜の膜厚に不均一が生じ、ポリシリコン膜のエッチング残渣が発生する可能性がある。また、このエッチング残渣のために、ゲート電極間、または、ゲート電極と他の配線との間でショートする等の不具合が発生してしまう。
【００２０】
また、このように半導体基板の表面からＳＴＩの表面までの高さに不均一が生じてしまうため、研磨マージンが狭くなり、半導体装置の製造におけるプロセスウィンドウが縮小してしまう。言い換えると、ＣＭＰを用いたＳＴＩ形成工程を含むプロセスウィンドウは、ある規格レンジに対して、ＳＴＩの平坦性を向上することができれば拡大される。すなわち、ある規格レンジに対して、半導体装置の量産におけるウェハ面内に形成され、窒化膜（保護膜）からなる残膜の膜厚のバラツキ（残膜バラツキ）を抑制することができれば、ＣＭＰを用いたＳＴＩ形成工程を含むプロセスウィンドウを拡大することができる。
【００２１】
ここで、量産における窒化膜（保護膜）からなる残膜自体の膜厚のバラツキを抑制する要因の１つは、製造ラインに並べられた成膜装置、ドライエッチング装置および研磨装置などの製造装置の性能（制御性能など）である。このため、それら製造装置の性能を向上させない限り、残膜の膜厚のバラツキを抑えることによるプロセスウィンドウを狭くすることはできない。
【００２２】
そこで、製造装置の性能向上の他に、上記規格レンジを拡大することによって、プロセスウィンドウを拡大することが考えられる。なお、本願において規格レンジは、例えば半導体基板（チップ）内の保護膜の膜厚の最小値が２０ｎｍ程度になるときの膜厚モニタパターンにおける保護膜の膜厚（ＱＣ膜厚）と、チップ内の保護膜の膜厚の最大値が研磨前の保護膜の膜厚から５ｎｍ程度差し引いた値になるときのＱＣ膜厚とで決定されることとする。
【００２３】
したがって、規格レンジは、チップ内の保護膜の膜厚のバラツキを小さくすることができれば、それだけ拡大することができると考えられる。
【００２４】
また、前述したように、絶縁膜除去用マスクが有するパターンは、ＣＭＰ研磨前の絶縁膜存在率の均一化を考慮した絶縁膜除去のパターンではなく、複数の製品（半導体装置）の共通した活性領域形成用マスクが有するパターンのみに応じた一律のルールの下で作成されていた。このため保護膜を研磨した後の残膜が所望の平坦性を得られないものと考えられる。さらに、活性領域上の保護膜の研磨はその周辺の活性領域の占有率（疎密）に依存して変化するため、ＳＴＩ形成工程後の保護膜の残膜バラツキが周辺の活性領域の占有率に依存すると考えられる。したがって、製品ごとにシミュレーションを用いて絶縁膜除去用マスクが有するパターンを最適化させることによって、保護膜の残膜バラツキを低減し、ＳＴＩの平坦性を向上させることが有効であると考える。
【００２５】
また、大面積の活性領域の絶縁膜をエッチングする場合、単一開口パターンのマスクパターン、あるいは、単一開口パターンに代えて格子窓パターンを有する絶縁膜除去用マスクを用いることができる。研磨前の絶縁膜存在率を均一化し、研磨後の膜厚バラツキを低減するために、上記特許文献１では、小面積活性領域の絶縁膜もエッチングする技術、および、その際シミュレーションにより絶縁膜エッチングパターンの最適化を行う技術が開示されている。しかしながら、上記特許文献１には、シミュレーションによる最適化を行う際の、絶縁膜エッチングパターン変更の具体的方法の記載はなされておらず、示唆もされていない。
【００２６】
また、研磨後の保護膜（残膜）の膜厚が厚くなる領域および薄くなる領域における研磨レートのバラツキを抑え、研磨後の膜厚バラツキを低減するために、上記特許文献２では、絶縁膜エッチングパターンの占有率から、研磨後の膜厚分布を予測し、膜厚が厚くなる領域および薄くなる領域にダミーパターンを設け、膜厚が厚くなる領域の絶縁膜除去を行う技術が開示されている。また、上記特許文献２では、その際に、回帰計算により活性領域形成用マスクのパターン、絶縁膜除去用マスクのパターンの最適化を行う技術も開示されている。しかしながら、絶縁膜除去用マスクのパターンを変更するだけでなく、活性領域形成用マスクのパターンに新たなダミーパターンを加える必要が生じる。
【００２７】
本発明の目的は、半導体装置におけるＳＴＩの平坦性を向上させることのできる技術を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
本発明による半導体装置の製造方法は、まず、下地を保護する保護膜を半導体基板の主面上に形成する。次いで、活性領域形成用マスク（第１マスク）を用いたエッチングによって、その下地に複数の素子分離溝を形成すると共に、その複数の素子分離溝により区画された活性領域を形成する。次いで、それら素子分離溝を埋め込むように保護膜上に絶縁膜を形成する。次いで、絶縁膜除去用マスク（第２マスク）を用いたエッチングによって、活性領域上の絶縁膜の一部を除去する。次いで、ＣＭＰによって、保護膜を露出するように絶縁膜を除去する。ここで、絶縁膜除去用マスクのパターンは、以下に示すシミュレーションによって形成される。まず、活性領域形成用マスクの反転マスクまたはその反転マスクを基に形成された擬似マスクを用いて絶縁膜の一部がエッチングされ、さらに保護膜を露出するように絶縁膜が研磨される。次に、保護膜の標高部が抽出され、その標高部のデータを基に擬似マスクが修正される。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
半導体装置におけるＳＴＩの平坦性を向上させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３４】
（実施の形態１）
本発明の実施の形態１では、半導体装置の製造過程におけるＳＴＩ（Shallow Trench Isolation）を形成する技術について図１〜図１９により説明する。なお、本実施の形態１の半導体装置の製造工程は、前記発明が解決しようとする課題で説明した製造工程とほぼ同様である。
【００３５】
まず、図２６の絶縁膜の一部除去する工程（ステップＳ１０４）の際に用いられる絶縁膜除去用マスクを形成する技術を中心に説明する。概説すると、絶縁膜除去用マスクを形成する工程は、保護膜の研磨後の膜厚分布が推定可能なシミュレーションにより、活性領域形成用マスクの反転マスクのパターンから、そのパターンを構成する部分（パターン）を削除または追加の修正によって絶縁膜除去用マスクを形成するものである。その際、絶縁膜除去用マスクのパターン変更後の研磨後膜厚分布（標高差分布）を再計算する作業を繰り返し、絶縁膜除去用マスクのパターンの最適化が行われる。以下、詳細に説明する。
【００３６】
図１は、本発明の実施の形態１の絶縁膜除去用マスクのパターンを形成する工程の概略を示すフロー図である。
【００３７】
まず、例えばシミュレーションを行うコンピュータに、設計データ（通常、ＧＤＳ−IIフォーマットのデータ）の読み込みを行う（ステップＳ１）。この設計データは、半導体基板の主面に形成されるＳＴＩのデータ、すなわち活性領域形成用マスクのデータである。なお、絶縁膜除去用マスクのデータは、ステップＳ１における絶縁膜除去用マスクが活性領域形成用マスクの反転マスクであることから、設計データとして含まれている。
【００３８】
続いて、これら設計データを基に、１つのチップ内におけるＳＴＩパターン密度分布、ＳＴＩサイジングパターン密度分布および絶縁膜除去パターン密度分布を計算する（ステップＳ２）。図２は半導体チップ（以下、単に「チップ」と略する）１Ｃを模式的に示す説明図であり、（ａ）はチップ１Ｃ内のメッシュ領域Ａｍを中心とした半径ｒ０の領域を拡大して示し、（ｂ）はチップ１Ｃの構成を示す。
【００３９】
図２に示すように、チップ１Ｃには、メモリが形成されるメモリ領域２０およびロジックが形成されるロジック領域２１〜２３が配置されている。ここで、パターン密度とは、１つのチップ１Ｃを例えば１辺が２０μｍ程度に区画された領域（以下、「メッシュ領域」と称する）Ａｍに区切り、（あるメッシュ領域Ａｍにおける種々のパターンの占有面積）／（あるメッシュ領域Ａｍの面積）から求めた値である。また、パターン密度分布とは、チップ１Ｃ内のそれぞれのメッシュ領域Ａｍにおけるパターン密度を示す分布である。なお、チップ１Ｃは、そのサイズが例えば８ｍｍ×８ｍｍ程度で例えば３００ｍｍの半導体ウェハから切り出されるものである。
【００４０】
よって、ＳＴＩパターン密度分布は、１つのチップ内のそれぞれのメッシュ領域における単位メッシュ領域の面積あたりのＳＴＩのパターンの占有面積の分布である。なお、ＳＴＩのパターンは、ＳＴＩの溝（素子分離溝）が活性領域と共に形成されるため、活性領域形成用マスクのデータから求めることができる。
【００４１】
また、絶縁膜除去パターン密度分布は、１つのチップ内のそれぞれのメッシュ領域における単位メッシュ領域の面積あたりの絶縁膜の一部が除去されるパターンの占有面積の分布である。なお、絶縁膜の一部が除去されるパターンは、絶縁膜除去用マスクのデータから求めることができる。
【００４２】
また、ＳＴＩサイジングパターン密度分布は、チップ内のそれぞれのメッシュ領域における単位メッシュ領域の面積あたりのＳＴＩのパターンの線幅をサイジング（線幅の増加または減少）後のＳＴＩのパターンの占有面積の分布である。なお、ＳＴＩのパターンの線幅の増減処理を、以降「サイジング処理」と称する。
【００４３】
ここで、このＳＴＩサイジングパターン密度分布のデータは、絶縁膜のパターン密度分布を見積もるために必要なデータとなる。図３は、半導体装置を模式的に示す要部断面図である。図４は、サイジング後のＳＴＩパターンを模式的に示す説明図である。
【００４４】
図３に示すように、例えばオゾン（Ｏ３）−ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）法による絶縁膜（酸化膜）を、素子分離溝４を埋め込むように半導体基板１上に形成した場合、絶縁膜５が保護膜２を覆うように形成されるため、半導体基板１の主面と平行方向において、保護膜２上の絶縁膜５は保護膜２より広がって形成される。
【００４５】
絶縁膜５のＣＭＰ研磨の際に研磨パッドにあたる部分は、単に保護膜２上の絶縁膜５ではなく、半導体基板１の主面と平行方向において、保護膜２より広がった絶縁膜５であるため、ＳＴＩパターンを広げたＳＴＩサイジング後のＳＴＩのパターン密度分布を計算する必要が生じる。
【００４６】
したがって、図４に示すように、サイジング処理後のパターンＰ２は、ＳＴＩのパターンＰ１よりもδだけ増減処理される。なお、どの程度パターンを広げるか、または狭くするかは実際のプロセス後の断面ＳＥＭ（Scanning Electron Microscopy）測定結果などを参考に決定する。
【００４７】
続いて、ＣＭＰ後の保護膜の標高（膜厚）をシミュレーションする（ステップＳ３）。すなわち、上記ＳＴＩパターン密度分布、ＳＴＩサイジングパターン密度分布および絶縁膜除去パターン密度分布のそれぞれのデータから、ＣＭＰ後の保護膜が存在するメッシュ領域を抽出し、そのメッシュ領域の標高をシミュレーションによって求める。図５は、チップ１Ｃにおける保護膜の標高を示す説明図であり、ハッチングの密度が高い程、標高が高くなるように図示している。
【００４８】
図５に示すように、ロジック領域２１〜２３よりメモリ領域２０の標高が高く、そのメモリ領域２０の中でも中央部の領域が高くなっていることがわかる。また、ロジック領域２１よりロジック領域２２、２３の標高が高く、そのロジック領域２２、２３の中でも中央部の領域が高くなっていることがわかる。また、ロジック領域２１の中でも中央部の領域が低くなっていることがわかる。
【００４９】
続いて、上記シミュレーションによって求められたメッシュ領域のうち、所定の範囲内にあるメッシュ領域を「標高部」として抽出し（ステップＳ４）、標高部データを求める。ここで、所定の範囲は、抽出されたメッシュ領域のうち、例えば下位５％となる領域とすることができる。以下は、標高部を下位５％にあるメッシュ領域として説明する。なお、メッシュ領域を抽出する条件は必要に応じて変えても良く、所定の領域を例えば上位５％となる領域とすることもできる。
【００５０】
図６は、チップ１Ｃにおける抽出された標高部を示す説明図である。図６に示すように、下位５％にあるメッシュ領域として抽出された標高部が、ロジック領域２１〜２３であることが分かる。
【００５１】
続いて、抽出された標高部データを規格化し（ステップＳ５）、規格化後データを求める。規格化は次のように実施することができる。標高部データのうち、最大値（最大高さ）をＥｍａｘ、最小値（最小高さ）をＥｍｉｎとする。ここで、Ｅｍａｘの値が「０」、Ｅｍｉｎの値がＲｚ（Ｒｚ＝０〜１）となるように規格化する。なお、このとき標高部以外のメッシュ領域は「０」の値とする。図７は、チップ１Ｃにおける規格化された標高部を示す説明図であり、ハッチングの密度が高い程、規格化された値Ｒｚが大きくなるように図示している。
【００５２】
図７に示すように、規格化された標高部の領域を比較すると、ロジック領域２１がロジック領域２２、２３より規格化後の標高部データが高く、そのロジック領域の中でも中央部が高くなっていることがわかる。また、ロジック領域２２、２３の中でも中央部の領域が低くなっていることがわかる。
【００５３】
続いて、標高部データのスムージング処理を行い（ステップＳ６）、スムージング処理後データを求める。以下は、スムージング処理の内容について説明する。スムージング処理の目的は、ＣＭＰ研磨時の研磨パッドの変形の影響を考慮するためであり、スムージング処理に使用する関数として応力応答関数を用いることが望ましい。
【００５４】
ここで、スムージング処理に用いる応力応答関数である関数Ｆ（ｒ）について図８により説明する。図８は、注目しているメッシュ領域を注目点とし、注目点からの距離ｒに対するスムージング処理に用いる関数Ｆ（ｒ）を示す説明図である。なお、本実施の形態では、図８に示す関数Ｆ（ｒ）を用いるが、必要に応じてガウス型関数、ステップ関数などのうち適当なものを選択して使用しても良く、また上記のいずれかの関数もしくはこれらを組み合わせるなどして任意の関数を使用しても良い。
【００５５】
図８に示すように、関数Ｆ（ｒ）は距離に対して減衰する特性を持ち、距離ｒ０離れたところで注目点（中心値：距離ｒ＝０でのＦ（ｒ）＝１）に対して、Ｆ（ｒ）＝１／１０＝０．１の値になる。ここで、図２（ａ）に示すように、注目しているメッシュ領域から距離ｒ０の範囲内にあるメッシュ領域の値Ｍ（ｒ）とＦ（ｒ）について積和Ｓ１を求める（式（１））。なお、式（１）のΣ記号は注目メッシュから距離ｒ０の範囲内にあるメッシュについての和を取ることを意味する。
【００５６】
【数１】
2007048980.tif 000003
【００５７】
次いで、式（２）に示すように、この積和を注目しているメッシュから半径ｒ０内のメッシュのＦ（ｒ）の値の和Ｓ２を求める。
【００５８】
【数２】
2007048980.tif 000004
【００５９】
続いて、Ｓ１／Ｓ２の値を求めた後、その値を注目しているメッシュ領域の新たなデータとする。この処理をすべてのメッシュ領域に対して実行する。以上がスムージング処理の内容である。規格化後のデータをスムージング処理することによりスムージング処理後のデータを得ることができる。なお、本実施の形態では、半径ｒ０の値はＦ（ｒ０）の値が注目点の１／１０になるよう設定したが、必要に応じて変えても良い。
【００６０】
図９は、チップ１Ｃにおけるスムージング処理後の標高部を模式的に示す説明図である。図９に示すように、図７で示した標高部と比較した場合、スムージングによって、ロジック領域２１〜２３の外周部が広がっていることがわかる。このように、スムージング処理後データから、スムージング処理のパターン密度分布を求めることができる。
【００６１】
続いて、絶縁膜除去用マスクのパターン密度分布からスムージング処理のパターン密度分布の減算処理を行う（ステップＳ７）。ここで、減算処理の際にいずれかのメッシュ領域において値が「負」となった場合には、その値を「ゼロ（０）」とする。図１０は、チップ１Ｃにおける絶縁膜除去用マスクのパターン密度分布を模式的に示す説明図である。図１１は、チップ１Ｃにおける減算処理後の絶縁膜除去用マスクのパターン密度分布を模式的に示す説明図である。なお、パターン密度が高いメッシュ領域ほど、ハッチングの密度を高くしている。
【００６２】
図１０に示すように、チップ１Ｃ内において絶縁膜除去用マスクのパターンは、各メッシュ領域に存在することとなるので、チップ１Ｃ全体が高密度であることがわかる。また、図１１に示すように、図１０のパターン密度分布から図９のパターン密度分布が減算されている。すなわち、減算処理後の絶縁膜除去用マスクのパターンは、ロジック領域２１〜２３では、パターンの密度が低いことがわかる。
【００６３】
続いて、上記ＳＴＩパターン密度、ＳＴＩサイジングパターン密度分布および減算処理後の絶縁膜除去用マスクのパターン密度分布を用いて、再度ＣＭＰシミュレーションを実行する（ステップＳ８）。この結果からチップ内の標高の最大値（ｍａｘ）と最小値（ｍｉｎ）から、最大標高差（判定値Ｔｚ：ｍａｘ−ｍｉｎ）を求めることができる。この最大標高差の値が予め設定した規格値より大きい場合には再び研磨量を求める計算から以降の処理を実行する。最大標高差の値が規格値を満たす場合には最適化が終了したものと判断し繰り返し計算を中断する。図１２は、繰り返し計算の回数ｎに対するチップ内の最大標高差の値（判定値Ｔｚ）の一例を示す説明図である。
【００６４】
規格値を例えば１６ｍｍ程度とした場合、図１２に示すように、２０回目の計算で最大標高差の値が収束しており、その最大標高差の値が、規格値（１６ｍｍ程度）を満たすものとして、２１回目の計算で繰り返しを打ち切る。なお、収束判定に関しては、前回の計算結果より最大標高差の値が大きくなった場合に最適化が終了したものと判断する方法を用いても良い。
【００６５】
続いて、スムージング処理後のデータをＮ値化する（ステップＳ９）。ここで、Ｎ値化とは、０〜１までの値をとるスムージング処理後のデータについて、そのデータをＮ段階の値にすることである。例えばＮ＝３とした場合、スムージング処理後のデータの各メッシュの値が、０以上０．３３未満の場合には「０」、０．３３以上０．７５未満の場合には「０．５」、０．７５以上１以下の場合には「１．０」とする。このようにして、スムージング処理後のデータは、「０」、「０．５」、「１．０」の３段階の値を持つデータとなり、Ｎ値化されたデータとして求めることができる。なお、Ｎ値化する際に更に区分を細かく、例えばＮ＝５、１０などとしても良い。
【００６６】
図１３は、メッシュ領域をＮ値化した場合を示す説明図であり、「０」値のパターン３１、「０．５」値のパターン３２、「１．０」値のパターン３３が示されている。なお、パターン３１〜３３の大きさは、前述したメッシュ領域と同じ大きさであり、例えば１辺が２０μｍ程度である。
【００６７】
図１３に示すように、Ｎ値化したメッシュの数値が「０」の場合には、何もパターンが生成されず、「０．５」の場合には半分だけパターンが生成され、「１．０」の場合には、メッシュ１個分の領域全てにパターンが生成される。
【００６８】
続いて、Ｎ値化されたデータを用いて、修正用マスクのデータを求める（ステップＳ１０）。図１４は、修正用マスクのパターンの一部を拡大して示す説明図である。
【００６９】
図１４に示すように、修正用マスク２５のパターンが存在する領域（ハッチングされている領域）と修正用マスクのパターンが存在しない領域（ハッチングされていない領域）が存在していることがわかる。
【００７０】
続いて、ＬＳＩ設計ツールを用いて、修正用マスクのデータと、絶縁膜除去用マスクのデータとをＡＮＤ演算し（ステップＳ１１）、最適化された絶縁膜除去用マスクを求める。このＡＮＤ演算処理によって、修正用マスクのデータにおける「０」の領域では、絶縁膜除去用マスクのパターンが生成せず、「０．５」の領域は、半分だけ生成される。また、「１．０」の部分では、最適化する前の絶縁膜除去用マスクのパターンがそのまま残る。このようにして最適化された絶縁膜除去用マスクが得られることとなる。
【００７１】
図１５はチップにおける保護膜の標高を模式的に示す説明図であり、（ａ）は最適化前の絶縁膜除去用マスクを用いた場合、（ｂ）は最適化した絶縁膜除去用マスクを用いた場合である。図１５に示すように、研磨後の保護膜はほぼ均一に研磨されることがわかる。
なお、実際の製品に適用した場合、前述した絶縁膜除去用マスクの最適化手法を用いることにより、ＱＣ（Quality Control）膜厚が６５ｎｍの場合、最適化前にＳＴＩ研磨後のチップ内の標高バラツキが５６ｎｍ程度であった製品が、最適化後には標高バラツキが４６ｎｍ程度に改善されることが分かった。
【００７２】
次に、前述した最適化した絶縁膜除去用マスクを実際のチップに用いた半導体装置の製造方法について説明する。図１６〜図１９は、本実施の形態１の製造工程中の半導体装置を模式的に示す要部断面図である。
【００７３】
ここで、絶縁膜除去用マスクの最適化を行うにあたり、ＣＭＰ着工装置として例えば「ＭＩＲＲＡ３４００（ＡＭＡＴ社製）」を適用した。また、その研磨パッドとして例えば「ＩＣ１４００−０５０（Ｋ）＋（Ｐ）＋（ＷＩＮＤＯＷ）−２０”Ｐ９（ロデール・ニッタ社製）」および「ＩＣ１４００−０５０（Ｋ）＋（Ｐ）−２０”Ｐ９（ロデール・ニッタ社製）」を適用した。また、ドレッサーとして例えば「ＭＤ１００ＰＣ６Ｚ（ノリタケ社製）」およびスラリーとして例えば「ＰＬ４２１８（フジミ社製）を用いた。
【００７４】
前記発明が解決しようとする課題の図２７および図２８を用いて前述したように、半導体基板１に窒化膜（ＳｉＮ膜）である保護膜２を例えば１７０ｎｍ程度形成（成膜）し、活性化領域形成用マスク３を用いて保護膜２と半導体基板１をエッチング除去し、半導体基板に深さ３５０ｎｍ程度の素子分離溝４を形成する。その後、図２８を用いて前述したように、半導体基板１の活性領域上、かつ、素子分離溝４を埋め込むように、Ｏ３−ＴＥＯＳ膜（酸化膜）からなる絶縁膜５を例えば６５０ｎｍ程度形成（成膜）する。
【００７５】
続いて、図１６に示すように、絶縁膜５に対向するようにマスク６を配置する。なお、マスク６は、マスク３の反転マスクであって絶縁膜５の一部が除去される領域のパターンがパターニングされた例えばホトレジスト膜からなるマスクあり、また、エッチングによって絶縁膜５の一部を除去するためのマスク（絶縁膜除去用マスク）である。
【００７６】
続いて、図１７に示すように、前記マスク６を用いたエッチングによって絶縁膜５の一部を除去した後、溝７を形成する。なお、エッチバック量は、例えば３００ｎｍ程度である。
【００７７】
続いて、図１８に示すように、ＣＭＰ（Chemical Mechanical Polishing）によって、保護膜２を露出するように絶縁膜５を研磨除去すると共に、素子分離溝４に埋め込まれた絶縁膜５からなるＳＴＩ８を形成する。ここで、保護膜２は、研磨前の膜厚は１１０ｎｍ程度であるが、ＳＴＩ研磨に至るまでのエッチング、除去プロセス等により、ある程度削り込まれることとなる。
【００７８】
上記プロセスを経てＳＴＩ−ＣＭＰ工程が完了したウェハを、光学式チップ内膜厚測定装置（例えば「ＭＴ２０００（日立ハイテク社製）」）を用いて測定した結果、次の通り、チップ内の保護膜の膜厚バラツキを低減できていることが分かった。
【００７９】
ウェハＱＣ部の保護膜の膜厚が５５ｎｍ程度の場合、チップ内の標高バラツキレンジは最適化前が７０ｎｍ程度であったのに対し、最適化後が５４ｎｍ程度となった。また、ウェハＱＣ部の保護膜の膜厚が７５ｎｍ程度の場合、チップ内の標高バラツキレンジは最適化前が５４ｎｍ程度であったのに対し、最適化後が５０ｎｍ程度となった。
【００８０】
このように、本実施の形態によれば、絶縁膜除去用マスクを自動的に最適化し、最適化しない場合よりも平坦性を改善することが可能となる。また、望ましい研磨量（研磨時間）を同時に求めることができ、実際のプロセスにおける条件出し作業を軽減することができる。
【００８１】
また、図１９に示すように、研磨後の保護膜の残膜バラツキが低減し、それにより活性化領域が形成されている半導体基板１の表面と、素子分離溝４に埋め込まれた絶縁膜５によって形成されたＳＴＩ８の表面との段差バラツキを低減させることができる。
【００８２】
また、この段差バラツキ低減により、半導体基板および素子分離溝に埋め込まれた絶縁膜上のゲート寸法バラツキが低減されるため、より高信頼性の半導体素子を得ることができる。また、ＣＭＰを用いたＳＴＩ形成工程では、ショット毎に存在するウェハＱＣ部のＴＥＧ（Test Element Group）にて保護膜の残膜厚をモニタしているため、研磨後のチップ内の保護膜の膜厚バラツキを低減することによりプロセスウィンドウが拡大する。さらに、一連の最適化プロセスによって、あらかじめＣＭＰを用いたＳＴＩ形成工程の保護膜の最適膜厚を求めることができる。
【００８３】
また、本発明の絶縁膜除去用マスクの修正方法の手順を記述したコンピュータプログラムと、前記プログラムを搭載したコンピュータおよび記憶装置と、前記コンピュータに指示を与えるための入力装置と、前記コンピュータからの出力を得るための出力装置と、外部システムと通信するための通信回線とからなるシステムを構築することによっても、ＳＴＩの平坦性を向上することができる。
【００８４】
（実施の形態２）
前記実施の形態１では、ウェハ面内のチップのみを考慮して絶縁膜除去用マスクの最適化を実施したが、本実施の形態２では、ウェハ面内全体も考慮した最適化、さらには最適な研磨量について説明する。
【００８５】
前記実施の形態１で示したように、ウェハ面内のチップのみを考慮した絶縁膜除去用マスクの最適化は、処理時に扱うデータなどのデータ量が大きくなる問題から、チップ内だけの標高分布を求めることが、処理速度などにおいて有効となる。
【００８６】
しかしながら、ＣＭＰにおいては、チップを個別に処理（研磨）するのではなく、チップが多数積載されたウェハを研磨・平坦化する。この際、ウェハ面内において研磨速度の速い領域と遅い領域が生じ、ウェハ面内での研磨バラツキが生じる。ここで、ウェハ面内の研磨速度バラツキを考慮して最適化を実施すれば、チップ内のみならず、ウェハ内の研磨バラツキも最小化できると考えられる。
【００８７】
図２０は、本発明の実施の形態２の絶縁膜除去用マスクのパターンを形成する工程の概略を示すフロー図である。なお、前記実施の形態１で示した絶縁膜除去用マスクのパターンを形成する工程（図１参照）とは、研磨レートを考慮した点で異なるため、以下は、この点を中心に説明する。
【００８８】
ＳＴＩパターン密度分布、ＳＴＩサイジングパターン密度分布および絶縁膜除去パターン密度分布の各データから、ＣＭＰ後の保護膜が存在するメッシュ領域の標高をシミュレーションによって求める（ステップＳ３）際に、本実施の形態２では、研磨後において保護膜上に絶縁膜の残膜が発生する研磨量と、保護膜の膜厚がゼロになる（保護膜がなくなる）研磨量を求める。
【００８９】
続いて、これらの研磨量によって、最適な研磨量を設定する（ステップＳ２１）。ここで、例えば、最適な研磨量は、（研磨残りが発生する研磨量＋保護膜厚さがゼロとなる研磨量）／２で求めることができる。
【００９０】
また、ＳＴＩパターン密度、ＳＴＩサイジングパターン密度分布および減算処理後の絶縁膜除去用マスクのパターン密度分布を用いて、再度ＣＭＰシミュレーションを実行する（ステップＳ８）際に、本実施の形態２では、研磨に要する時間（研磨時間）を算出する。
【００９１】
続いて、研磨レートを±ｘ％だけ変えてシミュレーションを実行する（ステップＳ２２）。すなわち、この工程では、ウェハ面内では各チップの研磨時間が同一であるが、研磨レートにバラツキが存在するため、研磨レートを考慮したシミュレーションを実行している。なお、ｘの値はパターンの転写されていないウェハ（ブランクウェハ）を研磨してウェハ面内での研磨レートバラツキをあらかじめ求めて決定すればよい。
【００９２】
図２１は、ウェハ面内位置に対する研磨レートの一例を示した説明図である。図２１に示すように、例えば、ウェハ面内での各チップの研磨時間を同一とし、研磨レートの設定値を４５０ｎｍ／ｍｉｎ程度とした場合、ウェハの中心（ウェハ面内位置が０ｍｍ程度）と、ウェハの外側（ウェハ面内位置が±８０ｍｍ程度）と比較してもわかるように、研磨レートにバラツキが生じている。したがって、例えば、研磨レートを±５０ｎｍ／ｍｉｎ程度だけ変えてシミュレーションを実行することとなる。
【００９３】
続いて、−ｘ％とした場合の保護膜の標高最大値から＋ｘ％とした場合の保護膜の標高最小値を引いた値を判定値Ｔｚ（ｎｍ）として計算する（ステップＳ２３）。
【００９４】
続いて、収束判定は、判定値Ｔｚの値があらかじめ設定した規格値になるかどうかで判断する（ステップＳ９）。
【００９５】
図２２は、繰り返し計算の回数ｎに対する判定値Ｔｚの一例を示す説明図である。規格値を例えば６５ｎｍ程度とした場合、図２２に示すように、１９回目の計算で判定値Ｔｚは最低値となるので、２０回目の計算で繰り返しを打ち切る。なお、前回計算結果より判定値Ｔｚが大きくなる段階をもって収束判定してもよい。
【００９６】
収束判定の工程（ステップＳ９）以降の処理においては、前記実施の形態１と同様であるので説明は省略する。
【００９７】
以上のように、本実施の形態２によれば、チップ内だけでなく、ウェハ面内の標高バラツキも改善可能な絶縁膜除去用マスクを自動的に作成することができる。
【００９８】
本実施の形態２で示した技術によって、実際の製品にて最適化を行った結果について説明する。図２３は、ＱＣ膜厚が５５ｎｍ程度の場合における活性化領域密度に対する保護膜の残膜厚を示す説明図である。図２４は、ＱＣ膜厚が７５ｎｍ程度の場合における活性化領域密度に対する保護膜の残膜厚を示す説明図である。
【００９９】
図２３に示すように、ＱＣ膜厚が５５ｎｍ程度において、チップ内の保護膜の残膜厚は、最適化前のマスクを用いた場合２３〜９３ｎｍ程度であるのに対し、最適化後のマスクを用いた場合１９〜７３ｎｍ程度となった。
【０１００】
また、図２４に示すように、ＱＣ膜厚が７５ｎｍ程度において、チップ内の保護膜の残膜厚は、最適化前のマスクを用いた場合４４〜９８ｎｍ程度であるのに対し、最適化後のマスクを用いた場合３６〜８６ｎｍ程度となった。
【０１０１】
ここで、本実施の形態２に示す半導体装置のプロセスウィンドウについて説明する。図２５は、ＱＣ膜厚に対するチップ内膜厚を示す説明図である。前述したようにＳＴＩ研磨後の保護膜の膜厚の規格レンジは、例えば半導体基板（チップ）内の保護膜の膜厚の最小値が２０ｎｍ程度になるときのＱＣ膜厚（膜厚モニタパターンにおける保護膜の膜厚）と、チップ内の保護膜の膜厚の最大値が研磨前の保護膜の膜厚から５ｎｍ程度差し引いた値になるときのＱＣ膜厚とで決定される。
【０１０２】
図２５に示すように、「チップ内の保護膜の膜厚の最小値が２０ｎｍになるときのＱＣ膜厚」は、５５ｎｍ程度であることがわかる。また、「チップ内の保護膜の膜厚の最大値が研磨前の保護膜の膜厚から５ｎｍ程度差し引いた値になるときのＱＣ膜厚」は、研磨前の保護膜を例えば１１０ｎｍ程度の膜厚で形成した場合、９５ｎｍ程度であることがわかる。
【０１０３】
以上より、ＳＴＩ研磨後の残膜の設定値を例えば７５ｎｍ程度とした場合、本発明による絶縁膜除去用マスクの最適化により規格レンジは７５±２０ｎｍ（５５ｎｍ〜９５ｎｍ）程度となる。一方、最適化前の絶縁膜除去用マスクを用いたＳＴＩ研磨後の残膜の設定値は、例えば６５ｎｍ程度とした場合、規格レンジは５０ｎｍ〜７５ｎｍ程度である。
【０１０４】
したがって、本発明による絶縁膜除去用マスクの最適化により規格レンジが、最適化前の規格レンジの２５ｎｍ程度から４０ｎｍ程度へと拡大し、プロセスマージンが拡大することがわかる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
例えば、前記実施の形態では、半導体装置のＳＴＩを形成するための絶縁膜除去工程に本発明を適用した場合について説明したが、ＭＩＳトランジスタのゲート電極上の絶縁膜、層間絶縁膜などを形成するための絶縁膜除去工程にも適用することができる。
【０１０７】
また、例えば、前記実施の形態では、ＳＴＩ研磨にシリカ砥粒のスラリーを用いた場合について説明したが、セリア砥粒のスラリーを用いた場合、シリカ砥粒のスラリーとセリア砥流のスラリーの両方を用いた場合であっても良い。この場合であっても、前記実施の形態と同様の効果を奏する。
【０１０８】
また、例えば、前記実施の形態では、研磨する対象は、酸化膜（ＳｉＯ２）からなる絶縁膜であったが、フッ素またはその他のハロゲン、窒素、リン、ホウ素が含まれた酸化膜、または、左記元素が複数含まれた酸化膜であっても良い。また、研磨する対象は、銅および銅化合物、ルテニウムおよびルテニウム化合物、タンタルおよびタンタル化合物、あるいはチタンおよびチタン化合物であっても、前記実施の形態と同様の効果を奏する。
【０１０９】
また、例えば、前記実施の形態では、酸化膜を形成（堆積）する工程として、オゾン−ＴＥＯＳ法を用いたが、ＨＤＰ（High Density Plasma）法、Ｐ−ＴＥＯＳ（Plasma-TetraEthylOrthoSilicate）法、ＳＯＧ（Spin On Glass）法などを用いても良い。この場合であっても、前記実施の形態と同様の効果を奏する。
【産業上の利用可能性】
【０１１０】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施の形態１の絶縁膜除去用マスクのパターンを形成する工程の概略を示すフロー図である。
【図２】半導体チップを模式的に示す説明図であり、（ａ）はチップ内のあるメッシュ領域を中心とした領域を拡大して示し、（ｂ）はチップの構成を示す。
【図３】本実施の形態１の半導体装置を模式的に示す要部断面図である。
【図４】サイジング後のＳＴＩパターンを模式的に示す要部説明図である。
【図５】チップにおける保護膜の標高を模式的に示す説明図である。
【図６】チップにおける抽出された標高部を模式的に示す説明図である。
【図７】チップにおける規格化された標高部を模式的に示す説明図である。
【図８】注目点からの距離に対するスムージング処理に用いる関数を示す説明図である。
【図９】チップにおけるスムージング処理後の標高部を模式的に示す説明図である。
【図１０】チップにおける絶縁膜除去用マスクのパターン密度分布を模式的に示す説明図である。
【図１１】チップにおける減算処理後の絶縁膜除去用マスクのパターン密度分布を模式的に示す説明図である。
【図１２】繰り返し計算の回数ｎに対する判定値Ｔｚを示す説明図である。
【図１３】メッシュ領域をＮ値化した場合を模式的に示す説明図である。
【図１４】修正用マスクのパターンの一部を模式的に示す説明図である。
【図１５】チップにおける保護膜の標高を模式的に示す説明図であり、（ａ）は最適化前の絶縁膜除去用マスクを用いた場合、（ｂ）は最適化した絶縁膜除去用マスクを用いた場合である。
【図１６】本発明の実施の形態１の製造工程中の半導体装置を模式的に示す要部断面図である。
【図１７】図１６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１８】図１７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１９】図１８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図２０】本発明の実施の形態２の絶縁膜除去用マスクのパターンを形成する工程の概略を示すフロー図である。
【図２１】ウェハ面内位置に対する研磨レートの一例を示した説明図である。
【図２２】繰り返し計算の回数ｎに対する判定値Ｔｚを示す説明図である。
【図２３】ＱＣ膜厚が５５ｎｍ程度の場合における活性化領域密度に対する保護膜の残膜厚を示す説明図である。
【図２４】ＱＣ膜厚が７５ｎｍ程度の場合における活性化領域密度に対する保護膜の残膜厚を示す説明図である。
【図２５】ＱＣ膜厚に対するチップ内膜厚を示す説明図である。
【図２６】本発明者らが検討した半導体装置の製造工程のＳＴＩ形成の概略を示すフロー図である。
【図２７】本発明者らが検討した製造工程中の半導体装置を模式的に示す要部断面図である。
【図２８】図２７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図２９】図２８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図３０】図２９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図３１】図３０に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図３２】図３１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【符号の説明】
【０１１２】
１      半導体基板
１Ｃ    チップ
２      保護膜
３      マスク（活性化領域形成用マスク）
４      溝（素子分離溝）
５      絶縁膜
６      マスク（絶縁膜除去用マスク）
７      溝
８      ＳＴＩ
９      残膜
２０    メモリ領域
２１、２２、２３  ロジック領域
２５    修正用マスク
１０６  マスク（絶縁膜除去用マスク）
１０７  溝
１０８  ＳＴＩ
１０９  残膜
Ａｍ    領域（メッシュ領域）
Ａｎ    領域（高密度領域）
Ａｗ    領域（低密度領域）
Ｐ１、Ｐ２  パターン
Ｔｎ、Ｔｗ  膜厚
【図１】
2007048980.tif 000005
【図２】
2007048980.tif 000006
【図３】
2007048980.tif 000007
【図４】
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【図５】
2007048980.tif 000009
【図６】
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【図７】
2007048980.tif 000011
【図８】
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【図９】
2007048980.tif 000013
【図１０】
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【図１１】
2007048980.tif 000015
【図１２】
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【図１３】
2007048980.tif 000017
【図１４】
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【図１５】
2007048980.tif 000019
【図１６】
2007048980.tif 000020
【図１７】
2007048980.tif 000021
【図１８】
2007048980.tif 000022
【図１９】
2007048980.tif 000023
【図２０】
2007048980.tif 000024
【図２１】
2007048980.tif 000025
【図２２】
2007048980.tif 000026
【図２３】
2007048980.tif 000027
【図２４】
2007048980.tif 000028
【図２５】
2007048980.tif 000029
【図２６】
2007048980.tif 000030
【図２７】
2007048980.tif 000031
【図２８】
2007048980.tif 000032
【図２９】
2007048980.tif 000033
【図３０】
2007048980.tif 000034
【図３１】
2007048980.tif 000035
【図３２】
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