(57)【要約】【課題】環状配線から電力の供給を受けるマクロセルを有し、消費電力を低減することが可能な半導体集積回路を提供する。【解決手段】この半導体集積回路は、所定の機能を実現するためのマクロセルＭＣ１と、マクロセルＭＣ１を囲むように配置され、マクロセルＭＣ１に接続された環状配線Ｌ１と、環状配線Ｌ１を囲むように配置され、電源電位ＶＤＤに接続された環状配線Ｌ２と、環状配線Ｌ２を囲むように配置され、電源電位ＶＳＳに接続されるとともにマクロセルＭＣ１に接続された環状配線Ｌ３と、制御信号に従って環状電源Ｌ１と環状電源Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としてのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２とを具備する。【選択図】図１
2007158035.tif 000002
【特許請求の範囲】
【請求項１】
所定の機能を実現するための機能ブロックと、
前記機能ブロックを囲むように配置され、前記機能ブロックに接続された第１の環状配線と、
前記機能ブロックを囲むように配置され、第１の電源電位に接続された第２の環状配線と、
前記機能ブロックを囲むように配置され、第２の電源電位に接続されるとともに前記機能ブロックに接続された第３の環状配線と、
外部から供給される制御信号が活性化されている場合に、前記第１の環状電源と前記第２の環状電源との間を接続するためのスイッチ回路と、
を具備する、半導体集積回路。
【請求項２】
前記第２の環状配線が、前記第１の環状配線を囲むように配置されており、
前記第３の環状配線が、前記第２の環状配線を囲むように配置されている、請求項１記載の半導体集積回路。
【請求項３】
前記スイッチ回路が、前記第１の環状配線と前記第２の環状配線との間又は前記第２の環状配線と前記第３の環状配線との間に配置されている、請求項２記載の半導体集積回路。
【請求項４】
前記第１の電源電位が、高電位側の電源電位であり、前記第２の電源電位が、低電位側の電源電位であり、前記スイッチ回路が、少なくとも１つのＰチャネルＭＯＳトランジスタを含む、請求項３記載の半導体集積回路。
【請求項５】
前記スイッチ回路が、前記制御信号が非活性化されている場合に、前記第１の環状電源と前記第３の環状電源との間を接続する、請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項６】
前記スイッチ回路が、少なくとも１つのＣＭＯＳインバータを含む、請求項５記載の半導体集積回路。
【請求項７】
ゲートアレイ型又はエンベデッドアレイ型のＡＳＩＣである、請求項１〜６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記スイッチ回路が、少なくとも１つの基本セルを用いて構成されている、請求項７記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、機能ブロックに電源電位を供給するための環状配線を有する半導体集積回路に関する。
【背景技術】
【０００２】
従来より、半導体集積回路において、所定の機能を実現するための機能ブロックであるマクロセルに電源電位を供給するために、マクロセルを囲むように環状電源配線を配置することが行われている。図５は、このような従来のマクロセル及び環状電源配線の一例を示す図である。この半導体集積回路においては、マクロセルＭＣ３を囲むように、環状電源配線Ｌ７が配置され、環状電源配線Ｌ７を囲むように、環状電源配線Ｌ８が配置されている。環状電源配線Ｌ７は、高電位側の電源電位（ここでは、ＶＤＤ）に接続され、マクロセルＭＣ３に電源電位ＶＤＤを供給し、環状電源配線Ｌ８は、低電位側の電源電位（ここでは、ＶＳＳ）に接続され、マクロセルＭＣ３に電源電位ＶＳＳを供給する。図５に示す半導体集積回路においては、マクロセルＭＣ３の待機時（非動作時）であっても、電源電位ＶＤＤ，ＶＳＳがマクロセルＭＣ３に供給されて待機電流が消費され、その結果、電力が消費されてしまっていた。
【０００３】
ところで、選択されていない回路ブロックの消費電力を低減することが可能な半導体集積回路が知られている（例えば、下記の特許文献１，２参照）。
特許文献１には、選択されていない回路ブロックについて電源スイッチを遮断する技術が掲載されている。
特許文献２においては、特許文献１掲載の技術の課題として、（１）むやみに電源スイッチをオンオフすると却って消費電流が増大する、（２）電源スイッチのオンオフにより集積回路の速度が低下する、ということが指摘されている。
【０００４】
特許文献１掲載の技術の課題を解決するため、特許文献２には、電源線と、すくなくとも一つの第１回路ブロックを含む複数の回路ブロックと、上記少なくとも一つの第１回路ブロックのそれぞれに対応して設けられ、上記電源線から上記第１回路ブロックへの電源の供給を制御する少なくとも一つのスイッチと、上記複数の回路ブロックの少なくとも一つを使用状態としてタスクを実行するプロセッサとを有し、上記プロセッサのタスクの実行において、上記第１回路ブロックはその不使用状態への移行を指示するステート信号を受けて対応する上記スイッチをオフ状態とし、上記第１回路ブロックがその使用状態への移行を指示するステート信号を受けるのに先立って上記スイッチをオン状態とする半導体集積回路が掲載されている。
特許文献２掲載の技術は、プロセッサのタスク実行状況に応じて回路ブロックのスイッチを制御するものであり、マクロセルを囲むように環状配線を配置した半導体集積回路に関するものではない。
【０００５】
【特許文献１】特開平１０−２０８４７３号公報
【特許文献２】特開２００４−２１５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、機能ブロックに電源電位を供給するための環状配線を有し、機能ブロックの非動作時の消費電力を低減することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係る半導体集積回路は、所定の機能を実現するための機能ブロックと、機能ブロックを囲むように配置され、機能ブロックに接続された第１の環状配線と、機能ブロックを囲むように配置され、第１の電源電位に接続された第２の環状配線と、機能ブロックを囲むように配置され、第２の電源電位に接続されるとともに機能ブロックに接続された第３の環状配線と、外部から供給される制御信号が活性化されている場合に、第１の環状電源と第２の環状電源との間を接続するためのスイッチ回路とを具備する。
【０００８】
この半導体集積回路において、第２の環状配線が、第１の環状配線を囲むように配置されており、第３の環状配線が、第２の環状配線を囲むように配置されているようにしても良い。さらに、スイッチ回路が、第１の環状配線と第２の環状配線との間又は第２の環状配線と第３の環状配線との間に配置されているようにしても良い。
【０００９】
また、第１の電源電位が、高電位側の電源電位であり、第２の電源電位が、低電位側の電源電位であり、スイッチ回路が、少なくとも１つのＰチャネルＭＯＳトランジスタを含むようにしても良い。
【００１０】
また、スイッチ回路が、制御信号が非活性化されている場合に、第１の環状電源と第３の環状電源との間を接続するようにしても良い。さらに、スイッチ回路が、少なくとも１つのＣＭＯＳインバータを含むようにしても良い。
【００１１】
また、この半導体集積回路が、ゲートアレイ型又はエンベデッドアレイ型のＡＳＩＣであっても良い。さらに、スイッチ回路が、少なくとも１つの基本セルを用いて構成されていても良い。
【００１２】
本発明によれば、機能ブロックの非動作時の消費電流を遮断することができる。これにより、消費電力を低減することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態に係る半導体集積回路の一部の概要を示す図である。本実施形態は、本発明をゲートアレイ（gate array）型のＡＳＩＣ（application specific integrated circuit）に適用したものである。図１に示すように、この半導体集積回路は、所定の機能を実現するためのマクロセルＭＣ１と、マクロセルＭＣ１を囲むように配置され、マクロセルＭＣ１に接続された環状配線Ｌ１と、環状配線Ｌ１を囲むように配置され、高電位側の電源電位（ここでは、ＶＤＤ）に接続された環状配線Ｌ２と、環状配線Ｌ２を囲むように配置され、低電位側の電源電位（ここでは、ＶＳＳ）に接続されるとともにマクロセルＭＣ１に接続された環状配線Ｌ３と、外部から供給される制御信号に従って環状配線Ｌ１と環状配線Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２とを有する。
【００１４】
環状配線Ｌ１〜Ｌ３は、一般には、ポリシリコン層の上に層間絶縁膜を介して形成された複数のメタル配線層において、縦のパターンと横のパターンとに分割されて配置される。
【００１５】
図２は、インバータＩＮＶ１，ＩＮＶ２の回路構成を示す図である。図２に示すように、インバータＩＮＶ１は、ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成される。また、インバータＩＮＶ２は、ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成される。
【００１６】
インバータＩＮＶ１の入力端子（トランジスタＱＰ１，ＱＮ１のゲート）、及びインバータＩＮＶ２の入力端子（トランジスタＱＰ２，ＱＮ２のゲート）には、アクティブローの制御信号が供給される。
また、インバータＩＮＶ１の出力端子（トランジスタＱＰ１，ＱＮ１のドレイン）、及び、インバータＩＮＶ２の出力端子（トランジスタＱＰ２，ＱＮ２のドレイン）は、環状配線Ｌ１に接続されている。
【００１７】
図３は、インバータＩＮＶ１，ＩＮＶ２のレイアウトを示す図である。一般に、ゲートアレイ型のＡＳＩＣにおいては、複数の基本セル（basic cell）がアレイ状に配置され、各々の基本セルは２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタを有する。図３においては、アレイ状に配置された複数の基本セルの内の１個の基本セルＢＣ１のレイアウトを示している。
【００１８】
図３に示すように、基本セルＢＣ１は、不純物拡散領域１１，１２、及び、不純物拡散領域１１，１２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極Ｐ１，Ｐ２を含んでいる。不純物拡散領域１１，１２、及びゲート電極Ｐ１，Ｐ２が、トランジスタＱＰ１，ＱＰ２，ＰＮ１，ＱＮ２を構成する。
【００１９】
トランジスタＱＰ１のソースは、第２メタル層の配線２１を介して、第１メタル層の環状配線Ｌ２に接続されており、トランジスタＱＮ１のソースは、第２メタル層の配線２２を介して、第１メタル層の環状配線Ｌ３に接続されている。
同様に、トランジスタＱＰ２のソースは、第２メタル層の配線２３を介して、環状配線Ｌ２に接続されており、トランジスタＱＮ１のソースは、第２メタル層の配線２４を介して、環状配線Ｌ３に接続されている。
【００２０】
ゲート電極Ｐ１，Ｐ２は、第２メタル層の配線３１及び第１メタル層の配線３２に接続されている。配線３１には、制御信号が供給される。
トランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２のドレインは、第２メタル層の配線３３、第１メタル層の配線３４、及び、第２メタル層の配線３５を介して、環状配線Ｌ１に接続されている。
【００２１】
制御信号が活性化されている（ここでは、ローレベルである）場合、トランジスタＱＰ１，ＱＰ２はオン状態となり、トランジスタＱＮ１，ＱＮ２はオフ状態となり、環状配線Ｌ１は電源電位ＶＤＤに接続される。これにより、マクロセルＭＣ１への電力の供給が行われ、マクロセルＭＣ１は、所定の機能を実現することができる。
【００２２】
一方、制御信号が非活性化されている（ここでは、ハイレベルである）場合、トランジスタＱＰ１，ＱＰ２はオフ状態となり、トランジスタＱＮ１，ＱＮ２はオン状態となり、環状配線Ｌ１は電源電位ＶＳＳに接続される。これにより、マクロセルＭＣ１への電力の供給が停止され、マクロセルＭＣ１は動作を停止する。このとき、マクロセルＭＣ１の消費電流（待機電流）は遮断される。
【００２３】
このように、本実施形態によれば、マクロセルＭＣ１の非動作時の消費電流を遮断することにより、消費電力を低減することが可能である。
なお、従来の半導体集積回路（図５参照）において、環状配線Ｌ７と環状配線Ｌ８との間に配置されている基本セルは、使用されていない場合が多い。本実施形態においては、環状配線Ｌ２と環状配線Ｌ３との間に配置されている基本セルをスイッチ回路として有効利用している。そのため、マクロセルＭＣ１への電力のスイッチングを行うために基本セルの増加を招くことがない。
【００２４】
また、本実施形態においては、マクロセルＭＣ１への電力のスイッチングを行うために２個のインバータＩＮＶ１，ＩＮＶ２を用いることとしているが、１個のインバータを用いることとしても良いし、３個以上のインバータを用いることとしても良い。インバータの数は、マクロセルＭＣ１の消費電力のピーク値に応じて決定すれば良い。
【００２５】
また、本実施形態においては、インバータＩＮＶ１，ＩＮＶ２が、環状配線Ｌ２と環状配線Ｌ３との間に配置されているが、環状配線Ｌ１と環状配線Ｌ２との間に配置されていても良い。
【００２６】
また、本実施形態においては、電源電位ＶＤＤが内側から２番目の環状配線（ここでは、環状配線Ｌ２）に接続されているが、他の環状配線に接続されるようにしても良い。また、電源電位ＶＳＳが最外側の環状配線（ここでは、環状配線Ｌ３）に接続されているが、他の環状配線に接続されるようにしても良い。また、マクロセルＭＣ１が、最内側の環状配線（ここでは、環状配線Ｌ１）と最外側の環状配線（ここでは、環状配線Ｌ３）から電力の供給を受けているが、他の環状配線から電力の供給を受けるようにしても良い。
【００２７】
また、本実施形態は本発明をゲートアレイ型のＡＳＩＣに適用したものであるが、本発明をエンベデッドアレイ（embedded array）型のＡＳＩＣに適用しても良い。この場合、マクロセルＭＣ１がハードマクロセルであることとしても良い。
【００２８】
次に本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路の一部の概要を示す図である。図４に示すように、この半導体集積回路は、所定の機能を実現するためのマクロセルＭＣ２と、マクロセルＭＣ２を囲むように配置され、マクロセルＭＣ２に接続された環状配線Ｌ４と、環状配線Ｌ４を囲むように配置され、高電位側の電源電位（ここでは、ＶＤＤ）に接続された環状配線Ｌ５と、環状配線Ｌ５を囲むように配置され、低電位側の電源電位（ここでは、ＶＳＳ）に接続されるとともにマクロセルＭＣ２に接続された環状配線Ｌ６と、外部から供給される制御信号に従って環状配線Ｌ４と環状配線Ｌ５との間を接続するためのスイッチ回路としてのＰチャネルＭＯＳトランジスタＱＰ３，ＱＰ４とを有する。
【００２９】
トランジスタＱＰ３，ＱＰ４のソース〜ドレイン経路は、環状配線Ｌ５と環状配線Ｌ４との間にそれぞれ接続されている。また、トランジスタＱＰ３，ＱＰ４のゲートには、アクティブローの制御信号が供給される。
【００３０】
制御信号が活性化されている（ここでは、ローレベルである）場合、トランジスタＱＰ３，ＱＰ４はオン状態となり、環状配線Ｌ４は電源電位ＶＤＤに接続される。これにより、マクロセルＭＣ２への電力の供給が行われ、マクロセルＭＣ２は、所定の機能を実現することができる。
【００３１】
一方、制御信号が非活性化されている（ここでは、ハイレベルである）場合、トランジスタＱＰ３，ＱＰ４はオフ状態となり、環状配線Ｌ４はハイインピーダンス状態となる。これにより、マクロセルＭＣ２への電力の供給が停止され、マクロセルＭＣ２は動作を停止する。このとき、マクロセルＭＣ２の消費電流を遮断することができる。
【００３２】
このように、本実施形態によれば、第１の実施形態よりも少ない素子数で、第１の実施形態と同様に、マクロセルＭＣ２の消費電流を遮断することができる。これにより、消費電力を低減することが可能である。
【００３３】
なお、本実施形態においては、マクロセルＭＣ２への電力の供給を行うために２個のトランジスタＱＰ３，ＱＰ４を用いることとしているが、１個のトランジスタを用いることとしても良いし、３個以上のトランジスタを用いることとしても良い。トランジスタの数は、マクロセルＭＣ２の消費電力のピーク値に応じて決定すれば良い。
【００３４】
また、本実施形態においては、トランジスタＱＰ３，ＱＰ４が、環状配線Ｌ４と環状配線Ｌ５との間にそれぞれ配置されているが、環状配線Ｌ５と環状配線Ｌ６との間にそれぞれ配置されていても良い。
【００３５】
また、本実施形態においては、電源電位ＶＤＤが内側から２番目の環状配線（ここでは、環状配線Ｌ５）に接続されているが、他の環状配線に接続されるようにしても良い。また、電源電位ＶＳＳが最外側の環状配線（ここでは、環状配線Ｌ６）に接続されているが、他の環状配線に接続されるようにしても良い。また、マクロセルＭＣ２が、最内側の環状配線（ここでは、環状配線Ｌ４）と最外側の環状配線（ここでは、環状配線Ｌ６）から電力の供給を受けているが、他の環状配線から電力の供給を受けるようにしても良い。
【００３６】
なお、本実施形態をゲートアレイ型又はエンベデッドアレイ型のＡＳＩＣに適用しても良い。この場合、トランジスタＱＰ３，ＱＰ４が基本セルで実現されても良い。
【産業上の利用可能性】
【００３７】
本発明は、機能ブロックに電源電位を供給するための環状配線を有する半導体集積回路に利用可能である。また、ゲートアレイ型又はエンベデッドアレイ型のＡＳＩＣにおいて利用可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る半導体集積回路の一部の概要を示す図。
【図２】図１のインバータＩＮＶ１，ＩＮＶ２の回路構成を示す図。
【図３】図１のインバータＩＮＶ１，ＩＮＶ２のレイアウトを示す図。
【図４】本発明の第２の実施形態に係る半導体集積回路の一部の概要を示す図。
【図５】従来の半導体集積回路の一部の概要を示す図。
【符号の説明】
【００３９】
ＭＣ１，ＭＣ２，ＭＣ３  マクロセル、  Ｌ１〜Ｌ８  環状配線、  ＩＮＶ１，ＩＮＶ２  インバータ、  ＱＰ１〜ＱＰ４，ＱＮ１，ＱＮ２  トランジスタ、  ＢＣ１  基本セル、  Ｐ１，Ｐ２  ゲート電極、  １１，１２  不純物拡散領域、  ２１〜２４，３１〜３５  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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