(57)【要約】【課題】埋め込み絶縁層上に形成された半導体層の結晶欠陥を低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成する。【解決手段】Ｐウェル２およびＮウェル１２上を避けるようにしてＳＯＩ形成領域Ｒ１、Ｒ１１を半導体基板１に配置するとともに、Ｐウェル２およびＮウェル１２にはバルク領域Ｒ２、Ｒ１２をそれぞれ配置し、ＳＯＩ形成領域Ｒ１、Ｒ１１には、Ｎチャンネル電界効果型ＳＯＩトランジスタおよびＰチャンネル電界効果型ＳＯＩトランジスタをそれぞれ形成し、バルク領域Ｒ２、Ｒ１２には、Ｎチャンネル電界効果型バルクトランジスタおよびＰチャンネル電界効果型バルクトランジスタをそれぞれ形成する。【選択図】図１
2007158295.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたウェルと、
前記ウェル上を避けるようにしてエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成された第１ゲート電極と、
前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、
前記ウェル上に形成された第２ゲート電極と、
前記ウェルに形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたＰウェルと、
前記半導体基板に形成されたＮウェルと、
前記ＰウェルおよびＮウェル上を避けるようにしてエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に形成された第１ゲート電極と、
前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置されたソース／ドレイン層と、
前記Ｐウェル上に形成された第２ゲート電極と、
前記Ｐウェルに形成され、前記第２ゲート電極の側方にそれぞれ配置されたＮ型ソース／ドレイン層と、
前記Ｎウェル上に形成された第３ゲート電極と、
前記Ｎウェルに形成され、前記第３ゲート電極の側方にそれぞれ配置されたＰ型ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板にウェルを形成する工程と、
前記ウェル上を避けるようにして前記半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、
前記ウェル上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記ウェルに形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板にＰウェルを形成する工程と、
前記半導体基板にＮウェルを形成する工程と、
前記ＰウェルおよびＮウェル上を避けるようにして前記半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、
前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、
前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、
前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、
前記Ｐウェル上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記Ｐウェルに形成する工程と、
前記Ｎウェル上に第３ゲート絶縁膜を介して第３ゲート電極を形成する工程と、
前記第３ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記Ｎウェルに形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に形成されたウェルと、
前記ウェル上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層に形成された第１電界効果型トランジスタと、
前記ウェルに形成され、前記第１電界効果型トランジスタと同一導電型のチャンネルを持つ第２電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項６】
半導体基板に形成されたＰウェルと、
前記半導体基板に形成されたＮウェルと、
前記ＰウェルおよびＮウェル上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記Ｐウェル上の半導体層に形成された第１のＮチャンネル電界効果型トランジスタと、
前記Ｐウェルに形成された第２のＮチャンネル電界効果型トランジスタと、
前記Ｎウェル上の半導体層に形成された第１のＰチャンネル電界効果型トランジスタと、
前記Ｎウェルに形成された第２のＰチャンネル電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項７】
半導体基板にウェルを形成する工程と、
前記ウェル上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記半導体層に第１電界効果型トランジスタを形成する工程と、
前記第１電界効果型トランジスタと同一導電型のチャンネルを持つ第２電界効果型トランジスタを前記ウェルに形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板にＰウェルを形成する工程と、
前記半導体基板にＮウェルを形成する工程と、
前記ＰウェルおよびＮウェル上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、
前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、
前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、
前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
第１のＮチャンネル電界効果型トランジスタを前記Ｐウェル上の半導体層に形成する工程と、
第２のＮチャンネル電界効果型トランジスタを前記Ｐウェルに形成する工程と、
第１のＰチャンネル電界効果型トランジスタを前記Ｎウェル上の半導体層に形成する工程と、
第２のＰチャンネル電界効果型トランジスタを前記Ｎウェルに形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
ＬＯＣＯＳ構造にて素子分離された半導体基板と、
前記ＬＯＣＯＳ構造にて規定されたアクティブ領域の内側に埋め込み絶縁層を介してエピタキシャル成長にて形成された半導体層と、
前記半導体層と前記ＬＯＣＯＳ構造との間に配置されたＳＴＩ構造と、
前記ＳＴＩ構造に端部がかかるようにして前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記第ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項１０】
ＬＯＣＯＳ構造にて素子分離された半導体基板と、
前記ＬＯＣＯＳ構造にて規定された第１アクティブ領域の内側に埋め込み絶縁層を介してエピタキシャル成長にて形成された半導体層と、
前記半導体層と前記ＬＯＣＯＳ構造との間に配置されたＳＴＩ構造と、
前記ＳＴＩ構造に端部がかかるようにして前記半導体層上に形成された第１ゲート電極と、
前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、
前記ＬＯＣＯＳ構造にて規定された第２アクティブ領域の前記半導体基板上に形成された第２ゲート電極と、
前記半導体基板に形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項１１】
半導体基板を素子分離するＬＯＣＯＳ構造を形成する工程と、
前記ＬＯＣＯＳ構造にて素子分離された半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、
前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、
前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、
前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体を薄膜化することにより前記支持体にて前記溝内が埋め込まれたＳＴＩ構造を形成する工程と、
前記ＳＴＩ構造に端部がかかるようにして前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側に配置されたソース／ドレイン層を前記第２半導体層に形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板を素子分離するＬＯＣＯＳ構造を形成する工程と、
前記ＬＯＣＯＳ構造にて素子分離された半導体基板上の第１の領域に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層
を介して前記半導体基板に形成する工程と、
前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、
前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、
前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体を薄膜化することにより、前記支持体にて前記溝内が埋め込まれたＳＴＩ構造を形成する工程と、
前記ＳＴＩ構造に端部がかかるようにして前記第２半導体層上に第１ゲート電極を形成する工程と、
前記ゲート電極の両側に配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、
前記ＬＯＣＯＳ構造にて素子分離された前記半導体基板上の第２の領域に第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００４】
一方、電流駆動力が大きく高い耐圧が必要な電界効果トランジスタは、シリコン層の厚さが制限されているＳＯＩ基板に形成することは困難であり、ＬＯＣＯＳ分離されたバルク基板上に形成することが望まれる。ここで、ＬＯＣＯＳ分離されたバルク構造とＳＯＩ構造とを混載する場合、ＬＯＣＯＳ構造で規定されたアクティブ領域の外側にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造が形成され、ＳＴＩ構造を介してＬＯＣＯＳ構造にまたがるようにゲート電極が配置される。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、バルク構造とＳＯＩ構造とを同一半導体基板上に混載する場合、半導体基板にウェル領域を形成し、そのウェル領域にバルク構造とＳＯＩ構造とが形成される。このため、ＳＢＳＩ法にてＳＯＩ構造を形成するために、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を形成すると、高濃度にドーピングされたウェル領域上に成膜Ｓｉ／ＳｉＧｅ層が成膜され、Ｓｉ／ＳｉＧｅ層に結晶欠陥が発生し易くなるという問題があった。
【０００６】
また、バルク領域とＳＯＩ領域とを同一半導体基板上に混載する場合、半導体基板にウェル領域を形成し、そのウェル領域にバルク領域とＳＯＩ領域とが配置される。このため、Ｐチャンネル電界効果型トランジスタ及びＮチャンネル電界効果型トランジスタがバルク領域に形成される場合、ＳＯＩ領域に形成されるＮチャンネル電界効果型トランジスタ及びＰチャンネル電界効果型トランジスタはＮウェルまたはＰウェル上に配置され、Ｎチャンネル電界効果型トランジスタがバルク領域に形成される場合、ＳＯＩ領域に形成されるＰチャンネル電界効果型トランジスタはＰウェル上に配置される。この結果、バイアス電圧がウェルに印加されると、ＳＯＩ領域に形成される電界効果型トランジスタに意図しないバックバイアスが印加され、ＬＳＩの動作に悪影響を及ぼすという問題があった。例えば、ＳＯＩ領域に形成されるＮチャンネル電界効果型トランジスタがＮウェル上に配置されると、Ｎチャンネル電界効果型トランジスタに正のバックバイアスが印加される。このため、Ｎチャンネル電界効果型トランジスタのしいき値が低下し、ディプリーション型になったり、バックチャンネルが形成されソース／ドレイン間にリーク電流が発生したりするという問題がある。
【０００７】
さらに、ＳＴＩ構造を介してＬＯＣＯＳ構造にまたがるようにゲート電極を配置する方法では、ＬＯＣＯＳ構造とＳＴＩ構造との境界で半導体基板の表面が露出する危険性があることから、ゲート電極から半導体基板にリーク電流が流れたり、ゲート絶縁膜の信頼性が劣化したりするという問題があった。
そこで、本発明の目的は、上記のような品質または信頼性上の問題点を解決しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板に形成されたウェルと、前記ウェル上を避けるようにしてエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成された第１ゲート電極と、前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、前記ウェル上に形成
された第２ゲート電極と、前記ウェルに形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする。
【０００９】
これにより、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、高濃度にドーピングされたウェル上に半導体層が成膜されることを防止することができ、半導体層の結晶欠陥を低減することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となるとともに、ＳＯＩトランジスタの信頼性を向上させることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板に形成されたＰウェルと、前記半導体基板に形成されたＮウェルと、前記ＰウェルおよびＮウェル上を避けるようにしてエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に形成された第１ゲート電極と、前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置されたソース／ドレイン層と、前記Ｐウェル上に形成された第２ゲート電極と、前記Ｐウェルに形成され、前記第２ゲート電極の側方にそれぞれ配置されたＮ型ソース／ドレイン層と、前記Ｎウェル上に形成された第３ゲート電極と、前記Ｎウェルに形成され、前記第３ゲート電極の側方にそれぞれ配置されたＰ型ソース／ドレイン層とを備えることを特徴とする。
【００１１】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、半導体層の結晶欠陥を低減しつつ、ＣＭＯＳ回路を構成することができ、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
【００１２】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板にウェルを形成する工程と、前記ウェル上を避けるようにして前記半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、前記ウェル上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記ウェルに形成する工程とを備えることを特徴とする。
【００１３】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、高濃度にドーピングされたウェル上に第１および第２半導体層が成膜されることを防止することができ、第１および第２半導体層の結晶欠陥を低減することができる。また、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチング液またはエッチングガスを第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を半導体基板上に支持することが可能となる。このため、コスト増を抑制した上で、高耐圧化、低消費電力化、低電圧駆動化
および高速化などの様々の要求を１チップ上で満たしつつ、ＳＯＣを実現することが可能となるとともに、ＳＯＩトランジスタの信頼性を向上させることができる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板にＰウェルを形成する工程と、前記半導体基板にＮウェルを形成する工程と、前記ＰウェルおよびＮウェル上を避けるようにして前記半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程と、前記Ｐウェル上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記Ｐウェルに形成する工程と、前記Ｎウェル上に第３ゲート絶縁膜を介して第３ゲート電極を形成する工程と、前記第３ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記Ｎウェルに形成する工程とを備えることを特徴とする。
【００１５】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、半導体層の結晶欠陥を低減しつつ、ＣＭＯＳ回路を構成することができ、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
【００１６】
また、上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板に形成されたウェルと、前記ウェル上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層に形成された第１電界効果型トランジスタと、前記ウェルに形成され、前記第１電界効果型トランジスタと同一導電型のチャンネルを持つ第２電界効果型トランジスタとを備えることを特徴とする。
【００１７】
これにより、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、ＳＯＩトランジスタとバルクトランジスタに同じ基板電位をかけることができ、ＳＯＩトランジスタに意図しないバックバイアスが印加されることを防止することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置によれば、半導体基板に形成されたＰウェルと、前記半導体基板に形成されたＮウェルと、前記ＰウェルおよびＮウェル上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記Ｐウェル上の半導体層に形成された第１のＮチャンネル電界効果型トランジスタと、前記Ｐウェルに形成された第２のＮチャンネル電界効果型トランジスタと、前記Ｎウェル上の半導体層に形成された第１のＰチャンネル電界効果型トランジスタと、前記Ｎウェルに形成された第２のＰチャンネル電界効果型トランジスタとを備えることを特徴とする。
【００１９】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、ＳＯＩトランジスタに意図しないバックバイアスが印加されることを防止しつつ、ＣＭＯＳ回路を構成することができ、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
【００２０】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板にウェルを形成する工程と、前記ウェル上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記半導体層に第１電界効果型トランジスタを形成する工程と、前記第１電界効果型トランジスタと同一導電型のチャンネルを持つ第２電界効果型トランジスタを前記ウェルに形成する工程とを備えることを特徴とする。
【００２１】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、ＳＯＩトランジスタとバルクトランジスタに同じ基板電位をかけることができ、ＳＯＩトランジスタに意図しないバックバイアスが印加されることを防止することができる。また、第１半導体層上に第２半導体層が積層され
た場合においても、第２溝を介してエッチング液またはエッチングガスを第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を半導体基板上に支持することが可能となる。このため、コスト増を抑制した上で、高耐圧化、低消費電力化、低電圧駆動化および高速化などの様々の要求を１チップ上で満たしつつ、ＳＯＣを実現することが可能となる。
【００２２】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板にＰウェルを形成する工程と、前記半導体基板にＮウェルを形成する工程と、前記ＰウェルおよびＮウェル上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、第１のＮチャンネル電界効果型トランジスタを前記Ｐウェル上の半導体層に形成する工程と、第２のＮチャンネル電界効果型トランジスタを前記Ｐウェルに形成する工程と、第１のＰチャンネル電界効果型トランジスタを前記Ｎウェル上の半導体層に形成する工程と、第２のＰチャンネル電界効果型トランジスタを前記Ｎウェルに形成する工程とを備えることを特徴とする。
【００２３】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、ＳＯＩトランジスタに意図しないバックバイアスが印加されることを防止しつつ、ＣＭＯＳ回路を構成することができ、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
【００２４】
また、上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ＬＯＣＯＳ構造にて素子分離された半導体基板と、前記ＬＯＣＯＳ構造にて規定されたアクティブ領域の内側に埋め込み絶縁層を介してエピタキシャル成長にて形成された半導体層と、前記半導体層と前記ＬＯＣＯＳ構造との間に配置されたＳＴＩ構造と、前記ＳＴＩ構造に端部がかかるようにして前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記第ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００２５】
これにより、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＬＯＣＯＳ構造およびＳＴＩ構造にて半導体基板が素子分離されている場合においても、ＬＯＣＯＳ構造とＳＴＩ構造との境界にかからないようにゲート電極を配置することができる。このため、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となるとともに、ゲート電極から半導体基板にリーク電流が流れたり、ゲート絶縁膜の信頼性が劣化したりすることを防止することができる。
【００２６】
また、本発明の一態様に係る半導体装置によれば、ＬＯＣＯＳ構造にて素子分離された半導体基板と、前記ＬＯＣＯＳ構造にて規定された第１アクティブ領域の内側に埋め込み絶縁層を介してエピタキシャル成長にて形成された半導体層と、前記半導体層と前記ＬＯＣＯＳ構造との間に配置されたＳＴＩ構造と、前記ＳＴＩ構造に端部がかかるようにして前記半導体層上に形成された第１ゲート電極と、前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、前記ＬＯＣＯＳ構造にて規定された第２アクティブ領域の前記半導体基板上に形成された第２ゲート電極と、前記半導体基板に形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする。
【００２７】
これにより、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、素子分離耐圧を向上させつつ、ＬＯＣＯＳ構造とＳＴＩ構造との境界にかからないようにゲート電極を配置することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となるとともに、ＬＯＣＯＳ構造およびＳＴＩ構造にて半導体基板が素子分離されている場合においても、ゲート電極から半導体基板にリーク電流が流れたり、ゲート絶縁膜の信頼性が劣化したりすることを防止することができる。
【００２８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板を素子分離するＬＯＣＯＳ構造を形成する工程と、前記ＬＯＣＯＳ構造にて素子分離された半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体を薄膜化することにより前記支持体にて前記溝内が埋め込まれたＳＴＩ構造を形成する工程と、前記ＳＴＩ構造に端部がかかるようにして前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側に配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２９】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を支持体にて覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持体にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に
設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。さらに、第２半導体層および第１半導体層を介して半導体基板に第１の溝を形成してから、支持体を第１の溝内に埋め込むことにより、第１半導体層が除去された場合においても、第２半導体層を支持体にて半導体基板上で支持することが可能となる。したがって、製造工程の煩雑化を抑制しつつ、ＬＯＣＯＳ構造の内側に沿って配置されたＳＴＩ構造を形成することが可能となるとともに、ＬＯＣＯＳ構造およびＳＴＩ構造にて半導体基板が素子分離されている場合においても、ＬＯＣＯＳ構造とＳＴＩ構造との境界にかからないようにゲート電極を配置することができる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、ゲート電極から半導体基板にリーク電流が流れたり、ゲート絶縁膜の信頼性が劣化したりすることを防止することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
【００３０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板を素子分離するＬＯＣＯＳ構造を形成する工程と、前記ＬＯＣＯＳ構造にて素子分離された半導体基板上の第１の領域に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記半導体基板の一部を露出する第１の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２半導体層が覆われるように前記第１の溝内に埋め込まれた支持体を前記半導体基板上に形成する工程と、前記第１半導体層の端部の一部を露出させる第２の溝を前記第２半導体層および前記第１半導体層を介して前記半導体基板に形成する工程と、前記第２の溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体を薄膜化することにより、前記支持体にて前記溝内が埋め込まれたＳＴＩ構造を形成する工程と、前記ＳＴＩ構造に端部がかかるようにして前記第２半導体層上に第１ゲート電極を形成する工程と、前記ゲート電極の両側に配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、前記ＬＯＣＯＳ構造にて素子分離された前記半導体基板上の第２の領域に第２ゲート電極を形成する工程と、前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。  これにより、第２半導体層の欠陥の発生を低減させつつ、ＳＴＩ構造で分離された半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、ＬＯＣＯＳ構造で分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、素子分離耐圧を向上させつつ、ゲート電極から半導体基板にリーク電流が流れたり、ゲート絶縁膜の信頼性が劣化したりすることを防止することができる。この結果、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となるとともに、ＳＯＩトランジスタおよび高耐圧トランジスタの信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置のレイアウト構成を示す平面図である。
【００３２】
図１において、半導体基板１には、Ｐウェル２およびＮウェル１２が形成されている。そして、半導体基板１には、Ｐウェル２およびＮウェル１２上を避けるようにしてＳＯＩ形成領域Ｒ１、Ｒ１１が配置され、Ｐウェル２およびＮウェル１２には、バルク領域Ｒ２、Ｒ１２がそれぞれ配置されている。ここで、半導体基板１としては、不純物がドーピングされていない半導体ウェハまたは不純物濃度が低い半導体ウェハを用いることができる。
【００３３】
そして、ＳＯＩ形成領域Ｒ１、Ｒ１１には、エピタキシャル成長にて半導体基板１上に配置された半導体層が形成され、半導体基板１と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、ＳＯＩ形成領域Ｒ１、Ｒ１１には、Ｎチャンネル電界効果型ＳＯＩトランジスタおよびＰチャンネル電界効果型ＳＯＩトランジスタがそれぞれ形成されている。一方、バルク領域Ｒ２、Ｒ１２には、Ｎチャンネル電界効果型バルクトランジスタおよびＰチャンネル電界効果型バルクトランジスタがそれぞれ形成されている。
【００３４】
これにより、高濃度にドーピングされたＰウェル２およびＮウェル１２上に半導体層がエピタキシャル成長にて成膜されることを防止することができ、ＳＯＩ形成領域Ｒ１、Ｒ１１に形成される半導体層の結晶欠陥を低減することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となるとともに、ＳＯＩ形成領域Ｒ１、Ｒ１１に配置された半導体層の結晶欠陥を低減し
つつ、ＣＭＯＳ回路を構成することができ、コスト増を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
【００３５】
図２および図４は、本発明の第１実施形態に係る半導体装置の製造方法を示す図１のＡ０−Ａ０´線で切断した断面図、図３（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す図１の平面図のうち、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２の部分（図１の左側半分）を切り出したものである。図３（ｂ）は、図３（ａ）のＡ１−Ａ１´線で切断した断面図、図３（ｃ）は、図３（ａ）のＢ１−Ｂ１´線で切断した断面図である。
【００３６】
図２（ａ）において、半導体基板１には、ＳＯＩ形成領域Ｒ１、Ｒ１１およびバルク領域Ｒ２、Ｒ１２が設けられている。そして、半導体基板１にＢ、ＢＦ2などの不純物のイ
オン注入を選択的に行った後、半導体基板１の熱処理を行うことによりＰウェル２を半導体基板１に形成する。同様に、半導体基板１にＡｓ、Ｐなどの不純物のイオン注入を選択的に行った後、半導体基板１の熱処理を行うことにより図１のＮウェル１２を半導体基板１に形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。
【００３７】
そして、半導体基板１の熱酸化を行うことにより半導体基板１上にパッド酸化膜４を形成した後、ＣＶＤなどの方法にて酸化防止膜を堆積する。なお、酸化防止膜としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜をパターニングし、パターニングされた酸化防止膜をマスクとして半導体基板１を選択酸化することにより、半導体基板１にＬＯＣＯＳ構造３を形成し、ＳＯＩ形成領域Ｒ１、Ｒ２とバルク領域Ｒ２、Ｒ１２とを素子分離する。なお、ＬＯＣＯＳ法としてリセスＬＯＣＯＳ（パッド酸化膜４および酸化防止膜を形成し、酸化防止膜をパターニングした後、半導体基板１をドライエッチングにて少し掘ってからＬＯＣＯＳ酸化を行う方法）を用いるようにしてもよい。これにより、半導体基板１の表面とＬＯＣＯＳ構造３の表面との段差を低減することができる。ここで、ＳＯＩ形成領域Ｒ１、Ｒ１１は半導体基板１上に配置し、バルク領域Ｒ２はＰウェル２上に配置し、バルク領域Ｒ１２はＮウェル１２上に配置することができる。そして、酸化防止膜をエッチング除去することにより、パッド酸化膜４を露出させる。そして、フォトリソグラフィー技術およびエッチング技術を用いてパッド酸化膜４をパターニングすることにより、バルク領域Ｒ２、Ｒ１２上にパッド酸化膜４を残したまま、ＳＯＩ形成領域Ｒ１、Ｒ１１上のパッド酸化膜４を除去し、ＳＯＩ形成領域Ｒ１、Ｒ１１の半導体基板１を露出させる。
【００３８】
次に、図２（ｂ）に示すように、パッド酸化膜４をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｒ１、Ｒ１１に順次選択的に形成する。なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチング時の選択比が大きな材質を用いることができ、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６としてＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間のエッチング時の選択比を確保することができる。そして、第２半導体層６の熱酸化により、第２半導体層６の表面に下地酸化膜７を形成する。このときの熱酸化は、エピタキシャル成長された第１半導体層５の成分が拡散しない低い温度、例えば７５０℃以下の温度に設定することが好ましい。そして、ＣＶＤなどの方法にて下地酸化膜７上に酸化防止膜７ａを堆積する。なお、酸化防止膜としては、例えば、シリコン窒化膜を用いることができる。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１〜２００ｎｍ程度、下地酸化膜７の膜厚は、例えば、１０ｎｍ程度、酸化防止膜７ａの膜厚は、例えば、１００〜２００ｎｍ程度とすることができる。
【００３９】
次に、図２（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜７ａ、第２半導体層６、第１半導体層５および半導体基板１をパターニングすることにより、第２半導体層６および第１半導体層５を介して半導体基板１に形成され、半導体基板１の一部を露出させる溝３ａを形成する。
次に、図２（ｄ）に示すように、ＣＶＤなどの方法により、酸化防止膜７ａが覆われるようにして溝３ａ内に埋め込まれた支持体８を半導体基板１上に形成する。なお、支持体８としては、例えば、シリコン酸化膜などを用いることができる。
【００４０】
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜７ａ、第２半導体層６、第１半導体層５および半導体基板１をパターニングすることにより、第１半導体層５の一部を露出する溝９を形成する。ここで、第１半導体層５の端部の一部を露出させる場合、第１半導体層５の端部の残りの一部およびバルク領域Ｒ２、Ｒ１２は支持体８で覆われたままにすることができる。
【００４１】
次に、図４（ａ）に示すように、溝９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
ここで、溝３ａとは別に溝９を形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、溝３ａ内に支持体８を設けることにより、第１半導体層５が除去された場合においても、第２半導体層６を支持体８にて半導体基板１上で支持することが可能となる。
【００４２】
なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。また、第１半導体層５のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、本実施の形態では、溝３ａを形成して、支持体を形成して、溝９を形成して、第一半導体層５を除去したが、溝３ａを形成せずに、支持体を形成して、溝９を形成し、第一半導体層５を除去するようにしてもよい。
【００４３】
次に、図４（ｂ）に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成する。なお、半導体基板１および第２半導体層６の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、空洞部１０に埋め込み絶縁層１１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１１をリフローさせることが可能となり、埋め込み絶縁層１１のストレスを緩和させることが可能となるとともに、第２半導体層６との境界における界面準位を減らすことができる。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
また、図４（ｂ）の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１
０を埋め込み絶縁層１１で埋め込むようにしてもよい。
【００４４】
次に、図４（ｃ）に示すように、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１が形成された後、ＣＶＤなどの方法にて埋め込み絶縁体を全面に堆積する。なお、埋め込み絶縁体としては、例えば、シリコン酸化膜などを用いることができる。そして、ＣＭＰなどの方法にて埋め込み絶縁体および支持体８を薄膜化した後、熱燐酸を用いた酸化防止膜７ａのウェットエッチングを行うことにより、パッド酸化膜４および下地酸化膜７の表面を露出させるとともに、支持体８にて溝３ａ内が埋め込まれるとともに、埋め込み絶縁体にて溝９内が埋め込まれたＳＴＩ構造を形成する。
【００４５】
そして、パッド酸化膜４および下地酸化膜７を除去することにより、バルク領域Ｒ２、Ｒ１２の半導体基板１の表面を露出させるとともに、ＳＯＩ形成領域Ｒ１、Ｒ１１の第２半導体層６の表面を露出させる。そして、第２半導体層６および半導体基板１の表面の熱酸化を行うことにより、第２半導体層６および半導体基板１の表面にゲート絶縁膜２０ａ、２０ｂをそれぞれ形成する。そして、ゲート絶縁膜２０ａ、２０ｂが形成された第２半導体層６および半導体基板１上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６および半導体基板１上にゲート電極２１ａ、２１ｂをそれぞれ形成する。
【００４６】
次に、ゲート電極２１ａ、２１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、ゲート電極２１ａ、２１ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１ａ、２１ｂの側壁にサイドウォール２２ａ、２２ｂをそれぞれ形成する。そして、ゲート電極２１ａ、２１ｂおよびサイドウォール２２ａ、２２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、サイドウォール２２ａ、２２ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層６および半導体基板１にそれぞれ形成する。
【００４７】
これにより、第２半導体層６の結晶品質を損なうことなく、ＳＯＩ形成領域Ｒ１、Ｒ１１にＳＯＩ構造を形成することが可能となるとともに、バルク領域Ｒ２、Ｒ１２にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板１上に混載することができる。
例えば、ＳＯＩ形成領域Ｒ１、Ｒ１１には、完全空乏型ＳＯＩトランジスタを用いたロジック回路を形成し、バルク領域Ｒ２、Ｒ１２には、バルクトランジスタを用いた中耐圧アナログ回路を形成することができる。
【００４８】
（２）第２実施形態
図５は、本発明の第２実施形態に係る半導体装置のレイアウト構成を示す平面図である。
図５において、半導体基板１には、Ｐウェル２およびＮウェル１２が形成されている。そして、Ｐウェル２にはＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が配置され、Ｎウェル１２には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が配置されている。
【００４９】
そして、ＳＯＩ形成領域Ｒ１、Ｒ１１には、エピタキシャル成長にて半導体基板１上に配置された半導体層が形成され、半導体基板１と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、ＳＯＩ形成領域Ｒ１、Ｒ１１には、Ｎチャンネル電界効果型ＳＯＩトランジスタおよびＰチャンネル電界効果型ＳＯＩトランジスタがそれぞれ形成されている。一方、バルク領域Ｒ２、Ｒ１２には、Ｎチャンネル電界効果型バルクトランジスタおよびＰチャンネル電界効果型バルクトランジスタがそれぞれ形成されている。
【００５０】
これにより、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となる。また、Ｎチャンネル電界効果型ＳＯＩトランジスタにはＮチャンネル電界効果型バルクトランジスタと同じ基板電位をかけることが可能となるとともに、Ｐチャ
ンネル電界効果型ＳＯＩトランジスタにはＰチャンネル電界効果型バルクトランジスタと同じ基板電位をかけることが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板１上に混載した場合においても、Ｎチャンネル電界効果型ＳＯＩトランジスタおよびＰチャンネル電界効果型ＳＯＩトランジスタに意図しないバックバイアスが印加されることを防止することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となる。
【００５１】
図６および図８は、図５のＡ２−Ａ２´線で切断した本発明の第２実施形態に係る半導体装置の製造方法を示す断面図、図７（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す図５の平面図のうち、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２の部分（図５の左側半分）を切り出したものである。図７（ｂ）は、図７（ａ）のＡ３−Ａ３´線で切断した断面図、図７（ｃ）は、図７（ａ）のＢ３−Ｂ３´線で切断した断面図である。
【００５２】
図６（ａ）において、半導体基板１には、ＳＯＩ形成領域Ｒ１、Ｒ１１およびバルク領域Ｒ２、Ｒ１２が設けられている。そして、半導体基板１にＢ、ＢＦ2などの不純物のイ
オン注入を選択的に行った後、半導体基板１の熱処理を行うことによりＰウェル２を半導体基板１に形成する。同様に、半導体基板１にＡｓ、Ｐなどの不純物のイオン注入を選択的に行った後、半導体基板１の熱処理を行うことにより図５のＮウェル１２を半導体基板１に形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。
【００５３】
そして、半導体基板１の熱酸化を行うことにより半導体基板１上にパッド酸化膜４を形成した後、ＣＶＤなどの方法にて酸化防止膜を堆積する。なお、酸化防止膜としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜をパターニングし、パターニングされた酸化防止膜をマスクとして半導体基板１を選択酸化することにより、半導体基板１にＬＯＣＯＳ構造３を形成し、ＳＯＩ形成領域Ｒ１、Ｒ２とバルク領域Ｒ２、Ｒ１２とを素子分離する。なお、ＬＯＣＯＳ法としてリセスＬＯＣＯＳ（パッド酸化膜４および酸化防止膜を形成し、酸化防止膜をパターニングした後、半導体基板１をドライエッチングにて少し掘ってからＬＯＣＯＳ酸化を行う方法）を用いるようにしてもよい。これにより、半導体基板１の表面とＬＯＣＯＳ構造３の表面との段差を低減することができる。ここで、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２はＰウェル２上に配置し、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２はＮウェル１２上にそれぞれ配置することができる。そして、酸化防止膜をエッチング除去することにより、パッド酸化膜４を露出させる。そして、フォトリソグラフィー技術およびエッチング技術を用いてパッド酸化膜４をパターニングすることにより、バルク領域Ｒ２、Ｒ１２上にパッド酸化膜４を残したまま、ＳＯＩ形成領域Ｒ１、Ｒ１１上のパッド酸化膜４を除去し、ＳＯＩ形成領域Ｒ１、Ｒ１１の半導体基板１を露出させる。
【００５４】
次に、図６（ｂ）に示すように、パッド酸化膜４をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｒ１、Ｒ１１に順次選択的に形成する。なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチング時の選択比が大きな材質を用いることができ、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６としてＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間のエッチング時の選択比を確保することができる。そして
、第２半導体層６の熱酸化により、第２半導体層６の表面に下地酸化膜７を形成する。このときの熱酸化は、エピタキシャル成長された第１半導体層５の成分が拡散しない低い温度、例えば７５０℃以下の温度に設定することが好ましい。そして、ＣＶＤなどの方法にて下地酸化膜７上に酸化防止膜７ａを堆積する。なお、酸化防止膜としては、例えば、シリコン窒化膜を用いることができる。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１〜２００ｎｍ程度、下地酸化膜７の膜厚は、例えば、１０ｎｍ程度、酸化防止膜７ａの膜厚は、例えば、１００〜２００ｎｍ程度とすることができる。
【００５５】
次に、図６（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜７ａ、第２半導体層６、第１半導体層５および半導体基板１をパターニングすることにより、第２半導体層６および第１半導体層５を介して半導体基板１に形成され、半導体基板１の一部を露出させる溝３ａを形成する。
次に、図６（ｄ）に示すように、ＣＶＤなどの方法により、酸化防止膜７ａが覆われるようにして溝３ａ内に埋め込まれた支持体８を半導体基板１上に形成する。なお、支持体８としては、例えば、シリコン酸化膜などを用いることができる。
【００５６】
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜７ａ、第２半導体層６、第１半導体層５および半導体基板１をパターニングすることにより、第１半導体層５の一部を露出する溝９を形成する。ここで、第１半導体層５の端部の一部を露出させる場合、第１半導体層５の端部の残りの一部およびバルク領域Ｒ２、Ｒ１２は支持体８で覆われたままにすることができる。
【００５７】
次に、図８（ａ）に示すように、溝９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
ここで、溝３ａとは別に溝９を形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、溝３ａ内に支持体８を設けることにより、第１半導体層５が除去された場合においても、第２半導体層６を支持体８にて半導体基板１上で支持することが可能となる。
【００５８】
なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。また、第１半導体層５のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、本実施の形態では、溝３ａを形成して、支持体を形成して、溝９を形成して、第一半導体層５を除去したが、溝３ａを形成せずに、支持体を形成して、溝９を形成し、第一半導体層５を除去するようにしてもよい。
【００５９】
次に、図８（ｂ）に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成する。なお、半導体基板１および第２半導体層６の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、空洞部１０に埋め込み絶縁層１１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１１をリフローさせることが可能となり、埋め込み絶縁層１１のストレスを緩和させることが可能となるとともに、第２半導体層６との境界における界面準位を減らすことができる。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残
るように形成しても良い。
また、図８（ｂ）の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。
【００６０】
次に、図８（ｃ）に示すように、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１が形成された後、ＣＶＤなどの方法にて埋め込み絶縁体を全面に堆積する。なお、埋め込み絶縁体としては、例えば、シリコン酸化膜などを用いることができる。そして、ＣＭＰなどの方法にて埋め込み絶縁体および支持体８を薄膜化した後、熱燐酸を用いた酸化防止膜７ａのウェットエッチングを行うことにより、パッド酸化膜４および下地酸化膜７の表面を露出させるとともに、支持体８にて溝３ａ内が埋め込まれるとともに、埋め込み絶縁体にて溝９内が埋め込まれたＳＴＩ構造を形成する。
【００６１】
そして、パッド酸化膜４および下地酸化膜７を除去することにより、バルク領域Ｒ２、Ｒ１２の半導体基板１の表面を露出させるとともに、ＳＯＩ形成領域Ｒ１、Ｒ１１の第２半導体層６の表面を露出させる。そして、第２半導体層６および半導体基板１の表面の熱酸化を行うことにより、第２半導体層６および半導体基板１の表面にゲート絶縁膜２０ａ、２０ｂをそれぞれ形成する。そして、ゲート絶縁膜２０ａ、２０ｂが形成された第２半導体層６および半導体基板１上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６および半導体基板１上にゲート電極２１ａ、２１ｂをそれぞれ形成する。
【００６２】
次に、ゲート電極２１ａ、２１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、ゲート電極２１ａ、２１ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１ａ、２１ｂの側壁にサイドウォール２２ａ、２２ｂをそれぞれ形成する。そして、ゲート電極２１ａ、２１ｂおよびサイドウォール２２ａ、２２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、サイドウォール２２ａ、２２ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層６および半導体基板１にそれぞれ形成する。
【００６３】
これにより、第２半導体層６の結晶品質を損なうことなく、ＳＯＩ形成領域Ｒ１、Ｒ１１にＳＯＩ構造を形成することが可能となるとともに、バルク領域Ｒ２、Ｒ１２にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板１上に混載することができる。
例えば、ＳＯＩ形成領域Ｒ１、Ｒ１１には、完全空乏型ＳＯＩトランジスタを用いたロジック回路を形成し、バルク領域Ｒ２、Ｒ１２には、バルクトランジスタを用いた中耐圧アナログ回路を形成することができる。
【００６４】
（３）第３実施形態
図９および図１１は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図、図１０（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、図１０（ａ）のＡ４−Ａ４´線で切断した断面図、図１０（ｃ）は、図１０（ａ）のＢ４−Ｂ４´線で切断した断面図、図１２（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）は、図１２（ａ）のＡ５−Ａ５´線で切断した断面図、図１２（ｃ）は、図１２（ａ）のＢ５−Ｂ５´線で切断した断面図である。
【００６５】
図９（ａ）において、半導体基板１には、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられている。そして、フォトリソグラフィー技術およびエッチング技術を用いてバルク領域Ｒ２に不純物のイオン注入を行った後、半導体基板１の熱処理を行うことによりバルク領域Ｒ２にウェル２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、半導体基板１の熱酸化を行うことにより半導体基板１上にパッド酸化膜４を形成した後、ＣＶＤなどの方法にて酸化防止膜を堆積する。なお、酸化防止膜としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜をパターニングし、パターニングされた酸化防止膜をマスクとして半導体基板１を選択酸化することにより、半導体基板１にＬＯＣＯＳ構造３を形成し、ＳＯＩ形成領域Ｒ１とバルク領域Ｒ２とを素子分離する。なお、ＬＯＣＯＳ法としてリセスＬＯＣＯＳ（パッド酸化膜４および酸化防止膜を形成し、酸化防止膜をパターニングした後、半導体基板１をドライエッチングにて少し掘ってからＬＯＣＯＳ酸化を行う方法）を用いるようにしてもよい。これにより、半導体基板１の表面とＬＯＣＯＳ構造３の表面との段差を低減することができる。そして、酸化防止膜をエッチング除去することにより、パッド酸化膜４を露出させる。そして、フォトリソグラフィー技術およびエッチング技術を用いてパッド酸化膜４をパターニングすることにより、バルク領域Ｒ２上にパッド酸化膜４を残したまま、ＳＯＩ形成領域Ｒ１上のパッド酸化膜４を除去し、ＳＯＩ形成領域Ｒ１の半導体基板１を露出させる。
【００６６】
次に、図９（ｂ）に示すように、パッド酸化膜４をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｒ１に順次選択的に形成する。なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチングレートが大きな材質を用いることができ、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６としてＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間のエッチング時の選択比を確保することができる。なお、第１半導体層５としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層５の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。そして、第２半導体層６の熱酸化により、第２半導体層６の表面に下地酸化膜７を形成する。このときの熱酸化は、エピタキシャル成長された第１半導体層５の成分が拡散しない低い温度、例えば７５０℃以下の温度に設定することが好ましい。そして、ＣＶＤなどの方法にて下地酸化膜７上に酸化防止膜７ａを堆積する。なお、酸化防止膜としては、例えば、シリコン窒化膜を用いることができる。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１〜２００ｎｍ程度、下地酸化膜７の膜厚は、例えば、１０ｎｍ程度、酸化防止膜７ａの膜厚は、例えば、１００〜２００ｎｍ程度とすることができる。
【００６７】
次に、図９（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜７ａ、第２半導体層６、第１半導体層５および半導体基板１をパターニングすることにより、第２半導体層６および第１半導体層５を介して半導体基板１に形成さ
れ、半導体基板１の一部を露出させる溝３ａを形成する。
次に、図９（ｄ）に示すように、ＣＶＤなどの方法により、酸化防止膜７ａが覆われるようにして溝３ａ内に埋め込まれた支持体８を半導体基板１上に形成する。なお、支持体８としては、例えば、シリコン酸化膜などを用いることができる。
【００６８】
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜７ａ、第２半導体層６、第１半導体層５および半導体基板１をパターニングすることにより、第１半導体層５の一部を露出する溝９を形成する。
次に、図１１（ａ）に示すように、溝９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
【００６９】
ここで、溝３ａとは別に溝９を形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、溝３ａ内に支持体８を設けることにより、第１半導体層５が除去された場合においても、第２半導体層６を支持体８にて半導体基板１上で支持することが可能となる。
【００７０】
なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。また、第１半導体層５のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。また、第１半導体層５をエッチング除去する前に、陽極酸化などの方法により第１半導体層５を多孔質化するようにしてもよいし、第１半導体層５にイオン注入を行うことにより、第１半導体層５をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層５のエッチングレートを増大させることが可能となり、第１半導体層５のエッチング面積を拡大することができる。
【００７１】
次に、図１１（ｂ）に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成する。なお、半導体基板１および第２半導体層６の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、空洞部１０に埋め込み絶縁層１１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１１をリフローさせることが可能となり、埋め込み絶縁層１１のストレスを緩和させることが可能となるとともに、第２半導体層６との境界における界面準位を減らすことができる。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
【００７２】
また、図１１（ｂ）の方法では、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層６との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層６との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。
【００７３】
これにより、第２半導体層６の膜減りを防止しつつ、半導体基板１と第２半導体層６との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層６の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるととも
に、誘電率を低下させることが可能となり、第２半導体層６の裏面側の寄生容量を低減させることができる。
【００７４】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００７５】
次に、図１２に示すように、半導体基板１と第２半導体層６との間の空洞部１０に埋め込み絶縁層１１が形成された後、ＣＶＤなどの方法にて埋め込み絶縁体１２を全面に堆積する。なお、埋め込み絶縁体１２としては、例えば、シリコン酸化膜などを用いることができる。そして、ＣＭＰなどの方法にて埋め込み絶縁体１２および支持体８を薄膜化した後、熱燐酸を用いた酸化防止膜７ａのウェットエッチングを行うことにより、パッド酸化膜４および下地酸化膜７の表面を露出させるとともに、支持体８にて溝３ａ内が埋め込まれるとともに、埋め込み絶縁体１２にて溝９内が埋め込まれたＳＴＩ構造を形成する。
【００７６】
そして、パッド酸化膜４および下地酸化膜７を除去することにより、バルク領域Ｒ２の半導体基板１の表面を露出させるとともに、第２半導体層６の表面を露出させる。そして、第２半導体層６および半導体基板１の表面の熱酸化を行うことにより、第２半導体層６および半導体基板１の表面にゲート絶縁膜２０ａ、２０ｂをそれぞれ形成する。そして、ゲート絶縁膜２０ａ、２０ｂが形成された第２半導体層６および半導体基板１上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ＳＴＩ構造に端部がかかるようにして第２半導体層６上にゲート電極２１ａを形成するとともに、ＬＯＣＯＳ構造３に端部がかかるようにして半導体基板１上にゲート電極２１ｂを形成する。ここで、ＳＴＩ構造に端部がかかるようにして第２半導体層６上にゲート電極２１ａを形成することにより、ＬＯＣＯＳ構造３とＳＴＩ構造との境界にかからないようにゲート電極２１ａを配置することができ、ゲート電極２１ａから半導体基板１にリーク電流が流れたり、ゲート絶縁膜２０ａの信頼性が劣化したりすることを防止することができる。
【００７７】
次に、ゲート電極２１ａ、２１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、ゲート電極２１ａ、２１ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１ａ、２１ｂの側壁にサイドウォール２２ａ、２２ｂをそれぞれ形成する。そして、ゲート電極２１ａ、２１ｂおよびサイドウォール２２ａ、２２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、サイドウォール２２ａ、２２ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層６および半導体基板１にそれぞれ形成する。
【００７８】
これにより、第２半導体層６の欠陥の発生を低減させつつ、ＳＴＩ構造で分離された半導体基板１の一部の領域にＳＯＩ構造を形成することが可能となるとともに、ＬＯＣＯＳ構造３で分離された半導体基板１の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となるとともに、素子分離耐圧を向上させつつ、ゲート電極２１
ａから半導体基板１にリーク電流が流れたり、ゲート絶縁膜２０ａの信頼性が劣化したりすることを防止することができる。この結果、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板１上に混載することが可能となるとともに、ＳＯＩトランジスタおよび高耐圧トランジスタの信頼性を向上させることができる。
例えば、ＳＯＩ形成領域Ｒ１には、完全空乏型ＳＯＩトランジスタを用いたロジック回路を形成し、バルク領域Ｒ２には、バルクトランジスタを用いた中耐圧アナログ回路を形成することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態に係る半導体装置のレイアウト構成を示す平面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第２実施形態に係る半導体装置のレイアウト構成を示す平面図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００８０】
１  半導体基板、２  Ｐウェル、３  ＬＯＣＯＳ構造、１２  Ｎウェル、３  素子分離膜、３ａ、９  溝、４  パッド酸化膜、５  第１半導体層、６  第２半導体層、７  下地酸化膜、７ａ  酸化防止膜、８  支持体、１０  空洞部、１１  埋め込み絶縁層、１２  埋め込み絶縁体、２０ａ、２０ｂ  ゲート絶縁膜、２１ａ、２１ｂ  ゲート電極、２２ａ、２２ｂ  サイドウォールスペーサ、２３ａ、２３ｂ  ソース／ドレイン層、Ｒ１、Ｒ１１  ＳＯＩ形成領域、Ｒ２、Ｒ１２  バルク領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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