(57)【要約】    【課題】  特にビット線方向における集積度が高い強誘電体メモリ装置を提供する。    【解決手段】  第１の方向に延在するビット線と、ビット線の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第１の強誘電体キャパシタがそれぞれ接続された複数の第１の活性領域と、ビット線の他の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第２の強誘電体キャパシタがそれぞれ接続された複数の第２の活性領域と、を備え、第１の活性領域は、その一部が第１の方向において隣接する第２の活性領域の一部と重なり、かつ、第１の方向と交差する第２の方向において当該第２の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置。【選択図】  図３
2007013011.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在するビット線と、
前記ビット線の片側において、前記第１の方向に所定の間隔を有して配置されており、前記ビット線及び第１の強誘電体キャパシタがそれぞれ接続された複数の第１の活性領域と、
前記ビット線の他の片側において、前記第１の方向に所定の間隔を有して配置されており、前記ビット線及び第２の強誘電体キャパシタがそれぞれ接続された複数の第２の活性領域と、
を備え、
前記第１の活性領域は、その一部が前記第１の方向において隣接する第２の活性領域の一部と重なり、かつ、前記第１の方向と交差する第２の方向において当該第２の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記複数の第１の活性領域及び前記複数の第２の活性領域の各々は、一方の端部及び他方の端部を有しており、
前記第１の活性領域の一方の端部は、前記第１の方向において、隣接する前記第２の活性領域の他方の端部と重なっており、
前記第２の活性領域の一方の端部は、前記第１の方向において、隣接する前記第１の活性領域の他方の端部と重なっていることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記第１の強誘電体キャパシタの各々は、前記第１の活性領域における一方の端部に接続されており、
前記第２の強誘電体キャパシタの各々は、前記第２の活性領域における他方の端部に接続されており、
当該強誘電体メモリ装置は、
前記第２の方向に延在し、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタに接続された第１のプレート線と、
前記第１の活性領域における他方の端部に接続された第３の強誘電体キャパシタと、
前記第２の活性領域における一方の端部に接続された第４の強誘電体キャパシタと、
前記第２の方向に延在し、前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタに接続された第２のプレート線と、
をさらに備えたことを特徴とする請求項２記載の強誘電体メモリ装置。
【請求項４】
前記ビット線は、前記第１の活性領域において一方の端部と他方の端部との間の第１の領域に接続され、前記第２の活性領域において一方の端部と他方の端部との間の第２の領域に接続されており、
当該強誘電体メモリ装置は、
前記第１の活性領域において、一方の端部と第１の領域との間を通るように前記第２の方向に延在する第１のワード線、及び、他方の端部と第１の領域との間を通って配置されるように前記第２の方向に延在する第２のワード線と、
前記第２の活性領域において、一方の端部と第２の領域との間を通るように前記第２の方向に延在する第３のワード線、及び、他方の端部と第２の領域との間を通って配置されるように前記第２の方向に延在する第４のワード線と、
をさらに備えたことを特徴とする請求項３記載の強誘電体メモリ装置。
【請求項５】
前記第１のワード線及び前記第２のワード線は、それらが配置された前記第１の活性領域の一方の端部に隣接する所定の第２の活性領域と他方の端部に隣接する他の第２の活性領域との間を通って配置されており、
第１の活性領域における前記第１のワード線と前記第２のワード線との間隔は、前記所定の第２の活性領域と前記他の第２の活性領域との間における前記第１のワード線と前記第２のワード線との間隔より広いことを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項６】
請求項１から５のいずれか１項記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び表示用駆動ＩＣに関する。
【背景技術】
【０００２】
従来の強誘電体メモリとして、特開２００２−１７０９３５号公報（特許文献１）に開示されたものがある。上記従来の強誘電体メモリは、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている。
【特許文献１】特開２００２−１７０９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の強誘電体メモリは、ビット線の長さが長くなってしまい、強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ＩＣを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第１の形態によれば、第１の方向に延在するビット線と、ビット線の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第１の強誘電体キャパシタがそれぞれ接続された複数の第１の活性領域と、ビット線の他の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第２の強誘電体キャパシタがそれぞれ接続された複数の第２の活性領域と、を備え、第１の活性領域は、その一部が第１の方向において隣接する第２の活性領域の一部と重なり、かつ、第１の方向と交差する第２の方向において当該第２の活性領域と所定の間隔を有して配置されたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記形態によれば、ビット線に対応する強誘電体キャパシタが接続された第１の活性領域及び第２の活性領域を、それぞれビット線の両側に配置して、かつ、第１の活性領域及び第２の活性領域が、第１の方向、すなわち、ビット線の延在方向において重なるように配置されることとなる。従って、上記形態によれば、ビット線の延在する方向における長さが短い強誘電体メモリ装置を提供することができる。
【０００７】
また、上記形態によれば、ビット線の長さを短くできるため、ビット線の配線容量を低減させることができる。ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線に重畳するノイズを低減させることができる。
【０００８】
上記強誘電体メモリ装置において、複数の第１の活性領域及び複数の第２の活性領域の各々は、一方の端部及び他方の端部を有しており、第１の活性領域の一方の端部は、第１の方向において、隣接する第２の活性領域の他方の端部と重なっており、第２の活性領域の一方の端部は、第１の方向において、隣接する第１の活性領域の他方の端部と重なっていることが好ましい。
【０００９】
上記形態によれば、ビット線の延在方向において、第１の活性領域及び第２の活性領域の両方の端部が互いに重なることとなるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００１０】
上記強誘電体メモリ装置において、第１の強誘電体キャパシタの各々は、第１の活性領域における一方の端部に接続されており、第２の強誘電体キャパシタの各々は、第２の活性領域における他方の端部に接続されており、当該強誘電体メモリ装置は、第２の方向に延在し、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに接続された第１のプレート線と、第１の活性領域における他方の端部に接続された第３の強誘電体キャパシタと、第２の活性領域における一方の端部に接続された第４の強誘電体キャパシタと、第２の方向に延在し、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタに接続された第２のプレート線と、をさらに備えたことが好ましい。
【００１１】
上記形態によれば、第１の活性領域及び第２の活性領域の端部は第１の方向において互いに重なっており、第１〜第４の強誘電体キャパシタは当該端部に接続されることとなる。従って、上記形態によれば、第１〜第４の強誘電体キャパシタに接続される第１のプレート線及び第２のプレート線を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第１のプレート線及び第２のプレート線の負荷を低減させることができる。
【００１２】
上記強誘電体メモリ装置において、ビット線は、第１の活性領域において一方の端部と他方の端部との間の第１の領域に接続され、第２の活性領域において一方の端部と他方の端部との間の第２の領域に接続されており、当該強誘電体メモリ装置は、第１の活性領域において、一方の端部と第１の領域との間を通るように第２の方向に延在する第１のワード線、及び、他方の端部と第１の領域との間を通って配置されるように第２の方向に延在する第２のワード線と、第２の活性領域において、一方の端部と第２の領域との間を通るように第２の方向に延在する第３のワード線、及び、他方の端部と第２の領域との間を通って配置されるように第２の方向に延在する第４のワード線と、をさらに備えたことが好ましい。
【００１３】
上記形態によれば、第１のプレート線に接続される第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、それぞれ異なるワード線により駆動されるので、第１の活性領域及び第２の活性領域が第１の方向において重なるように配置しても、メモリセルを容易に選択することができる。また、上記形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部の面積も低減させることができる。
【００１４】
上記強誘電体メモリ装置において、第１のワード線及び第２のワード線は、それらが配置された第１の活性領域の一方の端部に隣接する所定の第２の活性領域と他方の端部に隣接する他の第２の活性領域との間を通って配置されており、第１の活性領域における第１のワード線と第２のワード線との間隔は、所定の第２の活性領域と他の第２の活性領域との間における第１のワード線と第２のワード線との間隔より広いことが好ましい。
【００１５】
上記形態によれば、第１の方向における複数の第１の活性領域及び複数の第２の活性領域の間隔をさらに狭くすることができるので、ビット線の延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００１６】
本発明の第２の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣを提供する。表示用駆動ＩＣとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、本発明の一実施形態に係る表示用駆動ＩＣの構成を示す図である。表示用駆動ＩＣは、強誘電体メモリ装置と、ラッチ回路１５０と、表示駆動回路１６０とを備えて構成される。強誘電体メモリ装置は、メモリセルアレイ１１０と、複数のワード線ＷＬと、複数のプレート線ＰＬと、複数のビット線ＢＬと、ワード線制御部１２０と、プレート線制御部１３０と、ビット線制御部１４０とを備えて構成される。
【００１９】
メモリセルアレイ１１０は、図２乃至図４において後述するように、アレイ状に配置された複数のメモリセルＭＣを有して構成される。各メモリセルＭＣには、いずれかのワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬが接続されている。そして、ワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御し、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに記憶させる。ラッチ回路１５０は、メモリセルＭＣから読み出されたデータをラッチし、表示駆動回路１６０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。
【００２０】
図２は、メモリセルアレイ１１０の構成を示す回路図であり、図３は、メモリセルアレイ１１０の平面視におけるレイアウト図であり、図４（ａ）は、図３におけるＡＡ´断面図であり、図４（ｂ）は、図３におけるＢＢ´断面図である。図２乃至図４を参照して、本実施形態の強誘電体メモリ装置におけるメモリセルアレイ１１０の構成について説明する。
【００２１】
メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１及びＭＣ２２を有して構成される。メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１及びＭＣ２２は、それぞれ、強誘電体キャパシタＣ１１、Ｃ１２、Ｃ２１及びＣ２２並びにｎ型ＭＯＳトランジスタＴＲを有する。
【００２２】
ビット線ＢＬの片側には、当該ビット線ＢＬに接続される複数のメモリセルＭＣ１１及びＭＣ１２が配置されている（図２及び図３参照）。メモリセルＭＣ１１及びＭＣ１２は、ビット線ＢＬの片側に配置された複数の第１の活性領域１１２に接続されている。そして、複数の第１の活性領域１１２は、ビット線ＢＬが延在する方向（ｙ方向）において、互いに所定の間隔を有して配置されている。
【００２３】
ビット線ＢＬの他の片側には、当該ビット線ＢＬに接続される複数のメモリセルＭＣ２１及びＭＣ２２が配置されている（図２及び図３参照）。メモリセルＭＣ２１及びＭＣ２２は、ビット線ＢＬの他の片側に配置された複数の第２の活性領域１１４に接続されている。そして、複数の第２の活性領域１１４は、ｙ方向において、互いに所定の間隔を有して配置されている。
【００２４】
第１の活性領域１１２及び第２の活性領域１１４は、それぞれ、ｙ方向が長手方向となる、矩形に近い形状を有している。また、第１の活性領域１１２及び第２の活性領域１１４は、長手方向において、一方の端部１１６及び他方の端部１１８を有している（図３参照）。一方の端部１１６及び他方の端部１１８は、それぞれｎ型ＭＯＳトランジスタＴＲのソース又はドレインとなる領域である。
【００２５】
第１の活性領域１１２及び第２の活性領域１１４は、その一部がｙ方向において互いに重なっている。具体的には、第１の活性領域１１２及び第２の活性領域１１４は、第１の活性領域１１２の一方の端部１１６が、当該端部１１６が隣接する第２の活性領域１１４の他方の端部１１８と、ｙ方向において重なるように配置されている。また、当該第１の活性領域１１２の一方の端部１１６は、当該第２の活性領域１１４の他方の端部１１８と、ｙ方向と交差する方向（ｘ方向）において、所定の間隔を有して配置されている。
【００２６】
また、第１の活性領域１１２及び第２の活性領域１１４は、第１の活性領域１１２の他方の端部１１８が、当該端部１１８が隣接する第２の活性領域１１４の一方の端部１１６と、ｙ方向において重なるように配置されている。また、当該第１の活性領域１１２の他方の端部１１８は、当該第２の活性領域１１４の一方の端部１１６と、ｘ方向において、所定の間隔を有して配置されている。
【００２７】
すなわち、本実施形態において、複数の第１の活性領域１１２及び複数の第２の活性領域１１４は、ビット線ＢＬを挟んで、その両端が互いに重なるように交互に配置されている。なお、複数の第１の活性領域１１２及び複数の第２の活性領域１１４は、絶縁層７０を介して互いに絶縁（素子分離）されている。
【００２８】
第１の活性領域１１２及び第２の活性領域１１４の一方の端部１１６の上層には、強誘電体キャパシタＣ１１及びＣ２１が設けられている（図４参照）。各強誘電体キャパシタは、下部電極５０、強誘電体層５２及び上部電極５４の積層構造を有している。また、他方の端部１１８の上層には、強誘電体キャパシタＣ１２及びＣ２２が設けられている。強誘電体キャパシタＣ１１及びＣ２１は、それぞれ下部電極５０がプラグ５６を介して第１の活性領域１１２及び第２の活性領域１１４の一方の端部１１６に接続されている。また、強誘電体キャパシタＣ１２及びＣ２２は、それぞれ下部電極５０がプラグ５８を介して第１の活性領域１１２及び第２の活性領域１１４の他方の端部１１８に接続されている。
【００２９】
ビット線ＢＬは、その両側に配置された第１の活性領域１１２及び第２の活性領域１１４において、一方の端部１１６と他方の端部１１８との間の領域に接続されている。本実施形態において、ビット線ＢＬは、第１の活性領域１１２と第２の活性領域１１４との間に配置されているが、第１の活性領域１１２及び第２の活性領域１１４と接続される領域と重なるように、その一部がｘ方向に突出している。すなわち、当該一部が、当該領域の上層に位置している。そして、当該一部が、プラグ６４、６６及び６８を介して当該領域に接続され、ビット線ＢＬが第１の活性領域１１２及び第２の活性領域１１４に接続される。
【００３０】
ワード線ＷＬ１は、第１の活性領域１１２において、一方の端部１１６とプラグ６４との間を通って、ｘ方向に配置されている。また、ワード線ＷＬ２は、第１の活性領域１１２において、他方の端部１１８とプラグ６４との間を通って、ｘ方向に配置されている。ワード線ＷＬ１及びＷＬ２は、メモリセルＭＣ１１及びＭＣ１２のｎ型ＭＯＳトランジスタＴＲのゲートを構成している。
【００３１】
ワード線ＷＬ１及びＷＬ２は、それらが通る第１の活性領域１１２に隣接する２つの第２の活性領域１１４の間を通るように配置されている。すなわち、ワード線ＷＬ１及びＷＬ２は、第１の活性領域１１２以外の領域において、絶縁層７０の上層に配置されている。
【００３２】
また、第１の活性領域１１２におけるワード線ＷＬ１とＷＬ２との間隔は、上記２つの第２の活性領域の間におけるワード線ＷＬ１とＷＬ２との間隔より広い。すなわち、ワード線ＷＬ１及びＷＬ２は、一定の周期で、ｙ方向及びそれと反対方向に交互に曲がりながら、全体としてｘ方向に延在するように配置されている。
【００３３】
ワード線ＷＬ３は、第２の活性領域１１４において、一方の端部１１６とプラグ６４との間を通って、ｘ方向に配置されている。また、ワード線ＷＬ４は、第２の活性領域１１４において、他方の端部１１８とプラグ６４との間を通って、ｘ方向に配置されている。ワード線ＷＬ３及びＷＬ４は、メモリセルＭＣ２１及びＭＣ２２のｎ型ＭＯＳトランジスタＴＲのゲートを構成している。
【００３４】
ワード線ＷＬ３及びＷＬ４は、それらが通る第２の活性領域１１４に隣接する２つの第１の活性領域１１２の間を通るように配置されている。すなわち、ワード線ＷＬ３及びＷＬ４もまた、第２の活性領域１１４以外の領域において、絶縁層７０の上層に配置されている。
【００３５】
また、第２の活性領域１１４におけるワード線ＷＬ３とＷＬ４との間隔は、上記２つの第１の活性領域１１２の間におけるワード線ＷＬ３とＷＬ４との間隔より広い。すなわち、ワード線ＷＬ３及びＷＬ４も、ワード線ＷＬ１及びＷＬ２と同様に、一定の周期で、ｙ方向及びそれと反対方向に交互に曲がりながら、全体としてｘ方向に延在するように配置されている。
【００３６】
なお、ワード線ＷＬ１、ＷＬ２、ＷＬ３及びＷＬ４が曲がる角度は任意である。また、ｙ方向における第１の活性領域１１２間の間隔及び複数の第２の活性領域の間隔を、本実施形態における間隔よりも広くして、各ワード線ＷＬがｘ方向において略直線状に配置するようにしてもよい。
【００３７】
プレート線ＰＬ１は、第１の活性領域１１２の上層に設けられた強誘電体キャパシタＣ１１及び第２の活性領域１１４の上層に設けられた強誘電体キャパシタＣ２２の上層を通過するように、ｘ方向に配置されている。そして、プレート線ＰＬ１は、強誘電体キャパシタＣ１１の直上においてプラグ６０を介して強誘電体キャパシタＣ１１の上部電極５４に接続されている。
【００３８】
また、プレート線ＰＬ２は、第１の活性領域１１２の上層に設けられた強誘電体キャパシタＣ１２及び第２の活性領域１１４の上層に設けられた強誘電体キャパシタＣ２１の上層を通過するように、ｘ方向に配置されている。そして、プレート線ＰＬ２は、強誘電体キャパシタＣ２２の直上において、プラグ６０を介して強誘電体キャパシタＣ２２の上部電極５４に接続されている。
【００３９】
図５は、メモリセルアレイ１１０のレイアウトの他の例を示す図である。本例において、各ビット線ＢＬに両側に配置される第１の活性領域１１２及び第２の活性領域１１４は、図３に示した例と略同じ配置をしているが、所定のビット線ＢＬが接続される第１の活性領域１１２は、当該所定のビット線ＢＬに隣接する他のビット線ＢＬに接続される第２の活性領域１１４と、ｙ方向において略同じ位置に配置される。また、当該所定のビット線ＢＬが接続される第２の活性領域１１４は、当該他のビット線ＢＬに接続される第１の活性領域１１２と、ｙ方向において略同じ位置に配置される。本例によれば、各ワード線ＷＬが曲がる箇所を減らすことができるので、プロセス上の不良や疲労による不良の発生を低減させることができる。
【００４０】
本実施形態によれば、ビット線ＢＬに対応する強誘電体キャパシタが接続された第１の活性領域１１２及び第２の活性領域１１４を、それぞれビット線ＢＬの両側に配置して、かつ、第１の活性領域１１２及び第２の活性領域１１４が、ｙ方向、すなわち、ビット線ＢＬの延在方向において重なるように配置されることとなる。従って、本実施形態によれば、ビット線ＢＬの延在する方向におけるサイズが小さい強誘電体メモリ装置を提供することができる。特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ＩＣに用いた場合には、ビット線ＢＬの間隔を外部の表示体の間隔に対応させるとともに、ビット線ＢＬの延在方向において表示用駆動ＩＣのサイズを縮小できる。すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
【００４１】
本実施形態によれば、ビット線ＢＬの長さを短くできるため、ビット線ＢＬの配線容量を低減させることができる。ひいては、センスアンプの動作マージンを大きく確保することができ、また、強誘電体メモリ装置の消費電力を低減させることができ、さらには、ビット線ＢＬに重畳するノイズを低減させることができる。
【００４２】
本実施形態によれば、ビット線ＢＬの延在方向において、第１の活性領域１１２及び第２の活性領域１１４の両方の端部が互いに重なることとなるので、ビット線ＢＬの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００４３】
本実施形態によれば、第１の活性領域１１２及び第２の活性領域１１４の端部はｙ方向において互いに重なっており、各強誘電体キャパシタは当該端部に接続されることとなる。従って、本実施形態によれば、各強誘電体キャパシタに接続される第１のプレート線ＰＬ１及び第２のプレート線ＰＬ２を、略直線状、又は、曲線部や角部の少ない形状とすることができるので、第１のプレート線ＰＬ１及び第２のプレート線ＰＬ２の負荷を低減させることができる。
【００４４】
本実施形態によれば、第１のプレート線ＰＬ１に接続される各強誘電体キャパシタは、それぞれ異なるワード線ＷＬにより駆動されるので、第１の活性領域１１２及び第２の活性領域１１４がｙ方向において重なるように配置しても、メモリセルＭＣを容易に選択することができる。また、本実施形態によれば、プレート線の本数を減らすことができ、さらには、プレート線の電圧を制御するプレート線制御部１３０の面積も低減させることができる。
【００４５】
本実施形態によれば、ｙ方向における複数の第１の活性領域１１２及び複数の第２の活性領域１１４の間隔をさらに狭くすることができるので、ビット線ＢＬの延在する方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００４６】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る表示用駆動ＩＣの構成を示す図である。
【図２】メモリセルアレイ１１０の構成を示す回路図である。
【図３】メモリセルアレイ１１０のレイアウト図である。
【図４】図３におけるメモリセルアレイの断面図である。
【図５】メモリセルアレイ１１０のレイアウトの他の例を示す図である。
【符号の説明】
【００４８】
５０・・・下部電極、５２・・・強誘電体層、５４・・・上部電極、７０・・・絶縁層、１１０・・・メモリセルアレイ、１１２・・・第１の活性領域、１１４・・・第２の活性領域、１１６・・・一方の端部、１１８・・・他方の端部、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・ビット線制御部、１５０・・・ラッチ回路、１６０・・・表示駆動回路
【図１】
2007013011.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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