(57)【要約】【課題】  書き込み時間を短縮でき、低消費電力での書き込みが可能な、電気ヒューズモジュールを備えた半導体記憶装置を提供することを目的とする。【解決手段】  複数個の電気ヒューズコア101をそれぞれ設けた複数段の電気ヒューズブロック100を備え、各電気ヒューズブロック100にそれぞれ、各電気ヒューズコア101に対応して配置され、プログラムイネーブル信号FPGIを順次伝達し、プログラムイネーブル信号FPGIを電気ヒューズコア101のＮＭＯＳトランジスタ105へ出力するシフトレジスタ107からなるプログラム・シフトレジスタブロック103を設け、プログラム判定信号PBnに従ってプログラムを行う場合には、プログラム・シフトレジスタブロック103は、プログラムイネーブル信号FPGIを伝達し、プログラムを行わない場合には、プログラムイネーブル信号FPGIをスキップする。【選択図】      図１
2007048394.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができるｎ（ｎは２以上の整数）個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、
前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるプログラム・シフトレジスタブロックと、
前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタにおいてプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段
を設けること
を特徴とする電気ヒューズモジュールを備えた半導体記憶装置。
【請求項２】
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるデータ・シフトレジスタブロック
を設け、
前記伝達手段は、前記プログラム判定信号に従って、プログラムを行うとき、前記データ・シフトレジスタブロック内のシフトレジスタにおいてデータ信号を順次伝達し、データ信号を前記電気ヒューズコアのスイッチ手段へ出力し、プログラムを行い、次段の電気ヒューズブロックに伝達し、プログラムを行わない場合には、前記データ・シフトレジスタブロック内のシフトレジスタに対し前記データ信号をスキップして次段以降の電気ヒューズブロックに伝達すること
を特徴とする請求項１に記載の電気ヒューズモジュールを備えた半導体記憶装置。
【請求項３】
ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができるｎ（ｎは２以上の整数）個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、
前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるプログラム・シフトレジスタブロック
を設け、
前記プログラム・シフトレジスタブロックの各シフトレジスタを、前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラムイネーブル信号を、前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記プログラムイネーブル信号をスルーして次段のシフトレジスタへ伝達する構成とすること
を特徴とする電気ヒューズモジュールを備えた半導体記憶装置。
【請求項４】
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるデータ・シフトレジスタブロック
を設け、
前記データ・シフトレジスタブロックの各シフトレジスタを、前記プログラム判定信号に従って、プログラムを行うとき、前記データ信号を前記電気ヒューズコアのスイッチ手段を出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記データ信号をスルーして次段のシフトレジスタへ伝達する構成とすること
を特徴とする請求項３に記載の電気ヒューズモジュールを備えた半導体記憶装置。
【請求項５】
ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができるｎ（ｎは２以上の整数）個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、
前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるプログラム・シフトレジスタブロックと、
前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるデータ・シフトレジスタブロックと、
前記データ・シフトレジスタブロックの初段へ入力するデータ信号にプログラムの要否を判定する判定データあるいはそれに順ずるデータを含み、この判定データあるいはそれに順ずるデータを前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とし、このプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタに対してプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段
を設けること
を特徴とする電気ヒューズモジュールを備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍａｂｌｅ）メモリ、特に電流を導通することによりヒューズ素子を溶断してプログラムすることができる電気ヒューズモジュールを備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、電気ヒューズモジュール（電気ヒューズ装置）は、ポリシリコン等で形成された電気ヒューズ素子を用いて構成され、高周波半導体デバイスのトリミング用プログラムデバイス等の半導体集積回路（ＬＳＩ）に広く使用されていた。このような電気ヒューズ装置を内蔵した半導体集積回路において、電気ヒューズ素子は、バイポーラトランジスタを用いて１アンペア程度の大電流を流して溶断することによりプログラムされている。
【０００３】
近年、半導体集積回路においては、例えば特許文献１に開示されているように、ゲート材料としてポリシリコン上に金属材料をシリサイド化して形成し、ゲート材料を低抵抗化するプロセスが開発された。そこで、ゲート材料に電流を流すことにより、上面のシリサイド層を切断し、高抵抗化するような仕組みを利用した電気ヒューズ素子の技術が現れ出した。１３０ｎｍや９０ｎｍプロセス世代では電気ヒューズ素子に電流を導通させて溶断する際に、溶断に必要な瞬時電流は、電気ヒューズ素子１個あたり１０〜３０ミリアンペアである。
【０００４】
このような電気ヒューズ装置を高周波デバイスのトリミングデバイス等で使用する場合、電気ヒューズ素子の搭載数は、システムＬＳＩ、１チップあたり、せいぜい４〜８個であるため、テスタを用いて同時に１回で溶断可能であった。
【０００５】
また、上記のような、ポリシリコン上のシリサイドを切断するタイプの電気ヒューズ素子が、ＤＲＡＭやＳＲＡＭ等、ＲＡＭの欠陥のあるメモリを救済するために、従来から用いられていたメタルヒューズに代わり用いられるようになった。
【特許文献１】特表平１１−５１２８７９号（第３１頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
システムＬＳＩへ搭載するＲＡＭ冗長救済用の電気ヒューズ素子の搭載数は、１チップあたり、５００〜１０００個である。そのため、ＲＡＭの冗長救済用に電気ヒューズ装置を用いる場合、１０００本の電気ヒューズ素子を１回でプログラムしようとすると、１０アンペア程度の瞬時電流が必要となる（電気ヒューズ素子１個あたり１０〜３０ミリアンペア）。しかしながら、既存の汎用テスタでは、上記のようなプログラムに対応して、１０アンペアの電流を供給し、ＬＳＩチップ内部の電気ヒューズ装置へ１０アンペアの電流を集中的に流すことは困難であり、専用のテスタが必要となる。
【０００７】
また、これに対して、電気ヒューズ装置として、１０００個の電気ヒューズ回路ブロックを独立に持ち、各電気ヒューズ素子を順次１本ずつ溶断する仕組みとした場合でも、多数の制御端子を必要（電気ヒューズ回路ブロック１個当たり４個の制御端子を持つ場合、４０００個の制御端子が必要）とするため、システムＬＳＩへの搭載は不可能である。
【０００８】
このような専用のテスタが必要であるという課題、および多数の制御端子を必要することからシステムＬＳＩへの搭載は不可能であるという課題を解決する電気ヒューズモジュールを備えた半導体記憶装置として、図８と図９に示す構成が考えられる。図８と図９を参照しながら、前記課題を解決する電気ヒューズモジュールを備えた半導体記憶装置の回路を説明する。この電気ヒューズモジュールは、ＲＡＭ冗長救済用などのように電気ヒューズ素子を多数必要とする場合でも、それらの電気ヒューズ素子を容易にＬＳＩ内部に搭載することができるとともに、既存の汎用テスタを用いて容易に多数の電気ヒューズ素子を溶断してプログラムすることができる。
【０００９】
図８はＲＡＭ冗長救済用などに用いられる場合の電気ヒューズモジュールを備えた半導体記憶回路を構成する回路図であり、（複数）ｎ個（ｎは２以上の整数）のヒューズ素子を１つのモジュールとして構成した場合の電気ヒューズモジュールを示したものである。図８の電気ヒューズモジュールにおいて、１０１は電気ヒューズコア、１０３はｎ段のプログラム・シフトレジスタブロックである。
【００１０】
各電気ヒューズコア１０１はそれぞれ、一端が電源（ＶＤＤ）に接続された電気ヒューズ素子１０４と、電気ヒューズ素子１０４と直列に接続され、ソースが接地端子に接続され、電気ヒューズ素子１０４に電流を導通し電気ヒューズ素子１０４を溶断することによりプログラムするＮＭＯＳトランジスタ（スイッチ手段の一例）１０５と、プログラムデータ信号ＦＢｍＴｉ（ｉ＝１〜ｎ）とプログラム・シフトレジスタブロック１０３からのプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）とを入力とし、出力をＮＭＯＳトランジスタ１０５のゲートに入力するプログラム信号ＩＮｍＴｉ（ｉ＝１〜ｎ）とする２入力ＡＮＤ回路１０６から構成されている。
【００１１】
プログラム・シフトレジスタブロック１０３は、ｎ段のシフトレジスタ１０７から構成されており、これらシフトレジスタ１０７は、初段にプログラムイネーブル信号ＦＰＧＩが入力され、１段目からｎ段目まで、前段の出力を次段の入力に接続する（プログラムイネーブル伝達信号ＰＡｍＴ１〜ＰＡｍＴｎ）構成でシリアルにつながれている。また、プログラムクロック信号ＰＣＫは、プログラム・シフトレジスタブロック１０３の各シフトレジスタ１０７の１段目からｎ段目まで全て共通に接続されている。さらに、プログラム・シフトレジスタブロック１０３内のｎ段の各シフトレジスタ１０７から出力されるプログラムイネーブル信号ＰＢｍＴ１〜ＰＢｍＴｎはそれぞれ、１段目からｎ段目までの電気ヒューズコア１０１のプログラムイネーブル信号として１本ずつ接続されている。
【００１２】
次に、図９を用いて、図８のシフトレジスタ１０７の具体的な回路構成について説明する。
図９は図８に示すシフトレジスタ１０７のｉ段目の構成を示す回路図である。図９のシフトレジスタ１０７は、ＣＭＯＳゲート回路５０６と、ＣＭＯＳゲート回路５０６の出力を入力とするインバータ回路５０７と、トライステート型インバータ回路５０８と、ＣＭＯＳゲート回路５０９と、ＣＭＯＳゲート回路５０９の出力を入力とし、出力をプログラムイネーブル伝達信号Ａｉとプログラムイネーブル信号ＰＢｍＴｉとするインバータ回路５１０と、トライステート型インバータ回路５１１から構成されている。
【００１３】
前記ＣＭＯＳゲート回路５０６は、ＰＭＯＳトランジスタのゲートがクロック信号ＣＫ（図８ではプログラムクロック信号ＰＣＫに対応）に接続され、ＮＭＯＳトランジスタのゲートがクロック信号ＣＫの反転信号ＮＣＫに接続され、入力が（ｉ−１）段目の出力であるプログラムイネーブル伝達信号Ａｉ−１（図８では、ＰＡｍＴｉ−１に対応）に接続される。
【００１４】
また前記トライステート型インバータ回路５０８は、インバータ回路５０７の出力を入力とし、クロック信号ＣＫを制御信号（Ｈｉｇｈでイネーブル）とし、出力をＣＭＯＳゲート回路５０６の出力とインバータ回路５０７の入力の接続点に接続する。
【００１５】
前記ＣＭＯＳゲート回路５０９は、ＰＭＯＳトランジスタのゲートがクロック信号ＣＫの反転信号ＮＣＫに接続され、ＮＭＯＳトランジスタのゲートがクロック信号ＣＫに接続され、入力がインバータ回路５０７の出力に接続される。
【００１６】
また前記トライステート型インバータ回路５１１は、インバータ回路５１０の出力を入力とし、クロック信号ＣＫの反転信号ＮＣＫを制御信号（Ｈｉｇｈでイネーブル）とし、出力をＣＭＯＳゲート回路５０９の出力とインバータ回路５１０の入力の接続点に接続する。
【００１７】
以上のように構成された電気ヒューズモジュールの動作について、図１０を参照しながら以下に説明する。
図１０は図８の電気ヒューズモジュールの動作を示す波形図である。
【００１８】
まず、電気ヒューズコア１０１のｉ段目の動作について説明する。
電気ヒューズ素子１０４をプログラム（溶断）する際、プログラムしたい電気ヒューズ素子１０４に対応するプログラムデータＦＢｍＴｉをＨｉｇｈ（Ｈ）にし、プログラムしたくない電気ヒューズ素子に対応するプログラムデータＦＢｍＴｉをＬｏｗ（Ｌ）にして、２入力ＡＮＤ回路１０６の一方の入力端子に入力しておく。あるタイミングで実際にプログラムするには、プログラムイネーブル信号ＰＢｍＴｉをパルス信号として、２入力ＡＮＤ回路１０６のもう一方の入力端子に入力する。
【００１９】
プログラムイネーブル信号ＰＢｍＴｉがＨである間だけプログラムが可能であり、プログラムデータＦＢｍＴｉがＨである場合、２入力ＡＮＤ回路１０６の出力ＩＮｍＴｉはＨとなり、ＮＭＯＳトランジスタ１０５がオンされ、電気ヒューズ素子１０４に電流が流れることによって、電気ヒューズ素子１０４は溶断される。一方、プログラムデータＦＢｍＴｉがＬである場合は、プログラムイネーブル信号ＰＢｍＴｉがＨであっても２入力ＡＮＤ回路１０６の出力ＩＮｍＴｉはＬとなり、ＮＭＯＳトランジスタ１０５はオフされており、電気ヒューズ素子１０４には電流が流れず、電気ヒューズ素子１０４は溶断されない。
【００２０】
ここで、電気ヒューズモジュール全体の動作としてみた場合について以下に説明する。
例えば、まず始めに、ｎ個の電気ヒューズコア１０１に対して、１〜ｎ個目まで（１，０，…，１）とプログラムする場合、（ＦＢｍＴ１，ＦＢｍＴ２，…，ＦＢｍＴｎ）＝（１，０，…，１）と入力しておく。
【００２１】
次に、プログラム・シフトレジスタブロック１０３の初段に初期のプログラムイネーブル信号ＦＰＧＩを、プログラムクロック信号ＰＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬからＨに立ち上げる。初段シフトレジスタには、信号ＰＣＫがＬの間に、ＣＭＯＳゲート回路５０６（図９の回路図参照）がオンされ、信号ＦＰＧＩのＨが入力される。信号ＰＣＫがＬからＨに立ち上がると、ＣＭＯＳゲート回路５０６はオフされ、インバータ回路５０７およびトライステート型インバータ回路５０８によりラッチされ、インバータ回路５０７の出力にＬが出力される。また、ＣＭＯＳゲート回路５０９がオンされることにより、プログラムイネーブル信号ＰＢｍＴ１、およびプログラムイネーブル伝達信号ＰＡｍＴ１にはＨが出力される。信号ＦＰＧＩは、信号ＰＣＫがＨの区間にＬへ立ち下げられる。
【００２２】
次に、信号ＰＣＫがＨからＬに立ち下がると、再びＣＭＯＳゲート回路５０６がオンし、信号ＦＰＧＩのＬが入力される。ＣＭＯＳゲート回路５０９はオフし、インバータ回路５１０およびトライステート型インバータ回路５１１によりラッチされ、プログラムイネーブル信号ＰＢｍＴ１、およびプログラムイネーブル伝達信号ＰＡｍＴ１はＨで保持される。信号ＰＣＫがＬの区間に、２段目のシフトレジスタの入力にはプログラムイネーブル伝達信号ＰＡｍＴ１＝Ｈが入力される。
【００２３】
上述したように、プログラムクロック信号ＰＣＫの周期的なクロック動作を繰り返す毎に、信号ＰＣＫの１周期分の幅を持つパルス信号として、プログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）が順次生成され、同様にプログラムイネーブル伝達信号ＰＡｍＴｉ（ｉ＝１〜ｎ）が順次次段のシフトレジスタ１０７に伝達されていく。
【００２４】
電気ヒューズコア１０１の２入力ＡＮＤ回路１０６にプログラムイネーブル信号ＰＢｍＴｉのパルス信号が入力されると、先に述べたようにプログラムが可能な状態になるので、プログラムデータ（ＦＢｍＴ１，ＦＢｍＴ２，…，ＦＢｍＴｎ）＝（１，０，…，１）に合わせて、２入力ＡＮＤ回路１０６の出力ＩＮｍＴｉ（ｉ＝１〜ｎ）の状態が、信号ＰＣＫの立ち上がりエッジに合わせて決まっていく。図１０では、２入力ＡＮＤ回路１０６の出力ＩＮｍＴ１がＨになり、そのパルス幅の区間だけＮＭＯＳトランジスタ１０５がオンし、１個目の電気ヒューズ素子１０４が溶断される。また、２入力ＡＮＤ回路１０６の出力ＩＮｍＴ２はＬになり、ＮＭＯＳトランジスタ１０５はオフし、２個目の電気ヒューズ素子１０４は溶断されない。ＩＮｍＴｎは、ＩＮｍＴ１と同様であり、ｎ個目の電気ヒューズ素子１０４は溶断される。
【００２５】
このように、プログラム・シフトレジスタブロック１０３を用いて転送されるプログラムイネーブル信号ＰＢｍＴｉのパルス信号を用い、電気ヒューズ素子１０４を１本ずつ溶断することで、専用テスタを使用することなく、既存の汎用テスタを用いて溶断することができ、しかも、シフトレジスタ１０３をシリアルに接続することで、少ない端子数で構成でき、システムＬＳＩへ搭載することができるという電気ヒューズモジュールを実現することができる。
【００２６】
さて、近年、１回書き込み用途のＯＴＰメモリの利用可能性が広がりつつある。
例えば、機器固有のシステム設定を記録できるシステムＬＳＩチップ、情報の保護を行うセキュアＩＤ機能を持ったＳＤカード等のメモリーカード、ロット番号、チップの座標位置、出荷工程での検査記録等を各チップ毎に記録し、不良解析等のトレースを可能とするチップＩＤ機能を持った半導体チップ、物流管理や航空手荷物の識別などのトラッキングを目的としたＩＣタグなどの用途が挙げられる。例えば、物流管理ではＩＣタグ対応の棚を置くことで手に取る・戻す・試着するなど，販売前の商品の動きをつかみ，商品の需要予測を立てたり、航空手荷物の識別では空港での手荷物の経路を監視することによってセキュリティを強化し、ハイジャックなどの犯罪を未然に防ぐなどの用途が考えられる。
【００２７】
これらの用途に用いられるＯＴＰメモリは、１ｋ〜１０ｋｂｉｔ程の中容量が考えられる。また、大量に利用されるため、商品の原価、サービスのコストなどに影響を与えない程度に安価に製造できる必要がある。
【００２８】
また、先端プロセスのシステムＬＳＩへ混載される場合などは、ＳＲＡＭやＲＯＭのようにロジックベースでオン・タイムに開発ができなければならない。フラッシュメモリのように別プロセスが必要でその開発が最先端プロセスから数世代遅れるような不揮発性メモリは書き換えが可能であっても、導入のタイミング、製造コスト等を勘案すると最先端のプロセスを利用したニーズに対応することができない。
【００２９】
以上のようなニーズに適するメモリとして、ＯＴＰ用途に電気ヒューズを用いることが考えられる。電気ヒューズは、ポリシリコン上のシリサイドの溶断を利用するため、フラッシュメモリのような別プロセスを必要とせず、ロジックベースの設計が可能である。別プロセスを必要としないため、先端プロセスでの設計が可能となり、最先端のシステムＬＳＩにセキュアＩＤ機能を搭載したり、先端プロセスの製造工程を管理することができるチップＩＤ機能等、オン・タイムに安価に搭載することができる。
【００３０】
ところで、電気ヒューズ回路を上記のような用途のＯＴＰメモリとして利用しようとする場合、全領域に初期に一括で書き込むような用途だけでなく、アクション毎に空き領域へ追記していくような用途や、それに伴うベリファイが行われることが想定される。
【００３１】
またテスタを用いた書き込みだけでなく、民生機器などでポストパッケージプログラムが行われたり、また携帯機器での利用等も想定すると、高速で低消費電力の書き込みができる必要がある。
【００３２】
しかし、図８に示す電気ヒューズモジュールは、端子数を少なく多数の電気ヒューズ素子１０４を搭載するために、プログラムイネーブル信号の伝達に順次直列に接続したシフトレジスタ１０７を用い、全シフトレジスタを介して順次シリアル転送する構成であることから、上記のようなプログラムの追加、追記型の書き込みを行う場合でも、プログラムイネーブル信号ＦＰＧＩを全ビット数分の段数のシフトレジスタ１０７を介して伝達しなければならない。そのため、書き込みに非常に時間が掛かってしまう。民生機器等に搭載され、ポストパッケージでのプログラムでは、より高速な書き込み(プログラム後に他の機能ブロックが動作できるまでの待ち時間を短くするためなど)と、低消費電力動作が求められる。
【００３３】
例えば、全容量１０ｋｂｉｔのメモリの、ある空き領域に１６ｂｉｔだけ追記したい場合でも、現状、全シフトレジスタ１０７を介してプログラムイネーブル信号を伝達するので、約１０ｍｓｅｃ掛かってしまう（１ｂｉｔあたりのプログラムに１μｓｅｃ掛かると想定した場合）。
【００３４】
そこで、本発明は、例えば、セキュアＩＤなどの民生機器への搭載も可能なＯＴＰメモリとして電気ヒューズを用いる場合に、書き込み時間の短縮を行うとともに、低消費電力での書き込みを可能とする電気ヒューズモジュールを備えた半導体記憶装置を提供することを目的としたものである。
【課題を解決するための手段】
【００３５】
前述した目的を達成するために、本発明の請求項１に記載の電気ヒューズモジュールを備えた半導体記憶装置は、ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができるｎ（ｎは２以上の整数）個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるプログラム・シフトレジスタブロックと、前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタにおいてプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段を設けることを特徴とする。
【００３６】
以上により、プログラムを行う電気ヒューズブロックのみ、前記プログラム・シフトレジスタブロック内のシフトレジスタにおいてプログラムイネーブル信号が順次伝達され、プログラムが行われ、プログラムを行わない電気ヒューズブロックではプログラムイネーブル信号がスキップされ、直接伝達されず、プログラムイネーブル信号は次段以降の電気ヒューズブロックに伝達される。よって、データのプログラム時間を短縮でき、しかも、プログラム動作に伴う消費電力を削減できる。またベリファイ動作のときに、プログラムがされていない電気ヒューズブロックをスキップすることが可能となり、チェック時間を削減できる。
【００３７】
また、本発明の請求項２に記載の電気ヒューズモジュールを備えた半導体記憶装置は、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるデータ・シフトレジスタブロックを設け、
前記伝達手段は、前記プログラム判定信号に従って、プログラムを行うとき、前記データ・シフトレジスタブロック内のシフトレジスタにおいてデータ信号を順次伝達し、データ信号を前記電気ヒューズコアのスイッチ手段へ出力し、プログラムを行い、次段の電気ヒューズブロックに伝達し、プログラムを行わない場合には、前記データ・シフトレジスタブロック内のシフトレジスタに対し前記データ信号をスキップして次段以降の電気ヒューズブロックに伝達することを特徴とする。
【００３８】
以上により、プログラムを行う電気ヒューズブロックのみ、前記データ・シフトレジスタブロック内のシフトレジスタにおいてデータ信号が順次伝達され、プログラムが行われ、プログラムを行わない電気ヒューズブロックではデータ信号がスキップされ直接伝達さず、データ信号が次段以降の電気ヒューズブロックに伝達される。よって、データ信号の転送時間を短縮でき、しかも、データ信号の転送動作に伴う消費電力を削減できる。またベリファイ動作のときに、プログラムがされていない電気ヒューズブロックをスキップすることが可能となり、チェック時間を削減できる。さらに、データ・シフトレジスタブロックの採用により、データ信号の転送用に必要な端子数が減少し、チップの搭載時に有利となる。
【００３９】
また、本発明の請求項３に記載の電気ヒューズモジュールを備えた半導体記憶装置は、ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができるｎ（ｎは２以上の整数）個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるプログラム・シフトレジスタブロックを設け、
前記プログラム・シフトレジスタブロックの各シフトレジスタを、前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラムイネーブル信号を、前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記プログラムイネーブル信号をスルーして次段のシフトレジスタへ伝達する構成とすることを特徴とする。
【００４０】
以上により、プログラム・シフトレジスタブロックの各レジスタにおいて、プログラムを行うときプログラムイネーブル信号が電気ヒューズコアのスイッチ手段へ出力されプログラムが行われ、次段のシフトレジスタへ伝達され、プログラムを行わないとき、プログラムイネーブル信号はスルーされて次段のシフトレジスタへ伝達される。よって、データのプログラム時間を短縮でき、しかも、プログラム動作に伴う消費電力を削減できる。またベリファイ動作のときに、プログラムがされていない電気ヒューズコアをスキップすることが可能となり、チェック時間を削減できる。
【００４１】
また、本発明の請求項４に記載の電気ヒューズモジュールを備えた半導体記憶装置は、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるデータ・シフトレジスタブロックを設け、前記データ・シフトレジスタブロックの各シフトレジスタを、前記プログラム判定信号に従って、プログラムを行うとき、前記データ信号を前記電気ヒューズコアのスイッチ手段を出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記データ信号をスルーして次段のシフトレジスタへ伝達する構成とすることを特徴とする。
【００４２】
以上により、データ・シフトレジスタブロックの各レジスタにおいて、プログラムを行うときデータ信号が電気ヒューズコアのスイッチ手段へ出力され、プログラムが行われ、次段のシフトレジスタへ伝達され、プログラムを行わないとき、データ信号はスルーされて次段のシフトレジスタへ伝達される。よって、データ信号の転送時間を短縮でき、しかも、データ信号の転送動作に伴う消費電力を削減できる。またベリファイ動作のときに、プログラムがされていない電気ヒューズコアをスキップすることが可能となり、チェック時間を削減できる。
【００４３】
また、本発明の請求項５に記載の電気ヒューズモジュールを備えた半導体記憶装置は、ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができるｎ（ｎは２以上の整数）個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるプログラム・シフトレジスタブロックと、前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するｎ段のシフトレジスタからなるデータ・シフトレジスタブロックと、前記データ・シフトレジスタブロックの初段へ入力するデータ信号にプログラムの要否を判定する判定データあるいはそれに順ずるデータを含み、この判定データあるいはそれに順ずるデータを前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とし、このプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタに対してプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段を設けることを特徴とする。
【００４４】
以上により、前記データ・シフトレジスタブロックの初段へ入力するデータ信号にプログラムの要否を判定する判定データあるいはそれに順ずるデータが含まれ、この判定データあるいはそれに順ずるデータが電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とされ、このプログラム判定信号に基づいてプログラムを行う電気ヒューズブロックのみ、前記プログラム・シフトレジスタブロック内のシフトレジスタにおいてプログラムイネーブル信号が順次伝達され、プログラムが行われ、プログラムを行わない電気ヒューズブロックではプログラムイネーブル信号がスキップされ直接伝達されず、プログラムイネーブル信号は次段以降の電気ヒューズブロックに伝達される。よって、データのプログラム時間を短縮でき、しかも、プログラム動作に伴う消費電力を削減できる。またベリファイ動作のときに、プログラムがされていない電気ヒューズブロックをスキップすることが可能となり、チェック時間を削減できる。さらに、判定データあるいはそれに順ずるデータを電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とすることにより、別途プログラム判定信号を設ける必要がなく、制御すべき信号数を削減することができる。
【発明の効果】
【００４５】
本発明の電気ヒューズモジュールを備えた半導体記憶装置は、必要な電気ヒューズブロックのみにプログラムを行うことにより、データのプログラム時間を短縮でき、しかも、プログラム動作に伴う消費電力を削減できる。
【００４６】
また必要な電気ヒューズブロックのみにプログラムを行うことにより、データ信号の転送時間を短縮でき、しかも、データ信号の転送動作に伴う消費電力を削減できる。
また、電気ヒューズブロックに入力するデータ信号にプログラムの要否を判定する判定データ、あるいはそれに順ずるデータを含む場合、その判定データをプログラム判定信号に用いることによって、別途プログラム判定信号を設ける必要がなく、制御すべき信号数を削減することができる。
【００４７】
以上の結果、例えば、セキュアＩＤなどの機能をもつ民生機器への搭載も可能なＯＴＰメモリとして電気ヒューズを用いる場合に、書き込み時間の短縮を行うとともに、低消費電力での書き込みが可能となる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施の形態１］
図１は本実施の形態１における電気ヒューズモジュールを備えた半導体記憶装置の構成を示す回路図であり、複数個のヒューズ素子を搭載した電気ヒューズモジュールを示している。
【００４９】
図１の電気ヒューズモジュールにおいて、１００は複数段（ｐ段）の電気ヒューズブロックである。（図では、３段目以降は省略。）
電気ヒューズブロック１００において、初段、および２段目以降はデータクロック信号ＦＳＣＫ、プログラムクロック信号ＰＣＫを共通の入力とし、初段はデータ信号ＦＳＩ、プログラムイネーブル信号ＦＰＧＩを入力とし、出力を各々の転送後の信号ＦＳＩ０、ＦＰＧＩ０とし、２段目以降、順次、入力はＦＳＩｍ、ＦＰＧＩｍ、出力はＦＳＩ(ｍ＋１)、ＦＰＧＩ(ｍ＋１)；（ｍ＝０〜ｐ−１）である。
【００５０】
また、電気ヒューズブロック１００は、ｎ個の電気ヒューズコア１０１と、ｎ段のデータ・シフトレジスタブロック１０２と、ｎ段のプログラム・シフトレジスタブロック１０３と、伝達手段（詳細は後述する）から構成されている。
【００５１】
また、各電気ヒューズブロック１００には、該当の電気ヒューズブロック１００に対して、プログラムの要否を判定するプログラム判定信号ＰＢｍ（ｍは電気ヒューズブロック１００の段数）が入力されている。
【００５２】
電気ヒューズコア１０１は、図８の電気ヒューズコア１０１と同様であり、同一の構成に同一の番号を付している。また、図８でデータ信号ＦＢｍＴｉ、プログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）の信号名のｍは、図１では、電気ヒューズブロック１００の段数を意味する。例えば、１段目電気ヒューズブロック内のプログラム・シフトレジスタブロック２段目から出力されるプログラムイネーブル信号はＰＢ０Ｔ１となる。
「ｎ段のデータ・シフトレジスタブロック」
データ・シフトレジスタブロック１０２は、ｎ段のシフトレジスタ１０７により構成され、シフトレジスタ１０７の初段に、ＡＮＤ回路１１０の出力信号ＦＡｍＳＴ（ｍは電気ヒューズブロック１００の段数）を入力し、１段目からｎ段目まで、前段の出力を次段の入力に接続する（データ伝達信号ＦＡｍＴ０〜ＦＡｍＴｎ；ｍは電気ヒューズブロック１００の段数）構成でシリアルにつながれている。また、データクロック信号ＦＳＣＫは、シフトレジスタ１０２の１段目からｎ段目まで全て共通に接続されている。さらに、シフトレジスタ１０２から出力されるデータ信号ＦＢｍＴ０〜ＦＢｍＴｎは、各々、１段目からｎ段目までの電気ヒューズコア１０１のデータ信号として１本ずつ接続されている。
【００５３】
上記ＡＮＤ回路１１０は、初段ではデータ信号ＦＳＩ、プログラム判定信号ＰＢ０を入力とし、データ信号ＦＡ０ＳＴを出力とし、２段目はデータ信号ＦＳＩ０、プログラム判定信号ＰＢ１を入力とし、データ信号ＦＡ１ＳＴを出力とする。
【００５４】
またデータ・シフトレジスタブロック１０２の出力データ伝達信号ＦＡ０Ｔｎを入力とするトライステート・バッファ回路１１３が設けられており、このトライステート・バッファ回路１１３は、プログラム判定信号ＰＢｍを制御信号（Ｈｉｇｈでイネーブル）とし、データシフトレジスタ１０２の出力データ伝達信号ＦＡ０Ｔｎを入力とし、出力を次段の電気ヒューズブロックへ入力するデータ信号ＦＳＩｍ；（ｍ＝０〜ｐ）とする。
【００５５】
また、前記プログラム判定信号ＰＢｍを入力とし、出力をその反転信号ＮＰＢｍとするインバータ回路１１１が設けられ、このインバータ回路１１１の反転信号ＮＰＢｍを制御信号（Ｈｉｇｈでイネーブル）とする、トライステート・バッファ回路１１２と１２２が設けられている。
【００５６】
前記トライステート・バッファ回路１１２は、インバータ回路１１１の出力信号ＮＰＢｍを制御信号（Ｈｉｇｈでイネーブル）として、入力を初段はＦＳＩ、２段目以降はＦＳＩ(ｍ−１)；（ｍ＝１〜ｐ）とし、出力を次段の電気ヒューズブロック１０１へ入力するデータ信号ＦＳＩｍ；（ｍ＝０〜ｐ）とする。
「ｎ段のプログラム・シフトレジスタブロック」
プログラム・シフトレジスタブロック１０３は、ｎ段のシフトレジスタ１０７で構成され、初段にＡＮＤ回路１２０の出力信号ＰＡｍＳＴ（ｍは電気ヒューズブロック１００の段数）を入力し、１段目からｎ段目まで、前段の出力を次段の入力に接続する（プログラムイネーブル伝達信号ＰＡｍＴ０〜ＰＡｍＴｎ；ｍは電気ヒューズブロック１００の段数）構成でシリアルにつながれている。また、プログラムクロック信号ＰＣＫは、シフトレジスタ１０３の１段目からｎ段目まで全て共通に接続されている。さらに、シフトレジスタ１０３から出力されるプログラムイネーブル信号ＰＢｍＴ０〜ＰＢｍＴｎは、各々、１段目からｎ段目までの電気ヒューズコア１０１のプログラムイネーブル信号として１本ずつ接続されている。
【００５７】
上記ＡＮＤ回路１２０は、初段ではプログラムイネーブル信号ＦＰＧＩ、プログラム判定信号ＰＢ０を入力とし、プログラムイネーブル信号ＰＡ０ＳＴを出力とし、２段目はプログラムイネーブル信号ＦＰＧＩ０、プログラム判定信号ＰＢ１を入力とし、プログラムイネーブル伝達信号ＰＡ１ＳＴを出力とする。
【００５８】
またプログラム・シフトレジスタブロック１０３の出力プログラムイネーブル伝達信号ＰＡ０Ｔｎを入力とするトライステート・バッファ回路１２３が設けられており、このトライステート・バッファ回路１２３は、プログラム判定信号ＰＢｍを制御信号（Ｈｉｇｈでイネーブル）とし、プログラム・シフトレジスタブロック１０３の出力プログラムイネーブル伝達信号ＰＡ０Ｔｎを入力とし、出力を次段の電気ヒューズブロックへ入力するプログラムイネーブル信号ＦＰＧＩｍ；（ｍ＝０〜ｐ）とする。
【００５９】
また前記トライステート・バッファ回路１２２は、インバータ回路１１１の出力信号ＮＰＢｍを制御信号（Ｈｉｇｈでイネーブル）とし、入力を初段はプログラムイネーブル信号ＦＰＧＩ、２段目以降はＦＰＧＩ(ｍ−１)；（ｍ＝１〜ｐ）とし、出力を次段の電気ヒューズブロックへ入力するプログラムイネーブル信号ＦＰＧＩｍ；（ｍ＝０〜ｐ）とする。
【００６０】
前記伝達手段は、上記ＡＮＤ回路１１０，１２０、インバータ回路１１１、およびトライステート・バッファ回路１１２，１１３，１２２，１２３から構成されている。
「作用」
以上のように構成された電気ヒューズモジュールの動作について、図２を参照しながら以下に説明する。
【００６１】
図２は本実施の形態１の電気ヒューズモジュールの動作を示す波形図である。
電気ヒューズコア１０１のｉ段目の動作については、背景の技術の欄の説明と同様であるので省略する。ここで、初段（１段目）の電気ヒューズブロックへのデータ情報、及びプログラムイネーブル信号の転送をスキップし、２段目の電気ヒューズブロックに対してデータ情報、及びプログラムイネーブル信号の転送を行い、データ書き込み（プログラム）を行うものとする。図８と同様に、プログラムを行う２段目の電気ヒューズブロックにおいてｎ個の電気ヒューズコア１０１に対して、１〜ｎ個目までのデータ情報を（１，０，…，１）とプログラムするものとする。
【００６２】
上記目的のために、まずプログラム判定信号ＰＢ０、ＰＢ１をそれぞれ、L、およびHとする。
プログラムイネーブル信号ＦＰＧＩ、およびプログラムクロック信号ＰＣＫは、データ転送が完了するまで動作させずL固定とする。
【００６３】
電気ヒューズブロック１００の初段のＡＮＤ回路１１０の片側の入力信号ＰＢ０にLが入力され、データ信号ＦＳＩの入力の状態にかかわらず、データ・シフトレジスタブロック１０２の初段への入力ＦＡ０ＳＴはLとなる。よって、データ伝達信号ＦＡ０Ｔｉ、およびデータ信号ＦＢ０Ｔｉは時間の経過に関係なく常にLが出力される。
【００６４】
これに対し、プログラム判定信号ＰＢ０の入力によりインバータ回路１１１の出力信号ＮＰＢ０はHとなり、トライステート・バッファ回路１１２はイネーブル状態となり、データ信号ＦＳＩを入力とし、データ信号ＦＳＩ０を出力する。
【００６５】
プログラム判定信号ＰＢ１がHであるのでデータ信号ＦＳＩ０は信号ＦＡ１ＳＴに伝達される。
以上の動作により電気ヒューズブロック１００の初段に、データ信号ＦＳＩが入力されると、２段目の電気ヒューズブロック１００のシフトレジスタ１０２の初段に伝達される。ｎ段目にプログラムするデータ、つまり、Hを、データクロック信号ＦＳＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬからＨに立ち上げる。図８で説明したものと同様の動作で、シフトレジスタ１０７のクロック動作を行い、１〜ｎ段目までのデータ信号を伝達する。つまり、入力順序はｎ段目のデータ〜１段目のデータの順に伝達する。
【００６６】
最終的に、１〜ｎ段目のデータ信号ＦＢ１Ｔｉの出力は、（H，L，…，H）となる。このように、データ情報は、初段の電気ヒューズブロック１００のデータ・シフトレジスタブロックをスキップして、次段の電気ヒューズブロック１００に転送される。
【００６７】
データ転送完了後、同様に、プログラムイネーブル信号を転送し、入力したデータに対してプログラムを行う。
またデータ転送と同様に、プログラム判定信号ＰＢ０＝L、ＰＢ１＝Hにより、初段の電気ヒューズブロック１００のプログラム・シフトレジスタブロック１０２にはプログラムイネーブル信号ＦＰＧＩは伝達されず、ＰＡ０Ｔｉ、ＰＢ０Ｔｉは常にL出力となる。つまり、これにより、初段の電気ヒューズブロック１００の電気ヒューズコア１０１の電気ヒューズ素子１０４はプログラムが行われない。
【００６８】
これに対し、プログラム判定信号ＰＢ０の入力によりインバータ回路１１１の出力信号ＮＰＢ０はHとなり、トライステート・バッファ回路１２２はイネーブル状態となり、プログラムイネーブル信号ＦＰＧＩを入力とし、プログラムイネーブル信号ＦＰＧＩ０を出力する。
【００６９】
プログラム判定信号ＰＢ１がHであるのでプログラムイネーブル信号ＦＰＧＩ０は信号ＰＡ１ＳＴに伝達される。
以上の動作により電気ヒューズブロック１００の初段に、プログラムイネーブル信号ＦＰＧＩが入力されると、２段目の電気ヒューズブロックのシフトレジスタ１０３の初段に伝達される。
【００７０】
２段目の電気ヒューズブロックのシフトレジスタ１０３の初段にプログラムイネーブル信号ＦＰＧＩ０を、プログラムクロック信号ＰＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬからＨに立ち上げる。プログラムクロック信号ＰＣＫの周期的なクロック動作を繰り返す毎に、信号ＰＣＫの１周期分の幅を持つパルス信号として、プログラムイネーブル信号ＰＢ１Ｔｉ（ｉ＝１〜ｎ）が順次生成され、同様にプログラムイネーブル伝達信号ＰＡ１Ｔｉ（ｉ＝１〜ｎ）が順次次段のシフトレジスタに伝達されていく。
【００７１】
電気ヒューズコア１０１の２入力ＡＮＤ回路１０６にプログラムイネーブル信号ＰＢ１Ｔｉのパルス信号が入力されると、先に述べたようにプログラムが可能な状態になるので、データ信号（ＦＢ１Ｔ１，ＦＢ１Ｔ２，…，ＦＢ１Ｔｎ）＝（１，０，…，１）に合わせて、２入力ＡＮＤ回路１０６の出力ＩＮ１Ｔｉ（ｉ＝１〜ｎ）の状態が、信号ＰＣＫの立ち上がりエッジに合わせて決まっていく。図２では、ＩＮ１Ｔ０がＨになり、そのパルス幅の区間だけＮＭＯＳトランジスタ１０５がオンし、１個目の電気ヒューズ素子１０４が溶断される。また、ＩＮ１Ｔ１はＬになり、ＮＭＯＳトランジスタ１０５はオフし、２個目の電気ヒューズ素子１０４は溶断されない。ＩＮ１Ｔｎは、ＩＮ１Ｔ１と同様であり、（ｎ＋１）個目の電気ヒューズ素子１０４は溶断される。
【００７２】
このように、プログラムイネーブル信号ＦＰＧＩは、初段の電気ヒューズブロック１００のプログラム・シフトレジスタブロック１０２をスキップして、次段の電気ヒューズブロック１００に転送され、転送されたデータ信号に従って、順次プログラムイネーブル信号ＦＰＧＩｍが伝達されることでプログラムが行われる。
【００７３】
以上のように、伝達手段の作用によって、プログラム判定信号ＰＢｍに従ってプログラムを行うとき、データ・シフトレジスタブロック１０２内のシフトレジスタ１０７においてデータ信号ＦＳＩを順次伝達し、データ信号ＦＢｍＴｉを電気ヒューズコア１００のＡＮＤ回路１０６を介してＮＭＯＳトランジスタ１０５へ出力し、次段の電気ヒューズブロック１００へ伝達し、またプログラム・シフトレジスタブロック１０３内のシフトレジスタ１０７においてプログラムイネーブル信号ＦＰＧＩを順次伝達し、プログラムイネーブル信号ＰＢｍＴｉを電気ヒューズコア１０１のＡＮＤ回路１０６を介してＮＭＯＳトランジスタ１０５へ出力し、次段の電気ヒューズブロック１００へ伝達する。前記データ信号ＦＢｍＴｉおよびプログラムイネーブル信号ＰＢｍＴｉがともにオンとなることにより、ＮＭＯＳトランジスタ１０５が駆動され、電気ヒューズ素子１０４に電流が導通され電気ヒューズ素子１０４が溶断されてプログラムされる。
【００７４】
またプログラムを行わない場合には、データ・シフトレジスタブロック１０２内のシフトレジスタ１０７に対しデータ信号ＦＳＩをスキップして次段以降の電気ヒューズブロック１００に伝達し、またプログラム・シフトレジスタブロック１０３内のシフトレジスタ１０７に対してプログラムイネーブル信号ＦＰＧＩをスキップして次段以降の電気ヒューズブロック１００に伝達する。
【００７５】
その結果、ある空き領域の特定のデータブロックに書き込み（プログラム）を行うような場合に、データ信号転送時間、およびプログラムイネーブル信号転送時間を短縮することができ、しかもそれに伴う伝達動作により生じる消費電力を抑えることができるという優れた電気ヒューズモジュールを実現することができる。またベリファイ動作のときに、プログラムがされていない電気ヒューズブロック１０１をスキップすることが可能となり、チェック時間を削減できる。さらに、データ・シフトレジスタブロック１０２の採用により、データ信号の転送用に必要な端子数を減少でき、チップの搭載時に有利とすることができる。
［実施の形態２］
図３は本実施の形態２の電気ヒューズモジュールを備えた半導体記憶装置の構成を示す回路図であり、複数個のヒューズ素子を搭載した電気ヒューズモジュールを示したものである。
【００７６】
図２の電気ヒューズモジュールにおいて、２００は複数段（ｐ段）の電気ヒューズブロックである。（図では、３段目以降は省略。）
電気ヒューズブロック２００において、初段、および２段目以降はデータクロック信号ＦＳＣＫ、プログラムクロック信号ＰＣＫを共通の入力とし、初段はデータ信号ＦＳＩ、プログラムイネーブル信号ＦＰＧＩを入力とし、出力を各々の転送後の信号ＦＡ０Ｔｎ、ＰＡ０Ｔｎし、２段目以降、順次、入力はＦＡ(ｍ−１)Ｔｎ、ＰＡ(ｍ−１)Ｔｎ、出力はＦＡｍＴｎ、ＰＡｍＴｎ；（ｍ＝１〜ｐ−１）である。
【００７７】
また、電気ヒューズブロック２００は、ｎ個の電気ヒューズコア１０１と、ｎ段のデータ・シフトレジスタブロック２０２と、ｎ段のプログラム・シフトレジスタブロック２０３から構成されている。
【００７８】
また、電気ヒューズブロック２００において、該当の電気ヒューズブロック２００に対して、プログラムの要否を判定するプログラム判定信号ＰＢｍ（ｍは電気ヒューズブロック２００の段数）が入力される。
【００７９】
電気ヒューズコア１０１は、実施の形態１の電気ヒューズコア１０１と同一の構成に同一の番号を付している。
「ｎ段のデータ・シフトレジスタブロック」
データ・シフトレジスタブロック２０２は、ｎ段のシフトレジスタ２０７で構成され、初段の電気ヒューズブロックでは、データ信号ＦＳＩを、２段目以降の電気ヒューズブロックでは、ＦＡ(ｍ−１)Ｔｎ；（m=1〜ｐ）を入力し、１段目からｎ段目まで、前段の出力を次段の入力に接続する（データ伝達信号ＦＡｍＴ０〜ＦＡｍＴｎ；ｍは電気ヒューズブロック２００の段数）構成でシリアルにつながれている。また、データクロック信号ＦＳＣＫは、シフトレジスタ２０７の１段目からｎ段目まで全て共通に接続されている。さらに、各シフトレジスタ２０７から出力されるデータ信号ＦＢｍＴ０〜ＦＢｍＴｎは、各々、１段目からｎ段目までの電気ヒューズコア１０１のデータ信号として１本ずつ接続されている。
「ｎ段のプログラム・シフトレジスタブロック」
プログラム・シフトレジスタブロック２０３は、ｎ段のシフトレジスタ２０７で構成され、初段の電気ヒューズブロックでは、プログラムイネーブル信号ＦＰＧＩを、２段目以降の電気ヒューズブロックでは、ＰＡ(ｍ−１)Ｔｎ；(m=1〜ｐ)を入力し、１段目からｎ段目まで、前段の出力を次段の入力に接続する（プログラムイネーブル伝達信号ＰＡｍＴ０〜ＰＡｍＴｎ；ｍは電気ヒューズブロック２００の段数）構成でシリアルにつながれている。また、プログラムクロック信号ＰＣＫは、シフトレジスタ２０７の１段目からｎ段目まで全て共通に接続されている。さらに、シフトレジスタ２０７から出力されるプログラムイネーブル信号ＰＢｍＴ０〜ＰＢｍＴｎは、各々、１段目からｎ段目までの電気ヒューズコア１０１のプログラムイネーブル信号として１本ずつ接続されている。
「シフトレジスタ２０７」
図４は図３に示すシフトレジスタ２０７のｉ段目の構成を示す回路図である。
【００８０】
図４のシフトレジスタ２０７において、３００は、プログラム判定信号ＰＢとクロック信号ＣＫを入力とし、出力を信号ＣＸＣＫとするＡＮＤ回路、３０１は、ＡＮＤ回路３００の出力信号ＣＸＣＫを入力とし、出力を信号ＮＣＸＣＫとするインバータ回路、３０２は、クロック信号ＣＫを入力とするインバータ回路、３０３は、プログラム判定信号ＰＢとインバータ回路３０２の出力とを入力とし、出力を信号ＣＹＣＫとするＡＮＤ回路、３０４は、ＡＮＤ回路３０３の出力信号ＣＹＣＫを入力とし、信号ＮＣＹＣＫを出力とするインバータ回路である。上記クロック信号ＣＫは、図３では、データ・シフトレジスタブロック２０２の場合データクロック信号ＦＳＣＫに対応し、プログラム・シフトレジスタブロック２０３の場合、プログラムクロック信号ＰＣＫに対応している。
【００８１】
また、３０６はＣＭＯＳゲート回路、３０７はＣＭＯＳゲート回路３０６の出力を入力とするインバータ回路、３０８はトライステート型インバータ回路、３０９はＣＭＯＳゲート回路、３１０はＣＭＯＳゲート回路３０９の出力を入力とし、出力をプログラムイネーブル伝達信号Ａｉとプログラムイネーブル信号ＰＢｍＴｉとするインバータ回路、３１１はトライステート型インバータ回路である。
【００８２】
前記ＣＭＯＳゲート回路３０６は、ＰＭＯＳトランジスタのゲートが信号ＣＸＣＫに接続され、ＮＭＯＳトランジスタのゲートが信号ＮＣＸＣＫに接続され、入力が（ｉ−１）段目の出力である伝達信号Ａｉ−１（図３では、データ・シフトレジスタブロックの場合、ＦＡｍＴｉ−１に、プログラム・シフトレジスタブロックの場合、ＰＡｍＴｉ−１に対応）に接続される。
【００８３】
また前記トライステート型インバータ回路３０８は、インバータ回路３０７の出力を入力とし、信号ＣＸＣＫを制御信号（Ｈｉｇｈでイネーブル）とし、出力をＣＭＯＳゲート回路３０６の出力とインバータ回路３０７の入力の接続点に接続する。
【００８４】
また前記ＣＭＯＳゲート回路３０９は、ＰＭＯＳトランジスタのゲートが信号ＣＹＣＫに接続され、ＮＭＯＳトランジスタのゲートが信号ＮＣＹＣＫに接続され、入力がインバータ回路３１０の出力に接続される。
【００８５】
また前記トライステート型インバータ回路３１１は、インバータ回路３１０の出力を入力とし、信号ＮＣＹＣＫを制御信号（Ｈｉｇｈでイネーブル）とし、出力をＣＭＯＳゲート回路３０９の出力とインバータ回路３１０の入力の接続点に接続する。
【００８６】
以上のように構成された電気ヒューズモジュールの動作について、図５を参照しながら以下に説明する。
図５は本実施の形態２の電気ヒューズモジュールの動作を示す波形図である。
【００８７】
電気ヒューズコア１０１のｉ段目の動作については、図８の説明と同様であるので省略する。ここで、まず始めに、初段（１段目）の電気ヒューズブロックへのデータ信号、及びプログラムイネーブル信号の転送をスキップし、２段目の電気ヒューズブロックに対してデータ信号、及びプログラムイネーブル信号の転送を行い、データ書き込み（プログラム）を行うものとする。図８と同様に、プログラムを行う２段目の電気ヒューズブロックにおいてｎ個の電気ヒューズコア１０１に対して、１〜ｎ個目までのデータ信号を（１，０，…，１）とプログラムするものとする。
【００８８】
上記目的のために、まずプログラム判定信号ＰＢ０、ＰＢ１をそれぞれ、L、およびHとする。
ここで、シフトレジスタ２０７について説明する。
【００８９】
シフトレジスタ２０７は、シフトレジスタ部は図９のシフトレジスタ１０７と同様の構成で、クロック信号ＣＫ、ＮＣＫの制御信号が図のように、信号ＣＸＣＫ、ＮＣＸＣＫ、ＣＹＣＫ、ＮＣＹＣＫとなったものである。
【００９０】
図９の下部、すなわちＡＮＤ回路３００，３０３とインバータ回路３０１，３０２，３０４で構成される回路により、プログラム判定信号ＰＢにHが入力されると、従来のシフトレジスタ１０７と同様にクロック動作により、順次データを転送することができる。また、Lが入力されると、ＣＸＣＫ＝L、ＮＣＸＣＫ＝H、ＣＹＣＫ＝L、ＮＣＹＣＫ＝Hとなり、入力Ａｉ−１をそのままＡｉに伝達するスルー状態となる。
【００９１】
このように、データ・シフトレジスタブロック２０２の各シフトレジスタ２０７は、プログラム判定信号ＰＢｍに従って、プログラムを行うとき、データ信号ＦＢｍＴｉを電気ヒューズコア１０１のＡＮＤ回路１０６を介してＮＭＯＳトランジスタ１０５へ出力してプログラムを行い、次段のシフトレジスタ２０７へ伝達し、プログラムを行わない場合には、データ信号ＦＡｍＴｉをスルーして次段のシフトレジスタ２０７へ伝達する構成とされる。またプログラム・シフトレジスタブロック２０３の各シフトレジスタ２０７は、プログラム判定信号ＰＢｍに従って、プログラムを行うとき、プログラムイネーブル信号ＰＢｍＴｉを電気ヒューズコア１０１のＡＮＤ回路１０６を介してＮＭＯＳトランジスタ１０５へ出力してプログラムを行い、次段のシフトレジスタ２０７へ伝達し、プログラムを行わない場合には、プログラムイネーブル信号ＰＡｍＴｉをスルーして次段のシフトレジスタ２０７へ伝達する構成とされる。
【００９２】
プログラムイネーブル信号ＦＰＧＩ、およびプログラムクロック信号ＰＣＫは、データ転送が完了するまで動作させずL固定とする。
初段の電気ヒューズブロック２００のデータ・シフトレジスタブロック２０２に信号ＰＢ０にLが入力され、シフトレジスタ２０７はスルー状態になる。これにより、データ信号ＦＳＩは、直接、２段目の電気ヒューズブロック２００へスルーして転送される。
【００９３】
よって、データ伝達信号ＦＡ０Ｔｉは入力されたデータ信号ＦＳＩの入力波形と同様の波形になる。また、データ信号ＦＢ０ＴｉはＰＢ０＝Lであることより、時間の経過に関係なく常にLを出力される。
【００９４】
以上の動作により電気ヒューズブロック２００の初段に、データ信号ＦＳＩが入力されると、２段目の電気ヒューズブロック２００のシフトレジスタ２０２の初段に伝達される。ｎ段目にプログラムするデータ、つまり、Hを、データクロック信号ＦＳＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬからＨに立ち上げる。図８で説明したものと同様の動作で、シフトレジスタ２０７のクロック動作を行い、１〜ｎ段目までのデータ信号を伝達する。つまり、入力順序はｎ段目のデータ〜１段目のデータの順に伝達する。
【００９５】
最終的に、１〜ｎ段目のデータ信号ＦＢ１Ｔｉの出力は、（H，L，…，H）となる。このように、データ信号は、初段の電気ヒューズブロック２００のデータ・シフトレジスタブロック２０２をスキップして、次段の電気ヒューズブロック２００に転送される。
【００９６】
データ転送完了後、同様に、プログラムイネーブル信号ＦＰＧＩを転送し、入力したデータに対してプログラムを行う。
データ転送と同様に、プログラム判定信号ＰＢ０＝L、ＰＢ１＝Hにより、初段の電気ヒューズブロック２００のプログラム・シフトレジスタブロック２０３にはプログラムイネーブル信号ＦＰＧＩはスルーして通過し、シフトレジスタ２０７の出力ＰＡ０Ｔｉは、プログラムイネーブル信号ＦＰＧＩの入力と同様の波形となり、ＰＢ０Ｔｉは常にL出力となる。つまり、これにより、初段の電気ヒューズブロック２００の電気ヒューズコア１０１のヒューズ素子はプログラムが行われない。
【００９７】
以上の動作により、電気ヒューズブロック２００の初段に、プログラムイネーブル信号ＦＰＧＩを入力すると、２段目の電気ヒューズブロックのシフトレジスタ２０３の初段に伝達される。
【００９８】
２段目の電気ヒューズブロック２００のプログラム・シフトレジスタ２０３の初段にプログラムイネーブル信号ＰＡ０Ｔｎが入力される。プログラムクロック信号ＰＣＫの周期的なクロック動作を繰り返す毎に、信号ＰＣＫの１周期分の幅を持つパルス信号として、プログラムイネーブル信号ＰＢ１Ｔｉ（ｉ＝１〜ｎ）が順次生成され、同様にプログラムイネーブル伝達信号ＰＡ１Ｔｉ（ｉ＝１〜ｎ）が順次次段のシフトレジスタ２０７に伝達されていく。
【００９９】
電気ヒューズコア１０１の２入力ＡＮＤ回路１０６にプログラムイネーブル信号ＰＢ１Ｔｉのパルス信号が入力されると、先に述べたようにプログラムが可能な状態になるので、データ信号（ＦＢ１Ｔ１，ＦＢ１Ｔ２，…，ＦＢ１Ｔｎ）＝（１，０，…，１）に合わせて、２入力ＡＮＤ回路１０６の出力ＩＮ１Ｔｉ（ｉ＝１〜ｎ）の状態が、信号ＰＣＫの立ち上がりエッジに合わせて決まっていく。図５では、ＩＮ１Ｔ０がＨになり、そのパルス幅の区間だけＮＭＯＳトランジスタ１０５がオンし、１個目の電気ヒューズ素子１０４が溶断される。また、ＩＮ１Ｔ１はＬになり、ＮＭＯＳトランジスタ１０５はオフし、２個目の電気ヒューズ素子１０４は溶断されない。ＩＮ１Ｔｎは、ＩＮ１Ｔ１と同様であり、（ｎ＋１）個目の電気ヒューズ素子１０４は溶断される。
【０１００】
このように、プログラムイネーブル信号ＦＰＧＩは、初段の電気ヒューズブロック２００のプログラム・シフトレジスタブロック２０２をスキップして、次段の電気ヒューズブロック２００に転送され、転送されたデータ信号に従って、順次プログラムイネーブル信号ＦＰＧＩが伝達されることでプログラムが行われる。
【０１０１】
以上により、ある空き領域の特定のデータブロックに書き込み（プログラム）を行うような場合に、データ信号転送時間、およびプログラムイネーブル信号転送時間を短縮することができ、しかもそれに伴う伝達動作により生じる消費電力を抑えることができるという優れた電気ヒューズモジュールを実現することができる。またベリファイ動作のときに、プログラムがされていない電気ヒューズブロック１０１をスキップすることが可能となり、チェック時間を削減できる。さらに、データ・シフトレジスタブロック２０２の採用により、データ信号の転送用に必要な端子数を減少でき、チップの搭載時に有利とすることができる。
［実施の形態３］
図６は本実施の形態３の電気ヒューズモジュールを備えた半導体記憶装置の構成を示す回路図であり、複数個のヒューズ素子を搭載した電気ヒューズモジュールを示したものである。
【０１０２】
図６の電気ヒューズモジュールにおいて、４００は複数段（ｐ段）の電気ヒューズブロックである。（図では、３段目以降は省略。）
電気ヒューズブロック４００において、初段、および２段目以降はデータクロック信号ＦＳＣＫ、プログラムクロック信号ＰＣＫを共通の入力とし、初段はデータ信号ＦＳＩ、プログラムイネーブル信号ＦＰＧＩを入力とし、出力を各々の転送後の信号ＦＡ０Ｔｎ、ＦＰＧＩ０とし、２段目以降、順次、入力はＦＡ(ｍ−１)Ｔｎ、ＦＰＧＩ(ｍ−１)、出力はＦＡｍＴｎ、ＦＰＧＩｍ；（ｍ＝１〜ｐ−１）である。
【０１０３】
なお、電気ヒューズブロック４００において、図１と同一の構成には同一の番号を付して説明を省略する。
図１とは異なり、電気ヒューズブロック４００のデータ・シフトレジスタブロック１０２の１段目の入力は直接、データ信号ＦＳＩに接続され、ｎ段目の出力であるデータ信号ＦＡ０Ｔｎが２段目の電気ヒューズブロック４００のデータシフトレジスタの１段目の入力に接続される。同様に、２段目の電気ヒューズブロック４００のデータシフトレジスタｎ段目の出力であるデータ信号ＦＡ１Ｔｎが３段目の電気ヒューズブロックへ接続され、順次これを繰り返す。
【０１０４】
また、ここで、電気ヒューズブロック４００内の１段目の電気ヒューズコア１０１に、この電気ヒューズブロックのプログラムの有無を決定する、あるいはそれに順ずるデータ信号を入力し、プログラムするものとする。プログラムする場合にはデータシフトレジスタ１０２の１段目のデータ信号ＦＢｍＴ０＝Ｈ、プログラムしない場合にはＦＢｍＴ０＝Ｌとする。
【０１０５】
さらに、実施の形態１の図１でＡＮＤ回路１２０に入力されていたプログラム判定信号ＰＢｍに代わり、上記１段目のデータ信号ＦＢｍＴ０をプログラム判定信号として用いる。
【０１０６】
ここで、伝達手段は、上記ＡＮＤ回路１２０、インバータ回路１１１、およびトライステートバッファ回路１２２，１２３から構成されている。
以上のように構成された電気ヒューズモジュールの動作について、図７を参照しながら以下に説明する。
【０１０７】
図７は本実施の形態３の電気ヒューズモジュールの動作を示す波形図である。
電気ヒューズコア１０１のｉ段目の動作については、図８の説明と同様であるので省略する。ここで、まず始めに、初段（１段目）の電気ヒューズブロックへのデータ信号、及びプログラムイネーブル信号の転送をスキップし、２段目の電気ヒューズブロックに対してデータ信号、及びプログラムイネーブル信号の転送を行い、データ書き込み（プログラム）を行うものとする。
【０１０８】
本実施の形態３では、電気ヒューズブロック４００において、各ブロックの電気ヒューズコア１０１の１段目はプログラムの要否を決定する信号と同等の信号がプログラムされるものとする。つまり、実施の形態１のプログラム判定信号ＰＢ０、ＰＢ１に相当する信号は、各々データ信号ＦＢ０Ｔ０、ＦＢ１Ｔ０である。プログラムを行う場合はHを、行わない場合にはLを入力する。
【０１０９】
図８と同様に、プログラムを行う２段目の電気ヒューズブロック４００においてｎ個の電気ヒューズコア１０１に対して、１〜ｎ個目までのデータ信号を（１，０，…，１）とプログラムするものとする。
【０１１０】
上記目的のために、ＦＢ０Ｔ０（初段の電気ヒューズブロックはプログラムしないので、ＦＢ０Ｔｉは全てＬとしておく。ｉ＝０〜ｎ）、ＦＢ１Ｔ０をそれぞれ、L、およびHとするようにデータを転送する。
【０１１１】
プログラムイネーブル信号ＦＰＧＩ、およびプログラムクロック信号ＰＣＫは、データ転送が完了するまで動作させずL固定とする。
電気ヒューズブロック４００の初段に、データ信号ＦＳＩを入力し、データ・シフトレジスタブロック１０２を介して２段目の電気ヒューズブロックのデータ・シフトレジスタブロックの１〜ｎ段目までデータが転送されるまで、順次データクロック信号ＦＳＣＫのクロック動作に従いデータ転送動作を行う。初段はプログラムを行わないので、最終的には、データ伝達信号ＦＡ０Ｔｉ、およびデータ信号ＦＢ０ＴｉはLが出力される。
【０１１２】
また、２段目において、１〜ｎ段目のデータ信号ＦＢ１Ｔｉの出力は、（H，L，…，H）となる。
このように、データ信号が各電気ヒューズブロック４００に転送される。
【０１１３】
データ転送完了後、プログラムイネーブル信号を転送し、入力したデータに対してプログラムを行う。
実施の形態１のプログラム判定信号ＰＢ０、ＰＢ１にあたるデータ信号ＦＢ０Ｔ０＝L、ＦＢ１Ｔ０＝Hに従い、実施の形態１と同様に、初段の電気ヒューズブロック４００のプログラム・シフトレジスタブロック１０３にはプログラムイネーブル信号は伝達されず、ＰＡ０Ｔｉ、ＰＢ０Ｔｉは常にL出力となる。つまり、これにより、初段の電気ヒューズブロック４００の電気ヒューズコア１０１のヒューズ素子はプログラムが行われない。
【０１１４】
これに対し、データ信号ＦＢ０Ｔ０の入力によりインバータ回路１１１の出力信号ＮＰＢ０はHとなり、トライステート・バッファ回路１２２はイネーブル状態となり、プログラムイネーブル信号ＦＰＧＩを入力とし、プログラムイネーブル信号ＦＰＧＩ０を出力する。
【０１１５】
データ信号ＦＢ1Ｔ０（プログラム判定信号ＰＢ１に相当）がHであるのでプログラムイネーブル信号ＦＰＧＩ０は信号ＰＡ１ＳＴに伝達される。
以上の動作により電気ヒューズブロック４００の初段に、プログラムイネーブル信号ＦＰＧＩを入力すると、２段目の電気ヒューズブロック４００のシフトレジスタ１０３の初段に伝達される。
【０１１６】
２段目の電気ヒューズブロック４００のシフトレジスタ１０３の初段にプログラムイネーブル信号ＦＰＧＩ０を、プログラムクロック信号ＰＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬからＨに立ち上げる。プログラムクロック信号ＰＣＫの周期的なクロック動作を繰り返す毎に、信号ＰＣＫの１周期分の幅を持つパルス信号として、プログラムイネーブル信号ＰＢ１Ｔｉ（ｉ＝１〜ｎ）が順次生成され、同様にプログラムイネーブル伝達信号ＰＡ１Ｔｉ（ｉ＝１〜ｎ）が順次次段のシフトレジスタ１０７に伝達されていく。
【０１１７】
電気ヒューズコア１０１の２入力ＡＮＤ回路１０６にプログラムイネーブル信号ＰＢ１Ｔｉのパルス信号が入力されると、先に述べたようにプログラムが可能な状態になるので、データ信号（ＦＢ１Ｔ１，ＦＢ１Ｔ２，…，ＦＢ１Ｔｎ）＝（１，０，…，１）に合わせて、２入力ＡＮＤ回路１０６の出力ＩＮ１Ｔｉ（ｉ＝１〜ｎ）の状態が、信号ＰＣＫの立ち上がりエッジに合わせて決まっていく。図７では、ＩＮ１Ｔ０がＨになり、そのパルス幅の区間だけＮＭＯＳトランジスタ１０５がオンし、１個目の電気ヒューズ素子１０４が溶断される。また、ＩＮ１Ｔ１はＬになり、ＮＭＯＳトランジスタ１０５はオフし、２個目の電気ヒューズ素子１０４は溶断されない。ＩＮ１Ｔｎは、ＩＮ１Ｔ０と同様であり、（ｎ＋１）個目の電気ヒューズ素子１０４は溶断される。
【０１１８】
このように、プログラムイネーブル信号ＦＰＧＩは、初段の電気ヒューズブロック４００のプログラム・シフトレジスタブロック１０３をスキップして、次段の電気ヒューズブロック４００に転送され、転送されたデータ信号に従って、順次プログラムイネーブル信号が伝達されることでプログラムが行われる。
【０１１９】
以上のように、伝達手段の作用によって、データ信号ＦＢｍＴ０（プログラム判定信号ＰＢｍに相当）に従って、プログラムを行うとき、プログラム・シフトレジスタブロック１０３内のシフトレジスタ１０７に対してプログラムイネーブル信号ＦＰＧＩを順次伝達し、プログラムイネーブル信号ＰＢｍＴｉを電気ヒューズコア１０１のＡＮＤ回路１０６を介してＮＭＯＳトランジスタ１０５へ出力してプログラムを行い、次段の電気ヒューズブロック１００へ伝達し、またプログラムを行わない場合には、プログラム・シフトレジスタブロック１０３内のシフトレジスタ１０７に対してプログラムイネーブル信号ＦＰＧＩをスキップして次段以降の電気ヒューズブロック１００へ伝達する。その結果、ある空き領域の特定のデータブロックに書き込み（プログラム）を行うような場合に、プログラムイネーブル信号転送時間を短縮することができ、しかもそれに伴う伝達動作により生じる消費電力を抑えることができるという優れた電気ヒューズモジュールを実現することができ、またベリファイ動作のときに、プログラムがされていない電気ヒューズブロック１０１をスキップすることが可能となり、チェック時間を削減できる。
【０１２０】
また入力するデータ・シフトレジスタブロック１０２内に、プログラム判定信号と同等か、あるいはそれに順ずる信号が存在する場合、その信号をプログラム判定信号として用いることにより、別途プログラム判定に信号、あるいは端子を設ける必要がないという優れた電気ヒューズモジュールを実現することができる。
【産業上の利用可能性】
【０１２１】
本発明にかかる電気ヒューズモジュールを備えた半導体記憶装置は、電流を導通して溶断（プログラム）するという特性上から、シリアルにプログラムデータを転送しなければならない構成であるが、プログラムの追記など、ランダムに書き込みする場合にプログラム時間を短縮でき、セキュアＩＤなどの機能をもつ民生機器への搭載も可能なＯＴＰメモリ用途等に有用である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１における電気ヒューズモジュールを備えた半導体記憶装置の構成を示す回路図である。
【図２】同電気ヒューズモジュールの動作を示す波形図である。
【図３】本発明の実施の形態２における電気ヒューズモジュールを備えた半導体記憶装置の構成を示す回路図である。
【図４】同電気ヒューズモジュールにおけるシフトレジスタの構成を示す回路図である。
【図５】同電気ヒューズモジュールの動作を示す波形図である。
【図６】本発明の実施の形態３における電気ヒューズモジュールを備えた半導体記憶装置の構成を示す回路図である。
【図７】同電気ヒューズモジュールの動作を示す波形図である。
【図８】電気ヒューズモジュールを備えた半導体記憶装置の構成を示す回路図である。
【図９】図８の電気ヒューズモジュール、および本発明の実施の形態１、および本発明の実施の形態３の電気ヒューズモジュールにおけるシフトレジスタの構成を示す回路図である。
【図１０】図８の電気ヒューズモジュールの動作を示す波形図である。
【符号の説明】
【０１２３】
１０１    電気ヒューズコア
１０２    データ・シフトレジスタブロック
１０３    プログラム・シフトレジスタブロック
１０４    電気ヒューズ素子
１０５    ＮＭＯＳトランジスタ
１０６，１１０，１２０，３００，３０３    ２入力ＡＮＤ回路
１０７，２０７  シフトレジスタ
１１１，３０１，３０２，３０４    インバータ回路
１１２，１１３，１２２，１２３    トライステート・バッファ回路
３０６，３０９，５０６，５０９    ＣＭＯＳゲート回路
３０７，３１０，５０７，５１０    ＣＭＯＳインバータ回路
３０８，３１１，５０８，５１１    トライステート型ＣＭＯＳインバータ回路
【図１】
2007048394.tif 000003
【図２】
2007048394.tif 000004
【図３】
2007048394.tif 000005
【図４】
2007048394.tif 000006
【図５】
2007048394.tif 000007
【図６】
2007048394.tif 000008
【図７】
2007048394.tif 000009
【図８】
2007048394.tif 000010
【図９】
2007048394.tif 000011
【図１０】
2007048394.tif 000012
【手続補正書】
【提出日】平成18年8月18日(2006.8.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができる複数個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、
前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するシフトレジスタからなるプログラム・シフトレジスタブロックと、
前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタにおいてプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段
を設けること
を特徴とする電気ヒューズモジュールを備えた半導体記憶装置。
【請求項２】
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力する前記電気ヒューズコアと同じ段数のシフトレジスタからなるデータ・シフトレジスタブロック
を設け、
前記伝達手段は、前記プログラム判定信号に従って、プログラムを行うとき、前記データ・シフトレジスタブロック内のシフトレジスタにおいてデータ信号を順次伝達し、データ信号を前記電気ヒューズコアのスイッチ手段へ出力し、プログラムを行い、次段の電気ヒューズブロックに伝達し、プログラムを行わない場合には、前記データ・シフトレジスタブロック内のシフトレジスタに対し前記データ信号をスキップして次段以降の電気ヒューズブロックに伝達すること
を特徴とする請求項１に記載の電気ヒューズモジュールを備えた半導体記憶装置。
【請求項３】
ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができる複数個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、
前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するシフトレジスタからなるプログラム・シフトレジスタブロック
を設け、
前記プログラム・シフトレジスタブロックの各シフトレジスタを、前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラムイネーブル信号を、前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記プログラムイネーブル信号をスルーして次段のシフトレジスタへ伝達する構成とすること
を特徴とする電気ヒューズモジュールを備えた半導体記憶装置。
【請求項４】
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力する前記電気ヒューズコアと同じ段数のシフトレジスタからなるデータ・シフトレジスタブロック
を設け、
前記データ・シフトレジスタブロックの各シフトレジスタを、前記プログラム判定信号に従って、プログラムを行うとき、前記データ信号を前記電気ヒューズコアのスイッチ手段を出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記データ信号をスルーして次段のシフトレジスタへ伝達する構成とすること
を特徴とする請求項３に記載の電気ヒューズモジュールを備えた半導体記憶装置。
【請求項５】
ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができる複数個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、
前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、
前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するシフトレジスタからなるプログラム・シフトレジスタブロックと、
前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力する前記電気ヒューズコアと同じ段数のシフトレジスタからなるデータ・シフトレジスタブロックと、
前記データ・シフトレジスタブロックへ入力するデータ信号にプログラムの要否を判定する判定データあるいはそれに順ずるデータを含み、この判定データあるいはそれに順ずるデータを前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とし、このプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタに対してプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段
を設けること
を特徴とする電気ヒューズモジュールを備えた半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
前述した目的を達成するために、本発明の請求項１に記載の電気ヒューズモジュールを備えた半導体記憶装置は、ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができる複数個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、
前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するシフトレジスタからなるプログラム・シフトレジスタブロックと、前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタにおいてプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段を設けることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、本発明の請求項２に記載の電気ヒューズモジュールを備えた半導体記憶装置は、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力する前記電気ヒューズコアと同じ段数のシフトレジスタからなるデータ・シフトレジスタブロックを設け、
前記伝達手段は、前記プログラム判定信号に従って、プログラムを行うとき、前記データ・シフトレジスタブロック内のシフトレジスタにおいてデータ信号を順次伝達し、データ信号を前記電気ヒューズコアのスイッチ手段へ出力し、プログラムを行い、次段の電気ヒューズブロックに伝達し、プログラムを行わない場合には、前記データ・シフトレジスタブロック内のシフトレジスタに対し前記データ信号をスキップして次段以降の電気ヒューズブロックに伝達することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
また、本発明の請求項３に記載の電気ヒューズモジュールを備えた半導体記憶装置は、ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができる複数個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力するシフトレジスタからなるプログラム・シフトレジスタブロックを設け、
前記プログラム・シフトレジスタブロックの各シフトレジスタを、前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号に従って、プログラムを行うとき、前記プログラムイネーブル信号を、前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記プログラムイネーブル信号をスルーして次段のシフトレジスタへ伝達する構成とすることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
また、本発明の請求項４に記載の電気ヒューズモジュールを備えた半導体記憶装置は、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力する前記電気ヒューズコアと同じ段数のシフトレジスタからなるデータ・シフトレジスタブロックを設け、前記データ・シフトレジスタブロックの各シフトレジスタを、前記プログラム判定信号に従って、プログラムを行うとき、前記データ信号を前記電気ヒューズコアのスイッチ手段を出力してプログラムを行い、次段のシフトレジスタへを伝達し、プログラムを行わない場合には、前記データ信号をスルーして次段のシフトレジスタへ伝達する構成とすることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また、本発明の請求項５に記載の電気ヒューズモジュールを備えた半導体記憶装置は、ヒューズ素子に電流を導通し前記ヒューズ素子を溶断することによりプログラムすることができる複数個の電気ヒューズコアをそれぞれ設けた複数段の電気ヒューズブロックを備え、前記各電気ヒューズコアに、前記プログラムを可能とするプログラムイネーブル信号と前記プログラムのためのデータ信号が入力されることにより駆動され、前記ヒューズ素子へ電流を導通しプログラムするスイッチ手段を設け、前記各電気ヒューズブロックにそれぞれ、前記各電気ヒューズコアに対応して配置され、前記プログラムイネーブル信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力するシフトレジスタからなるプログラム・シフトレジスタブロックと、前記各電気ヒューズコアに対応して配置され、前記プログラムのためのデータ信号を順次伝達し、前記電気ヒューズコアのスイッチ手段へ出力する前記電気ヒューズコアと同じ段数のシフトレジスタからなるデータ・シフトレジスタブロックと、前記データ・シフトレジスタブロックへ入力するデータ信号にプログラムの要否を判定する判定データあるいはそれに順ずるデータを含み、この判定データあるいはそれに順ずるデータを前記電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とし、このプログラム判定信号に従って、プログラムを行うとき、前記プログラム・シフトレジスタブロック内のシフトレジスタに対してプログラムイネーブル信号を順次伝達し、プログラムイネーブル信号を前記電気ヒューズコアのスイッチ手段へ出力してプログラムを行い、次段の電気ヒューズブロックにプログラムイネーブル信号を伝達し、プログラムを行わない場合には、前記プログラム・シフトレジスタブロック内のシフトレジスタに対して前記プログラムイネーブル信号をスキップして次段以降の電気ヒューズブロックに伝達する伝達手段を設けることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
以上により、前記データ・シフトレジスタブロックへ入力するデータ信号にプログラムの要否を判定する判定データあるいはそれに順ずるデータが含まれ、この判定データあるいはそれに順ずるデータが電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とされ、このプログラム判定信号に基づいてプログラムを行う電気ヒューズブロックのみ、前記プログラム・シフトレジスタブロック内のシフトレジスタにおいてプログラムイネーブル信号が順次伝達され、プログラムが行われ、プログラムを行わない電気ヒューズブロックではプログラムイネーブル信号がスキップされ直接伝達されず、プログラムイネーブル信号は次段以降の電気ヒューズブロックに伝達される。よって、データのプログラム時間を短縮でき、しかも、プログラム動作に伴う消費電力を削減できる。またベリファイ動作のときに、プログラムがされていない電気ヒューズブロックをスキップすることが可能となり、チェック時間を削減できる。さらに、判定データあるいはそれに順ずるデータを電気ヒューズコアのプログラムの要否を決定するプログラム判定信号とすることにより、別途プログラム判定信号を設ける必要がなく、制御すべき信号数を削減することができる。