(57)【要約】【課題】半導体デバイスのゲートスタックの下部に薄いシリコンゲルマニウム伝導チャネルを形成する方法を提供する。【解決手段】本発明は、半導体デバイスのゲートスタック６の下方にシリコンゲルマニウム伝導チャネル１８を形成する方法において、ゲートスタック６を絶縁膜上のシリコン膜の上に形成し、シリコン膜上にシリコンゲルマニウム膜を成長させ、半導体デバイスを加熱して、ゲルマニウムをシリコン膜中に拡散させ、シリコンゲルマニウム伝導チャネル１８をゲートスタック６と絶縁膜２との間に形成する工程を有する方法を提供する。【選択図】図３
2007243188.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスのゲートスタックの下部にシリコンゲルマニウムチャネルを形成する方法において、
Ａ．絶縁膜上にシリコン膜を積層する工程と、
Ｂ．該シリコン膜上に前記ゲートスタックを積層する工程と、
Ｃ．前記シリコン膜上にシリコンゲルマニウム膜を積層する工程と、
Ｄ．工程Ｃ後の積層体を加熱し、前記シリコンゲルマニウム膜から前記シリコン膜中にゲルマニウムを拡散させ、前記ゲートスタックと前記絶縁膜との間の全域に亘ってシリコンゲルマニウムチャネルを形成する工程と
を有し、工程Ａ乃至Ｄの順序で実行することを特徴とする方法。
【請求項２】
半導体デバイスのゲートスタックの下部にシリコンゲルマニウムチャネルを形成する方法において、
Ａ．絶縁膜上にシリコン膜を積層する工程と、
Ｂ．該シリコン膜上に前記ゲートスタックを積層する工程と、
Ｃ．前記シリコン膜上にシリコンゲルマニウム膜を積層する工程と、
Ｄ．該シリコンゲルマニウム膜上に第２のシリコン膜を積層する工程と、
Ｅ．工程Ｄ後の積層体を加熱し、前記シリコンゲルマニウム膜から前記シリコン膜中にゲルマニウムを拡散させ、前記ゲートスタックと前記絶縁膜との間の全域に亘ってシリコンゲルマニウムチャネルを形成する工程と
を有し、工程Ａ乃至Ｅの順序で実行することを特徴とする方法。
【請求項３】
前記シリコン膜は厚さが２０ｎｍ未満であることを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記シリコンゲルマニウム膜中のゲルマニウムの含有率が２０乃至５０重量％であることを特徴とする請求項１又は２に記載の方法。
【請求項５】
前記ゲートスタックにはスペーサが設けられていることを特徴とする請求項１又は２に記載の方法。
【請求項６】
前記シリコンゲルマニウム膜中のゲルマニウムの含有率と前記シリコンゲルマニウム膜の厚さとが、下記の式
Ｘｏ・Ｔｉ  ＝  Ｘ・（Ｌｇ／２  ＋  Ｌｓｐ）
（Ｘｏは前記シリコンゲルマニウム膜中のゲルマニウムの含有率、
Ｔｉは前記シリコンゲルマニウム膜の厚さ、
Ｘは前記シリコンゲルマニウムチャネル中のゲルマニウムの含有率、
Ｌｇは前記ゲートスタックのゲート長、
Ｌｓｐは前記スペーサの幅）
を満たし、
前記シリコンゲルマニウム膜中のゲルマニウムの含有率と前記シリコンゲルマニウム膜の厚さとを前記式に従って調節する
ことを特徴とする請求項５に記載の方法。
【請求項７】
前記ゲートスタックには、前記シリコン膜に接する第２の絶縁膜が着設されていることを特徴とする請求項１又は２に記載の方法。
【請求項８】
前記シリコンゲルマニウム膜は、厚さが５０乃至１００ｎｍであることを特徴とする請求項１又は２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの伝導チャネルの形成方法、特に、超薄のシリコンゲルマニウム伝導チャネルの形成方法に関する。
【背景技術】
【０００２】
ＭＯＳ（金属酸化物半導体）技術を開発する際の重要な課題は、半導体デバイスのチャネル中の移動度を向上させることである。この課題を達成するために、シリコンと比較してより高い移動度を備える、例えばゲルマニウム、ガリウムヒ素、シリコンゲルマニウム等の材料を使用し、引っ張り歪みシリコン表面チャネル、シリコン／シリコンゲルマニウム歪み層ヘテロ構造等を構成することが検討されてきた。
【特許文献１】特開２００５−１２３５８０公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
現在のＭＯＳ技術において、短チャネル効果を制御可能するという要請がある。そのためには、バルクシリコンの場合、例えば厚さが２０ｎｍの半導体デバイスに対して１０ｎｍ未満の超薄接合を形成することが求められるが、これは極めて困難である。別の選択肢として、完全空乏構造の絶縁膜（通常は１５ｎｍ未満）上にシリコン薄膜を形成することが考えられる。
【０００４】
シリコンゲルマニウム半導体デバイスを製造する場合、通常は、シリコンゲルマニウムの全面シートエピタクシー（ｆｕｌｌ  ｓｈｅｅｔ  ｅｐｉｔａｘｙ）をシリコン基板上に形成する。しかし、この方式ではシリコンゲルマニウム膜が厚くなり過ぎるために、本体が薄い半導体デバイスに用いることはできない。
【０００５】
ＭＯＳトランジスタを製造する場合、ゲートスタックに絶縁のための酸化膜を形成することが問題であり、酸化膜の厚さを正確に制御する必要がある。
【０００６】
このように、現在のＭＯＳ技術においては、超薄接合を可能とする充分に薄いシリコンゲルマニウム伝導チャネルを形成するための方法が求められているとともに、ゲートスタックに絶縁膜を正確に形成するための方法が求められている。
【０００７】
本発明は、上記要請を少なくとも部分的に解決することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体デバイスのゲートスタックの下部にシリコンゲルマニウムチャネルを形成する方法において、
Ａ．絶縁膜上にシリコン膜を積層する工程と、
Ｂ．該シリコン膜上に前記ゲートスタックを積層する工程と、
Ｃ．前記シリコン膜上にシリコンゲルマニウム膜を積層する工程と、
Ｄ．工程Ｃ後の積層体を加熱し、前記シリコンゲルマニウム膜から前記シリコン膜中にゲルマニウムを拡散させ、前記ゲートスタックと前記絶縁膜との間の全域に亘ってシリコンゲルマニウムチャネルを形成する工程と
を有し、工程Ａ乃至Ｄの順序で実行することを特徴とする。
【０００９】
本発明は、半導体デバイスのゲートスタックの下部にシリコンゲルマニウムチャネルを形成する方法において、
Ａ．絶縁膜上にシリコン膜を積層する工程と、
Ｂ．該シリコン膜上に前記ゲートスタックを積層する工程と、
Ｃ．前記シリコン膜上にシリコンゲルマニウム膜を積層する工程と、
Ｄ．該シリコンゲルマニウム膜上に第２のシリコン膜を積層する工程と、
Ｅ．工程Ｄ後の積層体を加熱し、前記シリコンゲルマニウム膜から前記シリコン膜中にゲルマニウムを拡散させ、前記ゲートスタックと前記絶縁膜との間の全域に亘ってシリコンゲルマニウムチャネルを形成する工程と
を有し、工程Ａ乃至Ｅの順序で実行することを特徴とする。
【００１０】
本発明は、前記シリコン膜は厚さが２０ｎｍ未満であることを特徴とする。
【００１１】
本発明は、前記シリコンゲルマニウム膜中のゲルマニウムの含有率が２０乃至５０重量％であることを特徴とする。
【００１２】
本発明は、前記ゲートスタックにはスペーサが設けられていることを特徴とする。
【００１３】
本発明は、前記シリコンゲルマニウム膜中のゲルマニウムの含有率と前記シリコンゲルマニウム膜の厚さとが、下記の式
Ｘｏ・Ｔｉ  ＝  Ｘ・（Ｌｇ／２  ＋  Ｌｓｐ）
（Ｘｏは前記シリコンゲルマニウム膜中のゲルマニウムの含有率、Ｔｉは前記シリコンゲルマニウム膜の厚さ、Ｘは前記シリコンゲルマニウムチャネル中のゲルマニウムの含有率、Ｌｇは前記ゲートスタックのゲート長、Ｌｓｐは前記スペーサの幅）
を満たし、前記シリコンゲルマニウム膜中のゲルマニウムの含有率と前記シリコンゲルマニウム膜の厚さとを前記式に従って調節することを特徴とする。
【００１４】
本発明は、前記ゲートスタックには、前記シリコン膜に接する第２の絶縁膜が着設されていることを特徴とする。
【００１５】
本発明は、前記シリコンゲルマニウム膜は、厚さが５０乃至１００ｎｍであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、絶縁膜上に薄いシリコン膜を形成するだけで超薄接合のために十分薄いシリコンゲルマニウム伝導チャネル（シリコンゲルマニウムチャネル）を形成可能であり、簡便且つ低コストの半導体デバイス製造が可能であるという効果を奏する。形成したシリコンゲルマニウムチャネルは、ゲルマニウム含有チャネルであって移動度が向上しているために高性能であり、薄膜デバイスとして製造することができるため短チャネル効果をより良く制御できるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
分かり易くするために、図中の同一の要素について、全ての図面を通して同一の参照符号が付されている。さらに、集積回路の説明においては一般的なことではあるが、図は一定の縮尺で描かれてはいない。
【００１８】
図１（ａ）に示すように、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ、ＳＯＩ）ウエハが基板として用いられる。ＳＯＩウエハは、シリコンウエハ１上にシリコン酸化膜（絶縁膜）２と結晶シリコン膜（シリコン膜）４とをこの順序で積層（形成）して構成されている。シリコン膜４の厚さは、好ましくは２０ｎｍ未満であり、例えば約１５ｎｍである。
【００１９】
次に、図１（ｂ）に示すように、ゲートスタック６をシリコン膜４上に積層（形成）する。ゲートスタック６は、例えばポリシリコン及び／又はシリサイド層と絶縁層とからなり、ゲート酸化膜（第２の絶縁膜）５が、シリコン膜４に接するようにゲートスタック６に着設されている。ゲートスタック６は、例えば約４０ｎｍのゲート長を有する。ゲートスタック６の厚さは、例えば約１００ｎｍである。ゲートスタック６は、酸化膜８によって被覆されている。酸化膜８は、例えばゲートスタック６を形成する際のレジストの残滓である。ゲートスタック６の両側には、ポリシリコン及び／又はシリサイド層からなるスペーサが形成され設けられている。該スペーサは、例えばシリコン酸化膜１０とシリコン窒化物１２とからなる。各スペーサは約１５ｎｍの幅を有する。
【００２０】
そして、図１（ｃ）に示すように、シリコン膜４上のゲートスタック６の周囲において、シリコン膜４上にシリコンゲルマニウム（ＳｉＧｅ）膜１４を積層（形成）する。このために、例えばＳｉＧｅの選択的エピタキシャル成長が用いられる。ＳｉＧｅ膜１４の厚さは、好ましくは５０乃至１００ｎｍであり、例えば約７０ｎｍである。ＳｉＧｅ膜１４中のゲルマニウムの含有率は、好ましくは２０乃至５０重量％であり、例えば約３０重量％である。次いで、ＳｉＧｅ膜１４上に薄いシリコン膜（第２のシリコン膜）１６を積層（形成）する。このＳｉＧｅ膜１４上の薄いシリコン膜１６は形成せずに以下の工程を実施してもよい。
【００２１】
次に、図２に示すように、半導体デバイスとなる積層体を酸化雰囲気中で約１０５０℃に加熱することにより、シリコンゲルマニウムの凝集を実施する。この工程では、ＳｉＧｅ膜１４からシリコン膜４中にゲルマニウムが拡散して、シリコン膜４中のシリコンと拡散したゲルマニウムとが凝集して、初期のシリコン膜４の位置でシリコンゲルマニウムが形成される。同時に、シリコン酸化膜２０がシリコン膜１６の上面から成長して形成されていく。この拡散凝集工程の温度と時間とを制御することにより、シリコンゲルマニウム伝導チャネル（シリコンゲルマニウムチャネル）１８が半導体デバイスのゲート下方の全域に亘って形成される。形成されたシリコンゲルマニウムチャネル１８は、その上部のシリコン酸化膜２０とともに図２に示してある。
【００２２】
そして、図３に示すように、シリコン酸化膜２０とゲートスタック６を覆う酸化膜８とをエッチングにより除去する。
【００２３】
このようにして、シリコンゲルマニウムチャネル１８が、ゲートスタック６下方の、初期のシリコン膜４の位置に伝導チャネルとして形成される。従って、シリコンゲルマニウムチャネル１８は、初期のシリコン膜４と同様の例えば１０乃至１５ｎｍの厚さを有する。形成されたシリコンゲルマニウムチャネル１８中のゲルマニウムの含有率は、下記の式によって決定される。
Ｘ  ＝  Ｘｏ（Ｔｉ／Ｔｆ）
ここで、Ｘはシリコンゲルマニウムチャネル１８に含まれる最終的なゲルマニウムの含有率、Ｘｏは初期のＳｉＧｅ膜１４中のゲルマニウムの含有率、Ｔｉは初期のＳｉＧｅ膜１４の厚さ、２Ｔｆはスペーサを含むゲートスタック下部の全長である。
【００２４】
Ｔｆは下記のように表すこともできる。
Ｔｆ  ＝  Ｌｇ／２  ＋  Ｌｓｐ
ここで、Ｌｇはゲート長（例えば４０ｎｍ）、Ｌｓｐは各スペーサの幅（例えば１５ｎｍ）である。拡散凝集工程においてシリコンゲルマニウムチャネル１８がゲートスタック６の下方に形成される。形成されたシリコンゲルマニウムチャネル１８のうちゲートスタック６の下部分の長さ（２Ｔｆ）はゲート長にゲートスタック６の両側のスペーサの幅を足したものであるため、上式が成立する。上式は、シリコンゲルマニウムチャネル１８の厚さがＬｇ／２＋Ｌｓｐより小さい薄いシリコンデバイスについて成り立つ。従って、ＳｉＧｅ膜１４の初期厚さ（Ｔｉ）が７０ｎｍ、ゲートスタック６下部の全長（２Ｔｆ）が７０ｎｍ、そしてゲルマニウムの初期含有率（Ｘｏ）が０．３つまり３０重量％の場合、シリコンゲルマニウムチャネル１８に含まれるゲルマニウムの最終的な含有率は０．６つまり６０重量％になる。
【００２５】
以上説明した本発明に係る方法の実施形態においては、初めに薄いシリコン膜４を形成することだけが要件であるために、分り易くまた低コストで実施することが可能であり、有利である。完成したシリコンゲルマニウムチャネルチャネルは、ゲルマニウムが多いチャネルになっていて伝導度が向上しているために高性能であり、また、薄膜デバイスとして製造することができて、短チャネル効果のより良い制御を可能にする。
【００２６】
本発明に係る方法の実施形態においては、絶縁のための酸化膜５をシリコン膜４に積層（形成）し、次いでゲートスタック６を形成した後に、初期のシリコン膜４の位置にシリコンゲルマニウムチャネルを形成する工程が実施される。つまり、ゲートスタック６形成前の酸化膜５の形成は、ＳｉＧｅ膜（シリコンゲルマニウムチャネル１８）ではなくシリコン膜４上で実行される。これにより、必要な精度を持った酸化膜５の形成が可能となる。
【００２７】
さらに、シリコンゲルマニウムチャネル１８の厚さは、ゲートスタック６下部のシリコン膜４の初期厚さであるから、これを正確に制御することは容易である。
【００２８】
本発明に係る方法は、デバイスのゲートスタック周辺の領域から拡散凝集が開始するために、平面、ゲート・オール・アラウンド又はフィンＦＥＴ（フィン電界効果トランジスタ）アーキテクチャのような全ての種類のアーキテクチャに適用することが可能である。本発明に係る方法は、全ての種類のＣＭＯＳデバイスと、シングル・ゲート又はダブル・ゲートのデバイスに適用することができる。さらに、本発明に係る方法は、任意の種類の基板に適用可能である。
【００２９】
例として本発明に係る方法の一実施形態について説明したが、数多くの変形例を想到可能であることが当業者には明白であろう。
【００３０】
例として１個のデバイスを形成する実施形態について説明したが、実際には、多数のデバイスが本発明による方法に従って同時に製造することができることが当業者には明白であろう。
【００３１】
寸法は単に例として挙げたものであり、また、ここに説明した方法は、現実には幅広い範囲のサイズを有するデバイスに適用可能である。ただし、初期のＳｉＧｅ膜中のゲルマニウムの含有率Ｘｏと、最終的なシリコンゲルマニウムチャネル中のゲルマニウムの含有率Ｘとの比率は、初期のＳｉＧｅ膜の厚さＴｉと、ゲートスタックの下部分の長さの半分Ｔｆ、即ちゲート長さの半分に一つのスペーサの幅を足した値との比率とは同じはずである。換言すると、下記の式が成り立つことが好ましい。
Ｘｏ・Ｔｉ  ＝  Ｘ・（Ｌｇ／２  ＋  Ｌｓｐ）
ここで、ＸｏはＳｉＧｅ膜中のゲルマニウムの含有率、ＴｉはＳｉＧｅ膜の厚さ、Ｘはシリコンゲルマニウムチャネル中のゲルマニウムの含有率、Ｌｇはゲートスタックのゲート長、Ｌｓｐは各スペーサの幅である。
【００３２】
ＳｉＧｅ膜１４の初期厚さは、好ましくは５０乃至１００ｎｍであり、例えば７０ｎｍである。ＳｉＧｅ膜１４中のゲルマニウムの初期含有率は、好ましくは２０乃至５０重量％であり、例えば３０重量％である。
【００３３】
本発明に係る方法の一実施形態として、ＳＯＩウエハを基板として用いるプロセスを説明したが、本発明に係る方法は、シリコン薄膜が絶縁膜を被覆する任意の構造に適用される。
【００３４】
本発明に係る方法の一実施形態として、ゲートスタックのスペーサを特定の構成として説明したが、スペーサは、異なる材料製であってよく、シリコン酸化膜１０を設けずに形成されてよく、異なった構造であってよい。
【００３５】
本発明に係る方法の一実施形態として、シリコン膜１６がＳｉＧｅ膜１４上に形成された構成を述べたが、ＳｉＧｅ膜１４上にシリコン膜１６を設けなくともよい。
【００３６】
本発明による少なくとも一つの例示的実施形態について説明したが、種々の変更、修正及び改良が当業者には容易に想起されるであろう。そのような変更、修正及び改良は、本発明の範囲に含まれるものとする。従って、上記した説明は単に例示であって、制限することを意図してはいない。本発明は、請求項およびその等価物で規定されるようにしか限定されない。
【図面の簡単な説明】
【００３７】
【図１】本発明に係るゲートスタックの下方に薄いシリコンゲルマニウム伝導チャネルを形成する方法を示す概念図である。
【図２】本発明に係る方法を示す概念図である。
【図３】本発明に係る方法を示す概念図である。
【符号の説明】
【００３８】
１  シリコンウエハ
２  シリコン酸化膜（絶縁膜）
４  結晶シリコン膜（シリコン膜）
５  ゲート酸化膜（第２の絶縁膜）
６  ゲートスタック
８  酸化膜
１０、２０  シリコン酸化膜
１２  シリコン窒化膜
１４  ＳｉＧｅ膜（シリコンゲルマニウム膜）
１６  シリコン膜（第２のシリコン膜）
１８  シリコンゲルマニウム伝導チャネル（シリコンゲルマニウムチャネル）
【図１】
2007243188.tif 000003
【図２】
2007243188.tif 000004
【図３】
2007243188.tif 000005