(57)【要約】【課題】  十分なノイズレベルが得られるアナログデジタル変換器およびそれを用いた半導体集積装置を提供する。【解決手段】  のこぎり波状の基準信号Ｖｒｅｆを発生する信号発生部１１と、アナログ入力信号Ｖｉｎと基準信号Ｖｒｅｆとを比較して比較結果を出力する第１コンパレータ１４と、キャパシタンスＣ２を介して第１コンパレータ１４に直列接続され、第１コンパレータ１４より利得の高い第２コンパレータ１５と、キャパシタンスＣ３を介して第２コンパレータ１５に直列接続された第３コンパレータ１６と、第１乃至第３コンパレータ１４、１５、１６の入出力端子間をそれぞれ短絡して動作点を設定する第１乃至第３スイッチング素子Ｓ１、Ｓ２、Ｓ３とを有する信号比較部１２と、比較結果に基づいて、アナログ信号Ｖｉｎに応じたデジタル信号Ｖｏｕｔを出力する信号出力部１３とを具備する。【選択図】  図１
2007243619.tif 000002
【特許請求の範囲】
【請求項１】
のこぎり波状の基準信号を発生する信号発生部と、
アナログ入力信号と前記基準信号とを比較して比較結果を出力する第１コンパレータと、キャパシタンスを介して前記第１コンパレータに直列接続され、前記第１コンパレータより利得の高い第２コンパレータと、キャパシタンスを介して前記第２コンパレータに直列接続された第３コンパレータと、前記第１乃至第３コンパレータの入出力端子間をそれぞれ短絡して動作点を設定する第１乃至第３スイッチング素子とを有する信号比較部と、
前記比較結果に基づいて、前記アナログ信号に応じたデジタル信号を出力する信号出力部と、
を具備することを特徴とするアナログデジタル変換器。
【請求項２】
前記第１および第２コンパレータが絶縁ゲート電界効果トランジスタを有し、前記第１コンパレータの絶縁ゲート電界効果トランジスタのゲート幅が前記第２コンパレータの絶縁ゲート電界効果トランジスタのゲート幅より大きいことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記第１コンパレータの入出力端子間に接続されたキャパシタンスを、更に有することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項４】
のこぎり波状の基準信号を発生する信号発生部と、
アナログ入力信号と前記基準信号とを比較して比較結果を出力する第１コンパレータと、キャパシタンスを介して前記第１コンパレータに直列接続され、前記第１コンパレータより利得の高い第２コンパレータと、キャパシタンスを介して前記第２コンパレータに直列接続された第３コンパレータと、前記第１乃至第３コンパレータの入出力端子間をそれぞれ短絡して動作点を設定する第１乃至第３スイッチング素子とを有する信号比較部と、
前記比較結果に基づいて、前記アナログ信号に応じたデジタル信号を出力する信号出力部と、
が同一チップ上に集積して形成されていることを特徴とする半導体集積装置。
【請求項５】
入射光を受光して受光信号を出力する受光部と、
のこぎり波状の基準信号を発生する信号発生部と、
前記受光信号と前記基準信号とを比較して比較結果を出力する第１コンパレータと、キャパシタンスを介して前記第１コンパレータに直列接続され、前記第１コンパレータより利得の高い第２コンパレータと、キャパシタンスを介して前記第２コンパレータに直列接続された第３コンパレータと、前記第１乃至第３コンパレータの入出力端子間をそれぞれ短絡して動作点を設定する第１乃至第３スイッチング素子とを有する信号比較部と、
前記比較結果に基づいて、前記受光信号に応じたデジタル信号を出力する信号出力部と、
が同一チップ上に集積して形成されていることを特徴とする半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器およびそれを用いた半導体集積装置に関する。
【背景技術】
【０００２】
従来、ビデオカメラやデジタルスチルカメラ等に広く用いられている固体イメージセンサには、複数のアナロクデジタル変換器を有するものが知られている（例えば、特許文献１参照）。
【０００３】
特許文献１に開示されたアナログデジタル変換器は、基準信号発生器と、２段増幅器で構成された信号比較器と、ラッチ回路とを有している。
【０００４】
まず、クロック信号のカウントが所定のタイミングで開始される。基準信号発生器は、カウント値応じてのこぎり波状の基準信号を発生する。信号比較器は受光素子から入力されたアナログの入力信号と基準信号とを比較し、基準信号が入力信号のレベルと一致したときにラッチパルスを出力する。ラッチ回路はラッチパルスが出力されたときのデジタルカウント値をラッチし、アナログ信号をデジタル信号に変換して出力する。
【０００５】
ここで複数のアナロクデジタル変換器を有する固体イメージセンサでは、信号電圧を正確なものとするために、各信号比較器においては、比較を行う前に比較器の入力と出力側の直流レベルを同一にするための処理を行う。
【０００６】
即ち、各信号比較器に入力される信号電圧の間に直流レベルの差が生じないように、信号比較器を複数段の増幅器で構成し、２段目の増幅器をクランプ回路として機能させている。これにより、クランプ回路の直流再生特性のばらつきを低減し、アナログデジタル変換器間の変換特性に生じるばらつきを低減させている。
【０００７】
然しながら、特許文献１に開示されたアナログデジタル変換器は、信号比較器にノイズが混入した場合に、ノイズによりラッチパルスの発生時期が変化するので、ラッチ回路に取り込まれるカウント値が変化し、アナログ値からデジタル値への変換誤差が生じる。その結果、十分なノイズレベルが得られないという問題がある。
【０００８】
従って、固体イメージセンサにおいては、ノイズによるアナロクデジタル変換器の変換誤差が画像データの雑音となってＳＮ比が劣化し、高品質の画像が得られないという問題がある。
【特許文献１】特開２０００−２８７１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、十分なノイズレベルが得られるアナログデジタル変換器およびそれを用いた半導体集積装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様のアナログデジタル変換器は、のこぎり波状の基準信号を発生する信号発生部と、アナログ入力信号と前記基準信号とを比較して比較結果を出力する第１コンパレータと、キャパシタンスを介して前記第１コンパレータに直列接続され、前記第１コンパレータより利得の高い第２コンパレータと、キャパシタンスを介して前記第２コンパレータに直列接続された第３コンパレータと、前記第１乃至第３コンパレータの入出力端子間をそれぞれ短絡して動作点を設定する第１乃至第３スイッチング素子とを有する信号比較部と、前記比較結果に基づいて、前記アナログ信号に応じたデジタル信号を出力する信号出力部と、を具備することを特徴としている。
【００１１】
本発明の一態様の半導体集積装置は、のこぎり波状の基準信号を発生する信号発生部と、アナログ入力信号と前記基準信号とを比較して比較結果を出力する第１コンパレータと、キャパシタンスを介して前記第１コンパレータに直列接続され、前記第１コンパレータより利得の高い第２コンパレータと、キャパシタンスを介して前記第２コンパレータに直列接続された第３コンパレータと、前記第１乃至第３コンパレータの入出力端子間をそれぞれ短絡して動作点を設定する第１乃至第３スイッチング素子とを有する信号比較部と、前記比較結果に基づいて、前記アナログ信号に応じたデジタル信号を出力する信号出力部と、が同一チップ上に集積して形成されていることを特徴としている。
【００１２】
本発明の別態様の半導体集積装置は、入射光を受光して受光信号を出力する受光部と、のこぎり波状の基準信号を発生する信号発生部と、前記受光信号と前記基準信号とを比較して比較結果を出力する第１コンパレータと、キャパシタンスを介して前記第１コンパレータに直列接続され、前記第１コンパレータより利得の高い第２コンパレータと、キャパシタンスを介して前記第２コンパレータに直列接続された第３コンパレータと、前記第１乃至第３コンパレータの入出力端子間をそれぞれ短絡して動作点を設定する第１乃至第３スイッチング素子とを有する信号比較部と、前記比較結果に基づいて、前記受光信号に応じたデジタル信号を出力する信号出力部と、が同一チップ上に集積して形成されていることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、十分なノイズレベルが得られるアナログデジタル変換器およびそれを用いた半導体集積装置が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１５】
本発明の実施例１に係るアナログデジタル変換器について、図１乃至図４を用いて説明する。図１はアナログデジタル変換器の構成を示す回路図、図２はアナログデジタル変換器の動作を示すタイミングチャート、図３はアナログデジタル変換器の信号比較部に用いられるコンパレータの構成を示す回路図、図４はコンパレータの入出力特性を示す図である。
【００１６】
図１に示すように、本実施例のアナログデジタル変換器１０は、のこぎり波状の基準信号Ｖｒｅｆを発生する信号発生部１１と、アナログ入力信号Ｖｉｎと基準信号Ｖｒｅｆとを比較して比較結果を出力する信号比較部１２と、比較結果に基づいて入力信号Ｖｉｎに応じたデジタル出力信号Ｖｏｕｔを出力する信号出力部１３とを具備している。
【００１７】
信号発生部１１は、クロック信号発生回路（図示せず）と、カウンタ（図示せず）を有している。カウンタは所定のタイミングでクロック信号のカウントを開始し、カウント値に応じてのこぎり波状の基準信号Ｖｒｅｆを発生する。
【００１８】
信号比較部１２は、入力端にキャパシタンスＣ１が接続された第１コンパレータ１４と、キャパシタンスＣ２を介して第１コンパレータ１４に直列接続され、第１コンパレータ１４より利得の高い第２コンパレータ１５と、キャパシタンスＣ３を介して第２コンパレータ１５に直列接続された第３コンパレータ１６と、第１乃至第３コンパレータ１４、１５、１６にそれぞれ並列接続された第１乃至第３スイッチＳ１、Ｓ２、Ｓ３とを有している。
【００１９】
信号比較部１２は、入力端子２０からスイッチＳ４を介して入力されるアナログの入力信号Ｖｉｎと、信号発生部１１からキャパシタンスＣ４を介して入力される基準信号Ｖｒｅｆを比較し、入力信号Ｖｉｎと基準信号Ｖｒｅｆとが一致したときに出力端子２１からラッチ信号Ｖｌａｔｃｈを信号出力部１３に出力する。
【００２０】
信号出力部１３はカウンタ１７と、ラッチ回路１８とを有している。カウンタ１７は所定のタイミングでクロック信号のカウントを開始する。  
ラッチ回路１８は信号比較部１２からラッチ信号Ｖｌａｔｃｈを受け取ると、カウンタ１７のカウント値をラッチし、アナログの入力信号Ｖｉｎに応じたデジタルの出力信号Ｖｏｕｔを出力端子２２に出力する。
【００２１】
ここで、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４は、例えばｎ型の絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトランジスタという）を有している。  
スイッチ端子２３、２４、２５、２６からスイッチＳ１、Ｓ２、Ｓ３、Ｓ４のＭＯＳトランジスタのゲートにスイッチング信号をそれぞれ印加することにより、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４がそれぞれオン・オフされる。
【００２２】
図２はアナログデジタル変換器１０の動作を示すタイミングチャートで、例えば受光素子からのアナログの入力信号Ｖｉｎをデジタル信号Ｖｏｕｔにアナログデジタル変換する場合の例である。
【００２３】
図２に示すように、時刻ｔ０でスイッチ端子２６にＨｉレベルの電位が印加されるとスイッチＳ４がオンになり、リセットレベル１ａが受光素子より出力され、キャパシタＣ１を介して第１コンパレータ１４に入力される。  
そのとき信号発生部１１からは、クランプレベル１１ａがキャパシタＣ４を介して出力されている。
【００２４】
リセットレベル１ａの出力時に、第１乃至第３コンパレータ１４、１５、１６のリセットスイッチＳ１、Ｓ２、Ｓ３のリセット端子２２、２３、２４にＨｉレベルの電圧がそれぞれ印加され、それぞれオン状態になっている。
【００２５】
次に、時刻ｔ１でリセット端子２３にＬｏｗレベルの電位が印加されるとスイッチＳ１がオフになり、第１コンパレータ１４の出力がキャパシタＣ２を介して第２コンパレータ１５に入力される。
【００２６】
次に、時刻ｔ２でリセット端子２４にＬｏｗレベルの電位が印加されるとスイッチＳ２がオフになり、第２コンパレータ１５の出力がキャパシタＣ３を介して第３コンパレータ１６に入力される。
【００２７】
次に、時刻ｔ３でリセット端子２５にＬｏｗレベルの電位が印加されるとスイッチＳ３がオフになり、リセットレベル１ａの第１乃至第３コンパレータ１４、１５、１６への取り込みが終了する。
【００２８】
次に、時刻ｔ４で受光素子より、入射光量に応じた信号レベル１ｂが入力される。この時も信号発生部１１より出力されるレベルは１１ａであり、信号レベル１ｂと信号レベル１１ａの差分がキャパシタＣ４に蓄えられる。
【００２９】
次に、時刻ｔ５で入力スイッチ端子２６にＬｏｗレベルの電位が印加されるとスイッチＳ４がオフになり、受光素子との接続が絶たれる。
【００３０】
次に、時刻ｔ６で信号発生部１１の基準信号Ｖｒｅｆの出力レベルが１１ａから１１ｂに低下し、出力端子２１の電位がＨｉレベルになり、アナログデジタル変換のタイミング待ち状態になる。
【００３１】
次に、時刻ｔ７でアナログデジタル変換が開始され、信号発生部１１の基準信号Ｖｒｅｆは徐々に増加していく。
【００３２】
次に、時刻ｔ８でリセットレベル１ａと信号レベル１ｂの差ΔＶと基準信号Ｖｒｅｆが等しくなると、第１乃至第３コンパレータ１４、１５、１６が動作し、出力端子２１の電位がＨｉレベルからＬｏｗレベルになり、出力端子２１からラッチ信号Ｖｌａｔｃｈが出力される。
【００３３】
このラッチ信号Ｖｌａｔｃｈをラッチ回路１８が検出し、時刻ｔ７から時刻ｔ８までの変換時間Δｔ０の間にカウンタ１７がカウントしたカウント値を取り込み、アナログデジタル変換が行われる。
【００３４】
図３はアナログデジタル変換器１０の信号比較部１２に用いられるコンパレータの構成を示す回路図である。
【００３５】
図３に示すように、信号比較部１２の第１コンパレータ１４は、ミラー回路を構成するｐ型の第１および第２ＭＯＳトランジスタＭ１、Ｍ２と、差動回路を構成し、ドレインＤ３が第１ＭＯＳトランジスタＭ１のドレインＤ１に接続されたｎ型の第３ＭＯＳトランジスタＭ３と、ドレインＤ４が第２ＭＯＳトランジスタＭ２のドレインＤ２に接続されたｎ型の第４ＭＯＳトランジスタＭ４とを具備している。
【００３６】
更に、第３および第４ＭＯＳトランジスタＭ３、Ｍ４のソースＳ３、Ｓ４に共通接続された電流制限用のｎ型の第５ＭＯＳトランジスタＭ５を有している。
【００３７】
信号入力端子３０から、第３ＭＯＳトランジスタＭ３のゲートＧ３に入力信号Ｖｉｎ１が入力される。  
差動入力端子３１から、第４ＭＯＳトランジスタＭ４のゲートＧ４に差動増幅回路の動作点を定めるための所定のバイアス電圧Ｖｂ１が印加される。  
バイアス端子３２から、第５ＭＯＳトランジスタＭ５のゲートＧ５に第１コンパレータ１４の動作電流を定めるための所定のバイアス電圧Ｖｂ２が印加される。
【００３８】
ミラー回路を構成する第１および第２ＭＯＳトランジスタＭ１、Ｍ２には等しい電流が流れる。差動増幅回路を構成し、第１および第２ＭＯＳトランジスタＭ１、Ｍ２にそれぞれ直列接続された第３および第４ＭＯＳトランジスタＭ３、Ｍ４には第１および第２ＭＯＳトランジスタＭ１、Ｍ２と等しい電流が流れる。
【００３９】
第１コンパレータ１４は入力信号Ｖｉｎ１が低くなると、入力信号Ｖｉｎ１に応じて第３ＭＯＳトランジスタＭ３のインピーダンスが高くなり、出力信号Ｖｏｕｔ１が高くなる。そして、入力信号Ｖｏｕｔ１がある値以下になると、出力信号Ｖｏｕｔ１は飽和してＨｉレベルになる。
【００４０】
一方、第１コンパレータ１４は入力信号Ｖｉｎ１が高くなると、入力信号Ｖｉｎ１に応じて第３ＭＯＳトランジスタＭ３のインピーダンスが低くなり、出力信号Ｖｏｕｔ１が低くなる。そして、入力信号Ｖｉｎ１がある値以上になると、出力信号Ｖｏｕｔ１は飽和してＬｏｗレベルになる。
【００４１】
即ち、第１コンパレータ１４は差動反転増幅器として機能するので、入力信号Ｖｉｎ１の反転した出力信号Ｖｏｕｔ１が反転出力端子３３より得られる。
【００４２】
第２および第３コンパレータ１５、１６は、第１コンパレータ１４と同じ回路構成を有し、同じく差動反転増幅器として機能する。
【００４３】
ここで、第１コンパレータ１４のゲインＧ１は第２コンパレータ１５のゲインＧ２より低く設定されている。
【００４４】
図４は第１および第２コンパレータ１４、１５の入出力特性を示したもので、図中の実線３５は第１コンパレータ１４の入出力特性、破線３６は第２コンパレータ１５の入出力特性を示している。  
バイアス電圧Ｖｂ１により、第１および第２コンパレータ１４、１５の動作点３７はＨｉレベルとＬｏｗレベルのほぼ中間点にそれぞれ設定されている。
【００４５】
図４に示すように、入出力特性の非飽和領域において、第１コンパレータ１４の入出力特性３５の傾きは、入力信号Ｖｉｎ１の変化量ΔＶと出力信号Ｖｏｕｔ１の変化量ΔＶ１の比ΔＶ１／ΔＶで表わされる。
【００４６】
同様に、第２コンパレータ１５の入出力特性３６の傾きは、入力信号Ｖｉｎ１の変化量ΔＶと出力信号Ｖｏｕｔ２の変化量ΔＶ２の比ΔＶ２／ΔＶで表わされる。
【００４７】
即ち、第１コンパレータ１４のゲインＧ１はΔＶ１／ΔＶで表わされ、第２コンパレータ１５のゲインＧ２はΔＶ２／ΔＶで表わされる。
【００４８】
本実施例の信号比較部１２は、初段の第１コンパレータ１４のゲインＧ１を２段目の第２コンパレータ１５のゲインＧ２より低く、且つ従来よりも低く設定しているので、特にノイズの影響を受け易い初段の第１コンパレータ１４に混入するノイズの影響を抑制することが可能である。
【００４９】
一方、従来の２段コンパレータを備えた信号比較部は、電源ノイズが混入した場合に、初段のコンパレータのゲインが高いので、ノイズも同時に増幅されて信号比較部が誤動作する恐れが高くなる。
【００５０】
更に、２段目の第２コンパレータ１５のゲインＧ２を従来の初段のコンパレータと同程度に設定しているので、３段目の第３コンパレータ１６の電源変動などによる出力ばらつきをゲインの逆数倍（１／Ｇ２）に抑制することが可能である。
【００５１】
例えば、第１コンパレータ１４のゲインＧ１を５、第２コンパレータ１５のゲインＧ２を１００、第３コンパレータ１５のゲインＧ３を５００とすることによって、従来の初段のコンパレータのゲインが１００程度、２段目のコンパレータのゲインが５００程度の信号比較部に比べて、２段目の第２コンパレータ１５に混入する電源ノイズを１／５程度に抑制することができる。
【００５２】
第１コンパレータ１４のゲインＧ１を第２コンパレータ１５のゲインＧ２より低く設定するには、例えば第１コンパレータ１４の第３および第４ＭＯＳトランジスタＭ３、Ｍ４のゲート幅を第２コンパレータ１５の第３および第４ＭＯＳトランジスタＭ３、Ｍ４のゲート幅より大きくすることにより実現できる。
【００５３】
図５は本実施例のアナログデジタル変換器１０を用いた半導体装置の構成を示す図で、複数の画素ブロック（受光部）に走査線を介して接続されたアナログデジタル変換器１０の出力を順次選択してデジタル映像出力を得る固体イメージセンサの例である。
【００５４】
図５に示すように、固体イメージセンサ５０は、垂直シフトレジスタ５１により選択される複数の画素ブロック５２と、水平レジスタ５３により選択される複数のアナログデジタル変換器１０とを具備している。ここでは、１の画素ブロック５２に接続されたアナログデジタル変換器１０の動作を中心に説明する。
【００５５】
基準レベルＧＮＤに接地されたフォトダイオード６０に入射した光は、光電変換され、信号電荷として蓄積される。
【００５６】
この信号電荷は、読み出し用トランジスタ６１のゲート端子６２をＨｉレベルにすることにより、検出部６３に読み出され、その電位変化が増幅用トランジスタ６４に入力される。
【００５７】
なお、信号電荷が検出部６３に読み出される前に、リセット用トランジスタ６５のゲート端子６６をＨｉレベルにすることにより、検出部６３を所定の電位６７にセットしておく。
【００５８】
画素ブロック５２の選択はアドレス用トランジスタ６８のゲート端子６９をＨｉレベルにすることにより行い、アドレス用トランジスタ６８がＯＮしている画素ブロック５２のみが信号を、垂直信号線７０に出力する。
【００５９】
画素ブロック５２は２次元マトリックス状に配置され、前記ゲート端子６２、６６、６９はそれぞれ横ラインごとに共通に接続され、たとえば縦方向に１〜ｍラインまでそれぞれ別に配線される。
【００６０】
この各配線は垂直シフトレジスタ５１により、あらかじめ決められた方向に順次走査されていく。
【００６１】
また、垂直信号線７０は縦方向に同じく共通に配線され、たとえば横方向に１〜ｎラインまでそれぞれ別に配線されている。
【００６２】
各垂直信号線７０の一端には、画素内の増幅用トランジスタ６４と対を成してソースホロワ回路を構成するロード用トランジスタ７１が配置され、ラインごとに１〜ｎまで配置されている。
【００６３】
ロード用トランジスタ７１のゲート端子は共通の端子７２に配線され、バイアス電圧が印加される。同じくロード用トランジスタ７１のソース端子は共通の端子７３に配線され、ソース電圧が印加される。
【００６４】
垂直信号線７０の他端には、アナログデジタル変換器１０が１〜ｎラインごとに接続され、選択されている画素ブロック５２の信号が垂直信号線７０を介して取り込まれ、アナログ電圧値をデジタルデータ値に変換する。
【００６５】
アナログデジタル変換器１０で出力されたパルスは、同じく１〜ｎラインごとに配置されたラッチ回路１８によって取り込まれ、パルスが入力された時間に応じたデータ値として保持される。
【００６６】
また水平レジスタ５３により、あらかじめ決められた方向に順次走査され、１〜ｎラインのラッチ回路１８からデータを出力回路５４へと入力する。  
このときデータ出力は、データのＢｉｔ数（ｋ）分だけあり、たとえば出力線７４は１〜１０まで１０Ｂｉｔ分配線されている。出力回路５４から出力されたデータは、あらかじめ定めたタイミングにより、次段の回路に入力されていく。
【００６７】
図６は本実施例のアナログデジタル変換器１０を有する固体イメージセンサ５０が半導体基板に集積して形成された半導体集積装置を示す図である。
【００６８】
図６に示すように、半導体集積装置８０は、垂直シフトレジスタ５１により選択される複数の画素ブロック５２と、水平レジスタ５３により選択される複数のアナログデジタル変換器１０と、出力回路５４までが同一チップ８１上にモノリシックに集積して形成されている。
【００６９】
更に、同一チップ８１上には半導体集積装置８０を外部に接続するためのボンディングパッド８２ａ〜８２ｄが形成されており、ボンディングパッド８２ａを介して半導体集積装置８０に電源Ｖｄｄが供給され、ボンディングパッド８２ｂ〜８２ｃを介して半導体集積装置８０からデジタル映像出力が外部回路に出力される。
【００７０】
以上説明したように、本実施例のアナログデジタル変換器１０は、第１コンパレータのゲインＧ１を第２コンパレータのゲインＧ２より低く、且つ従来よりも低く設定したので、電源変動などのノイズを抑制することができる。
【００７１】
その結果、ノイズよるアナログデジタル変換誤差が低減され、十分なノイズレベルが得られる。従って、固体イメージセンサ５０が集積された半導体集積装置８０においてＳ／Ｎ比の良い画像データを得ることができる。
【実施例２】
【００７２】
図７は本発明の実施例２に係るアナログデジタル変換器の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００７３】
本実施例が実施例１と異なる点は、第１コンパレータにキャパシタンスを並列接続したことにある。  
即ち、図７に示すように、本実施例のアナログデジタル変換器９０は、第１コンパレータ１４にキャパシタＣ５が並列接続された信号比較回路９２を有している。
【００７４】
第１コンパレータ１４のゲインＧ１は、キャパシタＣ５の帰還作用によりキャパシタＣ１とキャパシタＣ５の比となり、Ｇ１＝Ｃ１／Ｃ５で表わされる。  
例えば、キャパシタＣ１が０．５ｐＦである場合に、キャパシタＣ５を０．１ｐＦに設定すれば、第１コンパレータ１４のゲインＧ１として５を得ることができる。
【００７５】
以上説明したように、本実施例のアナログデジタル変換器９０は、第１コンパレータ１４のゲインＧ１がキャパシタＣ５の帰還容量により決定されるので、ゲインＧ１の設定が容易になる利点がある。  
これにより、アナログデジタル変換器９０の回路設計や、その製造プロセスの自由度を増加させることができる。
【００７６】
上述した実施例においては、アナログデジタル変換器１０を固体イメージセンサ５０に用いた場合について説明してが、本発明はこれに限定されず、ラインセンサー等であっても構わない。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１に係るアナログデジタル変換器の構成を示す回路図。
【図２】本発明の実施例１に係るアナログデジタル変換器の動作を示すタイミングチャート。
【図３】本発明の実施例１に係るアナログデジタル変換器に用いられるコンパレータの構成を示す回路図。
【図４】本発明の実施例１に係るコンパレータの入出力特性を示す図。
【図５】本発明の実施例１に係るアナログデジタル変換器を用いた固体イメージセンサの構成を示す回路図。
【図６】本発明の実施例１に係る固体イメージセンサが同一チップ上に集積して形成された半導体集積装置を示す図。
【図７】本発明の実施例２に係るアナログデジタル変換器の構成を示す回路図。
【符号の説明】
【００７８】
１０、９０  アナログデジタル変換器
１１  信号発生部
１２、９２  信号比較部
１３  信号出力部
１４  第１コンパレータ
１５  第２コンパレータ
１６  第３コンパレータ
２０  入力端子
２１、２２  出力端子
２３、２４、２５、２６  スイッチ端子
３０  信号入力端子
３１  差動入力端子
３２バイアス端子
３３  反転出力端子
３５  第１コンパレータの入出力特性
３６  第２コンパレータの入出力特性
３７  動作点
５０  固体イメージセンサ
５１  垂直シフトレジスタ
５２  画素ブロック
５３  水平レジスタ
５４  出力回路
８０  半導体集積装置
８１  チップ
８２ａ〜８２ｄ  ボンディングパッド
Ｍ１、Ｍ２  ｐ−ＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ５  ｎ−ＭＯＳトランジスタ
Ｓ１、Ｓ２、Ｓ３、Ｓ４  スイッチ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５  キャパシタンス
Ｖｒｅｆ  基準信号
Ｖｌａｔｃｈ  ラッチ信号
Ｖｉｎ  アナログ入力信号
Ｖｏｕｔ  デジタル出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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