(57)【要約】【課題】積層基板の底面に配置された複数の端子を有する高周波電子部品において、高周波電子部品と実装用基板との接合の強度を向上させると共に、グランド電位となるべき導体部分の電位の均一性を向上させる。【解決手段】高周波電子部品は積層基板を備えている。積層基板の底面には、積層基板の内部の回路の機能に関わる信号の入出力のための機能端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２と、接地端子Ｇ１〜Ｇ６と、外部回路に接続されない端子ＮＣ１，ＮＣ２と、接地用導体部２５５とが配置されている。導体部２５５は、各端子によって囲まれた領域に配置された中央部分２５５Ａと、この中央部分２５５Ａと各端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２とを連結する連結部分２５５Ｂ１〜２５５Ｂ８とを含んでいる。【選択図】図２６
2007036315.tif 000002
【特許請求の範囲】
【請求項１】
交互に積層された誘電体層と導体層とを含む積層基板と、
前記導体層を用いて構成され、前記積層基板の内部に配置された、高周波信号を処理する回路と、
前記回路の機能に関わる信号の入出力のための複数の機能端子と、
グランドに接続される複数の接地端子とを備えた高周波電子部品であって、
前記導体層は、前記積層基板の内部に配置されてグランドに接続される接地用導体層を含み、
前記機能端子および接地端子のそれぞれにおける少なくとも一部は、前記積層基板の底面に配置され、
高周波電子部品は、更に、前記積層基板の底面に配置されてグランドに接続される接地用導体部を備え、
前記接地用導体部は、前記積層基板の底面において前記機能端子および接地端子によって囲まれた領域に配置された中央部分と、前記中央部分と前記接地端子とを連結する連結部分とを含み、且つ前記積層基板の内部に形成されたスルーホールを介して前記接地用導体層に接続されていることを特徴とする高周波電子部品。
【請求項２】
前記中央部分の形状は矩形であり、前記機能端子および接地端子は、前記中央部分を囲うように列状に配置され、前記連結部分は、前記中央部分から前記接地端子に向けて放射状に延びていることを特徴とする請求項１記載の高周波電子部品。
【請求項３】
前記中央部分と連結部分は、それぞれ前記積層基板の内部に形成された別個のスルーホールを介して前記接地用導体層に接続されていることを特徴とする請求項１または２記載の高周波電子部品。
【請求項４】
前記接地端子、中央部分および連結部分は、それぞれ前記積層基板の内部に形成された別個のスルーホールを介して前記接地用導体層に接続されていることを特徴とする請求項１または２記載の高周波電子部品。
【請求項５】
前記接地端子は、隣り合う機能端子間に配置されていることを特徴とする請求項１ないし４のいずれかに記載の高周波電子部品。
【請求項６】
前記接地用導体部が前記積層基板の底面において占める面積は、各接地端子が前記積層基板の底面において占める面積よりも大きいことを特徴とする請求項１ないし５のいずれかに記載の高周波電子部品。
【請求項７】
前記積層基板の底面の形状は矩形であり、前記底面の４つの辺のそれぞれの近傍において少なくとも１つの前記接地端子が配置されていることを特徴とする請求項１ないし６のいずれかに記載の高周波電子部品。
【請求項８】
更に、前記積層基板の底面に配置され、前記接地端子の表面と前記中央部分の表面とが分離されるように、前記連結部分を覆う絶縁層を備えたことを特徴とする請求項１ないし７のいずれかに記載の高周波電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層基板と、この積層基板の底面に配置された複数の端子とを有する高周波電子部品に関する。
【背景技術】
【０００２】
近年、高周波信号を処理する回路に用いられる高周波電子部品として、積層基板を用いて構成されたものが広く用いられている。積層基板は、交互に積層された誘電体層と導体層とを含んでいる。積層基板の内部には、導体層を用いて構成された、高周波信号を処理する回路が形成されている。一般的に、積層基板を用いて構成された高周波電子部品では、その底部に複数の端子が設けられている。この複数の端子は、積層基板の内部に形成された回路の機能に関わる信号の入出力のための複数の機能端子と、グランドに接続される複数の接地端子とを含んでいる。高周波電子部品は、実装用基板に実装される。その際、上記の複数の端子は、例えば導電性の接合材を用いて、実装用基板に形成された導体層に接合される。
【０００３】
特許文献１、２に記載されているように、上記の複数の端子は、高周波電子部品の底部において、その周縁部の近傍に配置される場合が多い。高周波電子部品の底部には、上記の複数の端子によって囲まれた領域に配置されると共にグランドに接続される接地用導体部が配置される場合もある。また、一般的に、積層基板の内部には、グランドに接続される接地用導体層が設けられている。そして、接地端子および接地用導体部は、積層基板の内部に設けられたスルーホールや積層基板の側面に設けられた導体部を介して、接地用導体層に電気的に接続されている。
【０００４】
なお、特許文献３には、一つの回路基板と、この回路基板上に構成された複数の高周波回路と、この複数の高周波回路毎に回路基板の裏面に設けられたグランド電極とを備え、高周波回路毎のグランド電極が間隙を設けて相互に離間している高周波回路装置が記載されている。
【０００５】
【特許文献１】特開２００１−２８５１１２号公報
【特許文献２】特開２００３−１２４０５８号公報
【特許文献３】特開２０００−２４４２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、高周波電子部品の小型化が進むと、端子も小さくなってくる。すると、高周波電子部品と実装用基板との接合の強度が低下するという問題が発生する。また、端子が小さくなってくると、接地端子と積層基板内部の接地用導体層との電気的な接続が弱くなり、その結果、接地端子および接地用導体層を含む、グランド電位となるべき導体部分の電位が不均一になる等の問題が発生する。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層基板と、この積層基板の底面に配置された複数の端子とを有する高周波電子部品であって、高周波電子部品と実装用基板との接合の強度を向上させることができると共に、グランド電位となるべき導体部分の電位の均一性を向上させることができるようにした高周波電子部品を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の高周波電子部品は、
交互に積層された誘電体層と導体層とを含む積層基板と、
導体層を用いて構成され、積層基板の内部に配置された、高周波信号を処理する回路と、
回路の機能に関わる信号の入出力のための複数の機能端子と、
グランドに接続される複数の接地端子とを備えている。
【０００９】
本発明の高周波電子部品において、導体層は、積層基板の内部に配置されてグランドに接続される接地用導体層を含んでいる。機能端子および接地端子のそれぞれにおける少なくとも一部は、積層基板の底面に配置されている。また、本発明の高周波電子部品は、更に、積層基板の底面に配置されてグランドに接続される接地用導体部を備えている。接地用導体部は、積層基板の底面において機能端子および接地端子によって囲まれた領域に配置された中央部分と、中央部分と接地端子とを連結する連結部分とを含み、且つ積層基板の内部に形成されたスルーホールを介して接地用導体層に接続されている。
【００１０】
本発明の高周波電子部品では、積層基板の底面において接地端子と接地用導体部とが連結されている。これにより、本発明によれば、積層基板の底面において接地端子と接地用導体部とが分離されている場合に比べて、積層基板の底面において、実装用基板の導体層に接合される部分が占める面積を大きくすることができる。また、本発明では、接地用導体部は、積層基板の内部に形成されたスルーホールを介して接地用導体層に接続されている。これにより、本発明によれば、接地端子、接地用導体部および接地用導体層を含む、グランド電位となるべき導体部分の電位の均一性が向上する。
【００１１】
本発明の高周波電子部品において、中央部分の形状は矩形であり、機能端子および接地端子は、中央部分を囲うように列状に配置され、連結部分は、中央部分から接地端子に向けて放射状に延びていてもよい。
【００１２】
また、本発明の高周波電子部品において、中央部分と連結部分は、それぞれ積層基板の内部に形成された別個のスルーホールを介して接地用導体層に接続されていてもよい。
【００１３】
また、本発明の高周波電子部品において、接地端子、中央部分および連結部分は、それぞれ積層基板の内部に形成された別個のスルーホールを介して接地用導体層に接続されていてもよい。
【００１４】
また、本発明の高周波電子部品において、接地端子は、隣り合う機能端子間に配置されていてもよい。
【００１５】
また、本発明の高周波電子部品において、接地用導体部が積層基板の底面において占める面積は、各接地端子が積層基板の底面において占める面積よりも大きくてもよい。
【００１６】
また、本発明の高周波電子部品において、積層基板の底面の形状は矩形であり、底面の４つの辺のそれぞれの近傍において少なくとも１つの接地端子が配置されていてもよい。
【００１７】
また、本発明の高周波電子部品は、更に、積層基板の底面に配置され、接地端子の表面と中央部分の表面とが分離されるように、連結部分を覆う絶縁層を備えていてもよい。
【発明の効果】
【００１８】
本発明の高周波電子部品によれば、積層基板の底面において接地端子と接地用導体部とが連結されていることから、積層基板の底面において接地端子と接地用導体部とが分離されている場合に比べて、積層基板の底面において、実装用基板の導体層に接合される部分が占める面積を大きくすることができる。これにより、本発明によれば、高周波電子部品と実装用基板との接合の強度を向上させることができるという効果を奏する。また、本発明では、接地用導体部は、積層基板の内部に形成されたスルーホールを介して接地用導体層に接続されている。これにより、本発明によれば、接地端子、接地用導体部および接地用導体層を含む、グランド電位となるべき導体部分の電位の均一性を向上させることができるという効果を奏する。
【００１９】
また、本発明の高周波電子部品において、中央部分と連結部分は、それぞれ積層基板の内部に形成された別個のスルーホールを介して接地用導体層に接続されていてもよい。この場合には、グランド電位となるべき導体部分の電位の均一性をより向上させることができるという効果を奏する。
【００２０】
また、本発明の高周波電子部品において、接地端子、中央部分および連結部分は、それぞれ積層基板の内部に形成された別個のスルーホールを介して接地用導体層に接続されていてもよい。この場合には、グランド電位となるべき導体部分の電位の均一性をより向上させることができるという効果を奏する。
【００２１】
また、本発明の高周波電子部品において、接地端子は、隣り合う機能端子間に配置されていてもよい。この場合には、隣り合う機能端子間における電磁気的な干渉の発生を防止することができるという効果を奏する。
【００２２】
また、本発明の高周波電子部品において、接地用導体部が積層基板の底面において占める面積は、各接地端子が積層基板の底面において占める面積よりも大きくてもよい。この場合には、高周波電子部品と実装用基板との接合の強度をより向上させることができるという効果を奏する。
【００２３】
また、本発明の高周波電子部品において、積層基板の底面の形状は矩形であり、底面の４つの辺のそれぞれの近傍において少なくとも１つの接地端子が配置されていてもよい。この場合には、高周波電子部品と実装用基板との接合の強度をより向上させることができるという効果を奏する。
【００２４】
また、本発明の高周波電子部品は、積層基板の底面に配置され、接地端子の表面と中央部分の表面とが分離されるように、連結部分を覆う絶縁層を備えていてもよい。この場合には、導体部分の一部である連結部分が露出することによる不具合の発生を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
[第１の実施の形態]
以下、図面を参照して、本発明の実施の形態について説明する。始めに、本発明の第１の実施の形態に係る高周波電子部品について説明する。本実施の形態に係る高周波電子部品は、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置に用いられ、第１の周波数帯域における受信信号および送信信号と、第１の周波数帯域よりも高周波側の第２の周波数帯域における受信信号および送信信号とを処理するものである。第１の周波数帯域は、例えばＩＥＥＥ８０２．１１ｂにおいて使用される２．４ＧＨｚ帯である。第２の周波数帯域は、例えばＩＥＥＥ８０２．１１ａやＩＥＥＥ８０２．１１ｇにおいて使用される５ＧＨｚ帯である。また、本実施の形態に係る高周波電子部品は、ダイバシティに対応可能なものである。
【００２６】
図３は、本実施の形態に係る高周波電子部品の回路構成を示す回路図である。本実施の形態に係る高周波電子部品１は、それぞれ異なるアンテナ１０１，１０２に接続される第１および第２のアンテナ端子ＡＮＴ１，ＡＮＴ２と、第１の周波数帯域における受信信号（以下、第１の受信信号という。）を出力する第１の受信信号端子ＲＸ１と、第２の周波数帯域における受信信号（以下、第２の受信信号という。）を出力する第２の受信信号端子ＲＸ２と、第１の周波数帯域における送信信号（以下、第１の送信信号という。）が入力される第１の送信信号端子ＴＸ１と、第２の周波数帯域における送信信号（以下、第２の送信信号という。）が入力される第２の送信信号端子ＴＸ２と、第１の制御信号ＶＣ１が入力される第１の制御端子ＣＴ１と、第２の制御信号ＶＣ２が入力される第２の制御端子ＣＴ２とを備えている。受信信号端子ＲＸ１，ＲＸ２、送信信号端子ＴＸ２，ＴＸ２および制御端子ＣＴ１，ＣＴ２は、外部回路に接続される。
【００２７】
高周波電子部品１は、更に、アンテナ端子ＡＮＴ１，ＡＮＴ２に接続されたスイッチ回路１０と、受信信号端子ＲＸ１，ＲＸ２およびスイッチ回路１０に接続された第１のダイプレクサ１１と、送信信号端子ＴＸ１，ＴＸ２およびスイッチ回路１０に接続された第２のダイプレクサ１２とを備えている。
【００２８】
高周波電子部品１は、更に、キャパシタ１３〜１８を備えている。キャパシタ１３は、スイッチ回路１０とアンテナ端子ＡＮＴ１との間の信号経路に直列に挿入されている。キャパシタ１４は、スイッチ回路１０とアンテナ端子ＡＮＴ２との間の信号経路に直列に挿入されている。キャパシタ１５は、スイッチ回路１０とダイプレクサ１１との間の信号経路に直列に挿入されている。キャパシタ１６は、スイッチ回路１０とダイプレクサ１２との間の信号経路に直列に挿入されている。キャパシタ１３，１４，１５，１６は、いずれも、制御信号ＶＣ１，ＶＣ２に起因する直流の通過を阻止するものである。キャパシタ１７の一端は制御端子ＣＴ１に接続され、キャパシタ１７の他端は接地されている。キャパシタ１８の一端は制御端子ＣＴ２に接続され、キャパシタ１８の他端は接地されている。
【００２９】
スイッチ回路１０は、６つのポートＰ１〜Ｐ６を有している。ポートＰ１は、キャパシタ１３を介してアンテナ端子ＡＮＴ１に接続されている。ポートＰ２は、キャパシタ１４を介してアンテナ端子ＡＮＴ２に接続されている。ポートＰ３は、キャパシタ１５を介してダイプレクサ１１に接続されている。ポートＰ４は、キャパシタ１６を介してダイプレクサ１２に接続されている。ポートＰ５，Ｐ６は、それぞれ、制御端子ＣＴ１，ＣＴ２に接続されている。
【００３０】
スイッチ回路１０は、更に、それぞれ導通状態と非導通状態が選択される４つのスイッチＳＷ１〜ＳＷ４を有している。各スイッチＳＷ１〜ＳＷ４は、それぞれ、例えばＧａＡｓ化合物半導体による電界効果トランジスタを用いて構成されている。スイッチＳＷ１の一端はポートＰ１に接続され、スイッチＳＷ１の他端はポートＰ３に接続されている。スイッチＳＷ２の一端はポートＰ２に接続され、スイッチＳＷ２の他端はポートＰ３に接続されている。スイッチＳＷ３の一端はポートＰ２に接続され、スイッチＳＷ３の他端はポートＰ４に接続されている。スイッチＳＷ４の一端はポートＰ１に接続され、スイッチＳＷ４の他端はポートＰ４に接続されている。
【００３１】
スイッチＳＷ１とスイッチＳＷ３は、ポートＰ５に入力される制御信号ＶＣ１がハイレベルのときに導通状態となり、制御信号ＶＣ１がローレベルのときに非導通状態となる。スイッチＳＷ２とスイッチＳＷ４は、ポートＰ６に入力される制御信号ＶＣ２がハイレベルのときに導通状態となり、制御信号ＶＣ２がローレベルのときに非導通状態となる。従って、制御信号ＶＣ１がハイレベルで、制御信号ＶＣ２がローレベルのときには、ポートＰ１とポートＰ３が接続され、ポートＰ２とポートＰ４が接続される。このとき、ダイプレクサ１１はアンテナ端子ＡＮＴ１に接続され、ダイプレクサ１２はアンテナ端子ＡＮＴ２に接続される。一方、制御信号ＶＣ１がローレベルで、制御信号ＶＣ２がハイレベルのときには、ポートＰ１とポートＰ４が接続され、ポートＰ２とポートＰ３が接続される。このとき、ダイプレクサ１１はアンテナ端子ＡＮＴ２に接続され、ダイプレクサ１２はアンテナ端子ＡＮＴ１に接続される。このように、スイッチ回路１０は、ダイプレクサ１１，１２のいずれかを、アンテナ端子ＡＮＴ１，ＡＮＴ２のいずれかに接続する。
【００３２】
ダイプレクサ１１は、３つのポートＰ１１〜Ｐ１３を有している。ポートＰ１１は、キャパシタ１５を介してスイッチ回路１０のポートＰ３に接続されている。ポートＰ１２は、受信信号端子ＲＸ１に接続されている。ポートＰ１３は、受信信号端子ＲＸ２に接続されている。
【００３３】
ダイプレクサ１１は、更に、２つのバンドパスフィルタ（以下、ＢＰＦと記す。）２０，３０と、ローパスフィルタ（以下、ＬＰＦとも記す。）４０を有している。ＢＰＦ２０の一端はポートＰ１１に接続されている。ＢＰＦ２０の他端はポートＰ１２に接続されている。ＢＰＦ３０の一端はポートＰ１１に接続されている。ＢＰＦ３０の他端はＬＰＦ４０の一端に接続されている。ＬＰＦ４０の他端はポートＰ１３に接続されている。
【００３４】
ＢＰＦ２０は、インダクタ８１と、インダクタンスを有する伝送線路２１，２４と、キャパシタ２２，２３，２５，８２とを有している。伝送線路２１およびキャパシタ２２，２３の各一端は、インダクタ８１を介してポートＰ１１に接続されている。伝送線路２１およびキャパシタ２２の各他端は接地されている。伝送線路２４およびキャパシタ２５の各一端は、キャパシタ２３の他端に接続されていると共に、キャパシタ８２を介してポートＰ１２に接続されている。伝送線路２４およびキャパシタ２５の各他端は接地されている。伝送線路２１とキャパシタ２２は、並列共振回路を構成している。伝送線路２４とキャパシタ２５は、他の並列共振回路を構成している。このように、ＢＰＦ２０は、２つの並列共振回路を用いて構成されている。
【００３５】
ＢＰＦ３０は、インダクタンスを有する伝送線路３１，３４と、キャパシタ３２，３３，３５，８３，８４とを有している。伝送線路３１およびキャパシタ３２，３３の各一端は、キャパシタ８３を介してポートＰ１１に接続されている。伝送線路３１およびキャパシタ３２の各他端は接地されている。伝送線路３４およびキャパシタ３５の各一端は、キャパシタ３３の他端に接続されていると共に、キャパシタ８４を介してＬＰＦ４０に接続されている。伝送線路３４およびキャパシタ３５の各他端は接地されている。伝送線路３１とキャパシタ３２は、並列共振回路を構成している。伝送線路３４とキャパシタ３５は、他の並列共振回路を構成している。このように、ＢＰＦ３０は、２つの並列共振回路を用いて構成されている。
【００３６】
ＬＰＦ４０は、インダクタ４１と、キャパシタ４２，４３，４４とを有している。インダクタ４１およびキャパシタ４２，４３の各一端は、ＢＰＦ３０に接続されている。インダクタ４１およびキャパシタ４３の各他端は、ポートＰ１３に接続されている。キャパシタ４２の他端は接地されている。キャパシタ４４の一端はポートＰ１３に接続され、キャパシタ４４の他端は接地されている。
【００３７】
ＢＰＦ２０は、第１の周波数帯域内の周波数の信号を通過させ、第１の周波数帯域外の周波数の信号を遮断する。これにより、ＢＰＦ２０は、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力されスイッチ回路１０を通過した第１の受信信号を通過させて受信信号端子ＲＸ１に送る。インダクタ８１およびキャパシタ８２は、ＢＰＦ２０を含む、第１の受信信号の経路における通過特性を改善する。
【００３８】
ＢＰＦ３０は、第２の周波数帯域内の周波数の信号を通過させ、第２の周波数帯域外の周波数の信号を遮断する。ＬＰＦ４０は、第２の周波数帯域内の周波数の信号および第２の周波数帯域よりも低周波側の周波数の信号を通過させ、第２の周波数帯域よりも高周波側の周波数の信号を遮断する。これにより、ＢＰＦ３０およびＬＰＦ４０は、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力されスイッチ回路１０を通過した第２の受信信号を通過させて受信信号端子ＲＸ２に送る。キャパシタ８３，８４は、ＢＰＦ３０およびＬＰＦ４０を含む、第２の受信信号の経路における通過特性を改善する。
【００３９】
ダイプレクサ１２は、３つのポートＰ２１〜Ｐ２３を有している。ポートＰ２１は、キャパシタ１６を介してスイッチ回路１０のポートＰ４に接続されている。ポートＰ２２は、送信信号端子ＴＸ１に接続されている。ポートＰ２３は、送信信号端子ＴＸ２に接続されている。
【００４０】
ダイプレクサ１２は、更に、２つのＢＰＦ５０，６０と、ＬＰＦ７０を有している。ＢＰＦ５０の一端はポートＰ２１に接続されている。ＢＰＦ５０の他端はポートＰ２２に接続されている。ＢＰＦ６０の一端はポートＰ２１に接続されている。ＢＰＦ６０の他端はＬＰＦ７０の一端に接続されている。ＬＰＦ７０の他端はポートＰ２３に接続されている。
【００４１】
ＢＰＦ５０は、インダクタ９１と、インダクタンスを有する伝送線路５１，５４と、キャパシタ５２，５３，５５，９２とを有している。伝送線路５１およびキャパシタ５２，５３の各一端は、インダクタ９１を介してポートＰ２１に接続されている。伝送線路５１およびキャパシタ５２の各他端は接地されている。伝送線路５４およびキャパシタ５５の各一端は、キャパシタ５３の他端に接続されていると共に、キャパシタ９２を介してポートＰ２２に接続されている。伝送線路５４およびキャパシタ５５の各他端は接地されている。伝送線路５１とキャパシタ５２は、並列共振回路を構成している。伝送線路５４とキャパシタ５５は、他の並列共振回路を構成している。このように、ＢＰＦ５０は、２つの並列共振回路を用いて構成されている。
【００４２】
ＢＰＦ６０は、インダクタンスを有する伝送線路６１，６４と、キャパシタ６２，６３，６５，９３，９４とを有している。伝送線路６１およびキャパシタ６２，６３の各一端は、キャパシタ９３を介してポートＰ２１に接続されている。伝送線路６１およびキャパシタ６２の各他端は接地されている。伝送線路６４およびキャパシタ６５の各一端は、キャパシタ６３の他端に接続されていると共に、キャパシタ９４を介してＬＰＦ７０に接続されている。伝送線路６４およびキャパシタ６５の各他端は接地されている。伝送線路６１とキャパシタ６２は、並列共振回路を構成している。伝送線路６４とキャパシタ６５は、他の並列共振回路を構成している。このように、ＢＰＦ６０は、２つの並列共振回路を用いて構成されている。
【００４３】
ＬＰＦ７０は、インダクタ７１と、キャパシタ７２，７３，７４とを有している。インダクタ７１およびキャパシタ７２，７３の各一端は、ＢＰＦ６０に接続されている。インダクタ７１およびキャパシタ７３の各他端は、ポートＰ２３に接続されている。キャパシタ７２の他端は接地されている。キャパシタ７４の一端はポートＰ２３に接続され、キャパシタ７４の他端は接地されている。
【００４４】
ＢＰＦ５０は、第１の周波数帯域内の周波数の信号を通過させ、第１の周波数帯域外の周波数の信号を遮断する。これにより、ＢＰＦ５０は、送信信号端子ＴＸ１に入力された第１の送信信号を通過させてスイッチ回路１０に送る。インダクタ９１およびキャパシタ９２は、ＢＰＦ５０を含む、第１の送信信号の経路における通過特性を改善する。
【００４５】
ＢＰＦ６０は、第２の周波数帯域内の周波数の信号を通過させ、第２の周波数帯域外の周波数の信号を遮断する。ＬＰＦ７０は、第２の周波数帯域内の周波数の信号および第２の周波数帯域よりも低周波側の周波数の信号を通過させ、第２の周波数帯域よりも高周波側の周波数の信号を遮断する。これにより、ＢＰＦ６０およびＬＰＦ７０は、送信信号端子ＴＸ２に入力された第２の送信信号を通過させてスイッチ回路１０に送る。キャパシタ９３，９４は、ＢＰＦ６０およびＬＰＦ７０を含む、第２の送信信号の経路における通過特性を改善する。
【００４６】
高周波電子部品１では、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力された第１の受信信号は、スイッチ回路１０およびＢＰＦ２０を通過して受信信号端子ＲＸ１に送られる。また、アンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に入力された第２の受信信号は、スイッチ回路１０、ＢＰＦ３０およびＬＰＦ４０を通過して受信信号端子ＲＸ２に送られる。また、送信信号端子ＴＸ１に入力された第１の送信信号は、ＢＰＦ５０およびスイッチ回路１０を通過してアンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に送られる。また、送信信号端子ＴＸ２に入力された第２の送信信号は、ＬＰＦ７０、ＢＰＦ６０およびスイッチ回路１０を通過してアンテナ端子ＡＮＴ１またはアンテナ端子ＡＮＴ２に送られる。
【００４７】
次に、図１および図２を参照して、高周波電子部品１の構造について説明する。図１は、高周波電子部品１の平面図である。図２は、高周波電子部品１の外観を示す斜視図である。図１および図２に示したように、高周波電子部品１は、高周波電子部品１の上記各要素を一体化する積層基板２００を備えている。積層基板２００は、交互に積層された誘電体層と導体層とを有している。高周波電子部品１において、高周波信号を処理する回路は、積層基板２００の内部または表面上の導体層と、積層基板２００の上面に搭載された素子とを用いて構成されている。ここでは、一例として、図３におけるスイッチ回路１０およびキャパシタ１３〜１８が、積層基板２００に搭載されているものとする。スイッチ回路１０は、１個の部品の形態を有している。積層基板２００は、例えば低温同時焼成セラミック多層基板になっている。
【００４８】
積層基板２００では、その上面、側面および底面にかけて、前述の各端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２と、６つの接地端子Ｇ１〜Ｇ６と、端子ＮＣ１，ＮＣ２が設けられている。接地端子Ｇ１〜Ｇ６は、グランドに接続されるようになっている。端子ＮＣ１，ＮＣ２は、外部回路に接続されない端子である。図１に示したように、積層基板２００の平面形状は長方形である。この長方形において、２つの長い辺を第１の辺（図１における上側の辺）および第２の辺（図１における下側の辺）と呼び、２つの短い辺を第３の辺（図１における左側の辺）および第４の辺（図１における右側の辺）と呼ぶ。
【００４９】
第１の辺では、中央に端子Ｇ１が配置され、その両側に端子ＡＮＴ１，ＡＮＴ２が配置されている。また、第１の辺では、端子ＡＮＴ１における端子Ｇ１とは反対側に端子ＮＣ１が配置され、端子ＡＮＴ２における端子Ｇ１とは反対側に端子ＮＣ２が配置されている。第２の辺では、中央に端子Ｇ４が配置され、その両側に端子ＲＸ１，ＴＸ１が配置されている。また、第２の辺では、端子ＲＸ１における端子Ｇ４とは反対側に端子Ｇ３が配置され、端子ＴＸ１における端子Ｇ４とは反対側に端子Ｇ５が配置されている。第３の辺では、中央に端子Ｇ２が配置され、端子Ｇ２と第１の辺との間に端子ＣＴ１が配置され、端子Ｇ２と第２の辺との間に端子ＲＸ２が配置されている。第４の辺では、中央に端子Ｇ６が配置され、端子Ｇ６と第１の辺との間に端子ＣＴ２が配置され、端子Ｇ６と第２の辺との間に端子ＴＸ２が配置されている。
【００５０】
ダイプレクサ１１，１２は、積層基板２００の内部に設けられている。ダイプレクサ１１は、高周波信号としての第１の受信信号と第２の受信信号とを分離する処理を行う回路である。ダイプレクサ１２は、高周波信号としての第１の送信信号と第２の送信信号とを分離する処理を行う回路である。
【００５１】
次に、図４を参照して、本実施の形態に係る高周波電子部品１が利用される無線ＬＡＮ用の通信装置における高周波回路部の構成の一例について説明する。図４に示した高周波回路部は、高周波電子部品１と、この高周波電子部品１に接続された２つのアンテナ１０１，１０２とを備えている。
【００５２】
高周波回路部は、更に、入力端が高周波電子部品１の受信信号端子ＲＸ１に接続されたローノイズアンプ１１１と、一端がローノイズアンプ１１１の出力端に接続されたＢＰＦ１１２と、不平衡端子がＢＰＦ１１２の他端に接続されたバラン１１３とを備えている。受信信号端子ＲＸ１より出力された第１の受信信号は、ローノイズアンプ１１１によって増幅された後、ＢＰＦ１１２を通過し、バラン１１３によって、平衡信号に変換されて、バラン１１３の２つの平衡端子より出力される。
【００５３】
高周波回路部は、更に、入力端が高周波電子部品１の受信信号端子ＲＸ２に接続されたローノイズアンプ１１４と、一端がローノイズアンプ１１４の出力端に接続されたＢＰＦ１１５と、不平衡端子がＢＰＦ１１５の他端に接続されたバラン１１６とを備えている。受信信号端子ＲＸ２より出力された第２の受信信号は、ローノイズアンプ１１４によって増幅された後、ＢＰＦ１１５を通過し、バラン１１６によって、平衡信号に変換されて、バラン１１６の２つの平衡端子より出力される。
【００５４】
高周波回路部は、更に、出力端が高周波電子部品１の送信信号端子ＴＸ１に接続されたパワーアンプ１２１と、一端がパワーアンプ１２１の入力端に接続されたＢＰＦ１２２と、不平衡端子がＢＰＦ１２２の他端に接続されたバラン１２３とを備えている。第１の送信信号に対応する平衡信号は、バラン１２３の２つの平衡端子に入力され、バラン１２３によって不平衡信号に変換され、ＢＰＦ１２２を通過し、パワーアンプ１２１によって増幅された後、第１の送信信号として送信信号端子ＴＸ１に与えられる。
【００５５】
高周波回路部は、更に、出力端が高周波電子部品１の送信信号端子ＴＸ２に接続されたパワーアンプ１２４と、一端がパワーアンプ１２４の入力端に接続されたＢＰＦ１２５と、不平衡端子がＢＰＦ１２５の他端に接続されたバラン１２６とを備えている。第２の送信信号に対応する平衡信号は、バラン１２６の２つの平衡端子に入力され、バラン１２６によって不平衡信号に変換され、ＢＰＦ１２５を通過し、パワーアンプ１２４によって増幅された後、第２の送信信号として送信信号端子ＴＸ２に与えられる。
【００５６】
なお、高周波回路部の構成は、図４に示した構成に限定されず、種々変更が可能である。例えば、高周波回路部は、バラン１１３，１１６を含まず、ＢＰＦ１１２，１１５を通過した信号を、不平衡信号のまま出力するものであってもよい。また、ローノイズアンプ１１１とＢＰＦ１１２の位置関係、およびローノイズアンプ１１４とＢＰＦ１１５の位置関係は、それぞれ、図４に示した位置関係とは逆であってもよい。また、ＢＰＦ１１２，１１５，１２２，１２５の代わりに、ローパスフィルタまたはハイパスフィルタが設けられていてもよい。
【００５７】
次に、図５ないし図２６を参照して、積層基板２００の構成の一例について説明する。図５ないし図２４は、それぞれ、上から１層目ないし２０層目（最下層）の誘電体層の上面を示している。図２５は、上から２０層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。図２６は、積層基板２００の底面図である。図５ないし図２４において、丸印はスルーホールを表している。
【００５８】
図５に示した１層目の誘電体層２０１の上面には、端子ＡＮＴ１に接続された導体層３０１と、端子ＡＮＴ２に接続された導体層４０１と、各端子ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２，Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２を構成する導体層が形成されている。誘電体層２０１の上面には、更に、スイッチ回路１０の各ポートＰ１〜Ｐ６が接続される６つの導体層２２１〜２２６と、グランドに接続される導体層２３０とが形成されている。誘電体層２０１の上面には、更に、導体層２２９，３０３，３０４，３０５，４０３，４０４，４０５が形成されている。導体層２２９は、高周波電子部品１の位置合わせのために用いられる。
【００５９】
キャパシタ１３の一端は導体層２２１に接続され、キャパシタ１３の他端は導体層３０１に接続されている。キャパシタ１４の一端は導体層２２２に接続され、キャパシタ１４の他端は導体層４０１に接続されている。キャパシタ１５の一端は導体層２２３に接続され、キャパシタ１５の他端は導体層３０３に接続されている。キャパシタ１６の一端は導体層２２４に接続され、キャパシタ１６の他端は導体層４０３に接続されている。キャパシタ１７の一端は導体層３０４に接続され、キャパシタ１７の他端は導体層３０５に接続されている。キャパシタ１８の一端は導体層４０４に接続され、キャパシタ１８の他端は導体層４０５に接続されている。
【００６０】
図６に示した２層目の誘電体層２０２の上面には、導体層２３１，２３２，３１３，４１３が形成されている。導体層２３１は端子Ｇ１に接続されている。導体層２３２は端子Ｇ４に接続されている。導体層３１３は端子ＣＴ１に接続されている。導体層４１３は端子ＣＴ２に接続されている。導体層３１３には、誘電体層２０１に形成されたスルーホールを介して、図５に示した導体層２２５，３０４が接続されている。また、導体層４１３には、誘電体層２０１に形成されたスルーホールを介して、図５に示した導体層２２６，４０４が接続されている。
【００６１】
図７に示した３層目の誘電体層２０３の上面には、接地用導体層２３３〜２３５が形成されている。導体層２３３は端子Ｇ１に接続されている。導体層２３３には、誘電体層２０２に形成されたスルーホールを介して、図６に示した導体層２３１が接続されている。導体層２３４は端子Ｇ２〜Ｇ６に接続されている。導体層２３４には、誘電体層２０２に形成されたスルーホールを介して、図６に示した導体層２３２が接続されている。また、導体層２３４には、誘電体層２０１，２０２に形成されたスルーホールを介して、図５に示した導体層２２９，３０５，４０５が接続されている。導体層２３５には、誘電体層２０１，２０２に形成されたスルーホールを介して、図５に示した導体層２３０が接続されている。
【００６２】
図８に示した４層目の誘電体層２０４の上面には、接地用導体層２３６およびインダクタ用導体層３１７，４１７が形成されている。導体層２３６は、端子Ｇ１および端子Ｇ４に接続されている。導体層２３６には、誘電体層２０３に形成された複数のスルーホールを介して、図７に示した導体層２３３〜２３５が接続されている。導体層３１７の一端部は、端子ＲＸ２に接続されている。導体層３１７は、図３におけるインダクタ４１を構成する。導体層４１７の一端部は、端子ＴＸ２に接続されている。導体層４１７は、図３におけるインダクタ７１を構成する。
【００６３】
図９に示した５層目の誘電体層２０５の上面には、キャパシタ用導体層３１９，４１９が形成されている。導体層３１９は端子Ｇ２に接続されている。導体層３１９は、図３におけるキャパシタ３２，３５，４２の各一部を構成する。導体層４１９は端子Ｇ６に接続されている。導体層４１９は、図３におけるキャパシタ６２，６５，７２の各一部を構成する。
【００６４】
図１０に示した６層目の誘電体層２０６の上面には、キャパシタ用導体層３２１，３２２，３２３，４２１，４２２，４２３が形成されている。
【００６５】
導体層３２１は、図９に示した導体層３１９と共に図３におけるキャパシタ３２を構成すると共に、図３におけるキャパシタ８３の一部を構成する。導体層３２２は、図９に示した導体層３１９と共に図３におけるキャパシタ３５を構成すると共に、図３におけるキャパシタ８４の一部を構成する。導体層３２３は、図９に示した導体層３１９と共に図３におけるキャパシタ４２を構成すると共に、図３におけるキャパシタ４３の一部を構成する。導体層３２３には、誘電体層２０４，２０５に形成されたスルーホールを介して、図８に示した導体層３１７が接続されている。
【００６６】
導体層４２１は、図９に示した導体層４１９と共に図３におけるキャパシタ６２を構成すると共に、図３におけるキャパシタ９３の一部を構成する。導体層４２２は、図９に示した導体層４１９と共に図３におけるキャパシタ６５を構成すると共に、図３におけるキャパシタ９４の一部を構成する。導体層４２３は、図９に示した導体層４１９と共に図３におけるキャパシタ７２を構成すると共に、図３におけるキャパシタ７３の一部を構成する。導体層４２３には、誘電体層２０４，２０５に形成されたスルーホールを介して、図８に示した導体層４１７が接続されている。
【００６７】
図１１に示した７層目の誘電体層２０７の上面には、接地用導体層２３７およびキャパシタ用導体層３２４，３２５，３２６，４２４，４２５，４２６が形成されている。導体層２３７は、端子Ｇ１および端子Ｇ４に接続されている。導体層２３７には、誘電体層２０４〜２０６に形成されたスルーホールを介して、図８に示した導体層２３６が接続されている。
【００６８】
導体層３２４には、誘電体層２０１〜２０６に形成されたスルーホールを介して、図５に示した導体層３０３が接続されている。導体層３２５には、誘電体層２０６に形成されたスルーホールを介して、図１０に示した導体層３２３が接続されている。導体層３２６は端子ＲＸ２に接続されている。導体層３２４，３２５は、それぞれ、図３におけるキャパシタ８３，８４の各一部を構成する。導体層３２６は、図１０に示した導体層３２３と共に図３におけるキャパシタ４３を構成する。
【００６９】
導体層４２４には、誘電体層２０１〜２０６に形成されたスルーホールを介して、図５に示した導体層４０３が接続されている。導体層４２５には、誘電体層２０６に形成されたスルーホールを介して、図１０に示した導体層４２３が接続されている。導体層４２６は端子ＴＸ２に接続されている。導体層４２４，４２５は、それぞれ、図３におけるキャパシタ９３，９４の各一部を構成する。導体層４２６は、図１０に示した導体層４２３と共に図３におけるキャパシタ７３を構成する。
【００７０】
図１２に示した８層目の誘電体層２０８の上面には、キャパシタ用導体層３２８，３２９，４２８，４２９が形成されている。
【００７１】
導体層３２８には、誘電体層２０６，２０７に形成されたスルーホールを介して、図１０に示した導体層３２１が接続されている。導体層３２９には、誘電体層２０６，２０７に形成されたスルーホールを介して、図１０に示した導体層３２２が接続されている。導体層３２８は、図１１に示した導体層３２４と共に図３におけるキャパシタ８３を構成すると共に、図３におけるキャパシタ３３の一部を構成する。導体層３２９は、図１１に示した導体層３２５と共に図３におけるキャパシタ８４を構成すると共に、導体層３２８と共に図３におけるキャパシタ３３を構成する。
【００７２】
導体層４２８には、誘電体層２０６，２０７に形成されたスルーホールを介して、図１０に示した導体層４２１が接続されている。導体層４２９には、誘電体層２０６，２０７に形成されたスルーホールを介して、図１０に示した導体層４２２が接続されている。導体層４２８は、図１１に示した導体層４２４と共に図３におけるキャパシタ９３を構成すると共に、図３におけるキャパシタ６３の一部を構成する。導体層４２９は、図１１に示した導体層４２５と共に図３におけるキャパシタ９４を構成すると共に、導体層４２８と共に図３におけるキャパシタ６３を構成する。
【００７３】
図１３に示した９層目の誘電体層２０９の上面には、接地用導体層２３８〜２４２と、キャパシタ用導体層３３１，３３２，４３１，４３２が形成されている。導体層２３８〜２４２には、誘電体層２０７，２０８に形成されたスルーホールを介して、図１１に示した導体層２３７が接続されている。
【００７４】
導体層３３１には、誘電体層２０８に形成されたスルーホールを介して、図１２に示した導体層３２８が接続されている。導体層３３２には、誘電体層２０８に形成されたスルーホールを介して、図１２に示した導体層３２９が接続されている。導体層３３１，３３２は、図３におけるキャパシタ３３を構成する。
【００７５】
導体層４３１には、誘電体層２０８に形成されたスルーホールを介して、図１２に示した導体層４２８が接続されている。導体層４３２には、誘電体層２０８に形成されたスルーホールを介して、図１２に示した導体層４２９が接続されている。導体層４３１，４３２は、図３におけるキャパシタ６３を構成する。
【００７６】
図１４に示した１０層目の誘電体層２１０の上面には、接地用導体層２４３〜２４６と、導体層３３３，４３３が形成されている。導体層２４３〜２４６には、それぞれ誘電体層２０９に形成されたスルーホールを介して、図１３に示した導体層２３９〜２４２が接続されている。導体層３３３，４３３には、誘電体層２０３〜２０９に形成されたスルーホールを介して、図７に示した導体層２３４が接続されている。
【００７７】
図１５に示した１１層目の誘電体層２１１の上面には、導体層３３４，３３５，３３６，３３７，４３４，４３５，４３６，４３７が形成されている。
【００７８】
導体層３３４には、誘電体層２０８〜２１０に形成されたスルーホールを介して、図１２に示した導体層３２８が接続されている。導体層３３５には、誘電体層２０８〜２１０に形成されたスルーホールを介して、図１２に示した導体層３２９が接続されている。また、導体層３３５には、誘電体層２０３〜２１０に形成されたスルーホールを介して、図７に示した導体層２３４が接続されている。導体層３３７は、端子Ｇ３に接続されている。導体層３３４，３３５，３３６，３３７は、それぞれ、図３における伝送線路３１，３４，２１，２４を構成する。また、導体層３３４，３３５，３３６，３３７を用いて構成された伝送線路３１，３４，２１，２４は、分布定数線路になっている。本実施の形態では、ＢＰＦ２０における共振回路に含まれる伝送線路２１，２４（導体層３３６，３３７）の長手方向とＢＰＦ３０における共振回路に含まれる伝送線路３１，３４（導体層３３４，３３５）の長手方向が直交している。
【００７９】
導体層４３４には、誘電体層２０８〜２１０に形成されたスルーホールを介して、図１２に示した導体層４２８が接続されている。導体層４３５には、誘電体層２０８〜２１０に形成されたスルーホールを介して、図１２に示した導体層４２９が接続されている。また、導体層４３５には、誘電体層２０３〜２１０に形成されたスルーホールを介して、図７に示した導体層２３４が接続されている。導体層４３７は、端子Ｇ５に接続されている。導体層４３４，４３５，４３６，４３７は、それぞれ、図３における伝送線路６１，６４，５１，５４を構成する。また、導体層４３４，４３５，４３６，４３７を用いて構成された伝送線路６１，６４，５１，５４は、分布定数線路になっている。本実施の形態では、ＢＰＦ５０における共振回路に含まれる伝送線路５１，５４（導体層４３６，４３７）の長手方向とＢＰＦ６０における共振回路に含まれる伝送線路６１，６４（導体層４３４，４３５）の長手方向が直交している。
【００８０】
図１６に示した１２層目の誘電体層２１２の上面には、接地用導体層２５２と、インダクタ用導体層３３９，４３９が形成されている。導体層２５２は、端子Ｇ１および端子Ｇ４に接続されている。導体層２５２には、誘電体層２１０，２１１に形成されたスルーホールを介して、図１４に示した導体層２４３〜２４６が接続されている。また、導体層２５２には、誘電体層２０９〜２１１に形成されたスルーホールを介して、図１３に示した導体層２３８が接続されている。
【００８１】
導体層３３９には、誘電体層２０７〜２１１に形成されたスルーホールを介して、図１１に示した導体層３２４が接続されている。導体層３３９は、図３におけるインダクタ８１の一部を構成する。導体層４３９には、誘電体層２０７〜２１１に形成されたスルーホールを介して、図１１に示した導体層４２４が接続されている。導体層４３９は、図３におけるインダクタ９１の一部を構成する。
【００８２】
図１７に示した１３層目の誘電体層２１３の上面には、インダクタ用導体層３４０，４４０が形成されている。導体層３４０には、誘電体層２１２に形成されたスルーホールを介して、図１６に示した導体層３３９が接続されている。導体層３４０は、図３におけるインダクタ８１の一部を構成する。導体層４４０には、誘電体層２１２に形成されたスルーホールを介して、図１６に示した導体層４３９が接続されている。導体層４４０は、図３におけるインダクタ９１の一部を構成する。
【００８３】
図１８に示した１４層目の誘電体層２１４の上面には、インダクタ用導体層３４１，４４１が形成されている。導体層３４１には、誘電体層２１３に形成されたスルーホールを介して、図１７に示した導体層３４０が接続されている。図３におけるインダクタ８１は、導体層３３９〜３４１によって構成される。導体層４４１には、誘電体層２１３に形成されたスルーホールを介して、図１７に示した導体層４４０が接続されている。図３におけるインダクタ９１は、導体層４３９〜４４１によって構成される。
【００８４】
図１９に示した１５層目の誘電体層２１５の上面には、キャパシタ用導体層３４３，３４４，４４３，４４４が形成されている。導体層３４３は端子ＲＸ２に接続されている。導体層３４３は、図３におけるキャパシタ４４の一部を構成する。導体層３４４は端子ＲＸ１に接続されている。導体層３４４は、図３におけるキャパシタ８２の一部を構成する。導体層４４３は端子ＴＸ２に接続されている。導体層４４３は、図３におけるキャパシタ７４の一部を構成する。導体層４４４は端子ＴＸ１に接続されている。導体層４４４は、図３におけるキャパシタ９２の一部を構成する。
【００８５】
図２０に示した１６層目の誘電体層２１６の上面には、接地用導体層２５３、導体層３４６，４４６およびキャパシタ用導体層３４７，４４７が形成されている。導体層２５３は、端子Ｇ１および端子Ｇ４に接続されている。導体層２５３には、誘電体層２１２〜２１５に形成されたスルーホールを介して、図１６に示した導体層２５２が接続されている。
【００８６】
導体層３４６には、誘電体層２１４，２１５に形成されたスルーホールを介して、図１８に示した導体層３４１が接続されている。導体層３４６は、図３におけるキャパシタ２３の一部を構成する。導体層３４７には、誘電体層２１１〜２１５に形成されたスルーホールを介して、図１５に示した導体層３３７が接続されている。導体層３４７は、図１９に示した導体層３４４と共に図３におけるキャパシタ８２を構成すると共に、導体層３４６と共に図３におけるキャパシタ２３を構成する。
【００８７】
導体層４４６には、誘電体層２１４，２１５に形成されたスルーホールを介して、図１８に示した導体層４４１が接続されている。導体層４４６は、図３におけるキャパシタ５３の一部を構成する。導体層４４７には、誘電体層２１１〜２１５に形成されたスルーホールを介して、図１５に示した導体層４３７が接続されている。導体層４４７は、図１９に示した導体層４４４と共に図３におけるキャパシタ９２を構成すると共に、導体層４４６と共に図３におけるキャパシタ５３を構成する。
【００８８】
図２１に示した１７層目の誘電体層２１７の上面には、キャパシタ用導体層３４９，３５０，３５１，４４９，４５０，４５１が形成されている。
【００８９】
導体層３４９は端子Ｇ２，Ｇ３に接続されている。また、導体層３４９には、誘電体層２１１〜２１６に形成されたスルーホールを介して、図１５に示した導体層３３６が接続されている。導体層３４９は、図１９に示した導体層３４３と共に図３におけるキャパシタ４４を構成する。導体層３５０には、誘電体層２１６に形成されたスルーホールを介して、図２０に示した導体層３４６が接続されている。導体層３５１には、誘電体層２１６に形成されたスルーホールを介して、図２０に示した導体層３４７が接続されている。導体層３５０，３５１は、図３におけるキャパシタ２３を構成する。
【００９０】
導体層４４９は端子Ｇ５，Ｇ６に接続されている。また、導体層４４９には、誘電体層２１１〜２１６に形成されたスルーホールを介して、図１５に示した導体層４３６が接続されている。導体層４４９は、図１９に示した導体層４４３と共に図３におけるキャパシタ７４を構成する。導体層４５０には、誘電体層２１６に形成されたスルーホールを介して、図２０に示した導体層４４６が接続されている。導体層４５１には、誘電体層２１６に形成されたスルーホールを介して、図２０に示した導体層４４７が接続されている。導体層４５０，４５１は、図３におけるキャパシタ５３を構成する。
【００９１】
図２２に示した１８層目の誘電体層２１８の上面には、キャパシタ用導体層３５３，３５４，４５３，４５４が形成されている。
【００９２】
導体層３５３には、誘電体層２１７に形成されたスルーホールを介して、図２１に示した導体層３５０が接続されている。導体層３５３は、図３におけるキャパシタ２２の一部を構成する。導体層３５４には、誘電体層２１７に形成されたスルーホールを介して、図２１に示した導体層３５１が接続されている。導体層３５４は、図３におけるキャパシタ２５の一部を構成する。また、導体層３５３，３５４は、図３におけるキャパシタ２３を構成する。
【００９３】
導体層４５３には、誘電体層２１７に形成されたスルーホールを介して、図２１に示した導体層４５０が接続されている。導体層４５３は、図３におけるキャパシタ５２の一部を構成する。導体層４５４には、誘電体層２１７に形成されたスルーホールを介して、図２１に示した導体層４５１が接続されている。導体層４５４は、図３におけるキャパシタ５５の一部を構成する。また、導体層４５３，４５４は、図３におけるキャパシタ５３を構成する。
【００９４】
図２３に示した１９層目の誘電体層２１９の上面には接地用導体層２５４が形成されている。導体層２５４は端子Ｇ１〜Ｇ６に接続されている。導体層２５４は、図２２に示した導体層３５３と共に図３におけるキャパシタ２２を構成する。また、導体層２５４は、図２２に示した導体層３５４と共に図３におけるキャパシタ２５を構成する。また、導体層２５４は、図２２に示した導体層４５３と共に図３におけるキャパシタ５２を構成する。また、導体層２５４は、図２２に示した導体層４５４と共に図３におけるキャパシタ５５を構成する。
【００９５】
導体層２５４には、誘電体層２１６〜２１８に形成されたスルーホールを介して、図２０に示した導体層２５３が接続されている。また、導体層２５４には、誘電体層２１１〜２１８に形成されたスルーホールを介して、図１５に示した導体層３３４，４３４が接続されている。また、導体層２５４には、誘電体層２１０〜２１８に形成されたスルーホールを介して、図１４に示した導体層３３３，４３３が接続されている。誘電体層２１９には、５０個のスルーホールが形成されている。
【００９６】
図２４に示した２０層目の誘電体層２２０には、誘電体層２１９に形成された５０個のスルーホールに接続された５０個のスルーホールが形成されている。
【００９７】
図２５および図２６に示したように、誘電体層２２０の下面、すなわち積層基板２００の底面には、各端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２を構成する導体層と、接地端子Ｇ１〜Ｇ６および端子ＮＣ１，ＮＣ２に接続された接地用導体部２５５とが配置されている。積層基板２００の底面に配置された、各端子を構成する導体部および接地用導体部２５５は、高周波電子部品１を実装用基板に実装する際に、例えば導電性の接合材を用いて、実装用基板の導体層に接合される。
【００９８】
なお、積層基板２００の底面に配置された接地端子Ｇ１〜Ｇ６および端子ＮＣ１，ＮＣ２と接地用導体部２５５は、１つの導体層によって構成されている。この導体層のうち、積層基板２００の底面における周縁部の近傍に配置された所定の大きさの部分が接地端子Ｇ１〜Ｇ６および端子ＮＣ１，ＮＣ２を構成し、残りの部分が接地用導体部２５５を構成する。接地用導体部２５５は、各端子によって囲まれた領域に配置された中央部分２５５Ａと、この中央部分２５５Ａと各端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２とを連結する連結部分２５５Ｂ１〜２５５Ｂ８とを含んでいる。図２５および図２６では、中央部分２５５Ａと連結部分２５５Ｂ１〜２５５Ｂ８との境界を二点鎖線で示し、連結部分２５５Ｂ１〜２５５Ｂ８と端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２との境界を破線で示している。中央部分２５５Ａの形状は、例えば矩形である。積層基板２００の底面において、全ての端子は、中央部分２５５Ａを囲うように列状に配置されている。連結部分２５５Ｂ１〜２５５Ｂ８は、中央部分２５５Ａから端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２に向けて放射状に延びている。なお、図２５および図２６には、中央部分２５５Ａと端子ＮＣ１，ＮＣ２とを連結した例を示しているが、中央部分２５５Ａと端子ＮＣ１，ＮＣ２は連結されていなくてもよい。
【００９９】
端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２および接地用導体部２５５には、誘電体層２１９，２２０に形成されたスルーホールを介して、図２３に示した導体層２５４が接続されている。なお、図２５では、誘電体層２２０に形成されたスルーホールを点線で表している。
【０１００】
接地用導体部２５５が積層基板２００の底面において占める面積は、各端子が積層基板２００の底面において占める面積よりも大きい。
【０１０１】
図２５に示したように、端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２、中央部分２５５Ａおよび連結部分２５５Ｂ１〜２５５Ｂ８は、それぞれ積層基板２００の内部に形成された別個のスルーホールを介して接地用導体層２５４に接続されている。なお、接地用導体層２５４は、中央部分２５５Ａよりも広い領域に配置されている。
【０１０２】
ところで、端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２は、積層基板２００の内部に配置された、高周波信号を処理する回路の機能に関わる信号の入出力のための端子である。以下、これらを機能端子と呼ぶ。積層基板２００の底面において、端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２は、隣り合う機能端子間に配置されている。
【０１０３】
また、本実施の形態では、積層基板２００の底面の形状は矩形であり、この底面の４つの辺のそれぞれの近傍において少なくとも１つの接地端子が配置されている。
【０１０４】
次に、比較例の高周波電子部品と比較しながら、本実施の形態に係る高周波電子部品１の特徴について説明する。図２７は、比較例の高周波電子部品における積層基板の１９層目の誘電体層の上面を示す平面図である。図２８は、比較例の高周波電子部品における積層基板の２０層目の誘電体層の上面を示す平面図である。図２９は、比較例の高周波電子部品における積層基板の２０層目の誘電体層およびその下の導体層を、上から見た状態を表している。なお、比較例の高周波電子部品における積層基板の１層目から１８層目までの各誘電体層およびその上の導体層の構成は、図５ないし図２２に示した構成と同じである。
【０１０５】
図２７に示したように、比較例における１９層目の誘電体層５１９の上面には接地用導体層５５４が形成されている。導体層５５４の形状は、図２３に示した導体層２５４と同様である。誘電体層５１９には、３２個のスルーホールが形成されている。
【０１０６】
図２８に示したように、比較例における２０層目の誘電体層５２０には、誘電体層５１９に形成された３２個のスルーホールに接続された３２個のスルーホールが形成されている。
【０１０７】
図２９に示したように、誘電体層５２０の下面、すなわち積層基板の底面には、各端子ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２，Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２を構成する導体層と、接地用導体部５５５とが配置されている。導体部５５５は、各端子に囲まれた領域に配置されている。導体部５５５は、積層基板の底面において、端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２には接続されていない。
【０１０８】
端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２および接地用導体部５５５には、誘電体層５１９，５２０に形成されたスルーホールを介して、図２７に示した導体層５５４が接続されている。なお、図２９では、誘電体層５２０に形成されたスルーホールを点線で示している。端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２および導体部５５５は、それぞれ別個のスルーホールを介して接地用導体層５５４に接続されている。
【０１０９】
本実施の形態では、積層基板２００の底面において端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２と接地用導体部２５５とが連結されていることから、積層基板２００の底面において端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２と接地用導体部５５５とが分離されている比較例に比べて、積層基板２００の底面において、実装用基板の導体層に接合される部分が占める面積を大きくすることができる。これにより、本実施の形態によれば、高周波電子部品１と実装用基板との接合の強度を向上させることができる。
【０１１０】
ところで、比較例では、特に、接地端子Ｇ１〜Ｇ６が小さくなってくると、接地端子Ｇ１〜Ｇ６と接地用導体層５５４との電気的な接続が弱くなり、その結果、接地端子Ｇ１〜Ｇ６、接地用導体部５５５および接地用導体層５５４を含む、グランド電位となるべき導体部分の電位が不均一になりやすい。これに対し、本実施の形態では、接地用導体部２５５は、接地端子Ｇ１〜Ｇ６に接続されていると共に、積層基板２００の内部に形成されたスルーホールを介して接地用導体層２５４に接続されている。これにより、本実施の形態によれば、接地端子Ｇ１〜Ｇ６、接地用導体部２５５および接地用導体層２５４が互いに電気的に強固に接続される。従って、本実施の形態によれば、接地端子Ｇ１〜Ｇ６、接地用導体部２５５および接地用導体層２５４を含む、グランド電位となるべき導体部分の電位の均一性を向上させることができる。
【０１１１】
また、本実施の形態では、接地端子Ｇ１〜Ｇ６、中央部分２５５Ａおよび連結部分２５５Ｂ１〜２５５Ｂ６は、それぞれ積層基板２００の内部に形成された別個のスルーホールを介して接地用導体層２５４に接続されている。また、本実施の形態では、連結部分２５５Ｂ１〜２５５Ｂ６と接地用導体層２５４とを接続するスルーホールを設けることができることから、比較例に比べて、接地用導体部２５５と接地用導体層２５４とを接続するスルーホールの数を多くすることができる。これらのことから、本実施の形態によれば、グランド電位となるべき導体部分の電位の均一性をより向上させることができる。なお、本実施の形態において、接地端子Ｇ１〜Ｇ６と接地用導体層２５４とを接続するスルーホールを設けずに、中央部分２５５Ａおよび連結部分２５５Ｂ１〜２５５Ｂ６を、それぞれ積層基板２００の内部に形成された別個のスルーホールを介して接地用導体層２５４に接続してもよい。この場合にも、連結部分２５５Ｂ１〜２５５Ｂ６がない場合に比べて、グランド電位となるべき導体部分の電位の均一性を向上させることができる。
【０１１２】
また、本実施の形態において、接地端子Ｇ１〜Ｇ６および端子ＮＣ１，ＮＣ２は、隣り合う機能端子間に配置されている。これにより、本実施の形態によれば、隣り合う機能端子間における電磁気的な干渉の発生を防止することができる。
【０１１３】
また、本実施の形態において、接地用導体部２５５が積層基板２００の底面において占める面積は、各接地端子Ｇ１〜Ｇ６が積層基板２００の底面において占める面積よりも大きい。これにより、本実施の形態によれば、高周波電子部品１と実装用基板との接合の強度をより向上させることができる。
【０１１４】
また、本実施の形態において、積層基板２００の底面の形状は矩形であり、底面の４つの辺のそれぞれの近傍において少なくとも１つの接地端子が配置されている。これにより、本実施の形態によれば、高周波電子部品１と実装用基板との接合の強度をより向上させることができる。
【０１１５】
図３０は、本実施の形態における変形例における積層基板２００の底面図である。この変形例では、接地用導体部２５５の中央部分は分割されている。図３０には、図２６に示した中央部分２５５Ａの代わりに、互いに分離された３つの中央部分２５５Ａ１，２５５Ａ２，２５５Ａ３を設けた例を示している。中央部分２５５Ａ１は、それぞれ連結部分２５５Ｂ７，２５５Ｂ２，２５５Ｂ３を介して端子ＮＣ１，Ｇ２，Ｇ３に連結されている。中央部分２５５Ａ２は、それぞれ連結部分２５５Ｂ１，２５５Ｂ４を介して端子Ｇ１，Ｇ４に連結されている。中央部分２５５Ａ３は、それぞれ連結部分２５５Ｂ８，２５５Ｂ６，２５５Ｂ５を介して端子ＮＣ２，Ｇ６，Ｇ５に連結されている。この例のように、接地用導体部２５５の中央部分を分割することにより、積層基板２００に反り等の変形が発生することを抑制することが可能になる。なお、中央部分は、２つまたは４つ以上の部分に分割してもよい。
【０１１６】
[第２の実施の形態]
次に、本発明の第２の実施の形態に係る高周波電子部品について説明する。本実施の形態に係る高周波電子部品は、第１の実施の形態に係る高周波電子部品における積層基板２００の底面に、端子Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２の表面と中央部分２５５Ａの表面とが分離されるように、接地用導体部２５５の連結部分２５５Ｂ１〜２５５Ｂ８を覆う絶縁層を設けたものである。図３１ないし図３５には、本実施の形態における積層基板２００の底面の形態の第１ないし第５の例を示している。図３１ないし図３５はいずれも、本実施の形態に係る高周波電子部品１における積層基板２００の底面図である。なお、図３１ないし図３５では、便宜上、各端子および接地用導体部２５５のうち絶縁層によって覆われていない部分と、絶縁層とに、互いに異なるハッチングを付している。
【０１１７】
図３１ないし図３４は、図２６に示したように中央部分２５５Ａが１つの部分からなる場合における例を示している。図３１に示した例では、積層基板２００の底面に設けられた絶縁層６００は、積層基板２００の底面のうち、接地用導体部２５５の中央部分２５５Ａの大部分と各端子とを除いた部分を覆っている。図３２に示した例では、積層基板２００の底面に設けられた絶縁層６００は、積層基板２００の底面のうち、周縁近傍の一部と接地用導体部２５５の中央部分２５５Ａの大部分と各端子とを除いた部分を覆っている。図３３に示した例では、積層基板２００の底面に設けられた絶縁層６００は、積層基板２００の底面のうち、主に接地用導体部２５５の連結部分２５５Ｂ１〜２５５Ｂ８を覆っている。図３４に示した例では、積層基板２００の底面に設けられた絶縁層６００は、図３１に示した例と同様に、積層基板２００の底面のうち、接地用導体部２５５の中央部分２５５Ａの大部分と各端子とを除いた部分を覆っている。また、この例では、絶縁層６００は、中央部分２５５Ａのうち絶縁層６００によって覆われていない領域が、互いに分離された３つの部分に分けられるように、中央部分２５５Ａの一部を覆っている。
【０１１８】
図３５は、図３０に示したように、積層基板２００の底面に、互いに分離された３つの中央部分２５５Ａ１，２５５Ａ２，２５５Ａ３が設けられた場合における例を示している。図３５に示した例では、積層基板２００の底面に設けられた絶縁層６００は、積層基板２００の底面のうち、中央部分２５５Ａ１，２５５Ａ２，２５５Ａ３の大部分と各端子とを除いた部分を覆っている。
【０１１９】
図３１ないし図３５に示した各例において、絶縁層６００の材料としては、例えばガラスまたは樹脂を用いることができる。
【０１２０】
ここで、図３１に示した例を用いて、本実施の形態における積層基板２００の底面の形態について説明する。図３６は、図３１におけるＡ−Ａ線で示される位置の断面の一例を示している。なお、図３６において、符号２５６は、接地用導体部２５５とそれに接続された端子とを構成する導体層を示している。この例では、絶縁層６００の表面が、接地用導体部２５５および各端子のうち絶縁層６００によって覆われていない部分の表面よりも、誘電体層２２０の下面から離れた位置に配置されている。この場合であっても、高周波電子部品を実装用基板に実装する際には、実装用基板の導体層上に半田ペースト等の導電性の接合材を配置することにより、高周波電子部品の各端子および接地用導体部２５５の中央部分２５５Ａを、実装用基板の導体層に接続することができる。
【０１２１】
図３７は、図３１におけるＡ−Ａ線で示される位置の断面の他の例を示している。なお、図３７においても、符号２５６は、接地用導体部２５５とそれに接続された端子とを構成する導体層を示している。この例では、導体層２５６のうち、絶縁層６００によって覆われていない部分を他の部分よりも厚くすることによって、絶縁層６００の表面と、接地用導体部２５５および各端子のうち絶縁層６００によって覆われていない部分の表面の高さを合わせている。この場合には、高周波電子部品の底面が平坦になり、高周波電子部品の各端子および接地用導体部２５５の中央部分２５５Ａと実装用基板の導体層との接続が容易になる。なお、導体層２５６の厚みを場所によって変える方法としては、例えば、平坦な導体層を形成した後、その導体層のうちの厚くする部分にだけ導体層の材料よりなる膜を付加する方法や、平坦な導体層を形成した後、その一部をエッチングする方法がある。
【０１２２】
ところで、高周波電子部品の底面において、グランド電位となるべき導体部分の一部である連結部分２５５Ｂ１〜２５５Ｂ８が露出していると、高周波電子部品を実装用基板に実装したときに、連結部分２５５Ｂ１〜２５５Ｂ８が実装用基板における接地用の導体層以外の導体層に接触する等の不具合が発生する場合がある。これに対し、本実施の形態では、高周波電子部品の底面において、連結部分２５５Ｂ１〜２５５Ｂ８が絶縁層６００によって覆われている。従って、本実施の形態によれば、高周波電子部品の底面において、連結部分２５５Ｂ１〜２５５Ｂ８が露出することによる不具合の発生を防止することができる。
【０１２３】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１２４】
[第３の実施の形態]
次に、本発明の第３の実施の形態に係る高周波電子部品について説明する。図３８は、本実施の形態における積層基板の１９層目の誘電体層の上面を示す平面図である。図３９は、本実施の形態における積層基板の２０層目の誘電体層およびその下の導体層を、上から見た状態で表している。図４０は、本実施の形態における積層基板の底面図である。
【０１２５】
本実施の形態では、図３９および図４０に示したように、各端子が積層基板２００の底面（誘電体層２２０の下面）にのみ配置されている。本実施の形態において、積層基板２００の１層目ないし１８層目の誘電体層の上面に配置された各導体層のパターンは、例えば、第１の実施の形態において積層基板２００の側面に配置された端子の代わりにスルーホールを用いて、異なる層における複数の導体層を接続するパターンとすることができる。
【０１２６】
図３８に示したように、本実施の形態では、１９層目の誘電体層２１９の上面に配置された接地用導体層２５４の周縁部は、誘電体層２１９の周縁部から離れた位置に配置されている。
【０１２７】
また、図３９および図４０に示したように、積層基板２００の底面（誘電体層２２０の下面）に配置された各端子は、積層基板２００の底面（誘電体層２２０の下面）の周縁部から離れた位置に配置されている。
【０１２８】
本実施の形態におけるその他の構成、作用および効果は、変形例も含めて第１の実施の形態と同様である。
【０１２９】
[第４の実施の形態]
次に、本発明の第４の実施の形態に係る高周波電子部品について説明する。本実施の形態に係る高周波電子部品は、第３の実施の形態と同様に、各端子を積層基板２００の底面（誘電体層２２０の下面）にのみ配置し、且つ第２の実施の形態と同様に、積層基板２００の底面に、接地用導体部２５５の連結部分２５５Ｂ１〜２５５Ｂ８を覆う絶縁層を設けたものである。
【０１３０】
図４１は、絶縁層を除いた状態における本実施の形態に係る高周波電子部品１の積層基板２００の底面図である。図４１に示したように、積層基板２００の底面（誘電体層２２０の下面）に配置された各端子は、積層基板２００の底面（誘電体層２２０の下面）の周縁部から離れた位置に配置されている。誘電体層２２０の下面に配置された導体層のパターンは、図４０に示した導体層のパターンとは若干異なっている。積層基板２００におけるその他の導体層のパターンは、第３の実施の形態と同様である。
【０１３１】
図４２は、本実施の形態に係る高周波電子部品１の積層基板２００の底面図である。なお、図４２では、便宜上、各端子および接地用導体部２５５のうち絶縁層によって覆われていない部分と、絶縁層とに、互いに異なるハッチングを付している。図４２に示したように、本実施の形態では、積層基板２００の底面に絶縁層６００が設けられている。この絶縁層６００は、積層基板２００の底面のうち、接地用導体部２５５の中央部分２５５Ａの大部分と各端子とを除いた部分を覆っている。
【０１３２】
なお、本実施の形態において、絶縁層６００の形状は、図３２ないし図３４に示した絶縁層６００と同様であってもよい。また、第１の実施の形態における変形例と同様に、本実施の形態においても、接地用導体部２５５の中央部分が分割されていてもよい。
【０１３３】
本実施の形態におけるその他の構成、作用および効果は、第２または第３の実施の形態と同様である。
【０１３４】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明において積層基板２００によって構成される回路としては、実施の形態に示したものに限らず、高周波信号を処理する種々の回路が可能である。
【０１３５】
本発明は、特に、多くの外部端子を必要とするアンテナスイッチ機能を有する高周波電子部品に有用である。本発明は、その中でも特に、より多くの外部端子を必要とすると共に小型化が重要課題となっている、デュアルバンド、トリプルバンド、クワッドバンド等のマルチバンド対応の携帯電話用アンテナスイッチモジュールや、無線ＬＡＮ用のアンテナスイッチモジュールに有用である。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１の実施の形態に係る高周波電子部品の平面図である。
【図２】本発明の第１の実施の形態に係る高周波電子部品の外観を示す斜視図である。
【図３】本発明の第１の実施の形態に係る高周波電子部品を示す回路図である。
【図４】本発明の第１の実施の形態に係る高周波電子部品が利用される無線ＬＡＮ用の通信装置における高周波回路部の構成の一例を示すブロック図である。
【図５】図１に示した積層基板における１層目の誘電体層の上面を示す平面図である。
【図６】図１に示した積層基板における２層目の誘電体層の上面を示す平面図である。
【図７】図１に示した積層基板における３層目の誘電体層の上面を示す平面図である。
【図８】図１に示した積層基板における４層目の誘電体層の上面を示す平面図である。
【図９】図１に示した積層基板における５層目の誘電体層の上面を示す平面図である。
【図１０】図１に示した積層基板における６層目の誘電体層の上面を示す平面図である。
【図１１】図１に示した積層基板における７層目の誘電体層の上面を示す平面図である。
【図１２】図１に示した積層基板における８層目の誘電体層の上面を示す平面図である。
【図１３】図１に示した積層基板における９層目の誘電体層の上面を示す平面図である。
【図１４】図１に示した積層基板における１０層目の誘電体層の上面を示す平面図である。
【図１５】図１に示した積層基板における１１層目の誘電体層の上面を示す平面図である。
【図１６】図１に示した積層基板における１２層目の誘電体層の上面を示す平面図である。
【図１７】図１に示した積層基板における１３層目の誘電体層の上面を示す平面図である。
【図１８】図１に示した積層基板における１４層目の誘電体層の上面を示す平面図である。
【図１９】図１に示した積層基板における１５層目の誘電体層の上面を示す平面図である。
【図２０】図１に示した積層基板における１６層目の誘電体層の上面を示す平面図である。
【図２１】図１に示した積層基板における１７層目の誘電体層の上面を示す平面図である。
【図２２】図１に示した積層基板における１８層目の誘電体層の上面を示す平面図である。
【図２３】図１に示した積層基板における１９層目の誘電体層の上面を示す平面図である。
【図２４】図１に示した積層基板における２０層目の誘電体層の上面を示す平面図である。
【図２５】図１に示した積層基板における２０層目の誘電体層およびその下の導体層を示す平面図である。
【図２６】図１に示した積層基板の底面図である。
【図２７】本発明の第１の実施の形態に対する比較例の高周波電子部品における積層基板の１９層目の誘電体層の上面を示す平面図である。
【図２８】本発明の第１の実施の形態に対する比較例の高周波電子部品における積層基板の２０層目の誘電体層の上面を示す平面図である。
【図２９】本発明の第１の実施の形態に対する比較例の高周波電子部品における積層基板の２０層目の誘電体層およびその下の導体層を示す平面図である。
【図３０】本発明の第１の実施の形態の変形例における積層基板の底面図である。
【図３１】本発明の第２の実施の形態における積層基板の底面の形態の第１の例を示す底面図である。
【図３２】本発明の第２の実施の形態における積層基板の底面の形態の第２の例を示す底面図である。
【図３３】本発明の第２の実施の形態における積層基板の底面の形態の第３の例を示す底面図である。
【図３４】本発明の第２の実施の形態における積層基板の底面の形態の第４の例を示す底面図である。
【図３５】本発明の第２の実施の形態における積層基板の底面の形態の第５の例を示す底面図である。
【図３６】図３１におけるＡ−Ａ線で示される位置の断面の一例を示す断面図である。
【図３７】図３１におけるＡ−Ａ線で示される位置の断面の他の例を示す断面図である。
【図３８】本発明の第３の実施の形態における積層基板の１９層目の誘電体層の上面を示す平面図である。
【図３９】本発明の第３の実施の形態における積層基板の２０層目の誘電体層およびその下の導体層を示す平面図である。
【図４０】本発明の第３の実施の形態における積層基板の底面図である。
【図４１】絶縁層を除いた状態における本発明の第４の実施の形態における積層基板の底面図である。
【図４２】本発明の第４の実施の形態における積層基板の底面図である。
【符号の説明】
【０１３７】
１…高周波電子部品、１０…スイッチ回路、１１，１２…ダイプレクサ、２００…積層基板、２５４…接地用導体層、２５５…接地用導体部、２５５Ａ…中央部分、２５５Ｂ１〜２５５Ｂ８…連結部分、ＡＮＴ１，ＡＮＴ２，ＲＸ１，ＲＸ２，ＴＸ１，ＴＸ２，ＣＴ１，ＣＴ２，Ｇ１〜Ｇ６，ＮＣ１，ＮＣ２…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2007036315.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2007036315.tif 000039
【図３８】
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【図３９】
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【図４０】
2007036315.tif 000042
【図４１】
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【図４２】
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【手続補正書】
【提出日】平成18年6月22日(2006.6.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
[第１の実施の形態]
以下、図面を参照して、本発明の実施の形態について説明する。始めに、本発明の第１の実施の形態に係る高周波電子部品について説明する。本実施の形態に係る高周波電子部品は、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置に用いられ、第１の周波数帯域における受信信号および送信信号と、第１の周波数帯域よりも高周波側の第２の周波数帯域における受信信号および送信信号とを処理するものである。第１の周波数帯域は、例えばＩＥＥＥ８０２．１１ｂやＩＥＥＥ８０２．１１ｇにおいて使用される２．４ＧＨｚ帯である。第２の周波数帯域は、例えばＩＥＥＥ８０２．１１ａにおいて使用される５ＧＨｚ帯である。また、本実施の形態に係る高周波電子部品は、ダイバシティに対応可能なものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図３は、本実施の形態に係る高周波電子部品の回路構成を示す回路図である。本実施の形態に係る高周波電子部品１は、それぞれ異なるアンテナ１０１，１０２に接続される第１および第２のアンテナ端子ＡＮＴ１，ＡＮＴ２と、第１の周波数帯域における受信信号（以下、第１の受信信号という。）を出力する第１の受信信号端子ＲＸ１と、第２の周波数帯域における受信信号（以下、第２の受信信号という。）を出力する第２の受信信号端子ＲＸ２と、第１の周波数帯域における送信信号（以下、第１の送信信号という。）が入力される第１の送信信号端子ＴＸ１と、第２の周波数帯域における送信信号（以下、第２の送信信号という。）が入力される第２の送信信号端子ＴＸ２と、第１の制御信号ＶＣ１が入力される第１の制御端子ＣＴ１と、第２の制御信号ＶＣ２が入力される第２の制御端子ＣＴ２とを備えている。受信信号端子ＲＸ１，ＲＸ２、送信信号端子ＴＸ１，ＴＸ２および制御端子ＣＴ１，ＣＴ２は、外部回路に接続される。