(57)【要約】【課題】本発明の目的は、シリサイドブロック層の形成時におけるサイドウォール用絶縁膜の膜厚の減少を抑制することができ、ゲート電極のエッチングやサイドウォール幅のばらつきの発生を抑制することができる半導体装置の製造方法を提供することにある。【解決手段】基板１上にゲート電極４を形成し、ゲート電極４を被覆するように基板１上にサイドウォール用絶縁膜１０およびエッチングストッパ膜２０を形成する。次に、エッチングストッパ膜２０上にシリサイドブロック用の絶縁層３０ａを形成し、絶縁層３０ａを加工して、シリサイド化を防止する領域にシリサイドブロック層３０を形成する。シリサイドブロック層３０から露出したエッチングストッパ膜２０を除去し、サイドウォール用絶縁膜１０をエッチバックして、ゲート電極の両側にサイドウォールを形成する。そして、サイドウォールから露出した基板の表面にシリサイド層を形成する。【選択図】図６
2007013006.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成する工程と、
前記ゲート電極を被覆するように前記基板上に、サイドウォール用絶縁膜を形成する工程と、
前記サイドウォール用絶縁膜上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上にシリサイドブロック用の絶縁層を形成する工程と、
前記絶縁層を加工して、シリサイド化を防止する領域にシリサイドブロック層を形成する工程と、
前記シリサイドブロック層から露出した前記エッチングストッパ膜を除去する工程と、
前記サイドウォール用絶縁膜をエッチバックして、前記ゲート電極の両側にサイドウォールを形成する工程と、
前記サイドウォールから露出した前記基板の表面にシリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記サイドウォール用絶縁膜を形成する工程において、膜種の異なる第１絶縁膜および第２絶縁膜の積層膜を形成し、
前記エッチングストッパ膜を形成する工程において、前記第１絶縁膜と同じ材料の第１ダミー絶縁膜と、前記第２絶縁膜と同じ材料の第２ダミー絶縁膜の積層膜を形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁層を形成する工程は、
前記ゲート電極を埋め込む膜厚をもつ前記絶縁層を形成する工程と、
前記ゲート電極上の前記エッチングストッパ膜が露出するまで前記絶縁層を薄膜化させる工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極を形成する工程の後、前記サイドウォール用絶縁膜を形成する工程の前に、前記ゲート電極をマスクとしたイオン注入により、前記ゲート電極の両側における前記基板にエクステンション領域を形成する工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールを形成する工程の後、前記シリサイド層を形成する工程の前に、前記ゲート電極および前記サイドウォールをマスクとしたイオン注入により、前記サイドウォールの両側における前記基板に、前記エクステンション領域よりも深いソース・ドレイン領域を形成する工程をさらに有する
請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板の表面にシリサイド層を形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体装置のソース・ドレイン領域やゲート電極の低抵抗化の観点から、ゲート電極やソース・ドレイン領域の表層にシリサイド層を形成することが行われている。ゲート電極とソース・ドレイン領域の表層に同時にシリサイド層を形成する技術は、サリサイドプロセスと称されている。
【０００３】
一方で、半導体装置の特性の向上等の観点から、半導体装置を構成する特定のトランジスタのソース・ドレイン領域の表層に、シリサイド層を形成しない場合もある。また、ＤＲＡＭなどの記憶装置やＣＭＯＳイメージセンサにおいては、キャパシタに接続するトランジスタのソース・ドレイン領域や、フォトダイオードを兼ねるソース・ドレイン領域の表層には、シリサイド層を形成しない場合がある（例えば、特許文献１参照）。
【０００４】
上記のシリサイド層を形成しない特定の領域（シリサイドブロック領域）には、シリサイドブロック層が形成される。シリサイドブロック層は、半導体基板の全面にサイドウォール用絶縁膜を形成した後に、サイドウォール用絶縁膜上に形成される。シリサイドブロック層としては、例えばＮＳＧ（nondoped silicate glass）と称される酸化シリコン膜が用いられる。シリサイドブロック層は、レジストマスクを用いたウェットエッチングによりＮＳＧを加工することにより形成される。
【０００５】
ところで、従来は、サイドウォール用絶縁膜として、７００℃以上の成膜温度で、ジクロルシラン（dichlorosilane:ＤＣＳ）とアンモニアを原料ガスとしたＣＶＤ法により窒化シリコン膜を形成していた。本願明細書では、ジクロルシランを用いて成膜した窒化シリコン膜をＤＣＳ−ＳｉＮ膜と称する。
【０００６】
一方で、デバイスの微細化に伴い、プロセスの低温化が要求されている。通常、浅いエクステンション領域の形成後にサイドウォール用絶縁膜を形成するため、エクステンション領域中の不純物拡散や不活性化を抑制するために、サイドウォール用絶縁膜をできるだけ低温で成膜する必要があるからである。
【０００７】
７００℃以下の成膜温度でＣＶＤ法により窒化シリコン膜を成膜する場合には、原料ガスとして、ヘキサクロロジシラン（hexachlorodisilane:ＨＣＤ）とアンモニアが用いられる。本願明細書では、ヘキサクロロジシランを用いて成膜した窒化シリコン膜をＨＣＤ−ＳｉＮ膜という。
【特許文献１】特開２００１−３４５４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、低温で成膜したＨＣＤ−ＳｉＮ膜は、ウェットエッチング耐性が低いという問題がある。ＨＣＤ−ＳｉＮ膜のエッチングレートは、ＤＣＳ−ＳｉＮ膜と比較して７倍以上速くなり、シリサイドブロック層となるＮＳＧ膜に対するエッチング選択比は７以下となる。この結果、ＮＳＧ膜をウェットエッチングにより加工する際に、サイドウォール用絶縁膜であるＨＣＤ−ＳｉＮ膜もエッチングされて無くなるか、非常に薄くなってしまう。
【０００９】
ゲート電極上のＨＣＤ−ＳｉＮ膜が無くなるか薄くなると、後にＨＣＤ−ＳｉＮ膜を含むサイドウォール用絶縁膜の全面エッチバックの際に、ＨＣＤ−ＳｉＮ膜下のゲート電極がエッチングされてしまうという問題がある。一方で、サイドウォールの幅によりＨＣＤ−ＳｉＮ膜の膜厚は設定されるため、ＨＣＤ−ＳｉＮ膜を厚くすることは困難である。特に、今後はデバイスの微細化に伴い、サイドウォール幅も縮小する傾向にあるため、サイドウォール用絶縁膜は薄膜化する傾向にある。
【００１０】
本発明は上記の事情に鑑みてなされたものであり、その目的は、シリサイドブロック層の形成時におけるサイドウォール用絶縁膜の膜厚の減少を抑制することができ、ゲート電極のエッチングやサイドウォール幅のばらつきの発生を抑制することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を被覆するように前記基板上に、サイドウォール用絶縁膜を形成する工程と、前記サイドウォール用絶縁膜上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜上にシリサイドブロック用の絶縁層を形成する工程と、前記絶縁層を加工して、シリサイド化を防止する領域にのみシリサイドブロック層を形成する工程と、前記シリサイドブロック層から露出した前記エッチングストッパ膜を除去する工程と、前記サイドウォール用絶縁膜をエッチバックして、前記ゲート電極の両側にサイドウォールを形成する工程と、前記サイドウォールから露出した前記基板の表面にシリサイド層を形成する工程とを有する。
【００１２】
上記の本発明の半導体装置の製造方法では、サイドウォール用絶縁膜上にエッチングストッパ膜を形成した後に、絶縁層を形成している。このため、絶縁層を加工してシリサイドブロック層を形成する工程において、サイドウォール用絶縁膜はエッチングストッパ膜により保護されていることから、サイドウォール用絶縁膜の膜厚が減少することはない。
半導体基板上およびゲート電極上に均一な膜厚のサイドウォール用絶縁膜が残ることから、サイドウォール用絶縁膜をエッチバックする工程において、ゲート電極のエッチングが防止される。また、均一な膜厚のサイドウォール用絶縁膜をエッチバックすることにより、ゲート電極の側壁に幅の均一なサイドウォールが形成される。
サイドウォールを形成した後に、サイドウォールから露出した基板の表面にシリサイド層が形成される。シリサイドブロック層が形成された領域では、基板が露出していないため、シリサイド層は形成されない。
【発明の効果】
【００１３】
本発明によれば、シリサイドブロック層の加工時におけるサイドウォール用絶縁膜の膜厚の減少を抑制することができ、ゲート電極のエッチングやサイドウォール幅のばらつきの発生を抑制することができる。このため、サイドウォール用絶縁膜として、シリサイドブロック層となる絶縁層とのエッチング選択比の小さい材料を用いることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００１５】
図１は、本実施形態に係る半導体装置の断面図である。本実施形態では、一例として、ＤＲＡＭの例について説明する。
【００１６】
シリコン等からなる半導体基板１には、活性領域を区画する素子分離絶縁膜２が形成されている。半導体基板１の活性領域には、トランジスタＴｒが形成されており、半導体基板１の内部にはトレンチ型のキャパシタＣが形成されている。
【００１７】
トランジスタＴｒは、半導体基板１上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の両側における半導体基板１に形成されたエクステンション領域５およびソース・ドレイン領域６とにより構成される。
【００１８】
キャパシタＣは、半導体基板１に埋め込まれて形成された一方のキャパシタ電極９と、キャパシタ電極９を取り囲むように形成されたキャパシタ絶縁膜８と、図示はしないがキャパシタ絶縁膜８の周囲に形成された他方のキャパシタ電極とにより構成される。他方のキャパシタ電極は、不純物拡散層により形成される。キャパシタ電極９は、近接するトランジスタＴｒのソース・ドレイン領域６と電気的に接続されている。
【００１９】
ゲート電極４の側壁には、サイドウォールＳＷが形成されている。サイドウォールＳＷは、本実施形態では、第１絶縁膜１１と第２絶縁膜１２の２層により形成されている。第１絶縁膜１１は例えばＴＥＯＳ膜であり、第２絶縁膜１２はＨＣＤ−ＳｉＮ膜である。ＴＥＯＳ膜とは、ＴＥＯＳ（tetraethylorthosilicate）を原料として成膜された酸化シリコン膜である。
【００２０】
エクステンション領域５は、サイドウォールＳＷ直下における半導体基板１に形成されており、ソース・ドレイン領域６は、エクステンション領域５の外側における半導体基板１に形成されている。ｎＭＯＳトランジスタの場合にはエクステンション領域５およびソース・ドレイン領域６はｎ型であり、ｐＭＯＳトランジスタの場合にはエクステンション領域５およびソース・ドレイン領域６はｐ型である。
【００２１】
上記のトランジスタのソース・ドレイン領域６およびゲート電極４の表層部には、低抵抗化のためにシリサイド層７が形成されている。シリサイド層７は、ニッケルシリサイド、コバルトシリサイド、あるいはチタンシリサイドなどからなる。
【００２２】
キャパシタ電極９に接続するトランジスタＴｒのソース・ドレイン領域６上には、シリサイドブロック層３０が形成されており、シリサイド層７は形成されていない。これは、キャパシタ電極９に接続するソース・ドレイン領域６にシリサイド層７が形成されることにより、キャパシタの特性が低下することを防止するためである。
【００２３】
上記のように、ＤＲＡＭにおいて、キャパシタ電極９に接続するソース・ドレイン領域６には、シリサイドブロック層３０が形成される。なお、シリサイドブロック層３０を形成する領域に限定はない。また、ＤＲＡＭ以外の半導体装置であっても同様にシリサイドブロック層３０が形成される場合がある。
【００２４】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図８を参照して説明する。
【００２５】
図２（ａ）に示すように、半導体基板１にトレンチ型のキャパシタＣを形成し、活性領域を区画する素子分離絶縁膜２を形成し、活性領域における半導体基板１上にゲート絶縁膜３を介してゲート電極４を形成する。キャパシタＣは、半導体基板１にトレンチを形成した後、トレンチの内壁に不純物を拡散して不図示の拡散層（キャパシタ電極）を形成し、トレンチの内壁を被覆するキャパシタ絶縁膜８を形成し、トレンチを埋め込むキャパシタ電極９を形成することにより形成される。キャパシタＣを形成した後に、例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成される。素子分離絶縁膜２を形成した後、半導体基板１上に熱酸化法により例えば酸化シリコンからなるゲート絶縁膜３を形成し、ゲート絶縁膜３上にポリシリコンを堆積させ、レジストマスクを用いてポリシリコンを加工することによりゲート電極４を形成する。ゲート電極４の高さは、例えば１００ｎｍである。
【００２６】
次に、図２（ｂ）に示すように、ゲート電極４をマスクとしたイオン注入により、ゲート電極４の両側における半導体基板１にエクステンション領域５を形成する。ｎＭＯＳトランジスタの場合には、砒素やリンなどのｎ型不純物をイオン注入して、ｎ型のエクステンション領域５を形成する。ｐＭＯＳトランジスタの場合には、ボロンなどのｐ型不純物をイオン注入して、ｐ型のエクステンション領域５を形成する。
【００２７】
次に、図３（ａ）に示すように、ゲート電極４を被覆するように半導体基板１上に、サイドウォール用絶縁膜１０を形成する。本実施形態では、サイドウォール用絶縁膜１０として、ＣＶＤ法により第１絶縁膜１１および第２絶縁膜１２の２層を形成する。第１絶縁膜１１として、５７０℃の成膜温度で１２ｎｍの膜厚のＴＥＯＳ膜を形成する。第２絶縁膜１２として、５５０℃の成膜温度で１５ｎｍの膜厚のＨＣＤ−ＳｉＮ膜を形成する。本例では、２５ｎｍ幅のサイドウォールＳＷを形成するため、第１絶縁膜１１および第２絶縁膜１２の膜厚を上記のように設定する。
【００２８】
次に、図３（ｂ）に示すように、第２絶縁膜１２上に第１ダミー絶縁膜２１を形成する。第１ダミー絶縁膜２１は、第１絶縁膜１１と同じＴＥＯＳ膜である。第１ダミー絶縁膜２１は、この後に成膜する第２ダミー絶縁膜２２をホット燐酸で除去するときのエッチングストッパとなる。第１ダミー絶縁膜２１は、エッチングストッパとして作用する最低限の膜厚があればよい。例えば、第１ダミー絶縁膜２１として、５７０℃の成膜温度で５ｎｍの膜厚のＴＥＯＳ膜を形成する。
【００２９】
次に、図４（ａ）に示すように、第１ダミー絶縁膜２１上に第２ダミー絶縁膜２２を形成する。第２ダミー絶縁膜２２は、第２絶縁膜１２と同じＨＣＤ−ＳｉＮ膜である。第２ダミー絶縁膜２２は、後に堆積させるＮＳＧをウェットエッチングしたときに、全てがエッチングされない程度の膜厚があればよい。例えば、第２ダミー絶縁膜２２として、５５０℃の成膜温度で２５ｎｍの膜厚のＨＣＤ−ＳｉＮ膜を形成する。
【００３０】
これにより、サイドウォール用絶縁膜１０と同じ膜構成をもつ、第１ダミー絶縁膜２１および第２ダミー絶縁膜２２の２層構造のエッチングストッパ膜２０が形成される。第１ダミー絶縁膜２１および第２ダミー絶縁膜２２は、最終的に形成されるサイドウォールＳＷの幅に関係なく厚みを設定できるため、上記した膜厚よりも厚くしてもよい。
【００３１】
次に、図４（ｂ）に示すように、高さが１００ｎｍ程度のゲート電極４を埋め込むように、エッチングストッパ膜２０上に絶縁層３０ａを形成する。絶縁層３０ａとして、例えば膜厚が４００ｎｍのＮＳＧを成膜する。ＮＳＧは、不純物を含有しない酸化シリコン膜である。
【００３２】
次に、図５（ａ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法により絶縁層３０ａの平坦化を行った後に、絶縁層３０ａのエッチバックを行う。エッチバックは、ゲート電極４上の第２ダミー絶縁膜２２が露出するまで行う。
【００３３】
次に、図５（ｂ）に示すように、シリサイド層を形成しない特定の領域（シリサイドブロック領域）における絶縁層３０ａを保護するレジストマスク４０を形成する。
【００３４】
次に、図６（ａ）に示すように、バッファードフッ酸を用いて、絶縁層３０ａをウェットエッチングする。これにより、レジストマスク４０で保護された領域以外の絶縁層３０ａは全て除去され、レジストマスク４０により保護された領域には絶縁層３０ａからなるシリサイドブロック層３０が形成される。このとき、ゲート電極４上の第２ダミー絶縁膜２２はバッファードフッ酸によりエッチングされて薄くはなるが、初期膜厚を２５ｎｍと厚く形成していたので、第２ダミー絶縁膜２２の全てがエッチングされることはない。
【００３５】
次に、図６（ｂ）に示すように、レジストマスク４０を除去した後、ホット燐酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより第２ダミー絶縁膜２２を除去する。エッチング量は２５ｎｍである。ゲート電極４上の第２ダミー絶縁膜２２は薄くなっているが、第２ダミー絶縁膜２２の下の第１ダミー絶縁膜２１がエッチングストッパとして作用するため、サイドウォール用絶縁膜１０がエッチングされることはない。シリサイドブロック領域では、第２ダミー絶縁膜２２はエッチングされることなく残る。
【００３６】
次に、図７（ａ）に示すように、ウェットエッチングにより、第１ダミー絶縁膜２１を除去する。このときのエッチング量は、第１ダミー絶縁膜２１の膜厚分に設定する。本例の場合は、５ｎｍである。これにより、ゲート電極４上およびゲート電極４の側壁における第１ダミー絶縁膜２１が除去される。この第１ダミー絶縁膜２１のエッチングでは、第１ダミー絶縁膜２１下の第２絶縁膜１２が過剰にエッチングされることはない。シリサイドブロック領域では、第１ダミー絶縁膜２１はエッチングされることなく残る。
【００３７】
次に、図７（ｂ）に示すように、ドライエッチングにより、第２絶縁膜１２をエッチバックする。これにより、ゲート電極４の側壁のみに第２絶縁膜１２が残る。このドライエッチングにおいて、第１絶縁膜１１はエッチングストッパとして作用する。シリサイドブロック領域では、第２絶縁膜１２はエッチングされることなく残る。
【００３８】
次に、図８（ａ）に示すように、ドライエッチングにより、第１絶縁膜１１をエッチバックする。この結果、ゲート電極４の側壁のみに第１絶縁膜１１が残り、シリサイドブロック領域以外では半導体基板１が露出する。ゲート電極４の側壁に、第１絶縁膜１１および第２絶縁膜１２からなるサイドウォールＳＷが形成される。サイドウォールＳＷの幅は、約２５ｎｍである。シリサイドブロック領域では、第１絶縁膜１１はエッチングされることなく残る。
【００３９】
次に、図８（ｂ）に示すように、ゲート電極４およびサイドウォールＳＷをマスクとしたイオン注入により、サイドウォールＳＷの外側における半導体基板１に、エクステンション領域５よりも深いソース・ドレイン領域６を形成する。ｎＭＯＳトランジスタの場合には、砒素やリンなどのｎ型不純物をイオン注入して、ｎ型のソース・ドレイン領域６を形成する。ｐＭＯＳトランジスタの場合には、ボロンなどのｐ型不純物をイオン注入して、ｐ型のソース・ドレイン領域６を形成する。
【００４０】
次に、ゲート電極４を被覆するように半導体基板１の全面を被覆して金属膜を堆積し、熱処理を行って金属膜とシリコンとを反応させた後、不要な金属膜を除去する。金属膜としては、ニッケル、コバルトあるいはチタンを用いる。これにより、半導体基板１のうち、金属膜と接触する領域、すなわちソース・ドレイン領域６の表面にシリサイド層７が形成される（図１参照）。同時に、ゲート電極４の表面にもシリサイド層７が形成される。シリサイド層７としては、ニッケルシリサイド、コバルトシリサイドあるいはチタンシリサイドが形成される。
【００４１】
以上のようにして、図１に示す半導体装置が製造される。なお、以降の工程としては、トランジスタＴｒを被覆する層間絶縁膜の形成工程や、配線形成工程が行われる。シリサイドブロック層３０は、最終的に残しても、除去してもよい。
【００４２】
上記の本実施形態に係る半導体装置の製造方法では、サイドウォール用絶縁膜１０上にエッチングストッパ膜２０を形成した後に、絶縁層３０ａを形成している。このため、絶縁層３０ａを加工してシリサイドブロック層３０を形成する際のウェットエッチングにおいて、サイドウォール用絶縁膜１０はエッチングストッパ膜２０により保護されていることから、サイドウォール用絶縁膜１０の膜厚が減少することはない。
【００４３】
半導体基板１上およびゲート電極４上に均一な膜厚のサイドウォール用絶縁膜１０が残ることから、サイドウォール用絶縁膜１０をエッチバックする工程において（図７（ｂ），図８（ａ）参照）、ゲート電極４がエッチングされることを防止することができる。
【００４４】
また、均一な膜厚のサイドウォール用絶縁膜１０をエッチバックすることにより、ゲート電極４の側壁に幅の均一なサイドウォールＳＷを形成することができる。このため、サイドウォールＳＷをマスクとしたイオン注入により形成されるソース・ドレイン領域６の位置ずれなどを防止することができ、安定した特性をもつトランジスタが得られる。
【００４５】
第１絶縁膜１１と第２絶縁膜１２の２層構成のサイドウォール用絶縁膜１０を用いる場合に、膜種の同じ第１ダミー絶縁膜２１および第２ダミー絶縁膜２２の２層構成のエッチングストッパ膜２０を形成することにより、シリサイドブロック層３０の形成時におけるサイドウォール用絶縁膜１０のエッチングを簡易に防止することができる。
【００４６】
このため、第２絶縁膜１２として、低温成膜が可能なＨＣＤ−ＳｉＮ膜を用いることが可能となるため、既に形成されたエクステンション領域５中の不純物拡散を防止することができ、非常に浅いエクステンション領域５を維持することができる。
【００４７】
本発明は、上記の実施形態の説明に限定されない。
例えば、サイドウォール用絶縁膜１０、エッチングストッパ膜２０および絶縁層３０ａの材料および製法に限定はない。第２絶縁膜１２として、ＣＶＤ法によりＨＣＤ−ＳｉＮ膜を形成する以外にも、ＡＬＤ（Atomic Layer Deposition）法により窒化シリコン膜（ＳｉＮ膜）を形成してもよい。ＡＬＤ法であっても、低温で成膜した窒化シリコン膜は、ＨＣＤ−ＳｉＮ膜と同様にウェットエッチング耐性が低いため、この場合にも本発明を適用することは有効である。また、第２絶縁膜１２としては、ＨＣＤ−ＳｉＮ膜以外の絶縁膜を採用することも可能である。
【００４８】
また、例えば、本実施形態では、２層構成のサイドウォール用絶縁膜１０を用いた例について説明したが、１層のサイドウォール用絶縁膜１０であってもよい。また、エッチングストッパ膜２０も２層ではなく、１層であってもよい。例えば、絶縁層３０ａとして窒化シリコン膜を用いる場合には、エッチングストッパ膜２０はＴＥＯＳ膜の１層で形成することができる。
【００４９】
また、第１絶縁膜１１および第２絶縁膜１２を加工した後に、ソース・ドレイン領域６を形成する例について説明したが（図８（ｂ）参照）、第２絶縁膜１２を加工した後、第１絶縁膜１１を加工する前にイオン注入によりソース・ドレイン領域６を形成することも可能である。また、第１絶縁膜１１を加工する前、すなわち図３（ａ）に示すサイドウォール用絶縁膜１０を形成した後に、イオン注入によりソース・ドレイン領域６を形成してもよい。
【００５０】
さらに、本実施形態では、半導体装置としてＤＲＡＭを例に説明したが、ＤＲＡＭ以外のＣＭＯＳイメージセンサやその他の半導体装置の製造にも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５１】
【図１】本実施形態に係る半導体装置の断面図である。
【図２】本実施形態に係る半導体装置の製造における工程断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】本実施形態に係る半導体装置の製造における工程断面図である。
【図７】本実施形態に係る半導体装置の製造における工程断面図である。
【図８】本実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００５２】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５…エクステンション領域、６…ソース・ドレイン領域、７…シリサイド層、８…キャパシタ絶縁膜、９…キャパシタ電極、１０…サイドウォール用絶縁膜、１１…第１絶縁膜、１２…第２絶縁膜、２０…エッチングストッパ膜、２１…第１ダミー絶縁膜、２２…第２ダミー絶縁膜、３０…シリサイドブロック層、３０ａ…絶縁層、４０…レジストマスク、ＳＷ…サイドウォール、Ｔｒ…トランジスタ、Ｃ…キャパシタ
【図１】
2007013006.tif 000003
【図２】
2007013006.tif 000004
【図３】
2007013006.tif 000005
【図４】
2007013006.tif 000006
【図５】
2007013006.tif 000007
【図６】
2007013006.tif 000008
【図７】
2007013006.tif 000009
【図８】
2007013006.tif 000010