(57)【要約】  【課題】閾値電圧の変動を防止できる薄膜トランジスタを提供する。  【解決手段】薄膜トランジスタ８のゲート電極27を、アルミニウム層の母層31上に窒化チタン層の上層32を積層させ、母層31下に合金化していないチタン層の下層33を積層させた三層構造とした。薄膜トランジスタ８の活性層21のソース領域23およびドレイン領域24へのイオンドーピングをイオンインプランテーションとした。ソース領域23およびドレイン領域24を３５０℃以上４５０℃以下の低温度でアニールして活性化した。母層31と上層32および下層33との間の化学的な反応を抑制できる。ゲート電極27での抵抗値上昇を抑制できる。ゲート電極27を低抵抗化できる。薄膜トランジスタ８の閾値電圧の変動を抑制できる。  【選択図】図１
2007013094.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、前記チャネル領域を挟んだ前記チャネル領域の両側に設けられたソース領域およびドレイン領域を有し多結晶半導体にて構成された半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記チャネル領域に対向する前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体層の前記ソース領域および前記ドレイン領域に導通して設けられたソース電極およびドレイン電極とを具備し、
前記ゲート電極は、少なくともアルミニウム(Ａｌ)を含む母層と、前記母層上に積層され窒化チタン(ＴｉＮ)にて構成された上層と、前記母層と前記ゲート絶縁膜との間に積層され少なくとも合金化していないチタン(Ｔｉ)を含む下層とを備えている
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート電極の前記下層は、１０ｎｍ以上の膜厚に形成されている
ことを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極の前記母層は、１５０ｎｍ以上の膜厚に形成されている
ことを特徴とする請求項１または２のいずれか１項に記載の薄膜トランジスタ。
【請求項４】
請求項１ないし３いずれか１項に記載の薄膜トランジスタを有するアレイ基板と、
前記アレイ基板に対向して設けられた対向基板と、
前記アレイ基板と前記対向基板との間に介在された液晶層と、
を具備したことを特徴とする液晶表示装置。
【請求項５】
絶縁性基板上に多結晶半導体を積層して活性層を形成する工程と、
前記活性層を覆う前記絶縁性基板上にゲート絶縁膜を積層させる工程と、
前記ゲート絶縁膜上の前記活性層の中央部に対向する位置に、少なくともアルミニウム(Ａｌ)を含む母層上に窒化チタン(ＴｉＮ)にて構成された上層が積層され、前記母層と前記ゲート絶縁膜との間に少なくとも合金化していないチタン(Ｔｉ)を含む下層が積層されたゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記活性層の両側部をドーピングしてソース領域およびドレイン領域を形成し、前記ソース領域および前記ドレイン領域の間の活性層をチャネル領域にする工程と、
前記活性層の前記ソース領域および前記ドレイン領域を３５０℃以上４５０℃以下の温度でアニールして前記ソース領域および前記ドレイン領域を活性化する工程と、を具備した
ことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層を備えた薄膜トランジスタ、その製造方法および液晶表示装置に関する。
【背景技術】
【０００２】
従来、この種の液晶表示装置の薄膜トランジスタ(ＴＦＴ)としては、半導体層が低温ポリシリコン(ＬＴＰＳ:Low Temperature Poly-Silicon,ｐ−Ｓｉ)を用いたポリシリコン層にて構成されている。そして、この薄膜トランジスタは、液晶表示装置の製造過程において、半導体層のチャネル領域を挟む両側に設けられているソース領域およびドレイン領域では、これらソース領域およびドレイン領域にドープされた不純物を活性化させて、この不純物のドープにて生じた結晶欠陥を修復するために５００℃以上の温度でアニールされる。このため、この薄膜トランジスタの活性層上に積層される配線材料としては、タングステン(Ｗ)や、モリブデン(Ｍｏ)、モリブデンタングステン(ＭｏＷ)、モリブデンタンタル(ＭｏＴａ)などの高融点材料が用いられていた。
【０００３】
一方、アモルファスシリコン(ａ−Ｓｉ)を用いた薄膜トランジスタにて構成された液晶表示装置の製造工程では、半導体層のソース領域およびドレイン領域を高温でアニールする必要がないことから、配線材料として抵抗率の小さなアルミニウム(Ａｌ)、アルミニウム銅(ＡｌＣｕ)などの低融点材料が用いられていた。
【０００４】
ここで、この種の薄膜トランジスタとしては、アモルファスシリコン(ａ−Ｓｉ)を用いた薄膜トランジスタのゲート電極として、チタン(Ｔｉ)層上にアルミニウム(Ａｌ)合金層が積層され、このアルミニウム合金層上にチタン層が積層されたＴｉ／Ａｌ合金／Ｔｉ構造や、これらチタン層とアルミニウム合金層との間に窒化チタン(ＴｉＮ)層がそれぞれ積層されたＴｉ／ＴｉＮ／Ａｌ合金／ＴｉＮ／Ｔｉ構造が知られている(例えば、特許文献１参照。)。
【０００５】
また、この種の薄膜トランジスタとしては、アモルファスシリコン(ａ−Ｓｉ)を用いたゲート電極として、チタン層上にアルミニウム層が積層され、このアルミニウム層上に窒化チタン層が積層されたＴｉ／Ａｌ／ＴｉＮ構造が知られている(例えば、特許文献２参照。)。
【０００６】
近年、この種の薄膜トランジスタを用いた液晶表示装置の大型化および高性能化に伴い、この薄膜トランジスタのゲート電極に用いられる配線材料の低抵抗化が要求されている。この要求は、半導体層として低温ポリシリコンを用いた場合も同様である。そして、上述の高融点材料に比べて抵抗率の小さい低融点材料であるアルミニウムあるいはアルミニウム合金は、アモルファスシリコンを用いた薄膜トランジスタにて構成された液晶表示装置の配線材料として既に用いられており、半導体の分野では、配線として長く採用され続けている。このため、これらアルミニウムおよびアルミニウム合金に関しては、材料に関する知見が多く安価であることから、低温ポリシリコンを用いた薄膜トランジスタのゲート電極の配線材料として非常に有望である。
【０００７】
ところが、この低温ポリシリコンを用いた薄膜トランジスタの製造工程では、この薄膜トランジスタの活性層のソース領域およびドレイン領域を活性化させるためにアニールする際に、この薄膜トランジスタのゲート電極となる配線材料が５００℃以上の温度に曝される。このため、この配線材料として低抵抗材料であるアルミニウムやアルミニウム合金を用いた場合には、このゲート電極の表面に、岡状の突起であるヒロックが発生したり、空隙であるボイドが形成されたり、くびれが形成されたり、ひげ状の突出物であるウィスカが形成されたりしてしまうなどといった形状変化が発生してしまう。
【０００８】
そして、この薄膜トランジスタの活性層のソース領域およびドレイン領域を活性化させた際に、ゲート電極表面に形状変化を発生させないためには、これらソース領域およびドレイン領域を少なくとも３５０℃以上４５０℃以下の温度、具体的には４００℃程度の温度でアニールして活性化させる必要がある。
【０００９】
このとき、これらソース領域およびドレイン領域を少なくとも３５０℃以上４５０℃以下の温度でアニールして活性化させた場合には、アルミニウムあるいはアルミニウム合金にて構成されたゲート電極がアニール時に化学的に反応してしまって抵抗値が変化してしまうから、薄膜トランジスタのトランジスタ特性が変化してしまう。
【００１０】
また、上述のヒロックを防止するために、アルミニウムにて構成された母層の上下にチタン層を積層させたゲート電極の構成も知られている(例えば、特許文献３参照。)。
【特許文献１】特開２００４−２８２０６６号公報
【特許文献２】特開２００２−２０２５２７号公報
【特許文献３】特開２００３−８０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のように、薄膜トランジスタのゲート電極をアルミニウムにて構成された母層の上下にチタン層を積層させた構成とした場合であっても、アニール時にゲート電極の母層とチタン層との境目で化学的な変化が生じてチタントリアルミナイド(Ａｌ３Ｔｉ)となってしまい、これら母層とチタン層との境目での抵抗値が上昇してしまう。このため、ゲート電極の抵抗値が変化してしまうから、薄膜トランジスタの閾値電圧(Ｖｔｈ)が変動してしまうという問題を有している。
【００１２】
本発明は、このような点に鑑みなされたもので、閾値電圧の変動を防止できる薄膜トランジスタ、その製造方法および液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、チャネル領域、前記チャネル領域を挟んだ前記チャネル領域の両側に設けられたソース領域およびドレイン領域を有し多結晶半導体にて構成された半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域に対向する前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層の前記ソース領域および前記ドレイン領域に導通して設けられたソース電極およびドレイン電極とを具備し、前記ゲート電極は、少なくともアルミニウム(Ａｌ)を含む母層と、前記母層上に積層され窒化チタン(ＴｉＮ)にて構成された上層と、前記母層と前記ゲート絶縁膜との間に積層され少なくとも合金化していないチタン(Ｔｉ)を含む下層とを備えているものである。
【００１４】
そして、チャネル領域を挟んだチャネル領域の両側にソース領域およびドレイン領域が設けられた半導体層が多結晶半導体にて構成され、この半導体層上にゲート絶縁膜が設けられている。さらに、この半導体層のチャネル領域に対向するゲート絶縁膜上にゲート電極が設けられ、半導体層のソース領域にソース電極が導通して設けられ、この半導体層のドレイン領域にドレイン電極が導通して設けられている。また、少なくともアルミニウム(Ａｌ)を含む母層上に窒化チタン(ＴｉＮ)にて構成された上層が積層され、この母層とゲート絶縁膜との間に少なくとも合金化していないチタン(Ｔｉ)を含む下層が積層されたゲート電極とした。
【発明の効果】
【００１５】
本発明によれば、少なくともアルミニウム(Ａｌ)を含む母層上に窒化チタン(ＴｉＮ)にて構成された上層を積層させ、この母層とゲート絶縁膜との間に少なくともチタン(Ｔｉ)を含む下層を積層させたゲート電極とした。この結果、比較的低い温度でのポリシリコンのアニールにて構成されたソース領域およびドレイン領域を有する半導体層であっても、ゲート電極の母層と上層との間での化学的な変化を抑制できるから、このゲート電極での抵抗値上昇を抑制できるため、薄膜トランジスタの閾値電圧の変動を防止できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の液晶表示装置の一実施の形態の構成を図１ないし図４を参照して説明する。
【００１７】
図１ないし図４において、１は液晶表示装置としての液晶パネルで、この液晶パネル１は、アクティブマトリクス型の平面表示装置である。そして、この液晶パネル１は、アクティブマトリクス基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の透光性を有する絶縁基板としてのガラス基板３を有している。
【００１８】
さらに、このガラス基板３の一主面である表面上の中央部には、図４に示すように、画像表示領域としての画面部４が形成されている。そして、このガラス基板３上の画面部４には、複数の画素５がマトリクス状に設けられて配置されている。これら複数の画素５のそれぞれには、画素電極６、蓄積容量としての画素補助容量である補助容量７および薄膜トランジスタ（ＴＦＴ）８がそれぞれ１つずつ配置されている。
【００１９】
また、ガラス基板３の表面には、電極配線としてのゲート電極配線である複数の走査線11が、このガラス基板３の幅方向に沿って配設されている。これら走査線11は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。また、これら走査線11間のそれぞれには、電極配線としての画像信号配線である複数の信号線12が、ガラス基板３の縦方向に沿って配設されている。これら信号線12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。したがって、これら走査線11および信号線12は、ガラス基板３上に直交して交差した格子状であるマトリクス状に配線されている。そして、これら走査線11および信号線12の各交点に対応して、画素電極６、補助容量７および薄膜トランジスタ８のそれぞれが各画素５毎に設けられている。
【００２０】
一方、このガラス基板３の周縁には、信号線駆動回路としての細長矩形平板状のＹドライバ回路14が配設されている。このＹドライバ回路14は、ガラス基板３の縦方向に沿って設けられており、このガラス基板３上の各走査線11のそれぞれの一端部と電気的に接続されている。また、このガラス基板３の縦方向に沿った一端には、走査線駆動回路としての細長矩形平板状のＸドライバ回路15が配設されている。このＸドライバ回路15は、ガラス基板３上の各信号線12のそれぞれの一端部と電気的に接続されている。
【００２１】
次いで、図１に示すように、このガラス基板３の一主面である表面上の全面には、絶縁層にて構成されたアンダーコート層17が積層されて成膜されている。このアンダーコート層17上には、トップゲート型であるとともにコプラナ型の薄膜トランジスタ８が１画素構成要素として設けられている。この薄膜トランジスタ８は、ｎ型であって、スイッチング素子としての半導体素子である。そして、これら薄膜トランジスタ８は、アンダーコート層17上に積層されて形成された半導体層としての活性層21を備えている。この活性層21は、多結晶半導体としての低温ポリシリコン(ＬＴＰＳ:Low Temperature Poly-Silicon,ｐ−Ｓｉ)にて構成された多結晶半導体層としてのポリシリコン半導体層である。
【００２２】
さらに、この活性層21は、この活性層21の幅方向の中央部に設けられたチャネル領域22を備えている。そして、このチャネル領域22を挟んだ活性層21の両側部には、ソース領域23およびドレイン領域24が設けられている。これらソース領域23およびドレイン領域24は、不純物が高濃度にドープされた不純物高濃度領域であって、チャネル領域22に連続した両側部に設けられている。そして、これらチャネル領域22、ソース領域23およびドレイン領域24にて構成された活性層21を覆うアンダーコート層17上には、酸化シリコン(ＳｉＯ)にて構成されたゲート酸化膜としてのゲート絶縁膜26が積層されている。すなわち、このゲート絶縁膜26は、活性層21を含んだアンダーコート層17上の全面に成膜されている。
【００２３】
また、このゲート絶縁膜26上の活性層21のチャネル領域22に対向する位置には、導電性を有する配線材料にて構成されたゲート配線としてのゲート電極27が積層されて設けられている。このゲート電極27は、図４に示すように、走査線11の一側縁に一体的に接続されて、この走査線11の一部を構成する。すなわち、このゲート電極27は、走査線11に電気的に接続されている。また、このゲート電極27は、活性層21のチャネル領域22の幅寸法に略等しい幅寸法を有しており、ゲート絶縁膜26を介したチャネル領域22上に設けられている。したがって、このゲート電極27は、活性層21のチャネル領域22上に離間対向して設けられている。
【００２４】
ここで、このゲート電極27は、少なくともアルミニウム(Ａｌ)を含む層、例えばアルミニウム層にて構成された母層31を備えている。この母層31は、１５０ｎｍ以上、例えば３００ｎｍの膜厚の母材となるアルミニウム膜にて構成されている。そして、この母層31上には、窒化チタン(ＴｉＮ)にて構成されたバリアメタル層である上層32が積層されている。この上層32は、チタンを窒化成膜した窒化チタンを含んでおり、例えば２０ｎｍの膜厚に形成されている。
【００２５】
また、この母層31の下には、少なくともチタン(Ｔｉ)を主成分として含んだ層、例えばチタン層にて構成されたメタル層である下層33が積層されている。この下層33は、チタン以外の金属元素や非金属元素などが溶けて合わさって混ざるなどして合金化されておらず、ほぼチタンのみで構成された純チタン層である。すなわち、この下層33は、チタン以外の金属元素や非金属元素などが含まれて共融体となっておらず、チタン原子が互いに金属結合して構成されている。さらに、この下層33は、母層31とゲート絶縁膜26との間に介在されて積層されている。また、この下層33は、１０ｎｍ以上、例えば４０ｎｍの膜厚に形成されている。さらに、この下層33は、図２に示すように、スパッタ直後の状態で上層32の膜厚寸法より小さな、例えば２分の１の膜厚寸法に形成されている。そして、これら母層31、上層32および下層33のそれぞれは、等しい幅寸法に形成されて下層33、母層31および上層32の順に上方に向けて積層されている。
【００２６】
さらに、このゲート電極27の下層33は、図２に示すように、このゲート電極27をスパッタした直後の、いわゆるアズスパッタ状態で母層31下にチタン層として積層されている。また、この下層33は、図３に示すように、活性層21のソース領域23およびドレイン領域24にドープされた不純物を３５０℃以上４５０℃以下の温度、例えば４００℃でアニールして活性化させた後の状態で、この下層33と母層31との境界部分においてチタンとアルミニウムとが相互に拡散してチタン−アルミニウム相互拡散層34が形成される。したがって、この母層31は、アニールによる下層33との間の相互拡散によってゲート電極27の抵抗値が変動しない程度の膜厚に形成されている。
【００２７】
そして、これら母層31、上層32および下層33の積層構造にて構成されたゲート電極27を覆うゲート絶縁膜26上には、絶縁性を有する酸化シリコン膜である層間絶縁膜35が積層されている。そして、これら層間絶縁膜35およびゲート絶縁膜26には、これら層間絶縁膜35およびゲート絶縁膜26のそれぞれを貫通して活性層21のソース領域23およびドレイン領域24を導通させて開口させる導通部としてのコンタクトホール36,37が開口されて設けられている。ここで、一方のコンタクトホール36は活性層21のソース領域23に連通しており、他方のコンタクトホール37は活性層21のドレイン領域24に連通している。
【００２８】
また、一方のコンタクトホール36を含む層間絶縁膜35上には、金属製の導電性を有する信号配線としてのソース電極38が積層されて設けられている。このソース電極38は、一方のコンタクトホール36を介して活性層21のソース領域23に電気的に接続されている。さらに、他方のコンタクトホール37を含む層間絶縁膜35上には、金属製の導電性を有する信号配線としてのドレイン電極39が積層されて設けられている。このドレイン電極39は、他方のコンタクトホール37を介して活性層21のドレイン領域24に電気的に接続されている。さらに、これらソース電極38およびドレイン電極39は、所定の間隙を介して電気的に絶縁された状態で設けられている。すなわち、これらソース電極38およびドレイン電極39は、ゲート電極27を介したゲート電極27の両側に設けられている。さらに、ソース電極38は、信号線12に電気的に接続されている。
【００２９】
そして、これらソース電極38およびドレイン電極39を覆う層間絶縁膜35上の全面には、保護膜である絶縁性のパッシベーション膜41が積層されて設けられている。このパッシベーション膜41には、このパッシベーション膜41を貫通してドレイン電極39を導通させて開口させる導通部としてのスルーホールであるコンタクトホール42が開口されて設けられている。このコンタクトホール42は、ドレイン電極39に連通している。そして、このコンタクトホール42を含むパッシベーション膜41上には、透明導電膜としてのＩＴＯ膜にて構成された画素電極６が積層されている。この画素電極６は、コンタクトホール42を介してドレイン電極39に電気的に接続されている。また、この画素電極６を含むパッシベーション膜41上の全面には、ラビング処理されたポリイミド(ＰＩ)にて構成された配向膜43が積層されて設けられている。
【００３０】
一方、アレイ基板２に対向して矩形平板状の対向基板51が配設されている。この対向基板51は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52のアレイ基板２に対向した側の一主面には、カラーフィルタ層53が積層されて設けられている。さらに、このカラーフィルタ層53を含むガラス基板52上には、透明導電膜であるＩＴＯ(Indium Tin Oxide)膜にて構成された対向電極54が積層されて設けられている。また、この対向電極54上には、ラビング処理されたポリイミドにて構成された配向膜55が積層されて設けられている。そして、この配向膜55とアレイ基板２の配向膜43との間の間隙である液晶封止領域56には、液晶組成物57が注入されて封止されて光変調層として液晶層58が介在されて設けられている。
【００３１】
次に、上記一実施の形態の液晶表示装置の製造方法を説明する。
【００３２】
まず、ガラス基板３上にアンダーコート層17を積層させて堆積させる。
【００３３】
この後、このアンダーコート層17上に、非晶質半導体である図示しないアモルファスシリコン膜を積層させて堆積させる。
【００３４】
次いで、このアモルファスシリコン膜にエキシマレーザ光などのエネルギビームを照射してアニールして、このアモルファスシリコン膜を溶融結晶化してポリ化させてポリシリコン膜にしてからパターニングして島状にする。
【００３５】
次いで、このパターニング後の島状のポリシリコン膜を含むアンダーコート層17上の全面に、プラズマＣＶＤ(Chemical Vapor Deposition)法を用いてＴＥＯＳ(Tetraethoxysilane,テトラエトキシシラン:Ｓｉ(ＯＣ２Ｈ５)４)にてゲート絶縁膜26を積層させて堆積させる。
【００３６】
この後、このゲート絶縁膜26上の全面に、スパッタリング法にて図示しないチタン層、アルミニウム層および窒化チタン層の順に順次積層させる。
【００３７】
このとき、この窒化チタン層は、チタンにて構成されたターゲットと窒素(Ｎ２)ガスとを用いた反応性スパッタリングにて成膜する。
【００３８】
次いで、これらチタン層、アルミニウム層および窒化チタン層のそれぞれをパターニングして島状にして、下層33上に母層31が積層され母層31上に上層32が積層された積層構造のゲート電極27をポリシリコン膜の幅方向の中央部上に形成する。
【００３９】
そして、この状態で、このゲート電極27をマスクとしてｎ型の不純物、例えばボロン(Ｂ)を、希望するイオンを主としてドーピングする高性能なイオンインプランテーション(Ｉ／Ｉ)によるイオンドーピング(Ｉ／Ｄ)にて島状のポリシリコン膜の両側に高濃度に注入してドープしてソース領域23およびドレイン領域24を形成する。
【００４０】
このとき、この島状のポリシリコン膜のソース領域23およびドレイン領域24との間の領域がチャネル領域22となり、この島状のポリシリコン膜が活性層21となる。
【００４１】
次いで、この活性層21のソース領域23およびドレイン領域24に注入した不純物を、比較的低温な温度である３５０℃以上４５０℃以下、例えば４００℃でアニールにて活性化させて、これらソース領域23およびドレイン領域24への不純物のドープにて生じた結晶欠陥を修復させる。
【００４２】
そして、ゲート電極27を含むゲート絶縁膜26上に層間絶縁膜35を積層させて堆積させる。
【００４３】
この後、この層間絶縁膜35のコンタクトホール36,37を設ける部分以外上の全面に図示しないレジストを形成してから、この層間絶縁膜35とともにゲート絶縁膜26をパターニングして活性層21のソース領域23およびドレイン領域24に連通したコンタクトホール36,37をそれぞれ開口させる。
【００４４】
次いで、この層間絶縁膜35上のレジストを剥離してから、これらコンタクトホール36,37を含む層間絶縁膜35上に金属膜を形成してからパターニングしてソース電極38およびドレイン電極39をそれぞれ形成して薄膜トランジスタ８とする。
【００４５】
この後、これらソース電極38およびドレイン電極39を含む層間絶縁膜35上にパッシベーション膜41を積層させて堆積させてから、このパッシベーション膜41をパターニングしてドレイン電極39に連通したコンタクトホール42を開口させる。
【００４６】
次いで、このコンタクトホール42を含むパッシベーション膜41上に画素電極６を積層させて堆積させてから、この画素電極６を含むパッシベーション膜41上に配向膜43を積層させて堆積させる。
【００４７】
さらに、この配向膜43に対向基板51の配向膜55を対向させて、この対向基板51とアレイ基板２とを貼り合わせてから、これらアレイ基板２の配向膜43と対向基板51の配向膜55との間の液晶封止領域56に液晶組成物57を注入して液晶層58を介在させて液晶パネル１とする。
【００４８】
ここで、低温ポリシリコンにて構成された活性層21を有する薄膜トランジスタ８では、この薄膜トランジスタ８の活性層21のソース領域23およびドレイン領域24への不純物のドーピングによって生じた結晶欠陥を修復するために、この活性層21のソース領域23およびドレイン領域24それぞれの高温アニールによる活性化のときに、ゲート電極27のアルミニウムにて構成された母層31と、この母層31下のチタンにて構成された下層33とが化学的に反応してしまって、図３に示すように、これら母層31と下層33との間にチタン−アルミニウム相互拡散層34が形成されてしまうから、このゲート電極27の抵抗値が上昇してしまう。
【００４９】
また、このゲート電極27の母層31と、この母層31上に積層され窒化チタンにて構成された上層32との間に、チタンなどにて構成された図示しないメタル層を挿入させた場合にも同様に、この母層31のアルミニウムとチタン層のチタンとが化学的に反応してチタン−アルミニウム相互拡散層34が形成されてしまうから、薄膜トランジスタ８の閾値電圧(Ｖｔｈ)が変動してしまう。
【００５０】
そこで、上記一実施の形態のように、低温ポリシリコンにて構成された活性層21を有する薄膜トランジスタ８のゲート電極27を、アルミニウムにて構成された母層31上に窒化チタンにて構成された上層32を積層させるとともに、この母層31下にチタンにて構成された下層33を積層させた三層構造とした。さらに、この薄膜トランジスタ８の活性層21のソース領域23およびドレイン領域24へのイオンドーピングとしてイオンインプランテーションを用いた。
【００５１】
この結果、この薄膜トランジスタ８の活性層21のソース領域23およびドレイン領域24のそれぞれを比較的低い温度である３５０℃以上４５０℃以下の低温度でアニールして活性化させた場合であっても、母層31と上層32および下層33との間の化学的な反応を抑制できる。したがって、図５に示すように、Ｔｉ／Ａｌ／ＴｉＮの３層構造である場合には、３５０℃以上４５０℃以下でアニールしてもヒロックの出現なしに、ゲート電極27でのシート抵抗(Ｒｓ)値の上昇を抑制でき、このゲート電極27を低抵抗化できるから、薄膜トランジスタ８の閾値電圧の変動を抑制できる。また、図６に示すように、薄膜トランジスタ８の閾値電圧が変動しやすいガラス基板３の中央部であっても、このガラス基板３の中央部の温度変化の範囲内においては、この薄膜トランジスタ６の閾値電圧の変動を抑制できる。よって、良好なトランジスタ特性を有する薄膜トランジスタ８を得ることができる。
【００５２】
すなわち、ゲート電極27の母層31と上層32との間のヒロック防止のための図示しないチタン層を取り除いて省略することによって、薄膜トランジスタ８の母層31での閾値電圧の変動を防止できる。さらに、この薄膜トランジスタ８のゲート電極27の上層32を窒化チタンにて構成したことにより、このゲート電極27上の層間絶縁膜35等をウエットエッチングして図示しないコンタクトホールを導通させる際に、このゲート電極27の表面に位置する上層32がエッチングされにくくなる。したがって、このゲート電極27がエッチングされることによる抵抗値の上昇を防止できるので、このゲート電極27の配線の信頼性の低下を防止できるとともに、薄膜トランジスタ８の閾値電圧の変動を防止できる。
【００５３】
具体的に、膜厚２０ｎｍの下層33上に膜厚４０ｎｍの窒化チタン層が積層され、この窒化チタン層上に膜厚３００ｎｍの母層31が積層され、この母層31上に膜厚１０ｎｍのチタン層が積層され、このチタン層上に膜厚４０ｎｍの上層32が積層された五層構造の薄膜トランジスタに比べ、薄膜トランジスタ８のゲート電極27の下層33の膜厚を２０ｎｍとし母層31の膜厚を３００ｎｍとし上層32の膜厚を４０ｎｍとした場合には、実験の結果から薄膜トランジスタ８の閾値電圧が約１Ｖほど改善できることが分かった。
【００５４】
また、この薄膜トランジスタ８の活性層21のソース領域23およびドレイン領域24のアニール時の温度を３５０℃以上４５０℃以下、より最適には３６０℃以上４２０℃以下、具体的には４００℃程度とすることによっても、上述の五層構造の薄膜トランジスタに比べると、薄膜トランジスタ８の閾値電圧を約１Ｖほど改善できることが分かった。さらに、このアニール時の温度を４００℃まで下げることによって、下層33と母層31との間でのチタンとアルミニウムとの化学的な反応を抑制でき、ゲート電極27の抵抗上昇を抑制できることが分かった。
【００５５】
そして、このゲート電極27の母層31の膜厚を１５０ｎｍより小さくした場合には、薄膜トランジスタ８の活性層21のソース領域23およびドレイン領域24のアニールによって生じる、この母層31と下層33との化学的な反応によるチタン−アルミニウム相互拡散層34の形成によって、この母層31が薄くなって実質的に無くなってしまい、ゲート電極27の抵抗値が上昇してしまうおそれがある。そこで、このゲート電極27の母層31の膜厚を１５０ｎｍ以上にする必要がある。
【００５６】
また、このゲート電極27の下層33の膜厚を１０ｎｍより小さくした場合も同様に、薄膜トランジスタ８の活性層21のソース領域23およびドレイン領域24のアニールによる母層31と下層33との化学的な反応によって、この下層33全体がチタン−アルミニウム相互拡散層34となってしまうので、薄膜トランジスタ８の閾値電圧が変動してしまう。このため、このゲート電極27の下層33の膜厚を１０ｎｍ以上にする必要がある。
【００５７】
なお、上記一実施の形態では、アレイ基板２と対向基板51との間に光変調層として液晶層58を介挿させた液晶パネル１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス(Electro Luminescence:ＥＬ)材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。
【００５８】
また、ｎ型の不純物がソース領域23およびドレイン領域24のそれぞれにドーピングされたｎ型の薄膜トランジスタ８としたが、これらソース領域23およびドレイン領域24のそれぞれにｐ型の不純物、例えばリン(Ｐ)がドーピングされ、これらソース領域23およびドレイン領域24とチャネル領域22との間に低濃度不純物領域である図示しないＬＤＤ(Lightly Doped Drain)領域を介在させたｐ型の薄膜トランジスタ８であっても対応させて用いることもできる。
【図面の簡単な説明】
【００５９】
【図１】本発明の液晶表示装置の一実施の形態を示す説明断面図である。
【図２】同上液晶表示装置のゲート電極のスパッタ直後の状態を示す説明断面図である。
【図３】同上液晶表示装置のゲート電極のアニール後の状態を示す説明断面図である。
【図４】同上液晶表示装置を示す説明回路構成図である。
【図５】同上液晶表示装置の半導体層となるポリシリコンのアニール温度(活性化温度)とゲート電極のシート抵抗(Ｒｓ)との関係を示すグラフである。
【図６】同上ポリシリコンのアニール温度(活性化温度)と薄膜トランジスタの閾値電圧(Ｖｔｈ)との関係を示すグラフである。
【符号の説明】
【００６０】
１    液晶表示装置としての液晶パネル
２    アレイ基板
８    薄膜トランジスタ
21    半導体層としての活性層
22    チャネル領域
23    ソース領域
24    ドレイン領域
26    ゲート絶縁膜
27    ゲート電極
31    母層
32    上層
33    下層
38    ソース電極
39    ドレイン電極
51    対向基板
58    液晶層
【図１】
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【図２】
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【図４】
2007013094.tif 000005
【図５】
2007013094.tif 000006
【図６】
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【図３】
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