(57)【要約】【課題】サイクリングの際にコントロールゲートとチャネル領域間の酸化膜にトラップされる電荷量を減らすことが可能なフラッシュメモリ素子の提供。【解決手段】フィールド領域およびアクティブ領域が画定された半導体基板と、前記アクティブ領域およびこれに隣接したフィールド領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜の両側で一定の深さのモウトを有する素子分離膜と、前記トンネル酸化膜およびその両側の素子分離膜上に形成され、前記モウトの内部を充填するフローティングゲートと、前記フローティングゲートおよび素子分離膜の表面段差に沿って形成される誘電体膜と、前記誘電体膜上に形成されるコントロールゲートとから構成されることを特徴とするフラッシュメモリ素子を提供する。【選択図】図４
2007013082.tif 000002
【特許請求の範囲】
【請求項１】
フィールド領域およびアクティブ領域が画定された半導体基板と、
前記アクティブ領域およびこれに隣接したフィールド領域上に形成されるトンネル酸化膜と、
前記トンネル酸化膜の両側で一定の深さのモウトを有する素子分離膜と、
前記トンネル酸化膜およびその両側の素子分離膜上に形成され、前記モウトの内部を充填するフローティングゲートと、
前記フローティングゲートおよび素子分離膜の表面段差に沿って形成される誘電体膜と、
前記誘電体膜上に形成されるコントロールゲートとから構成されることを特徴とするフラッシュメモリ素子。
【請求項２】
前記モウトの深さは、５０〜２００Åであることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
フィールド領域とアクティブ領域が画定された半導体基板と、
半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、
前記フローティングゲートを含む半導体基板上に誘電体膜を介して形成されたコントロールゲートとから構成されるフラッシュメモリ素子において、
前記コントロールゲートとアクティブ領域間の最小距離が、前記トンネル酸化膜の厚さと前記誘電体膜の厚さとを合わせた値の２倍より大きい値を持つように構成することを特徴とするフラッシュメモリ素子。
【請求項４】
前記コントロールゲートとアクティブ領域間の最小距離が４２０Åとなるように構成することを特徴とする請求項３に記載のフラッシュメモリ素子。
【請求項５】
素子分離膜によって画定された半導体基板上の活性領域にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜の両側の前記素子分離膜上に薄いモウトを形成する段階と、
前記薄いモウトの内部を充填しながら、前記活性領域上にフローティングゲートを形成する段階と、
前記形成されたフローティングゲートの段差に沿って誘電体膜およびコントロールゲートを形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項６】
前記モウトの深さは、５０〜２００Åであることを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に係り、特に、インジュアランス(endurance)特性およびデータ保持(data retention)特性を改善するためのフラッシュメモリ素子に関する。
【背景技術】
【０００２】
図１は従来の技術に係るフラッシュメモリ素子の製造方法と構造を説明するための素子の断面図である。
【０００３】
図１を参照すると、半導体基板１０１上にトンネル酸化膜１０２とフローティングゲートを形成するための第１ポリシリコン層１０３を順次形成した後、ＳＡ−ＳＴＩ(Self Aligned-Shallow Trench Isolation)方式を用いて第１ポリシリコン層１０３とトンネル酸化膜１０２をパターニングし、素子分離領域に素子分離膜１０４を形成する。
【０００４】
このように、ＳＡ−ＳＴＩ工程で素子分離膜１０４を形成すると、素子分離膜１０４の上部が半導体基板１０１より高く突出しながら、素子分離膜１０４の突出部の間のアクティブ領域上にトンネル酸化膜１０２と第１ポリシリコン層１０３が残留する。
【０００５】
次いで、全体上部にフローティングゲートを形成するための第２ポリシリコン層１０５を形成した後、エッチング工程で素子分離膜１０４の上部の第２ポリシリコン層１０５を一部除去してワードラインと垂直な方向にパターニングしながら、素子分離膜１０４を所定の深さまでエッチングしてトレンチを形成する。
【０００６】
これにより、第１、第２ポリシリコン層１０３、１０５からなるフローティングゲート１０６が形成される。
【０００７】
続いて、全体上部にＯＮＯ(Oxide Nitride Oxide)構造の層間誘電膜１０７とコントロールゲート用ポリシリコン層１０８を形成した後、コントロールゲート用ポリシリコン層１０８上に、面抵抗を低めるためにタングステンシリサイド層（図示せず）を形成し、フォトリソグラフィ工程で前記タングステンシリサイド層とコントロールゲート用ポリシリコン層１０８と層間誘電膜１０７とフローティングゲート１０６をパターニングしてゲートを形成し、後続の工程を行ってフラッシュメモリ素子の製造を完了する。
【０００８】
素子が高集積化し、セルサイズが縮小されるにつれて、フラッシュメモリ素子(flash memory device)のワードライン、すなわちコントロールゲートとフローティングゲートの下部の半導体基板、すなわちチャネル領域間の距離（ＷＴＳＤ：WordlineTo Substrate Distance）が益々短くなっており、これによりＥ／Ｗサイクリング(Erase/Write cycling)特性であるインジュアランス(endurance)特性とデータ保持(dataretention)特性が大幅低下している。
【０００９】
図２は従来の技術に係るフラッシュメモリ素子のインジュアランス特性を示すグラフであって、プログラムされたセル(programmed cell)および消去されたセル(erased cell)のしきい値電圧Ｖｔが１Ｋサイクリング以後に非正常的なシフトを示す。すなわち、サイクリングフェール(cyclingfail)が発生したのである。
【００１０】
図３は従来の技術に係るフラッシュメモリ素子のコントロールゲートとチャネル領域間のブレークダウン電圧特性を示す図であって、ブレークダウン電圧値（Ｉｇ＝１．０Ｅ−８のときのコントロールゲート電圧値）が−１５Ｖ〜−２９Ｖであり、変異(variation)が非常に激しいことを確認することができる。
【００１１】
通常、セルにおいて、サイクリング時のプログラムバイアスは１８〜２０Ｖ、消去バイアスは１８〜２０Ｖまたは−１８〜２０Ｖを使用するが、従来の技術でのようにＷＴＳＤが短くてコントロールゲートとチャネル領域間の酸化膜の厚さが薄ければ、サイクリングの際に高いバイアス電圧によってコントロールゲートとチャネル領域間の酸化膜に電荷がトラップされてデータ保持特性が低下する。
【００１２】
また、サイクリング回数が増加するにつれて、コントロールゲートとチャネル領域間の酸化膜にトラップされる電荷量が増加するので、しきい値電圧シフトが起こり、あるいはブレークダウン(breakdown)が発生してサイクリングフェールが発生する。
【００１３】
フラッシュメモリ素子を製品化するためには、１００Ｋあるいは１０００Ｋのサイクリングの後にもフェールが発生してはならないが、従来の技術では、１Ｋサイクリング以後にサイクリングフェールが発生するところ、フラッシュメモリ素子のインジュアランス特性に激しい問題があるものと判断される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的は、サイクリングの際にコントロールゲートとチャネル領域間の酸化膜にトラップされる電荷量を減らすことが可能なフラッシュメモリ素子を提供することにある。
【００１５】
本発明の他の目的は、フラッシュメモリ素子のデータ保持特性およびインジュアランス特性を向上させることにある。
【００１６】
本発明の別の目的は、フラッシュメモリ素子の信頼性および生産収率を向上させることにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の第１実施例に係るフラッシュメモリ素子は、フィールド領域およびアクティブ領域が画定された半導体基板と、前記アクティブ領域およびこれに隣接したフィールド領域上に形成されるトンネル酸化膜と、前記フィールド領域の半導体基板に薄いトレンチ構造で形成され、前記トンネル酸化膜の両側で一定の深さのモウトを有する素子分離膜と、前記トンネル酸化膜およびその両側の素子分離膜上に形成され、前記モウトの内部を充填するフローティングゲートと、前記フローティングゲートおよび素子分離膜の表面段差に沿って形成される誘電体膜と、前記誘電体膜上に形成されるコントロールゲートとから構成される。
【００１８】
また、本発明の第２実施例に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が画定された半導体基板と、半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、前記フローティングゲートを含む半導体基板上に誘電体膜を介して形成されたコントロールゲートとから構成されるフラッシュメモリ素子において、前記コントロールゲートとアクティブ領域間の最小距離が、前記トンネル酸化膜の厚さと前記誘電体膜の厚さを合わせた値の２倍より大きい値を持つように構成する。
【発明の効果】
【００１９】
上述したように、本発明は、次のような効果がある。
【００２０】
１）素子分離膜に形成されるモウトの内部にフローティングゲートを形成して、サイクリングの際にコントロールゲートとチャネル領域との間にかかるフィールドをフローティングゲートによって遮断または緩和させることができるので、コントロールゲートとチャネル領域間の酸化膜にトラップされる電荷量を減らすことができる。
【００２１】
２）コントロールゲートとチャネル領域間の距離が一定値以上となるようにして、サイクリングの際にコントロールゲートとチャネル領域との間にかかるフィールドを緩和させることができるので、コントロールゲートとチャネル領域との間の酸化膜にトラップされる電荷量を減らすことができる。
【００２２】
３）コントロールゲートとチャネル領域との間の酸化膜にトラップされる電荷量を減らすことができるので、データ保持特性およびインジュアランス特性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
【００２４】
（第１実施例）
図４は本発明の第１実施例に係るフラッシュメモリ素子の断面図である。本発明の一実施例に係るフラッシュメモリ素子は、図４に示すように、半導体基板１０の所定の領域に素子分離膜１１が形成されて半導体基板１０をフィールド領域とアクティブ領域に区分しており、前記アクティブ領域およびそれに隣接した素子分離膜１１上にはトンネル酸化膜１２が形成されている。
【００２５】
前記トンネル酸化膜１２の両側下部の素子分離膜１１には、一定の深さを有するモウト(moat)Ａが形成されており、前記トンネル酸化膜１２およびその両側の素子分離膜１１上には、前記モウトＡを充填しながらフローティングゲート１３が形成されている。ここで、前記トンネル酸化膜１２の下部のアクティブ領域の半導体基板１０がチャネル領域である。
【００２６】
前記モウトＡの深さは、前記コントロールゲート１５に印加されたバイアスがチャネル領域に影響を及ぼさない程度の深さ、すなわち５０〜２００Åにすることが好ましい。
【００２７】
前記フローティングゲート１３および素子分離膜１１が形成された段差に沿って誘電体膜１４が形成されており、誘電体膜１４上にコントロールゲート１５が形成されている。
【００２８】
このようにフラッシュメモリ素子を構成すると、サイクリングの際にコントロールゲート１５とチャネル領域との間にかかるフィールドが、モウトの内部に形成されたフローティングゲート１３によって遮断または緩和されるので、コントロールゲート１５とチャネル領域間の素子分離膜１１内にトラップされる電荷量が減少する。したがって、データ保持特性およびインジュアランス特性を向上させることができる。
【００２９】
（第２実施例）
表１は、コントロールゲートに２０Ｖの消去バイアスを印加するときにクォリティー(quality)の保障が可能なコントロールゲートとチャネル領域間の酸化膜の最小厚さを酸化膜の種類によって示している。
【００３０】
【表１】
2007013082.tif 000003
【００３１】
主にトンネル酸化膜として用いられる標準酸化膜に対して１５０℃の温度で２０年のクォリティーを保障するＥ−フィールドは、約７．００ＭＶ／ｃｍ程度であり、この値は、全世界的に共通に使用される値である。
【００３２】
この際、サイクリングの際にコントロールゲートにかかる最大バイアス電圧が２０Ｖであると仮定すると、酸化膜の厚さは少なくとも２８６Åにならなければならない。
【００３３】
コントロールゲートとチャネル領域との間に実際使用される酸化膜としては、誘電体膜であるＯＮＯ(Oxide-Nitride-Oxide)と、素子分離膜であるＨＤＰ(High Density Plasma)酸化膜あるいはＨＡＲＰ(HighAspect Ratio Planarization)酸化膜などがあるが、このような酸化膜は、標準酸化膜に比べて膜質が低下してフィールドストレス(fieldstress)印加の際に膜質低下現象が激しく起こる。
【００３４】
したがって、このような酸化膜に対して１５０℃の温度で２０年のクォリティーを保障するためのＥ−フィールドは、標準酸化膜のそれより低い４．９ＭＶ／ｃｍ未満にならなければらず、サイクリングの際にコントロールゲートにかかる最大バイアス電圧が２０Ｖであると仮定すると、酸化膜の厚さは少なくとも４０８Åにならなければならない。
【００３５】
前記コントロールゲートとチャネル領域間の酸化膜の厚さは、テクノロジーおよびフラッシュ素子動作条件によって異なり、フローティングゲート製造の際にミスアライン(misalign)が発生する場合にも変動が発生するので、このような事項を考慮してコントロールゲートとチャネル領域間の距離ＷＴＳＤは、下記の数式のように決定される。
【００３６】
ＷＴＳＤ＞（誘電体膜の厚さ+トンネル酸化膜の厚さ）×２
【００３７】
すなわち、コントロールゲートとチャネル領域間の距離ＷＴＳＤをＯＮＯ誘電体膜の厚さとトンネル酸化膜の厚さとの和の２倍より大きくなるようにする。６０〜９０ｎｍＮＡＮＤフラッシュの場合、コントロールゲートとチャネル領域間の距離（ＷＴＳＤ）を４２０Åより大きくなるようにすることが良い。
【００３８】
このようにコントロールゲートとチャネル領域間の距離（ＷＴＳＤ）を一定値以上と確保すると、コントロールゲートとチャネル領域との間にかかるフィールドが緩和するので、コントロールゲートとチャネル領域間の素子分離膜にトラップされる電荷量が減少する。
【００３９】
したがって、データ保持特性およびインジュアランス特性を向上させることができる。
【００４０】
図５は本発明の第２実施例に係るフラッシュメモリ素子の断面図であって、伝統的なＳＴＩ(Conventional Shallow Trench Isolation)構造に適用された場合を示す図である。
【００４１】
図５によれば、半導体基板５０に素子分離膜５１が形成されてフィールド領域およびアクティブ領域を定義しており、前記アクティブ領域の半導体基板５０上にはトンネル酸化膜５２が形成されている。ここで、前記トンネル酸化膜５２の下部アクティブ領域の半導体基板５０がチャネル領域である。
【００４２】
前記トンネル酸化膜５２およびそれに隣接した素子分離膜５１上にフローティングゲート５３が形成されるが、前記チャネル領域とコントロールゲート間の距離（ＷＴＳＤ）が前記数式１の条件を満足するように前記フローティングゲート５３の幅を適切に調節する。
【００４３】
前記フローティングゲート５３および素子分離膜５１の表面段差に沿ってＯＮＯ誘電体膜５４とコントロールゲート５５が形成される。
【００４４】
図面で提示した実施例は、伝統的なＳＴＩ構造に適用された場合であるが、本発明は、伝統的なＳＴＩ構造に限定されず、ＳＡ−ＳＴＩ構造およびセルフアラインフローティングゲート(Self Aligned Floating Gate)構造などにも適用可能である。
【図面の簡単な説明】
【００４５】
【図１】従来の技術に係るフラッシュメモリ素子の製造方法と構造を説明するための素子の断面図である。
【図２】従来の技術に係るフラッシュメモリ素子のインジュアランス特性を示すグラフである。
【図３】従来の技術に係るフラッシュメモリ素子のコントロールゲートとチャネル領域間のブレークダウン電圧特性を示す図である。
【図４】本発明の第１実施例に係るフラッシュメモリ素子の断面図である。
【図５】本発明の第２実施例に係るフラッシュメモリ素子の断面図である。
【符号の説明】
【００４６】
１０    半導体基板
１１    素子分離膜
１２    トンネル酸化膜
１３    フローティングゲート
１４    誘電体膜
１５    コントロールゲート
【図１】
2007013082.tif 000004
【図２】
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【図３】
2007013082.tif 000006
【図４】
2007013082.tif 000007
【図５】
2007013082.tif 000008