(57)【要約】【課題】  パッドと回路との間に不要な寄生容量が発生し、回路の特性劣化が生じることを防止する。【解決手段】  半導体装置１内で使用する最上位メタルが３層の場合、その３層のうち最下層のメタル４をパッドと接続される第１の信号線に、２層、３層のメタル５を電源ラインとなる複数本の第２の信号線として電源リングとして使用する。また、メタル５同士の間隔を例えば５μｍ以上確保し、メタル５の周囲の空きスペース、例えば、メタル５の側部やメタル５同士の間にパッドとメタル４とを接続する接続ポイント３を複数設けている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
所定の回路が実装され、ボンディングパッドと、当該ボンディングパッドが接続される第１信号線と、電源ラインとなる複数本の第２信号線とを備え、前記第２信号線の周囲に前記ボンディングパッドと接続するための接続ポイントが複数設けられていることを特徴とする半導体装置。
【請求項２】
前記第２信号線は、側部に張り出す張出部を備えていて前記接続ポイントの周囲を囲んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２信号線は、複数本が互いに連結されていて前記接続ポイントの周囲を囲んでいることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体回路は高機能化が進み、集積度が増大し、チップ面積も増加傾向にある。従来の半導体回路チップは、ボンディングパッド（以下、単に「パッド」という）を設けるパッド領域に回路を実装配置しない手法が一般的で、パッド領域と回路を実装する回路領域とで構成されていた。
しかし、最近は、パッド領域と回路領域との区別がなくなり、パッド領域にも回路を実装配置する手法が用いられている。これにより、今まで予め確保していたパッド領域が不要になり、回路領域だけでチップサイズが決まるため、大幅なチップ面積の縮小が可能である。
また、従来技術ではパッドの下に回路を配置するだけではなく、メタル信号線も複数配置している。そして、パッドに接続したいメタル信号線があれば対象ラインにのみパッドに接続出来るようにしてパッド配置時の自由度をあげる手法が用いられている。
【特許文献１】特開２００２−１９８３７４号公報
【特許文献２】特開２００５−２６５２３公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、パッドと重なる領域に回路を配置することが可能になり、半導体装置のチップ面積の縮小が可能にはなったが、前記従来の半導体装置では、パッドと回路とを繋ぐ接続ポイントが１箇所しか無いため、これがパッドを配置する際の制限となってしまう。そして、この制限によりパッドと回路との間に不要な寄生容量が発生し、回路の特性劣化の恐れがあるという不具合がある。
そこで、本発明の目的は、パッドと回路との間に不要な寄生容量が発生し、回路の特性劣化が生じることを防止することである。
【課題を解決するための手段】
【０００４】
請求項１に記載の発明は、所定の回路が実装され、ボンディングパッドと、当該ボンディングパッドが接続される第１信号線と、電源ラインとなる複数本の第２信号線とを備え、前記第２信号線の周囲に前記ボンディングパッドと接続するための接続ポイントが複数設けられていることを特徴とする半導体装置である。
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記第２信号線は、側部に張り出す張出部を備えていて前記接続ポイントの周囲を囲んでいることを特徴とする。
請求項３に記載の発明は、請求項１に記載の半導体装置において、前記第２信号線は、複数本が互いに連結されていて前記接続ポイントの周囲を囲んでいることを特徴とする。
【発明の効果】
【０００５】
請求項１に記載の発明によれば、寄生容量の影響などを考慮しながらボンディングパッドを配置することが可能になり、半導体装置の特性劣化を防止できる。
請求項２、３に記載の発明によれば、第２信号線のシート抵抗などを考慮しながらボンディングパッドを配置することが可能になり、半導体装置の特性劣化を防止できる。
【発明を実施するための最良の形態】
【０００６】
本発明を実施するための最良の一形態について説明する。
前述のとおり、半導体装置において、パッドと重なる領域に回路を配置するとチップ面積の縮小にはなるが、パッドと半導体装置（本例ではＩＯセル）の接続ポイントが一箇所しかなく、パッド配置の自由度がないという問題がある。特にパッドの下に精度を要求される回路を配置する場合は、当該回路とパッドとの寄生容量による回路の特性劣化が懸念される。
図４は、従来の半導体装置（ＩＯセル）１０１のメタル構成（ＩＯセル１０１内で使用する最上位メタルを３層メタルとした例）を示す平面図である。図４に示すように、従来のＩＯセル１０１はパッド２（図５参照）とＩＯセル１０１を繋ぐ接続ポイント３を１箇所設け、その接続ポイント３からＩＯセル１０１内の前述の３層メタルの最下層であるメタル（パッド信号線）４に接続していた。なお、３層メタルの２層、３層のメタル５は電源ラインとなる信号線で、電源リングに用いられる。
図５は、図４を参照して説明した従来のＩＯセル１０１の構成を用いた際、問題となる寄生容量の影響を説明する平面図である。回路（ＩＯセル回路本体）１１の上にパッド２が配置されると、回路１１とパッド２との間に寄生容量が生じ、回路１１に悪影響を及ぼすことになる。
【０００７】
次に、図４、図５の従来の半導体装置１０１との比較の上で、本発明の一実施形態の半導体装置（ＩＯセル）１について説明する。
図１は、半導体装置１の平面図である。半導体装置１０１と同様に、ＩＯセル内で使用する最上位メタルが３層の場合、その３層のうち最下層のメタル（パッド信号線）４をパッド２と接続される第１の信号線に、２層、３層のメタル５を電源ラインとなる複数本の第２の信号線として電源リングとして使用する。このとき、前述の従来のＩＯセルと異なるのは、電源リングとなるメタル５同士の間隔を例えば５μｍ以上確保し、メタル５の周囲の空きスペース、例えば、メタル５の側部やメタル５同士の間にパッド２とメタル４とを接続する接続ポイント３を複数設けている。なお、図１（後述の図２、図３においても同様）において図示はしないが、図１の構成の上に前述の図５の構成と同様に回路（ＩＯセル回路本体）１１とパッド２が設けられて、半導体装置１を構成する。
これにより、前述の寄生容量の影響などを考慮しながらパッド２を配置することが可能になり、半導体装置１の特性劣化を防止できる。
【０００８】
なお、電源リングとなるメタル５のシート抵抗を抑えるため、リング形状を従来の矩形型ではなく、側部に張り出す張出部５ａを設けたり（図２）、複数本のメタル５を互いに連結した構造に構成して（図３）、これらの形状のメタル５で接続ポイント３の周囲を囲むようにしてもよい。
これにより、電源リングのシート抵抗などを考慮しながらパッド２を配置することが可能になり、半導体装置１の特性劣化を防止できる。
また、図１〜図３に示した半導体装置１によれば、パッド２の配置を自動配置配線ツールに任せることが可能になり、半導体装置１とパッド２との接続が自動化でき、開発工期の短縮につながる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態である半導体装置の平面図である。
【図２】本発明の一実施形態である半導体装置の平面図である。
【図３】本発明の一実施形態である半導体装置の平面図である。
【図４】従来の半導体装置の平面図である。
【図５】従来の半導体装置の平面図である。
【符号の説明】
【００１０】
１  半導体装置、２  パッド、３  接続ポイント、４  第１信号線、５  第２信号線、５ａ  張出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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