(57)【要約】【課題】  端子群の電気的特性検査において、検査装置のコストを上げることなく、検査時間を効率よく短縮する。【解決手段】  端子群を一括測定して各端子のリーク電流の総和（総和リーク電流Ｉｓ）を検出する（ステップＳ１）。総和リーク電流Ｉｓを１端子当たりの規格値と比較判定し、パスした場合に検査合格として終了し、フェイルした場合に次ステップに移行する（ステップＳ２）。フェイルした端子群がグループ分け可能か否かを判定し、端子群が１端子でありグループ分けが不可能である場合に検査不合格として終了し、グループ分けが可能である場合に次ステップに移行する（ステップＳ３）。フェイルした端子群をグループ分けし、グループごとに総和リーク電流Ｉｓを検出する（ステップＳ４）。各グループの総和リーク電流Ｉｓを上記規格値と比較判定し、パスした場合に検査合格として終了し、フェイルした場合に上記ステップＳ３に移行する（ステップＳ５）。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体素子の端子群について直流特性を検査する半導体検査方法において、
前記端子群を一括測定して各端子の特性値の総和量を取得する第１ステップと、
前記第１ステップで取得される前記総和量を１端子当たりの規格値と比較判定し、パスした場合に検査合格として終了し、フェイルした場合に次ステップに移行させる第２ステップと、
前記第２ステップにおいてフェイルした端子群をグループ分けすることが可能か否かを判定し、該端子群が１端子からなりグループ分けが不可能である場合に検査不合格として終了し、グループ分けが可能である場合に次ステップに移行させる第３ステップと、
前記第２ステップにおいてフェイルした端子群をグループ分けし、各グループを一括測定して各端子の特性値の総和量を取得する第４ステップと、
前記第４ステップで得られた各グループの前記総和量を前記１端子当たりの規格値と比較判定し、パスした場合に検査合格として終了し、フェイルした場合に前記第３ステップに移行させる第５ステップと、
からなることを特徴とする半導体検査方法。
【請求項２】
前記端子群は複数の入力端子からなり、前記直流特性はリーク電流であることを特徴とする請求項１記載の半導体検査方法。
【請求項３】
前記端子群は複数の半導体素子の電源端子からなり、前記直流特性はリーク電流であることを特徴とする請求項１記載の半導体検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子（ＩＣ）の電気的特性を検査する半導体検査方法に関し、特に、端子群の直流（ＤＣ）特性を検査する半導体検査方法に関する。
【背景技術】
【０００２】
メーカにおいて製造されたＩＣは、いわゆるＩＣテスタにより、ＤＣ特性やファンクション（機能）特性などの電気的特性が検査される。ＩＣテスタは、ＤＣ特性の測定を可能とするＤＣ測定ユニットを備えており、例えば、ＭＯＳ型ＩＣの入力端子のリーク電流（入力リーク電流）を測定するには、ＤＣ測定ユニットを検査対象の端子に接続し、ＤＣ測定ユニットからＶＤＤ（電源）レベルまたはＧＮＤ（接地）レベルの電圧を印加し、ＤＣ測定ユニット内の電流計でリーク電流の測定を行う（例えば、特許文献１参照）。
【特許文献１】特開平０５−２５６９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通常、ＩＣテスタに搭載されたＤＣ測定ユニットの数は、検査対象の端子の総数に満たないのが実情である。その理由は、多数のＤＣ測定ユニットを搭載することにより、ＩＣテスタの価格が非常に高価となり、また、大きさが非常に大きくなることに起因している。このようにＤＣ測定ユニットの数が制限されたＩＣテスタでＩＣの端子のＤＣ特性を検査するには、検査対象の端子群をＤＣ測定ユニットの数にグループ分けするとともに、各グループの端子群を１端子ずつ測定しなければならず、検査時間の長さが問題である。
【０００４】
本発明は、上記課題を鑑みてなされたものであり、端子群の直流特性検査において、検査装置のコストを上げることなく、検査時間を効率よく短縮することができる半導体検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の半導体検査方法は、半導体素子の端子群について直流特性を検査する半導体検査方法において、前記端子群を一括測定して各端子の特性値の総和量を取得する第１ステップと、前記第１ステップで取得される前記総和量を１端子当たりの規格値と比較判定し、パスした場合に検査合格として終了し、フェイルした場合に次ステップに移行させる第２ステップと、前記第２ステップにおいてフェイルした端子群をグループ分けすることが可能か否かを判定し、該端子群が１端子からなりグループ分けが不可能である場合に検査不合格として終了し、グループ分けが可能である場合に次ステップに移行させる第３ステップと、前記第２ステップにおいてフェイルした端子群をグループ分けし、各グループを一括測定して各端子の特性値の総和量を取得する第４ステップと、前記第４ステップで得られた各グループの前記総和量を前記１端子当たりの規格値と比較判定し、パスした場合に検査合格として終了し、フェイルした場合に前記第３ステップに移行させる第５ステップと、からなることを特徴とする。
【０００６】
なお、前記端子群は複数の入力端子からなり、前記直流特性はリーク電流であることが好ましい。また、前記端子群は複数の半導体素子の電源端子からなり、前記直流特性はリーク電流であることも好ましい。
【発明の効果】
【０００７】
本発明によれば、端子群を１端子ずつ測定せずに合否判定を行うことができるので、検査装置コストの上昇を招く高価なＤＣ測定ユニットを多数設けることなく、検査時間を効率よく短縮することができる。
【発明を実施するための最良の形態】
【０００８】
図１において、ＩＣテスタ１０は、各部を制御する制御回路１１と、ＩＣ２に接続されたリレー回路１２と、リレー回路１２に接続されたＤＣ測定ユニット１３と、制御回路１１に接続された入出力部１４とを有している。被検査対象のＩＣ２は、例えば、パッケージ化されたＭＯＳ型半導体メモリ素子であり、電源端子、入力端子、出力端子、制御端子などの外部端子を備えている。
【０００９】
リレー回路１２は、ＩＣ２の端子群に接続された複数のスイッチ１５からなり、制御回路１１の制御に基づいて各スイッチ１５が独立に開閉する。ＤＣ測定ユニット１３は、電圧値が可変である電源１６と、電源１６とリレー回路１２との間に接続された電流計１７とからなり、制御回路１１の制御に基づき、リレー回路１２を介して接続されたＩＣ２の端子群に所定の電圧を印加し、該端子群から流れ出すリーク電流を測定する。
【００１０】
入出力部１４は、キーボード、ディスプレイ、ファイル入出力装置などを含み、制御回路１１との間で各種データを入出力する。テストプログラムが入出力部１４を介して制御回路１１に入力され、制御回路１１は、テストプログラムに基づいて各部の制御を行う。また、制御回路１１は、検査結果を入出力部１４を介して外部出力する。
【００１１】
ＩＣ２の入力端子は、例えば図２に示すように、２つのダイオード２０と抵抗２１とからなる保護回路２２、および、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４とからなるインバータ２５を介して内部回路２６に接続されている。入力端子にＧＮＤ電位（０Ｖ）を印加すると、保護回路２２またはインバータ２５のＶＤＤ側から僅かにリーク電流が生じる。また、入力端子にＶＤＤ電圧（例えば、３Ｖ）を印加すると、保護回路２２またはインバータ２５のＧＮＤ側から僅かにリーク電流が生じる。なお、このリーク電流は、ＩＣ２が正常な場合には、１入力端子当たり数ｎＡ程度の大きさであるが、ユーザに提示する製品規格値としては、例えば、「１入力端子当たり５００ｎＡ以下」と、十分なマージンを持って設定される。
【００１２】
次に、ＩＣテスタ１０によるＩＣ２の入力端子のリーク電流の検査方法を、図３のフローチャートに基づいて説明する。ＩＣ２の入力端子Ａ０〜Ａ１５を対象として検査を行うこととする。まず、制御回路１１は、リレー回路１２を制御してＤＣ測定ユニット１３を、検査対象の端子群（Ａ０〜Ａ１５）に接続させるとともに、ＤＣ測定ユニット１３を制御して該端子群にＶＤＤ電圧またはＧＮＤ電位を印加し、該端子群を一括測定して各端子のリーク電流の総和量（総和リーク電流Ｉｓ）を検出する（ステップＳ１）。
【００１３】
次いで、制御回路１１は、検出された総和リーク電流Ｉｓが、１端子当たりの規格値（例えば、５００ｎＡ）を満たすか否かを判定する（ステップＳ２）。総和リーク電流Ｉｓが該規格値以下の場合には（Ｙｅｓ判定、パス）、検査対象のＩＣ２を合格として検査を終了する。一方、総和リーク電流Ｉｓが該規格値より大きい場合には（Ｎｏ判定、フェイル）、フェイルした端子群がグループ分け可能か、つまり複数の端子からなるかを判定する（ステップＳ３）。第１回目のフローでは、ステップＳ２で判定される端子群はＡ０〜Ａ１５の１６端子であるので、ステップＳ２でフェイルした場合には、当然グループ分けが可能である。
【００１４】
次いで、制御回路１１はリレー回路１２を制御して、ステップＳ２においてフェイルした端子群をグループ分けし（例えば、Ａ０〜Ａ７の端子群、Ａ８〜Ａ１５の端子群の２グループに分ける）、ＤＣ測定ユニット１３を制御して各グループを一括測定し、グループごとに総和リーク電流Ｉｓを検出する（ステップＳ４）。
【００１５】
制御回路１１は、検出された各グループの総和リーク電流Ｉｓが、上記１端子当たりの規格値を満たすか否かを判定する（ステップＳ５）。各グループの総和リーク電流Ｉｓが該規格値以下の場合には（Ｙｅｓ判定、パス）、検査対象のＩＣ２を合格として検査を終了する。一方、少なくとも１つのグループの総和リーク電流Ｉｓが該規格値より大きい場合には（Ｎｏ判定、フェイル）、上記ステップＳ３に移行し、フェイルしたグループの端子群がさらにグループ分け可能であるかを判定する。
【００１６】
そして、グループ分けが可能である場合には（Ｙｅｓ判定）、ステップＳ４以下、上記と同様なステップを繰り返す。一方、グループ分けが不可能、つまり端子群が１端子からなる場合には（Ｎｏ判定）、検査対象のＩＣ２を不合格として検査を終了する。
【００１７】
以上の検査方法では、検査対象の端子群を一括測定して総和リーク電流が１端子当たりの規格値を満たすか否かを判定し、フェイルした場合にはフェイルした端子群をグループ分けして再度測定を行い、各グループが判定をパスするか、またはフェイルしたグループが１端子となってグループ分け不可能となるまでグループ分けを繰り返すことにより検査の合否を決定している。これにより、該端子群を１端子ずつ測定せずに合否判定を行うことができ、検査時間が短縮される。
【００１８】
上記実施形態では、ＩＣテスタ１０内にＤＣ測定ユニット１３を１つだけ設けているが、本発明はこれに限定されず、ＤＣ測定ユニット１３を複数設けるようにしてもよい。例えば、上記ステップＳ４においてグループ分けされた各グループにＤＣ測定ユニット１３を割り当て、各グループの総和リーク電流Ｉｓを同時に検出するようにしてもよい。なお、上記ステップＳ４においてグループ分けするグループ数は２に限られず、３以上としてもよい。
【００１９】
また、上記実施形態では、入力端子のリーク電流を検査する場合を例示して説明したが、本発明はこれに限定されず、他のＤＣ特性の検査にも適用可能である。例えば、電源端子のリーク電流（電源リーク電流）の検査にも適用可能である。図４に示すように、リレー回路１２に複数のＩＣ２の電源端子を並列接続して上記検査方法を実施することで、電源リーク電流の検査を複数のＩＣ２に対して同時に、短時間で行うことができる。
【００２０】
また、上記実施形態では、ＩＣ２をＭＯＳ型半導体メモリ素子としているが、本発明はこれに限定されず、ロジックＩＣやイメージセンサなどの他の半導体素子に適用することができる。また、ＩＣ２はパッケージ化されたものに限られず、ウェーハ状態であってもよい。
【００２１】
また、ＩＣ２は、テストボード（図示せず）を介してＩＣテスタ１０に接続される。上記実施形態で示したリレー回路１２は、テストボード上に設けてもよい。テストボードは、ＩＣ２がパッケージ状態の場合には、ＩＣソケットを搭載したパフォーマンスボードに相当し、ＩＣ２がウェーハ状態の場合には、プローバに装着されるプローブカードに相当する。
【図面の簡単な説明】
【００２２】
【図１】ＩＣテスタの電気的構成を示すブロック図である。
【図２】入力端子の後段に接続された回路を示す回路図である。
【図３】入力リーク電流の検査方法を説明するフローチャートである。
【図４】複数ＩＣの電源リーク電流を同時に検査する場合の構成図である。
【符号の説明】
【００２３】
１０  ＩＣテスタ
１１  制御回路
１２  リレー回路
１３  ＤＣ測定ユニット
１４  入出力部
１５  スイッチ
１６  電源
１７  電流計
【図１】
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【図２】
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【図３】
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【図４】
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