(57)【要約】【課題】安定的な自己整列コンタクトを形成すると同時にプログラム動作の際にしきい値電圧干渉現象(Vt disturbance)を最小化しかつ動作速度を向上させることができる、フラッシュメモリ素子およびその製造方法を提供する。【解決手段】半導体基板上に形成された多数のソース選択ライン、多数のワードラインおよび多数のドレイン選択ラインと、前記ワードラインの間、前記ワードラインと前記ソース選択ラインとの間、前記ワードラインと前記ドレイン選択ラインとの間の前記半導体基板上に形成された第１絶縁膜と、前記ソース選択ライン間の前記ソース選択ラインの側壁に形成され、第２絶縁膜からなるスペーサとを含み、前記第１絶縁膜の誘電定数値が前記第２絶縁膜の誘電定数値より低いことを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された多数のソース選択ライン、多数のワードラインおよび多数のドレイン選択ラインと、
前記ワードラインの間、前記ワードラインと前記ソース選択ラインとの間、前記ワードラインと前記ドレイン選択ラインとの間の前記半導体基板上に形成された第１絶縁膜と、
前記ソース選択ライン間の前記ソース選択ラインの側壁に形成され、第２絶縁膜からなるスペーサとを含み、
前記第１絶縁膜の誘電定数値が前記第２絶縁膜の誘電定数値より低いことを特徴とするフラッシュメモリ素子。
【請求項２】
前記ドレイン選択ライン間の前記ドレイン選択ラインの側壁に形成され、前記第２絶縁膜からなるスペーサをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記ワードライン、前記ソース選択ラインおよび前記ドレイン選択ラインは、トンネル酸化膜、フローティングゲート用第１導電膜、誘電体膜、コントロールゲート用第２導電膜からなることを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項４】
前記ワードライン、前記ソース選択ラインおよび前記ドレイン選択ラインを含む半導体基板上に形成されたバッファ膜をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項５】
前記ワードライン間の半導体基板に形成された接合領域、前記ソース選択ライン間の前記半導体基板に形成された共通ソース領域、および前記ドレイン選択ライン間の前記半導体基板に形成された共通ドレイン領域をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項６】
前記絶縁膜の膜厚は、前記ワードライン間の距離の１／２より大きいことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項７】
前記スペーサの上部を含んだ前記半導体基板の全面に形成されたＳＡＣ窒化膜をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項８】
半導体基板上に多数のソース選択ライン、多数のワードラインおよび多数のドレイン選択ラインを形成する段階と、
前記ワードラインの間、前記ソース選択ラインと前記ソース選択ラインとの間、前記ワードラインと前記ドレイン選択ラインとの間の空間を第１絶縁膜で埋め込む段階と、
前記ソース選択ラインの間の前記ソース選択ラインの側壁に、第２絶縁膜からなるスペーサを形成する段階とを含み、
前記第１絶縁膜の誘電定数値が前記第２絶縁膜の誘電定数値より低いことを特徴とするフラッシュメモリ素子の製造方法。
【請求項９】
前記スペーサ形成段階の後、前記半導体基板の全体構造上に層間絶縁膜を形成する段階と、
前記層間絶縁膜の所定の領域をエッチングし、前記半導体基板を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールに導電物質を埋め込んでコンタクトプラグを形成する段階とをさらに含むことを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記ワードライン、前記ソース選択ラインおよび前記ドレイン選択ラインは、トンネル酸化膜、第１導電膜、誘電体膜、第２導電膜を順次積層し、選択的にエッチングして形成することを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ワードライン、前記ソース選択ラインおよび前記ドレイン選択ラインの提供段階の後、前記第１絶縁膜の形成の前に、前記ワードライン、前記ソース選択ラインおよび前記ドレイン選択ラインを含んだ半導体基板上にバッファ膜を形成する段階をさらに含むことを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記バッファ膜は、窒化膜または酸化膜または酸化窒化膜で形成することを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記窒化膜は１０Å〜１００Åの膜厚に形成し、前記酸化膜は２０Å〜２００Åの膜厚に形成することを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記バッファ膜形成段階の後、前記第１絶縁膜の形成の前に、イオン注入工程を行ってイオン注入領域を形成することをさらに含むことを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記ワードライン、前記ソース選択ラインおよび前記ドレイン選択ライン提供段階の後、前記バッファ膜の形成の前に再酸化工程を行う段階をさらに含むことを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記酸化膜の膜厚は、前記ワードラインと隣接したワードライン間の距離の１／２以上であることを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記エッチング工程は、前記ソース選択ラインと隣接したソース選択ライン間の領域、または前記ドレイン選択ラインと隣接したドレイン選択ライン間の領域に形成された前記酸化膜を除去するためにドライエッチング工程を使用することを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記スペーサ形成の後、前記層間絶縁膜を形成する前に、前記スペーサを含んだ前記半導体基板の全体構造上にＳＡＣ窒化膜を形成することをさらに含むことを特徴とする請求項８記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子およびその製造方法に係り、特にプログラムしきい値電圧の干渉現象を最小化し、素子の動作速度を向上させるうえ、安定的な自己整列コンタクトを形成するためのフラッシュメモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリとは、電源が遮断されたときにデータを保管することが可能な不揮発性メモリの一つであって、電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能が不要な素子をいう。このようなフラッシュメモリ素子は、セルの構造および動作条件によってＮＯＲフラッシュとＮＡＮＤフラッシュに大別される。ＮＯＲ型フラッシュメモリは、複数のワードラインが並列に連結され、任意のアドレスに対するプログラムおよび消去が可能であり、高速の動作を要求する応用分野に主に用いられている。これに対し、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルトランジスタが直列に連結されて１本のストリング(string)を構成し、１本のストリングがソースとドレインに連結されている構造であって、高集積データ保管応用分野で主に使用される。
【０００３】
図１は従来の技術に係るＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【０００４】
図１を参照すると、半導体基板１０上に多数のソース選択ラインＳＳＬと、多数のドレイン選択ライン（ＤＳＬ、図示せず）との間に多数のワードラインＷＬ０およびＷＬ１が互いに一定の間隔で配列されて形成される。ここで、多数のワードラインの数は、デバイスおよび密度を考慮して１６個、３２個または６４個などから構成する。以下、ソース選択ラインＳＳＬとドレイン選択ラインを共に称するとき、「選択ライン」ともいう。
【０００５】
一方、ワードラインＷＬ０およびＷＬ１または選択ラインＳＳＬは、トンネル酸化膜１１、フローティングゲート用導電膜１２、誘電体膜１３、コントロールゲート用導電膜１４、導電層１５が順次積層された構造で形成される。この際、選択ラインＳＳＬのフローティングゲート用導電膜１２およびコントロールゲート用導電膜１４は、所定の工程によって電気的に連結されるが、図面上では示していない。これらを形成する工程は既に公知の技術なので、その具体的な説明は省略する。
【０００６】
その後、ワードラインＷＬ０およびＷＬ１および選択ラインＳＳＬを含んだ半導体基板１０の全体構造上にバッファ膜１６を形成する。次いで、イオン注入工程で接合領域１０Ａおよび１０Ｂを形成する。ここで、ソース選択ラインＳＳＬの間に形成される接合領域１０Ｂは共通ソースとなり、ドレイン選択ラインＤＳＬの間に形成される接合領域（図示せず）は後続の工程でビットラインと連結されるドレインになる。
【０００７】
次いで、全体構造上に窒化膜１７を蒸着した後、全面エッチング工程を行う。これにより、ソース選択ラインＳＳＬ間のソース選択ラインＳＳＬの側壁とドレイン選択ライン間のドレイン選択ラインの側壁にスペーサ１７Ａを形成する。窒化膜スペーサ１７Ａは、後続の自己整列コンタクトのためのコンタクトホールエッチング工程の際に層間絶縁膜とのエッチング選択比のために必ず必要である。窒化膜１７を蒸着し、スペーサ１７Ａを形成することにより、ワードラインＷＬ０およびＷＬ１の間は窒化膜１７で埋め込まれて接合領域１０Ａが露出せず、共通ソース１０Ｂまたはドレインは一部領域のみが露出する。
【０００８】
窒化膜１７を含んだ全体構造上には、後続のコンタクトホール形成工程の際にエッチングによるセル損傷を防止しかつイオン注入工程の際にイオンからセルを保護するために、ＳＡＣ窒化膜１８が形成される。ＳＡＣ窒化膜１８は後続のＣＭＰ工程の際に研磨停止膜として使用されることもできる。
【０００９】
前記の工程を考察すると、ワードラインＷＬ０およびＷＬ１の間が自己整列コンタクトの際に必要な窒化膜１７を蒸着したため、窒化膜１７で埋め込まれたことが分かる。したがって、窒化膜の物質特性により、ワードラインＷＬ０およびＷＬ１にストレスが加えられる。また、窒化膜は、酸化膜より誘電定数値が２倍〜３倍程度大きいものと知られている。これにより、ワードランＷＬ０およびＷＬ１の間のキャパシタンス値が大きくなって、プログラム動作の際に干渉現象によってプログラム動作速度が低下し、隣接したセルのしきい値電圧が変わるという問題点が生ずる。このような現象は、素子の集積度が高くなってワードラインの間隔が狭くなるほどさらに大きく発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、ソース選択ライン、多数のワードラインおよびドレイン選択ラインを含むストリング構造において、自己整列コンタクト形成の際にワードラインの間、ワードラインとソース選択ラインとの間、ワードラインとドレイン選択ラインとの間を第１絶縁膜で埋め込み、ソース選択ラインおよびドレイン選択ラインの側壁には第２絶縁膜でスペーサを形成するが、第２絶縁膜より誘電定数値の低い物質で第１絶縁膜を形成することにより、安定的な自己整列コンタクトを形成すると同時にプログラム動作の際にしきい値電圧干渉現象(Vt disturbance)を最小化しかつ動作速度を向上させることができる、フラッシュメモリ素子およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明に係るフラッシュメモリ素子は、半導体基板上に形成された多数のソース選択ライン、多数のワードラインおよび多数のドレイン選択ラインと、前記ワードラインの間、前記ワードラインと前記ソース選択ラインとの間、前記ワードラインと前記ドレイン選択ラインとの間の前記半導体基板上に形成された第１絶縁膜と、前記ソース選択ライン間の前記ソース選択ラインの側壁に形成され、第２絶縁膜からなるスペーサとを含み、前記第１絶縁膜の誘電定数値が前記第２絶縁膜の誘電定数値より低いことを特徴とする。
【００１２】
本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上に多数のソース選択ライン、多数のワードラインおよび多数のドレイン選択ラインを形成する段階と、前記ワードラインの間、前記ソース選択ラインと前記ソース選択ラインとの間、前記ワードラインと前記ドレイン選択ラインとの間の空間を第１絶縁膜で埋め込む段階と、前記ソース選択ラインの間の前記ソース選択ラインの側壁に、第２絶縁膜からなるスペーサを形成する段階とを含み、前記第１絶縁膜の誘電定数値が前記第２絶縁膜の誘電定数値より低いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ソース選択ライン、多数のワードラインおよびドレイン選択ラインを含むストリング構造において、自己整列コンタクト形成の際にワードラインの間、ワードラインとソース選択ラインとの間、ワードラインとドレイン選択ラインとの間を第１絶縁膜で埋め込み、ソース選択ラインおよびドレイン選択ラインの側壁には第２絶縁膜でスペーサを形成するが、第２絶縁膜より誘電定数値の低い物質で第１絶縁膜を形成することにより、安定的な自己整列コンタクトを形成すると同時にプログラム動作の際にしきい値電圧干渉現象を最小化し且つ動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に具現できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示が完全になるように、当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００１５】
図２〜図８は本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。次に、図２〜図８を参照して本発明の実施例を詳細に説明する。
【００１６】
図２を参照すると、メモリセル領域と選択トランジスタ領域（ソース選択トランジスタ領域およびドレイン選択トランジスタ領域）に画定された半導体基板１００上には、多数のソース選択ラインＳＳＬ、多数のワードラインＷＬ０およびＷＬ１、および多数のドレイン選択ライン（図示せず）が所定の間隔で平行に形成される。ソース選択ラインＳＳＬとドレイン選択ラインとの間には通常１６個、３２個または６４個のワードラインが形成されるが、図面では２個ずつのみが示されている。以下、ソース選択ラインＳＳＬとドレイン選択ラインを共に称するとき、「選択ライン」ともいう。
【００１７】
一方、ワードラインＷＬ０およびＷＬ１または選択ラインＳＳＬは、トンネル酸化膜１０１、フローティングゲート用導電膜１０２、誘電体膜１０３、コントロールゲート用導電膜１０４および導電層１０５が順次積層された構造で形成される。ここで、フローティングゲート用導電膜１０２およびコントロールゲート用導電膜１０５はポリシリコンを使用し、誘電体膜１０３は第１酸化膜、窒化膜および第２酸化膜が順次積層されたＯＮＯ構造で形成することができる。また、導電層１０５は、金属シリサイド層またはＷ／ＷＮからなる積層膜で形成することができるが、本発明において必ず必要な要素ではないので、なくても構わない。
【００１８】
また、選択ラインＳＳＬのフローティングゲート用導電膜１０２およびコントロールゲート用導電膜１０４は、所定の工程によって電気的に連結されるが、図面上には示されていない。具体的に、ワードラインと選択ラインの形成の際に選択トランジスタ領域において誘電体膜を除去して選択ラインのフローティングゲート用導電膜１０２およびコントロールゲート用導電膜１０４を電気的に連結させることができる。他の方法として、後続の工程で選択ラインのフローティングゲート用導電膜１０２およびコントロールゲート用導電膜１０４が連結されるように選択ラインにプラグを形成することもできる。
【００１９】
図３を参照すると、ゲートラインを形成するためのエッチング工程の際に発生したエッチング損傷を減少させるために再酸化工程を行う。その後、後続のイオン注入工程のダメージを減少させるために再酸化工程を行う。バッファ膜１０６は、酸化膜または窒化膜または酸化膜／窒化膜の積層構造で形成することが好ましい。この際、酸化膜は２０Å〜２００Åの膜厚に形成し、窒化膜は１０Å〜１００Åの膜厚に形成することが好ましい。
【００２０】
その後、イオン注入工程を行って、露出した半導体基板１００にイオン注入領域１００Ａを形成する。ここで、ソース選択ラインＳＳＬの間に形成される接合領域１００Ｂは共通ソースとなり、ドレイン選択ラインＤＳＬの間に形成される接合領域（図示せず）は後続の工程でビットラインに連結されるドレインとなる。
【００２１】
次いで、ワードラインと選択ラインを含んだ半導体基板１００の全体構造上に第１絶縁膜１０７を形成する。第１絶縁膜１０７は、窒化膜より誘電率の小さい酸化膜で形成することが好ましい。第１絶縁膜１０７の膜厚はワードラインと隣接のワードラインとの距離の１／２より大きくすることが好ましい。すなわち、ワードラインと隣接のワードライン間の領域が第１絶縁膜１０７で完全に埋め込まれるようにすることが好ましい。ワードライン間の領域を誘電率の小さい酸化膜で埋め込むことにより、ワードライン間のキャパシタンスが減少する。これにより、セルのしきい値電圧障害特性が改善される。
【００２２】
図４を参照すると、第１絶縁膜１０７を含んだ半導体基板１００の全体構造上にフォトレジストを塗布し、露光および現像工程を行ってフォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンをエッチングマスクとして用いるエッチング工程を行って、半導体基板１００の選択ライン間の領域に形成された第１絶縁膜１０７を除去する。この際、エッチング工程時間を調節しあるいは後続でリン酸を用いた洗浄工程を行い、露出したバッファ膜１０６を除去することができる。これにより、第１絶縁膜１０７は、ワードラインＷＬ０およびＷＬ１の間、ワードラインとソース選択ラインＳＳＬとの間、ワードラインとドレイン選択ラインとの間にのみ残留し、接合領域１００Ｂが露出される。
【００２３】
図５を参照すると、第１絶縁膜１０７を含んだ半導体基板１００の全体構造上に、スペーサを形成するための第２絶縁膜１０８を形成する。ここで、第２絶縁膜１０８は窒化膜で形成することが好ましい。この際、第１絶縁膜１０７がワードラインの間の領域に既に埋め込まれているため、第２絶縁膜１０８がワードラインの間の領域には形成されない。したがって、第２絶縁膜１０８によるセルストレスを防止することができ、ワードラインＷＬ０およびＷＬ１間のキャパシタンスが増加することを防止することができる。
【００２４】
図６を参照すると、エッチング工程を行って、共通ソース領域が露出するように第２絶縁膜１０８をエッチングし、ソース選択ラインＳＳＬとドレイン選択ラインの側壁に絶縁膜スペーサ１０８Ａを形成する。ここで、エッチング工程は、ドライエッチング工程を用いることが好ましい。第２絶縁膜１０８を含んだ半導体基板１００の全体構造上に、後続のコンタクトホール形成工程の際にエッチングによるセル損傷を防止しかつイオン注入工程の際にイオンからセルを保護するために、ＳＡＣ窒化膜１０９が形成される。ＳＡＣ窒化膜１０９は後続のＣＭＰ工程の際に研磨停止膜として使用されることもできる。
【００２５】
自己整列コンタクト工程は、第２絶縁膜１０７を用いて行うことができるが、エッチングマージンを十分に確保するためにＳＡＣ窒化膜１０９を形成することが好ましい。エッチングマージンが十分な場合、ＳＡＣ窒化膜１０９は省略することができる。
【００２６】
図７を参照すると、ＳＡＣ窒化膜１０９を含んだ半導体基板１００の全体構造上に層間絶縁膜１１０を形成する。その後、フォトレジストを塗布し、露光および現像工程を行ってフォトレジストパターン１１１を形成する。
【００２７】
図８を参照すると、フォトレジストパターンを用いたエッチング工程で層間絶縁膜１１０をエッチングし、半導体基板１００のイオン注入領域１００Ｂを露出させるコンタクトホールを形成する。その後、ストリップ工程でフォトレジストパターンを除去する。その次、伝導性物質でコンタクトホールにコンタクトプラグ１１２を形成する。
【００２８】
図９はワードライン間の領域に酸化膜が埋め込まれた場合（本発明の場合）と窒化膜が埋め込まれた場合のプログラム速度を示すグラフである。図９を参照すると、ワードライン間の領域が酸化膜で埋め込まれている場合は、酸化膜より誘電率の大きい窒化膜で埋め込まれている場合より、プログラム速度が約１Ｖ程度速いことが分かる。これは、時間で計算すると、酸化膜で埋め込まれた場合が窒化膜で埋め込まれた場合より約１０倍程度速いことを示す。
【００２９】
以上、本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００３０】
【図１】従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図２】本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図３】本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図５】本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図６】本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図７】本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図８】本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図９】従来のフラッシュメモリ素子と本発明に係るフラッシュメモリ素子のプログラム速度を示すグラフである。
【符号の説明】
【００３１】
１０、１００    半導体基板
１０Ａ、１０Ｂ、１００Ａ、１００Ｂ    接合領域
１１、１０１    トンネル酸化膜
１２、１０２    フローティングゲート用導電膜
１３、１０３    誘電体膜
１４、１０４    コントロールゲート用導電膜
１５、１０５    導電層
１６、１０６    バッファ膜
１７    窒化膜
１０７    第１絶縁膜
１７Ａ    窒化膜
１８、１０９    ＳＡＣ窒化膜
１０８    第２絶縁膜
１０８Ａ    スペーサ
ＳＳＬ    ソース選択ライン
ＷＬ０、ＷＬ１    ワードライン
１１０    層間絶縁膜
１１１    フォトレジストパターン
１１２    プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007036173.tif 000009
【図８】
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【図９】
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