(57)【要約】【課題】異なるビット線に接続された複数の不良メモリセルが存在する場合でも、冗長ビットで救済が可能なメモリを提供する。【解決手段】冗長分を含めて平行に配置されたｎ＋１本のビット線を有するメモリセルアレイを複数のブロックＢＬＫ１〜ＢＬＫ８に分割し、各ブロックＢＬＫ１〜ＢＬＫ８に対してそれぞれ不良メモリセルを有するビット線を指定する置換指定部１１ａ１〜１１ａ８を設ける。置換指定部１１ａ１〜１１ａ８を、書込ブロック選択信号Ｗ７〜Ｗ９で選択し、書込ポインタ１２ａに与える。読み出し時も同様に、置換指定部１１ａ１〜１１ａ８を、読出ブロック選択信号Ｒ７〜Ｒ９で選択し、読出ポインタ１９ａに与える。従って、不良メモリセルの存在するビット線がブロック毎に異なっていても、ブロック単位に冗長ビット線が指定でき、メモリセルアレイの救済範囲が拡大し、歩留まりが向上する。【選択図】図１
2007133971.tif 000002
【特許請求の範囲】
【請求項１】
冗長分を含めて平行に配置されたｎ＋１本（但し、ｎは２以上の整数）のビット線、該ビット線に交差して配置され、複数のブロックに分割された複数のワード線、及び該ビット線と該ワード線の各交差箇所に配置されたメモリセルを有するメモリセルアレイと、
前記ブロック毎に不良メモリセルを有するビット線を指定する置換指定部と、
書き込み対象ブロックを指定する書込ブロック選択信号に従って前記置換指定部を選択する第１のセレクタと、
前記ビット線に対応して設けられたｎ＋１個の書込レジスタと、
書込クロックに同期して外部から与えられるｎ個の書込データを、前記第１のセレクタで選択された置換指定部の指定に従って前記書込レジスタに書き込む書込ポインタと、
前記書込レジスタに前記ｎ個の書込データの書き込みが完了した時に、該書込レジスタのデータを前記メモリセルアレイの所定のアドレスに一括して書き込む書込手段と、
前記ビット線に対応して設けられたｎ＋１個の読出レジスタと、
前記メモリセルアレイから読み出し対象アドレスのデータを一括して前記読出レジスタに読み出す読出手段と、
読み出し対象ブロックを指定する読出ブロック選択信号に従って前記置換指定部を選択する第２のセレクタと、
前記第２のセレクタで選択された置換指定部の指定に従い、読出クロックに同期して前記読出レジスタのデータを読み出してｎ個の読出データを出力する読出ポインタと、
外部から与えられるクロック信号、書込制御信号及び読出制御信号に基づいて、前記書込ブロック選択信号、前記読出ブロック選択信号、前記書込クロック、前記読出クロック、及び前記メモリセルアレイに対するアドレス信号を生成するメモリ制御回路とを、
備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリ制御回路は、
前記書込レジスタに前記ｎ個の書込データの書き込みが完了した時にカウントアップして前記書込ブロック選択信号を出力する書込ブロックカウンタと、
前記書込レジスタのデータを前記メモリセルアレイの所定のアドレスに書き込んだ後カウントアップする書込アドレスカウンタと、
前記メモリセルアレイから読み出し対象アドレスのデータを前記読出レジスタに読み出した後カウントアップする読出アドレスカウンタと、
前記読出レジスタから前記ｎ個の読出データの出力が完了した時にカウントアップして前記読出ブロック選択信号を出力する読出ブロックカウンタとを、
有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリ制御回路は、
前記書込レジスタに前記ｎ個の書込データの書き込みが完了した時にカウントアップして前記書込ブロック選択信号を出力する書込ブロックカウンタと、
前記書込レジスタのデータを前記メモリセルアレイの所定のアドレスに書き込んだ後、前記書込ブロックカウンタのカウント値をラッチして書込アドレスとして出力する書込アドレスラッチと、
前記メモリセルアレイから読み出し対象アドレスのデータを前記読出レジスタに読み出した後カウントアップする読出アドレスカウンタと、
前記読出レジスタから前記ｎ個の読出データの出力が完了した時に、前記読出アドレスカウンタのカウント値をラッチして前記読出ブロック選択信号として出力する読出ブロックラッチとを、
有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
冗長分を含めて平行に配置されたｎ＋１本（但し、ｎは２以上の整数）のビット線、該ビット線に交差して配置され、複数のブロックに分割された複数のワード線、及び該ビット線と該ワード線の各交差箇所に配置されたメモリセルを有するメモリセルアレイと、
前記ブロック毎に不良メモリセルを有するビット線を指定する置換指定部と、
書き込みまたは読み出し対象のブロックを指定するブロック選択信号に従って前記置換指定部を選択するセレクタと、
ｎ個の書込レジスタと、
書込クロックに同期して外部から与えられるｎ個の書込データを、前記書込レジスタに書き込む書込ポインタと、
前記書込レジスタに前記ｎ個の書込データの書き込みが完了した時に、前記セレクタで選択された前記置換指定部の指定に従って該ｎ個の書込データを前記ｎ＋１本のビット線の内のｎ本のビット線に出力し、前記メモリセルアレイの所定のアドレスに一括して書き込む書込手段と、
ｎ個の読出レジスタと、
前記メモリセルアレイの読み出し対象アドレスから前記ｎ＋１本のビット線に読み出されたデータを、前記セレクタで選択された前記置換指定部の指定に従って前記ｎ個の読出レジスタに与え、該読出レジスタに一括して格納する読出手段と、
読出クロックに同期して前記読出レジスタのデータを読み出してｎ個の読出データを出力する読出ポインタとを、
備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にＦＩＦＯ(First-In  First-Out:先入れ先出し）メモリ等の冗長構成に関するものである。
【背景技術】
【０００２】
図２は、従来のＦＩＦＯメモリの概略の構成図である。
このＦＩＦＯメモリは、画像データ処理に用いられるもので、同一構成の２つのメモリバンク１０Ａ，１０Ｂを有し、これらのメモリバンク１０Ａ，１０Ｂを交互に切り替えて読み書きするようになっている。例えば、メモリバンク１０Ａは、置換指定部１１ａ、書込ポインタ１２ａ、書込レジスタ（ＷＲ）１３ａ、書込ゲート１４ａ、メモリセルアレイ１５ａ、センスアンプ（ＳＡ）１６ａ、読出ゲート１７ａ、読出レジスタ（ＲＲ）１８ａ、及び読出ポインタ１９ａを有している。
【０００３】
なお、各構成要素の符号のサフィックスａは、メモリバンク１０Ａとメモリバンク１０Ｂを区分するためのものである。なお、以下の説明では、特に区別を必要としない共通の説明の場合、サフィックスを省略している。
【０００４】
メモリセルアレイ１５は、例えば６４ビットのデータと１ビットの冗長ビットの合計６５ビットに対応する６５本のビット線と、このビット線に交差して配置された例えば５１２本のワード線を有し、これらのビット線とワード線の各交差箇所に、スイッチ用のトランジスタとデータ記憶用のキャパシタをメモリセルとして設けたものである。このメモリセルアレイ１５では、書き込みまたは読み出し時に、書込アドレスまたは読出アドレスに従って生成されたワード線選択信号ＷＬＳＥＬによって、対応する１本のワード線が活性化され、この活性化されたワード線に接続された６５個のメモリセルに対して、一斉に書き込みまたは読み出しが行われるようになっている。
【０００５】
置換指定部１１は、メモリセルアレイ１５内に不良メモリセルがある場合に、その不良メモリセルが接続されているビット線を指定して、そのビット線への書き込みやそのビット線からの読み出しをスキップするためのもので、該当するビット線に対応したヒューズを切断することによって指定するようになっている。即ち、置換指定部１１は、ｉ番目のビット線に不良メモリセルが接続されている場合、ｉ番目のヒューズを切断することにより、１番目からｉ−１番目までの指定信号を“Ｌ”とし、ｉ番目以降の指定信号をすべて“Ｈ”にするように構成されている。なお、不良メモリセルが存在しない場合は、ヒューズを切断しないので、指定信号はすべて“Ｌ”となる。
【０００６】
書込ポインタ１２は、置換指定部１１から与えられる指定信号で制御されるシフトレジスタで構成され、書込クロックＷＣＫに従って書込レジスタ１３を構成するレジスタに書込データＷＤを書き込むタイミング信号を与えるものである。即ち、書込ポインタ１２は、置換指定部５１から与えられる指定信号が“Ｌ”に対応するレジスタを順次指定し、この指定信号が“Ｌ”から“Ｈ”へ変わった時には、その最初の“Ｈ”に対応するレジスタの指定をスキップするように構成されている。
【０００７】
書込レジスタ１３は、冗長ビット１ビットを含む６５ビットのレジスタで構成され、外部から直列に入力される６４ビットの書込データＷＤを、書込ポインタ１２の指示に従って一時的に保持するものである。
【０００８】
書込ゲート１４は、書込レジスタ１３の６４ビット分のレジスタに書込データＷＤが保持された時点で与えられる書込ゲート信号ＷＧに従って、この書込レジスタ１３のデータをメモリセルアレイ１５に一斉に書き込むものである。
【０００９】
センスアンプ１６は、メモリセルアレイ１５の６５本の各ビット線に読み出された微小な電圧を、論理レベルの信号に増幅するものである。読出ゲート１７は、センスアンプ１６から出力される６５ビットのデータを、読出ゲート信号ＲＧに従って読出レジスタ１８に出力するものである。読出レジスタ１８は、読出ゲート１７から与えられたデータを一時的に保持し、読出ポインタ１９から与えられるタイミング信号に従って、読出データＲＤとして外部に出力するものである。
【００１０】
読出ポインタ１９は、書込ポインタ１２と同様に、置換指定部１１から与えられる指定信号で制御されるシフトレジスタで構成され、読出クロックＲＣＫに従って読出レジスタ１８を構成するレジスタから読出データＲＤを出力させるタイミング信号を与えるものである。この時、スキップされるビット線に対応するレジスタからの読み出しは行われず、読出レジスタ１８から順次読み出される読出データＲＤは、６４ビットである。
【００１１】
メモリバンク１０Ａの書込ポインタ１２ａとメモリバンク１０Ｂの書込ポインタ１２ｂは、１つのリング状のシフトレジスタを形成するように接続され、これらの書込ポインタ１２ａ，１２ｂによって、書込レジスタ１３ａ，１３ｂの１３０個のレジスタの内の１個だけが選択されるようになっている。メモリバンク１０Ａ，１０Ｂの読出ポインタ１９ａ，１９ｂも、１つのリング状のシフトレジスタを形成するように接続され、これらの読出ポインタ１９ａ，１９ｂによって、読出レジスタ１８ａ，１８ｂの１３０個のレジスタの内の１個だけが選択されるようになっている。
【００１２】
更に、このＦＩＦＯメモリは、メモリバンク１０Ａ，１０Ｂに対する各種のタイミング信号を生成するための制御部５０を有している。制御部５０は、外部との間でのデータ転送の基準となるクロック信号ＣＬＫと、外部から与えられる書込制御信号ＷＥ及び読出制御信号ＲＥに基づいて、書込ポインタ１２ａ，１２ｂに与える書込クロックＷＣＫと、読出ポインタ１９ａ，１９ｂに与える読出クロックＲＣＫを生成するものである。
【００１３】
また、制御部５０は、６４ビット（１ワード）の書込データＷＤが入力される度に、書込ポインタ１２ａ，１２ｂから交互に出力されるタイミングパルスＷＰａ，ＷＰｂに基づいて、書込ゲート１３ａ，１３ｂに書込ゲート信号ＷＧａ，ＷＧｂを交互に与えると共に、次の書込アドレスを生成するために、書込アドレスカウンタ５１を１ずつカウントアップするようになっている。制御部５０は、１ワード分の読出データＲＤの出力が開始される度に、読出ポインタ１９ａ，１９ｂから交互に出力されるタイミングパルスＲＰａ，ＲＰｂに基づいて、次の読出アドレスを生成するために、読出アドレスカウンタ５２を１ずつカウントアップするようになっている。
【００１４】
次に動作を説明する。
動作開始時に、図示しないリセット信号によって、書込ポインタ１２ａ，１２ｂと読出ポインタ１９ａ，１９ｂは所定の先頭位置（メモリバンク１０Ａの１ビット目）にセットされ、書込アドレスカウンタ５１と読出アドレスカウンタ５２は０にクリアされる。
【００１５】
次に、外部から、書込制御信号ＷＥと共に書込データＷＤがクロック信号ＣＬＫに同期して直列に与えられると、制御部５０から書込クロックＷＣＫが書込ポインタ１２ａ，１２ｂに出力される。これにより、書込ポインタ１２ａのポインタが書込クロックＷＣＫに従って順次シフトし、書込レジスタ１３ａの対応するレジスタに書込データＷＤが順次保持される。この時、置換指定部１１ａによって指定されたビット線に対応するレジスタへの書き込みはスキップされる。
【００１６】
書込レジスタ１３ａの６４個のレジスタに書込データＷＤが保持されると、ポインタはメモリバンク１０Ｂの書込ポインタ１２ｂ側に移動し、今度は書込レジスタ１３ｂの対応するレジスタに、その続きの書込データＷＤが順次保持される。
【００１７】
一方、書込レジスタ１３ａの６４個のレジスタに書込データＷＤが保持された時点で、書込ポインタ１２ａからタイミングパルスＷＰａが出力され、制御部５０に与えられる。制御部５０では、書込アドレスカウンタ５１が０となっているので、メモリバンクＡ側の書込ゲート信号ＷＧａが出力される。また、ワード線選択信号ＷＬＳＥＬによって０番地のワード線が活性化される。これにより、書込レジスタ１３ａに保持されている書込データＷＤは、メモリバンク１０Ａのメモリセルアレイ１５ａの０番地に書き込まれる。その後、書込アドレスカウンタ５１の値はカウントアップして１となる。
【００１８】
更に、メモリバンク１０Ｂの書込レジスタ１３ｂの６４個のレジスタに書込データＷＤが保持されると、ポインタはメモリバンク１０Ａの書込ポインタ１２ａ側に戻り、今度は書込レジスタ１３ａの対応するレジスタに、その続きの書込データＷＤの保持が開始される。この時点で、メモリバンク１０Ｂの書込ポインタ１２ｂから書込ポインタ出力信号ＷＰｂが出力され、制御部５０に与えられる。制御部５０では、書込アドレスカウンタ５１が１となっているので、メモリバンク１０Ｂ側の書込ゲート信号ＷＧｂが出力される。また、ワード線選択信号ＷＬＳＥＬによって０番地のワード線が活性化される。これにより、書込レジスタ１３ｂに保持されている書込データＷＤは、メモリバンク１０Ｂのメモリセルアレイ１５ｂの０番地に書き込まれる。その後、書込アドレスカウンタ５１の値はカウントアップして２となる。
【００１９】
このような繰り返しにより、書込データＷＤは、６４ビット単位で、メモリバンク１０Ａのメモリセルアレイ１５ａと、メモリバンクＢのメモリセルアレイ１５ｂに交互に書き込まれる。
【００２０】
読出動作もほぼ同様である。この場合も、メモリバンク１０Ａでは、読出ポインタ１９によって、置換指定部１１ａで指定されたビット線がスキップされるので、読出レジスタ１８ａの該当するレジスタのデータは、読出データＲＤとして出力されない。
【００２１】
これにより、不良メモリセルが存在しても、冗長メモリセルで置換することができるので、製品の歩留まりを向上させることができる。
【００２２】
【特許文献１】特開平５−２０８７９号公報
【特許文献２】特開２００２−８３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、前記ＦＩＦＯメモリでは、例えば不良メモリセルが２個存在し、それらが異なるビット線に接続されている場合、これらを救済することができなかった。
【００２４】
本発明は、異なるビット線に接続された複数の不良メモリセルがある場合でも、救済が可能なメモリを提供することを目的としている。
【課題を解決するための手段】
【００２５】
本発明の半導体記憶装置は、冗長分を含めて平行に配置されたｎ＋１本（但し、ｎは２以上の整数）のビット線、該ビット線に交差して配置され、複数のブロックに分割された複数のワード線、及び該ビット線と該ワード線の各交差箇所に配置されたメモリセルを有するメモリセルアレイと、前記ブロック毎に不良メモリセルを有するビット線を指定する置換指定部と、書き込み対象ブロックを指定する書込ブロック選択信号に従って前記置換指定部を選択する第１のセレクタと、前記ビット線に対応して設けられたｎ＋１個の書込レジスタと、書込クロックに同期して外部から与えられるｎ個の書込データを、前記第１のセレクタで選択された置換指定部の指定に従って前記書込レジスタに書き込む書込ポインタと、前記書込レジスタに前記ｎ個の書込データの書き込みが完了した時に、該書込レジスタのデータを前記メモリセルアレイの所定のアドレスに一括して書き込む書込手段を有している。
【００２６】
更に、この半導体記憶装置は、前記ビット線に対応して設けられたｎ＋１個の読出レジスタと、前記メモリセルアレイから読み出し対象のアドレスのデータを一括して前記読出レジスタに読み出す読出手段と、読み出し対象ブロックを指定する読出ブロック選択信号に従って前記置換指定部を選択する第２のセレクタと、前記第２のセレクタで選択された置換指定部の指定に従い、読出クロックに同期して前記読出レジスタのデータを読み出してｎ個の読出データを出力する読出ポインタと、外部から与えられるクロック信号、書込制御信号及び読出制御信号に基づいて、前記書込ブロック選択信号、前記読出ブロック選択信号、前記書込クロック、前記読出クロック、及び前記メモリセルアレイに対するアドレス信号を生成するメモリ制御回路とを備えたことを特徴としている。
【発明の効果】
【００２７】
本発明では、冗長分を含めて平行に配置されたｎ＋１本のビット線を有するメモリセルアレイを複数のブロックに分割し、各ブロックに対してそれぞれ不良メモリセルを有するビット線を指定する置換指定部を設けている。これにより、ブロック毎に不良メモリセルが接続されたビット線が異なっていても、ブロック単位に冗長ビット線の指定をすることができるので、メモリセルアレイの救済範囲を拡大することができ、歩留まりが向上するという効果がある。
【発明を実施するための最良の形態】
【００２８】
冗長分を含めて平行に配置されたｎ＋１本のビット線、該ビット線に交差して配置され、複数のブロックに分割された複数のワード線、及び該ビット線と該ワード線の各交差箇所に配置されたメモリセルを有するメモリセルアレイと、前記ブロック毎に不良メモリセルを有するビット線を指定する置換指定部と、書き込みまたは読み出し対象のブロックを指定するブロック選択信号に従って前記置換指定部を選択するセレクタと、ｎ個の書込レジスタと、書込クロックに同期して外部から与えられるｎ個の書込データを、前記書込レジスタに書き込む書込ポインタと、前記書込レジスタに前記ｎ個の書込データの書き込みが完了した時に、前記セレクタで選択された前記置換指定部の指定に従って該ｎ個の書込データを前記ｎ＋１本のビット線の内のｎ本のビット線に出力し、前記メモリセルアレイの所定のアドレスに一括して書き込む書込手段と、ｎ個の読出レジスタと、前記メモリセルアレイの読み出し対象のアドレスから前記ｎ＋１本のビット線に読み出されたデータを、前記セレクタで選択された前記置換指定部の指定に従って前記ｎ個の読出レジスタに与え、該読出レジスタに一括して格納する読み出す読出手段と、読出クロックに同期して前記読出レジスタのデータを読み出してｎ個の読出データを出力する読出ポインタとを設ける。これにより、書込レジスタや読出レジスタを冗長構成にする必要がなくなり、回路規模を縮小できる。
【００２９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００３０】
図１は、本発明の実施例１を示すＦＩＦＯメモリの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３１】
このＦＩＦＯメモリは、メモリバンクＢＡＮＫａのメモリセルアレイ１５ａを、８個のメモリアレイブロックＢＬＫｉ（但し、ｉ＝１〜８）に分割し、各メモリアレイブロックＢＬＫｉに対応して、それぞれ不良メモリセルの存在するビット線をスキップして冗長ビット線に置換するための置換指定部１１ａｉ（但し、ｉ＝１〜８）を設けたものである。以下、メモリバンクＢＡＮＫａについて説明するが、メモリバンクＢＡＮＫｂも同様の構成となっている。
【００３２】
各置換指定部１１ａｉは、メモリアレイブロックＢＬＫｉ内に不良メモリセルがある場合に、その不良メモリセルが接続されているビット線を指定することにより、そのビット線への書き込みや、そのビット線からの読み出しをスキップするためのもので、該当するビット線に対応したヒューズを切断することによって指定するようになっている。即ち、置換指定部１１ａは、ｊ番目のビット線に不良メモリセルが接続されている場合、ｊ番目のヒューズを切断することにより、１番目からｊ−１番目までの指定信号を“Ｌ”とし、ｊ番目以降の指定信号をすべて“Ｈ”にするように構成されている（１番目のビット線の場合は、すべての指定信号が“Ｈ”となる）。なお、不良メモリセルが存在しない場合は、ヒューズを切断しないので、指定信号はすべて“Ｌ”となる。
【００３３】
各置換指定部１１ａｉは、セレクタ２０ａ，２１ａの入力側に接続されている。セレクタ２０ａは、書込ブロック選択信号Ｗ７〜Ｗ９に従って、対応する置換指定部１１ａｉから出力される指定信号を書込ポインタ１２ａに与えるものである。また、セレクタ２１ａは、読出ブロック選択信号Ｒ７〜Ｒ９に従って、対応する置換指定部１１ａｉから出力される指定信号を読出ポインタ１９ａに与えるものである。
【００３４】
書込ポインタ１２ａは、セレクタ２０ａで選択された指定信号で制御されるシフトレジスタで構成され、書込クロックＷＣＫに従って書込レジスタ１３ａに書込データＷＤを書き込むタイミング信号を与えるものである。書込ポインタ１２ａは、置換指定部１１ａｉからセレクタ２０ａを介して与えられる指定信号が“Ｌ”に対応するレジスタを順次指定し、この指定信号が“Ｈ”の時には、最初の“Ｈ”に対応するレジスタの指定をスキップするように構成されている。
【００３５】
書込レジスタ１３ａは、冗長ビット１ビットを含む６５ビットのレジスタで構成され、外部から直列に入力される６４ビットの書込データＷＤを、書込ポインタ１２ａの指定に従って一時的に保持するものである。書込レジスタ１３ａの出力側は、書込ゲート１４ａに接続されている。
【００３６】
書込ゲート１４ａは、書込レジスタ１３ａに６４ビットの書込データＷＤが保持された時点で与えられる書込ゲート信号ＷＧに従い、この書込レジスタ１３ａのデータを、メモリセルアレイ１５ａに一斉に書き込むものである。
【００３７】
メモリセルアレイ１５ａは、冗長ビットを含む６５ビットに対応する６５本のビット線と、このビット線に交差して配置された５１２本のワード線を有し、これらのビット線とワード線の各交差箇所に図示しないメモリセルを設けたものである。メモリセルアレイ１５ａでは、６４本のワード線単位に、メモリアレイブロックＢＬＫｉとして８分割されている。また、メモリセルアレイ１５ａは、書き込みまたは読み出し時に、アドレスデコーダ２２ａから与えられるワード線選択信号によって、対応する１本のワード線が活性化され、この活性化されたワード線に接続された６５個のメモリセルに対して、一斉に書き込みまたは読み出しが行われるようになっている。なお、アドレスデコーダ２２ａは、アドレス信号Ｘ１〜Ｘ９をデコードして、ワード線選択信号を出力するものである。
【００３８】
メモリセルアレイ１５ａの６５本のビット線には、センスアンプ１６ａが接続されている。センスアンプ１６ａは、データの読み出し時に、メモリセルアレイ１５ａの６５本の各ビット線に読み出された微小な電圧を、それぞれ論理レベルの信号に増幅するものである。センスアンプ１６ａの出力側には、読出ゲート１７ａが接続されている。
【００３９】
読出ゲート１７ａは、センスアンプ１６ａから出力される６５ビットのデータを、読出ゲート信号ＲＧに従って読出レジスタ１８ａに出力するものである。読出レジスタ１８ａは、読出ゲート１７ａから出力されたデータを保持し、読出ポインタ１９ａから与えられるタイミング信号に従って、読出データＲＤとして外部に出力するものである。
【００４０】
読出ポインタ１９ａは、書込ポインタ１２ａと同様に、セレクタ２１ａで選択された指定信号で制御されるシフトレジスタで構成され、読出クロックＲＣＫに従って読出レジスタ１８ａから読出データＲＤを出力させるタイミング信号を与えるものである。この時、スキップされるビット線に対応するレジスタからの読み出しは行われず、読出レジスタ１８ａから順次読み出される読出データＲＤは、６４ビットである。
【００４１】
メモリバンクＢＡＮＫａの書込ポインタ１２ａとメモリバンクＢＡＮＫｂの書込ポインタ１２ｂは、１つのリング状のシフトレジスタを形成するように接続され、これらの書込ポインタ１２ａ，１２ｂによって、書込レジスタ１３ａ，１３ｂの１３０個のレジスタの内の１個だけが選択されるようになっている。メモリバンクＢＡＮＫａ，ＢＡＮＫｂの読出ポインタ１９ａ，１９ｂも、１つのリング状のシフトレジスタを形成するように接続され、これらの読出ポインタ１９ａ，１９ｂによって、読出レジスタ１８ａ，１８ｂの１３０個のレジスタの内の１個だけが選択されるようになっている。
【００４２】
更に、このＦＩＦＯメモリは、メモリバンクＢＡＮＫａ，ＢＡＮＫｂに対する各種のタイミング信号を生成するためのメモリ制御回路３０を有している。メモリ制御回路３０は、メモリ制御部３１、書込アドレスカウンタ３２、読出アドレスカウンタ３３、セレクタ３４、書込ブロックカウンタ３５、及び読出ブロックカウンタ３６で構成されている。
【００４３】
メモリ制御部３１は、外部から与えられるクロック信号ＣＬＫ、書込制御信号ＷＥ、読出制御信号ＲＥ及びリセット信号ＲＳＴに基づいて、メモリバンクＢＡＮＫａ，ＢＡＮＫｂに対する書込クロックＷＣＫと読出クロックＲＣＫを生成して与えるものである。また、メモリ制御部３１は、メモリバンクＢＡＮＫａ，ＢＡＮＫｂの書込ポインタ１３ａ，１３ｂから出力されるタイミングパルスＷＰａ，ＷＰｂに基づいて、書込ゲート１５ａ，１５ｂに対する書込ゲート信号ＷＧａ，ＷＧｂを生成すると共に、読出ポインタ１９ａ，１９ｂから出力されるタイミングパルスＲＰａ，ＲＰｂに基づいて、読出ゲート１８ａ，１８ｂに対する読出ゲート信号ＲＧａ，ＲＧｂを生成するものである。
【００４４】
書込アドレスカウンタ３２と読出アドレスカウンタ３３は、いずれも１０ビットの２進カウンタで、それぞれメモリ制御部３１から与えられる書込タイミングＷＴと読出タイミングＲＴに従って、１ずつカウントアップするものである。書込アドレスカウンタ３２のカウント値は書込アドレスＷＡＤとして、読出アドレスカウンタ３３のカウント値は読出アドレスＲＡＤとして、それぞれセレクタ３４に与えられている。セレクタ３４は、メモリ制御部３１から与えられる読み書き制御信号Ｗ／Ｒに従って、書込アドレスＷＡＤまたは読出アドレスＲＡＤを選択するものである。セレクタ３４で選択された上位の９ビットＸ１〜Ｘ９は、アドレス信号Ｘ１〜Ｘ９としてアドレスデコーダ２２ａ，２０ｂに与えられている。
【００４５】
書込ブロックカウンタ３５は、書込ポインタ１３ａ，１３ｂから出力されるタイミングパルスＷＰａ，ＷＰｂに基づいてメモリ制御部３１から出力される書込完了信号ＷＰＥが与えられ、この書込完了信号ＷＰＥに同期してカウントアップする１０ビットの２進カウンタである。書込ブロックカウンタ３５の上位３ビットは、セレクタ２０ａ，２０ｂに対する書込ブロック選択信号Ｗ７〜Ｗ９として出力されるようになっている。
【００４６】
読出ブロックカウンタ３６は、読出ポインタ１９ａ，１９ｂから出力されるタイミングパルスＲＰａ，ＲＰｂに基づいてメモリ制御部３１から出力される読出完了信号ＲＰＥが与えられ、この読出完了信号ＲＰＥに同期してカウントアップする１０ビットの２進カウンタである。読出ブロックカウンタ３６の上位３ビットは、セレクタ２１ａ，２１ｂに対する読出ブロック選択信号Ｒ７〜Ｒ９として出力されるようになっている。
【００４７】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００４８】
書込動作時、図３（ａ）に示すように、リセット信号ＲＳＴにより、書込アドレスＷＡＤと書込ブロック選択信号Ｗ０〜Ｗ９は共に０となる。これにより、セレクタ２０ａでは、置換指定部１１ａ１が選択される。
【００４９】
書込制御信号ＷＥによって、外部からの書込データＷＤの転送が開始されると、メモリ制御部３１では、クロック信号ＣＬＫに基づいて書込クロックＷＣＫが生成され、書込ポインタ１２ａ，１２ｂに与えられる。これにより、書込ポインタ１２ａから置換指定部１１ａ１の指定信号に基づいて、書込レジスタ１３ａを指定するタイミング信号が順次出力され、書込データＷＤが指定された書込レジスタ１３ａに保持される。
【００５０】
書込レジスタ１３ａに６４個の書込データＷＤが保持されると、書込ポインタ１２ａから書込完了を示すタイミング信号ＷＰａが出力される。これにより、メモリ制御部３１から書込完了信号ＷＰＥが出力され、書込ブロックカウンタ３５のカウント値（Ｗ０〜Ｗ９）は１になる。
【００５１】
タイミング信号ＷＰａは、メモリバンクＢＡＮＫｂ側の書込ポインタ１２ｂに与えられるので、今度はメモリバンクＢＡＮＫｂの書込レジスタ１３ｂに、続きの書込データＷＤの保持が開始される。
【００５２】
一方、書込完了信号ＷＰＥの後、メモリ制御部３１からセレクタ３４に書込を指定する読み書き制御信号Ｗ／Ｒが出力され、更に、書込ゲート１３ａに対する書込ゲート信号ＷＧａが出力される。これにより、書込レジスタ１３ａに保持されていた書込データＷＤが、メモリセルアレイ１５ａの０番地（ブロックＢＬＫ１）に格納される。この時、置換指定部１１ａ１で指定されたブロックＢＬＫ１のビット線に接続されるメモリセルには、ダミーデータが書き込まれる。その後、書込タイミングＷＴによって書込アドレスカウンタ３２がカウントアップし、書込アドレスＷＡＤは１になる。
【００５３】
メモリバンクＢＡＮＫｂの書込レジスタ１３ｂに６４個の書込データＷＤが保持されると、書込ポインタ１２ｂから書込完了を示すタイミング信号ＷＰｂが出力される。これにより、メモリ制御部３１から書込完了信号ＷＰＥが出力され、書込ブロックカウンタ３５のカウント値（Ｗ０〜Ｗ９）は２になる。
【００５４】
タイミング信号ＷＰｂは、メモリバンクＢＡＮＫａ側の書込ポインタ１２ａに与えられるので、今度はメモリバンクＢＡＮＫａの書込レジスタ１３ａに、続きの書込データＷＤの保持が開始される。
【００５５】
一方、書込完了信号ＷＰＥの後、メモリ制御部３１からセレクタ３４に書込を指定する読み書き制御信号Ｗ／Ｒが出力され、更に、書込ゲート１３ｂに対する書込ゲート信号ＷＧｂが出力される。これにより、書込レジスタ１３ｂに保持されていた書込データＷＤが、メモリセルアレイ１５ｂの０番地（ブロックＢＬＫ１）に格納される。この時、置換指定部１１ｂ１で指定されたブロックＢＬＫ１のビット線に接続されるメモリセルには、ダミーデータが書き込まれる。その後、書込タイミングＷＴによって書込アドレスカウンタ３２がカウントアップし、書込アドレスＷＡＤは２になる。
【００５６】
以上の繰り返しにより、書込データＷＤは、メモリバンクＢＡＮＫａ，ＢＡＮＫｂのメモリセルアレイ１５ａ，１５ｂに交互に書き込まれる。そして、書込ブロックカウンタ３５のカウント値が１２８になると、セレクタ２０ａによって、ブロックＢＬＫ２に対応する置換指定部１１ａ２が選択される。従って、置換指定部１１ａ２で指定されたブロックＢＬＫ２のビット線に接続されるメモリセルには、ダミーデータが書き込まれる。
【００５７】
読出動作時、図３（ｂ）に示すように、リセット信号ＲＳＴにより、読出アドレスＲＡＤと読出ブロック選択信号Ｒ０〜Ｒ９は共に０となる。これにより、セレクタ２１ａでは、置換指定部１１ａ１が選択される。
【００５８】
読出制御信号ＲＥによって、外部から読出要求が行われると、メモリ制御部３１では、読出ゲート信号ＲＧａを出力する。これにより、メモリセルアレイ１５ａの０番地のデータが読み出され、読出レジスタ１８ａに一斉に保持される。その後、メモリ制御部３１では、クロック信号ＣＬＫに基づいて読出クロックＲＣＫが生成され、読出ポインタ１９ａ，１９ｂに与えられる。これにより、置換指定部１１ａ１の指定信号に基づいて、読出ポインタ１９ａから読出レジスタ１８ａを指定するタイミング信号が順次出力され、この読出レジスタ１８ａに保持されていたデータが読み出されて読出データＲＤとして出力される。この時、置換指定部１１ａ１で指定されたビット線はスキップされ、そのビット線に接続されたメモリセルのデータは、出力されない。
【００５９】
更に、メモリ制御部３１から読出タイミングＲＴが出力され、読出アドレスカウンタ３３の読出アドレスＲＡＤは１となる。そして、この読出アドレスＲＡＤに基づいて、メモリバンクＢＡＮＫｂのメモリセルアレイ１５ｂの０番地のデータが読出レジスタ１８ｂに読み出される。
【００６０】
読出レジスタ１８ａから６４個の読出データＲＤが出力されると、読出ポインタ１９ａから読出完了を示すタイミング信号ＲＰａが出力される。これにより、メモリ制御部３１から読出完了信号ＲＰＥが出力され、読出ブロックカウンタ３６のカウント値（Ｒ０〜Ｒ９）は１になる。
【００６１】
タイミング信号ＲＰａは、メモリバンクＢＡＮＫｂ側の読出ポインタ１２ｂに与えられるので、今度はメモリバンクＢＡＮＫｂの読出レジスタ１８ｂから、続きの読出データＲＤの読み出しが開始される。
【００６２】
以上の繰り返しにより、読出データＲＤは、メモリバンクＢＡＮＫａ，ＢＡＮＫｂのメモリセルアレイ１５ａ，１５ｂから交互に読み出される。そして、読出ブロックカウンタ３６のカウント値が１２８になると、セレクタ２１ａによって、ブロックＢＬＫ２に対応する置換指定部１１ａ２が選択される。従って、置換指定部１１ａ２で指定されたブロックＢＬＫ２のビット線に接続されるメモリセルのデータはスキップされ、読出データＲＤとして出力されない。
【００６３】
以上のように、この実施例１のＦＩＦＯメモリは、冗長ビット線を有するメモリセルアレイ１５ａ，１５ｂをそれぞれ複数のブロックに分割し、ブロック毎に不良メモリセルを有するビット線を指定する置換指定部を設けている。これにより、ブロック毎に不良メモリセルを有するビット線が異なっていても、これらの不良メモリセルを冗長ビット線で救済することができるので、歩留まりを向上させることができるという利点がある。
【実施例２】
【００６４】
図４は、本発明の実施例２を示すメモリ制御回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６５】
このメモリ制御部３０Ａは、図１中の書込アドレスカウンタ３２に代えて書込アドレスラッチ３７を設けると共に、読出ブロックカウンタ３６に代えて読出ブロックラッチ３８を設けたものである。
【００６６】
書込アドレスラッチ３７は、書込ブロックカウンタ３５のカウント値Ｗ０〜Ｗ９を、書込タイミングＷＴに従って保持し、その保持した値を書込アドレスＷＡＤとして出力するものである。読出ブロックラッチ３８は、読出アドレスカウンタ３３の読出アドレスＲＡＤを、読出終了信号ＲＰＥに従って保持し、その保持した値を読出ブロック選択用のカウント値Ｒ７〜Ｒ９として出力するものである。
【００６７】
このメモリ制御回路３０Ａの動作は、図１中のメモリ制御回路３０の動作と全く同じである。即ち、メモリ制御回路３０では、図３に示すように、まず書込完了信号ＷＰＥによってカウント値Ｗ０〜Ｗ９がカウントアップし、その後、書込アドレスＷＡＤが、書込タイミングＷＴに従ってカウントアップして、このカウント値Ｗ０〜Ｗ９と同じ値になる。また、読出タイミングＲＴによって読出アドレスＲＡＤがカウントアップし、その後、読出ブロック選択用のカウント値Ｒ０〜Ｒ９が、読出完了信号ＲＰＥに従ってカウントアップして、この読出アドレスＲＡＤと同じ値になる。従って、上記構成により、メモリ制御回路３０Ａの動作は、図１中のメモリ制御回路３０の動作と同一である。
【００６８】
以上のように、この実施例２のメモリ制御回路は、カウンタに代えてラッチを用いているので、実施例１に比べて回路規模を縮小することができるという利点がある。
【実施例３】
【００６９】
図５は、本発明の実施例３を示すメモリバンクの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００７０】
このメモリバンクは、図１中のメモリバンクＢＡＮＫａ，ＢＡＮＫｂに代えて設けられるものである。但し、この図５には、メモリバンクＢＡＮＫａに対応するように、サフィックスａを付けて記載している。このメモリバンクは、図１と同様に、８個のブロックＢＬＫｉ（ｉ＝１〜８）で構成され冗長ビット線を有するメモリセルアレイ、ブロックＢＬＫｉ毎に不良メモリセルのあるビット線をスキップして冗長ビット線に置換するための置換指定部１１ａｉ、及びアクセス対象のブロックＢＬＫｉに応じて置換指定部１１ａｉを選択するセレクタ２０ａを有している。
【００７１】
更に、このメモリバンクは、書込ポインタ２３ａを有している。書込ポインタ２３ａは、６４ビットのシフトレジスタで構成され、書込クロックＷＣＫに従って書込レジスタ１３ａに書込データＷＤを順番に書き込むタイミング信号を与えるものである。
【００７２】
書込レジスタ１３ａは、６４ビットのデータに対応する６４個のレジスタで構成され、外部から直列に入力される６４ビットの書込データＷＤを、書込ポインタ１２から与えられるタイミング信号に従って保持するものである。書込レジスタ１３の出力側は、転送先選択部２４ａに接続されている。
【００７３】
転送先選択部２４ａは、後述する冗長切替部２８ａから与えられる切替信号に基づいて、書込レジスタ１３の６４本の出力先をメモリセルアレイの６５本のビット線に切り替えて接続するものである。メモリセルアレイの６５本のビット線には、更に、冗長切替部２９ａから与えられる切替信号に基づいて、６４個のセンスアンプ１６ａに切り替えて接続するための転送先選択部２５ａが接続されている。
【００７４】
センスアンプ１６ａの出力側は、読出レジスタ１８ａに接続されている。読出レジスタ１８ａは、センスアンプ１６ａから与えられた６４ビットのデータを一時的に保持し、読出ポインタ２６ａから与えられるタイミング信号に従って、読出データＲＤとして順次外部に出力するものである。
【００７５】
読出ポインタ２６ａは、書込ポインタ２３ａと同様に、６４ビットのシフトレジスタで構成され、読出クロックＲＣＫに従って読出レジスタ１８ａから読出データＲＤを順番に読み出すタイミング信号を出力するものである。
【００７６】
更に、このメモリブロックは、セレクタ２０ａに対する選択信号を生成するセレクタ２７ａを有している。このセレクタ２７ａは、メモリ制御部３１から与えられる読み書き制御信号Ｗ／Ｒに従って、書込ブロックを選択するための選択信号Ｗ７〜Ｗ９、または、読出ブロックを選択するための選択信号Ｒ７〜Ｒ９を選択して、セレクタ２０ａへ与えるものである。
【００７７】
図６は、図５の主要部の構成を示す回路図であり、図５中の転送先選択部２４ａ、冗長切替部２８ａ、及び置換指定部１１ａ１を示している。
【００７８】
転送先選択部２４ａは、６４個の書込レジスタＷＲｉ（但し、ｉ＝１〜６４）毎に、一端がこの書込レジスタＷＲｉの出力側に接続されたスイッチ用のトランジスタＴＮｉ，ＴＲｉを有している。トランジスタＴＮｉの他端は、メモリセルアレイのビット線ＢＬｉに接続され、トランジスタＴＲｉの他端は、ビット線ＢＬｉ＋１に接続されている。また、これらのトランジスタＴＮｉ，ＴＲｉのゲートには、冗長切替部２８ａから信号ＳＮｉ，ＳＲｉがそれぞれ与えられるようになっている。
【００７９】
冗長切替部２８ａは、それぞれ信号ＳＮｉ，ＳＲｉを出力する６４個のスイッチＳＷｉで構成されている。各スイッチＳＷｉは同一構成で、例えばスイッチＳＷ２に示すように、信号ＳＮｉを出力するノードＮＮと接地電位ＧＮＤの間に接続され、セレクタ２０ａを介して置換指定部１１ａ１から与えられる指定信号ＣＰｉによってオン／オフされるトランジスタＮ１と、信号ＳＲｉを出力するノードＮＲと接地電位ＧＮＤの間に接続され、インバータで反転された指定信号／ＣＰｉによってオン／オフされるトランジスタＮ２を有している。更に、このスイッチＳＷｉは、書込ゲート信号ＷＧａが与えられるノードＮＧとノードＮＮの間に接続され、指定信号／ＣＰｉによってオン／オフされるトランスファゲートＴＧ１と、このノードＮＧとノードＮＲの間に接続され、指定信号ＣＰｉによってオン／オフされるトランスファゲートＴＧ２を有している。
【００８０】
一方、置換指定部１１ａ１は、電源投入後にレベル“Ｌ”からレベル“Ｈ”に立ち上がる信号ＹＦＤが与えられるインバータＩ１を有し、このインバータＩ１の出力側が、ヒューズＦ１を介してノードＮＤ１に接続されている。そして、ノードＮＤ１から指定信号ＣＰ１が出力されるようになっている。ノードＮ１には、更に６３個のヒューズＦ２〜Ｆ６４が直列に接続され、隣接するヒューズＦｉ，Ｆｉ＋１（但し、１≦ｉ≦６３）を接続するノードＮＤｉから指定信号ＣＰｉが出力されるようになっている。
【００８１】
指定信号ＣＰ６４が出力されるノードＮＤ６４は、並列接続されたＰチャネル型のトランジスタＰ１，Ｐ２を介して電源電位ＶＣＣに接続され、このトランジスタＰ１のゲートには信号ＹＦＤが与えられ、トランジスタＰ２のゲートには、指定信号ＣＰ６４がインバータＩ２で反転されて与えられるようになっている。
【００８２】
次に動作を説明する。
図５のメモリバンクでは、書き込み時、書込クロックＷＣＫに同期して書込ポインタ２３ａから出力されるタイミング信号に従って、書込データＷＤが書込レジスタ１３ａに順次保持される。６４個の書込レジスタ１３ａに書込データＷＤが保持された時点で、書込ポインタ２３ａから書込完了を示すタイミングパルスＷＰａが出力され、メモリ制御回路に与えられる。これに基づいて、メモリ制御回路から、アドレス信号Ｘ１〜Ｘ９と共に書込ゲート信号ＷＧａが出力される。
【００８３】
書込ゲート信号ＷＧａが出力されると、冗長切替部２８ａから転送先選択部２４ａに信号ＳＮｉ，ＳＲｉが出力され、書込レジスタ１３ａの６４個のデータは、メモリセルアレイの６５本のビット線に振り分けて出力される。そして、ビット線に出力されたデータは、アドレスデコーダ２２ａによって活性化されたワード線に対応するメモリセルに書き込まれる。
【００８４】
次に、図６を用いて、書込レジスタ１３ａを構成する６４個の書込レジスタＷＲ１〜ＷＲ６４から、６５本のビット線ＢＬ１〜ＢＬ６５への切り替え接続動作を説明する。
【００８５】
例えば、ブロックＢＬＫ１に不良メモリセルが無い場合、置換指定部１１ａ１のヒューズＦ１〜Ｆ６４はすべて非切断状態となっている。従って、電源投入によって信号ＹＦＤが“Ｈ”になると、トランジスタＰ１，Ｐ２はオフとなり、ノードＮＤ１〜ＮＤ６４から出力される指定信号ＣＰ１〜ＣＰ６４は、すべて“Ｌ”となる。これにより、冗長切替部２８ａの各スイッチＳＷ１〜ＳＷ６４では、トランジスタＮ１とトランスファゲートＴＧ２がオフとなり、トランジスタＮ２とトランスファゲートＴＧ１がオンとなる。
【００８６】
従って、信号ＳＲｉは“Ｌ”に固定され、転送先選択部２４ａのトランジスタＴＲ１〜ＴＲ６４は、すべてオフとなる。また、書込ゲート信号ＷＧａが、信号ＳＮｉとして出力される。
【００８７】
この状態で書込ゲート信号ＷＧａが“Ｈ”になると、転送先選択部２４ａのトランジスタＴＮ１〜ＴＮ６４がオンとなり、書込レジスタＷＲ１〜ＷＲ６４の出力側は、それぞれトランジスタＴＮ１〜ＴＮ６４を介してビット線ＢＬ１〜ＢＬ６４に接続される。従って、ブロックＢＬＫ１のビット線ＢＬ６５に接続されたメモリセルには、書込データＷＤは書き込まれない。
【００８８】
もしも、ブロックＢＬＫ１のビット線ＢＬ２に不良メモリセルがある場合、置換指定部１１ａ１のヒューズＦ２が切断状態となっている。従って、電源投入直後、信号ＹＦＤが“Ｌ”の時に、トランジスタＰ１がオンとなり、ノードＮＤ６４は“Ｈ”となる。これにより、トランジスタＰ２がオンとなり、信号ＹＦＤが“Ｈ”に変化した後も、ノードＮＤ６４は“Ｈ”に保持される。ヒューズＦ２以外のヒューズはすべて非切断状態であるので、ノードＮＤ１から出力される指定信号ＣＰ１は“Ｌ”となり、ノードＮＤ２〜ＮＤ６４から出力される指定信号ＣＰ２〜ＣＰ６４は“Ｈ”となる。
【００８９】
指定信号ＣＰ１が“Ｌ”であるので、冗長切替部２８ａのスイッチＳＷ１から出力される信号ＳＲ１は“Ｌ”に固定され、書込ゲート信号ＷＧａが、信号ＳＮ１として出力される。一方、指定信号ＣＰ２〜ＣＰ６４は“Ｈ”であるので、冗長切替部２８ａのスイッチＳＷ２〜ＳＷ６４から出力される信号ＳＮ２〜ＳＮ６４は“Ｌ”に固定され、書込ゲート信号ＷＧａが、信号ＳＲ２〜ＳＲ６４として出力される。
【００９０】
この状態で書込ゲート信号ＷＧａが“Ｈ”になると、転送先選択部２４ａのトランジスタＴＮ１とトランジスタＴＲ２〜ＴＲ６４がオンとなる。これにより、書込レジスタＷＲ１の出力側は、トランジスタＴＮ１を介してビット線ＢＬ１に接続される。一方、書込レジスタＷＲ２〜ＷＲ６４の出力側は、それぞれトランジスタＴＲ２〜ＴＲ６４を介してビット線ＢＬ３〜ＢＬ６５に接続される。従って、ブロックＢＬＫ１のビット線ＢＬ２に接続されたメモリセルには、書込データＷＤは書き込まれない。
【００９１】
読み出し時の動作も、ほぼ同様である。
即ち、セレクタ２０によって選択された置換指定部１１ａの指定信号ＣＰ１〜ＣＰ６４に基づいて、冗長切替部２９ａを構成するスイッチＳＷ１〜ＳＷ６４が設定され、読出ゲート信号ＲＧａが与えられると、転送先選択部２５ａのトランジスタＴＮ１〜ＴＮ６４，ＴＲ１〜ＴＲ６４が制御され、６４個のセンスアンプ１６ａがビット線ＢＬ１〜ＢＬ６５の内の対応するビット線に接続される。センスアンプ１６ａで増幅された信号は、読出レジスタ１８ａに一斉に保持される。その後、読出クロックＲＣＫに基づいて、読出ポインタ２６ａから読出レジスタ１８ａを指定するタイミング信号が順次出力され、この読出レジスタ１８ａに保持されていたデータが順次読み出されて読出データＲＤとして出力される。なお、読み書きのタイミングを制御するメモリ制御部の動作は、実施例１と同様である。
【００９２】
以上のように、この実施例３のメモリバンクは、ブロックＢＬＫ１〜ＢＬＫ８に対応する置換指定部１１ａ１〜１１ａ８の指定信号ＣＰ１〜ＣＰ６４に基づいて、転送先選択部２４ａ，２５ａの切り替え制御用の信号ＳＮ１〜ＳＮ６４，ＳＲ１〜ＳＲ６４を出力する冗長切替部２８ａ，２９ａを有している。これにより、書込ポインタ２３ａや読出ポインタ２６ａの構成が簡素化されると共に、冗長ビット線に対応した書込レジスタ、センスアンプ、及び読出レジスタが不要となるので、回路規模を縮小することができるという利点がある。
【００９３】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  メモリセルアレイのビット線やワード線の数、及び分割するブロック数は、一例である。
（２）  図５に例示したスイッチＳＷ２や置換指定部１１ａ１の回路は一例である。
（３）  ブロックＢＬＫｉの選択信号として、書込アドレスＷＡＤ及び読出アドレスＲＡＤの上位ビットを使用しているが、下位ビットＸ１〜Ｘ３を使用しても良い。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１を示すＦＩＦＯメモリの構成図である。
【図２】従来のＦＩＦＯメモリの概略の構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の実施例２を示すメモリ制御回路の構成図である。
【図５】本発明の実施例３を示すメモリバンクの概略の構成図である。
【図６】図５の主要部の構成を示す回路図である。
【符号の説明】
【００９５】
ＢＬＫ１〜ＢＬＫ８    メモリアレイブロック
１１    置換指定部
１２，２３    書込ポインタ
１３    書込レジスタ
１８    読出レジスタ
１９，２６    読出ポインタ
２０，２１    セレクタ
２２    アドレスデコーダ
２４，２５    転送先選択部
２８，２９    冗長切替部
３０    メモリ制御回路
３２    書込アドレスカウンタ
３３    読出アドレスカウンタ
３５    書込ブロックカウンタ
３６    読出ブロックカウンタ
３７    書込アドレスラッチ
３８    読出ブロックラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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