(57)【要約】【課題】簡単な内部構造で、積層された各半導体素子の電源端子と配線基板の電源端子との電気接続に対して、安定した接続状態を維持することができ、製品として高い信頼性を得ることができる半導体パッケージを提供する。【解決手段】配線基板３上に第一の半導体素子１、導電層４および第二の半導体素子２の順に積層したパッケージ構造においても、導電層４上に接着された第二の半導体素子２の電源端子と配線基板３の電源端子とを電気接続する場合に、導電層４を介して接続することにより、電気接続用の金線２５の長さを、第二の半導体素子２と配線基板３との間を直接接続する場合より短縮する。【選択図】図１
2007158319.tif 000002
【特許請求の範囲】
【請求項１】
回路構成面の外周部に端子が配置され電気的な信号の処理を行う第一の半導体素子及び第二の半導体素子と、
前記第一の半導体素子及び前記第二の半導体素子と電気的に接続する配線基板と、
電気的な接続が可能な導電層とを積層し、
これらを樹脂で封止してパッケージ化する半導体パッケージであって、
前記配線基板の上層に前記第一の半導体素子を配置し、
前記第一の半導体素子の上層に前記導電層を配置し、
前記導電層の上層に前記第二の半導体素子を配置し、
前記第二の半導体素子の電源端子と前記配線基板の電源端子とを、前記導電層を介して接続した
ことを特徴とする半導体パッケージ。
【請求項２】
回路構成面の外周部に端子が配置され電気的な信号の処理を行う第一の半導体素子及び第二の半導体素子と、
前記第一の半導体素子及び前記第二の半導体素子と電気的に接続する配線基板と、
電気的な接続が可能な導電層とを積層し、
これらを樹脂で封止してパッケージ化する半導体パッケージであって、
前記導電層は、中央部を打ち抜いた状態に形成し、
前記配線基板の上層に前記第一の半導体素子を配置し、
前記第一の半導体素子の上層に前記導電層を配置し、
前記第一の半導体素子の上層でありかつ前記導電層の中央部に、前記導電層で囲むように前記第二の半導体素子を配置し、
前記第二の半導体素子の電源端子と前記配線基板の電源端子とを、前記導電層を介して接続した
ことを特徴とする半導体パッケージ。
【請求項３】
請求項２記載の半導体パッケージであって、
前記第一の半導体素子の回路構成面で前記導電層の打ち抜き領域に設けられた電源端子と前記配線基板の電源端子とを、前記導電層を介して接続した
ことを特徴とする半導体パッケージ。
【請求項４】
請求項２または請求項３記載の半導体パッケージであって、
前記導電層は、前記第一の半導体素子の上層に複数領域に分割した状態で配置した
ことを特徴とする半導体パッケージ。
【請求項５】
請求項１〜請求項４のいずれかに記載の半導体パッケージであって、
前記導電層は、非導電性の接着剤で前記第一の半導体素子に接着した
ことを特徴とする半導体パッケージ。
【請求項６】
請求項１〜請求項５のいずれかに記載の半導体パッケージであって、
前記配線基板は、有機基板で形成した
ことを特徴とする半導体パッケージ。
【請求項７】
請求項１〜請求項５のいずれかに記載の半導体パッケージであって、
前記配線基板は、リードフレーム構造とした
ことを特徴とする半導体パッケージ。
【請求項８】
請求項１〜請求項５のいずれかに記載の半導体パッケージであって、
前記配線基板は、セラミック基板である
ことを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板上に複数の半導体素子を積層しそれらを樹脂で封止した半導体パッケージに関するものである。
【背景技術】
【０００２】
従来から、市場で広く利用されている多くの電子機器に半導体パッケージが実装されているが、昨今、システムＬＳＩ化が進み、一つの半導体パッケージに、より多くの機能を搭載させる傾向にある。
【０００３】
特に、携帯電話やモバイル用機器などの進展により、半導体パッケージには今まで以上に高密度実装化が要求されており、半導体素子等を積層してパッケージ化するＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）が盛んに採用されている。
【０００４】
以上のような従来の半導体パッケージの構造について、図面を参照しながら以下に説明する。
図９は従来の半導体パッケージの構成例を示す断面図である。この半導体パッケージは配線基板に有機基板を使用したタイプの半導体パッケージである。図９において、半導体パッケージは、電気的な信号の処理を行う電子回路を構成する第一の半導体素子１が、第一の半導体素子１を電気的に接続する配線基板３上にペーストなどにより接着される。
【０００５】
第二の半導体素子２は、上記の第一の半導体素子１上に接着され、それぞれの半導体素子１、２上の電源端子及び信号端子は、金線１５、２５を用いてワイヤボンディングなどの接合技術により、配線基板３の電源端子及び信号端子に電気的に接続される。配線基板３には、銅箔をエッチィングすることなどにより、所定の配線パターンが形成されている（図示せず）。
【０００６】
その後、トランスファーモールドなどにより低熱膨張性の封止樹脂により封止された構成となっている。
また、導電層を使用したパッケージ構造（例えば、特許文献１を参照）としては、導電層と半導体素子の回路構成面の電源端子とを、バンプにて接続する方法がある。
【特許文献１】特開２００４−２２１２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら上記のような従来の半導体パッケージにおいては、配線基板３上で、第一の半導体素子１上に積層された第二の半導体素子２の電源端子と配線基板３の電源端子とを電気接続する場合に、その接続用の金線２５の長さがかなり長くなってしまい、パッケージ化のための樹脂封止の際に、金線２５が倒れてしまう危険性があるという問題点を有していた。
【０００８】
また、配線基板３上に積層された第一の半導体素子１の端子数が多くなった場合、特に外周部に配列された端子が千鳥配列になった場合には、第一の半導体素子１からの金線１５とその上に積層された第二の半導体素子２からの金線２５とが、互いに上下方向に重なった状態になっており、パッケージ化のための樹脂封止の際に、互いに接触してしまう可能性が高いという問題点も有していた。
【０００９】
本発明は、上記従来の問題点を解決するもので、半導体素子のパッケージ化において、簡単な内部構造で、積層された各半導体素子の電源端子と配線基板の電源端子との電気接続に対して、接続配線間の不要な接触および接続配線の破損等の不具合を無くして、安定した接続状態を維持することができ、製品として高い信頼性を得ることができる半導体パッケージを提供する。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の請求項１に記載の半導体パッケージは、回路構成面の外周部に端子が配置され電気的な信号の処理を行う第一の半導体素子及び第二の半導体素子と、前記第一の半導体素子及び前記第二の半導体素子と電気的に接続する配線基板と、電気的な接続が可能な導電層とを積層し、これらを樹脂で封止してパッケージ化する半導体パッケージであって、前記配線基板の上層に前記第一の半導体素子を配置し、前記第一の半導体素子の上層に前記導電層を配置し、前記導電層の上層に前記第二の半導体素子を配置し、前記第二の半導体素子の電源端子と前記配線基板の電源端子とを、前記導電層を介して接続したことを特徴とする。
【００１１】
また、本発明の請求項２に記載の半導体パッケージは、回路構成面の外周部に端子が配置され電気的な信号の処理を行う第一の半導体素子及び第二の半導体素子と、前記第一の半導体素子及び前記第二の半導体素子と電気的に接続する配線基板と、電気的な接続が可能な導電層とを積層し、これらを樹脂で封止してパッケージ化する半導体パッケージであって、前記導電層は、中央部を打ち抜いた状態に形成し、前記配線基板の上層に前記第一の半導体素子を配置し、前記第一の半導体素子の上層に前記導電層を配置し、前記第一の半導体素子の上層でありかつ前記導電層の中央部に、前記導電層で囲むように前記第二の半導体素子を配置し、前記第二の半導体素子の電源端子と前記配線基板の電源端子とを、前記導電層を介して接続したことを特徴とする。
【００１２】
また、本発明の請求項３に記載の半導体パッケージは、請求項２記載の半導体パッケージであって、前記第一の半導体素子の回路構成面で前記導電層の打ち抜き領域に設けられた電源端子と前記配線基板の電源端子とを、前記導電層を介して接続したことを特徴とする。
【００１３】
また、本発明の請求項４に記載の半導体パッケージは、請求項２または請求項３記載の半導体パッケージであって、前記導電層は、前記第一の半導体素子の上層に複数領域に分割した状態で配置したことを特徴とする。
【００１４】
また、本発明の請求項５に記載の半導体パッケージは、請求項１〜請求項４のいずれかに記載の半導体パッケージであって、前記導電層は、非導電性の接着剤で前記第一の半導体素子に接着したことを特徴とする。
【００１５】
また、本発明の請求項６に記載の半導体パッケージは、請求項１〜請求項５のいずれかに記載の半導体パッケージであって、前記配線基板は、有機基板で形成したことを特徴とする。
【００１６】
また、本発明の請求項７に記載の半導体パッケージは、請求項１〜請求項５のいずれかに記載の半導体パッケージであって、前記配線基板は、リードフレーム構造としたことを特徴とする。
【００１７】
また、本発明の請求項８に記載の半導体パッケージは、請求項１〜請求項５のいずれかに記載の半導体パッケージであって、前記配線基板は、セラミック基板であることを特徴とする。
【発明の効果】
【００１８】
以上のように本発明によれば、配線基板上の第一の半導体素子より上層に配置された第二の半導体素子の電源端子と配線基板の電源端子とを電気接続する場合に、第一の半導体素子上に配置された導電層を介して接続することにより、電気接続用の配線の長さを、第二の半導体素子と配線基板との間を直接接続する場合より短縮し、これらを樹脂で封止する際に、第一の半導体素子および第二の半導体素子のそれぞれと電気接続する配線基板の電源端子までの間で、第一の半導体素子からの配線と第二の半導体素子からの配線との接触を防止することができる。
【００１９】
そのため、半導体素子のパッケージ化において、簡単な内部構造で、積層された各半導体素子の電源端子と配線基板の電源端子との電気接続に対して、接続配線間の不要な接触および接続配線の破損等の不具合を無くして、安定した接続状態を維持することができ、製品として高い信頼性を得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を示す半導体パッケージについて、図面を参照しながら具体的に説明する。
図１は本実施の形態の半導体パッケージの一構成例を示す構造斜視図であり、図２はその半導体パッケージの断面図である。ここで、従来例を示す図９において説明した構成部材に対応し、実質的に同等の機能を有するものには、同一の符号を付してこれを示す。なお、以下の実施の形態は、本発明を具体化した一例であって、本発明の技術範囲を限定するものではない。
【００２１】
図１、図２において、半導体パッケージは、回路構成面の外周部に端子が配置され電気的な信号の処理を行う第一の半導体素子１、及び第二の半導体素子２と、これらの半導体素子１、２と金線１５、２５、４５により電気的に接続する配線基板３と、電気的な接続が可能である導電層４とからなり、配線基板３上に第一の半導体素子１が配置され、第一の半導体素子１上に導電層４が配置され、さらに導電層４の上層に第二の半導体素子２が接着され、第二の半導体素子２の電源端子と配線基板３の電源端子とを、導電層４を介して金線２５、４５により接続している。
【００２２】
以下、本実施の形態の半導体パッケージの製造方法について、配線基板３として有機基板を採用した構成例を順を追って説明する。
第一の半導体素子１を、配線基板３上に設けられた所定位置に、あらかじめペースト材等を使用し接着した後に、第一の半導体素子１上に、非導電性の接着剤を使用して導電層４を接着する。その後、導電層４上に第二の半導体素子２を接着する。
【００２３】
このようにして、配線基板３上に各半導体素子１、２および導電層４の接着が完了した後に、各半導体素子１、２と配線基板３との間が、例えば金線１５、２５、４５でのワイヤボンディングにより電気的に接続される。この電気接続の際に、第二の半導体素子２の電源端子と配線基板３の電源端子は、第一の半導体素子１上に配置された導電層４を介して、金線２５、４５により接続される。
【００２４】
本実施の形態では、配線基板３として有機基板を採用しており、第一の半導体素子１が実装される配線基板３は、ある所定のサイズのフレームの中にマトリックス状に配置されている。この配線基板３は、銅箔をエッチィングすることなどによりパターンが形成され（図示せず）、そのパターン上の接合部表面には金メッキが施されており、電気的な接続が可能になっている。また、配線基板３において、その接合部以外は、ソルダーレジストにより表面が保護されている。
【００２５】
それぞれの半導体素子１、２と配線基板３との金線１５、２５、４５による電気的な接続が完了した後に、低熱膨張性の封止樹脂を使用し、トランスファーモールドにより封止した。最後に各個片の大きさに切断して複数の半導体パッケージを完成させる。
【００２６】
このような製造工程を経ることにより、第二の半導体素子２の電源端子と配線基板３の電源端子とを接続する金線２５、４５の長さを、従来のように第二の半導体素子２から配線基板３へ直接接続する場合に比べて、より短くすることができ、信頼性の高い半導体パッケージの提供を実現することができる。
【００２７】
以上の工程説明は、実装される第二の半導体素子２が導電層４上に接着された場合であるが、図３、図４に示す他の実施の形態のように、第二の半導体素子２は第一の半導体素子１上に実装されても何ら問題ない。すなわち、導電層４を、その中央部領域を打ち抜きした状態に形成しており、第二の半導体素子２の周りを囲むように配置するとともに、第二の半導体素子２を第一の半導体素子１上に配置し、第二の半導体素子２の電源端子と配線基板３の電源端子とを、導電層４を介して金線２５、４５により接続してもよい。本構成とすることにより、半導体パッケージの厚みを、図１の場合に比べて抑えることができる。
【００２８】
また、図５に示す実施の形態の構成例のように、図３の場合と同様に導電層４の中央部を打ち抜きした状態に形成し、第一の半導体素子１の回路構成面で、導電層４の打ち抜き領域内に設けられた電源端子と配線基板３の電源端子とを、導電層４を介して金線４５、４６により接続した構成とすることもできる。本構成とすることで、第一の半導体素子１内での電源電圧降下現象、すなわちＩＲドロップを簡単に防止することができる。
【００２９】
また、図６に示す他の実施の形態においては、まず、第一の半導体素子１を配線基板３上に接着した後に、第一の半導体素子１上へ導電層４を複数領域に分割配置したように配置する構成とした。これにより、第二の半導体素子２へ供給すべき電源が複数種存在しても、本実施の形態の効果は同様に期待できる。
【００３０】
図７に示す実施の形態は、配線基板３としてリードフレームを採用した場合の半導体パッケージの断面図である。
まず、第一の半導体素子１を、外部接続用のリード端子ＲＴ１とともにリードフレームを構成する配線基板３上に設けられた所定位置に、あらかじめペースト材等を使用し接着した後に、第一の半導体素子１上に、非導電性の接着剤を使用して導電層４を接着する。その後、導電層４上に第二の半導体素子２を接着する。
【００３１】
このようにして、配線基板３上に各半導体素子１、２および導電層４の接着が完了した後に、各半導体素子１、２と配線基板３との間が、例えば金線１５、２５、４５でのワイヤボンディングにより電気的に接続される。この電気接続の際に、第二の半導体素子２の電源端子と配線基板３の電源端子は、第一の半導体素子１上に配置された導電層４を介して、金線２５、４５により接続される。リードフレームはエッチィングなどによりパターンが形成され（図示せず）、そのパターン上の接合部表面には所定のメッキが施されており、電気的な接続が可能になっている。
【００３２】
それぞれの半導体素子１、２と配線基板３との金線１５、２５、４５による電気的な接続が完了した後に、低熱膨張性の封止樹脂を使用し、トランスファーモールドにより封止した。最後に各個片の大きさに切断して複数の半導体パッケージを完成させる。
【００３３】
このように配線基板３としてリードフレームを使用した構成の半導体パッケージであっても、第二の半導体素子２の電源端子と配線基板３の電源端子とを接続する金線２５、４５の長さを、従来のように第二の半導体素子２から配線基板３へ直接接続する場合に比べて、より短くすることができ、同様の効果を得ることができる。
【００３４】
図８に示す実施の形態は、配線基板３にセラミック基板を採用した場合の半導体パッケージの断面図である。
まず、第一の半導体素子１において、半導体素子を実装する主面上に金バンプ１６を形成する。次に、配線基板３の主面上に、第一の半導体素子１の接着が可能なように、絶縁性を有するシート状の熱硬化性樹脂（熱硬化性樹脂シート）Ｊ１を貼り付ける。配線基板３には第一の半導体素子１上の金バンプ１６と接続するためのパターンが形成され（図示せず）、そのパターン上の接合部表面には金メッキが施されており、電気的な接続が可能になっている。
【００３５】
次に、第一の半導体素子１上の金バンプ１６と配線基板３上のパターンを位置合わせし、加熱しながら押圧し接続させる。接続後、第一の半導体素子１の背面に、非導電性の接着剤を使用して導電層４を接着し、その後、導電層４上に第二の半導体素子２を接着する。
【００３６】
このようにして、配線基板３上への第一の半導体素子１の接続、第二の半導体素子２および導電層４の接着が完了した後に、第二の半導体素子２と配線基板３との間が、例えば金線２５、４５でのワイヤボンディングにより電気的に接続される。この電気接続の際に、第二の半導体素子２の電源端子と配線基板３の電源端子は、第一の半導体素子１の背面上に配置された導電層４を介して、金線２５、４５により接続される。
【００３７】
それぞれの半導体素子１、２と配線基板３との電気的な接続が完了した後に、低熱膨張性の封止樹脂を使用し、トランスファーモールドにより封止した。最後に各個片の大きさに切断して複数の半導体パッケージを完成させる。
【００３８】
このように配線基板３としてセラミック基板を使用した構成の半導体パッケージであっても、第二の半導体素子２の電源端子と配線基板３の電源端子とを接続する金線２５、４５の長さを、従来のように第二の半導体素子２から配線基板３へ直接接続する場合に比べて、より短くすることができ、同様の効果を得ることができる。
【００３９】
以上のように、本発明は半導体パッケージの形態によらず実施することが可能である。
また上記説明は、第一の半導体素子１、及び第二の半導体素子２の実施の形態に関して記載したものであるが、三個以上の半導体素子からなる半導体パッケージに適用しても何ら問題ない。
【産業上の利用可能性】
【００４０】
本発明の半導体パッケージは、簡単な構造で、積層された半導体素子の電源端子と配線基板の電源端子との接続に対して、高い信頼性を得ることができ、積層された半導体素子への配線を安定して行うことができるもので、半導体素子が積層された構造で携帯電話やモバイル機器などの実装部品として使用される半導体パッケージ等に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態の半導体パッケージの第１構成例を示す構造斜視図
【図２】同実施の形態の半導体パッケージの第１構成例を示す断面図
【図３】同実施の形態の半導体パッケージの第２構成例を示す構造斜視図
【図４】同実施の形態の半導体パッケージの第２構成例を示す断面図
【図５】同実施の形態の半導体パッケージの第３構成例を示す構造斜視図
【図６】同実施の形態の半導体パッケージの第４構成例を示す構造斜視図
【図７】同実施の形態の半導体パッケージの第５構成例を示す断面図
【図８】同実施の形態の半導体パッケージの第６構成例を示す断面図
【図９】従来の半導体パッケージの構成例を示す断面図
【符号の説明】
【００４２】
１    第一の半導体素子
２    第二の半導体素子
３    配線基板
４、４ａ、４ｂ    導電層
１５、２５、４５、４６    （電気接続用の）金線
１６    （電気接続用の）金バンプ
Ｊ１    熱硬化性樹脂（熱硬化性樹脂シート）
ＲＴ１    リード端子
【図１】
2007158319.tif 000003
【図２】
2007158319.tif 000004
【図３】
2007158319.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007158319.tif 000009
【図８】
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【図９】
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