(57)【要約】【課題】     高電圧ストレスによりパッシベーション膜が劣化しない窒化物半導体素子を提供する。【解決手段】    ＨＦＥＴのパッシベーション膜６上に、少なくともゲート−ドレイン間の一部領域を覆いドレイン電極４に接続される半絶縁膜７を設ける。パッシベーション膜を薄く形成することにより高電界によって発生したホットエレクトロン９を半絶縁膜７を介してドレイン電極に排出する。【選択図】    図１
2007048866.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体のヘテロ接合を有する構造体と、
前記構造体の上に設けられたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間において直接もしくは絶縁膜を介して前記構造体の上に設けられたゲート電極と、
前記構造体と前記ゲート電極の上に延在して設けられた第１の絶縁膜と、
前記第１の絶縁膜上の前記ゲート電極と前記ドレイン電極との間の領域の少なくとも一部に設けられ、前記ドレイン電極と電気的に接続された第１の半絶縁膜と、
を備えたことを特徴とする窒化物半導体素子。
【請求項２】
前記第１の半絶縁膜は、前記第１の絶縁膜上の前記ソース電極と前記ドレイン電極との間の領域に設けられ、前記ソース電極にも電気的に接続されたことを特徴とする請求項１記載の窒化物半導体素子。
【請求項３】
前記第１の半絶縁膜は、前記第１の絶縁膜上の前記ゲート電極と前記ドレイン電極との間の全領域に設けられ、前記ゲート電極にも電気的に接続されたことを特徴とする請求項１記載の窒化物半導体素子。
【請求項４】
前記半絶縁膜の上に設けられた第２の絶縁膜と、  
前記第２の絶縁膜の上に設けられ、前記ソース電極または前記ドレイン電極に接続されたフィールドプレート電極と、
をさらに備えたことを特徴とする請求項１〜３いずれか１つに記載の窒化物半導体素子。
【請求項５】
前記半絶縁膜は、ポリシリコン、酸化シリコン、窒化シリコン及び酸化チタンよりなる群から選択されたいずれかからなることを特徴とする請求項１〜４いずれか１つに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子の構造に関し、特に、ヘテロ構造を用いたヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗（ＲＯＮ）などの特性が求められる。そして、これら耐圧とオン抵抗（ＲＯＮ）との間には、素子材料で決まるトレードオフの関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（以下、Ｓｉ）の限界近くまで、低オン抵抗（ＲＯＮ）化が実現されるようになってきた。オン抵抗（ＲＯＮ）をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム（以下、ＧａＮ）や窒化アルミニウムガリウム（以下、ＡｌＧａＮ）などの窒化物半導体や炭化珪素（以下、ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗（ＲＯＮ）を下げることが可能となる。
【０００３】
窒化物半導体を用いた素子として、ヘテロ構造を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistor）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ヘテロ界面の歪によるピエゾ分極によって発生する高電子濃度により、低オン抵抗を実現している。このため、従来より高出力の高周波デバイスとして注目されていた。
【０００４】
例えば、特許文献１には、ヘテロ接合を含むIII族窒化物半導体からなるＨＦＥＴについて記載されている。特許文献１の図１に記載されるＨＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には、半導体層からなるバッファ層１１が形成されている。このバッファ層１１上に、ＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮバリア層（文献中には電子供給層と記載）１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に、電界制御電極５を有しショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ２膜２２が設けられている。電界制御電極５の直下にはこのＳｉＮ膜２１およびＳｉＯ２膜２２が設けられている。電界制御電極５は、ニッケル（Ｎｉ）やアルミニウム（Ａｌ）などの金属材料で形成され、これに独立して制御電圧を印加することで、コプラス現象を低減させている。「コプラス」とは、ピエゾ分極によりＡｌＧａＮ層表面に大量の負電荷が発生することをいい、これによって交流動作時素子特性に影響を与えるものである。
【０００５】
先に述べたＧａＮなどの窒化物半導体な有する高耐圧、低オン抵抗（ＲＯＮ）の性質を期待して、上記ＨＦＥＴを横型パワー半導体として利用する場合には以下のような問題点がある。  
確かに、ＧａＮなどの窒化物半導体素子はＳｉの１０倍もの臨界電界を有することで、高耐圧と低オン抵抗（ＲＯＮ）を実現している。パワー半導体として素子に高電界が印加されると、横型素子では表面保護膜（以下、パッシベーション膜と称する）にも高電界が印加されることになる。通常、ワイドバンドギャップ半導体と絶縁体の臨界電界の差は小さく、伝導帯バンド不連続も小さい。このため、特許文献１の図１に表すような横型素子に高電圧を印加すると、ＧａＮチャネル層１２とＡｌＧａＮバリア層１３の界面に形成されるチャネルを走行する電子がホットエレクトロンとなり、パッシベーション膜（図１においては、ＳｉＯ２膜２２）中に飛び込む。膜中に電子が飛び込むことで膜質が劣化し、パッシベーション膜の絶縁性は低下する。さらに、膜中に飛び込んだ電子がパッシベーション膜中に留まり固定電荷となると、チャネルの電子濃度が低下しオン抵抗（ＲＯＮ）が増加してしまうだけでなく、高電圧印加時の電荷分布が変化し、耐圧が低下してしまう。
【０００６】
ところで、高耐圧半導体素子の終端構造に半絶縁膜を用いることで、高耐圧を保持する技術は、従来より提案されていた。例えば、特許文献２には、抵抗性ショットキバリアフィールドプレート構造について記載されており、半絶縁膜としてチタン酸化物（ＴｉＯＸ）膜が用いられる。チタン酸化物（ＴｉＯＸ）膜の熱酸化時間を短くすることで不完全な酸化処理を行い、薄膜のシート抵抗を変化させている。  
一方、非特許文献１には、半絶縁ポリシリコン（ＳＩＰＯＳ：Semi-Insulating Polycrystalline Silicon）を用いたデバイスについて記載されており、ＳＩＰＯＳ堆積時の酸素ガス流量を変化させることで膜中の酸素含有量を変化させて、薄膜のシート抵抗を変化させている。
【特許文献１】特開２００４−２１４４７１号公報
【特許文献２】特開平２−１３０９５９号公報
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICE. VOL.38,NO.7,JULY 1991  "High-Voltage Planar Device Using Field Plate and Semi-Resistive Layers"
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、高電圧ストレスにより表面保護膜が劣化しない窒化物半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、
窒化物半導体のヘテロ接合を有する構造体と、
前記構造体の上に設けられたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間において直接もしくは絶縁膜を介して前記構造体の上に設けられたゲート電極と、
前記構造体と前記ゲート電極の上に延在して設けられた第１の絶縁膜と、
前記第１の絶縁膜上の前記ゲート電極と前記ドレイン電極との間の領域の少なくとも一部に設けられ、前記ドレイン電極と電気的に接続された第１の半絶縁膜と、
を備えたことを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【０００９】
本発明によれば、高電圧ストレスにより表面保護膜が劣化しない窒化物半導体素子を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。  
図１に表すＨＦＥＴは、ノンドープＧａＮチャネル層１上にノンドープＡｌＧａＮバリア層２が形成された構造体を有する。ＡｌＧａＮバリア層２上にはオーミック電極であるソース電極３とドレイン電極４と、ＡｌＧａＮバリア層２とショットキー接合を形成するゲート電極５とが形成されている。そして、半導体表面とゲート電極５を覆うようにパッシベーション膜６が形成されている。パッシベーション膜６上のゲート電極５とドレイン電極４間の領域には半絶縁膜７が形成され、ドレイン電極４に接続されている。パッシベーション膜６および半絶縁膜７を覆うように絶縁膜８が形成されている。
【００１１】
図１に表すＧａＮ−ＨＦＥＴに高電圧を印加すると、ゲート電極５とドレイン電極４間に高電界が加わる。この高電界によってパッシベーション膜６に向かって飛び出したホットエレクトロン９は、パッシベーション膜６上に形成される半絶縁膜７へと飛び込む。半絶縁膜７は高抵抗ではあるが電子を走行させることができるので、飛び込んだホットエレクトロン９はドレイン電極４へと排出される。  
このように、パッシベーション膜７へと飛び込んだ電子が膜中で固定電荷とならないため、安定した動作が実現できる。  
半絶縁膜７は、例えば、そのシート抵抗が１０ＭΩ／□以上であることが望ましい。シート抵抗がこれよりも低いと半絶縁膜が電極として働いてしまい、耐圧が低下してしまうからである。
【００１２】
このような半絶縁膜７の材料としては、例えば、ポリシリコン（多結晶シリコン）を用いることができる。この場合、抵抗値が高くなるように不純物をドープする。また、半絶縁膜７の材料として、酸化物、窒化物、フッ化物、あるいはこれらの混合体などを用いることも可能である。より具体的には、酸化シリコン（ＳｉＯＸ）や窒化シリコン（ＳｉＮＸ）や酸化チタン（ＴｉＯＸ）等を用いることができる。これらは、多結晶状態でも非晶質状態でもよい。
例えば、酸化シリコンや酸化チタンの場合、酸素の含有量を調整することにより、その導電率を制御できる。より具体的には、例えば、ＣＶＤ法により酸化シリコンを形成する際に、シリコン原料ガスと酸素含有ガスとの比率を適宜調整することにより、形成される酸化シリコン中の酸素の含有量を調整できる。一般的には、ＳｉＯ２のような化学量論的な組成を与えた場合には、絶縁性を示すのに対して、例えば、ＳｉＯｘにおける組成比ｘを２よりも小さくすることにより抵抗率が低下し、半絶縁性を与えることができる。窒化物や窒化酸化物、フッ化物などについても同様である。すなわち、窒化シリコンなどの窒化物の場合には、窒素の含有量を調整することにより、その導電率を制御できる。  
また、例えば、これら酸化物、窒化物、フッ化物などに対してプラズマなどを照射して損傷を与えることにより、半絶縁性とすることも可能である。
【００１３】
また、発生したホットエレクトロン９が確実に半絶縁膜７飛び込むように、パッシベーション膜６の膜厚は数ナノメータ程度の厚さとすることが望ましい。パッシベーション膜６を薄く形成することで、トンネル効果が起こり電子は速やかに半絶縁膜７へと抜けていく。なお、この電子が半絶縁膜７を通り越して絶縁膜８へと至らないよう、半絶縁膜７の膜厚は数１０ナノメータ以上の厚さとすることが望ましい。
【００１４】
図２は、本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、半絶縁膜２１が短く、ゲート−ドレイン間のドレイン側にのみ形成されている点である。電子が加速されて大きなエネルギーを持つようになるのはドレイン側であるため、半絶縁膜２１はドレイン側にのみ形成されていてもホットエレクトロンを効率的に排出できる。また、このように半絶縁膜２１をゲート電極５からやや遠ざけることにより、これらの間に高電界が印加されることを防止できる。
【００１５】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００１６】
図３は、本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、半絶縁膜３１がソース電極３まで伸びて、ソース電極３に接続されている点である。ソース−ドレイン間に電圧が印加されると、ソース−ドレイン間に接続される半絶縁膜３１によってこの間の電界分布は強制的に平坦にされる。このため、ゲート電極５の端部やドレイン電極４の端部に電界集中が起こらなくなる。電界集中による耐圧の低下を押さえ、高耐圧を維持することが可能となる。なお、半絶縁膜３１のシート抵抗を調整することにより、ソース−ドレイン間でリークが生ずることを防止できる。
【００１７】
本図に表すＨＦＥＴにおいて、オン状態とオフ状態の電流比は１０５以上、電圧比は１００程度であることから、オン状態とオフ状態の抵抗費は１０７以上となる。このため、半絶縁膜３１の抵抗値を素子のオン抵抗（ＲＯＮ）の１０７倍以上、すなわちシート抵抗に換算した場合に１００ＭΩ／□以上とすることで、半絶縁膜を介して発生するリーク電流を抑えることができる。
【００１８】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００１９】
図４は、本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図３に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図３に表すＨＦＥＴと異なる部分は、半絶縁膜４１の一端がソース電極３ではなくゲート電極５に接続されている点である。第２の実施の形態に関して前述したように、素子の耐圧を決めているのはゲート−ドレイン間の電界分布であるため、この領域での電界分布が平坦になれば高耐圧を保つことができるからである。また、この場合も、半絶縁膜４１のシート抵抗を調整することにより、ゲート−ドレイン間でリークが生ずることを防止できる。
【００２０】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００２１】
図５は、本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、半絶縁膜が２つ形成されている点である。詳しくは、ゲート−ドレイン間のドレイン側に設けられドレイン電極４に接続される第１の半絶縁膜５１と、ゲート−ドレイン間のゲート側からゲート電極５、ゲート−ソース間を覆ってソース電極３に接続される第２の半絶縁膜５２とが設けられている。素子に高電圧が印加されて、アバランシェ降伏（avalanche breakdown）が起こるとホール５３、エレクトロン５４ペアが発生し、電界により加速されて半導体層を飛び出す。このとき、エレクトロン５４は第１の半絶縁膜５１に飛び込みドレイン電極４へと排出され、ホール５４は第２の半絶縁膜５２に飛び込みソース電極３へと排出される。このように、ホール排出用の半絶縁膜を設けることで、アバランシェ高電界でなだれ的に増殖するホール５３、エレクトロン５４ペアによる素子破壊を防止することができる。また、このように半絶縁膜を２つに分けることにより、ソース−ドレイン間でリークが生ずることも確実に防止できる。
【００２２】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００２３】
図６は、本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、ソース電極３に接続されるフィールドプレート電極６１が新たに設けられた点である。図中に電気力線を例示したように、ゲート電極５の端部には電界が集中する。フィールドプレート電極６１によってこのゲート電極５の端部を覆うことにより、電界集中を抑制し高耐圧を実現することができる。これにより、ホットエレクトロンの発生を抑制し、半絶縁膜７によるホットエレクトロンの排出効果と相まって、さらに高耐圧化することができる。
【００２４】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００２５】
図７は、本発明の第７の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図６に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるＨＦＥＴが図６に表すＨＦＥＴと異なる部分は、半絶縁膜７１がゲート−ドレイン間領域のドレイン側のみを覆っている点である。フィールドプレート６１に覆われた領域（図中に符号ａで表した領域）では、電界が緩和される。したがって、高電界となるのはフィールドプレート６１端部からドレイン電極４までの領域（図中のｂで表した領域）となり、ホットエレクトロンはこの領域（領域ｂ）内で主に発生する。このため、半絶縁膜７１は、少なくともフィールドプレート電極６１とオーバーラップするように形成されることが望ましい。このような構造とすることで、発生したホットエレクトロンを漏れなくドレイン電極４へと排出することができる。
【００２６】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００２７】
図８は、本発明の第８の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図７に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図７に表すＨＦＥＴと異なる部分は、ドレイン電極４に接続される第２のフィールドプレート電極８１が新たに設けられた点である。フィールドプレート電極６１によってゲート電極端部の電界集中は緩和されるが、図中に電気力線を例示したように、ドレイン電極４の端部には依然として電界が集中してしまう。第２のフィールドプレート電極８１によってこのドレイン電極４の端部を覆うことにより、電界集中を抑制し高耐圧を実現することができる。
【００２８】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００２９】
図６〜図８に表したＨＦＥＴにおいて、フィールドプレート電極６１をソース電極３に接続した形態を例に説明したが、素子の耐圧はゲート−ドレイン間の電界で決まることから、フィールドプレート電極６１をゲート電極５に接続しても実施可能である。
【００３０】
図９は、本発明の第９の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図８に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図８に表すＨＦＥＴと異なる部分は、半絶縁膜９１がソース電極３まで伸びて、ソース電極３に接続されている点である。ちょうど、図３に表すＨＦＥＴにフィールドプレート電極６１と第２のフィールドプレート電極８１を追加した構造となっている。図３のＨＦＥＴの説明で記載したように、半絶縁膜９１をソース電極３とドレイン電極４に接続することによって、ゲート−ドレイン間の電界分布を平坦にすることができる。しかし、半絶縁膜９１は高抵抗であるため、平坦な電界分布に達するまでの緩和時間が長くなってしまう。このため、瞬間的に電界集中が起こり、アバランシェ降伏が起きて、素子が破壊されてしまうことがある。これに対して、フィールドプレート電極６１と第２のフィールドプレート電極８１を設けることで、瞬間的な電界集中を抑制し安定した高耐圧を実現することができる。
【００３１】
図９に表したＨＦＥＴにおいて、半絶縁膜９１をソース電極３とドレイン電極４に接続した形態を例に説明したが、素子の耐圧はゲート−ドレイン間の電界で決まることから、半絶縁膜９１をゲート電極５とドレイン電極４に接続しても実施可能である。  
また、同様の理由でフィールドプレート電極６１に関しても、ゲート電極５に接続しても実施可能である。
【００３２】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００３３】
図１０は、本発明の第１０の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴが図１に表すＨＦＥＴと異なる部分は、ゲート電極５とＡｌＧａＮバリア層２の間にゲート絶縁膜１０１が形成されていることである。これによって、ＭＩＳ（Metal Insulator Semiconductor）ゲート構造となる。ＭＩＳゲートとすることで、ゲートリーク電流が小さくなり、ゲート駆動回路の負荷が低減される。  
図２〜９に表すＨＦＥＴにＭＩＳゲート構造を適用することも、もちろん可能である。
【００３４】
本実施形態においても、第１の実施形態と同様の効果が得られる。すなわち、高電界によって加速されたホットエレクトロンがＨＦＥＴの表面パッシベーション膜上に形成される半絶縁膜に飛び込む。この半絶縁膜をドレイン電極に接続して、飛び込んだ電子の排出を行う。この結果、パッシベーション膜中に停滞する電子による不具合を解消できるので、安定した動作が期待でき、信頼性の高い窒化物半導体素子を実現できる。
【００３５】
これらのＨＦＥＴは電源用途に限らず、高周波窒化物デバイスとしても実施可能である。通信用途で用いられる場合でも高電圧を印加して高出力を得ることができるので、本発明を用いることにより、高耐圧なデバイスが提供できて効果的である。
これまで、本発明の第１〜第１０の実施の形態について説明してきたが、本発明はこれらの実施の形態の限りではない。それぞれの実施の形態を組み合わせることも可能であるし、当業者が適宜設計変更したものも本発明の要旨を含む限り本発明の範囲に包含される。
【００３６】
例えば、バリア層としてノンドープのＡｌＧａＮ層を用いて説明してきたが、ｎ型ＡｌＧａＮ層を用いても実施可能である。  
また、ＡｌＧａＮ／ＧａＮの組み合わせを用いて説明してきたが、ＧａＮ／窒化インジウムガリウム（ＩｎＧａＮ）や窒化アルミニウム（ＡｌＮ）／ＡｌＧａＮなどの組み合わせにおいても実施可能である。  
また、リセスゲート構造のＨＦＥＴに適用することもできる。
【００３７】
図１〜１０のＨＦＥＴにおいては基板を図示していないが、サファイア基板やＳｉＣ基板、Ｓｉ基板、ＧａＮ基板のいずれでも実施可能であり、特に基板材料に限定されるものではない。基板の絶縁性や導電性、さらにはその導電型にも限定されない。
フィールドプレート構造に関しても、１段の場合のみを説明してきたが、多段のフィールドプレート構造としてもよい。
【００３８】
一般的にワイドバンドギャップ半導体は高電界を印加することが可能であるが、絶縁膜との伝導帯バンド不連続が小さいために、絶縁膜へのホットエレクトロン注入が起きやすい。このため、本発明の構造は、シリコンカーバイド（ＳｉＣ）やダイアモンドなどのワイドバンドギャップ半導体を用いた横型素子や縦型素子の終端構造などでも実施可能である。
【００３９】
また、本発明の実施の形態にかかるＨＦＥＴのゲート−ドレイン間の構造が横型のショットキ・バリア・ダイオード（ＳＢＤ：Shottky Barrier Diode）の構造であることから、スイッチング素子に限らず横型ＳＢＤとしても実施可能である。  
さらに、ユニポーラ素子に限らず、ＰＩＮ（P-Intrinsic-N Diode）ダイオードやＭＩＳＦＥＴのドレイン側にｐ層を設けたＩＧＢＴ（Insulated Gate Bipolar Transistor）などのバイポーラ素子においても、横型素子であれば実施可能である。
【００４０】
なお、本明細書において「窒化物半導体」とは、ＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図２】本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図３】本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図４】本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図５】本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図６】本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図７】本発明の第７の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図８】本発明の第８の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図９】本発明の第９の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図１０】本発明の第１０の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【符号の説明】
【００４２】
１    ＧａＮチャネル層
２    ＡｌＧａＮバリア層
３    ソース電極
４    ドレイン電極
５    ゲート電極
６    パッシベーション膜
７、２１、３１、４１、５１、５２、７１、９１    半絶縁膜
８    絶縁膜
６１、８１      フィールドプレート電極
１０１  ゲート絶縁膜
【図１】
2007048866.tif 000003
【図２】
2007048866.tif 000004
【図３】
2007048866.tif 000005
【図４】
2007048866.tif 000006
【図５】
2007048866.tif 000007
【図６】
2007048866.tif 000008
【図７】
2007048866.tif 000009
【図８】
2007048866.tif 000010
【図９】
2007048866.tif 000011
【図１０】
2007048866.tif 000012