(57)【要約】【課題】シリコン半導体結晶を用いたＭＯＳ型ＦＥＴを製作する際に、界面準位密度を再現よく大幅に低減させる製造方法を提供すること。特に、シリコン結晶主表面として通常用いられる（１００）面以外の（１１１）面にも有効な製造方法を提供すること。【課題を解決するための手段】ＭＯＳ型ＦＥＴを製作する工程で、半導体基板と該基板主表面に、少なくとも絶縁膜と多結晶シリコン膜を堆積した構造において、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素（Ｆ）を存在させ、かつ、その半導体基板に対して水素（Ｈ２）ガスを含む雰囲気において所望条件のアニール処理を行なうことで、従来のＣＭＯＳデバイスを製作する上で性能の劣化原因となっていた界面準位密度を著しく低減でき、優れた電界効果移動度特性が実現できる。また、この方法は、半導体基板結晶面としては、通常用いられる (１００)結晶面とそれ以外の（１１１）や（１１０）面にも適用可能である。 【選択図】  図１
2007048882.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と該基板主表面に少なくとも絶縁膜を堆積した構造において、該界面もしくは表面にフッ素を含有させ、さらに水素ガスを含む雰囲気中において所望条件でアニール処理を施して製造された半導体デバイス（装置）およびその製造方法。
【請求項２】
請求項１において、アニール処理は、温度約４００〜５００℃、時間１２０分以上３００分以下とする。
【請求項３】
請求項１、２において、半導体基板がシリコン結晶であり、かつその主表面の面方位が(１００)もしくは(１１０)もしくは(１１１)とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ(相補型ＭＯＳＦＥＴ)デバイスなど、ＭＯＳ型ＦＥＴを製作する上で電気特性（特に電界効果移動度特性）の劣化原因となる界面準位密度を低減する方法、ならびにこの方法を用いて製作したＭＯＳ型半導体デバイス（装置）に関するものである。
本発明の製造方法は、半導体基板と該基板主表面に、少なくとも絶縁膜と多結晶シリコン膜を堆積した構造において、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素（Ｆ）を存在させ、かつ、その半導体基板に対して水素（Ｈ２）ガスを含む雰囲気において所望条件のアニール処理を行なうことを特徴とする。また本発明により、ＭＯＳ型ＦＥＴを製作する上で性能の劣化原因となる界面準位密度が低減された界面特性を有し、優れた電界効果移動度特性を有することが可能になる。
【背景技術】
【０００２】
シリコン（Ｓｉ）半導体素子、特にＭＯＳ型ＦＥＴの電界効果移動度は、該FETの動作速度や雑音特性に大きく影響を及ぼすことが知られている。また、該移動度特性を決定付ける大きな要因として、シリコン半導体基板と絶縁膜との界面に生じる界面準位によるキャリアのトラップ（捕獲）が挙げられる(非特許文献１)。
【０００３】
この問題を解決するために、通常の製作工程では絶縁膜を堆積した半導体基板を水素（Ｈ２）ガス雰囲気中でアニール処理を行って該界面準位の低減を図っているが、その処理が比較的短時間(例えば３０分程度)であり(非特許文献２、３)、該界面準位低減のためのアニール時間の制御や該界面準位密度を的確に制御・低減する手法の報告はなかった。
【０００４】
また、イオン打ち込みと熱拡散法を用いてシリコン半導体界面にフッ素（Ｆ）を含有させることで、シリコン半導体基板と絶縁膜の界面にフッ素（Ｆ）をトラップ（捕獲）させる方法も知られている(非特許文献４)。
【０００５】
しかしながら、上記従来方法は、該界面準位密度の低減を的確に制御するために設定した水素（Ｈ２）ガス雰囲気中のアニールと併用しようという試みはなかった(非特許文献４)。
【０００６】
また、該従来手法で用いられたシリコン半導体基板主表面は(１００)面だけで、（１１１）面はなかった（非特許文献４）。
【非特許文献１】Ｓｕｒｆａｃｅ  Ｓｏｃｉｅｔｙ，ｖｏｌ．１３２，ｐｐ．４２２−４５５（１９８３）．，Ｉｎｔｅｒｆａｃｅ  Ｓｔａｔｅｓ  ａｔ  ｔｈｅ  ＳｉＯ２−Ｓｉ  Ｉｎｔｅｒｆａｃｅ
【非特許文献２】Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ，ｖｏｌ．１２６，ｐｐ．１２２−１３０（１９７９）．，Ｔｈｅ  Ｒｏｌｅ  ｏｆ  Ｈｙｄｒｏｇｅｎ  ｉｎ  ＳｉＯ２  Ｆｉｌｍｓ  ｏｎ  Ｓｉｌｉｃｏｎ
【非特許文献３】Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，ｖｏｌ．４８，ｐｐ．７２３−７７３（１９７７）．，Ａｎｎｅａｌｉｎｇ  ｏｆ  ｓｕｒｆａｃｅ  ｓｔａｔｅｓ  ｉｎ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ−ｓｉｌｉｃｏｎ−ｇａｔｅ  ｃａｐａｃｉｔｏｒｓ
【非特許文献４】Ｊａｐａｎ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，ｖｏｌ．２８，ｐｐ．１０４１−１０４５（１９８９）．，Ｉｍｐｒｏｖｅｍｅｎｔ  ｏｆ  ＳｉＯ２／Ｓｉ  Ｉｎｔｅｒｆａｃｅ  Ｐｒｏｐｅｒｔｉｅｓ  Ｕｔｉｌｉｚｉｎｇ  Ｆｌｕｏｒｉｎｅ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ  ａｎｄ  Ｄｒｉｖｅ−ｉｎ  Ｄｉｆｕｓｉｏｎ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このような問題に鑑みてなされたもので、ＭＯＳ型ＦＥＴを製作する上で性能の劣化原因となる界面準位密度を低減させ、良好な界面を形成する方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
すなわち、本発明の第１は、上記目的を達成するために、イオン打ち込みと熱拡散法を用いて、半導体界面もしくは表面にフッ素（Ｆ）を存在させ、かつ、その半導体基板に対して水素（Ｈ２）ガス雰囲気において所望条件のアニール処理を行なうことを特徴とする。
【０００９】
また、本発明の第２は、該アニールを１０％下（たとえば４％程度）の水素（Ｈ２）を含有した窒素（Ｎ２）ガス雰囲気において、６０分以上３００分以下の時間、温度約４００〜５００℃で処理することを特徴とする。
【００１０】
本発明の第３は、シリコン半導体基板結晶主表面としては、通常用いられる (１００)面に加えて（１１１）や（１１０）面に適用することを特徴とする。
【発明の効果】
【００１１】
本発明は、ＭＯＳ型ＦＥＴを製作する工程でフッ素（Ｆ）を半導体界面もしくは表面に拡散させることで、半導体基板と該基板主表面に堆積した絶縁膜との界面で発生するシリコン未結合手（シリコン・ダングリングボンド）を終端できる。さらに、半導体製作工程終了後に水素（Ｈ２）ガス雰囲気におけるアニールを行ない、該半導体界面に水素（Ｈ２）原子を供給することで、結合エネルギーの違いによって該フッ素（Ｆ）の拡散のみでは終端しきれず残存している該シリコン未結合手を終端できる。これによって、本発明の製造方法は、ＭＯＳ型ＦＥＴを製作する上で性能の劣化原因となっていた界面準位密度を著しく低減できるので、これらの半導体デバイスの動作速度の向上や雑音特性の向上、さらに特性不良率の向上等を実現するための好適な方法である。
【発明を実施するための最良の形態】
【００１２】
ＣＭＯＳ(相補型ＭＯＳＦＥＴ)デバイスの半導体基板１１としてはシリコンが好ましい。該シリコン基板の主表面の結晶方位には特に制限なく、通常の半導体素子形成に用いられる(１００)面以外に(１１０)面や(１１１)面などを用いることができる（図1(ａ)）。
【００１３】
該半導体基板１１上に形成する絶縁膜１２はシリコン酸化膜（ＳｉＯ2）が好ましい。該絶縁膜１２の形成方法については特定しない。また絶縁膜１２の厚みに制限はないが、通常用いられる５ｎｍから２００ｎｍの範囲が好ましい（図1(ａ)）。
【００１４】
該絶縁膜１２上にゲート電極膜１３を堆積させる。該膜の形成方法に特に制限はないが、減圧化学堆積（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ)法等を用いて多結晶シリコン電極膜１３を形成することが好ましい。また、該電極膜１３の厚みに特に制限はない。
【００１５】
該ゲート電極膜１３上に、熱処理工程によってゲート酸化膜（シリコン酸化膜（ＳｉＯ2）１４を形成することが望ましい。該酸化膜１４を形成することによって、この後に行うイオン注入工程で発生する注入イオンによる界面近傍でのダメージの発生(多結晶シリコンの構成元素であるＳｉやＯが所定位置から抜け出た結晶欠陥の発生）を軽減することが可能になる。
【００１６】
該ゲート酸化膜１４上にホトリソグラフイ法を用いて、ＭＯＳ型ＦＥＴのゲート領域にホトレジストの開口部を形成する（図示なし）。該開口部に、イオン打ち込み法によって、フッ素（Ｆ）を注入し、該ゲート電極膜１３内にフッ素（Ｆ）の存在領域１５を形成する（図１（ｂ））。該イオン打ち込み法の条件は、該絶縁膜１２、該ゲート電極膜１３および該酸化膜１４の厚さに応じて加速電圧やドーズ量等を最適値に設定するのが好ましい。このときの最適値とは、イオン打ち込みするフッ素（Ｆ）が該シリコン基板１１の表面ならびに界面に到達せず該ゲート電極膜１３内に存在する条件である。
【００１７】
この後、ＣＭＯＳのゲート、ソースならびにドレイン電極の形成等の半導体素子製作工程を実施後（図示なし）、窒素（Ｎ２）ガス雰囲気中で熱処理工程を行ない、該ゲート電極膜１３内に存在するフッ素（Ｆ）を半導体界面方向まで拡散させる（図１（ｃ））。熱処理工程での温度は９００℃から１０００℃程度がもっとも好ましい。また熱処理工程の時間に制限はないが、該ゲート電極膜１３内のフッ素（Ｆ）が半導体界面に到達するのに十分な時間（たとえば２０〜３０分間）がもっとも好ましい。
【００１８】
該熱処理工程によって、該半導体基板１１と該絶縁膜１２との界面に存在する界面準位の数が、界面準位の発生源であるシリコン（Ｓｉ）ダングリングボンド（Ｓｉの未結合手）がフッ素（Ｆ）と結合することによって、低減される。
【００１９】
この後、標準的なＣＭＯＳ製作工程によって、絶縁膜堆積、コンタクトホール形成、配線形成等を行なう（図示なし）。このとき、配線材料は特定しない。
【００２０】
該配線形成後、水素（Ｈ２）＋窒素（Ｎ２）ガス雰囲気中でアニールを行なう。このときの水素（Ｈ２）濃度は１０％以下が好ましい（たとえば約４％）。アニール時間は６０分以上、最も望ましいのは１２０分以上３００分以下で温度は約４００〜５００℃が好ましい（たとえば４００℃）。この工程は、上記に記載した窒素（Ｎ２）ガス雰囲気中での熱処理工程で、結合エネルギー等の関係で、フッ素（Ｆ）とは終端できずに残存しているシリコンダングリングボンド（Ｓｉの未結合手）が水素（Ｈ２）と終端することで、界面準位がさらに低減される効果をもたらす。
【実施例１】
【００２１】
図２に沿って説明する。抵抗率約１Ω-ｃｍのｎ型シリコン基板結晶２１の主表面（１１１）を熱酸化して、約７３ｎｍの膜厚を有するシリコン酸化膜（ＳｉＯ２膜）２２を形成する。
【００２２】
該シリコン酸化膜２２上に、減圧化学堆積（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でゲート電極となる多結晶シリコン２３を約３００ｎｍ堆積し、次いでリン（Ｐ）を拡散して該多結晶シリコン２３の抵抗値を下げる。
【００２３】
次いで該多結晶シリコン２３を熱酸化して、膜厚約２２０ｎｍの多結晶シリコン酸化膜（ＳｉＯ２膜）２４を形成する。なお、該シリコン酸化膜２４は、後述のイオン注入時に多結晶シリコン２３中に発生する結晶欠陥などを軽減する役割をなす。
【００２４】
該シリコン基板２１上のＣＭＯＳゲート領域に相当する多結晶シリコン層２３内に、イオン打ち込み法によって、フッ素（Ｆ）を注入し、フッ素（Ｆ）存在領域２５を形成する（図２（ｂ））。このときのフッ素（Ｆ）イオン打ち込み条件は、加速電圧１５０ｋｅＶでドーズ量４×１０１５ｃｍ−２である。
【００２５】
ＣＭＯＳのゲート、ソースおよびドレイン領域形成後、窒素（Ｎ２）ガス雰囲気中で約１０００℃、２０分間の熱処理工程を行ない、該多結晶シリコン層２３内に存在するフッ素（Ｆ）を該シリコン酸化膜（ＳｉＯ２膜）２２とシリコン基板結晶２１との界面に拡散させる（図２（Ｃ））。
【００２６】
この後、該ウエハ上に、標準的なＣＭＯＳ製作工程によって、絶縁膜堆積、コンタクトホール形成、配線形成を行なう。
【００２７】
該配線形成後、水素（Ｈ２）＋窒素（Ｎ２）ガス雰囲気中で約４００〜５００℃（たとえば４００℃）で、４時間３０分のアニールを行なう。このとき水素（Ｈ２）濃度は約４％である。
【００２８】
図３には水素（Ｈ２）＋窒素（Ｎ２）ガス雰囲気でのアニール処理時間が異なるＭＯＳデバイスの電界効果移動度対ゲート電圧特性を示す。アニール処理時間が０分、１時間３０分、３時間、４時間３０分の場合、アニール処理を長時間施すほど該移動度の値が増加し、界面特性が向上していることがわかる。
【００２９】
該ＭＯＳデバイスの界面準位密度をチャージポンピング法で評価したところ、２．７４×１０１０ｃｍ−２ｅＶ−１であった。
「比較例１」
【００３０】
実施例１とは、以下の２工程のみが異なる工程・条件でＭＯＳデバイスを作製した。
すなわち、（１）イオン打ち込みフッ素（Ｆ）領域２５が存在しない。（２）配線形成後水素（Ｈ２）＋窒素（Ｎ２）ガス雰囲気中でのアニールを実施しない。
【００３１】
該ＭＯＳデバイスの界面準位密度をチャージポンピング法で評価したところ、３．４０×１０１１ｃｍ−２ｅＶ−１となり、実施例１の界面準位密度よりも約１桁近く多かった。
これは、実施例１と比較して半導体界面での欠陥が多く、界面状態が劣っていることを意味している。
「比較例２」
【００３２】
実施例１とは、以下の１工程のみが異なる工程・条件でＭＯＳデバイスを作製した。
すなわち、（１）イオン打ち込みフッ素（Ｆ）領域２５が存在しない。
【００３３】
該ＭＯＳデバイスの界面準位密度をチャージポンピング法で評価したところ、５．９５×１０１０ｃｍ−２ｅＶ−１となり、実施例１の界面準位密度よりも約２倍以上多かった。
【００３４】
これらの結果は、実施例１と比較して該半導体界面での結晶欠陥がより多く、界面状態が劣っていることを意味している。
【００３５】
図４は、「比較例１」と「比較例２」のＣＭＯＳデバイスの電界効果移動度のゲート電圧依存特性を示す。実施例１と比較して、「比較例１」と「比較例２」の電界効果移動度の値が低い。これは該半導体界面の界面準位にキャリアがトラップ（捕獲）されるために、移動度が劣化していることを意味している。
【００３６】
このように「比較例１」と「比較例２」から、実施例１で、ＣＭＯＳ半導体デバイスにおいて界面準位が大幅に低減され電界効果移動度の特性が飛躍的に改善できることが確認された。
【産業上の利用可能性】
【００３７】
本発明によれば、従来、ＣＭＯＳデバイスを製作する上で性能の劣化原因となっていた界面準位密度を著しく低減でき、優れた電界効果移動度特性が実現できる。これによって、シリコン半導体素子の動作速度の向上や雑音低減、誤動作発生確率の軽減が可能になり、集積回路やセンサ−の性能向上方法として利用価値が非常に高いシリコンデバイス製造方法を提供できる。
【図面の簡単な説明】
【００３８】
【図１】本発明の方法を示す。
【００３９】
【図２】実施例１として、シリコン半導体基板（１１１）面を用いたＭＯＳ型ＦＥＴの製作における、本発明に関する内容を示す。
【００４０】
【図３】実施例１から得られた、水素（Ｈ２）アニール処理時間の異なるＣＭＯＳデバイスの電界効果移動度対ゲート電圧特性を示す。
【００４１】
【図４】実施例１、ならびに「比較例１」と「比較例２」から得られた、電界効果移動度対ゲート電圧特性を示す。ここで、
【符号の説明】
【００４２】
１１．シリコン半導体基板
１２．ゲート絶縁膜（シリコン酸化膜ＳｉＯ２膜）
１３．多結晶シリコンゲート電極膜
１４．多結晶シリコンゲート電極酸化膜（ＳｉＯ２膜）
１５．多結晶シリコンゲート電極膜内フッ素存在領域
１６．半導体界面近傍フッ素存在領域
２１．シリコン半導体（１１１）面基板
２２．シリコン酸化膜（ＳｉＯ２膜）
２３．多結晶シリコンゲート電極膜
２４．多結晶シリコンゲート電極酸化膜（ＳｉＯ２膜）
２５．多結晶シリコンゲート電極膜内フッ素存在領域
２６．シリコン−ＳｉＯ２界面近傍フッ素存在領域
【図１】
2007048882.tif 000003
【図２】
2007048882.tif 000004
【図３】
2007048882.tif 000005
【図４】
2007048882.tif 000006