(57)【要約】【課題】低電位から高電位側に信号を伝えるレベルシフト回路を有する電力変換回路において、上下アームのアース間の電圧変化ｄＶ／ｄｔによる誤オン及び誤オフを防止できる信頼性の高い電力変換装置を提供する。【解決手段】主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置において、レベルシフト回路のセット側に２つの検知電圧レベルを設ける。【選択図】図２
2007330006.tif 000002
【特許請求の範囲】
【請求項１】
主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置であって、
セット側に２つの検知電圧レベルを設けたことを特徴とする電力変換装置。
【請求項２】
主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置であって、
セット側の抵抗は２つに分割され、第１のセット側抵抗とセット側の高耐圧MOSFETのドレインの接続点は、リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点とともに２つの入力に同時に信号が入った場合、出力を出さないロジックフィルタに接続され、
フリップフロップのセット側入力には、第２のセット抵抗の出力とロジックフィルタのセット側出力のＯＲが接続されていることを特徴とする電力変換装置。
【請求項３】
主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置であって、
セット側の抵抗は２つに分割され、第１のセット側抵抗とセット側の高耐圧MOSFETのドレインの接続点は、リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点とともに２つの入力に同時に信号が入った場合、出力を出さないロジックフィルタに接続され、
リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点は、さらにフィルタ回路に入力され、フィルタ回路の出力は第２のセット抵抗の出力とＡＮＤ回路の入力に接続され、
フリップフロップのセット側入力には、ＡＮＤ回路の出力とロジックフィルタのセット側出力のＯＲが接続されていることを特徴とする電力変換装置。
【請求項４】
主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置であって、
セット側の抵抗は２つに分割され、第１のセット側抵抗とセット側の高耐圧MOSFETのドレインの接続点は、リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点とともに２つの入力に同時に信号が入った場合、出力を出さないロジックフィルタに接続され、
リセット抵抗は２つに分割され、第２のリセット抵抗及び第２のセット抵抗は第２のロジックフィルタに入力され、
リセット側抵抗とリセット側の高耐圧ＭＯＳＦＥＴのドレインの接続点は、さらにフィルタ回路に入力され、フィルタ回路の出力は第２のロジックフィルタのセット側出力と
ＡＮＤ回路の入力に接続され、
フリップフロップのセット側入力には、ＡＮＤ回路の出力とロジックフィルタのセット側出力のＯＲが接続されていることを特徴とする電力変換装置。
【請求項５】
請求項２乃至４のいずれか一に記載の電力変換装置において、
上アームＩＣ，下アームＩＣ、及び、信号伝達用高耐圧ｎＭＯＳＦＥＴは、それぞれ別チップで構成されていることを特徴とする電力変換装置。
【請求項６】
請求項１乃至５のいずれか一に記載の電力変換装置において、
リセット側抵抗の和とセット側抵抗の比が２倍以上であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関し、特に、低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置に関する。
【背景技術】
【０００２】
近年、省エネルギー化を目的として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の半導体素子を用いてモータを制御することが行われている。特に、ＩＧＢＴ等の半導体素子の低価格化にともない、ＩＧＢＴ等によるモータ制御は、広く利用されている。
【０００３】
ところで、電力変換装置を構成する上アームＩＧＢＴのエミッタは、交流出力部に接続されている。このため、上アームＩＧＢＴは、主電源接地端子に対して電位的に浮動の状態で駆動される。
【０００４】
例えば、上アームＩＧＢＴがオン状態の場合には、主電源と同じ高電圧が加わる。このため、上アームＩＧＢＴを駆動するためには、マイコンの低電位から高電位に信号を伝える必要がある。
【０００５】
従来は、低電位から高電位に信号を伝えるために、フォトカプラが用いられてきた。しかしながら、フォトカプラは、発光素子として化合物半導体を使うため、高価であり、また、時間がたつと発光素子の発光強度が弱り動作しなくなるという問題があった。
【０００６】
このため、下アームから電位的に浮動な上アームに対して、駆動信号を送る手段としてレベルシフト回路を用いることが、例えば非特許文献１（三菱電機ＨＶＩＣシリーズカタログ４頁）に述べられている。レベルシフト回路は、発光素子を使わないため、安価であり、かつ、時間がたつと劣化するという問題がない。
【０００７】
【非特許文献１】三菱電機ＨＶＩＣシリーズカタログ４頁（http://www.           mitsubishichips.com/Japan/catalogue/pdf/power/hvic.pdf）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
非特許文献１に開示されているレベルシフト回路には、レベルシフト回路の抵抗出力とフリップフロップとの間に、ロジックフィルタＩＮＴＥＲＬＯＣＫが挿入されている。
【０００９】
ところで、ＩＧＢＴがオン，オフするときには、上下アームにおけるアース間の電圧が変化する。この電圧の時間変化ｄＶ／ｄｔにより、レベルシフト回路の高耐圧MOSFETのソース，ドレイン間容量Ｃｄｓには、ｄＶ／ｄｔ×Ｃｄｓの電流が流れる。この電流により、レベルシフト回路の抵抗に電圧が発生し、誤オンあるいは誤オフを引き起こす。ロジックフィルタＩＮＴＥＲＬＯＣＫは、これを防止するため、セット及びリセット両方に信号が発生している場合は、信号をフリップフロップに伝えないようにしている。
【００１０】
ここで、レベルシフト回路の高耐圧ＭＯＳＦＥＴのソース，ドレイン間容量Ｃｄｓがばらつき、例えばセット側の容量が大きい場合、ｄＶ／ｄｔが発生する場合がある。このとき、セット側に発生する電圧が大きいため、ロジックフィルタＩＮＴＥＲＬＯＣＫで誤セット信号を除去しきれず、上アームＩＧＢＴが誤ってオンする場合がある。
【００１１】
このとき、正規の信号により下アームＩＧＢＴがオンすると、上下アームＩＧＢＴが同時にオンする。この結果、短絡状態となるため、素子が破壊する可能性がある。
【００１２】
これを防止するためには、リセット側の抵抗値をセット側の抵抗値より大きくすれば良い。しかしながら、緩やかなｄＶ／ｄｔが発生している場合、ＨＩＮにオン信号が加わっても、ロジックフィルタで除去されてしまうため、上アームＩＧＢＴはオンできない。
【００１３】
本発明は、このように、上下アームにおけるアース間の電圧変化ｄＶ／ｄｔにより、電力変換装置が誤動作するのを防止することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の電力変換装置のうち代表的な一つは、主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームと低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置であって、セット側に２つの検知電圧レベルを設けたものである。
【発明の効果】
【００１５】
本発明によれば、信頼性の高い電力変換装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明は、主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームを有するモータ駆動装置に関わり、特に、低圧側回路から高圧側回路に制御信号を伝達するレベルシフト回路を有する電力変換装置に関するものである。以下、図面を参照しながら具体的な実施例を説明する。
【実施例１】
【００１７】
図１に本発明の第１の実施例を示す。
【００１８】
下アームＩＧＢＴ１には、並列にダイオード２が接続されている。上アームＩＧＢＴ３には、並列にダイオード４が接続されている。上アームＩＧＢＴ３のエミッタと下アームＩＧＢＴ１のコレクタは互いに接続されており、図示しないモータへ接続されている。
【００１９】
パルスの立ち上がり、及び、立下がりで短いパルスを発生させるパルス発生回路１０の出力は、立ち上がり（セット側）は高耐圧ＭＯＳＦＥＴ３０のゲートに、立ち下がり（リセット側）は高耐圧ＭＯＳＦＥＴ３１のゲートに入力されている。
【００２０】
高耐圧ＭＯＳＦＥＴ３１のドレインには、抵抗値Ｒｒｅｓｅｔを持つ抵抗１１が接続されている。抵抗１１の他の一方は、上アームゲート電源５に接続されている。また、抵抗１１の両端には、ツエナーダイオード１２が接続されている。
【００２１】
高耐圧ＭＯＳＦＥＴ３０のドレインには、抵抗値Ｒｓｅｔ１を持つ抵抗１３が接続され、さらに、抵抗値Ｒｓｅｔ２を持つ抵抗１４が接続されている。抵抗１４の他の一方は、上アームゲート電源５に接続されている。また、抵抗１３及び抵抗１４の両端には、ツエナーダイオード１５が接続されている。
【００２２】
抵抗１１と高耐圧ＭＯＳＦＥＴ３１のドレインの接続点は、ロジックフィルタ１６のリセット側入力に接続されている。抵抗１３と高耐圧ＭＯＳＦＥＴ３０のドレインの接続点は、ロジックフィルタ１６のセット側入力に接続されている。ロジックフィルタ１６のリセット側出力は、ＲＳフリップフロップ１８のリセット側入力に接続されている。
【００２３】
抵抗１３と抵抗１４の接続点とロジックフィルタ１６のセット側出力は、ＯＲ回路１７に入力され、さらにＯＲ回路１７の出力は、ＲＳフリップフロップ１８のセット側入力に接続されている。
【００２４】
ＲＳフリップフロップ１８の出力は、ｎＭＯＳＦＥＴ１９及びｐＭＯＳＦＥＴ２０のゲートに接続されている。ｎＭＯＳＦＥＴ１９及びｐＭＯＳＦＥＴ２０のドレインは、上アームＩＧＢＴ３のゲートに接続されている。
【００２５】
次に、本実施例における回路の動作を説明する。
【００２６】
パルス発生回路１０は、上アーム駆動信号が入力されると、高耐圧ＭＯＳＦＥＴ３０に短時間駆動パルスを発生させる。このとき、抵抗１３，１４に電圧が発生し、ロジックフィルタ１６のセット側入力に信号が伝わる。すると、ロジックフィルタ１６のセット側出力からＲＳフリップフロップ１８のセット側入力に信号が出力される。
【００２７】
このとき、ＲＳフリップフロップ１８の出力が“Ｌ”となり、ｐＭＯＳＦＥＴ２０がオンする。また、上アームＩＧＢＴ３のゲートには、上アームゲート電源５から電流が供給され、上アームＩＧＢＴ３はオンする。上アーム駆動信号がオフ指令となると、高耐圧
ＭＯＳＦＥＴ３１に短時間駆動パルスを発生させる。
【００２８】
このとき、抵抗１１に電圧が発生し、ロジックフィルタ１６のリセット側入力に信号が伝わる。すると、ロジックフィルタ１６のリセット側出力からＲＳフリップフロップ１８のリセット側入力に信号が出力される。このとき、ＲＳフリップフロップ１８の出力が
“Ｈ”となり、ｎＭＯＳＦＥＴ１９がオンし、上アームＩＧＢＴ３のゲートから電荷を引き抜き、上アームＩＧＢＴ３はオフする。
【００２９】
上下アームのアース間電圧が、時間とともに変化している場合、すなわち、ｄＶ／ｄｔが発生している場合は、Ｒｒｅｓｅｔ＞（Ｒｓｅｔ１＋Ｒｓｅｔ２）とすることで、ロジックフィルタ１６により誤オン信号はフリップフロップ１８には伝わらない。
【００３０】
ｄＶ／ｄｔとソースドレイン間容量Ｃｄｓとの積により発生する電流に比べて、高耐圧ＭＯＳＦＥＴがオンしたときの電流は大きい。そこで、Ｒｓｅｔ２＞Ｒｓｅｔ１＋Rset2とすることで、ｄＶ／ｄｔのみが発生しているときは、Ｒｓｅｔ２に発生する電圧がＯＲ回路１７のしきい値を超えないため、誤オンしない。
【００３１】
また、ｄＶ／ｄｔ発生期間中にオン信号が発生した場合は、抵抗１４両端に発生した電圧がＯＲ回路１７のしきい値を超えることで、ｄＶ／ｄｔ発生期間中にオン信号が発生したことを検知できる。
【実施例２】
【００３２】
図２に本発明における第２の実施例を示す。
【００３３】
抵抗１３と高耐圧ＭＯＳＦＥＴ３１のドレインの接続点は、フィルタ回路２１を通して
ＡＮＤ回路２２に接続されている。抵抗１３と抵抗１４の接続点は、ＡＮＤ回路２２のもう一方に入力されている。ＡＮＤ回路２２の出力は、ＯＲ回路１７の一方に入力されている。
【００３４】
本実施例では、抵抗１４にＡＮＤ回路２２のしきい値を超える電圧が発生したこと、及び、フィルタ回路２１の時定数以上の時間ｄＶ／ｄｔが発生した時にのみ、ＡＮＤ回路
２２の出力が“Ｈ”になる。
【００３５】
第１の実施例では、高いｄＶ／ｄｔが発生した場合、抵抗１４で発生する電圧がＯＲ回路１７のしきい値電圧を超え、誤オン信号が伝わる可能性がある。一方、本実施例では、フィルタ回路２１の時定数以上の時間にわたってｄＶ／ｄｔが発生していることを検知するため、誤オンを防止することができる。
【実施例３】
【００３６】
図３に、本発明における第３の実施例を示す。
【００３７】
抵抗１３には、上アームのゲート電源５との間に抵抗２３が設けられている。抵抗１１と抵抗２３の接続点と、抵抗１３と抵抗１４の接続点は、第２のロジックフィルタ２４に入力されている。第２のロジックフィルタ２４の出力は、ＡＮＤ回路２２の一方に入力されている。
【００３８】
また、抵抗１１の抵抗値をＲｒｅｓｅｔ１，Ｒ２３の抵抗値をＲｒｅｓｅｔ２として
Ｒｒｅｓｅｔ１＞＞Ｒｒｅｓｅｔ２，Ｒｒｅｓｅｔ２＞Ｒｓｅｔ２
とすることにより、高いｄＶ／ｄｔの場合は第２のロジックフィルタ２４で信号がＡＮＤ回路２２に伝わらないようにし、誤オンを防止できる。
【実施例４】
【００３９】
上記実施例１〜３で説明した電力変換制御回路の実装図を図４に示す。
【００４０】
本実施例では、絶縁基板１２０上に下アーム駆動回路とパルス発生回路１０を集積化した下アームＩＣ１１０と抵抗１１，１３，１４，２３，ツエナーダイオード１２，１５，フリップフロップ１８，ｎＭＯＳＦＥＴ１９，ｐＭＯＳＦＥＴ２０，ロジックフィルタ
１６及び第２のロジックフィルタ２４，ＯＲ回路１７，ＡＮＤ回路２２を集積化した上アームＩＣ１１１，オン信号伝達用高耐圧ＭＯＳＦＥＴ３０，オフ信号伝達用高耐圧MOSFET３１の４チップが配置されている。
【００４１】
ＩＣ１００は、ワイヤボンディング１４０により、オン信号伝達用高耐圧ＭＯＳＦＥＴ３０，オフ信号伝達用高耐圧ＭＯＳＦＥＴ３１さらに出力端子１５０に接続されている。
【００４２】
また、ＩＣ１０１は、ワイヤボンディング１４１によりオン信号伝達用高耐圧MOSFET
３０，オフ信号伝達用高耐圧ＭＯＳＦＥＴ３１、さらに出力端子１５１に接続されている。
【００４３】
オン信号伝達用高耐圧ＭＯＳＦＥＴ３０，オフ信号伝達用高耐圧ＭＯＳＦＥＴ３１のコレクタは、絶縁基板上１２０の配線１３０を通じて、ワイヤボンディング１４０により
ＩＣ１０１に接続されている。
【００４４】
本実施例のようにレベルシフト回路用ＭＯＳＦＥＴに個別素子を用いた場合、ＩＣに集積化した場合に比べて、ソースドレイン間容量のばらつきが大きいため、本発明はより有効である。なお、個別素子の場合５０％程度ばらつきため、
Ｒｒｅｓｅｔ１＋Ｒｒｅｓｅｔ２＞２×（Ｒｓｅｔ１＋Ｒｓｅｔ２）
とすることが望ましい。
【００４５】
以上のとおり、本発明の上記実施例によれば、レベルシフト回路においてセット側に２つの検知電圧レベルを設けているため、ｄＶ／ｄｔ発生期間中のオン信号を検知できる。このため、ｄＶ／ｄｔによる誤オン及び誤オフを防止することが可能になり、信頼性の高い電力変換装置を提供することができる。
【００４６】
以上、本発明について、具体的な実施形態を詳細に説明したが、本発明は上記実施例に限られるものではなく、その発明思想を含む範囲内で適宜変更可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明における第１の実施例を示す図である。
【図２】本発明における第２の実施例を示す図である。
【図３】本発明における第３の実施例を示す図である。
【図４】本発明における電力変換駆動回路の実装図である。
【符号の説明】
【００４８】
１…下アームＩＧＢＴ、２…下アームダイオード、３…上アームＩＧＢＴ、４…上アームダイオード、５…上アームゲート電源、１１，１３，１４，２３…抵抗、１２，１５…ツエナーダイオード、１６…ロジックフィルタ、１７…ＯＲ回路、１８…フリップフロップ、１９…ｎＭＯＳＦＥＴ，２０…ｐＭＯＳＦＥＴ、２１…フィルタ回路、２２…ＡＮＤ回路、２４…第２のロジックフィルタ。
【図１】
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【図２】
2007330006.tif 000004
【図３】
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【図４】
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