(57)【要約】【課題】一次元ダクトにおけるアクティブノイズキャンセリングシステムにおいて適応フィルタ部分の高速化、簡略化によりシステムサイズの減少とコストの削減を提供する。【解決手段】本発明の回路はアナログ電子回路による適応フィルタであって、ニューラルネットワークの構成を持ち、階層型ニューラルネットワーク構成に誤差信号をフィードバックすることで、適応フィルタ処理を達成している。この回路はニューラルネットワーク内の乗算にワイドレンジギルバート乗算器を用いており、さらにニューロン部分の非線形演算をワイドレンジギルバート乗算器の非線形性により代用している。また、荷重変更部分にオペアンプによる積分器を用いる事で荷重の変更を達成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
騒音の逆位相音を発生する事で騒音を除去するアクティブノイズキャンセリングを目的とした電子回路で、アナログ電子回路により適応フィルタを実現した回路。
【請求項２】
適応フィルタを実現するためにニューラルネットワーク構造の回路構成を用いている請求項１の回路。
【請求項３】
階層型ニューラルネットワーク構造を有しており、誤差信号をフィードバックすることによりニューラルネットワーク内の荷重を変更して適応処理を行う請求項１の回路。
【請求項４】
ニューラルネットワーク内における乗算の演算においてワイドレンジギルバート乗算器を用いた請求項１の回路。
【請求項５】
ニューラルネットワーク内のニューロン部分の演算において、シグモイド関数回路などの回路を使わず、荷重乗算に用いたワイドレンジギルバート乗算器による非線形性でニューロン部分の演算を代用する請求項１の回路。
【請求項６】
荷重の変更をするためにオペアンプを用いた積分器により荷重の変更量の累積加算をする請求項１の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は騒音除去方法の一つであるアクティブノイズキャンセリングシステム用のアナログ電子回路に関するものである。
【背景技術】
【０００２】
従来、特許文献１、２または非特許文献１に開示されているように一次元ダクト騒音に対するアクティブノイズキャンセリングシステムは、デジタル電子回路を用いたデジタル処理により適応フィルタを構成し逆位相音を出力、制御していた。従来技術の模式図を図１４に示す。図１４において騒音は一次元ダクト１５の内部を左から右に流れる。
【０００３】
図１４においてアクティブノイズキャンセリングを行うために騒音の信号をマイク１６により取り込み、その騒音入力をデジタル処理しスピーカー１８により逆位相の音を出力する。
【０００４】
ここで、ノイズキャンセリングしきれない騒音が残った場合、マイク１７により残った騒音の信号（誤差信号）を取り込み、フィードバックを行いノイズキャンセリングが改善するように回路動作を変更する。このような動作をするものは適応フィルタと呼ばれる。
【０００５】
しかし、図１４のように適応フィルタの動作をデジタル処理で行うには、マイク１６により取り込んだ騒音入力をアナログ／デジタル（Ａ／Ｄ）変換器１９によりＡ／Ｄ変換をしてデジタル信号処理回路（ＤＳＰ）２２に入力し、制御した出力をデジタル／アナログ（Ｄ／Ａ）変換器２０によりＤ／Ａ変換をしてスピーカー１８に出力する必要があった。
【０００６】
また、デジタル処理に必要なＤＳＰ２２も高速な演算能力が要求されるため、高機能な回路を用いる必要があった。
【特許文献１】特開２００２−６０１４６公報「アクティブノイズコントローラ」
【特許文献２】特開２００１−３５５４２９公報「アクティブ消音装置」
【非特許文献１】「アクティブ消音システム」１９９６  ＴＯＡ  ＡＮＣ技術資料−０５、ＴＯＡ（株）消音事業部  １９９６
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の従来回路では、Ａ／Ｄ変換、Ｄ／Ａ変換にかかる時間分だけ騒音は一次元ダクト１５内を進行するため例えば図１４におけるマイク１６とスピーカー１８との間にある程度の距離が必要であり、システムが大きくなるという問題があった。
【０００８】
また、図１４中に示すようにＡ／Ｄ変換器１９、Ａ／Ｄ変換器２１、Ｄ／Ａ変換器２０と、その変換速度に応じた計算能力を持つＤＳＰ２２が必要であったため、コストが高くなるという問題もあった。
【０００９】
本発明は、上記従来の実情に鑑みてなされたものであって、アクティブノイズキャンセリングシステムにおいて、システムサイズの増大を導く信号処理回路の遅延と、コストの増大を導く回路構成の複雑さを回避する回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明では従来技術の問題点を解決するために、問題点の原因であったＡ／Ｄ変換器、Ｄ／Ａ変換器そしてＤＳＰの必要のないアナログ電子回路によりアクティブノイズキャンセリング機能を有する適応フィルタを作製した。以下この適応フィルタをアナログ電子回路適応フィルタと呼ぶ。
【００１１】
アナログ電子回路適応フィルタはニューラルネットワーク回路を構成することを特徴とする。
【００１２】
アナログ電気回路適応フィルタにおけるニューラルネットワーク回路は階層型ニューラルネットワーク構造を有しており、誤差信号をフィードバックすることによりニューラルネットワーク内の荷重を変更することを特徴とする。
【００１３】
アナログ電子回路適応フィルタはニューラルネットワーク回路内に必要とされる乗算の演算をする部分にはワイドレンジギルバート乗算器を用いることを特徴とする。
【００１４】
アナログ電子回路適応フィルタはニューラルネットワーク回路内のニューロン部分の演算において、シグモイド関数回路などの回路を使わず、荷重乗算に用いたワイドレンジギルバート乗算器による非線形性でニューロン部分の演算を代用することを特徴とする。
【００１５】
アナログ電子回路適応フィルタは荷重の変更をするためにオペアンプを用いた積分器により荷重の変更量の累積加算をすることを特徴とする。
【発明の効果】
【００１６】
本発明による回路を用いたアクティブノイズキャンセリングシステムの模式図を図１に示す。  
【００１７】
図１中のアナログ電子回路適応フィルタ５が本発明による回路である。
【００１８】
本発明によるアナログ電子回路適応フィルタ５はマイク２により取り込んだ一次元ダクト１内を流れる騒音入力をフィルタリングすることによって騒音入力と逆位相の出力をスピーカー４に伝える。
【００１９】
ここで、アナログ電子回路適応フィルタ５は階層型ニューラルネットワークという構造を有している。
【００２０】
スピーカー４はアナログ電子回路適応フィルタ５から出力された騒音と逆位相の信号を音にして出力し、ダクト内の騒音を除去する。しかし、騒音を完全に除去することは難しく、残留音は一次元ダクト１内を流れていく。
【００２１】
残留音はマイク３により取り込まれ、その信号は誤差信号としてアナログ電子回路適応フィルタ５にフィードバックされる。アナログ電子回路適応フィルタ５は誤差信号をもとにニューラルネットワーク内の演算に用いる値（荷重）を変化させることでフィルタの特性を変化させる。このとき、荷重は誤差信号が小さくなるように変化させられる。
【００２２】
こうして、アナログ電子回路適応フィルタ５はフィルタの特性を常に変化させることで騒音と逆位相の音をスピーカーにより出力し、騒音除去を達成する。
【００２３】
本発明による騒音除去の効果のシミュレーション結果を図９および図１３に示す。ここで、アナログ電子回路適応フィルタに仮想的な騒音として１００ｋＨｚの正弦波と２５０ｋＨｚの正弦波を合成した波を入力した。騒音は入力波形として図に示されている。またアナログ電子回路適応フィルタから出力される逆位相の信号は、出力波形として示されている。入力波形と出力波形の加算波形が消音後の波形として示されており、入力波形に比べて振幅が小さくなっていることがわかる。
【００２４】
これにより本発明による回路はアクティブノイズキャンセリングシステム用の回路として機能することが確かめられた。
【発明を実施するための最良の形態】
【００２５】
以下、発明を具体化した実施例１、２を図面を参照しつつ説明する。
【実施例１】
【００２６】
実施例１での本発明によるアナログ電子回路適応フィルタにおける３層階層型ニューラルネットワークの概念図を図２に示す。
【００２７】
ニューラルネットワークはニューロンと呼ばれる要素により構成されている。本発明におけるニューラルネットワークではニューロンを入力層、中間層、出力層という３層構造で配置している。
【００２８】
実施例１でのニューラルネットワークは図２に示すように、入力層ニューロン１個（入力層ニューロン６）、中間層ニューロン２個（中間層ニューロン７、８）、出力層ニューロン１個（出力層ニューロン９）の階層型ニューラルネットワークである。
【００２９】
騒音入力は入力層ニューロン６を通り、中間層ニューロンの数だけ信号が分けられる。実施例１の場合、二つに分けられる。
【００３０】
分けられた信号の一つには中間層ニューロン７に達する前に荷重Ｗｍ１との乗算の演算がなされる。またもう片方の信号には中間層ニューロン８に達する前に荷重Ｗｍ２との乗算の演算がなされる。
【００３１】
中間層ニューロン７に達した信号は中間層ニューロン７を通過した後に荷重Ｗｏ１との乗算がなされる。また、中間層ニューロン８に達した信号は中間層ニューロン８を通過した後に荷重Ｗｏ２との乗算がなされる。
【００３２】
荷重Ｗｏ１との乗算がなされた信号と荷重Ｗｏ２との乗算がなされた信号は加算された後に出力層ニューロン９を通過し、出力となる。出力はその後増幅されスピーカー４に伝えられる。
【００３３】
荷重Ｗｍ１、Ｗｍ２、Ｗｏ１、Ｗｏ２は誤差信号により演算される値に適宜変更される。この荷重の変更により適応処理がなされ３層階層型ニューラルネットワークは適応フィルタとして機能する。
【００３４】
以下では、具体的な回路図を用いて動作を説明する。
【００３５】
図３に本発明で用いられているワイドレンジギルバート乗算器を示す。本発明における階層型ニューラルネットワークでは乗算を多用するのであるが、その乗算の全てにこのワイドレンジギルバート乗算器を用いている。
【００３６】
図３のワイドレンジギルバート乗算器はＶ３に入力される電圧とＶ４に入力される電圧の差（Ｖ３−Ｖ４）、そしてＶ１に入力される電圧とＶ２に入力される電圧の差（Ｖ１−Ｖ２）を乗算する。つまり（Ｖ３−Ｖ４）×（Ｖ１−Ｖ２）をＶｏｕｔに出力する。
【００３７】
図４はワイドレンジギルバート乗算器の入力電圧（Ｖ１−Ｖ２）および（Ｖ３−Ｖ４）に対するＶｏｕｔの特性である。（Ｖ３−Ｖ４）には３．３Ｖの電源電圧の中心に基準を取るように１．６５Ｖの直流電圧を加えてある。（Ｖ３−Ｖ４）が｜０．２Ｖ｜以下の時、乗算が達成されていることがわかる。
【００３８】
また、図４において（Ｖ３−Ｖ４）が｜０．２Ｖ｜以上になると、線形な乗算ではなく非線形な特性が現れている。本発明ではこの非線形性によりニューラルネットワークの演算に必要な非線形演算を達成している。
【００３９】
本明細書におけるワイドレンジギルバート乗算器は以後図５のような記号で表す。
【００４０】
図６は実施例１による３層階層型ニューラルネットワーク回路のブロック図である。図中のＷＲＭはワイドレンジギルバート乗算器を表す。
【００４１】
ＷＲＭ１、ＷＲＭ２は入力層ニューロン６から中間層ニューロン７、中間層ニューロン８への信号伝達における荷重乗算、および中間層ニューロン７、中間層ニューロン８における非線形演算を実行する。ここで、騒音入力ともに入力される基準入力は騒音入力の信号に加わっている直流成分を取り出したものである。基準入力と騒音入力を用いる事により、騒音の信号である交流成分だけを乗算器に入力することができる。
【００４２】
また、Ｗｍ１、Ｗｍ２は前記した荷重を示し、Ｗｍ−ｇｎｄは荷重Ｗｍ１、Ｗｍ２に対する基準電圧を示す。このＷｍ−ｇｎｄも荷重の直流成分を取り出したものであり、Ｗｍ１、Ｗｍ２、Ｗｍ−ｇｎｄを用いる事により、荷重の変更部分である交流成分だけを乗算器に入力することができる。
【００４３】
ＷＲＭ１、ＷＲＭ２により乗算され出力された信号Ｈ１、Ｈ２はそれぞれＷＲＭ４とＷＲＭ５に入力される。
【００４４】
ＷＲＭ３はＷＲＭ１、ＷＲＭ２から出力される信号Ｈ１、Ｈ２に対する基準電圧Ｈ−ｇｎｄを作製するためのものである。ＷＲＭ３には騒音入力とＷｍ−ｇｎｄが入力される。このＨ−ｇｎｄによりＷＲＭ１、ＷＲＭ２が（Ｖ３−Ｖ４）×（Ｖ１−Ｖ２）を正確に演算しなかった場合の誤差分をこのＷＲＭ３で補償している。
【００４５】
ＷＲＭ４、ＷＲＭ５では中間層ニューロン７、中間層ニューロン８から出力層ニューロン９への信号伝達における荷重乗算、および出力層ニューロン９における非線形演算を実行する。  
【００４６】
ＷＲＭ４にはＷＲＭ１からの出力とＷＲＭ３からの出力が入力される。また、荷重Ｗｏ１と荷重Ｗｏ１に対する基準電圧Ｗｏ−ｇｎｄが入力され、乗算が行われる。
【００４７】
ＷＲＭ５にはＷＲＭ２からの出力とＷＲＭ３からの出力が入力される。また、荷重Ｗｏ２と荷重Ｗｏ２に対する基準電圧Ｗｏ−ｇｎｄが入力され、乗算が行われる。
【００４８】
ＷＲＭ４とＷＲＭ５の出力は加算され、最終的な出力となる。
【００４９】
また、荷重Ｗｍ１、Ｗｍ２、Ｗｏ１、Ｗｏ２は誤差信号を入力として用いた演算回路により作り出す。
【００５０】
なお、実施例１では、荷重Ｗｍ１、Ｗｍ２を固定し、荷重Ｗｏ１、Ｗｏ２のみを変更する回路構成にした。図７に荷重Ｗｏ１、Ｗｏ２を変更する回路のブロック図を示す。
【００５１】
なお、図７中に示されるＩｎｔｅｇｒａｔｏｒ１は図８に示すオペアンプ１０を用いた積分器を示している。図８における抵抗１１は１００ｋΩ程度の抵抗であり、容量１２は１０ｐＦ程度の容量である。この積分器は荷重の変更量ΔＷを累積加算して荷重Ｗを作り出す。
【００５２】
図７において、まずＷＲＭ６に出力、基準入力、そして二つの基準電圧が入力される。ここで、二つの基準電圧は直流電圧であり、その基準電圧の間には一定の電位差がある。これにより出力に対して定数倍の乗算がなされる。
【００５３】
ＷＲＭ６の出力はＷＲＭ７に入力される。また基準電圧はＷＲＭ６の出力の直流成分を有する直流電圧であり、これを入力する事によりＷＲＭ６の出力の交流成分だけを演算することができる。また、ＷＲＭ７にはその他に図６における中間層ニューロン７、中間層ニューロン８からの出力Ｈ１、Ｈ２を入力する。これら中間層ニューロンからの出力をＨｊと表し、ｊは中間層ニューロンに対して順番に番号をつけた数値となる。またＨｊの直流成分に対応する基準電圧Ｈ−ｇｎｄも入力し、Ｈｊの交流成分だけを演算する。
【００５４】
ＷＲＭ７の出力はＷＲＭ８に入力される。また、ＷＲＭ７の出力の直流成分である基準電圧も入力され、ＷＲＭ７の出力の交流成分を演算する。そして、誤差信号も基準電圧とともに入力され、その交流成分が乗算される。
【００５５】
そしてＷＲＭ８の出力は荷重Ｗｏｊの変更量ΔＷｏｊとなり、Ｉｎｔｅｇｒａｔｏｒ１に入力される。Ｉｎｔｅｇｒａｔｏｒ１はそれを累積加算する事でＷｏｊを作り出し、図６の回路に入力する。
【００５６】
図７に示される回路はＷｏの数だけ作製する。つまり、この場合、図６の回路構成に必要なＷｏ１、Ｗｏ２に対応して２つの回路が必要とされる。
【００５７】
図６の回路による騒音入力から出力への演算と、図７の回路による誤差信号から荷重Ｗｏｊへの演算を組み合わせる事により適応フィルタ処理を実現することができる。これらの回路を用いて作製した３層階層型ニューラルネットワークによるアナログ電子回路適応フィルタのシミュレーション結果が図９である。
【実施例２】
【００５８】
実施例２での本発明によるアナログ電子回路適応フィルタにおける２層階層型ニューラルネットワークの概念図を図１０に示す。
【００５９】
実施例２でのニューラルネットワークは入力層ニューロン１３が一つ、出力層ニューロン１４が一つという構成をとっている。
【００６０】
マイク３から伝達される騒音入力はまず入力層ニューロン１３を通り、荷重Ｗｏｋとの乗算がなされる。ここで荷重Ｗｏｋのｋは入力層ニューロンに応じた数値であり、この場合１のみとなる。その後出力層ニューロン１４を通り、出力される。出力はその後増幅され、スピーカー４に伝えられ消音が行われる。
【００６１】
ここで荷重Ｗｏｋは消音しきれなかった誤差信号をもとに適宜変更され、常に出力が適切な消音の波形となるように調整される。これにより２層階層型ニューラルネットワーク適応フィルタとして働く。
【００６２】
以下、回路図を用いて説明する。
【００６３】
図１１は実施例２による２層階層型ニューラルネットワーク回路のブロック図である。
【００６４】
なお、この２層階層型ニューラルネットワークでも全ての乗算に図３のワイドレンジギルバート乗算器を用いており、その特性の非線形性を用いる事でニューラルネットワークの非線形演算を達成している。
【００６５】
騒音入力はＷＲＭ９に入力され、入力層ニューロン１３と出力層ニューロン１４との間の荷重である荷重Ｗｏ１と乗算される。このとき基準電圧２４もＷＲＭ９に入力され、両者の交流成分のみが乗算される。このときワイドレンジギルバート乗算器の非線形性により、非線形演算を達成している。乗算された結果は出力としてスピーカー４に伝えられる。
【００６６】
図１２は荷重Ｗｏｋを変更する回路のブロック図である。この回路はＷＲＭ１０と積分器Ｉｎｔｅｇｒａｔｏｒ２により構成される。Ｉｎｔｅｇｒａｔｏｒ２は図８に示したものと同じ物である。
【００６７】
ＷＲＭ１０には騒音入力と誤差信号が入力され、それらが乗算される。このとき基準電圧もＷＲＭ１０に入力され、両者の交流成分のみが乗算される。乗算された結果が荷重の変更量ΔＷｏｋとなりＩｎｔｅｇｒａｔｏｒ２に入力される。
【００６８】
Ｉｎｔｅｇｒａｔｏｒ２は荷重の変更量ΔＷｏｋを累積加算し、荷重Ｗｏｋを出力する。こうして生成された荷重Ｗｏｋは図１１の回路に入力される。
【００６９】
図１１の回路による騒音入力から出力への演算と、図１２の回路による誤差信号から荷重Ｗｏｋへの演算を組み合わせる事により適応フィルタ処理を実現することができる。これらの回路を用いて作製した２層階層型ニューラルネットワークによるアナログ電子回路適応フィルタのシミュレーション結果が図１３である。
【図面の簡単な説明】
【００７０】
【図１】本発明による回路を用いたアクティブノイズキャンセリングシステムの模式図
【図２】実施例１のアナログ電子回路適応フィルタにおける３層階層型ニューラルネットワークの概念図
【図３】本発明で用いられているワイドレンジギルバート乗算器
【図４】ワイドレンジギルバート乗算器の入出力特性
【図５】本明細書におけるワイドレンジギルバート乗算器の記号
【図６】実施例１の３層階層型ニューラルネットワーク回路のブロック図
【図７】実施例１の荷重Ｗｏ１、Ｗｏ２を変更する回路のブロック図
【図８】本発明で用いられているオペアンプによる積分器
【図９】実施例１の３層階層型ニューラルネットワークによるアナログ電子回路適応フィルタのシミュレーション結果
【図１０】実施例２のアナログ電子回路適応フィルタにおける２層階層型ニューラルネットワークの概念図
【図１１】実施例２の２層階層型ニューラルネットワーク回路のブロック図
【図１２】実施例２の荷重Ｗｏｋを変更する回路のブロック図
【図１３】実施例２の２層階層型ニューラルネットワークによるアナログ電子回路適応フィルタのシミュレーション結果
【図１４】従来のアクティブノイズキャンセリングシステムの模式図
【符号の説明】
【００７１】
１、１５…一次元ダクト
２、３、１６、１７…マイク
４、１８…スピーカー
５…アナログ電子回路適応フィルタ
６、１３…入力層ニューロン
７、８…中間層ニューロン
９、１４…出力層ニューロン
１０…オペアンプ
１１…抵抗
１２…容量
１９、２１…Ａ／Ｄ変換器
２０…Ｄ／Ａ変換器
２２…デジタル信号処理回路（ＤＳＰ）
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０…ｐＭＯＳトランジスタ
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６、Ｍ１７…ｎＭＯＳトランジスタ
【図１】
2007212700.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2007212700.tif 000013
【図１２】
2007212700.tif 000014
【図１３】
2007212700.tif 000015
【図１４】
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