(57)【要約】【課題】一対のチャンネル領域に対応する単一ゲート電極を有する半導体素子及びランダムアクセスメモリを提供する。【解決手段】半導体基板１１０の一対のフィン１０５ａ，１０５ｂに形成された一対のチャンネル領域と、一対のチャンネル領域に対応するゲート電極１３０と、一対のフィン１０５ａ，１０５ｂに形成されたソースに同時に接するソースコンタクトプラグ１３５及びドレインに同時に接するドレインコンタクトプラグ１４０と、を備え、ドレインコンタクトプラグ１４０上のストレージノードまたはチャンネル領域とゲート電極１３０との間のストレージノードをさらに備えうる半導体素子である。【選択図】図１
2007036187.tif 000002
【特許請求の範囲】
【請求項１】
ボディー及び前記ボディーからそれぞれ突出し、互いに対向離隔されて延びる少なくとも一対のフィンを備える半導体基板と、
前記一対のフィンの伸張方向に沿って互いに離隔されて前記一対のフィンにそれぞれ形成されるソース及びドレインと、
前記ソースと前記ドレインとの間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成された一対のチャンネル領域と、
前記一対のチャンネル領域の間を埋め込む埋没部を備え、前記半導体基板と絶縁されたゲート電極と、
前記一対のフィンに形成されたソースに同時に電気的に連結され、前記ボディーと絶縁されたソースコンタクトプラグと、
前記一対のフィンに形成されたドレインに同時に電気的に連結され、前記ボディーと絶縁されたドレインコンタクトプラグと、を備えることを特徴とする半導体素子。
【請求項２】
前記ソースコンタクトプラグは、前記一対のフィンに形成されたソースの間を埋め込む埋没部を備え、
前記ドレインコンタクトプラグは、前記一対のフィンに形成されたドレインの間を埋め込む埋没部を備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート電極は、前記埋没部と連結され、前記一対のフィン上を横切り、前記一対のフィンと絶縁された突出部をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記一対のフィンの外側面を取り囲む第１絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記ソースコンタクトプラグ、前記ドレインコンタクトプラグ、及び前記ゲート電極それぞれと前記ボディーとの間に形成される第２絶縁膜をさらに備えることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ゲート電極の埋没部及び前記一対のチャンネル領域の間に介在され、前記ゲート電極及び前記一対のチャンネル領域と絶縁されたストレージノードをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ストレージノードは、ポリシリコン、シリコン−ゲルマニウム、金属ドット、シリコンドット、またはシリコン窒化膜を含んで形成されたことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記ドレインコンタクトプラグまたは前記ソースコンタクトプラグ上に形成されるストレージノードをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記ストレージノードは、誘電物質、可変抵抗物質、相転移物質、または強誘電体物質を含んで形成されたことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
ボディー及び前記ボディーからそれぞれ突出し、互いに対向離隔されて延びる少なくとも一対のフィンを備える半導体基板と、
前記一対のフィンの伸張方向に沿って互いに離隔されて前記一対のフィンに形成される少なくとも一対のドレインと、
前記一対のドレインの間の前記一対のフィン部分に形成され、前記一対のドレインと互いに離隔されたソースと、
前記ソースと前記一対のドレインそれぞれとの間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成された一対のチャンネル領域と、
前記一対のフィンにそれぞれ形成された前記一対のチャンネル領域の間を埋め込む埋没部をそれぞれ備え、前記半導体基板と絶縁された一対のゲート電極と、
前記一対のフィンに形成された前記ソースに同時に電気的に連結され、前記ボディーと絶縁されたソースコンタクトプラグと、
前記一対のフィンに形成された前記一対のドレインそれぞれに同時に電気的に連結されるようにそれぞれ形成され、前記ボディーと絶縁された一対のドレインコンタクトプラグと、
前記一対のゲート電極それぞれの埋没部と前記一対のチャンネル領域との間に介在され、前記一対のゲート電極及び前記一対のチャンネル領域と絶縁されたストレージノードと、を備えることを特徴とするランダムアクセスメモリ素子。
【請求項１１】
前記ソースコンタクトプラグは、前記一対のフィンに形成されたソースの間を埋め込む埋没部を備え、前記一対のドレインコンタクトプラグは、前記一対のフィンに形成された前記一対のドレインそれぞれの間をそれぞれ埋め込む埋没部を備えることを特徴とする請求項１０に記載のランダムアクセスメモリ素子。
【請求項１２】
前記一対のフィンの外側面を取り囲む第１絶縁膜をさらに備えることを特徴とする請求項１０に記載のランダムアクセスメモリ素子。
【請求項１３】
前記ソースコンタクトプラグ、一対のドレインコンタクトプラグ、及び一対のゲート電極それぞれと前記ボディーとの間に形成された第２絶縁膜をさらに備えることを特徴とする請求項１２に記載のランダムアクセスメモリ素子。
【請求項１４】
前記ゲート電極は、前記埋没部と連結され、前記一対のフィン上を横切り、前記フィンと絶縁された突出部をさらに備えることを特徴とする請求項１０に記載のランダムアクセスメモリ素子。
【請求項１５】
前記ストレージノードは、ポリシリコン、シリコン−ゲルマニウム、金属またはシリコンドット、またはシリコン窒化膜を含んで形成されたことを特徴とする請求項１０に記載のランダムアクセスメモリ素子。
【請求項１６】
ボディー及び前記ボディーからそれぞれ突出し、互いに対向離隔されて延びる少なくとも一対のフィンを備える半導体基板と、
前記一対のフィンの伸張方向に沿って互いに離隔されて前記一対のフィンに形成される少なくとも一対のドレインと、
前記一対のドレインの間の前記一対のフィン部分に形成され、前記一対のドレインと互いに離隔されたソースと、
前記ソースと前記一対のドレインそれぞれとの間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成された一対のチャンネル領域と、
前記一対のフィンにそれぞれ形成された前記一対のチャンネル領域の間を埋め込む埋没部をそれぞれ備え、前記半導体基板と絶縁された一対のゲート電極と、
前記一対のフィンに形成されたソースに同時に接するように形成され、前記ボディーと絶縁されたソースコンタクトプラグと、
前記一対のフィンに形成された前記一対のドレインそれぞれに同時に接するようにそれぞれ形成され、前記ボディーと絶縁された一対のドレインコンタクトプラグと、
前記一対のドレインコンタクトプラグ上にそれぞれ形成される一対のストレージノードと、を備えることを特徴とするランダムアクセスメモリ素子。
【請求項１７】
前記ソースコンタクトプラグは、前記一対のフィンに形成されたソースの間を埋め込む埋没部を備え、
前記一対のドレインコンタクトプラグは、前記一対のフィンに形成された前記一対のドレインそれぞれの間をそれぞれ埋め込む埋没部を備えることを特徴とする請求項１６に記載のランダムアクセスメモリ素子。
【請求項１８】
前記一対のフィンの外側面を取り囲む第１絶縁膜をさらに備えることを特徴とする請求項１６に記載のランダムアクセスメモリ素子。
【請求項１９】
前記ソースコンタクトプラグ、一対のドレインコンタクトプラグ及び一対のゲート電極それぞれと前記ボディーとの間に形成された第２絶縁膜をさらに備えることを特徴とする請求項１８に記載のランダムアクセスメモリ素子。
【請求項２０】
前記ゲート電極は、前記埋没部と連結され、前記一対のフィン上を横切り、前記フィンと絶縁された突出部をさらに備えることを特徴とする請求項１６に記載のランダムアクセスメモリ素子。
【請求項２１】
前記ストレージノードは、誘電物質、可変抵抗物質、相転移物質、または強誘電体物質を含んで形成されたことを特徴とする請求項１６に記載のランダムアクセスメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、フィンタイプ（ｆｉｎ  ｔｙｐｅ）のチャンネル領域を備える半導体素子及びランダムアクセスメモリ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＡＭ）に関する。例えば、半導体素子は、ＦｉｎＦＥＴを含み、ＲＡＭは、ＤＲＡＭ、抵抗メモリ（ＲＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、またはＮＯＲ型フラッシュメモリを含みうる。
【背景技術】
【０００２】
現在、半導体素子の性能を向上させうるＦｉｎＦＥＴの構造が研究されている。例えば、特許文献１は、ＦｉｎＦＥＴ及びフィンメモリセル（Ｆｉｎ  ｍｏｍｏｒｙ  ｃｅｌｌ）について開示している。他の例として、特許文献２は、絶縁層上に形成されたフィンを含むＦｉｎＦＥＴついて開示している。
【０００３】
ＦｉｎＦＥＴは、魚の鰭状に形成されたフィンの上面及び側面をチャンネル領域として利用できる。これにより、ＦｉｎＦＥＴは、平面形トランジスタよりチャンネルの面積を広くできて、大きい電流の流れを提供できる。その結果、ＦｉｎＦＥＴは、平面形トランジスタより高い性能を提供できる。
【０００４】
しかし、特許文献１及び特許文献２によるＦｉｎＦＥＴは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を利用して製造されることによって、フィンが基板ボディーからフローティングされるという問題がある。これにより、ボディーバイアス（ｂｏｄｙ−ｂｉａｓ）を利用したトランジスタのしきい電圧の制御が不可能であり、その結果、ＣＭＯＳトランジスタのしきい電圧の調節が困難である。一方、通常のバルク基板を利用すれば、ドレイン空乏領域が拡張されて接合漏れ電流、オフ電流、及び接合キャパシタンスが増加しうる。さらに、高集積素子では、短チャンネル効果によってしきい電圧が下がり、オフ電流がさらに増加しうる。
【０００５】
ＦｉｎＦＥＴにおいて、もう一つの問題は、高いコンタクト抵抗である。例えば、特許文献１によるＦｉｎＦＥＴは、フィンを横切って形成されたビットラインコンタクト（ｂｉｔ  ｌｉｎｅ  ｃｏｎｔａｃｔ）を含む。この場合、ビットラインコンタクト及びフィンの狭い上面が接触して、ビットラインコンタクト抵抗が非常に高い。合わせて、ビットラインコンタクトを形成するためにフィンが曲がる構造となって、製造上の難しさがある。
【０００６】
特許文献２によれば、ソース領域及びドレイン領域がフィンと連結され、コンタクト面積を確保するように広く形成されている。しかし、ソース領域及びドレイン領域のために、フィンの間の距離が遠くなり、その結果、ＦｉｎＦＥＴの集積度が低くなるという問題が発生するおそれがある。
【特許文献１】米国特許第６６６４５８２号明細書
【特許文献２】米国特許第６８７６０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、上述の問題点を克服するためのものとして、ボディーバイアス制御が可能でありつつ、ＳＯＩ構造の長所を採択でき、高い動作電流と低いコンタクト抵抗とを提供して高い性能を有する半導体素子を提供することである。
【０００８】
本発明が解決しようとする他の技術的課題は、前述した半導体素子を利用したＲＡＭを提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を達成するための本発明の一態様によれば、半導体基板、ソース及びドレイン、一対のチャンネル領域、ゲート電極、ソースコンタクトプラグ及びドレインコンタクトプラグを含む半導体素子が提供される。前記半導体基板は、ボディー及び前記ボディーからそれぞれ突出し、互いに対向離隔されて延びる少なくとも一対のフィンを備える。前記ソース及びドレインは、前記一対のフィンの伸張方向に沿って互いに離隔されて前記一対のフィンにそれぞれ形成される。一対のチャンネル領域は、前記ソースと前記ドレインとの間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成される。前記ゲート電極は、前記一対のチャンネル領域の間を埋め込む埋没部を備え、前記半導体基板と絶縁される。前記ソースコンタクトプラグは、前記一対のフィンに形成されたソースに同時に電気的に連結され、前記ボディーと絶縁される。前記ドレインコンタクトプラグは、前記一対のフィンに形成されたドレインに同時に電気的に連結され、前記ボディーと絶縁される。
【００１０】
上述した他の課題を達成するための本発明の一態様によれば、半導体基板、一対のドレイン、ソース、一対のチャンネル領域、一対のゲート電極、ソースコンタクトプラグ、一対のドレインコンタクトプラグ及びストレージノードを備えるＲＡＭ素子が提供される。前記半導体基板は、ボディー、及び前記ボディーからそれぞれ突出し、互いに対向離隔されて延びる少なくとも一対のフィンを備える。前記一対のドレインは、前記一対のフィンの伸張方向に沿って互いに離隔されて前記一対のフィンに形成される。前記ソースは、前記一対のドレインの間の前記一対のフィン部分に形成され、前記一対のドレインと互いに離隔される。前記一対のチャンネル領域は、前記ソースと前記一対のドレインそれぞれとの間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成される。前記一対のゲート電極は、前記一対のフィンにそれぞれ形成された前記一対のチャンネル領域の間を埋め込む埋没部をそれぞれ備え、前記半導体基板と絶縁される。前記ソースコンタクトプラグは、前記一対のフィンに形成されたソースに同時に電気的に連結され、前記ボディーと絶縁される。前記一対のドレインコンタクトプラグは、前記一対のフィンに形成された前記一対のドレインそれぞれに同時に電気的に連結されるようにそれぞれ形成され、前記ボディーと絶縁される。前記ストレージノードは、前記一対のゲート電極それぞれの埋没部と前記一対のチャンネル領域との間に介在され、前記一対のゲート電極及び前記一対のチャンネル領域と絶縁される。
【００１１】
上述した他の課題を達成するための本発明の他の態様によれば、半導体基板、一対のドレイン、ソース、一対のチャンネル領域、一対のゲート電極、ソースコンタクトプラグ、一対のドレインコンタクトプラグ及びストレージノードを備えるＲＡＭ素子が提供される。前記半導体基板は、ボディー及び前記ボディーからそれぞれ突出し、互いに対向離隔されて延びる少なくとも一対のフィンを備える。前記一対のドレインは、前記一対のフィンの伸張方向に沿って互いに離隔されて前記一対のフィンに形成される。前記ソースは、前記一対のドレインの間の前記一対のフィン部分に形成され、前記一対のドレインと互いに離隔される。前記一対のチャンネル領域は、前記ソースと前記一対のドレインそれぞれとの間の前記一対のフィン部分の少なくとも内側面の表面付近にそれぞれ形成される。前記一対のゲート電極は、前記一対のフィンにそれぞれ形成された前記一対のチャンネル領域の間を埋め込む埋没部をそれぞれ備え、前記半導体基板と絶縁される。前記ソースコンタクトプラグは、前記一対のフィンに形成されたソースに同時に電気的に連結され、前記ボディーと絶縁される。前記一対のドレインコンタクトプラグは、前記一対のフィンに形成された前記一対のドレインそれぞれに同時に電気的に連結されるようにそれぞれ形成され、前記ボディーと絶縁される。前記ストレージノードは、前記一対のドレインコンタクトプラグ上にそれぞれ形成される。
【発明の効果】
【００１２】
本発明による半導体素子は、一つのゲート電極に対応して一対のフィンに形成された一対のチャンネル領域を電荷の導電通路として同時に利用できる。したがって、半導体素子の動作電流を高められ、その結果、動作速度を向上させうる。これにより、半導体素子は、高い動作電流が必要なメモリ、例えば、ＰＲＡＭまたはＲＲＡＭに利用されうる。合わせて、半導体素子は、ＤＲＡＭに利用された場合、動作電流を高めることによって増加したセンシングマージン（ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）を有しうる。
【００１３】
本発明による半導体素子は、ソース及びドレインとの接触面積の大きいソースコンタクトプラグ及びドレインコンタクトプラグを備える。これにより、高集積半導体素子の寄生抵抗成分を減少させて動作速度を向上させうる。例えば、メモリ素子のセンシングマージンを改善させ、パワー消費を減少させうる。
【００１４】
また、本発明の半導体素子によれば、半導体基板のフィンがボディーに連結されているにもかかわらず、半導体基板は、ＳＯＩ構造と類似する、すなわち、ＳＯＩ−類似構造となりうる。これにより、空乏領域の拡張によって発生しうるオフ電流、接合漏れ電流、及び接合キャパシタンスが減少しうる。それにもかかわらず、ボディーに電圧を印加することによってフィンにボディーバイアスを印加できる。さらに、半導体素子の集積度が高くなるほど問題となる短チャンネル効果も抑制されうる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態に具現されるものであり、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されている。
【００１６】
図１は、本発明の一実施形態による半導体素子１００を示す斜視図であり、図２Ａは、図１の半導体素子１００の平面図であり、図２Ｂは、図１の半導体素子１００のＩ−Ｉ’による断面図であり、図２Ｃは、図１の半導体素子１００のＩＩ−ＩＩ’による断面図である。
【００１７】
図１及び図２Ａないし図２Ｃを参照すれば、半導体素子１００は、ボディー１０２及び一対のフィン１０５ａ，１０５ｂを備える半導体基板１１０、一対のフィン１０５ａ，１０５ｂの間に介在されたゲート電極１３０、ソースコンタクトプラグ１３５、及びドレインコンタクトプラグ１４０を備える。一対のチャンネル領域１４５ａ，１４５ｂは、対向した一対のフィン１０５ａ，１０５ｂの少なくとも内側面の表面付近に形成される。ゲート電極１３０と一対のチャンネル領域１４５ａ，１４５ｂとは、ゲート絶縁膜１２５によって絶縁されうる。ゲート電極１３０は、ソースコンタクトプラグ１３５とドレインコンタクトプラグ１４０との間に配置され、ソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０それぞれと絶縁されうる。ソースＳ及びドレインＤは、チャンネル領域１４５ａ，１４５ｂの両端の一対のフィン１０５ａ，１０５ｂ部分に形成される。
【００１８】
例えば、半導体素子１００は、フィン１０５ａ，１０５ｂに形成されたチャンネル領域１４５ａ，１４５ｂを利用しているという点でＦｉｎＦＥＴと呼ばれうる。但し、半導体素子１００は、ＦｉｎＦＥＴに制限されず、ＦｉｎＦＥＴを利用するメモリ素子となってもよい。例えば、メモリ素子は、ＲＡＭ、例として、ＤＲＡＭ、相転移メモリ（ＰＲＡＭ）、ＲＲＡＭ、ＦｅＲＡＭまたはＮＯＲ型フラッシュメモリを含みうる。
【００１９】
図１を参照すれば、半導体基板１１０は、ボディー１０２と、ボディー１０２から突出して形成され、互いに離隔された一対のフィン１０５ａ，１０５ｂとを備える。例えば、フィン１０５ａ，１０５ｂは、Ｘ１方向に沿って互いに離隔され、Ｘ２方向に沿って延びうる。半導体基板１１０は、バルクシリコン（ｂｕｌｋ  ｓｉｌｉｃｏｎ）、バルクシリコン−ゲルマニウムまたはこれらの上にシリコンまたはシリコン−ゲルマニウムエピタキシャル層を備える複合構造でありうる。すなわち、フィン１０５ａ，１０５ｂは、ボディー１０２のような物質であるか、またはボディー１０２上に形成されたエピタキシャル層でもある。図面には、一対のフィン１０５ａ，１０５ｂが示されたが、複数のフィンが対をなしてＸ１方向に並びうる。
【００２０】
一対のフィン１０５ａ，１０５ｂの間には、ボディー１０２から所定の高さを有する第２絶縁膜（以下、「素子分離膜」と称する）１１５が埋め込まれうる。すなわち、素子分離膜１１５は、フィン１０５ａ，１０５ｂの内側面の下端部を覆っているが、フィン１０５ａ，１０５ｂの上端部は露出させうる。フィン１０５ａ，１０５ｂの外側面は、第１絶縁膜（以下、「埋没絶縁膜」と称する）１２０によって取り囲まれうる。その名称に制限されず、埋没絶縁膜１２０及び素子分離膜１１５は、フィン１０５ａ，１０５ｂ及びトランジスタを分離させる役割を担う。例えば、埋没絶縁膜１２０及び素子分離膜１１５は、絶縁特性及び埋め込み特性の良いシリコン酸化膜を含みうる。
【００２１】
Ｘ１方向を基準とするとき、順次に埋没絶縁膜１２０、フィン１０５ａ，１０５ｂのうち一つ、及びゲート電極１３０の順の積層構造、すなわち、ＳＯＩ構造が形成されうる。但し、フィン１０５ａ，１０５ｂは、Ｘ３方向に沿ってボディー１０２と連結されているという点で、フィンまたは活性領域がボディーからフローティングされた通常のＳＯＩ構造と異なる。したがって、本発明では、半導体基板１１０の構造をＳＯＩ−類似構造と呼び、その特徴は後述する。
【００２２】
図２Ａ及び図２Ｂを参照すれば、一対のチャンネル領域１４５ａ，１４５ｂは、ソースＳとドレインＤとの間の一対のフィン１０５ａ，１０５ｂ部分の少なくとも内側面の表面付近に形成されうる。例えば、チャンネル領域１４５ａ，１４５ｂは、素子分離膜１１５によって露出されたフィン１０５ａ，１０５ｂの内側面の上端部に形成されうる。チャンネル領域１４５ａ，１４５ｂは、ソースＳとドレインＤとの間の電荷の導電通路を提供できる。
【００２３】
フィン１０５ａ，１０５ｂの外側は、厚い埋没絶縁膜１２０が埋め込まれており、チャンネルが形成されない。他の例として、チャンネル領域１４５ａ，１４５ｂは、フィン１０５ａ，１０５ｂの内側面以外に、上面にも形成されうる（図４Ｂを参照）。但し、相対的な面積を考慮すれば、主要な電荷の導電通路は、フィン１０５ａ，１０５ｂの内側面に形成されたチャンネル領域１４５ａ，１４５ｂとなりうる。
【００２４】
半導体素子１００は、一つのゲート電極１３０に対応して一対のフィン１０５ａ，１０５ｂに形成された一対のチャンネル領域１４５ａ，１４５ｂを電荷の導電通路として利用できる。したがって、チャンネル領域１４５ａ，１４５ｂを同時に利用できて半導体素子１００の動作電流を高め、その結果、動作速度を向上させうる。これにより、半導体素子１００は、高い動作電流が必要なメモリ、例えば、ＰＲＡＭまたはＲＲＡＭに利用されうる。合わせて、半導体素子１００は、ＤＲＡＭに利用された場合、動作電流を高めることによって増加されたセンシングマージンを有しうる。
【００２５】
さらに、フィン１０５ａ，１０５ｂの高さ、または素子分離膜１１５によって露出されるフィン１０５ａ，１０５ｂの上端部の高さを調節することによって、チャンネル領域１４５ａ，１４５ｂの面積を調節できる。したがって、フィン１０５ａ，１０５ｂに形成されたチャンネル領域１４５ａ，１４５ｂを利用すれば、半導体素子１００の動作電流、すなわち、動作速度をさらに向上させうる。
【００２６】
チャンネル領域１４５ａ，１４５ｂの両側のフィン１０５ａ，１０５ｂ部分には、少なくとも一対のソースＳ及びドレインＤが形成されうる。ソースＳ及びドレインＤは、名称によって区分されず、その機能によって区分され、互いに入れ替わって呼ばれてもよい。さらに具体的には、ソースＳ及びドレインＤは、フィン１０５ａ，１０５ｂの伸張方向に沿って互いに離隔される。例えば、ソースＳ及びドレインＤは、Ｘ３方向を基準とするとき、フィン１０５ａ，１０５ｂの一部分、すなわち、素子分離膜１１５によって露出された部分に形成されうる。フィン１０５ａ，１０５ｂのそれぞれに形成されたソースＳは、互いに対向し、それと同様に、フィン１０５ａ，１０５ｂのそれぞれに形成されたドレインＤは、互いに対向しうる。
【００２７】
ソースＳ及びドレインＤは、ボディー１０２または残りのフィン１０５ａ，１０５ｂ部分にダイオード接合されている。例えば、ソースＳ及びドレインＤがｎ型不純物でドーピングされた場合、残りのフィン１０５ａ，１０５ｂ部分またはボディー１０２は、ｐ型不純物でドーピングされうる。その逆の場合も可能である。
【００２８】
ソースコンタクトプラグ１３５は、一対のフィン１０５ａ，１０５ｂに形成されたソースＳを電気的に連結する。例えば、ソースコンタクトプラグ１３５は、ソースＳが形成された一対のフィン１０５ａ，１０５ｂ部分の間に埋め込まれた埋没部を備えうる。同様に、ドレインコンタクトプラグ１４０は、一対のフィン１０５ａ，１０５ｂに形成されたドレインＤを電気的に連結する。例えば、ドレインコンタクトプラグ１４０は、ドレインＤが形成された一対のフィン１０５ａ，１０５ｂ部分の間に埋め込まれた埋没部を備えうる。ソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０は、ソースＳ及びドレインＤに動作電圧または電流を供給する役割を担う。ソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０は、導電性物質、例えばドーピングされたポリシリコン、金属薄膜、金属シリサイド、またはこれらの複合膜で形成されうる。
【００２９】
ソースコンタクトプラグ１３５とソースＳ、及びドレインコンタクトプラグ１４０とドレインＤのコンタクト抵抗は、従来より低い。それは、ソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０は、フィン１０５ａ，１０５ｂの両内側面部分に同時に連結されるためである。コンタクト抵抗のような寄生抵抗は、半導体素子１００の集積度が高いほどさらに問題となる。したがって、本発明によるソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０は、高集積半導体素子１００の寄生抵抗成分を減少させて動作速度の向上に寄与できる。
【００３０】
ゲート電極１３０は、チャンネル領域１４５ａ，１４５ｂの間を埋め込む埋没部を備える。ゲート電極１３０は、ポリシリコン、金属、金属シリサイド、またはこれらの複合膜で形成されうる。ゲート電極１３０は、一対のチャンネル領域１４５ａ，１４５ｂに共通に対応できる。たとえ図面で、ゲート電極１３０は、フィン１０５ａ，１０５ｂの間にのみ形成されているとしても、フィン１０５ａ，１０５ｂの上面を横切る突出部をさらに備えうる（図４Ｂの１３０’参照）。ゲート電極１３０とソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０との間には、絶縁層、例えば、シリコン酸化膜がさらに介在されうる。
【００３１】
ゲート電極１３０とチャンネル領域１４５ａ，１４５ｂとの間には、それぞれゲート絶縁膜１２５が介在されうる。例えば、ゲート絶縁膜１２５は、シリコン酸化膜、シリコン窒化膜または高誘電率膜で形成されるか、またはそれらの複合膜で形成されうる。ゲート絶縁膜１２５は、フィン１０５ａ，１０５ｂの上面にも延びて形成されうる（図４Ｂの１２５’参照）。
【００３２】
図１及び図２Ａを参照すれば、ゲート電極１３０のゲート長Ｗ１を１Ｆとするとき、フィン１０５ａ，１０５ｂの幅Ｗ２は、それぞれ０．２５Ｆ、埋没絶縁膜１２０の幅（２ＸＷ４）は１Ｆ、素子分離膜１１５の幅Ｗ３は０．５Ｆでありうる。半導体素子１００が単位セルのアレイで配列された場合、埋没絶縁膜１２０は、両側の隣接セル間でそれぞれ半分ずつ共有される。したがって、一つの単位セルには、総１Ｆの幅を有する埋没絶縁膜１２０が備えられうる。半導体素子１００をメモリ素子として利用する場合、ワードライン（ｗｏｒｄ  ｌｉｎｅ）方向、すなわち、Ｘ１方向を基準とするとき、一つの単位セルの長さは、従来と同様に、２Ｆとなりうる。
【００３３】
図１及び図２Ａないし図２Ｃを参照して、不揮発性メモリ素子１００の動作特性を説明することができる。ゲート電極１３０にターンオン電圧を印加する。これにより、チャンネル領域１４５ａ，１４５ｂは、同時にターンオンされて導電通路を形成できる。また、ソースコンタクトプラグ１３５とドレインコンタクトプラグ１４０との間に動作電圧を印加する。これにより、フィン１０５ａ，１０５ｂに形成されたソースＳとドレインＤとの間に動作電圧が印加され、ドレインＤからチャンネル領域１４５ａ，１４５ｂを経てソースＳに電流が流れうる。すなわち、半導体素子は、一つのＦｉｎＦＥＴ動作を提供できる。
【００３４】
半導体素子１００の動作時、フィン１０５ａ，１０５ｂに形成されたチャンネル領域１４５ａ，１４５ｂ、ソースＳ及びドレインＤの空乏領域は制限されうる。特に、フィン１０５ａ，１０５ｂの幅が狭いほど、空乏領域はさらに制限されうる。さらに具体的には、空乏領域は、フィン１０５ａ，１０５ｂの幅方向、Ｘ１方向には非常に制限されるが、Ｘ３方向に沿ってのみ形成されうる。しかし、フィン１０５ａ，１０５ｂの幅が狭くなれば、Ｘ３方向に沿って形成された空乏領域の影響は非常に減少される。
【００３５】
したがって、フィン１０５ａ，１０５ｂがボディー１０２に連結されているにもかかわらず、半導体基板１１０は、ＳＯＩ構造と類似した、すなわち、ＳＯＩ−類似構造となる。これにより、空乏領域の拡張によって発生するオフ電流、接合漏れ電流、接合キャパシタンスが減少しうる。接合漏れ電流の減少は、半導体素子１００、例えばメモリ素子のセンシングマージンを改善させ、パワー消費を低減させうる。また、半導体素子１００の集積度が高まるほど問題となる短チャンネル効果も抑制されうる。
【００３６】
それにも拘わらず、ボディー１０２に電圧を印加することによって、フィン１０５ａ，１０５ｂにボディーバイアスを印加できるという長所は維持される。これにより、半導体素子１００、例えば、ＣＭＯＳ  ＦｉｎＦＥＴのしきい電圧を容易に調節できる。例として、ＮＭＯＳ  ＦｉｎＦＥＴ及びＰＭＯＳ  ＦｉｎＦＥＴのボディーバイアスを調節して、二つのＦｉｎＦＥＴのしきい電圧を類似に調節できる。
【００３７】
半導体素子１００は、メモリ素子、例えば、ＲＡＭに利用されうる。図３は、本発明の一実施形態によるＲＡＭ２００を示す斜視図であり、図４Ａは、ＲＡＭ２００の平面図であり、図４Ｂは、ＲＡＭ２００のＩ−Ｉ’による断面図であり、図４Ｃは、ＲＡＭ２００のＩＩ−ＩＩ’による断面図である。ＲＡＭ２００は、半導体素子（図１の１００）を利用できる。したがって、ＲＡＭ２００は、図１及び図２Ａないし図２Ｃを参照できる。同じ参照符号は、同一または類似した構成要素を表す。
【００３８】
図３及び図４Ａないし図４Ｃを参照すれば、ＲＡＭ２００は、一対の半導体素子（図１の１００）が列に配列され、ソースコンタクトプラグ１３５が共有された構造を有しうる。ＲＡＭ２００は、一対のドレインコンタクトプラグ１４０上の一対のストレージノード１５５を備える。一対のゲート電極１３０’は、一対のフィン１０５ａ，１０５ｂ上に延びてワードラインを形成できる。ＲＡＭ２００は、ソースＳを共有する一対のＦｉｎＦＥＴと、一対のストレージノード１５５とを単位セルとして利用できる。ＲＡＭ２００は、複数の前記単位セルを含んでもよい。
【００３９】
図４Ａ及び図４Ｂを参照すれば、チャンネル領域１４５ａ’，１４５ｂ’は、フィン１０５ａ，１０５ｂの上面まで延びているという点で、半導体素子（図１の１００）のチャンネル領域１４５ａ，１４５ｂと区別されうる。同様に、ゲート電極１３０’は、フィン１０５ａ，１０５ｂ上に延びて形成されているという点で、半導体素子（図１の１００）のゲート電極１３０と区別されうる。さらに具体的には、ゲート電極１３０’は、埋没部１２６及び突出部１２８を備えうる。同様に、ゲート絶縁膜１２５’は、フィン１０５ａ，１０５ｂの上面の上に延びて形成されているという点で、半導体素子（図１の１００）のゲート絶縁膜１２５と区別されうる。
【００４０】
図３及び図４Ｃを参照すれば、ストレージノード１５５は、バッファプラグ１４２を利用してドレインコンタクトプラグ１４０にそれぞれ連結されうる。バッファプラグ１４２とドレインコンタクトプラグ１４０とは、区分されずに一つのボディーとして形成されてもよい。ストレージノード１５５は、誘電物質、可変抵抗物質、相転移物質、または強誘電体物質を含みうる。例えば、ＤＲＡＭの場合、ストレージノード１５５は、電極で取り囲まれた誘電物質、すなわち、キャパシタ構造でありうる。他の例として、ストレージノード１５５は、ＰＲＡＭの場合、相転移物質であり、ＲＲＡＭの場合、可変抵抗物質であり、ＦｅＲＡＭの場合、強誘電体物質でありうる。
【００４１】
ゲート電極１３０’のゲート長Ｗ１が１Ｆであり、二つのゲート電極１３０’の離隔距離Ｗ５は、２Ｆでありうる。同様に、ドレインコンタクトプラグ１４０をそれぞれ介して、ゲート電極１３０’の離隔距離も２Ｆとなる。但し、ドレインコンタクトプラグ１４０の外側に離隔距離は示されていない。したがって、一つの単位セルを形成するＲＡＭ２００は、Ｘ２方向、すなわち、ビットライン方向には、総８Ｆの長さを有しうる。これにより、ＲＡＭ２００は、通常のメモリ単位セルと同様に、２ＦＸ８Ｆ、すなわち、１６Ｆ２の標準単位セルの面積を有しうる。もちろん、ＲＡＭ２００は、１２Ｆ２の縮少された単位セル面積を有してもよい。したがって、ＲＡＭ２００は、通常のレイアウト配置を利用して容易に形成されうる。
【００４２】
図５は、本発明の他の実施形態によるＲＡＭ３００を示す斜視図であり、図６は、ＲＡＭ３００のＩ−Ｉ’線に沿って切り取った断面図である。ＲＡＭ３００は、ストレージノード１６０の配置において、一実施形態によるＲＡＭ２００と区別されうる。その他のＲＡＭ３００の構造及び説明は、図１ないし図４を参照できる。
【００４３】
図５及び図６を参照すれば、ストレージノード１６０は、ゲート電極１３０”とゲート絶縁膜１２５’との間の少なくとも一部分に介在されうる。例えば、ストレージノード１６０は、ゲート電極１３０”の埋没部１２６’とゲート絶縁膜１２５’との間に介在されうる。これにより、ストレージノード１６０は、素子分離膜１１５上に垂直に形成されうる。
【００４４】
ストレージノード１６０は、ポリシリコン、シリコン−ゲルマニウム、金属ドット、シリコンドット、またはシリコン窒化膜を含みうる。例えば、ストレージノード１６０は、シリコン絶縁膜に取り囲まれたポリシリコン、シリコン−ゲルマニウム、金属ドット、シリコンドット、またはシリコン窒化膜でありうる。この場合、ＲＡＭ３００は、ＮＯＲ型フラッシュメモリとなりうる。ストレージノード１６０は、電荷保存層または電荷トラップ層として機能できる。
【００４５】
図７ないし図１０は、本発明の一実施形態による半導体素子１００の製造方法を示す斜視図である。各構成要素についての説明は、図１及び図２Ａないし図２Ｃを参照できる。
【００４６】
図７を参照すれば、第１トレンチ３０５及び第２トレンチ３１０によって限定され、ボディー１０２から突出した一対のフィン１０５ａ，１０５ｂを含む半導体基板１１０を提供する。フィン１０５ａ，１０５ｂを形成する方法は、当業者に公知の方法を利用できる。例えば、トレンチ３０５，３１０は、フォトリソグラフィ及びエッチング技術を利用して形成できる。
【００４７】
図８を参照すれば、第１トレンチ３０５及び第２トレンチ３１０を埋め込む第１絶縁層１２０を形成する。例えば、第１絶縁層１２０は、シリコン酸化膜をトレンチ３０５，３１０を埋め込むように半導体基板１１０の全面に形成し、平坦化して形成できる。
【００４８】
次いで、第１トレンチ３０５に埋め込まれた絶縁層１２０を所定深さほど選択的にエッチングして素子分離膜１１５を形成する。例えば、第２トレンチ３１０を埋め込む第１絶縁層１２０の部分をフォトレジストパターン（図示せず）で保護し、露出された第１絶縁層１２０の部分を所定深さほど乾式エッチングして、素子分離膜１１５を形成できる。第２トレンチ３１０を埋め込む第１絶縁層１２０の部分は、埋没絶縁膜１２０となりうる。
【００４９】
図９を参照すれば、一対のフィン１０５ａ，１０５ｂの間、すなわち、第１トレンチ３０５にゲート絶縁膜１２５を介在してゲート電極１３０を形成する。ゲート電極１３０は、ゲート絶縁膜１２５及び素子分離膜１１５によって半導体基板１１０と絶縁されうる。例えば、露出されたフィン１０５ａ，１０５ｂの内側面上に熱酸化法を利用して酸化膜（図示せず）を形成し、酸化膜上にゲート電極層（図示せず）を形成できる。次いで、酸化膜及びゲート電極層をパターニングして、ゲート絶縁膜１２５及びゲート電極１３０を形成できる。
【００５０】
次いで、フィン１０５ａ，１０５ｂの露出された上面及び内側面に不純物を注入してソース及びドレイン（図示せず）を形成できる。
図１０を参照すれば、ゲート電極１３０の両側の第１トレンチ（図９の３０５）を埋め込むソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０を形成する。例えば、ゲート電極１３０と分離して第１トレンチ３０５に導電性物質を埋め込んで、ソースコンタクトプラグ１３５及びドレインコンタクトプラグ１４０を形成できる。
【００５１】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。例えば、本発明での半導体素子は、ＦｉｎＦＥＴ及びそれを利用するメモリ素子を含みうる。また、本発明でのＲＡＭは、提示した単位セルが行列に配列されたＮＯＲ型アレイ構造を含みうる。本発明は、上述した実施形態に限定されず、本発明の技術的思想内で当業者が上述した実施形態を組合わせて実施するなど、多様な修正及び変更が可能である。
【産業上の利用可能性】
【００５２】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態による半導体素子を示す斜視図である。
【図２Ａ】図１の半導体素子の平面図である。
【図２Ｂ】図１の半導体素子のＩ−Ｉ’による断面図である。
【図２Ｃ】図１の半導体素子のＩＩ−ＩＩ’による断面図である。
【図３】本発明の一実施形態によるＲＡＭを示す斜視図である。
【図４Ａ】図３のＲＡＭの平面図である。
【図４Ｂ】図３のＲＡＭのＩ−Ｉ’による断面図である。
【図４Ｃ】図３のＲＡＭのＩＩ−ＩＩ’による断面図である。
【図５】本発明の他の実施形態によるＲＡＭを示す斜視図である。
【図６】図５のＲＡＭのＩ−Ｉ’による断面図である。
【図７】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【図８】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【図９】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【図１０】本発明の一実施形態による半導体素子の製造方法を示す斜視図である。
【符号の説明】
【００５４】
１００    半導体素子、
１０２    ボディー、
１０５ａ，１０５ｂ    フィン、
１１０    半導体基板、
１１５    素子分離膜、
１２０    埋没絶縁膜、
１２５    ゲート絶縁膜、
１３０    ゲート電極、
１３５    ソースコンタクトプラグ、
１４０    ドレインコンタクトプラグ。
【図１】
2007036187.tif 000003
【図２Ａ】
2007036187.tif 000004
【図２Ｂ】
2007036187.tif 000005
【図２Ｃ】
2007036187.tif 000006
【図３】
2007036187.tif 000007
【図４Ａ】
2007036187.tif 000008
【図４Ｂ】
2007036187.tif 000009
【図４Ｃ】
2007036187.tif 000010
【図５】
2007036187.tif 000011
【図６】
2007036187.tif 000012
【図７】
2007036187.tif 000013
【図８】
2007036187.tif 000014
【図９】
2007036187.tif 000015
【図１０】
2007036187.tif 000016