(57)【要約】      （修正有）【課題】設計が容易で、プロファイルの変更も簡単に行うことができ、かつ占有面積が小さく発生するジッタの小さいスペクトラム拡散クロックジェネレータを提供する。【解決手段】所定の単一周波数のクロックを発生するクロック源と、所定周波数の三角波を発生する三角波発生源と、三角波の電圧に応じて、所定の２次関数に従う２次電流を発生し、切替信号に応じて、２次電流の方向を決定する２次電流発生源と、２次電流発生源から出力される２次電流を第１および第２のコントロール電圧に変換する第１および第２の電流電圧変換回路と、第１および第２のコントロール電圧に応じて、クロック源から入力されるクロックの遅延を変え、クロック周波数がクロック毎に変動する第１および第２のクロックを出力する第１および第２の電圧制御ディレイラインと、第１および第２のクロックを切替えてスペクトラム拡散クロックとして出力するセレクタとを備えている。【選択図】図４
2007243305.tif 000002
【特許請求の範囲】
【請求項１】
所定の単一周波数のクロックを発生するクロック源と、
所定周波数の変調波を発生する変調波発生源と、
該変調波発生源から入力される変調波の電圧に応じた変調電流を発生し、切替信号に応じて前記変調電流の方向を決定する変調電流発生源と、
該変調電流発生源から出力される変調電流を第１および第２のコントロール電圧に変換する第１および第２の電流電圧変換回路と、
該第1および第２の電流電圧変換回路によって変換された前記第１および第２のコントロール電圧に応じて、前記クロック源から入力されるクロックの遅延を変え、クロック周波数がクロック毎に変動する第１および第２のクロックを出力する、前記第１および第２の電流電圧変換回路にそれぞれ対応する第１および第２の電圧制御ディレイラインと、
前記第１および第２のクロックを切替えてスペクトラム拡散クロックとして出力するセレクタとを備えることを特徴とするスペクトラム拡散クロックジェネレータ。
【請求項２】
前記第１および第２の電圧制御ディレイラインの出力同士の位相を比較し、前記セレクタを制御する選択信号を生成する位相比較器を備えることを特徴とする請求項１に記載のスペクトラム拡散クロックジェネレータ。
【請求項３】
前記変調波発生源は、所定周波数の三角波を発生する三角波発生源であり、前記変調電流発生源は、前記三角波発生源から入力される三角波の電圧に応じて、所定の２次関数に従う２次電流を発生し、切替信号に応じて、前記２次電流の方向を決定する２次電流発生源であり、前記第１および第２の電流電圧変換回路は、前記２次電流発生源から出力される２次電流を所定のコントロール電圧に変換することを特徴とする請求項１または２に記載のスペクトラム拡散クロックジェネレータ。
【請求項４】
前記２次電流発生源は、前記２次関数として、ＭＯＳＦＥＴの飽和電流の二乗則に従う２次電流を発生することを特徴とする請求項３に記載のスペクトラム拡散クロックジェネレータ。
【請求項５】
前記三角波発生源は、前記スペクトラム拡散クロックと該スペクトラム拡散クロックの遅延信号の位相差に応じたパルス幅を有するパルスを発生するパルス発生器と、前記パルス発生器から出力されたパルス幅に応じたパルス電流を発生するチャージポンプと、前記パルス電流を電圧に変換する電流電圧変換回路とを備えることを特徴とする請求項３または４に記載のスペクトラム拡散クロックジェネレータ。
【請求項６】
前記三角波発生源は、前記スペクトラム拡散クロックを入力し前記遅延信号を生成するカウンタ制御ディレイラインと、前記選択信号の遷移数に応じて前記カウンタ制御ディレイラインの遅延値を制御するコントローラと、前記パルスを入力し前記チャージポンプが発生するパルス電流を前記電流電圧変換回路にチャージするかディスチャージするかを選択するセレクタとを備えることを特徴とする請求項５に記載のスペクトラム拡散クロックジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧという）に関するものである。
【背景技術】
【０００２】
ＰＣ（パーソナルコンピュータ）やプリンタなどの電子機器内のデジタル回路は、水晶発振器等により発生された基準クロックに同期して動作している。この時、機器内のプリント基板のクロック配線等から発生するＥＭＩ（Electro Magnetic Interference）ノイ
ズが他の機器や人体へ悪影響を及ぼす。そのパワーピークはデバイスの高速化、高密度化に応じて大きくなるため、近年ＥＭＩの問題がクローズアップされ、米国ＦＣＣ規格（米国における電磁ノイズの法規制）を代表例として、電子機器のＥＭＩに関する出荷規制などが整備されつつある。
【０００３】
ＥＭＩノイズのパワーピークの低減方法の一つとして、ＳＳＣＧがある。水晶発振器等により発生された単一周波数を持つクロックは、そのスペクトラムがクロック基本周波数および高調周波数に鋭いピークを持つ。ＳＳＣＧは、クロックの周期をクロック毎に僅かに変化させることによって、スペクトラムのピークを分散させ、その高さを低減する。ＳＳＣＧは、電子機器のシールド等の他のＥＭＩ低減手法と比較すると、比較的低コストで実現できる手法である。
【０００４】
図１０は、スペクトラム拡散クロックの代表的な時系列プロファイルである三角変調の様子を表す一例のタイミングチャートである。図１０は、三角変調の中でも特に、入力クロックの基本周波数を中心として周波数を変動させるセンタースプレッドの様子を示している。同図の縦軸はクロック周波数Ｆｃｌｋ、横軸は時間ｔを表す。同図には、単一周波数を持つ入力クロックの中心周波数Ｆｃｅｎが点線で表され、ＳＳＣＧにより発生されるスペクトラム拡散クロックの周波数の経時変化が実線（三角波形）で表されている。
【０００５】
ここで、ＳＳＣＧにより発生されるクロックの変調周期Ｔｍｏｄ、変調度％ｄｅｐｔｈがプロファイルの代表的なスペックである。（クロック周期）＜＜Ｔｍｏｄであり、％ｄｅｐｔｈは、通常、クロック周波数に対する百分率表示となる。図１０から分かるように、ＳＳＣＧにより発生されるクロックは、連続的に少しずつその周期を変えることになる。このように周波数変化を連続的に変更することによって、デジタル回路のセットアップホールド時間にインパクトを与えるサイクルツーサイクル（Cycle to Cycle）ジッタを最小限に抑えることができる。
【０００６】
図１０に示す三角変調プロファイルを持つクロックを発生する従来のＳＳＣＧとしては、次に述べる（１）、（２）などの手法がある。
（１）ＰＬＬ（Phase Locked Loop）を応用したＳＳＣＧ
特許文献１，２等に記載されているように、ＰＬＬを応用したＳＳＣＧがある。これが従来のＳＳＣＧの主流であると考えられる。そのうち最もシンプルな形態（ａ）および（ｂ）をそれぞれ図１１（ａ）および（ｂ）に示す。
（ａ）ＰＬＬのコントロール電圧にＦＭ変調信号を加算する方法
図１１（ａ）に示すように、ＰＬＬにおいて、位相検出器（ＰＤ）により、基準クロック源から入力される基準クロックＦｒｅｆと、電圧制御発振器１（ＶＣＯ１）から出力される内部クロックを、フィードバックディバイダ÷Ｎ（ＦＢＤＩＶ）によってＮ分周したフィードバッククロックとの間の位相差が検出される。その検出結果は、ループフィルタ（ＬＰＦ）を介してコントロール電圧としてＶＣＯ１に入力され、コントロール電圧に応じて内部クロックの周波数が変更される。
【０００７】
上記動作を繰り返し行うことによって、基準クロックとフィードバッククロックとの間の位相が同期（ロック）される。この時、ＶＣＯ１からは、基準クロックに位相同期され、そのＮ倍の周波数Ｆｒｅｆ×Ｎ［Ｈｚ］を持つ内部クロックが出力される。
【０００８】
コントロール電圧は、加算器により、ＦＭ変調信号が加算されて、ＶＣＯ１と同一の特性を持つ電圧制御発振器２（ＶＣＯ２）に入力される。ＦＭ変調信号として、例えば０Ｖを中心に、その電圧が上下に変動を繰り返す三角波を加算すれば、それに追従してＶＣＯ２の発振周波数が変動する。これにより、図１０に示す変調プロファイルを持ち、Ｆｒｅｆ×Ｎ［Ｈｚ］を中心周波数とするスペクトラム拡散クロックを実現することができる。
（ｂ）フィードバックディバイダをダイナミックに変更させる方法
図１１（ｂ）に示すように、ＦＢＤＩＶにおける分周率をダイナミックに変更できるようにする。簡単のために、ＰＬＬのループ応答速度が無限大であると仮定すれば、電圧制御発振器（ＶＣＯ）の発振クロック毎に、例えば…→Ｎ−２→Ｎ−１→Ｎ→Ｎ＋１→Ｎ＋２→…と切り替えることにより、発振周波数は、…→Ｆｒｅｆ×（Ｎ−２）→Ｆｒｅｆ×（Ｎ−１）→Ｆｒｅｆ×Ｎ→Ｆｒｅｆ×（Ｎ＋１）→Ｆｒｅｆ×（Ｎ＋２）→…と変化する。この変更はルックアップテーブルを参照して１クロック毎に切り替えられる。
【０００９】
このようにＮを中心として等間隔に連続してＦＢＤＩＶの分周率を切り替えれば、それに追従してＶＣＯの発振周波数が変動し、図１０に示す変調プロファイルを持ち、Ｆｒｅｆ×Ｎ［Ｈｚ］を中心周波数とするスペクトラム拡散クロックを実現できる。
（２）カウンタ制御ディレイラインを使用したＳＳＣＧ
特許文献３などに記載されているように、カウンタ制御ディレイラインを使用したＳＳＣＧがある。そのうち最もシンプルな形態を図１２に示す。
【００１０】
図１２に示すように、クロック源から発生されたクロックは、直列に接続された多数の遅延素子（Ｄ）を通過し、それぞれの遅延素子の出力がセレクタに入力される。その動作が制御回路により制御されるカウンタによってセレクタの選択信号が発生され、セレクタの出力は、カウンタの出力に応じてＯＵＴ＿０、ＯＵＴ＿１、…、ＯＵＴ＿Ｎのうちから１つ選択される。カウンタの出力を１クロックずつダイナミックに変更していけば、セレクタの出力は１クロック毎に、その発振周期を変えることになる。
【００１１】
ここで、仮に遅延素子が同一のものとすれば、セレクタの出力として、図１０に示す三角変調プロファイルをもつクロックを得るためには、カウンタを等間隔に連続して変更してはならない。カウンタを等間隔に連続して変更すると、セレクタの出力は、その周期が入力クロックよりも長くなったり短くなったりはするが、周期はクロック毎に変わっていない。従って、例えば周期を長くする方向にクロックを変調させたい場合には、ＯＵＴ＿０→ＯＵＴ＿１→ＯＵＴ＿３→ＯＵＴ＿６→…のように変更をする必要がある。
【特許文献１】特開平７−２３５８６２号公報
【特許文献２】特開２００２−３４１９５９号公報
【特許文献３】再表００／４５２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記（１）のようにＰＬＬを応用したＳＳＣＧでは、製造プロセスや温度変動などを考慮に入れた場合、安定に思惑通りの時系列プロファイルでクロックを変調させるためには、アナログ的な高度な設計技術を必要とする。具体的には次のような懸念点がある。
【００１３】
（ａ）では、電圧の加算器（オペアンプを応用）の応答特性、線形性、素子の製造仕上がり精度などに注意する必要がある。
【００１４】
また、（ｂ）では、ＦＢＤＩＶをダイナミックに変更するため、安定性を深く考慮する必要がある。また実際には、ＰＬＬの応答速度は無限大ではなく、ＦＢＤＩＶを切り替えたとしても瞬時に出力に応答しない。このため、ループの応答特性を考慮に入れた設計を行わなければ、思惑通りの三角変調は得られない。さらに、通常、ルックアップテーブルはＲＯＭを用いて実現される。これに書き込まれているパターンによって変調の時系列プロファイルが決定されるが、他のプロファイルを持つ変調クロックを得たい場合は、ＲＯＭのパターンをハード的に修正しなければならない。
【００１５】
一方、（２）のカウンタ制御ディレイラインを用いたＳＳＣＧは、設計が比較的容易である。しかし、出力クロックの周期としては、１遅延素子の遅延量分の間隔を持った飛び飛びの値となる。遅延素子の数が少なければ、セレクタの出力クロックとして連続して周期を増加させたり減少させたりの変更可能な量が小さいことを意味するので、図１０中のＴｍｏｄや％ｄｅｐｔｈの大きい変調プロファイルを作ることができない。
【００１６】
特許文献３は、その図１のセレクタの出力をランダムに変更することによってランダム変調プロファイルでＥＭＩの問題を解決している。しかし、近年の電子デバイスの高速化によってサイクルツーサイクルジッタがロジック回路のセットアップホールド時間に与えるインパクトは増大している。そのため、やはり三角変調を代表例とする連続的な変調がスペクトラム拡散クロックとして好ましい。
【００１７】
さらに、特許文献３では、例えば％ｄｅｐｔｈの異なる複数の変調プロファイルを切り替えて使用したい場合には、セレクタの選択信号の変更の仕方を複数通り用意しなければならない。例えば、パターン１として、ＯＵＴ＿０→ＯＵＴ＿１→ＯＵＴ＿３→ＯＵＴ＿６→…、パターン２として、ＯＵＴ＿０→ＯＵＴ＿２→ＯＵＴ＿６→ＯＵＴ＿１２→…という２つのパターンを用意する必要がある。複数プロファイルの切り替えを実現するためには、特許文献３の図１のカウンタを制御するコントロール回路が複雑になり、また多数の遅延素子を必要とする。
【００１８】
本発明の目的は、前記従来技術に基づく問題点を解消し、設計が容易で、なおかつプロファイルの変更も簡単に行うことができるスペクトラム拡散クロックジェネレータを提供することにある。
【００１９】
また、本発明の他の目的は、占有面積が小さく、かつ発生するジッタが小さく、センタースプレッド以外の変調も可能なスペクトラム拡散クロックジェネレータを提供することにある。
【００２０】
さらに、本発明の他の目的は、三角波を自動生成し、かつ意図した変調プロファイルの変調度を自動制御できる三角波発生源を持つスペクトラム拡散クロックジェネレータを提供することにある。
【課題を解決するための手段】
【００２１】
上記の通り、ディレイラインを用いたＳＳＣＧは設計が比較的容易である。また、基本的に入力クロックをそのまま遅延させるだけなので、源振が正確なものであれば比較的安定した出力クロックが得られることもメリットである。一方、ディレイラインを用いたＳＳＣＧは、変調周期Ｔｍｏｄ、変調度％ｄｅｐｔｈの大きい変調プロファイルを得ることが困難である。さらに、複数通りの変調プロファイルを実現するには複雑なロジック制御と多数の遅延素子が必要となってくる。
【００２２】
本発明では、電圧制御ディレイラインを用いたＳＳＣＧを提案する。これはＰＬＬを使用したＳＳＣＧ設計技術の高度さを取り除き、かつ、カウンタ制御のディレイラインが持つ遅延素子の不連続遅延に起因するデメリットを解消するものである。特に、ＣＭＯＳプロセスを対象とすると、ＭＯＳＦＥＴの飽和電流特性の二乗則を用いて容易に図１０に示すような三角変調を実現することができる。
【００２３】
すなわち、上記目的を達成するために、本発明は、所定の単一周波数のクロックを発生するクロック源と、所定周波数の変調波を発生する変調波発生源と、その変調波発生源から入力される変調波の電圧に応じた変調電流を発生し、切替信号に応じて上記変調電流の方向を決定する変調電流発生源と、その変調電流発生源から出力される変調電流を第１および第２のコントロール電圧に変換する第１および第２の電流電圧変換回路と、その第1および第２の電流電圧変換回路によって変換された上記第１および第２のコントロール電圧に応じて、上記クロック源から入力されるクロックの遅延を変え、クロック周波数がクロック毎に変動する第１および第２のクロックを出力する、上記第１および第２の電流電圧変換回路にそれぞれ対応する第１および第２の電圧制御ディレイラインと、上記第１および第２のクロックを切替えて上記スペクトラム拡散クロックとして出力するセレクタを備えたことを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。
【００２４】
ここで、上記第１および第２の電圧制御ディレイラインの出力同士の位相を比較し、上記セレクタを制御する選択信号を生成する位相比較器を備えることが好ましい。
【００２５】
また、上記変調波発生源は、所定周波数の三角波を発生する三角波発生源であり、上記変調電流発生源は、上記三角波発生源から入力される三角波の電圧に応じて、所定の２次関数に従う２次電流を発生し、切替信号に応じて、上記２次電流の方向を決定する２次電流発生源であり、上記第１および第２の電流電圧変換回路は、上記２次電流発生源から出力される２次電流を所定のコントロール電圧に変換することが好ましい。
【００２６】
また、上記２次電流源は、上記２次関数として、ＭＯＳＦＥＴの飽和電流の二乗則に従う２次電流を発生することが好ましい。
【００２７】
また、上記三角波発生源は、上記スペクトラム拡散クロックとそのスペクトラム拡散クロックの遅延信号の位相差に応じたパルス幅を有するパルスを発生するパルス発生器と、上記パルス発生器から出力された上記パルス幅に応じたパルス電流を発生するチャージポンプと、上記パルス電流を電圧に変換する電流電圧変換回路とを備えることが好ましい。
【００２８】
さらに、上記三角波発生源は、上記スペクトラム拡散クロックを入力し上記遅延信号を生成するカウンタ制御ディレイラインと、上記選択信号の遷移数に応じて上記カウンタ制御ディレイラインの遅延値を制御するコントローラと、上記パルスを入力し上記チャージポンプが発生するパルス電流を上記電流電圧変換回路にチャージするかディスチャージするかを選択するセレクタを備えることが好ましい。
【発明の効果】
【００２９】
電圧制御ディレイラインを使用したスペクトラム拡散クロックジェネレータは、ＰＬＬを応用したスペクトラム拡散クロックジェネレータよりも設計が簡単である。特に、ＣＭＯＳプロセスを対象とすると、ＭＯＳＦＥＴの飽和電流特性の二乗則に従う２次電流を発生する２次電流発生源を用いることによって、三角変調プロファイルを持つスペクトラム拡散クロックを容易に得ることができる。また、電圧制御ディレイラインを用いることで、カウンタ制御のディレイラインとは異なり、変調電流発生源に与える変調波の周期や振幅を変更することによって、変調プロファイルの形状を容易に変更することができる。
【００３０】
しかし、電圧制御ディレイライン１つでスペクトラム拡散クロックを生成する場合、市場で要求される標準的なスペックを達成するためには、数十〜数百ｎｓｅｃオーダーの可変遅延量をもつ必要があり、ＣＭＯＳプロセスを対象とすると、大きな面積を必要とする。
【００３１】
本発明のスペクトラム拡散クロックジェネレータは、２つの電圧制御ディレイラインを使用して出力クロックを交互に選択しスペクトラム拡散クロックを生成するので、電圧制御ディレイラインの面積やゲインを小さくでき、発生するジッタを小さくすることができる。また、センタースプレッドのみならずダウンスプレッドやアップスプレッドによる変調も実現できる。
【００３２】
また、本発明のスペクトラム拡散クロックジェネレータは、三角波発生源に生成したスペクトラム拡散クロックや上記２つの電圧制御ディレイラインの選択信号を適用することにより、三角波を自動生成し、意図した変調プロファイルの変調度へ自動制御を行うことが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。
【００３４】
図１は、電圧制御ディレイラインを用いたスペクトラム拡散クロックジェネレータの構成を表す一例の概念図である。同図に示すスペクトラム拡散クロックジェネレータ（ＳＳＣＧ）１０は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するもので、クロック源１２と、三角波発生源１４と、２次電流発生源１６と、電流電圧変換回路１８と、電圧制御ディレイライン（ＶＣＤＬ）２０とを備えている。
【００３５】
クロック源１２は、所定の単一周波数のクロックを発生する。クロック源１２から出力されるクロックは、入力クロックＣＬＫＩＮとしてＶＣＤＬ２０に入力される。
【００３６】
三角波発生源１４は、所定周波数の三角波ＶＴＲＩを発生する。三角波発生源１４から出力される三角波ＶＴＲＩは、２次電流発生源１６に入力される。
【００３７】
２次電流発生源１６は、三角波発生源１４から入力される三角波ＶＴＲＩの電圧に応じて、所定の２次関数に従う２次電流ＩＧＥＮを発生する。また、２次電流発生源１６は、切替信号Ｄ＿ＵＤに従って、発生する２次電流ＩＧＥＮの方向を決定する。図１に示す例では、切替信号Ｄ＿ＵＤがハイレベルの時、図中矢印の向きの２次電流が発生され、ローレベルの時、その逆向きの２次電流が発生される。
【００３８】
なお、切替信号Ｄ＿ＵＤの極性は上記の逆でもよい。また、２次電流発生源１６で使用する２次関数は何ら限定されない。例えば、ＣＭＯＳプロセスを使用してＳＳＣＧ１０を実現する場合、２次電流発生源１６は、ＭＯＳＦＥＴの飽和電流の二乗則として良く知られ、下記式によって表される２次関数に従う２次電流を発生する回路とすることができる。なお、２次電流発生源１６については、具体例を挙げて後述する。
【００３９】
Ｉｄ＝（１／２）μＣｏｘ（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔｈ）２
ここで、Ｉｄはドレイン電流、μはキャリア移動度、Ｃｏｘはゲート絶縁膜の単位面積当たりの容量、ＷおよびＬは実効チャネル幅および実効チャネル長、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはしきい値電圧である。
【００４０】
続いて、電流電圧変換回路１８は、電流を対応する電圧に変換するもので、図示例の場合、キャパシタによって構成されている。２次電流発生源１６から出力される２次電流ＩＧＥＮは、電流電圧変換回路１８のキャパシタによって２次電流ＩＧＥＮに対応する電圧値を持つコントロール電圧ＶＣＮＴに変換される。電流電圧変換回路１８によって変換されたコントロール電圧ＶＣＮＴは、ＶＣＤＬ２０に入力される。
【００４１】
なお、電流電圧変換回路１８は、図１に示すキャパシタに限定されるわけではなく、電流を電圧に変換することができる各種の素子や各種構成の回路を利用することが可能である。
【００４２】
最後に、ＶＣＤＬ２０は、電流電圧変換回路１８によって変換されたコントロール電圧ＶＣＮＴに応じて、クロック源１２から入力されるクロックＣＬＫＩＮの遅延を変え、スペクトラム拡散クロックＳＳＣＬＫとして出力する。
【００４３】
なお、クロック源１２、三角波発生源１４およびＶＣＤＬ２０としては、公知の各種構成のものを使用することができる。
【００４４】
次に、２次電流発生源１６について具体例を挙げて説明する。
【００４５】
図２は、図１に示す２次電流発生源の構成を表す回路図である。同図に示す２次電流発生源１６は、２次関数として、ＭＯＳＦＥＴの飽和電流の二乗則に従う２次電流を発生するもので、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２ａ、２２ｂおよび２４ａ、２４ｂと、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２６ａ、２６ｂおよび２８ａ、２８ｂと、切替スイッチ３０ａ、３０ｂとを備えている。
【００４６】
ＰＭＯＳ２２ａ、２２ｂのソースは電源ＶＤＤに接続され、そのゲートは、ともにＰＭＯＳ２２ａのドレインに接続されてカレントミラー回路が構成されている。また、ＰＭＯＳ２２ａのドレインは、ＮＭＯＳ２６ａを介してグランドＧＮＤに接続され、ＰＭＯＳ２２ｂのドレインは、切替スイッチ３０ａおよびＮＭＯＳ２８ａを介してグランドＧＮＤに接続されている。
【００４７】
同様に、ＰＭＯＳ２４ａ、２４ｂのソースは電源ＶＤＤに接続され、そのゲートは、ともにＰＭＯＳ２４ａのドレインに接続されてカレントミラー回路が構成されている。また、ＰＭＯＳ２４ａのドレインは、切替スイッチ３０ｂおよびＮＭＯＳ２６ｂを介してグランドＧＮＤに接続され、ＰＭＯＳ２４ｂのドレインは、ＮＭＯＳ２８ｂを介してグランドＧＮＤに接続されている。
【００４８】
三角波ＶＴＲＩは、ＮＭＯＳ２６ａ、２６ｂのゲートに入力され、切替信号Ｄ＿ＵＤとその反転信号／Ｄ＿ＵＤは、それぞれ切替スイッチ３０ｂ、３０ａに入力されている。また、ＮＭＯＳ２８ａ、２８ｂのゲートは、ともにＮＭＯＳ２８ａのドレインに接続されてカレントミラー回路が構成されている。２次電流ＩＧＥＮは、ＰＭＯＳ２４ｂのドレインとＮＭＯＳ２８ｂのドレインとの接続点から出力される。
【００４９】
なお、ＰＭＯＳ２２ａ、２２ｂのトランジスタサイズ、ＰＭＯＳ２４ａ、２４ｂのトランジスタサイズ、ＮＭＯＳ２６ａ、２６ｂのトランジスタサイズ、およびＮＭＯＳ２８ａ、２８ｂのトランジスタサイズは、それぞれ同一サイズであるとする。
【００５０】
図２に示す２次電流発生源１６において、切替信号Ｄ＿ＵＤがハイレベル、すなわちその反転信号／Ｄ＿ＵＤがローレベルの時、切替スイッチ３０ａ、３０ｂは、それぞれオフ、オンとなり、ＮＭＯＳ２８ａ、２８ｂはともにオフとなり、ＰＭＯＳ２４ａ、２４ｂはともにオンとなる。
【００５１】
この場合、三角波ＶＴＲＩの電圧に対応する電流が、電源ＶＤＤからＰＭＯＳ２４ａ、切替スイッチ３０ｂおよびＮＭＯＳ２６ｂを介してグランドＧＮＤに流れる。従って、ＰＭＯＳ２４ａに流れる電流と同じ量の電流が、電源ＶＤＤからＰＭＯＳ２４ｂを介して流れ、これが図２中矢印の向きに２次電流ＩＧＥＮとして出力される。
【００５２】
一方、切替信号Ｄ＿ＵＤがローレベル、その反転信号／Ｄ＿ＵＤがハイレベルの時、切替スイッチ３０ａ、３０ｂは、それぞれオン、オフとなり、ＮＭＯＳ２８ａ、２８ｂはともにオンとなり、ＰＭＯＳ２４ａ、２４ｂはともにオフとなる。
【００５３】
この場合、三角波ＶＴＲＩに対応する電流が、電源ＶＤＤからＰＭＯＳ２２ａおよびＮＭＯＳ２６ａを介してグランドＧＮＤに流れ、ＰＭＯＳ２２ａに流れる電流と同じ量の電流が、電源ＶＤＤからＰＭＯＳ２２ｂ、切替スイッチ３０ａおよびＮＭＯＳ２８ａを介してグランドＧＮＤに流れる。そして、さらにＮＭＯＳ２８ａに流れる電流と同じ量の電流が、ＮＭＯＳ２８ｂを介してグランドＧＮＤに流れ、これが図２中矢印の逆向きに２次電流ＩＧＥＮとして出力される。
【００５４】
なお、図２に示す２次電流発生源１６は一例であって、ＳＳＣＧ１０に使用される２次電流発生源は、図２に示す回路に限定されず、他の回路構成で同様の機能を果たす各種構成のものを使用することができる。
【００５５】
次に、図３に示すタイミングチャートを参照しながら、図１に示すＳＳＣＧ１０において、図１０に示す三角変調プロファイルを持つスペクトラム拡散クロックを得る場合の動作を説明する。
【００５６】
クロック源１２から、単一周波数を持つクロックが出力され、入力クロックＣＬＫＩＮとしてＶＣＤＬ２０に入力される。一方、図３のタイミングチャートに示すように、三角波発生源１４から、所定周波数の三角波ＶＴＲＩが出力され、２次電流発生源１６に入力される。なお、ＳＳＣＧ１０では、三角波発生源１４から、図２に示す２次電流発生源１６を構成するＮＭＯＳのしきい値電圧Ｖｔｈよりも高い電圧を持つ三角波ＶＴＲＩが出力される。
【００５７】
２次電流発生源１６は、図３のタイミングチャートに示すように、三角波発生源１４から入力される三角波ＶＴＲＩの入力電圧に応じて、ＭＯＳＦＥＴの飽和電流の二乗則に従う２次電流ＩＧＥＮを発生する。また、２次電流発生源１６では、切替信号Ｄ＿ＵＤに応じて、２次電流ＩＧＥＮの方向が決定される。既に述べた通り、切替信号Ｄ＿ＵＤがハイレベルの時に、図１中の２次電流ＩＧＥＮの矢印の向き（正側）、切替信号Ｄ＿ＵＤがローレベルの時に、その逆向き（負側）の２次電流が発生される。
【００５８】
２次電流発生源１６から出力される２次電流ＩＧＥＮは、図３のタイミングチャートに示すように、電流電圧変換回路１８のキャパシタによって所定の電圧値を持つコントロール電圧ＶＣＮＴに変換され、ＶＣＤＬ２０に与えられる。
【００５９】
ＶＣＤＬ２０では、クロック源１２から入力された単一周波数のクロックＣＬＫＩＮが、コントロール電圧の変化に応じて時間毎に、すなわちクロック毎にその遅延が変更され、スペクトラム拡散クロックＳＳＣＬＫとして出力される。その結果、図３のタイミングチャートに示すように、図１０と同様の三角変調プロファイルを持ち、Ｔｃｅｎを中心周期とするＳＳＣＬＫを得ることができる。
【００６０】
なお、図３のタイミングチャートに示すＳＳＣＬＫにおいて、縦軸はクロック周期、横軸は時間を表す。また、同図には、単一周波数を持つ入力クロックの中心周期Ｔｃｅｎが点線で表され、ＳＳＣＧ１０により発生されるスペクトラム拡散クロックＳＳＣＬＫの周期の経時変化が実線（三角波形）で表されている。
【００６１】
ここで、ＶＣＤＬ２０として、コントロール電圧ＶＣＮＴの単位増加に対して一定の遅延増加量を持つ、すなわち一定ゲインの理想的な線形ディレイラインを想定する。また便宜上、ＶＣＮＴの増加に対してディレイラインの遅延値が増加の極性を持つとする。時間ｔに対してＶＣＮＴがＡ×ｔ２（Ａは定数）の電圧変化をしたとすると、ある時間τからτ＋Δτまでのディレイラインが持つ遅延増加量は、下記式に比例した値となる。
【００６２】
Ａ×｛（τ＋Δτ）２−τ２｝
＝Ａ×２×τ×Δτ＋Ａ×（Δτ）２
≒Ａ×２×τ×Δτ
すなわち、上記式によって、Δτを一定量ずつ増やしていくと、ディレイラインの持つ遅延増加量の増加（遅延増加の傾き）は直線的に増えていくことが分かる。この時、ΔτをＣＬＫＩＮから入力される単一周波数クロックの周期であるとすれば、このディレイラインを通過するクロックの周期は一定に増加していく。周期を減少させる場合も同様の考え方である。
【００６３】
前述の通り、図１に示すＳＳＣＧ１０では、ＶＣＮＴおよび最終的な出力ＳＳＣＬＫのクロック周期変動として、図３に示す波形の信号を得ることができる。この時、Ｔｃｅｎは、ＣＬＫＩＮのクロック周期に等しい。Ｆｃｅｎ＝１／Ｔｃｅｎとし、ＴｄｅｖがＴｃｅｎよりも十分小さいとすると、クロックＳＳＣＬＫとして、近似的に図１０に示す三角変調プロファイルを持つスペクトラム拡散クロックを得ることができる。
【００６４】
ＳＳＣＧ１０は、ＶＣＤＬ２０を用いているので、ＰＬＬを応用したＳＳＣＧよりも設計が簡単である。特に、上記の例のように、ＣＭＯＳプロセスを対象として、ＭＯＳＦＥＴの飽和電流特性の二乗則に従う２次電流発生源を用いることによって、図１０に示す三角変調プロファイルを持つスペクトラム拡散クロックを容易に得ることができる。また、ＶＣＤＬ２０を用いることで、カウンタ制御のディレイラインとは異なり、２次電流発生源に与える三角波の周期や振幅を変更することによって、変調プロファイルの形状を容易に変更することができる。
【００６５】
なお、異なる変調周期、変調度を持つスペクトラム拡散クロックを得たい場合は、図１中の三角波発生源１４から出力される電圧の周期、振幅をそれぞれ変更するという簡単な作業のみで最終的なプロファイルのスペックを適宜変更することができる。
【００６６】
また、三角変調に限定されず、三角波発生源の代わりに、所定周波数の変調波を発生する変調波発生源を設け、２次電流発生源の代わりに、変調波発生源から入力される変調波の電圧に応じた変調電流を発生し、切替信号に応じて、変調電流の方向を決定する変調電流発生源を設け、電流電圧変換回路により、変調電流発生源から出力される変調電流を所定のコントロール電圧に変換することによって、三角変調以外の変調プロファイルを持つＳＳＣＧも同様に簡単に実現可能である。
【００６７】
次に、上述した電圧制御ディレイラインを用いたＳＳＣＧ１０において、どの程度の遅延をもつディレイラインが必要か検討してみる。例として、変調度が±１％（センタースプレッド）、変調周期が３０ｋＨｚの三角変調プロファイルについて検討する。入力クロックの周波数を１００ＭＨｚとすると、変調１／４周期に相当するクロック数は約８３４クロックとなる。このとき変調度±１％という値は１クロックあたり約０．１２ｐｓｅｃずつ周期が増加または減少していくことを意味する。図１に示すＳＳＣＧ１０により変調クロックを生成した場合、変調１／４周期の合計ディレイラインの遅延増加分は以下のようになる。
【００６８】
１／４周期の合計遅延≒０．１２ｐｓｅｃ×８３４クロック×８３４クロック／２
＝４２ｎｓｅｃ
センタースプレッドでの三角変調を１周期行うためには、ディレイラインはこの値の２倍の遅延を連続して増加または遅延させる必要がある。変調度がさらに大きい変調を行う場合やさらに長い周期の変調を行う場合には、数十〜数百ｎｓｅｃといった大きな可変遅延値を有するディレイラインが必要となる。このようなディレイラインをＣＭＯＳプロセスにより形成しようとする場合、比較的大きな面積を必要とする。
【００６９】
さらに、ディレイラインのゲイン、すなわち（ディレイラインの遅延値）÷（コントロール電圧ＶＣＮＴ）が大きくなり、コントロール電圧ＶＣＮＴにのるランダムノイズによってスペクトラム拡散クロックＳＳＣＬＫのクロックジッタが大きく出ることになる。また、ダウンスプレッドやアップスプレッドといったセンタースプレッド以外の変調が達成できない。
【００７０】
図４は、本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態の概念図である。図４に示すスペクトラム拡散クロックジェネレータ（ＳＳＣＧ）４０は、図１に示すＳＳＣＧ１０と比較し、２つの電圧制御ディレイライン（ＶＣＤＬ）５０ａ、５０ｂと、この２つのＶＣＤＬ５０ａ、５０ｂの出力クロックＤＬＯ１，ＤＬＯ２を比較する位相比較器５２と、これら２つの出力クロックを選択してスペクトラム拡散クロックＳＳＣＬＫとして出力するセレクタ５４と、２つのＶＣＤＬ５０ａ、５０ｂを制御するコントロール電圧ＶＣＮＴ１，ＶＣＮＴ２を発生する２つの電流電圧変換回路４８ａ，４８ｂと、これら２つの電流電圧変換回路に２次電流ＩＧＥＮを流す経路を切替える切替スイッチ５６ａ、５６ｂを備える点が異なる。なお、本実施形態のＳＳＣＧ４０を構成するクロック源４２、三角波発生源４４、２次電流発生源４６は、図１に示すＳＳＣＧ１０を構成するクロック源１２、三角波発生源１４、２次電流発生源１６と同じものであるとし、その説明は省略する。
【００７１】
本実施形態においても２次電流発生源４６は、切替信号Ｄ＿ＵＤに従って、発生する２次電流ＩＧＥＮの方向を決定し、切替信号Ｄ＿ＵＤがハイレベルの時、図４中矢印の向きに２次電流が流れ、切替信号Ｄ＿ＵＤがローレベルの時、矢印とは逆向きの２次電流が流れる。また、ＶＣＤＬ５０ａ、５０ｂはそのゲインが、それぞれコントロール電圧ＶＣＮＴ１、ＶＣＮＴ２に対して一定となるようにし、便宜上、コントロール電圧ＶＣＮＴ１、ＶＣＮＴ２が大きくなれば遅延値も増加する極性をもつものとする。
【００７２】
２つのＶＣＤＬ５０ａ、５０ｂはそれぞれ別のコントロール電圧ＶＣＮＴ１、ＶＣＮＴ２で制御される。コントロール電圧ＶＣＮＴ１、ＶＣＮＴ２は２次電流発生源４６からの２次電流ＩＧＥＮが電流電圧変換回路４８ａ、４８ｂによって電圧に変換されることにより生成され、電流電圧変換回路４８ａ、４８ｂのどちらに２次電流ＩＧＥＮが流れ込むかは選択信号ＳＥＬにより切替スイッチ５６ａ、５６ｂを切替えることで選択する。選択されないどちらかのノードはある一定の電圧値ＶＭＩＤに設定される。本実施形態では、これらの切替スイッチは便宜上、選択信号ＳＥＬがローレベルの時電流電圧変換回路４８ａへ、ハイレベルの時電流電圧変換回路４８ｂへ、それぞれ２次電流ＩＧＥＮが流れ込むよう切替えられるものとする。
【００７３】
位相比較器５２には２つのＶＣＤＬ５０ａ、５０ｂの出力クロックＤＬＯ１、ＤＬＯ２が入力され、両者の立ち上がりエッジの位相が比較される。また、２次電流発生源４６に入力されている切替信号Ｄ＿ＵＤが位相比較器５２にも入力される。便宜上、Ｄ＿ＵＤがハイレベルの時、クロックＤＬＯ２がクロックＤＬＯ１に対してちょうど１周期早くなった場合に、位相比較器５２の出力である選択信号ＳＥＬがローレベルからハイレベルへ変化するものとし、逆にクロックＤＬＯ１がクロックＤＬＯ２に対してちょうど１周期早くなった場合に、選択信号ＳＥＬがハイレベルからローレベルに変化するものとする。また、Ｄ＿ＵＤがローレベルの時はその逆の動作をするものとする。
【００７４】
ここで、図４に示すＳＳＣＧ４０において、三角変調プロファイルを持つクロックを発生させる動作を説明する。
【００７５】
図１に示すＳＳＣＧ１０の場合と同様に、三角波形ＶＴＲＩを２次電流発生源へ、単一周波数を有する入力クロックＣＬＫＩＮを電圧制御ディレイラインへそれぞれ入力するが、本実施形態では入力クロックＣＬＫＩＮを２つの電圧制御ディレイライン５０ａ、５０ｂに入力する。
【００７６】
図５は、図４に示すスペクトラム拡散クロックジェネレータにおいて、２次電流が矢印の方向に流れる場合の動作を表わすタイミングチャートである。同図に示すように、スペクトラム拡散クロックＳＳＣＬＫの周波数は、入力クロックＣＬＫＩＮの周波数よりも低く（Ｄ＿ＵＤがハイレベル）、かつ、その周波数がさらに遅くなる方向へ推移している。
【００７７】
図５に示すｐ、ｑ、ｒは入力クロックＣＬＫＩＮの立ち上がりエッジの便宜的な通し番号を表わす。いま、クロックＣＬＫＩＮのｐ番目の立ち上がりエッジで選択信号ＳＥＬがハイレベルからローレベルへ切り替わったものとする。この瞬間に電流電圧変換回路４８ａ側の切替スイッチ５６ａは２次電流ＩＧＥＮが電流電圧変換回路４８ａに流れ込むよう切り替えられ、電流電圧変換回路４８ｂ側の切替スイッチ５６ｂは一定電位ＶＭＩＤに接続するよう切り替えられる。この結果、コントロール電圧ＶＣＮＴ１の電位は２次関数的に増加し、コントロール電圧ＶＣＮＴ２はＶＭＩＤの電位に固定される。
【００７８】
ＶＣＤＬ５０ａの遅延値は２次関数的に増加していくので、出力クロックＤＬＯ１は図５に示すようにｐ＋１番目のクロック以降徐々に周期を増していく。一方、ＶＣＤＬ５０ｂに与えられるコントロール電圧ＶＣＮＴ２はＶＭＩＤに固定されているため、その遅延値は変化せずにクロックＣＬＫＩＮがそのままの周期でＶＣＤＬ５０ｂを通過し出力クロックＤＬＯ２として出力される。選択信号ＳＥＬがローレベルの期間ではＶＣＤＬ５０ａの出力クロックＤＬＯ１がセレクタ５４で選択されスペクトラム拡散クロックＳＳＣＬＫとして出力される。
【００７９】
その後、ＶＣＤＬ５０ａでの遅延値は次第に増加していき、ｑ番目のクロックＤＬＯ２がｑ−１番目のクロックＤＬＯ１を追い越した時に、位相比較器５２の出力である選択信号ＳＥＬがローレベルからハイレベルへ遷移する。すると、上述した動作とは逆の状況となり、切替スイッチ５６ａは電流電圧変換回路４８ａの出力を一定電圧ＶＭＩＤに固定するよう切り替えられ、切替スイッチ５６ｂは電流電圧変換回路４８ｂに２次電流ＩＧＥＮが流れ込むよう切り替えられる。ｑ＋１番目のクロック以降はそれ以前の区間と全く逆の動作となるが、２次電流ＩＧＥＮは引き続き２次関数的に増加しているのでコントロール電圧ＶＣＮＴ２の上昇率は大きくなっていく。
【００８０】
やがて、ｒ番目のクロックＤＬＯ１がｒ−１番目のクロックＤＬＯ２を追い越すが、そこまでに必要とするクロックＣＬＫＩＮのクロック数は前回の遷移（ｑ番目のクロックの時の変化が起こるまで）に比較して少なくなる。この時、選択信号ＳＥＬはローレベルとなり、ｒ＋１番目のクロック以降は再びクロックＤＬＯ１が選択されスペクトラム拡散クロックＳＳＣＬＫとして出力される。
【００８１】
以上をまとめると、選択信号ＳＥＬはローレベル（ｐ＋1番目のクロック以降）→ハイレベル（ｑ＋１番目のクロック以降）→ローレベル（ｒ＋１番目のクロック以降）となり、スペクトラム拡散クロックＳＳＣＬＫとしての出力クロックの通し番号はｐ＋１→ｐ＋２→・・・→ｑ−２→ｑ−１→ｑ＋１→ｑ＋２→・・・→ｒ−２→ｒ−１→ｒ＋１→ｒ＋２となる。このようにして、スペクトラム拡散クロックＳＳＣＬＫとしての出力を選択信号ＳＥＬの切り替え時のクロック（・・・、ｐ番目、ｑ番目、ｒ番目、・・・）の立ち上がりを間引くことによって、クロックＣＬＫＩＮより低い周波数を実現している。
【００８２】
図６は、図４に示すスペクトラム拡散クロックジェネレータにおいて、２次電流が矢印とは逆の方向に流れる場合の動作を表わすタイミングチャートである。同図に示すように、スペクトラム拡散クロックＳＳＣＬＫの周波数が、入力クロックＣＬＫＩＮよりも周波数が高く（Ｄ＿ＵＤがローレベル）、かつ、その周波数が高くなる方向へ推移している。ここで、スペクトラム拡散クロックＳＳＣＬＫとしての出力クロックの通し番号はｐ＋１→ｐ＋１→ｐ＋２→・・・→ｑ−２→ｑ−１→ｑ→ｑ＋１→ｑ＋１→ｑ＋２→・・・→ｒ−２→ｒ−１→ｒ→ｒ＋１→ｒ＋１→ｒ＋２となり、選択信号ＳＥＬの切り替えのところで２回同一の通し番号のクロックの立ち上がり（・・・、ｐ番目、ｑ番目、ｒ番目、・・・）が出力されることによって、クロックＣＬＫＩＮより高い周波数を実現している。
【００８３】
図１に示すＳＳＣＧ１０では電圧制御ディレイライン２０の可変遅延量は数十〜数百ｎｓｅｃ必要となっていたが、図４に示す本実施形態のＳＳＣＧ４０では上述したように、どのような変調のプロファイルであっても可変遅延量は常に基本１周期分でよい。このため電圧制御ディレイラインのゲインを小さくすることができ、ジッタの量も小さくできる。
【００８４】
次に、図４に示すＳＳＣＧに用いる三角波発生源について詳細に説明する。
【００８５】
図７は、図４に示す三角波発生源の構成を示す一実施形態の概略図であり、図８は、その三角波発生源の動作を示すタイミングチャートである。
【００８６】
図７に示す三角波発生源４４は、所望の三角変調プロファイルの変調度へ容易に自動制御するもので、コントローラ５８、カウンタ制御ディレイライン（ＤＣＤＬ）６０、パルス発生器（ＰＧ）６２、セレクタ６４、チャージポンプ（ＣＰ）６６、電流電圧変換回路６８を備える。
【００８７】
ＤＣＤＬ６０は、図４に示すＳＳＣＧ４０で生成したスペクトラム拡散クロックＳＳＣＬＫを入力し、その遅延信号ＳＳＣＬＫ＿Ｄを生成する。パルス発生器６２は、一般にＰＬＬ回路に用いられる位相周波数比較器と同様の回路構成であり、スペクトラム拡散クロックＳＳＣＬＫと遅延信号ＳＳＣＬＫ＿Ｄとを入力し、その比較結果にもとづいてパルス信号ＰＵＬＳＥを発生する。パルス信号ＰＵＬＳＥは、セレクタ６４を介してチャージポンプ６６に入力される。チャージポンプ６６は、パルス信号ＰＵＬＳＥがハイレベルの区間で、選択信号Ｔ＿ＵＤがハイレベルであれば電流電圧変換回路６８へ電流をチャージし、選択信号Ｔ＿ＵＤがローレベルであればディスチャージを行う。電流電圧変換回路６８では、チャージポンプ６６から繰り返しチャージまたはディスチャージされた電流が電圧に変換され変換電圧ＶＴＲＩが生成される。
【００８８】
図８に、選択信号Ｔ＿ＵＤがハイレベルの場合で、チャージが行われＶＴＲＩが上昇していく様子を示す。ＶＴＲＩを下降させる場合（図示せず）は、選択信号Ｔ＿ＵＤをローレベルとし、ディスチャージを行う。このように、連続的なチャージ、ディスチャージにより、電圧ＶＴＲＩの波形は近似的に三角波形となる。選択信号Ｔ＿ＵＤをトグルさせることにより、変換電圧ＶＴＲＩは電圧の上昇または下降を繰り返し、図３に示すような波形となる。図４に示す回路構成のＳＳＣＧ４０においては、例えば、センタースプレッドでスペクトラム拡散クロックＳＳＣＬＫのクロックの変調周期に相当するエッジ数の１／４ずつＴ＿ＵＤを遷移させることになる。
【００８９】
コントローラ５８には、図４に示す位相比較器５２の出力である選択信号ＳＥＬが入力され、その遷移数がカウントされる。意図した変調プロファイルから換算して遷移数が不足している場合、ＤＣＤＬ６０の遅延値を増やし、図８に示すようにパルス信号ＰＵＬＳＥのパルス幅を増加させ、三角波ＶＴＲＩの振幅を増加させることにより変調度を大きくする。逆に、選択信号ＳＥＬのトグル数が過剰な場合は逆の動作を行う。この動作によって常に意図した変調度に自動制御を行う。
【００９０】
具体的に、再び入力クロックの周波数を１００ＭＨｚとして、変調度±１％（センタースプレッド）、変調周期３０ｋＨｚの三角変調という標準的な変調プロファイルを例にあげて説明する。前述したように変調１／４周期で図４に示す２つのディレイラインは合計で４２ｎｓの遅延変動をもつことになる。１００ＭＨｚの周期は１０ｎｓであるので、全部で４回のＳＥＬが遷移した場合に意図した変調度が得られることになる。
【００９１】
図９は、図７に示す三角波発生源を用いた場合のセンタースプレッド、ダウンスプレッド、アップスプレッドの設定の仕様をまとめた図である。同図に示すように、センタースプレッド、ダウンスプレッド、アップスプレッドは、切替信号Ｄ＿ＵＤおよび選択信号Ｔ＿ＵＤの組み合わせにより設定できる。このように、図１に示すＳＳＣＧ１０ではセンタースプレッドによる変調のみ達成可能であったが、切替信号Ｄ＿ＵＤをハイレベルまたはローレベルに固定することで、センタースプレッド、アップスプレッド、ダウンスプレッドによる変調が達成できる。
【００９２】
上述したように、本発明のスペクトラム拡散クロックジェネレータでは、２つの電圧制御ディレイラインを使用して出力クロックを交互に選択することにより、ディレイラインの大きさを小さくすることができる。さらに、ディレイラインのゲインも小さくでき、発生するジッタを小さくすることができる。
【００９３】
また、本発明のスペクトラム拡散クロックジェネレータにおいては、センタースプレッドのみならず、２つの電圧制御ディレイラインの切替信号を常にハイレベルまたはローレベルとすることにより、それぞれ、ダウンスプレッド、アップスプレッドも実現可能となる。
【００９４】
また、本発明のスペクトラム拡散クロックジェネレータは、三角波発生源に、生成したスペクトラム拡散クロックや上記２つの電圧制御ディレイラインの選択信号を適用することにより、三角波を自動生成し、意図した変調プロファイルの変調度へ自動制御を行うことが可能となる。
【００９５】
本発明は、基本的に以上のようなものである。
【００９６】
以上、本発明のスペクトラム拡散クロックジェネレータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００９７】
【図１】電圧制御ディレイラインを用いたスペクトラム拡散クロックジェネレータの    構成を表す一例の概念図である。
【図２】図１に示す２次電流発生源の構成を表す回路図である。
【図３】図１に示すスペクトラム拡散クロックジェネレータの動作を表すタイミング    チャートである。
【図４】本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態の    概念図である。
【図５】図４に示すスペクトラム拡散クロックジェネレータにおいて、２次電流が矢    印の方向に流れる場合の動作を表わすタイミングチャートである。
【図６】図４に示すスペクトラム拡散クロックジェネレータにおいて、２次電流が矢    印とは逆の方向に流れる場合の動作を表わすタイミングチャートである。
【図７】図４に示す三角波発生源の構成を表す一実施形態の概念図である。
【図８】図７に示す三角波発生源の動作を示すタイミングチャートである。
【図９】図７に示す三角波発生源を用いた場合のセンタースプレッド、ダウンスプレ    ッド、アップスプレッドの設定の仕様をまとめた図である。
【図１０】スペクトラム拡散クロックの代表的な時系列プロファイルである三角変調    の様子を表す一例のタイミングチャートである。
【図１１】（ａ）および（ｂ）は、それぞれ従来のＰＬＬを応用したスペクトラム拡    散クロックジェネレータの構成を表す概略図である。
【図１２】従来のカウンタ制御ディレイラインを使用したスペクトラム拡散クロック    ジェネレータの構成を表す概略図である。
【符号の説明】
【００９８】
１０、４０  スペクトラム拡散クロックジェネレータ
１２、４２  クロック源
１４、４４  三角波発生源
１６、４６  ２次電流発生源
１８、４８ａ、４８ｂ、６８  電流電圧変換回路
２０、５０ａ、５０ｂ  電圧制御ディレイライン
５２  位相比較器
５４、６４  セレクタ
５８  コントローラ
６０  カウンタ制御ディレイライン
６６  チャージポンプ
２２ａ、２２ｂ、２４ａ、２４ｂ  Ｐ型ＭＯＳトランジスタ
２６ａ、２６ｂ、２８ａ、２８ｂ  Ｎ型ＭＯＳトランジスタ
３０ａ、３０ｂ、５６ａ、５６ｂ  切替スイッチ
【図１】
2007243305.tif 000003
【図２】
2007243305.tif 000004
【図３】
2007243305.tif 000005
【図４】
2007243305.tif 000006
【図５】
2007243305.tif 000007
【図６】
2007243305.tif 000008
【図７】
2007243305.tif 000009
【図８】
2007243305.tif 000010
【図９】
2007243305.tif 000011
【図１０】
2007243305.tif 000012
【図１１】
2007243305.tif 000013
【図１２】
2007243305.tif 000014