(57)【要約】【課題】  電力要求を減ずるためのローカル書込ドライバ回路を提供する。【解決手段】  集積回路装置メモリアレイのためのローカル書込ドライバ回路は、グローバル書込データ線とローカル書込データ線との間に相補なデータ信号を結合するために書込イネーブル信号を１つしか必要としないことにより、従来の実現例に見られるような相補な書込イネーブル信号を供給する必要を回避する。第２の相補な書込イネーブル信号を供給する必要をなくすことにより、信号経路のために要求されるオンチップのダイ領域は縮小され、所与の書込サイクル中にスイッチするべき線が１本少ないという事実により、付随して電力要求も減じられる。【選択図】図２
2007048447.tif 000002
【特許請求の範囲】
【請求項１】
相補なグローバル書込データ線対と、相補なローカル書込データ線対とを含む集積回路メモリアレイのためのローカルドライバ回路を含む集積回路であって、
前記ローカルドライバ回路は、
書込みイネーブル信号が伝送される単一な書込みイネーブル信号線と、
前記グローバル書込みデータ線対の第１のものの上の第１の差動入力信号と、前記グローバル書込みデータ線対の第２のものの上の第２の差動入力信号とを受けて、第１の差動出力信号と第２の差動出力信号とを生成する差動増幅回路と、
前記書込みイネーブル信号に応答して、前記グローバル書込データ線対の第１のものと前記差動増幅回路の一方の入力端子とを結合する第１のＰチャネル型ＭＯＳトランジスタ（３２Ａ）と、
前記書込みイネーブル信号に応答して、前記グローバル書込データ線対の第２のものと前記差動増幅回路の他方の入力端子とを結合する第２のＰチャネル型ＭＯＳトランジスタ（３２Ｂ）とを含み、
前記第１のＰチャネル型ＭＯＳトランジスタ（３２Ａ）および前記第２のＰチャネル型ＭＯＳトランジスタ（３２Ｂ）の制御端子に前記書込みイネーブル信号線が接続され、
前記差動増幅回路は、前記書込みイネーブル信号線が接続され、前記書込みイネーブル信号に応答して、前記第１の差動出力信号と前記ローカル書込みデータ線対の第１のものとを選択的に結合し、前記第２の差動出力信号と前記ローカル書込みデータ線対の第２のものとを選択的に結合し、
前記差動ドライバ回路は交差結合された第１のＮチャネル型ＭＯＳトランジスタ（４２Ａ）および第２のＮチャネル型ＭＯＳトランジスタ（４２Ｂ）を含む、集積回路装置。
【請求項２】
前記第１および第２のＰチャネル型ＭＯＳトランジスタ（３２Ａ、３２Ｂ）は、各々の第１の端子が前記グローバル書込データ線対の第１のものおよび第２のものにそれぞれ結合され、その第２の端子が前記第１および前記第２のＮチャネル型ＭＯＳトランジスタ（４２Ａ、４２Ｂ）の第１の端子にそれぞれ結合される、請求項１に記載の集積回路装置。
【請求項３】
前記ローカルドライバ回路は、さらに、
各々が、前記第１および第２のＰチャネル型ＭＯＳトランジスタ（３２Ａ、３２Ｂ）の前記第２の端子にそれぞれ結合される制御端子を有する第３および第４のＮチャネル型ＭＯＳトランジスタ（３６Ａ、３６Ｂ）を含む、請求項１に記載の集積回路装置。
【請求項４】
前記第１および第２差動入力信号は相補なデータ書込信号を含む、請求項１に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般的に、集積回路メモリ装置の分野に関する。特にこの発明は埋込型ランダムアクセスメモリ（「ＤＲＡＭ」）を組入れた集積回路装置のためのローカル書込ドライバ回路に関する。
【背景技術】
【０００２】
集積回路メモリ装置と、埋込型ＤＲＡＭを組入れた装置とは、１対のグローバル書込データ線上の相補なデータ信号と、１対の対応するローカル書込データ線とを結合するためにしばしばローカルドライバ回路を使用する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そのような従来のローカルドライバは、並列結合されたＰチャネル型およびＮチャネル型トランジスタを含む相補型金属酸化膜半導体（「ＣＭＯＳ」）パス（または送信）ゲートを利用してきた。これらのパスゲートは、相補の書込イネーブル信号（ＷＥＮおよびＷＥＮＢ）による活性化を必要とするが、ＷＥＮ信号はＮチャネル型装置の活性化に使用され、ＷＥＮＢ信号はＰチャネル型装置の活性化に使用される。
【課題を解決するための手段】
【０００４】
ここで開示されているのはグローバル書込データ線とローカル書込データ線との間の相補なデータ信号を結合するために、単一の書込イネーブル信号だけを必要とすることにより、従来の実現化例に見られる相補な書込イネーブル信号を供給する必要を回避する、集積回路メモリアレイのためのローカル書込ドライバ回路である。第２の相補な書込イネーブル信号線の必要性をなくすことにより、信号経路のために要求されるオンチップのダイ領域はより縮小され、それとともに所与の書込サイクルの間にスイッチするべき線が１つ少ないという事実により、付随する電力要求は減じられる。
【０００５】
特にここで開示されているのは、相補なグローバル書込データ線とローカル書込データ線とを含む集積回路メモリアレイのためのローカルドライバ回路である。ドライバ回路は、グローバル書込データ線の第１のものの上のデータ信号を、ローカル書込データ線の第１のものに、およびグローバル書込データ線の第２のものの上のデータ信号の相補のものを、ローカル書込データ線の第２のものに選択的に結合するための単一の書込イネーブル信号線を含む。
【０００６】
また特にここで開示されているのは、相補なグローバル書込データ線とローカル書込データ線とを含むメモリアレイのためのドライバ回路を含む集積回路装置である。ドライバ回路は、その第１の端子がそれぞれ相補なグローバル書込データ線の一方に結合され、その制御端子が書込イネーブル信号線に結合された第１および第２のスイッチング装置を含む。第３および第４の直列接続されたスイッチング装置は、電源電圧線と基準電圧線の間に結合され、第３および第４のスイッチング装置は相補なローカルデータ線の一方に結合され、第３および第４のスイッチング装置はその制御端子を含む。第５および第６の直列接続されたスイッチング装置もまた電源電圧線と基準電圧線との間に結合され、第５および第６のスイッチング装置は他方の相補なローカル書込データ線に結合され、第５および第６のスイッチング装置はその制御端子を含む。第３および第６のスイッチング装置の制御端子は第１スイッチング装置の第２の端子に結合され、第４および第５のスイッチング装置の制御端子は第２のスイッチング装置の第２の端子に結合されている。第７のスイッチング装置は相補なローカル書込データ線の間に結合され、その制御端子は書込イネーブ
ル信号線に結合される。第８および第９のスイッチング装置は第１のスイッチング装置の第２の端子を基準電圧線に接続する。第８のスイッチング装置はその制御端子が第２のスイッチング装置の第２の端子に結合され、第９のスイッチング装置はその制御端子が書込イネーブル信号線に結合される。第１０および第１１のスイッチング装置は第２のスイッチング装置の第２の端子を基準電圧線に結合する。第１０のスイッチング装置はその制御端子が第１のスイッチング装置の第２の端子に結合され、第１１のスイッチング装置はその制御端子が書込イネーブル信号線に結合される。
【０００７】
この発明のこれらおよび他の目的および特徴および達成の方法は、添付の図面に関連された好ましい実施例の説明からより明らかになり、この発明自体もよりよく理解されるであろう。
【発明を実施するための最良の形態】
【０００８】
図１は埋込型ＤＲＡＭを組入れた集積回路のための従来のローカル書込ドライバ回路１０を示す詳細な概略図である。従来の回路１０は１対のＣＭＯＳパスゲート１２Ａおよび１２Ｂを含み、そのそれぞれが以下により詳しく説明するように、追加の書込イネーブル（「ＷＥＮ」）制御信号を必要とする。
【０００９】
パス（または伝送）ゲート１２Ａおよび１２Ｂは、示されているように並列結合されたＮチャネル型およびＰチャネル型ＭＯＳトランジスタとを含む。パスゲート１２Ａの出力はＮチャネル型トランジスタ１４Ａの一方の端子に結合され、他方の端子は回路接地およびＮチャネル型トランジスタ１６Ａおよび１８Ｂのゲート端子に結合されている。同様に、パスゲート１２Ｂの出力はＮチャネル型トランジスタ１４Ｂの一方の端子に結合され、他方の端子は回路接地およびＮチャネル型トランジスタ１６Ｂと１８Ａのゲート端子に結合されている。Ｎチャネル型トランジスタ１６Ａおよび１８Ａは、電源電圧（「ＶＣＣ」）と回路接地との間に直列結合されており、Ｎチャネル型トランジスタ１６Ｂおよび１８Ｂも同様である。Ｎチャネル型トランジスタ１６Ａと１８Ａの中間のノードはＮチャネル型トランジスタ２０の一方の端子に結合され、その他方の端子はＮチャネル型トランジスタ１６Ｂと１８Ｂの中間のノードに結合されている。
【００１０】
書込イネーブル（「ＷＥＮ」）は線２２に供給され、これはパスゲート１２Ａおよび１２ＢのＮチャネル型トランジスタのゲート端子に結合される。相補な書込イネーブルバー（「ＷＥＮＢ」）信号は次にパスゲート１２Ａおよび１２ＢのＰチャネル型トランジスタのゲート端子ならびにＮチャネル型トランジスタ１４Ａ、１４Ｂ、そして２０のゲート端子に供給される。Ｎチャネル型トランジスタ１６Ａおよび１８Ａの中間のノードはローカル書込データ線バー（「ＤＷＬＢ」）線２８Ａに結合され、Ｎチャネル型トランジスタ１６Ｂおよび１８Ｂの中間のノードは相補のローカル書込データ（「ＤＷＬ」）線２８Ｂに結合される。
【００１１】
ドライバ回路１０の特定の応用では、ローカル書込データ２８Ｂ、２８Ａは多数のセンスアンプに結合することもできる（たとえば左に８、右に８）。列選択パスゲートはローカル書込データ線２８Ｂ、２８Ａをセンスアンプラッチノード（またはビット線）に接続する。それぞれ線２２および２４上にある書込イネーブル制御信号ＷＥＮおよびＷＥＮＢはローカル書込ドライバ回路１０を「オン」と「オフ」にする。ローカル書込ドライバ回路１０が「オフ」にされたとき、（すなわち信号ＷＥＮが「ロー（ｌｏｗ）」でＷＥＮＢが「ハイ（ｈｉｇｈ）」のとき）、ローカル書込データ線２８Ｂ、２８Ａはフローティングしている。ローカル書込ドライバ回路１０が「オン」にされたとき（すなわち信号ＷＥＮは「ハイ」で信号ＷＥＮＢが「ロー」）、ローカル書込データ線２８Ｂ、２８Ａはグローバル書込データ線のレベルによって「ハイ」か「ロー」のいずれかに駆動される。グローバル書込データ線２６Ｂ、２６Ａの両方が「ロー」の場合、ローカル書込データ線２８
Ｂ、２８Ａはフローティングしている（すなわち書込動作なし）。
【００１２】
加えて図２においては、この発明の実施例に従ったローカル書込（「ＬＷＲＩＴＥ」）ドライバ３０の詳細な概略図が示されている。ドライバ回路３０は、図１における従来の回路１０のＣＭＯＳパスゲート１２Ａおよび１２Ｂが、ＷＥＮ制御信号のための要求に従って削除されるように設計されている。この結果、所与の書込サイクル間にスイッチすべき線が１本少ないという事実により、電力要求は顕著に減少し、ＷＥＮ制御信号を経路付けるのに必要なオンチップのダイ領域も縮小する。
【００１３】
ドライバ回路３０はＮチャネル型トランジスタ３４Ａの一方の端子に結合されたＰチャネル型トランジスタ３２Ａを含み、トランジスタ３４Ａの他方の端子は回路接地およびＮチャネル型トランジスタ３６Ａおよび３８Ｂのゲート端子に結合される。同様に、Ｐチャネル型トランジスタ３２ＢはＮチャネル型トランジスタ３４Ｂの一方の端子に結合され、トランジスタ３４Ｂの他方の端子は、回路接地およびＮチャネル型トランジスタ３６Ｂおよび３８Ａのゲート端子に結合される。Ｎチャネル型トランジスタ３６Ａおよび３８Ａは電源電圧（「ＶＣＣ」）と回路接地との間に直列結合され、Ｎチャネル型トランジスタ３６Ｂと３８Ｂも同様に結合されている。Ｎチャネル型トランジスタ３６Ａと３８Ａとの中間のノードはＮチャネル型トランジスタ４０の一方の端子に結合され、Ｎチャネル型トランジスタ４０の他方の端子はＮチャネル型トランジスタ３６Ｂおよび３８Ｂの中間のノードに結合される。
【００１４】
ドライバ回路３０はまた、Ｎチャネル型トランジスタ３６Ａのゲート端子と回路接地との間に結合されたＮチャネル型トランジスタ４２Ａを含み、そのゲート端子はＮチャネル型トランジスタ３６Ｂのゲート端子に結合されている。同様に、Ｎチャネル型トランジスタ４２ＢはＮチャネル型トランジスタ３６Ｂと回路接地との間に結合され、そのゲート端子はＮチャネル型トランジスタ３６Ａのゲート端子に結合されている。線４４上の相補な書込イネーブルバー（「ＷＥＮＢ」）信号はここでＰチャネル型トランジスタ３２Ａおよび３２Ｂのゲート端子ならびにＮチャネル型トランジスタ３４Ａ、３４Ｂおよび４０のゲート端子に供給される。グローバル書込データ線４６Ａ（ＤＷＢ）および４６Ｂ（ＤＷ）はＰチャネル型トランジスタ３２Ａおよび３２Ｂの他方の端子にそれぞれ結合される。Ｎチャネル型トランジスタ３６Ａおよび３８Ａの中間のノードはローカル書込データ線バー（「ＤＷＬＢ」）線４８Ａに結合され、Ｎチャネル型トランジスタ３６Ｂおよび３８Ｂの中間の濃度は相補なローカル書込データ（「ＤＷＬ」）線４８Ｂに結合される。
【００１５】
ドライバ回路３０は、グローバル書込データ線４６Ａ、４６Ｂをドライバトランジスタ３６Ａ、３６Ｂ、３８Ａ、３８Ｂに接続するのに、Ｐチャネル型トランジスタ３２Ａ、３２Ｂを使用する。これはＷＥＮ信号（図１、線２２）の必要性をなくし、所与の書込サイクル間にスイッチするべき線が１本少ないことにより、電力要求を減ずる。トランジスタ４２Ａおよび４２Ｂは、ノード（Ｂ）が「ハイ」の場合ノード（Ａ）をＶＳＳ（回路接地）の基準電圧レベルに保持し、ノード（Ａ）が「ハイ」の場合ノード（Ｂ）をＶＳＳに保持するよう機能する。
【００１６】
加えて図３においては、図２のローカル書込ドライバ回路３０（「ＬＷＲＩＴＥ」）を例示する、集積回路装置の埋込ＤＲＡＭ部分のための代表的な書込データ経路５０の機能ブロック図が示されている。書込データ経路５０はデータ入力を受取りそれをダブルデータレート（「ＤＤＲ」）レジスタ５４へ送るための入力バッファ５２を含む。ＤＤＲレジスタ５４からの出力は、対の相補なグローバル書込データ線４６Ａ、４６Ｂを駆動するいくつかの独立したデータドライバ５６へ供給される。
【００１７】
ドライバ回路３０は、相補なグローバル書込データ線４６Ｂ、４６Ａ（「ＤＷ」、「Ｄ
ＷＢ」）、相補なローカル書込データ線２８Ａ、２８Ｂ（「ＤＷＬ」、「ＤＷＬＢ」）および書込イネーブルバー（「ＷＥＬＢ」）信号線４４に結合されている。相補なローカル書込データ線２８Ａ、２８Ｂはいくつかの列センスアンプ５８に結合されている。示されているように、書込データ経路５０は図１の従来の回路１０が今まで要求した相補な書込イネーブル信号ＷＥＮの供給を必要としない。
【００１８】
ＬＡＴおよびＬＡＴＢ信号はセンスアンプ５８のラッチノードである。これらのノードはそれぞれパストランジスタ６０Ａ、６０Ｂを介してローカル書込データ線４８Ｂ、４８Ａに結合されている。これらのノードはまたビット線ＢＬおよびＢＬＢに結合されている。これらのパストランジスタ６０Ａおよび６０Ｂは書込列選択信号Ｙｗによって制御される。この発明の特定の実施例では、ローカル書込データ線４８Ｂ、４８Ａは各々が特有のＹｗ信号を有する８個のセンスアンプ５８に共有されてもよい。
【００１９】
ローカル書込データ線４８Ｂ、４８Ａは書込動作中ＬＷＲＩＴＥドライバ回路３０によって駆動されている。ＬＷＲＩＴＥドライバ回路３０はグローバル書込データ線４６Ｂ、４６Ａ（ＤＷおよびＤＷＢ）と線４４上の書込イネーブルバー信号（ＷＥＮＢ）とを入力として有する。動作時において、対応するＹｗ信号が「ハイ」、線４４のＷＥＮＢ信号が「ロー」でグローバル書込データ線４６Ｂ、４６Ａの１つが「ハイ」のときに、選択されたセンスアンプ５８に書込が起こる。
【００２０】
この発明の特定の実現例では、グローバル書込データ線４６Ｂ、４６Ａは集積回路の第３の金属層内に形成され、１つの２ＭＥＧブロックをわたって走ってもよい。これらの線はデータドライバ５６による書込動作中、最大電源電圧（「ＶＣＣ」）またはＶＳＳレベルのいずれかまで駆動される。グローバル書込データ線４６Ｂ、４６Ａは、シングルデータレート（「ＳＤＲ」）ではクロック周波数でスイッチする。ＧＤＷ線は第５の金属層内に形成され、８ＭＥＧレジスタ内の入力バッファ５２から各２ＭＥＧＤＤＲレジスタ５４へ走ってもよい。これらのＧＤＷ線は書込動作においてクロック周波数の２倍でスイッチする。これは「ダブルデータレート」（「ＤＤＲ」）と呼ばれる。ＤＤＲレジスタ５４はＧＤＷ  ＤＤＲ信号をそれぞれグローバル書込データ線４６Ｂ、４６Ａ上のＳＤＲ  ＤＷおよびＳＤＲ  ＤＷＢに変換する。入力バッファ５２は入力（「Ｄ」）内のＤＤＲデータをラッチする。ＧＤＷ線はＤＤＲなので、ＳＤＲの場合に比較して線の数は半分である。これは低キャパシタンスと低電力を提供するのに十分な広い間隔を設けてこれらの線を２ＭＥＧブロックをわたって走らせることを可能とする。
【００２１】
加えて図４においては、図３の機能ブロック図に示されるこの発明の特定の実施例に関連する相補なローカル書込データ線上のＤＷＬおよびＤＷＬＢ信号、ＷＥＮＢおよび他の信号が示されている。これらの波形は線４４のＷＥＮＢ信号が「ロー」で書込列選択信号Ｙｗが「ハイ」のときの書込サイクルのタイミングを例示する。ローカル書込データ線４８Ｂ、４８Ａは、ＬＷＲＩＴＥドライバ回路３０（図３）によって書込線４６Ｂ、４６Ａ（図示せず）の状態に従い「ハイ」または「ロー」に駆動される。ＬＡＴ、ＬＡＴＢノード（図３にも図示）はそれぞれＮチャネル型パストランジスタ６０Ａ、６０Ｂを介して逆の状態に駆動される。ビット線ＢＬ、ＢＬＢはパストランジスタ６０Ａ、６０Ｂを介してＬＡＴ、ＬＡＴＢノードに追従する。
【００２２】
この発明の原則が特定の回路を参考に説明されたが以上の説明は例示のためになされたものであって、この発明の範囲を限定するものではないことを理解されたい。特に以上の開示の教示は、当業者に他の修正例を示唆することが認められる。そのような修正例は、それ自体公知の特徴やここに既に説明された特徴の代わりにまたはそれに加えて使用される、他の特徴を含む可能性がある。この出願では請求項は特定の特徴の組合せについて作成されているが、ここにおける開示の範囲は、おそらく当業者には明らかな、明示的にも
しくは暗示的に、または一般化もしくは修正されて開示された新規のある特徴もしくは新規のある組合せを含み、それらがいずれかの請求項中にクレームされた同じ説明にかかわるか否か、またそれらがこの発明が直面する技術的問題のいずれかまたはすべてを軽減するか否かにかかわらないことを理解すべきである。出願人はこの出願またはこれより派生する出願すべての審査手続期間において、そのような特徴および／またはそのような特徴の組合せに対し、新しい請求項を作成する権利をこれにより留保する。
【図面の簡単な説明】
【００２３】
【図１】追加の書込イネーブル（「ＷＥＮ」）制御信号が必要であり、グローバル書込データ線に接続された１対のＣＭＯＳパスゲートの使用を示す、従来の埋込型ＤＲＡＭを組入れた集積回路装置のためのローカル書込ドライバ回路の詳細な概略図である。
【図２】ＣＭＯＳパスゲートが削除され、追加のＷＥＮ制御信号を必要としないことにより電力要求の減少とオンチップのダイ領域を縮小する、この発明の実施例に従ったローカル書込ドライバ回路の詳細な概略図である。
【図３】集積回路装置の埋込ＤＲＡＭ部分のための代表的な書込データ経路の機能ブロック図であり、図２のローカル書込ドライバ回路が、相補な書込イネーブル信号ＷＥＮを供給する必要なしにグローバル書込データ線（「ＤＷ」、「ＤＷＢ」）、ローカル書込データ線（「ＤＷＬ」、「ＤＷＬＢ」）および書込イネーブルバー（「ＷＥＮＢ」）信号線に結合されているのを示す図である。
【図４】図３の機能ブロック図に示すこの発明の特定の実施例に関連した相補なローカル書込線上のＤＷＬおよびＤＷＬＢ信号、ＷＥＮＢおよび他の信号のプロット図である。
【符号の説明】
【００２４】
２０  Ｎチャネル型トランジスタ、３０  ドライバ回路、４０  Ｎチャネル型トランジスタ、５０  書込データ経路。
【図１】
2007048447.tif 000003
【図２】
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【図３】
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【図４】
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