(57)【要約】      （修正有）【課題】ＳＯＩ構造を有するＳＢＳＩ法によるＭＯＳＦＥＴに、寄生チャンネル抑制イオン注入を効率的に行うことのできる半導体基板の製造方法および半導体装置の製造方法を提供すること。【解決手段】レジスト１８と露出面を備えた素子領域８との距離ｄｒが、埋め込み絶縁層１７の底面からレジスト１８の表面までの高さＨｒと埋め込み絶縁層１７の厚さＨｓとイオン注入の角度θとで決められる。したがって、イオン注入されるイオンが、レジスト１８に邪魔されることなく、シリコン層１３と埋め込み絶縁層１７の端部の一部が露出した露出面に到達し、寄生チャンネル抑制イオン注入を効率的に行うことができる。【選択図】図３
2007158040.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、
素子領域周辺の前記第２半導体層および前記第１半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、
前記支持体穴および前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記支持体形成層と前記第１、第２半導体層と前記半導体基材とをエッチングすることにより、支持体および前記第１、第２半導体層の端部の一部が露出した露出面を備えた前記素子領域を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
イオン注入領域を画定するレジストを形成し、前記露出面にイオン注入を行う工程とを備え、
前記レジストと前記素子領域との距離ｄｒと前記埋め込み絶縁層の厚さＨｓと前記埋め込み絶縁層の底面から前記レジストの表面までの高さＨｒと前記イオン注入の角度θとが式（１）
【数１】
2007158040.tif 000009
で表される関係である
ことを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法において、
前記素子領域が複数形成され、
前記素子領域間の距離ｄｓと前記第２半導体層の厚さＴ１と前記支持体の厚さＴ２と前記イオン注入の角度θとが式（２）
【数２】
2007158040.tif 000010
で表される関係である
ことを特徴とする半導体基板の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体基板の製造方法において、
前記第１半導体層がシリコンゲルマニウム層で、前記第２半導体層がシリコン層である
ことを特徴とする半導体基板の製造方法。
【請求項４】
請求項１〜請求項３のいずれか一項に記載の半導体基板の製造方法を行った後で、前記第２半導体層にトランジスタを形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法および半導体装置の製造方法に関し、半導体基材にＳＯＩ（Silicon  On  Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
バルクシリコン基板全面にＳＯＩ構造を形成したＳＯＩ基板上に形成された電解効果型トランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さい。したがって、半導体装置の低消費電力化、高速動作化が可能であることなどの大きな利点を有している。
一般に、ＳＯＩ基板を用意して、このＳＯＩ構造の上に順次トランジスタを形成することが行われ、ＳＯＩ構造が不必要な部分においては、このＳＯＩ構造を除去することが行われている。
また、非特許文献１には、バルクシリコン基板上の素子領域にＳＯＩ構造を形成することで、ＳＯＩトランジスタを低コストで形成できるＳＢＳＩ（Separation  by  Bonding  Si  Islands）法が開示されている。
【０００３】
素子領域にＳＯＩ構造を形成する方法では、まずバルクシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、そこに支持体を形成するための穴（支持体穴）を形成する。その上から支持体としての酸化膜などを成膜した後、素子領域形状を得るように周辺の酸化膜、シリコン層、シリコンゲルマニウム層をドライエッチングする。そして、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングすると、支持体に支持されシリコン層の下に空洞部が形成される。そして、この空洞部にＳｉＯ2などの絶縁層を埋め込むことでシリコン基板とシリコン層との間にＢＯＸ（Buried  Oxide）層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にＳＯＩ構造を得ている。
【０００４】
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＢＳＩ法によるＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）、特にｎＭＯＳは、ＳＯＩ基板を用いたＭＯＳＦＥＴ同様に寄生チャンネルが発生する。このため、寄生チャンネル抑制イオン注入を行う必要がある。このイオン注入は、ＢＯＸ層形成後に行うことが考えられる。
この場合図３に示すように、ＳＢＳＩ法によるＭＯＳＦＥＴでは、ＳＯＩ構造を有する素子領域８の側面にイオン注入を行うことになる。ここで、イオン注入領域を決めるためのレジスト１８のパターンと支持体１５の下に位置する素子領域８との距離ｄｒおよび素子領域８間の距離ｄｓが狭い場合、イオン注入の角度θ、θ´によっては、レジスト１８のパターンおよび支持体１５の影になりイオンが打ち込まれにくいという課題がある。
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的は、ＳＯＩ構造を有するＳＢＳＩ法によるＭＯＳＦＥＴに、寄生チャンネル抑制イオン注入を効率的に行うことのできる半導体基板の製造方法および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記支持体形成層と前記第１、第２半導体層と前記半導体基材とをエッチングすることにより、支持体および前記第１、第２半導体層の端部の一部が露出した露出面を備えた素子領域を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、イオン注入領域を画定するレジストを形成し、前記露出面にイオン注入を行う工程とを備え、前記レジストと前記素子領域との距離ｄｒと前記埋め込み絶縁層の厚さＨｓと前記埋め込み絶縁層の底面から前記レジストの表面までの高さＨｒと前記イオン注入の角度θとが式（１）
【０００８】
【数１】
2007158040.tif 000003
で表される関係であることを特徴とする。
【０００９】
この発明によれば、レジストと露出面を備えた素子領域との距離ｄｒが、埋め込み絶縁層の底面からレジストの表面までの高さＨｒと埋め込み絶縁層の厚さＨｓとイオン注入の角度θとで決められる式（１）の右辺の値より大きく設定される。したがって、イオン注入されるイオンが、レジストに邪魔されることなく、第２半導体層と埋め込み絶縁層の端部の一部が露出した露出面に到達し、寄生チャンネル抑制イオン注入が効率的に行われる。
また、ＭＯＳＦＥＴの集積度に応じたレイアウトによって距離ｄｒが決まる場合、イオン注入の角度θを調節することによって、寄生チャンネル抑制イオン注入が効率的に行われる。
【００１０】
本発明では、前記素子領域が複数形成され、前記素子領域間の距離ｄｓと前記第２半導体層の厚さＴ１と前記支持体の厚さＴ２と前記イオン注入の角度θとが式（２）
【００１１】
【数２】
2007158040.tif 000004
で表される関係であるのが好ましい。
【００１２】
この発明では、複数の素子領域が形成されても、素子領域間の距離ｄｓが、第２半導体層の厚さＴ１と支持体の厚さＴ２とイオン注入の角度θとで決められる式（２）の右辺の値より大きく設定される。したがって、イオン注入されるイオンが、支持体に邪魔されることなく、第２半導体層と埋め込み絶縁層の端部の一部が露出した露出面に到達し、寄生チャンネル抑制イオン注入が効率的に行われる。
なお、イオン注入は、半導体基材全面に対して行うので、式（１）および式（２）におけるθの値は同一になる。したがって、距離ｄｒと距離ｄｓとが、ＭＯＳＦＥＴの集積度に応じたレイアウトによって決まる場合、イオン注入の角度θを、式（１）または式（２）で決まる角度のうち小さい角度以下にすることによって、寄生チャンネル抑制イオン注入が効率的に行われる。
【００１３】
本発明では、前記第１半導体層がシリコンゲルマニウム層で、前記第２半導体層がシリコン層であるのが好ましい。
この発明では、シリコンはシリコンゲルマニウムよりエッチングの選択比が小さく、シリコン層を残してシリコンゲルマニウム層が選択的にエッチング、除去され、シリコン層の下に空洞部が容易に形成される。
【００１４】
本発明の半導体装置の製造方法は、前述の半導体基板の製造方法を行った後で、前記第２半導体層にトランジスタを形成する工程を含むことを特徴とする。
この発明によれば、前述の効果を達成できる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を具体化した実施形態について図面に従って説明する。
図１は、本発明の実施形態に係る半導体装置１を示したものである。
半導体装置１は、半導体基材としてのバルクシリコン基板１０に形成された図示しないトランジスタと素子領域８を有するＳＯＩトランジスタ２とを備えた混載型である。
図１（ａ）は、ＳＯＩトランジスタ２が形成されているＳＯＩトランジスタ形成領域３付近の部分拡大平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ´線に沿う部分拡大断面図である。
【００１６】
図１（ａ）において、ＳＯＩトランジスタ形成領域３と他のバルク領域とは、素子分離膜１１によって分離されている。
図では、ＳＯＩトランジスタ２を流れる電流を確保するために素子領域８が二つ設けられており、二つの素子領域８に共通のゲート電極４とともにＳＯＩトランジスタ２が形成されている。素子領域８は、二つ以上設けられていてもよい。
【００１７】
図１（ａ）および（ｂ）において、素子領域８はＳＯＩ構造を有しており、バルクシリコン基板１０上にＳｉＯ2からなる埋め込み絶縁層１７が形成され、その上に第２半導体層としてのシリコン層１３が形成されている。また、素子領域８の間およびＳＯＩトランジスタ形成領域３の素子領域８以外の領域には、絶縁膜１９が形成されている。
シリコン層１３の上には、図示しない薄いゲート絶縁膜が形成され、その上に二つの素子領域８にまたがってゲート電極４が形成されてＳＯＩトランジスタ２が構成されている。なお、ＳＯＩトランジスタ２が形成される前の基板を半導体基板３０とする。
【００１８】
以下に、本発明の実施形態に係る半導体基板３０の製造方法を説明する。
図２、図３、および図４（ｇ）は、半導体基板３０の製造方法を示す模式断面図である。
図２（ａ）は素子分離膜１１を形成する工程、（ｂ）は第１半導体層としてのシリコンゲルマニウム層１２およびシリコン層１３を形成する工程、（ｃ）は支持体形成層１４を形成する工程、（ｄ）は素子領域８および空洞部１６を形成する形成工程、（ｅ）は埋め込み絶縁層１７を形成する工程をそれぞれ示している。
【００１９】
図２（ａ）において、ＳＯＩトランジスタ形成領域３と他のバルク領域とを、素子分離膜１１によって分離する。素子分離膜１１は、素子分離膜１１を形成する以外の場所をＳｉＮで覆い、酸素雰囲気中で加熱することにより形成する。素子分離膜１１は、非晶質のＳｉＯ2からなる。
【００２０】
図２（ｂ）において、バルクシリコン基板１０にシリコンゲルマニウム層１２を形成し、その上にシリコン層１３を形成する。このとき、バルクシリコン基板１０の露出したＳＯＩトランジスタ形成領域３の表面では、エピタキシャル成長が行われ、非晶質の素子分離膜１１上では、多結晶のシリコンゲルマニウム層１２Ａおよび多結晶のシリコン層１３Ａが形成される。
なお、シリコンゲルマニウム層１２を形成する際、バルクシリコン基板１０の表面でのみエピタキシャル成長する条件で層形成を行ってもよい。この場合、素子分離膜１１上には、多結晶のシリコン層１３のみが形成されている構造になる。次に、シリコン層１３およびシリコンゲルマニウム層１２を順次エッチングしてバルクシリコン基板１０の一部を露出させる図示しない支持体穴を形成する。
【００２１】
図２（ｃ）において、ＣＶＤなどの方法によりバルクシリコン基板１０の上方全体に支持体穴およびシリコン層１３を覆うように、ＳｉＯ2からなる支持体形成層１４を形成する。
図２（ｄ）において、パターニングした図示しないフォトレジスト膜をマスクにして支持体形成層１４、シリコン層１３、シリコンゲルマニウム層１２を順次ドライエッチングする。このエッチングにより支持体１５が形成され、シリコン層１３とシリコンゲルマニウム層１２とを含む素子領域８が形成される。また、支持体１５の下側では、シリコン層１３とシリコンゲルマニウム層１２との端部の一部が露出した露出面２０が形成される。
【００２２】
次に、フォトレジスト膜を除去し、露出面２０からフッ硝酸などのエッチング液をシリコン層１３とシリコンゲルマニウム層１２に接触させることにより、シリコンゲルマニウム層１２を選択的にエッチングして除去する。これにより、バルクシリコン基板１０とシリコン層１３との間に空洞部１６を形成する。シリコンはシリコンゲルマニウムよりエッチングの選択比が小さく、シリコン層１３を残してシリコンゲルマニウム層１２を選択的にエッチングして除去することが可能である。この状態で、支持体１５により、シリコン層１３が支持される構造となる。
【００２３】
図２（ｅ）において、バルクシリコン基板１０およびシリコン層１３を空洞部１６から熱酸化し、空洞部１６をＳｉＯ2からなる埋め込み絶縁層１７を形成する。このとき、バルクシリコン基板１０のシリコンが酸化され、埋め込み絶縁層１７の底面は、バルクシリコン基板１０の表面より下がる。
なお、バルクシリコン基板１０の熱酸化に限らず、ＣＶＤを用いて埋め込み絶縁層１７を形成することも可能である。このときは、埋め込み絶縁層１７の底面の位置とバルクシリコン基板１０の表面の位置とは略一致する。
【００２４】
図３（ｆ）は、寄生チャンネル抑制のためのイオン注入を行う工程を示した模式拡大断面図である。
寄生チャンネル抑制のためのイオン注入は、シリコン層１３に行う。また、予めイオン注入を行う領域と行わない領域とは、レジスト１８によって画定しておく。
イオン注入に使用するイオンは、ボロン（Ｂ）あるいはフッ化ボロン（ＢＦ2）を使用し、加速電圧１０ｋｅＶで、濃度１×１０13〜１０14ｃｍ-2の条件で行う。なお、これらの条件は、必要に応じて変えることができる。
【００２５】
ここで、イオン注入の角度をθ、埋め込み絶縁層１７の厚さをＨｓ、埋め込み絶縁層１７の底面からレジスト１８の表面までの高さをＨｒ、シリコン層１３の厚さをＴ１、支持体１５の厚さをＴ２、レジスト１８と素子領域８との距離をｄｒ、素子領域８同士の距離をｄｓとすると、これらの関係は式（３）および（４）で表される関係に設定されている。
図では、説明上θ、θ´で分けてあるが、実際は、同じ角度θでバルクシリコン基板１０の全面に対してイオン注入を行う。
【００２６】
【数３】
2007158040.tif 000005
【００２７】
【数４】
2007158040.tif 000006
【００２８】
ここで、イオン注入の角度θは５°〜１０°が、埋め込み絶縁層１７の厚さＨｓは１０ｎｍ〜１μｍが、シリコン層１３の厚さＴ１は１０ｎｍ〜０．５μｍが、支持体１５の厚さＴ１は０．１μｍ〜１μｍが好ましい。これらの値は、設計によって変えることができる。
また、レジスト１８と素子領域８との距離ｄｒおよび素子領域８間の距離ｄｓは、式（３）および式（４）で表される数値以上であるが、集積度向上の点から数１０μｍ以下が好ましい。
イオン注入は、１方向のみならず２方向から行ってもよいし、ＳＯＩトランジスタ２の向きによっては、４方向から行ってもよい。
【００２９】
次に、図４（ｇ）において、ＣＶＤなどの方法によりバルクシリコン基板１０の上方全面にＳｉＯ2などの絶縁膜１９を形成する。
そして、ＣＭＰ（化学的機械的研磨）などによりバルクシリコン基板１０の上方全面を平坦化処理し、絶縁膜１９、支持体１５の一部を取り除く。これによりシリコン層１３の上面が露出し、かつシリコン層１３が絶縁膜１９および埋め込み絶縁層１７で素子分離された構造（ＳＯＩ構造）がバルクシリコン基板１０に形成され、半導体基板３０が完成する。
【００３０】
この半導体基板３０の製造方法によれば、以下の効果がある。
（１）レジスト１８と露出面２０を備えた素子領域８との距離ｄｒが、埋め込み絶縁層１７の底面からレジスト１８の表面までの高さＨｒと埋め込み絶縁層１７の厚さＨｓとイオン注入の角度θとで決められる式（５）の右辺の値より大きく設定される。したがって、イオン注入されるイオンが、レジスト１８に邪魔されることなく、シリコン層１３と埋め込み絶縁層１７の端部の一部が露出した露出面２０に到達し、寄生チャンネル抑制イオン注入を効率的に行うことができる。
また、ＭＯＳＦＥＴの集積度に応じたレイアウトによって距離ｄｒが決まる場合、イオン注入の角度θを調節することによって、寄生チャンネル抑制イオン注入を効率的に行うことができる。
【００３１】
【数５】
2007158040.tif 000007
また、ＭＯＳＦＥＴの集積度に応じたレイアウトによって、レジスト１８と露出面２０との距離ｄｒが決まる場合、イオン注入の角度θを調節することによって、寄生チャンネル抑制イオン注入を効率的に行うことができる。
【００３２】
（２）複数の素子領域８が形成されても、素子領域８間の距離ｄｓが、シリコン層１３の厚さＴ１と支持体１５の厚さＴ２とイオン注入の角度θとで決められる式（２）の右辺の値より大きく設定される。したがって、イオン注入されるイオンが、支持体１５に邪魔されることなく、シリコン層１３と埋め込み絶縁層１７の端部の一部が露出した露出面２０に到達し、寄生チャンネル抑制イオン注入を効率的に行うことができる。
【００３３】
【数６】
2007158040.tif 000008
なお、イオン注入は、バルクシリコン基板１０全面に対して行うので、式（５）および式（６）におけるθの値は同一になる。したがって、距離ｄｒと距離ｄｓとが、ＭＯＳＦＥＴの集積度に応じたレイアウトによって決まる場合、イオン注入の角度θを、式（５）または式（６）で決まる角度のうち小さい角度以下にすることによって、寄生チャンネル抑制イオン注入を効率的に行うことができる。
【００３４】
（３）シリコンはシリコンゲルマニウムよりエッチングの選択比が小さく、シリコン層１３を残してシリコンゲルマニウム層１２が選択的にエッチング、除去され、シリコン層１３の下に空洞部１６を容易に形成できる。
【００３５】
次に、本発明の実施形態に係る半導体装置１の製造方法について説明する。
半導体装置１の製造方法では、上記図２および図３で説明した半導体基板３０の製造方法に続いて、図４（ｈ）に示すようなＳＯＩトランジスタ２を形成する。
【００３６】
まず、シリコン層１３の表面の熱酸化を行いシリコン層１３の表面に図示しないゲート絶縁膜を形成する。そして、ＣＶＤなどの方法によりゲート絶縁膜が形成されたシリコン層１３上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜の上にゲート電極４を形成する。
次に、ゲート電極４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層１３内にイオン注入することにより、ゲート電極４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層をシリコン層１３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成されたシリコン層１３上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極４の側壁にサイドウォールをそれぞれ形成する。そしてゲート電極４およびサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン層１３内にイオン注入することにより、サイドウォールの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層をシリコン層１３に形成したトランジスタが形成される。このようにしてＳＯＩ構造を有するトランジスタを含んだ混載型の半導体装置１が完成する。
【００３７】
以上のように、この半導体装置１の製造方法によれば、以下の効果がある。
（４）前述の効果を達成できる半導体装置１の製造方法を提供できる。
【００３８】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、本発明の実施形態では、レジスト１８は、素子分離膜１１上に設けられているが、素子領域８のレイアウトによっては、バルクシリコン基板１０に設けられていてもよい。
また、半導体基材の材質としてシリコンを用いて説明したが、他の材質としてＧｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。
さらに、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例にとり説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせれば良い。例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いることができる。
【００３９】
本発明を実施するための最良の方法などは、以上の記載で開示されているが、本発明は、これに限定されるものではない。すなわち、本発明は、主に特定の実施形態に関して説明されているが、本発明の技術的思想および目的の範囲から逸脱することなく、以上述べた実施形態に対し、使用する材料、その他の詳細な事項において、当業者が様々な変形を加えることができるものである。
したがって、上記に開示した材料などを限定した記載は、本発明の理解を容易にするために例示的に記載したものであり、本発明を限定するものではないから、それらの材料、などの限定の一部もしくは全部の限定を外した記載は、本発明に含まれるものである。
【図面の簡単な説明】
【００４０】
【図１】（ａ）は、本発明の実施形態に係る半導体装置のＳＯＩトランジスタ形成領域付近の部分拡大平面図、（ｂ）は、（ａ）のＡ−Ａ´線に沿う部分拡大断面図。
【図２】本発明の実施形態に係る半導体基板の製造方法を示す模式断面図。
【図３】イオン注入を行う工程を示す拡大断面図。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。
【符号の説明】
【００４１】
１…半導体装置、２…トランジスタとしてのＳＯＩトランジスタ、８…素子領域、１０…半導体基材としてのバルクシリコン基板、１２…第１半導体層としてのシリコンゲル
マニウム層、１３…第２半導体層としてのシリコン層、１４…支持体形成層、１５…支持体、１６…空洞部、１７…埋め込み絶縁層、１８…レジスト、２０…露出面、３０…半導体基板。
【図１】
2007158040.tif 000011
【図２】
2007158040.tif 000012
【図３】
2007158040.tif 000013
【図４】
2007158040.tif 000014