(57)【要約】【課題】高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる信号処理装置を提供する。【解決手段】７次ΔΣ変調回路２１と、７次ΔΣ変調回路２１よりも次数が低い２次ΔΣ変調回路１６と、７次ΔΣ変調回路２１の出力信号と２次ΔΣ変調回路１６の出力信号とを加算する加算器６と、加算器６の出力信号を入力するローパスフィルタ２２と、７次ΔΣ変調回路２１よりも次数が低いΔΣ変調回路であってローパスフィルタ２２の出力信号をΔΣ変調する２次ΔΣ変調回路１７とを備える信号処理装置。【選択図】図１
2007243394.tif 000002
【特許請求の範囲】
【請求項１】
第１ΔΣ変調回路と、
前記第１ΔΣ変調回路よりも次数が低い第２ΔΣ変調回路と、
前記第１ΔΣ変調回路の出力信号と前記第２ΔΣ変調回路の出力信号とを加算する加算器と、
前記加算器の出力信号を入力するローパスフィルタと、
前記第１ΔΣ変調回路よりも次数が低いΔΣ変調回路であって前記ローパスフィルタの出力信号をΔΣ変調する第３ΔΣ変調回路とを備えることを特徴とする信号処理装置。
【請求項２】
前記ローパスフィルタが、前記ローパスフィルタから前記第３ΔΣ変調回路に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にする特性を持つフィルタである請求項１に記載の信号処理装置。
【請求項３】
前記第１ΔΣ変調回路の出力信号と前記第３ΔΣ変調回路の出力信号とを入力して信号処理を行う信号処理部を備え、
前記第２ΔΣ変調回路が前記信号処理部の出力信号をΔΣ変調する請求項１又は請求項２に記載の信号処理装置。
【請求項４】
前記ローパスフィルタが、移動平均フィルタ、ＩＩＲフィルタ、又はＦＩＲフィルタのいずれかで構成される請求項１〜３のいずれかに記載の信号処理装置。
【請求項５】
１ビット信号が入力される入力部と、
第１ΔΣ変調回路と、
前記入力部から送出される１ビット信号と前記第１ΔΣ変調回路との出力信号を加算する加算器と、
前記加算器の出力信号を入力するローパスフィルタと、
前記ローパスフィルタの出力信号をΔΣ変調する第２ΔΣ変調回路とを備えることを特徴とする信号処理装置。
【請求項６】
前記ローパスフィルタが、前記ローパスフィルタから前記第２ΔΣ変調回路に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にする特性を持つフィルタである請求項５に記載の信号処理装置。
【請求項７】
前記入力部から送出される１ビット信号と前記第２ΔΣ変調回路の出力信号とを入力して信号処理を行う信号処理部を備え、
前記第１ΔΣ変調回路が前記信号処理部の出力信号をΔΣ変調する請求項５又は請求項６に記載の信号処理装置。
【請求項８】
前記ローパスフィルタが、移動平均フィルタ、ＩＩＲフィルタ、又はＦＩＲフィルタのいずれかで構成される請求項５〜７のいずれかに記載の信号処理装置。
【請求項９】
１ビット信号が入力される第１入力部と、
１ビット信号が入力される第２入力部と、
前記第１入力部から送出される１ビット信号と前記第２入力部から送出される１ビット信号とを加算する加算器と、
前記加算器の出力信号を入力するローパスフィルタと、
前記ローパスフィルタの出力信号をΔΣ変調するΔΣ変調回路とを備えることを特徴とする信号処理装置。
【請求項１０】
前記ローパスフィルタが、前記ローパスフィルタから前記ΔΣ変調回路に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にする特性を持つフィルタである請求項９に記載の信号処理装置。
【請求項１１】
前記ローパスフィルタが、移動平均フィルタ、ＩＩＲフィルタ、又はＦＩＲフィルタのいずれかで構成される請求項９又は請求項１０に記載の信号処理装置。
【請求項１２】
信号処理部と、
前記信号処理部から出力される１ビット信号を入力するローパスフィルタと、
前記ローパスフィルタの出力信号をΔΣ変調するΔΣ変調回路とを備えることを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調回路を有する信号処理装置に関する。
【背景技術】
【０００２】
マルチビット信号に対して、マルチビット信号で表現される信号帯域に対して十分に高い周波数で標本化を行い、ΔΣ変調を施すことにより、１ビット信号を得ることが可能である。
【０００３】
例えば、サンプリング周波数４４．１ｋＨｚのマルチビット信号からサンプリング周波数２．８２２４ＭＨｚの１ビット信号を得るには、インターポレーションフィルタを用いて６４倍アップサンプリングを行い、サンプリング周波数２．８２２４ＭＨｚのマルチビット信号を作成する。そして、その作成したサンプリング周波数２．８２２４ＭＨｚのマルチビット信号を、ΔΣ変調回路により１ビットに量子化し、サンプリング周波数２．８２２４ＭＨｚの１ビット信号を得る。
【０００４】
ここで、ΔΣ変調回路の構成について説明する。２次ΔΣ変調回路は、図２８に示す構成であって、マルチビット信号ＩＮMBを入力するデータ入力部１００と、加算器１０１〜１０３と、量子化器１０４と、１サンプリングだけ遅延する機能を持つ遅延器１０５及び１０６と、係数器１０７及び１０８と、１ビット信号ＯＵＴ1Bを出力するデータ出力部１０９とを備える。データ入力部１００に１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）を入力した場合、図２８に示す２次ΔΣ変調器から出力される１ビット信号ＯＵＴ1Bの周波数特性は図３４に示すようになる。また、図２９に示すように、フィードバックループに係数器１１０を設けることにより、ゲインを持った１ビット信号を出力することが可能である。
【０００５】
３次以上のΔΣ変調回路はしばしば動作が不安定になる。そこで様々な工夫により、高次のΔΣ変調回路の安定化が図られている。安定化が図られている７次ΔΣ変調回路の構成例を図３０に示す。図３０に示す７次ΔΣ変調回路は、マルチビット信号ＩＮMBを入力するデータ入力部１１１と、加算器１１２〜１１９と、量子化器１２０と、１サンプリングだけ遅延する機能を持つ遅延器１２１〜１２８と、係数器１２９〜１３７と、１ビット信号ＯＵＴ1Bを出力するデータ出力部１３８とを備える。データ入力部１１１に１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）を入力した場合、図３０に示す７次ΔΣ変調器から出力される１ビット信号ＯＵＴ1Bの周波数特性は図３５に示すようになる。
【０００６】
上記のようにして得られた１ビット信号の処理を行う従来の信号処理装置としては、例えば非特許文献１に開示されている高次バターワースフィルタが挙げられる。以下、非特許文献１に開示されている高次バターワースフィルタについて図３１の構成図を参照して説明する。
【０００７】
図３１（ａ）に示す高次バターワースフィルタは、１ビット信号ＩＮ1Bを入力するデータ入力部１４１と、加算器１４２〜１４５と、係数器１４６〜１５２と、積分器１５３〜１５６と、遅延器１５７と、１ビット信号ＯＵＴ1Bを出力するデータ出力部１５８とを備える。ゲインがａnの係数器１４６は、図３１（ｂ）に示すように、ゲインがＡnの係数器１６１と、フィードゲインがτanのΔΣ変調器１６２とによって構成される。また、積分器１５３〜１５６はそれぞれ、図３１（ｃ）に示すように、加算器１６３と、フィードゲインがτcのΔΣ変調器１６４と、遅延器１６５とによって構成される。
【０００８】
図３１に示す構成において、カットオフ周波数ｆCがωC＝２πｆC＝１の関係を満たすようなフィルタをアナログ領域で設計し、以下の（１）式のパラメータai、ｂjを求める。
【数１】
2007243394.tif 000003
【０００９】
パラメータanを実現する場合は、図３１（ｂ）における係数器１６１のゲインＡnと、ΔΣ変調器１６２のフィードバックゲインτanとをそれぞれ整数値で、以下の（２）式の関係を満たすように選ぶ。
【数２】
2007243394.tif 000004
【００１０】
パラメータｂnについてもパラメータanと同様の手順で実現することができる。所望のカットオフ周波数をｆC、サンプリング周期をＴとしたとき、積分器１５３〜１５６それぞれの積分係数Ｓ-1は以下の（３）式のようにする。
【数３】
2007243394.tif 000005
【００１１】
また、積分器の一構成要素であるΔΣ変調器１６４のフィードバックゲインτcを以下の（４）式のようにする。
【数４】
2007243394.tif 000006
【００１２】
以上より、所望の特性のフィルタを実現することが可能である。なお、ｆCはローパスフィルタやハイパスフィルタの場合はカットオフ周波数であるが、ローシェルフフィルタやピーキングフィルタの場合は中心周波数である。図３１に示すフィルタは、各演算素子（係数器１４６〜１４９、係数器１５０〜１５２、積分器１５３〜１５６）の結線を１ビットで実現しており、また、フィルタの実現に乗算器を必要としない。つまり、図３１に示すフィルタは、小さい回路規模で実現可能である。
【００１３】
図３１に示すフィルタを用いて、図３２に示す周波数特性を持つローシェルフフィルタを作成すると、以下のようになる。まず、中心周波数ｆCがωC＝２πｆC＝１の関係を満たすようなローシェルフフィルタをアナログ領域で設計すると、以下の（５）式が成立する。
【数５】
2007243394.tif 000007
ここで、（５）式中の各パラメータａ1、ａ2、ｂ1、ｂ2はそれぞれ以下のようになる。
【数６】
2007243394.tif 000008
【００１４】
そして、図３２に示す周波数特性を持つローシェルフフィルタの構成は図３３に示すようになる。
【非特許文献１】村橋  善光、外２名、「ΔΣ変調に基づく１ビット信号処理における高次のフィルタの実現」、平成１６年度電気関係学会東海支部連合大会ＣＤ−ＲＯＭ、平成１６年
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図３３に示すローシェルフフィルタは、１ビット信号入出力のフィルタであって、１ビット信号ＩＮ1Bを入力するデータ入力部１７１と、加算器１７２〜１７６と、係数器１７７〜１８４と、フィードバックゲインがτCの２次ΔΣ変調回路１８５及び１８６と、２次ΔΣ変調回路１８７と、遅延器１８８〜１９０と、１ビット信号ＯＵＴ1Bを出力するデータ出力部１９１とを備える。
【００１６】
データ入力部１７１に入力される１ビット信号ＩＮ1BはどのようなΔΣ変調で得られた１ビット信号かは不明であり、２次ΔΣ変調で得られた１ビット信号の場合も有れば、７次ΔΣ変調で得られた１ビット信号の場合も有る。例えば、データ入力部１７１に入力される１ビット信号ＩＮ1Bが７次ΔΣ変調で得られた図３５に示す周波数特性の１ビット信号である場合、図３３に示すローシェルフフィルタのデータ出力部１９１から出力される１ビット信号ＯＵＴ1Bのノイズフロアは、図３６に示すように２０ｋＨｚまでの可聴帯域において、２次ΔΣ変調で得られた図３４に示す周波数特性の１ビット信号のノイズフロア（図３４を参照）よりも高いレベルになっている。このような状態は、データ出力部１９１から出力される１ビット信号ＯＵＴ1Bが劣化することを意味しており、望ましくない状態である。
【００１７】
本発明は、上記の問題点に鑑み、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために本発明に係る信号処理装置は、第１ΔΣ変調回路と、前記第１ΔΣ変調回路よりも次数が低い第２ΔΣ変調回路と、前記第１ΔΣ変調回路の出力信号と前記第２ΔΣ変調回路の出力信号とを加算する加算器と、前記加算器の出力信号を入力するローパスフィルタと、前記第１ΔΣ変調回路よりも次数が低いΔΣ変調回路であって前記ローパスフィルタの出力信号をΔΣ変調する第３ΔΣ変調回路とを備える構成とする。
【００１９】
上記構成の信号処理装置は、高次のΔΣ変調で得られた１ビット信号を処理する場合でも、前記ローパスフィルタが設けられているので、前記第３ΔΣ変調回路から出力される１ビット信号のノイズレベルを低減することができる。したがって、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【００２０】
また、上記構成の信号処理装置において、前記ローパスフィルタが、前記ローパスフィルタから前記第３ΔΣ変調回路に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にする特性を持つフィルタであることが望ましい。また、上記各構成の信号処理装置において、前記第１ΔΣ変調回路の出力信号と前記第３ΔΣ変調回路の出力信号とを入力して信号処理を行う信号処理部を備え、前記第２ΔΣ変調回路が前記信号処理部の出力信号をΔΣ変調するようにしてもよい。さらに、上記各構成の信号処理装置において、前記ローパスフィルタが、移動平均フィルタ、ＩＩＲフィルタ、又はＦＩＲフィルタのいずれかで構成されるようにしてもよい。
【００２１】
また、上記目的を達成するために本発明に係る信号処理装置は、１ビット信号が入力される入力部と、第１ΔΣ変調回路と、前記入力部から送出される１ビット信号と前記第１ΔΣ変調回路との出力信号を加算する加算器と、前記加算器の出力信号を入力するローパスフィルタと、前記ローパスフィルタの出力信号をΔΣ変調する第２ΔΣ変調回路とを備える構成とする。
【００２２】
上記構成の信号処理装置は、高次のΔΣ変調で得られた１ビット信号を処理する場合でも、前記ローパスフィルタが設けられているので、前記第２ΔΣ変調回路から出力される１ビット信号のノイズレベルを低減することができる。したがって、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【００２３】
また、上記構成の信号処理装置において、前記ローパスフィルタが、前記ローパスフィルタから前記第３ΔΣ変調回路に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にする特性を持つフィルタであることが望ましい。また、上記各構成の信号処理装置において、前記入力部から送出される１ビット信号と前記第２ΔΣ変調回路の出力信号とを入力して信号処理を行う信号処理部を備え、前記第１ΔΣ変調回路が前記信号処理部の出力信号をΔΣ変調するようにしてもよい。さらに、前記ローパスフィルタが、移動平均フィルタ、ＩＩＲフィルタ、又はＦＩＲフィルタのいずれかで構成されるようにしてもよい。
【００２４】
また、上記目的を達成するために本発明に係る信号処理装置は、１ビット信号が入力される第１入力部と、１ビット信号が入力される第２入力部と、前記第１入力部から送出される１ビット信号と前記第２入力部から送出される１ビット信号とを加算する加算器と、前記加算器の出力信号を入力するローパスフィルタと、前記ローパスフィルタの出力信号をΔΣ変調するΔΣ変調回路とを備える構成とする。
【００２５】
上記構成の信号処理装置は、高次のΔΣ変調で得られた１ビット信号を処理する場合でも、前記ローパスフィルタが設けられているので、前記ΔΣ変調回路の発振を回避することができる。したがって、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【００２６】
また、上記構成の信号処理装置において、前記ローパスフィルタが、前記ローパスフィルタから前記第３ΔΣ変調回路に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にする特性を持つフィルタであることが望ましい。また、上記各構成の信号処理装置において、前記ローパスフィルタが、移動平均フィルタ、ＩＩＲフィルタ、又はＦＩＲフィルタのいずれかで構成されるようにしてもよい。
【００２７】
また、上記目的を達成するために本発明に係る信号処理装置は、信号処理部と、前記信号処理部から出力される１ビット信号を入力するローパスフィルタと、前記ローパスフィルタの出力信号をΔΣ変調するΔΣ変調回路とを備える構成とする。
【００２８】
上記構成の信号処理装置は、前記ローパスフィルタが設けられているので、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【発明の効果】
【００２９】
本発明に係る信号処理装置によると、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【発明を実施するための最良の形態】
【００３０】
本発明の実施形態について図面を参照して以下に説明する。先ず始めに本発明の第１実施形態について説明する。本発明の第１実施形態に係る信号処理装置の構成を図１に示す。図１に示す信号処理装置は、マルチビット信号入力１ビット信号出力のローシェルフフィルタであって、マルチビット信号ＩＮMBを入力するデータ入力部１と、加算器２〜６と、係数器７〜１４と、フィードバックゲインがτCの２次ΔΣ変調回路１５及び１６と、２次ΔΣ変調回路１７と、遅延器１８〜２０と、７次ΔΣ変調器２１と、ローパスフィルタ２２と、１ビット信号ＯＵＴ1Bを出力するデータ出力部２３とによって構成されている。
【００３１】
本実施形態では、データ入力部１にサンプリング周波数２．８２２４ＭＨｚのマルチビット信号ＩＮMBが入力され、そのマルチビット信号ＩＮMBが７次ΔΣ変調器２１にて、サンプリング周波数２．８２２４ＭＨｚの１ビット信号に変調される。そして、フィルタ処理を施されたサンプリング周波数２．８２２４ＭＨｚの１ビット信号ＯＵＴ1Bがデータ出力部２３から出力される。
【００３２】
また、７次ΔΣ変調器２１は、図３０に示す構成であり、例えば、１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）を入力したときに出力する１ビット信号の周波数特性が図３になるように、適当に係数を設定する。また、フィードバックゲインがτCの２次ΔΣ変調回路１５及び１６はそれぞれ図２９に示す構成であり、２次ΔΣ変調回路１７は図２８に示す構成である。
【００３３】
図１に示す信号処理装置を、図２に示す周波数特性を持つローシェルフフィルタすなわちゲインが６ｄＢ、中心周波数が１ｋＨｚのローシェルフフィルタにする場合、係数器７〜１４の各係数Ａ１、Ａ２、Ｂ１、Ｂ２、及びτb並びに２次ΔΣ変調器１５及び１６のフィードバックゲインτCはそれぞれ以下のようになる。
【数７】
2007243394.tif 000009
【００３４】
データ入力部１に入力されるマルチビット信号ＩＮMBが１ｋＨｚ，−６０ｄＢの正弦波信号である場合、７次ΔΣ変調回路２１から加算器６に供給される信号の周波数特性は図３と同様になり、２次ΔΣ変調回路１６から加算器６に供給される信号の周波数特性は図４に示すようになり、加算器６からローパスフィルタ２２に供給される信号の周波数特性は図５に示すようになり、データ出力部２３から出力される１ビット信号ＯＵＴ1Bの周波数特性は図６に示すようになる。
【００３５】
図１に示す信号処理装置を、上述したとおり、図２に示す周波数特性を持つローシェルフフィルタすなわちゲインが６ｄＢ、中心周波数が１ｋＨｚであって１ｋＨｚの信号に対して３ｄＢのゲインを持つローシェルフフィルタにする場合、１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）の入力に対しての出力は図６に示すとおり−５７ｄＢであり、１ｋＨｚの信号に対して３ｄＢのゲインを持つ所望の特性になっている。
【００３６】
また、図６と図３６を比較すると明らかなように、図１に示す信号処理装置の出力信号は、図３３に示す従来の信号処理装置が７次ΔΣ変調で得られた１ビット信号を入力したときに出力する信号に比べて、２０ｋＨｚ以下の周波数において、ノイズが低減されており、２０ｋＨｚでは１０ｄＢ以上ノイズレベルが低減されている。すなわち、図１に示す信号処理装置によると、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【００３７】
ローパスフィルタ２２は、８点移動平均フィルタ、ＩＩＲフィルタ、ＦＩＲフィルタ等で実現することができる。以下、ローパスフィルタ２２を８点移動平均フィルタで実現した場合、ローパスフィルタ２２をＩＩＲフィルタで実現した場合、ローパスフィルタ２２をＦＩＲフィルタで実現した場合について順次説明する。
【００３８】
ローパスフィルタ２２を８点移動平均フィルタで実現した場合について説明する。８点移動平均フィルタは、図７に示すように、データ入力部３１と、遅延器３２〜４０と、加算器４１と、ゲインが１／８倍である係数器４２と、データ出力部４３とによって構成されている。そして、８点移動平均フィルタで実現したローパスフィルタ２２のゲインの周波数特性は図８に示すようになる。ローパスフィルタ２２を図７に示す８点移動平均フィルタで実現し、１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）がデータ入力部１に入力される場合、ローパスフィルタ２２から２次ΔΣ変調回路１７に供給される信号の周波数特性は図９に示すようになり、データ出力部２３から出力される１ビット信号ＯＵＴ1Bの周波数特性は図１０に示すようになる。図１０と図３６を比較すると明らかなように、ローパスフィルタ２２を８点移動平均フィルタで実現した図１に示す信号処理装置の出力信号は、図３３に示す従来の信号処理装置が７次ΔΣ変調で得られた１ビット信号を入力したときに出力する信号に比べて、２０ｋＨｚ以下の周波数において、ノイズが低減されており、２０ｋＨｚでは１０ｄＢ以上ノイズレベルが低減されている。
【００３９】
ローパスフィルタ２２をＩＩＲ（Infinite Impulse Response）フィルタで実現した場合について説明する。カットオフ周波数が５０ｋＨｚの１次バタワースフィルタであるＩＩＲフィルタのゲインの周波数特性を図１１に示す。ローパスフィルタ２２を図１１に示す特性を有するＩＩＲフィルタで実現し、１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）がデータ入力部１に入力される場合、ローパスフィルタ２２から２次ΔΣ変調回路１７に供給される信号の周波数特性は図１２に示すようになり、データ出力部２３から出力される１ビット信号ＯＵＴ1Bの周波数特性は図１３に示すようになる。図１３と図３６を比較すると明らかなように、ローパスフィルタ２２を図１１に示す特性を有するＩＩＲフィルタで実現した図１に示す信号処理装置の出力信号は、図３３に示す従来の信号処理装置が７次ΔΣ変調で得られた１ビット信号を入力したときに出力する信号に比べて、２０ｋＨｚ以下の周波数において、ノイズが低減されており、２０ｋＨｚでは１０ｄＢ以上ノイズレベルが低減されている。なお、ローパスフィルタ２２として用いるＩＩＲフィルタは、カットオフ周波数が５０ｋＨｚの１次バタワースフィルタである必要は無く、ローパスフィルタ２２から２次ΔΣ変調回路１７に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にすることができるフィルタならば、他のカットオフ周波数や２次以上のＩＩＲフィルタであっても同様の効果を得ることができる。
【００４０】
ローパスフィルタ２２をＦＩＲ（Finite Impulse Response）フィルタで実現した場合について説明する。１６次ＦＩＲフィルタのゲインの周波数特性を図１４に示す。ローパスフィルタ２２を図１４に示す特性を有するＦＩＲフィルタで実現し、１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）がデータ入力部１に入力される場合、ローパスフィルタ２２から２次ΔΣ変調回路１７に供給される信号の周波数特性は図１５に示すようになり、データ出力部２３から出力される１ビット信号ＯＵＴ1Bの周波数特性は図１６に示すようになる。図１６と図３６を比較すると明らかなように、ローパスフィルタ２２を図１４に示す特性を有するＦＩＲフィルタで実現した図１に示す信号処理装置の出力信号は、図３３に示す従来の信号処理装置が７次ΔΣ変調で得られた１ビット信号を入力したときに出力する信号に比べて、２０ｋＨｚ以下の周波数において、ノイズが低減されており、２０ｋＨｚでは１０ｄＢ以上ノイズレベルが低減されている。なお、ローパスフィルタ２２として用いるＦＩＲフィルタは、１６次のフィルタである必要は無く、ローパスフィルタ２２から２次ΔΣ変調回路１７に供給される信号を、サンプリング周波数の１／８以上の周波数において−４０ｄＢ以下の信号にすることができるフィルタならば、他の次数のＦＩＲフィルタであっても同様の効果を得ることができる。
【００４１】
次に、本発明の第２実施形態について説明する。本発明の第２実施形態に係る信号処理装置の構成を図１７に示す。なお、図１７において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図１７に示す信号処理装置は、１ビット信号入出力のローシェルフフィルタであって、７次ΔΣ変調回路が無く、データ入力部１が１ビット信号ＩＮ1Bを入力する点で図１に示す信号処理装置と相違する。図１７に示す信号処理装置では、データ入力部１に入力される１ビット信号ＩＮ1BがどのようなΔΣ変調器で作成されているか不明である。
【００４２】
７次ΔΣ変調で得られた１ビット信号であって図３に示す周波数特性を有する信号がデータ入力部１に入力された場合、図１７に示す信号処理装置が上述した図１に示す信号処理装置と同様の効果を奏することは明らかである。
【００４３】
また、ローパスフィルタ２２を８点移動平均フィルタで実現し、５次ΔΣ変調で得られた１ビット信号であって図１８に示す周波数特性を有する信号がデータ入力部１に入力された場合、ローパスフィルタ２２から２次ΔΣ変調回路１７に供給される信号の周波数特性は図１９に示すようになり、データ出力部２３から出力される１ビット信号ＯＵＴ1Bの周波数特性は図２０に示すようになる。一方、図１７に示す信号処理装置からローパスフィルタ２２を除去し、５次ΔΣ変調で得られた１ビット信号であって図１８に示す周波数特性を有する信号をデータ入力部１に入力した場合、データ出力部２３から出力される１ビット信号ＯＵＴ1Bの周波数特性は図２１に示すようになる。図２０と図２１を比較すると、ローパスフィルタ２２を設けることにより、データ出力部２３から出力される１ビット信号ＯＵＴ1Bのノイズレベルが低減されることが分かる。なお、ここではローパスフィルタ２２を８点移動平均フィルタで実現した場合を例に挙げて説明したが、ローパスフィルタ２２は８点移動平均フィルタに限定されるものではなく、第１実施形態と同様にＩＩＲやＦＩＲフィルタでも同様の効果を得ることができる。
【００４４】
上述したとおり、図１７に示す信号処理装置は、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【００４５】
次に、本発明の第３実施形態について説明する。本発明の第３実施形態に係る信号処理装置の構成を図２２に示す。図２２に示す信号処理装置は、１ビット信号ＩＮMB51を入力するデータ入力部５１と、１ビット信号ＩＮMB52を入力するデータ入力部５２と、加算器５３と、ローパスフィルタ５４と、５次ΔΣ変調回路５５と、１ビット信号ＯＵＴ1Bを出力するデータ出力部５６とによって構成されている。
【００４６】
また、５次ΔΣ変調回路５５の構成例を図２３に示す。図２３に示す５次ΔΣ変調回路は、データ入力部６１と、加算器６２〜６７と、量子化器６８と、１サンプリングだけ遅延する機能を持つ遅延器６９〜７４と、係数器７５〜８０と、データ出力部８１とを備える。ここで、１ｋＨｚ，−６０ｄＢの正弦波信号（マルチビット信号）がデータ入力部６１に入力されたときにデータ出力部８１から出力される１ビット信号のゲインの周波数特性が図１８に示すようになるように、係数器７５〜８０の各係数を適当に設定する。
【００４７】
図２２に示す信号処理装置では、データ入力部５１に入力される１ビット信号ＩＮ1B51及びデータ入力部５２に入力される１ビット信号ＩＮ1B52がどのようなΔΣ変調器で作成されているか不明である。
【００４８】
ここで、一例として、ローパスフィルタ５４を８点移動平均フィルタで実現し、７次ΔΣ変調で得られた１ビット信号であって図３５に示す周波数特性を有する信号がデータ入力部５１に入力され、５次ΔΣ変調で得られた１ビット信号であって図１８に示す周波数特性を有する信号がデータ入力部５２に入力された場合について説明する。この場合、加算器５３からローパスフィルタ５４に供給される信号の周波数特性は図２４に示すようになり、ローパスフィルタ５４から５次ΔΣ変調回路５５に供給される信号の周波数特性は図２５に示すようになり、データ出力部５６から出力される１ビット信号ＯＵＴ1Bの周波数特性は図２６に示すようになる。一方、図２２に示す信号処理装置からローパスフィルタ５４を除去し、７次ΔΣ変調で得られた１ビット信号であって図３５に示す周波数特性を有する信号をデータ入力部５１に入力し、５次ΔΣ変調で得られた１ビット信号であって図１８に示す周波数特性を有する信号をデータ入力部５２に入力した場合、データ出力部５６から出力される１ビット信号ＯＵＴ1Bの周波数特性は図２７に示すようになる。これは、５次ΔΣ変調器５５が発振している状態であり、望ましくない状態となっている。図２６と図２７を比較すると、ローパスフィルタ５４を設けることにより、５次ΔΣ変調器５５の発振が回避されていることが分かる。なお、ここではローパスフィルタ５４を８点移動平均フィルタで実現した場合を例に挙げて説明したが、ローパスフィルタ５４は８点移動平均フィルタに限定されるものではなく、第１実施形態と同様にＩＩＲやＦＩＲフィルタでも同様の効果を得ることができる。
【００４９】
上述したとおり、図２２に示す信号処理装置は、高次のΔΣ変調で得られた１ビット信号を処理する場合でも１ビット信号処理における１ビット出力信号の信号劣化を抑えることができる。
【００５０】
なお、ΔΣ変調の次数は、上述した第１〜第３実施形態で用いた次数に限定されるものでなく、また、信号処理回路の回路構成についても上述した第１〜第３実施形態に限定されるものでない。
【図面の簡単な説明】
【００５１】
【図１】は、本発明の第１実施形態に係る信号処理装置の構成を示す図である。
【図２】は、ローシェルフフィルタの周波数特性を示す図である。
【図３】は、７次ΔΣ変調回路から出力される１ビット信号の周波数特性例を示す図である。
【図４】は、図１に示す信号処理装置の内部信号の周波数特性例を示す図である。
【図５】は、図１に示す信号処理装置の内部信号の周波数特性例を示す図である。
【図６】は、図１に示す信号処理装置の出力信号の周波数特性例を示す図である。
【図７】は、８点移動平均フィルタの構成を示す図である。
【図８】は、図７に示す８点移動平均フィルタのゲインの周波数特性を示す図である。
【図９】は、図１に示す信号処理装置においてローパスフィルタを８点移動平均フィルタで実現した場合の内部信号の周波数特性例を示す図である。
【図１０】は、図１に示す信号処理装置においてローパスフィルタを８点移動平均フィルタで実現した場合の出力信号の周波数特性例を示す図である。
【図１１】は、ＩＩＲフィルタのゲインの周波数特性を示す図である。
【図１２】は、図１に示す信号処理装置においてローパスフィルタを図１１に示す特性を有するＩＩＲフィルタで実現した場合の内部信号の周波数特性例を示す図である。
【図１３】は、図１に示す信号処理装置においてローパスフィルタを図１１に示す特性を有するＩＩＲフィルタで実現した場合の出力信号の周波数特性例を示す図である。
【図１４】は、１６次ＦＩＲフィルタのゲインの周波数特性を示す図である。
【図１５】は、図１に示す信号処理装置においてローパスフィルタを図１４に示す特性を有するＦＩＲフィルタで実現した場合の内部信号の周波数特性例を示す図である。
【図１６】は、図１に示す信号処理装置においてローパスフィルタを図１４に示す特性を有するＦＩＲフィルタで実現した場合の出力信号の周波数特性例を示す図である。
【図１７】は、本発明の第２実施形態に係る信号処理装置の構成を示す図である。
【図１８】は、５次ΔΣ変調で得られた１ビット信号の周波数特性例を示す図である。
【図１９】は、図１７に示す信号処理装置の内部信号の周波数特性例を示す図である。
【図２０】は、図１７に示す信号処理装置の出力信号の周波数特性例を示す図である。
【図２１】は、図１７に示す信号処理装置においてローパスフィルタを除去した場合の出力信号の周波数特性例を示す図である。
【図２２】は、本発明の第３実施形態に係る信号処理装置の構成を示す図である。
【図２３】は、５次ΔΣ変調回路の構成例を示すブロック図である。
【図２４】は、図２２に示す信号処理装置の内部信号の周波数特性例を示す図である。
【図２５】は、図２２に示す信号処理装置の内部信号の周波数特性例を示す図である。
【図２６】は、図２２に示す信号処理装置の出力信号の周波数特性例を示す図である。
【図２７】は、図２２に示す信号処理装置においてローパスフィルタを除去した場合の出力信号の周波数特性例を示す図である。
【図２８】は、２次ΔΣ変調回路の構成を示すブロック図である。
【図２９】は、ゲインを持つ１ビット信号を出力する２次ΔΣ変調回路の構成を示すブロック図である。
【図３０】は、７次ΔΣ変調回路の構成例を示すブロック図である。
【図３１】は、従来の信号処理装置の一構成例を示す図である。
【図３２】は、ゲインＡの特性を有するローシェルフフィルタの周波数特性を示す図である。
【図３３】は、図３１に示す従来の信号処理装置を用いて、図３２で示す周波数特性を有するローシェルフフィルタを実現した場合のブロック図である。
【図３４】は、図２８に示す２次ΔΣ変調回路から出力される１ビット信号の周波数特性例を示す図である。
【図３５】は、図３０に示す７次ΔΣ変調回路から出力される１ビット信号の周波数特性例を示す図である。
【図３６】は、図３３に示すローシェルフフィルタから出力される１ビット信号の周波数特性例を示す図である。
【符号の説明】
【００５２】
１  データ入力部
２〜６  加算器
７〜１４  係数器
１５〜１７    ２次ΔΣ変調回路
１８〜２０    遅延器
２１    ７次ΔΣ変調回路
２２    ローパスフィルタ
２３    データ出力部
３１    データ入力部
３２〜４０    遅延器
４１    加算器
４２    係数器
４３    データ出力部
５１、５２    データ入力部
５３    加算器
５４    ローパスフィルタ
５５    ５次ΔΣ変調回路
５６    データ出力部
６１    データ入力部６１
６２〜６７    加算器
６８    量子化器
６９〜７４    遅延器
７５〜８０    係数器
８１    データ出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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