(57)【要約】【課題】  カップリングを防止し且つ均一性を確保することにより、プログラムしきい値電圧変動を減らすことが可能なフラッシュメモリ素子、その駆動方法および製造方法の提供。【解決手段】  セル領域および周辺回路領域が画定された半導体基板上に多数のゲートを形成する段階と、全体構造上に第１酸化膜、ポリシリコン膜および第２酸化膜を順次形成する段階と、前記第２酸化膜、前記ポリシリコン膜および前記第１酸化膜を全面エッチングして前記ゲートの間にサイドウォールを形成する段階と、前記周辺回路領域の前記半導体基板に高濃度イオン注入工程を行う段階とを含む、フラッシュメモリ素子の製造方法を提供する。【選択図】  図２ｃ
2007013170.tif 000002
【特許請求の範囲】
【請求項１】
セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、
前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜の積層構造で形成されたサイドウォールとを含むことを特徴とする、フラッシュメモリ素子。
【請求項２】
前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペーサが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成することを特徴とする、請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記ポリシリコン膜は、ドープトポリシリコンで形成することを特徴とする、請求項１に記載のフラッシュメモリ素子。
【請求項４】
セル領域および周辺回路領域が画定された半導体基板上に多数のゲートを形成する段階と、
全体構造上に第１酸化膜、ポリシリコン膜および第２酸化膜を順次形成する段階と、
前記第２酸化膜、前記ポリシリコン膜および前記第１酸化膜を全面エッチングして前記ゲートの間にサイドウォールを形成する段階と、
前記周辺回路領域の前記半導体基板に高濃度イオン注入工程を行う段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項５】
前記多数のゲート形成方法は、
半導体基板にトンネル酸化膜、フローティングゲート用第１導電層、誘電体膜、コントロールゲート用第２導電層を順次形成する段階と、
前記第２導電層、前記誘電体膜、前記第１導電層および前記トンネル酸化膜の一部を除去してゲートを形成する段階と、
前記ゲートの間の半導体基板に低濃度イオン注入工程を形成する段階とを含むことを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペースが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成することを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記ポリシリコン膜は、ドープトポリシリコンで形成することを特徴とする、請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項８】
セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、
前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜で形成されたサイドウォールとを含み、
プログラムの際、前記セル領域のサイドウォール内に形成されたポリシリコン膜に電源を印加し、前記周辺回路領域のサイドウォール内に形成されたポリシリコン膜には電源を印加しないことを特徴とする、フラッシュメモリ素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に係り、特に、７０ナノ以下のＮＡＮＤまたはＮＯＲフラッシュメモリセル形成の際にセルゲート間にサイドウォール(side wall)を形成してカップリング(coupling)を防止することが可能なフラッシュメモリ素子、その駆動方法および製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロックを含んでなるが、一つのセルブロックは、データを格納するための多数のセルが直列連結されたセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間に形成されたソース選択トランジスタを含んでなる。
【０００３】
以下、従来のフラッシュメモリ素子の製造方法について簡略に説明する。半導体基板にＳＴＩ(Shallow Trench Isolation)工程によって素子分離膜を形成してアクティブ領域とフィールド領域を画定する。
【０００４】
アクティブ領域上にはトンネル酸化膜が一定の厚さに形成され、このトンネル酸化膜上にはフローティングゲート用導電層として用いられる、例えばポリシリコン膜が形成される。前記ポリシリコン膜上には誘電体膜が形成されるが、この誘電体膜は酸化膜、窒化膜、酸化膜が順次積層されて形成される。
【０００５】
誘電体膜上にはコントロールゲート用導電層として用いられる、例えばポリシリコン膜がさらに形成される。このポリシリコン膜は、全ての単位セルに共通するように形成される。
【０００６】
コントロールゲート用ポリシリコン膜上にタングステンシリサイドが蒸着されてコントロールゲート電極が形成され、前記コントロールゲート電極上にさらにゲートハードマスクを蒸着した後、フォトリソグラフィーおよびエッチング工程でゲートラインを形成する。
【０００７】
ところが、最近、半導体素子が小型化または集積化するにつれて、特に１００ナノ以下のＮＡＮＤフラッシュメモリセルの場合、セルゲート(Cell Gate)間の相互干渉によって隣接セルゲートをプログラムするとき、プログラムしきい値電圧(Program Vt)が変動するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、小型ＮＡＮＤまたはＮＯＲフラッシュ素子のセル形成の際に、セルゲート間にサイドウォールを形成してカップリングの防止および均一性の確保を図ることにより、プログラムしきい値電圧変動(Program Vt Variation)を減らすことが可能なフラッシュメモリ素子、その駆動方法および製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一実施例に係るフラッシュメモリ素子は、セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜の積層構造で形成されたサイドウォールとを含む。前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペーサが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成する。前記ポリシリコン膜はドープトポリシリコン(Doped Poly-Si)で形成する。
【００１０】
また、本発明の一実施例に係るフラッシュメモリ素子の製造方法は、セル領域および周辺回路領域が画定された半導体基板上に多数のゲートを形成する段階と、全体構造上に第１酸化膜、ポリシリコン膜および第２酸化膜を順次形成する段階と、前記第２酸化膜、ポリシリコン膜および第１酸化膜を全面エッチングして前記ゲートの間にサイドウォールを形成する段階と、前記周辺回路領域の前記半導体基板に高濃度イオン注入工程を行う段階とを含む。
【００１１】
前記多数のゲートを形成する段階は、半導体基板にトンネル酸化膜、フローティングゲート用第１導電層、誘電体膜、コントロールゲート用第２導電層を順次形成する段階と、前記第２導電層、誘電体膜、第１導電層およびトンネル酸化膜の一部を除去してゲートを形成する段階と、前記ゲートの間の半導体基板に低濃度イオン注入工程を形成する段階とを含む。
【００１２】
前記セル領域のゲート間の間隔は周辺回路領域のゲート間の間隔より狭くし、前記セル領域の前記サイドウォールはゲート間のスペースが埋め込まれるように形成し、周辺回路領域の前記サイドウォールはゲートの側壁部にのみ形成する。前記ポリシリコン膜はドープトポリシリコンで形成する。
【００１３】
また、本発明の一実施例に係るフラッシュメモリ素子の駆動方法は、セル領域および周辺回路領域が画定された半導体基板上の所定の領域に形成された複数のゲートと、前記ゲートの間に第１酸化膜、ポリシリコン膜および第２酸化膜で形成されたサイドウォールとを含み、プログラムの際、前記セル領域のサイドウォール内に形成されたポリシリコン膜に電源を印加し、前記周辺回路領域のサイドウォール内に形成されたポリシリコン膜には電源を印加しない。
【発明の効果】
【００１４】
上述した本発明によれば、小型ＮＡＮＤまたはＮＯＲフラッシュメモリセル形成の際にセルゲート間にサイドウォールを形成してカップリングを防止し且つ均一性を確保することにより、直ちに隣接したセルゲートをプログラムしても、プログラムしきい値電圧変動によるセル特性の変化を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
【００１６】
図１は本発明の一実施例に係るフラッシュメモリ素子の断面図である。図１を参照すると、半導体基板１００上にトンネル酸化膜１０２、フローティングゲート用第１導電層１０４、誘電体膜１０６およびコントロールゲート用第２導電層１０８が積層されてなる多数のゲートがセル領域Ａと周辺回路領域Ｂに形成される。イオン注入工程によって半導体基板１００上に低濃度イオン注入領域１１０が形成される。前記セルゲートおよび選択トランジスタゲートの側壁には、第１酸化膜１１２、ポリシリコン膜１１４および第２酸化膜１１６を積層して、ゲート間のカップリングを防止することが可能なサイドウォール１１８を形成する。この際、ポリシリコン膜１１４は、ポリシリコンに不純物が混入されたドープトポリシリコン(Doped Poly-Si)を使用することが好ましい。
【００１７】
図２ａ〜図２ｃは本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。
【００１８】
図２ａを参照すると、セル領域Ａおよび周辺回路領域Ｂが画定された半導体基板２００上にトンネル酸化膜２０２およびフローティングゲート用第１導電層２０４を形成する。第１導電層２０４は、好ましくはポリシリコン膜を用いる。素子分離マスクを用いたフォトリソグラフィーおよびエッチング工程によって第１導電層２０４、トンネル酸化膜２０２および半導体基板２００を所定の深さエッチングしてトレンチ（図示せず）を形成する。これにより、ライン状のアクティブ領域とフィールド領域が画定される。トレンチ（図示せず）が埋め込まれるように全体構造上に絶縁膜を形成した後、研磨して素子分離膜（図示せず）を形成する。また、素子分離膜（図示せず）を所定の厚さエッチングして素子分離膜の有効厚さ（ＥＦＨ）を調節する工程を選択的に行うことができる。全体構造上に、酸化膜、窒化膜、酸化膜が順次積層された構造の誘電体膜２０６およびコントロールゲート用第２導電層２０８を形成する。コントロールゲート用第２導電層２０８は、ポリシリコン膜、またはポリシリコン膜とタングステンシリサイド膜との積層構造を用いる。そして、素子分離膜（図示せず）と直交する形のセルゲートマスクを用いたフォトリソグラフィー及びエッチング工程によって第２導電層２０８および誘電体膜２０６をエッチングした後、下部の第１導電層２０４をエッチングする。これにより、フローティングゲートとコントロールゲートが積層されたセルゲートが形成される。一方、セルゲートと同一の工程によって選択トランジスタゲートも形成されるが、選択トランジスタゲートは、誘電体膜２０６を一部除去して形成することが好ましい。そして、露出した半導体基板２００に不純物注入工程によって低濃度イオン注入領域２１０を形成する。セル領域Ａにおけるゲート間の間隔は、周辺回路領域Ｂにおけるゲート間の間隔より狭い。
【００１９】
図２ｂを参照すると、全体構造上に再酸化(Re Oxidation)工程を行い、ゲートラインおよび露出した半導体基板２００を保護するための第１酸化膜２１２を形成する。
【００２０】
第１酸化膜２１２上にポリシリコン膜２１４を形成した後、全体構造上に第２酸化膜２１６を形成する。この際、ポリシリコン膜２１４は、ポリシリコンに不純物が混入されたドープトポリシリコンを使用することが好ましい。
【００２１】
前記第２酸化膜２１６を形成すると、セル領域Ａのゲート間の間隔は周辺回路領域Ｂのゲート間の間隔より狭いため、前記セル領域Ａのゲートとゲート間のスペースは前記第２酸化膜２１６によって充填され、前記周辺回路領域Ｂのゲートとゲート間のスペースは完全に充填されない。
【００２２】
図２ｃを参照すると、全面エッチング(Etch Back)工程を行って第２酸化膜２１６、ポリシリコン膜２１４および第１酸化膜２１２を相異なるエッチング溶液を用いて順次エッチングする。それにより、ゲート間のカップリングを防止することが可能なサイドウォール２１８が形成される。すなわち、サイドウォール２１８は、第１酸化膜２１２、ポリシリコン膜２１４および第２酸化膜２１６からなる。
【００２３】
サイドウォール２１８はセル領域Ａおよび周辺回路領域Ｂに形成されるが、前記セル領域Ａは、周辺回路領域Ｂよりゲート間の間隔が狭いため、前記サイドウォール２１８によってゲート間のスペースが埋め込まれ、前記周辺回路領域Ｂは、ゲートの側壁部にのみ前記サイドウォール２１８が形成される。
【００２４】
したがって、後続の工程によって前記周辺回路領域Ｂの半導体基板にソースとドレインを形成するためのイオン注入工程を行うことにより、高濃度イオン注入領域２２０を形成する。
【００２５】
一方、前述した図２ａ〜図２ｃの工程順序で製造されたフラッシュメモリ素子の駆動方法を説明すると、プログラムの際、セル領域Ａのサイドウォール２１８内に形成されたポリシリコン膜２１４に電源Ｖｃｃを印加し、周辺回路領域Ｂのサイドウォール２１８内に形成されたポリシリコン膜２１４には電源を印加せずにフローティングさせる。
【００２６】
したがって、小型ＮＡＮＤまたはＮＯＲフラッシュメモリセル形成の際に、セルゲート間に形成したサイドウォールによってカップリングを防止し且つ均一性を確保することができる。よって、直ちに隣接したセルゲートをプログラムしても、プログラムしきい値電圧変動によるセル特性の変化を防止することができる。
【００２７】
本発明は、図示した実施例を参考として説明したが、これらの実施例は例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、これらから各種変形例および均等な他の実施例に想到し得ることを理解するであろう。
【００２８】
したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施例に係るフラッシュメモリ素子の断面図である。
【図２ａ】本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。
【図２ｂ】本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。
【図２ｃ】本発明の一実施例に係るフラッシュメモリ素子の製造工程を順次示す素子の断面図である。
【符号の説明】
【００３０】
２００    半導体基板
２０２    トンネル酸化膜
２０４    第１導電層
２０６    誘電体膜
２０８    第２導電層
２１０    低濃度イオン注入領域
２１２    第１酸化膜
２１４    ポリシリコン膜
２１６    第２酸化膜  
２１８    サイドウォール(side wall)
２２０    高濃度イオン注入領域
【図１】
2007013170.tif 000003
【図２ａ】
2007013170.tif 000004
【図２ｂ】
2007013170.tif 000005
【図２ｃ】
2007013170.tif 000006