(57)【要約】【課題】複数のデータ処理部のうち１つをマスターとして他をスレーブとして使うことが容易である。そして複数のデータ処理部の出力データを同期させて出力することができる。【解決手段】データ処理部１００Ａ内のデータ保持部Ａ３にリングバッファを持たせる。複数個のデータ処理部１００Ａ，１００Ｂ間でマスターとスレーブの関係を設定する。マスターのデータ処理部１００Ａのデータ出力用の同期信号をスレーブのデータ処理部１００Ｂに供給する。これによりメモリコストを抑え、各データ処理部の出力データの同期化を可能とする。【選択図】      図１
2007048264.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータ処理部内には、
オブジェクトデータ、外部からのオブジェクトデータ有効信号（ＩＮＨＤＥＮ）、外部からのオブジェクト読出しクロック（ＩＭＣＬＫ）を取り込むための入力接続端子と、
前記オブジェクトデータが内部クロックに基づいて格納されるデータ保持部と、
前記データ保持部に格納されたオブジェクトデータを、前記外部からのオブジェクトデータ有効信号（ＩＮＨＤＥＮ）、前記外部からのオブジェクト読出しクロック（ＩＭＣＬＫ）に基づいて読み出す同期化回路と、
前記データ保持部からの前記出力オブジェクトデータ、外部からのオブジェクトデータ有効信号（ＩＮＨＤＥＮ）、及びオブジェクト読出しクロック（ＩＭＣＬＫ）に相当する内部クロックを外部に出力するための出力接続端子と、
を有する複数チップ間の同期合わせ機能を有したデータ処理装置。
【請求項２】
請求項１記載のデータ処理装置において、
第２のデータ処理部が設けられ、この第２のデータ処理部内には、前記入力接続端子に対応する第２の入力接続端子と、前記データ保持部に対応する第２のデータ保持部と、前記同期化回路に対応する第２の同期化回路と、出力接続端子に対応する第２の出力端子とが設けられ、
第２の入力接続端子には、前記第１のオブジェクト処理ブロックの出力接続端子からのオブジェクトデータ有効信号（ＩＮＨＤＥＮ）、及びオブジェクト読出しクロック（ＩＭＣＬＫ）が供給される。
【請求項３】
請求項２記載のデータ処理装置において、
上記の第１及び第２のオブジェクト処理部内には、それぞれ位相ロック回路が設けられ、この位相ロックループ回路から得られる内部クロックは、外部から入力されるオブジェクトデータの転送クロックの整数倍の周波数である。
【請求項４】
請求項２記載のデータ処理装置において、
前記オブジェクトデータは、画像データであり、第１と第２のデータ処理部は、異なる色の画像データを処理するブロックである。
【請求項５】
外部から入力される基準クロックに位相同期した内部クロックを生成する位相同期ループ回路と、
前記内部クロックにより駆動されて、入力データを処理する内部処理ブロックと、
前記内部処理ブロックからの処理データを格納すると共に、格納している前記処理データをデータ出力端子に出力するリングバッファと
前記内部クロックにより駆動されて、前記リングバッファの書き込みアドレスを生成するための書込みカウンタと、
外部からの読出しクロックにより駆動されて、前記リングバッファの読み出しアドレスを生成するための読出しカウンタと、
前記書込みカウンタ及び読出しカウンタのカウントサイクルを管理するタイミング制御部と、
前記書込みカウンタが前記リングバッファに対する書込みアドレス生成を開始してから所定の期間後に、前記タイミング制御部が生成したマスターオブジェクトデータ有効信号（ＩＭＨＥＤＮ）を外部に出力するマスターオブジェクトデータ有効信号出力端子と、
前記内部クロックをマスターオブジェクト読出しクロック（ＩＭＣＬＫ）として、外部に出力するためのマスターオブジェクト読出しクロック出力端子と、
前記マスターオブジェクトデータ有効信号（ＩＭＨＥＤＮ）とマスターオブジェクト読出しクロック（ＩＭＣＬＫ）が入力されるマスターオブジェクトデータ有効信号入力端子（１４）及びマスターオブジェクト読出しクロック入力端子とを有する
複数チップ間の同期合わせ機能を有したデータ処理装置。
【請求項６】
請求項１のデータ処理装置において、
前記リングバッファは、前記リングバッファから前記データ出力端子に出力される前記処理データの有効期間を示す出力オブジェクトデータ有効信号を出力端子に出力する。
【請求項７】
第１のデータ処理部は、
外部から入力される基準クロックに位相同期した第１の内部クロックを生成する第１の位相同期ループ回路と、
前記第１の内部クロックにより駆動されて、第１の入力データを処理する第１の内部処理ブロックと、
前記第１の内部処理ブロックからの処理データを格納すると共に、格納している前記処理データを第１のデータ出力端子に出力する第１のリングバッファと
前記第１の内部クロックにより駆動されて、前記第１のリングバッファの書き込みアドレスを生成するための第１の書込みカウンタと、
外部からの第１の読出しクロックにより駆動されて、前記第１のリングバッファの読み出しアドレスを生成するための第１の読出しカウンタと、
前記第１の書込みカウンタ及び第１の読出しカウンタのカウントサイクルを管理する第１のタイミング制御部と、
前記第１の書込みカウンタが前記第１のリングバッファに対する書込みアドレス生成を開始してから所定の期間後に、前記タイミング制御部が生成した第１のマスターオブジェクトデータ有効信号（ＩＭＨＥＤＮ）を外部に出力する第１のマスターオブジェクトデータ有効信号出力端子と、
前記第１の内部クロックをマスターオブジェクト読出しクロック（ＩＭＣＬＫ）として、外部に出力するための第１のマスターオブジェクト読出しクロック出力端子と、
前記第１のマスターオブジェクトデータ有効信号（ＩＭＨＥＤＮ）とマスターオブジェクト読出しクロック（ＩＭＣＬＫ）が入力される第１のマスターオブジェクトデータ有効信号入力端子及び第１のマスターオブジェクト読出しクロック入力端子と、前記第１のリングバッファから出力される第１の出力オブジェクトデータ有効信号（ＯＨＤＥＮ）を出力する第１のオブジェクト有効信号出力端子を有し、
第２のデータ処理部は、
外部から入力される基準クロックに位相同期した第２の内部クロックを生成する第２の位相同期ループ回路と、
前記第２の内部クロックにより駆動されて、第２の入力データを処理する第２の内部処理ブロックと、
前記第２の内部処理ブロックからの処理データを格納すると共に、格納している前記処理データを第２のデータ出力端子に出力する第２のリングバッファと
前記第２の内部クロックにより駆動されて、前記第２のリングバッファの書き込みアドレスを生成するための第２の書込みカウンタと、
外部からの前記第１の読出しクロックにより駆動されて、前記リングバッファの読み出しアドレスを生成するための第２の読出しカウンタと、
前記第２の書込みカウンタ及び第２の読出しカウンタのカウントサイクルを管理する第２のタイミング制御部と、
前記第２の書込みカウンタが前記第２のリングバッファに対する書込みアドレス生成を開始してから所定の期間後に、前記リングバッファから出力される第２の出力オブジェクトデータ有効信号（ＯＨＤＥＮ）を外部に出力する第２の出力オブジェクトデータ有効信号出力端子とを有する複数チップ間の同期合わせ機能を有したデータ処理装置。
【請求項８】
請求項６記載のデータ処理装置において、
前記第１と第２のオブジェクトデータは、画像データであり、前記第１と第２のデータ処理部は、異なる色の画像データを処理する。
【請求項９】
請求項６記載のデータ処理装置において、
前記第１と第２のオブジェクトデータは、イエロー（Ｙ）とマゼンタ（Ｍ）、又はイエロー（Ｙ）とシアン（Ｃ）、又はイエロー（Ｙ）とブラック（Ｋ）のいずれかの組み合わせの画像データである。
【請求項１０】
請求項８記載のデータ処理装置において、
前記第１及び第２の内部処理ブロックは、画像データの演算処理を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数チップ間の同期合わせ機能を有したデータ処理装置に関する。この発明は、例えばカラーデジタル複合機に適用され、複数色の画像データ出力の位相合わせ機能を有した画像形成装置を構成する際に使用される特定用途向け集積回路（ＡＳＩＣ）、例えば、画像処理集積回路（ＡＳＩＣ）としても有効である。
【背景技術】
【０００２】
カラーデジタル複合機は、原稿を読み込む読み込み装置を有する。読み込み装置の出力は、画像処理部において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の画像データとして扱われる。これらのＲＧＢ画像データは、１つの転送クロックに同期している。ＲＧＢ画像データは、必要に応じて画像処理を施され、最終的には、Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロー）、Ｋ（ブラック）の画像データに変換され、印刷部に送られる。印刷部では、ＣＭＹＫ画像データに応じてプリンタドライブを制御し、カラー画像をプリントアウトする。
【０００３】
このような画像処理部において、ＲＧＢ画像データ又はＣＭＹＫ画像データが画像処理される際に、１つのＩＣにて処理される限りは、各色の画像データは同一のクロックに同期している。また、各色ごとにＩＣが別れた場合でも、各色のＩＣが同一の外部クロックに同期している場合には各色の画像データは同一のクロックに同期している。
【０００４】
しかし、近年では高画質化のために画像処理は複雑化している。この結果、ＲＧＢ画像データの処理部或いはＹＭＣＫ画像データの処理部において、各色の画像処理ブロックの回路規模は肥大化する傾向にある。また、ＲＧＢの３色の画像データもしくはＹＭＣＫの４色の画像データを処理するためには、１つの画像処理ＡＳＩＣでは処理に必要とされる回路を全て格納できない場合がある。この結果、１色ごともしくは２色ごとの処理対象の画像データに分割して、独立した画像処理ＡＳＩＣを対応させざるを得ない状況が発生している。
【０００５】
さらに、画像処理部に対しては、高画質化だけではなく高速化の要求も高く、処理速度をあげるために画像処理ＡＳＩＣ内部にそれぞれＰＬＬ（Phase Locked Loop）発振器を使用し、内部動作クロックの高速化が要望されている。
【特許文献１】特開２０００−３２２１５０公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような近年の高画質化、高速化の要求により、画像処理ＡＳＩＣが、色ごとに分かれて、なおかつそれぞれの画像処理ＡＳＩＣ内部にＰＬＬ発振器を使用している場合がある。
【０００７】
しかしＰＬＬ発振器が、安定したクロックを画像処理ＡＳＩＣ内部へ供給するまでに各色の画像処理ＡＳＩＣにおいて時間的なばらつきがあり、それぞれの内部動作クロックは色ごとに非同期となってしまうことがある。
【０００８】
そうした場合、後段の処理部に画像データを出力する各色の画像データが非同期であるため、後段の処理部にて複数色を用いて画像処理を行う際には再度同期させる必要がある。
【０００９】
後段の処理部が各色画像データの同期機能を有していれば特に問題とはならないが、同期機能を持っていない場合には後段の処理部で各色の画像データがずれてしまい、画像処理が出来なくなってしまう。
【００１０】
また、各色の画像データをページメモリなどのメモリに一度格納し、１つのクロックに同期させて各色画像データを読み出せば１つのクロックに同期した複数色の画像データを出力可能となるが、メモリ追加となりコストがかかってしまう。これらの問題は読取装置にて読取られたＲＧＢ画像だけではなく、外部画像データ出力手段によりＲＧＢ／ＹＭＣＫ画像データがカラーデジタル複合機に対して出力された場合も同様である。
【００１１】
そこで本発明では、データ処理部内にリングバッファを持たせる。複数個のデータ処理部間でマスターとスレーブの関係を設定する。マスターのデータ処理部のデータ出力用の同期信号をスレーブのデータ処理部に供給する。これによりメモリコストを抑え、各データ処理部の出力データの同期化を可能とする。
【００１２】
また実施形態の他の目的は、画像処理集積回路（ＡＳＩＣ）の内部にリングバッファを持たせる。ＰＬＬ回路を有する複数個の画像処理集積回路（ＡＳＩＣ）のうち１つをマスターとし、他をスレーブにする。マスターの画像処理集積回路（ＡＳＩＣ）のデータ読出し用の同期信号を、スレーブの画像処理集積回路（ＡＳＩＣ）に供給する。これにより、メモリコストを抑え、各画像処理集積回路（ＡＳＩＣ）の出力データの同期化を可能とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、一実施形態では、第１のデータ処理部内には、オブジェクトデータ、外部からのオブジェクトデータ有効信号（ＩＮＨＤＥＮ）、外部からのオブジェクト読出しクロック（ＩＭＣＬＫ）を取り込むための入力接続端子（Ａ１）と、前記オブジェクトデータが内部クロックに基づいて格納されるデータ保持部（Ａ３）と、前記データ保持部（Ａ３）に格納されたオブジェクトデータを、前記外部からのオブジェクトデータ有効信号（ＩＮＨＤＥＮ）、前記外部からのオブジェクト読出しクロック（ＩＭＣＬＫ）に基づいて読み出す同期化回路（Ａ４）と、前記データ保持部からの前記出力オブジェクトデータ、外部からのオブジェクトデータ有効信号（ＩＮＨＤＥＮ）、及びオブジェクト読出しクロック（ＩＭＣＬＫ）に相当する内部クロックを外部に出力するための出力接続端子（Ａ２）と、を設けるものである。
【発明の効果】
【００１４】
上記の基本構成により、複数のデータ処理部のうち１つをマスターとして他をスレーブとして使うことが容易である。そして複数のデータ処理部の出力データを同期させて出力することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る実施の形態を説明する。
【００１６】
図１はこの発明に係るデータ処理装置の要部を示す構成説明図である。
【００１７】
１００Ａ、１００Ｂ，１００Ｃは、それぞれが例えば画像データ処理ブロックであり、内部構成は同じであり、ＩＣ化されている。
【００１８】
各入力端子１１には入力画像データ（ＩＮＤＴ）が供給される。各入力端子１２には、入力画像データ（ＩＮＤＴ）の有効期間を示す、入力画像データ有効信号（ＩＮＨＤＥＮ）が供給される。さらに各入力端子１３には、入力画像データに同期した入力転送クロック（ＩＤＣＬＫ）が供給される。各入力端子１６には、基準となるクロック（ＣＬＫ）が供給される。
【００１９】
クロック（ＣＬＫ）は、各位相ロックループ（ＰＬＬ）回路Ａ５，Ｂ５，Ｃ５に供給される。ＰＬＬ回路Ａ５，Ｂ５，Ｃ５は、クロック（ＣＬＫ）に位相同期した例えば８倍の周波数のクロックを生成する。
【００２０】
画像データ処理ブロック１００Ａ、１００Ｂ，１００Ｃ内には、それぞれ、互いの出力画像データ（ＯＤＴ）を同期化するためのデータ保持部Ａ３，Ｂ３，Ｃ３が設けられている。また、画像データ処理ブロック１００Ａ、１００Ｂ，１００Ｃを、マスターである画像データ処理ブロック１００Ａの同期出力をスレーブである画像データ処理ブロック１００Ｂ，１００Ｃの入力部に接続するための接続端子Ａ１，Ａ２，Ｂ１，Ｃ１が設けられている。さらに画像データ処理ブロック１００Ａ、１００Ｂ，１００Ｃ内には、出力画像データを同期化するための同期化回路Ａ４，Ｂ４，Ｃ４が設けられている。
【００２１】
それぞれの画像データ処理ブロック１００Ａ、１００Ｂ，１００Ｃは、それぞれの入力画像データを、ＰＬＬ回路Ａ５，Ｂ５，Ｃ５でそれぞれ生成される内部クロックにより処理する。データ処理部は、それぞれデータ保持部Ａ３，Ｂ３，Ｃ３に含まれる。データ保持部Ａ３，Ｂ３，Ｃ３は、リングバッファを含む。そして、各画像データ処理ブロック１００Ａ、１００Ｂ，１００Ｃに入力する画像データが非同期であっても、その同期ずれが、バッファリングで吸収される。このために画像データ処理ブロック１００Ａ、１００Ｂ，１００Ｃからそれぞれ出力される画像データは、同期して出力される。
【００２２】
同期のために同期化回路Ａ４，Ｂ４，Ｃ４がそれぞれ設けられている。同期回路Ａ４，Ｂ４，Ｃ４は、内部クロックを利用して、データ保持部Ａ３，Ｂ３，Ｃ３のリングバッファに対してデータの格納処理を行う。しかしながらデータの読出し処理を行う場合には、マスターからの画像データ有効信号、画像読出しクロックに同期して読出し処理を行う。この結果、スレーブ側のブロックはマスターの読出しデータと同期することになる。図１では、３つの画像データ処理ブロック１００Ａ、１００Ｂ，１００Ｃを示しているが、その数はさらに多くてもよい。
【００２３】
例えば、複写機、プリンタなどに含まれる画像処理装置において、Ｒ，Ｇ，Ｂの信号系統を処理するデータ処理部として利用してもよい。または、Ｙ，Ｍ，Ｃ、Ｋの信号系統を処理するデータ処理部として利用してもよい。
【００２４】
図２、図３を参照してさらに詳しく説明する。１００Ａは、画像データ処理ブロックであり、例えばＩＣ化されている。入力端子１１には入力画像データ（ＩＮＤＴ）が供給される。入力端子１２には、入力画像データ（ＩＮＤＴ）の有効期間を示す、入力画像データ有効信号（ＩＮＨＤＥＮ）が供給される。さらに入力端子１３には、入力画像データに同期した入力転送クロック（ＩＤＣＬＫ）が供給される。入力端子１６には、基準となるクロック（ＣＬＫ）が供給される。
【００２５】
ここで、この画像データ処理ブロック１００Ａが、スレーブとして用いられるとき、入力端子１４には、マスター画像データ有効信号が入力され、入力端子１５にはマスター画像読出しクロックが入力される。この画像データ処理ブロック１００Ａが、マスターとして使用されるときにも、入力端子１４、１５は使用される。
【００２６】
クロック（ＣＬＫ）は、位相ロックループ（ＰＬＬ）回路１０２に供給される。ＰＬＬ回路１０２は、クロック（ＣＬＫ）に位相同期した例えば８倍の周波数のクロックを生成する。
【００２７】
入力インターフェース（Ｉ／Ｆ）１０１は、入力画像データ有効信号（ＩＮＨＤＥＮ）がローレベル（又はハイレベル）になると、入力転送クロック（ＩＤＣＬＫ）に同期して入力画像データ（ＩＮＤＴ）を取り込む。この入力インターフェース１０１に取り込まれたデータは、ＰＬＬ回路１０２からのクロックに同期して取り出され、内部処理ブロック１０４に入力される。このときＰＬＬ回路１０２からのクロックは、分周器を通して分周されている場合もある。
【００２８】
内部処理ブロック１０４は、ＰＬＬ回路１０２、分周器１０３で生成された、内部クロック（ＩＣＬＫ）に同期して色変換処理、下地処理、周波数変換処理などを実行する。内部処理ブロック１０４からの出力画像データ（ＩＤＴ）は、リングバッファ１０５に入力される。また、内部処理ブロック１０４から得られる画像データ有効信号（ＩＨＤＥＮ）もリングバッファ１０５に供給される。
【００２９】
一方、分周器１０３の分周出力である内部クロック（ＩＣＬＫ）は、書込みカウンタ１０６、リングバッファ１０５、タイミング制御回路１０８に供給されるとともに、マスター画像読出しクロック（ＩＭＣＬＫ）として、出力端子２５に導出される。書込みカウンタ１０６は、内部クロック（ＩＣＬＫ）を計数して、リングバッファ１０５に対して書込みパルスを与える。書込みカウンタ１０６の計数値は、タイミング制御部１０８により把握されている。タイミング制御部１０８は、書込みカウンタ１０６に対するリセット信号（ＷＣＮＴＲＯ）を生成している。また、タイミング制御部１０８は、書込みカウンタ１０６が所定値をカウントしたときに、書込み終了フラグ（ＷＥＦＬＧＯ）を出力する。
【００３０】
書込みカウンタ１０６のカウント値によって、リングバッファ１０５の書込みアドレスが指定され、指定されたアドレスに画像データ（ＩＤＴ）が書き込まれる。リングバッファ１０５に蓄積された画像データは、読出しカウンタ１０７からのアドレス指定により、読み出される。読みだされた画像データ（ＯＤＴ）は、出力端子２１に導かれ、後段の回路（図示せず）に供給される。
【００３１】
ここで、画像データ処理ブロック１００Ａが、スレーブとして用いられるとき、読出しカウンタ１０７は、入力端子１５に供給されるマスターからの画像読出しクロックをカウントする。また、画像データ処理ブロック１００Ａが、スレーブとして用いられるときは、タイミング制御回路１０８は、マスターからの画像データ有効信号に基づいて、読出しカウンタ制御信号（ＲＣＮＴＣ）を生成し、読出しカウンタ１０７のリセット及びカウント動作期間を設定する。読出しカウンタ１０７により、リングバッファ１０５は、読出しアドレスが指定され、読み出された出力画像データ（ＯＤＴ）は、出力端子２１に出力される。また、リングバッファ１０５は、出力画像データ（ＯＤＴ）の有効期間を示す出力画像データ有効信号（ＯＨＤＥＮ）を生成して、出力端子２２に出力する。また出力端子２３には、読出しカウンタ１０７及びリングバッファ１０５の読出し側を駆動しているクロックが出力転送クロック（ＤＣＬＫ）として出力される。
【００３２】
この画像データ処理ブロック１００Ａは、さらに、出力端子２４を有するとともに、出力端子２５を有する。この出力端子２４、２５は、画像データ処理ブロック１００Ａが、マスターとして用いられるときに利用され、スレーブとして用いられるときは使用されない。
【００３３】
画像データ処理ブロック１００Ａが、マスターとして用いられるとき、出力端子２４には、タイミング制御部１０８からマスター画像データ有効信号（ＩＭＨＥＤＮ）が出力される。そして、出力端子２５には、内部クロック（ＩＣＬＫ）が、マスター画像読出しクロック（ＩＭＣＬＫ）として出力される。
【００３４】
図３は、上記した画像データ処理ブロック１００Ａと同様な回路を複数用意し、マスターとスレーブの関係を決めて、相互接続した様子を示している。入力画像データＩＮＤＴＡ、ＩＮＤＴＢ、ＩＮＤＴＣ、ＩＮＤＴＤ、がそれぞれの画像データ処理ブロック１００Ａ、画像データ処理ブロック１００Ｂ、画像データ処理ブロック１００Ｃ、画像データ処理ブロック１００Ｄに入力される。
【００３５】
画像データ処理ブロック１００Ａは例えばイエロー信号処理用、画像データ処理ブロック１００Ｂはマゼンタ信号処理用、画像データ処理ブロック１００Ｃはシアン信号処理用、画像データ処理ブロック１００Ｄは黒信号処理用として用いられる。そして画像データ処理ブロック１００Ａがマスターとして用いられ、他の画像データ処理ブロック１００Ｂ，１００Ｃ、１００Ｄがスレーブとして用いられる。
【００３６】
このために、画像データ処理ブロック１００Ａの画像データ有効信号（ＩＭＨＤＥＮ）が、スレーブのブロック１００Ｂ、１００Ｃ，１００Ｄの各入力端子１５に供給されている。また、画像データ処理ブロック１００Ａ自身の入力端子１５にも供給される。さらに画像データ処理ブロック１００Ａのマスター読出しクロック（ＩＭＣＬＫ）が、スレーブのブロック１００Ｂ、１００Ｃ，１００Ｄの各入力端子１４に供給されている。また、画像データ処理ブロック１００Ａ自身の入力端子１４にも供給される。
【００３７】
上記の構成であると、スレーブとなった、画像データ処理ブロック１００Ｂ，１００Ｃ，１００Ｄから読出される画像データは、マスターである画像データ処理ブロック１００Ａのマスター画像読出しクロック（ＩＭＣＬＫ）、マスター画像データ有効信号（ＩＭＨＥＤＮ）に同期することになる。
【００３８】
たとえ、それぞれの画像データ処理ブロック１００Ｂ，１００Ｃ，１００Ｄに入力する入力画像データ（ＩＮＤＴＢ），（ＩＮＤＴＣ）、（ＩＮＤＴＤ）の位相が、マスターの画像データ処理ブロック１００Ａに入力する入力画像データ（ＩＮＤＴＡ）の位相とずれていたとしても、そのずれ分は、それぞれのブロック内のリングバッファにより吸収される。この結果、画像データ処理ブロック１００Ｂ，１００Ｃ，１００Ｄから読出される画像データは、画像データ処理ブロック１００Ａのマスター画像読出しクロック（ＩＭＣＬＫ）、マスター画像データ有効信号（ＩＭＨＥＤＮ）に同期する。
【００３９】
図４Ａ，図４Ｂと図５Ａ、図５Ｂは、この発明の装置の動作を説明するために示したタイミングチャートである。図５Ａ，図５Ｂは、図４Ａ、図４Ｂの時間軸方向の続きを示している。図４Ａ，図４Ｂには、書込みカウンタ１０６で使用される内部クロック（ＩＣＬＫ）とリングバッファ１０５に供給される画像データ（ＩＤＴ）と画像データ有効信号（ＩＨＤＥＮ）を示している。画像データ有効信号（ＩＨＤＥＮ）がローレベルとなった後、内部クロック（ＩＣＬＫ）の立下りで、タイミング制御回路１０６から、書込みカウンタ１０６へのリセット信号（ＷＣＮＴＲＯ）（ローレベル）が発生する。このリセット信号（ＷＣＮＴＲＯ）がローレベルのとき、内部クロック（ＩＣＬＫ）の立ち上がりで、リングバッファ書込みタイミング信号（ＩＨＤＥＮ２）が発生する。
【００４０】
これにより、リングバッファには、内部クロック（ＩＣＫＬ）に同期して、画像データ（ＤＴ２）（入力画像データに対して１クロック分遅れている）の書込みが行われる。図４Ａ，図４Ｂと図５Ａ、図５Ｂには、画像データ１−１５が示されている。また画像データ１−１５に対応して、書込みカウンタ１０６のカウント値（ＷＣＮＹ）１−１５も示されている。ＲＥＧ１ＷＲ−ＲＥＧＧ１１ＷＲは書込みカウンタ１０６から出力されうる書込みタイミングパルスである。
【００４１】
また、書込み終了フラグ（ＷＥＦＬＧＯ）は、例えば１５個のカウントが進んだときに、タイミング信号制御部１０８から出力される。
【００４２】
上記のように、画像処理された画像データ（ＩＤＴ）は、内部画像データ有効信号（ＩＨＤＥＮ２）の‘Ｌ’期間が有効となる。画像データ（ＩＤＴ）は、リングバッファへ１０５の書き込み用として、それぞれ内部クロック（ＩＣＬＫ）で同期化される。また、内部画像データ有効信号（ＩＨＤＥＮ２）の‘Ｌ’を検出して、書き込みカウンタリセット信号（ＷＣＮＴＲＯ）が‘Ｌ’となり、書き込みカウント値（ＷＣＮＴ）に‘１’がセットされる。
【００４３】
さらに書き込みカウンタ１０６を内部クロック（ＩＣＬＫ）に同期させて、カウントアップしていくとともに画像データを順次カウンタ値が示すリングバッファ１０５ないアドレスへ書き込んでいく。マスターとなっている画像データ処理ブロックにおいては、書き込みカウンタ１０６のカウント値（ＷＣＮＴ）が‘５’となった時点で各色の画像データ処理ブロック１００Ｂ，１００Ｃ，１００Ｄへ読み出し用画像データ有効信号（ＩＭＨＤＥＮ）を出力する。ここでは例として書き込みカウンタ１０８のカウント値（ＷＣＮＴ）が‘５’と成った場合に読み出し用画像データ有効信号（ＩＭＨＤＥＮ）を出力するが、状況に合わせて出力タイミングは変更可能である。
【００４４】
書込みカウンタ１０６のカウンタ値はリングバッファ１０５の段数である１１までカウントアップすると再び１へ戻りカウントアップを繰り返す。また、マスター画像データ処理ブロック１００Ａから読み出し用画像データ有効信号（ＩＭＨＤＥＮ）と併せて、読み出し用クロック（ＩＭＣＬＫ）も常時出力される。このようにしてリングバッファへ順次画像データを書き込んでいき、内部画像データ有効信号（ＩＨＤＥＮ）が‘Ｈ’となると書き込み終了フラグＷＥＦＬＧＯを‘Ｌ’として書き込み終了となる。
【００４５】
上記の説明は、リングバッファ１０５に対する画像データの書込み処理を説明した。次にリングバッファ１０５から画像データを読み出す読出し処理について説明する。
【００４６】
入力端子１４に画像データ有効信号（ＩＭＨＤＮ）が到来すると、タイミング制御部１０８は、読出し有効信号（ＩＭＨＤＮ２）をクロック（ＩＭＣＬＫ）の立下りに同期して生成する。この読出し有効信号（ＩＭＨＤＮ２）が利用されて、次のクロックの立ち上がりで、読出しカウンタ制御信号（ＲＣＮＴＣ）が発生される。この読出しカウンタ制御信号（ＲＣＮＴＣ）で、読出しカウンタ１０７がリセットされ、リングバッファ１０５に対する読出しアドレスを１−１１まで順次可変する。読出しカウンタ制御信号（ＲＣＮＴＣ）は、読出しカウンタ１０７のカウント期間に制限を与えることができるもので、リングバッファ１０５の段数分を計数したところで、カウントアップを規制することができる。
【００４７】
今、この画像データ処理ブロックがスレーブとして利用され、先に述べたように、マスターの書込みカウンタが５をカウントしたところで、画像データ有効信号（ＩＭＨＤＥＮ）が入力したとすると、丁度、図４Ａ，図４Ｂと図５Ａ、図５Ｂに示すようなタイミングチャートとなる。
【００４８】
内部画像データ（ＩＤＴ）が、何らかの原因で、先のマスターに対して５クロック分遅れていても、読出しカウンタ１０７のカウントの開始が遅れているので、この遅れを吸収できる。つまり、マスター側の読出し開始も、５クロック分遅れて行われるので、結局、マスターとスレーブからの出力データは同期することになる。逆に内部画像データ（ＩＤＴ）が、何らかの原因で、先のマスターに対して５クロック分進んでいたとしても、読出しカウンタ１０７のカウントの開始が、マスターとスレーブとで同期して行われるので、マスターとスレーブからの出力データは同期することになる。
【００４９】
この例であると、マスター側では書込みカウンタ１０６が５個のアドレスを計数したところで、マスター画像データ有効信号（ＩＭＨＤＮ）を出力しているが、これに限らず、最大リングバッファ１０６の段数分遅れてマスター画像データ有効信号（ＩＭＨＤＮ）を出力してもよい。
【００５０】
上記したように、マスター用と、スレーブ用の画像処理集積回路（ＡＳＩＣ）において、書き込まれた画像データは、マスター用の画像処理集積回路（ＡＳＩＣ）から出力された読み出し用画像データ有効信号（ＩＭＨＤＥＮ）と読み出し用クロック（ＩＭＣＬＫ）により読み出される。また、入力した読み出し用画像データ有効信号ＩＭＨＤＥＮを読み出し用クロックＩＭＣＬＫに同期化し、読み出しフラグ信号兼読み出しカウンタリセット信号（読み出しカウンタ制御信号）を生成する。さらに読み出しカウンタに‘１’をセットし、読み出しを開始する。
【００５１】
この時点で書き込み側は６番目のバッファの書き込みを行っており、前後に５段のバッファが確保されている。この結果、各画像処理集積回路（ＡＳＩＣ）は５クロック以内のずれであればリングバッファにてずれを吸収できる。
【００５２】
読み出しが開始すると、読み出しカウンタは、マスター用の画像処理集積回路（ＡＳＩＣ）からの出力転送クロックＤＣＬＫに同期してカウントアップしていき、順次カウンタ値が示すバッファへ格納された画像データを読み出していく。この際、各画像処理集積回路（ＡＳＩＣ）から外部へ出力するのは、読み出された出力画像データＯＤＴとマスターの画像処理集積回路（ＡＳＩＣ）から出力された出力画像データ有効信号ＯＨＤＥＮと出力転送クロックＤＣＬＫとなる。
【００５３】
カウンタ値はリングバッファの段数である１１までカウントアップすると再び１へ戻りカウントアップを繰り返す。このようにして順次リングバッファへ格納された画像データを読み出していき、読み出し用画像データ有効信号ＩＭＨＤＥＮを立下りクロックで同期化したＩＭＨＤＥＮ２の‘Ｈ’をマスター画像処理ＡＳＩＣから出力された読み出し用クロックＩＭＣＬＫにて検出し読み出し完了となる。
【００５４】
このように各画像処理集積回路（ＡＳＩＣ）で非同期でリングバッファへ画像データを書き込んでマスターとなる画像処理集積回路（ＡＳＩＣ）から供給される読み出し用画像データ有効信号（ＩＭＨＤＥＮ）と読み出し用クロック（ＩＭＣＬＫ）を使用して書き込まれたリングバッファから画像データを読み出すことで必要最低限のメモリを使用し各画像処理集積回路（ＡＳＩＣ）の出力を同期化することができる。また、上記したリングバッファの制御方法は、１つの例であり、バッファの数だけカウンタ値をもち、画像データを環状に記憶させる仕組みがあれば同様の機能が実現可能である。
【００５５】
画像処理集積回路（ＡＳＩＣ）が高速化のためにＰＬＬ発振器を内蔵し、さらに高画質化のために画像処理回路規模が大きくなった為に色ごとに複数個に分かれた場合においても最小限のメモリ増加で色ごとの画像データを同期させることが出来る。
【００５６】
また、リングバッファの段数はＰＬＬ発振器の性能、画像処理集積回路（ＡＳＩＣ）内部遅延量、基板上での遅延量を加味し、容易に決定可能である。
【００５７】
上記の説明では、画像データ処理部として説明したが、本発明は、画像データの処理に限定されるものではなく、他のオブジェクトのデータを高速処理する場合にも有効に利用可能である。
【００５８】
画像データ処理ブロック１００Ｂ，１００Ｃ，１００Ｄ内に設けられている内部処理ブロック１０４の利用方法としては各種の方法が可能である。例えば、画像データの演算処理において、画像の特徴抽出、下地処理、色変換処理、文字識別処理などがある。さらに画像データの諧調処理、周波数変換、エリア制御などがある。これらの各種のデータ処理を、画像データ処理ブロック１００Ｂ，１００Ｃ，１００Ｄで分担して処理することが可能である。
【００５９】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００６０】
【図１】この発明の一実施の形態に係る複数のデータの出力位相合わせ機能を有したデータ処理装置であり、その要部を取り出し示す構成説明図である。
【図２】この発明の一実施の形態に係る複数のデータの出力位相合わせ機能を有したデータ処理装置であり、その要部を取り出しさらに具体的に示す構成説明図である。
【図３】図２に示すデータ処理装置を複数接続した場合の例を示す構成説明図である。
【図４Ａ】図２及び図３に示す回路の動作を説明するために示したタイミングチャートである。
【図４Ｂ】図４Ａに続いて図２及び図３に示す回路の動作を説明するために示したタイミングチャートである。
【図５Ａ】図２及び図３に示す回路の動作を説明するために示したタイミングチャートである。
【図５Ｂ】図５Ａに続いて図２及び図３に示す回路の動作を説明するために示したタイミングチャートである。
【符号の説明】
【００６１】
１００Ａ，１００Ｂ，１００Ｃ…画像データ処理ブロック、１１−１６…入力端子、２１−２５…出力端子、Ａ１，Ｂ１，Ｃ１…入力接続端子、Ａ２，Ｂ２，Ｃ２…出力接続端子、Ａ３，Ｂ３，Ｃ３…データ保持回路、Ａ４，Ｂ４，Ｃ４…同期化回路、Ａ５，Ｂ５，Ｃ５…ＰＬＬ回路、１０１…入力Ｉ／Ｆ、１０２…ＰＬＬ回路、１０３…分周器、１０４…内部処理ブロック、１０５…リングバッファ、１０６…書込みカウンタ、１０７…読出しカウンタ、１０８…タイミング制御部、
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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