(57)【要約】      （修正有）【課題】パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度を増加させるようなパッケージング構造を有するリードフレームおよび基板ならびにそれを用いた半導体装置とその製造方法を提供する。【解決手段】半導体チップ１の装着部Ｃがドーム形状に成型させたリードフレーム３を使用し、樹脂封止後、リードフレーム３の固有の湾曲により元に戻る力が働き、半導体チップ１の回路面上全体に引っ張り歪みがかかる構造を特徴とする半導体装置であり、搭載された半導体チップ１内のＭＯＳＦＥＴの移動度を増加させ、電流駆動力を増大させることが可能となる。【選択図】図４
2007158277.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの装着部を有し、前記半導体チップの取り付け側の面に向かって突出する方向に弾性が付与された
リードフレーム。
【請求項２】
半導体チップをリードフレームに装着してパッケージングした半導体装置であって、
リードフレームは、前記半導体チップが取り付けられる装着部が前記半導体チップの取り付け側の面に向かって突出する方向に弾性が付与されており、このリードフレームに対して前記半導体チップが、前記弾性に抗して前記リードフレームが平面に近づく方向に付勢した状態で装着してパッケージングされて前記リードフレームから発生する圧縮応力を引張り応力に変えて前記半導体チップに作用させた
半導体装置。
【請求項３】
半導体チップをリードフレームに装着してパッケージングした半導体装置を製造するに際し、
前記半導体チップが取り付けられる装着部が前記半導体チップの取り付け側の面に向かって突出する方向に弾性が付与されたリードフレームを、前記弾性に抗して前記リードフレームが平面に近づく方向に付勢し、
この状態の前記リードフレームの前記装着部にダイボンド材を介して前記半導体チップを装着するとともにパッケージング樹脂によって封止して、前記パッケージング樹脂の硬化収縮後に、前記リードフレームの前記弾性によって前記半導体チップに引っ張り歪みを作用させる
半導体装置の製造方法。
【請求項４】
半導体チップの装着部を有し、前記半導体チップの取り付け側の面から反対側の面に向かって突出する方向に弾性が付与された
基板。
【請求項５】
半導体チップを基板に装着した半導体装置であって、
基板は、前記半導体チップが取り付けられる装着部が前記半導体チップの取り付け側の面から反対側の面に向かって突出する方向に弾性が付与されており、この基板に対して前記半導体チップが、前記弾性に抗して前記基板が平面に近づく方向に付勢した状態で装着して固定されて前記基板から発生する圧縮応力を引張り応力に変えて前記半導体チップに作用させた
半導体装置。
【請求項６】
半導体チップを基板に装着した半導体装置を製造するに際し、
前記半導体チップが取り付けられる装着部が前記半導体チップの取り付け側の面から反対側の面に向かって突出する方向に弾性が付与された基板を、前記弾性に抗して前記基板が平面に近づく方向に付勢し、
この状態の前記基板の前記装着部にアンダーフィル材を介して前記半導体チップを装着して、アンダーフィル材の硬化収縮後に、前記基板の前記弾性によって前記半導体チップに引っ張り歪みを作用させる
半導体装置の製造方法。
【請求項７】
半導体チップを基板にアンダーフィル材を介して装着した半導体装置であって、
アンダーフィル材は、前記半導体チップよりも低い熱膨張係数である
半導体装置。
【請求項８】
半導体チップを基板に装着した半導体装置を製造するに際し、
前記半導体チップよりも低い熱膨張係数のアンダーフィル材を介して前記基板に、前記半導体チップを前記アンダーフィル材が軟化する温度以上の環境下で当接させ常温に下げて装着して、前記半導体チップと前記アンダーフィル材との熱膨張係数の差によって半導体チップに引張り歪みを作用させる
半導体装置の製造方法。
【請求項９】
前記半導体チップに搭載されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの半導体チップ製造プロセス中において、半導体基板の主面上のチャネル領域に１軸歪み、あるいは２軸歪みを与える構造を形成する
請求項３，請求項６，請求項８の何れかに記載の半導体装置の製造方法。
【請求項１０】
前記半導体チップに搭載されたｐＭＯＳＦＥＴの半導体チップ製造プロセス中において、半導体基板主面上のチャネル領域のゲート長方向に垂直な方向に対して、ゲート長方向よりも強い引張り応力を発生させる構造を形成する
請求項３，請求項６，請求項８の何れかに記載の半導体装置の製造方法。
【請求項１１】
前記半導体チップに搭載されたｎＭＯＳＦＥＴの半導体チップ製造プロセス中において、
半導体基板主面上のチャネル領域のゲート長方向及びこれに垂直方向に沿って、引張り応力を発生させる構造を形成する
請求項３，請求項６，請求項８の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を搭載した半導体チップをパッケージングした後において、ＭＯＳＦＥＴのキャリア移動度が増加し、電流駆動力が増加するようなパッケージング構造に関するものである。
【背景技術】
【０００２】
Ｓｉ系ＭＯＳＦＥＴの急速な微細化の流れの中にあって、ＭＯＳＦＥＴに対し、高速動作と低消費電力を実現するためには、チャネルのキャリア移動度等の電気的特性を向上させることが必要である。下記の非特許文献１及び非特許文献２に従えば、このための、ＭＯＳＦＥＴチャネル構造の候補として、幾つかの選択肢が提案されている。
【０００３】
その１つは、図１４に示すように、Ｓｉ結晶５０より大きな格子定数を有する格子緩和したＳｉＧｅ層５１を基板として用い、このＳｉＧｅ層５１上にエピタキシャル成長された歪みＳｉ５２をチャネルとして用いる方法である。格子緩和したＳｉＧｅを作成するために、この直下にＧｅの濃度を０％から所望の濃度まで増加させた傾斜型ＳｉＧｅバッファ層５３を配置する場合が多い。
【０００４】
さらに、傾斜型ＳｉＧｅバッファ層とＳｉ基板との間に、図１５に示すように埋め込み絶縁層５５を配置する場合も多い。
もう１つは、図２３の左側部に示すように、ＭＩＳＦＥＴのソース領域（Ｓ）、ゲート（Ｇ）、及びドレイン領域（Ｄ）の直上に、例えば張力を発生させるＳｉＮ膜６０等のキャッピング層を蒸着して、これによりＳｉチャネル領域のＳｉを歪ませる方法である。
【０００５】
さらにもう１つは、図１６に示すように、ＳｉＧｅ層１５１をチャネルとして用いる方法である。
図１４と図１５は、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴに対して用いられ、また図２３の左側部の方法はｎＭＩＳＦＥＴに対して用いられる。これらのうち、図１４と図１５は、歪みＳｉとして、近年精力的に研究が進められている。物理的には、Ｓｉのバンド構造が変化し、バンドの縮退が解け、さらに有効質量も変化するためと説明される。現象論的には、チャネル領域に印加される応力ベクトルの３成分と、ピエゾパラメータと呼ばれる定数の線形結合で、印加応力に対するチャネルのキャリア移動度の変化が表現される。
【０００６】
ゲート長が１００ｎｍのＭＯＳＦＥＴを対象にしてピエゾパラメータを用い、デバイスシミュレーションを実行して、応力と移動度変化の関係を求めた。図１７〜図１９が、これらの結果をグラフにまとめたものである。横軸は、チャネル領域に印加したＭＰａ単位で表現した応力の各成分の大きさを、また縦軸は移動度の変化量を％で表わしている。それぞれの図において、黒丸と実線で表現したものは、ｎＭＯＳＦＥＴに対する結果を表わす。黒三角と破線で表現したものはｐＭＯＳＦＥＴに対する結果を表わす。
【０００７】
図１７はＳｉ基板の主面である（００１）面上のゲート長方向（Ｘ方向）の応力Ｓｘ，図１８はＳｉ基板の主面である（００１）面上のゲート長方向に対し垂直方向つまりゲート幅方向（Ｙ方向）の応力Ｓｙ、そして図１９はＳｉ基板の主面に垂直方向（Ｚ方向）の応力Ｓｚに対する依存性を表わしている。ここで応力値の正および負は、それぞれ引っ張り及び圧縮応力であることを示す。
【０００８】
図１７〜図１９までの結果を要約すると、Ｓｉ基板の主面である（００１）面上の、図２０に示す矢印方向の応力をＭＯＳＦＥＴのチャネル領域に印加すると、キャリア移動度が増加する。すなわち、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、その方向が相互に異なっている。
【０００９】
ｎＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］方向）に引っ張り応力を印加していくと移動度が増加し、圧縮応力を印加していくと移動度が減少する。また、図１７より、移動度の変化は、印加する応力Ｓｘに対して、ほぼ線形に増加する。同様に、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］方向）に引っ張り応力を印加していくと移動度が増加し、圧縮応力を印加していくと移動度が減少する。図２０には示していないが、Ｓｉ基板の主面上のＸ方向及びＹ方向の応力に加えて、Ｓｉ基板の主面に垂直方向（Ｚ方向）の応力を圧縮する方向に加えると、図１９より、移動度が増加する方向に変化し、Ｚ方向の応力を引っ張る方向に加えると、移動度が減少する方向に変化する。
【００１０】
一方、ｐＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］方向）に圧縮応力を印加していくと移動度が増加し、引っ張り応力を印加していくと移動度が減少する。また、図１７より、移動度の変化は、印加する応力Ｓｘに対して、ほぼ線形に増加する。同様に、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］方向）に引っ張り応力を印加していくと移動度が増加し、圧縮応力を印加していくと移動度が減少する。図２０には示していないが、Ｓｉ基板の主面上のＸ方向及びＹ方向の応力に加えて、Ｓｉ基板の主面に垂直方向（Ｚ方向）の応力を引っ張る方向に加えると、図１９より移動度が増加する方向に変化し、Ｚ方向の応力を圧縮する方向に加えると、移動度が減少する方向に変化する。但し、ｐＭＯＳＦＥＴの場合には、Ｚ方向（垂直方向）の応力に対する移動度の変化が、ｎＭＯＳＦＥＴに比べて非常に小さい。
【００１１】
繰り返すが、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、移動度を増加させる応力の方向がそれぞれ異なる。上記の事実を応用し、従来技術においては、チップ内のＭＯＳＦＥＴの移動度を増加させ電流駆動力を増大させるための手段として、例えば、下記特許文献１〜特許文献３に記載された半導体装置がある。
【００１２】
特許文献１においては、図２１に示すように、埋め込み絶縁層７３（この場合にはＳｉＯ２層）が挿設され、この埋め込み絶縁層により上下に区分された歪み印加半導体層としてのＳｉＧｅ層７２と、上側のＳｉＧｅ層７２上に形成されたチャネル層としての歪みシリコン層７４とを備え、埋め込み絶縁層７３は上側のＳｉＧｅ層の膜厚が薄くなるように形成され、かつ歪みシリコン層７４の形成前に、ＳｉＧｅ層及び埋め込み絶縁層の形成時に、ＳｉＧｅ層内に発生した転位等の欠陥を低減するための熱処理がＳｉＧｅ層７２に施されている。
【００１３】
特許文献２においては、図２２に示すように貼り合わせ法により、埋め込み絶縁層１２１上に第一のＳｉＧｅ層１１４を有する積層構造体を作成し、その後、第一のＳｉＧｅ層１１４上に、それよりゲルマニウム濃度が高い第二のＳｉＧｅ層１４１を形成し、その上にシリコン層１４２を形成する。シリコン層１４２は、下地の第二のＳｉＧｅ層１４１との格子定数の違いにより、歪みシリコン層となる。
【００１４】
図２３は特許文献３に記載された半導体装置を示し、ｎＭＩＳＦＥＴのソース・ドレイン領域上に形成されたシリコン窒化膜からなる第一種内部応力膜６０と、ｐＭＩＳＦＥＴのソース・ドレイン領域上に形成されたＴＥＯＳ膜からなる第二種内部応力膜６１とを備えている。第一種内部応力膜６０により、ｎＭＩＳＦＥＴのチャネル領域において、電子の移動方向に引っ張り応力が生じ、電子の移動度が高められる。第二種内部応力膜により、ｐＭＩＳＦＥＴのチャネル領域において、正孔の移動方向に圧縮応力が生じ、正孔の移動度が高められる。
【００１５】
図２４は特許文献４に記載された半導体装置を示し、図２４に示すように、ＴＥＯＳ等を原材料にした酸化シリコンやＳｉＮを採用した埋め込み型歪み誘起構造９８によってゲート長方向に１軸の圧縮応力が加わる。これにより、正孔の移動方向に圧縮応力が生じ、正孔の移動度が高められる。
【非特許文献１】高木  信一  「Ｓｉ／ＳｉＧｅヘテロ構造を用いたＭＯＳデバイス技術」応用物理  第７２巻  第３号  （２００３）
【非特許文献２】J-S Lim et al.IEEE Electron Devices Letter. Vol.25 No.11 2004.
【特許文献１】特開平９−３２１３０７号公報
【特許文献２】特開２００３−７８１１６公報
【特許文献３】特開２００５−５６３３公報
【特許文献４】特開２００５−５３２１公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
Ｓｉ系ＭＯＳＦＥＴの急速な微細化の流れの中にあって、ＭＯＳＦＥＴに対し、高速動作と低消費電力を実現するためには、チャネルのキャリア移動度等の電気的特性を向上させることが必要である。このために、背景技術においても説明したように、半導体チップ製造プロセスにおいて、チャネル領域に適切な応力が印加されるような構造的な工夫を行い、チャネルのキャリア移動度を増加させる取り組みがなされてきている。
【００１７】
しかしながら、せっかく半導体チップ内の応力発生構造を最適化させても、このチップをパッケージングする際には、このパッケージング製造過程における熱履歴等に由来して、積層した材質間の熱膨張係数、ヤング率、あるいはポワッソン比等の差により、半導体チップに反り等の形状変化と、これに伴う圧縮応力がＳｉチップに対して発生し、この結果、半導体チップ製造プロセスにおいて作られた最適な応力の大きさとその空間分布が壊され、チャネル領域に所望の応力の大きさとその空間分布を与えられない、という課題が存在していた。
【００１８】
本発明は上記問題点に鑑み、パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力分布と大きさを発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決し、パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力の大きさとその空間分布を発生させ、これにより移動度を増加させ、電流駆動力が増大させるようなパッケージング構造を実現するためには、半導体チップに装着させる基板やリードフレームとしてドーム形状に変形させたものを使用して、パッケージ製造工程後に基板やリードフレームから発生する圧縮応力を、引張り応力に変えることによって解決されることを見出した。
【００２０】
また、半導体チップの回路面側の全面あるいは部分領域に、半導体よりも低い熱膨張係数を有するアンダーフィル材を使用し、パッケージング製造工程において発生する圧縮応力を、引張り応力に変えることで解決されることを見出し、本発明を完成させた。
【００２１】
本発明の請求項１に記載のリードフレームは、半導体チップの装着部を有し、前記半導体チップの取り付け側の面に向かって突出する方向に弾性が付与されたことを特徴とする。
【００２２】
本発明の請求項２記載の半導体装置は、半導体チップをリードフレームに装着してパッケージングした半導体装置であって、リードフレームは、前記半導体チップが取り付けられる装着部前記半導体チップの取り付け側の面に向かって突出する方向に弾性が付与されており、このリードフレームに対して前記半導体チップが、前記弾性に抗して前記リードフレームが平面に近づく方向に付勢した状態で装着してパッケージングされて前記リードフレームから発生する圧縮応力を引張り応力に変えて前記半導体チップに作用させたことを特徴とする。
【００２３】
本発明の請求項３記載の半導体装置の製造方法は、半導体チップをリードフレームに装着してパッケージングした半導体装置を製造するに際し、前記半導体チップが取り付けられる装着部が前記半導体チップの取り付け側の面に向かって突出する方向に弾性が付与されたリードフレームを、前記弾性に抗して前記リードフレームが平面に近づく方向に付勢し、この状態の前記リードフレームの前記装着部にダイボンド材を介して前記半導体チップを装着するとともにパッケージング樹脂によって封止して、前記パッケージング樹脂の硬化収縮後に、前記リードフレームの前記弾性によって前記半導体チップに引っ張り歪みを作用させることを特徴とする。
【００２４】
本発明の請求項４記載の基板は、半導体チップの装着部を有し、前記半導体チップの取り付け側の面から反対側の面に向かって突出する方向に弾性が付与されたことを特徴とする。
【００２５】
本発明の請求項５記載の半導体装置は、半導体チップを基板に装着した半導体装置であって、基板は、前記半導体チップが取り付けられる装着部が前記半導体チップの取り付け側の面から反対側の面に向かって突出する方向に弾性が付与されており、この基板に対して前記半導体チップが、前記弾性に抗して前記基板が平面に近づく方向に付勢した状態で装着して固定されて前記基板から発生する圧縮応力を引張り応力に変えて前記半導体チップに作用させたことを特徴とする。
【００２６】
本発明の請求項６記載の半導体装置の製造方法は、半導体チップを基板に装着した半導体装置を製造するに際し、前記半導体チップが取り付けられる装着部が前記半導体チップの取り付け側の面から反対側の面に向かって突出する方向に弾性が付与された基板を、前記弾性に抗して前記基板が平面に近づく方向に付勢し、この状態の前記基板の前記装着部にアンダーフィル材を介して前記半導体チップを装着して、アンダーフィル材の硬化収縮後に、前記基板の前記弾性によって前記半導体チップに引っ張り歪みを作用させることを特徴とする。
【００２７】
本発明の請求項７記載の半導体装置は、半導体チップを基板にアンダーフィル材を介して装着した半導体装置であって、アンダーフィル材は、前記半導体チップよりも低い熱膨張係数であることを特徴とする。
【００２８】
本発明の請求項８記載の半導体装置の製造方法は、半導体チップを基板に装着した半導体装置を製造するに際し、前記半導体チップよりも低い熱膨張係数のアンダーフィル材を介して前記基板に、前記半導体チップを前記アンダーフィル材が軟化する温度以上の環境下で当接させ常温に下げて装着して、前記半導体チップと前記アンダーフィル材との熱膨張係数の差によって半導体チップに引張り歪みを作用させることを特徴とする。
【００２９】
本発明の請求項９記載の半導体装置の製造方法は、請求項３，請求項６，請求項８の何れかにおいて、前記半導体チップに搭載されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの半導体チップ製造プロセス中において、半導体基板の主面上のチャネル領域に１軸歪み、あるいは２軸歪みを与える構造を形成することを特徴とする。
【００３０】
本発明の請求項１０記載の半導体装置の製造方法は、請求項３，請求項６，請求項８の何れかにおいて、前記半導体チップに搭載されたｐＭＯＳＦＥＴの半導体チップ製造プロセス中において、半導体基板主面上のチャネル領域のゲート長方向に垂直な方向に対して、ゲート長方向よりも強い引張り応力を発生させる構造を形成することを特徴とする。
【００３１】
本発明の請求項１１記載の半導体装置の製造方法は、請求項３，請求項６，請求項８の何れかにおいて、前記半導体チップに搭載されたｎＭＯＳＦＥＴの半導体チップ製造プロセス中において、半導体基板主面上のチャネル領域のゲート長方向及びこれに垂直方向に沿って、引張り応力を発生させる構造を形成することを特徴とする。
【発明の効果】
【００３２】
この構成によると、パッケージング製造工程後においても、搭載されたチップ内のＭＯＳＦＥＴのチャネル領域に所望の応力の大きさと空間分布を発生させ、これにより移動度が増加し、電流駆動力が増大するような、パッケージング構造を実現することが可能となる。
【００３３】
したがって、従来のように、半導体チップ製造プロセスにおいて、チャネル領域に適切な応力が印加されるような構造的な工夫を行い、チャネルのキャリア移動度を増加させる取り組みがなされて、せっかく半導体チップ内の応力発生構造を最適化させても、このチップをパッケージングする際には、このパッケージング製造過程における熱履歴に由来して、半導体チップに反り等の形状変化と、これに伴う圧縮応力が半導体チップに発生し、この結果、半導体チップ製造プロセスにおいて作られた最適な応力の大きさと空間分布が壊され、チャネル領域に所望の応力分布と大きさを与えられない、という課題が存在していたが、この問題を解決できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の各実施の形態を図１〜図１３に基づいて説明する。
（実施の形態１）
図１〜図６は本発明の（実施の形態１）を示す。
【００３５】
図１は本発明の（実施の形態１）における半導体装置を示す。
ＱＦＰ（Quad Flat Package）というパッケージング構造を有する場合の例である。半導体チップとしてのＳｉチップ１にはｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが回路面上に搭載されており、ダイボンド材２を介してリードフレーム３の中央の装着部ＣにＳｉチップ１が装着され、さらにパッケージング樹脂４で封止することによりパッケージングした構造を有する半導体装置である。
【００３６】
ここで、Ｓｉチップ１は、縦が２０ミリ、横が２０ミリ、また、その厚みは４００ミクロンであるものを用いた。また、その他の各構造材の厚みとしては以下の通りで実施した。ダイボンド材２の厚みは５０ミクロン。鉄・ニッケル合金・銅を主成分とする合金等を材料としたリードフレーム３は１５０ミクロン。パッケージング樹脂４を含めた全体のパッケージ厚みは２ミリである。
【００３７】
リードフレーム３の単体の形状は、図２（ｃ）ならびに図３に示すように、中央の装着部Ｃが反り量ｈだけ上方に凸のドーム形状に形成されており、Ｓｉチップ１の取り付け側の面に向かって突出する方向に弾性が付与されている。
【００３８】
この特異な形状のリードフレーム３は、図２（ａ）〜図２（ｃ）の工程で製造されている。
先ず、図２（ａ）に示すような平面のリードフレーム３を用意し、これに対して図２（ｂ）に示すように上型６ａと下型６ｂとで上下方向から矢印で示すように押さえ付けることにより図２（ｃ）に示すように装着部Ｃが上方に凸のドーム形状のリードフレーム３を成型した。ここで、リードフレーム３の反り量ｈは４００ミクロンを採用した。図３に示したリードフレーム上面図では、図中、等高線の様子を仮想線で示しており、後に図１に示したようにＳｉチップ１が装着される装着部Ｃは、上方に凸のドーム形状になっている。図３のＡ−Ｂの断面図が図１で示されている。
【００３９】
この上方に凸のドーム形状のリードフレーム３を使用して、図１に示したように封止後常温においてはリードフレーム３の部分が平面状になった半導体パッケージは、図４（ａ）〜図４（ｃ）の工程で製造されている。
【００４０】
図４（ａ）に示すようにＳｉチップ１と装着部が上方に凸のドーム形状のリードフレーム３を用意する。これを図４（ｂ）に示すように、モールド金型５によってリードフレーム３を押さえ、ダイボンド材２を介して回路面を上にしたＳｉチップ１をリードフレーム３が平らになるように加圧して装着する。その後、図４（ｃ）に示すようにパッケージング樹脂４によって封止を行う。
【００４１】
ここで、図４（ａ）に示したように装着部Ｃが上方に凸のドーム形状に湾曲したリードフレーム３を使用した場合には、パッケージング樹脂４の硬化収縮後に、リードフレーム３の固有の湾曲によりもとの形状に戻る力が働き、Ｓｉチップ１の回路面上の全体に図１ならびに図４（ｃ）に示すように矢印で示す引っ張り歪みがかかり、この結果、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域にも引っ張り歪みがかかることが確認できた。
【００４２】
図２０でも説明したように、キャリア移動度が増加する応力の印加方向は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、その方向が異なっている。すなわち、ｎＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（この場合は［１１０］方向）及びＳｉ基板の主面上、ゲート長方向と垂直な方向（この場合は［−１１０］方向）、すなわちゲート幅方向に引っ張り応力を印加していくと移動度が増加する。一方、ｐＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（この場合は［１１０］方向）に圧縮応力を印加し、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（この場合は［−１１０］方向）すなわちゲート幅方向に引っ張り応力を印加していくと移動度が増加する。
【００４３】
この事実に基づき、この実施の形態では、パッケージング製造工程に加え、さらに半導体チップ製造プロセス中において、Ｓｉ基板の主面上のチャネル領域に、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに対し、それぞれ異なった歪み（応力）を加える手段を用いた。
【００４４】
すなわち、前記Ｓｉチップ１に搭載されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴに対しては、半導体チップ製造プロセス中において、Ｓｉチップ１の主面上のチャネル領域に１軸歪み（すなわち１軸応力）あるいは２軸歪み（すなわち２軸応力）を与える構造を持たせた。
【００４５】
具体的には、ｎＭＯＳＦＥＴに対しては、Ｓｉチップ１の主面上の、チャネル領域のゲート長方向及びこれに垂直方向のゲート幅方向に沿って引張り応力を発生させる構造を、半導体チップ製造プロセスにおいて作成した。
【００４６】
図５はｎＭＯＳＦＥＴに対して、格子緩和させたＳｉＧｅ結晶の上に成長させた歪みＳｉをチャネル領域として用いることにより２軸引張り歪みを発生させる構造を示した説明図である。
【００４７】
図５（ａ）の断面図に示すように、格子緩和させたＳｉＧｅ結晶１２の上に成長させた歪みＳｉ１６をチャネル領域として用いることにより２軸引張り歪みを発生させる構造とした。図中の太い矢印は、発生する応力の方向を示している。また、図５（ｂ）の上面図には、発生する２軸引張応力の様子を、太い矢印で表現している。
【００４８】
図５（ａ）の断面図に戻ってｎＭＯＳＦＥＴを説明する。
Ｓｉ基板１０上に、Ｇｅの濃度を０％から所望の濃度ｘ％まで増加させた傾斜型ＳｉＧｅバッファ層１１をエピタキシャル成長させ、さらに、格子緩和したＳｉＧｅ結晶をエピタキシャル成長させる。これにより、Ｓｉ結晶より大きな格子定数を有するＳｉＧｅ結晶１２を作成した。このＳｉＧｅ結晶１２上に、Ｓｉをエピタキシャル成長させると、２軸引張り歪みを有する歪みＳｉ１６を作成することができる。この歪みＳｉ１６をチャネルとして用いた。
【００４９】
図６はｐＭＯＳＦＥＴに対して、格子緩和させたＳｉＧｅ結晶の上に成長させ、さらに歪み誘起構造を設け、チャネル領域に１軸の圧縮歪みを発生させる構造を示した説明図である。
【００５０】
ｐＭＯＳＦＥＴに対しては、上記ｎＭＯＳＦＥＴと同様にＳｉＧｅ結晶上に、Ｓｉをエピタキシャル成長させ、２軸引張り歪みを有する歪みＳｉを作成し、この歪みＳｉをチャネルとして用いた。但し、この構造に加えて図６（ａ）の断面図に示すように、Ｓｉ主面上のチャネル領域のゲート長方向に圧縮応力を発生させるための埋め込み型歪み誘起構造１８をｐＭＯＳＦＥＴの両脇に配置した。図中の太い矢印は、発生する応力の方向を示している。また、図６（ｂ）の上面図には、発生する引張り及び圧縮応力の様子を、太い矢印で表現している。
【００５１】
図６（ａ）の断面図に戻ってｐＭＯＳＦＥＴを説明する。
具体的には、埋め込み型歪み誘起構造１８として、ＳｉＯ２膜をその材料として用いた。この結果、ゲート長方向に１軸の圧縮歪みが加わる。一方、Ｓｉ基板主面上のチャネル領域のゲート長方向に垂直な方向に対して、引っ張り応力を発生させる構造が、半導体チップ製造プロセス中において作成できた。
【００５２】
前記半導体チップ製造プロセス中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分と、前記パッケージング製造工程中に由来してＳｉチップ上のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に発生する応力の各成分とを合計したものが、ｎＭＯＳＦＥＴに対しては、Ｓｉ基板主面上のチャネル領域のゲート長方向、及びこれに垂直方向に沿って引張り応力となるように、また、ｐＭＯＳＦＥＴに対しては、Ｓｉ基板主面上のチャネル領域のチャネル方向に対しては圧縮応力となり、ゲート長方向に垂直方向に沿っては引張り応力となるように、前記格子緩和させたＳｉＧｅ結晶のＧｅ濃度を制御した。具体的には、前記格子緩和させたＳｉＧｅ結晶のＧｅ濃度ｘは１９％にした。
【００５３】
このようにして前記ｐＭＯＳＦＥＴに対しては、Ｓｉ基板主面上のチャネル領域のゲート長方向に垂直な方向に対して、ゲート長方向よりも強い引張り応力を発生させる構造を、半導体チップ製造プロセス中において作成している。
【００５４】
なお、図１においてＳｉチップ１は５０ミクロン〜４００ミクロン、ダイボンド材２の厚みは３０ミクロン〜８０ミクロン、リードフレーム３は５０ミクロン〜５００ミクロン、パッケージング樹脂４を含めた全体のパッケージ厚みは１ミクロン〜５ミリの範囲のＱＦＰであっても同様に有効であった。さらに、反り量に関しても、２００ミクロン〜６００ミクロンの幅を採用しても効果があった。また、Ｇｅ濃度ｘは、５％〜２５％の範囲であっても、その効果が確認できた。
【００５５】
（実施の形態２）
図７〜図１０は本発明の（実施の形態２）を示す。
図７は本発明の（実施の形態２）における半導体装置を示し、Ｃ−ＣＳＰ（Ceramic Chip-Size Package）いうパッケージング構造を有する場合の例である。Ｓｉチップ２０にはｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが回路面上に搭載されており、さらにＳｉチップ２０の前記回路面側には、その全面あるいは部分領域に、アンダーフィル材２１が塗布され、これを介して装着されている。これにより前記Ｓｉチップ２０の前記回路面側を基板２２に対向させるフリップチップ法により装着されたパッケージング構造を有する。ここで、Ｓｉチップ２０は、縦が４０ミリ、横が４０ミリである。また、その厚みは３００ミクロンであるものを用いた。また、各構造材の厚みとしては以下の通りで実施した。アンダーフィル材２１の厚みは８０ミクロン。ガラス、エポキシ、銅を材料とした基板２２は３００ミクロンである。
【００５６】
図８は基板２２の上面図、図９はこの基板２２を使用した半導体装置のパッケージング製造工程を示す。
ここで基板２２は、図８に仮想線の等高線で示されている通り、図９（ａ）に示すように、中央の装着部Ｃ１が下方に凸の湾曲したドーム形状をしている。
【００５７】
半導体装置のパッケージング製造工程は、先ず、図９（ａ）に示すように、Ｓｉチップ２０と基板２２を用意する。次に、図９（ｂ）に示すように、基板２２を治具２５によって押さえて基板２２を平らにし、そこに、アンダーフィル材２１を塗布する。その後、図９（ｃ）に示すように、アンダーフィル材２１を介してＳｉチップ２０を装着する。
【００５８】
ここで、装着部Ｃ１が下方に凸のドーム形状の基板２２を使用した場合には、図９（ｃ）の状態では基板２２が元の形状に戻る力が働き、Ｓｉチップ２０の回路面上全体に引っ張り歪みがかかり、この結果、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル領域に引っ張り歪みがかかった。
【００５９】
図２０で説明したように、キャリア移動度が増加する応力の印加方向は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、その方向が異なっている。すなわち、ｎＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］方向）及びＳｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］方向）に引っ張り応力を印加していくと移動度が増加する。一方、ｐＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］方向）に圧縮応力を印加し、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］方向）に引っ張り応力を印加していくと移動度が増加する。この事実に基づき、本実施例では、パッケージング製造工程に加え、さらに半導体チップ製造プロセス中において、Ｓｉ基板の主面上のチャネル領域に、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに対し、それぞれ異なった歪みを加える手段を用いた。
【００６０】
ここで、半導体製造プロセスにおける、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴへの応力印加方法に関しては、（実施の形態１）で述べた方法と同様の製造プロセスを採用した。尚、背景技術のところで説明した、他の同等の効果を有する、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴへの応力印加方法を用いても、同様に有効であった。
【００６１】
なお、図７においてＳｉチップ２０は５０ミクロン〜４００ミクロン、アンダーフィル材２１の厚みは５０ミクロン〜１００ミクロン、基板２２は１８０ミクロン〜４００ミクロン、樹脂２６を含めた全体のパッケージ厚みは０．３ミリから２ミリの範囲のＣ−ＣＳＰであっても同様に有効であった。また、反り量に関しても、３００ミクロン〜８００ミクロンの幅を採用しても効果があった。
【００６２】
さらに、この実施の形態では図８で示す基板２２は装着部Ｃ１が下方に凸のドーム形状になっているものを採用したが、以下の基板を採用しても効果が得られた。
図１０は基板を斜め上部から見た図であり、基板２８を一方向に湾曲した図である。湾曲されている方向をＷ、これに垂直の方向をＨとする。ここで、Ｓｉチップ２７の回路面上に実装されているｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲート幅方向をＷ軸と平行に配置させる。この後、（実施の形態２）と同様の製造工程をとることで、ゲート幅方向に引っ張り応力を与えることが可能である。
【００６３】
また、（実施の形態１）で述べた方法と同様の半導体製造プロセスを採用することで、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲート長方向にそれぞれ所望の応力をかけることが可能であることが分かっている。
【００６４】
このようにして前記ｐＭＯＳＦＥＴに対しては、Ｓｉ基板主面上のチャネル領域のゲート長方向に垂直な方向に対して、ゲート長方向よりも強い引張り応力を発生させる構造を、半導体チップ製造プロセス中において作成している。
【００６５】
また、本実施例ではＣ−ＣＳＰを採用したが、Ｐ−ＣＳＰ（Plastic Chip-Size Package）というパッケージング構造でも同様に有効であった。
（実施の形態３）
図１１〜図１３は本発明の（実施の形態３）を示す。
【００６６】
図１１は本発明の（実施の形態３）における半導体装置を示し、Ｃ−ＣＳＰ（Ceramic Chip-Size Package）いうパッケージング構造を有する場合の例である。
Ｓｉチップ３０にはｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが回路面上に搭載されている。
【００６７】
このＳｉチップ３０は、Ｓｉチップ３０よりも低い熱膨張係数を有するアンダーフィル材料の薄膜（以下、低熱膨張アンダーフィル材と呼ぶ）３１を介して、回路面側を基板３２に対向させるフリップチップ法により装着されたパッケージング構造を有している。図１１では、前記低熱膨張アンダーフィル材３１を装着しない場合に発生する圧縮及び引張り応力の様子を、太い矢印で表現している。低熱膨張アンダーフィル材３１を装着した場合には、Ｓｉチップ３０の回路面側も、圧縮応力から引張り応力へと変化する。
【００６８】
ここで、Ｓｉチップ３０は、縦が３０ミリ、横が３０ミリ。また、その厚みは３００ミクロンであるものを用いた。また、各構造材の厚みは、低熱膨張アンダーフィル材３１の厚みが８０ミクロンで、材料はエポキシを主成分とし、さらに低熱膨張材料のインバーを含んでいる。また、基板３２の厚みは３００ミクロンでガラス、エポキシ、銅を材料としたものを用いた。
【００６９】
図１２は本発明の半導体装置のパッケージング製造工程を示し、図１３はこのパッケージング製造工程中における熱履歴を示したものである。
先ず、図１２（ａ）に示すＳｉチップ３０を用意する。
【００７０】
図１２（ｂ）では、基板３２上に低熱膨張アンダーフィル材３１を塗布し、Ｓｉチップ３０の温度を図１３に示す常温（Ｔ１＝２５℃）から低熱膨張アンダーフィル材３１が軟化する温度（Ｔ２＝１９５℃）まで上げる。ここでは、１９５℃まで上昇させこの温度を保つ。
【００７１】
さらに、図１２（ｃ）に示すように、Ｓｉチップ３０の回路面側を基板３２に対向させ、低熱膨張アンダーフィル材３１を介して基板３２に装着して、この状態で図１３に示すように温度を常温（例えば、Ｔ３≒２５℃）に下げていく。ここで、低熱膨張アンダーフィル材３１は、前記パッケージング製造工程中のほぼ最高温度に達した際に、Ｓｉチップ３０の回路面に装着した。ここで、Ｓｉチップ３０の熱膨張率が、アンダーフィル材３２よりも大きいため、Ｓｉチップ３０の膨張が抑えられるため、前記回路面全体に引張り歪みがかかることが確認できた。
【００７２】
図２０で説明したように、キャリア移動度が増加する応力の印加方向は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでは、その方向が異なっている。すなわち、ｎＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］方向）及びＳｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］方向）に引っ張り応力を印加していくと移動度が増加する。一方、ｐＭＯＳＦＥＴに対しては、チャネル領域に、Ｓｉ基板の主面上、ソース（Ｓ）からドレイン（Ｄ）に向かうゲート長方向（Ｘ方向：この場合は［１１０］方向）に圧縮応力を印加し、Ｓｉ基板の主面上、ゲート長方向と垂直な方向（Ｙ方向：この場合は［−１１０］方向）に引っ張り応力を印加していくと移動度が増加する。この事実に基づき、本実施例では、パッケージング製造工程に加え、さらに半導体チップ製造プロセス中において、Ｓｉ基板の主面上のチャネル領域に、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに対し、それぞれ異なった歪みを加える手段を用いた。
【００７３】
ここで、半導体製造プロセスにおける、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴへの応力印加方法に関しては、（実施の形態１）で述べた方法と同様の製造プロセスを採用した。
ここで、図１１においてＳｉチップ３０は５０ミクロン〜４００ミクロン、アンダーフィル材３１の厚みは４０ミクロン〜１００ミクロン、基板３２は１８０ミクロン〜４００ミクロン、また、基板３２を含めた全体のパッケージ厚みは０．４ミリ〜１．５ミリの範囲のＣ−ＣＳＰであっても同様に有効であった。
【００７４】
ここでは低熱膨張アンダーフィル材として、エポキシを主成分とし低熱膨張材料のインバーを含んだものを用いたが、インバーの代わりに、ＡｌＮ（アルミナイトライド）やＳｉＣ（シリコンカーバイド）、あるいはこの複合材を用いても有効であった。
【００７５】
また、本実施例ではＣ−ＣＳＰを採用したが、Ｐ−ＣＳＰ（Plastic Chip-Size Package）いうパッケージング構造でも同様に有効であった。
この実施の形態においては、Ｓｉチップ３０の回路面側には、その全面に低熱膨張アンダーフィル材３１を装着しているが、低熱膨張アンダーフィル材３１をＳｉチップ３０の回路面側の一部の領域に装着して構成することもできる。
【産業上の利用可能性】
【００７６】
本発明は、半導体を利用する種々の電子情報機器、電気機器等において、パッケージングされた半導体チップを利用する産業分野に利用することができ、その産業上の利用可能性は非常に広くかつ大きい。
【図面の簡単な説明】
【００７７】
【図１】本発明の（実施の形態１）における半導体装置を示した断面図
【図２】同実施の形態におけるリードフレームの製造工程を示した断面図
【図３】同実施の形態におけるリードフレームの上面図
【図４】同実施の形態における半導体装置のパッケージング製造工程を示した断面図
【図５】同実施の形態におけるｎＭＯＳＦＥＴに対して、格子緩和させたＳｉＧｅ結晶の上に成長させた歪みＳｉをチャネル領域として用いることにより２軸引張り歪みを発生させる構造を示した説明図
【図６】同実施の形態におけるｐＭＯＳＦＥＴに対して、格子緩和させたＳｉＧｅ結晶の上に成長させ、さらに歪み誘起構造を設け、チャネル領域に１軸の圧縮歪みを発生させる構造を示した説明図
【図７】本発明の（実施の形態２）における半導体装置を示した断面図
【図８】同実施の形態における基板の上面図
【図９】同実施の形態における半導体装置のパッケージング製造工程を示した断面図
【図１０】同実施の形態における基板の立体図
【図１１】本発明の（実施の形態３）における半導体装置を示した断面図
【図１２】同実施の形態における半導体装置のパッケージング製造工程を示した断面図
【図１３】同実施の形態における半導体装置のパッケージング製造工程における熱履歴を示した図
【図１４】従来例におけるＭＯＳＦＥＴの素子構造とＳｉ結晶より大きな格子定数を有する格子緩和したＳｉＧｅを基板として用い、このＳｉＧｅ基板上にエピタキシャル成長された歪みＳｉをチャンネルとして用いた断面図
【図１５】従来例におけるＭＯＳＦＥＴの素子構造と傾斜型ＳｉＧｅバッファ層とＳｉ基板との間に埋め込み絶縁層を配置した断面図
【図１６】従来例におけるＭＯＳＦＥＴの素子構造とＳｉＧｅをチャネルとして用いた断面図
【図１７】Ｓｉ基板の主面である（００１）面上のゲート長方向（Ｘ方向）の応力Ｓｘと移動度変化の関係を示した図
【図１８】Ｓｉ基板の主面である（００１）面上のゲート長方向に対し垂直方向（Ｙ方向）の応力Ｓｙと移動度変化の関係を示した図
【図１９】Ｓｉ基板の主面に垂直方向（Ｚ方向）の応力Ｓｚと移動度変化の関係を示した図
【図２０】ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのそれぞれに対してキャリア移動度が増加する応力の方向を示した図
【図２１】従来例におけるＭＯＳＦＥＴの素子構造を示す断面図
【図２２】従来例におけるＭＯＳＦＥＴの素子構造を示す断面図
【図２３】従来例におけるＭＩＳＦＥＴの素子構造を示す断面図
【図２４】従来例におけるＭＯＳＦＥＴの素子構造とｐＭＯＳＦＥＴに対して格子緩和させたＳｉＧｅ結晶の上に成長させ、さらに歪み誘起構造を設け、チャネル領域に１軸の圧縮歪みを発生させる構造を示した断面図
【符号の説明】
【００７８】
１    Ｓｉチップ（半導体チップ）
２    ダイボンド材
３    リードフレーム
４    樹脂
６ａ    上型
６ｂ    下型
１０    Ｓｉ基板
１１    ＳｉＧｅバッファ層
１２    ＳｉＧｅ結晶
１３    ソース領域
１４    ドレイン領域
１５    ゲート電極
１６    歪みＳｉ
１７    ゲート酸化膜
１８    歪み誘起構造
２０    Ｓｉチップ（半導体チップ）
２１    アンダーフィル材
２２    基板
２５    治具
２７    Ｓｉチップ（半導体チップ）
２８    基板
３０    Ｓｉチップ（半導体チップ）
３１    低熱膨張アンダーフィル材
３２    基板
【図１】
2007158277.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007158277.tif 000009
【図８】
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【図９】
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【図１０】
2007158277.tif 000012
【図１１】
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【図１２】
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【図１３】
2007158277.tif 000015
【図１４】
2007158277.tif 000016
【図１５】
2007158277.tif 000017
【図１６】
2007158277.tif 000018
【図１７】
2007158277.tif 000019
【図１８】
2007158277.tif 000020
【図１９】
2007158277.tif 000021
【図２０】
2007158277.tif 000022
【図２１】
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【図２２】
2007158277.tif 000024
【図２３】
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【図２４】
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