(57)【要約】【課題】電源遮断後の残像を防止した液晶パネルを提供する。【解決手段】電源遮断時の電圧降下を電圧降下検出手段20で検出した際に信号生成手段22により信号を生成する。この信号に基づき、初期化手段23が共通電極、保持容量および信号線のそれぞれを同電位とするとともに、放電手段24が共通電極および保持容量の電荷をグランドへと強制的に放電する。各画素の液晶容量および保持容量に保持した電荷を、信号線との間に電位差を生じることなく確実に放電できるので、電源遮断後の残像を防止できる。【選択図】図１
2007212688.tif 000002
【特許請求の範囲】
【請求項１】
交差状に配置された複数の信号線および複数の走査線と、これら信号線と走査線との各交差部に設けられた画素電極と、前記走査線に供給される駆動信号により制御されて前記画素電極を駆動させるスイッチング素子と、前記画素電極に電気的に接続された保持容量と、前記画素電極に対し液晶層を介して対向して配設された共通電極とを備えた液晶表示素子であって、
電源遮断時の電圧降下を検出する電圧降下検出手段と、
この電圧降下検出手段により電圧降下を検出した際に信号を生成する信号生成手段と、
この信号生成手段により生成された信号に基づき、前記共通電極、前記保持容量および前記信号線のそれぞれを同電位とする初期化手段と、
前記信号生成手段により生成された信号に基づき、前記共通電極および前記保持容量の電荷をグランドへと放電する放電手段と
を具備したことを特徴とした液晶表示素子。
【請求項２】
前記放電手段は、
ドレイン電極が接地されているとともに前記信号生成手段により生成された信号がゲート電極に入力されるトランジスタと、
前記共通電極と前記トランジスタのソース電極との間に電気的に接続された抵抗とを備えている
ことを特徴とした請求項１記載の液晶表示素子。
【請求項３】
前記電圧降下検出手段により電圧降下を検出した際に電荷を所定時間保持し、この電荷により前記信号生成手段を駆動させる電荷蓄積手段を具備した
ことを特徴とした請求項１または２記載の液晶表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素電極に電気的に接続された保持容量と、画素電極に対し液晶層を介して対向して配設された共通電極とを備えた液晶表示素子に関する。
【背景技術】
【０００２】
従来、液晶表示装置は、液晶表示素子を用いており、軽量、薄型および低消費電力などの特徴を有することから、ＯＡ機器や、情報端末装置、時計、テレビジョンなどの様々な分野に用いられている。特に、液晶表示装置の中で、薄膜トランジスタ(ＴＦＴ)素子を用いた液晶表示装置は、ＴＦＴ素子が応答性に優れている点から、携帯電話器や、テレビジョン、コンピュータなどの多くの表示装置として用いられている。
【０００３】
このような液晶表示素子としては、薄膜トランジスタにより駆動される各画素がマトリクス状に形成された表示領域を備えたアクティブマトリクス型のものがある。この液晶表示素子は、アレイ基板と対向基板とを対向配置し、これら基板間に液晶層を介在して構成されている。
【０００４】
また、表示領域には、ゲートドライバに電気的に接続された走査線と、ソースドライバに電気的に接続された信号線とが画素の間に沿って格子状に配設され、これら走査線と信号線との交点近傍に、これら走査線および信号線にそれぞれ電気的に接続された薄膜トランジスタと保持容量とが配設されている。さらに、画素は、アレイ基板側に配設された画素電極と、対向基板側に配設された共通基板との間に液晶層が位置して構成されている。
【０００５】
そして、ゲートドライバに入力される走査線駆動信号と、ソースドライバに入力される信号線駆動信号とに基づいて、走査線と信号線との交点近傍に位置する薄膜トランジスタがオンオフされ、この薄膜トランジスタのオンオフにより各画素の画素電極に印加される電圧が変化することで、各画素の表示状態が変化する。
【０００６】
しかしながら、このような液晶表示素子では、電源が遮断された後に、保持容量および液晶容量に電荷が残ることで、電源を遮断する直前まで画素により表示されていた画像が残像として表示されてしまうおそれがある。
【０００７】
そこで、保持容量および液晶容量に充電された電荷を放電するために、電源が遮断された際に、液晶容量と電気的に接続された共通電極の電位である共通電極電位と、保持容量電位と信号線電位とを同電位にする構成が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平１１−２７１７０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の液晶表示素子では、電源遮断後に、信号線電位がソースドライバを経由してアースすなわちグランドに比較的早く抜けてしまうのに対して、共通電極電位および保持容量電位は、画素電極の信号線、あるいは走査線に対するカップリング対策用に搭載された大容量コンデンサの影響によりグランドへの放電に時間を要するので、電荷を放電した後に一瞬電位差が生じ、この電位差によって残像が発生してしまうという問題点を有している。
【０００９】
また、一般的に、電源遮断後は、駆動回路のアナログ電源が直ちに放電されるため、回路を制御することが容易でなく、このような回路の制御には、液晶表示素子が組み込まれている機器本体側から電源遮断を知らせる信号の入力が必要となっていた。
【００１０】
本発明は、このような点に鑑みなされたもので、電源遮断後の残像を防止した液晶表示素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、交差状に配置された複数の信号線および複数の走査線と、これら信号線と走査線との各交差部に設けられた画素電極と、前記走査線に供給される駆動信号により制御されて前記画素電極を駆動させるスイッチング素子と、前記画素電極に電気的に接続された保持容量と、前記画素電極に対し液晶層を介して対向して配設された共通電極とを備えた液晶表示素子であって、電源遮断時の電圧降下を検出する電圧降下検出手段と、この電圧降下検出手段により電圧降下を検出した際に信号を生成する信号生成手段と、この信号生成手段により生成された信号に基づき、前記共通電極、前記保持容量および前記信号線のそれぞれを同電位とする初期化手段と、前記信号生成手段により生成された信号に基づき、前記共通電極および前記保持容量の電荷をグランドへと放電する放電手段とを具備したものである。
【００１２】
そして、電源遮断時の電圧降下を電圧降下検出手段で検出した際に信号生成手段により生成された信号に基づき、初期化手段が共通電極、保持容量および信号線のそれぞれを同電位とするとともに、放電手段が共通電極および保持容量の電荷をグランドへと強制的に放電する。
【発明の効果】
【００１３】
本発明によれば、各画素に保持されている電荷を、信号線との間に電位差を生じることなく確実に放電できるので、電源遮断後の残像を防止できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施の形態の液晶表示素子の構成を図面を参照して説明する。
【００１５】
図３および図４において、１は液晶表示素子としての液晶パネルを示し、この液晶パネル１は、例えばＨＶ反転駆動(ドット反転駆動)、あるいは容量結合駆動(ライン反転駆動)されるもので、アレイ基板２と対向基板３とを対向配置し、これら基板２，３間に図示しない液晶層が充填され、四角形状の表示領域５に画素６がマトリクス状に配設され、また、この表示領域５の一側に沿って、走査線駆動ＩＣとしてのゲートドライバ７が複数配設されているとともに、表示領域５の一端に沿って、信号線駆動ＩＣとしてのソースドライバ８が複数配設されている。
【００１６】
アレイ基板２には、透光性を有する絶縁基板としてのガラス基板上に、ゲートドライバ７に電気的に接続された走査線11とソースドライバ８に電気的に接続された信号線12とが、画素６の間に沿って格子状に配設され、これら走査線11および信号線12の各交点近傍に、図４に示すように、画素６の液晶容量13に対応してスイッチング素子としての薄膜トランジスタ14と保持容量15とがそれぞれ電気的に接続されている。
【００１７】
また、アレイ基板２には、ガラス基板上に、薄膜トランジスタ14と保持容量15とを覆って例えばＩＴＯなどにより形成された透明電極である画素電極16が成膜され、この画素電極16上に図示しない配向膜が成膜されている。
【００１８】
対向基板３は、透光性を有する絶縁基板としてのガラス基板上に、例えば赤(Ｒ)、緑(Ｇ)および青(Ｂ)に対応した図示しないカラーフィルタが画素６毎に設けられ、これらカラーフィルタ上に、例えばＩＴＯなどにより形成された透明電極である共通電極18が成膜され、この共通電極18上に図示しない配向膜が成膜されている。
【００１９】
そして、ゲートドライバ７は、対をなすプラス側電圧(ＶＤＤ)およびマイナス側電圧(ＶＳＳ)と、各画素６のデジタル階調データに応じたデジタル電圧(ＤＶＤＤ)とが駆動電圧としてそれぞれ供給され、ゲートドライバ制御信号(ＸＤＯＮ)により動作を制御されているとともに、表示する画像データに応じて図示しないＰＣの描画エンジンなどから出力された走査線駆動信号(ＧＳ)が入力されている。
【００２０】
また、ソースドライバ８は、各画素６のデジタル階調データに応じたアナログ電圧(ＡＶＤＤ)、デジタル電圧(ＤＶＤＤ)、および、基準電圧(ＶＲＥＦ)が駆動電圧として供給され、表示する画像データに応じて図示しないＰＣの描画エンジンなどから出力された信号線駆動信号(ＳＳ)が入力されている。
【００２１】
次に、上記一実施の形態の回路構成について説明する。
【００２２】
図１に示すように、液晶パネル１(図３)に対して電源電圧(ＰＯＷＥＲ)を給電する電源Ｐに対して、この電源Ｐの電圧の降下を検出する電圧降下検出手段20(以下、単に検出手段20という)が電気的に接続され、この検出手段20は、電荷蓄積手段21と、信号生成手段22と、初期化手段23と、共通電極電位放電手段である放電手段24とのそれぞれに電気的に接続されている。
【００２３】
具体的に、図２に示すように、検出手段20は、デジタル電圧(ＤＶＤＤ)が供給される抵抗26と、この抵抗26に出力端子が電気的に接続された制御信号出力手段としてのリセットＩＣ27とを有している。
【００２４】
リセットＩＣ27は、電源Ｐからの入力電圧が予め設定された所定値以下の際に初期化パルス信号であるリセット信号(ＲＳＴ)を出力するものであり、出力端子に、スイッチング素子としてのＭＯＳＦＥＴ31のゲート電極と、スイッチング素子としてのＭＯＳＯＦＥＴ32のゲート電極と、信号生成手段22とが、抵抗26と電気的に並列接続されている。
【００２５】
ＭＯＳＦＥＴ31は、例えばｎ型のものであり、ソース電極が接地されているとともに、ドレイン電極に、プラス側電圧(ＶＤＤ)が供給される抵抗34と、スイッチング素子としてのＭＯＳＦＥＴ35のゲート電極と、スイッチ部37と、スイッチ部38と、放電手段24とが電気的に並列接続され、このドレイン電極から、これらＭＯＳＦＥＴ35、スイッチ部36、スイッチ部37、スイッチ部38および放電手段24の動作選択用の初期化信号である選択信号(ＳＥＬＥＣＴ)を出力する。
【００２６】
ＭＯＳＦＥＴ35は、例えばｎ型のものであり、ソース電極が接地され、ドレイン電極に、プラス側電圧(ＶＤＤ)が供給される抵抗41と、スイッチ部としてのスイッチング素子であるＭＯＳＦＥＴ42のゲート電極と、スイッチ部としてのスイッチング素子であるＭＯＳＦＥＴ43のゲート電極とが電気的に並列接続され、このドレイン電極から、選択信号(ＳＥＬＥＣＴ)と逆位相で、かつ、ＭＯＳＦＥＴ42，43の動作選択用の選択信号(／ＳＥＬＥＣＴ)が出力される。すなわち、ＭＯＳＦＥＴ42，43は、選択信号(／ＳＥＬＥＣＴ)により、スイッチ部36，37，38および放電手段24と逆の動作をするように制御される。
【００２７】
ＭＯＳＦＥＴ42は、例えばｎ型のものであり、ソース電極がスイッチ部36に電気的に接続されているとともに、ドレイン電極が基準電圧入力部V1に電気的に接続され、入力共通電極電圧(ＶＣＯＭ＿ＩＮ)が供給されている。
【００２８】
ＭＯＳＦＥＴ43は、例えばｎ型のものであり、ソース電極がスイッチ部36に電気的に接続されているとともに、ドレイン電極が共通電極電圧入力部V2に電気的に接続され、入力基準電圧(ＶＰ＿ＩＮ)が供給されている。
【００２９】
スイッチ部36は、例えばスイッチング素子としての例えばｎ型のＭＯＳＦＥＴ44，45のドレイン電極同士が電気的に接続され、これらＭＯＳＦＥＴ44，45のゲート電極がＭＯＳＦＥＴ31のドレイン電極に電気的に接続されているとともに、ＭＯＳＦＥＴ44のソース電極がＭＯＳＦＥＴ42のソース電極に、ＭＯＳＦＥＴ45のソース電極がＭＯＳＦＥＴ43のソース電極に、それぞれ電気的に接続されている。
【００３０】
一方、スイッチ部37は、例えばスイッチング素子としての例えばｎ型のＭＯＳＦＥＴ47，48のドレイン電極同士が電気的に接続され、これらＭＯＳＦＥＴ47，48のゲート電極がＭＯＳＦＥＴ31のドレイン電極に電気的に接続されているとともに、ＭＯＳＦＥＴ47のソース電極がＭＯＳＦＥＴ44のソース電極に、ＭＯＳＦＥＴ48のソース電極が分圧部49に、それぞれ電気的に接続されている。
【００３１】
ここで、分圧部49は、供給されるアナログ電圧(ＡＶＤＤ)を分圧するもので、例えば互いに抵抗値が等しい抵抗51，52の直列回路がグランドとの間に形成され、これら抵抗51，52間が、スイッチ部37のＭＯＳＦＥＴ48のソース電極と、演算増幅回路54とに電気的に接続されている。したがって、分圧部49においては、アナログ電圧の半分の電圧が分圧部出力電圧(ＡＶＤＤ／２)として出力されるように構成されている。
【００３２】
演算増幅回路54は、例えばオペアンプなどの４つの増幅部56a，56b，56c，56dを内蔵しアナログ電圧(ＡＶＤＤ)が供給される演算部としての増幅用ＩＣ56と、この増幅用ＩＣ56の異なる出力端子に電気的に接続されるとともに互いに直列に接続された抵抗57，58とを有している。
【００３３】
増幅部56aは、ＭＯＳＦＥＴ42のソース電極とスイッチ部37のＭＯＳＦＥＴ48のソース電極とがプラス入力端子にそれぞれ電気的に接続されているとともに、出力端子がマイナス入力端子と、抵抗57と、基準電圧回路61とに電気的に接続されている。
【００３４】
また、増幅部56bは、分圧部49の抵抗51，52間がプラス入力端子に電気的に接続され、抵抗57，58間がマイナス入力端子に電気的に接続され、かつ、出力端子が抵抗57と基準電圧回路61とに電気的に並列接続されている。
【００３５】
ここで、基準電圧回路61は、ソースドライバ８(図３)の基準電圧(ＶＲＥＦ０、ＶＲＥＦ１、…、ＶＲＥＦ(ｎ−１)、ＶＲＥＦｎ)を生成するものであり、複数の端子が抵抗63とコンデンサ64とを介して、プラス側が増幅部56aの出力端子に電気的に接続され、マイナス側が増幅部56bの出力端子に電気的に接続されている。したがって、この基準電圧回路61のプラス側電位であるソースドライバ８(図３)のプラス側電位(ＶＰ)は、増幅部56aにより、入力基準電圧(ＶＰ＿ＩＮ)と等しく設定され、基準電圧回路61のマイナス側電位であるソースドライバ８(図３)のマイナス側電位(ＶＮ)は、増幅部56bにより、分圧部出力電圧(ＡＶＤＤ／２)の２倍とプラス側電位(ＶＰ)との差分電圧(２×(ＡＶＤＤ／２)−ＶＰ)に設定される。
【００３６】
さらに、増幅部56cは、ＭＯＳＦＥＴ43のソース電極とスイッチ部36のＭＯＳＦＥＴ45のソース電極とがマイナス入力端子に電気的に接続されているとともに、出力端子がプラス入力端子と、共通電極18に電気的に接続される共通電極線L1と、スイッチ部38とに電気的に接続されている。また、共通電極線L1には、カップリング対策用の大容量のコンデンサ66がグランドとの間に電気的に接続されているとともに、このコンデンサ66の共通電極18側に、放電手段24が電気的に接続されている。
【００３７】
また、抵抗57，58は、それぞれ分圧部49の抵抗51，52と等しい抵抗値に設定されている。
【００３８】
スイッチ部38は、スイッチング素子としてのＭＯＳＦＥＴ67と、このＭＯＳＦＥＴ67のソース電極に電気的に接続された抵抗68とを有している。
【００３９】
ＭＯＳＦＥＴ67は、例えばｎ型のものであり、ドレイン電極が演算増幅回路54の増幅用ＩＣ56の増幅部56cの出力端子に電気的に接続され、ゲート電極に、ＭＯＳＦＥＴ31のドレイン電極と、ＭＯＳＦＥＴ35のゲート電極と、スイッチ部36のＭＯＳＦＥＴ44のゲート電極とが電気的に並列接続されている。
【００４０】
また、抵抗68は、各保持容量15に電気的に接続される保持容量線L2と、スイッチ部としてのＭＯＳＦＥＴ71のドレイン電極に電気的に接続されている。このＭＯＳＦＥＴ71は、例えばｎ型のものであり、ソース電極が保持容量電圧入力部V3に電気的に接続されて入力保持容量電圧(ＶＣＳＴ＿ＩＮ)が供給されているとともに、ゲート電極に、プラス側電圧(ＶＤＤ)が供給される抵抗73と、スイッチング素子としてのＭＯＳＦＥＴ74のドレイン電極とが電気的に並列接続されている。
【００４１】
ここで、ＭＯＳＦＥＴ74は、例えばｐ型のものであり、プラス側電圧(ＶＤＤ)とマイナス側電圧(ＶＳＳ)がソース電極に供給されているとともに、ゲート電極に、マイナス側電圧(ＶＳＳ)が供給される抵抗76と、ＭＯＳＦＥＴ32のドレイン電極とが電気的に並列接続され、ドレイン電極からＭＯＳＦＥＴ71のゲート電極へとリセット信号(ＮＲＳＴ)を出力する。
【００４２】
また、ＭＯＳＦＥＴ32は、例えばｐ型のものであり、ゲート電極が検出手段20のリセットＩＣ27の出力端子に電気的に接続されてリセット信号(ＲＳＴ)が供給されているとともに、ソース電極に、電荷蓄積手段21と、信号生成手段22とが電気的に並列接続され、ドレイン電極からＭＯＳＦＥＴ74のゲート電極へとリセット信号(ＲＳＴ)と逆位相のリセット信号(／ＲＳＴ)を出力する。
【００４３】
電荷蓄積手段21は、電源Ｐからの入力電圧が所定値以下の際に電荷を所定時間保持する、すなわちデジタル電圧(ＤＶＤＤ)の低下のタイミングを遅延させ、この遅延させた遅延電圧(ＤＶＤＤ＿ＤＥＬＡＹ)を信号生成手段22に供給してこの信号生成手段22を駆動させるもので、デジタル電圧(ＤＶＤＤ)がアノード側に供給される整流素子としてのダイオード83と、このダイオード83のカソード側とグランドとの間に電気的に接続された保持素子としてのコンデンサ84とを有し、これらダイオード83とコンデンサ84との間にＭＯＳＦＥＴ32のソース電極が電気的に接続されている。
【００４４】
ダイオード83は、電源Ｐ側への電流流出を防止する保護素子である。
【００４５】
また、信号生成手段22は、リセットＩＣ27から出力された初期化パルス信号によりオンされ、全てのゲートドライバ７のゲート電極のオンオフを制御する信号を生成するもので、リセットＩＣ27の出力端子にゲート電極が電気的に接続されるスイッチング素子としてのＭＯＳＦＥＴ86と、このＭＯＳＦＥＴ86のドレイン電極とＭＯＳＦＥＴ32のソース電極との間に電気的に接続された抵抗87とを有している。
【００４６】
ＭＯＳＦＥＴ86は、例えばｎ型のものであり、ソース電極が接地され、リセットＩＣ27から出力されたリセット信号(ＲＳＴ)がＨレベル出力である際には、ゲートドライバ制御信号(ＸＤＯＮ)をＬレベル出力としてゲートドライバ７を通常動作させるとともに、リセットＩＣ27から出力されたリセット信号(ＲＳＴ)がＬレベル出力である際には、ゲートドライバ制御信号(ＸＤＯＮ)をＨレベル出力である全オン信号として出力し、ゲートドライバ７を介して全ての薄膜トランジスタ14のゲート電極をオン状態とする。
【００４７】
また、このＭＯＳＦＥＴ86と抵抗87との間は、ゲートドライバ７(図３)のゲート電極に電気的に接続されている。
【００４８】
初期化手段23は、電源電圧(ＰＯＷＥＲ)の低下時に、画素６(図４)の液晶容量電位である共通電極電位(ＶＣＯＭ)と、信号線電位であるソースドライバ８のプラス側電位(ＶＰ)およびマイナス側電位(ＶＮ)と、保持容量電位(ＶＣＳＴ)とをそれぞれ同電位に設定するものであり、スイッチ部36、スイッチ部37、スイッチ部38、および、ＭＯＳＦＥＴ42，43，71により構成されている。
【００４９】
そして、放電手段24は、共通電極線L1と保持容量線L2とを接地させることで、共通電極電位(ＶＣＯＭ)と保持容量電位(ＶＣＳＴ)とを強制的にグランドに放電させるもので、ゲート電極がＭＯＳＦＥＴ31のドレイン電極に電気的に接続されたスイッチング素子であるトランジスタとしてのＭＯＳＦＥＴ91と、このＭＯＳＦＥＴ91のドレイン電極と共通電極線L1との間に電気的に接続された抵抗92とを有している。
【００５０】
ＭＯＳＦＥＴ91は、例えばｎ型のものであり、ソース電極が接地され、ＭＯＳＦＥＴ31から出力される選択信号(ＳＥＬＥＣＴ)によりその動作が制御される。なお、この選択信号(ＳＥＬＥＣＴ)は、特にＭＯＳＦＥＴ91の閾値電圧に対して充分な振幅を持たせるように生成される。
【００５１】
また、抵抗92は、放電手段24での放電時の電流を抵抗値により制限するものであり、本実施の形態では、図５に示すプラス側電位(ＶＰ)およびマイナス側電位(ＶＮ)の放電時の傾斜に対して、共通電極電位(ＶＣＯＭ)と保持容量電位(ＶＣＳＴ)との放電時の傾斜が一致するように抵抗値が設定されている。
【００５２】
次に、上記一実施の形態の動作を説明する。
【００５３】
図５に示すように、電源Ｐがオンの状態では、例えば５Ｖの電圧が電源電圧(ＰＯＷＥＲ)として供給され、このとき、例えばデジタル電圧(ＤＶＤＤ)として３．３Ｖ、プラス側電圧(ＶＤＤ)として２４Ｖ、マイナス側電圧(ＶＳＳ)として−６Ｖが、それぞれ供給される。
【００５４】
このとき、リセットＩＣ27は、電源電圧(ＰＯＷＥＲ)の降下を検知しないので、このリセットＩＣ27からのリセット信号(ＲＳＴ)として、３．３ＶのＨレベル出力がなされる。
【００５５】
このリセットＩＣ27からのリセット信号(ＲＳＴ)によりＭＯＳＦＥＴ31がオンされ、グランド電位(ＧＮＤ)すなわちＬレベル出力となった選択信号(ＳＥＬＥＣＴ)によりスイッチ部36，37，38と放電手段24のＭＯＳＦＥＴ91とがオフされ、かつ、プラス側電圧(ＶＤＤ)がＭＯＳＦＥＴ42，43のゲート電極に選択信号(／ＳＥＬＥＣＴ)として供給されることで、ＭＯＳＦＥＴ42，43がオンされる。
【００５６】
また、リセットＩＣ27からのリセット信号(ＲＳＴ)によりＭＯＳＦＥＴ32がオフされてマイナス側電圧(ＶＳＳ)がリセット信号(／ＲＳＴ)としてＭＯＳＦＥＴ74のゲート電極に供給されることでＭＯＳＦＥＴ74がオフされ、プラス側電圧(ＶＤＤ)がリセット信号(ＮＲＳＴ)としてＭＯＳＦＥＴ71のゲート電極に供給されてこのＭＯＳＦＥＴ71がオンされる。
【００５７】
さらに、リセットＩＣ27からのリセット信号(ＲＳＴ)によりＭＯＳＦＥＴ86がオンされることで、ゲートドライバ制御信号(ＸＤＯＮ)がグランド電位(ＧＮＤ)と同電位、すなわちＬレベル出力となってゲートドライバ７へと出力される。
【００５８】
この結果、基準電圧入力部V1から入力された入力基準電圧(ＶＰ＿ＩＮ)が増幅部56aを介して基準電圧回路61のプラス側に供給されてプラス側電位(ＶＰ)となるとともに、共通電極電圧入力部V2から入力された入力共通電極電圧(ＶＣＯＭ＿ＩＮ)が増幅部56cを介して共通電極線L1を介して共通電極18に共通電極電位(ＶＣＯＭ)として供給され、かつ、保持容量線L2に保持容量電圧入力部V3から入力された入力保持容量電圧(ＶＣＳＴ＿ＩＮ)が保持容量電位(ＶＣＳＴ)として保持容量線L2を介して供給される。
【００５９】
また、基準電圧回路61のマイナス側には、入力基準電圧(ＶＰ＿ＩＮ)と分圧部49から出力される分圧部出力電圧(ＡＶＤＤ／２)の２倍との差分電圧(２×(ＡＶＤＤ／２)−ＶＰ)が供給されてマイナス側電位(ＶＮ)となる。
【００６０】
そして、基準電圧回路61の各抵抗63により分圧された基準電圧(ＶＲＥＦ０、ＶＲＥＦ１、…)が、画素６(図４)の複数のデジタル階調データに応じてソースドライバ８(図３)に供給される。
【００６１】
この結果、図３に示すように、ゲートドライバ７およびソースドライバ８により走査線11および信号線12を介して走査線駆動信号(ＧＳ)と信号線駆動信号(ＳＳ)が薄膜トランジスタ14(図４)に供給され、各画素６(図４)が所定の階調となるように駆動される。
【００６２】
一方、電源Ｐを遮断すなわちオフとした際には、電源電圧(ＰＯＷＥＲ)とデジタル電圧(ＤＶＤＤ)とが徐々に低下する。
【００６３】
このとき、コンデンサ84にてデジタル電圧(ＤＶＤＤ)の電荷を保持することにより、低下が遅延された遅延電圧(ＤＶＤＤ＿ＤＥＬＡＹ)が電荷蓄積手段21により生成される。
【００６４】
リセットＩＣ27は、電源電圧(ＰＯＷＥＲ)が予め設定された所定の電圧よりも低くなった際には、リセット信号(ＲＳＴ)がＬレベル出力となる。
【００６５】
このため、このリセット信号(ＲＳＴ)がゲート電極に供給されることによりＭＯＳＦＥＴ31がオフされることで、グランド電位(ＧＮＤ)へと徐々に低下するプラス側電圧(ＶＤＤ)がスイッチ部36，37，38にそれぞれ選択信号(ＳＥＬＥＣＴ)として供給されて、これらスイッチ部36，37，38のＭＯＳＦＥＴ44，45，47，48，67がオンされ、かつ、選択信号(／ＳＥＬＥＣＴ)がグランド電位(ＧＮＤ)と等しい、すなわちＬレベル出力となることでＭＯＳＦＥＴ42，43がオフされ、さらに、ＭＯＳＦＥＴ32がリセット信号(ＲＳＴ)によりオフされ、グランド電位(ＧＮＤ)へと徐々に上昇するマイナス側電圧(ＶＳＳ)が選択信号(／ＲＳＴ)としてＭＯＳＦＥＴ74のゲート電極に供給されてこのＭＯＳＦＥＴ74がオンされ、このＭＯＳＦＥＴ74を介してマイナス側電圧(ＶＳＳ)がリセット信号(ＮＲＳＴ)としてＭＯＳＦＥＴ71のゲート電極に供給されてこのＭＯＳＦＥＴ71がオフされる。
【００６６】
すなわち、スイッチ部37のＭＯＳＦＥＴ47，48のオンにより、増幅部56aに入力される入力基準電圧(ＶＰ＿ＩＮ)と増幅部56cに入力される入力共通電極電圧(ＶＣＯＭ＿ＩＮ)とが、分圧部49の抵抗51，52間と同電位、換言すれば分圧部出力電圧(ＡＶＤＤ／２)と等しくなるため、共通電極電位(ＶＣＯＭ)と、ソースドライバ８(図３)のプラス側電位(ＶＰ)とのそれぞれが分圧部出力電圧(ＡＶＤＤ／２)と等しくなり、２×(ＡＶＤＤ／２)−ＶＰで得られるソースドライバ８(図３)のマイナス側電位(ＶＮ)も分圧部出力電圧(ＡＶＤＤ／２)と等しくなり、さらに、スイッチ部38のＭＯＳＦＥＴ67のオンにより、保持容量電位(ＶＣＳＴ)も共通電極電位(ＶＣＯＭ)と等しい分圧部出力電圧(ＡＶＤＤ／２)となる。
【００６７】
この状態で、ＭＯＳＦＥＴ86がリセットＩＣ27からのリセット信号(ＲＳＴ)によりオフされることで、遅延電圧(ＤＶＤＤ＿ＤＥＬＡＹ)がゲートドライバ制御信号(ＸＤＯＮ)のＨレベル出力となってゲートドライバ７へと出力され、これらゲートドライバ７を介して全ての画素６(図４)に対応する薄膜トランジスタ14のゲート電極が開かれる。
【００６８】
そして、ソースドライバ８(図３)の各電位(ＶＰ，ＶＮ)は、グランドへと放電される。
【００６９】
また、共通電極電位(ＶＣＯＭ)および保持容量電位(ＶＣＳＴ)は、プラス側電圧(ＶＤＤ)が放電手段24のＭＯＳＦＥＴ91のゲート電極に供給されることでこのＭＯＳＦＥＴ91がオンされることにより、選択信号(ＳＥＬＥＣＴ)がＨレベル出力である間、抵抗92を介してグランドへと放電される。
【００７０】
上述したように、上記一実施の形態では、電源遮断時の電圧降下を検出手段20で検出した際に信号生成手段22により生成された信号に基づき、初期化手段23が共通電極18、保持容量15および信号線12のそれぞれを同電位とするとともに、放電手段24が共通電極18および保持容量15の電荷をグランドへと強制的に放電する構成とした。
【００７１】
すなわち、共通電極電位(ＶＣＯＭ)と保持容量電位(ＶＣＳＴ)とのそれぞれの電位は、カップリング対策用の大容量のコンデンサ66により電荷が保持されることでその放電の速度が低減されてしまい、信号線電位となるプラス側電位(ＶＰ)およびマイナス側電位(ＶＮ)がグランドへと放電される際の速度よりも放電の速度が遅くなり、この放電の際に一瞬の電位差が生じ、この電位差によって一瞬の残像、すなわち直前まで画素６に表示されていた画像と関連する画像パターンが表示領域５に形成されるおそれがあるので、初期化手段23によりプラス側電位(ＶＰ)およびマイナス側電位(ＶＮ)と同電位にした共通電極電位(ＶＣＯＭ)と保持容量電位(ＶＣＳＴ)とを、放電手段24を介してグランドへと強制的に素早く放電することで、放電時に共通電極電位(ＶＣＯＭ)および保持容量電位(ＶＣＳＴ)と、プラス側電位(ＶＰ)およびマイナス側電位(ＶＮ)との間に電位差を生じることなく各画素６(図４)の液晶容量13と保持容量15とに保持されている電荷を確実に放電し、電源遮断後の残像を確実に防止できる。
【００７２】
具体的に、放電手段24は、ＭＯＳＦＥＴ91と抵抗92とで構成されているので、このＭＯＳＦＥＴ91の閾値電圧を１．５Ｖ程度のものとすれば、ＣＭＯＳロジックレベルなどで容易にスイッチング制御できるとともに、抵抗92の抵抗値を可変させることにより放電手段24による放電速度を容易に設定できる。
【００７３】
しかも、この放電手段24は、ＭＯＳＦＥＴ91と抵抗92との直列回路であるため、容易に構成できる。
【００７４】
また、電源遮断後には、一般に電圧が直ちに放電され、信号生成手段22などの各種回路を制御することが容易でないため、電荷を所定時間保持する電荷蓄積手段21を設けることにより、例えば液晶パネル１が組み込まれている機器本体側から電源遮断時にこの電源遮断を知らせる所定の信号を別途出力するなどすることなく、信号生成手段22などを容易に制御でき、画素６(図４)の電荷を確実に放電させることができる。
【００７５】
なお、上記一実施の形態において、検出手段20は、電源遮断時の電圧降下を検出できれば、その細部は上記構成に限定されるものではない。
【００７６】
同様に、電荷蓄積手段21は、検出手段20により電源電圧(ＰＯＷＥＲ)の降下を検出した際に電荷を所定時間保持し、この電荷により信号生成手段22を駆動させることができれば、上記構成に限定されるものではなく、信号生成手段22は、検出手段20により電源電圧(ＰＯＷＥＲ)の降下を検出した際に信号を生成できれば、上記構成に限定されるものではなく、初期化手段23は、信号生成手段22により生成された信号に基づき、保持容量15および信号線12のそれぞれを同電位にできれば、上記構成に限定されるものではなく、また、放電手段24は、信号生成手段22により生成された信号に基づき、共通電極18、保持容量15および信号線12のそれぞれを同電位として共通電極18および保持容量15の電荷をグランドへと放電できれば、上記構成に限定されるものではない。
【００７７】
さらに、液晶パネル１のアレイ基板２および対向基板３などの細部は、上記構成に限定されるものではない。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施の形態の液晶表示素子を示すブロック図である。
【図２】同上液晶表示素子の要部を示す回路図である。
【図３】同上液晶表示素子を示す平面図である。
【図４】同上液晶表示素子の画素を示す回路図である。
【図５】同上液晶表示素子の制御を示すタイミングチャートである。
【符号の説明】
【００７９】
１    液晶パネル
11    走査線
12    信号線
14    薄膜トランジスタ
15    保持容量
16    画素電極
18    共通電極
20    電圧降下検出手段
21    電荷蓄積手段
22    信号生成手段
23    初期化手段
24    放電手段
91    ＭＯＳＦＥＴ
92    抵抗
【図１】
2007212688.tif 000003
【図２】
2007212688.tif 000004
【図３】
2007212688.tif 000005
【図４】
2007212688.tif 000006
【図５】
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