(57)【要約】【課題】精度を高めることが可能なできるＡＤ変換器を提供する。【解決手段】まず、容量ＣＡＰ１，ＣＡＰ２にそれぞれ第一アナログ信号および第二アナログ信号を保持させる。次に、スイッチＳＨ１，ＳＨ２，ＣＨ１，ＣＨ２，ＲＳＷ２を遮断させた状態で、スイッチＳＷ１，ＳＷ２，ＲＳＷ１を導通させ、比較器３１による第一アナログ信号の逐次変換動作を行う。このとき、ＳＷ２，ＲＳＷ１を導通させることにより、接点Ｎ２１における容量ＣＡＰ２の端部の電位は、１／２×ＡＶＲＥＦに固定される。これにより、容量ＣＡＰ２に保持された電荷の放電による第二アナログ信号の劣化を低減することが可能となる。【選択図】図３
2007013370.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号に基づき比較用アナログ信号を出力するＤＡ変換器と、
変換対象の第一アナログ信号を前記比較用アナログ信号と比較することにより第一ＡＤ変換を行うための第一インバータと、
前記第一ＡＤ変換の後に、変換対象の第二アナログ信号を前記比較用アナログ信号と比較することにより第二ＡＤ変換を行うための第二インバータと、
一端が前記第二インバータの入力部に接続され前記第一ＡＤ変換が行われている期間に前記第二アナログ信号を保持するための容量と、
前記期間において選択的に前記容量の他端を所定の電位に固定するための固定電位選択回路と
を備えるＡＤ変換器。
【請求項２】
請求項１に記載のＡＤ変換器であって、
前記所定の電位は、前記第二ＡＤ変換において最初に前記ＤＡ変換器から出力される前記比較用アナログ信号の電位に等しい
ＡＤ変換器。
【請求項３】
請求項１又は請求項２に記載のＡＤ変換器であって、
前記所定の電位は、前記ＤＡ変換器の駆動電位の１／２倍の電位である
ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器に関し、特に、２チャネル以上の同時サンプリング機能を有するＡＤ変換器における誤差を低減するための技術に関する。
【背景技術】
【０００２】
従来の２チャネル分のアナログ信号を連続してＡＤ変換する逐次近似型のＡＤ変換器は、２チャネル分のアナログ信号を、それぞれ電荷として容量に保持した後に、順次、ＤＡ変換器から出力される所定の比較用アナログ信号と比較することにより、デジタル信号に変換する。従来のＡＤ変換器の例は、例えば特許文献１〜５等に開示されている。
【０００３】
【特許文献１】特開２００２−１１８４６６号公報
【特許文献２】特開２００４−３２４１５号公報
【特許文献３】特許第３５６５１３号公報
【特許文献４】特開平８−２６５１５５号公報
【特許文献５】特開２０００−２７８１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＡＤ変換器においては、１チャネル目のアナログ信号のＡＤ変換が行われている期間には、２チャネル目のアナログ信号は、電荷として容量に保持されている。このとき、容量の両端は開放されており、理論上は電荷は保持され続けるはずである。しかし、実際には、半導体デバイス中に形成された容量は、両端が開放されると不安定になり、容量に保持された電荷が徐々に放電される。そのため、２チャネル目のアナログ信号が劣化し精度が低くなってしまうという問題点があった。
【０００５】
本発明は以上の問題点を解決するためになされたものであり、精度を高めることが可能なＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るＡＤ変換器は、デジタル信号に基づき比較用アナログ信号を出力するＤＡ変換器と、変換対象の第一アナログ信号を比較用アナログ信号と比較することにより第一ＡＤ変換を行うための第一インバータと、第一ＡＤ変換の後に、変換対象の第二アナログ信号を比較用アナログ信号と比較することにより第二ＡＤ変換を行うための第二インバータと、一端が第二インバータの入力部に接続され第一ＡＤ変換が行われている期間に第二アナログ信号を保持するための容量と、前記期間において選択的に容量の他端を所定の電位に固定するための固定電位選択回路とを備える。
【発明の効果】
【０００７】
本発明に係るＡＤ変換器は、デジタル信号に基づき比較用アナログ信号を出力するＤＡ変換器と、変換対象の第一アナログ信号を比較用アナログ信号と比較することにより第一ＡＤ変換を行うための第一インバータと、第一ＡＤ変換の後に、変換対象の第二アナログ信号を比較用アナログ信号と比較することにより第二ＡＤ変換を行うための第二インバータと、一端が第二インバータの入力部に接続され第一ＡＤ変換が行われている期間に第二アナログ信号を保持するための容量と、前記期間において選択的に容量の他端を所定の電位に固定するための固定電位選択回路とを備える。従って、容量を安定させ電荷の放電を低減することができる。よって、精度を高めることが可能となる。
【発明を実施するための最良の形態】
【０００８】
本発明に係るＡＤ変換器は、２チャネル分のアナログ信号を連続してＡＤ変換する逐次近似型のＡＤ変換器において、１チャネル目の第一アナログ信号がＡＤ変換されている期間には、一端がインバータの入力部に接続された、２チャネル目の第二アナログ信号を保持するための容量の他端を、所定の電位に固定することを特徴とする。以下、その実施の形態について詳細に説明する。
【０００９】
＜実施の形態１＞
図１は、実施の形態１に係るＡＤ変換器１００の全体の構成を示すブロック図である。図１に示されるように、ＡＤ変換器１００は、ＤＡ変換器１０と、サンプルホールド制御回路２１〜２２と、比較器３１および比較器３２と、セレクタ４１〜４２と、固定電位選択回路５０と、制御回路６０と、逐次近似レジスタ７０と、データレジスタ群８０と、内部データバス９０と、アナログ信号入力端子群９５とを備える。データレジスタ群８０は、データレジスタ８１，８２を含む複数個のデータレジスタからなる。
【００１０】
図２は、図１に示されるＤＡ変換器１０の詳細な構成を示す回路図である。ＤＡ変換器１０は、既存の技術に係るラダー抵抗型のものであり、抵抗素子Ｒ１〜Ｒ８と、スイッチＶＲＥＦＳＷ１〜ＶＲＥＦＳＷ９とを有する。抵抗素子Ｒ１〜Ｒ８は、等しい抵抗値を有し、接点Ｎ２〜Ｎ８それぞれにおいて、直列に接続されている。抵抗Ｒ１は接点Ｎ１において接地電位を、抵抗Ｒ８は接点Ｎ９において駆動電位ＡＶＲＥＦを、それぞれ与えられている。スイッチＶＲＥＦＳＷ１〜ＶＲＥＦＳＷ９は、いずれかを選択的に導通させることにより、それぞれ、接点Ｎ５、Ｎ３、Ｎ４、Ｎ２、Ｎ１、Ｎ７、Ｎ６、Ｎ８、Ｎ９の電位を、比較用アナログ電圧として出力させる。言い換えると、スイッチＶＲＥＦＳＷ１〜ＶＲＥＦＳＷ９は、いずれかを選択的に導通させることにより、それぞれ、４／８×ＡＶＲＥＦ、２／８×ＡＶＲＥＦ、３／８×ＡＶＲＥＦ、１／８×ＡＶＲＥＦ、０、６／８×ＡＶＲＥＦ、５／８×ＡＶＲＥＦ、７／８×ＡＶＲＥＦ、およびＡＶＲＥＦを、比較用アナログ電圧として出力させる。すなわち、ＤＡ変換器１０は、入力された所定のデジタル信号に基づきスイッチＶＲＥＦＳＷ１〜ＶＲＥＦＳＷ９のいずれかを選択的に導通させることにより、ＡＶＲＥＦを８ビットに分割し比較用アナログ電圧を生成している。また、接点Ｎ５における電位４／８×ＡＶＲＥＦ＝１／２×ＡＶＲＥＦは、後述する固定電位として出力される。
【００１１】
図３は、図１に示されるサンプルホールド制御回路２１〜２２、比較器３１〜３２、および固定電位選択回路５０の詳細な構成を示すブロック図である。図３において、サンプルホールド制御回路２１，２２は、それぞれ、スイッチＳＨ１，ＳＨ２を有する。また、比較器３１は、スイッチＳＷ１，ＣＨ１と、容量ＣＡＰ１と、インバータＩ１（第一インバータ）と、バッファＢ１とを有する。また、比較器３２は、スイッチＳＷ２，ＣＨ２と、容量ＣＡＰ２と、インバータＩ２（第二インバータ）と、バッファＢ２とを有する。また、固定電位選択回路５０は、スイッチＲＳＷ１，ＲＳＷ２を有する。
【００１２】
図３に示されるように、容量ＣＡＰ１は、一端が接点Ｎ１２においてインバータＩ１の入力部に接続され、他端が接点Ｎ１１においてサンプルホールド制御回路２１およびスイッチＳＷ１に接続されている。インバータＩ１の出力部は、接点Ｎ１３においてバッファＢ１の入力部に接続されている。スイッチＣＨ１は、接点Ｎ１２，Ｎ１３において、インバータＩ１と並列に接続されている。また、容量ＣＡＰ２は、一端が接点Ｎ２２においてインバータＩ２の入力部に接続され、他端が接点Ｎ２１においてサンプルホールド制御回路２２およびスイッチＳＷ２に接続されている。インバータＩ２の出力部は、接点Ｎ２３においてバッファＢ２の入力部に接続されている。スイッチＣＨ２は、接点Ｎ２２，Ｎ２３において、インバータＩ２と並列に接続されている。
【００１３】
図４は、図３に示されるインバータＩ１の詳細な構成を示す回路図である。インバータＩ１は、既存の技術に関わるものであり、ＰＭＯＳ３０１のドレインとＮＭＯＳ３０２のドレインとを接続し、ＰＭＯＳ３０１のソースを電源電位Ｖ０に固定するとともにＮＭＯＳ３０２のソースを接地させたものである。
【００１４】
次に、図１を用いて、ＡＤ変換器１００の動作について説明する。
【００１５】
セレクタ４１は、アナログ信号入力端子群９５を介して入力された複数チャネルのアナログ信号から２チャネルのアナログ信号を選択し（以下では、選択されたこれらのアナログ信号を、第一アナログ信号および第二アナログ信号と呼ぶ）、それぞれ、サンプルホールド制御回路２１，２２へ入力させる。
【００１６】
サンプルホールド制御回路２１，２２は、それぞれ、第一アナログ信号および第二アナログ信号を所定期間保持し、比較器３１，３２へ入力させる。
【００１７】
比較器３１は、ＤＡ変換器１０から入力された比較用アナログ信号を第一アナログ信号と比較し、その結果をセレクタ４２へ入力させる（第一ＡＤ変換）。
【００１８】
比較器３２は、第一ＡＤ変換の後に、ＤＡ変換器１０から固定電位選択回路５０を介して入力された比較用アナログ信号を第二アナログ信号と比較し、その比較結果をセレクタ４２へ入力させる（第二ＡＤ変換）。
【００１９】
セレクタ４２は、比較器３１，３２から入力された比較結果のいずれかを、選択的に制御回路６０へ入力させる。
【００２０】
制御回路６０は、セレクタ４２から入力された比較結果に基づき、データレジスタ８１，８２を含む複数個のデータレジスタからなるデータレジスタ群８０および逐次近似レジスタ７０への記憶を制御する。制御回路６０、データレジスタ群８０、および逐次近似レジスタ７０は、互いに、内部データバス９０により接続されている。
【００２１】
ＤＡ変換器１０は、逐次近似レジスタ７０に記憶された内容に基づく所定のデジタル信号を入力され、第一比較用アナログ信号および第二比較用アナログ信号を生成させる。
【００２２】
次に、サンプルホールド制御回路２１〜２２および比較器３１〜３２等の詳細な動作について説明する。
【００２３】
まず、図３において、スイッチＳＨ１，ＳＨ２，ＣＨ１，ＣＨ２を導通させるとともにスイッチＳＷ１，ＳＷ２，ＲＳＷ１，ＲＳＷ２を遮断させ、第一アナログ信号および第二アナログ信号のサンプル動作を行う。このとき、インバータＩ１，Ｉ２は、それぞれ、入力部（接点Ｎ１２，Ｎ２２）と出力部（接点Ｎ１３，Ｎ２３）とが短絡されるので、入力部の電位および出力部の電位は１／２×Ｖ０となるように平衡する。また、このとき、図４に示されるＰＭＯＳ３０１およびＮＭＯＳ３０２は導通しているので、容量ＣＡＰ１，ＣＡＰ２は、それぞれ、入力される第一アナログ信号および第二アナログ信号に基づく量の電荷を充電される。
【００２４】
次に、スイッチＳＨ１，ＳＨ２，ＣＨ１，ＣＨ２を遮断させることにより、容量ＣＡＰ１，ＣＡＰ２にそれぞれ第一アナログ信号および第二アナログ信号を保持させる。このとき、ＰＭＯＳ３０１およびＮＭＯＳ３０２は遮断するので、容量ＣＡＰ１，ＣＡＰ２の両端は開放される。
【００２５】
次に、スイッチＳＨ１，ＳＨ２，ＣＨ１，ＣＨ２，ＲＳＷ２を遮断させた状態で、スイッチＳＷ１，ＳＷ２，ＲＳＷ１を導通させ、比較器３１による第一アナログ信号の逐次変換動作を行う。このとき、ＳＷ２，ＲＳＷ１を導通させることにより、接点Ｎ２１における容量ＣＡＰ２の他端の電位は、１／２×ＡＶＲＥＦに固定される。これにより、後述するように、容量ＣＡＰ２に保持された電荷の放電による第二アナログ信号の劣化を低減することが可能となる。以下では、説明の都合上、３ビットのＡＤ変換である場合について、動作を詳細に説明する。
【００２６】
まず、１ビット目（最上位ビット）の変換を行うために、逐次近似レジスタ７０に、値”１００”（二進数）が設定される。この値（十進数の”４”に対応）に応じ、ＤＡ変換器１０は、スイッチＶＲＥＦＳＷ１のみを導通させる。すなわち、比較器３１には、比較用アナログ電圧として、４／８×ＡＶＲＥＦ＝１／２×ＡＶＲＥＦが入力される。この比較用アナログ電圧＝１／２×ＡＶＲＥＦが、容量ＣＡＰ１に記憶されている第一アナログ信号より大きい場合には、接点Ｎ１２の電位は上昇するので、インバーターＩ１からは”Ｌ”レベルが出力される。また、この比較用アナログ電圧＝１／２×ＡＶＲＥＦが、容量ＣＡＰ１に記憶されている第一アナログ信号より小さい場合には、接点Ｎ１２の電位は下降するので、インバーターＩ１からは”Ｈ”レベルが出力される。これにより、第一アナログ信号と比較用アナログ信号との比較に基づく１ビット目の変換が行われる。以下では、比較用アナログ信号が第一アナログ信号より大きくインバータＩ１から”Ｌ”レベルが出力された場合について説明する。
【００２７】
次に、２ビット目の変換を行うために、逐次近似レジスタ７０に、値”０１０”（二進数）が設定される。この値は、１ビット目の変換結果である”０”を１ビット目に、”１”を２ビット目に、”０”を３ビット目に、それぞれ設定させたものである。この値（十進数の”２”に対応）に応じ、ＤＡ変換器１０は、スイッチＶＲＥＦＳＷ２のみを導通させる。すなわち、比較器３１には、比較用アナログ電圧として、２／８×ＡＶＲＥＦ＝１／４×ＡＶＲＥＦが入力される。この比較用アナログ電圧＝１／４×ＡＶＲＥＦが、容量ＣＡＰ１に記憶されている第一アナログ信号より大きい場合には、接点１２の入力部の電位は上昇するので、インバーターＩ１からは”Ｌ”レベルが出力される。また、この比較用アナログ電圧＝１／４×ＡＶＲＥＦが、容量ＣＡＰ１に記憶されている第一アナログ信号より小さい場合には、接点１２の電位は下降するので、インバーターＩ１からは”Ｈ”レベルが出力される。これにより、第一アナログ信号と比較用アナログ信号との比較に基づく２ビット目の変換が行われる。以下では、比較用アナログ信号が第一アナログ信号より小さくインバータＩ１から”Ｈ”レベルが出力された場合について説明する。
【００２８】
次に、３ビット目の変換を行うために、逐次近似レジスタ７０に、値”０１１”（二進数）が設定される。この値は、１ビット目の変換結果である”０”を１ビット目に、２ビット目の変換結果である”１”を１ビット目に、”１”を３ビット目に設定させたものである。この値（十進数の”３”に対応）に応じ、ＤＡ変換器１０は、スイッチＶＲＥＦＳＷ３のみを導通させる。すなわち、比較器３１には、比較用アナログ電圧として、３／８×ＡＶＲＥＦが入力される。この比較用アナログ電圧＝３／８×ＡＶＲＥＦが、容量ＣＡＰ１に記憶されている第一アナログ信号より大きい場合には、接点Ｎ１２の電位は上昇するので、インバーターＩ１からは”Ｌ”レベルが出力される。また、この比較用アナログ電圧＝３／８×ＡＶＲＥＦが、容量ＣＡＰ１に記憶されている第一アナログ信号より小さい場合には、接点Ｎ１２の入力部の電位は下降するので、インバーターＩ１からは”Ｈ”レベルが出力される。これにより、第一アナログ信号と比較用アナログ信号との比較に基づく３ビット目の変換が行われる。以下では、比較用アナログ信号が第一アナログ信号より小さくインバータＩ１から”Ｈ”レベルが出力された場合について説明する。
【００２９】
以上の１ビット目から３ビット目までの変換により、データレジスタ８１には、セレクタ４２および制御回路６０を介して、ＡＤ変換結果である第一デジタル信号＝”０１１”が格納される。この値は、１ビット目の変換結果である”０”を１ビット目に、２ビット目の変換結果である”１”を１ビット目に、３ビット目の変換結果である”１”を３ビット目に設定させたものである。これにより、比較器３１による第一アナログ信号の逐次変換動作が完了する。
【００３０】
次に、スイッチＳＨ１，ＳＨ２，ＣＨ１，ＣＨ２を遮断させスイッチＳＷ２を導通させた状態で、スイッチＳＷ１，ＲＳＷ１を遮断させるとともにスイッチＲＳＷ２を導通させ、上記の比較器３１による第一アナログ信号の逐次変換動作と同様に、比較器３２による第二アナログ信号の逐次変換動作を行う。これにより生成された第二デジタル信号は、データレジスタ８２に格納される。
【００３１】
従来のＡＤ変換器は、固定電位選択回路５０を用いることなくスイッチＳＷ２をＤＡ変換器１０に直結させていたので、比較器３１による第一ＡＤ変換を行っている間は、接点Ｎ２１の電位は、スイッチＳＷ２を遮断することにより開放されていた。従って、上述したように、容量ＣＡＰ２が不安定になり、保持された電荷が徐々に放電されるという問題点があった。
【００３２】
本実施の形態に係るＡＤ変換器１００では、比較器３１による第一ＡＤ変換を行っている間は、接点Ｎ２１は、導通されたスイッチＳＷ２，ＲＳＷ１を介して、ＤＡ変換器１０から出力される固定電位１／２×ＡＶＲＥＦに固定される。すなわち、ＡＤ変換器１００は、１チャネル目の第一アナログ信号がＡＤ変換されている期間には、固定電位選択回路５０を用いて、一端がインバータＩ２の入力部に接続された容量ＣＡＰ２の他端を、選択的に、固定電位１／２×ＡＶＲＥＦに固定する。従って、容量ＣＡＰ２を安定させ電荷の放電を低減することができる。よって、精度を高めることが可能となる。
【００３３】
また、本実施の形態に係るＡＤ変換器１００では、接点Ｎ２１が固定される固定電位を電位１／２×ＡＶＲＥＦと定めている。上述したように、アナログ信号の逐次変換動作では、最初に行われる１ビット目の変換において、第一比較用アナログ電圧として、１／２×ＡＶＲＥＦがＤＡ変換器１０から出力される。従って、上記の固定電位を１／２×ＡＶＲＥＦと定めることにより、第二ＡＤ変換の開始時における電荷の移動を低減させることができる。よって、さらに精度を高めることが可能となる。
【００３４】
なお、上記の固定電位は、必ずしも１／２×ＡＶＲＥＦに定められる必要はないが、実験の結果、１／２×ＡＶＲＥＦに近いほど精度を高められることが分かっている。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１に係るＡＤ変換器の全体の構成を示すブロック図である。
【図２】実施の形態１に係るＤＡ変換器の詳細な構成を示す回路図である。
【図３】実施の形態１に係るサンプルホールド制御回路および比較器の詳細な構成を示すブロック図である。
【図４】実施の形態１に係るインバータの詳細な構成を示す回路図である。
【符号の説明】
【００３６】
１０  ＤＡ変換器、２１〜２２  サンプルホールド制御回路、３１〜３２  比較器、４１〜４２  セレクタ、５０  固定電位選択回路、６０  制御回路、７０  逐次近似レジスタ、８０  データレジスタ群、８１〜８２  データレジスタ、９０  内部データバス、９５  アナログ信号入力端子群、１００  ＡＤ変換器、３０１  ＰＭＯＳ、３０２  ＮＭＯＳ、Ｂ１〜Ｂ２  バッファ、ＣＡＰ１〜ＣＡＰ２  容量、ＣＨ１〜ＣＨ２，Ｎ１〜Ｎ９，Ｎ１１〜Ｎ１３，Ｎ２１〜Ｎ２３  接点、Ｒ１〜Ｒ８  抵抗素子、ＲＳＷ１〜ＲＳＷ２、ＳＨ１〜ＳＨ２、ＳＷ１〜ＳＷ２、ＶＲＥＳＷ１〜ＶＲＥＦＳＷ９  スイッチ、Ｉ１〜Ｉ２  インバータ、Ｖ０  電源電位。
【図１】
2007013370.tif 000003
【図２】
2007013370.tif 000004
【図３】
2007013370.tif 000005
【図４】
2007013370.tif 000006