(57)【要約】【課題】  製造工程中のプラズマ工程において、素子分離領域に入射した電磁波が不揮発性半導体記憶装置の特性を劣化させるのを防止する。【解決手段】  半導体基板１上に保護酸化シリコン膜２および窒化シリコン膜３を形成する。つぎに、保護酸化シリコン膜２および窒化シリコン膜２の所定領域を開口する。つぎに、所定領域が開口された保護酸化シリコン膜２および窒化シリコン膜３をマスクとして半導体基板１をエッチングすることにより半導体基板１に素子分離用の溝を形成し、溝の側壁面および底面に沿うように電磁波を吸収する絶縁性の遮光膜４０２を形成する。つぎに、半導体基板１の溝以外の部分の上方に形成された、遮光膜４０２を除去して、窒化シリコン膜３を露出させる。つぎに、半導体基板１の溝以外の部分の上方の窒化シリコン膜３および保護酸化シリコン膜２を除去して、半導体基板１の溝以外の部分を露出させる。【選択図】        図２
2007036040.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリ素子領域と、前記半導体基板上に形成されて前記メモリ素子領域を分離する素子分離領域とを備え、
前記メモリ素子領域は、前記半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜が形成され、前記トラップ膜上にゲート電極が形成された構造を有し、
前記素子分離領域は、前記半導体基板上に前記メモリ素子領域に隣接して溝が形成され、前記溝の内部に電磁波を吸収する絶縁性の遮光体が埋め込まれた構造を有する不揮発性半導体記憶装置。
【請求項２】
前記溝の内壁面および底面と前記遮光体との間に絶縁層が介在している請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記遮光体が窒化シリコンまたは酸窒化シリコンからなり、前記絶縁層が酸化シリコンからなる請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記遮光体は少なくとも前記不揮発性半導体記憶素子に隣接する側において、前記溝の側壁面および底面に対して６０ｎｍ以上の厚さに形成されている請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記遮光体は前記溝の内部に溝幅方向に６０ｎｍ以上の厚さを有した状態で埋め込まれている請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上に形成されたメモリ素子領域と、前記半導体基板上に形成されて前記メモリ素子領域を分離する素子分離領域とを備え、
前記メモリ素子領域は、前記半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜が形成され、前記トラップ膜上にゲート電極が形成された構造を有し、
前記素子分離領域は、前記半導体基板上に前記メモリ素子領域に隣接して溝が形成され、前記溝の内壁面および底面に沿うように絶縁層が形成され、前記絶縁層の内側に電磁波を反射する導電性の遮光体が埋め込まれた構造を有する不揮発性半導体記憶装置。
【請求項７】
前記遮光体が多結晶シリコンからなり、前記絶縁層が酸化シリコンからなる請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上に保護酸化シリコン膜を形成する工程と、
前記保護酸化シリコン膜の上に窒化シリコン膜を形成する工程と、
前記保護酸化シリコン膜および前記窒化シリコン膜の所定領域を開口する工程と、
前記所定領域が開口された前記保護酸化シリコン膜および前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより前記半導体基板に素子分離用の溝を形成する工程と、
前記溝の側壁面および底面に沿うように電磁波を吸収する絶縁性の遮光膜を形成する工程と、
前記半導体基板の前記溝以外の部分の上方に形成された、前記遮光膜を除去して、前記窒化シリコン膜を露出させる工程と、
前記半導体基板の前記溝以外の部分の上方の前記窒化シリコン膜および前記保護酸化シリコン膜を除去して、前記半導体基板の前記溝以外の部分を露出させる工程と、
前記半導体基板の前記溝以外の部分上にトラップ膜を形成する工程と、
前記トラップ膜上にゲート電極を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項９】
前記窒化シリコン膜を露出させる工程の前に前記遮光膜上に上層絶縁膜を形成する工程を含み、前記窒化シリコン膜を露出させる工程で前記半導体基板の前記溝以外の部分の上方に形成された前記上層絶縁膜も除去する請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記遮光膜は前記溝の内壁面および底面に対して６０ｎｍ以上の厚さに形成される請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記溝の側壁面および底面に沿うように絶縁性の遮光膜を形成する工程で前記遮光膜により前記溝を充填する請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記溝の側壁面および底面に沿うように絶縁性の遮光膜を形成して、前記溝の内部を埋め込む工程の前に、前記溝の側壁面および底面に沿うように下層絶縁膜を形成する工程を含み、前記窒化シリコン膜を露出させる工程で前記半導体基板の前記溝以外の部分の上方に形成された前記下層絶縁膜も除去する請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記窒化シリコン膜を露出させる工程の前に前記遮光膜上に上層絶縁膜を形成する工程を含み、前記窒化シリコン膜を露出させる工程で前記半導体基板の前記溝以外の部分の上方に形成された前記上層絶縁膜も除去する請求項１１または１２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記遮光膜は前記溝の内壁面および底面に対して３０ｎｍ以上の厚さに形成されている請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記溝の側壁面および底面に沿うように絶縁性の遮光膜を形成する工程の前に、前記溝の側壁面および底面に沿うように下層絶縁膜を形成する工程を含み、前記窒化シリコン膜を露出させる工程で前記半導体基板の前記溝以外の部分の上方に形成された前記下層絶縁膜も除去する請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記窒化シリコン膜を露出させる工程の前に前記遮光膜上に上層絶縁膜を形成する工程を含み、前記窒化シリコン膜を露出させる工程で前記半導体基板の前記溝以外の部分の上方に形成された前記上層絶縁膜も除去する請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記遮光膜が窒化シリコン膜または酸窒化シリコン膜からなる請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
半導体基板上に保護酸化シリコン膜を形成する工程と、
前記保護酸化シリコン膜の上に窒化シリコン膜を形成する工程と、
前記保護酸化シリコン膜および前記窒化シリコン膜の所定領域を開口する工程と、
前記所定領域が開口された前記保護酸化シリコン膜および前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより前記半導体基板に素子分離用の溝を形成する工程と、
前記溝の側壁面および底面に沿うように下層絶縁膜を形成する工程と、
前記下層絶縁膜上に電磁波を反射する導電性の遮光膜を形成する工程と、
前記半導体基板の前記溝以外の部分の上方に形成された、前記下層絶縁膜および前記遮光膜を除去して、前記窒化シリコン膜を露出させる工程と、
前記半導体基板の前記溝以外の部分の上方の前記窒化シリコン膜および前記保護酸化シリコン膜を除去して、前記半導体基板の前記溝以外の部分を露出させる工程と、
前記半導体基板の前記溝部以外の部分上にトラップ膜を形成する工程と、
前記トラップ膜上にゲート電極を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記窒化シリコン膜を露出させる工程の前に前記遮光膜上に上層絶縁膜を形成する工程を含み、前記窒化シリコン膜を露出させる工程で前記半導体基板の前記溝以外の部分の上方に形成された前記上層絶縁膜も除去する請求項１８に記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記遮光膜が多結晶シリコンからなる請求項１８に記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
前記下層絶縁膜は、熱酸化シリコン膜または気相成長した酸化シリコン膜の単層構造である請求項１２、１５または１８に記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記下層絶縁膜は、熱酸化シリコン膜と気相成長した酸化シリコン膜との積層構造である請求項１２、１５または１８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特にプロセス中に発生する電磁波による不揮発性半導体記憶装置の損傷に対する素子分離領域での保護に関するものである。
【背景技術】
【０００２】
ＭＯＮＯＳ型不揮発性半導体記憶素子は、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層構造からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶素子である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶素子が提案されているが、中でも、チャネル領域上に絶縁膜を有し、絶縁膜中に局所的に電荷を蓄積することにより情報を記憶する、不揮発性半導体記憶素子が注目されている。
【０００３】
また前述の不揮発性半導体記憶素子は、プラズマ工程等の製造工程で発生する電磁波等の影響による特性劣化が起こりやすく、プラズマ工程等において直接メモリ素子領域に入射しようとする電磁波はゲート絶縁膜上のゲート電極（多結晶シリコン膜）が遮蔽するものの、製造工程途中の電磁波が素子分離領域の内部で反射、散乱を繰り返し、メモリ素子領域に到達した場合でさえも、その特性を劣化させる。これを解決するために、トランジスタの特性改善を目的として様々な素子分離領域の構造が提案されてきた。
【０００４】
以下に、素子分離領域の従来の製造方法について説明する（例えば、特許文献１参照）。
【０００５】
図１０（ａ）は、従来の不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置は、半導体基板１上に形成された、ゲート電極６からなるワードラインおよび従来の素子分離領域１０１から構成されている。図１０（ａ）において、符号Ｂは、メモリ素子領域を示している。符号Ｘは素子分離領域１０１からメモリ素子領域Ｂに入射する電磁波を示している。また、図１０（ｂ）に符号Ｂのメモリ素子領域におけるＣ−Ｃ’線の断面図を示す。符号６０１はトラップ膜となるＯＮＯ膜（ゲート絶縁膜）を示している。
【０００６】
また、図１０（ａ）におけるＡ−Ａ’線の工程断面図を図１１（ａ）〜（ｇ）に示す。以下、図１１を参照しながら説明する。
【０００７】
まず、図１１（ａ）に示すように、半導体基板１上に保護酸化シリコン膜（ＳｉＯ２）２を膜厚１０ｎｍ成長し、さらに窒化シリコン膜（Ｓｉ３Ｎ４）３を膜厚２００ｎｍ成長する。
【０００８】
つぎに、図１１（ｂ）に示すように、溝形成用フォトレジストマスク４をリソグラフィー技術により形成する。
【０００９】
つぎに、図１１（ｃ）に示すように、窒化シリコン膜（Ｓｉ３Ｎ４）３、及び、保護酸化シリコン膜（ＳｉＯ２）２を開口し、さらに開口された保護酸化シリコン膜２および窒化シリコン膜３をマスクとして半導体基板１をエッチングすることにより０．３５μｍ程度の深さの溝を形成する。
【００１０】
つぎに、図１１（ｄ）に示すように、溝の底および側壁に、窒化シリコンまたはシリコンオキシナイトライド等の誘電体２０１を膜厚１０ｎｍ〜２０ｎｍの範囲で堆積する。
【００１１】
つぎに、図１１（ｅ）に示すように、埋め込み酸化シリコン膜（ＳｉＯ２）５を膜厚６００ｎｍ程度堆積する。
【００１２】
つぎに、図１１（ｆ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Planarization）技術により、窒化シリコン膜（Ｓｉ３Ｎ４）３を露出させる。
【００１３】
つぎに、図１１（ｇ）に示すように、露出した窒化シリコン膜（Ｓｉ３Ｎ４）３を除去し、従来の素子分離領域１０１を形成する。
【００１４】
その後、メモリ素子領域Ｂにおいて、Ｃ−Ｃ’線の断面図として図１２（ａ）に示すように、必要なイオン種の注入を行い、ウェル形成を行う。
【００１５】
つぎに、メモリ素子領域Ｂにおいて、図１２（ｂ）に示すように、しきい値電圧を決める必要なイオン種の注入を行い、電荷トラップ層となるＯＮＯ膜６０１を形成する。その後、ゲート電極からなるワードライン６を形成する。
【００１６】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁膜としてシリコン酸化膜がＣＶＤ技術により形成される。ついで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【００１７】
ここで、ゲート電極のパターニング工程、配線メタルのスパッタ工程、配線メタルのドライエッチング工程、配線の層間膜ＣＶＤ工程、これらすべてにおいて、電磁波が発生し、その電磁波が、素子分離の底面および側壁で反射して、メモリ素子領域に到達し、メモリ素子にダメージを与える。
【００１８】
本発明で問題にしているのは、ゲート絶縁膜端部に入るプラズマダメージである。確かに、プラズマ工程で直接、メモリ素子領域に入射しようとする電磁波は存在するが、これはゲート絶縁膜上のゲート電極（多結晶シリコン膜）が遮蔽する。したがって、上記したように、素子分離領域の底面および側壁から反射によってゲート絶縁膜端部に入るプラズマダメージが素子特性を劣化させる主要因になる。
【００１９】
上記したゲート電極のパターニングはウエハ全面にゲート電極材料である、例えば多結晶シリコン膜を形成した後にゲート電極形状にエッチングすることである。したがって、ゲート電極のパターニング工程では下地のＯＮＯ膜はゲート電極材料で覆われており、ゲート電極のパターニング以降の工程でＯＮＯ膜に上方から直接入射しようとする電磁波はゲート電極材料で遮断される。
【特許文献１】特表２００３−５１３４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記、従来の素子分離領域の製造方法では、製造工程中のプラズマ工程において、素子分離領域に入射した電磁波が、メモリ特性を劣化させてしまうという課題を有している。
【００２１】
なぜなら、素子分離領域の底および側壁にのみ誘電体が膜厚１０〜２０ｎｍ程度堆積されているだけの構造では、素子分離領域に入射した電磁波は、素子分離領域の底および側壁にある誘電体と埋め込み酸化シリコン膜の界面において、反射、散乱を繰り返してしまい、電磁波がメモリ素子領域にまで到達してしまうからである。メモリ素子領域に到達した電磁波は、メモリ素子領域に用いているＯＮＯ膜近辺で電子を励起し、ＯＮＯ膜にチャージを捕獲させてしまうため、その特性を劣化させる。
【００２２】
ここで、製造工程中のプラズマ工程とは、ゲート電極のパターニング工程、配線メタルのスパッタ工程、配線メタルのドライエッチング工程、配線の層間膜ＣＶＤ工程等であり、これらすべてにおいて電磁波が発生し、その電磁波が素子分離の底面および側壁で反射してメモリ素子領域に到達し、メモリ素子にダメージを与える。
【００２３】
さらに、素子分離領域内で、Ｓｉ基板上に直接Ｓｉ３Ｎ４を堆積する構造では、Ｓｉ３Ｎ４の熱収縮変動が大きいため、製造工程中の熱処理時に、素子分離領域の底および側壁のＳｉ基板に与える応力変動が大きく、結晶欠陥を誘発し、トランジスタ特性の劣化を招くという課題を有している。
【００２４】
本発明の目的は、上記従来の課題を解決するものであり、製造工程中のプラズマ工程において、素子分離領域に入射した電磁波が不揮発性半導体記憶装置の特性を劣化させるのを防止することができる不揮発性半導体記憶装置およびその製造方法を提供することである。
【００２５】
また、本発明の他の目的は、素子分離領域が基板に与える応力を緩和することにより、微細化に伴い信頼性に大きく影響を与える結晶欠陥の発生を抑制することができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記課題を解決するために、第１の発明の不揮発性半導体記憶装置は、半導体基板上に形成されたメモリ素子領域と、半導体基板上に形成されてメモリ素子領域を分離する素子分離領域とを備え、メモリ素子領域は、半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜が形成され、トラップ膜上にゲート電極が形成された構造を有し、素子分離領域は、半導体基板上にメモリ素子領域に隣接して溝が形成され、溝の内部に電磁波を吸収する絶縁性の遮光体が埋め込まれた構造を有する。
【００２７】
この構成によれば、溝の内部に入射した電磁波は、遮光体で吸収されるため、反射によって溝の外へ出てメモリ素子領域へ達する電磁波を十分に少なくすることができる。したがって、素子分離領域に入射した電磁波が不揮発性半導体記憶装置の特性を劣化させるのを防止することができる。
【００２８】
また、上記第１の発明の不揮発性半導体記憶装置においては、溝の内壁面および底面と遮光体との間に絶縁層が介在していることが好ましい。
【００２９】
この構成によれば、半導体基板に形成した溝の内部に絶縁層を介して遮光体を埋め込むので、遮光体の熱収縮変動を絶縁層が吸収し、素子分離領域が基板に与える応力を緩和することを可能とし、微細化・駆動電圧の低電圧化に対応することが可能となる。
【００３０】
上記第１の発明の不揮発性半導体記憶装置においては、遮光体が例えば窒化シリコンまたは酸窒化シリコンからなり、絶縁層が酸化シリコンからなる。
【００３１】
また、上記第１の発明の不揮発性半導体記憶装置においては、遮光体は少なくとも不揮発性半導体記憶素子に隣接する側において、溝の側壁面および底面に対して６０ｎｍ以上の厚さに形成されていることが好ましい。
【００３２】
また、上記第１の発明の不揮発性半導体記憶装置においては、遮光体は溝の内部に溝幅方向に６０ｎｍ以上の厚さを有した状態で埋め込まれていてもよい。
【００３３】
また、第２の発明の不揮発性半導体記憶装置は、半導体基板上に形成されたメモリ素子領域と、半導体基板上に形成されてメモリ素子領域を分離する素子分離領域とを備え、メモリ素子領域は、半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜が形成され、トラップ膜上にゲート電極が形成された構造を有し、素子分離領域は、半導体基板上にメモリ素子領域に隣接して溝が形成され、溝の内壁面および底面に沿うように絶縁層が形成され、絶縁層の内側に電磁波を反射する導電性の遮光体が埋め込まれた構造を有する。
【００３４】
この構成によれば、溝の内部に入射した電磁波は、溝の内壁面および底面と遮光体との間で反射が繰り返され、それによって電磁波が絶縁層の内部に閉じ込められた状態で減衰するので、溝の外へ出てメモリ素子領域へ達する電磁波を十分に少なくすることができる。したがって、素子分離領域に入射した電磁波が不揮発性半導体記憶装置の特性を劣化させるのを防止することができる。
【００３５】
上記第２の発明の不揮発性半導体記憶装置においては、遮光体は、例えば多結晶シリコンからなり、絶縁層は酸化シリコンからなる。
【００３６】
第３の発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に保護酸化シリコン膜を形成する工程と、保護酸化シリコン膜の上に窒化シリコン膜を形成する工程と、保護酸化シリコン膜および窒化シリコン膜の所定領域を開口する工程と、所定領域が開口された保護酸化シリコン膜および窒化シリコン膜をマスクとして半導体基板をエッチングすることにより半導体基板に素子分離用の溝を形成する工程と、溝の側壁面および底面に沿うように電磁波を吸収する絶縁性の遮光膜を形成する工程と、半導体基板の溝以外の部分の上方に形成された、遮光膜を除去して、窒化シリコン膜を露出させる工程と、半導体基板の溝以外の部分の上方の窒化シリコン膜および保護酸化シリコン膜を除去して、半導体基板の溝以外の部分を露出させる工程と、半導体基板の溝以外の部分上にトラップ膜を形成する工程と、トラップ膜上にゲート電極を形成する工程とを含む。
【００３７】
この方法によれば、溝の内部に入射した電磁波は、遮光膜で吸収されるため、反射によって溝の外へ出てメモリ素子領域へ達する電磁波を十分に少なくすることができる。したがって、素子分離領域に入射した電磁波が不揮発性半導体記憶装置の特性を劣化させるのを防止することができる。
【００３８】
上記第３の発明の不揮発性半導体記憶装置の製造方法においては、窒化シリコン膜を露出させる工程の前に遮光膜上に上層絶縁膜を形成する工程を含み、窒化シリコン膜を露出させる工程で半導体基板の溝以外の部分の上方に形成された上層絶縁膜も除去するようにしてもよい。
【００３９】
また、上記第３の発明の不揮発性半導体記憶装置の製造方法においては、遮光膜は溝の内壁面および底面に対して６０ｎｍ以上の厚さに形成されることが好ましい。
【００４０】
また、上記第３の発明の不揮発性半導体記憶装置の製造方法においては、溝の側壁面および底面に沿うように絶縁性の遮光膜を形成する工程で遮光膜により溝を充填するようにしてもよい。
【００４１】
上記のように、遮光膜により溝を充填する場合において、溝の側壁面および底面に沿うように絶縁性の遮光膜を形成して、溝の内部を埋め込む工程の前に、溝の側壁面および底面に沿うように下層絶縁膜を形成する工程を含み、窒化シリコン膜を露出させる工程で半導体基板の溝以外の部分の上方に形成された下層絶縁膜も除去するようにしてもよい。
【００４２】
また、上記のように、遮光膜により溝を充填する場合において、窒化シリコン膜を露出させる工程の前に遮光膜上に上層絶縁膜を形成する工程を含み、窒化シリコン膜を露出させる工程で半導体基板の溝以外の部分の上方に形成された上層絶縁膜も除去するようにしてもよい。
【００４３】
また、上記のように、遮光膜により溝を充填する場合において、遮光膜は溝の内壁面および底面に対して３０ｎｍ以上の厚さに形成されていることが好ましい。
【００４４】
また、上記第３の発明の不揮発性半導体記憶装置の製造方法においては、溝の側壁面および底面に沿うように絶縁性の遮光膜を形成する工程の前に、溝の側壁面および底面に沿うように下層絶縁膜を形成する工程を含み、窒化シリコン膜を露出させる工程で半導体基板の溝以外の部分の上方に形成された下層絶縁膜も除去するようにしてもよい。
【００４５】
この方法によれば、半導体基板に形成した溝の内部に下層絶縁膜を介して遮光膜を埋め込むので、遮光膜の熱収縮変動を下層絶縁膜が吸収し、素子分離領域が基板に与える応力を緩和することを可能とし、微細化・駆動電圧の低電圧化に対応することが可能となる。
【００４６】
上記構成においては、窒化シリコン膜を露出させる工程の前に遮光膜上に上層絶縁膜を形成する工程を含み、窒化シリコン膜を露出させる工程で半導体基板の溝以外の部分の上方に形成された上層絶縁膜も除去するようにしてもよい。
【００４７】
第４の発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に保護酸化シリコン膜を形成する工程と、保護酸化シリコン膜の上に窒化シリコン膜を形成する工程と、保護酸化シリコン膜および窒化シリコン膜の所定領域を開口する工程と、所定領域が開口された保護酸化シリコン膜および窒化シリコン膜をマスクとして半導体基板をエッチングすることにより半導体基板に素子分離用の溝を形成する工程と、溝の側壁面および底面に沿うように下層絶縁膜を形成する工程と、下層絶縁膜上に電磁波を反射する導電性の遮光膜を形成する工程と、半導体基板の溝以外の部分の上方に形成された、下層絶縁膜および遮光膜を除去して、窒化シリコン膜を露出させる工程と、半導体基板の溝以外の部分の上方の窒化シリコン膜および保護酸化シリコン膜を除去して、半導体基板の溝以外の部分を露出させる工程と、半導体基板の溝部以外の部分上にトラップ膜を形成する工程と、トラップ膜上にゲート電極を形成する工程とを含む。
【００４８】
この方法によれば、溝の内部に入射した電磁波は、溝の内壁面および底面と遮光膜との間で反射が繰り返され、それによって電磁波が絶縁層の内部に閉じ込められた状態で減衰するので、溝の外へ出てメモリ素子領域へ達する電磁波を十分に少なくすることができる。したがって、素子分離領域に入射した電磁波が不揮発性半導体記憶装置の特性を劣化させるのを防止することができる。
【００４９】
上記第４の発明の不揮発性半導体記憶装置の製造方法においては、窒化シリコン膜を露出させる工程の前に遮光膜上に上層絶縁膜を形成する工程を含み、窒化シリコン膜を露出させる工程で半導体基板の溝以外の部分の上方に形成された上層絶縁膜も除去するようにしてもよい。
【００５０】
また、上記第４の発明の不揮発性半導体記憶装置の製造方法においては、遮光膜が例えば多結晶シリコンからなる。
【００５１】
また、上記第３および第４の発明の不揮発性半導体記憶装置の製造方法においては、下層絶縁膜は、例えば熱酸化シリコン膜または気相成長した酸化シリコン膜の単層構造である。上記の下層絶縁膜は、熱酸化シリコン膜と気相成長した酸化シリコン膜との積層構造であってもよい。
【発明の効果】
【００５２】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、製造工程中のプラズマ工程において、素子分離領域に入射した電磁波が、不揮発性半導体記憶装置の特性劣化を防止することができる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００５４】
（第１の実施の形態）
本発明の第１の実施の形態について、図１、図２に基づいて説明する。
【００５５】
図１（ａ）は、本実施の形態の不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置は、半導体基板１上に形成された、ゲート電極６からなるワードラインおよび本発明による素子分離領域３０１から構成されている。図１（ａ）において、符号Ｂは、メモリ素子領域を示している。符号Ｘは素子分離領域３０１からメモリ素子領域Ｂに入射する電磁波を示している。また、図１（ｂ）に符号Ｂのメモリ素子領域におけるＣ−Ｃ’線の断面図を示す。符号６０１はトラップ膜となるＯＮＯ膜（ゲート絶縁膜）を示している。
【００５６】
また、図２（ａ）〜（ｈ）は本実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）に示したＡ−Ａ’線の工程断面図である。
【００５７】
まず、図２（ａ）示すように、半導体基板１上に保護酸化シリコン膜（ＳｉＯ２）２を膜厚１０ｎｍ成長し、さらに窒化シリコン膜（Ｓｉ３Ｎ４）３を膜厚２００ｎｍ成長する。
【００５８】
つぎに、図２（ｂ）に示すように、溝形成用フォトレジストマスク４をリソグラフィー技術により形成する。
【００５９】
つぎに、図２（ｃ）に示すように、ドライエッチング技術により、窒化シリコン膜（Ｓｉ３Ｎ４）３、及び、保護酸化シリコン膜（ＳｉＯ２）２を開口し、さらに開口された保護酸化シリコン膜２および窒化シリコン膜３をマスクとして半導体基板１をエッチングすることにより０．３５μｍ程度の深さの溝を形成する。
【００６０】
つぎに、図２（ｄ）に示すように、溝の底および側壁に、ＣＶＤ（Chemical Vapor Deposition）技術により、酸化シリコン膜（ＳｉＯ２）４０１を膜厚５〜６０ｎｍ程度堆積する。このとき、この膜で溝内部を完全に埋め込んでしまわないように堆積する。また、図示しないが、素子分離領域の底および側壁に熱酸化技術を用いて熱酸化シリコン膜（ＳｉＯ２）を膜厚１０〜２０ｎｍ程度形成後、熱酸化シリコン膜（ＳｉＯ２）上に酸化シリコン膜（ＳｉＯ２）４０１を堆積しても良い。
【００６１】
つぎに、図２（ｅ）に示すように、電磁波を吸収する絶縁性の遮光体として窒化シリコン膜（Ｓｉ３Ｎ４）４０２を膜厚６０ｎｍ以上堆積する。
【００６２】
つぎに、図２（ｆ）に示すように、埋め込み酸化シリコン膜（ＳｉＯ２）５を膜厚６００ｎｍ程度堆積する。
【００６３】
つぎに、図２（ｇ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Planarization）技術により、窒化シリコン膜（Ｓｉ３Ｎ４）３を露出させる。
【００６４】
つぎに、図２（ｈ）に示すように、露出した窒化シリコン膜（Ｓｉ３Ｎ４）３、保護酸化シリコン膜（ＳｉＯ２）２を除去し、本発明による素子分離領域３０１を形成する。
【００６５】
その後、図示しないが、必要なイオン種の注入を行い、ウェル形成を行う。つぎに、しきい値電圧を決める必要なイオン種の注入を行う。また、配線／素子分離／半導体基板の寄生トランジスタ構造において、素子分離領域内に誘電率の高い窒化シリコン膜を用いているため、素子分離特性を劣化させる可能性があるため、必要であれば、素子分離特性を向上させるイオン種の注入（チャネルストッパー注入）を行う。つぎに、電荷トラップ層となるＯＮＯ膜を形成する。つぎに、ゲート電極からなるワードラインを形成する。
【００６６】
ここで、素子分離特性を向上させるイオン注入のイオン種としては、Ｎｃｈ型メモリであればボロンイオンが使用され、Ｐｃｈ型メモリであれば、例えばリンイオンが使用される。通常はＮｃｈ型メモリが多用される。
【００６７】
また、チャネルストッパー注入の必要性の判断基準は、駆動電圧と誘電率の関係により、チャネルが素子分離下に発生するか否かで決まる。
【００６８】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁膜としてシリコン酸化膜がＣＶＤ技術により形成され、ついで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【００６９】
図３に波長２００ｎｍの電磁波が、素子分離内で１０回散乱したときの窒化シリコン膜の膜厚の変化に伴う吸収率の変化を計算した結果を示す。図３より、膜厚２０ｎｍ程度での電磁波の吸収率は４％程度であるのに対し、膜厚６０ｎｍでは１１％の吸収率であることが分かる。
【００７０】
また、図４に窒化シリコン膜の膜厚２０ｎｍ、および窒化シリコン膜の膜厚６０ｎｍについて、波長２００ｎｍの電磁波が、素子分離内で散乱した場合の吸収率の散乱回数依存性を計算した結果を示す。図４より、素子分離内で１０回散乱したときに１０％以上の吸収率を持つ膜厚６０ｎｍ以上の場合は、通常メモリ部に散乱光が到達するまでに繰り返すと想定される１００回程度散乱した場合には７０％以上の吸収率を持ち、メモリ特性を劣化させない程度に電磁波を吸収させることが可能である。
【００７１】
よって、膜厚６０ｎｍ以上であることが好ましいと言える。更に、膜厚の増加、散乱回数の増加に伴い、吸収率は増加するため、窒化シリコン膜の膜厚が６０ｎｍ以上であると、効率よく電磁波を吸収することができると言える。なお、窒化シリコン膜の膜厚が６０ｎｍ未満であっても、その厚さに応じた電磁波吸収効果はある。
【００７２】
本実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、製造工程中のプラズマ工程において、素子分離領域に入射した電磁波は、素子分離領域内の底、側壁の半導体基板と、素子分離領域に埋め込まれている窒化シリコン膜との間で、反射、散乱を繰り返し、電磁波吸収体である窒化シリコン膜に効率良く電磁波を吸収させることが可能となる。このため、電磁波がメモリ素子領域にまで到達してしまうことを防止し、特性を劣化させることの無い不揮発性半導体記憶装置を提供できる。
【００７３】
さらに、素子分離領域内のＳｉ基板上と窒化シリコン膜（Ｓｉ３Ｎ４）の間に酸化シリコン膜（ＳｉＯ２）を堆積させているため、製造工程中の熱処理時に、素子分離の底および側壁のＳｉ基板に与える応力変動を抑制することができ、特性を安定させた不揮発性半導体記憶装置を実現できる。
【００７４】
（第２の実施の形態）
本発明の第２の実施の形態について、図１（ａ）、図５に基づいて説明する。
【００７５】
図１（ａ）は、本実施の形態の不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置は、半導体基板１上に形成された、ゲート電極６からなるワードラインおよび本発明による素子分離領域３０１から構成されている。図１（ａ）において、符号Ｂは、メモリ素子領域を示している。符号Ｘは素子分離領域３０１からメモリ素子領域Ｂに入射する電磁波を示している。また、図５（ａ）〜（ｈ）は本実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）に示したＡ−Ａ’ 線の工程断面図である。
【００７６】
まず、図５（ａ）示すように、半導体基板１上に保護酸化シリコン膜（ＳｉＯ２）２を膜厚１０ｎｍ成長し、さらに窒化シリコン膜（Ｓｉ３Ｎ４）３を膜厚２００ｎｍ成長する。
【００７７】
つぎに、図５（ｂ）に示すように、溝形成用フォトレジストマスク４をリソグラフィー技術により形成する。
【００７８】
つぎに、図５（ｃ）に示すように、窒化シリコン膜（Ｓｉ３Ｎ４）３、及び、保護酸化シリコン膜（ＳｉＯ２）２を開口し、さらに開口された保護酸化シリコン膜２および窒化シリコン膜３をマスクとして半導体基板１をエッチングすることにより０．３５μｍ程度の深さの溝を形成する。
【００７９】
つぎに、図５（ｄ）に示すように、溝の底および側壁に、ＣＶＤ（Chemical Vapor Deposition）技術により、酸化シリコン膜（ＳｉＯ２）４０１を膜厚５０〜１００ｎｍ程度堆積する。このとき、この膜で溝内部を完全に埋め込んでしまわないように堆積する。また、図示しないが、素子分離領域の底および側壁に熱酸化技術を用いて熱酸化シリコン膜（ＳｉＯ２）を膜厚１０〜２０ｎｍ程度形成後、熱酸化シリコン膜（ＳｉＯ２）上に酸化シリコン膜（ＳｉＯ２）４０１を堆積しても良い。
【００８０】
つぎに、図５（ｅ）に示すように、窒化シリコン膜（Ｓｉ３Ｎ４）４０２を膜厚３０ｎｍ以上堆積することにより、対抗する側壁に堆積させた窒化シリコン膜（Ｓｉ３Ｎ４）４０２の表面どうしを溝内部で接触させる。これにより、膜厚６０ｎｍ以上の箇所を作成することができる。
【００８１】
つぎに、図５（ｆ）に示すように、埋め込み酸化シリコン膜（ＳｉＯ２）５を膜厚６００ｎｍ程度堆積する。
【００８２】
つぎに、図５（ｇ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Planarization）技術により、窒化シリコン膜（Ｓｉ３Ｎ４）３を露出させる。
【００８３】
つぎに、図５（ｈ）に示すように、露出した窒化シリコン膜（Ｓｉ３Ｎ４）３、保護酸化シリコン膜（ＳｉＯ２）２を除去し、本発明による素子分離領域３０１を形成する。また、素子分離領域３０１は、窒化シリコン膜（Ｓｉ３Ｎ４）４０２の堆積膜厚により、図６のような形状であっても良い。
【００８４】
その後、図示しないが、必要なイオン種の注入を行い、ウェル形成を行う。
【００８５】
つぎに、しきい値電圧を決める必要なイオン種の注入を行う。また、配線／素子分離／半導体基板の寄生トランジスタ構造において、素子分離領域内に誘電率の高い窒化シリコン膜を用いているため、素子分離特性を劣化させる可能性があるため、必要であれば、素子分離特性を向上させるイオン種の注入を行う。
【００８６】
つぎに、電荷トラップ層となるＯＮＯ膜を形成する。つぎに、ゲート電極からなるワードラインを形成する。
【００８７】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁膜としてシリコン酸化膜がＣＶＤ技術により形成され、ついで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【００８８】
図３に波長２００ｎｍの電磁波が、素子分離内で１０回散乱したときの窒化シリコン膜の膜厚の変化に伴う吸収率の変化を計算した結果を示す。図３より、膜厚２０ｎｍ程度での電磁波の吸収率は４％程度であるのに対し、膜厚６０ｎｍでは１１％の吸収率であることが分かる。
【００８９】
また、図４に窒化シリコン膜の膜厚２０ｎｍ、および窒化シリコン膜の膜厚６０ｎｍについて、波長２００ｎｍの電磁波が、素子分離内で散乱した場合の吸収率の散乱回数依存性を計算した結果を示す。図４より、素子分離内で１０回散乱したときに１０％以上の吸収率を持つ膜厚６０ｎｍ以上の場合は、通常メモリ部に散乱光が到達するまでに繰り返すと想定される１００回程度散乱した場合には７０％以上の吸収率を持ち、メモリ特性を劣化させない程度に電磁波を吸収させることが可能である。
【００９０】
よって、膜厚６０ｎｍ以上であることが好ましいと言える。更に、膜厚の増加、散乱回数の増加に伴い、吸収率は増加するため、窒化シリコン膜の膜厚が６０ｎｍ以上であると、効率よく電磁波を吸収することができると言える。なお、窒化シリコン膜の膜厚が６０ｎｍ未満であっても、その厚さに応じた電磁波吸収効果はある。
【００９１】
本実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、製造工程中のプラズマ工程において、素子分離領域に入射した電磁波は、素子分離領域内の底、側壁の半導体基板と、素子分離領域に埋め込まれている窒化シリコン膜との間で、反射、散乱を繰り返し、電磁波吸収体である窒化シリコン膜に効率良く電磁波を吸収させることが可能となる。このため、電磁波がメモリ素子領域にまで到達してしまうことを防止し、特性を劣化させることの無い不揮発性半導体記憶装置を提供できる。
【００９２】
さらに、素子分離領域内のＳｉ基板上と窒化シリコン膜（Ｓｉ３Ｎ４）の間に酸化シリコン膜（ＳｉＯ２）を堆積させているため、製造工程中の熱処理時に、素子分離の底および側壁のＳｉ基板に与える応力変動を抑制することができ、特性を安定させた不揮発性半導体記憶装置を実現できる。
【００９３】
（第３の実施の形態）
本発明の第３の実施の形態について、図１（ａ）、図７に基づいて説明する。
【００９４】
図１（ａ）は、本実施の形態の不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置は、半導体基板１上に形成された、ゲート電極６からなるワードラインおよび本発明による素子分離領域３０１から構成されている。図１（ａ）において、符号Ｂは、メモリ素子領域を示している。符号Ｘは素子分離領域３０１からメモリ素子領域Ｂに入射する電磁波を示している。また、図７（ａ）〜（ｇ）は本実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）に示したＡ−Ａ’ 線の工程断面図である。
【００９５】
まず、図７（ａ）示すように、半導体基板１上に保護酸化シリコン膜（ＳｉＯ２）２を膜厚１０ｎｍ成長し、さらに窒化シリコン膜（Ｓｉ３Ｎ４）３を膜厚２００ｎｍ成長する。
【００９６】
つぎに、図７（ｂ）に示すように、溝形成用フォトレジストマスク４をリソグラフィー技術により形成する。
【００９７】
つぎに、図７（ｃ）に示すように、窒化シリコン膜（Ｓｉ３Ｎ４）３、及び、保護酸化シリコン膜（ＳｉＯ２）２を開口し、さらに開口された保護酸化シリコン膜２および窒化シリコン膜３をマスクとして半導体基板１をエッチングすることにより０．３５μｍ程度の深さの溝を形成する。
【００９８】
つぎに、図７（ｄ）に示すように、溝の底および側壁に、ＣＶＤ（Chemical Vapor Deposition）技術により、窒化シリコン膜（Ｓｉ３Ｎ４）４０２を膜厚６０ｎｍ以上堆積する。このとき、この膜で溝内部を埋め込んでしまわないように堆積する。
【００９９】
つぎに、図７（ｅ）に示すように、埋め込み酸化シリコン膜（ＳｉＯ２）５を膜厚６００ｎｍ程度堆積する。
【０１００】
つぎに、図７（ｆ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Planarization）技術により、窒化シリコン膜（Ｓｉ３Ｎ４）３を露出させる。
【０１０１】
つぎに、図７（ｇ）に示すように、露出した窒化シリコン膜（Ｓｉ３Ｎ４）３、保護酸化シリコン膜（ＳｉＯ２）２を除去し、本発明による素子分離領域３０１を形成する。
【０１０２】
その後、図示しないが、必要なイオン種の注入を行い、ウェル形成を行う。
【０１０３】
つぎに、しきい値電圧を決める必要なイオン種の注入を行う。また、配線／素子分離／半導体基板の寄生トランジスタ構造において、素子分離領域内に誘電率の高い窒化シリコン膜を用いているため、チャネル形成に正孔を用いているトランジスタ領域（図示せず）では、素子分離特性を劣化させる恐れがある。このため、素子分離特性を向上させるべく、イオン注入技術を用いて、素子分離領域近辺に、ウェルと導電型が同じであって、かつ、その近傍の基板、またはウェルより不純物濃度が高濃度な領域７０１を形成する。
【０１０４】
つぎに、電荷トラップ層となるＯＮＯ膜を形成する。つぎに、ゲート電極からなるワードラインを形成する。
【０１０５】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁膜としてシリコン酸化膜がＣＶＤ技術により形成され、ついで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【０１０６】
図３に波長２００ｎｍの電磁波が、素子分離内で１０回散乱したときの窒化シリコン膜の膜厚の変化に伴う吸収率の変化を計算した結果を示す。図３より、膜厚２０ｎｍ程度での電磁波の吸収率は４％程度であるのに対し、膜厚６０ｎｍでは１１％の吸収率であることが分かる。
【０１０７】
また、図４に窒化シリコン膜の膜厚２０ｎｍ、および窒化シリコン膜の膜厚６０ｎｍについて、波長２００ｎｍの電磁波が、素子分離内で散乱した場合の吸収率の散乱回数依存性を計算した結果を示す。図４より、素子分離内で１０回散乱したときに１０％以上の吸収率を持つ膜厚６０ｎｍ以上の場合は、通常メモリ部に散乱光が到達するまでに繰り返すと想定される１００回程度散乱した場合には７０％以上の吸収率を持ち、メモリ特性を劣化させない程度に電磁波を吸収させることが可能である。
【０１０８】
よって、膜厚６０ｎｍ以上であることが好ましいと言える。更に、膜厚の増加、散乱回数の増加に伴い、吸収率は増加するため、窒化シリコン膜の膜厚が６０ｎｍ以上であると、効率よく電磁波を吸収することができると言える。なお、窒化シリコン膜の膜厚が６０ｎｍ未満であっても、その厚さに応じた電磁波吸収効果はある。
【０１０９】
本実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、製造工程中のプラズマ工程において、素子分離領域に入射した電磁波は、埋め込み酸化シリコン膜と窒化シリコン膜の界面および素子分離領域内の底、側壁の半導体基板で、反射、散乱を繰り返し、電磁波吸収体である窒化シリコン膜に効率良く電磁波を吸収させることが可能となる。このため、電磁波がメモリ素子領域にまで到達してしまうことを防止し、特性を劣化させることの無い不揮発性半導体記憶装置を提供できる。
【０１１０】
さらに、素子分離領域の側壁および底に面した半導体基板に接触するように窒化シリコン膜が存在するため、チャネル形成に電子を用いているメモリでは、素子分離領域に電子が捕獲されることで素子分離特性を向上させることができ、特性を安定させた不揮発性半導体記憶装置を実現できる。
【０１１１】
なお、溝内に窒化シリコン膜が完全に埋め込まれていてもよい。
【０１１２】
（第４の実施の形態）
本発明の第４の実施の形態について、図１（ａ）、図８に基づいて説明する。
【０１１３】
図１（ａ）は、本実施の形態の不揮発性半導体記憶装置の平面図である。この不揮発性半導体記憶装置は、半導体基板１上に、ゲート電極６からなるワードラインと、本発明による素子分離領域３０１から構成されている。図１（ａ）において、符号Ｂは、メモリ素子領域を示している。符号Ｘは素子分離領域３０１からメモリ素子領域Ｂに入射する電磁波を示している。また、図８（ａ）〜（ｈ）は本実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）に示したＡ−Ａ’ 線の工程断面図である。
【０１１４】
まず、図８（ａ）示すように、半導体基板１上に保護酸化シリコン膜（ＳｉＯ２）２を膜厚１０ｎｍ成長し、さらに窒化シリコン膜（Ｓｉ３Ｎ４）３を膜厚２００ｎｍ成長する。
【０１１５】
つぎに、図８（ｂ）に示すように、溝形成用フォトレジストマスク４をリソグラフィー技術により形成する。
【０１１６】
つぎに、図８（ｃ）に示すように、窒化シリコン膜（Ｓｉ３Ｎ４）３、及び、保護酸化シリコン膜（ＳｉＯ２）２を開口し、さらに開口された保護酸化シリコン膜２および窒化シリコン膜３をマスクとして半導体基板１をエッチングすることにより０．３５μｍ程度の深さの溝を形成する。
【０１１７】
つぎに、図８（ｄ）に示すように、溝の底および側壁に、ＣＶＤ（Chemical Vapor Deposition）技術により、酸化シリコン膜（ＳｉＯ２）４０１を膜厚５〜１００ｎｍ程度堆積する。このとき、この膜で溝内部を完全に埋め込んでしまわないように堆積する。また、図示しないが、素子分離領域の底および側壁に熱酸化技術を用いて熱酸化シリコン膜（ＳｉＯ２）を膜厚１０〜２０ｎｍ程度形成後、熱酸化シリコン膜（ＳｉＯ２）上に酸化シリコン膜（ＳｉＯ２）４０１を堆積しても良い。また、素子分離の底および側壁に熱酸化技術を用いて熱酸化シリコン膜（ＳｉＯ２）を膜厚１０〜２０ｎｍ程度形成するだけでも良い。
【０１１８】
つぎに、図８（ｅ）に示すように、電磁波を反射する導電性の遮光体としてポリシリコン５０１を膜厚５ｎｍ以上堆積する。
【０１１９】
つぎに、図８（ｆ）に示すように、埋め込み酸化シリコン膜（ＳｉＯ２）５を膜厚６００ｎｍ程度堆積する。
【０１２０】
つぎに、図８（ｇ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Planarization）技術により、窒化シリコン膜（Ｓｉ３Ｎ４）３を露出させる。
【０１２１】
つぎに、図８（ｈ）に示すように、露出した窒化シリコン膜（Ｓｉ３Ｎ４）３、保護酸化シリコン膜（ＳｉＯ２）２を除去し、本発明による素子分離領域３０１を形成する。また、素子分離領域３０１はポリシリコンの膜厚により、図９のような構造であっても良い。
【０１２２】
その後、図示しないが、必要なイオン種の注入を行い、ウェル形成を行う。つぎに、しきい値電圧を決める必要なイオン種の注入を行う。つぎに、電荷トラップ層となるＯＮＯ膜を形成する。つぎに、ゲート電極からなるワードラインを形成する。
【０１２３】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁膜としてシリコン酸化膜がＣＶＤ技術により形成され、ついで、この絶縁膜中に各素子の電極部と接続するコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより所望の不揮発性半導体記憶装置を得る。
【０１２４】
本実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、製造工程中のプラズマ工程において、素子分離領域への電磁波の入射を防止することができる、また、素子分離領域に入射した電磁波は、素子分離領域内の底、側壁の半導体基板と、素子分離に埋め込まれているポリシリコンとの間で、反射、散乱を繰り返すため、メモリ素子領域にまで到達する電磁波を低減させることができ、特性を劣化させることの無い不揮発性半導体記憶装置を提供できる。
【産業上の利用可能性】
【０１２５】
本発明に係る不揮発性半導体記憶装置およびその製造方法は、配線工程以前でのプラズマ工程等の電磁波が与える不揮発性半導体記憶装置へのダメージに対して、不揮発性半導体記憶装置を十分に保護することを可能とするものであり、特に、ＭＯＮＯＳ型不揮発性半導体記憶装置およびその製造方法に有用である。
【図面の簡単な説明】
【０１２６】
【図１】本発明および従来例における不揮発性半導体記憶装置の平面図、及び、メモリ素子領域（Ｃ−Ｃ’ 線）の断面図である。
【図２】本発明の第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）におけるＡ−Ａ’ 線の工程断面図である。
【図３】波長２００ｎｍの電磁波に対して、素子分離内で１０回散乱したときの窒化シリコン膜の膜厚の変化に伴う吸収率の変化を計算した結果を示す図である。
【図４】波長２００ｎｍの電磁波が、素子分離内で散乱した場合の吸収率の散乱回数依存性を計算した結果を示す図である。
【図５】本発明の第２の実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）におけるＡ−Ａ’ 線の工程断面図である。
【図６】本発明の第２の実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）におけるＡ−Ａ’ 線の工程断面図である。
【図７】本発明の第３の実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）におけるＡ−Ａ’ 線の工程断面図である。
【図８】本発明の第４の実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）におけるＡ−Ａ’ 線の工程断面図である。
【図９】本発明の第４の実施の形態の不揮発性半導体記憶装置の製造方法を示す、図１（ａ）におけるＡ−Ａ’ 線の工程断面図である。
【図１０】従来例における不揮発性半導体記憶装置の平面図、及び、メモリ素子領域（Ｃ−Ｃ’ 線）の断面図である。
【図１１】従来例の図１０におけるＡ−Ａ’ 線の工程断面図である。
【図１２】従来例の図１０におけるメモリ素子領域（Ｃ−Ｃ’ 線）の工程断面図である。
【符号の説明】
【０１２７】
１    半導体基板
２    保護酸化シリコン膜（ＳｉＯ２）
３    窒化シリコン膜（Ｓｉ３Ｎ４）
４    溝形成用フォトレジストマスク
５    埋め込み酸化シリコン膜（ＳｉＯ２）
６    ゲート電極
７    溝
１０１    従来の素子分離領域
２０１    誘電体
３０１    本発明による素子分離領域
４０１    酸化シリコン膜（ＳｉＯ２）
４０２    窒化シリコン膜（Ｓｉ３Ｎ４）
５０１    ポリシリコン
６０１    ＯＮＯ膜
７０１    ウェルと導電型が同じであって、かつ、その近傍の基板、またはウェルより不純物濃度が高濃度な領域
【図１】
2007036040.tif 000003
【図２】
2007036040.tif 000004
【図３】
2007036040.tif 000005
【図４】
2007036040.tif 000006
【図５】
2007036040.tif 000007
【図６】
2007036040.tif 000008
【図７】
2007036040.tif 000009
【図８】
2007036040.tif 000010
【図９】
2007036040.tif 000011
【図１０】
2007036040.tif 000012
【図１１】
2007036040.tif 000013
【図１２】
2007036040.tif 000014