(57)【要約】【課題】  発振特性の変動が少なく、また、低電圧からの安定発振を可能とする発振回路を提供する。【解決手段】  インバータ回路と、インバータ回路に並列に接続された帰還抵抗と、帰還抵抗の一端と電源との間に接続された第１の容量と、帰還抵抗の他端と電源との間に接続された第２の容量とを有し、前記インバータ回路に水晶振動子を並列に接続することにより発振出力を生成する発振回路において、前記インバータ回路は、電源電圧と定電圧との間に直列に接続されたＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタと、第３の容量とを有し、これらトランジスタのうち前記定電位に電流通路の一端が接続された方のトランジスタのゲートに前記第３の容量を介してインバータ回路の入力信号が与えられる。【選択図】図１
2007159077.tif 000002
【特許請求の範囲】
【請求項１】
インバータ回路と、前記インバータ回路に並列に接続された帰還抵抗と、前記帰還抵抗の一端と電源との間に接続された第１の容量と、前記帰還抵抗の他端と電源との間に接続された第２の容量とを有し、前記インバータに水晶振動子を並列に接続することにより発振出力を生成する発振回路において、前記インバータ回路は、電源電圧と定電圧との間に直列に接続されたＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタと、第３の容量とを有し、前記トランジスタのうち前記定電位に電流通路の一端が接続された方のトランジスタのゲートには前記第３の容量を介してインバータ回路の入力信号が与えられることを特徴とする発振回路。
【請求項２】
前記発振回路は定電圧回路により生成される電圧で駆動されることを特徴とする請求項１記載の発振回路。
【請求項３】
前記発振回路は、前記インバータ回路の出力と前記帰還抵抗との間に直列に接続された出力抵抗を有することを特徴とする請求項１記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は水晶振動子を用いた発振回路に関する。
【背景技術】
【０００２】  従来の発振回路の構成を図３に示す。発振回路は、ＰｃｈＭＯＳトランジスタ２とＮｃｈＭＯＳトランジスタ３とが高電位電源（電源電圧）と低電位電源（接地電位）との間で直列接続し構成されるインバータ回路と、該インバータ回路の入出力端子間に接続された水晶振動子１及び帰還抵抗４とを有し、インバータ回路の入力端は第１の容量６を介して低電位電源と接続され、インバータ回路の出力端は第２の容量７を介して低電位電源と接続されている。かかる発振回路の構成は、例えば特開２００４−８０６５０に記載されている。【０００３】
【特許文献１】特開２００４−８０６５０
【発明の開示】
【発明が解決しようとする課題】
【０００４】  従来の発振回路では、インバータ回路が電源電圧と接地電位間に接続されるような電源電圧を印加する形式であったため、電源電圧の変動に起因して発振特性の変動が大きかった。さらに発振振幅が大きく、水晶振動子に流れる電流が大きいため異常発振が出易い問題があった。【０００５】  このような発振特性の変動を低減する手段として、インバータ回路の接続される高電位電源を、電源電圧ではなく定電圧回路を用いて定電圧にすることが考えられる。しかしながら、該定電圧はその動作上、インバータ回路に用いられているＰｃｈＭＯＳトランジスタ２のしきい値とＮｃｈＭＯＳトランジスタ３のしきい値との和以上に設定しなければいけないため、低電圧で安定発振させるのが困難であった。
【課題を解決するための手段】
【０００６】  上記課題を解決するために、本発明の発振回路は、インバータ回路と、前記インバータ回路に並列に接続された帰還抵抗と、前記帰還抵抗の一端と電源との間に接続された第１の容量と、前記帰還抵抗の他端と電源との間に接続された第２の容量とを有しており、前記インバータに水晶振動子を並列に接続することにより発振出力を生成する発振回路において、前記インバータ回路は、電源電圧と定電圧との間に直列に接続されたＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタと、第３の容量とを有し、前記トランジスタのうち前記定電位に電流通路の一端が接続された方のトランジスタのゲートには前記第３の容量を介してインバータ回路の入力信号が与えられる。【０００７】  また、前記発振回路は定電圧回路により生成される電圧で駆動されることを特徴とする。【０００８】  また、前記発振回路は、前記インバータ回路の出力と前記帰還抵抗との間に直列に接続された出力抵抗を有することを特徴とする。
【発明の効果】
【０００９】  本発明によれば、発振インバータ回路のＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタのゲートを容量を介して信号が入力されることにより、低電圧からの発振開始が可能となる。
また、発振回路を定電圧回路で駆動することにより、高安定、低消費電流を可能とする。
更に、インバータ回路の出力と前記帰還抵抗との間に直列に接続された出力抵抗を有することにより、安定発振が可能となる。【００１０】  また、本発明によれば、ＰｃｈＭＯＳトランジスタのゲートをカップリングしているため、低電圧からの安定発振が可能となる。さらに、発振振幅が小さいため、水晶振動子に流れる電流が少なく、出力抵抗を接続することでさらなる水晶電流の削減を可能とし、異常発振が起こり難い発振回路となる。
【発明を実施するための最良の形態】
【００１１】  以下、本発明の好適な実施の形態を添付図面を参照し説明する。図１は本発明の第１の実施の形態に係わる発振回路を示している。発振回路は、インバータ回路と、該インバータ回路の入出力端子間に接続された水晶振動子２１及び帰還抵抗２４とを有し、インバータ回路の入力端は第１の容量２６を介して低電位電源と接続され、インバータ回路の出力端は抵抗素子２５、第２の容量２７を介して低電位電源と接続されている。出力抵抗２５は、帰還回路の位相の安定化および水晶振動子２１に印加される振幅レベルの減少のために用いられている。【００１２】  本実施の形態の発振回路におけるインバータ回路は、高電位（定電位Ｖｒｅｆ）と低電位電源（接地電位）との間で直列接続し構成されるＰｃｈＭＯＳトランジスタ２２とＮｃｈＭＯＳトランジスタ２３とを有し、ＰｃｈＭＯＳトランジスタ２２が接続される高電位は、定電位回路を用いて生成される定電位（Ｖｒｅｆ）が供給される。更に、そのソースが定電位（Ｖｒｅｆ）に接続されドレインとゲートが共通接続されたＰｃｈＭＯＳトランジスタ２８と、一端がＰｃｈＭＯＳトランジスタ２８のドレインに接続され他端が低電位電源に接続された抵抗素子２９と、一端がＰｃｈＭＯＳトランジスタ２８のドレインに接続され他端がＰｃｈＭＯＳトランジスタ２２のゲートに接続された抵抗素子１１と、ＰｃｈＭＯＳトランジスタ２２のゲートと第１の容量２６との間に接続された第３の容量１０とを有する。【００１３】  ＰｃｈＭＯＳトランジスタ２８及び抵抗素子２９は、ＰｃｈＭＯＳトランジスタ２２のゲートバイアス電圧を印加するための素子であり、第３の容量１０はインバータのバイアス回路とＰｃｈＭＯＳトランジスタ２２のゲートをＡＣ的に分離するためのものである。【００１４】  ＰｃｈＭＯＳトランジスタ２２のゲートには、ＰｃｈＭＯＳトランジスタ２８及び抵抗素子２９で決定されるバイアス電圧を中心に、カップリング容量１０を介して入力される信号が印加される。従って、ＰｃｈＭＯＳトランジスタ２８及び抵抗素子２９で決定されるバイアス電圧を適正に選択することにより、インバータ回路に印加される電圧が低い場合でも、ＰｃｈＭＯＳトランジスタ２２のしきい値に影響されず、ＮｃｈＭＯＳトランジスタ２３のしきい値＋αの電圧で発振開始することができる。さらに、発振回路を定電圧で動作させることにより、低電圧動作かつ発振特性の電源電圧依存性が少ない発振回路の構成が可能となる。【００１５】  図２は本発明の第２の実施の形態に係わる発振回路であり、インバータ回路のＮｃｈＭＯＳトランジスタのゲートをカップリングする場合の回路例である。
発振回路は、インバータ回路と、該インバータ回路の入出力端子間に接続された水晶振動子３１及び帰還抵抗３４とを有し、インバータ回路の入力端は第１の容量３６を介して高電位電源と接続され、インバータ回路の出力端は抵抗素子３５、第２の容量３７を介して高電位電源と接続されている。出力抵抗３５は、帰還回路の位相の安定化および水晶振動子３１に印加される振幅レベルの減少のために用いられている。【００１６】  本実施の形態の発振回路におけるインバータ回路は、高電位電源（電源電位）と低電位電源（定電位）との間で直列接続し構成されるＰｃｈＭＯＳトランジスタ３２とＮｃｈＭＯＳトランジスタ３３とを有し、ＮｃｈＭＯＳトランジスタ３３が接続される低電位は、定電位回路を用いて生成される定電位（Ｖｒｅｆ）が供給される。更に、そのソースが定電位（Ｖｒｅｆ）に接続されドレインとゲートが共通接続されたＮｃｈＭＯＳトランジスタ３８と、一端がＮｃｈＭＯＳトランジスタ３８のドレインに接続され他端が高電位電源に接続された抵抗素子３９と、一端がＮｃｈＭＯＳトランジスタ３８のドレインに接続され他端がＮｃｈＭＯＳトランジスタ３３のゲートに接続された抵抗素子４１と、ＮｃｈＭＯＳトランジスタ３３のゲートと第１の容量３６との間に接続された第３の容量４０とを有する。【００１７】  ＮｃｈＭＯＳトランジスタ３８及び抵抗素子３９は、ＮｃｈＭＯＳトランジスタ３３のゲートバイアス電圧を印加するための素子であり、第３の容量４０はインバータのバイアス回路とＮｃｈＭＯＳトランジスタ３３のゲートをＡＣ的に分離するためのものである。【００１８】  ＮｃｈＭＯＳトランジスタ３３のゲートには、ＮｃｈＭＯＳトランジスタ３８及び抵抗素子３９で決定されるバイアス電圧を中心に、第３の容量４０を介して入力される信号が印加される。従って、ＮｃｈＭＯＳトランジスタ３８及び抵抗素子３９で決定されるバイアス電圧を適正に選択することにより、インバータ回路に印加される電圧が低い場合でも、ＰｃｈＭＯＳトランジスタ３２のしきい値＋αの電圧で発振開始することができる。さらに、発振回路を定電圧で動作させることにより、低電圧動作かつ発振特性の電源電圧依存性が少ない発振回路の構成が可能となる。【００１９】  上記実施の形態では、インバータ回路を構成するＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタの一方のみを容量を介して信号を入力させたが、両方のトランジスタに適用することも可能である。
【図面の簡単な説明】
【００２０】
【図１】  本発明の第１の実施の形態に係わる発振回路を示す回路図である。
【図２】  本発明の第２の実施の形態に係わる発振回路を示す回路図である。
【図３】  従来技術のおける発振回路の一般的な構成を示した回路図である。
【符号の説明】
【００２１】１、２１、３１：水晶振動子
２、２２、３２：ＰｃｈＭＯＳトランジスタ
３、２３、３３：ＮｃｈＭＯＳトランジスタ
４、２４、３４：帰還抵抗
２５、３５：出力抵抗
６、２６、３６：第１の容量
７、２７、３７：第２の容量
１０、４０：第３の容量、
【図１】
2007159077.tif 000003
【図２】
2007159077.tif 000004
【図３】
2007159077.tif 000005