(57)【要約】【課題】浮動小数点表現のディジタル制御偏差信号に対応し浮動小数点表現の開ループゲイン係数に対応しノイズシェーピングを実行し３値ＰＷＭ駆動により制御対象を駆動するディジタルフィードバック制御装置を作成する。【解決手段】ディジタル制御器において、浮動小数点表現ディジタル制御操作信号信号値仮数部の累積加算値Ｓを保存する手段を備え、浮動小数点表現ディジタル制御偏差信号信号値仮数部と浮動小数点表現開ループゲイン係数仮数部によって前記ディジタル制御器内でディジタル制御操作信号信号値仮数部を求めＳに加算し、前記ディジタル制御操作信号信号値の指数部の計算は別に行い前記指数部が変化する度に前記変化に対応してＳと前記ディジタル制御器の状態変数を修正する。Ｗを一定の駆動力として制御対象の駆動は−Ｗ，０，Ｗの３値で行い制御対象が駆動される度にその駆動力に応じてＳから対応する量を差し引く。【選択図】図２
2007048175.tif 000002
【特許請求の範囲】
【請求項１】
フィードバック制御系において、
ＴＰは時点であり、
ｔはＴＰからの経過時間を表す実数の変数であり、
ｅ（ｔ）は前記フィードバック制御系に関する制御偏差信号を表すｔの実数値関数であり、
整数ｋについてｔ［ｋ］はＴＰからの経過時間を表す実数であり、
Ｔは時間長を表す正の実数であり、
整数ｋについて０＜ｔ［ｋ＋１］−ｔ［ｋ］≒Ｔであり、
整数ｋについてｔｗ［ｋ］はＴＰからの経過時間を表す実数であり、
整数ｋについて０＜ｔｗ［ｋ＋１］−ｔｗ［ｋ］であり、
整数ｋについて０＜ｔｗ［ｋ］−ｔ［ｋ］≦Ｔであり、
Ｊは自然数であり、
Ｊ以下の自然数ｊと整数ｋについてｔ［ｊ，ｋ］はＴＰからの経過時間を表す実数であり、
Ｊ以下の自然数ｊと整数ｋについてｔｗ［ｋ］＜ｔ［ｊ，ｋ］≦ｔｗ［ｋ＋１］であり、
τは時間長を表すＴ／９以下の正の実数であり、
整数κについてτ［κ］はＴＰからの経過時間を表す実数であり、
整数κについて０＜τ［κ＋１］−τ［κ］≒τであり、
整数κについてτｗ［κ］はＴＰからの経過時間を表す実数であり、
整数κについてτｗ［κ］＜τｗ［κ＋１］であり、
整数κについて｜τ［κ］−τｗ［κ］｜＜２・τであり、
τｗ［−１］＜ｔｗ［０］≦τｗ［０］であり、
整数ｋについてｅｘ０［ｋ］は整数であり、
整数ｋについてｅ［ｋ］は整数であり、
整数ｋについてｅ［ｋ］・２＾ｅｘ０［ｋ］はｅ（ｔ［ｋ］）の量子化値であり、
Ｐは０以上の整数であり、
Ｐ以下の自然数ｍと整数ｋについてｐ［ｍ，ｋ］は整数であり、
Ｐ以下の自然数ｍと整数ｋについてｐ［ｍ，ｋ］・２＾ｅｘ０［ｋ］は前記フィードバック制御系外部のディジタル信号の信号値であり、
整数ｋについてｅｘ１［ｋ］は整数であり、
整数ｋについてｇ［ｋ］は自然数であり、
前記フィードバック制御系の開ループゲインを調整する場合には整数ｋについてｇ［ｋ］・ｅｘ１［ｋ］をｋの増加につれて変化させ、
Ｉは自然数であり、
Ｉ以下の自然数ｉについてｃ［ｉ］は有理数であり、
Ｉ以下の自然数ｉと整数ｋについてｃ［ｉ，ｋ］はほぼｃ［ｉ］・ｇ［ｋ］に等しい整数であり、
Ｉ以下の自然数ｉと整数ｋについてｖ［ｉ，ｋ］は整数であり、
Ｑは０以上の整数であり、
Ｑ以下の自然数ｎと整数ｋについてｑ［ｎ，ｋ］は整数であり、
Ｑ以下の自然数ｎと整数ｋについてｑ［ｎ，ｋ］・２＾（ｅｘ０［ｋ］＋ｅｘ１［ｋ］）は前記フィードバック制御系外部のディジタル信号の信号値であり、
Ｊ以下の自然数ｊと整数ｋについてｗ［ｊ，ｋ］は整数であり、
整数ｋについてｕ［ｋ］は１＋Ｐ次元列ベクトルであり、
整数ｋについてｖ［ｋ］はＩ次元列ベクトルであり、
整数ｋについてｖｘ［ｋ］はＩ＋Ｑ次元列ベクトルであり、
整数ｋについてｗ［ｋ］はＪ次元列ベクトルであり、
整数ｋについてｕ［ｋ］の第１成分はｅ［ｋ］であり、
Ｐ以下の自然数ｍと整数ｋについてｕ［ｋ］の第ｍ＋１成分はｐ［ｍ，ｋ］であり、
Ｉ以下の自然数ｉと整数ｋについてｖ［ｋ］の第ｉ成分はｖ［ｉ，ｋ］であり、
Ｉ以下の自然数ｉと整数ｋについてｖｘ［ｋ］の第ｉ成分はｖ［ｉ，ｋ］・ｃ［ｉ，ｋ］であり、
Ｑ以下の自然数ｍと整数ｋについてｖｘ［ｋ］の第ｍ＋Ｉ成分はｑ［ｍ，ｋ］であり、
Ｊ以下の自然数ｊと整数ｋについてｗ［ｋ］の第ｊ成分はｗ［ｊ，ｋ］であり、
Ｍは自然数であり、
Ｎは自然数であり、
整数ｋについてｘ［ｋ］は成分が整数であるＭ次元列ベクトルであり、
整数ｋについてｙ［ｋ］は成分が整数であるＮ次元列ベクトルであり、
Ａはすべての成分が有理数であるＭ次正方行列であり、
Ｂはすべての成分が有理数であるＭ行１＋Ｐ列の行列であり、
Ｃはすべての成分が有理数であるＩ行Ｍ列の行列であり、
Ｄはすべての成分が有理数であるＩ行１＋Ｐ列の行列であり、
Ｅはすべての成分が有理数であるＮ次正方行列であり、
Ｆはすべての成分が有理数であるＮ行Ｉ＋Ｑ列の行列であり、
Ｇはすべての成分が有理数であるＪ行Ｎ列の行列であり、
Ｈはすべての成分が有理数であるＪ行Ｉ＋Ｑ列の行列であり、
整数ｋについてｘ［ｋ＋１］≒Ａ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｂ・ｕ［ｋ］でありｖ［ｋ］≒Ｃ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｄ・ｕ［ｋ］であり、
整数ｋについてｙ［ｋ＋１］≒Ｅ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｆ・ｖｘ［ｋ］でありｗ［ｋ］≒Ｇ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｈ・ｖｘ［ｋ］であり、
ａは正の整数であり、
整数κについてａ［κ］は−１，０，１の何れかであり、
Ｓ（ｔ）はｔの有理数値関数であり、
ｒは整数であり、
Ｓ（ｔ）≒ｒ＋Σ［０≦ｋ］・Σ［１≦ｊ≦Ｊ］・ｗ［ｊ，ｋ］・２＾（ｅｘ０［ｋ］＋ｅｘ１［ｋ］）・ｈ（ｔ−ｔ［ｊ，ｋ］）−ａ・Σ［０≦κ］・ａ［κ］・ｈ（ｔ−τｗ［κ］）であり、
Ωは長さがａ以上２・ａ以下の区間であり、
Ｋは９９以上の自然数であり、
ｔｗ［０］＜ｔ≦ｔｗ［Ｋ］であるｔの範囲によって表される期間においてＳ（ｔ）がΩに含まれないときに概ねＳ（ｔ）がΩ内の実数に近づくようにａ［κ］  （κは整数）がそれぞれ設定され、
Ｗは電圧を表す実数であり、
ｗ（ｔ）≡Ｗ・Σ［０≦κ］・ａ［κ］・（ｈ（ｔ−τ［κ］）−ｈ（ｔ−τ［κ＋１］））であり、
前記フィードバック制御系に関する制御対象が駆動装置によって駆動され、
前記駆動装置は第１の入力端子と第２の入力端子を有していて、
ｗ１（ｔ）は前記第１の入力端子の電位を表すｔの実数値関数であり、
ｗ２（ｔ）は前記第２の入力端子の電位を表すｔの実数値関数であり、
前記駆動装置がｗ１（ｔ）−ｗ２（ｔ）に応じて前記制御対象を駆動する駆動力を発生していて、
τ［０］＜ｔ≦ｔｗ［Ｋ］であるｔについて実質的にｗ１（ｔ）−ｗ２（ｔ）＝ｗ（ｔ）であり、
前記駆動力により前記フィードバック制御系に関する制御がかかりｅ（ｔ）が０近くにとどまるように動作することを特徴とするディジタルフィードバック制御装置。
（ただし、時間と時間長の単位は秒であり、電圧と電位の単位はボルトであり、αとβをそれぞれ実数としたときα・βはαとβの積であり、αとβをそれぞれ実数としたときα≒βはαとβがほぼ等しいことを表し、αとβをそれぞれ実数としたときα／βはα÷βであり、αを実数としたとき｜α｜はαの絶対値であり、整数ｎについて２＾ｎは２のｎ乗であり、ｔ≦０のときｈ（ｔ）＝０であり０＜ｔのときｈ（ｔ）＝１であり、Π（ｎ）を変数ｎの範囲に関する条件式としΘ（ｎ）を変数ｎの実数値関数としたときΣ［Π（ｎ）］・Θ（ｎ）はΠ（ｎ）を満たすすべての整数ｎについてのΘ（ｎ）の和である。）
【請求項２】
整数ｋについて｜ｅｘ０［ｋ＋１］−ｅｘ０［ｋ］｜≦１かつ｜ｅｘ１［ｋ＋１］−ｅｘ１［ｋ］｜≦１であり、
Ｅｘ（ｔ）≡Σ（０≦ｋ）・（ｈ（ｔ−ｔｗ［ｋ］）−ｈ（ｔ−ｔｗ［ｋ＋１］））／２＾（ｅｘ０［ｋ］＋ｅｘ１［ｋ］）であり、
ｔｗ［０］＜ｔ≦ｔｗ［Ｋ］であるｔの範囲によって表される期間においてＳ（ｔ）とＥｘ（ｔ）とを把握するためにＳ（ｔ）・Ｅｘ（ｔ）とａ・Ｅｘ（ｔ）とを記憶する装置を有する請求項１記載のディジタルフィードバック制御装置。
【請求項３】
Ｋｗは２以上の整数であり、
整数κについてａ［κ］≠ａ［κ＋１］ならばＫｗ以下の自然数ｎについてａ［κ＋ｎ］＝ａ［κ＋１］である請求項１または請求項２記載のディジタルフィードバック制御装置。
【請求項４】
τ［０］＜ｔ≦ｔｗ［Ｋ］であるｔの範囲によって表される期間においてｗ１（ｔ）は実質的にＷか０の何れかでありｗ２（ｔ）は実質的にＷか０の何れかである請求項１または請求項２または請求項３記載のディジタルフィードバック制御装置。
【請求項５】
整数κについてａ［κ］＝１ならばａ［κ＋１］≠−１でありａ［κ］＝−１ならばａ［κ＋１］≠１である請求項１または請求項２または請求項３または請求項４記載のディジタルフィードバック制御装置。
【請求項６】
Ω＝［０，ａ）またはΩ＝（０，ａ］である請求項１または請求項２または請求項３または請求項４または請求項５記載のディジタルフィードバック制御装置。
【請求項７】
Ｐ＝１であり、
Ｑ＝０であり、
Ｍは自然数であり、
Ｎ＝１であり、
Ｉ＝Ｊ＝２＋Ｍであり、
Ａの第１行の成分はすべて０であり、
２以上Ｍ以下の整数ｍについてＡのｍ行ｍ−１列の成分は１であってＡの第ｍ行のｍ−１列以外の成分はすべて０であり、
Ｂの１行１列の成分は１であり、
Ｂの１行２列の成分は１であり、
Ｂの第１行以外の成分はすべて０であり、
Ｃの第１行の成分はすべて０であり、
Ｃの第２行の成分はすべて０であり、
３以上Ｉ以下の整数ｍについてＣのｍ行ｍ−２列の成分は１であってＣの第ｍ行のｍ行ｍ−２列以外の成分はすべて０であり、
Ｄの１行１列の成分は１であり、
Ｄの１行２列の成分は１であり、
Ｄの２行１列の成分は１であり、
Ｄの２行２列の成分は１であり、
３以上Ｉ以下の整数ｍについてＤの第ｍ行の成分はすべて０であり、
Ｅの１行１列の成分は１であり、
Ｆの１行１列の成分は１であり、
Ｆの１行１列以外の成分はすべて０であり、
Ｇの１行１列の成分は１であり、
Ｇの１行１列以外の成分はすべて０であり、
Ｈの第１行の成分はすべて０であり、
２以上Ｊ以下の整数ｍについてＨのｍ行ｍ列の成分は１であってＨの第ｍ行のｍ行ｍ列以外の成分はすべて０である請求項１または請求項２または請求項３または請求項４または請求項５または請求項６記載のディジタルフィードバック制御装置。
【請求項８】
Ｑ＝０であり、
Ｉ＝Ｊであり、
Ｅ，Ｆ，Ｇはそれぞれ零行列であり、
Ｈは単位行列であり、
整数ｋについてｅｘ１［ｋ］＝０でありｇ［ｋ］＝１であり、
Ｉ以下の自然数ｉについてｃ［ｉ］＝１であり、
Ｉ以下の自然数ｉと整数ｋについてｃ［ｉ，ｋ］＝１であり、
整数ｋについてｖ［ｋ］＝ｖｘ［ｋ］＝ｗ［ｋ］である請求項１または請求項２または請求項３または請求項４または請求項５または請求項６記載のディジタルフィードバック制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィードバック制御系において前記フィードバック制御系に関する制御偏差信号をディジタル化してディジタル制御偏差信号を作成し前記ディジタル制御偏差信号を信号処理してディジタル制御操作信号を作成し前記ディジタル制御操作信号をアナログ化して制御操作信号を作成し前記制御操作信号により前記フィードバック制御系に関する制御対象を駆動するディジタルフィードバック制御装置の前記制御対象に対する駆動方法に関する発明である。
特に本発明はゲイン交差周波数が５００［Ｈｚ］以上でサンプリング周波数が１０［ＫＨｚ］以上のディジタルフィードバック制御装置に有用である。
以下本発明で使用する単語の定義等を示す。
≪定義≫
●前記：
「前記○」はこの「前記○」が記述されている場所より前に記述されている○のうちこの「前記○」についている修飾条件を満たす最も最後に記述されている○のことである。
ここで○は適当な語句である。
●物理量を表す実数：
物理量は実数と単位の組で表されるが前記実数を前記物理量を表す実数と呼び前記単位を前記物理量の単位と呼ぶ。
αを実数としたときαが表す電圧とはα  ［Ｖ］のことである。
●ＳＩ単位系：
時間と時間長の単位は秒であり［ｓ］と書き、電圧と電位の単位はボルトであり［Ｖ］と書く。
１  ［ｓ］は１秒であり１  ［Ｖ］は１ボルトである。
●α／β／γ：
α，β，γをそれぞれ実数としたときα／β／γ＝α÷β÷γ＝α／（β・γ）としα／β・γ＝α÷β×γ＝（α・γ）／βとする。
αβはα×βではなくαβという１つの変数のことである。
２＾ｓｓ［ｎ］は２のｓｓ［ｎ］乗である。
●ディラックのデルタ関数：
δ（ｔ）はディラックのデルタ関数である。
●アナログ信号：
実数値関数で表される信号をアナログ信号と呼ぶ。
単に信号といえばアナログ信号を指す。
●アナログ信号の信号値：
アナログ信号がｇ（ｔ）で表されるときｔに実数を代入したときのｇ（ｔ）の値を前記アナログ信号の信号値と呼ぶ。
アナログ信号がｇ（ｔ）で表されるときｔに実数を代入したときのｇ（ｔ）の値によって表される物理量も前記アナログ信号の信号値と呼ぶ。
●制御偏差：
フィードバック制御系において前記フィードバック制御系に関する目標値から前記フィードバック制御系に関する制御量を引いた量を制御偏差と呼ぶ。
●制御偏差信号：
制御偏差が０付近にあるときに概ね制御偏差の実数倍を表すアナログ信号を制御偏差信号と呼ぶ。
●制御操作信号：
フィードバック制御系において前記フィードバック制御系に関する制御対象を駆動する駆動力を表す信号を制御操作信号と呼ぶ。
●制御帯域：
ｆを周波数を表す実数の変数とする。
フィードバック制御系において前記フィードバック制御系のゲイン交差周波数を表す実数をｆ０としたとき｜ｆ｜＜ｆ０を満たすｆの範囲で表される周波数範囲を前記フィードバック制御系の制御帯域と呼ぶ。
●開ループゲイン係数：
フィードバック制御系においてζを実数の変数としＨ（ｓ）を複素変数ｓの関数として前記フィードバック制御系の開ループゲインがζ・Ｈ（ｓ）で表されるときζを開ループゲイン係数と呼ぶ。
開ループゲインは開ループ伝達関数と同義である。
●離散時間信号：
定期的に設定される時点におけるアナログ信号の信号値を順番に並べたものを離散時間信号と呼ぶ。物理量を表す実数を意味のある順に並べたものも離散時間信号と呼ぶ。
●ｎビットディジタル信号（ｎは自然数）：
ｎ個の２値信号によって構成され整数を表す離散時間信号をｎビットディジタル信号と呼ぶ。
ｎビットディジタル信号をディジタル信号とも呼ぶ。
整数ｎについてａ［ｎ］が整数でありｔａ［ｎ］が所定時点からの経過時間であるとき
Σ［−∞＜ｎ＜∞］・ａ［ｎ］・δ（ｔ−ｔａ［ｎ］）もディジタル信号と呼びａ［ｎ］を前記ディジタル信号の信号値と呼ぶが、ディジタル信号のこの表現方法は信号値と対応する時間がはっきりしているときに用いる。
１ビットディジタル信号はアナログ信号と見なすことができる。
１ビットディジタル信号をアナログ信号と見なした場合にはその信号値は整数ではなく電圧を表現する実数となる。
●ディジタル信号の信号値：
ディジタル信号において前記ディジタル信号を構成する１ビットディジタル信号がハイレベルの時には１とし前記ディジタル信号を構成する１ビットディジタル信号がローレベルの時には０としてできるビット列が表す整数値を前記ディジタル信号の信号値と呼ぶ。
ビット列を解釈する方法の例として前記ビット列が符号付の整数を表しているときには２の補数表現があり、前記ビット列が符号無の整数を表しているときにはオフセットバイナリがある。
●Ａ／Ｄ変換（ディジタル化）：
Ａ／Ｄ変換はアナログ信号から前記アナログ信号を表すディジタル信号を作成することである。
●Ｄ／Ａ変換（アナログ化）：
Ｄ／Ａ変換はディジタル信号から前記ディジタル信号が表すアナログ信号を作成することである。
●Ａ／Ｄ変換器：
Ａ／Ｄ変換器はＡ／Ｄ変換する装置である。
●Ｄ／Ａ変換器：
Ｄ／Ａ変換器はＤ／Ａ変換する装置である。
●Ａ／Ｄ変換器のビット数：
Ａ／Ｄ変換器によって作成されるディジタル信号のビット数。
●Ｄ／Ａ変換器のビット数：
Ｄ／Ａ変換器によってＤ／Ａ変換されるディジタル信号のビット数。
●サンプリング：
アナログ信号から離散時間信号を作成することをサンプリングと呼ぶ。
アナログ信号から１つの時点の信号値を作成することもサンプリングと呼ぶ。
●量子化：
物理量を有限区間内の整数で表すことを量子化と呼ぶ。
離散時間信号の信号値を有限区間内の整数で表すことも量子化と呼ぶ。
●量子化値：
離散時間信号の信号値の量子化によって得られる整数を量子化値と呼ぶ。
物理量の量子化によって得られる整数も量子化値と呼ぶ。
●量子化誤差：
離散時間信号Ｘを量子化して離散時間信号Ｙが得られαを正の実数としＸがＹのα倍で近似されるものとする。Ｘの信号値ｘに対応するＹの信号値がｙであるとき｜ｘ−α・ｙ｜を「ｙの量子化誤差」または「ｘの量子化により発生する量子化誤差」と呼ぶ。
により発生する量子化誤差」と呼ぶ。
●量子化精度：
離散時間信号を量子化したときに発生する量子化誤差の自乗平均の平方根の逆数のことを前記量子化の量子化精度と呼ぶ。量子化精度が大きいことを量子化精度が高いといい量子化精度が小さいことを量子化精度が低いという。
●Ａ／Ｄ変換器の量子化精度：
Ａ／Ｄ変換器で行われる量子化の量子化精度をＡ／Ｄ変換器の量子化精度と呼ぶ。
●ディジタル制御偏差信号：
ディジタル制御偏差信号は制御偏差信号を表すディジタル信号のことである。
●ディジタル制御操作信号：
フィードバック制御系においてディジタル信号をアナログ化して得られるアナログ信号により前記フィードバック制御系に関する制御対象が駆動される場合に前記ディジタル信号のことをディジタル制御操作信号と呼ぶ。
●ディジタルフィードバック制御装置：
ディジタルフィードバック制御装置はフィードバック制御系において前記フィードバック制御系に関する制御偏差信号を表すディジタル信号が作成され前記ディジタル信号を処理して作成されるディジタル信号から前記フィードバック制御系に関する制御対象を駆動するためのアナログ信号が作成され前記アナログ信号により前記制御対象が駆動されるフィードバック装置のことである。
●ディジタル制御器：
ディジタル制御器はディジタルフィードバック制御装置においてディジタル制御偏差信号からディジタル制御操作信号を作成する装置のことである。
●浮動小数点表現：
αが実数でありｍ，ｎがそれぞれ整数でありα≒ｍ・２＾ｎであり（ｍ，ｎ）によってαが表されるとき（ｍ，ｎ）をαの浮動小数点表現と呼びｍをαの浮動小数点表現の仮数部と呼びｎをαの浮動小数点表現の指数部と呼ぶ。
●乗算器のビット長：
ｍを自然数としｎを自然数としｍ≦ｎとしたときｍビットの整数とｎビットの整数の掛け算をする乗算器のビット長はｎとする。
●演算器のビット長：
ｍを自然数としｎを自然数としｍ≦ｎとしたときｍビットの整数とｎビットの整数の演算をする演算器のビット長はｎとする。
ｍを自然数としたときｍビットの自然数の１変数演算をする演算器のビット長はｍとする。
●ｔ＝αの時点：
αを実数としたときｔ＝αの時点とは所定の時点から時間長α  ［ｓ］経過後の時点のことである。
●アナログスイッチの導通状態・切断状態：
第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルかローレベルかに応じて内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続する状態になったり内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しない状態になったりするアナログスイッチにおいて前記接続する状態を導通状態と呼び前記接続しない状態を切断状態と呼ぶ。
●ディジタルＰＩＤ制御：
ディジタル制御偏差信号の正の実数倍を前記ディジタル制御偏差信号の比例項と呼び、
ディジタル制御偏差信号から前記ディジタル制御偏差信号を一定サンプル期間遅らせた信号と同等の信号を差し引いてできる信号の正の実数倍を前記ディジタル制御偏差信号の微分項と呼び、
ディジタル制御偏差信号の所定時点から現在までの信号値をすべて足してできる信号の正の実数倍を前記ディジタル制御偏差信号の積分項と呼ぶ。
フィードバック制御系において前記フィードバック制御系に関するディジタル制御操作信号が前記フィードバック制御系に関するディジタル制御偏差信号の比例項と前記ディジタル制御偏差信号の微分項と前記ディジタル制御偏差信号の積分項の和で構成されるディジタルフィードバック制御装置の制御をディジタルＰＩＤ制御と呼ぶ。
●ノイズシェーピング：
ｆは周波数の変数であり、
時点が設定され
整数ｍについてａ［ｍ］はディジタル信号の信号値でありｔａ［ｍ］は前記時点からの経過時間でありｔａ［ｍ］＜ｔａ［ｍ＋１］であり、
整数ｎについてｂ［ｎ］はディジタル信号の信号値でありｔｂ［ｎ］は前記時点からの経過時間でありｔｂ［ｎ＋１］−ｔｂ［ｎ］は正であってほぼ一定であり、
Ｓ（ｔ）≡Σ［ｔａ［ｍ］＜ｔ］・ａ［ｍ］−Σ［ｔｂ［ｎ］＜ｔ］・ｂ［ｎ］であり、
ａｓ（ｔ）≡Σ［−∞＜ｍ＜∞］・ａ［ｍ］・δ（ｔ−ｔａ［ｍ］）であり、
ｂｓ（ｔ）≡Σ［−∞＜ｎ＜∞］・ｂ［ｎ］・δ（ｔ−ｔｂ［ｎ］）であり、
Ａｓ（ｆ）≡Σ［−∞＜ｍ＜∞］・ａ［ｍ］・ｅｘｐ（−ｊ・２・π・ｆ・ｔａ［ｍ］）であり、
Ｂｓ（ｆ）≡Σ［−∞＜ｎ＜∞］・ｂ［ｎ］・ｅｘｐ（−ｊ・２・π・ｆ・ｔｂ［ｎ］）であるとする。
ａｓ（ｔ）からｂｓ（ｔ）を作成するときにＳ（ｔ）が有界であるようにするとｆが０に近いときにＡｓ（ｆ）とＢｓ（ｆ）はほぼ一致し言い換えればディジタル信号ａｓ（ｔ）とディジタル信号ｂｓ（ｔ）は低い周波数帯域においてほぼ一致する。
Ｓ（ｔ）が有界であるようにａｓ（ｔ）からｂｓ（ｔ）を作成することをノイズシェーピングと呼ぶ。
ａｓ（ｔ）からｂｓ（ｔ）を作成するとは集合｛ａ［ｍ］｜ｍは整数］｝から整数ｎについてｂ［ｎ］を順次作成することである。
【背景技術】
【０００２】
従来の一般的なフィードバック制御系におけるディジタルフィードバック制御装置の駆動方法は前記フィードバック制御系に関する制御偏差信号をＡ／Ｄ変換してディジタル制御偏差信号を得て前記ディジタル制御偏差信号を信号処理してディジタル制御操作信号を得て前記ディジタル制御操作信号をＤ／Ａ変換して制御操作信号を得て前記制御操作信号を駆動回路により電力増幅し電力増幅された制御操作信号を得て前記電力増幅された制御操作信号により前記フィードバック制御系に関する制御対象を駆動するというものだった。
このフィードバック制御系の駆動方法の問題点は以下のとおりである。
≪問題点１≫
ディジタル制御偏差信号の信号値が固定小数点表現で表される場合制御偏差信号検出器の検出感度のばらつきに対応するためにその信号値は大きめのビット数のディジタルデータで表されることになるが、大きいビット数のディジタルデータをディジタル制御器で処理する場合にはディジタル制御器内の演算器や状態変数もそのビット数の大きさに応じて大きくしなければならずディジタル制御器自体が全体的に大きくなる。また、開ループゲイン係数が固定小数点表現の場合は制御偏差信号検出器の検出感度のばらつきの大きさだけでなく制御対象を駆動するときの駆動感度（駆動される量／駆動力）のばらつきの大きさもその係数を表すビット数を大きくしなければならない要因になりディジタル制御器がさらに全体的に大きくなる。
≪問題点２≫
ディジタル制御器で作成されるディジタル制御操作信号は様々な演算の結果ビット数が相当に大きくなる。十分な線形性と十分な精度を有するビット数の大きいＤ／Ａ変換器を作成しようとすると往々にして開発の負担が大きく製造工程での調整作業を必要とするのでＤ／Ａ変換器のビット数を大きくすることには限界がある。従って、ディジタル制御操作信号から制御操作信号を作成する場合にはあらかじめそのディジタル制御操作信号のビット数を削減してＤ／Ａ変換して制御操作信号を作成するが、そのためその制御操作信号は相当にそのビット数削減による量子化誤差を含んでいる。
制御操作信号はディジタル制御器内での演算によって細長いパルス状の電圧を含んでいることが多く、この細長いパルスが電源電圧の範囲を超えると強制的に超えた部分の電圧がカットされる。この電圧のカットが頻繁に起こるとカットした部分の電圧は低い信号成分を含んでいることが多いので制御系に悪い影響を与え制御偏差信号が増えたり耳障りな音が出たりする。
≪問題点３≫
Ｗを正の実数として電源電圧が作成する電位をＷ  ［Ｖ］，０  ［Ｖ］，−Ｗ  ［Ｖ］とし制御対象が２つの入力端子を有し１つの入力端子が０  ［Ｖ］に固定されていて他の入力端子に制御操作信号に対応する電圧がかかっているとする。この場合量子化誤差やノイズ等によって発生する制御操作信号に加わるパルス状の電圧のために制御操作信号が−Ｗ以上Ｗ以下の範囲をあまり越えないようにするためにＷは大きめに設定されるが、そのため制御操作信号の信号値の絶対値は概ねＷより相当に小さめになる。構成回路にもよるが概ね、制御操作信号の信号値の絶対値がｖだとすると「駆動回路により消費される電力」：「制御対象の駆動に使われる電力」＝Ｗ−ｖ：ｖであり、ｖがＷに対して相当に小さいので駆動回路による電力消費Ｗ−ｖが本来必要な電力ｖよりも大きいことになる。このように余計な電力消費が多いと電力コストがかさむだけでなく駆動回路自身による電力消費が駆動回路を熱くするので駆動回路に放熱板等冷却装置を装備する必要性が高くなる。
【非特許文献１】高木章二  著  「ディジタル制御入門」オーム社  １９９９出版
【発明の開示】
【発明が解決しようとする課題】
【０００３】
≪課題１≫
フィードバック制御系において前記フィードバック制御系に関する制御偏差信号がディジタル化されて作成されるディジタル制御偏差信号の信号値が浮動小数点表現によって表されていても前記フィードバック制御系に関する制御対象の駆動に対応できる前記フィードバック制御系のディジタルフィードバック制御装置の構成方法を提供する。
≪課題２≫
フィードバック制御系において前記フィードバック制御系に関する開ループゲインを調整するための開ループゲイン係数が浮動小数点表現によって表されていても前記フィードバック制御系に関する制御対象の駆動に対応できる前記フィードバック制御系のディジタルフィードバック制御装置の構成方法を提供する。
≪課題３≫
フィードバック制御系において前記フィードバック制御系に関する制御対象の駆動が３値ＰＷＭによって行われるディジタルフィードバック制御装置の構成方法を提供する。
≪課題４≫
供給電源として１電源２電位によって構成できるディジタルフィードバック制御装置の構成方法を提供する。
≪課題５≫
フィードバック制御系においてディジタル制御操作信号をアナログ化して前記フィードバック制御系に関する制御操作信号を作成する際にノイズシェーピングが行われる前記フィードバック制御系のディジタルフィードバック制御装置の構成方法を提供する。
【課題を解決するための手段】
【０００４】
本発明は以下のようなディジタルフィードバック制御装置である。
≪手段１≫
フィードバック制御系において、
ＴＰは時点であり、
ｔはＴＰからの経過時間を表す実数の変数であり、
ｅ（ｔ）は前記フィードバック制御系に関する制御偏差信号を表すｔの実数値関数であり、
整数ｋについてｔ［ｋ］はＴＰからの経過時間を表す実数であり、
Ｔは時間長を表す正の実数であり、
整数ｋについて０＜ｔ［ｋ＋１］−ｔ［ｋ］≒Ｔであり、
整数ｋについてｔｗ［ｋ］はＴＰからの経過時間を表す実数であり、
整数ｋについて０＜ｔｗ［ｋ＋１］−ｔｗ［ｋ］であり、
整数ｋについて０＜ｔｗ［ｋ］−ｔ［ｋ］≦Ｔであり、
Ｊは自然数であり、
Ｊ以下の自然数ｊと整数ｋについてｔ［ｊ，ｋ］はＴＰからの経過時間を表す実数であり、
Ｊ以下の自然数ｊと整数ｋについてｔｗ［ｋ］＜ｔ［ｊ，ｋ］≦ｔｗ［ｋ＋１］であり、
τは時間長を表すＴ／９以下の正の実数であり、
整数κについてτ［κ］はＴＰからの経過時間を表す実数であり、
整数κについて０＜τ［κ＋１］−τ［κ］≒τであり、
整数κについてτｗ［κ］はＴＰからの経過時間を表す実数であり、
整数κについてτｗ［κ］＜τｗ［κ＋１］であり、
整数κについて｜τ［κ］−τｗ［κ］｜＜２・τであり、
τｗ［−１］＜ｔｗ［０］≦τｗ［０］であり、
整数ｋについてｅｘ０［ｋ］は整数であり、
整数ｋについてｅ［ｋ］は整数であり、
整数ｋについてｅ［ｋ］・２＾ｅｘ０［ｋ］はｅ（ｔ［ｋ］）の量子化値であり、
Ｐは０以上の整数であり、
Ｐ以下の自然数ｍと整数ｋについてｐ［ｍ，ｋ］は整数であり、
Ｐ以下の自然数ｍと整数ｋについてｐ［ｍ，ｋ］・２＾ｅｘ０［ｋ］は前記フィードバック制御系外部のディジタル信号の信号値であり、
整数ｋについてｅｘ１［ｋ］は整数であり、
整数ｋについてｇ［ｋ］は自然数であり、
前記フィードバック制御系の開ループゲインを調整する場合には整数ｋについてｇ［ｋ］・ｅｘ１［ｋ］をｋの増加につれて変化させ、
Ｉは自然数であり、
Ｉ以下の自然数ｉについてｃ［ｉ］は有理数であり、
Ｉ以下の自然数ｉと整数ｋについてｃ［ｉ，ｋ］はほぼｃ［ｉ］・ｇ［ｋ］に等しい整数であり、
Ｉ以下の自然数ｉと整数ｋについてｖ［ｉ，ｋ］は整数であり、
Ｑは０以上の整数であり、
Ｑ以下の自然数ｎと整数ｋについてｑ［ｎ，ｋ］は整数であり、
Ｑ以下の自然数ｎと整数ｋについてｑ［ｎ，ｋ］・２＾（ｅｘ０［ｋ］＋ｅｘ１［ｋ］）は前記フィードバック制御系外部のディジタル信号の信号値であり、
Ｊ以下の自然数ｊと整数ｋについてｗ［ｊ，ｋ］は整数であり、
整数ｋについてｕ［ｋ］は１＋Ｐ次元列ベクトルであり、
整数ｋについてｖ［ｋ］はＩ次元列ベクトルであり、
整数ｋについてｖｘ［ｋ］はＩ＋Ｑ次元列ベクトルであり、
整数ｋについてｗ［ｋ］はＪ次元列ベクトルであり、
整数ｋについてｕ［ｋ］の第１成分はｅ［ｋ］であり、
Ｐ以下の自然数ｍと整数ｋについてｕ［ｋ］の第ｍ＋１成分はｐ［ｍ，ｋ］であり、
Ｉ以下の自然数ｉと整数ｋについてｖ［ｋ］の第ｉ成分はｖ［ｉ，ｋ］であり、
Ｉ以下の自然数ｉと整数ｋについてｖｘ［ｋ］の第ｉ成分はｖ［ｉ，ｋ］・ｃ［ｉ，ｋ］であり、
Ｑ以下の自然数ｍと整数ｋについてｖｘ［ｋ］の第ｍ＋Ｉ成分はｑ［ｍ，ｋ］であり、
Ｊ以下の自然数ｊと整数ｋについてｗ［ｋ］の第ｊ成分はｗ［ｊ，ｋ］であり、
Ｍは自然数であり、
Ｎは自然数であり、
整数ｋについてｘ［ｋ］は成分が整数であるＭ次元列ベクトルであり、
整数ｋについてｙ［ｋ］は成分が整数であるＮ次元列ベクトルであり、
Ａはすべての成分が有理数であるＭ次正方行列であり、
Ｂはすべての成分が有理数であるＭ行１＋Ｐ列の行列であり、
Ｃはすべての成分が有理数であるＩ行Ｍ列の行列であり、
Ｄはすべての成分が有理数であるＩ行１＋Ｐ列の行列であり、
Ｅはすべての成分が有理数であるＮ次正方行列であり、
Ｆはすべての成分が有理数であるＮ行Ｉ＋Ｑ列の行列であり、
Ｇはすべての成分が有理数であるＪ行Ｎ列の行列であり、
Ｈはすべての成分が有理数であるＪ行Ｉ＋Ｑ列の行列であり、
整数ｋについてｘ［ｋ＋１］≒Ａ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｂ・ｕ［ｋ］でありｖ［ｋ］≒Ｃ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｄ・ｕ［ｋ］であり、
整数ｋについてｙ［ｋ＋１］≒Ｅ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｆ・ｖｘ［ｋ］でありｗ［ｋ］≒Ｇ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｈ・ｖｘ［ｋ］であり、
ａは正の整数であり、
整数κについてａ［κ］は−１，０，１の何れかであり、
Ｓ（ｔ）はｔの有理数値関数であり、
ｒは整数であり、
Ｓ（ｔ）≒ｒ＋Σ［０≦ｋ］・Σ［１≦ｊ≦Ｊ］・ｗ［ｊ，ｋ］・２＾（ｅｘ０［ｋ］＋ｅｘ１［ｋ］）・ｈ（ｔ−ｔ［ｊ，ｋ］）−ａ・Σ［０≦κ］・ａ［κ］・ｈ（ｔ−τｗ［κ］）であり、
Ωは長さがａ以上２・ａ以下の区間であり、
Ｋは９９以上の自然数であり、
ｔｗ［０］＜ｔ≦ｔｗ［Ｋ］であるｔの範囲によって表される期間においてＳ（ｔ）がΩに含まれないときに概ねＳ（ｔ）がΩ内の実数に近づくようにａ［κ］  （κは整数）がそれぞれ設定され、
Ｗは電圧を表す実数であり、
ｗ（ｔ）≡Ｗ・Σ［０≦κ］・ａ［κ］・（ｈ（ｔ−τ［κ］）−ｈ（ｔ−τ［κ＋１］））であり、
前記フィードバック制御系に関する制御対象が駆動装置によって駆動され、
前記駆動装置は第１の入力端子と第２の入力端子を有していて、
ｗ１（ｔ）は前記第１の入力端子の電位を表すｔの実数値関数であり、
ｗ２（ｔ）は前記第２の入力端子の電位を表すｔの実数値関数であり、
前記駆動装置がｗ１（ｔ）−ｗ２（ｔ）に応じて前記制御対象を駆動する駆動力を発生していて、
τ［０］＜ｔ≦ｔｗ［Ｋ］であるｔについて実質的にｗ１（ｔ）−ｗ２（ｔ）＝ｗ（ｔ）であり、
前記駆動力により前記フィードバック制御系に関する制御がかかりｅ（ｔ）が０近くにとどまるように動作することを特徴とするディジタルフィードバック制御装置。
（ただし、時間と時間長の単位は秒であり、電圧と電位の単位はボルトであり、αとβをそれぞれ実数としたときα・βはαとβの積であり、αとβをそれぞれ実数としたときα≒βはαとβがほぼ等しいことを表し、αとβをそれぞれ実数としたときα／βはα÷βであり、αを実数としたとき｜α｜はαの絶対値であり、整数ｎについて２＾ｎは２のｎ乗であり、ｔ≦０のときｈ（ｔ）＝０であり０＜ｔのときｈ（ｔ）＝１であり、Π（ｎ）を変数ｎの範囲に関する条件式としΘ（ｎ）を変数ｎの実数値関数としたときΣ［Π（ｎ）］・Θ（ｎ）はΠ（ｎ）を満たすすべての整数ｎについてのΘ（ｎ）の和である。）
≪手段１の説明≫
●「整数ｋについて０＜ｔ［ｋ＋１］−ｔ［ｋ］≒Ｔであり」としたが極力ｔ［ｋ＋１］−ｔ［ｋ］＝Ｔであることが望ましい。
●「τは時間長を表すＴ／９以下の正の実数であり」としたが６４＜Ｔ／τが望ましい。Ｔ／τが大きければ手段１記載の制御対象を駆動するときの駆動力の精度が大きい。
●「整数κについて０＜τ［κ＋１］−τ［κ］≒τであり」としたが極力τ［κ＋１］−τ［κ］＝τであることが望ましい。
●整数ｋについてｅ［ｋ］はｅ［ｋ］・２＾ｅｘ０［ｋ］を浮動小数点表現したときのｅ［ｋ］・２＾ｅｘ０［ｋ］の浮動小数点表現の仮数部でありｅｘ０［ｋ］はｅ［ｋ］・２＾ｅｘ０［ｋ］を浮動小数点表現したときのｅ［ｋ］・２＾ｅｘ０［ｋ］の浮動小数点表現の指数部である。
●Ｐ以下の自然数ｍと整数ｋについてｐ［ｍ，ｋ］はｐ［ｍ，ｋ］・２＾ｅｘ０［ｋ］を浮動小数点表現したときのｐ［ｍ，ｋ］・２＾ｅｘ０［ｋ］の浮動小数点表現の仮数部でありｅｘ０［ｋ］はｐ［ｍ，ｋ］・２＾ｅｘ０［ｋ］を浮動小数点表現したときのｐ［ｍ，ｋ］・２＾ｅｘ０［ｋ］の浮動小数点表現の指数部である。
●整数ｋについてｇ［ｋ］・ｅｘ１［ｋ］は手段１記載のフィードバック制御系の開ループゲイン係数でありｇ［ｋ］はｇ［ｋ］・ｅｘ１［ｋ］を浮動小数点表現したときのｇ［ｋ］・ｅｘ１［ｋ］の浮動小数点表現の仮数部でありｅｘ１［ｋ］はｇ［ｋ］・ｅｘ１［ｋ］を浮動小数点表現したときのｇ［ｋ］・ｅｘ１［ｋ］の浮動小数点表現の指数部でありｇ［ｋ］・ｅｘ１［ｋ］を変更することによって前記開ループゲインを正の実数倍することができる。
●「Ｉ以下の自然数ｉと整数ｋについてｃ［ｉ，ｋ］はほぼｃ［ｉ］・ｇ［ｋ］に等しい整数であり」としたがｃ［ｉ，ｋ］は乗算演算に使われるのでＬＳＩ内で乗算器を小さく高速にするためにｃ［ｉ，ｋ］を表現するビット長を小さくする場合もあるからである。
●「整数ｋについてｘ［ｋ＋１］≒Ａ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｂ・ｕ［ｋ］であり、整数ｋについてｖ［ｋ］≒Ｃ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｄ・ｕ［ｋ］であり、整数ｋについてｙ［ｋ＋１］≒Ｅ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｆ・ｖｘ［ｋ］であり、整数ｋについてｗ［ｋ］≒Ｇ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｈ・ｖｘ［ｋ］であり」としたが、ここで「＝」でなく「≒」を使ったのは計算結果が丸め誤差等を含んでいる場合もあるからである。
●整数ｒはｔ＝ｔｗ［０］のときのＳ（ｔ）の値でありいわゆる初期条件のようなものである。
●「ｔｗ［０］＜ｔ≦ｔｗ［Ｋ］であるｔの範囲によって表される期間においてＳ（ｔ）がΩに含まれないときに概ねＳ（ｔ）がΩ内の実数に近づくように整数κについてａ［κ］が設定され」としたがｔｗ［０］＜ｔ≦ｔｗ［Ｋ］の範囲のＳ（ｔ）に関与しないａ［κ］の決定方法は任意であるということである。全期間でなく一部の期間本発明を適用する場合もあるからである。
●「τ［０］＜ｔ≦ｔｗ［Ｋ］であるｔについて実質的にｗ１（ｔ）−ｗ２（ｔ）＝ｗ（ｔ）であり」としてτ［０］＜ｔ≦ｔｗ［Ｋ］以外の時点においてｗ（ｔ）に条件をつけていないが、全期間でなく一部の期間本発明を適用する場合もあるからである。
≪手段２≫
整数ｋについて｜ｅｘ０［ｋ＋１］−ｅｘ０［ｋ］｜≦１かつ｜ｅｘ１［ｋ＋１］−ｅｘ１［ｋ］｜≦１であり、
Ｅｘ（ｔ）≡Σ（０≦ｋ）・（ｈ（ｔ−ｔｗ［ｋ］）−ｈ（ｔ−ｔｗ［ｋ＋１］））／２＾（ｅｘ０［ｋ］＋ｅｘ１［ｋ］）であり、
ｔｗ［０］＜ｔ≦ｔｗ［Ｋ］であるｔの範囲によって表される期間においてＳ（ｔ）とＥｘ（ｔ）とを把握するためにＳ（ｔ）・Ｅｘ（ｔ）とａ・Ｅｘ（ｔ）とを記憶する装置を有する手段１記載のディジタルフィードバック制御装置。
≪手段２の説明≫
●整数ｋについてｘ［ｋ＋１］≒Ａ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｂ・ｕ［ｋ］でありｖ［ｋ］≒Ｃ・ｘ［ｋ］・２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）＋Ｄ・ｕ［ｋ］でありもし｜ｅｘ０［ｋ＋１］−ｅｘ０［ｋ］｜≦１であれば２＾（ｅｘ０［ｋ−１］−ｅｘ０［ｋ］）が２か１か１／２なので演算が楽であり多少とも処理の高速化に寄与する。また、整数ｋについてｙ［ｋ＋１］≒Ｅ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｆ・ｖｘ［ｋ］でありｗ［ｋ］≒Ｇ・ｙ［ｋ］・２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）＋Ｈ・ｖｘ［ｋ］でありもし｜ｅｘ０［ｋ＋１］−ｅｘ０［ｋ］｜≦１かつ｜ｅｘ１［ｋ＋１］−ｅｘ１［ｋ］｜≦１であれば２＾（ｅｘ０［ｋ−１］＋ｅｘ１［ｋ−１］−ｅｘ０［ｋ］−ｅｘ１［ｋ］）が４か２か１か１／２か１／４なので演算が楽であり多少とも処理の高速化に寄与する。
Ｓ（ｔ）を直接保存するよりもＳ（ｔ）・Ｅｘ（ｔ）とａ・Ｅｘ（ｔ）を保存するようにすれば整数ｋについてｗ［ｋ］の成分を直接その保存している場所に加算すればよくｅｘ０［ｋ］とｅｘ１［ｋ］が変化したときもその場所に保存されているデータを４倍か２倍か１／２倍か１／４倍かするだけなので処理が高速で単純になる。
≪手段３≫
Ｋｗは２以上の整数であり、
整数κについてａ［κ］≠ａ［κ＋１］ならばＫｗ以下の自然数ｎについてａ［κ＋ｎ］＝ａ［κ＋１］である手段１または手段２記載のディジタルフィードバック制御装置。
≪手段３の説明≫
●手段１記載の制御対象に対する手段１記載の駆動はアナログスイッチで構成されうるがアナログスイッチは短い期間だけ導通状態にしたり短い期間だけ切断状態にしたりすることが苦手である。そのためその場合には同一の電位を維持する期間はある程度長くしなければならずその時間長Ｋｗ・τをある程度長くする必要がある。
≪手段４≫
τ［０］＜ｔ≦ｔｗ［Ｋ］であるｔの範囲によって表される期間においてｗ１（ｔ）は実質的にＷか０の何れかでありｗ２（ｔ）は実質的にＷか０の何れかである手段１または手段２または手段３記載のディジタルフィードバック制御装置。
≪手段４の説明≫
●２つの電位を供給する１つの電源によって構成するためにはｗ１（ｔ）およびｗ２（ｔ）は０とＷのどちらかににならなければならない。２電位で手段１記載のディジタルフィードバック制御装置を構成すれば３電位で手段１記載のディジタルフィードバック制御装置を構成する場合より使用部品を減らすことができ無駄な電力消費を減らすことができる。
≪手段５≫
整数κについてａ［κ］＝１ならばａ［κ＋１］≠−１でありａ［κ］＝−１ならばａ［κ＋１］≠１である手段１または手段２または手段３または手段４記載のディジタルフィードバック制御装置。
≪手段５の説明≫
●瞬間的な電位変化はスイッチングノイズの影響を回避するためにできるだけ小さいほうが望ましい。整数κについて「ａ［κ］＝１かつａ[κ＋１］＝−１」または「ａ［κ］＝−１かつａ[κ＋１］＝１」であるようなκが存在すれば瞬間的な電位の変化の最大値は２・Ｗとなり、整数κについて「ａ［κ］＝１かつａ[κ＋１］＝−１」及び「ａ［κ］＝−１かつａ[κ＋１］＝１」であるようなκが存在しなければ瞬間的な電位の変化の最大値はＷとなる。よって、整数κについてａ［κ］＝１ならばａ［κ＋１］≠−１でありａ［κ］＝−１ならばａ［κ＋１］≠１であることが望ましい。
≪手段６≫
Ω＝［０，ａ）またはΩ＝（０，ａ］である手段１または手段２または手段３または手段４または手段５記載のディジタルフィードバック制御装置。
≪手段６の説明≫
●ｘが実数でありｙが正の実数でありΩ＝［ｘ，ｘ＋ｙ］でありｙ＜ａであるならばｘ＋ｙ＜Ｓ（ｔ）＜ｘ＋ａまたはｘ＋ｙ−ａ＜Ｓ（ｔ）＜ｘならばＳ（ｔ）にｗ［ｋ］  （ｋは整数）の何れかの成分が加算されるまで手段１記載の制御対象は無駄に駆動され続けてしまうのでΩ＝［ｘ，ｘ＋ｙ］は望ましくない。
ｘが実数でありｙが正の実数でありΩ＝［ｘ，ｘ＋ｙ）でありｙ＜ａであるならばｘ＋ｙ＜Ｓ（ｔ）＜ｘ＋ａまたはｘ＋ｙ−ａ＜Ｓ（ｔ）＜ｘならばＳ（ｔ）にｗ［ｋ］  （ｋは整数）の何れかの成分が加算されるまで手段１記載の制御対象は無駄に駆動され続けてしまうのでΩ＝［ｘ，ｘ＋ｙ）は望ましくない。
ｘが実数でありｙが正の実数でありΩ＝（ｘ，ｘ＋ｙ］でありｙ＜ａであるならばｘ＋ｙ＜Ｓ（ｔ）＜ｘ＋ａまたはｘ＋ｙ−ａ＜Ｓ（ｔ）＜ｘならばＳ（ｔ）にｗ［ｋ］  （ｋは整数）の何れかの成分が加算されるまで手段１記載の制御対象は無駄に駆動され続けてしまうのでΩ＝（ｘ，ｘ＋ｙ］は望ましくない。
ｘが実数でありｙが正の実数でありΩ＝（ｘ，ｘ＋ｙ）でありｙ＜ａであるならばｘ＋ｙ≦Ｓ（ｔ）≦ｘ＋ａまたはｘ＋ｙ−ａ≦Ｓ（ｔ）≦ｘならばＳ（ｔ）にｗ［ｋ］  （ｋは整数）の何れかの成分が加算されるまで手段１記載の制御対象は無駄に駆動され続けてしまうのでΩ＝（ｘ，ｘ＋ｙ）は望ましくない。
ｘが実数でありΩ＝（ｘ，ｘ＋ａ）であるならばＳ（ｔ）＝ｘまたはＳ（ｔ）＝ｘ＋ａであるならばＳ（ｔ）にｗ［ｋ］  （ｋは整数）の何れかの成分が加算されるまで手段１記載の制御対象は無駄に駆動され続けてしまうのでΩ＝（ｘ，ｘ＋ａ）は望ましくない。
ｘが実数でありΩ＝［ｘ，ｘ＋ａ］であるならばＳ（ｔ）＝ｘまたはＳ（ｔ）＝ｘ＋ａであるならばＳ（ｔ）にｗ［ｋ］  （ｋは整数）の何れかの成分が加算されるまで手段１記載の制御対象は駆動されずｗ［ｋ］  （ｋは整数）が手段１記載の制御対象の駆動に反映されにくくΩ＝［ｘ，ｘ＋ａ］は望ましくない。
Ωの長さがａより大きいならばいわゆる不感帯の様なものが生じ整数ｋについてｗ［ｋ］が手段１記載の制御対象の駆動に反映されにくくなるので望ましくない。従ってΩの区間の長さをａとしΩを半開区間にすることが望ましい。ｒによってΩの下限位置を指定できるのでΩ＝［０，ａ）またはΩ＝（０，ａ］としても一般性は失われない。
≪手段７≫
Ｐ＝１であり、
Ｑ＝０であり、
Ｍは自然数であり、
Ｎ＝１であり、
Ｉ＝Ｊ＝２＋Ｍであり、
Ａの第１行の成分はすべて０であり、
２以上Ｍ以下の整数ｍについてＡのｍ行ｍ−１列の成分は１であってＡの第ｍ行のｍ−１列以外の成分はすべて０であり、
Ｂの１行１列の成分は１であり、
Ｂの１行２列の成分は１であり、
Ｂの第１行以外の成分はすべて０であり、
Ｃの第１行の成分はすべて０であり、
Ｃの第２行の成分はすべて０であり、
３以上Ｉ以下の整数ｍについてＣのｍ行ｍ−２列の成分は１であってＣの第ｍ行のｍ行ｍ−２列以外の成分はすべて０であり、
Ｄの１行１列の成分は１であり、
Ｄの１行２列の成分は１であり、
Ｄの２行１列の成分は１であり、
Ｄの２行２列の成分は１であり、
３以上Ｉ以下の整数ｍについてＤの第ｍ行の成分はすべて０であり、
Ｅの１行１列の成分は１であり、
Ｆの１行１列の成分は１であり、
Ｆの１行１列以外の成分はすべて０であり、
Ｇの１行１列の成分は１であり、
Ｇの１行１列以外の成分はすべて０であり、
Ｈの第１行の成分はすべて０であり、
２以上Ｊ以下の整数ｍについてＨのｍ行ｍ列の成分は１であってＨの第ｍ行のｍ行ｍ列以外の成分はすべて０である手段１または手段２または手段３または手段４または手段５または手段６記載のディジタルフィードバック制御装置。
≪手段７の説明≫
●手段７によりディジタルＰＩＤ制御を行う制御器が構成される。
●Ｍ＝４とした場合のＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈの各行列を示す。
Ａ：
┌                  ┐
│  ０  ０  ０  ０  │
│  １  ０  ０  ０  │
│  ０  １  ０  ０  │
│  ０  ０  １  ０  │
└                  ┘
Ｂ：
┌          ┐
│  １  １  │
│  ０  ０  │
│  ０  ０  │
│  ０  ０  │
└          ┘
Ｃ：
┌                  ┐
│  ０  ０  ０  ０  │
│  ０  ０  ０  ０  │
│  １  ０  ０  ０  │
│  ０  １  ０  ０  │
│  ０  ０  １  ０  │
│  ０  ０  ０  １  │
└                  ┘
Ｄ：
┌          ┐
│  １  １  │
│  １  １  │
│  ０  ０  │
│  ０  ０  │
│  ０  ０  │
│  ０  ０  │
└          ┘
Ｅ：
┌      ┐
│  １  │
└      ┘
Ｆ：
┌                          ┐
│  １  ０  ０  ０  ０  ０  │
└                          ┘
Ｇ：
┌      ┐
│  １  │
│  ０  │
│  ０  │
│  ０  │
│  ０  │
│  ０  │
└      ┘
Ｈ：
┌                          ┐
│  ０  ０  ０  ０  ０  ０  │
│  ０  １  ０  ０  ０  ０  │
│  ０  ０  １  ０  ０  ０  │
│  ０  ０  ０  １  ０  ０  │
│  ０  ０  ０  ０  １  ０  │
│  ０  ０  ０  ０  ０  １  │
└                          ┘
≪手段８≫
Ｑ＝０であり、
Ｉ＝Ｊであり、
Ｅ，Ｆ，Ｇはそれぞれ零行列であり、
Ｈは単位行列であり、
整数ｋについてｅｘ１［ｋ］＝０でありｇ［ｋ］＝１であり、
Ｉ以下の自然数ｉについてｃ［ｉ］＝１であり、
Ｉ以下の自然数ｉと整数ｋについてｃ［ｉ，ｋ］＝１であり、
整数ｋについてｖ［ｋ］＝ｖｘ［ｋ］＝ｗ［ｋ］である手段１または手段２または手段３または手段４または手段５または手段６記載のディジタルフィードバック制御装置。
≪手段８の説明≫
●手段８は開ループゲイン係数による開ループゲインの調整手段がないかまたは開ループゲイン係数による開ループゲインの調整手段があっても前記調整手段を使用していない期間の制御器である。
≪課題１が解決される理由≫
課題１は手段１によって解決されるので手段１によって課題１が解決される理由を説明する。
整数ｋについて手段１記載の制御偏差信号の信号値ｅ（ｔ［ｋ］）の量子化値が浮動小数点表現（ｅ［ｋ］，ｅｘ０［ｋ］）によってｅ［ｋ］・２＾ｅｘ０［ｋ］と表されるものとしているので手段１によって課題１は解決される。
≪課題２が解決される理由≫
課題２は手段１によって解決されるので手段１によって課題２が解決される理由を説明する。
整数ｋについてｇ［ｋ］・２＾ｅｘ１［ｋ］が手段１記載のフィーバック制御系の開ループゲイン係数でありｇ［ｋ］を前記開ループゲイン係数の浮動小数点表現の仮数部としｅｘ１［ｋ］を前記開ループゲイン係数の浮動小数点表現の指数部として前記開ループゲイン係数が浮動小数点表現（ｇ［ｋ］，ｅｘ１［ｋ］）によって表されるので手段１によって課題２は解決される。
≪課題３が解決される理由≫
課題３は手段１によって解決されるので手段１によって課題３が解決される理由を説明する。
手段１記載の第１の入力端子と手段１記載の第２の入力端子の間には電圧−Ｗ  ［Ｖ］か電圧０  ［Ｖ］か電圧Ｗ  ［Ｖ］かの何れかが加えられるだけなので手段１によって課題３は解決される。
≪課題４が解決される理由≫
課題４は手段４によって解決されるので手段４によって課題４が解決される理由を説明する。
手段１記載の第１の入力端子の電位は０  ［Ｖ］かＷ  「Ｖ］の何れかであり手段１記載の第２の入力端子の電位は０  ［Ｖ］かＷ  「Ｖ］の何れかであり手段４は２電位しか必要とせず手段４によって課題４は解決される。
≪課題５が解決される理由≫
課題５は手段１によって解決されるので手段１によって課題５が解決される理由を説明する。
手段１記載の制御対象を駆動すべき駆動力の量はＳ（ｔ）に定期的に蓄積されるが前記制御対象を駆動する場合には前記制御対象を駆動する駆動力に対応する量がＳ（ｔ）から差し引かれる。よって手段１によって課題５は解決される。
【発明の効果】
【０００５】
本発明のディジタルフィードバック制御装置の効果は以下のとおりである。
≪効果１≫
本発明においてはディジタル制御器における信号処理が浮動小数点表現のディジタル制御偏差信号の仮数部によって行われ開ループゲインの調整が浮動小数点表現の開ループゲイン係数の仮数部によって行われるのでディジタル制御器内の状態変数や乗算器等演算器のビット数も小さくできる。よって制御器自身も小さくできる。
≪効果２≫
本発明は制御対象に正方向または負方向に電源電圧に近い電圧を加えるかまたは全く電圧を加えないかによって制御対象を駆動するので簡単なスイッチング回路によって実現でき駆動回路自身による電力消費も少ない。
≪効果３≫
本発明において制御偏差信号からディジタル制御偏差信号を作成する回路を２電位で構成するようにすることによりディジタル制御装置全体を１電源２電位で構成することができる。
よって本発明は１電位減らした分だけ電力損失がなく作成する際の構成部品もその分少ない。
≪効果４≫
本発明においてディジタル制御操作信号から制御操作信号が作成されるときにノイズシェーピングが行われるのでそのときに前記制御操作信号に含まれてしまう量子化誤差が大幅に制御帯域から除去される。また、本発明において前記ノイズシェーピングは前記制御操作信号に通常付加される細くて大きいパルス状の電圧の駆動範囲からの超過がフィードバック制御系に与える影響を軽減する。
【発明を実施するための最良の形態】
【０００６】
以下、図を使って発明を実施するための１形態について説明する。
以下、簡単のためにハイレベルは電位５  ［Ｖ］としローレベルは電位０  ［Ｖ］とし、Ｔは０．００００５  ［ｓ］〜０．００００１  ［ｓ］の時間長を表し、τ＝Ｔ／２５６であり、τｄは０．０００００００１〜０．０００００００２  ［ｓ］の時間長を表す。
本形態は、フィードバック制御系において前記フィードバック制御系に関する制御偏差を表す制御偏差信号をディジタル化して浮動小数点表現のディジタル制御偏差信号を作成し前記ディジタル制御偏差信号をディジタル制御器で処理して浮動小数点表現のディジタル制御操作信号を作成し浮動小数点表現の前記ディジタル制御操作信号をアナログ化して制御操作信号を作成し前記制御操作信号により前記フィードバック制御系に関する制御対象を駆動し前記フィードバック制御系に関する制御を行うディジタルフィードバック制御装置である。
具体的には、本形態はＣＤやＤＶＤ等光ディスクの録再プレーヤのフォーカスサーボ等に使用される。
ＴＰは前記フィードバック制御系が安定である時点であり、ｔはＴＰからの経過時間を表す実数の変数である。
図１は本発明のディジタルフィードバック制御装置の構成図である。
図１は前記フィードバック制御系の全体像を表す。
１００は８ビットディジタル信号入力端子と２ビットディジタル信号入力端子と１ビットディジタル信号入力端子と第１のクロック信号入力端子と第２のクロック信号入力端子と第３のクロック信号入力端子と第４のクロック信号入力端子と第１の１ビットディジタル信号出力端子と第２の１ビットディジタル信号出力端子を有する駆動信号発生器である。
１１０は第１のアナログ信号入力端子と第２のアナログ信号入力端子とクロック信号入力端子と８ビットディジタル信号出力端子を有するＡ／Ｄ変換器である。
１２０は８ビットディジタル信号入力端子とクロック信号入力端子と８ビットディジタル信号出力端子と２ビットディジタル信号出力端子と１ビットディジタル信号出力端子と第１のクロック信号出力端子と第２のクロック信号出力端子と第３のクロック信号出力端子を有する前記ディジタル制御器である。
１２０はマイクロプロセッサで構成されていて内部に記憶されているプログラムによって動作する。
１３０は第１のアナログ信号入力端子と第２のアナログ信号入力端子と第１のアナログ信号出力端子と第２のアナログ信号出力端子を有する前記制御対象である。
１４０は第１の電極と第２の電極を有するコンデンサである。
１５１は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき１５１内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき１５１内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチである。
１５２は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき１５２内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき１５２内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチである。
１５３は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき１５３内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき１５３内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチである。
１５４は第１のアナログ信号端子と第２のアナログ信号端子とクロック信号入力端子を有し前記クロック信号入力端子がハイレベルのとき１５４内部で前記第１のアナログ信号端子と前記第２のアナログ信号端子のみが接続し前記クロック信号入力端子がローレベルのとき１５４内部で前記第１のアナログ信号端子及び前記第２のアナログ信号端子がどこにも接続しないアナログスイッチである。
１６１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになるインバータゲートである。
１６２は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルになり前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルになるインバータゲートである。
ＣＫはクロック信号であり１１０の前記クロック信号入力端子と１２０の前記クロック信号入力端子と１００の前記第４のクロック信号入力端子に入力されている。
１１０の前記８ビットディジタル信号出力端子と１２０の前記８ビットディジタル信号入力端子が接続されていてＤＥは１１０の前記８ビットディジタル信号出力端子上の信号であり、
１２０の前記８ビットディジタル信号出力端子と１００の前記８ビットディジタル信号入力端子が接続されていてＤＡＴＡは１２０の前記８ビットディジタル信号出力端子上の信号であり、
１２０の前記２ビットディジタル信号出力端子と１００の前記２ビットディジタル信号入力端子が接続されていてＳＡは１２０の前記２ビットディジタル信号出力端子上の信号であり、
１２０の前記１ビットディジタル信号出力端子と１００の前記１ビットディジタル信号入力端子が接続されていてＳＢは１２０の前記１ビットディジタル信号出力端子上の信号であり、
１２０の前記第１のクロック信号出力端子と１００の前記第１のクロック信号入力端子が接続されていてＣＫ０は１２０の前記第１のクロック信号出力端子上の信号であり、
１２０の前記第２のクロック信号出力端子と１００の前記第２のクロック信号入力端子が接続されていてＣＫ１は１２０の前記第２のクロック信号出力端子上の信号であり、
１２０の前記第３のクロック信号出力端子と１００の前記第３のクロック信号入力端子が接続されていてＣＫ２は１２０の前記第３のクロック信号出力端子上の信号であり、
１００の前記第１の１ビットディジタル信号出力端子と１５１の前記クロック信号入力端子と１６１の前記１ビットディジタル信号入力端子が接続されていてＷＬは１００の前記第１の１ビットディジタル信号出力端子上の信号であり、
１００の前記第２の１ビットディジタル信号出力端子と１５３の前記クロック信号入力端子と１６２の前記１ビットディジタル信号入力端子が接続されていてＷＲは１００の前記第２の１ビットディジタル信号出力端子上の信号であり、
１６１の前記１ビットディジタル信号出力端子と１５２の前記クロック信号入力端子が接続されていて、
１６２の前記１ビットディジタル信号出力端子と１５４の前記クロック信号入力端子が接続されていて、
１５１の前記第２のアナログ信号端子と１５３の前記第２のアナログ信号端子の電位が５［Ｖ］であり、
１５２の前記第１のアナログ信号端子と１５４の前記第１のアナログ信号端子の電位が０［Ｖ］であり、
１５１の前記第１のアナログ信号端子と１５２の前記第２のアナログ信号端子と１３０の前記第１のアナログ信号入力端子と１４０の前記第１の電極が接続されていて、
１５３の前記第１のアナログ信号端子と１５４の前記第２のアナログ信号端子と１３０の前記第２のアナログ信号入力端子と１４０の前記第２の電極が接続されていて、
１３０の前記第１のアナログ信号出力端子と１１０の前記第１のアナログ信号入力端子が接続されていてＥＡは１３０の前記第１のアナログ信号出力端子上の信号であり、
１３０の前記第２のアナログ信号出力端子と１１０の前記第２のアナログ信号入力端子が接続されていてＥＢは１３０の前記第２のアナログ信号出力端子上の信号である。
ＥＡ−ＥＢは前記制御偏差信号であり、ＤＥは浮動小数点表現の前記ディジタル制御偏差信号であり、前記ディジタル制御操作信号はＤＡＴＡを通じて１２０から１００に送られ、ＷＬ−ＷＲは前記制御操作信号である。
１５１と１５２が同時に導通状態になると電位５  ［Ｖ］から電位０  ［Ｖ］に過大な電流が流れ大きな電力が無駄に消費されるので１５１と１５２が確実に同時には導通状態にならないように１５１と１５２が瞬間的に同時に切断状態になるようになっている。また、１５３と１５４が同時に導通状態になると電位５  ［Ｖ］から電位０  ［Ｖ］に過大な電流が流れ大きな電力が無駄に消費されるので１５３と１５４が確実に同時には導通状態にならないように１５３と１５４が瞬間的に同時に切断状態になるようになっている。１５１と１５２が同時に切断状態になったとき１３０に存在するインダクタンス成分により１３０の前記第１のアナログ信号入力端子の電位の絶対値が非常に大きくなる可能性があるがこれを防ぐために１４０が配置されている。同様に、１５３と１５４が同時に切断状態になったとき１３０に存在するインダクタンス成分により１３０の前記第２のアナログ信号入力端子の電位の絶対値が非常に大きくなる可能性があるがこれを防ぐために１４０が配置されている。１３０の前記第１のアナログ信号入力端子の電位の絶対値及び１３０の前記第２のアナログ信号入力端子の電位の絶対値が大きくなりすぎないように１４０の容量を大きくなければならずまた１４０が大きすぎると１４０による電力消費が大きくなるので１４０の容量をこの電力消費が十分に小さくなるように小さくなければならない。
図２は本発明を適用したディジタルフィードバック制御装置駆動信号発生器１００の構成図である。
２００は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と第１の１ビットディジタル信号出力端子と第２の１ビットディジタル信号出力端子と第３の１ビットディジタル信号出力端子と第４の１ビットディジタル信号出力端子とクロック信号入力端子を有する駆動パルス幅調整器である。
２１０は第１の２４ビットディジタル信号入力端子と第２の２４ビットディジタル信号入力端子と第３の２４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子と第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子を有し前記第１の１ビットディジタル信号入力端子がローレベルであり前記第２の１ビットディジタル信号入力端子がローレベルであるとき前記２４ビットディジタル信号出力端子上の信号が前記第１の２４ビットディジタル信号入力端子上の信号になり前記第１の１ビットディジタル信号入力端子がハイレベルであり前記第２の１ビットディジタル信号入力端子がローレベルであるとき前記２４ビットディジタル信号出力端子上の信号が前記第２の２４ビットディジタル信号入力端子上の信号になり前記第１の１ビットディジタル信号入力端子がハイレベルであり前記第２の１ビットディジタル信号入力端子がハイレベルであるとき前記２４ビットディジタル信号出力端子上の信号が前記第３の２４ビットディジタル信号入力端子上の信号になる２４ビット３−１セレクタである。
２２０は２４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子と１ビットディジタル信号入力端子を有し前記１ビットディジタル信号入力端子がローレベルのとき前記２４ビットディジタル信号出力端子上の信号の信号値が「０」であり前記１ビットディジタル信号入力端子がハイレベルのとき前記２４ビットディジタル信号出力端子上の信号が前記２４ビットディジタル信号入力端子上の信号になる２４ビットディジタルデータ供給器である。
２３０は２４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子と２ビットディジタル信号入力端子を有し前記２ビットディジタル信号入力端子上の信号の信号値が「０」であるとき前記２４ビットディジタル信号出力端子上の信号が前記２４ビットディジタル信号入力端子上の信号になり前記２ビットディジタル信号入力端子上の信号の信号値が「１」であるとき前記２４ビットディジタル信号出力端子上の信号の信号値が前記２４ビットディジタル信号入力端子上の信号の信号値の２倍になり前記２ビットディジタル信号入力端子上の信号の信号値が「−１」であるとき前記２４ビットディジタル信号出力端子上の信号の信号値が前記２４ビットディジタル信号入力端子上の信号の信号値をｘとした場合ｘが偶数であるならばｘ／２でありｘが奇数であるならば（ｘ−１）／２であるビットシフト器である。
２４０は２ビットディジタル信号入力端子と４ビットディジタル信号出力端子を有し前記４ビットディジタル信号出力端子上の信号は前記２ビットディジタル信号入力端子上の信号を符号を維持して同じ整数を表すように４ビットに拡張した信号であるデータ語長拡張器である。
２５０は４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子を有し前記２４ビットディジタル信号出力端子上の信号の信号値は前記４ビットディジタル信号入力端子上の信号の信号値が符号無としてｎであるならば２＾ｎである４−１６デコーダである。
２６１は８ビットディジタル信号入力端子と８ビットディジタル信号出力端子とクロック信号入力端子を有し８ビットディジタルデータを保存していて前記８ビットディジタル信号出力端子に前記８ビットディジタルデータをτｄで表される時間長遅れて出力し前記クロック信号入力端子がローレベルからハイレベルになった時点に前記８ビットディジタルデータが前記８ビットディジタル信号入力端子上の信号の信号値に更新されるレジスタである。
２６２は８ビットディジタル信号入力端子と８ビットディジタル信号出力端子とクロック信号入力端子を有し８ビットディジタルデータを保存していて前記８ビットディジタル信号出力端子に前記８ビットディジタルデータをτｄで表される時間長遅れて出力し前記クロック信号入力端子がローレベルからハイレベルになった時点に前記８ビットディジタルデータが前記８ビットディジタル信号入力端子上の信号の信号値に更新されるレジスタである。
２６３は８ビットディジタル信号入力端子と８ビットディジタル信号出力端子とクロック信号入力端子を有し８ビットディジタルデータを保存していて前記８ビットディジタル信号出力端子に前記８ビットディジタルデータをτｄで表される時間長遅れて出力し前記クロック信号入力端子がローレベルからハイレベルになった時点に前記８ビットディジタルデータが前記８ビットディジタル信号入力端子上の信号の信号値に更新されるレジスタである。
２６４は４ビットディジタル信号入力端子と４ビットディジタル信号出力端子とクロック信号入力端子を有し４ビットディジタルデータを保存していて前記４ビットディジタル信号出力端子に前記４ビットディジタルデータをτｄで表される時間長遅れて出力し前記クロック信号入力端子がローレベルからハイレベルになった時点に前記４ビットディジタルデータが前記４ビットディジタル信号入力端子上の信号の信号値に更新されるレジスタである。
２６５は２４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子とクロック信号入力端子を有し２４ビットディジタルデータを保存していて前記２４ビットディジタル信号出力端子に前記２４ビットディジタルデータをτｄで表される時間長遅れて出力し前記クロック信号入力端子がローレベルからハイレベルになった時点に前記２４ビットディジタルデータが前記２４ビットディジタル信号入力端子上の信号の信号値に更新されるレジスタである。
２７１は第１の２４ビットディジタル信号入力端子と第２の２４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子を有し前記２４ビットディジタル信号出力端子上の信号の信号値は前記第１の２４ビットディジタル信号入力端子上の信号の信号値と前記第２の２４ビットディジタル信号入力端子上の信号の信号値の和である２４ビット加算器である。
２７２は第１の２４ビットディジタル信号入力端子と第２の２４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子を有し前記２４ビットディジタル信号出力端子上の信号の信号値は前記第１の２４ビットディジタル信号入力端子上の信号の信号値と前記第２の２４ビットディジタル信号入力端子上の信号の信号値の和である２４ビット加算器である。
２７３は第１の４ビットディジタル信号入力端子と第２の４ビットディジタル信号入力端子と４ビットディジタル信号出力端子を有し前記４ビットディジタル信号出力端子上の信号の信号値は前記第１の４ビットディジタル信号入力端子上の信号の信号値と前記第２の４ビットディジタル信号入力端子上の信号の信号値の和である４ビット加算器である。
２８１は第１の２４ビットディジタル信号入力端子と第２の２４ビットディジタル信号入力端子と２４ビットディジタル信号出力端子を有し前記２４ビットディジタル信号出力端子上の信号の信号値は前記第２の２４ビットディジタル信号入力端子上の信号の信号値から前記第１の２４ビットディジタル信号入力端子上の信号の信号値を引いたものである２４ビット減算器である。
２６１の前記８ビットディジタル信号入力端子と２６２の前記８ビットディジタル信号入力端子と２６３の前記８ビットディジタル信号入力端子にＤＡＴＡが入力されていて、
２６１の前記クロック信号入力端子にＣＫ０が入力されていて、
２６２の前記クロック信号入力端子にＣＫ１が入力されていて、
２６３の前記クロック信号入力端子にＣＫ２が入力されていて、
２２０の前記１ビットディジタル信号入力端子にＳＢが入力されていて、
２４０の前記２ビットディジタル信号入力端子と２３０の前記２ビットディジタル信号入力端子にＳＡが入力されていて、
２００の前記クロック信号入力端子と２６４の前記クロック信号入力端子と２６５の前記クロック信号入力端子にＣＫが入力されていて、
２６１の前記８ビットディジタル信号出力端子と２２０の前記２４ビットディジタル信号入力端子のうち下位８ビットの信号入力端子が接続されていて、
２６２の前記８ビットディジタル信号出力端子と２２０の前記２４ビットディジタル信号入力端子のうち中位８ビットの信号入力端子が接続されていて、
２６３の前記８ビットディジタル信号出力端子と２２０の前記２４ビットディジタル信号入力端子のうち上位８ビットの信号入力端子が接続されていて、
２２０の前記２４ビットディジタル信号出力端子と２７１の前記第１の２４ビットディジタル信号出力端子が接続されていて、
２６５の前記２４ビットディジタル信号出力端子と２７１の前記第２の２４ビットディジタル信号入力端子が接続されていて、
２７１の前記２４ビットディジタル信号出力端子と２７２の前記第２の２４ビットディジタル信号入力端子と２８１の前記第２の２４ビットディジタル信号入力端子と２１０の前記第２の２４ビットディジタル信号入力端子が接続されていて、
２５０の前記２４ビットディジタル信号出力端子と２７２の前記第１の２４ビットディジタル信号入力端子と２８１の前記第１の２４ビットディジタル信号入力端子が接続されていて、
２７２の前記２４ビットディジタル信号出力端子と２１０の前記第３の２４ビットディジタル信号入力端子が接続されていて、
２８１の前記２４ビットディジタル信号出力端子と２１０の前記第１の２４ビットディジタル信号入力端子が接続されていて、
２１０の前記２４ビットディジタル信号出力端子と２３０の前記２４ビットディジタル信号入力端子が接続されていて、
２３０の前記２４ビットディジタル信号出力端子と２６５の前記２４ビットディジタル信号入力端子が接続されていて、
２８１の前記２４ビットディジタル信号出力端子の最上位ビットの信号出力端子が２００の前記第１の１ビットディジタル信号入力端子が接続されていてＶＬは２８１の前記２４ビットディジタル信号出力端子のうち最上位１ビットの信号出力端子上の信号であり、
２７１の前記２４ビットディジタル信号出力端子の最上位ビットの信号出力端子が２００の前記第２の１ビットディジタル信号入力端子が接続されていてＶＲは２７１の前記２４ビットディジタル信号出力端子のうち最上位１ビットの信号出力端子上の信号であり、
２４０の前記４ビットディジタル信号出力端子と２７３の前記第１の４ビットディジタル信号入力端子が接続されていて、
２６４の前記４ビットディジタル信号出力端子と２５０の前記４ビットディジタル信号入力端子と２７３の前記第２の４ビットディジタル信号入力端子が接続されていて、
２７３の前記４ビットディジタル信号出力端子と２６４の前記４ビットディジタル信号入力端子が接続されていて、
２００の前記第４の１ビットディジタル信号入力端子と２１０の前記第２の１ビットディジタル信号入力端子が接続されていて、
２００の前記第３の１ビットディジタル信号入力端子と２１０の前記第１の１ビットディジタル信号入力端子が接続されていて、
ＷＬは２００の前記第１の１ビットディジタル信号出力端子上の信号であり、
ＷＲは２００の前記第２の１ビットディジタル信号出力端子上の信号であり、
ＳＬは２００の前記第３の１ビットディジタル信号出力端子上の信号であり、
ＳＲは２００の前記第４の１ビットディジタル信号出力端子上の信号である。
図３は本発明を適用したディジタルフィードバック制御装置駆動信号発生器駆動パルス幅調整器２００の構成図である。
３０１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子とクロック信号入力端子と２ビットディジタル信号出力端子を有し２ビットディジタルデータを保存し前記２ビットディジタル信号出力端子に前記２ビットディジタルデータをτｄで表される時間長遅れて出力し前記第１の１ビットディジタル信号入力端子がハイレベルであって前記第２の１ビットディジタル信号入力端子がローレベルのとき前記クロック信号入力端子がローレベルからハイレベルになった時点に前記２ビットディジタルデータが１増加し前記第２の１ビットディジタル信号入力端子がハイレベルのとき前記クロック信号入力端子がローレベルからハイレベルになった時点に前記２ビットディジタルデータが「０」になる２ビットカウンタである。
３０２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子とクロック信号入力端子と２ビットディジタル信号出力端子を有し２ビットディジタルデータを保存し前記２ビットディジタル信号出力端子に前記２ビットディジタルデータをτｄで表される時間長遅れて出力し前記第１の１ビットディジタル信号入力端子がハイレベルであって前記第２の１ビットディジタル信号入力端子がローレベルのとき前記クロック信号入力端子がローレベルからハイレベルになった時点に前記２ビットディジタルデータが１増加し前記第２の１ビットディジタル信号入力端子がハイレベルのとき前記クロック信号入力端子がローレベルからハイレベルになった時点に前記２ビットディジタルデータが「０」になる２ビットカウンタである。
３１１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と第３の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第３の１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子上の信号が前記第２の１ビットディジタル信号入力端子上の信号になり前記第３の１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子上の信号が前記第１の１ビットディジタル信号入力端子上の信号になる１ビット２−１セレクタである。
３１２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と第３の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第３の１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子上の信号が前記第２の１ビットディジタル信号入力端子上の信号になり前記第３の１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子上の信号が前記第１の１ビットディジタル信号入力端子上の信号になる１ビット２−１セレクタである。
３２１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子とクロック信号入力端子を有し１ビットディジタルデータを保存していて前記１ビットディジタル信号出力端子に前記１ビットディジタルデータをτｄで表される時間長遅れて出力し前記クロック信号入力端子がローレベルからハイレベルになった時点に前記１ビットディジタルデータが前記１ビットディジタル信号入力端子上の信号の信号値に更新されるレジスタである。
３２２は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子とクロック信号入力端子を有し１ビットディジタルデータを保存していて前記１ビットディジタル信号出力端子に前記１ビットディジタルデータをτｄで表される時間長遅れて出力し前記クロック信号入力端子がローレベルからハイレベルになった時点に前記１ビットディジタルデータが前記１ビットディジタル信号入力端子上の信号の信号値に更新されるレジスタである。
３３１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子がローレベルであって前記第２の１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子がハイレベルであって前記第２の１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルである排他的論理和ゲートである。
３３２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子がローレベルであって前記第２の１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子がハイレベルであって前記第２の１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルである排他的論理和ゲートである。
３４１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＡＮＤゲートである。
３４２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＡＮＤゲートである。
３４３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＡＮＤゲートである。
３４４は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＡＮＤゲートである。
３４５は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＡＮＤゲートである。
３５１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がローレベルであるＡＮＤゲートである。
３５２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がローレベルであるＡＮＤゲートである。
３５３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がローレベルであるＡＮＤゲートである。
３５４は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にハイレベルのときに前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がローレベルのときに前記１ビットディジタル信号出力端子がローレベルであるＡＮＤゲートである。
３６１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６３は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６４は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６５は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６６は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６７は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６８は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３６９は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がローレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がハイレベルであるＮＯＲゲートである。
３７１は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がローレベルであるＯＲゲートである。
３７２は第１の１ビットディジタル信号入力端子と第２の１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記第１の１ビットディジタル信号入力端子または前記第２の１ビットディジタル信号入力端子がハイレベルのときに前記１ビットディジタル信号出力端子がハイレベルであり前記第１の１ビットディジタル信号入力端子と前記第２の１ビットディジタル信号入力端子が共にローレベルのときに前記１ビットディジタル信号出力端子がローレベルであるＯＲゲートである。
３８１は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルであり前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルであるインバータゲートである。
３８２は１ビットディジタル信号入力端子と１ビットディジタル信号出力端子を有し前記１ビットディジタル信号入力端子がローレベルのとき前記１ビットディジタル信号出力端子がハイレベルであり前記１ビットディジタル信号入力端子がハイレベルのとき前記１ビットディジタル信号出力端子がローレベルであるインバータゲートである。
３６１の前記第１の１ビットディジタル信号入力端子と３４２の前記第１の１ビットディジタル信号入力端子と３４４の前記第２の１ビットディジタル信号入力端子にＶＬが入力されていて、
３６１の前記第２の１ビットディジタル信号入力端子と３４２の前記第２の１ビットディジタル信号入力端子と３７１の前記第２の１ビットディジタル信号入力端子にＶＲが入力されていて、
３２１の前記クロック信号入力端子と３２２の前記クロック信号入力端子と３０２の前記クロック信号入力端子と３０１の前記クロック信号入力端子にＣＫが入力されていて、
ＷＬは３６４の前記１ビットディジタル信号出力端子上の信号でありＷＲは３５２の前記１ビットディジタル信号出力端子上の信号であり、ＳＬは３１１の前記１ビットディジタル信号出力端子上の信号であり、ＳＲは３１２の前記１ビットディジタル信号出力端子上の信号である。
３６１の前記１ビットディジタル信号出力端子と３４３の前記第１の１ビットディジタル信号入力端子が接続されていて、
３４１の前記１ビットディジタル信号出力端子と３４３の前記第２の１ビットディジタル信号入力端子と３７１の前記第１の１ビットディジタル信号入力端子が接続されていて、
３６２の前記１ビットディジタル信号出力端子と３６３の前記第１の１ビットディジタル信号入力端子と３４４の前記第１の１ビットディジタル信号入力端子が接続されていて、
３４２の前記１ビットディジタル信号出力端子と３６３の前記第２の１ビットディジタル信号入力端子が接続されていて、
３４４の前記１ビットディジタル信号出力端子と３５１の前記第１の１ビットディジタル信号入力端子が接続されていて、
３７１の前記１ビットディジタル信号出力端子と３５１の前記第２の１ビットディジタル信号入力端子が接続されていて、
３２１の前記１ビットディジタル信号出力端子と３４１の前記第１の１ビットディジタル信号入力端子と３６２の前記第２の１ビットディジタル信号入力端子と３１１の前記第１の１ビットディジタル信号入力端子と３３１の前記第１の１ビットディジタル信号入力端子と３６４の前記第１の１ビットディジタル信号入力端子と３５２の前記第１の１ビットディジタル信号入力端子が接続されていて、
３２２の前記１ビットディジタル信号出力端子と３４１の前記第２の１ビットディジタル信号入力端子と３６２の前記第１の１ビットディジタル信号入力端子と３１２の前記第１の１ビットディジタル信号入力端子と３３２の前記第１の１ビットディジタル信号入力端子と３６４の前記第２の１ビットディジタル信号入力端子と３５２の前記第２の１ビットディジタル信号入力端子が接続されていて、
３４３の前記１ビットディジタル信号出力端子と３１１の前記第２の１ビットディジタル信号入力端子が接続されていて、
３６３の前記１ビットディジタル信号出力端子と３１２の前記第２の１ビットディジタル信号入力端子が接続されていて、
３１１の前記１ビットディジタル信号出力端子と３２１の前記１ビットディジタル信号入力端子と３３１の前記第２の１ビットディジタル信号入力端子が接続されていて、
３１２の前記１ビットディジタル信号出力端子と３２２の前記１ビットディジタル信号入力端子と３３２の前記第２の１ビットディジタル信号入力端子が接続されていて、
３３１の前記１ビットディジタル信号出力端子と３７２の前記第１の１ビットディジタル信号入力端子が接続されていて、
３３２の前記１ビットディジタル信号出力端子と３７２の前記第２の１ビットディジタル信号入力端子が接続されていて、
３６９の前記１ビットディジタル信号出力端子と３１１の前記第３の１ビットディジタル信号入力端子と３１２の前記第３の１ビットディジタル信号入力端子が接続されていて、
３７２の前記１ビットディジタル信号出力端子と３０２の前記第２の１ビットディジタル信号入力端子と３０１の前記第２の１ビットディジタル信号入力端子が接続されていて、
３５１の前記１ビットディジタル信号出力端子と３４５の前記第１の１ビットディジタル信号入力端子が接続されていて、
３５４の前記１ビットディジタル信号出力端子と３０２の前記第１の１ビットディジタル信号入力端子が接続されていて、
３８１の前記１ビットディジタル信号出力端子と３０１の前記第１の１ビットディジタル信号入力端子と３６９の前記第２の１ビットディジタル信号入力端子と３６６の前記第２の１ビットディジタル信号入力端子が接続されていて、
３０２の前記２ビットディジタル信号出力端子のうち下位１ビットの信号端子と３６５の前記第１の１ビットディジタル信号入力端子と３５３の前記第１の１ビットディジタル信号入力端子が接続されていて、
３０２の前記２ビットディジタル信号出力端子のうち上位１ビットの信号端子と３６５の前記第２の１ビットディジタル信号入力端子と３５３の前記第２の１ビットディジタル信号入力端子が接続されていて、
３０１の前記２ビットディジタル信号出力端子のうち上位１ビットの信号端子と３８１の前記１ビットディジタル信号入力端子が接続されていて、
３６５の前記１ビットディジタル信号出力端子と３４５の前記第２の１ビットディジタル信号入力端子と３６７の前記第２の１ビットディジタル信号入力端子と３８２の前記１ビットディジタル信号入力端子が接続されていて、
３５３の前記１ビットディジタル信号出力端子と３６８の前記第１の１ビットディジタル信号入力端子と３６７の前記第１の１ビットディジタル信号入力端子が接続されていて、
３８２の前記１ビットディジタル信号出力端子と３６６の前記第１の１ビットディジタル信号入力端子が接続されていて、
３６６の前記１ビットディジタル信号出力端子と３６８の前記第２の１ビットディジタル信号入力端子が接続されていて、
３４５の前記１ビットディジタル信号出力端子と３５４の前記第１の１ビットディジタル信号入力端子が接続されていて、
３６８の前記１ビットディジタル信号出力端子と３５４の前記第２の１ビットディジタル信号入力端子が接続されていて、
３６７の前記１ビットディジタル信号出力端子と３６９の前記第１の１ビットディジタル信号入力端子が接続されている。
図４は本発明を適用したディジタルフィードバック制御装置駆動信号発生器駆動パルス幅調整器２００の動作のフローチャート図である。
２６５に保存される前記２４ビットディジタルデータがｔの実数値関数ｍａｎ（ｔ）で表されるものとし２６４に保存される前記４ビットディジタルデータがｔの実数値関数ｅｘｘ（ｔ）で表されるものとする。
なおａ＝２＾１５である。
κに最初にセットされる整数は前記ディジタルフィードバック制御装置が前記フィードバック系の制御を掛ける動作を開始する時点に依存して定まる。
Ｃ０は３０１に保存されている前記２ビットディジタルデータであり０，１，２の何れかであり、Ｃ１は３０２に保存されている前記２ビットディジタルデータであり、０，１，２，３の何れかであり、整数κについてρ［κ］≡ｍａｎ（κ・τ）／２＾ｅｘｘ（κ・τ）でありρ［κ］の大小判定をするときはｔ＝κ・τの時点でありｔ＜κ・τのときにはｔ＝κ・τになるまで処理が待機状態になる。整数κについてａ［κ］には−１，０，１の何れかが設定されるが、ａ［κ］に−１が設定されたときにはｔ＝κ・τ＋τｄの時点からｔ＝（κ＋１）・τ＋τｄの時点までの期間ＷＬがローレベルになりＷＲがハイレベルになりｍａｎ（ｔ）がｔ＝κ・τの時点において２＾ｅｘｘ（κ・τ）加えられ、ａ［κ］に０が設定されたときにはｔ＝κ・τ＋τｄの時点からｔ＝（κ＋１）・τ＋τｄの時点までの期間ＷＬがローレベルになりＷＲがローレベルになり、ａ［κ］に１が設定されたときにはｔ＝κ・τ＋τｄの時点からｔ＝（κ＋１）・τ＋τｄの時点までの期間ＷＬがハイレベルになりＷＲがローレベルになりｍａｎ（ｔ）がｔ＝κ・τの時点において２＾ｅｘｘ（κ・τ）減じられる。
Ｓ（ｔ）≡ｍａｎ（ｔ）・２＾（１５−ｅｘｘ（ｔ））であり、ｍａｎ（ｔ），１５−ｅｘｘ（ｔ）はＳ（ｔ）の浮動小数点表現のそれぞれ仮数部，指数部である。
またρ［κ］≡Ｓ（κ・τ）／ａである。
Ｓ（ｔ）は状態変数であり、１２０から１００に前記ディジタル制御操作信号の成分が送られてくる度にＳ（ｔ）に前記成分が加算され１３０が駆動されるたびにＳ（ｔ）から前記駆動に応じた数が減算される。
τで表される時間長１３０の前記第１のアナログ信号入力端子を５  ［Ｖ］とし１３０の前記第２のアナログ信号入力端子を０  ［Ｖ］にする駆動が１３０に対して行われるとＳ（ｔ）からａが減算され、
τで表される時間長１３０の前記第１のアナログ信号入力端子を０  ［Ｖ］とし１３０の前記第２のアナログ信号入力端子を５  ［Ｖ］にする駆動が１３０に対して行われるとＳ（ｔ）にａが加算され、
τで表される時間長１３０の前記第１のアナログ信号入力端子を０  ［Ｖ］とし１３０の前記第２のアナログ信号入力端子を０  ［Ｖ］にする駆動が１３０に対して行われるとＳ（ｔ）はこの駆動によっては変化しない。
図５はＣＫとＤＥのタイミングチャート図である。
ＣＫは周期がτで表される時間長である信号であってｔ＝０である時点からｔ＝τ／２である時点までの期間ハイレベルでありｔ＝τ／２である時点からｔ＝τである時点までの期間ローレベルである。ＣＫは前記フィードバック制御装置の基本クロックであり１１０と１２０と１００の内部のカウンタやレジスタのクロック端子に入力され１１０と１２０と１００を動作させる。
ＤＥの信号値の上位３ビットがすべて１の時にはＤＥの信号値は無効なものであり、ＤＥの信号値の上位３ビットのなかに０のものが少なくとも１つあればＤＥは浮動小数点表現の前記ディジタル制御偏差信号を表しＤＥの信号値の上位３ビットが０以上６以下の整数と解釈され前記ディジタル制御偏差信号の浮動小数点表現の指数部を表しＤＥの信号値の下位５ビットが−３２以上３１以下の整数と解釈され前記ディジタル制御偏差信号の浮動小数点表現の仮数部を表す。
整数ｋについてｔ＝ｋ・Ｔ−１１２・τの時点からｔ＝ｋ・Ｔ＋１２８・τの時点までの期間ＤＥの信号値の上位３ビットはすべて１でありｔ＝ｋ・Ｔ＋１２８・τの時点からｔ＝ｋ・Ｔ＋１４４・τの時点までの期間ＤＥの信号値の上位３ビットの何れか１つは０でありＤＥの信号値の上位３ビットが整数ｘを表しＤＥの信号値の下位５ビットが整数ｙを表すときｙ・２＾ｘは前記制御偏差信号のｔ＝ｋ・Ｔの時点における信号値の量子化値である。
図６はＣＫとＣＫ０とＣＫ１とＣＫ２とＳＢとＤＡＴＡのタイミングチャート図である。
１２０は内部に記録されているプログラムによって動作する。
１２０の前記プログラムによって定期的に定まる整数κについてｔ＝κ・τの時点からｔ＝κ・τ＋τ／２の時点までの期間ＣＫ０がハイレベルとなりｔ＝κ・τ＋τ／２の時点からｋ＝κ・τ＋τの時点までＣＫ０がローレベルとなりｔ＝κ・τ＋τの時点からｔ＝κ・τ＋２・τの時点までの期間ＣＫ０がハイレベルとなりｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間ＤＡＴＡの信号値が１２０の前記プログラムによって作成される８ビットディジタルデータになりｔ＝κ・τ＋τの時点に前記８ビットディジタルデータが２６１に保存され２６１に保存される前記８ビットディジタルデータになる。
１２０の前記プログラムによって定期的に定まる整数κについてｔ＝κ・τの時点からｔ＝κ・τ＋τ／２の時点までの期間ＣＫ１がハイレベルとなりｔ＝κ・τ＋τ／２の時点からｋ＝κ・τ＋τの時点までＣＫ１がローレベルとなりｔ＝κ・τ＋τの時点からｔ＝κ・τ＋２・τの時点までの期間ＣＫ１がハイレベルとなりｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間ＤＡＴＡの信号値が１２０の前記プログラムによって作成される８ビットディジタルデータになりｔ＝κ・τ＋τの時点に前記８ビットディジタルデータが２６２に保存され２６２に保存される前記８ビットディジタルデータになる。
１２０の前記プログラムによって定期的に定まる整数κについてｔ＝κ・τの時点からｔ＝κ・τ＋τ／２の時点までの期間ＣＫ２がハイレベルとなりｔ＝κ・τ＋τ／２の時点からｋ＝κ・τ＋τの時点までＣＫ２がローレベルとなりｔ＝κ・τ＋τの時点からｔ＝κ・τ＋２・τの時点までの期間ＣＫ２がハイレベルとなりｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間ＤＡＴＡの信号値が１２０の前記プログラムによって作成される８ビットディジタルデータになりｔ＝κ・τ＋τの時点に前記８ビットディジタルデータが２６３に保存され２６３に保存される前記８ビットディジタルデータになる。
１２０の前記プログラムによって定期的に定まる整数κについてｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間ＳＢがハイレベルとなりｔ＝κ・τ＋τ＋τｄの時点からｔ＝κ・τ＋２・τ＋τｄの時点までの期間ＳＢがローレベルとなりｔ＝κ・τ＋τの時点に２２０の前記２４ビットディジタル信号出力端子上の信号の信号値の下位８ビットが２６１の前記８ビットディジタル信号出力端子上の信号の信号値となり２２０の前記２４ビットディジタル信号出力端子上の信号の信号値の中位８ビットが２６２の前記８ビットディジタル信号出力端子上の信号の信号値となり２２０の前記２４ビットディジタル信号出力端子上の信号の信号値の上位８ビットが２６３の前記８ビットディジタル信号出力端子上の信号の信号値となる。
図７はＣＫとＳＡとＳＢのタイミングチャート図である。
１２０の前記プログラムによって定期的に定まる整数κについてｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間ＳＡの信号値が１２０の前記プログラムによって決定される「−１」，「０」，「１」の何れかとなりｔ＝κ・τ＋τ＋τｄの時点からｔ＝κ・τ＋２・τ＋τｄの時点までの期間ＳＡの信号値が「０」となる。
ＣＫがローレベルからハイレベルになる時点においてＳＡの信号値が「−１」であるとき２６４に保存される前記４ビットディジタルデータが１以上であるならば前記時点から時間長τｄ  ［ｓ］後に２６４に保存される前記４ビットディジタルデータが１減少し、
ＣＫがローレベルからハイレベルになる時点においてＳＡの信号値が「０」であるとき前記時点から時間長τｄ  ［ｓ］後に２６４に保存される前記４ビットディジタルデータが変化せず、
ＣＫがローレベルからハイレベルになる時点においてＳＡの信号値が「１」であるとき２６４に保存される前記４ビットディジタルデータが１５未満であるならば前記時点に２６４に保存される前記４ビットディジタルデータが１増加する。
ＳＡの信号値が「１」であるとき２３０の前記２４ビットディジタル信号出力端子上の信号の信号値は２３０の前記２４ビットディジタル信号入力端子上の信号の信号値の２倍であり、
ＳＡの信号値が「０」であるとき２３０の前記２４ビットディジタル信号出力端子上の信号の信号値は２３０の前記２４ビットディジタル信号入力端子上の信号の信号値であり、
ＳＡの信号値が「−１」であるとき２３０の前記２４ビットディジタル信号出力端子上の信号の信号値は２３０の前記２４ビットディジタル信号入力端子上の信号の信号値をｘとしたときｘが偶数ならばｘ／２でありｘが奇数ならば（ｘ−１）／２である。
図８は制御偏差とＥＡ，ＥＢ，ＥＡ−ＥＢとの関係図である。
制御偏差信号が制御偏差の定数倍を忠実に表現するのは図８に示すように制御偏差が０の近傍にある場合である。図８のように制御偏差を横軸にとった場合に制御偏差信号がいわゆる「Ｓ字カーブ」を描くケースは前記制御偏差信号が光ディスクプレーヤのフォーカスサーボエラーの場合によく見られ、前記制御偏差信号が光ディスクプレーヤのトラッキングサーボエラーの場合には横軸に制御偏差をとった場合に制御偏差信号は周期的な正弦波カーブを描く。
図９は本発明を適用したディジタルフィードバック制御装置ディジタル制御器１２０の動作のフローチャート図である。
前記ディジタル制御装置の制御方法はディジタルＰＩＤ制御による方法であり、η０とη１は前記ディジタル制御偏差信号の積分項と前記ディジタル制御偏差信号の比例項と前記ディジタル制御偏差信号の微分項の混合比を決定し、η０は１６以上１２８以下の整数でありη１は１９６以上２５５以下の整数である。
ｅｐ［０〜７］は−２＾７以上２＾７−１以下の整数を設定できる変数であり前記デジタル制御偏差信号の信号値と前記フィードバック制御系の開ループゲインを調整するときに用いる検査用のディジタル信号の信号値の和が格納される。
ｅｘ０［０〜７］は０以上２＾８−１以下の整数を設定できる変数であり前記ディジタル制御偏差信号の信号値の浮動小数点表現の指数部が格納される。実際にｅｘ０［０〜７］に格納されるのは０以上４以下の整数である。
ｅｘ０ｓ［０〜７］は０以上２＾８−１以下の整数を設定できる変数であり前回の前記ディジタル制御偏差信号の信号値の浮動小数点表現の指数部が格納される。
ｘ０［０〜２３］は−２＾２３以上２＾２３−１以下の整数を設定できる変数であり前記ディジタル制御器の状態変数が格納される。
ｘ１［０〜７］は−２＾７以上２＾７−１以下の整数を設定できる変数であり前記ディジタル制御器の状態変数が格納される。
ｘ２［０〜７］は−２＾７以上２＾７−１以下の整数を設定できる変数であり前記ディジタル制御器の状態変数が格納される。
ｗ［０〜２３］は−２＾２３以上２＾２３−１以下の整数を設定できる変数であり前記ディジタル制御器の前記ディジタル制御操作信号の信号値の成分が格納される。
ｇ［０〜７］は０以上２＾８−１以下の整数を設定できる変数であり前記フィードバック制御系の開ループゲイン係数の浮動小数点表現の仮数部が格納される。開ループゲイン係数の精度が高くなるようにｇ［０〜７］に極力１２８以上２５５以下の整数が格納される。
ｅｘ１［０〜７］は０以上２＾８−１以下の整数を設定できる変数であり前記フィードバック制御系の開ループゲイン係数の浮動小数点表現の指数部が格納される。実際にｅｘ１［０〜７］に格納されるのは０以上３以下の整数である。
ｅｘ１ｓ［０〜７］は０以上２＾８−１以下の整数を設定できる変数であり前回の前記フィードバック制御系の開ループゲイン係数の浮動小数点表現の指数部が格納される。
ｇ０［０〜７］は０以上２＾８−１以下の整数を設定できる変数でありｇ［０〜７］・η０／２５６から小数点以下を切り捨てた整数が格納される。
ｇ１［０〜７］は０以上２＾８−１以下の整数を設定できる変数でありｇ［０〜７］・η１／２５６から小数点以下を切り捨てた整数が格納される。
（Ａ）の処理：各変数の初期設定とフィードバック制御の引き込み
（Ｂ）の処理：ｅｘ１［０〜７］→ｅｘ１ｓ［０〜７］
（Ｃ）の処理：開ループゲインの自動調整
（Ｄ）の処理：ｇ［０〜７］・η０／２５６→ｇ０［０〜７］，ｇ［０〜７］・η１／２５６→ｇ１［０〜７］
（Ｅ）の処理：ｅｘ０［０〜７］→ｅｘ０ｓ［０〜７］
（Ｆ）の処理：浮動小数点表現ディジタル制御偏差信号を入力
（Ｇ）の処理：指数部の合計の変化分を出力
（Ｈ）の処理：ｘ０［０〜２３］／２＾（ｅｘ０［０〜７］＋ｅｘ１［０〜７］−ｅｘ０ｓ［０〜７］−ｅｘ１ｓ［０〜７］）→ｘ０［０〜２３］，ｘ１［０〜７］／２＾（ｅｘ０［０〜７］−ｅｘ０ｓ［０〜７］）→ｘ１［０〜７］，ｘ２［０〜７］／２＾（ｅｘ０［０〜７］−ｅｘ０ｓ［０〜７］）→ｘ２［０〜７］
（Ｉ）の処理：（ｅｐ［０〜７］・ｇ［０〜７］−ｘ２［０〜７］・ｇ１［０〜７］）・２５６→ｗ［０〜２３］
（Ｊ）の処理：ｗ［０〜２３］を浮動小数点表現ディジタル制御操作信号の信号値の仮数部として出力
（Ｋ）の処理：ｘ０［０〜２３］→ｗ［０〜２３］
（Ｌ）の処理：ｗ［０〜２３］を浮動小数点表現ディジタル制御操作信号の信号値の仮数部として出力
（Ｍ）の処理：ｘ１［０〜７］→ｘ２［０〜７］，ｅｐ［０〜７］→ｘ１［０〜７］，ｅｐ［０〜７］・ｇ０［０〜７］＋ｘ０［０〜２３］→ｘ０［０〜２３］
≪補足説明≫
前記制御偏差信号ＥＡ−ＥＢから１１０によって浮動小数点表現の前記ディジタル制御偏差信号ＤＥが作成される。ＤＥの上位３ビットは前記ディジタル制御偏差信号の浮動小数点表現の指数部でありＤＥの下位５ビットは前記ディジタル制御偏差信号の浮動小数点表現の仮数部である。ＤＥは１２０によって信号処理されて浮動小数点表現の前記ディジタル制御操作信号が作成される。前記ディジタル制御操作信号の浮動小数点表現の指数部は４ビットであり前記ディジタル制御操作信号の浮動小数点表現の仮数部は２４ビットであり、前記指数部が表す整数をｘとし前記仮数部が表す整数をｙとすると前記ディジタル制御操作信号はｙ・２＾ｘを表す。
前記指数部が表す整数をｘとすると、１５−ｘは２６４に保存される前記４ビットディジタルデータｅｘｘ（ｔ）として２６４に保存されるが、その方法はｅｘｘ（ｔ）が１５−ｘより小さい場合にはＣＫがローレベルからハイレベルになる時点にＳＡの信号値を「１」とすることによってｅｘｘ（ｔ）を１大きくするということを必要な回数繰り返しｅｘｘ（ｔ）が１５−ｘより大きい場合にはＣＫがローレベルからハイレベルになる時点にＳＡの信号値を「−１」とすることによってｅｘｘ（ｔ）を１小さくするということを必要な回数繰り返すことによってｅｘｘ（ｔ）が１６−ｘに一致するようにするこことであるが、前記ディジタルフィードバック制御装置が起動するときを除いてｅｘｘ（ｔ）と１５−ｘとの差は１以下であり前記ディジタルフィードバック制御装置が起動する前を除いてｅｘｘ（ｔ）を１以下だけ変化させればｅｘｘ（ｔ）は１５−ｘと一致するようになる。
前記仮数部の下位８ビットは２６１に保存される前記８ビットディジタルデータとして２６１に保存されるが、その方法はＤＡＴＡの信号値を前記仮数部の下位８ビットの表す整数としＣＫ０をローレベルからハイレベルにすることであり、前記仮数部の中位８ビットは２６２に保存される前記８ビットディジタルデータとして２６２に保存されるが、その方法はＤＡＴＡの信号値を前記仮数部の中位８ビットの表す整数としＣＫ１をローレベルからハイレベルにすることであり、前記仮数部の上位８ビットは２６３に保存される前記８ビットディジタルデータとして２６３に保存されるが、その方法はＤＡＴＡの信号値を前記仮数部の上位８ビットの表す整数としＣＫ２をローレベルからハイレベルにすることである。２６１と２６２と２６３に保存された２４ビットディジタルデータである前記仮数部はＣＫがローレベルからハイレベルになる時点でＳＢがハイレベルになり２２０を通して２６５に保存される前記２４ビットディジタルデータｍａｎ（ｔ）≡Ｓ（ｔ）／２＾（１５−ｅｘｘ（ｔ））に加算される。
ＳＡによって２６４に保存される４ビットディジタルデータｅｘｘ（ｔ）が更新されるときにはそれに合わせて２６５に保存される前記２４ビットディジタルデータｍａｎ（ｔ）も更新される。
整数κについてａ［κ］は−１，０，１の何れかであり、ａ［κ］＝−１のときにはｔ＝κ・τの時点においてｍａｎ（ｔ）は２＾ｅｘｘ（ｔ）増加しｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間１８０の前記第１のアナログ信号入力端子が０  ［Ｖ］になり１８０の前記第２のアナログ信号入力端子が５  ［Ｖ］になり、ａ［κ］＝１のときにはｔ＝κ・τの時点においてｍａｎ（ｔ）は２＾ｅｘｘ（ｔ）減少しｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間１８０の前記第１のアナログ信号入力端子が５  ［Ｖ］になり１８０の前記第２のアナログ信号入力端子が０  ［Ｖ］になり、ａ［κ］＝０のときにはｔ＝κ・τ＋τｄの時点からｔ＝κ・τ＋τ＋τｄの時点までの期間１８０の前記第１のアナログ信号入力端子が０  ［Ｖ］になり１８０の前記第２のアナログ信号入力端子が０  ［Ｖ］になる。
整数κについて２＾ｅｘｘ（ｔ）≦ｍａｎ（ｔ）のとき概ねｍａｎ（ｔ）が小さくなるようａ［κ］＝１となりｍａｎ（ｔ）＜０のとき概ねｍａｎ（ｔ）が大きくなるようにａ［κ］＝−１となり０≦ｍａｎ（ｔ）＜２＾ｅｘｘ（ｔ）のとき概ねｍａｎ（ｔ）が不変であるようにａ［κ］＝０となるが、これは概ね０≦ｍａｎ（ｔ）＜２＾ｅｘｘ（ｔ）となるようにａ［κ］が決定されるということであり、言い換えれば概ねＳ（ｔ）が０以上２＾１５未満になるようにａ［κ］が決定されるということである。
以上のように整数κについてａ［κ］が決定されることによって前記ディジタル制御操作信号が前記制御対象である１８０の駆動に関与する。ＷＬ−ＷＲは前記制御操作信号に相当する。
前記フィードバック制御系は負帰還であり、１８０の前記第１のアナログ信号入力端子の電位が１８０の前記第２のアナログ信号入力端子の電位よりも大きい場合には制御偏差が負方向に変化し１８０の前記第１のアナログ信号入力端子の電位が１８０の前記第２のアナログ信号入力端子の電位よりも小さい場合には制御偏差が正方向に変化する。
１８０が駆動され前記制御偏差が変化するとＥＡ，ＥＢ，ＥＡ−ＥＢが図８に示す波形に従ってに変化する。
整数κについてａ［κ］の決定は２００においてなされる。整数κについてａ［κ］はＳ（ｔ）が概ね０以上２＾１５未満になるように決定されると説明したが、この「概ね」の意味が分かるようにａ［κ］の決定方法を説明する。
ａ［ｋ］は少なくとも３以上連続するκにおいて同一の値をとるようにすることによって変則的な処理が必要になるのである。
２００による整数κについてａ［κ］の決定方法は「ａ≦Ｓ（κ・τ）すなわち１≦ρ［κ］ならばａ［κ］＝１としＳ（κ・τ）＜０すなわちρ［κ］＜０ならばａ［κ］＝−１とし０≦Ｓ（κ・τ）＜ａすなわち０≦ρ［κ］＜１ならばａ［κ］＝０とする」ことが基本である。
しかし、アナログスイッチを精度よくオンオフできたとしてもアナログスイッチを短い期間だけオンにしたりアナログスイッチを短い期間だけオフにすることは通常難しいのでこれらの時間長をある程度長くしなければならない。このため、前記決定方法は前記基本の例外として、整数κについて少なくとも３回以上連続するκについて強制的にａ［κ］が同一値をとるようにする。さらに、前記決定方法は整数κについてａ［κ］＝１の場合に前記基本によって３回未満しか連続するκについてａ［κ］＝１にならない場合には強制的にさらに３回連続するκについてａ［κ］＝１となるようにし、ａ［κ］＝−１の場合に前記基本によって３回未満しか連続するκについてａ［κ］＝−１にならない場合には強制的にさらに３回連続するκについてａ［κ］＝−１となるようにする。整数κについてａ［κ］＝±１の場合だけにこのようにする理由はこの変則的な動作があまり繰り返されないようにするためである。
２００は整数κについてａ［κ］を決定する回路であるが、やや複雑なので２００の動作を図４のフローチャートで示す。
前記ディジタル制御器１２０で行われる処理について図９を使って説明する。
（Ａ）の処理は前記フィードバック制御系に関する制御の引き込み処理であるが、本発明はフィードバック制御系に関する制御がかかってから適用されるものである。
（Ｂ）の処理は前回の開ループゲイン係数の浮動小数点表現の指数部をそれが格納されている変数ｅｘ１［０〜７］から別の変数ｅｘ１ｓ［０〜７］に移しｅｘ１［０〜７］に新しい開ループゲイン係数の浮動小数点表現の指数部を格納できるようにするものであるが、１２０においては開ループゲインの浮動小数点表現の指数部の変化分を使うのでこのような処理が行われる。
（Ｃ）の処理は開ループゲインを適正化するために開ループゲイン係数を試行錯誤的に改善する処理であるが、この処理によって開ループゲイン係数の浮動小数点表現の仮数部がｇ［０〜７］に格納され開ループゲイン係数の浮動小数点表現の指数部がｅｘ１［０〜７］に格納される。（Ｃ）の処理は検査用のディジタル信号を前記ディジタル制御器に注入しその反応を解析することによって行われるが前記検査用のディジタル信号の信号値がｅｐ［０〜７］に格納される。なお、この開ループゲイン係数の調整方法は本発明の範囲ではないのでその内容を説明しない。
（Ｄ）の処理は開ループゲイン係数が変更されたことに伴う開ループゲイン係数に関する変数を変更する処理である。
（Ｅ）の処理は前回のディジタル制御偏差信号の信号値の浮動小数点表現の指数部をそれが格納されている変数ｅｘ０［０〜７］から別の変数ｅｘ０ｓ［０〜７］に移しｅｘ０［０〜７］に新しいディジタル制御偏差信号の信号値の浮動小数点表現の指数部を格納できるようにするものであるが、１２０においてはディジタル制御偏差信号の信号値の浮動小数点表現の指数部の変化分を使うのでこのような処理が行われる。
（Ｆ）の処理は浮動小数点表現の前記ディジタル制御偏差信号の信号値の前記ディジタル制御器への取り込みであるが、ＤＥが有効になったときすなわちＤＥの上位３ビットが表現する整数が「７」でなくなったときＤＥの上位３ビットが表現する整数がｅｘ０［０〜７］に格納されＤＥの下位５ビットが表現する整数がｅｐ［０〜７］に加算される。
（Ｇ）の処理は現時点においてｅｘｘ（ｔ）が１５−ｅｘ０［０〜７］−ｅｘ１［０〜７］になるようにしｍａｎ（ｔ）がＳ（ｔ）／２＾（ｅｘ０［０〜７］＋ｅｘ１［０〜７］）になるようにするものであり、ｍ＝ｅｘ０［０〜７］＋ｅｘ１［０〜７］−ｅｘ０ｓ［０〜７］−ｅｘ１ｓ［０〜７］としたときｍ＝０のときには何もせず０＜ｍのときには２６４に保存される前記４ビットディジタルデータをｍ小さくし２６５に保存される前記２４ビットディジタルデータを１／２＾ｍ倍し、ｍ＜０のときには２６４に保存される前記４ビットディジタルデータを｜ｍ｜大きくし２６５に保存される前記２４ビットディジタルデータを２＾｜ｍ｜倍する。
なお、ＣＫがローレベルからハイレベルになるときにＳＡを「１」にすれば２６４に保存される前記４ビットディジタルデータは１大きくなり２６５に保存される前記２４ビットディジタルデータは２倍になり、ＣＫがローレベルからハイレベルになるときにＳＡを「−１」にすれば２６４に保存される前記４ビットディジタルデータは１小さくなり２６５に保存される前記２４ビットディジタルデータは概ね半分になり、ＣＫがローレベルからハイレベルになるときにＳＡを「０」にすれば２６４に保存される前記４ビットディジタルデータは不変であり２６５に保存される前記２４ビットディジタルデータは不変である。
（Ｈ）の処理はｅｘ０［０〜７］の変化とｅｘ１［０〜７］の変化に合わせて過去の状態変数ｘ０［０〜２３］とｘ１［０〜７］とｘ２［０〜７］を適正化する処理である。前記ディジタル制御器内での信号処理が浮動小数点表現の仮数部によって行われるので前記ディジタル制御器のディジタル制御偏差信号や開ループゲイン係数の浮動小数点表現の指数部が変わればそれに応じて前記ディジタル制御器内の状態変数も変更しなければならない。ｘ１［０〜７］とｘ２［０〜７］は前記ディジタル制御器内で開ループゲイン係数が掛けられる前の前記ディジタル制御器の状態変数なのでｅｘ１［０〜７］の変化に伴ってｘ１［０〜７］とｘ２［０〜７］を変更する必要はない。
（Ｉ）の処理は前記ディジタル制御偏差信号の比例項と前記ディジタル制御偏差信号の微分項を所定の割合で加算した整数をｗ［０〜２３］に格納する処理である。ｗ［０〜２３］に格納された整数は前記ディジタル制御偏差信号の信号値の浮動小数点表現の仮数部の一部の成分として１００に送られる。
（Ｊ）の処理はｗ［０〜２３］に一時的に格納された前記ディジタル制御偏差信号の信号値の浮動小数点表現の仮数部の一部の成分を１００に送る処理であり、ｗ［０〜２３］の下位８ビットがＤＡＴＡの信号値になりＣＫ０がローレベルからハイレベルになるときに前記下位８ビットが２６１に保存される前記８ビットディジタルデータとなり、ｗ［０〜２３］の中位８ビットがＤＡＴＡの信号値になりＣＫ１がローレベルからハイレベルになるときに前記中位８ビットが２６２に保存される前記８ビットディジタルデータとなり、ｗ［０〜２３］の上位８ビットがＤＡＴＡの信号値になりＣＫ２がローレベルからハイレベルになるときに前記中位８ビットが２６３に保存される前記８ビットディジタルデータとなり、このようにして２６１と２６２と２６３によって保存されたｗ［０〜２３］の２４ビットディジタルデータはＳＢがローレベルからハイレベルになるときに２６５に保存される２４ビットディジタルデータに加算される。
（Ｋ）の処理は前記ディジタル制御偏差信号の積分項が格納される状態変数ｘ０［０〜２３］に格納されている整数をｗ［０〜２３］に格納する処理である。ｗ［０〜２３］に格納された整数は前記ディジタル制御偏差信号の信号値の浮動小数点表現の仮数部の一部の成分として１００に送られる。最近の（Ｉ）の処理によってｗ［０〜２３］に格納された整数と今回にｗ［０〜２３］に格納した整数を足せば前記ディジタル制御偏差信号の信号値の浮動小数点表現の仮数部になる。
（Ｌ）の処理はｗ［０〜２３］に一時的に格納された前記ディジタル制御偏差信号の信号値の浮動小数点表現の仮数部の一部の成分を１００に送る処理であり、ｗ［０〜２３］の下位８ビットがＤＡＴＡの信号値になりＣＫ０がローレベルからハイレベルになるときに前記下位８ビットが２６１に保存される前記８ビットディジタルデータとなり、ｗ［０〜２３］の中位８ビットがＤＡＴＡの信号値になりＣＫ１がローレベルからハイレベルになるときに前記中位８ビットが２６２に保存される前記８ビットディジタルデータとなり、ｗ［０〜２３］の上位８ビットがＤＡＴＡの信号値になりＣＫ２がローレベルからハイレベルになるときに前記中位８ビットが２６３に保存される前記８ビットディジタルデータとなり、このようにして２６１と２６２と２６３によって保存されたｗ［０〜２３］の２４ビットディジタルデータはＳＢがローレベルからハイレベルになるときに２６５に保存される２４ビットディジタルデータに加算される。
（Ｍ）の処理は状態変数ｘ０［０〜２３］，ｘ１［０〜７］，ｘ２［０〜７］をそれぞれ更新する処理である。
（Ｂ）と（Ｃ）と（Ｄ）と（Ｅ）と（Ｆ）と（Ｇ）と（Ｈ）と（Ｉ）と（Ｊ）と（Ｋ）と（Ｌ）と（Ｍ）の各処理を連続して１回分行うと約８０・τで表される時間長かかる。
本実施形態は手段１及び手段２及び手段３及び手段４及び手段５及び手段６及び手段７を使用している。以下、各手段と本実施形態との関係を示す。
≪本形態と手段１との関係≫
●ＴＰ，ｔ，τ，Ｔ，ａ，Ｓ（ｔ）は同じ意味である。ａ＝２＾１５である。整数κについてａ［κ］は同じ意味である。また、Ｓ（ｔ）はｍａｎ（ｔ）・２＾（１５−ｅｘｘ（ｔ））である。
●ｅ（ｔ）は前記制御偏差信号（ＥＡ−ＥＢ）を表すｔの実数値関数である。
●整数ｋについてｔ［ｋ］＝ｋ・Ｔである。
●Ｉ＝Ｊ＝４であり、Ｐ＝１であり、Ｑ＝０であり、Ｍ＝２であり、Ｎ＝１である。
●整数ｋについてｋ・Ｔ＋Ｔ／２＝ｔｗ［ｋ］＜ｔ［２，ｋ］＝ｔ［３，ｋ］＝ｔ［４，ｋ］＜ｔ［１，ｋ］＜（ｋ＋１）・Ｔでありｔ［１，ｋ］／τは整数でありｔ［２，ｋ］／τは整数である。
●整数κについてτｗ［κ］＝κ・τ＋１２８・τでありτ［κ］＝κ・τ＋１２８・τ＋τｄである。
●整数ｋについてｔ＝ｋ・Ｔ＋Ｔ／２の時点の後最初に行われる（Ｇ）の処理の直前にｅｘ０［０〜７］に格納されている整数がｅｘ０［ｋ］でありｅｘ１［０〜７］に格納されている整数がｅｘ１［ｋ］である。
●整数ｋについてｔ＝（ｋ−１）・Ｔ＋Ｔ／２の時点の後最初に行われる（Ｃ）の処理の直後にｅｐ［０〜７］に格納されている整数がｐ［１，ｋ］であってｕ［ｋ］の第２成分でありｔ＝ｋ・Ｔ＋Ｔ／２の時点の後最初に行われる（Ｇ）の処理の直前にｅｐ［０〜７］に格納されている整数からｐ［１，ｋ］を引いた整数がｅ［ｋ］であってｕ［ｋ］の第１成分である。
●整数ｋについてｔ＝ｋ・Ｔ＋Ｔ／２の時点の後最初に行われる（Ｇ）の処理の直前のｘ０［０〜２３］に格納されている整数がｙ［ｋ］の第１成分であり，ｘ１［０〜７］に格納されている整数がｘ［ｋ］の第１成分であり，ｘ２［０〜７］に格納されている整数がｘ［ｋ］の第２成分である。
●ｃ［１］はη０／２５６でありｃ［２］は１でありｃ［３］は０でありｃ［４］は−η１／２５６である。
●整数ｋについてｔ＝ｋ・Ｔ＋Ｔ／２の時点の後最初に行われる（Ｇ）の処理の直前にｇ０［０〜７］に格納されている整数がｃ［１，ｋ］でありｇ［０〜７］に格納される整数がｃ［２，ｋ］であってｇ［ｋ］でありｇ１［０〜７］に格納されている整数が−ｃ［４，ｋ］でありＣ［３，ｋ］＝０である。
●整数ｋについてｔ＝ｋ・Ｔ＋Ｔ／２の時点の後最初に行われる（Ｋ）の処理の直後にｗ［０〜２３］に格納されている整数がｗ［１，ｋ］であり、
整数ｋについてｔ＝ｋ・Ｔ＋Ｔ／２の時点の後最初に行われる（Ｉ）の処理の直後にｗ［０〜２３］に格納されている整数がｗ［２，ｋ］＋ｗ［３，ｋ］＋ｗ［４，ｋ］である。なお、ｗ［３，ｋ］＝０である。
●Ａは２次正方行列でありＡの１行１列の成分は０でありＡの１行２列の成分は０でありＡの２行１列の成分は１でありＡの２行２列の成分は０である。
Ｂは２次正方行列でありＢの１行１列の成分は１でありＢの１行２列の成分は１でありＢの２行１列の成分は０でありＢの２行２列の成分は０である。
Ｃは４行２列の行列でありＣの１行１列の成分は０でありＣの１行２列の成分は０でありＣの２行１列の成分は０でありＣの２行２列の成分は０でありＣの３行１列の成分は１でありＣの３行２列の成分は０でありＣの４行１列の成分は０でありＣの４行２列の成分は１である。
Ｄは４行２列の行列でありＤの１行１列の成分は１でありＤの１行２列の成分は１でありＤの２行１列の成分は１でありＤの２行２列の成分は１でありＤの３行１列の成分は０でありＤの３行２列の成分は０でありＤの４行１列の成分は０でありＤの４行２列の成分は０である。
Ｅは１次正方行列でありＥの１行１列の成分は１である。
Ｆは１行４列の行列でありＦの１行１列の成分は１でありＦの１行２列の成分は０でありＦの１行３列の成分は０でありＦの１行４列の成分は０である。
Ｇは４行１列の行列でありＧの１行１列の成分は１でありＧの２行１列の成分は０でありＧの３行１列の成分は０でありＧの４行１列の成分は０である。
Ｈは４次正方行列でありＨの１行１列の成分は０でありＨの１行２列の成分は０でありＨの１行３列の成分は０でありＨの１行４列の成分は０でありＨの２行１列の成分は０でありＨの２行２列の成分は１でありＨの２行３列の成分は０でありＨの２行４列の成分は０でありＨの３行１列の成分は０でありＨの３行２列の成分は０でありＨの３行３列の成分は１でありＨの３行４列の成分は０でありＨの４行１列の成分は０でありＨの４行２列の成分は０でありＨの４行３列の成分は０でありＨの４行４列の成分は１である。
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈの各行列を示す。
Ａ：
┌          ┐
│  ０  ０  │
│  １  ０  │
└          ┘
Ｂ：
┌          ┐
│  １  １  │
│  ０  ０  │
└          ┘
Ｃ：
┌          ┐
│  ０  ０  │
│  ０  ０  │
│  １  ０  │
│  ０  １  │
└          ┘
Ｄ：
┌          ┐
│  １  １  │
│  １  １  │
│  ０  ０  │
│  ０  ０  │
└          ┘
Ｅ：
┌      ┐
│  １  │
└      ┘
Ｆ：
┌                  ┐
│  １  ０  ０  ０  │
└                  ┘
Ｇ：
┌      ┐
│  １  │
│  ０  │
│  ０  │
│  ０  │
└      ┘
Ｈ：
┌                  ┐
│  ０  ０  ０  ０  │
│  ０  １  ０  ０  │
│  ０  ０  １  ０  │
│  ０  ０  ０  １  │
└                  ┘
●手段１記載のフィードバック制御系は前記フィードバック制御系であり、手段１記載の制御対象は１３０であり、手段１記載の駆動装置は１５１と１５２と１５３と１５４と１４０と１６１と１６２を中核として構成される図１に示した回路であり、手段１記載の第１の入力端子は１３０の前記第１のアナログ信号入力端子であり手段１記載の第２の入力端子は１３０の前記第２のアナログ信号入力端子である。
ｗ１（ｔ）は１３０の前記第１のアナログ信号入力端子上の電位を表すｔの実数値関数である。
ｗ２（ｔ）は１３０の前記第２のアナログ信号入力端子上の電位を表すｔの実数値関数である。
≪本形態と手段２との関係≫
●Ｓ（ｔ）・Ｅｘ（ｔ）は２６５に保存される前記２４ビットディジタルデータｍａｎ（ｔ）であり、ａ・Ｅｘ（ｔ）は２＾ｅｘｘ（ｔ）である。
≪本形態と手段３との関係≫
●Ｋｗは３である。
≪本形態と手段４との関係≫
●ｗ１（ｔ），ｗ２（ｔ）はそれぞれボルトを単位とする電圧を表していて０か５の何れかである。
≪本形態と手段５との関係≫
●２００により手段５記載の条件が満たされる。
≪本形態と手段６との関係≫
●Ωは半開区間［０，２＾１５）である。
≪本形態と手段７との関係≫
●Ｍ＝２である。
【図面の簡単な説明】
【０００７】
【図１】本発明を適用したディジタルフィードバック制御装置の構成図
【図２】本発明を適用したディジタルフィードバック制御装置駆動信号発生器１００の構成図
【図３】本発明を適用したディジタルフィードバック制御装置駆動信号発生器駆動パルス幅調整器２００の構成図
【図４】本発明を適用したディジタルフィードバック制御装置駆動信号発生器駆動パルス幅調整器２００の動作のフローチャート図
【図５】ＣＫとＤＥのタイミングチャート図
【図６】ＣＫとＣＫ０とＣＫ１とＣＫ２とＳＢとＤＡＴＡのタイミングチャート図
【図７】ＣＫとＳＡとＳＢのタイミングチャート図
【図８】制御偏差とＥＡ，ＥＢ，ＥＡ−ＥＢとの関係図
【図９】本発明を適用したディジタルフィードバック制御装置ディジタル制御器１２０の動作のフローチャート図
【符号の説明】
【０００８】
１００：駆動信号発生器
１１０：Ａ／Ｄ変換器
１２０：ディジタル制御器
１３０：制御対象
１４０：コンデンサ
１５１，１５２，１５３，１５４：アナログスイッチ
１６１，１６２：インバータゲート
２００：駆動パルス幅調整器
２１０：２４ビット３−１セレクタ
２２０：２４ビットディジタルデータ供給器
２３０：ビットシフト器
２４０：データ語長拡張器
２５０：４−１６デコーダ
２６１，２６２，２６３：８ビットレジスタ
２６４：４ビットレジスタ
２６５：２４ビットレジスタ
２７１，２７２：２４ビット加算器
２７３：４ビット加算器
２８１：２４ビット減算器
３０１，３０２：２ビットカウンタ
３１１，３１２：１ビット２−１セレクタ
３２１，３２２：１ビットレジスタ
３３１，３３２：排他的論理和ゲート
３４１，３４２，３４３，３４４，３４５：ＮＡＮＤゲート
３５１，３５２，３５３，３５４：ＡＮＤゲート
３６１，３６２，３６３，３６４，３６５，３６６，３６７，３６８，３６９：ＮＯＲゲート
３７１，３７２：ＯＲゲート
３８１，３８２：インバータゲート
ＷＲ，ＷＬ，ＶＲ，ＶＬ，ＣＫ，ＣＫ０，ＣＫ１，ＣＫ２，ＳＢ，ＳＲ，ＳＬ：１ビットディジタル信号
ＥＡ，ＥＢ：アナログ信号
ＤＥ，ＤＡＴＡ：８ビットディジタル信号
ＳＡ：２ビットディジタル信号
ＤＥ［０］：ＤＥの最下位のビット
ＤＥ［１］：ＤＥの最下位から２番目のビット
ＤＥ［２］：ＤＥの最下位から３番目のビット
ＤＥ［３］：ＤＥの最下位から４番目のビット
ＤＥ［４］：ＤＥの最下位から５番目のビット
ＤＥ［５］：ＤＥの最下位から６番目のビット
ＤＥ［６］：ＤＥの最下位から７番目のビット
ＤＥ［７］：ＤＥの最下位から８番目（最上位）のビット
ＤＡＴＡ［０］：ＤＡＴＡの最下位のビット
ＤＡＴＡ［１］：ＤＡＴＡの最下位から２番目のビット
ＤＡＴＡ［２］：ＤＡＴＡの最下位から３番目のビット
ＤＡＴＡ［３］：ＤＡＴＡの最下位から４番目のビット
ＤＡＴＡ［４］：ＤＡＴＡの最下位から５番目のビット
ＤＡＴＡ［５］：ＤＡＴＡの最下位から６番目のビット
ＤＡＴＡ［６］：ＤＡＴＡの最下位から７番目のビット
ＤＡＴＡ［７］：ＤＡＴＡの最下位から８番目（最上位）のビット
ＳＡ［０］：ＳＡの最下位ビット
ＳＡ［１］：ＳＡの最上位ビット
【図１】
2007048175.tif 000003
【図２】
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【図３】
2007048175.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007048175.tif 000009
【図８】
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【図９】
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