(57)【要約】【課題】データをクロックと共に出力する被試験デバイスを正確に試験する試験装置を提供する。【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、入力される位相調整信号に基づいて、基準クロックと周波数が略等しく、基準クロックに対し位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生回路と、再生クロックに基づいて、被試験デバイスが出力する出力信号の値を取得するタイミング比較器と、被試験デバイスが出力する出力信号と再生クロックとの位相を比較した結果に基づいて、位相差を予め定められた基準位相差に近づける位相調整信号をクロック再生回路へ出力する第１位相比較部と、第１位相比較部が出力する位相調整信号を順次記憶する記憶部とを備える試験装置を提供する。【選択図】図２
2007048386.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、
入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生回路と、
前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較器と、
前記被試験デバイスが出力する出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第１位相比較部と、
前記第１位相比較部が出力する前記位相調整信号を順次記憶する記憶部と
を備える試験装置。
【請求項２】
前記クロック再生回路は、
前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第２位相比較部と、
前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算器と、
前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生部と
を有する請求項１に記載の試験装置。
【請求項３】
前記被試験デバイスを試験するための命令列を実行して試験パターンを発生するパターン発生器と、
前記試験パターンに基づく試験信号を前記被試験デバイスに供給する試験信号供給部と
を更に備え、
前記パターン発生器は、予め設定されたアドレスの命令を実行する場合に、前記位相調整信号の記憶開始を前記記憶部に指示する請求項１に記載の試験装置。
【請求項４】
前記被試験デバイスを試験するための命令列を実行して試験パターンを発生するパターン発生器と、
前記試験パターンに基づく試験信号を前記被試験デバイスに供給する試験信号供給部と
を更に備え、
前記パターン発生器は、前記出力信号と前記再生クロックとの間の位相調整を開始することを指示する命令を実行する場合に、前記位相調整信号の記憶開始を前記記憶部に指示する請求項１に記載の試験装置。
【請求項５】
前記第１位相比較部は、予め定められた間隔毎にデジタル値の前記位相調整信号を出力し、
前記クロック再生回路は、ＤＡコンバータによりアナログ値に変換した前記位相調整信号に応じて前記基準クロックに対する前記再生クロックの位相差を変更し、
前記ＤＡコンバータがデジタル入力をアナログ出力に変換し、前記クロック再生回路がアナログ値の前記位相調整信号に応じて前記位相差を変更する特性に基づいて、前記記憶部に記憶されたデジタル値の前記位相調整信号に応じた前記位相差の理論値を算出する演算部と、
前記演算部により算出された前記位相差の理論値のグラフを表示する表示部と
を更に備える請求項１に記載の試験装置。
【請求項６】
前記第１位相比較部は、前記被試験デバイスが出力する出力信号と前記再生クロックとの位相差をデジタル値の前記位相調整信号として出力し、
前記表示部は、利用者の指示に応じて、デジタル値の前記位相調整信号、または、前記特性に基づく前記位相差の理論値のいずれを表示するかを選択する請求項５に記載の試験装置。
【請求項７】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、
入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生回路と、
前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較器と、
前記出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第１位相比較部と、
前記位相調整信号に基づいて、試験の成否および前記被試験デバイスの良否の少なくとも一方を判定する判定部と
を備える試験装置。
【請求項８】
予め設定された検出期間の間、前記位相調整信号が予め設定された上限値以下かつ予め設定された下限値以上の値であったことを条件として、前記被試験デバイスの試験を開始する試験制御部を更に備える請求項７に記載の試験装置。
【請求項９】
前記判定部は、前記位相調整信号による位相調整を開始してから予め設定された準備期間を経過するまでに、前記検出期間の間前記位相調整信号が前記上限値以下かつ前記下限値以上の値とならなかったことを条件として、前記被試験デバイスの試験を開始できない旨の異常を検出する請求項８に記載の試験装置。
【請求項１０】
前記クロック再生回路は、
前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第２位相比較部と、
前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算器と、
前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生部と、
前記第２位相比較部および前記加算器の間に設けられ、第１動作モードにおいて前記周波数調整信号を前記加算器へと出力し、第２動作モードにおいて前記周波数調整信号に代えて予め定められた値を前記加算器へと出力する切替部と
を有し、
前記判定部は、前記第２動作モードにおける前記位相調整信号の変動幅が予め設定された基準変動幅以上であることを条件として、前記被試験デバイスの不良を検出する
請求項７に記載の試験装置。
【請求項１１】
被試験デバイスを試験する試験方法であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック発生段階と、
入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生段階と、
前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較段階と、
前記被試験デバイスが出力する出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生段階へ出力する第１位相比較段階と、
前記第１位相比較部が出力する前記位相調整信号を順次記憶する記憶段階と
を備える試験方法。
【請求項１２】
被試験デバイスを試験する試験方法であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック段階と、
入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生段階と、
前記再生クロックに基づいて、前記被試験デバイスが出力する前記出力信号の値を取得するタイミング比較段階と、
前記出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生段階へ出力する第１位相比較段階と、
前記位相調整信号に基づいて、試験の成否および前記被試験デバイスの良否の少なくとも一方を判定する判定段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関する。特に本発明は、被試験メモリを試験する試験装置および試験方法に関する。
【背景技術】
【０００２】
図６は、従来技術に係る試験装置６００の構成を示す。試験装置６００は、レベルコンパレータ６０４、タイミングコンパレータ６０６、及び論理比較器６０８を備える。被試験デバイス（以下、「ＤＵＴ」と示す。）６０２から出力された出力信号は、レベルコンパレータ６０４で電圧比較された後、試験装置６００の内部で予め決められたタイミングで生成されたストローブにより、タイミングコンパレータ６０６で取得される。そして、論理比較器６０８において期待値と比較され、比較結果に基づいてＤＵＴ６０２の良否が判定される。
【０００３】
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、送信器側でデータにクロックを埋め込んで送信し、受信器側でデータからクロックを再生し、再生したクロックでデータを受信する、という方式で通信を行う高速シリアルインタフェースが開発されている。そして、このようなクロック埋め込み方式（クロックエンベデッド）の高速シリアルインタフェースのデータには、所定の大きさのタイミングの不確定幅（ジッタ）が許容されている。しかしながら、従来技術に係る試験装置６００では、ＤＵＴ６０２の出力信号を取得するためのストローブのタイミングが、試験装置６００の内部で予め決められているので、ＤＵＴ６０２の出力信号のタイミング変動に追従させることができない。そのため、上記のような高速シリアルインタフェースを有する被試験デバイスを正確に試験することができない場合がある。
【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生回路と、前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較器と、前記被試験デバイスが出力する出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第１位相比較部と、前記第１位相比較部が出力する前記位相調整信号を順次記憶する記憶部とを備える試験装置を提供する。
【０００７】
前記クロック再生回路は、前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第２位相比較部と、前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算器と、前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生部とを有してもよい。
【０００８】
前記被試験デバイスを試験するための命令列を実行して試験パターンを発生するパターン発生器と、前記試験パターンに基づく試験信号を前記被試験デバイスに供給する試験信号供給部とを更に備え、前記パターン発生器は、予め設定されたアドレスの命令を実行する場合に、前記位相調整信号の記憶開始を前記記憶部に指示してもよい。
【０００９】
前記被試験デバイスを試験するための命令列を実行して試験パターンを発生するパターン発生器と、前記試験パターンに基づく試験信号を前記被試験デバイスに供給する試験信号供給部とを更に備え、前記パターン発生器は、前記出力信号と前記再生クロックとの間の位相調整を開始することを指示する命令を実行する場合に、前記位相調整信号の記憶開始を前記記憶部に指示してもよい。
【００１０】
前記第１位相比較部は、予め定められた間隔毎にデジタル値の前記位相調整信号を出力し、前記クロック再生回路は、ＤＡコンバータによりアナログ値に変換した前記位相調整信号に応じて前記基準クロックに対する前記再生クロックの位相差を変更し、前記ＤＡコンバータがデジタル入力をアナログ出力に変換し、前記クロック再生回路がアナログ値の前記位相調整信号に応じて前記位相差を変更する特性に基づいて、前記記憶部に記憶されたデジタル値の前記位相調整信号に応じた前記位相差の理論値を算出する演算部と、前記演算部により算出された前記位相差の理論値のグラフを表示する表示部とを更に備えてもよい。
【００１１】
前記第１位相比較部は、前記被試験デバイスが出力する出力信号と前記再生クロックとの位相差をデジタル値の前記位相調整信号として出力し、前記表示部は、利用者の指示に応じて、デジタル値の前記位相調整信号、または、前記特性に基づく前記位相差の理論値のいずれを表示するかを選択してもよい。
【００１２】
本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生回路と、前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較器と、前記出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第１位相比較部と、前記位相調整信号に基づいて、試験の成否および前記被試験デバイスの良否の少なくとも一方を判定する判定部とを備える試験装置を提供する。
【００１３】
予め設定された検出期間の間、前記位相調整信号が予め設定された上限値以下かつ予め設定された下限値以上の値であったことを条件として、前記被試験デバイスの試験を開始する試験制御部を更に備えてもよい。
【００１４】
前記判定部は、前記位相調整信号による位相調整を開始してから予め設定された準備期間を経過するまでに、前記検出期間の間前記位相調整信号が前記上限値以下かつ前記下限値以上の値とならなかったことを条件として、前記被試験デバイスの試験を開始できない旨の異常を検出してもよい。
【００１５】
前記クロック再生回路は、前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第２位相比較部と、前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算器と、前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生部と、前記第２位相比較部および前記加算器の間に設けられ、第１動作モードにおいて前記周波数調整信号を前記加算器へと出力し、第２動作モードにおいて前記周波数調整信号に代えて予め定められた値を前記加算器へと出力する切替部とを有し、前記判定部は、前記第２動作モードにおける前記位相調整信号の変動幅が予め設定された基準変動幅以上であることを条件として、前記被試験デバイスの不良を検出してもよい。
【００１６】
本発明の第３の形態によると、被試験デバイスを試験する試験方法であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック発生段階と、入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生段階と、前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較段階と、前記被試験デバイスが出力する出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生段階へ出力する第１位相比較段階と、前記第１位相比較部が出力する前記位相調整信号を順次記憶する記憶段階とを備える試験方法を提供する。
【００１７】
本発明の第４の形態によると、被試験デバイスを試験する試験方法であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック段階と、入力される位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生段階と、前記再生クロックに基づいて、前記被試験デバイスが出力する前記出力信号の値を取得するタイミング比較段階と、前記出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生段階へ出力する第１位相比較段階と、前記位相調整信号に基づいて、試験の成否および前記被試験デバイスの良否の少なくとも一方を判定する判定段階とを備える試験方法を提供する。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１９】
本発明によれば、データをクロックと共に出力する被試験デバイスを正確に試験する試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２１】
図１は、本実施形態に係る試験装置１０の構成を示す。本実施形態に係る試験装置１０は、基準クロックに基づき動作しつつ、ＤＵＴ１００が出力するクロックに応じたタイミングでデータを取得する。これにより、試験装置１０は、ＤＵＴ１００の試験において、ＤＵＴ１００が出力するデータを適切に試験することができる。
【００２２】
試験装置１０は、パターン発生器１１０と、命令メモリ１１６と、パターンメモリ１１８と、試験信号供給部１２０と、レベルコンパレータ１２５と、クロック再生部１３０と、タイミング比較器１４０と、論理比較器１５０と、判定部１６０と、試験制御部１７０と、演算部１８０と、表示部１９０とを備える。
パターン発生器１１０は、ＤＵＴ１００を試験するための試験パターンを発生する。本実施形態に係るパターン発生器１１０は、命令メモリ１１６に格納された、ＤＵＴ１００を試験するための命令列を実行することにより試験のシーケンスを制御し、それぞれの命令に対応付けてパターンメモリ１１８に格納された試験パターンを試験信号供給部１２０へ出力する。これに代えて、パターン発生器１１０は、命令シーケンスによらず、予め指定されたアルゴリズムに基づいて試験パターンを順次生成していくアルゴリズミックパターン発生器（Ａｌｇｏｒｉｔｈｍｉｃ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）であっても良い。
【００２３】
パターン発生器１１０は、命令アドレスレジスタ１１２と、記録開始アドレスレジスタ１１４とを有する。命令アドレスレジスタ１１２は、次に実行すべき命令アドレスを記憶する。パターン発生器１１０は、命令アドレスレジスタ１１２により指定されるアドレスに記憶された命令および試験パターンを命令メモリ１１６およびパターンメモリ１１８から読み出すことにより、次に実行する命令と、当該命令の実行時に試験信号供給部１２０へ出力するべき試験パターンとを得る。
【００２４】
記録開始アドレスレジスタ１１４は、試験装置１０の利用者により予め設定される。そして、パターン発生器１１０は、記録開始アドレスレジスタ１１４に予め設定されたアドレスの命令を実行する場合に、クロック再生部１３０がＤＵＴ１００の出力信号に基づき生成する再生クロックの位相を調整する位相調整信号の記憶を開始することをクロック再生部１３０内の記憶部２８０に指示する。また、パターン発生器１１０は、出力信号と再生クロックとの間の位相調整を開始することを指示する命令を実行する場合に、当該位相調整信号の記憶開始を記憶部２８０に指示してもよい。なお、位相調整信号の詳細および記憶部２８０については後述する。
試験信号供給部１２０は、試験パターンに基づく試験信号をＤＵＴ１００に供給する。より具体的には、試験信号供給部１２０は、パターン発生器１１０から試験パターンを受け取って、試験パターンにより指定された波形に成形し、試験パターンにより指定されたタイミングに応じた試験信号を生成する。そして、試験信号供給部１２０は、当該試験信号をドライバを介してＤＵＴ１００へ供給する。
【００２５】
レベルコンパレータ１２５は、ＤＵＴ１００が出力する出力信号を入力し、当該出力信号の電圧レベルが論理値Ｈまたは論理値Ｌの電圧レベルに該当するか否かを検出する。クロック再生部１３０は、ＤＵＴ１００が出力した出力信号に基づいて、ＤＵＴ１００がデータと同期して出力したクロックを再生クロックとして再生する。本実施形態においては、ＤＵＴ１００が、出力データにクロックを重畳したクロック埋め込み方式による出力信号を例として示す。
【００２６】
これに代えて、ＤＵＴ１００は、出力データを伝送する第１の出力信号と、当該出力データに対するクロックを伝送する第２の出力信号とを異なる端子から出力するソースシンクロナス方式であっても良い。この場合、クロック再生部１３０は、ＤＵＴ１００が出力した第２の出力信号に基づいて、再生クロックを生成する。
【００２７】
タイミング比較器１４０は、再生クロックに基づいて、出力信号の値を取得する。クロック埋め込み方式の場合、タイミング比較器１４０は、クロックおよびデータを含む出力信号を再生クロックのタイミングで取り込むことにより、出力信号に含まれるデータの値を取得する。一方、ソースシンクロナス方式の場合、タイミング比較器１４０は、データを伝送する第１の出力信号を、第２の出力信号に基づいて生成された再生クロックのタイミングで取り込むことにより、第１の出力信号に含まれるデータの値を取得する。
【００２８】
論理比較器１５０は、タイミング比較器１４０により取り込まれた出力信号の値を、試験パターンにより予め定められた期待値と比較する。判定部１６０は、論理比較器１５０の比較結果に基づいて、ＤＵＴ１００の良否を判定する。ここで、判定部１６０は、クロック再生部１３０の位相調整信号に基づいて、試験の成否およびＤＵＴ１００の良否の少なくとも一方を判定しても良い。
【００２９】
試験制御部１７０は、試験装置１０の試験を制御する。演算部１８０は、クロック再生部１３０の位相調整信号を表示用に処理する。表示部１９０は、クロック再生部１３０の位相調整信号を試験装置１０の利用者に対して表示する。
【００３０】
図２は、本実施形態に係るクロック再生部１３０の構成をタイミング比較器１４０と共に示す。基準クロック源２００は、試験装置１０の動作の基準となる基準クロックを発生する。試験装置１０は、この基準クロックをＤＵＴ１００へ供給することにより、ＤＵＴ１００の動作を制御するクロックとして用いる。これにより、試験装置１０およびＤＵＴ１００は、同一の基準クロックを用いて同期して動作することができる。
【００３１】
クロック再生部１３０は、レベルコンパレータ１２５を介してＤＵＴ１００の出力信号を入力すると共に、基準クロック源２００の基準クロックを入力する。そして、クロック再生部１３０は、当該出力信号および基準クロックに基づいて、再生クロックを生成する。
【００３２】
クロック再生部１３０は、クロック再生回路２１０と、第１位相比較部２２０と、ＤＡコンバータ２７０と、記憶部２８０とを有する。クロック再生回路２１０は、ＤＡコンバータ２７０から入力される位相調整信号に基づいて、基準クロックと周波数が略等しく、基準クロックに対し位相調整信号に応じた位相差を有する再生クロックを生成する。第１位相比較部２２０は、クロック再生回路２１０が出力する再生クロックを入力し、ＤＵＴ１００の出力信号をレベルコンパレータ１２５を介して入力するように接続される。第１位相比較部２２０は、ＤＵＴ１００が出力する出力信号と再生クロックとの位相を比較した結果に基づいて、基準クロックおよび再生クロックの位相差を予め定められた基準位相差に近づける位相調整信号をクロック再生回路２１０へ出力する。
【００３３】
第１位相比較部２２０は、分周器２３０と、第１位相比較器２４０と、レート変換器２５０と、デジタルフィルタ２６０とを含む。分周器２３０は、再生クロックを、出力信号に重畳されたクロックと略同一の周波数となるように分周する。第１位相比較器２４０は、分周された再生クロックの立上りエッジまたは立下りエッジと、ＤＵＴ１００の出力信号の立上りエッジまたは立下りエッジとの位相を比較し、比較結果をレート変換器２５０へ出力する。レート変換器２５０は、再生クロックおよび出力信号のエッジの位相を比較する度に第１位相比較器２４０から出力される比較結果を、より低レートの比較結果となるように変換する。すなわち例えばレート変換器２５０は、第１位相比較器２４０から入力される比較結果を所定期間毎に合計することにより、所定期間毎の比較結果に変換する。
【００３４】
デジタルフィルタ２６０は、例えばＦＩＲによる一種のローパスフィルタの機能を有し、レート変換器２５０が出力する比較結果を入力して、クロック再生回路２１０の位相調整に用いる位相調整信号を出力する。なお、本実施形態に係る第１位相比較部２２０は、第１位相比較器２４０から出力される比較結果、レート変換器２５０から出力される所定期間毎の比較結果、および、デジタルフィルタ２６０が出力する位相調整信号として、デジタル信号を用いる。したがって、第１位相比較部２２０は、予め定められた間隔毎にデジタル値の位相調整信号を出力する。これに代えて、第１位相比較器２４０、レート変換器２５０、およびデジタルフィルタ２６０は、これらの信号として、アナログ信号を用いても良い。
【００３５】
ＤＡコンバータ２７０は、第１位相比較部２２０に接続され、第１位相比較部２２０が出力するデジタル値の位相調整信号を、アナログ値の位相調整信号に変換する。これにより、クロック再生回路２１０は、再生クロックがＤＵＴ１００の出力信号を取り込むべきタイミングより遅れている場合には再生クロックの位相を早くし、進んでいる場合には再生クロックの位相を遅くして、これらの信号の位相差を予め定められた基準位相差に近づけることができる。なお、ＤＡコンバータ２７０は、ＤＵＴ１００の出力信号および再生クロックの間の位相調整をしない場合には、パターン発生器１１０からの指示に応じて予め定められた一定値の位相調整信号を出力する。そして、パターン発生器１１０から位相調整の開始の指示を受けると、デジタルフィルタ２６０からの入力に応じたアナログ値の位相調整信号を出力する。
【００３６】
記憶部２８０は、第１位相比較部２２０に接続され、パターン発生器１１０から位相調整信号の記憶開始の指示を受けると、第１位相比較部２２０が出力するデジタル値の位相調整信号を順次記憶する。例えば、記憶部２８０は、例えばデジタルフィルタ２６０のサンプル間隔毎に、デジタル値の位相調整信号を第１位相比較部２２０から入力し、当該サンプル間隔毎に位相調整信号を順次記憶する。ここで、第１位相比較部２２０の出力がアナログの位相調整信号である変形例においては、記憶部２８０はＡＤコンバータにより当該位相調整信号をデジタル信号に変換して記憶してもよい。
【００３７】
図３は、本実施形態に係るクロック再生回路２１０の構成を示す。クロック再生回路２１０は、基準クロックに対してＤＡコンバータ２７０からの位相調整信号に基づく位相差を有するように再生クロックをフェーズロックさせる。本実施形態に係るクロック再生回路２１０は、第２位相比較部３６０と、切替部３００と、加算器３０５と、再生クロック発生部３１０とを含む。
【００３８】
第２位相比較部３６０は、再生クロック発生部３１０が出力する再生クロックを入力するように接続される。第２位相比較部３６０は、分周器３７０と、第２位相比較器３８０とを含む。分周器３７０は、再生クロックを分周し、基準クロックと位相を比較できるよう周波数変換する。第２位相比較器３８０は、基準クロックと分周された再生クロックとの位相を比較し、比較結果に基づいて再生クロックの周波数を基準クロックに近づける周波数調整信号を出力する。この周波数調整信号は、再生クロック発生部３１０が出力する再生クロックおよび基準クロックの位相差が、ＤＡコンバータ２７０からの位相調整信号により定まる値となるようにフェーズロックさせる信号であって良い。切替部３００は、第２位相比較部３６０および加算器３０５の間に設けられ、第１動作モードにおいて周波数調整信号を加算器３０５へと出力し、第２動作モードにおいて周波数調整信号に代えて予め定められた基準値を加算器３０５へと出力する。
【００３９】
加算器３０５は、ＤＡコンバータ２７０が出力する位相調整信号と、切替部３００が出力する信号とを入力するように接続される。加算器３０５は、第１動作モードにおいて、ＤＡコンバータ２７０から入力される位相調整信号、および第２位相比較部３６０から切替部３００を介して入力される周波数調整信号を加算したクロック調整信号を出力する。また、加算器３０５は、第２動作モードにおいて、ＤＡコンバータ２７０から入力される位相調整信号に、切替部３００から入力される基準値を加算したクロック調整信号を出力する。
【００４０】
再生クロック発生部３１０は、加算器３０５が出力するクロック調整信号を入力するように加算器３０５に接続され、加算器３０５から入力されるクロック調整信号に基づいて、再生クロックを発生する。再生クロック発生部３１０は、ＬＰＦ３２０（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）と、積分器３３０と、ＶＣＯ３４０（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）と、分周器３５０とを含む。ＬＰＦ３２０は、加算器３０５から入力されるクロック調整信号における予め定められた周波数より低い周波数の成分を通過させる。積分器３３０は、ＬＰＦ３２０が出力するクロック調整信号を入力するように接続され、クロック調整信号を積分してＶＣＯ３４０へ供給する。ＶＣＯ３４０は、積分器３３０が出力する、積分されたクロック調整信号を入力するように接続され、クロック調整信号の積分値に応じた周波数のクロックを発生する。分周器３５０は、ＶＣＯ３４０のクロックを入力するように接続され、当該クロックを分周して再生クロックを生成する。
【００４１】
以上に示したクロック再生部１３０によれば、試験装置１０の基準クロックおよびＤＵＴ１００の出力信号に基づいて、再生クロックを生成し、再生クロックに基づくタイミングでＤＵＴ１００が出力するデータを取得することができる。ＤＵＴ１００は試験装置１０の基準クロックに基づいて動作するので、クロック再生部１３０は、基準クロックおよび再生クロックの周波数が同一となるように周波数同期を取りつつ、出力信号に含まれるクロックおよび再生クロックの位相差を所定の値とするように位相同期を取ることができる。そして試験装置１０は、出力信号および再生クロックの位相差に応じた位相調整信号を記憶部２８０に記憶させることができるので、記憶された位相調整信号を後の解析に用いることができる。
【００４２】
図４は、本実施形態に係る記憶部２８０に記憶される位相調整信号の変化を示す。本図の横軸は時間の経過を、縦軸は位相調整信号の値を示す。まず、クロック再生部１３０は、位相調整を行っていない状態において、ＤＡコンバータ２７０から一定値の位相調整信号を出力している。この場合、第１位相比較部２２０、ＤＡコンバータ２７０、およびクロック再生回路２１０のループ経路は切断された状態となるので、ＤＵＴ１００の出力信号との間での位相調整は行われない。
【００４３】
次に、パターン発生器１１０は、命令アドレスレジスタ１１２の命令アドレスがパターン発生器１１０に記憶されたアドレスと一致した場合、または位相調整の開始を指示する命令を実行した場合に、位相調整の開始をクロック再生部１３０へ指示する。これに代えて、クロック再生部１３０は、例えば試験プログラムの実行開始が指示された場合等の他の条件により位相調整を開始してよい。また、パターン発生器１１０は、位相調整の開始に伴って、位相調整信号の記憶開始を記憶部２８０へ指示する。これにより、記憶部２８０は、位相調整信号を順次記憶し始める。
【００４４】
位相調整の開始の指示を受けると、クロック再生部１３０内のＤＡコンバータ２７０は、第１位相比較部２２０から入力されるデジタル値の位相調整信号を、アナログ値の位相調整信号に変換して出力する。これにより、第１位相比較部２２０、ＤＡコンバータ２７０、およびクロック再生回路２１０のループ経路が接続された状態となり、ＤＵＴ１００の出力信号との間で位相調整が行われる。
【００４５】
位相調整の開始から図示したセトリング期間の後に、ＤＵＴ１００の出力信号に含まれるクロックと再生クロックとの位相が同期する。このとき、これらのクロックの位相差は、理想とするストローブ信号の位相を中心とし、仕様上定めたトラッキング誤差の範囲内の値に安定する。これに伴って、第１位相比較部２２０が出力する位相調整信号は、理想とするストローブ信号の位相に応じた位相調整信号の理想値を含み、予め設定された上限値以下かつ予め設定された下限値以上の範囲内の値に安定する。そこで、試験制御部１７０は、記憶部２８０に記憶される位相調整信号を監視し、予め設定された検出期間の間、位相調整信号が上記の範囲内の値であったことを条件として、ＤＵＴ１００の試験を開始する。そして、パターン発生器１１０および試験信号供給部１２０は、試験開始の指示を受けて、試験信号をＤＵＴ１００へ供給する。これにより、試験制御部１７０は、位相調整の完了を検出して、試験を開始することができる。
【００４６】
また、判定部１６０は、記憶部２８０に記憶される位相調整信号を監視し、位相調整信号による位相調整を開始してから予め設定された準備期間を経過するまでに、予め設定された検出期間の間位相調整信号が上限値以下かつ下限値以上の値を維持することができなかったことを条件として、ＤＵＴ１００の試験を開始できない旨の異常を検出する。これにより、判定部１６０は、位相調整が所定の準備期間を経過するまでに完了しない場合に試験の失敗を判定することができる。
【００４７】
また、試験装置１０は、ＤＵＴ１００の出力信号に含まれるクロックの安定性を判定しても良い。すなわち、試験制御部１７０は、まず、クロック再生部１３０の動作モードを第２動作モードとし、判定部１６０から予め定められた基準値を加算器３０５へ入力させる。これにより、試験制御部１７０は、クロック再生回路２１０内のループ経路を切断し、再生クロック発生部３１０、第１位相比較部２２０、およびＤＡコンバータ２７０のループ経路を接続した状態とすることができる。この状態において、クロック再生部１３０は、ＤＵＴ１００の出力信号に含まれるクロックと再生クロックとの間で位相調整を行う。
【００４８】
試験制御部１７０は、この再生クロックを用いて、ＤＵＴ１００が出力するクロックの位相の変動を検出し、当該クロックの安定性を判定する。より具体的には、位相調整が終了した状態で、判定部１６０は、第２動作モードにおいて記憶部２８０に記憶された位相調整信号の変動幅が予め設定された基準変動幅以上であることを条件として、ＤＵＴ１００が出力するクロックの位相が不安定であることを検出し、ＤＵＴ１００の不良を検出する。
【００４９】
以上に示した試験装置１０によれば、第１位相比較部２２０から出力される位相調整信号に基づいて、試験の成否およびＤＵＴ１００の良否を判定することができる。
【００５０】
図５は、本実施形態に係る表示部１９０が表示するグラフの一例を示す。本図の横軸は時間の経過を、縦軸は基準クロックに対する再生クロックの位相差を示す。記憶部２８０は、第１位相比較部２２０が出力するデジタル値の位相調整信号を順次記憶する。次に、演算部１８０は、記憶部２８０に記憶された位相調整信号に応じて基準クロックに対する再生クロックの位相差を算出する。そして、表示部１９０は、この位相差を表示することにより、試験装置１０の利用者が位相の変動を観測できるようにする。
【００５１】
本実施形態において、第１位相比較部２２０は、ＤＵＴ１００が出力する出力信号と再生クロックとの位相差をデジタル値の位相調整信号として出力する。この場合、この位相調整信号の変化を表示することにより、表示部１９０は、ＤＵＴ１００が出力する出力信号と再生クロックとの位相差を系列５００に示したように離散的に変化する値として表示することができる。しかし、実際の回路においては、クロック再生回路２１０は、ＤＡコンバータ２７０によりアナログ値に変換した位相調整信号に応じて基準クロックに対する再生クロックの位相差を変更するので、位相差の変動に遅延Ｔｄが生じる。また、ＤＡコンバータ２７０およびクロック再生回路２１０の特性に応じて、位相差の変動が平滑化される等の変化が生じる。
【００５２】
そこで、現実の位相差と略同一の値を試験装置１０の利用者に表示するために、演算部１８０は、ＤＡコンバータ２７０がデジタル入力をアナログ出力に変換し、クロック再生回路２１０がアナログ値の位相調整信号に応じて位相差を変更する特性、すなわち例えば設計値等に基づいて、記憶部２８０に記憶されたデジタル値の位相調整信号に応じた位相差の理論値を算出する。演算部１８０は、例えばＤＡコンバータ２７０、ＬＰＦ３２０、積分器３３０、ＶＣＯ３４０、および分周器３５０の伝達関数を合成した伝達関数を予め記憶しておき、当該伝達関数を用いてデジタル値の位相調整信号を変換することにより位相差の理論値を算出することができる。そして表示部１９０は、演算部１８０により算出された位相差の理論値のグラフを表示する。これにより表示部１９０は、試験装置１０の利用者に対し、より現実の位相差に近い値を表示することができる。
【００５３】
なお、表示部１９０は、試験装置１０の利用者の指示に応じて、デジタル値の位相調整信号を位相差として表示するか、または、上記の特性に基づく位相差の理論値を表示するかを選択可能としても良い。
【００５４】
以上に示した演算部１８０および表示部１９０によれば、記憶部２８０に記憶された位相調整信号に基づいて、基準クロックおよび再生クロックの位相差の変動を表示することができる。これにより試験装置１０の利用者は、試験が失敗する場合において、ＤＵＴ１００が出力するクロックの良否を判断して試験の失敗要因を切り分けることができ、試験プログラムのデバッグをより容易に行うことができる。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る試験装置１０の構成を示す。
【図２】本発明の実施形態に係るクロック再生部１３０の構成をタイミング比較器１４０と共に示す。
【図３】本発明の実施形態に係るクロック再生回路２１０の構成を示す。
【図４】本発明の実施形態に係る記憶部２８０に記憶される位相調整信号の変化を示す。
【図５】本発明の実施形態に係る表示部１９０が表示するグラフの一例を示す。
【図６】従来技術に係る試験装置６００の構成を示す。
【符号の説明】
【００５７】
１０  試験装置
１００  ＤＵＴ
１１０  パターン発生器
１１２  命令アドレスレジスタ
１１４  記録開始アドレスレジスタ
１１６  命令メモリ
１１８  パターンメモリ
１２０  試験信号供給部
１２５  レベルコンパレータ
１３０  クロック再生部
１４０  タイミング比較器
１５０  論理比較器
１６０  判定部
１７０  試験制御部
１８０  演算部
１９０  表示部
２００  基準クロック源
２１０  クロック再生回路
２２０  第１位相比較部
２３０  分周器
２４０  第１位相比較器
２５０  レート変換器
２６０  デジタルフィルタ
２７０  ＤＡコンバータ
２８０  記憶部
３００  切替部
３０５  加算器
３１０  再生クロック発生部
３２０  ＬＰＦ
３３０  積分器
３４０  ＶＣＯ
３５０  分周器
３６０  第２位相比較部
３７０  分周器
３８０  第２位相比較器
５００  系列
５１０  系列
６００  試験装置
６０２  ＤＵＴ
【図１】
2007048386.tif 000003
【図２】
2007048386.tif 000004
【図３】
2007048386.tif 000005
【図４】
2007048386.tif 000006
【図５】
2007048386.tif 000007
【図６】
2007048386.tif 000008