(57)【要約】【課題】従来技術のゲート漏れ電流の問題がないメモリ・セル構造体およびその動作方法を提供する。【解決手段】本発明による構造体は、（ａ）基板と、（ｂ）基板上の第１および第２の電極領域と、（ｃ）第１の電極領域と第２の電極領域との間に配置された第３の電極領域とを含む。第１の電極領域と第３の電極領域との間に第１の書込み電圧電位が印加されるとそれに応答して、第３の電極領域がそれ自体の形状を変化させ、その後、第１の電極領域と第３の電極領域との間に所定の読取り電圧電位が印加されるとそれに応答して、第１の電極領域と第３の電極領域との間にセンス電流が流れる。さらに、第２の電極領域と第３の電極領域との間に第２の書込み電圧電位が印加されるとそれに応答して、第１の電極領域と第３の電極領域との間にセンス電流が流れない。【選択図】図１６
2007158332.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板と、
（ｂ）前記基板上の第１の電極領域および第２の電極領域と、
（ｃ）前記第１の電極領域と第２の電極領域との間に配置された第３の電極領域とを含む構造体であって、
前記第１の電極領域と前記第３の電極領域との間に第１の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させ、前記第１の電極領域と前記第３の電極領域との間に所定の読取り電圧電位が印加されるとそれに応答して、前記第１の電極領域と前記第３の電極領域との間にセンス電流が流れ、
前記第２の電極領域と前記第３の電極領域との間に第２の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させ、前記第１の電極領域と前記第３の電極領域との間に前記所定の読取り電圧電位が印加されるとそれに応答して、前記第１の電極領域と前記第３の電極領域との間に前記センス電流が流れず、
前記第１および第２の書込み電圧電位の印加により、前記第３の電極領域に力が加えられるとそれに応答して、前記第３の電極領域がその形状を変化させ、前記力が存在しなくなってもその変化した形状を維持する前記構造体。
【請求項２】
前記第１の電極領域と前記第３の電極領域との間に前記第１の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させて、前記第３の電極領域の一部が前記第１の電極領域に向かって移動する、請求項１に記載の構造体。
【請求項３】
前記第２の電極領域と前記第３の電極領域との間に前記第２の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させることによって、前記第３の電極領域の一部が前記第１の電極領域から離れる、請求項１に記載の構造体。
【請求項４】
前記第３の電極領域が、カーボン・ナノチューブ・メッシュを含む請求項１に記載の構造体。
【請求項５】
前記カーボン・ナノチューブ・メッシュが、ランダムな向きで物理的に互いに接着した複数のカーボン・ナノチューブを含む、請求項４に記載の構造体。
【請求項６】
前記第１の電極領域と前記第３の電極領域との間に挟まれた空間領域をさらに含み、該空間領域は液体材料も固体材料も含まない、請求項１に記載の構造体。
【請求項７】
前記第１の電極領域と前記第３の電極領域との間に配置されたトンネル誘電体層をさらに含み、前記第１の電極領域と前記第３の電極領域との間に前記第１の書込み電圧電位が印加されるとそれに応答して、前記トンネル誘電体層が前記第３の電極が前記第１の電気領域と直接物理的に接触するのを妨げる、請求項１に記載の構造体。
【請求項８】
前記第１の電極領域と前記第２の電極領域は、ドーピングされたポリシリコンを含む、請求項１に記載の構造体。
【請求項９】
前記第２の電極領域と前記第３の電極領域との間に配置された誘電体領域をさらに含み、前記第２の電極領域と前記第３の電極領域との間に前記第２の書込み電圧電位が印加されるとそれに応答して、前記誘電体領域は前記第３の電極が前記第２の電極領域と直接物理的に接触するのを妨げる、請求項１に記載の構造体。
【請求項１０】
（ａ）基板と、
（ｂ）前記基板上の第１の電極領域および第２の電極領域と、
（ｃ）前記第１の電極領域と前記第２の電極領域との間に配置された第３の電極領域と、
（ｄ）前記第１の電極領域と前記第３の電極領域との間に配置されたトンネル誘電体層とを含む構造体であって、
前記第１の電極領域と前記第３の電極領域との間に第１の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させ、前記第１の電極領域と前記第３の電極領域との間に所定の読取り電圧電位が印加されるとそれに応答して、前記第１の電極領域と前記第３の電極領域との間にセンス電流が流れ、
前記第２の電極領域と前記第３の電極領域との間に第２の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させ、前記第１の電極領域と前記第３の電極領域との間に前記所定の読取り電圧電位が印加されるとそれに応答して、前記第１の電極領域と前記第３の電極領域との間に前記センス電流が流れず、
前記第１および第２の書込み電圧電位の印加により、前記第３の電極領域に力が加えられるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させ、前記力が存在しなくなってもその変化した形状を維持し、
前記第３の電極領域は、カーボン・ナノチューブ・メッシュを含み、
前記第１の電極領域と前記第３の電極領域との間に前記第１の書込み電圧が印加されるとそれに応答して、前記トンネル誘電体層は、前記第３の電極が前記第１の電極領域と直接物理的に接触するのを妨げる前記構造体。
【請求項１１】
前記第１の電極領域と前記第３の電極領域との間に前記第１の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がその形状を変化させ、前記第３の電極領域の一部が前記第１の電極領域に向かって移動する、請求項１０に記載の構造体。
【請求項１２】
前記第２の電極領域と前記第３の電極領域との間に前記第２の書込み電圧電位が印加されるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させて前記第３の電極領域の一部が前記第１の電極領域から離れる、請求項１０に記載の構造体。
【請求項１３】
前記カーボン・ナノチューブ・メッシュが、ランダムな向きで互いに物理的に接着された複数のカーボン・ナノチューブを含む、請求項１０に記載の構造体。
【請求項１４】
前記第２の電極領域と前記第３の電極領域との間に配置された誘電体領域をさらに含み、前記第２の電極領域と前記第３の電極領域との間に前記第２の書込み電圧電位が印加されるとそれに応答して、前記誘電体は前記第３の電極が前記第２の電極領域と直接物理的に接触するのを妨げる、請求項１０に記載の構造体。
【請求項１５】
（ａ）基板と、（ｂ）前記基板上の第１および第２の電極領域と、（ｃ）前記第１の電極領域と前記第２の電極領域との間に配置された第３の電極領域と、（ｄ）前記第１の電極領域と前記第３の電極領域との間に配置されたトンネル誘電体層とを含む構造体を準備することであって、前記第３の電極領域に力が加えられるとそれに応答して、前記第３の電極領域がそれ自体の形状を変化させ、前記力が存在しなくなってもその変化した形状を維持する前記構造体を準備することと、
前記第１の電極領域と前記第３の電極領域との間に第１の書込み電圧電位を印加して、前記第３の電極領域の一部を前記トンネル誘電体層の方に移動させて直接物理的に接触させ、前記第１の電極領域と前記第３の電極領域との間に所定の読取り電圧電位が印加されるとそれに応答して前記第１の電極領域と前記第３の電極領域との間を前記トンネル誘電体層を介してセンス電流がトンネルすることとを含む、前記構造体の動作方法。
【請求項１６】
前記第２の電極領域と前記第３の電極領域との間に第２の書込み電圧電位を印加して前記第３の電極領域の一部を前記トンネル誘電体層から離し、それによって前記第３の電極領域が前記トンネル誘電体層と直接物理的に接触しなくなるようにし、前記第１の電極領域と前記第３の電極領域との間に前記所定の読取り電圧電位が印加されるとそれに応答して前記第１の電極領域と前記第３の電極領域との間を前記トンネル誘電体層を介して前記センス電流がトンネルしないようにすることをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記第３の電極領域がカーボン・ナノチューブ・メッシュを含む、請求項１５に記載の方法。
【請求項１８】
前記カーボン・ナノチューブ・メッシュが、ランダムな向きで互いに物理的に接着した複数のカーボン・ナノチューブを含む、請求項１７に記載の方法。
【請求項１９】
前記構造体は、前記第２の電極領域と前記第３の電極領域との間に挟まれた誘電体領域を含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ・デバイスに関し、より詳細にはカーボン・ナノチューブ（ＣＮＴ）技術を用いたメモリ・デバイスに関する。
【背景技術】
【０００２】
半導体トランジスタを含むメモリ・セルでは、ゲート漏れ電流が重大な問題になり、メモリ・セルの製作と動作における新技術が求められている。したがって、従来技術のゲート漏れ電流の問題がないメモリ・セル構造体およびその動作方法が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、従来技術のゲート漏れ電流の問題がないメモリ・セル構造体およびその動作方法を提供する。
【課題を解決するための手段】
【０００４】
本発明は、（ａ）基板と、（ｂ）該基板上の第１の電極領域および第２の電極領域と、（ｃ）該第１の電極領域と第２の電極領域の間に配置された第３の電極領域とを含む構造体であって、第１の電圧電位が存在し、それによって、該第１の電極領域と該第３の電極領域との間に該第１の書込み電圧電位が印加されるとそれに応答して該第３の電極領域がそれ自体の形状を変化させ、その後、該第１の電極領域と該第３の電極領域との間に所定の読取り電圧電位が印加されるとそれに応答して、該第１の電極領域と該第３の電極領域との間にセンス電流が流れ、第２の書込み電圧電位が存在し、それによって該第２の電極領域と該第３の電極領域との間に該第２の書込み電圧電位が印加されるとそれに応答して、該第３の電極領域がそれ自体の形状を変化させ、該第１の電極領域と該第３の電極領域との間に該所定の読取り電圧電位が印加されるとそれに応答して該第１の電極領域と該第３の電極領域との間にセンス電流が流れず、力が存在し、それによって該第３の電極領域に力が加えられるとそれに応答して該第３の電極領域がそれ自体の形状を変化させ、その後、該力が存在しなくなってもその変化した形状を維持する構造体を提供する。
【０００５】
本発明は、（ａ）基板と、（ｂ）該基板上の第１の電極領域および第２の電極領域と、（ｃ）該第１の電極領域と該第２の電極領域との間に配置された第３の電極領域と、（ｄ）該第１の電極領域と該第３の電極領域との間に配置されたトンネル誘電体層とを含む構造体であって、第１の書込み電圧電位が存在し、それによって、該第１の電極領域と該第３の電極領域との間に該第１の書込み電圧電位が印加されるとそれに応答して、該第３の電極領域がそれ自体の形状を変化させ、その後、該第１の電極領域と該第３の電極領域との間に所定の読取り電圧電位が印加されるとそれに応答して、該第１の電極領域と該第３の電極領域との間にセンス電流が流れ、第２の書込み電圧電位が存在し、それによって、該第２の電極領域と該第３の電極領域との間に該第２の書込み電圧電位が印加されるとそれに応答して、該第３の電極領域がそれ自体の形状を変化させ、該第１の電極領域と該第３の電極領域との間に該所定の読取り電圧電位が印加されるとそれに応答して、該第１の電極領域と該第３の電極領域との間に該センス電流が流れず、力が存在し、それによって、該第３の電極領域に該力が加えられるとそれに応答して、該第３の電極領域がそれ自体の形状を変化させ、その後、該力が存在しなくなってもその変化した形状を維持し、該第３の電極領域は、カーボン・ナノチューブ・メッシュを含み、該第１の電極領域と該第３の電極領域との間に該第１の書込み電圧が印加されるとそれに応答して、該トンネル誘電体層は、該第３の電極が該第１の電極領域と直接物理的に接触するのを妨げる構造体を提供する。
【０００６】
また、本発明は、（ａ）基板と、（ｂ）該基板上の第１および第２の電極領域と、（ｃ）該第１の電極領域と該第２の電極領域との間に配置された第３の電極領域と、（ｄ）該第１の電極領域と該第３の電極領域との間に配置されたトンネル誘電体層とを含む構造体を設けるステップであって、力が存在し、それによって該第３の電極領域に該力が加えられるとそれに応答して、該第３の電極領域がそれ自体の形状を変化させ、その後該力が存在しなくなってもその変化した形状を維持するステップと、該第１の電極領域と該第３の電極領域との間に第１の書込み電圧電位を印加して、該第３の電極領域の一部を該トンネル誘電体層の方に移動させて直接物理的に接触させ、その後該第１の電極領域と該第３の電極領域との間に所定の読取り電圧電位が印加されるとそれに応答して該第１の電極領域と該第３の電極領域との間を該トンネル誘電体層を介してセンス電流がトンネルするステップとを含む、構造体動作方法を提供する。
【発明を実施するための最良の形態】
【０００７】
図１ないし図１６に、本発明の実施形態によるメモリ・セル１００を形成する製作工程を示す。本明細書では、図Ｎ（Ｎ＝１，．．．，１７）の上部に上面図を示し、下部に線Ｎ−Ｎに沿った上部の断面図を示す。
【０００８】
図１を参照すると、一実施形態では、（ｉ）シリコン層１１０と、（ｉｉ）シリコン層１１０上の埋込み酸化物層１２０と、（ｉｉｉ）埋込み酸化物層１２０上のシリコン層１３０とからなるＳＯＩ（Silicon on Insulator）基板１０５から開始する。図を簡単にするために、以降の図面ではシリコン層１１０を図示しない。代替実施形態では、製作工程は、ＳＯＩ基板１０５ではなくバルク・シリコン・ウエハ（図示せず）から開始する。
【０００９】
次に、図２を参照すると、一実施形態では、シリコン層１３０（図１）のシリコン領域１３０’をそのまま残し、シリコン層１３０（図１）の周囲の領域を誘電体（たとえば二酸化シリコン）領域２１０に置き換える。たとえば、図２のメモリ・セル１００は、まず、従来のリソグラフィおよびエッチング工程を使用してシリコン領域１３０’以外のシリコン層１３０（図１）をエッチングし、埋込み酸化物層１２０で停止する。次に、一実施形態では、二酸化シリコンを被覆付着させた後、シリコン領域１３０’が再び周囲環境に対して露出するまで平坦化工程（たとえば化学機械研磨：ＣＭＰ）を行う。その結果のメモリ・セル１００を図２に示す。
【００１０】
次に、図３を参照すると、一実施形態では、図２のメモリ・セル１００全体の上に窒化物層３１０を、たとえば窒化シリコンの化学気相付着（ＣＶＤ）によって形成する。
【００１１】
次に、図４を参照すると、一実施形態では、埋込み酸化物層１２０の上表面１２２がキャビティ４１０を介して周囲環境に対して露出するように、窒化物層３１０とシリコン領域１３０’とにキャビティ４１０を形成する。たとえば、キャビティ４１０は、従来のリソグラフィおよびエッチング工程で作成する。一実施形態では、上から見るとキャビティ４１０はＴ字形である。
【００１２】
次に、図５を参照すると、一実施形態では、キャビティ４１０の側壁に窒化物スペーサ５１０を形成する。たとえば、窒化物スペーサ５１０は、（ｉ）図４のメモリ・セル１００全体の上に窒化物（たとえば窒化シリコン）を付着させ、（ｉｉ）付着させた窒化物をエッチバックして、キャビティ４１０の側壁に窒化物スペーサが形成されるようにする。一実施形態では、エッチバックは、埋込酸化物層１２０の上表面１２２が周囲環境に対して露出するまで行い、シリコン領域１３０’の上に窒化物層５２０が残るようにする。
【００１３】
次に、図６を参照すると、一実施形態では、キャビティ４１０に導電材料（たとえばドーピングされたポリシリコン）を充填し、下部電極領域６１０を形成する。たとえば、ポリシリコン下部電極領域６１０は、図５のメモリ・セル１００全体の上に、ドーピングされたポリシリコンを付着させた後、窒化物層５２０が周囲環境に対して露出するまで平坦化工程を行うことによって形成する。
【００１４】
次に、図７を参照すると、一実施形態では、ポリシリコン下部電極領域６１０の上表面６１２が窒化物層５２０の上表面５２２よりも低くなるように、ポリシリコン下部電極領域６１０をくぼませる。たとえば、ポリシリコン下部電極領域６１０は、領域５１０および５２０の窒化物に対して選択的な短いＲＩＥ（大型等方性エッチング部材による反応性イオン・エッチング）工程によってくぼませる。
【００１５】
次に、図８を参照すると、一実施形態では、ポリシリコン下部電極領域６１０およびキャビティ４１０の上に下部プレース・ホルダ８１０（たとえば、多結晶またはアモルファス・ゲルマニウムＧｅを含む）を形成する。たとえば、Ｇｅ下部プレース・ホルダ８１０は、まず、図７のメモリ・セル１００全体の上にＧｅのＣＶＤを行い、次に、付着させたＧｅを窒化物層５２０の上表面５２２が周囲環境に対して露出するまで、（たとえばＣＭＰによって）研磨することによって形成する。
【００１６】
次に、図９を参照すると、一実施形態では、図８のメモリ・セル１００全体の上にカーボン・ナノチューブ（ＣＮＴ）メッシュ９１０を形成する。一実施形態では、ＣＮＴメッシ９１０は、ランダムな向きで物理的に互いに付着させた複数のカーボン・ナノチューブ９２０からなる。ＣＮＴメッシュ９１０は、（ｉ）導電性で、（ｉｉ）力が加わると形状を変化させるが、力を取り除いてもその形状を維持する、という特性を有する。一般に、ＣＮＴメッシュ９１０は、上記の（ｉ）と（ｉｉ）の２つの特性を有する任意の材料で構成することができる。上記（ｉ）の特性の代わりに、ＣＮＴメッシュ９１０の材料は導電性材料と半導体材料との混合、好ましくは、主として（たとえば８０重量パーセント以上）導電性材料からなることができる。たとえば、ＣＮＴメッシュ９１０は、図８のメモリ・セル１００全体上のキャスティング溶剤中でＣＮＴをスピンさせることによって形成する。次に、キャスティング溶剤が蒸発して、図９に示すようなＣＮＴメッシュ９１０が形成される。
【００１７】
次に、図１０を参照すると、一実施形態では、ＣＮＴメッシュ９１０の一部がＧｅＯ２領域１０１０に埋め込まれるように、Ｇｅ下部プレース・ホルダ８１０と窒化物層５２０との上に、ＧｅＯ２領域１０１０とＧｅ領域１０２０とを含む上部プレース・ホルダ１０１０、１０２０を形成する。たとえば、上部プレース・ホルダ１０１０、１０２０を形成するには、まず図９のメモリ・セル１００全体の上に、たとえばＣＶＤによってＧｅＯ２層（図示せず）を形成する。次に、付着したＧｅＯ２層の上にＧｅ層（図示せず）を形成する。次に、リソグラフィおよびエッチング工程を行い、Ｇｅ層をエッチングしてＧｅＯ２層で停止すると、Ｇｅ領域１０２０が形成される。次に、ＧｅＯ２層のうちのＧｅ領域１０２０で覆われていない部分を水で除去し、ＧｅＯ２領域１０１０を形成する。次に、上記のリソグラフィおよびエッチング工程で使用したフォトレジスト層（図示せず）を溶剤で除去する。その結果のメモリ・セル１００を図１０に示す。
【００１８】
次に、図１１を参照すると、一実施形態では、Ｇｅ領域１０２０と窒化物層５２０の上に誘電体領域１１１０と上部電極領域１１２０とを含む上部電極積層１１１０、１１２０を形成する。たとえば、誘電体領域１１１０は、二酸化シリコンからなり、上部電極層１１２０はドーピングされたポリシリコンからなる。一実施形態では、上部電極積層１１１０、１１２０を形成するには、まず、図１０のメモリ・セル１００全体の上にＳｉＯ２層（図示せず）を形成する。次に、ＳｉＯ２層の上にポリシリコン層（図示せず）を形成する。次に、リソグラフィおよびエッチング工程を行ってポリシリコン層をエッチングした後、ＳｉＯ２層をエッチングし、それによってポリシリコン上部電極流域１１２０と酸化物領域１１１０とを順に作成する。
【００１９】
次に、一実施形態では、ＣＮＴメッシュ９１０（図１０）の周囲露出部分を、たとえば、ポリシリコン上部電極領域１１２０およびＧｅ領域１０２０と８１０の材料に対して選択的な酸素プラズマを使用したエッチングで除去する。その後にＣＮＴメッシュ９１０（図１０）で残っている部分がＣＮＴメッシュ９１０’である。その結果のメモリ・セル１００を図１１に示す。
【００２０】
次に、一実施形態では、ポリシリコン上部電極領域１１２０の一部１１２０ａを除去し、後で充填コンタクト・ホール（図１１には図示されていないが、図１５ないし図１７に図示する）を形成することができるようにする。充填コンタクト・ホールは、下層のＣＮＴメッシュ９１０’と直接物理的に接触しているが、ポリシリコン上部電極領域１１２０とは直接物理的に接触しないようになっている。たとえば、ポリシリコン上部電極領域１１２０の一部１１２０ａは、リソグラフィおよびエッチング工程によって除去する。なお、このポリシリコン部分１１２０ａの除去によって、Ｇｅ領域１０２０の一部も除去されて、ＧｅＯ２領域１０１０の一部が周囲環境に対して露出することに留意されたい（図１２の上図）。その結果のメモリ・セル１００を図１２に示す。
【００２１】
次に、図１３を参照すると、一実施形態では、シリコン領域１３０’の上表面１３２が周囲環境に対して露出するように窒化物層５２０に開口部１３１０を形成する。たとえば、開口部１３１０は、リソグラフィおよびエッチング工程によって形成する。
【００２２】
次に、一実施形態では、上部プレース・ホルダ１０１０、１０２０と下部プレース・ホルダ８１０を除去して、図１４のメモリ・セル１００とする。一実施形態では、上部プレース・ホルダ１０１０、１０２０と下部プレース・ホルダ８１０は、ＧｅおよびＧｅＯ２を含む。その結果、上部プレース・ホルダ１０１０、１０２０および下部プレース・ホルダ８１０は、Ｈ２Ｏ２とＨ２Ｏ（過酸化水素と水）の混合を使用した１回のウエット・エッチングで除去することができ、それによって図１４のメモリ・セル１００となる。
【００２３】
図１４を参照すると、今度は、ＣＮＴメッシュ９１０’は酸化物領域１１１０によって窒化物層５２０に対して押さえつけられている。しかし、ＣＮＴメッシュ９１０’は、特に酸化物領域１１１０によってポリシリコン上部電極領域１１２０から電気的に絶縁されている。ＣＮＴメッシュ９１０’は、Ｇｅ下部プレース・ホルダ８１０が除去された後の空き空間によって、ポリシリコン下部電極領域６１０からも電気的に絶縁されている（図１３）。なお、本明細書では、「空き空間」とは、固体材料も液体材料もない空間を意味する（すなわち空き空間には気体があるかまたは何もない）。
【００２４】
次に、図１５を参照すると、一実施形態では、酸化領域１１１０の直下に空き空間１５３０が残るように（すなわち、付着酸化物材料が充填されないように）、図１４のメモリ・セル１００全体の上に誘電体層１５１０（たとえば二酸化シリコンからなる）を形成する。一実施形態では、誘電体層１５１０は、図１４のメモリ・セル１００全体の上に二酸化シリコンを方向性付着させることによって形成される。
【００２５】
次に、一実施形態では、誘電体層１５１０にコンタクト・ホール１５２０ａ、１５２０ｂ、１５２０ｃおよび１５２０ｄを形成し、シリコン領域１３０’、ポリシリコン下部電極領域６１０、ＣＮＴメッシュ９１０’およびポリシリコン上部電極領域１１２０が、それぞれコンタクト・ホール１５２０ａ、１５２０ｂ、１５２０ｃおよび１５２０ｄを通して周囲環境に対して露出されるようにする。たとえば、コンタクト・ホール１５２０ａ、１５２０ｂ、１５２０ｃおよび１５２０ｄは、従来のリソグラフィおよびエッチング工程によって作成される。
【００２６】
次に、一実施形態では、コンタクト・ホール１５２０ａ、１５２０ｂ、１５２０ｃおよび１５２０ｄに金属（たとえばタングステンＷ）を充填して、充填コンタクト・ホール１５２０ａ、１５２０ｂ、１５２０ｃおよび１５２０ｄを形成する（簡単のために同じ参照番号を使用する）。
【００２７】
図１６に、誘電体層１５１０（図１５）と酸化物領域１１１０（図１５）のない図１５のメモリ・セル１００を示す。図のように、充填コンタクト・ホール１５２０ａ、１５２０ｂ、１５２０ｃおよび１５２０ｄは、シリコン領域１３０’、ポリシリコン下部電極領域６１０、ＣＮＴメッシュ９１０’およびポリシリコン上部電極領域１１２０とそれぞれ物理的に直接接続され、したがって電気的に接続されている。その結果、シリコン領域１３０’、ポリシリコン下部電極領域６１０、ＣＮＴメッシュ９１０’およびポリシリコン上部電極領域１１２０へそれぞれ個別に電気的にアクセスすることができる。
【００２８】
一実施形態では、メモリ・セル１００の動作は以下の通りである。メモリ・セル１００に１を書き込む場合は、充填コンタクト・ホール１５２０ｂと１５２０Ｃの間に第１の書込み電圧電位を印加する。その結果、ＣＮＴメッシュ９１０’の一部がポリシリコン下部電極領域６１０の方に引き下げられ、物理的に直接接触する。ＣＮＴメッシュ９１０’は、第１の書込み電圧電位が充填コンタクト・ホール１５２０ｂおよび１５２０ｃから除去されてもその形状を維持する（すなわち、ポリシリコン下部電極領域６１０と直接物理的に接触した状態を維持する）。その結果、その後の読取りサイクル中に、充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に第１の所定の読取り電圧電位が印加されるとそれに応答して、検知回路（図示せず）によって検知可能な第１のセンス電流が充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に流れる。具体的には、第１のセンス電流は、ＣＮＴメッシュ９１０’とポリシリコン下部電極領域６１０との間の物理的接触部を流れ、メモリ・セル１００に１が格納されていることを示す。
【００２９】
同様に、メモリ・セル１００に０を書き込む場合は、充填コンタクト・ホール１５２０ｃと１５２０ｄとの間に第２の書込み電圧電位が印加される。その結果、ＣＮＴメッシュ９１０’はポリシリコン下部電極領域６１０から引き離される。なお、ＣＮＴメッシュ９１０’は、酸化領域１１１０（図１５）によってポリシリコン上部電極領域１１２０と直性物理的に接触するのを妨げられる。ＣＮＴメッシュ９１０’は、充填コンタクト・ホール１５２０ｃおよび１５２０ｄから第２の書込み電圧電位が除去されてもその形状を維持する（すなわち、ポリシリコン下部電極領域６１０と直接物理的に接触しない状態を維持する）。その結果、その後の読取りサイクル中に、充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に第１の所定の読取り電圧電位が印加されるとそれに応答して、前述の第１のセンス電流は充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に流れず、メモリ・セル１００に０が格納されていることを示す。
【００３０】
図１７に、本発明の実施形態による図１５のメモリ・セル１００の代替実施形態としてのメモリ・セル２００を示す。具体的には、メモリ・セル２００は、基本的には図１５のメモリ・セル１００と同じであるが、メモリ・セル２００は、ポリシリコン下部電極領域６１０の上、ＣＮＴメッシュ９１０’の直下にトンネル誘電体層１７１０（一実施形態では二酸化シリコンからなる）を含む点が異なる。一実施形態では、メモリ・セル２００の形成は前述の図１５のメモリ・セル１００の形成と同様であるが、図１７のポリシリコン下部電極領域６１０の上にトンネル誘電体層１７１０を形成した後に、トンネル誘電体層１７１０の上にＧｅ下部プレース・ホルダ８１０（図８）を形成する点が異なる。
【００３１】
一実施形態では、メモリ・セル２００の動作は以下の通りである。メモリ・セル２００に１を書き込むには、充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に第３の書込み電圧電位を印加する。その結果、ＣＮＴメッシュ９１０’の一部がトンネル誘電体層１７１０に向かって引き下げられ、直接物理的に接触する。ＣＮＴメッシュ９１０’は、充填コンタクト・ホール１５２０ｂと１５２０ｃから第３の書込み電圧電位が除去されてもその形状を維持する（すなわちトンネル誘電体層１７１０と直接物理的に接触した状態を維持する）。その結果、その後の読取りサイクル中に、充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に第２の所定の読取り電圧電位が印加されるとそれに応答して、検知回路（図示せず）によって検知可能な第２のセンス電流が充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に流れる。具体的には、第２のセンス電流は、トンネル誘電体層１７１０を介してＣＮＴメッシュ９１０’とポリシリコン下部電極領域６１０との間をトンネルし、メモリ・セル２００に１が格納されていることを示す。
【００３２】
同様に、メモリ・セル２００に０を書き込む場合は、充填コンタクト・ホール１５２０ｃと１５２０ｄとの間に第４の書込み電圧電位が印加される。その結果、ＣＮＴメッシュ９１０’がトンネル誘電体層１７１０から引き離される。ＣＮＴメッシュ９１０’は、充填コンタクト・ホール１５２０ｃと１５２０ｄから第４の書込み電圧電位が除去されてもその形状を維持する（すなわちトンネル誘電体層１７１０と直接物理的に接触しない状態を維持する）。その結果、その後の読取りサイクル中に、充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に第２の所定の読取り電圧電位が印加されるとそれに応答して、充填コンタクト・ホール１５２０ｂと１５２０ｃとの間に前述の第２のセンス電流が流れず、メモリ・セル２００に０が格納されていることを示す。
【００３３】
要約すると、上部電極領域１１２０と下部電極領域６１０とを使用することによって、メモリ・セル１００および２００（それぞれ図１５および図１７）は何度でも再プログラム可能になる。
【００３４】
なお、図１７を参照すると、充填コンタクト・ホール１５２０ａを使用してシリコン領域１３０’をセル選択のためにダイオード（図示せず）に電気的に接続したり、サポート回路用ＦＥＴ（電界効果トランジスタ）のソース／ドレイン領域（図示せず）に電気的に接続可能であることに留意されたい。
【００３５】
以上、例示のために本発明の特定の実施形態について説明したが、当業者には多くの修正および変更が明らかになるであろう。したがって、特許請求の範囲は、そのような修正および変更をすべて、本発明の主旨および範囲に入るものとして含むことを意図している。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図２】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図３】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図４】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図５】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図６】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図７】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図８】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図９】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１０】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１１】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１２】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１３】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１４】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１５】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１６】本発明の実施形態によるメモリ・セルを形成する製作工程を示す図である。
【図１７】本発明の実施形態による、図１５のメモリ・セルの他の実施形態を示す図である。
【符号の説明】
【００３７】
１００  メモリ・セル
２００  メモリ・セル
１０５  ＳＯＩ基板
１１０  シリコン層
１３０  シリコン層
１２０  酸化物層
１３０’  シリコン領域
２１０  誘電体領域
３１０  窒化物層
５２０  窒化物層
４１０  キャビティ
５１０  窒化物スペーサ
６１０  下部電極領域
８１０  下部プレース・ホルダ
９１０  カーボン・ナノチューブ（ＣＮＴ）メッシュ
９１０’  カーボン・ナノチューブ（ＣＮＴ）メッシュ
１０１０  上部プレース・ホルダ
１０２０  上部プレース・ホルダ
１１１０  酸化物領域
１１２０  上部電極領域
１５２０ａ  コンタクト・ホール
１５２０ｂ  コンタクト・ホール
１５２０ｃ  コンタクト・ホール
１５２０ｄ  コンタクト・ホール
１７１０  トンネル誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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