(57)【要約】      （修正有）【課題】ペリ領域に形成されるゲート酸化膜のシニング現象を防止することが可能な半導体素子の製造方法を提供する。【解決手段】半導体基板上にパッド酸化膜２１とパッド窒化膜２２を順次形成し、セル領域に定義されたフィールド領域のパッド窒化膜２２とパッド酸化膜２１と半導体基板２０をエッチングして第１トレンチ２３を形成する。ペリ領域に定義されたフィールド領域を露出させる第１フォトレジストを形成し、第１フォトレジストをマスクとしてパッド窒化膜２２とパッド酸化膜２１と半導体基板２０をエッチングして第２トレンチ２５を形成する。ペリ領域の半導体基板２０のトップコーナーをラウンドさせ、第１フォトレジストを除去し、第１、第２トレンチ２３，２５内に素子分離膜を形成する。パッド窒化膜２２とパッド酸化膜２１を除去してアクティブ領域の半導体基板２０を露出させ、ゲート酸化膜２６を形成する。【選択図】図４
2007013074.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）セル領域とペリ領域に区分され且つ活性領域とフィールド領域が画定された半導体基板を提供する段階と、
（ｂ）前記半導体基板上にパッド酸化膜とパッド窒化膜を順次形成する段階と、
（ｃ）前記セル領域に定義されたフィールド領域の前記パッド窒化膜と前記パッド酸化膜と前記半導体基板をエッチングして第１トレンチを形成する段階と、
（ｄ）前記ペリ領域に定義されたフィールド領域を露出させる第１フォトレジストを形成する段階と、
（ｅ）前記第１フォトレジストをマスクとして前記パッド窒化膜と前記パッド酸化膜と前記半導体基板をエッチングして第２トレンチを形成し、前記ペリ領域の半導体基板のトップコーナーをラウンドさせる段階と、
（ｆ）前記第１フォトレジストを除去する段階と、
（ｇ）前記第１、第２トレンチ内に素子分離膜を形成する段階と、
（ｈ）前記パッド窒化膜と前記パッド酸化膜を除去してアクティブ領域の半導体基板を露出させる段階と、
（ｉ）前記露出したアクティブ領域の半導体基板上にゲート酸化膜を形成する段階とを含むことを特徴とする、半導体素子の製造方法。
【請求項２】
前記第２トレンチをプラズマエッチング工程を用いて形成することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記プラズマエッチング工程時のエッチング装備として、ＲＩＥ(Reactive Ion Etching)、ＭＥＲＩＥ(Magnetron Enhanced Reactive IonEtching)、ＩＣＰ(Inductively Coupled Plasma)、ＥＣＲ(Electron Cyclotron Resonance)およびヘリコン(helicon)装備のいずれか一つを使用することを特徴とする、請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第２トレンチ形成時のエッチングガスとして、ＨＢｒ、ＮＦ３、Ｃｌ２、ＢＣＬ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６およびＣ４Ｆ８の少なくとも一つを使用することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１フォトレジストは、ＫｒＦ用フォトレジストであることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項６】
前記（ｃ）段階は、前記パッド窒化膜上にハードマスク膜を形成する段階と、
前記ハードマスク上に、前記セル領域に定義されたフィールド領域をオープンする第２フォトレジストを形成する段階と、
前記第２フォトレジストをマスクとして前記ハードマスク膜をパターニングする段階と、
前記第２フォトレジストを除去する段階と、
前記パターニングされたハードマスク膜をマスクとして前記パッド窒化膜と前記パッド酸化膜と前記半導体基板をエッチングして前記第１トレンチを形成する段階とからなることを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項７】
前記ハードマスク膜は、酸化膜、酸化窒化膜、窒化膜およびポリシリコン膜の少なくとも一つを用いて形成することを特徴とする、請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第２フォトレジストは、ＡｒＦ用フォトレジストであることを特徴とする、請求項６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、ゲート酸化膜のシニング(thinning)現象を防止するための半導体素子の製造方法に関する。
【背景技術】
【０００２】
図１（ａ）〜図２（ｂ）は従来の技術に係る半導体素子の製造工程断面図である。図１（ａ）に示すように、セル(cell region)領域とペリ(peri region)領域に区分され且つ活性領域とフィールド領域が画定された半導体基板１０上にパッド酸化膜１１とパッド窒化膜１２を順次形成し、前記パッド窒化膜１２上に第１フォトレジストＰＲ１を塗布する。
【０００３】
その後、セル領域に定義されたフィールド領域がオープンされるように露光および現像工程で前記第１フォトレジストＰＲ１をパターニングし、パターニングされた第１フォトレジストＰＲ１をマスクとして前記パッド窒化膜１２とパッド酸化膜１１をエッチングする。
【０００４】
次いで、前記第１フォトレジストＰＲ１を除去し、図１（ｂ）に示すように、全面に第２フォトレジストＰＲ２を塗布する。
【０００５】
その次、ペリ領域に定義されたフィールド領域がオープンされるように露光および現像工程によって前記第２フォトレジストＰＲ２をパターニングし、パターニングされた第２フォトレジストＰＲ２をマスクとして前記パッド窒化膜１２とパッド酸化膜１１と半導体基板１０をエッチングして第１トレンチ１３を形成する。
【０００６】
前記第１トレンチ１３の深さは、セル領域の素子分離膜の深さとペリ領域の素子分離膜の深さとの差に相当する深さにする。
【０００７】
前記第１トレンチ１３のエッチング工程の際、第２フォトレジストＰＲ２のカーボン成分によってポリマー(polymer)が発生するが、このポリマー成分がエッチング面に蒸着されることにより、Ａ部分に示すように、前記第１トレンチ１３のトップコーナー(topcorner)部位がラウンドされる。すなわち、第１トレンチ１３にトップコーナーラウンディング(Top Corner Rounding：ＴＣＲ)が形成される。
【０００８】
次に、図１（ｃ）に示すように、前記第２フォトレジストＰＲ２を除去し、前記パッド窒化膜１２をマスクとしてセル領域およびペリ領域の半導体基板１０をエッチングすることにより、前記セル領域には第２トレンチ１４を形成し、前記ペリ領域には前記第２トレンチ１４より深い第３トレンチ１５を形成する。ここで、前記第３トレンチ１５の深さと第２トレンチ１４の深さとの差は前記第１トレンチ１３の深さに相当する。
【０００９】
前記第２トレンチ１４および第３トレンチ１５のエッチング工程が、フォトレジストではなく、パッド窒化膜１２をマスクとして行われるので、トップコーナーラウンディング（ＴＣＲ）が形成されないうえ、第１トレンチ１３に既に形成されたトップコーナーラウンディング（ＴＣＲ）が除去される。
【００１０】
その後、図２（ａ）に示すように、前記第２、第３トレンチ１４、１５が完全に埋め立てられるように全面に酸化膜を蒸着し、前記パッド窒化膜１２が露出するように前記酸化膜をＣＭＰ(Chemical Mechanical Polishing)して前記第２、第３トレンチ１４、１５内に素子分離膜１６を形成する。
【００１１】
次いで、前記パッド窒化膜１２とパッド酸化膜１１を除去してアクティブ領域の半導体基板１０を露出させる。前記パッド酸化膜１１の除去の際に、フローティングゲートの形成空間を確保するために、前記半導体基板１０の表面より突出した素子分離膜１６も共に除去され、角形のアクティブ領域のトップコーナー部位が露出する。
【００１２】
その次、前記露出した半導体基板１０にゲート酸化膜１７を形成する。前記アクティブ領域の半導体基板１０のトップコーナー部位が角の立った形状を持つことにより、Ｂ部分に示すように、アクティブ領域のエッジ部分でゲート酸化膜１７の厚さが薄くなるシニング(thinning)現象が発生する。
【００１３】
このようにゲート酸化膜１７にシニング現象が発生すると、ペリ領域の低電圧素子に電流が所定のスペック以上に流れるハンプ(hump)現象が誘発される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、ペリ領域に形成されるゲート酸化膜のシニング現象を防止することが可能な半導体素子の製造方法を提供することにある。
【００１５】
本発明の他の目的は、ハンプ現象を防止することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明は、セル領域とペリ領域に区分され且つ活性領域とフィールド領域が確定された半導体基板を提供する段階と、前記半導体基板上にパッド酸化膜とパッド窒化膜を順次形成する段階と、前記セル領域に定義されたフィールド領域の前記パッド窒化膜と前記パッド酸化膜と前記半導体基板をエッチングして第１トレンチを形成する段階と、前記ペリ領域に定義されたフィールド領域を露出させる第１フォトレジストを形成する段階と、前記第１フォトレジストをマスクとして前記パッド窒化膜と前記パッド酸化膜と前記半導体基板をエッチングして第２トレンチを形成し、前記ペリ領域の半導体基板のトップコーナーをラウンドさせる段階と、前記第１フォトレジストを除去する段階と、前記第１、第２トレンチ内に素子分離膜を形成する段階と、前記パッド窒化膜とパッド酸化膜を除去してアクティブ領域の半導体基板を露出させる段階と、前記露出したアクティブ領域の半導体基板上にゲート酸化膜を形成する段階とを含むことを特徴とする、半導体素子の製造方法を提供する。
【００１７】
好ましくは、前記第２トレンチをプラズマエッチング工程を用いて形成することを特徴とする。
【００１８】
好ましくは、前記プラズマエッチング工程の際にエッチング装備としてＲＩＥ(Reactive Ion Etching)、ＭＥＲＩＥ(Magnetron Enhanced Reactive IonEtching)、ＩＣＰ(Inductively Coupled Plasma)、ＥＣＲ(Electron Cyclotron Resonance)およびヘリコン(helicon)装備のいずれか一つを使用することを特徴とする。
【００１９】
好ましくは、前記第２トレンチ形成の際にエッチングガスとしてＨＢｒ、ＮＦ３、Ｃｌ２、ＢＣＬ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８の少なくとも一つを使用することを特徴とする。
【００２０】
好ましくは、前記第１フォトレジストは、ＫｒＦ用フォトレジストであることを特徴とする。
【００２１】
好ましくは、前記（ｃ）段階は、前記パッド窒化膜上にハードマスク膜を形成する段階と、前記ハードマスク膜上に、前記セル領域に定義されたフィールド領域をオープンする第２フォトレジストを形成する段階と、前記第２フォトレジストをマスクとして前記ハードマスク膜をパターニングする段階と、前記第２フォトレジストを除去する段階と、前記パターニングされたハードマスク膜をマスクとして前記パッド窒化膜と前記パッド酸化膜と前記半導体基板をエッチングして前記第１トレンチを形成する段階とからなることを特徴とする。
【００２２】
さらに好ましくは、前記ハードマスク膜は、酸化膜、酸化窒化膜、窒化膜およびポリシリコン膜の少なくとも一つを用いて形成することを特徴とする。
【００２３】
さらに好ましくは、前記第２フォトレジストは、ＡｒＦ用フォトレジストであることを特徴とする。
【発明の効果】
【００２４】
上述したように、本発明は、次の効果がある。
【００２５】
セル領域に素子分離用トレンチを形成した後、フォトレジストをマスクとするエッチング工程によってペリ領域に素子分離用トレンチを形成するので、ペリ領域のアクティブ基板のトップコーナー部位をラウンド状に形成することができる。
【００２６】
したがって、均一な厚さのゲート酸化膜形成が可能なので、ゲート酸化膜のシニング(thinning)によるハンプ現象を根本的に防止することができる。
【発明を実施するための最良の形態】
【００２７】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。
【００２８】
図３（ａ）〜図４（ｂ）は、本発明の実施例に係る半導体素子の製造工程断面図である。
【００２９】
本発明に係る半導体素子の製造のためには、まず、図３（ａ）に示すように、セル領域とペリ領域に区分され且つ活性領域とフィールド領域が画定された半導体基板２０上にパッド酸化膜２１とパッド窒化膜２２を順次形成し、前記パッド窒化膜２２上に第１フォトレジストＰＲ１(請求項６に記載の「第２フォトレジスト」）を塗布する。
【００３０】
前記第１フォトレジストＰＲ１(請求項８に記載の「第２フォトレジスト」）は、ＡｒＦ光源を露光光源とするＡｒＦ用フォトレジストであって、その厚さが薄くてプラズマに脆弱であるが、微細パターニングに有利であるという利点を持つので、パターンサイズの小さいセル領域のパターニングのためにはＡｒＦ用フォトレジストを使用しなければならない。
【００３１】
その後、前記セル領域に定義されたフィールド領域がオープンされるように、露光および現像工程で前記第１フォトレジストＰＲ１(請求項６に記載の「第２フォトレジスト」）をパターニングする。
【００３２】
次いで、パターニングされた第１フォトレジストＰＲ１をマスクとして前記パッド窒化膜２２とパッド酸化膜２１をエッチングした後、前記第１フォトレジストＰＲ１を除去する。
【００３３】
前述したように、前記第１フォトレジストＰＲ１は、その厚さが薄くてプラズマに脆弱なので、パッド窒化膜２２とパッド酸化膜２１のエッチング工程の際に前記第１フォトレジストＰＲ１に変形が発生するおそれがある。このため、図示してはいないが、前記パッド窒化膜２２とパッド酸化膜２１のエッチングの際にハードマスク工程を用いても構わない。
【００３４】
すなわち、前記第１フォトレジストＰＲ１を形成する前に、酸化膜、酸化窒化膜、窒化膜およびポリシリコン膜の少なくとも一つを用いてパッド窒化膜２２上にハードマスク膜を形成し、ハードマスク膜上に第１フォトレジストＰＲ１を形成した後、前記セル領域に定義されたフィールド領域がオープンされるように露光および現像工程によって前記第１フォトレジストＰＲ１をパターニングする。そして、パターニングされた第１フォトレジストＰＲ１をマスクとするエッチング工程で前記ハードマスク膜をパターニングし、前記第１フォトレジストＰＲ１を除去した後、パターニングされたハードマスク膜をマスクとして下部のパッド窒化膜２２とパッド酸化膜２１をエッチングし、その後前記ハードマスク膜を除去する。
【００３５】
その後、図３（ｂ）に示すように、前記パッド窒化膜２２をマスクとしてセル領域の半導体基板２０をエッチングして第１トレンチ２３を形成する。前記第１トレンチ２３を、セル領域で要求する素子分離膜の深さに相当する深さに形成する。
【００３６】
次いで、図３（ｃ）に示すように、全面に第２フォトレジストＰＲ２（請求項１に記載の「第１フォトレジスト」）を塗布し、ペリ領域に定義されたフィールド領域がオープン（露出）されるように露光および現像工程で前記第２フォトレジストＰＲ２をパターニングする。
【００３７】
ペリ領域に形成される第２フォトレジストＰＲ２（請求項５に記載の「第１フォトレジスト」）は、ＫｒＦ光源を露光光源として用いるＫｒＦ用フォトレジストであって、ＡｒＦ用フォトレジストに比べて微細パターニングには不利であるが、厚い厚さに形成可能であり、プラズマに強い特性を持つので、パターンサイズの大きいペリ領域ではＫｒＦ用フォトレジストを使用する。
【００３８】
パターニングされた第２フォトレジストＰＲ２（請求項１に記載の「第１フォトレジスト」）をマスクとして前記パッド窒化膜２２とパッド酸化膜２１をエッチングし、プラズマエッチング工程を用いて、ペリ領域で要求する素子分離膜の深さだけ前記半導体基板２０をエッチングして第２トレンチ２４を形成する。
【００３９】
前記プラズマエッチング工程の際に第２フォトレジストＰＲ２のカーボン成分によってポリマーが発生するが、このポリマー成分がエッチング面に蒸着されることにより、図３（ｃ）のＣ部分に示すように、前記第２トレンチ２４のトップコーナー部位の半導体基板２０がラウンドされる。すなわち、ペリ領域の半導体基板２０にトップコーナーラウンディング（ＴＣＲ）が形成される。
【００４０】
前記プラズマエッチング工程の際にエッチング装備としてＲＩＥ(Reactive Ion Etching)、ＭＥＲＩＥ(Magnetron Enhanced ReactiveIon Etching)、ＩＣＰ(Inductively Coupled Plasma)、ＥＣＲ(Electron Cyclotron Resonance)およびヘリコン(helicon)装備のいずれか一つを使用し、第２トレンチ２４形成時のエッチングガスとしては、ＨＢｒ、ＮＦ３、Ｃｌ２、ＢＣＬ３、Ｃ２Ｆ６、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ６、Ｃ４Ｆ８の少なくとも一つを使用することが良い。
【００４１】
次に、図４（ａ）に示すように、前記第１、第２トレンチ２３、２４が完全に埋め立てられるように全面に酸化膜を蒸着し、前記パッド窒化膜２２が露出するように前記酸化膜をＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）して前記第１、第２トレンチ２３、２４内に素子分離膜２５を形成する。
【００４２】
その後、図４（ｂ）に示すように、前記パッド窒化膜２２とパッド酸化膜２１を順次除去してアクティブ領域の半導体基板２０を露出させる。
【００４３】
この際、フローティングゲートの形成空間を確保するために、前記パッド酸化膜２１の除去の際に、前記半導体基板２０の表面より突出した素子分離膜２５も共に除去する。したがって、トップコーナーラウンディング（ＴＣＲ）の形成されたアクティブ領域のトップコーナー部位が露出してしまう。
【００４４】
次いで、露出したアクティブ領域の半導体基板２０に酸化膜を成長させてゲート酸化膜２６を形成する。前記アクティブ領域のトップコーナー部位がラウンドなプロファイルを持つので、均一な厚さの前記ゲート酸化膜２６が形成される。すなわち、ゲート酸化膜２６にシニング現象が発生しない。
【００４５】
その後、図面には示していないが、全面にポリシリコン膜を蒸着し、前記素子分離膜２５が露出するように前記ポリシリコン膜をＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）してゲートを形成した後、通常の素子製造工程によって半導体素子の製造を完了する。
【００４６】
以上の実施例では、セル領域の素子分離用トレンチの深さとペリ領域の素子分離用トレンチの深さがお互い異なるように形成するデュアルトレンチ(dual trench)構造についてのみ言及したが、本発明は、セル領域とペリ領域に同一の深さで素子分離用トレンチを形成するシングルトレンチ(singletrench)構造、及び２つまたは３つ以上の深さで素子分離用トレンチを形成するマルチトレンチ(multi trench)構造にも適用可能である。
【００４７】
一方、以上の実施例では、セルフアラインフローティングゲート(Self Aligned Floating Gate)工程に適用された場合についてのみ言及したが、本発明は、ＳＴＩ(ShallowTrench Isolation)構造の素子分離膜を形成した後、ゲート電極を形成する伝統的なＳＴＩ工程や、ゲート電極をまず形成した後、素子分離用トレンチ形成の際にゲート電極を共にパターニングするセルフアラインＳＴＩ工程など、ＳＴＩ構造の素子分離膜を形成する全ての半導体素子の製造に適用可能であることを明かしておく。
【産業上の利用可能性】
【００４８】
本発明の活用例として、特に、ゲート酸化膜のシニング(thinning)現象を防止するための半導体素子の製造方法に適用出来る。
【図面の簡単な説明】
【００４９】
【図１】従来の技術に係る半導体素子の製造工程断面図である。
【図２】従来の技術に係る半導体素子の製造工程断面図である。
【図３】本発明の実施例に係る半導体素子の製造工程断面図である。
【図４】本発明の実施例に係る半導体素子の製造工程断面図である。
【符号の説明】
【００５０】
２０    半導体基板
２５    素子分離膜
２６    ゲート酸化膜
【図１】
2007013074.tif 000003
【図２】
2007013074.tif 000004
【図３】
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【図４】
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