(57)【要約】【課題】差動動作などを行う場合に、記録、読み出しの条件のばらつきの影響が少ない磁気メモリを提供する。【解決手段】第１の方向に延在する第１の配線と、前記第１の配線の上下に形成された第１及び第２の磁気抵抗効果素子と、前記第１の配線の上側及び下側において、前記第１の方向とそれぞれ交差する方向に延在する第２及び第３の配線と、を備え、前記第１の配線に電流を流しつつ前記第２及び第３の配線の少なくともいずれかに電流を流して前記第１及び第２の磁気抵抗効果素子の少なくともいずれかの記録層に対して電流磁界を印加することにより多値情報のいずれかを記録し、前記第１の配線を介して前記第１及び第２の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号の差分を検出することにより、多値情報のいずれかとして読み出す。【選択図】図１
2007036272.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の配線の上に形成された第１の磁気抵抗効果素子と、
前記第１の配線の下に形成された第２の磁気抵抗効果素子と、
前記第１の配線の上側において、前記第１の方向と交差する方向に延在する第２の配線と、
前記第１の配線の下側において、前記第１の方向と交差する方向に延在する第３の配線と、
を備え、
前記第１の配線に電流を流しつつ前記第２及び第３の配線の少なくともいずれかに電流を流して前記第１及び第２の磁気抵抗効果素子の少なくともいずれかの記録層に対して電流磁界を印加することにより多値情報のいずれかを記録し、
前記第１の配線を介して前記第１及び第２の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号の差分を検出することにより、多値情報のいずれかとして読み出すことを特徴とする磁気メモリ。
【請求項２】
第１の方向に延在する第１の配線と、
前記第１の配線の上に形成された第１の磁気抵抗効果素子と、
前記第１の配線の下に形成された第２の磁気抵抗効果素子と、
前記第１の配線の上側において、前記第１の方向と交差する方向に延在する第２の配線と、
前記第１の配線の下側において、前記第１の方向と交差する方向に延在する第３の配線と、
前記第２の配線の一端と前記第３の配線の一端との間に接続されたスイッチング素子と、
を備え、
前記スイッチング素子の接続動作により前記第２の配線の前記一端と前記第３の配線の前記一端とが短絡されてひとつの電流経路を形成した状態において、前記ひとつの電流経路に電流を流しつつ前記第１の配線に電流を流して前記第１及び第２の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより多値情報のいずれかを記録し、
前記スイッチング素子の遮断動作により前記第２の配線の前記一端と前記第３の配線の前記一端とが遮断された状態において、前記第２の配線と前記第３の配線の少なくともいずれかに電流を流しつつ前記第１の配線に電流を流して前記第１及び第２の磁気抵抗効果素子の少なくともいずれかの記録層に対して電流磁界を印加することにより多値情報の他のいずれかを記録し、
前記第１の配線を介して前記第１及び第２の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号を検出することを特徴とする磁気メモリ。
【請求項３】
前記第１及び第２の磁気抵抗効果素子のそれぞれは、前記第１の方向に対して略平行または反平行な方向に磁化が実質的に固着された強磁性体からなる磁化固着層を有し、
前記第１及び第２の磁気抵抗効果素子の前記記録層の前記磁化の方向も、前記第１の方向に対して略平行または反平行であることを特徴とする請求項１または２に記載の磁気メモリ。
【請求項４】
前記第１及び第２の磁気抵抗効果素子は、互いに異なる構造を有することを特徴とする請求項１〜３のいずれか１つに記載の磁気メモリ。
【請求項５】
前記第１の磁気抵抗効果素子に接続され、その出力信号を検出するための第１の読み出し用配線と、
前記第２の磁気抵抗効果素子に接続され、その出力信号を検出するための第２の読み出し用配線と、
をさらに備え、
前記第１及び第２の読み出し用配線は、メモリブロック毎に上下関係が反転するように形成されたことを特徴とする請求項１〜４のいずれか１つに記載の磁気メモリ。
【請求項６】
第１及び第２の磁気抵抗効果素子の前記記録層は、その磁化が所定の軸に沿った方向に容易となる一軸異方性を有することを特徴とする請求項１〜５のいずれか１つに記載の磁気メモリ。
【請求項７】
前記第１及び第２の磁気抵抗効果素子は、前記第１の配線に対して略上下対称な位置関係に設けられたことを特徴とする請求項１〜６のいずれか１つに記載の磁気メモリ。
【請求項８】
前記第２及び第３の配線は、前記第１の方向に対して略垂直な方向に延在することを特徴とする請求項１〜７のいずれか１つに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリに関し、より詳細には、強磁性トンネル接合型などの磁気抵抗効果素子を有するメモリアレーを積層した構造を有し、接合抵抗やＭＲ比などの特性のバラツキの影響が少ない大容量高速磁気メモリに関する。
【背景技術】
【０００２】
磁性体膜を用いた磁気抵抗効果素子は、磁気ヘッド、磁気センサーなどに用いられているとともに、固体磁気メモリ（磁気抵抗効果メモリ：ＭＲＡＭ（Magnetic Random Access Memory））に用いることが提案されている。
【０００３】
近年、２つの磁性金属層の間に１層の誘電体を挿入したサンドイッチ構造膜において、膜面に対して垂直に電流を流し、トンネル電流を利用した磁気抵抗効果素子として、いわゆる「強磁性トンネル接合素子（Tunneling Magneto-Resistance effect：ＴＭＲ素子）」が提案されている。強磁性トンネル接合素子においては、２０％以上の磁気抵抗変化率が得られるようになったことから（J. Appl. Phys. 79, 4724 (1996)）、ＭＲＡＭへの民生化応用の可能性が高まってきた。
【０００４】
この強磁性トンネル接合素子は、強磁性電極上に０．６ｎｍ〜２．０ｎｍ厚の薄いＡｌ（アルミニウム）層を成膜した後、その表面を酸素グロー放電または酸素ガスに曝すことによって、Ａｌ２Ｏ３からなるトンネルバリア層を形成することにより、実現できる。
【０００５】
また、この強磁性１重トンネル接合の片側一方の強磁性層に反強磁性層を付与し、片方を磁化固定層とした構造を有する強磁性１重トンネル接合が提案されている（特開平１０−４２２７号公報）。
【０００６】
また、誘電体中に分散した磁性粒子を介した強磁性トンネル接合や、強磁性２重トンネル接合（連続膜）も提案されている（Phys.Rev.B56(10), R5747 (1997)、応用磁気学会誌23,4-2, (1999)、Appl. Phys. Lett. 73(19), 2829 (1998)、Jpn. J. Appl. Phys.39,L1035(2001)）。
【０００７】
これらにおいても、２０〜５０％の磁気抵抗変化率が得られるようになったこと、及び、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられることから、ＭＲＡＭへの応用の可能性がある。
【０００８】
これら強磁性１重トンネル接合あるいは強磁性２重トンネル接合を用いた磁気記録素子は、不揮発性で、書き込み読み出し時間も１０ナノ秒以下と速く、書き換え回数も１０１５回以上というポテンシャルを有する。特に、強磁性２重トンネル接合を用いた磁気記録素子は、上述したように、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられるため、大きな出力電圧が得られ、磁気記録素子として好ましい特性を示す。
【０００９】
しかし、メモリのセルサイズに関しては、１Ｔｒ（トランジスタ）−１ＴＭＲアーキテクチャ（例えば、ＵＳＰ５、７３４、６０５号公報に開示されている）を用いた場合、半導体のＤＲＡＭ（Dynamic Random Access Memory）以下にサイズを小さくできないという問題がある。
【００１０】
この問題を解決するために、ビット（bit）線とワード（word）線との間にＴＭＲセルとダイオードを直列接続したダイオード型アーキテクチャ（ＵＳＰ５、６４０、３４３号公報）や、ビット線とワード線の間にＴＭＲセルを配置した単純マトリックス型アーキテクチャ（ＤＥ  １９７４４０９５、ＷＯ  ９９１４７６０）が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、メモリ容量を大容量化するために、ビットサイズを微小化すると、磁気抵抗効果素子からの出力も小さくなるため、記録及び再生のＳ／Ｎが低下するという問題が生ずる。
【００１２】
これに対して、２つの磁気抵抗効果素子を組み合わせ、これらに対して相補的にデータを記録し、それらの出力の差分を検出する、いわゆる「差動動作」を行うとし、出力信号を倍増でき、高いＳ／Ｎを確保できる。
しかし、このような差動動作を行う場合には、組み合わせて用いる一対の磁気抵抗効果素子に対する記録及び読み出しを同一の条件で行う必要がある。すなわち、いずれか一方の磁気抵抗効果素子に対する記録または読み出し条件がばらつく、出力信号もばらつくため、記録・読み出しエラーが生ずる。
【００１３】
従って、磁気メモリの超大容量化を実現するためには、これらバラツキの影響が少ないアーキテクチャが必要とされる。
【００１４】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、差動動作などを行う場合に、組み合わせて用いる一対の磁気抵抗効果素子に対する記録、読み出しの条件のばらつきの影響が少ないアーキテクチャを有する磁気メモリを提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明の第１の磁気メモリは、
第１の方向に延在する第１の配線と、
前記第１の配線の上に形成された第１の磁気抵抗効果素子と、
前記第１の配線の下に形成された第２の磁気抵抗効果素子と、
前記第１の配線の上側において、前記第１の方向と交差する方向に延在する第２の配線と、
前記第１の配線の下側において、前記第１の方向と交差する方向に延在する第３の配線と、
を備え、
前記第２及び第３の配線にそれぞれ電流を流しつつ前記第１の配線に電流を流して前記第１及び第２の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより２値情報のいずれかを記録し、
前記第１の配線を介して前記前記第１及び第２の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号の差分を検出することにより、２値情報のいずれかとして読み出すことを特徴とする。
【００１６】
上記構成によれば、第１の配線の上下に一対の磁気抵抗効果素子を積層して差動動作させることにより、配線環境のばらつきなどを解消し、安定した差動動作が可能となるとともに、メモリセルの構造も簡素化でき、大容量の高集積化メモリを実現できる。
【００１７】
また、本発明の第２の磁気メモリは、
第１の方向に延在する第１の配線と、
前記第１の配線の上に形成された第１の磁気抵抗効果素子と、
前記第１の配線の下に形成された第２の磁気抵抗効果素子と、
前記第１の配線の上側において、前記第１の方向と交差する方向に延在する第２の配線と、
前記第１の配線の下側において、前記第１の方向と交差する方向に延在する第３の配線と、
を備え、
前記第２の配線の一端と前記第３の配線の一端とが短絡されてひとつの電流経路が形成され、
前記ひとつの電流経路に電流を流しつつ前記第１の配線に電流を流して前記第１及び第２の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより２値情報のいずれかを記録し、
前記第１の配線を介して前記第１及び第２の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号を検出することを特徴とする。
【００１８】
上記構成によれば、ひとつの電源から、第２及び第３の配線に対して書き込み電流を流すことが可能となり、メモリセルの占有率の高い磁気メモリを提供できる。
【００１９】
なおここで、「交差する」とは、空間において２本の配線が平行でなく且つ交わることもなく配置された状態をいうものとする。
【００２０】
ここで、前記第１及び第２の磁気抵抗効果素子のそれぞれは、前記第１の方向に対して略垂直な方向に磁化が実質的に固着された強磁性体からなる磁化固着層を有し、
前記第１及び第２の磁気抵抗効果素子の前記記録層の前記磁化の方向も、前記第１の方向に対して略垂直であるものとすれば、第１の配線の電流磁界により、記録層の磁化反転を確実且つ容易に実現できる。
【００２１】
また、前記２値情報のいずれかの記録に際して、前記第１の配線に前記電流を流すことにより、前記第１及び第２の磁気抵抗効果素子の記録層の磁化を互いに反対の方向とすれば、差動動作が確実且つ容易となる。
【００２２】
また、前記第１及び第２の磁気抵抗効果素子は、略同一の構造を有するものとすれば、差動動作により出力信号を倍増して安定した記録、読み出しが可能となる。
【００２３】
一方、本発明の第３の磁気メモリは、
第１の方向に延在する第１の配線と、
前記第１の配線の上に形成された第１の磁気抵抗効果素子と、
前記第１の配線の下に形成された第２の磁気抵抗効果素子と、
前記第１の配線の上側において、前記第１の方向と交差する方向に延在する第２の配線と、
前記第１の配線の下側において、前記第１の方向と交差する方向に延在する第３の配線と、
を備え、
前記第１の配線に電流を流しつつ前記第２及び第３の配線の少なくともいずれかに電流を流して前記第１及び第２の磁気抵抗効果素子の少なくともいずれかの記録層に電流磁界を印加することにより多値情報のいずれかを記録し、
前記第１の配線を介して前記前記第１及び第２の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号の差分を検出することにより、多値情報のいずれかとして読み出すことを特徴とする。
【００２４】
上記構成によれば、第１の配線の上下に一対の磁気抵抗効果素子を積層して差動動作させることにより、配線環境のばらつきなどを解消し、安定した差動動作による多値記録・読み出しが可能となるとともに、メモリセルの構造も簡素化でき、大容量の多値記録型の高集積化メモリを実現できる。
【００２５】
またさらに、本発明の第４の磁気メモリは、
第１の方向に延在する第１の配線と、
前記第１の配線の上に形成された第１の磁気抵抗効果素子と、
前記第１の配線の下に形成された第２の磁気抵抗効果素子と、
前記第１の配線の上側において、前記第１の方向と交差する方向に延在する第２の配線と、
前記第１の配線の下側において、前記第１の方向と交差する方向に延在する第３の配線と、
前記第２の配線の一端と前記第３の配線の一端との間に接続されたスイッチング素子と、
を備え、
前記スイッチング素子の接続動作により前記第２の配線の前記一端と前記第３の配線の前記一端とが短絡されてひとつの電流経路を形成した状態において、前記ひとつの電流経路に電流を流しつつ前記第１の配線に電流を流して前記第１及び第２の磁気抵抗効果素子の記録層に対して電流磁界を印加することにより多値情報のいずれかを記録し、
前記スイッチング素子の遮断動作により前記第２の配線の前記一端と前記第３の配線の前記一端とが遮断された状態において、前記第２の配線と前記第３の配線の少なくともいずれかに電流を流しつつ前記第１の配線に電流を流して前記第１及び第２の磁気抵抗効果素子の少なくともいずれかの記録層に対して電流磁界を印加することにより多値情報の他のいずれかを記録し、
前記第１の配線を介して前記第１及び第２の磁気抵抗効果素子にセンス電流を流すことにより得られるこれら磁気抵抗効果素子からの出力信号を検出することを特徴とする。
【００２６】
上記構成によれば、ひとつの電源から、第２及び第３の配線に対して書き込み電流を流すことが可能となり、メモリセルの占有率の高い磁気メモリを提供できる。
【００２７】
なお、本願明細書において「多値情報」とは、３値以上の情報をいい、例えば、「０」レベル、「１」レベル、「２」レベル及び「３」レベルの４値を有する情報のことをいうものとする。
【００２８】
ここで、前記第１及び第２の磁気抵抗効果素子のそれぞれは、前記第１の方向に対して略平行または反平行な方向に磁化が実質的に固着された強磁性体からなる磁化固着層を有し、
前記第１及び第２の磁気抵抗効果素子の前記記録層の前記磁化の方向も、前記第１の方向に対して略平行または反平行であるものとすれば、第２及び第３の配線による電流磁界により、第１及び第２の磁気抵抗効果素子の記録層に対してそれぞれ独立に磁化反転を生じさせることが確実且つ容易となる。
【００２９】
また、前記第１及び第２の磁気抵抗効果素子は、互いに異なる構造を有するものとすれば、これらの出力を組み合わせることにより、高い分解能を確保しつつ４値情報の記録・再生が可能となる。
【００３０】
また、上記第１及び第２の磁気メモリにおいて、前記第１の磁気抵抗効果素子に接続され、その出力信号を検出するための第１の読み出し用配線と、
前記第２の磁気抵抗効果素子に接続され、その出力信号を検出するための第２の読み出し用配線と、
をさらに備え、
前記第１及び第２の読み出し用配線は、メモリブロック毎に上下関係が反転するように形成されたものとすれば、第１及び第２の配線の配線環境すなわち配線抵抗や寄生容量などを同一とし、第１及び第２の磁気抵抗効果素子に対する配線環境を同一にすることができる。
【００３１】
ここで、「メモリブロック」とは、例えば２５６個のような所定数からなる隣接するメモリセルの集団であり、磁気メモリを複数のメモリブロックの組み合わせとして構成するものである。但し、ひとつの磁気メモリに含まれるメモリブロックのメモリセルの数は、全てのメモリブロックにおいて同一である必要はない。
【００３２】
また、第１及び第２の磁気抵抗効果素子の前記記録層は、その磁化が所定の軸に沿った方向に容易となる一軸異方性を有するものとすれば、磁化方向を互いに反対向きの２方向に規定でき、記録及び再生を確実に行うことができる。
【００３３】
また、前記第１及び第２の磁気抵抗効果素子は、前記第１の配線に対して略上下対称な位置関係に設けられたものとすれば、これら磁気抵抗効果素子に対する配線環境を同一とし、さらに、メモリセルの集積度も高くすることができる。
【００３４】
またさらに、前記第２及び第３の配線は、前記第１の方向に対して略垂直な方向に延在するものとすれば、各配線からの電流磁界の方向をセルの磁気異方性の方向に対して平行あるいは垂直な配置関係とすることが容易である。
【発明の効果】
【００３５】
以上詳述したように、本発明によれば、ビット線の上下の一対の磁気抵抗効果素子を近接して設けることにより、これら磁気抵抗効果素子に対する配線環境を揃えることができる。
【００３６】
その結果として、差動動作や多値記録を実施する場合にも、信号のばらつきなどによる読み出しあるいは書き込みエラーを解消できる。
【００３７】
さらに、メモリセルの集積度を上げ、構造も簡単にできるので、超大容量・高速の磁気メモリを容易に実現することができ、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００３９】
図１は、本発明の磁気メモリの単位セルの積層構造を単純化して表した模式断面図である。本発明においては、同図に表したように、一対の磁気抵抗効果素子Ｃ１、Ｃ２がビット線ＢＬの上下に配置されている。
【００４０】
すなわち、同図に表した具体例の場合、ビット線ＢＬに対して、デジット線ＤＬ１及びＤＬ２、読み出し用配線Ｍ１及びＭ２が交差するように配線され、ビット線ＢＬとデジット線ＤＬ１、ＤＬ２の交差部に、一対の磁気抵抗効果素子Ｃ１、Ｃ２が設けられている。
【００４１】
これら磁気抵抗効果素子Ｃ１、Ｃ２は、後に詳述するように、それぞれが強磁性体からなる記録層を有し、例えば、これら記録層に対して互いに反対方向の磁化が記録される。つまり、一対の磁気抵抗効果素子Ｃ１、Ｃ２は、相補的に作用する。そして、これら磁気抵抗効果素子Ｃ１、Ｃ２からの再生信号は、読み出し用配線Ｍ１、Ｍ２を介してアンプＳＡにより差動動作される。このようにして、磁気抵抗効果素子からの再生信号を倍増し、Ｓ／Ｎ（信号対ノイズ）比の高い記録、再生が可能となる。
【００４２】
また後に詳述するように、これら上下の磁気抵抗効果素子Ｃ１、Ｃ２の信号出力を変えた場合、このアーキテクチャによれば、多値記録が可能となる。
【００４３】
そして、本発明においては、このような差動動作のための一対の磁気抵抗効果素子Ｃ１、Ｃ２を、ビット線ＢＬの上下に近接して積層することによって差動動作させた場合にも、配線環境の相違による影響を抑制し、同時にセル面積も小さくして高い集積度を実現できる。
【００４４】
つまり、一対の磁気抵抗効果素子Ｃ１、Ｃ２をビット線ＢＬの上下に近接して設けることにより、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して、同一のビット線ＢＬを介してデータの読み出し（あるいは書き込み）を行うことができ、配線経路環境の相違による「ずれ」を抑えることができる。この効果は、特に、一対の磁気抵抗効果素子を用いて差動動作や多値記録を行う場合に顕著であり、上下の磁気抵抗効果素子の間で配線環境が異なることによる読み出し（あるいは書き込み）エラーを確実且つ容易に防ぐことができる。
【００４５】
また、本発明によれば、ビット線ＢＬの上下に一対の磁気抵抗効果素子Ｃ１、Ｃ２を近接させて設けることにより、素子の構造を簡単にし且つコンパクトに形成できる。従って、高い集積度が実現でき、製造も容易となる点でも有利である。
【００４６】
後に詳述するように、ビット線ＢＬ、デジット線Ｄ（Ｄ１、Ｄ２）と磁気抵抗効果素子Ｃ（Ｃ１、Ｃ２）との接続関係については、各種の具体例を採用することができる。例えば、書き込み用と読み出し用の２本のビット線を設けて磁気抵抗効果素子に接続してもよい。また、デジット線は、磁気抵抗効果素子に対して接続する場合も接続しない場合もある。
【００４７】
またここで、図１においては、一対の磁気抵抗効果素子Ｃ１、Ｃ２を、ビット線ＢＬの上下において、ほぼ対称な位置に設けた場合を表したが、本発明はこれに限定されるものではない。つまり、本発明においては、上下の磁気抵抗効果素子Ｃ１、Ｃ２の間で配線環境が実質的に同じになるように形成すればよい。
【００４８】
従って例えば、図２に例示したように、これら一対の磁気抵抗効果素子Ｃ１、Ｃ２を、ビット線ＢＬの長手方向に沿って、ある程度「ずらして」設けてもよい。またさらに、これら磁気抵抗効果素子Ｃ１、Ｃ２を、ビット線ＢＬの幅方向に沿って、互いにずらして設けてもよい。
【００４９】
また、磁気抵抗効果素子Ｃ（Ｃ１、Ｃ２）は、例えば、「ＴＭＲ（TunnelingMagneto-Resistance effect）」や「スピンバルブ」などの構造を有し、いずれの場合にも、強磁性体からなる磁気記録層を有する。この磁気記録層に対して、所定の方向の磁化を与えることにより、情報を記録することができる。
【００５０】
一方、磁気抵抗効果素子Ｃは、この磁気記録層とは別に、例えば、磁化方向が所定の方向に固着された磁化固着層（ピン層）をそれぞれ有する。そして、磁気抵抗効果素子Ｃにおいては、このピン層と磁気記録層の磁化の方向の関係に応じて、出力信号が変化する。従って、上下の磁気抵抗効果素子Ｃ１、Ｃ２の出力が倍増するように磁気記録層あるいは磁化固着層の磁化の方向を定めることにより、差動動作で「１」、「０」の２値情報を高いＳ／Ｎ比で記録、再生できる。
【００５１】
また一方、これら上下の磁気抵抗効果素子Ｃ１、Ｃ２の出力電流レベルが異なるようにすると、多値記録が可能となる。例えば、後に詳述するように、上下の磁気抵抗効果素子Ｃ１、Ｃ２の構造を変えることにより出力レベルを変えれば、差動動作した場合に、倍増するかまたはキャンセルアウトする、という２通り以外の出力レベルが得られる。
【００５２】
磁気抵抗効果素子Ｃ（Ｃ１、Ｃ２）に対する情報の書き込みは、例えば、その上下に設けられたデジット線ＤＬ（ＤＬ１、ＤＬ２）とビット線ＢＬとに電流パルスを流すことにより生ずる磁場により行うことができる。具体的には、ビット線ＢＬとデジット線ＤＬ１、ＤＬ２のそれぞれに電流を流すと、これらの周囲に電流磁界がそれぞれ生ずる。これら電流磁界を合成した書き込み磁界により、磁気抵抗効果素子Ｃ１、Ｃ２の磁気記録層の磁化を反転させることができる。この書き込みに際しては、所定の方向に磁化を反転させるために、ビット線ＢＬとデジット線ＤＬ１、ＤＬ２に対して、所定の方向の合成磁界が生ずるように最適な方向の電流パルスを適宜流せばよい。
【００５３】
このようにすれば、ビット線とデジット線のいずれかのみに電流を流すことによって磁化反転を生じさせる場合と比較して、配線あたりの電流量を低減することができるとともに、書き込みに際してセルの選択も容易となる。その結果として、配線の疲労が少なく、信頼性の高い磁気メモリを提供することができる。
【００５４】
図３は、差動動作アーキテクチャを用いた場合のデータの書きこみを説明するための概念図である。すなわち、同図（ａ）はビット線ＢＬの長手方向に対する垂直断面図であり、同図（ｂ）は長手方向に対する平行断面図である。
【００５５】
同図に例示した磁気抵抗効果素子Ｃ１、Ｃ２は、記録層として作用する強磁性層５２、トンネルバリア層５４、磁化が所定の方向に固着された強磁性層（「ピン層」あるいは「磁化固着層」などと称されることもある）５６、反強磁性層５８をこの順に積層した強磁性トンネル接合素子（Tunneling Magneto-Resistance effect：ＴＭＲ素子）である。ここで、反強磁性層５８は、ピン層として作用する強磁性層５６の磁化を固着させる作用を有する。
【００５６】
なお、本発明において用いる磁気抵抗効果素子Ｃ１、Ｃ２は、ＴＭＲ素子には限定されず、例えば、一対の強磁性層の間に非磁性層を挿入した「スピンバルブ構造」なども用いることができる。
【００５７】
書き込みに際しては、デジット線ＤＬ１、ＤＬ２と、ビット線ＢＬとにそれぞれ所定の書き込み電流Ｉを流すことにより、これらの合成磁場を磁気抵抗効果素子Ｃ１、Ｃ２の記録層５２に印加して、磁化スピンを適宜反転させる。
【００５８】
２値情報の記録、読み出しにおいて差動動作動作をさせる場合、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して相補的なデータを書き込む。そして、これらを組み合わせて２値情報のいずれかとして読み出す。
【００５９】
図３においては、磁気抵抗効果素子Ｃ１、Ｃ２の各磁性層の磁化スピンの方法を矢印により表した。同図に表した具体例の場合、上下の磁気抵抗効果素子Ｃ１、Ｃ２の強磁性層（ピン層）５６の磁化は同一の方向に固着されている。そして、上下の記録層５２が互いに反対方向となるように、書き込みを行う。
【００６０】
例えば、図３に表したように、磁気抵抗効果素子Ｃ１については、記録層５２の磁化方向が固着層５６の磁化と同一の方向（「パラレル」と称する）となるように書き込みを行い、磁気抵抗効果素子Ｃ２については、記録層５２の磁化方向が固着層５６の磁化と反対の方向（「アンチパラレル」と称する）となるように書き込みを行う。そして、これら磁気抵抗効果素子Ｃ１及びＣ２の出力電圧（あるいは抵抗または電流）の差分を検出する。このようにすると、差動動作により出力信号を倍増でき、高いＳ／Ｎ比が得られる。この動作については、後に、実施例を参照しつつ詳述する。
【００６１】
また、差動動作動作をさせる場合には、デジット線ＤＬの長軸方向に対して磁気抵抗効果素子Ｃ１、Ｃ２の磁化容易軸を平行に配置することが望ましい。つまり、これら磁化容易軸をビット線ＢＬに対して垂直な方向とする。このようにすると、ビット線ＢＬに電流パルスを流すことにより上下の磁気抵抗効果素子Ｃ１、Ｃ２に印加される磁場が、記録層の磁化容易軸に対して平行あるいは反平行に作用するため、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して同時に書きこみを行うことができ、高速書きこみが可能となる。
【００６２】
また、上記アーキテクチャにおいては、上下のデジット線に電流を流すため、デジット線を流れる電流の合計が通常の倍になってしまい、消費電力の点で不利になる。また、電流を２倍流さなければいけないため、デジット線に電流を供給するドライバの面積が大きくなり、チップ面積に対する、メモリエリアの割合（Array efficiency ）が小さくなってしまうという点でも不利である。
【００６３】
この問題を解決するためには、図４及び図５に表したように、磁気抵抗効果素子Ｃ１、Ｃ２の上下にそれぞれ接続されているデジット線ＤＬ１、ＤＬ２の端部を短絡して共通化するとよい。
【００６４】
すなわち、図４及び図５に表した構造の場合、ビット線ＢＬの上下には、対称に配置された複数の磁気抵抗効果素子Ｃ１、Ｃ２が設けられ、これら上下の磁気抵抗効果素子Ｃ１、Ｃ２を差動増幅して、「１」、「０」を検出することができる。
【００６５】
そして、このような縦型差動ＭＲＡＭにおいて、ビット線ＢＬに略直行して設けられた２本つのデジット線（書き込みワード線）ＤＬ１、ＤＬ２の端部を短絡して一本の配線とする。このようにすれば、デジット線ＤＬ１、ＤＬ２に対して一つの電源から書き込みパルスを送って書き込みを実施することができる。つまり、書き込みパルスは、上下のデジット線ＤＬ１とＤＬ２を連続的に伝搬する。例えば、デジット線ＤＬ１の端に接続された電源（図示せず）から、書き込みパルスをデジット線ＤＬ１に流す。この書き込みパルスは、デジット線ＤＬ１を流れた後に、その他端に接続されたデジット線ＤＬ２を流れる。そして、この書き込みパルスにより、磁気抵抗効果素子Ｃ１、Ｃ２に対して、ほぼ同時に書き込みを行うことができる。
【００６６】
これは、デジット線ＤＬ１、ＤＬ２を流れる電流（電子）の伝達速度が１０８ｃｍ／秒と非常に速いことに因っている。例えば、１０ナノ秒という非常に短い書き込みパルスを印加した場合を例に挙げる。この場合でも、電流の伝達速度を考慮すると、この書き込みパルスによって均一な電流磁場が印加される空間サイズＬは、Ｌ＝１０８ｃｍ／秒  ×  １０ナノ秒＝１ｃｍとなる。
【００６７】
メモリのチップ面積は、たかだか１ｃｍ２程度であり、そのうちでメモリエリアが占める割合すなわち Array efficiency は５０％程度であるから、電流パルスを往復させても、１０ナノ秒というごく短い時間の間、パルスを印加すれば、上下の磁気抵抗効果素子Ｃ１、
つまり、図４及び図５に例示したように、磁気抵抗効果素子Ｃ１、Ｃ２の上下のデジット線ＤＬ１、ＤＬ２をメモリブロックの端で短絡し、折り返せばこれが可能となることが分かった。
【００６８】
図６は、ビット線ＢＬとデジット線ＤＬ１に挟まれた磁気抵抗効果素子Ｃ１の磁気記録層の磁化Ｍの反転方向を模式的に表す平面図である。すなわち、磁化Ｍの反転方向は、デジット線を流れる電流の向きに応じて逆転する。つまり、図４及び図５の構成の場合、磁化Ｍの反転方向は、上下の磁気抵抗効果素子Ｃ１、Ｃ２で、時計回りと反時計回りと異なる。しかし、アステロイドカーブはどちらの方向もほぼ対称であるので問題はない。
【００６９】
以上、図４乃至図６を参照しつつ説明したように、磁気抵抗効果素子Ｃ１、Ｃ２の上下のデジット線ＤＬ１、ＤＬ２の端部を短絡させて共通化すると、差動増幅型アーキテクチャを用いても電流の増大がなく、消費電力の増大やドライバの増大にともなうＭＲＡＭメモリビットの容量減少を伴うことがなくなる。そして、高い Array efficiency を実現できる。
【００７０】
一方、本発明によれば、上下の磁気抵抗効果素子Ｃ１、Ｃ２の出力を組み合わせることにより、多値記録も可能となる。
【００７１】
図７は、本発明の多値記録メモリセルを表す模式図である。すなわち、同図（ａ）はビット線ＢＬの長手方向に対する垂直断面図であり、同図（ｂ）は長手方向に対する平行断面図である。
【００７２】
多値記録のためには、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して、それぞれ独立に書き込みを行えるようにする。そして、これらの出力の差を演算する。
【００７３】
例えば、磁気抵抗効果素子Ｃ１及びＣ２の出力を以下の如く仮定する。
【００７４】
アンチパラレル    パラレル
Ｃ１の出力    Ａ                Ｂ
Ｃ２の出力    Ｃ                Ｄ
磁気抵抗効果素子Ｃ１及びＣ２に対して独立に書き込みが可能な場合、Ｃ２の出力からＣ１の出力を差し引いた出力差の組み合わせとしては、以下の４通りのものがありうる。
【００７５】
Ｃ１              Ｃ２            出力差
アンチパラレル    アンチパラレル  （Ｃ−Ａ）
パラレル          アンチパラレル  （Ｃ−Ｂ）
アンチパラレル    パラレル        （Ｄ−Ａ）
パラレル          パラレル        （Ｄ−Ｂ）
従って、上下の磁気抵抗効果素子Ｃ１及びＣ２の出力Ａ〜Ｄを適当な値に調節すれば、上記の４通りの出力差のそれぞれが有意差を有し、４値の情報を記録、再生することが可能となる。
【００７６】
このように、上下の磁気抵抗効果素子Ｃ１、Ｃ２の出力が互いに異なるようにするため、図７の具体例の場合、磁気抵抗効果素子の構造を変えている。つまり、上側の磁気抵抗効果素子Ｃ１は、強磁性１重トンネル接合を有するのに対して、下側の磁気抵抗効果素子Ｃ２は、強磁性２重トンネル接合を有する。このように一対の磁気抵抗効果素子の構造を変えることにより、出力を異ならせ、安定した多値記録が可能となる。但し、上下の磁気抵抗効果素子の出力を異ならせる構成は図７に表したものには限定されず、その他にも、例えば、上下の磁気抵抗効果素子の積層構造を互いに異なるものとするか、あるいは、磁気抵抗効果素子を構成する少なくともいずれかの層の材料や層厚を互いに異なるものとしてもよい。
【００７７】
また、多値記録のためには、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して、独立を記録することが求められるため、図７に表したように、記録層５２の磁化容易軸をビット線ＢＬの長軸方向に対して平行に形成することが望ましい。つまり、記録層５２の磁化容易軸をデジット線ＤＬ１、ＤＬ２に対して垂直な方向に配列する。こうすれば、デジット線ＤＬ１、ＤＬ２にそれぞれ書き込み電流を独立に流すことにより、より上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して独立に書き込みが可能となり、多値記録が可能となる。
【００７８】
また、図７に表した多値記録のためのアーキテクチャにおいても、上下のデジット線ＤＬ１、ＤＬ２に電流を流すために、デジット線を流れる電流が通常のアーキテクチャよりも大きくなり、消費電力の点で不利である。また、電流を多く流さなければならないため、デジット線に電流を供給するドライバの面積が大きくなり、チップ面積に対する、メモリエリアの割合（Array efficiency）が小さくなってしまうという点で不利である。
【００７９】
この問題を解決するためには、図８乃至図１１に例示したように、多値情報が記録可能な縦型差動ＭＲＡＭにおいて、ビット線ＢＬに略直行して設けられた２つのデジット線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッチング素子を介して短絡可能とすればよい。すなわち、スイッチング素子Ｔｒ１をオン（ＯＮ）した時にのみ、デジット線ＤＬ１とＤＬ２とは短絡される。
【００８０】
これも理由は、図４乃至図６に関して前述したものと同様であり、デジット線を流れる電流（電子）の伝達速度が１０８ｃｍ／秒と非常に速いことに因っている。すなわち、前述したように、例えば、１０ナノ秒という非常に短いパルスを印加した場合でも、このパルスにより約１ｃｍのサイズの空間で均一な電流磁場が形成される。このサイズは、通常のメモリチップのメモリエリアを十分にカバーする範囲である。従って、１０ナノ秒という極めて短い書き込みパルスを用いた場合でも、上下のデジット線ＤＬ１、ＤＬ２を短絡して電流パルスを往復させて、上下の磁気抵抗効果素子Ｃ１、Ｃ２に同時に書き込みを行うことが可能となる。
【００８１】
ただし、多値記録の場合には、書き込みビットに応じて、スイッチング素子Ｔｒ１を適宜オン、オフする必要がある。つまり、書き込みビット情報に応じて、上下のデジット線ＤＬ１、ＤＬ２を短絡したり、遮断したりする必要がある。
【００８２】
例えば、上下の磁気抵抗効果素子Ｃ１、Ｃ２にそれぞれ「０」を書き込む場合には、図８（ａ）に表したように、スイッチング素子Ｔｒ１をオンにして上下のデジット線ＤＬ１、ＤＬ２を短絡する。そして、例えば、デジット線ＤＬ１の端部に接続された電源から書き込みパルスを印加し、これをデジット線ＤＬ２まで流す。この書き込みのタイミングは、同図（ｃ）に例示した如くである。すなわち、ビット線ＢＬに書き込みパルスを印加するのとほぼ同じタイミングでスイッチング素子Ｔｒ１をオンして、デジット線ＤＬ１、ＤＬ２にも書き込みパルスを流せばよい。
【００８３】
また、上下の磁気抵抗効果素子Ｃ１、Ｃ２にそれぞれ「１」を書き込む場合もほぼ同様であり、図９（ａ）に表したように、スイッチング素子Ｔｒ１をオンにして上下のデジット線ＤＬ１、ＤＬ２を短絡する。そして、例えば、デジット線ＤＬ２の端部に接続された電源から書き込みパルスを印加し、これをデジット線ＤＬ１まで流す。この書き込みのタイミングも、同図（ｃ）に例示した如くである。すなわち、ビット線ＢＬに書き込みパルスを印加するのとほぼ同じタイミングでスイッチング素子Ｔｒ１をオンして、デジット線ＤＬ１、ＤＬ２にも書き込みパルスを流せばよい。
【００８４】
これに対して、上下の磁気抵抗効果素子Ｃ１、Ｃ２のいずれか一方に「０」、いずれか他方に「１」書き込む場合には、上下のデジット線ＤＬ１、ＤＬ２を短絡できない。
【００８５】
例えば、図１０（ａ）に表したように、上側の強磁性１重トンネル接合を有する磁気抵抗効果素子Ｃ１に「０」を書き込み、下側の強磁性２重トンネル接合を有する磁気抵抗効果素子Ｃ２に「１」を書き込む場合には、スイッチング素子Ｔｒ１をオフにして上下のデジット線ＤＬ１、ＤＬ２を遮断する。そして、デジット線ＤＬ１とＤＬ２の端部にそれぞれ接続された電源から、それぞれ同方向に書き込みパルスを流す。
【００８６】
この書き込みのタイミングは、同図（ｃ）に例示した如くである。すなわち、ビット線ＢＬに書き込みパルスを印加するのとほぼ同じタイミングでスイッチング素子Ｔｒ１をオフにする。そして、デジット線ＤＬ１とＤＬ２にそれぞれ書き込みパルスを流せばよい。ただしこの時、ひとつの電源（図示せず）から上下のデジット線ＤＬ１、ＤＬ２にそれぞれ電流パルスを供給するためには、同図（ｃ）に例示した如く、書き込みタイミングをずらす必要がある。つまり、デジット線ＤＬ１、ＤＬ２のいずれか一方にまず電源を接続して書き込み電流パルスを流した後に、もう一方のデジット線に電源を切り替えて、書き込みパルスを流す。
【００８７】
また、上下の磁気抵抗効果素子Ｃ１、Ｃ２にデータを書き込む際に、これから書き込むデータが、すでに格納されているデータと同一である場合には、必ずしも新たに書き込む必要はない。すなわち、磁気抵抗効果素子Ｃ１あるいはＣ２に格納されているデータを予め読み出すなどして調べた上で、書き込むデータが同一であれば、書き込みを省略することも可能である。
【００８８】
スイッチング素子Ｔｒ１は、少なくとも、これら上下のデジット線ＤＬ１、ＤＬ２にそれぞれ電流パルスが供給される間、オフ状態とされる。
【００８９】
また、上側の強磁性１重トンネル接合を有す磁気抵抗効果素子Ｃ１に「１」を書き込み、下側の強磁性２重トンネル接合を有す磁気抵抗効果素子Ｃ２に「０」を書き込む場合には、図１１に表したように、やはりスイッチング素子Ｔｒ１をオフにする。そして、それぞれのデジット線ＤＬ１、ＤＬ２に電源を切り替えて、同方向の電流パルスを流せばよい。
【００９０】
以上、図８乃至図１１に例示したように、上下のデジット線ＤＬ１、ＤＬ２を適宜短絡、遮断可能とし、また、電源もこれらそれぞれについて適宜接続可能とすれば、差動増幅型アーキテクチャを用いても電流の増大がなく、消費電力の増大、ドライバの増大にともなうＭＲＡＭメモリビットの容量減少を伴うことがなくなる。
【００９１】
次に、本発明の磁気メモリに用いることができる磁気抵抗効果素子の積層構成の具体例について説明する。
【００９２】
図１２及び図１３は、強磁性一重トンネル接合を有する磁気抵抗効果素子の断面構造を表す模式図である。
【００９３】
すなわち、図１２の磁気抵抗効果素子の場合、下地層ＢＦの上に、反強磁性層ＡＦ、強磁性層ＦＭ１、トンネルバリア層ＴＢ、強磁性層ＦＭ２、保護層ＰＢがこの順に積層されている。反強磁性層ＡＦに隣接して積層された強磁性層ＦＭ１が磁化固着層（ピン層）として作用し、トンネルバリア層ＴＢの上に積層された強磁性層ＦＭ２が記録層（フリー層）として作用する。゜
図１３の磁気抵抗効果素子の場合、トンネルバリア層ＴＢの上下において、強磁性層ＦＭと非磁性層ＮＭと強磁性層ＦＭとが積層された積層膜ＳＬがそれぞれ設けられている。この場合も、反強磁性層ＡＦとトンネルバリア層ＴＢの間に設けられた積層膜ＳＬが磁化固着層として作用し、トンネルバリア層ＴＢの上に設けられた積層膜ＳＬが記録層として作用する。
【００９４】
図１４乃至図１６は、強磁性２重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。これらの図面については、図１２及び図１３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００９５】
図１４乃至図１６に例示した構造の場合、いずれも２層のトンネルバリア層ＴＢが設けられ、その上下に強磁性層ＦＭあるいは、強磁性層ＦＭと非磁性層ＮＭとの積層膜ＳＬが設けられている。ここに例示した２重トンネル接合素子の場合には、上下の反強磁性層ＡＦに隣接して積層された強磁性層ＦＭあるいは積層膜が磁化固着層として作用し、２層のトンネルバリア層ＴＢの間に設けられた強磁性層ＦＭあるいは積層膜ＳＬが記録層として作用する。
【００９６】
このような２重トンネル接合を採用すると、記録層の磁化方向に対する電流変化を大きくすることができる点で有利である。
【００９７】
なお、本発明の磁気メモリにおいて用いる磁気抵抗効果素子は、図１２乃至図１６に例示したものには限定されず、これら以外にも例えば、第１の強磁性層と非磁性層と第２の強磁性層とを積層させたいわゆる「スピンバルブ構造」の磁気抵抗効果素子などを用いることもできる。
【００９８】
磁気抵抗効果素子としていずれの構造を採用した場合も、一方の強磁性層を、磁化方向が実質的に固定された「磁化固着層（「ピン層」などと称される場合もある）」として作用させ、他方の強磁性層を、外部からの磁界を印加することにより磁化方向を可変とした「磁気記録層（磁気記録層）」として作用させることができる。
【００９９】
また、後に詳述するように、読み出し方式によっては、反強磁性層に隣接して設けられた強磁性層を、記録層として用いることもできる。
【０１００】
これらの磁気抵抗効果素子において、磁化固着層として用いることができる強磁性体としては、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）またはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３−ｙ（ここでＲは希土類、ＸはＣａ（カルシウム）、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）のいずれかを表す）などの酸化物、あるいは、ＮｉＭｎＳｂ（ニッケル・マンガン・アンチモン）、ＰｔＭｎＳｂ（白金マンガン・アンチモン）などのホイスラー合金を用いることができる。
【０１０１】
これらの材料からなる磁化固着層は、一方向異方性を有することが望ましい。またその厚さは０．１ｎｍ以上１００ｎｍ以下であることが望ましい。さらに、この強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【０１０２】
また、磁化固着層として用いる強磁性層には、反強磁性膜を付加して磁化を固着することが望ましい。そのような反強磁性膜としては、Ｆｅ（鉄）−Ｍｎ（マンガン）、Ｐｔ（白金）−Ｍｎ（マンガン）、Ｐｔ（白金）−Ｃｒ（クロム）−Ｍｎ（マンガン）、Ｎｉ（ニッケル）−Ｍｎ（マンガン）、Ｉｒ（イリジウム）−Ｍｎ（マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）、または上述した磁性半導体などを挙げることができる。
【０１０３】
また、これら磁性体には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｂｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）Ｈ（水素）などの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【０１０４】
一方、磁化固着層として、強磁性層と非磁性層との積層膜を用いても良い。例えば、図１３などに例示したような強磁性層／非磁性層／強磁性層という３層構造を用いることができる。この場合、非磁性層を介して両側の強磁性層に反強磁性的な層間の相互作用が働いていることが望ましい。
【０１０５】
より具体的には、磁性層を一方向に固着する方法として、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ（ルテニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、  Ｃｏ（Ｃｏ−Ｆｅ）／Ｉｒ（イリジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、  Ｃｏ（Ｃｏ−Ｆｅ）／Ｏｓ（オスミウム）／Ｃｏ（Ｃｏ−Ｆｅ）、磁性半導体強磁性層／磁性半導体非磁性層／磁性半導体強磁性層などの３層構造の積層膜を磁化固着層とし、さらに、これに隣接して反強磁性膜を設けることが望ましい。
【０１０６】
この場合の反強磁性膜としても、前述したものと同様に、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３、磁性半導体などを用いることができる。この構造を用いると、磁化固着層の磁化がしっかりと磁化が固着される他、磁化固着層からの漏洩磁界（stray field）を減少（あるいは調節）でき、磁化固着層を形成する２層の強磁性層の膜厚を変えることにより、磁気記録層（磁気記録層）の磁化シフトを調整することができる。
【０１０７】
一方、磁気記録層（フリー層）の材料としても、磁化固着層と同様に、例えば、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）またはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３−ｙ（ここでＲは希土類、ＸはＣａ（カルシウム）、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）のいずれかを表す）などの酸化物、あるいは、ＮｉＭｎＳｂ（ニッケル・マンガン・アンチモン）、ＰｔＭｎＳｂ（白金マンガン・アンチモン）などのホイスラー合金などを用いることができる。
【０１０８】
これらの材料かなる磁気記録層としての強磁性層は、膜面に対して略平行な方向の一軸異方性を有することが望ましい。またその厚さは０．１ｎｍ以上、１００ｎｍ以下であることが望ましい。さらに、この強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【０１０９】
また、磁気記録層として、軟磁性層／強磁性層という２層構造、または、強磁性層／軟磁性層／強磁性層という３層構造を用いても良い。磁気記録層として、強磁性層／非磁性層／強磁性層という３層構造または、強磁性層／非磁性層／強磁性層／非磁性層／強磁性層という５層構造を用いて、強磁性層の層間の相互作用の強さを制御することにより、メモリセルである磁気記録層のセル幅がサブミクロン以下になっても、電流磁界の消費電力を増大させずに済むというより好ましい効果が得られる。５層構造の場合、中間強磁性層は軟磁性層、または、非磁性元素で分断された強磁性層を用いるとより好ましい。
【０１１０】
磁化記録層においても、これら磁性体に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｂｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｈ（水素）などの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【０１１１】
一方、磁気抵抗効果素子としてＴＭＲ素子を用いる場合に、磁化固着層と磁化記録層との間に設けられるトンネルバリア層ＴＢの材料としては、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ２（酸化チタン・ストロンチウム）、ＡｌＬａＯ３（酸化ランタン・アルミニウム）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、非磁性半導体（ＺｎＯ、ＩｎＭｎ、ＧａＮ、ＧａＡｓ、ＴｉＯ２、Ｚｎ、Ｔｅ、またはそれらに遷移金属がドープされたもの）などを用いることができる。
【０１１２】
これらの化合物は、化学量論的にみて完全に正確な組成である必要はなく、酸素、窒素、フッ素などの欠損、あるいは過不足が存在していてもよい。また、この絶縁層（誘電体層）の厚さは、トンネル電流が流れる程度に薄い方が望ましく、実際上は、１０ｎｍ以下であることが望ましい。
【０１１３】
このような磁気抵抗効果素子は、各種スパッタ法、蒸着法、分子線エピタキシャル法、ＣＶＤ法などの通常の薄膜形成手段を用いて、所定の基板上に形成することができる。この場合の基板としては、例えば、Ｓｉ（シリコン）、ＳｉＯ２（酸化シリコン）、Ａｌ２Ｏ３（酸化アルミニウム）、スピネル、ＡｌＮ（窒化アルミニウム）、ＧａＡｓ、ＧａＮなど各種の基板を用いることができる。
【０１１４】
また、基板の上に、下地層や保護層などとして、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｕ（金）、Ｔｉ（チタン）／Ｐｔ（白金）、Ｔａ（タンタル）／Ｐｔ（白金）、Ｔｉ（チタン）／Ｐｄ（パラジウム）、Ｔａ（タンタル）／Ｐｄ（パラジウム）、Ｃｕ（銅）、Ａｌ（アルミニウム）‐Ｃｕ（銅）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｏｓ（オスミウム）、ＧａＡｓ、ＧａＮ、ＺｎＯ、ＴｉＯ２などの半導体下地などからなる層を設けてもよい。
【０１１５】
以上、本発明の磁気メモリにおいて用いる磁気抵抗効果素子の積層構造について説明した。
【０１１６】
また、本発明における磁気抵抗効果素子Ｃ１、Ｃ２の磁気記録層に書き込まれる磁化の方向は、必ずしも直線状である必要はなく、磁気記録層の平面形状に応じて、「エッジドメイン」などを有し屈曲したものとしてもよい。
【０１１７】
図１７は、磁気抵抗効果素子の磁気記録層の平面形状と、それに対応する磁化の方向を例示した模式図である。すなわち、磁気抵抗効果素子の磁気記録層は、例えば、同図（ａ）に表したように、長方形の一方の対角両端に突出部を付加した形状や、同図（ｂ）に表したような平行四辺形、同図（ｃ）に表したような菱形、同図（ｄ）に表したような楕円形、（ｅ）エッジ傾斜型などの各種の形状とすることができる。そして、同図（ａ）及び（ｂ）に例示したような非対称形状の場合、「エッジドメイン」の形成によって、磁化方向は屈曲したものとなる。本発明においては、このような磁気記録層を用いてもよい。これらの非対称な形状は、フォトリソグラフィにおいて用いるレチクルのパターン形状を非対称形状にすることにより容易に作製できる。  
また、磁気記録層を図１７（ａ）〜（ｃ）、（ｅ）に表した形状にパターニングする場合、実際には角部が丸まる場合が多いが、そのように角部が丸まってもよい。  またここで、磁気記録層には、磁化方向が一軸に沿った方向に実質的に規定される一軸異方性が付与されていることが望ましい。このためには、磁気記録層の幅Ｗと長さＬとの比Ｌ／Ｄは、１．２よりも大きいことが望ましく、このようにすれば、長さＬの方向に沿った一軸異方性が形成されやすい。
【０１１８】
以上、本発明の磁気メモリの基本構成及びそこで用いる磁気抵抗効果素子について説明した。
【０１１９】
次に、本発明の磁気メモリのセル構造について具体例を挙げて説明する。
【０１２０】
図１８は、ＣＭＯＳを用いた場合の本特許のアーキテクチャ構造を表す模式図である。
スイッチング素子としてＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）を用いた場合、読み出しに際しては、下部選択トランジスタＣＭＯＳをオンにし、ビット線ＢＬを介してそれぞれの磁気抵抗効果素子Ｃ１、Ｃ２にセンス電流を流し、読み出し用配線Ｍ１、Ｍ２から取り出してアンプＳＡにより差動動作を行う。
【０１２１】
また、磁気抵抗効果素子Ｃ１、Ｃ２への書きこみは、直交するビット線ＢＬとデジット線ＤＬ１、ＤＬ２にそれぞれ書き込み電流を流すことにより行う。そして、図３及び図４に関して前述したように、磁気抵抗効果素子Ｃ１、Ｃ２の記録層５２の磁化容易軸の方向を変えることによって、差動動作型あるいは多値メモリ型のメモリを形成できる。
【０１２２】
また、更なる超大容量化メモリを実現するためには、メモリアレーを積層化できるアーキテクチャを用いて、多層化することが望ましい。
【０１２３】
図１９は、本発明において用いることができるアーキテクチャの第２の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。このアーキテクチャにおいては、読み出し／書き込み用ビット線ＢＬに磁気抵抗効果素子Ｃが並列に接続されている。それぞれの磁気抵抗効果素子Ｃの他端には、ダイオードＤを介して読み出し／書き込み用ワード線Ｗが接続されている。
【０１２４】
読み出し時には、目的の磁気抵抗効果素子Ｃに接続されているビット線ＢＬとデジット線ＤＬとをそれぞれ選択トランジスタＳＴＢ、ＳＴｗにより選択してセンスアンプＳＡにより電流を検出する。
【０１２５】
また、書き込み時には、やはり目的の磁気抵抗効果素子Ｃに接続されているビット線ＢＬとデジット線ＤＬとを選択トランジスタＳＴＢ、ＳＴｗにより選択して、書き込み電流を流す。この際に、ビット線ＢＬとデジット線ＤＬにそれぞれ発生する磁界を合成した書き込み磁界が磁気抵抗効果素子Ｃの磁気記録層の磁化を所定の方向に向けることにより、書き込みができる。
【０１２６】
ダイオードＤは、これら読み出し時あるいは書き込み時に、マトリクス状に配線されている他の磁気抵抗効果素子Ｃを介して流れる迂回電流を遮断する役割を有する。
【０１２７】
図２０は、図１９のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【０１２８】
また、図２１は、図１９のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【０１２９】
なお、図２０及び図２１においては、簡単のために、ビット線ＢＬ、磁気抵抗効果素子Ｃ、ダイオードＤ、デジット線ＤＬのみを表し、それら以外の要素は省略した。図２１は、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を変えるため、磁気抵抗効果素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いた場合を例示している。これらメモリセルの動作原理は、図１乃至図１９に関して前述したものと同様とすることができる。
【０１３０】
ここで、配線（デジット線ＤＬ、ビット線ＢＬ）の材料としては、例えばＣｕ（銅）を用い、後に記述するように磁性体からなる被覆層を付与することが好ましい。被覆層の材料としては、ＦｅＯｘ（酸化鉄）、ＣｏＺｎＮｂ（コバルト亜鉛ニオブ）などの磁性アモルファス材料、ＣｏＦｅＮｉ（コバルトニッケル）、ＮｉＦｅ（ニッケル鉄）、パーマロイなどの磁性合金を用いることができる。
【０１３１】
また、図２１（ａ）及び（ｂ）においては、多値記録の容易のために、上側の磁気抵抗効果素子Ｃ１を１重トンネル接合、下側の磁気抵抗効果素子Ｃ２を２重トンネル接合として、これらの出力が互いに異なるようにした場合を例示した。しかし、この代わりに、磁気抵抗効果素子Ｃ２として、図２１（ｃ）に例示したような１重トンネル接合のものを用いてもよい。この場合、上側の磁気抵抗効果素子Ｃ１と比較して、例えば、いずれかの層の材料あるいは層厚を変えることにより、磁気抵抗効果素子Ｃ１とは異なる出力を得ることができる。このようにしても、多値記録を容易にすることができる。
【０１３２】
次に、本発明の磁気メモリに採用できるアーキテクチャの第３の具体例について説明する。
【０１３３】
図２２は、メモリアレーを積層化できるアーキテクチャの第３の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。
【０１３４】
このアーキテクチャにおいては、読み出し／書き込み用ビット線ＢＬｗと読み出し用ビット線ＢＬｒとの間に複数の磁気抵抗効果素子Ｃが並列に接続された「ハシゴ型」の構成とされている。さらに、それぞれの磁気抵抗効果素子Ｃに近接して、書き込みワード線Ｗがビット線と交差する方向に配線されている。
【０１３５】
磁気抵抗効果素子への書き込みは、読み出し／書き込み用ビット線ＢＬｗに書き込み電流を流すことにより発生する磁界と、書き込みデジット線ＤＬに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子の磁気記録層に作用させることにより、行うことができる。
【０１３６】
一方、読み出しの際には、ビット線ＢＬｗ及びＢＬｒの間で電圧を印加する。すると、これらの間で並列に接続されている全ての磁気抵抗効果素子に電流が流れる。この電流の合計をセンスアンプＳＡにより検出しながら、目的の磁気抵抗効果素子に近接したワード線Ｗに書き込み電流を印加して、目的の磁気抵抗効果素子の磁気記録層の磁化を所定の方向に書き換える。この時の電流変化を検出することにより、目的の磁気抵抗効果素子の読み出しを行うことができる。
【０１３７】
すなわち、書き換え前の磁気記録層の磁化方向が書き換え後の磁化方向と同一であれば、センスアンプＳＡにより検出される電流は変化しない。しかし、書き換え前後で磁気記録層の磁化方向が反転する場合には、センスアンプＳＡにより検出される電流が磁気抵抗効果により変化する。このようにして書き換え前の磁気記録層の磁化方向すなわち、格納データを読み出すことができる。
【０１３８】
但し、この方法は、読み出しの際に格納データを変化させる、いわゆる「破壊読み出し」に対応する。
【０１３９】
これに対して、磁気抵抗効果素子の構成を、磁化自由層／絶縁層（非磁性層）／磁気記録層、という構造とした場合には、いわゆる「非破壊読み出し」が可能である。すなわち、この構造の磁気抵抗効果素子を用いる場合には、磁気記録層に磁化方向を記録し、読み出しの際には、磁化自由層の磁化方向を適宜変化させてセンス電流を比較することにより、磁気記録層の磁化方向を読み出すことができる。但しこの場合には、磁気記録層の磁化反転磁界よりも磁化自由層の磁化反転磁界のほうが小さくなるように設計する必要がある。
【０１４０】
図２３（ａ）は、図２２のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。また、同図（ｂ）は、その磁気抵抗効果素子Ｃ１、Ｃ２の積層構造を例示する模式図である。差動動作型の場合には、上下の磁気抵抗効果素子Ｃ１、Ｃ２の構造をこのように揃えて、同一の出力が得られるようにすることができる。
【０１４１】
また、図２４（ａ）は、図２２のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。なお、図２３及び図２４においても、簡単のために、ビット線ＢＬ、磁気抵抗効果素子Ｃ、デジット線ＤＬのみを表し、それら以外の要素は省略した。これらメモリセルの動作原理は、図１乃至図１９に関して前述したものと同様とすることができる。
【０１４２】
図２４（ａ）に例示したメモリセルにおいても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を変えるため、同図（ｂ）に表したように、磁気抵抗効果素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いることができる。または、同図（ｃ）に表したように、下側の磁気抵抗効果素子Ｃ２も１重トンネル接合としつつ、その少なくともいずれかの層の材料あるいは層厚を上側の素子Ｃ１とは変えることより、Ｃ１とは異なる出力を得るようにしてもよい。
【０１４３】
ここでも、配線（デジット線ＤＬ、ビット線ＢＬ）の材料としては、例えばＣｕ（銅）を用い、後に記述するように磁性体からなる被覆層を付与することが好ましい。被覆層の材料としては、ＦｅＯｘ（酸化鉄）、ＣｏＺｎＮｂ（コバルト亜鉛ニオブ）などの磁性アモルファス材料、ＣｏＦｅＮｉ（コバルトニッケル）、ＮｉＦｅ（ニッケル鉄）、パーマロイなどの磁性合金を用いることができる。
【０１４４】
次に、本発明の磁気メモリに採用できるアーキテクチャの第４の具体例について説明する。
【０１４５】
図２５は、メモリアレーを積層化できるアーキテクチャの第４の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。
【０１４６】
このアーキテクチャにおいては、読み出し／書き込み用ビット線ＢＬｗに複数の磁気抵抗効果素子Ｃが並列に接続され、これら磁気抵抗効果素子の他端には、それぞれ読み出し用ビット線ＢＬｒがマトリクス状に接続されている。
【０１４７】
さらに、これら読み出し用ビット線ＢＬｒに近接して、書き込み用デジット線ＤＬが配線されている。
【０１４８】
磁気抵抗効果素子への書き込みは、読み出し／書き込み用ビット線ＢＬｗに書き込み電流を流すことにより発生する磁界と、書き込みデジット線ＤＬに書き込み電流を流すことにより発生する磁界との合成磁界を磁気抵抗効果素子の磁気記録層に作用させることにより、行うことができる。
【０１４９】
一方、読み出しの際には、選択トランジスタＳＴによりビット線ＢＬｗとＢＬｒとを選択することにより、目的の磁気抵抗効果素子にセンス電流を流してセンスアンプＳＡにより検出することができる。
【０１５０】
図２６は、図２５のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【０１５１】
また、図２７は、図２５のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。なお、図２６及び図２７においても、簡単のために、ビット線ＢＬ、磁気抵抗効果素子Ｃ、デジット線ＤＬのみを表し、それら以外の要素は省略した。これらメモリセルの動作原理は、図１乃至図１９に関して前述したものと同様とすることができる。
【０１５２】
また、図２７に例示したメモリセルにおいても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を変えるため、磁気抵抗効果素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いている。
【０１５３】
図２７（ａ）に例示したメモリセルにおいても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を変えるため、同図（ｂ）に表したように、磁気抵抗効果素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いることができる。または、同図（ｃ）に表したように、下側の磁気抵抗効果素子Ｃ２も１重トンネル接合としつつ、その少なくともいずれかの層の材料あるいは層厚を上側の素子Ｃ１とは変えることより、Ｃ１とは異なる出力を得るようにしてもよい。
【０１５４】
また、配線（デジット線ＤＬ、ビット線ＢＬ）の材料や、その周囲に設ける２被覆層についても、図１９乃至図２４に関して前述したものと同様である。
【０１５５】
次に、本発明の磁気メモリに採用できるアーキテクチャの第５の具体例について説明する。
【０１５６】
図２８は、本特許を適用できるアーキテクチャの第５の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を表す。読み出し用ビット線ＢＬｒがリードＬを介して磁気抵抗効果素子に接続され、磁気抵抗効果素子の直下には書き込み用デジット線が配線されている点が異なる。このようにすると、磁気抵抗効果素子とデジット線とを図２５の構造よりも接近させることができる。その結果として、デジット線からの書き込み磁界を磁気抵抗効果素子に対してより効果的に作用させることができる。
【０１５７】
図２９乃至図３１は、図２８のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【０１５８】
また、図３２は、図２８のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。なお、図２９及び図３２においても、簡単のために、ビット線ＢＬ、磁気抵抗効果素子Ｃ、デジット線ＤＬのみを表し、それら以外の要素は省略した。
【０１５９】
また、図３２に例示したメモリセルにおいても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を変えるため、磁気抵抗効果素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いている。これらメモリセルの動作原理は、図１乃至図１９に関して前述したものと同様とすることができる。
【０１６０】
ここで、図２９に表したメモリセルは、磁気抵抗効果素子Ｃ１、Ｃ２として強磁性１重トンネル接合素子を用いたものである。
【０１６１】
また、図３０に表したメモリセルは、磁気抵抗効果素子Ｃ１、Ｃ２として強磁性２重トンネル接合素子を用いたものである。
【０１６２】
一方、図３１に表したメモリセルは、磁気抵抗効果素子Ｃ１、Ｃ２として、強磁性１重トンネル接合を有し、且つ記録層を強磁性層ＦＭと非磁性層ＮＭと強磁性層ＦＭの３層構造としたものである。
【０１６３】
また、図３２（ａ）及び（ｂ）においては、多値記録の容易のために、上側の磁気抵抗効果素子Ｃ１を１重トンネル接合、下側の磁気抵抗効果素子Ｃ２を２重トンネル接合として、これらの出力が互いに異なるようにした場合を例示した。しかし、この代わりに、磁気抵抗効果素子Ｃ２として、図３２（ｃ）に例示したような１重トンネル接合のものを用いてもよい。この場合、上側の磁気抵抗効果素子Ｃ１と比較して、例えば、いずれかの層の材料あるいは層厚を変えることにより、磁気抵抗効果素子Ｃ１とは異なる出力を得ることができる。このようにしても、多値記録を容易にすることができる。
【０１６４】
次に、本発明のメモリセルの配線に設けることができる被覆層ＳＭについて説明する。
【０１６５】
図３３乃至図３５は、被覆層ＳＭを設けたメモリセルを例示する模式図である。すなわち、同図（ａ）はそのビット線ＢＬの長手方向に対する垂直断面図、同図（ｂ）は長手方向に対する平行断面図である。
【０１６６】
図３３は、図１に表したメモリセルにおいて被覆層ＳＭを設けた場合を例示し、配線（デジット線ＤＬ、ビット線ＢＬ）の外周部に、磁性体からなる被覆層ＳＭが付与されている。すなわち、銅（Ｃｕ）などからなる配線（デジット線ＤＬ、ビット線ＢＬ）の外周のうちで、書き込み磁界を放出する必要がない部分を磁性体からなる被覆層ＳＭにより覆っている。このようにすると、デジット線ＤＬやビット線ＢＬから放出される書き込み磁界による書き込みクロストーク、すなわち横方向や積層方向に隣接する他の磁気抵抗効果素子に対する不必要な書き込みを防ぐことができる。
【０１６７】
従って、被覆層ＳＭは磁界の漏洩を防ぐ作用を有し、その材料としては、ＦｅＯｘ（酸化鉄）、ＣｏＺｎＮｂ（コバルト亜鉛ニオブ）などの磁性アモルファス材料、ＣｏＦｅＮｉ（コバルトニッケル）、ＮｉＦｅ（ニッケル鉄）、パーマロイなどの磁性合金を用いることができる。
【０１６８】
また、この被覆層ＳＭは、図３４に例示した如く、磁気抵抗効果素子Ｃ１、Ｃ２の側面にまで延出させて設けても良い。このようにすると、書き込み用デジット線ＤＬ１、ＤＬ２からの書き込み磁界の放散を効果的に防ぎ、磁気抵抗効果素子Ｃ１、Ｃ２の記録層に効率的に集中させることも可能となる。この時、磁性金属からなる被覆層ＳＭは、いわゆる「磁気ヨーク」としての作用も有する。従って、被覆層ＳＭを、磁気抵抗効果素子Ｃ１、Ｃ２の記録層の近傍まで延出させると、これら被覆層ＳＭを介して、書き込み電流磁界を記録層に集中させて、書き込み効率をさらに改善することもできる。
【０１６９】
また、図３４の如く被覆層ＳＭを延出させる場合には、延出部は、必ずしも一体でなくてもよい。すなわち、デジット線ＤＬ１、ＤＬ２の周囲を被覆する被覆層ＳＭの部分と、磁気抵抗効果素子Ｃ１、Ｃ２の近傍に設けられた被覆層ＳＭの部分とは、磁気的に結合していればよく、これらの部分の間に空間あるいは他の材料が介在していてもよい。
【０１７０】
図３５は、図２９に表したメモリセルにおいて被覆層ＳＭを設けた場合を例示する。すなわち、配線（デジット線ＤＬ、ビット線ＢＬ）の外周部に、磁性体からなる被覆層ＳＭが付与されている。このようにすると、やはり、デジット線ＤＬやビット線ＢＬから放出される書き込み磁界による書き込みクロストーク、すなわち横方向や積層方向に隣接する他の磁気抵抗効果素子に対する不必要な書き込みを防ぐことができる。
【０１７１】
また、この具体例の場合にも、図３４に例示した如く、被覆層ＳＭを磁気抵抗効果素子Ｃ１、Ｃ２の側面にまで延出させることにより、書き込み磁界の放散を防ぎ、磁気ヨークとして記録層に電流磁界を集中させる効果が得られる。
【０１７２】
図３６は、図２９に例示した差動動作型アーキテクチャのメモリセルを積層した磁気メモリの断面構造を例示する模式図である。このように、マトリクス状の差動動作型メモリセルを積層することにより、高い集積度の大容量メモリを実現できる。なお、このような積層構造は、図２９に例示したアーキテクチャには限定されず、その他前述したいずれの差動動作型のアーキテクチャについても同様に可能である。
【０１７３】
図３７は、図２４に例示した多値記録型アーキテクチャのメモリセルを積層して磁気メモリの断面構造を例示する模式図である。多値記録型の場合にも、このように、マトリクス状のメモリセルを積層することにより、高い集積度の大容量メモリを実現できる。なお、このような積層構造は、図２４に例示した多値記録型アーキテクチャには限定されず、その他前述したいずれの多値記録型のアーキテクチャについても同様に可能である。
【０１７４】
図３７（ａ）に例示したメモリセルにおいても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を変えるため、同図（ｂ）に表したように、磁気抵抗効果素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いることができる。または、同図（ｃ）に表したように、下側の磁気抵抗効果素子Ｃ２も１重トンネル接合としつつ、その少なくともいずれかの層の材料あるいは層厚を上側の素子Ｃ１とは変えることより、Ｃ１とは異なる出力を得るようにしてもよい。
【０１７５】
また一方、本発明においては、差動動作あるいは多値記録を行うために組み合わせて用いる一対の磁気抵抗効果素子Ｃ１、Ｃ２をビット線ＢＬの上下に設けることにより上下の磁気抵抗効果素子の間の配線経路などのバラツキを抑えることができるが、さらに、読み出し用配線Ｍ１、Ｍ２などについてもその配線構造を工夫することにより、経路長や寄生容量などの配線環境を均一にすることができる。
【０１７６】
図３８は、読み出し用配線Ｍ１及びＭ２の配線環境を均一にすることができるメモリ断面構造を表す模式図である。すなわち、磁気メモリは、複数のメモリセルをマトリクス状に集積して形成するが、これを複数のメモリブロックＭＢに分割し、これらメモリブロックＭＢの間において、読み出し用配線Ｍ１、Ｍ２を交差させる。つまり、読み出し用配線Ｍ１、Ｍ２は、メモリブロック毎に、上下関係が反転するように配線されている。
【０１７７】
このようにすると、読み出し用配線Ｍ１、Ｍ２の配線長や、寄生容量などの配線環境を実質的に同一にすることができる。つまり、信号レベルの低下量や、伝送速度の遅延量などを同一にできる。その結果として、ビット線ＢＬの上下に設けられた一対の磁気抵抗効果素子Ｃ１、Ｃ２からの読み出し信号のレベル低下や遅延量を揃えることができ、差動動作や多値記録を安定して実行できる。
【０１７８】
なお、図３８に例示したような配線環境の均一化のための構造は、読み出し用配線Ｍ１、Ｍ２に限定されず、その他、メモリセルに構造に応じて、ビット線やワード線などについても同様に実施して同様の効果が得られる。
【実施例】
【０１７９】
以下、実施例を参照しつつ本発明の実施の形態についてさらに詳細に説明する。
【０１８０】
（第１の実施例）
まず、本発明の第１の実施例として、図３３に例示した単純マトリックス構造のメモリアレーを基本として、３×３個の縦に２個のＴＭＲセルを有するメモリセルを２層積層させた磁気メモリを形成した。但し、本実施例においては、上側の磁気抵抗効果素子Ｃ１を１重トンネル接合、下側の磁気抵抗効果素子Ｃ２を２重トンネル接合とした。
【０１８１】
この磁気メモリの構造について、その製造手順に沿って説明すれば、以下の如くである。
【０１８２】
まず、図示しない基板上に、まず、下層の配線Ｍ２及びデジット線ＤＬ２として、銅（Ｃｕ）からなる厚み１μｍの配線層をダマシン法により作製した。しかる後に、絶縁層をＣＶＤ（Chemical Vapor Deposition）法で作製しビアをＲＩＥ（Reactive Ion Etching）法で作製した後、ＣＭＰ（Chemical Mechanical Polishing）を行い、平坦化を行った。
【０１８３】
その後、下部接続配線ＭＸ２、強磁性２重トンネル接合を有するＴＭＲ素子Ｃ２の積層構造膜をスパッタ法により成膜した。その各層の材質及び層厚は、下側から順に、Ｔａ（３０ｎｍ）／Ｒｕ（３ｎｍ）／Ｉｒ−Ｍｎ（８ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅＮｉ（２ｎｍ）／Ｃｕ（１．５ｎｍ）／ＣｏＦｅＮｉ（２ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＩｒＭｎ（８ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。
【０１８４】
次に、最上層のＲｕ（ルテニウム）層をハードマスクとして用い、塩素系のエッチングガスを用いたＲＩＥにより下側のＲｕ／Ｔａ配線層Ｍ２まで積層構造膜をエッチングすることにより、ＴＭＲ素子Ｃ２の孤立パターンを作製した。
【０１８５】
その次に、ＲＩＥを用いてＲｕ／Ｔａからなる配線ＭＸ２まで選択的にエッチングすることより、下層の接続配線ＭＸ２を形成した。
【０１８６】
その後、絶縁体としてＳｉＯｘを低温テオス法により堆積してＣＭＰにより平坦化した後、ビット線ＢＬを成膜、パターニングにより形成した
その後、強磁性１重トンネル接合を有するＴＭＲ素子Ｃ１の積層構造膜をスパッタ法により成膜した。その各層の材質及び層厚は、下側から順に、Ｔａ（５ｎｍ）／ＣｏＦｅＮｉ（２ｎｍ）／Ｃｕ（１．５ｎｍ）／ＣｏＦｅＮｉ（２ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＩｒＭｎ（８ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。
【０１８７】
上述したものと同様方法でＴＭＲ素子Ｃ１を形成し、平坦化を行った後、接続配線ＭＸ１を成膜、パターニングを行った。
【０１８８】
その後、ビアを同様の方法で形成し、メッキ法を用いて銅（Ｃｕ）配線ＤＬ１、Ｍ１を形成した。
【０１８９】
その後、磁場を印加可能な熱処理炉に導入し、ＴＭＲ素子Ｃ１、Ｃ２の磁気記録層５２に一軸異方性を、磁気固着層５６に一軸異方性をそれぞれ導入した。この際に、メモリを差動動作型とする場合は、デジットＤＬの長手方向と同じ方向に一軸異方性を付与し、メモリを多値記録型とする場合はビット線ＢＬの長手と同じ方向に一軸異方性を付与した。
【０１９０】
このようにして製作した本発明の磁気メモリにおいて、信号出力を測定し、差動動作、多値化の効果を調べる実験を行った。
【０１９１】
図３９は、本実施例において得られた磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表である。すなわち、ＴＭＲ素子Ｃ１及びＣ２について、アンチパラレルの状態における出力電圧ＶAPと、パラレルの状態における出力電圧ＶPとを表した。この結果からも分かるように、２重接合を有するＴＭＲ素子Ｃ２のほうがアンチパラレル状態とパラレル状態との出力差が大きくなる。
【０１９２】
図３９は、本実施例のメモリセルにおいて差動動作型の動作をさせた結果を表すグラフ図である。デジット線ＤＬ１、ＤＬ２に所定の電流を流しつつ、同図（ａ）に例示したようにビット線ＢＬに対してパルス状の書き込み電流パルスを流す。こうすることにより、ＴＭＲ素子Ｃ１及びＣ２の記録層５２に同時に反対方向の書き込みを実施し、２値情報のうちの「１」に対応する情報を記録することができる。
【０１９３】
次に、ビット線ＢＬに対して反対向きの書き込み電流パルスを流すことにより、ＴＭＲ素子Ｃ１及びＣ２の記録層をそれぞれ反対向きに磁化させる書き込みを行う。これにより、２値情報のうちの「０」に対応する情報を記録することができる。
【０１９４】
このようにして得られる「１」と「０」との出力差は、差動動作をさせた場合には、２５０ｍＶに達する。これは、ＴＭＲ素子Ｃ２に単独で書き込みをおこなった場合の出力差（Ｖａ−Ｖｂ）である１７０ｍＶと、ＴＭＲ素子Ｃ１に単独で書き込みを行った場合の出力差（Ｖｃ−Ｖｄ）である８０ｍＶとを積算したものに等しい。
【０１９５】
つまり、差動動作を行うことにより、２値情報の出力差を大きくとることができ、高いＳ／Ｎ比で記録、再生を行うことができる。そして、本発明によれば、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を近接させて積層することにより、これらの素子Ｃ１、Ｃ２について配線環境を実質的に同一とし、差動動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【０１９６】
さらにまた、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を積層することにより、磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【０１９７】
次に、図４１は、本実施例のメモリセルにおいて多値記録の動作をさせた結果を表すグラフ図である。多値記録動作の場合には、ビット線ＢＬに電流を流しつつ、同図（ａ）に表したように、デジット線ＤＬ１、ＤＬ２に書き込み電流パルスを適宜流すことにより、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して適宜、独立に書き込みを行う。
【０１９８】
図４１（ａ）に例示した書き込みパルスに対応して、磁気抵抗効果素子Ｃ１、Ｃ２を差動動作、すなわちこれらの出力の差をとることにより得られる信号出力は、図４１（ｂ）に表した如くである。
【０１９９】
すなわち、まず、上下の磁気抵抗効果素子Ｃ１、Ｃ２の両方をアンチパラレル状態にした場合、その出力差はＶａ−Ｖｄすなわち１６０ｍＶとなる。これを「０」レベルとする。
【０２００】
また、磁気抵抗効果素子Ｃ２をアンチパラレル、磁気抵抗効果素子Ｃ１をパラレルとした場合には、出力差はＶａ−Ｖｃすなわち８０ｍＶとなる。これを「１」レベルとする。
【０２０１】
さらに、磁気抵抗効果素子Ｃ２をパラレル、磁気抵抗効果素子Ｃ１をアンチパラレルとした場合には、出力差はＶｂ−Ｖｄすなわち−１０ｍＶとなる。これを「２」レベルとする。
【０２０２】
そして、磁気抵抗効果素子Ｃ２及びＣ１をいずれもパラレルとした場合には、出力差はＶｂ−Ｖｃすなわち−９０ｍＶとなる。これを「３」レベルとする。
【０２０３】
つまり、本実施例においては、「０」〜「３」の４値のデータを８０ｍＶ乃至９０ｍＶの間隔で設定することができ、データ間に十分な分解能を与えて、確実且つ容易に４値情報の記録、再生が可能となる。
【０２０４】
そして、本発明によれば、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を近接させて積層することにより、これらの素子Ｃ１、Ｃ２について配線環境を実質的に同一とし、多値記録動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【０２０５】
さらにまた、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を積層することにより、多値記録型磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【０２０６】
（第２の実施例）
次に、本発明の第２の実施例として、図２４に表した「はしご型」構造のメモリアレーを基本として、３×３個の縦に２個のＴＭＲセルを有するメモリセルを２層積層させた磁気メモリを形成した。なお、本実施例においても、図２４（ｂ）に表したように、上側の磁気抵抗効果素子Ｃ１を１重トンネル接合型とし、下側の磁気抵抗効果素子Ｃ２を２重トンネル接合型とした。
【０２０７】
この磁気メモリの構造について、その製造手順に沿って説明すれば、以下の如くである。
【０２０８】
図示しない基板上に、まず、下層のデジット線ＤＬ２として、銅（Ｃｕ）からなる厚み１μｍの配線層をダマシン法により作製した。しかる後に、絶縁層をＣＶＤ法で作製した後、ＣＭＰにより平坦化を行った。その後、下層のビット線ＢＬ１として、Ｃｕ／Ｔａからなる厚み１μｍの配線層をスパッタ法により成膜し、強磁性トンネル接合を有するＴＭＲ素子Ｃ２の積層構造膜をスパッタ法により成膜した。
【０２０９】
ＴＭＲ素子Ｃ２の各層の材質及び層厚は、下側から順に、Ｔａ（２ｎｍ）／Ｒｕ（３ｎｍ）／Ｐｔ−Ｍｎ（１２ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅＮｉ（１．８ｎｍ）／Ｒｕ（１．５ｎｍ）／ＣｏＦｅＮｉ（１．８ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（９ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。
【０２１０】
次に、最上層のＲｕ（ルテニウム）層をハードマスクとして用い、塩素系のエッチングガスを用いたＲＩＥにより下側のＲｕ／Ｔａ／Ｃｕ配線層ＢＬ１まで積層構造膜をエッチングすることにより、ＴＭＲ素子Ｃ２の孤立パターンを作製した。
【０２１１】
その次に、ＲＩＥを用いてＲｕ／Ｔａ／ＣｕからなるＢＬ１配線まで選択的にエッチングすることより、下層のビット線ＢＬ１を形成した。
【０２１２】
その後、絶縁体としてＳｉＯｘを低温テオス法により堆積してＣＭＰにより平坦化した後、ビット線ＢＬ２を成膜、パターニングにより形成した
その後、強磁性１重トンネル接合を有するＴＭＲ素子Ｃ１の積層構造膜をスパッタ法により成膜した。その各層の材質及び層厚は、下側から順に、Ｔａ（１０ｎｍ）／ＣｏＦｅＮｉ（２ｎｍ）／Ｒｕ（１．５ｎｍ）／ＣｏＦｅＮｉ（２ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（２．２ｎｍ）／ＩｒＭｎ（８ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。
【０２１３】
ＴＭＲ素子Ｃ２と同様の方法でＴＭＲ素子Ｃ１を形成し、平坦化を行った後、ビット線ＢＬ３を成膜、パターニングを行った。
【０２１４】
この後のプロセスは、第１実施例に関して前述したものと概略同様であるのでその説明は省略する。
【０２１５】
その後、磁場を印加可能な熱処理炉に導入し、ＴＭＲ素子Ｃ１、Ｃ２の磁気記録層５２に一軸異方性を、磁気固着層５６に一軸異方性をそれぞれ導入した。この際に、メモリを差動動作型とする場合は、デジットＤＬの長手方向と同じ方向に一軸異方性を付与し、メモリを多値記録型とする場合はビット線ＢＬの長手と同じ方向に一軸異方性を付与した。
【０２１６】
このようにして製作した本発明の磁気メモリにおいて、信号出力を測定し、差動動作、多値化の効果を調べる実験を行った。
【０２１７】
図４２は、本実施例において得られた磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表である。すなわち、ＴＭＲ素子Ｃ１及びＣ２について、アンチパラレルの状態における出力電圧ＶAPと、パラレルの状態における出力電圧ＶPとを表した。この結果からも分かるように、２重接合を有するＴＭＲ素子Ｃ２のほうがアンチパラレル状態とパラレル状態との出力差が大きくなる。
【０２１８】
図４３は、本実施例のメモリセルにおいて差動動作型の動作をさせた結果を表すグラフ図である。デジット線ＤＬ１、ＤＬ２に所定の電流を流しつつ、同図（ａ）に表したようにビット線ＢＬに対してパルス状の書き込み電流パルスを流す。こうすることにより、ＴＭＲ素子Ｃ１及びＣ２の記録層５２に同時に反対方向に書き込みを実施し、２値情報のうちの「１」に対応する情報を記録することができる。
【０２１９】
次に、ビット線ＢＬに対して反対向きの書き込み電流パルスを流すことにより、ＴＭＲ素子Ｃ１及びＣ２の記録層をそれぞれ反対向きに磁化させる書き込みを行う。これにより、２値情報のうちの「０」に対応する情報を記録することができる。
【０２２０】
このようにして得られる「１」と「０」との出力差は、差動動作をさせた場合には、２８０ｍＶに達する。これは、ＴＭＲ素子Ｃ２に単独で書き込みをおこなった場合の出力差（Ｖａ−Ｖｂ）である１８５ｍＶと、ＴＭＲ素子Ｃ１に単独で書き込みを行った場合の出力差（Ｖｃ−Ｖｄ）である９５ｍＶとを積算したものに等しい。
【０２２１】
つまり、本実施例においても、差動動作を行うことにより、２値情報の出力差を大きくとることができ、高いＳ／Ｎ比で記録、再生を行うことができる。そして、本実施例においても、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を近接させて積層することにより、これらの素子Ｃ１、Ｃ２について配線環境を実質的に同一とし、差動動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【０２２２】
さらにまた、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を積層することにより、磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【０２２３】
次に、図４４は、本実施例のメモリセルにおいて多値記録の動作をさせた結果を表すグラフ図である。多値記録動作の場合には、ビット線ＢＬに電流を流しつつ、同図（ａ）に表したように、デジット線ＤＬ１、ＤＬ２に書き込み電流パルスを適宜流すことにより、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して適宜、独立に書き込みを行う。
【０２２４】
図４４（ａ）に例示した書き込みパルスに対応して、磁気抵抗効果素子Ｃ１、Ｃ２を差動動作、すなわちこれらの出力の差をとることにより得られる信号出力は、図４４（ｂ）に表した如くである。
【０２２５】
すなわち、まず、上下の磁気抵抗効果素子Ｃ１、Ｃ２の両方をアンチパラレル状態にした場合、その出力差はＶａ−Ｖｄすなわち１８７．５ｍＶとなる。これを「０」レベルとする。
【０２２６】
また、磁気抵抗効果素子Ｃ２をアンチパラレル、磁気抵抗効果素子Ｃ１をパラレルとした場合には、出力差はＶａ−Ｖｃすなわち９２．５ｍＶとなる。これを「１」レベルとする。
【０２２７】
さらに、磁気抵抗効果素子Ｃ２をパラレル、磁気抵抗効果素子Ｃ１をアンチパラレルとした場合には、出力差はＶｂ−Ｖｄすなわち２．５ｍＶとなる。これを「２」レベルとする。
【０２２８】
そして、磁気抵抗効果素子Ｃ２及びＣ１をいずれもパラレルとした場合には、出力差はＶｂ−Ｖｃすなわち−９２．５ｍＶとなる。これを「３」レベルとする。
【０２２９】
つまり、本実施例においては、「０」〜「３」の４値のデータを９０ｍＶ乃至９５ｍＶの間隔で設定することができ、データ間に十分な分解能を与えて、確実且つ容易に４値情報の記録、再生が可能となる。
【０２３０】
そして、本実施例においても、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を近接させて積層することにより、これらの素子Ｃ１、Ｃ２について配線環境を実質的に同一とし、多値記録動作させた場合の書き込み磁界や読み取り値の「ずれ」などの問題を解消できる。
【０２３１】
さらにまた、共通のビット線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を積層することにより、多値記録型磁気メモリをコンパクト且つ簡略な構成とし、高集積化も容易にすることができる。
【０２３２】
（第３の実施例）
次に、本発明の第３の実施例として、図４及び図５に例示した配線構造を有する磁気メモリの全体構成について説明する。
【０２３３】
図４５は、本実施例の磁気メモリの全体構成を例示する概念図である。すなわち、図４乃至図６に関して前述した通り、本発明においては、作動動作する一対の磁気抵抗効果素子Ｃ１、Ｃ２の上下に設けられたデジット線ＤＬ１、ＤＬ２の端を短絡することにより、ひとつの電源で書き込みパルスを与えることができる。
【０２３４】
このような配線構造を有する磁気メモリは、図４５に例示した如く、メモリアレイ１１０の両端、すなわちビット線の配線方向の両端には、ビット線ＢＬに電流を供給するためのドライバーと、ビット線ＢＬから電流を吸い込むためのシンカーとを有する。
【０２３５】
本発明においては、ビット線ＢＬに対して、正負両方向の電流を流すので、メモリアレイ１１０の両端にドライバー２１０、２３０がそれぞれ設けられている。また、同様にシンカー２２０、２４０がメモリアレイ１１０の両端に設けられている。
【０２３６】
ドライバー２１０からビット線ＢＬに供給された電流はシンカー２４０により吸い込まれる。また、ドライバー２３０からビット線ＢＬに供給された電流は、シンカー２２０により吸い込まれる。
【０２３７】
一方、デジット線ＤＬ１、ＤＬ２の配線方向についてみると、メモリアレイ１１０の一端にのみ、ドライバー３１０及びシンカー３２０が設けられている。これは、図４乃至図６に関して前述した如く、上下のデジット線ＤＬ１、ＤＬ２の多端を短絡して、ひとつの配線経路を構成しているからである。従って、ドライ３１０からデジット線ＤＬ１、ＤＬ２のいずれか一方に供給された電流は、メモリアレイ１１０の多端に設けられた短絡部を介して、デジット線ＤＬ１、ＤＬ２のいずれか他方に流入して折り返し、シンカー３２０に吸い込まれる。
【０２３８】
本実施例によれば、上下２対のデジット線ＤＬ１、ＤＬ２に対して、ひとつのドライバー３１０及びシンカー３２０で電流を流すことができる。その結果として、ドライバーやシンカーを増設する必要がなく、メモリアレイの占有率すなわち、Array efficiency を高くすることができる。
【０２３９】
（第４の実施例）
次に、本発明の第４の実施例として、図８乃至図１１に例示した配線構造を有する磁気メモリの全体構成について説明する。
【０２４０】
図４６は、本実施例の磁気メモリの全体構成を例示する概念図である。すなわち、図８乃至図１１に関して前述した通り、本発明においては、多値記録のために作動動作する一対の磁気抵抗効果素子Ｃ１、Ｃ２の上下に設けられたデジット線ＤＬ１、ＤＬ２の一端にスイッチング素子Ｔｒ１を設けて適宜短絡することにより、ひとつの電源で書き込みパルスを与えることが可能となる。
【０２４１】
このような配線構造を有する磁気メモリの場合も、図４６（ａ）に例示した如く、メモリアレイ１１０の両端、すなわちビット線の配線方向の両端には、ビット線ＢＬに電流を供給するためのドライバーと、ビット線ＢＬから電流を吸い込むためのシンカーとを有する。
【０２４２】
これは、図４５に関して前述した如く、ビット線ＢＬに対して、正負両方向の電流を流すからであり、メモリアレイ１１０の両端にドライバー２１０、２３０がそれぞれ設けられている。また、同様にシンカー２２０、２４０がメモリアレイ１１０の両端に設けられている。
【０２４３】
一方、デジット線ＤＬ１、ＤＬ２の配線方向についてみると、メモリアレイ１１０の両端に、スイッチング部４００、４１０を介してドライバー３１０、３３０及びシンカー３２０、３４０が設けられている。これは、図８乃至図１１に関して前述した如く、記録モードに応じて、デジット線に流す電流の方向を変える必要があるからである。
【０２４４】
すなわち、図８及び図９に関して前述したように、デジット線の他端に設けられたスイッチング素子Ｔｒ１をオンにして短絡させ、ドライバー３１０からデジット線ＤＬ１、ＤＬ２のいずれか一方に電流を流し、デジット線のいずれか他方からシンカー３２０に電流を吸い込む必要がある。スイッチング部４００を動作させることにより、電流を流す方向に応じて、ドライバー３１０とシンカー３２０をそれぞれデジット線ＤＬ１、ＤＬ２のいずれか一方に切り替えて接続する。
【０２４５】
また、図１０及び図１１に関して前述したように、スイッチング素子Ｔｒ１をオフして上下のデジット線を遮断し、これらデジット線に同方向の書き込み電流を流す場合もある。この際に、電流を供給する側のスイッチング部４１０、４２０を順次切り替えることにより、ドライバー３１０、３３０のいずれかから上下のデジット線ＤＬ１、ＤＬ２に順次、書き込み電流パルスを供給することができる。この電流は、デジット線ＤＬ１、ＤＬ２の他端にスイッチング部を介して接続されたシンカーにより吸い取られる。
【０２４６】
本実施例によれば、上下２対のデジット線ＤＬ１、ＤＬ２に対して、２組のドライバー及びシンカーで電流を流すことができる。その結果として、ドライバーやシンカーを増設する必要がなく、メモリアレイの占有率すなわち、Array efficiency を高く維持することができる。
【０２４７】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気抵抗効果素子を構成する強磁性体層、絶縁膜、反強磁性体層、非磁性金属層、電極などの具体的な材料や、膜厚、形状、寸法などに関しては、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
【０２４８】
同様に、本発明の磁気メモリを構成するビット線、デジット線、ワード線、被覆層、選択トランジスタ、ダイオードをはじめとする各要素の構造、材質、形状、寸法についても、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
【０２４９】
その他、本発明の実施の形態として上述した磁気メモリを基にして、当業者が適宜設計変更して実施しうるすべての磁気メモリも同様に本発明の範囲に属する。
【図面の簡単な説明】
【０２５０】
【図１】本発明の磁気メモリの単位セルの積層構造を単純化して表した模式断面図である。
【図２】一対の磁気抵抗効果素子Ｃ１、Ｃ２を、ビット線ＢＬの長手方向に沿って、「ずらして」設けた具体例を表す模式図である。
【図３】差動動作アーキテクチャを用いた場合のデータの書きこみを説明するための概念図である。
【図４】磁気抵抗効果素子Ｃ１、Ｃ２の上下にそれぞれ接続されているデジット線ＤＬ１、ＤＬ２の端部を短絡して共通化した配線構造を表す模式図である。
【図５】磁気抵抗効果素子Ｃ１、Ｃ２の上下にそれぞれ接続されているデジット線ＤＬ１、ＤＬ２の端部を短絡して共通化した配線構造を表す模式図である。
【図６】ビット線ＢＬとデジット線ＤＬ１に挟まれた磁気抵抗効果素子Ｃ１の磁気記録層の磁化Ｍの反転方向を模式的に表す平面図である。
【図７】本発明の多値記録メモリセルを表す模式図である。
【図８】多値情報が記録可能な縦型差動ＭＲＡＭにおいて、ビット線ＢＬに略直行して設けられた２つのデジット線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図９】多値情報が記録可能な縦型差動ＭＲＡＭにおいて、ビット線ＢＬに略直行して設けられた２つのデジット線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図１０】多値情報が記録可能な縦型差動ＭＲＡＭにおいて、ビット線ＢＬに略直行して設けられた２つのデジット線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図１１】多値情報が記録可能な縦型差動ＭＲＡＭにおいて、ビット線ＢＬに略直行して設けられた２つのデジット線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッチング素子を介して短絡可能とした配線構造を表す模式図である。
【図１２】強磁性一重トンネル接合を有する磁気抵抗効果素子の断面構造を表す模式図である。
【図１３】強磁性一重トンネル接合を有する磁気抵抗効果素子の断面構造を表す模式図である。
【図１４】強磁性２重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。
【図１５】強磁性２重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。
【図１６】強磁性２重トンネル接合を有する磁気抵抗効果素子の断面構造を例示する模式図である。
【図１７】磁気抵抗効果素子の磁気記録層の平面形状と、それに対応する磁化の方向を例示した模式図である。
【図１８】ＣＭＯＳを用いた場合の本特許のアーキテクチャ構造を示す。
【図１９】本発明において用いることができるアーキテクチャの第２の具体例を表す模式図である。
【図２０】図１９のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【図２１】図１９のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図２２】メモリアレーを積層化できるアーキテクチャの第３の具体例を表す模式図である。
【図２３】図２２のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【図２４】図２２のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図２５】メモリアレーを積層化できるアーキテクチャの第４の具体例を表す模式図である。
【図２６】図２５のアーキテクチャを用いて構成した差動動作型のメモリセルを表す断面模式図である。
【図２７】図２５のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図２８】本発明において用いることができるアーキテクチャの第５の具体例を表す模式図である。
【図２９】図２８のアーキテクチャを用いて磁気抵抗効果素子Ｃ１、Ｃ２として強磁性１重トンネル接合素子により構成した差動動作型のメモリセルを表す断面模式図である。
【図３０】図２８のアーキテクチャを用いて磁気抵抗効果素子Ｃ１、Ｃ２として強磁性２重トンネル接合素子により構成した差動動作型のメモリセルを表す断面模式図である。
【図３１】図２８のアーキテクチャを用いて磁気抵抗効果素子Ｃ１、Ｃ２として、強磁性１重トンネル接合を有し、且つ記録層を強磁性層ＦＭと非磁性層ＮＭと強磁性層ＦＭの３層構造とした差動動作型のメモリセルを表す断面模式図である。
【図３２】図２８のアーキテクチャを用いて構成した多値記録型のメモリセルを表す断面模式図である。
【図３３】被覆層ＳＭを設けたメモリセルを例示する模式図である。
【図３４】被覆層ＳＭを設けたメモリセルを例示する模式図である。
【図３５】被覆層ＳＭを設けたメモリセルを例示する模式図である。
【図３６】図２９に例示した差動動作型アーキテクチャのメモリセルを積層した磁気メモリの断面構造を例示する模式図である。
【図３７】図２４に例示した多値記録型アーキテクチャのメモリセルを積層して磁気メモリの断面構造を例示する模式図である。
【図３８】読み出し用配線Ｍ１及びＭ２の配線環境を均一にすることができるメモリ断面構造を表す模式図である。
【図３９】本発明の第１の実施例において得られた磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表である。
【図４０】差動動作型の動作をさせた結果を表すグラフ図である。
【図４１】多値記録型の動作をさせた結果を表すグラフ図である。
【図４２】本発明の第２の実施例において得られた磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表である。
【図４３】差動動作型の動作をさせた結果を表すグラフ図である。
【図４４】多値記録型の動作をさせた結果を表すグラフ図である。
【図４５】本発明の第３実施例の磁気メモリの全体構成を例示する概念図である。
【図４６】本発明の第４実施例の磁気メモリの全体構成を例示する概念図である。
【符号の説明】
【０２５１】
５２ 強磁性層（記録層）
５４ トンネルバリア層
５６ 強磁性層（固着層）
５８ 反強磁性層
ＡＦ 反強磁性層
ＢＦ 下地層
ＢＬ ビット線
ＢＬ、ＢＬ１〜ＢＬ３ ビット線
ＢＬｗ 書き込み用ビット線
Ｃ、Ｃ１、Ｃ２ 磁気抵抗効果素子
ＣＭＯＳ 選択トランジスタ
Ｄ ダイオード
ＤＬ、ＤＬ１、ＤＬ２ デジット線
ＦＭ、ＦＭ１、ＦＭ２ 強磁性層
Ｉ 電流
Ｍ１，Ｍ２ 読み出し用配線
ＭＢ メモリブロック
ＭＸ１、ＭＸ２ 接続配線
ＮＭ 非磁性層
ＰＢ 保護層
ＳＡ アンプ
ＳＬ 積層膜
ＳＭ 被覆層
ＳＴ 選択トランジスタ
ＳＴＢ 選択トランジスタ
ＴＢ トンネルバリア層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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