(57)【要約】【課題】微細化に際しても、耐圧劣化を招くことなく信頼性の高い縦型ゲート構造の半導体装置を提供する。【解決手段】半導体基板表面に、トレンチＴが配列形成され、前記トレンチ内壁に形成されたゲート酸化膜８を介して前記トレンチＴ内にゲート電極９を形成するとともに、前記半導体基板表面にソース領域４、前記半導体基板裏面にドレイン領域２を形成したＭＯＳＦＥＴからなるセルを備え、前記トレンチの終端部が幅広となるように幅広部ＴＷを形成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面に、トレンチが配列形成され、前記トレンチ内壁に形成されたゲート酸化膜を介して前記トレンチ内にゲート電極を形成するとともに、前記半導体基板表面にソース領域、前記半導体基板裏面にドレイン領域を形成したＭＯＳＦＥＴからなるセルを備え、
前記トレンチの終端部が幅広となるように幅広部を形成した半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記トレンチは所定の間隔を隔ててストライプ状をなす複数のトレンチで構成された半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記トレンチは格子状をなす複数のトレンチで構成された半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記幅広部が、八角形状をなす半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記幅広部が、四角形状をなす半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記幅広部が、前記トレンチの伸長方向に対して、交互となるように、千鳥状に配置された半導体装置。
【請求項７】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記幅広部が、隣接するトレンチの幅広部と一体的に形成された半導体装置。
【請求項８】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記幅広部が、帯状となるように一体的に形成された半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置であって、
半導体基板表面の一部に形成され、前記ゲート電極にゲート配線を介して接続された外部接続端子としてのゲートパッドと、
前記ゲートパッドから所定の間隔を隔てて形成され、前記ソース領域に接続されたソースパッドと、
前記半導体基板の裏面に形成され前記ドレイン領域に接続されたドレインパッドとを備えた半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記ゲート配線は、前記ゲートパッドから、前記半導体基板の周縁に沿って配設されている半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記トレンチの終端は前記ゲート配線下に位置するように形成された半導体装置。
【請求項１２】
請求項１に記載の半導体装置であって、
第１導電型を有するドレイン領域と、前記ドレイン領域の上層に設けられ、チャネルを構成する第２導電型のボディ領域と、前記ボディ領域を貫通して形成されたトレンチと、前記トレンチ内壁に形成されたゲート酸化膜を介して前記トレンチに充填されたゲート電極と、このゲート電極及び前記ゲート電極上部を覆うように充填された絶縁膜と、前記ゲート電極上のトレンチ側壁に形成された第１導電型のソース領域とを有する半導体装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の半導体装置を製造する方法であって、
半導体基板表面に、トレンチの終端部が幅広となるように幅広部を形成したマスクパターンを用いて、反応性イオンエッチングによってトレンチを形成する工程と、
前記トレンチ内壁を熱酸化して、ゲート酸化膜を形成する工程と、
前記ゲート酸化膜の形成されたトレンチ内に導電性膜を充填しゲート電極を形成する工程とを含む半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法であって、
前記幅広部は、反応性イオンエッチングで用いられるエッチングガスの溜まりを生じない程度に幅広となっている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法にかかり、特にトレンチ内にゲート電極を形成した縦型ＭＯＳＦＥＴ(電界効果トランジスタ)を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、エレクトロニクス機器における低消費電力化、高機能化及び高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的にエレクトロニクス機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
【０００３】
図１５に、一例のＭＯＳＦＥＴの平面図を示すように、半導体チップ１０１内に多数のトレンチＴを配設し、このトレンチＴ内にＭＯＳＦＥＴを配設したものがある。この構造では、半導体チップ１０１の表面の一部にゲートパッドが形成され、トレンチＴに多結晶シリコンを充填して形成されるゲート電極１０９は、半導体チップ１０１の周縁に沿って形成されるゲート配線１０６ｇによって、このゲートパッドに接続される。
【０００４】
このようなＭＯＳＦＥＴでは、トレンチ内壁にゲート酸化膜として酸化シリコンを形成する際、トレンチ（ライン）終端部Ｔｅで発生する応力に起因する耐圧劣化が問題となっており、この問題を回避すべく、図１６に示すように、隣接するトレンチＴの終端部Ｔｅを延長し、同一幅の結合部１１０を形成することにより、ここで一体的に結合させるようにし、トレンチに不連続な部分をもたないようにした構造が提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開平１０−２５６５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このように不連続な部分をもたないように形成した構造も、トランジスタの微細化が進むに伴い、耐圧劣化が顕在化してきている。
【０００７】
そこで本発明者らは、種々の実験を行った結果、トレンチ幅の狭小化にともない、トレンチ終端部に、微細なサブトレンチＳＴが形成されており、この部分が耐圧劣化の原因となっていることを究明した。
【０００８】
通常、トレンチＴは、図１４に示すように、シリコン基板表面に形成されたマスクパターンをマスクとして反応性イオンエッチングにより基板表面をエッチングすることによって形成される。このためトレンチ幅の微細化に伴い、エッチングガスが、トレンチ内で、パターンの終端部に集中し、ガスの行き場を失ってしまうことになり、下方に溜まり、エッチャントの供給が局所的に過剰となることによって、本来のトレンチＴの底部から局所的に下方に微細なトレンチ（以下これをサブトレンチＳＴと呼称する）が形成されることがある。またトレンチ開口上縁においてもオーバーハング形状が形成されることがある。
【０００９】
このように、サブトレンチが形成されると、この後にトレンチ内壁に熱酸化による酸化シリコンの形成に際し、酸素がサブトレンチまで供給されにくく、この部分での耐圧劣化が免れ得ないという問題があった。
【００１０】
また、トランジスタの微細化に伴い、前記酸化不良に加えて、チップ周縁部のゲート配線との接続部においてトレンチ内に形成されるゲート電極１０９上層の層間絶縁膜１１１が、トレンチに及ぼす応力の影響も無視できなくなる。これは、トレンチエッチングにおいてトレンチ終端部で特に顕著となる。
【００１１】
本発明は、前記問題に鑑みてなされたもので、微細化に際しても、耐圧劣化を招くことなく信頼性の高い縦型ゲート構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明の半導体装置は、半導体基板表面に、トレンチが配列形成され、前記トレンチ内壁に形成されたゲート酸化膜を介して前記トレンチ内にゲート電極を形成するとともに、前記半導体基板表面にソース領域、前記半導体基板裏面にドレイン領域を形成したＭＯＳＦＥＴからなるセルを備え、前記トレンチの終端部が幅広となるように幅広部を形成している。
かかる構成により、トレンチの終端部が幅広部を構成しているため、トレンチ形成のためのエッチング工程において、エッチングが進行するにつれて、エッチングガスが底部に集中することに起因するサブトレンチの形成を回避することができる。従って、熱酸化工程において、サブトレンチ内への酸素の供給不足を回避することができ、耐圧劣化を防ぐことができる。また層間絶縁膜による応力の問題も回避可能である。
【００１３】
また本発明は、上記半導体装置において、前記トレンチはストライプ状をなすように形成されたものを含む。
ストライプ状のトレンチを用いた場合、終端部へのエッチングガスの集中を招きやすいが、かかる構成によれば、トレンチ終端部で幅広部を構成しているため、サブトレンチの生成もなく、信頼性の高い半導体装置を提供することが可能となる。
【００１４】
また本発明は、上記半導体装置において、前記トレンチは格子状をなすように形成されたものを含む。
かかる構成により、よりチャネルの合計幅が大きくなり、オン抵抗の低減をはかることができる。
【００１５】
また本発明は、上記半導体装置において、前記幅広部が、八角形状をなすものを含む。
かかる構成により、終端部がすべて鈍角となり、エッチングガスの集中を確実に防ぐことができる。
【００１６】
また本発明は、上記半導体装置において、前記幅広部が、四角形状をなすものを含む。
かかる構成により、形状加工が容易であり、パターン設計も容易である。
【００１７】
また本発明は、上記半導体装置において、前記幅広部が、前記トレンチの伸長方向に対して、交互となるように、千鳥状に配置されたものを含む。
かかる構成により、占有面積の増大を招くことなく形成可能である。
【００１８】
また本発明は、上記半導体装置において、前記幅広部が、隣接するトレンチの幅広部と一体的に形成されたものを含む。
かかる構成により、幅広部を構成した分が、隣接するトレンチとのトレンチ間領域に相当するため、トレンチ間隔を変更することなく形成することができるため、占有面積の増大を招くことなく形成可能である。
【００１９】
また本発明は、上記半導体装置において、前記幅広部が、帯状となるように一体的に形成されたものを含む。
かかる構成により、幅広部を帯状に形成することにより、エッチングガスの集中は大幅に低減され、信頼性の向上をはかることができる。なおこの帯状の部分の幅はトレンチ幅よりも十分に大きく形成するのが望ましい。
【００２０】
また本発明は、上記半導体装置において、半導体基板表面の一部に形成され、前記ゲート電極にゲート配線を介して接続された外部接続端子としてのゲートパッドと、前記ゲートパッドから所定の間隔を隔てて形成されたソースパッドと、前記半導体基板の裏面に形成されたドレインパッドとを備えたものを含む。
【００２１】
また本発明は、上記半導体装置において、前記ゲート配線は、前記ゲートパッドから、前記半導体基板の周縁に沿って配設されているものを含む。
【００２２】
また本発明は、上記半導体装置において、前記トレンチの終端は前記ゲート配線下に位置するように形成されたものを含む。
かかる構成により、ゲート配線との接続が容易となる。
【００２３】
すなわち本発明の半導体装置は、請求項１に記載の半導体装置であって、第１導電型を有するドレイン領域と、前記ドレイン領域の上層に設けられ、チャネルを構成する第２導電型のボディ領域と、前記ボディ領域を貫通して形成されたトレンチと、前記トレンチ内壁に形成されたゲート酸化膜を介して前記トレンチに充填されたゲート電極と、このゲート電極及び前記ゲート電極上部を覆うように充填された絶縁膜と、前記ゲート電極上のトレンチ側壁に形成された第１導電型のソース領域とを有することを特徴とする。
かかる構成によれば、ゲート引き出し部において層間絶縁膜がトレンチゲート電極に及ぼす応力を緩和することができる。
【００２４】
また本発明の半導体装置の製造方法は、半導体基板表面に、トレンチの終端部が幅広となるように幅広部を形成したマスクパターンを用いて、反応性イオンエッチングによってトレンチを形成する工程と、前記トレンチ内壁を熱酸化して、ゲート酸化膜を形成する工程と、前記ゲート酸化膜の形成されたトレンチ内に導電性膜を充填しゲート電極を形成する工程とを含むものを含む。
かかる構成により、トレンチ終端部に幅広部を有することからエッチングガスの局所的な滞留により、サブトレンチを生成することもなく、高耐圧で信頼性の高い半導体装置を形成することが可能となる。
【００２５】
また本発明は、上記半導体装置の製造方法において、前記幅広部は、反応性イオンエッチングで用いられるエッチングガスの溜まりを生じない程度に幅広とするのが望ましい。
【発明の効果】
【００２６】
以上詳述したように、本発明はトレンチの終端部が幅広部を構成しているために、ゲート引き出し部においてトレンチゲート電極の上層に堆積した層間絶縁膜がトレンチ内に形成されるゲート電極に及ぼす応力を緩和することができる。またトレンチ終端部においてトレンチ底部に発生するサブトレンチを抑えることができ、耐圧劣化を防止することが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態１に係る縦型ゲート構造のＭＯＳＦＥＴで構成される半導体装置について、図面を参照しつつ詳細に説明する。図１は、本発明の半導体装置のゲート電極の終端部（ゲート電極とゲート引き出し部の平面図）である。図２（ａ）および（ｂ）に図１のＡ−Ａ’断面、Ｂ−Ｂ’断面を示す。
図３はこの半導体チップの構造図を示したものである。図４は、この半導体装置のチップ外観を示す上視図、図５はこの半導体装置で用いられる各ＭＯＳＦＥＴの等価回路図を示す図である。
【００２８】
この半導体装置は、図５の等価回路に示すようなＭＯＳＦＥＴがゲート電極の充填されたトレンチ終端部で、ゲート配線を介して多数個並列接続して形成されたもので、図１に示すように、トレンチ端Ｔｅが八角形をなし、幅広部ＴＷを構成すると共に、この幅広部ＴＷが交互に長短をなし、千鳥状に配列されたことを特徴とする。
【００２９】
図１にチップのトレンチ配置を示すように、ゲート電極はトレンチＴに充填された多結晶シリコン膜からなり、チップ周辺を囲むように配置されたアルミニウム薄膜からなるゲート配線６ｇを介してゲートパットＧＰに接続されている。ここでトレンチ端の一部においてゲート電極９は基板表面に引き上げられてゲート配線６ｇに接続される。またチップの最表面にはこのゲート配線６ｇを介してゲート電極９に接続されたゲートパッドＧＰ（図４）が形成される。ここでゲート配線６ｇおよびソース電極６Ｓは同一工程で形成されるアルミニウム薄膜で構成されるが、この上層に形成されるパッシベーション膜（図示せず）を介して、図４に示すように、金薄膜からなるゲートパッドＧＰ，ソースパッドＳＰにそれぞれ接続される。
【００３０】
ソース領域４はトレンチＴに沿って形成されており、ドレイン領域は基板表面全体に形成されたエピタキシャル層２で構成されている。半導体基板１はドレインコンタクトであり、裏面全体がドレインパッドＤＰとなる。
【００３１】
ゲートパット５から周辺に伸びるゲート配線６ｇ出口付近のトレンチＴは、終端部で幅広部を構成しているため、サブトレンチの生成はない。
【００３２】
次に本発明の半導体装置の製造方法について図６乃至図１０を参照しつつ説明する。各図において左側は図２（ａ）と同様に図１のＡ−Ａ’断面を示し、右側は図２（ｂ）と同様に図１のＢ−Ｂ’断面を示すものとする。
ここでドレイン接続用端子はこの半導体基板１の裏面側に形成される。
【００３３】
まず、第１導電型のシリコン基板１としてｐ＋型シリコンウェハを用意し、この表面にドレイン領域２となる第１導電型のエピタキシャル成長層としてｐ型シリコン層を形成する。そして、図６（ａ）に示すようにこの上層に反対極性である第２導電型（ｎ型）の不純物をイオン注入してｎウェルを形成し、チャネルを形成するためのボディ領域３を形成した後、熱酸化で５０〜５００ｎｍの酸化シリコン膜１４を形成する。
【００３４】
このように素子形成領域の形成された半導体基板１の表面に、レジストを塗布しこのレジストをパターニングして、レジストパターンＲ１を形成する。
【００３５】
次に、図６（ｂ）に示すように、フォトリソグラフィによって形成したレジストパターンＲ１をマスクとして用いて酸化シリコン膜１４をパターニングする。
【００３６】
そしてレジストパターンをアッシング除去した後、図６（ｃ）に示すように、このパターニングされた酸化シリコン膜１４をマスクとして、ドライエッチングにて第２導電型のボディ領域３を貫通してドレイン領域２に到達するように深さ０．８〜３．０μｍのトレンチＴを形成する。
【００３７】
続いて図７（ａ）に示すように、トレンチＴの内壁のダメージを緩和させるために、熱酸化を行い２０〜１００ｎｍの酸化シリコン膜１７を成長させる。
そして図７（ｂ）に示すように、一旦形成した酸化シリコン膜１７をウエットエッチで除去する。これは、エッチングによりダメージを受けた表面を酸化し、酸化シリコン膜とした後エッチング除去することにより、清浄な表面を得るようにするものである。この後、図７（ｃ）に示すように、再度熱酸化を行い、８〜１００ｎｍのゲート酸化膜８をトレンチＴの内壁に成長させる。
【００３８】
続いて図８（ａ）に示すように、ゲート電極９の材料となる２００〜８００ｎｍの多結晶シリコン（ポリシリコン）膜を堆積する。
【００３９】
この後、図８（ｂ）に示すように、フォトリソグラフィにより、レジストパターンＲ２を形成し、これをマスクとして多結晶シリコン膜をパターニングする。このとき、多結晶シリコン膜９の最上面が酸化シリコン膜４表面よりも２０〜８０ｎｍ程度下側に後退するようにオーバーエッチングしてゲート電極９を形成する。このとき、ゲート引き出し部及びセル周辺の配線部は、レジストパターンＲ２で覆うことにより多結晶シリコン膜がエッチングされないようにする。このようにしてゲート電極を形成した後、図８（ｃ）に示すように、４００〜８００ｎｍの酸化シリコン膜１１をＣＶＤ法により成膜する。
【００４０】
この後、図９（ａ）に示されるように、平坦化エッチバックを行い、酸化シリコン膜１１をエッチングして後退させて、ゲート電極が形成されているトレンチＴ内を酸化シリコン膜１１で充填する。この平坦化エッチバックに先立ち、フォトリソグラフィによりこのときゲート引き出し部及びセル周辺の配線部は、レジストパターンＲ３で覆い酸化シリコン膜１１を残すことで層間絶縁膜として用いている。
【００４１】
続いて図９（ｂ）に示すように、層間絶縁膜１１をマスクとして第１導電型の不純物をイオン注入してソース領域４を形成する。この後、図９（ｃ）に示すように、全面ドライエッチングでゲート電極上に充填された酸化シリコン膜１１を表面から１００〜３００ｎｍ後退するようにエッチングしてゲート電極部分のトレンチＴ部分が凹形状となるようにすると同時に、ソース領域４の上端部のシリコン基板表面のエッジに丸みを形成する。
【００４２】
最後に図１０に示すように、配線材料となるバリアメタル５として窒化チタン膜を形成するとともにアルミニウム薄膜６を堆積し、パターニングし、さらにパッシベーション膜を介してこのアルミニウム薄膜６からなるゲート配線、ソース配線にそれぞれコンタクトするゲートパッドＧＰ，ＳＰを形成して半導体装置を形成する。
【００４３】
これらの工程において、酸化シリコン膜１７及びゲート酸化膜８を形成する熱酸化工程においては、酸化起因応力が発生する。また、酸化シリコン膜１１を堆積させる工程においては、堆積膜の応力が発生する。これらの応力は、層間絶縁膜が存在し、かつトレンチが不連続もしくは途切れているゲート引き出し部で特に大きくなる。しかし、ゲート引き出し部のトレンチレイアウトを図１に示すように幅広部をもつようないわゆるハンマーヘッド形状とすることによって、ゲート引き出し部におけるサブトレンチの発生を抑える事ができ、熱酸化時の酸化起因応力を抑える事ができる。そしてその結果として、シリコン内部の転位、欠陥の発生を抑える事が出来る。また、トレンチゲート電極の上層に堆積した層間絶縁膜がトレンチゲート電極に及ぼす応力を緩和することができる。
【００４４】
なお、本実施の形態では、トレンチの終端部を太くした八角形（ハンマーヘッド形）状としたが、以下に示すように変形可能である。
【００４５】
（実施の形態２）
前記実施の形態では、幅広部を八角形状としたが、本実施の形態では図１１に平面図を示すように、単にトレンチ終端部Ｔｅの幅を広くし、四角形の幅広部ＴＷで構成してもよい。本実施の形態ではトレンチ終端部の形状のみ変更したもので、他は実施の形態１と同様である。
【００４６】
（実施の形態３）
本実施の形態では、図１２に平面図を示すように、幅広部を帯状に構成し、幅広帯状部Ｔｅｗを構成してもよく、他は実施の形態１と同様に形成すればよい。
【００４７】
（実施の形態４）
前記実施の形態では、トレンチをストライプ状に配列したが、図１３に平面図を示すように、トレンチＴを格子状に配列したものにも適用可能である。
【産業上の利用可能性】
【００４８】
本発明の半導体装置は、小信号及び電力等の用途に使用される高耐圧なトレンチＭＩＳゲート構造を有するＭＩＳＦＥＴ，ＩＧＢＴなどの半導体装置として利用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１の半導体装置の要部平面図
【図２】同半導体装置の要部断面図
【図３】実施の形態１に係る半導体装置の断面図
【図４】実施の形態１に係る半導体装置の表面を示す図
【図５】実施の形態１に係る半導体装置の等価回路を示す図
【図６】実施の形態１に係る半導体装置の製造方法の各工程を示す断面図
【図７】実施の形態１に係る半導体装置の製造方法の各工程を示す断面図
【図８】実施の形態１に係る半導体装置の製造方法の各工程を示す断面図
【図９】実施の形態１に係る半導体装置の製造方法の各工程を示す断面図
【図１０】実施の形態１に係る半導体装置の製造方法の各工程を示す断面図
【図１１】本発明の実施の形態２の半導体装置の要部平面図
【図１２】本発明の実施の形態３の半導体装置の要部平面図
【図１３】本発明の実施の形態４の半導体装置の平面図
【図１４】従来例の半導体装置の問題点を示す説明図
【図１５】従来例の半導体装置を示す図
【図１６】従来例の半導体装置を示す図
【符号の説明】
【００５０】
１  第１導電型のシリコン基板
２  ドレイン領域（第１導電型のエピタキシャル成長層）
３  チャネル領域（第２導電型のボディ層）
４  ソース領域
５  バリアメタル
６  アルミニウム薄膜
Ｔ  トレンチ
８  ゲート酸化膜
９  多結晶シリコン膜（ゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2007048769.tif 000013
【図１２】
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【図１３】
2007048769.tif 000015
【図１４】
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【図１５】
2007048769.tif 000017
【図１６】
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