(57)【要約】【課題】ＭＩＳＦＥＴの微細化を推進することのできる絶縁膜形成技術を提供する。【解決手段】ＭＩＳＦＥＴ（Ｑｓ、Ｑｎ、Ｑｐ）のゲート電極９上に形成する平坦化絶縁膜として、ＨＳＱ−ＳＯＧ膜を約８００℃の高温で熱処理したＳＯＧ膜１６を使用する。また、上層の配線（５４、５５、５６、６２、６３）間の層間絶縁膜として、上記のような高温の熱処理を施さないＨＳＱ−ＳＯＧ膜５７を使用する。【選択図】図３７
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【特許請求の範囲】
【請求項１】
シリコン、酸素および水素からなるポリマーを原料とするＳＯＧ膜を重ね塗りして厚膜化するＳＯＧ膜の形成方法において、
シリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりＳＯＧ膜を形成する工程、
酸素を含む雰囲気中で、前記ＳＯＧ膜の表面に波長が２００ｎｍ以下の紫外線を照射し、膜表面を改質する工程、
改質したＳＯＧ膜表面にシリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりＳＯＧ膜を形成する工程
を含むことを特徴とするＳＯＧ膜の形成方法。
【請求項２】
前記紫外線の照射時間が３０秒以上である請求項１に記載のＳＯＧ膜の形成方法。
【請求項３】
前記シリコン、酸素および水素からなるポリマーが、水素シルセスキオキサンである請求項１又は２に記載のＳＯＧ膜の形成方法。
【請求項４】
前記ＳＯＧ膜は前記ポリマーのＳｉ−Ｈ結合の２０〜３０％が酸化されてＳｉ−ＯＨ結合となった膜である請求項１乃至３のいずれかに記載のＳＯＧ膜の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細なＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成するための絶縁膜構造およびその形成プロセスに適用して有効な技術に関する。
【背景技術】
【０００２】
従来、ＭＩＳＦＥＴのゲート電極上に形成される絶縁膜を平坦化するには、ゲート電極上に堆積したＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜を約８５０〜９００℃の高温でリフローする方法が用いられてきた。しかし、ＭＩＳＦＥＴの微細化が進み、これに伴って隣接するゲート電極間のスペースが狭くなってくると、ゲート電極上の平坦化絶縁膜にＢＰＳＧ膜を使用することが困難になる。
【０００３】
微細化されたＭＩＳＦＥＴのソース、ドレインにコンタクトホールを通じて配線を接続するプロセスでは、ゲート電極の上面と側面とに窒化シリコン膜を形成し、この窒化シリコン膜とその上部に堆積した酸化シリコン系の絶縁膜とのエッチング速度差を利用することによって、ゲート電極との合わせ余裕を必要とせずにコンタクトホールを形成するセルフアライン・コンタクト(Self Align Contact;ＳＡＣ)技術が使われる（特許文献１：特開平９−２５２０９８号公報）。
【０００４】
しかし、微細なＭＩＳＦＥＴのゲート電極の上面と側面とに窒化シリコン膜を形成すると、隣接するゲート電極間のスペースが極めて狭くなるために、このスペースにＢＰＳＧ膜を埋め込んだ時にボイド（空隙）が発生してしまう。また、０．２５μｍ以下の微細なデザインルールで製造されるデバイスの場合、ＭＩＳＦＥＴを形成した後に８００℃を越える高温の熱処理を伴うＢＰＳＧ膜を使用すると、ＭＩＳＦＥＴの特性が劣化してしまう。
【０００５】
有機溶媒に溶かしたシリコン化合物の薬液を基板上にスピン塗布し、約４００〜４５０℃の熱処理（ベーク処理）を行って溶媒を気化させることにより得られるスピンオングラス(Spin On Glass; ＳＯＧ)膜は、高アスペクト比のゲート電極間スペースを良好に埋め込むことのできる優れたギャップフィル性を備え、かつコストも安価であることから、プロセス処理温度の低温化が要求される０．２５μｍ以降のＭＩＳデバイスにおいて、ゲート電極上に形成する平坦化絶縁膜としての利用が期待されている。
【０００６】
また、水素シルセスキオキサンを原料とするＳＯＧ膜は、ＣＶＤ法によって形成された酸化シリコン膜に比べて誘電率が低いことから、多層メタル配線間の層間絶縁膜に適用した場合には、配線遅延の低減効果も期待できる。
【０００７】
しかしその反面、ＳＯＧ膜は、（ｉ）ＣＶＤ−酸化シリコン膜に比べて耐湿性が乏しいため、メタル配線の腐食を引き起こす原因となる。（ｉｉ）膜が軟らかく、化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ)の適用が困難なため、配線が密な領域と疎な領域とを含むグローバルな領域の平坦化を図ろうとすると、ＳＯＧ膜の上部に酸化シリコン膜を堆積してからＣＭＰを行わなければならない、といった欠点があり、その改質技術が種々提案されている。
【０００８】
特許文献２（特開平９−３３０９８２号公報）は、ＳＯＧ膜の吸湿性を改善する方法として、ＳＯＧ膜を４００〜７５０℃の温度でベークし、必要に応じて酸素プラズマ処理（またはアルゴンイオン注入）を行った後、その上部に吸湿防止層（ＣＶＤ−酸化膜など）を形成し、その後さらに５５０〜７５０℃の熱処理を行う技術を開示している。
【０００９】
特許文献３（特開平８−７８５２８号公報）は、ＳＯＧ膜からの脱ガス（水分を含んだガス）によるＡｌ配線の腐食を防止するために、Ａｌ配線の上部の絶縁膜（ＣＶＤ−酸化膜／ＳＯＧ膜／ＣＶＤ−酸化膜）にスルーホールを形成し、次いで３００〜３５０℃の熱処理を施して脱ガスを放出させた後、スルーホールの側壁に酸化シリコン膜からなるサイドウォールスペーサを形成する技術を開示している。
【００１０】
特許文献４（特開平９−２８３５１５号公報）は、ＳＯＧを窒素などの不活性ガス雰囲気中で熱処理してセラミック状の酸化シリコン膜にした時にその表面に微小な突起が発生するのを防ぐために、水素シルセスキオキサン（ＨＳＱ）の溶液を基板上にスピン塗布した後、不活性ガス雰囲気中、４００℃未満の第１の熱処理を行ってプレセラミック状の膜とした後、酸化性ガス雰囲気（酸素＋窒素）中、４００℃未満の第２の熱処理を行ってセラミック状の酸化シリコン膜を得る技術を開示している。
【００１１】
特許文献５（特開平８−１２５０２１号公報）は、７０〜２２０℃の予備熱処理によって半硬化させたＳＯＧ膜をオゾン／紫外線処理することによってその表層部を改質し、次に酸素または窒素雰囲気中で４００〜５００℃の前熱処理と７００〜１０００℃の後熱処理とを行ってＳＯＧ膜を完全硬化させる技術を開示している。
【００１２】
特許文献６（特開平１０−１０７０２６号公報）は、水素シルセスキオキサン（ＨＳＱ）を原料とするＳＯＧ膜を常温〜５００℃の条件で電子ビームキュアすることによって、クラック耐性の向上および密度の増加を図る技術を開示している。
【００１３】
【特許文献１】特開平９−２５２０９８号公報
【特許文献２】特開平９−３３０９８２号公報
【特許文献３】特開平８−７８５２８号公報
【特許文献４】特開平９−２８３５１５号公報
【特許文献５】特開平８−１２５０２１号公報
【特許文献６】特開平１０−１０７０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明者は、ＭＩＳＦＥＴのゲート電極上に形成する平坦化絶縁膜として、ポリシラザン系ＳＯＧ膜および水素シルセスキオキサン系ＳＯＧ膜の適用を検討した。
【００１５】
ポリシラザンは、シリコン（Ｓｉ）原子に窒素（Ｎ）原子と水素（Ｈ）原子とが結合した分子構造を有しているのが特徴である。このポリシラザンを原料とするＳＯＧ膜を形成するには、ポリシラザンを溶媒に溶かした薬液を基板上にスピン塗布した後、ベーク処理を行って溶媒を気化させる。次に、このＳＯＧ膜に高温のスチーム酸化処理を施すと、化学式（１）に示すように、Ｓｉに結合した水素とＮＨ基とが反応して水素ガスおよびアンモニアガスが離脱し、Ｓｉ−Ｏ−Ｓｉ結合によって構成される緻密で耐湿性の高いＳＯＧ膜が得られる。
【００１６】
【化１】
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【００１７】
ところが、このようにして得られたＳＯＧ膜は、ポリシラザンに由来する微量の残留窒素を含んでいるために、ゲート電極の上部に窒化シリコン膜を介してこのＳＯＧ膜を形成し、窒化シリコン膜とのエッチング速度差を利用してコンタクトホールを形成しようとすると、窒化シリコン膜とのエッチング選択比が十分に確保できないために、コンタクトホールの径が微細になると開孔が不能になってしまうことが本発明者の検討によって明らかになった。
【００１８】
一方、水素シルセスキオキサンは、シリコン（Ｓｉ）原子に酸素（Ｏ）原子と水素（Ｈ）原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。この水素シルセスキオキサンを原料とするＳＯＧ膜を形成するには、水素シルセスキオキサンを溶媒に溶かした薬液を基板上にスピン塗布した後、約４００℃の熱処理を行って溶媒を気化させる。これにより、化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜が得られる。
【００１９】
【化２】
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【００２０】
ところが、水素シルセスキオキサン系ＳＯＧ膜は、分子中にＳｉ−Ｈ結合が存在するために、膜を形成した以降のプロセスで４００℃を大きく越える高温の熱処理が行われると水素起因の脱ガスが発生するという問題がある。
【００２１】
例えば、水素シルセスキオキサン系ＳＯＧ膜にスルーホールを形成し、その内部に導体層を埋め込む際、導体層の形成温度が４００℃を超えると、スルーホール内に水素などのガスが発生する。そのために導体層の埋め込みが不十分となり、抵抗が増大するという問題が生じる。また、発生した水素ガスによってエッチング条件が変動するために、高アスペクト比のスルーホールを形成することが困難になるという問題が生じる。
【００２２】
本発明の目的は、ＭＩＳＦＥＴの微細化を推進することのできる絶縁膜形成技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
（１）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に第１絶縁膜を介在して第１層配線が形成され、前記第１層配線の上部に第２絶縁膜を介在して第２層配線が形成され、前記第１絶縁膜および前記第２絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（２）本発明の半導体集積回路装置は、前記請求項１において、前記ポリマーは、水素シルセスキオキサンである。
（３）本発明の半導体集積回路装置は、前記請求項１において、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（４）本発明の半導体集積回路装置は、前記請求項１において、前記第１絶縁膜の表面は、研磨によって平坦化されている。
（５）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に第１絶縁膜が形成され、前記第１絶縁膜の上部に第１電極と第２電極とそれらの間に介在する誘電体膜とからなる容量素子が形成され、前記容量素子の上部に第２絶縁膜が形成され、前記第１絶縁膜および前記第２絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（６）本発明の半導体集積回路装置は、前記請求項５において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（７）本発明の半導体集積回路装置は、前記請求項５において、前記容量素子の上部に第１メタル配線および第２メタル配線が形成され、前記第２絶縁膜は、前記第１メタル配線と前記第２メタル配線との間に介在する。
（８）本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記半導体領域と電気的に接続された第１導体膜が形成され、前記第１絶縁膜の上部に第２絶縁膜を介在して第２導体膜が形成され、前記第１絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
（９）本発明の半導体集積回路装置は、前記請求項８において、前記シリコン、酸素および水素からなるポリマーは、水素シルセスキオキサンであり、前記シリコン、窒素および水素からなるポリマーは、シラザンである。
（１０）本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記半導体領域と電気的に接続された第１導体膜が形成され、前記第１絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
（１１）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１導体膜が形成され、前記第１絶縁膜の上部に前記第１導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第２絶縁膜を介在して第１メタル配線が形成され、前記第１絶縁膜および前記第２絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（１２）本発明の半導体集積回路装置は、前記請求項１１において、前記第１絶縁膜の表面は、研磨によって平坦化されている。
（１３）本発明の半導体集積回路装置は、前記請求項１１において、前記容量素子の容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
（１４）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１導体膜が形成され、前記第１絶縁膜の上部に前記第１導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第２絶縁膜を介在して第１メタル配線が形成され、前記第１絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（１５）本発明の半導体集積回路装置は、半導体基板の主面上に形成されたＭＩＳＦＥＴの上部に第１絶縁膜を介在してビット線が形成され、前記ビット線の上部に第２絶縁膜を介在して容量素子が形成され、前記容量素子の上部に第３絶縁膜を介在して第１メタル配線が形成され、前記ビット線は、前記第１絶縁膜に形成された第１接続孔を通じて前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続され、前記容量素子は、前記第２絶縁膜に形成された第２接続孔および前記第１絶縁膜に形成された第３接続孔を通じて前記ソース、ドレインの他方に電気的に接続され、前記第１絶縁膜、第２絶縁膜および前記第３絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第３絶縁膜の比誘電率は、前記第１絶縁膜および前記第２絶縁膜の比誘電率よりも小さい。
（１６）本発明の半導体集積回路装置は、前記請求項１５において、前記第１メタル配線の上部に第４絶縁膜を介在して第２メタル配線が形成され、前記第４絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第１絶縁膜および前記第２絶縁膜の比誘電率よりも小さい。
（１７）本発明の半導体集積回路装置は、前記請求項１５において、前記第１絶縁膜は、前記ＭＩＳＦＥＴのゲート電極の上面と側面とを覆う窒化シリコン膜と、前記窒化シリコン膜の上部に形成された前記絶縁膜とによって構成され、前記絶縁膜の表面は、研磨によって平坦化されている。
（１８）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に窒化シリコン膜を形成した後、前記窒化シリコン膜の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施して溶媒を気化させることにより、絶縁膜を形成する工程、（ｃ）前記窒化シリコン膜に対する前記絶縁膜のエッチング速度が大きい条件で前記絶縁膜をエッチングした後、前記窒化シリコン膜をエッチングすることによって、前記絶縁膜および前記窒化シリコン膜に接続孔を形成する工程。
（１９）本発明の半導体集積回路装置の製造方法は、前記請求項１８において、前記ポリマーは、水素シルセスキオキサンである。
（２０）本発明の半導体集積回路装置の製造方法は、前記請求項１８において、前記液状物質に前記第１熱処理を施した後、前記絶縁膜をエッチングする工程に先立ち、前記第１熱処理の温度よりも高い温度で前記絶縁膜に第２熱処理を施す。
（２１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の表面に半導体領域を形成した後、前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施して溶媒を気化させることにより、絶縁膜形成する工程、（ｃ）酸素を含む雰囲気中で前記絶縁膜に第２熱処理を施した後、前記絶縁膜をドライエッチングして接続孔を形成する工程、（ｄ）前記接続孔の内部に、前記半導体領域と電気的に接続された導体層を形成する工程。
（２２）本発明の半導体集積回路装置の製造方法は、前記請求項２１において、前記第２熱処理の温度は、前記第１熱処理の温度よりも高い。
（２３）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第１熱処理を施して溶媒を気化させることにより、第１絶縁膜を形成する工程、（ｂ）酸素を含む雰囲気中で前記第１絶縁膜に第２熱処理を施した後、前記第１絶縁膜の表面を化学的および機械的に研磨する工程、（ｃ）前記第１絶縁膜の上部に導体膜を形成した後、前記導体膜をエッチングすることによって、導体片を形成する工程、（ｄ）前記導体片の上部に第２絶縁膜を形成する工程。
（２４）本発明の半導体集積回路装置の製造方法は、前記請求項２３において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜膜の比誘電率よりも小さい。
（２５）本発明の半導体集積回路装置の製造方法は、前記請求項２３において、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（２６）本発明の半導体集積回路装置の製造方法は、前記請求項２３において、前記第２絶縁膜は、前記導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第１熱処理を施して溶媒を気化させることにより形成される。
（２７）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に複数の第１導体片を形成した後、前記第１導体片間のスペースおよび前記第１導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施して溶媒を気化させることにより、絶縁膜を形成した後、酸素を含む雰囲気中で前記絶縁膜に第２熱処理を施す工程、（ｃ）前記絶縁膜の上部に第１電極、容量絶縁膜および第２電極からなる容量素子を形成する工程。
（２８）本発明の半導体集積回路装置の製造方法は、前記請求項２７において、前記第２熱処理の温度は、前記第１熱処理の温度よりも高い。
（２９）本発明の半導体集積回路装置の製造方法は、前記請求項２７において、前記第２熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
（３０）本発明の半導体集積回路装置の製造方法は、前記請求項２７において、前記容量素子の前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
（３１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に複数の第１導体片を形成した後、前記第１導体片間のスペースおよび前記第１導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする第１液状物質を塗布する工程、（ｂ）前記第１液状物質に第１熱処理を施して溶媒を気化させることにより、第１絶縁膜を形成した後、酸素を含む雰囲気中で前記第１絶縁膜に第２熱処理を施す工程、（ｃ）前記第１絶縁膜の上部に第１電極、容量絶縁膜および第２電極からなる容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第２液状物質を塗布する工程、（ｄ）前記第２液状物質に第３の熱処理を施して溶媒を気化させることにより、第２絶縁膜を形成する工程。
（３２）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記ポリマーは、水素シルセスキオキサンである。
（３３）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第２熱処理の温度は、前記第１熱処理の温度および前記第３熱処理の温度よりも高い。
（３４）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第２熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
（３５）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（３６）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第１絶縁膜の上部に前記容量素子を形成する工程は、前記第１絶縁膜の上部にＣＶＤ法で第３絶縁膜を形成する工程と、前記第３絶縁膜に溝を形成する工程と、前記溝の内部に前記容量素子を形成する工程とを含む。
（３７）本発明の半導体集積回路装置の製造方法は、半導体基板の主面にＭＩＳＦＥＴを形成した後、前記ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程と、前記第１絶縁膜の上部に第１電極、容量絶縁膜および第２電極からなる容量素子を形成した後、前記容量素子の上部に第２絶縁膜を形成する工程とを含み、前記第１絶縁膜および前記第２絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（３８）本発明の半導体集積回路装置の製造方法は、前記請求項３７において、前記第１絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
（３９）本発明の半導体集積回路装置の製造方法は、前記請求項３７において、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（４０）本発明の半導体集積回路装置の製造方法は、前記請求項３７において、前記第２絶縁膜の上部に第１メタル配線が形成され、第１メタル配線の上部に第３絶縁膜を介在して第２メタル配線が形成され、前記第３絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（４１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面にＭＩＳＦＥＴを形成した後、前記ＭＩＳＦＥＴの上部にシリコン、酸素および水素からなるポリマーを主成分とする第１液状物質を塗布する工程、（ｂ）前記第１液状物質に第１熱処理を施すことによって第１絶縁膜を形成した後、酸素を含む雰囲気中、前記第１絶縁膜に前記第１熱処理よりも高温の第２熱処理を施す工程、（ｃ）前記第１絶縁膜の上部にＡｌを主成分とするメタル配線を形成した後、前記メタル配線の上部にシリコン、酸素および水素からなるポリマーを主成分とする第２液状物質を塗布する工程、（ｄ）前記第２液状物質に前記第２熱処理よりも低温の第３熱処理を施すことによって第２絶縁膜を形成する工程。
（４２）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（４３）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、前記第３熱処理の温度は、前記メタル配線が劣化する温度よりも低い。
（４４）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、前記（ｂ）工程の後、前記第１絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
（４５）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、（ｅ）前記（ｄ）工程の後、酸素を含む雰囲気中、前記第２絶縁膜の表面に紫外線を照射する工程、（ｆ）前記紫外線が照射された前記第２絶縁膜の表面にシリコン、酸素および水素からなるポリマーを主成分とする第３液状物質を塗布する工程、（ｇ）前記第３液状物質に第４熱処理を施すことによって、前記第２絶縁膜を厚膜化する工程、をさらに含む。
（４６）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面にＭＩＳＦＥＴを形成した後、前記ＭＩＳＦＥＴの上部にシリコン、酸素および水素からなるポリマーを主成分とする第１液状物質を塗布する工程、（ｂ）前記第１液状物質に第１熱処理を施すことによって第１絶縁膜を形成した後、酸素を含む雰囲気中、前記第１絶縁膜に前記第１熱処理よりも高温の第２熱処理を施す工程、（ｃ）前記第１絶縁膜の上部に容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第２液状物質を塗布する工程、（ｄ）前記第２液状物質に前記第２熱処理よりも低温の第３熱処理を施すことによって第２絶縁膜を形成する工程。
（４７）本発明の半導体集積回路装置の製造方法は、前記請求項４６において、前記第３熱処理の温度は、前記容量素子の容量絶縁膜が劣化する温度よりも低い。
（４８）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面の素子分離領域に溝を形成した後、前記溝の内部を含む前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施すことによって絶縁膜を形成した後、酸素を含む雰囲気中、前記絶縁膜に前記第１熱処理よりも高温の第２熱処理を施す工程、（ｃ）前記第２熱処理が施された前記絶縁膜を化学的および機械的に研磨し、前記絶縁膜を前記溝の内部に残すことによって、前記半導体基板の主面に素子分離溝を形成する工程。
（４９）本発明の半導体集積回路装置の製造方法は、前記請求項４８において、前記ポリマーは、水素シルセスキオキサンである。
【００２６】
上記した手段によれば、ＭＩＳＦＥＴの上部に窒素を含まないポリマーを原料とする絶縁膜を形成することにより、窒化シリコン膜に対するドライエッチング速度比が大きい絶縁膜が得られるので、セルフアライン・コンタクトの形成が容易になる。
【００２７】
上記した手段によれば、塗布膜を高温熱処理することにより、緻密な絶縁膜が得られるので、塗布膜にＣＭＰ法を適用することが可能となる。
【００２８】
上記した手段によれば、メタル配線間の層間絶縁膜に低誘電率の絶縁膜を使用することにより、配線間の寄生容量の低減を図ることができる。
【００２９】
上記した手段によれば、ＣＶＤ法で形成する絶縁膜よりも安価な塗布膜を絶縁膜材料として使用することにより、半導体集積回路装置の製造コストを低減することができる。
【００３０】
上記した手段によれば、塗布膜を高温熱処理することにより、実質的に水素を含まない絶縁膜が得られるので、塗布膜からの脱ガスの発生を防止することができる。
【発明の効果】
【００３１】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００３２】
（１）本発明によれば、窒素を含まない緻密なＳＯＧ膜を形成できるので、セルフアライン・コンタクトの形成が容易になり、半導体集積回路装置の微細化を推進することができる。
【００３３】
（２）本発明によれば、ＳＯＧ膜にＣＭＰ法を適用することが可能になるので、絶縁膜形成工程を短縮することができる。
【００３４】
（３）本発明によれば、多層メタル配線間の層間絶縁膜に低誘電率のＳＯＧ膜を使用することにより、配線遅延の低減を図ることができる。
【００３５】
（４）本発明によれば、絶縁膜材料に安価なＳＯＧ膜を使用することにより、半導体集積回路装置の製造コストを低減することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３７】
本発明の実施の形態１であるＤＲＡＭ（Dynamic Random Access Memory）の製造方法を図１〜図３７を用いて工程順に説明する。なお、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセルアレイ）を示し、右側部分は周辺回路領域を示している。
【００３８】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離溝２を形成する。
【００３９】
上記素子分離２を形成するには、まず素子分離領域の基板１をエッチングして深さ３５０ｎｍ程度の溝を形成した後、基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜６を形成する。この酸化シリコン膜６は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれるＳＯＧ膜７と基板１との界面に生じるストレスを緩和するために形成する。
【００４０】
次に、上記溝の内部を含む基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布した後、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理（第１熱処理）を行って溶媒を気化させる。これにより、前記化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜が得られる。
【００４１】
上記ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に比べて微細なスペースのギャップフィル性に優れているため、溝のアスペクト比が大きい場合であっても、そのスペースを良好に埋め込むことができる。
【００４２】
次に、本実施の形態では、上記ＳＯＧ膜に対して酸素を含む雰囲気中、８００℃以上の高温熱処理（第２熱処理）を施す。ここで酸素を含む雰囲気とは、分子状の酸素（Ｏ2）が存在する雰囲気だけでなく、例えばＮＯやＮＯ2などの酸化性ガスが存在する雰囲気であってもよい。これにより、前記化学式（２）に示した反応がさらに進行し、Ｓｉと結合したＯＨ基同士が反応して水（Ｈ2Ｏ）が離脱する結果、下記の化学式（３）に示すような分子構造を備えたＳＯＧ膜７が得られる。
【００４３】
【化３】
2007036267.tif 000005
【００４４】
このようにして得られたＳＯＧ膜７は、微量の残留水素を除けば分子中に水素（Ｈ）が含まれておらず、実質的にＳｉ−Ｏ−Ｓｉ結合のみによって構成されているために、膜が緻密で耐湿性が高いという特性を備えている。
【００４５】
次に、溝の上部のＳＯＧ膜７を化学的および機械的に研磨してその表面を平坦化することにより、素子分離溝２が完成する。
【００４６】
次に、図２に示すように、基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、メモリセルアレイの基板１にｐ型ウエル３およびｎ型ウエル５を形成し、周辺回路領域の基板１にｐ型ウエル３およびｎ型ウエル４を形成する。
【００４７】
次に、フッ酸系の洗浄液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６ｎｍ程度の清浄なゲート酸化膜８を形成する。このゲート酸化膜８は、その一部に窒化シリコンを含んだ酸窒化シリコン膜で構成してもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート酸化膜８のホットキャリア耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板１をＮＯやＮＯ2などの含窒素ガス雰囲気中で熱酸化する。
【００４８】
次に、図３に示すように、ゲート酸化膜８の上部にリン（Ｐ）をドープした膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積し、続いてその上部にスパッタリング法で膜厚５ｎｍ程度のＷＮ膜９ｂと膜厚５０ｎｍ程度のＷ膜９ｃとを堆積し、さらにその上部にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜１０ａを堆積する。
【００４９】
次に、上記Ｗ膜９ｃの応力緩和とＷＮ膜９ｂのデンシファイ（緻密化）とを目的として、窒素などの不活性ガス雰囲気中で約８００℃の熱処理を行う。Ｗ膜９ｃの上部の酸化シリコン膜１０ａは、この熱処理時におけるＷ膜９ｃの表面保護と、次の工程で酸化シリコン膜１０ａの上部に堆積する窒化シリコン膜（１０ｂ）と下層のＷ膜９ｃとの界面の応力緩和を目的として形成する。
【００５０】
次に、図４に示すように、酸化シリコン膜１０ａの上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜１０ｂを堆積した後、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０ｂをドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１０ｂを残す。
【００５１】
次に、フォトレジスト膜を除去した後、図５に示すように、窒化シリコン膜１０ｂをマスクにして酸化シリコン膜１０ａ、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、メモリセルアレイおよび周辺回路領域に多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９を形成し、これらのゲート電極９の上部に酸化シリコン膜１０ａおよび窒化シリコン膜１０ｂからなるキャップ絶縁膜１０を形成する。なお、メモリセルアレイに形成されたゲート電極９は、ワード線ＷＬとして機能する。
【００５２】
次に、図６に示すように、ゲート電極９の両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ-型半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ-型半導体領域１２を形成する。
【００５３】
次に、図７に示すように、基板１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積した後、メモリセルアレイの基板１の上部をフォトレジスト膜（図示せず）で覆い、周辺回路領域の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路領域のゲート電極９の側壁にサイドウォールスペーサ１３ａを形成する。
【００５４】
次に、周辺回路領域のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１５（ソース、ドレイン）を形成する。ここまでの工程で、周辺回路領域にＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００５５】
次に、図８に示すように、ゲート電極９の上部にＳＯＧ膜１６を形成する。ＳＯＧ膜１６を形成するには、まず基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布する。前記化学式（２）に示すように、水素シルセスキオキサンは、シリコン（Ｓｉ）原子に酸素（Ｏ）原子と水素（Ｈ）原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。その分子量（ｎ）は、通常数百〜一万、代表的には２０００程度であり、比誘電率は２．７〜２．９程度である。
【００５６】
次に、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理（第１熱処理）を行って溶媒を気化させる。これにより、前記化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜が得られる。このＳＯＧ膜の比誘電率は、３．２〜３．４程度である。
【００５７】
上記ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜やＢＰＳＧ膜に比べて微細な配線間のギャップフィル性に優れているため、ゲート電極９（ワード線ＷＬ）同士のスペースが極めて狭い場合であっても、そのスペースを良好に埋め込むことができる。
【００５８】
次に、本実施の形態では、上記ＳＯＧ膜に対して酸素を含む雰囲気中、約８００℃、５〜１０分程度の熱処理（第２熱処理）を施す。これにより、前記化学式（２）に示した反応がさらに進行し、Ｓｉと結合したＯＨ基同士が反応して水（Ｈ2Ｏ）が離脱する結果、前記化学式（３）に示すような分子構造を備えたＳＯＧ膜１６が得られる。このＳＯＧ膜１６の比誘電率は、３．８〜４．０程度である。
【００５９】
このようにして得られたＳＯＧ膜１６は、微量の残留水素を除けば分子中に水素（Ｈ）が含まれておらず、実質的にＳｉ−Ｏ−Ｓｉ結合のみによって構成されているため、膜が緻密で耐湿性が高いという特性を備えている。
【００６０】
上記化学式（３）に示すＳＯＧ膜１６を得るには、約４００℃の熱処理を施したＳＯＧ膜に対し、酸素を含む雰囲気中で少なくとも６００℃以上の高温熱処理を施す必要がある。ここで酸素を含む雰囲気とは、分子状の酸素（Ｏ2）が存在する雰囲気だけでなく、例えばＮＯやＮＯ2などの酸化性ガスが存在する雰囲気であってもよい。
【００６１】
上記の高温熱処理を行う場合、雰囲気中の水蒸気（Ｈ2Ｏ）の濃度は極力低い方が望ましい。また、基板１上にスピン塗布した水素シルセスキオキサンの薬液に対して直接高温の熱処理を施すと、薬液中の溶媒の急激な気化によって膜中に気泡が生じたりするので、まず溶媒を気化させるためのベーク処理を行った後に高温熱処理を行う必要がある。
【００６２】
後述するように、ＤＲＡＭの製造工程では、容量素子の容量絶縁膜を形成する工程で、膜を結晶化したり、膜に酸素を供給したりするための高温熱処理が行われる場合がある。この場合、緻密なＳＯＧ膜１６を得るための高温熱処理は、容量絶縁膜の形成工程で行われる熱処理温度以上の温度で行う必要がある。緻密なＳＯＧ膜１６を得るための熱処理を容量絶縁膜形成工程の熱処理温度より低温で行うと、容量絶縁膜形成工程の熱処理時にＳＯＧ膜１６の内部から残留水素を含んだガスが放出され、ＳＯＧ膜１６の膜質が劣化する恐れがある。ただし、緻密化なＳＯＧ膜１６を得るための熱処理温度が高すぎると、ＭＩＳＦＥＴの半導体領域（ソース、ドレインなど）に導入された不純物が基板１に拡散し、浅いｐｎ接合が得られなくなるために、ＭＩＳＦＥＴの相互コンダクタンス（Ｇｍ）の劣化やしきい値電圧のばらつきといった特性劣化を引き起こす。従って、緻密化なＳＯＧ膜１６を得るための熱処理は、容量絶縁膜形成工程の熱処理温度より僅かに高い温度で行うことが望ましい。
【００６３】
次に、図９に示すように、ＳＯＧ膜１６を化学的および機械的に研磨することによって、その表面を平坦化する。通常、４００℃程度の熱処理によって得られるＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に比べて膜が軟らかいために、ＣＭＰ法の適用は困難であるが、約８００℃の高温熱処理が施されたＳＯＧ膜１６は、ＣＶＤ法で堆積した酸化シリコン膜と同等以上の緻密な膜となるので、ＣＭＰ法を適用することが可能となる。これにより、ゲート電極９の上部を１層のＳＯＧ膜１６だけで平坦化することができるので、工程を短縮することができる。
【００６４】
次に、図１０に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイのＳＯＧ膜１６をドライエッチングした後、図１１に示すように、ＳＯＧ膜１６の下層の窒化シリコン膜１３をドライエッチングすることによって、ｎ-型半導体領域１１の上部にコンタクトホール１８、１９を形成する。
【００６５】
上記ＳＯＧ膜１６のエッチングは、窒化シリコンに比べて酸化シリコン（ＳＯＧ膜１６）のエッチング速度が大きくなるような条件で行い、窒化シリコン膜１３が完全には除去されないようにする。また、窒化シリコン膜１３のエッチングは、シリコン（基板）や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、基板１やＳＯＧ膜７が深く削れないようにする。さらに、窒化シリコン膜１３のエッチングは、窒化シリコン膜１３が異方的にエッチングされるような条件で行い、ゲート電極９（ワード線ＷＬ）の側壁に窒化シリコン膜１３を残すようにする。これにより、微細な径を有するコンタクトホール１８、１９がゲート電極９（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成される。
【００６６】
図１２は、３種類の酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。図中のＨＳＱ−ＳＯＧは、酸素を含む雰囲気中で約８００℃の高温熱処理を施した上記ＳＯＧ膜１６、窒素含有ＳＯＧは、ポリシラザンから得られたＳＯＧ膜、ＰＥ−ＣＶＤは、プラズマＣＶＤ法で堆積した酸化シリコン膜を示している。また、窒化シリコン膜に対するエッチング速度比は、プラズマＣＶＤ法で堆積した酸化シリコン膜（ＰＥ−ＣＶＤ）に直径１μｍのコンタクトホールを形成する場合を１として示している。
【００６７】
図示のように、ポリシラザンから得られたＳＯＧ膜（窒素含有ＳＯＧ）は、分子中に窒素が残存しているために、コンタクトホールの径が微細になると窒化シリコン膜に対するエッチング速度比が急激に低下し、コンタクトホールを開孔することが困難となる。これに対し、本実施の形態のＳＯＧ膜（１６）は、プラズマＣＶＤ法で堆積した酸化シリコン膜（ＰＥ−ＣＶＤ）よりもさらにエッチング速度比が高く、０．２５μｍ以下の微細な径のコンタクトホールも開孔することができた。また、水素シルセスキオキサンから得られたＳＯＧ膜１６は、窒素を含有しないため、窒化シリコン膜に対するドライエッチング速度比が大きい。
【００６８】
次に、図１３に示すように、上記コンタクトホール１８、１９を通じてメモリセルアレイのｐ型ウエル３（ｎ-型半導体領域１１）にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ+型半導体領域１７（ソース、ドレイン）を形成する。ここまでの工程で、メモリセルアレイにｎチャネル型で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００６９】
次に、図１４に示すように、コンタクトホール１８、１９の内部にプラグ２０を形成する。プラグ２０を形成するには、まずフッ酸を含んだ洗浄液を使ってコンタクトホール１８、１９の内部をウェット洗浄した後、コンタクトホール１８、１９の内部を含むＳＯＧ膜１６の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール１８、１９の内部のみに残すことによって形成する。
【００７０】
図１５は、０．５％のフッ酸を含んだ洗浄液を使ってＳＯＧ膜をウェット洗浄した時のエッチング速度と、ＳＯＧ膜を形成する際の熱処理温度との相関を示すグラフである。図示のように、４００℃程度の熱処理（ベーク処理）を行っただけのＳＯＧ膜は、エッチング速度が極めて大きいため、このＳＯＧ膜に形成したコンタクトホールの内部をウェット洗浄するとその径が大きくなり、プラグを形成したときに隣り合ったコンタクトホール内のプラグ同士がリークしたり短絡したりする恐れがある。
【００７１】
これに対し、８００℃程度の高温熱処理で緻密化したＳＯＧ膜は、エッチング速度が小さいためにウェット洗浄によるコンタクトホール径の拡大は僅かで済む。すなわち、水素シルセスキオキサンから得られるＳＯＧ膜に８００℃程度の高温熱処理を施した緻密なＳＯＧ膜１６をゲート電極９の上部に形成することにより、メモリセルサイズを微細化した場合でも、隣り合ったコンタクトホール１８、１９内のプラグ２０同士のリークや短絡を抑制することができる。
【００７２】
次に、図１６に示すように、ＳＯＧ膜１６の上部にＣＶＤ法で膜厚２０ｎｍ程度の酸化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで周辺回路領域の酸化シリコン膜２１およびその下層のＳＯＧ膜１６をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１４）の上部にコンタクトホール２２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１５）の上部にコンタクトホール２３を形成する。また、このとき同時に、周辺回路領域のｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９（およびｎチャネル型ＭＩＳＦＥＴＱｐの図示しない領域のゲート電極９）の上部にコンタクトホール２４を形成し、メモリセルアレイのコンタクトホール１８の上部にスルーホール２５を形成する。
【００７３】
次に、図１７に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１４）の表面、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１５）の表面およびコンタクトホール１８の内部のプラグ２０の表面にそれぞれシリサイド膜２６を形成した後、コンタクトホール２２、２３、２４の内部およびスルーホール２５の内部にプラグ２７を形成する。
【００７４】
上記シリサイド膜２６は、例えばコンタクトホール２２、２３、２４の内部およびスルーホール２５の内部を含む酸化シリコン膜２１の上部にスパッタリング法で膜厚３０ｎｍ程度のＴｉ膜と膜厚２０ｎｍ程度のＴｉＮ膜とを堆積した後、基板１を約６５０℃で熱処理することによって形成する。また、プラグ２７は、例えばコンタクトホール２２、２３、２４の内部およびスルーホール２５の内部を含む上記ＴｉＮ膜の上部にＣＶＤ法で膜厚５０ｎｍ程度のＴｉＮ膜および膜厚３００程度のＷ膜を堆積した後、酸化シリコン膜２１の上部のＷ膜、ＴｉＮ膜およびＴｉ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホール２２、２３、２４の内部およびスルーホール２５の内部のみに残すことによって形成する。
【００７５】
ソース、ドレイン（ｎ+型半導体領域１４、ｐ+型半導体領域１５）とその上部に形成されたプラグ２７との界面にＴｉシリサイドからなる上記シリサイド膜２６を形成することにより、ソース、ドレイン（ｎ+型半導体領域１４、ｐ+型半導体領域１５）とプラグ２７とのコンタクト抵抗を低減することができるので、周辺回路を構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）の動作速度が向上する。
【００７６】
次に、図１８に示すように、メモリセルアレイの酸化シリコン膜２１の上部にビット線ＢＬを形成し、周辺回路領域の酸化シリコン膜２１の上部に第１層目の配線３０〜３３を形成する。ビット線ＢＬおよび第１層目の配線３０〜３３は、例えば酸化シリコン膜２１の上部にスパッタリング法で膜厚１００ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。このとき、ビット線ＢＬおよび配線３０〜３３の下層のＳＯＧ膜１６が平坦化されているので、ビット線ＢＬおよび配線３０〜３３を高い寸法精度でパターニングすることができる。
【００７７】
次に、図１９に示すように、ビット線ＢＬおよび第１層目の配線３０〜３３の上部に膜厚３００ｎｍ程度のＳＯＧ膜３４を形成する。このＳＯＧ膜３４は、前記ＳＯＧ膜１６と同様の方法で形成する。すなわち、ビット線ＢＬおよび第１層目の配線３０〜３３を形成した基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布し、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行い、続いて窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理を行って溶媒を気化させた後、酸素を含む雰囲気中、約８００℃、５〜１０分程度の熱処理を施すことによって、前記化学式（３）に示すような分子構造を備えた緻密なＳＯＧ膜３４を形成する。緻密なＳＯＧ膜３４を得るための高温熱処理は、前述した理由により、後の工程で行われる容量絶縁膜を形成するための熱処理よりも僅かに高い温度で行う。
【００７８】
なお、ビット線ＢＬおよび配線３０〜３３の段差に起因してＳＯＧ膜３４の表面に段差が生じる場合は、ＳＯＧ膜３４を化学的および機械的に研磨することによってその表面を平坦化する。
【００７９】
次に、図２０に示すように、ＳＯＧ膜３４の上部にＣＶＤ法で膜厚２００ｎｍ程度の多結晶シリコン膜３５を堆積した後、フォトレジスト膜をマスクにしてメモリセルアレイの多結晶シリコン膜３５をドライエッチングすることによって、コンタクトホール１９の上方の多結晶シリコン膜３５に溝３６を形成する。
【００８０】
次に、図２１に示すように、上記溝３６の側壁にサイドウォールスペーサ３７を形成した後、このサイドウォールスペーサ３７と多結晶シリコン膜３５とをマスクにしてＳＯＧ膜３４およびその下層の酸化シリコン膜２１をドライエッチングすることによって、コンタクトホール１９の上部にスルーホール３８を形成する。溝３６の側壁のサイドウォールスペーサ３７は、溝３６の内部を含む多結晶シリコン膜３５の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングして溝３６の側壁に残すことによって形成する。
【００８１】
側壁にサイドウォールスペーサ３７が形成された上記溝３６の底部にスルーホール３８を形成することにより、スルーホール３８の径は、その下部のコンタクトホール１９の径よりも小さくなる。これにより、メモリセルサイズを縮小しても、ビット線ＢＬとスルーホール３８との合わせマージンが確保されるので、次の工程でスルーホール３８の内部に埋め込まれるプラグ３９とビット線ＢＬとの短絡を確実に防止することができる。
【００８２】
次に、上記多結晶シリコン膜３５とサイドウォールスペーサ３７とをドライエッチングで除去した後、図２２に示すように、スルーホール３８の内部にプラグ３９を形成する。プラグ３９は、スルーホール３８の内部を含むＳＯＧ膜３４の上部にｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８の内部のみに残すことによって形成する。
【００８３】
次に、図２３に示すように、ＳＯＧ膜３４の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積した後、図２４に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリアレイの酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、スルーホール３８の上部に溝４２を形成する。情報蓄積用容量素子の下部電極は、この溝４２の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、溝４２を形成する酸化シリコン膜４１を厚い膜厚（例えば１.３μｍ程度）で堆積する必要がある。
【００８４】
次に、図２５に示すように、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープした膜厚５０ｎｍ程度のアモルファスシリコン膜４３ａをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のアモルファスシリコン膜４３ａをエッチバックすることにより、溝４２の内壁に沿ってアモルファスシリコン膜４３ａを残す。
【００８５】
次に、図２６に示すように、溝４２の内部に残った上記アモルファスシリコン膜４３ａの表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜４３ａの表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１を熱処理してアモルファスシリコン膜４３ａを多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３が溝４２の内壁に沿って形成される。この多結晶シリコン膜４３は、情報蓄積用容量素子の下部電極として使用される。
【００８６】
次に、図２７に示すように、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で膜厚１５ｎｍ程度の酸化タンタル(Ｔａ2Ｏ5)膜４４を堆積した後、酸素雰囲気中、約８００℃、３分の熱処理を施すことによって、酸化タンタル膜４４を結晶化すると共に、膜に酸素を供給することによって欠陥を修復する。この酸化タンタル膜４４は、情報蓄積用容量素子の容量絶縁膜として使用される。
【００８７】
前述したように、ＳＯＧ膜１６およびＳＯＧ膜３４を緻密化するための高温熱処理は、酸化タンタル膜４４を結晶化するための上記熱処理よりも高い温度で行われる。従って、酸化タンタル膜４４を高温で熱処理してもＳＯＧ膜１６およびＳＯＧ膜３４の膜質が劣化することはない。
【００８８】
次に、図２８に示すように、溝４２の内部を含む酸化タンタル膜４４の上部にＣＶＤ法とスパッタリング法とを併用して膜厚１５０ｎｍ程度のＴｉＮ膜４５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３からなる下部電極で構成される情報蓄積用容量素子Ｃを形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
【００８９】
情報蓄積用容量素子Ｃの容量絶縁膜は、上記酸化タンタル膜４４だけでなく、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ、ＳＢＴまたはＴａ2Ｏ5など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜によって構成してもよい。
【００９０】
次に、情報蓄積用容量素子Ｃの上部に以下のような方法で２層のＡｌ配線を形成する。
【００９１】
まず、図２９に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜５０を堆積する。このとき、周辺回路領域には厚い膜厚の酸化シリコン膜４１が残っているので、基板１の表面から酸化シリコン膜５０の表面までの高さ（標高）は、メモリセルアレイと周辺回路領域とでほぼ同じになる。
【００９２】
次に、図３０に示すように、フォトレジスト膜（図示せず）をマスクにして周辺回路領域の第１層配線３０、３３の上部の酸化シリコン膜５０、４１、窒化シリコン膜４０およびＳＯＧ膜３４をドライエッチングすることによってスルーホール５１、５２を形成した後、スルーホール５１、５２の内部にプラグ５３を形成する。プラグ５３は、例えば酸化シリコン膜５０の上部にスパッタリング法で膜厚１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００ｎｍ程度のＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール５１、５２の内部に残すことにより形成する。
【００９３】
次に、図３１に示すように、酸化シリコン膜５０の上部に第２層目の配線５４〜５６を形成する。配線５４〜５６は、例えば酸化シリコン膜５０の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）合金膜および膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることにより形成する。このとき、配線５４〜５６の下層の酸化シリコン膜５０は、その標高がメモリセルアレイと周辺回路領域とでほぼ同じになっているため、配線５４〜５６を高い寸法精度でパターニングすることができる。
【００９４】
次に、図３２に示すように、第２層目の配線５４〜５６の上部にＳＯＧ膜５７を形成する。ＳＯＧ膜５７を形成するには、基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布した後、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行い、さらに窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理を行って溶媒を気化させる。
【００９５】
このように、本実施の形態では、情報蓄積用容量素子Ｃの下層に形成するＳＯＧ膜（１６、３４）を約８００℃の高温熱処理で緻密化するのに対し、情報蓄積用容量素子Ｃの上層に形成すＳＯＧ膜５７には、高温の熱処理を施さない。
【００９６】
水素シルセスキオキサンを約４００℃で熱処理して形成した上記ＳＯＧ膜５７の比誘電率は３．２〜３．４程度であり、高温熱処理で緻密化したＳＯＧ膜（１６、３４）の比誘電率（３．８〜４．０程度）よりも小さい。すなわち、第２層目の配線５４〜５６と後の工程でその上層に形成される第３層目の配線との層間に形成する絶縁膜として、誘電率が低いＳＯＧ膜５７を使用することにより、配線間容量を低減することができるので、ＤＲＡＭの動作速度が向上する。
【００９７】
なお、第２層目の配線５４〜５６と第３層目の配線との層間に形成する絶縁膜として、低誘電率のＳＯＧ膜５７の下層と上層とにプラズマＣＶＤ法で堆積した酸化シリコン膜を形成して３層構造（酸化シリコン膜／ＳＯＧ膜／酸化シリコン膜）の絶縁膜としてもよい。また、配線間の容量がそれ程問題にならないような場合は、低誘電率のＳＯＧ膜５７に代えて、ポリシラザン系ＳＯＧ膜（比誘電率＝４．０〜５．０程度）を使用してもよい。ただし、いずれの場合もＡｌ膜を主体とする配線５４〜５６や、酸化タンタル膜４４で構成された容量素子の熱劣化を防止するために、ＳＯＧ膜の熱処理は、４００℃を大きく越えない温度で行う必要がある。
【００９８】
第２層目の配線５４〜５６と第３層目の配線との層間に形成する厚い絶縁膜をＳＯＧ膜５７だけで形成する場合、水素シルセスキオキサンの薬液を１回スピン塗布するだけでは層間絶縁膜として要求される膜厚（８００〜１０００ｎｍ）が得られ難い。ところが、水素シルセスキオキサンを原料とするＳＯＧ膜５７の表面は、Ｓｉ−Ｈ結合に富んでいるために、膜の上に薬液を重ね塗りすると、膜の表面が薬液を強く弾いて膜厚が不均一になる。
【００９９】
そこで、水素シルセスキオキサンを原料とするＳＯＧ膜を重ね塗りして厚膜化する場合には、約４００℃の熱処理を行って膜を硬化させた後、酸素を含む雰囲気中で膜の表面に紫外線を照射し、膜の表面を改質してから薬液をスピン塗布するとよい。これにより、１回のスピン塗布では形成が困難な厚いＳＯＧ膜５７を均一な膜厚で形成することができるので、配線５４〜５６のスペースを十分に埋め込んでも表面が平坦なＳＯＧ膜５７を得ることができる。
【０１００】
図３３は、水素シルセスキオキサンを原料とするＳＯＧ膜（ＨＳＱ−ＳＯＧ）の表面に紫外（ＵＶ）線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフ、図３４は、同じく水滴を滴下した際の接触角および直径と、紫外線（波長＝１７２ｎｍ）の照射時間との相関を示すグラフである。
【０１０１】
図３３に示すように、紫外線の波長が約２００ｎｍ以下になると、水滴の接触角が小さくなると共に直径が大きくなる。また、図３４に示すように、照射時間が約３０秒以上になると、水滴の接触角が小さくなると共に直径が大きくなる。これらのことから、ＳＯＧ膜の表面に波長が２００ｎｍ以下の紫外線を３０秒以上照射することによって、薬液の濡れ性が大幅に向上することが判る。
【０１０２】
次に、図３５に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイのＳＯＧ膜５７とその下層の酸化シリコン膜５０とをドライエッチングすることにより、情報蓄積用容量素子Ｃの上部にスルーホール５８を形成する。またこのとき、周辺回路領域のＳＯＧ膜５７をドライエッチングすることにより、配線５６の上部にスルーホール５９を形成する。
【０１０３】
次に、上記スルーホール５８、５９の内部にプラグを形成するが、本実施の形態ではプラグを形成する工程に先立って、図３６に示すように、スルーホール５８、５９の内壁にサイドウォールスペーサ６０を形成する。
【０１０４】
水素シルセスキオキサンを原料とするＳＯＧ膜５７をエッチングしてスルーホール５８、５９を形成すると、Ｓｉ−Ｈ結合に富んだ膜の内部から残留水素を含んだガスがスルーホール５８、５９内に放出されてプラグの抵抗増大を引き起こすことがある。そこで、スルーホール５８、５９の内壁にサイドウォールスペーサ６０を形成し、スルーホール５８、５９内へのガスの放出を阻止することによってプラグの抵抗増大を防止する。
【０１０５】
上記サイドウォールスペーサ６０は、ガスバリア性の高い緻密な膜を使って形成することが望ましく、例えばスルーホール５８、５９の内部を含むＳＯＧ膜５７の上部にプラズマＣＶＤ法で酸化シリコン膜または窒化シリコン膜を堆積した後、この膜を異方的にエッチングしてスルーホール５８、５９の内壁のみに残すことによって形成する。
【０１０６】
次に、図３７に示すように、スルーホール５８、５９の内部にプラグ６１を形成した後、ＳＯＧ膜５７の上部に第３層目の配線６２、６３を形成する。プラグ６１は、スルーホール５８、５９の内部を含むＳＯＧ膜５７の上部にＣＶＤ法でＷ膜（またはＴｉＮ膜とＷ膜）を堆積した後、ＳＯＧ膜５７の上部の膜をエッチバックしてスルーホール５８、５９の内部に残すことによって形成する。また、配線６２、６３は、ＳＯＧ膜５７の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ膜および膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることにより形成する。
【０１０７】
その後、第３層目の配線６２、６３の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
前記実施の形態では、ＤＲＡＭに適用した場合について説明したが、これに限定されるものではなく、０．２５μｍ以下のデザインルールで製造されるＬＳＩの絶縁膜形成方法として広く適用することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】フッ酸を含んだ洗浄液を使ってＳＯＧ膜をウェット洗浄した時のエッチング速度とＳＯＧ膜を形成する際の熱処理温度との相関を示すグラフである。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】水素シルセスキオキサンを原料とするＳＯＧ膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフである。
【図３４】水素シルセスキオキサンを原料とするＳＯＧ膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の照射時間との相関を示すグラフである。
【図３５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
【０１１１】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ｎ型ウエル
６  酸化シリコン膜
７  ＳＯＧ膜
８  ゲート酸化膜
９ａ  多結晶シリコン膜
９ｂ  ＷＮ膜
９ｃ  Ｗ膜
９  ゲート電極
１０ａ  酸化シリコン膜
１０ｂ  窒化シリコン膜
１０  キャップ絶縁膜
１１  ｎ-型半導体領域
１２  ｐ-型半導体領域
１３  窒化シリコン膜
１３ａ  サイドウォールスペーサ
１４  ｎ+型半導体領域（ソース、ドレイン）
１５  ｐ+型半導体領域（ソース、ドレイン）
１６  ＳＯＧ膜
１７  ｎ+型半導体領域（ソース、ドレイン）
１８  コンタクトホール
１９  コンタクトホール
２０  プラグ
２１  酸化シリコン膜
２２、２３、２４  コンタクトホール
２５  スルーホール
２６  シリサイド膜
２７  プラグ
２８  窒化シリコン膜
２９  窒化シリコン膜
３０〜３３  配線
３４  ＳＯＧ膜
３５  多結晶シリコン膜
３６  溝
３７  サイドウォールスペーサ
３８  スルーホール
３９  プラグ
４０  窒化シリコン膜
４１  酸化シリコン膜
４２  溝
４３ａ  アモルファスシリコン膜
４３  多結晶シリコン膜
４４  酸化タンタル膜
４５  ＴｉＮ膜
５０  酸化シリコン膜
５１、５２  スルーホール
５３  プラグ
５４〜５６  配線
５７  ＳＯＧ膜
５８、５９  スルーホール
６０  サイドウォールスペーサ
６１  プラグ
６２、６３  配線
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
2007036267.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007036267.tif 000011
【図７】
2007036267.tif 000012
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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