(57)【要約】【課題】閾値電圧（基準電圧）のバラツキや変動が抑えられたコンパレータ回路を提供する。【解決手段】コンパレータ回路１０は、ＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ２とを含み、両トランジスタＱ１，Ｑ２のゲート同士が接続されて入力端子１２とされ、両トランジスタＱ１，Ｑ２のドレイン同士が接続されて出力端子１３とされるＣＭＯＳインバータ回路１１を備える。ＮＭＯＳトランジスタＱ１のソースと低位電源ＶＳＳとの間に、ダイオード接続されたＰＭＯＳトランジスタＱ４が接続される。ＰＭＯＳトランジスタＱ２のソースと高位電源ＶＤＤとの間に、ダイオード接続されたＮＭＯＳトランジスタＱ３が接続される。【選択図】図１
2007036934.tif 000002
【特許請求の範囲】
【請求項１】
第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタとを含み、前記両トランジスタのゲート同士が接続されて入力端子とされ、前記両トランジスタのドレイン同士が接続されて出力端子とされるＣＭＯＳインバータ回路と、
前記第１のＮＭＯＳトランジスタのソースと低位電源との間に接続され、ダイオード接続された第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのソースと高位電源との間に接続され、ダイオード接続された第２のＮＭＯＳトランジスタと、
を備えることを特徴とするコンパレータ回路。
【請求項２】
請求項１に記載のコンパレータ回路であって、
前記第２のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタとトランジスタサイズが略同一であり、
前記第２のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタとトランジスタサイズが略同一であることを特徴とするコンパレータ回路。
【請求項３】
請求項１または２に記載のコンパレータ回路であって、
前記第１のＮＭＯＳトランジスタのソースと前記低位電源との間または前記第１のＰＭＯＳトランジスタのソースと前記高位電源との間に、前記第２のＰＭＯＳトランジスタまたは前記第２のＮＭＯＳトランジスタと直列に、かつ互いに直列に接続され、各々がダイオード接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとの一以上の対をさらに備えることを特徴とするコンパレータ回路。
【請求項４】
請求項３に記載のコンパレータ回路であって、
前記コンパレータ回路に含まれる前記すべてのＮＭＯＳトランジスタは、互いにトランジスタサイズが略同一であり、
前記コンパレータ回路に含まれる前記すべてのＰＭＯＳトランジスタは、互いにトランジスタサイズが略同一であることを特徴とするコンパレータ回路。
【請求項５】
請求項１〜４のいずれか１項に記載のコンパレータ回路であって、
ソースが前記低位電源に接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続された第３のＮＭＯＳトランジスタと、
ソースが前記高位電源に接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続された第３のＰＭＯＳトランジスタと、
をさらに備えることを特徴とするコンパレータ回路。
【請求項６】
１段目のコンパレータ回路である、請求項１〜４のいずれか１項に記載のコンパレータ回路と、
前記１段目のコンパレータ回路の出力端子に入力端子が接続された、前記１段目のコンパレータ回路と実質的に同一構成の２段目のコンパレータ回路と、
を有することを特徴とするコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に関する。
【背景技術】
【０００２】
図１２は、従来のＣＭＯＳインバータ回路の回路図である。図１２において、ＣＭＯＳインバータ回路は、ＮＭＯＳトランジスタＱ１’とＰＭＯＳトランジスタＱ２’とを含んで構成されている。両トランジスタＱ１’，Ｑ２’のゲートは互いに接続されて入力端子１２’とされ、ドレインは互いに接続されて出力端子１３’とされている。また、ＮＭＯＳトランジスタＱ１’のソースは低位電源ＶＳＳに接続され、ＰＭＯＳトランジスタＱ２’のソースは高位電源ＶＤＤに接続されている。このＣＭＯＳインバータ回路は、図１３に示されるような入出力特性（ＶＩＮ−ＶＯＵＴ特性）を有し、その閾値電圧Ｖｉｎｖを基準電圧としたコンパレータ回路としても作用する。
【０００３】
【非特許文献１】武石喜幸、外９名、「ＭＯＳ集積回路の基礎」、株式会社近代科学社、１９９２年５月３０日、ｐ．１４−１８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記ＣＭＯＳインバータ回路（コンパレータ回路でもある）では、ＮＭＯＳトランジスタＱ１’およびＰＭＯＳトランジスタＱ２’の製造バラツキや温度変化などによるデバイスパラメータ変動の影響を受けて、閾値電圧Ｖｉｎｖのバラツキや変動が発生する。これについて数式を用いて説明すると次の通りである。
【０００５】
すなわち、通常、閾値電圧Ｖｉｎｖ付近ではＮＭＯＳトランジスタＱ１’もＰＭＯＳトランジスタＱ２’も飽和動作をしているので、ドレイン電流はドレイン電圧によらず、ＮＭＯＳトランジスタＱ１’のドレイン電流Ｉｄｓ１は、
Ｉｄｓ１＝（β１／２）・（Ｖｇｓ１−Ｖｔ１）２
で表され、ＰＭＯＳトランジスタＱ２’のドレイン電流Ｉｄｓ２は、
Ｉｄｓ２＝−（β２／２）・（Ｖｇｓ２−Ｖｔ２）２
で表される。ただし、β１、Ｖｇｓ１、Ｖｔ１は、それぞれＮＭＯＳトランジスタＱ１’の、ドレイン電流係数、ゲート−ソース間電圧、閾値電圧であり、β２、Ｖｇｓ２、Ｖｔ２は、それぞれＰＭＯＳトランジスタＱ２’の、ドレイン電流係数、ゲート−ソース間電圧、閾値電圧である。
【０００６】
そこで、閾値電圧Ｖｉｎｖは、両トランジスタＱ１’，Ｑ２’に流れる電流が等しいという条件から次のように求まる。
β１／２・（Ｖｉｎｖ−Ｖｔ１）２＝β２／２・（Ｖｉｎｖ−ＶＤＤ−Ｖｔ２）２
【０００７】
【数１】
2007036934.tif 000003
このＶｉｎｖを表す式は、トランジスタＱ１’，Ｑ２’のデバイスパラメータβ１，β２，Ｖｔ１，Ｖｔ２を含んでいる。このため、従来のＣＭＯＳインバータ回路では、トランジスタＱ１’，Ｑ２’のデバイスパラメータのバラツキや変動により、閾値電圧Ｖｉｎｖのバラツキや変動が生じる。
【０００８】
そこで、本発明は、閾値電圧のバラツキや変動が抑えられたコンパレータ回路を提供する。
【課題を解決するための手段】
【０００９】
本発明に係るコンパレータ回路は、第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタとを含み、前記両トランジスタのゲート同士が接続されて入力端子とされ、前記両トランジスタのドレイン同士が接続されて出力端子とされるＣＭＯＳインバータ回路と、前記第１のＮＭＯＳトランジスタのソースと低位電源との間に接続され、ダイオード接続された第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのソースと高位電源との間に接続され、ダイオード接続された第２のＮＭＯＳトランジスタと、を備えることを特徴とする。
【００１０】
本発明の好適な態様では、前記第２のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタとトランジスタサイズが略同一であり、前記第２のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタとトランジスタサイズが略同一である。
【００１１】
また、本発明の一実施態様では、前記第１のＮＭＯＳトランジスタのソースと前記低位電源との間または前記第１のＰＭＯＳトランジスタのソースと前記高位電源との間に、前記第２のＰＭＯＳトランジスタまたは前記第２のＮＭＯＳトランジスタと直列に、かつ互いに直列に接続され、各々がダイオード接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとの一以上の対をさらに備える。
【００１２】
上記構成において、好ましくは、前記コンパレータ回路に含まれる前記すべてのＮＭＯＳトランジスタは、互いにトランジスタサイズが略同一であり、前記コンパレータ回路に含まれる前記すべてのＰＭＯＳトランジスタは、互いにトランジスタサイズが略同一である。
【００１３】
上記いずれかの構成の一実施態様では、ソースが前記低位電源に接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続された第３のＮＭＯＳトランジスタと、ソースが前記高位電源に接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続された第３のＰＭＯＳトランジスタと、をさらに備える。
【００１４】
また、本発明に係るコンパレータ回路は、１段目のコンパレータ回路である上記いずれかのコンパレータ回路と、前記１段目のコンパレータ回路の出力端子に入力端子が接続された、前記１段目のコンパレータ回路と実質的に同一構成の２段目のコンパレータ回路と、を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、閾値電圧のバラツキや変動が抑えられたコンパレータ回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に従って説明する。
【００１７】
［第１の実施の形態］
図１は、第１の実施の形態に係るコンパレータ回路１０の回路図である。図１において、コンパレータ回路１０は、ＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ２とを含んで構成されるＣＭＯＳインバータ回路１１を備えている。このＣＭＯＳインバータ回路１１では、両トランジスタＱ１，Ｑ２のゲートが接続されて入力端子１２とされ、両トランジスタＱ１，Ｑ２のドレインが接続されて出力端子１３とされている。また、ＮＭＯＳトランジスタＱ１のソースは低位電源ＶＳＳ側に接続され、ＰＭＯＳトランジスタＱ２のソースは高位電源ＶＤＤ側に接続される。
【００１８】
本実施の形態に係るコンパレータ回路１０は、上記ＣＭＯＳインバータ回路１１において、ＮＭＯＳトランジスタＱ１と低位電源ＶＳＳ（ここでは０Ｖ）との間にダイオード接続されたＰＭＯＳトランジスタＱ４が接続され、ＰＭＯＳトランジスタＱ２と高位電源ＶＤＤ（ここでは５Ｖ）との間にダイオード接続されたＮＭＯＳトランジスタＱ３が接続されてなる。具体的には、ＮＭＯＳトランジスタＱ１とＶＳＳとの間には、ソースがＮＭＯＳトランジスタＱ１のソースに接続され、ドレインがＶＳＳに接続され、ゲート・ソースが短絡されたＰＭＯＳトランジスタＱ４が設けられる。一方、ＰＭＯＳトランジスタＱ２とＶＤＤとの間には、ソースがＰＭＯＳトランジスタＱ２のソースに接続され、ドレインがＶＤＤに接続され、ゲート・ソースが短絡されたＮＭＯＳトランジスタＱ３が設けられる。
【００１９】
ここで、ＮＭＯＳトランジスタＱ３のトランジスタサイズ（以下、単に「サイズ」と称す）は、ＮＭＯＳトランジスタＱ１の動作特性のバラツキや変動（以下、バラツキおよび変動をまとめて「変動」と称す）を補償する観点より、ＮＭＯＳトランジスタＱ１のサイズと略同一であることが好ましく、ここでは同一であるものとする。同様に、ＰＭＯＳトランジスタＱ４のサイズは、ＰＭＯＳトランジスタＱ２のサイズと略同一であることが好ましく、ここでは同一であるものとする。
【００２０】
また、上記と同様の観点より、ＮＭＯＳトランジスタＱ３は、ＮＭＯＳトランジスタＱ１に対して同一基板上に近接して配置されることが好ましく、ＰＭＯＳトランジスタＱ４は、ＰＭＯＳトランジスタＱ２に対して同一基板上に近接して配置されることが好ましい。ここでは、トランジスタＱ１〜Ｑ４は、同一基板上に近接配置されている。
【００２１】
上記構成を有するコンパレータ回路１０の入出力特性は、図２の実線Ｌ１に示されるとおりとなり、その閾値電圧ＶｉｎｖはＶＤＤ／２となる。以下、この閾値電圧Ｖｉｎｖについて説明する。以下の説明では、トランジスタＱｉ（ｉは各トランジスタを区別するための添字である）の、ドレイン電流の絶対値、ゲート−ソース間電圧の絶対値をそれぞれＩｄｓｉ、Ｖｇｓｉとし、飽和領域における動作特性を、
Ｉｄｓｉ＝（βｉ／２）・（Ｖｇｓｉ−Ｖｔｉ）２＝ｆｉ（Ｖｇｓｉ）
で表すことにする。これは、他の実施の形態においても同様である。なお、上記式において、βｉ，Ｖｔｉは、それぞれトランジスタＱｉのドレイン電流係数、閾値電圧である。
【００２２】
入力端子１２への入力電圧ＶＩＮが閾値電圧Ｖｉｎｖであるとき、トランジスタＱ１〜Ｑ４は飽和動作をしているので、
Ｉｄｓ１＝Ｉｄｓ２＝Ｉｄｓ３＝Ｉｄｓ４
が成立し、
ｆ１（Ｖｇｓ１）＝ｆ２（Ｖｇｓ２）＝ｆ３（Ｖｇｓ３）＝ｆ４（Ｖｇｓ４）
となる。
【００２３】
ＮＭＯＳトランジスタＱ１，Ｑ３同士は、同一サイズであり同一基板上に近接配置されているので動作特性が同じである。そこで、ｆ１＝ｆ３＝ｆｎと表すことができる。同様に、ＰＭＯＳトランジスタＱ２，Ｑ４同士は、同一サイズであり同一基板上に近接配置されているので、ｆ２＝ｆ４＝ｆｐと表すことができる。したがって、
ｆｎ（Ｖｇｓ１）＝ｆｐ（Ｖｇｓ２）＝ｆｎ（Ｖｇｓ３）＝ｆｐ（Ｖｇｓ４）
となり、ここから、
Ｖｇｓ１＝Ｖｇｓ３，Ｖｇｓ２＝Ｖｇｓ４
が得られる。一方、
Ｖｉｎｖ＝Ｖｇｓ１＋Ｖｇｓ４，ＶＤＤ−Ｖｉｎｖ＝Ｖｇｓ２＋Ｖｇｓ３
であるので、
Ｖｉｎｖ＝Ｖｇｓ１＋Ｖｇｓ２
ＶＤＤ−Ｖｉｎｖ＝Ｖｇｓ２＋Ｖｇｓ１
が得られ、上記２式からＶｉｎｖ＝ＶＤＤ／２が導かれる。このＶｉｎｖの式には、トランジスタＱ１〜Ｑ４のデバイスパラメータ（ドレイン電流係数や閾値電圧など）が含まれない。このことは、本実施の形態に係るコンパレータ１０の閾値電圧Ｖｉｎｖがトランジスタのパラメータ変動の影響を受けず、これにより変動しないことを意味する。
【００２４】
言い換えると、ＶｉｎｖがトランジスタＱ１，Ｑ４のゲート−ソース間すなわちＮＭＯＳトランジスタのゲート−ソース間とＰＭＯＳトランジスタのゲート−ソース間に加わり、（ＶＤＤ−Ｖｉｎｖ）に関してもトランジスタＱ２，Ｑ３のゲート−ソース間すなわちＰＭＯＳトランジスタのゲート−ソース間とＮＭＯＳトランジスタのゲート−ソース間に加わった状態で、
（１）ＰＭＯＳトランジスタ同士は同一サイズ、ＮＭＯＳトランジスタ同士も同一サイズであり、
（２）各トランジスタに流れるドレイン電流がすべて同一であるため、
Ｖｉｎｖも（ＶＤＤ−Ｖｉｎｖ）も、同一のドレイン電流が流れた時のＰＭＯＳトランジスタとＮＭＯＳトランジスタとのＶｇｓの和になるために、Ｖｉｎｖ＝ＶＤＤ−Ｖｉｎｖとなり、Ｖｉｎｖ＝ＶＤＤ／２を得ることができる。ＶｉｎｖがＰＭＯＳトランジスタおよびＮＭＯＳトランジスタに印加され、（ＶＤＤ−Ｖｉｎｖ）もＰＭＯＳトランジスタおよびＮＭＯＳトランジスタに印加されるので、トランジスタのパラメータ変動による影響を受けないことになる。
【００２５】
以上のとおり、本実施の形態では、ＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ２とを含むＣＭＯＳインバータ回路に対し、ＮＭＯＳトランジスタＱ１のソースとＶＳＳとの間にダイオード接続されたＰＭＯＳトランジスタＱ４を追加し、ＰＭＯＳトランジスタＱ２とＶＤＤとの間にダイオード接続されたＮＭＯＳトランジスタＱ３を追加する。このため、本実施の形態によれば、トランジスタＱ１，Ｑ２の動作特性の変動をそれぞれトランジスタＱ３，Ｑ４によって補償することができる。この結果、製造バラツキや温度変化等によるトランジスタのデバイスパラメータ変動に起因する閾値電圧の変動を抑えることができる。
【００２６】
特に、本実施の形態では、ＮＭＯＳトランジスタＱ１，Ｑ３同士およびＰＭＯＳトランジスタＱ２，Ｑ４同士を同一サイズとするので、閾値電圧に対するトランジスタのデバイスパラメータ変動の影響をなくすことができ、閾値電圧を一定値ＶＤＤ／２に保つことができる。なお、実際には、ＮＭＯＳトランジスタＱ１，Ｑ３同士およびＰＭＯＳトランジスタＱ２，Ｑ４同士は、回路に要求される性能に応じ、閾値電圧の変動幅が所望の範囲内となるように略同一に設定されればよい。
【００２７】
また、図１２に示される従来のＣＭＯＳインバータ回路では、Ｖｉｎｖ＝ＶＤＤ／２とするためには、ドライブ能力の差の関係上、ＮＭＯＳトランジスタＱ１’とＰＭＯＳトランジスタＱ２’とのサイズ比を１：３程度に設定する必要がある。これに対し、本実施の形態では、ＮＭＯＳトランジスタＱ１’とＰＭＯＳトランジスタＱ２’とのサイズ比は、特に問われず、例えば１：１であってもよい。このため、本実施の形態に係るコンパレータ回路１０は、従来のＣＭＯＳインバータ回路と同程度のチップ面積で実現可能である。
【００２８】
なお、一つの実施態様では、閾値近傍のゲインを上げるため、図３に示されるようにコンパレータ回路１０の後段に通常のＣＭＯＳインバータ回路１４が接続される。このＣＭＯＳインバータ回路１４は、ＮＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１２とを含む。両トランジスタＱ１１，Ｑ１２のゲートは、前段のＣＭＯＳインバータ回路（コンパレータ回路１０）の出力端子に接続される。両トランジスタＱ１１，Ｑ１２のドレインは、互いに接続されて出力端子１５とされる。トランジスタＱ１１，Ｑ１２のソースは、それぞれＶＳＳ，ＶＤＤに接続される。トランジスタＱ１１，Ｑ１２は、ＣＭＯＳインバータ回路１４の閾値電圧が前段のＣＭＯＳインバータ回路（コンパレータ回路１０）の出力特性に合うように構成される。具体的には、トランジスタＱ１１，Ｑ１２のサイズは、前段と後段のＣＭＯＳインバータ回路１０，１４の閾値電圧がおおよそ一致するように設定される。
【００２９】
［第２の実施の形態］
図４は、第２の実施の形態に係るコンパレータ回路２０の回路図である。このコンパレータ回路２０は、上記コンパレータ回路１０において、ＮＭＯＳトランジスタＱ５およびＰＭＯＳトランジスタＱ６をさらに備えるものである。以下、図４を用いてコンパレータ回路２０について説明するが、上記コンパレータ回路１０と共通する部分については、同一の符号を用い、説明を省略することとする。
【００３０】
上記コンパレータ回路１０では、例えば入力電圧ＶＩＮが「Ｈ＝ＶＤＤ」の場合、ＮＭＯＳトランジスタＱ１のソース電位はＶｇｓ４になり、出力電圧ＶＯＵＴｌ≒Ｖｇｓ４となる。同様に、入力電圧ＶＩＮが「Ｌ＝ＶＳＳ」の場合、ＰＭＯＳトランジスタＱ２のソース電位は（ＶＤＤ−Ｖｇｓ３）になり、出力電圧ＶＯＵＴｈ≒ＶＤＤ−Ｖｇｓ３となる。このため、完全なＬ電圧（＝ＶＳＳ）やＨ電圧（＝ＶＤＤ）を得ることができない（図２の実線Ｌ１参照）。
【００３１】
そこで、本実施の形態では、出力電圧ＶＯＵＴが完全なＬ電圧またはＨ電圧となるように、図４に示されるとおりコンパレータ回路１０に対してＮＭＯＳトランジスタＱ５およびＰＭＯＳトランジスタＱ６を追加する。具体的には、ソースがＶＳＳに接続され、ゲートが入力端子１２に接続され、ドレインが出力端子１３に接続されたＮＭＯＳトランジスタＱ５と、ソースがＶＤＤに接続され、ゲートが入力端子１２に接続され、ドレインが出力端子１３に接続されたＰＭＯＳトランジスタＱ６とを設ける。
【００３２】
トランジスタＱ５，Ｑ６は、ＣＭＯＳインバータ回路２１を構成している。そして、トランジスタＱ５，Ｑ６は、ＣＭＯＳインバータ回路２１の閾値電圧がコンパレータ回路１０の閾値電圧Ｖｉｎｖ＝ＶＤＤ／２と一致するように構成される。
【００３３】
ここで、ＣＭＯＳインバータ回路２１は従来どおりのＣＭＯＳインバータ回路であるので、その閾値電圧はトランジスタＱ５，Ｑ６のパラメータ変動の影響を受ける。そこで、トランジスタＱ５，Ｑ６は、トランジスタＱ５，Ｑ６からなるＣＭＯＳインバータ回路２１の動作電流がトランジスタＱ１〜Ｑ４からなるＣＭＯＳインバータ回路（コンパレータ回路１０）の動作電流に比べて非常に小さな値となり、コンパレータ回路２０の閾値電圧が主にＱ１〜Ｑ４の動作電流により定まるように構成される。具体的には、そのようにトランジスタＱ５，Ｑ６のサイズが設定される。これについて説明すると、コンパレータ回路２０において、閾値電圧Ｖｉｎｖ付近では、
Ｉｄｓ３＋Ｉｄｓ６＝Ｉｄｓ１＋Ｉｄｓ５，Ｉｄｓ２＋Ｉｄｓ６＝Ｉｄｓ４＋Ｉｄｓ５
が成立する。このとき、Ｉｄｓ５，Ｉｄｓ６がＩｄｓ１〜Ｉｄｓ４に比べて十分に小さければ、
Ｉｄｓ３≒Ｉｄｓ１，Ｉｄｓ２≒Ｉｄｓ４
ｆｎ（Ｖｇｓ３）≒ｆｎ（Ｖｇｓ１），ｆｐ（Ｖｇｓ２）≒ｆｐ（Ｖｇｓ４）
Ｖｇｓ３≒Ｖｇｓ１，Ｖｇｓ２≒Ｖｇｓ４
となる。よって、第１の実施の形態と同様に、Ｖｉｎｖ≒ＶＤＤ／２となり、トランジスタのパラメータ変動による閾値電圧Ｖｉｎｖの変動が抑えられる。
【００３４】
上記構成を有するコンパレータ回路２０では、ＶＩＮ＝ＶＤＤの場合、ＮＭＯＳトランジスタＱ５の作用によってＶＯＵＴ＝ＶＳＳとなる。一方、ＶＩＮ＝ＶＳＳの場合、ＰＭＯＳトランジスタＱ６の作用によってＶＯＵＴ＝ＶＤＤとなる。なお、図２の破線Ｌ２は、コンパレータ回路２０の入出力特性を表している。
【００３５】
以上のとおり、本実施の形態では、コンパレータ回路１０に対し、ソースがＶＳＳに接続され、ゲートが入力端子１２に接続され、ドレインが出力端子１３に接続されたＮＭＯＳトランジスタＱ５と、ソースがＶＤＤに接続され、ゲートが入力端子１２に接続され、ドレインが出力端子１３に接続されたＰＭＯＳトランジスタＱ６とを追加する。このため、本実施の形態によれば、トランジスタＱ５，Ｑ６の作用により、入力電圧がＶＤＤのとき出力電圧としてＶＳＳを得ることができ、入力電圧がＶＳＳのとき出力電圧としてＶＤＤを得ることができる。
【００３６】
なお、一つの実施態様では、閾値近傍のゲインを上げるため、図３で示される構成と同様にコンパレータ回路２０の後段に通常のＣＭＯＳインバータ回路が接続される。図２の一点鎖線Ｌ３は、当該構成の入出力特性を表している。
【００３７】
［第３の実施の形態］
図５は、第３の実施の形態に係るコンパレータ回路３０の回路図である。このコンパレータ回路３０は、上記コンパレータ回路１０において、ＮＭＯＳトランジスタＱ１のソースとＶＳＳとの間またはＰＭＯＳトランジスタＱ２のソースとＶＤＤとの間に、ＰＭＯＳトランジスタＱ４またはＮＭＯＳトランジスタＱ３と直列に、かつ互いに直列に接続され、それぞれダイオード接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとの一以上の対をさらに備えるものである。以下、図５を用いてコンパレータ回路３０について説明するが、上記コンパレータ回路１０と共通する部分については、同一の符号を用い、説明を省略することとする。
【００３８】
図５において、ＰＭＯＳトランジスタＱ４のソースとＶＳＳとの間には、ＮＭＯＳトランジスタＱ７とＰＭＯＳトランジスタＱ８との対、およびＮＭＯＳトランジスタＱ９とＰＭＯＳトランジスタＱ１０との対が設けられている。これらのトランジスタＱ７〜Ｑ１０は、互いに直列に接続されるとともに、それぞれダイオード接続されている。
【００３９】
ここで、ＮＭＯＳトランジスタＱ１，Ｑ３，Ｑ７，Ｑ９のサイズは、互いに略同一であることが好ましく、ここでは互いに同一である。同様に、ＰＭＯＳトランジスタＱ２，Ｑ４，Ｑ８，Ｑ１０のサイズは、互いに略同一であることが好ましく、ここでは互いに同一である。また、トランジスタＱ１〜Ｑ４，Ｑ７〜Ｑ１０は、同一基板上に近接配置されている。
【００４０】
上記構成を有するコンパレータ回路３０の入出力特性は、図６の実線Ｌ４および図７の実線Ｌ７に示されるとおりとなり、その閾値電圧ＶｉｎｖはＶＤＤ・（３／４）となる。以下、このコンパレータ回路３０の閾値電圧Ｖｉｎｖについて説明する。
【００４１】
入力電圧ＶＩＮが閾値電圧Ｖｉｎｖであるとき、トランジスタＱ１〜Ｑ４，Ｑ７〜Ｑ１０は飽和動作をしているので、
Ｉｄｓ１＝Ｉｄｓ２＝Ｉｄｓ３＝Ｉｄｓ４＝Ｉｄｓ７＝Ｉｄｓ８＝Ｉｄｓ９＝Ｉｄｓ１０
が成立し、
ｆ１（Ｖｇｓ１）＝ｆ２（Ｖｇｓ２）＝ｆ３（Ｖｇｓ３）＝ｆ４（Ｖｇｓ４）＝ｆ７（Ｖｇｓ７）＝ｆ８（Ｖｇｓ８）＝ｆ９（Ｖｇｓ９）＝ｆ１０（Ｖｇｓ１０）
となる。
【００４２】
ＮＭＯＳトランジスタＱ１，Ｑ３，Ｑ７，Ｑ９同士は、同一サイズであり同一基板上に近接配置されているので、ｆ１＝ｆ３＝ｆ７＝ｆ９＝ｆｎと表すことができる。同様に、ＰＭＯＳトランジスタＱ２，Ｑ４，Ｑ８，Ｑ１０同士は、同一サイズであり同一基板上に近接配置されているので、ｆ２＝ｆ４＝ｆ８＝ｆ１０＝ｆｐと表すことができる。したがって、
ｆｎ（Ｖｇｓ１）＝ｆｐ（Ｖｇｓ２）＝ｆｎ（Ｖｇｓ３）＝ｆｐ（Ｖｇｓ４）＝ｆｎ（Ｖｇｓ７）＝ｆｐ（Ｖｇｓ８）＝ｆｎ（Ｖｇｓ９）＝ｆｐ（Ｖｇｓ１０）
となり、ここから、
Ｖｇｓ１＝Ｖｇｓ３＝Ｖｇｓ７＝Ｖｇｓ９，Ｖｇｓ２＝Ｖｇｓ４＝Ｖｇｓ８＝Ｖｇｓ１０
が得られる。
【００４３】
さらに、
Ｖｉｎｖ＝Ｖｇｓ１＋Ｖｇｓ４＋Ｖｇｓ７＋Ｖｇｓ８＋Ｖｇｓ９＋Ｖｇｓ１０
ＶＤＤ−Ｖｉｎｖ＝Ｖｇｓ２＋Ｖｇｓ３
であるので、
Ｖｉｎｖ＝Ｖｇｓ１＋Ｖｇｓ２＋Ｖｇｓ１＋Ｖｇｓ２＋Ｖｇｓ１＋Ｖｇｓ２＝３・（Ｖｇｓ１＋Ｖｇｓ２）
ＶＤＤ−Ｖｉｎｖ＝Ｖｇｓ２＋Ｖｇｓ１
が得られ、上記２式からＶｉｎｖ＝ＶＤＤ・（３／４）が導かれる。このＶｉｎｖの式には、トランジスタのデバイスパラメータが含まれず、コンパレータ回路３０の閾値電圧Ｖｉｎｖは、トランジスタのパラメータ変動により変動しない。
【００４４】
次に、入力電圧ＶＩＮが閾値電圧Ｖｉｎｖであるときの出力電圧ＶＯＵＴを求める。ＶＩＮ＝Ｖｉｎｖのとき、すなわちインバータ動作で出力が切り替わる瞬間は、
Ｖｇｓ１＝Ｖｇｓ３＝Ｖｇｓ７＝Ｖｇｓ９，Ｖｇｓ２＝Ｖｇｓ４＝Ｖｇｓ８＝Ｖｇｓ１０
であるので、そのときの各トランジスタＱｉのドレイン−ソース間抵抗をＲｄｉとして表すと、
Ｒｄ１＝Ｒｄ３＝Ｒｄ７＝Ｒｄ９（＝Ｒｄｎ）
Ｒｄ２＝Ｒｄ４＝Ｒｄ８＝Ｒｄ１０（＝Ｒｄｐ）
となる。従って、コンパレータ回路３０の等価回路は図８のようになり、
ＶＯＵＴ＝ＶＤＤ・（３／４）
となる。
【００４５】
上記の構成例では、入力端子１２からＶＤＤ側のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの対（以下、「トランジスタ対」と称す）の個数と、入力端子１２からＶＳＳ側のトランジスタ対の個数との比は１：３となっており、このとき閾値電圧ＶｉｎｖはＶＤＤ・（３／４）となっている。また、ＶＩＮ＝ＶｉｎｖのときＶＯＵＴ＝ＶＤＤ・（３／４）となる。一般化すると、ＶＤＤ側のトランジスタ対の個数とＶＳＳ側のトランジスタ対の個数との比がｍ：ｎのとき、閾値電圧ＶｉｎｖはＶＤＤ・ｎ／（ｍ＋ｎ）となり、ＶＩＮ＝ＶｉｎｖのときＶＯＵＴ＝ＶＤＤ・ｎ／（ｍ＋ｎ）となる。
【００４６】
以上のとおり、本実施の形態では、コンパレータ回路１０において、ＮＭＯＳトランジスタＱ１のソースとＶＳＳとの間またはＰＭＯＳトランジスタＱ２のソースとＶＤＤとの間に、ＰＭＯＳトランジスタＱ４またはＮＭＯＳトランジスタＱ３と直列に、かつ互いに直列に、それぞれダイオード接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとの一以上の対を追加する。このため、本実施の形態によれば、コンパレータ回路の閾値電圧を適宜の値に設定することができる。
【００４７】
特に、本実施の形態では、ＮＭＯＳトランジスタ同士およびＰＭＯＳトランジスタ同士を同一サイズとするので、閾値電圧に対するトランジスタのデバイスパラメータ変動の影響をなくすことができ、閾値電圧を一定値ＶＤＤ・ｎ／（ｍ＋ｎ）に保つことができる。なお、実際には、ＮＭＯＳトランジスタ同士およびＰＭＯＳトランジスタ同士は、回路に要求される性能に応じ、閾値電圧の変動幅が所望の範囲内となるように略同一に設定されればよい。
【００４８】
なお、上記第２の実施の形態と同様、図９に示されるようにコンパレータ回路３０に対し、ＮＭＯＳトランジスタＱ１３（図４のＱ５に相当）とＰＭＯＳトランジスタＱ１４（図４のＱ６に相当）とを追加し、コンパレータ回路３１を構成してもよい。このコンパレータ回路３１によれば、トランジスタＱ１３，Ｑ１４の作用により、ＶＩＮ＝ＶＤＤのときＶＯＵＴ＝ＶＳＳとすることができ、ＶＩＮ＝ＶＳＳのときＶＯＵＴ＝ＶＤＤとすることができる。図６の破線Ｌ５は、コンパレータ回路３１の入出力特性を表している。さらに、閾値近傍のゲインを上げるため、図３で示される構成と同様にコンパレータ回路３１の後段に通常のＣＭＯＳインバータ回路を接続してもよい。図６の一点鎖線Ｌ６は、当該構成の入出力特性を表している。
【００４９】
また、別の態様では、閾値近傍のゲインを上げるために、図１０に示されるように、コンパレータ回路３０の後段に、ＮＭＯＳトランジスタＱ１５とＰＭＯＳトランジスタＱ１６とを含んで構成される通常のＣＭＯＳインバータ回路３２を接続してもよい。
【００５０】
［第４の実施の形態］
図１１は、第４の実施の形態に係るコンパレータ回路４０の回路図である。このコンパレータ回路４０は、上記コンパレータ回路３０の後段に当該コンパレータ回路３０と同一構成のコンパレータ回路４１が接続されたものである。以下、図１１を用いてコンパレータ回路４０について説明するが、上記コンパレータ回路３０と共通する部分については、同一の符号を用い、説明を省略することとする。
【００５１】
図１０に示される構成では、後段のＣＭＯＳインバータ回路３２を構成するＮＭＯＳトランジスタＱ１５およびＰＭＯＳトランジスタＱ１６のサイズは、後段のＣＭＯＳインバータ回路３２の閾値電圧が前段のＣＭＯＳインバータ回路（コンパレータ回路３０）の出力特性に合うように設定される必要がある。
【００５２】
本実施の形態では、前段（１段目）のコンパレータ回路３０の出力を、通常のＣＭＯＳインバータ回路で受ける代わりに、当該コンパレータ回路３０と同一構成を有するコンパレータ回路４１で受けることとする。
【００５３】
図１１において、後段（２段目）のコンパレータ回路４１は、１段目のコンパレータ回路３０のトランジスタＱ１〜Ｑ４，Ｑ７〜Ｑ１０とそれぞれ略同一のトランジスタＱ２１〜Ｑ２４，Ｑ２７〜Ｑ３０を含んで構成されている。２段目のコンパレータ回路４１の入力端子は、１段目のコンパレータ回路３０の出力端子に接続されている。一方、２段目のコンパレータ回路４１の出力端子４２は、コンパレータ回路４０の出力端子となっている。
【００５４】
上記構成では、２段目のコンパレータ回路４１の閾値電圧は、ＶＤＤ・（３／４）であり、１段目のコンパレータ回路３０のインバータ動作の切り替わり時の出力電圧（すなわちＶＩＮ＝Ｖｉｎｖの時の出力電圧）と一致する。このように２段目のコンパレータ回路４１の閾値電圧が１段目のコンパレータ回路３０の出力特性に合致しているので、閾値近傍のゲインが上がる。図７の破線Ｌ８は、当該コンパレータ回路４０の入出力特性を表している。
【００５５】
なお、２段目のコンパレータ回路４１は、その閾値電圧が１段目のコンパレータ回路３０のＶＩＮ＝Ｖｉｎｖ時の出力電圧とおおよそ一致する程度に、１段目のコンパレータ回路３０と実質的に同一構成であればよい。
【００５６】
以上のとおり、本実施の形態によれば、コンパレータ回路３０の出力を当該コンパレータ回路３０と実質的に同一構成のコンパレータ回路４１で受けるので、２段目のコンパレータ回路の閾値電圧を１段目のコンパレータ回路の切り替わり時の出力電圧に容易に揃えることができ、閾値近傍のゲインを容易に上げることができる。
【００５７】
なお、一つの実施態様では、閾値近傍のゲインをさらに上げるため、図３で示される構成と同様にコンパレータ回路４０の後段に通常のＣＭＯＳインバータ回路が接続される。図７の一点鎖線Ｌ９は、当該構成の入出力特性を表している。
【００５８】
以上説明した第１〜第４の実施の形態によれば、次の効果も得られる。すなわち、差動対を用いたコンパレータと比較して、チップサイズおよび消費電流の削減を図ることができる。同時に、基準電圧作成用の分圧回路分のチップサイズおよび消費電流の削減も図ることができる。
【００５９】
なお、上記第１〜第４の実施の形態に係るコンパレータ回路は、インバータ回路として使用されてもよい。
【００６０】
また、本発明は、上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変更することができる。
【図面の簡単な説明】
【００６１】
【図１】第１の実施の形態に係るコンパレータ回路の回路図である。
【図２】コンパレータ回路の入出力特性を示す図である。
【図３】図１のコンパレータ回路の後段にＣＭＯＳインバータ回路が接続されてなるコンパレータ回路の回路図である。
【図４】第２の実施の形態に係るコンパレータ回路の回路図である。
【図５】第３の実施の形態に係るコンパレータ回路の回路図である。
【図６】コンパレータ回路の入出力特性を示す図である。
【図７】コンパレータ回路の入出力特性を示す図である。
【図８】図５のコンパレータ回路の等価回路を示す図である。
【図９】図５のコンパレータ回路にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが追加されてなるコンパレータ回路の回路図である。
【図１０】図５のコンパレータ回路の後段にＣＭＯＳインバータ回路が接続されてなるコンパレータ回路の回路図である。
【図１１】第４の実施の形態に係るコンパレータ回路の回路図である。
【図１２】従来のＣＭＯＳインバータ回路の回路図である。
【図１３】従来のＣＭＯＳインバータ回路の入出力特性を示す図である。
【符号の説明】
【００６２】
１０，２０，３０，３１，４０，４１  コンパレータ回路、１１，１４，２１，３２  ＣＭＯＳインバータ回路、１２  入力端子、１３，１５，４２  出力端子、Ｑ１〜Ｑ１６，Ｑ２１〜Ｑ２４，Ｑ２７〜Ｑ３０  ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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