(57)【要約】【課題】  安定した動作が可能な、小型で簡単な構成のシリアル通信回路を提供する。【解決手段】  シリアル通信回路は、受信したシリアルデータから、受信データと受信クロックを取り出すクロック／データリカバリ回路と、前記クロック／データリカバリ回路で取り出された受信クロックを入力し、この受信クロックの位相に同期した内部クロックを生成するＰＬＬ回路と、前記ＰＬＬ回路で生成された内部クロックで動作すると共に、前記クロック／データリカバリ回路で取り出された受信データを入力し、この受信データを処理する内部データ処理回路と、前記ＰＬＬ回路で生成された内部クロックで動作すると共に、内部データ処理回路からのデータをシリアルデータとして送信する送信回路とからなる。【選択図】  図２
2007036366.tif 000002
【特許請求の範囲】
【請求項１】
受信したシリアルデータから、受信データと受信クロックを取り出すクロック／データリカバリ回路と、
前記クロック／データリカバリ回路で取り出された受信クロックを入力し、この受信クロックの位相に同期した内部クロックを生成するＰＬＬ回路と、
前記ＰＬＬ回路で生成された内部クロックで動作すると共に、前記クロック／データリカバリ回路で取り出された受信データを入力し、この受信データを処理する内部データ処理回路と、
前記ＰＬＬ回路で生成された内部クロックで動作すると共に、内部データ処理回路からのデータをシリアルデータとして送信する送信回路とからなるシリアル通信回路。
【請求項２】
前記クロック／データリカバリ回路は、前記受信データを取り出す際に、前記ＰＬＬ回路で生成された内部クロックを利用することを特徴とする請求項１に記載のシリアル通信回路。
【請求項３】
前記クロック／データリカバリ回路で取り出された受信データは、８Ｂ／１０Ｂ符号化方式により符号化されていることを特徴とする請求項１に記載のシリアル通信回路。
【請求項４】
前記クロック／データリカバリ回路で取り出された受信データは、シリアル／パラレル変換回路によりパラレルデータとされ、８Ｂ／１０Ｂデコーダで復号化されてから前記内部データ処理回路に入力されることを特徴とする請求項３に記載のシリアル通信回路。
【請求項５】
前記送信回路は、内部データ処理回路からのパラレルデータを符号化する８Ｂ／１０Ｂエンコーダと、符号化されたパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路を含むことを特徴とする請求項１に記載のシリアル通信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば８Ｂ／１０Ｂ符号化方式によるクロック同期通信を行う、シリアル通信回路の改良に関する。
【背景技術】
【０００２】
回路同士が通信を行う場合、クロックの同期を考慮する必要がある。つまり、データを受信する側では、受信データと回路内部の読み出しクロックの間に速度差や位相差があると、ビットの重複または欠落が生じてしまう。これを防ぐために、クロック乗せ替え回路が用いられている。このクロック乗せ替え回路で、適当なビット数の受信データを一時的に記憶し、受信データを読み出しクロック、つまり受信側のクロックに同期させて出力する。
【０００３】
このようなクロック乗せ替え回路を用いたシリアル通信回路の具体例を図９および図１０に示す。図９で、クロック分配基板３０１は、通信を行う通信基板３１１〜３１３へ基準クロックＣｓを分配している。一方、通信基板３１１〜３１３は、この基準クロックＣｓに同期して、信号処理と送受信を行う。
【０００４】
通信基板３１１〜３１３のそれぞれは、図１０に示されている様に、クロック／データリカバリ回路３２１と、シリアル／パラレル変換回路３２２と、８Ｂ／１０Ｂデコーダ３２３と、クロック乗せ替え回路３２４と、内部データ処理回路３２５、３２６と、８Ｂ／１０Ｂエンコーダ３２７と、パラレル／シリアル変換回路３２８およびＰＬＬ回路３２９を備えている。
【０００５】
クロック／データリカバリ回路３２１は、受信したシリアルデータＳから、受信データと受信クロックＣｒを回復する。このシリアルデータＳは、シリアル／パラレル変換回路３２２でパラレルデータに変換され、８Ｂ／１０Ｂデコーダ３２３によって、冗長部分を除かれる。８Ｂ／１０Ｂデコーダ３２３から出力された通信データは、受信クロックＣｒに同期しているので、ＰＬＬ回路３２９からの内部クロックに同期した通信データとして、内部データ処理回路３２５へ出力される。
【０００６】
ＰＬＬ回路３２９は、クロック分配基板３０１からの、基準クロックＣｓを逓倍して内部クロックを生成して、クロック／データリカバリ回路３２１と、内部データ処理回路３２５、３２６と、８Ｂ／１０Ｂエンコーダ３２７と、シリアル／パラレル変換回路３２８へ供給している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上のような、従来のシリアル通信回路では、受信クロックに同期した受信データの位相を、内部クロックの位相に合わせるために、クロック乗せ替え回路を必要としていた。つまり、クロック乗せ替え回路（具体的には、ＦＩＦＯバッファ）で受信クロックと内部クロックとの位相差や、クロックの揺らぎを吸収していた。そのため、ＦＩＦＯバッファからの読み出し側の回路はＦＩＦＯバッファの溢れや枯渇を監視しながらの動作が必要となり回路が大きく複雑になっていた。
【０００８】
また、装置全体から見ると、通信基板内で使用するクロックをクロック分配基板から各基板に供給しているが、このクロック分配基板とクロック配線も回路の小型化の障害となっていた。
【０００９】
さらに、このような構成では、クロック分配基板が動作しなくなると、全基板の同期が取れなくなり全ての通信が異常になるという問題もあった。
【００１０】
そこで、この発明は上記事情を考慮してなされたものであり、安定した動作が可能な、小型で簡単な構成のシリアル通信回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するため、本発明の一実施態様によれば、受信したシリアルデータから、受信データと受信クロックを取り出すクロック／データリカバリ回路と、前記クロック／データリカバリ回路で取り出された受信クロックを入力し、この受信クロックの位相に同期した内部クロックを生成するＰＬＬ回路と、前記ＰＬＬ回路で生成された内部クロックで動作すると共に、前記クロック／データリカバリ回路で取り出された受信データを入力し、この受信データを処理する内部データ処理回路と、  前記ＰＬＬ回路で生成された内部クロックで動作すると共に、内部データ処理回路からのデータをシリアルデータとして送信する送信回路とからなるシリアル通信回路が提供される。
【００１２】
前記クロック／データリカバリ回路は、前記受信データを取り出す際に、前記ＰＬＬ回路で生成された内部クロックを利用することが好適である。
【００１３】
また、前記クロック／データリカバリ回路で取り出された受信データは、８Ｂ／１０Ｂ符号化方式により符号化されていることが好適である。
【００１４】
また、前記クロック／データリカバリ回路で取り出された受信データは、シリアル／パラレル変換回路によりパラレルデータとされ、８Ｂ／１０Ｂデコーダで復号化されてから前記内部データ処理回路に入力されることが好適である。
【００１５】
また、前記送信回路は、内部データ処理回路からのパラレルデータを符号化する８Ｂ／１０Ｂエンコーダと、符号化されたパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路を含むことが好適である。
【発明の効果】
【００１６】
上記のような構成によれば、外部からのクロックの分配を受けることなく動作可能で、しかもクロック乗せ替え回路を必要としないシリアル通信回路が実現できる。従って、この発明によれば、安定した動作が可能な、小型で簡単な構成のシリアル通信回路が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態によるシリアル通信回路を、図面を参照して詳細に説明する。図１は、本発明の実施形態によるシリアル通信回路を備えた通信基板を複数接続してなるシステムを示す図である。ここで、通信基板１０１、１０２、１０３は、シリアルデータＳで通信を行っているが、従来例のようなクロック分配基板や、クロック配線は設けられていない。
【００１８】
図２は、本発明の実施形態によるシリアル通信回路のブロック図である。このシリアル通信回路は、クロック／データリカバリ回路１２０と、シリアル／パラレル変換回路１３０と、８Ｂ／１０Ｂデコーダ１４０と、内部データ処理回路１５０、１６０と、８Ｂ／１０Ｂエンコーダ１７０と、シリアル／パラレル変換回路１８０およびＰＬＬ回路１９０を備えている。
【００１９】
クロック／データリカバリ回路１２０は、受信したシリアルデータＳから、受信データと受信クロックＳｒを回復する。このシリアルデータＳは、シリアル／パラレル変換回路１３０でパラレルデータに変換され、８Ｂ／１０Ｂデコーダ１４０によって、冗長部分を除かれ、正味の通信データとして出力される。
【００２０】
一方、ＰＬＬ回路１９０は、受信したシリアルデータＳを入力し、その周波数と位相に同期した内部クロックＣｉを生成する。この内部クロックＣｉは、クロック／データリカバリ回路１２０と、シリアル／パラレル変換回路１３０と、８Ｂ／１０Ｂデコーダ１４０と、内部データ処理回路１５０、１６０と、８Ｂ／１０Ｂエンコーダ１７０と、シリアル／パラレル変換回路１８０に供給され、それぞれの回路はこの内部クロックＣｉに同期して信号処理を行う。
【００２１】
従って、８Ｂ／１０Ｂデコーダ１４０から出力された通信データは、この内部クロックＣｉに同期しているので、クロック乗せ替えを行うことなく、通信データＳｐとして、内部データ処理回路１５０へ出力される。
【００２２】
尚、内部データ処理回路１６０は、他の通信基板へ送信すべき通信データを、パラレルデータとして生成する。このパラレルデータは、８Ｂ／１０Ｂエンコーダ１７０で符号化され、パラレル／シリアル変換回路１８０に供給され、内部クロックＣｉに同期したシリアルデータＳとして送信される。従って、８Ｂ／１０Ｂエンコーダ１７０とパラレル／シリアル変換回路１８０は、送信回路として機能する。
【００２３】
次に、図３を参照して、クロック／データリカバリ回路１２０と、ＰＬＬ回路１９０の回路構成を説明する。
【００２４】
クロック／データリカバリ回路１２０は、位相比較器１２１と、ラッチ回路１２２と、ループフィルタ１２３と、電圧制御発振器（ＶＣＯ）１２４を備えている。また、ＰＬＬ回路１９０は、分周器１９１、１９２と、位相比較器１９３と、ループフィルタ１９４と、電圧制御発振器１９５を備えている。
【００２５】
クロック／データリカバリ回路１２０の位相比較器１２１は、再生クロックＣｒと、受信したシリアルデータＳの状態変化（ここでは、信号の立ち上がり）との時間的なズレ、すなわち再生クロックＣｒと受信シリアルデータＳとの位相差を検出して、位相差信号Ｖｃを生成する。８Ｂ／１０Ｂ符号化方式のデータは、同じビット情報（ハイレベルまたはローレベル）が５つ以上続くことがないので、受信シリアルデータＳの位相を検出しやすいという特徴がある。
【００２６】
位相比較器１２１から出力された位相差信号Ｖｃは、ループフィルタ１２３で、高周波成分が除かれて、電圧制御発振器１２４へ出力される。電圧制御発振器１２４は、この位相差信号Ｖｃに応じて、再生クロックＣｒと受信シリアルデータＳとの位相差を解消する様に発振周波数を調整する。図４に再生クロックＣｒと受信シリアルデータＳの具体例を示す。再生クロックＣｒは、立ち上がりのタイミングが、受信シリアルデータＳの立ち上がりのタイミングと一致する様に制御されている。
【００２７】
この再生クロックＣｒは、ＰＬＬ回路１９０の分周器１９１で分周され、分周器１９２で分周された内部クロックＣｉ／ｎと、位相比較器１９３で位相が比較される。図５に、分周器１９１で分周された再生クロックＣｒ／ｍの具体例を示し、図６に、分周器１９２で分周された内部クロックＣｉ／ｎの具体例を示す。再生クロックＣｒ／ｍは、１／４に分周され、再生クロックＣｒの１／４の周波数となっている。同様に内部クロックＣｉ／ｎは、１／４に分周され、再生クロックＣｒの１／４の周波数となっている。
【００２８】
位相比較器１９３からは、再生クロックＣｒ／ｍと内部クロックＣｉ／ｎの間の位相差信号Ｖｃが出力される。図７に、再生クロックＣｒ／ｍと内部クロックＣｉ／ｎと、両者から生成された位相差信号Ｖｃ（位相差制御電圧）の具体例を示す。この位相差信号Ｖｃは、再生クロックＣｒ／ｍが内部クロックＣｉ／ｎよりも先行している場合、再生クロックＣｒ／ｍの立ち上がりで基準レベルから立ち上がり、内部クロックＣｉ／ｎの立ち上がりで基準レベルへ立ち下がる。逆に、内部クロックＣｉ／ｎが再生クロックＣｒ／ｍよりも先行している場合、内部クロックＣｉ／ｎの立ち上がりで基準レベルから立ち下がり、再生クロックＣｒ／ｍの立ち上がりで基準レベルへ立ち上がる。
【００２９】
この位相差信号Ｖｃは、ループフィルタ１９４で、高周波成分が除かれて、電圧制御発振器１９５へ出力される。よく知られている様に、電圧制御発振器１９５は、この位相差信号Ｖｃに応じて、再生クロックＣｒ／ｍと内部クロックＣｉ／ｎとの位相差を解消する様に発振周波数を調整する。
【００３０】
以上の様にして、回路内部のクロックが、受信シリアルデータＳのクロックに常に同期することとなる。従って、図８で、仮に通信基板３が故障した場合、通信基板４では受信クロックが再生されなくなりＰＬＬ回路のロックが外れるので通信基板３で異常が起きたことを検知できる。また、通信基板４の基準クロックで下流の通信は正常に保たれる。
【００３１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態にかかるシリアル通信回路を備えた通信基板を複数接続してなるシステムを示す図である。
【図２】図１のシステムで用いられている本発明の実施形態にかかるシリアル通信回路のブロック図である。
【図３】図２のシリアル通信回路で用いられているクロック／データリカバリ回路およびＰＬＬ回路の回路構成を示すブロック図である。
【図４】図２の通信回路で用いられているクロック／データリカバリ回路およびＰＬＬ回路における再生クロックと受信シリアルデータの具体例を示す図である。
【図５】図２の通信回路で用いられているＰＬＬ回路に入力される分周された再生クロックの具体例を示す図である。
【図６】図２の通信回路で用いられているＰＬＬ回路から出力する分周された内部クロックの具体例を示す図である。
【図７】図５および図６で示されている再生クロックと内部クロックと、両者から生成された位相差信号（位相差制御電圧）の具体例を示す図である。
【図８】本発明の実施形態による通信回路の利点を説明する図である。
【図９】シリアル通信回路が複数接続されてなる従来のシステムを示すブロック図である。
【図１０】図９のシリアル通信回路の一例を示すブロック図である。
【符号の説明】
【００３３】
１２０・・・データリカバリ回路、１２１・・・位相比較器、１２３・・・ループフィルタ、１２４・・・電圧制御発振器、１９０・・・ＰＬＬ回路、１９１・・・分周器、１９１、１９２・・・分周器、１９３・・・位相比較器、１９４・・・ループフィルタ、１９５・・・電圧制御発振器、３０１・・・クロック分配基板、３１１〜３１３・・・通信基板、３２１・・・データリカバリ回路、３２２・・・パラレル変換回路、３２３・・・デコーダ、３２４・・・クロック乗せ替え回路、３２５・・・内部データ処理回路、３２５，３２６・・・内部データ処理回路、３２７・・・エンコーダ、３２８・・・シリアル変換回路、３２８・・・パラレル変換回路、３２９・・・ＰＬＬ回路。
【図１】
2007036366.tif 000003
【図２】
2007036366.tif 000004
【図３】
2007036366.tif 000005
【図４】
2007036366.tif 000006
【図５】
2007036366.tif 000007
【図６】
2007036366.tif 000008
【図７】
2007036366.tif 000009
【図８】
2007036366.tif 000010
【図９】
2007036366.tif 000011
【図１０】
2007036366.tif 000012