(57)【要約】【課題】  半導体装置の製造方法に関し、製造工程を大幅に増加することなく、埋込酸化膜に起因する圧縮応力の影響を低減するとともに、ライナーＳｉＮ膜に起因するキャリアのトラップを解消する。【解決手段】  半導体基板１表面上に研磨のストッパ層２を形成したのち、ストッパ層２を介して半導体基板１に素子分離用トレンチ３を形成し、次いで、少なくともトレンチ３の内表面を覆うようにＳｉＮ膜或いはＳｉＯＮ膜からなる窒化系ライナー膜４を堆積したのち、プラズマ照射によってトレンチ３内に堆積した窒化系ライナー膜４中の窒素を減少させ、次いで、酸化膜７を堆積させてトレンチ３を埋め込んだのち、ストッパ層２上に堆積した前記酸化膜７を研磨により除去する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
半導体基板表面上に研磨のストッパ層を形成する工程、前記ストッパ層を介して半導体基板に素子分離用トレンチを形成する工程、少なくとも前記トレンチの内表面を覆うようにＳｉＮ膜或いはＳｉＯＮ膜からなる窒化系ライナー膜を堆積する工程、プラズマ照射によって前記トレンチ内に堆積した窒化系ライナー膜中の窒素を減少させたのち、酸化膜を堆積させてトレンチを埋め込む工程、及び、前記ストッパ層上に堆積した前記酸化膜を研磨により除去する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
上記プラズマ照射工程が、Ｏ2 、Ｎ2 Ｏ、Ｈｅ、Ａｒ、ＣＯ2 、或いは、Ｈ2 いずれかまたはこれらの組合せのガスのプラズマを照射する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記酸化膜の堆積工程において、プラズマ気相化学成長法を用いたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
上記プラズマ気相化学成長法が、高密度プラズマ気相化学成長法であることを特徴とする請求項３半導体装置の製造方法。
【請求項５】
上記プラズマ照射工程を、プラズマ気相化学成長装置内において行うことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にシャロートレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造のトレンチ側壁に与える圧縮応力を低減するとともにトラップを低減するための構成に特徴のある半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置における素子分離方法の１つとして、半導体基板表面にトレンチを形成し、トレンチ内に絶縁物や多結晶シリコンを埋め込むトレンチアイソレーション技術が知られており、この方法は、従来、深い素子分離領域を必要とするバイポーラトランジスタＬＳＩに用いられていた。  
【０００３】
近年、トレンチアイソレーションのＭＯＳトランジスタＬＳＩの適用が進んでいるが、ＭＯＳトランジスタＬＳＩでは、バイポーラトランジスタＬＳＩほど深い素子分離は必要としないため、深さ０．１〜１．０μｍ程度の比較的浅い溝で素子分離を行うことができる。
【０００４】
この構造はシャロートレンチアイソレーション（ＳＴＩ）と呼ばれており、ここで、図１０乃至図１２を参照して、ＳＴＩの形成工程を説明する。
図１０参照  
まず、シリコン基板５１の表面に熱酸化により、厚さが、例えば、１０ｎｍのバッファ酸化膜５２を形成したのち、ＣＶＤ（化学気相成長）法を用いて、厚さが、例えば、１００〜１５０ｎｍのストッパとなるＳｉＮ膜５３を形成する。
【０００５】
次いで、ＳｉＮ膜５３上にレジストパターン５４を形成し、レジストパターン５４をマスクとして反応性イオンエッチング（ＲＩＥ）を施すことによって、深さが０．３μｍ程度のトレンチ５５を形成する。
なお、この時、レジストパターン５４直下のシリコン基板の領域は素子形成領域となる。
【０００６】
次いで、レジストパターン５４を除去したのち、熱酸化を施すことによってトレンチ５５内に露出したシリコン基板５１の表面に、厚さが、例えば、１０ｎｍのライナー酸化膜５６を形成する。
【０００７】
次いで、例えば、高密度プラズマ（ＨＤＰ）ＣＶＤ法により、ＳｉＯ2 膜５７を全面に堆積させてトレンチ５５を完全に埋め込んだのち、例えば、窒素雰囲気中で９００℃〜１１００℃でアニール処理を行うことによって堆積させたＳｉＯ2 膜５７を緻密化する。
【０００８】
次いで、ＳｉＮ膜５３をストッパとして、化学機械研磨（ＣＭＰ）またはリアクティブイオンエッチングによるエッチバックを施すことによって、不要なＳｉＯ2 膜５７を除去し、ＳｉＮ膜５３によって画定されるトレンチ５５内にのみ、ＳｉＯ2 膜５７を残存させる。
【０００９】
図１１参照  
次いで、熱燐酸を用いてＳｉＮ膜５３をエッチング除去したのち、希フッ酸を用いて、シリコン基板５１表面上のバッファ酸化膜５２を除去する。
この時、トレンチ５５を埋め込むＳｉＯ2 膜５７もエッチングされる。
【００１０】
次いで、シリコン基板５１の露出表面を熱酸化し、表面に犠牲ＳｉＯ2 膜５８を形成したのち、犠牲ＳｉＯ2 膜５８を介してシリコン基板５１の表面層に所望導電型の不純物をイオン注入し、活性化してシリコン基板５１に所望導電型のウエル領域５９を形成し、次いで、希フッ酸を用いて犠牲ＳｉＯ2 膜５８は除去する。
この犠牲ＳｉＯ2 膜５８の除去工程において、ＳｉＯ2 膜５７の露出部が再びエッチングされ、ディボット６０が形成される。
【００１１】
次いで、露出したシリコン基板５１の表面を熱酸化し、所望厚さのＳｉＯ2 膜からなるゲート絶縁膜６１を形成したのち、全面に多結晶シリコン膜６２を堆積する。
【００１２】
図１２参照  
次いで、多結晶シリコン膜６２をパターニングすることによってゲート電極６３を形成したのち、ゲート電極６３をマスクとしてウエル領域５９と逆導電型の不純物をイオン注入し、活性化することによってエクステンション領域６４を形成し、次いで、ゲート電極６３の側壁にサイドウォール６５を形成したのち、このサイドウォール６５をマスクとして再度ウエル領域５９と逆導電型の不純物をイオン注入し、活性化して高濃度のソース・ドレイン領域６６を形成する。
【００１３】
次いで、全面に層間絶縁膜６７を堆積させたのち、ソース・ドレイン領域６６に達するコンタクトホールを形成し、次いで、このコンタクトホールをバリヤメタルを介してＷ等で埋め込んでプラグ６８を形成することによって、ＭＯＳＦＥＴの基本構成が完成する。
【００１４】
このようなＳＴＩの素子分離は微細化に適しているが、図１１の下段図に示すように、素子分離領域を構成するＳｉＯ2 膜５７の肩部がエッチングされて、ゲート電極６３より下側にディボット６０が形成されると、チャネル幅方向において、シリコン基板５１の素子形成領域肩部が上面のみならず側面からもゲート電極６３で囲まれる。
【００１５】
このような形状になると、素子形成領域の肩部は、ゲート電極に電圧を印加すると平坦部より電界集中を受け、より低い閾値電圧を有する寄生トランジスタを形成することになり、この寄生トランジスタはＩ−Ｖ特性にハンプ特性を発生させる原因となる。
【００１６】
また、コンタクトホールの形成工程において、マスクの位置ずれによりコンタクトホールが素子分離領域にかかった場合、ＳｉＯ2 膜５７にディボット６０が形成されていると、コンタクトホールが活性領域表面より深くまで形成されて、プラグ６８とソース・ドレイン領域６６下のウエル領域５９との間の距離が近くなり、トンネルなどでリーク電流が発生する可能性が生じる。
これらのリークにより飽和電流の減少の悪化を発生させる場合がある。
【００１７】
さらに、トレンチ５５内に埋め込んだＳｉＯ2 膜５７の緻密化のための熱処理を行うと、ＳｉＯ2 とＳｉとの熱膨張率の差により、ＳｉＯ2 膜５７で囲まれた素子形成領域は圧縮ストレスを受けることになる。
【００１８】
圧縮ストレスが印加されると、シリコン基板５１の活性領域における電子の移動度が大きく低下するため、飽和ドレイン電流が低下し、特に、微細化にともないゲート幅が小さくなるにしたがって、埋め込み酸化膜起因も含めた圧縮応力が特にＮＭＯＳの飽和ドレイン電流の劣化に与える影響がますます深刻になっている。
【００１９】
また、トレンチ内面上のライナー酸化膜５６を介して、埋め込み酸化膜中の水分或いは後工程での高温での酸化処理により、トレンチ側面が再酸化される場合があるが、酸化が発生すると、酸化により体積が膨張しトレンチ側壁に圧縮の応力がさらにはたらき飽和ドレイン電流を劣化させることになる。
【００２０】
そこで、ハンプ特性やリークを防止するために、トレンチ内面上にライナー酸化膜を介してライナーＳｉＮ膜を形成することが提案されている（例えば、特許文献１参照）。
【００２１】
ＳｉＮ膜はＳｉに対して引張応力として作用するために、ライナーＳｉＮ膜を形成することによってＳｉＯ2 膜の圧縮応力と相殺し、トレンチ５５の側壁部に作用する応力が軽減されて飽和ドレイン電流が劣化が抑制されることになる。
なお、ライナー窒化膜を設けた場合、再酸化が抑制されて圧縮応力の増大が抑制されることになるので、この点からも飽和ドレイン電流の劣化が抑制されると考えられる。
【００２２】
また、素子分離領域の肩部においては、ゲート電極６３は、ゲート絶縁膜６１より厚いライナーＳｉＮ膜／ライナー酸化膜の積層構造を介することになるため、電界集中が緩和されて寄生トランジスタの発生が抑制されることになる。
【００２３】
さらに、一般に、ゲート幅Ｗを狭くしていくとしきい値Ｖthが次第に減少する逆狭チャネル効果が現れるが、ライナーＳｉＮ膜を設けた場合に逆狭チャネル効果が見られないのでこの事情を図１３を参照して説明する。
【００２４】
図１３参照  
図１３は、Ｖthのチャネル幅Ｗ依存性の説明図であり、ゲート幅Ｗを狭くしていくとしきい値Ｖthが次第に減少する逆狭チャネル効果が見られる。
しかし、ライナーＳｉＮ膜を設けた場合にはＶthはほぼ一定であり、逆狭チャネル効果は見られないことが分かる。
これは、ライナーＳｉＮ膜を設けることによって、上述の寄生トランジスタの発生が抑制され、寄生トランジスタの寄与が小さいためと考えられる。
【００２５】
しかし、このように、ライナーＳｉＮ膜を設けた場合に、窒化膜は電子等の電荷をトラップしやすいため、ライナーＳｉＮ膜とゲート電極とが重なる素子形成領域の肩部においては、チャネルを流れるキャリアがライナーＳｉＮ膜に接近するため、ホットキャリア効果によって電子がライナーＳｉＮ膜にトラップされてしまい、Ｖthがシフトするという問題が発生する。
【００２６】
そこで、このような問題を解決するために、トレンチ内に埋め込んだＳｉＯ2 膜の上部を除去して、露出したライナーＳｉＮ膜を熱酸化することにより酸化膜に変換して、キャリアのトラップによるＶthのシフトを抑制することが提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００３−２７３２０６号公報
【特許文献２】特開２００４−３１１４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上記特許文献２の場合には、Ｖthのシフトは抑制されるものの、埋込酸化膜の除去工程、及び、熱酸化工程が必要になるとともに、さらに、埋込酸化膜の除去部をさらに酸化膜で埋め込む工程が必要になり、製造工程が増加し、スループットの低下及び製造コストの上昇とをもたらすという問題がある。
【００２８】
したがって、本発明は、製造工程を大幅に増加することなく、埋込酸化膜に起因する圧縮応力の影響を低減するとともに、ライナーＳｉＮ膜に起因するキャリアのトラップを解消することを目的とする。
【課題を解決するための手段】
【００２９】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、半導体装置の製造方法において、半導体基板１表面上に研磨のストッパ層２を形成する工程、前記ストッパ層２を介して半導体基板１に素子分離用トレンチ３を形成する工程、少なくとも前記トレンチ３の内表面を覆うようにＳｉＮ膜或いはＳｉＯＮ膜からなる窒化系ライナー膜４を堆積する工程、プラズマ照射によって前記トレンチ３内に堆積した窒化系ライナー膜４中の窒素を減少させたのち、酸化膜７を堆積させてトレンチ３を埋め込む工程、及び、前記ストッパ層２上に堆積した前記酸化膜７を研磨により除去する工程を備えたことを特徴とする。
【００３０】
このように、トレンチ３内を酸化膜７で埋め込む前に、プラズマ処理により窒化系ライナー膜４中の窒素濃度を減少させることによって、チャージトラップの元になるサイトを減少させホットキャリアによる劣化を抑制することができる。
【００３１】
窒化系ライナー膜４中の窒素濃度の減少により、極端な場合に窒素が検出されなくなった場合にも、飽和ドレイン電流の劣化が抑制されており、この結果は、窒素濃度が低下してもプラズマ処理ライナー膜６はバリア性に優れた高質の酸化膜７に変換されているため圧縮応力相殺の機能は損なわれていないと考えられる。
【００３２】
また、窒素濃度が低下してもプラズマ処理ライナー膜６は存在しているため、素子形成領域の肩部においてはプラズマ処理ライナー膜６を介してゲート電極が設けられるため寄生トランジスタの発生が抑制される。
【００３３】
この場合のプラズマ照射による窒化系ライナー膜４中の窒素の減少は、窒化系ライナー膜４中の窒素を膜中のＳｉに対する原子比で３０％以下にすることが望ましく、それによって、チャージトラップによるホットキャリアの捕獲に起因する劣化を生ずることなく、圧縮応力を低減することができる。
【００３４】
また、プラズマ照射工程に使用するガス種としては、Ｏ2 、Ｎ2 Ｏ、Ｈｅ、Ａｒ、ＣＯ2 、或いは、Ｈ2 いずれかまたはこれらの組合せのガスが望ましく、非酸化性プラズマの場合には、プラズマ照射後に酸化処理を行えば良い。
【００３５】
また、酸化膜７の堆積工程においては、緻密な埋込酸化膜７を形成するためには、プラズマ気相化学成長法を用いることが望ましく、ＴＥＯＳ−Ｏ3 によるプラズマＣＶＤ法でも良いが、特に、ＳｉＨ4 −Ｏ2 を用いた高密度プラズマ気相化学成長法（ＨＤＰ−ＣＶＤ法）が望ましい。
【００３６】
また、プラズマ照射工程を、プラズマ気相化学成長装置内において行うことが望ましく、それによって、プラズマ処理後の基板を大気中に晒すことなく、連続して酸化膜７の堆積を行うことができるので、品質の向上とスループットの向上が可能になる。
【００３７】
なお、プラズマ照射工程の後に酸化処理を行う場合には、プラズマ気相化学成長装置内においてプラズマ照射工程の後に連続してプラズマ酸化処理を行うことが望ましい。
【発明の効果】
【００３８】
本発明では、圧縮応力低減のための窒化系ライナー膜を成膜後に窒化系ライナー膜中の窒素を低減させているので、チャージトラップに起因するＶth変動を発生させることなく圧縮応力の低減が可能になり、それによって、ハンプ効果や逆狭チャンネル効果の発生を抑制することができる。
【発明を実施するための最良の形態】
【００３９】
本発明は、半導体基板表面上に研磨のストッパ層を形成したのち、ストッパ層を介して半導体基板に素子分離用トレンチを形成し、次いで、トレンチの内表面を覆うようにＳｉＮ膜或いはＳｉＯＮ膜からなる窒化系ライナー膜を堆積させたのち、プラズマ照射によって、好適にはプラズマＣＶＤ装置内、特に、ＨＤＰ−ＣＶＤ装置内においてＯ2 、Ｎ2 Ｏ、Ｈｅ、Ａｒ、ＣＯ2 、或いは、Ｈ2 いずれかまたはこれらの組合せのガスによるプラズマを照射して、トレンチ内に堆積した窒化系ライナー膜中の窒素を膜中のＳｉに対する原子比で３０％以下に減少させ、次いで、酸化膜を堆積させてトレンチを埋め込んだのち、ストッパ層上に堆積した酸化膜を研磨、特に、化学機械研磨（ＣＭＰ）により除去するものである。
【実施例１】
【００４０】
ここで、図２乃至図４を参照して、本発明の実施例１のＭＯＳＦＥＴの製造工程を説明する。
図２参照  
まず、ｐ型シリコン基板１１の表面を例えば基板温度８００℃でウェット酸化して厚さが、例えば、５ｎｍのバッファ酸化膜１２を形成し、続いて、例えば、基板温度７７５℃で原料として例えばジクロルシランとアンモニアを用いたＣＶＤ法により、厚さが、例えば、１１０ｎｍのＳｉＮ膜からなるストッパ層１３を形成する。
【００４１】
次いで、ストッパ層１３上に素子分離領域形成領域に対応する開口部１５を有するレジストパターン１４を形成し、このレジストパターン１４をマスクとして反応性イオンエッチングを行うことによってＳＴＩ用のトレンチ１６を形成する。
【００４２】
この場合、レジストパターン１４で画定される領域が素子形成領域となり、例えば、１μｍ×１μｍのサイズとする。
また、近年の半導体装置の高集積化に伴い、半導体素子間も高密度化しており、ここでは、トレンチ１６の幅を例えば１４０ｎｍとし、深さを３５０ｎｍとする。
【００４３】
次いで、レジストパターン１４を除去したの、ドライ酸化によりトレンチ１６内に露出したｐ型シリコン基板１１の表面に厚さが、例えば、３ｎｍのライナー酸化膜１７を形成する。
【００４４】
次いで、ソースガスとしてジクロルシランとアンモニアを用いたＣＶＤ法によって、全面に厚さが３〜２０ｎｍ、例えば、６ｎｍのライナーＳｉＮ膜１８を形成する。
このライナーＳｉＮ膜１８は、後述する埋込酸化膜の緻密化のための高温酸化雰囲気中における熱処理におけるトレンチ側壁の再酸化を抑制するために用いられる。
【００４５】
埋め込み後にトレンチ側壁が再酸化されると、酸化膜形成時に界面の酸化膜領域がＳｉと反応して膨張し、トレンチ界面に圧縮応力をおよぼし、特性の劣化を引き起こすことになるが、再酸化を抑制することによって特性の劣化を防ぐことになる。
【００４６】
次いで、ＨＤＰ−ＣＶＤ装置（内容量：５７０００ｃｃ）内において、例えば、Ｏ2 を１６０ｓｃｃｍ、Ｈｅを５００ｓｃｃｍを流し、セラミックドームの外周にコイル状に導入した１３．５６ＭＨz の高周波ＲＦ電力を成膜時よりも高い４５００Ｗ供給し、４５０℃の基板温度で９０秒プラズマ照射を行う。
このプラズマ照射によって、ライナーＳｉＮ膜中のＮは減少し、置換酸化膜１９に変換される。
【００４７】
図３参照  
引き続いて、ＨＤＰ−ＣＶＤ装置内において、例えば、ＳｉＨ4 を１２０ｓｃｃｍ、Ｏ2 を１６０ｓｃｃｍ、Ｈｅを５００ｓｃｃｍ流し、セラミックドームの外周にコイル状に導入した１３．５６ＭＨz の高周波ＲＦ電力を３０００Ｗ、静電チャックに４００ｋＨｚの高周波ＲＦ電力を２０００Ｗ供給し、トレンチ１６内を完全に埋め込むように厚さが、例えば、４５０ｎｍのプラズマ酸化膜２０を堆積させる。
【００４８】
次いで、化学機械研磨によりストッパ層１３上に堆積したプラズマ酸化膜２０及び置換酸化膜１９を除去し、トレンチ１６内に埋込酸化膜２１を形成する。
この時、ストッパ層１３の一部も研磨して良い。
【００４９】
次いで、例えば、非酸化性雰囲気中で１０００℃でアニール処理を行い、埋込酸化膜２１を緻密化して耐フッ酸性を高め、後述するエッチング工程におけるディボットの発生をできるだけ抑制する。
【００５０】
以降は、従来のＭＯＳＦＥＴの製造工程と同様に、熱燐酸を用い、ＳｉＮ膜からなるストッパ層１３を除去したのち、露出したバッファ酸化膜１２をフッ酸によりエッチング除去する。
【００５１】
図４参照  
次いで、露出したシリコン基板の表面にスルー酸化膜２２を形成したのち、スルー酸化膜２２を介してＢをイオン注入することによってｐ型ウエル領域２３を形成し、次いで、スルー酸化膜２２を除去したのち、露出したｐ型ウエル領域２３の表面に熱酸化により厚さが、例えば、３ｎｍのゲート酸化膜２４を形成したのち、全面に多結晶シリコン膜を形成し、次いで、パターニングすることによってゲート電極２５を形成する。
【００５２】
次いで、ゲート電極２５をマスクとしてＡｓイオンを注入することによってｎ型エクステンション領域２６を形成したのち、全面にＳｉＯ2 膜を堆積し、反応性イオンエッチングにより異方性エッチングを行うことによってサイドウォール２７を形成する。
【００５３】
次いで、サイドウォール２７をマスクとして再びＡｓイオンを注入することによって、ｎ+ 型ソース・ドレイン領域２８を形成する。
【００５４】
次いで、全面にＣｏ膜を堆積させたのち、熱処理を行うことによってｎ+ 型ソース・ドレイン領域２８及びゲート電極２５の表面にＣｏシリサイド膜２９，３０を形成し、未反応のＣｏ膜をウォッシュアウトしたのち、二次熱処理を行うことによってＣｏシリサイド膜２９，３０を低抵抗相のＣｏシリサイドに変換する。
【００５５】
次いで、全面にＳｉＮ膜からなるエッチングストッパー層３１、及び、プラズマＴＥＯＳ−ＮＳＧ膜からなる層間絶縁膜３２を順次形成したのち、層間絶縁膜３２の表面を平坦化し、次いで、ｎ+ 型ソース・ドレイン領域２８に達するコンタクトホールを形成する。  
【００５６】
次いで、例えば、ＴｉＮからなるグルー層３３を堆積した後、例えば、Ｗ層３４をＣＶＤ法により堆積してコンタクトホール内を完全に埋め込み、次いで、層間絶縁膜３２上の不要な金属層をＣＭＰで除去してプラグ３５を形成することによってＭＯＳＦＥＴの基本構成が完成する。
以降は、必要に応じて多層配線構造を形成することによってＭＯＳ型ＬＳＩが完成する。
【００５７】
次に、図５乃至図９を参照して、本発明の特徴点である、ライナーＳｉＮ膜のプラズマ処理の作用効果を説明する。
図５参照  
図５は、ライナーＳｉＮ膜中の窒素濃度減少の処理条件依存性の説明図であり、厚さが６ｎｍのＳｉＮ膜に対して各種の条件でプラズマ照射を行った場合のライナーＳｉＮ膜中の窒素濃度をＸＰＳ法によって測定した結果を示したものである。
【００５８】
ここでは、プラズマガスとして、Ｏ2 ＋ＨｅとＨｅの２種類を用い、１３．５６ＭＨz の高周波ＲＦ電力を２５００Ｗ、４５００Ｗ、５５００Ｗとし、照射時間を９０秒に固定してプラズマ処理を行った。
なお、この場合のＯ2 ＋Ｈｅの場合には、Ｏ2 とＨｅの流量を２５０ｓｃｃｍ及び５００ｓｃｃｍとし、Ｈｅ単独の場合には５００ｓｃｃｍとした。
【００５９】
図から明らかなように、ライナーＳｉＮ膜中のＮの比率は、成長直後においては約４０％であるのに対して、プラズマ照射によって大幅にＮが減少していることがわかる。
またＲＦ電力が高いほどＮ濃度減少の効果は高く、ガス種としてはＨｅ単独の場合に比較してＯ2 を添加した方が減少の効果が高いことがわかる。
なお、Ｈｅ単独の場合の膜中のＯ2 比率は、プラズマ照射後に大気中に取り出した場合に、大気中のＯ2 或いはＨ2 Ｏの付着或いは、それらに起因する酸化によるものである。
【００６０】
因に、Ｏ2 を添加した系では、ＲＦパワーを４５００Ｗ以上にするとＮ濃度はほぼゼロレベルまで低減できることがわかった。
また処理時間にも感度あり、処理時間を延ばせば膜中の窒素濃度を低減できるが、先に述べたようにパワー・ガス種・処理時間の組み合わせにより、窒素濃度の低減は可能となることがわかり、より好適には、Ｎ濃度はほぼゼロレベルまで低減することが望ましい。
【００６１】
但し、ＳＴＩ構造でのトレンチ内面に敷いたライナーの窒化膜に対しては、プラズマ照射の効果が底面と側壁では異なることが考えられるので、実際のＳＴＩ構造のウェハを用いて、プラズマ照射条件を振ってライナー窒化膜の存在をＴＥＭ、ＥＥＬＳを用いて調査した。
一例としてＨｅ；２５０Ｓｃｃｍ、Ｏ2 ；５００ｓｃｃｍ、高周波電力出力を４５００Ｗ，５５００Ｗに対してそれぞれ９０秒の処理をおこなった後に、高密度プラズマによる埋込酸化膜を成長して比較をおこなった。
【００６２】
図６参照  
図６は、ＲＦパワーを４５００Ｗとした場合の素子形成領域のＴＥＭ像（模写図）であり、Ｓｉ素子形成領域４１の側面に薄いライナーＳｉＯ2 膜４２を介して１〜２ｎｍのライナーＳｉＮ膜４３の像が確認される。
この場合、ライナーＳｉＮ膜４３のプラズマ処理前の膜厚は６ｎｍ程度であるのでかなりの減少が見られるが、これはプラズマエッチングにより減膜したのはなく、ライナーＳｉＮ膜４３からＮが脱離して酸化膜に置換されたためである。
【００６３】
図７参照  
図７は、ＲＦパワーを５５００Ｗとした場合の素子形成領域のＴＥＭ像（模写図）であり、Ｓｉ素子形成領域４１の側面にライナーＳｉＮ膜４３の像は全く見られない。
この場合には、ライナーＳｉＮ膜４３が全て酸化膜置換されたものと考えられる。
【００６４】
図８参照  
図８は、ＲＦパワーを４５００Ｗとした場合のストッパ層除去及びその後の酸化膜エッチング後のＴＥＭ像（模写図）であり、図６の場合と同様にＳｉ素子形成領域４１の側面にライナーＳｉＮ膜４３の像が見えるが、トレンチの底部においてライナーＳｉＮ膜４３は確認されなかった。
これは、プラズマ照射の効果が平坦部よりも側壁部で活性種の照射が減少するためと考えられる。
【００６５】
次いで、それぞれのサンプルについてライナーＳｉＮ膜が存在する箇所についてＥＥＬＳ法を用いて、窒素の元素ＭＡＰで対応をとると４５００ＷのサンプルではＴＥＭ像で確認された箇所に一致して窒素の反応が観察されるのに対して、５５００Ｗのサンプルでは窒素の反応はバックグラウンドレベルでしか観察されず、５５００Ｗのサンプルではライナー部にＳｉＮ膜としては存在していないことが確認できた。
【００６６】
図９参照
図９は、実施例１で作成したＭＯＳＦＥＴの逆狭チャネル効果の説明図であり、従来のライナーＳｉＮ膜を設けたＭＯＳＦＥＴと同様に、逆狭チャネル効果は殆ど見られなかった。
【００６７】
このように、本発明の実施例１においては、ライナーＳｉＮ膜を設けたのち、プラズマ照射により窒素を低減しているので、チャージトラップによるホットキャリアに対する特性を改善とＶth変動の抑制とを両立することができる。
【００６８】
以上、本発明の実施例を説明してきたが、本発明は実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、実施例においてはｎチャネル型ＭＯＳＦＥＴを例に説明しているが、ｐチャネル型ＭＯＳＦＥＴにも当然適用れるものである。
【００６９】
また、上記の実施例においては、ライナーＳｉＮ膜の堆積工程において、ソースガスとしてジクロルシランとアンモニアを用いているが、ビスターシャルブチルアミノシラン
（ＢＴＢＡＳ）とアンモニアを用いても良いものである。
【００７０】
また、上記の実施例においては、ライナー膜をＳｉＮ膜で構成しているが、純粋なＳｉＮ膜である必要はなく、ＳｉＯＮ膜をライナー膜として用いても良いものである。
【００７１】
また、上記の実施例においては、埋込酸化膜をＨＤＰ−ＣＶＤ法により堆積しているが、ＴＥＯＳ−Ｏ2 を用いた通常のプラズマＣＶＤ法を用いても良いものである。
【００７２】
また、上記の実施例においては、窒素低減のためのプラズマ処理をＯ2 ＋Ｈｅプラズマを用いて行っているが、このようなプラズマに限られるものではなく、Ｈｅ単独でも良いし、Ａｒ、Ｎ2 Ｏ、ＣＯ2 、或いは、Ｈ2 を単独で、或いは他のガス種と混合して用いても良いものである。
【００７３】
例えば、ＨＤＰ−ＣＶＤ装置として平行平板型の装置を用いた場合、成膜時の酸化ガス種はシャワーヘッド内でのＳｉＨ4 との反応を抑制するためには反応性の低いＮ2 Ｏ或いはＣＯ2 を用いることになるので、プラズマ処理もＮ2 Ｏ或いはＣＯ2 を用いることにより、必要とするガス種の増加を抑制することができる。
【００７４】
なお、Ｈｅ、Ａｒ、或いは、Ｈ2 等の非酸化性プラズマを用いてプラズマ処理する場合には、Ｎは低減するものの、ライナー膜がＳｉの還元されるので、プラズマ処理後に酸化処理を行う必要があり、特に、同じ、ＣＶＤ装置内において連続的にプラズマ酸化することが望ましい。
また、Ｈ2 を用いた場合には、プラズマエッチング作用で多少減膜するので、減膜分を見込んでライナー窒化膜を成膜する必要がある。
【００７５】
また、上記の実施例においては、プラズマ照射と埋込酸化膜の堆積を同じプラズマＣＶＤ装置内において連続して行っているが、必ずしも同じ装置内で行う必要はなく、例えば、ゲートバルブを介してプラズマＣＶＤ装置に接続されたプラズマ処理装置を用いて行っても良いものである。
【００７６】
また、上記の実施例においては、層間絶縁膜をＴＥＯＳプラズマ酸化膜で構成しているが、ＰＳＧ、ＢＰＳＧ、或いは、高密度プラズマ酸化膜等の他の酸化膜を用いても良いものである。
【００７７】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  半導体基板１表面上に研磨のストッパ層２を形成する工程、前記ストッパ層２を介して半導体基板１に素子分離用トレンチ３を形成する工程、少なくとも前記トレンチ３の内表面を覆うようにＳｉＮ膜或いはＳｉＯＮ膜からなる窒化系ライナー膜４を堆積する工程、プラズマ照射によって前記トレンチ３内に堆積した窒化系ライナー膜中の窒素を減少させたのち、酸化膜７を堆積させてトレンチ３を埋め込む工程、及び、前記ストッパ層２上に堆積した前記酸化膜７を研磨により除去する工程を備えたことを特徴とする半導体装置の製造方法。
（付記２）  上記プラズマ照射により、上記窒化系ライナー膜４中の窒素を膜中のＳｉに対する原子比で３０％以下にしたことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）  上記プラズマ照射工程が、Ｏ2 、Ｎ2 Ｏ、Ｈｅ、Ａｒ、ＣＯ2 、或いは、Ｈ2 いずれかまたはこれらの組合せのガスのプラズマ５を照射する工程であることを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４）  上記酸化膜７の堆積工程において、プラズマ気相化学成長法を用いたことを特徴とする付記１乃至３のいずれか１に記載の半導体装置の製造方法。
（付記５）  上記プラズマ気相化学成長法が、高密度プラズマ気相化学成長法であることを特徴とする付記４半導体装置の製造方法。
（付記６）  上記プラズマ照射工程を、プラズマ気相化学成長装置内において行うことを特徴とする付記４または５に記載の半導体装置の製造方法。
（付記７）  上記プラズマ照射工程の後に、プラズマ酸化処理を行うことを特徴とする付記６記載の半導体装置の製造方法。
【産業上の利用可能性】
【００７８】
本発明の活用例としては、ＭＯＳ型集積回路装置が典型的なものであるが、バイポーラ型集積回路装置にも適用されるものである。
【図面の簡単な説明】
【００７９】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＭＯＳＦＥＴの途中までの製造工程の説明図である。
【図３】本発明の実施例１のＭＯＳＦＥＴの図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１のＭＯＳＦＥＴの図３以降の製造工程の説明図である。
【図５】ライナーＳｉＮ膜中の窒素濃度減少の処理条件依存性の説明図である。
【図６】ＲＦパワーを４５００Ｗとした場合の素子形成領域のＴＥＭ像（模写図）である。
【図７】ＲＦパワーを５５００Ｗとした場合の素子形成領域のＴＥＭ像（模写図）である。
【図８】ＲＦパワーを４５００Ｗとした場合のストッパ層除去及びその後の酸化膜エッチング後のＴＥＭ像（模写図）である。
【図９】実施例１で作成したＭＯＳＦＥＴの逆狭チャネル効果の説明図である。
【図１０】従来のＳＴＩ構造の途中までの形成工程の説明図である。
【図１１】従来のＳＴＩ構造の図１０以降の途中までの形成工程の説明図である。
【図１２】従来のＳＴＩ構造の図１１以降の形成工程の説明図である。
【図１３】Ｖthのチャネル幅Ｗ依存性の説明図である。
【００８０】
１  半導体基板
２  ストッパ層
３  トレンチ
４  窒化系ライナー膜
５  プラズマ
６  プラズマ処理ライナー膜
７  酸化膜
１１  ｐ型シリコン基板
１２  バッファ酸化膜
１３  ストッパ層
１４  レジストパターン
１５  開口部
１６  トレンチ
１７  ライナー酸化膜
１８  ライナーＳｉＮ膜
１９  置換酸化膜
２０  プラズマ酸化膜
２１  埋込酸化膜
２２  スルー酸化膜
２３  ｐ型ウエル領域
２４  ゲート酸化膜
２５  ゲート電極
２６  ｎ型エクステンション領域
２７  サイドウォール
２８  ｎ+ 型ソース・ドレイン領域
２９  Ｃｏシリサイド膜
３０  Ｃｏシリサイド膜
３１  エッチングストッパー層
３２  層間絶縁膜
３３  グルー層
３４  Ｗ層
３５  プラグ
４１  Ｓｉ素子形成領域
４２  ライナーＳｉＯ2 膜
４３  ライナーＳｉＮ膜
４４  バッファ酸化膜
４５  ストッパ層
４６  埋込酸化膜
４７  ディボット
５１  シリコン基板
５２  バッファ酸化膜
５３  ＳｉＮ膜
５４  レジストパターン
５５  トレンチ
５６  ライナー酸化膜
５７  ＳｉＯ2 膜
５８  犠牲ＳｉＯ2 膜
５９  ウエル領域
６０  ディボット
６１  ゲート絶縁膜
６２  多結晶シリコン膜
６３  ゲート電極
６４  エクステンション領域
６５  サイドウォール
６６  ソース・ドレイン領域
６７  層間絶縁膜
６８  プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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