(57)【要約】【課題】短チャネル効果を防止すると共に、移動度の向上および接合リーク電流の低減が可能な電界効果型トランジスタを提供する。【解決手段】本発明の電界効果型トランジスタは、半導体基板１の上に設けられたアンドープ層５、６と、アンドープ層５、６の上にそれぞれ設けられたソース１４、２０およびドレイン１５、２１と、アンドープ層５、６の上にそれぞれ設けられたゲート絶縁膜７、８と、ゲート絶縁膜７、８の上にそれぞれ設けられたゲート電極９、１０と、ゲート電極９、１０の側面上にそれぞれ設けられたサイドウォール絶縁膜１９、１３とを備える。【選択図】図１
2007013025.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記第１導電型の半導体層の上に設けられたアンドープ半導体層と、
前記アンドープ半導体層の上に、互いに離間して設けられた第２導電型の半導体層からなるソースおよびドレインと、
前記アンドープ半導体層のうち前記ソースと前記ドレインとの間に位置する領域の上に、前記ソースおよび前記ドレインとは離間して設けられた第１の絶縁膜と、
前記第１の絶縁膜の上に設けられたゲート電極と、
前記ゲート電極と前記ソースおよび前記ドレインとの間に介在する第２の絶縁膜とを備える電界効果型トランジスタ。
【請求項２】
前記アンドープ半導体層には、１０10ｃｍ-3以上１０17ｃｍ-3以下の不純物が含まれる、請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記第１の絶縁膜は、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＮ、ＴｉＯ2、Ｌａ2Ｏ3、ＳｉＯＮ、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3およびＴａ2Ｏ5のうちのいずれか１つ、またはこれらの積層構造を含む、請求項１に記載の電界効果型トランジスタ。
【請求項４】
前記第２導電型の半導体層は結晶成長法によって形成された、請求項１に記載の電界効果型トランジスタ。
【請求項５】
前記第１導電型の半導体層、前記アンドープ半導体層および前記第２導電型の半導体層のうち少なくともいずれか１つが、Ｓｉ1-x-yＧｅxＣy（０≦ｘ≦１、０≦ｙ≦１）からなる、請求項１に記載の電界効果型トランジスタ。
【請求項６】
第１導電型の半導体層の上に、アンドープ半導体層を結晶成長する工程と、
前記アンドープ半導体層の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部の上にゲート電極を形成する工程と、
前記ゲート電極の側壁上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜と前記ゲート電極とをマスクとして、前記第１の絶縁膜のうち露出する部分を除去する工程と、
前記アンドープ半導体層の上に、ゲート電極および前記第２の絶縁層を挟んで互いに離間する、第２導電型の半導体層からなるソースおよびドレインを結晶成長する工程とを備える電界効果型トランジスタの製造方法。
【請求項７】
第１導電型の半導体層の上に、アンドープ半導体層を結晶成長する工程と、
前記アンドープ半導体層の上に第２導電型の半導体層を結晶成長する工程と、
前記第２導電型の半導体層の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および前記第２導電型の半導体層を貫通する溝を形成して前記第２導電型の半導体層を２つに分離することにより、前記第２導電型の半導体層からなるソースおよびドレインを形成する工程と、
前記溝の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記第１の絶縁膜を除去する工程とを備える、電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域の不純物濃度を低減し、ソース、ドレイン接合容量と接合リーク電流を低減したＭＩＳ型電界効果型トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、集積回路の高性能化は電界効果型トランジスタの微細化によって実現されている。特に、ゲート長を短縮化することで、素子面積を減少し、電流駆動力や動作速度が向上してきている。ゲート長を短縮するときに起こる最大の課題は短チャネル効果であり、これを防ぐためには、ソース・ドレイン領域の接合深さを浅くすることが必須である。
【０００３】
図１２は、従来において、最も一般的なＭＯＳ型電界効果型トランジスタの構造を示す断面図である。図１２に示すように、従来のＳｉを用いた電界効果型トランジスタでは、半導体基板２０１中に、イオン注入法を用いて、ウェル２０２、ソース領域２０３、ドレイン領域２０４およびＬＤＤ（Lightly  Doped  Drain）領域２０５、２０６が形成されている。そして、半導体基板２０１の上には、ゲート酸化膜２０７を挟んでポリシリコンからなるゲート電極２０８が形成され、ゲート電極２０８の上にはシリサイドからなるゲート電極２０９が形成されている。ソース領域２０３およびドレイン領域２０４の上には、シリサイドソース電極２１２とシリサイドドレイン電極２１３とが形成されている。また、ゲート電極２０８の側面上には、ゲート側壁絶縁膜２１０、２１１が形成されている。
【０００４】
図１２に示すようなＭＯＳ型電界効果型トランジスタを作製するときは、短チャネル効果を防ぐために、ソース領域２０３およびドレイン領域２０４をできるだけ浅く形成すると共に、ポケット構造（もしくはヘロー構造）と呼ばれる、ウェル不純物と同種のイオンをＬＤＤ領域の下部に注入する技術が用いられている。この技術により、チャネル部分の不純物濃度を高くすることができるため、ゲート長が短縮しても短チャネル効果が抑制できる。また、ソース・ドレイン領域の深さを浅くすると抵抗が高くなりスイッチング速度の低下および駆動電流の低下が起こるが、それを防ぐためには、ソース・ドレイン領域の不純物濃度を高くすればよい。
【０００５】
図１３は、図１２に示すＭＯＳ型電界効果型トランジスタを改良した従来のＭＯＳ型電界効果型トランジスタの構造を示す断面図である。図１３に示す構造では、エピタキシャル成長法により、ソース２１４およびドレイン２１５が形成されている。このソース２１４およびドレイン２１５は、半導体基板２０１の上に、選択的にＳｉ等からなる半導体層を形成した後、イオン注入法を行うことにより形成される。ソース２１４およびドレイン２１５を形成するときのイオン注入によって、不純物が半導体基板２０１中にも注入されるため、半導体基板２０１内には、ソース領域２０３およびドレイン領域２０４が形成される。図１３に示すトランジスタは、イオン注入法によって、ソース・ドレイン領域の接合深さを浅く、かつ不純物濃度を高くすることには限界があることから提案された改良法のひとつである。
【０００６】
図１４は、図１３に示すＭＯＳ型電界効果型トランジスタを改良した従来のＭＯＳ型電界効果型トランジスタの構造を示す断面図である（詳細な構成については、特許文献１参照）。図１４に示すソース２１４およびドレイン２１５は、不純物ドーピングをしながら選択エピタキシャル成長されることにより形成されている。このソース２１４およびドレイン２１５をエピタキシャル成長により形成した後に、アニールを施すことにより、半導体基板２０１に不純物を拡散させて、浅いソース領域２０３およびドレイン領域２０４が形成される。図１４に示すトランジスタも、イオン注入法によって、ソース・ドレイン領域の接合深さを浅く、かつ不純物濃度を高くすることには限界があることから提案された改良法のひとつである。図１４に示すトランジスタでは、図１３に示すトランジスタよりもさらにソース・ドレイン領域の接合を浅く形成できる。
【特許文献１】特開平１−１８６６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の構成では、チャネル表面の不純物濃度が高いため、不純物散乱によってキャリアの移動度が劣化するという不具合があった。また、不純物濃度の高いウェルと不純物濃度の高いソース・ドレイン領域とが大きな接合容量を生み、動作速度を落とすことや、接合リーク電流が増大するという不具合もあった。
【０００８】
また、ゲート絶縁膜にＳｉＯ2よりも誘電率が高い材料（一般にＨｉｇｈ−Ｋ材料と呼ばれる）を用いた場合にも、半導体とゲート絶縁膜との界面におけるキャリア散乱が増加し、キャリアの移動度が劣化するという不具合があった。
【０００９】
本発明は、前記従来の課題を解決するもので、短チャネル効果を防止すると共に、移動度の向上、接合リーク電流の低減を可能とするＭＩＳ型電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態の電界効果型トランジスタは、第１導電型の半導体層と、前記第１導電型の半導体層の上に設けられたアンドープ半導体層と、前記アンドープ半導体層の上に、互いに離間して設けられた第２導電型の半導体層からなるソースおよびドレインと、前記アンドープ半導体層のうち前記ソースと前記ドレインとの間に位置する領域の上に、前記ソースおよび前記ドレインとは離間して設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられたゲート電極と、前記ゲート電極と前記ソースおよび前記ドレインとの間に介在する絶縁膜とを備える。
【００１１】
本発明の一形態の電界効果型トランジスタでは、アンドープ層の上にソース・ドレインが配置しているため、アンドープ層内において、チャネル領域となる部分より深い部分へソース・ドレインが広がりにくい。これにより、ソース・ドレインの接合を浅くすることができる。したがって、基板奧へのキャリアの回り込みを抑制することができるため、短チャネル効果を起こりにくくすることができる。
【００１２】
また、不純物濃度の低いアンドープ半導体層がチャネル領域となるため、不純物の錯乱による移動度の低下が起こりにくくなる。したがって、高い移動度を得ることができ、駆動電流を向上させることができる。
【００１３】
また、アンドープ層の上にソース・ドレインが配置しているため、ソース・ドレインの不純物濃度を高くしても接合容量を小さいものとすることができる。そのため、ゲート容量およびソース・ドレイン容量を小さくすることができ、遮断周波数を向上させることができる。これにより、高速動作が可能となる。また、接合リーク電流の低減も可能となる。
【００１４】
前記アンドープ半導体層には、１０10ｃｍ-3以上１０17ｃｍ-3以下の不純物が含まれていることが好ましい。
【００１５】
前記第１の絶縁膜は、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＮ、ＴｉＯ2、Ｌａ2Ｏ3、ＳｉＯＮ、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3およびＴａ2Ｏ5のうちのいずれか１つ、またはこれらの積層構造を含むことが好ましい。
【００１６】
前記第２導電型の半導体層は結晶成長法によって形成されていてもよい。
【００１７】
前記第１導電型の半導体層、前記アンドープ半導体層および前記第２導電型の半導体層のうち少なくともいずれか１つが、Ｓｉ1-x-yＧｅxＣy（０≦ｘ≦１、０≦ｙ≦１）からなっていてもよい。
【００１８】
本発明の一形態の電界効果型トランジスタの製造方法は、第１導電型の半導体層の上に、アンドープ半導体層を結晶成長する工程と、前記アンドープ半導体層の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の一部の上にゲート電極を形成する工程と、前記ゲート電極の側壁上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜と前記ゲート電極とをマスクとして、前記第１の絶縁膜のうち露出する部分を除去する工程と、前記アンドープ半導体層の上に、ゲート電極および前記第２の絶縁層を挟んで互いに離間する、第２導電型の半導体層からなるソースおよびドレインを結晶成長する工程とを備える。
【００１９】
本発明の一形態の製造方法によると、アンドープ層の上にソース・ドレインを形成するため、アンドープ層内において、チャネル領域となる部分より深い部分へソース・ドレインが広がりにくい。これにより、ソース・ドレインの接合を浅くすることができる。したがって、基板奧へのキャリアの回り込みを抑制することができるため、短チャネル効果を起こりにくくすることができる。
【００２０】
また、不純物濃度の低いアンドープ半導体層をチャネル領域とすることができるため、不純物の錯乱による移動度の低下が起こりにくくなる。したがって、高い移動度を得ることができ、駆動電流を向上させることができる。
【００２１】
また、アンドープ層の上にソース・ドレインを形成するため、ソース・ドレインの不純物濃度を高くしても接合容量を小さいものとすることができる。そのため、ゲート容量およびソース・ドレイン容量を小さくすることができ、遮断周波数を向上させることができる。これにより、高速動作が可能となる。また、接合リーク電流を低減することも可能となる。
【００２２】
第１導電型の半導体層の上に、アンドープ半導体層を結晶成長する工程と、前記アンドープ半導体層の上に第２導電型の半導体層を結晶成長する工程と、前記第２導電型の半導体層の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜および前記第２導電型の半導体層を貫通する溝を形成して前記第２導電型の半導体層を２つに分離することにより、前記第２導電型の半導体層からなるソースおよびドレインを形成する工程と、前記溝の表面を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記第１の絶縁膜を除去する工程とを備えていてもよい。
【発明の効果】
【００２３】
本発明の電界効果型トランジスタでは、短チャネル効果を防止することができると共に、移動度の向上および接合リーク電流の低減およびソース、ゲート、ドレイン各端子と基板との接合容量低減が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態における電界効果型トランジスタの構造を示す断面図である。図１に示すように、本実施形態の半導体基板１には、ｐ型電界効果型トランジスタ４０とｎ型電界効果型トランジスタ４１とが、素子分離領域２によって互いに分離された状態で形成されている。半導体基板１のうちｐ型電界効果型トランジスタ４０が形成される領域には、ｎウェル３が形成され、ｎ型電界効果型トランジスタ４１が形成される領域には、ｐウェル４が形成されている。
【００２６】
ｎウェル３およびｐウェル４の上には、たとえばＳｉ半導体からなるアンドープ層５、６がそれぞれ設けられている。本明細書中において、アンドープ層５、６とは、不純物をドープせずにエピタキシャル成長を行うことにより形成した層のことを意味している。ただし、アンドープ層５、６には、１０10ｃｍ-3以上１０17ｃｍ-3以下といった低い濃度の不純物が含まれていてもよい。
【００２７】
アンドープ層５、６の上には、たとえば酸化膜よりなるゲート絶縁膜７、８と、たとえばポリシリコンからなるゲート電極９、１０とがそれぞれ形成されている。さらに、アンドープ層５のうちゲート電極９の両側方に位置する部分の上には、たとえばｐ導電型Ｓｉ半導体からなるソース領域２０およびドレイン領域２１が形成されている。同様に、アンドープ層６のうちゲート電極１０の両側方に位置する部分の上には、たとえばｎ導電型Ｓｉ半導体からなるソース領域１４およびドレイン領域１５が形成されている。
【００２８】
ゲート電極９、１０の側面上には、たとえばＳｉＮ膜からなるサイドウォール絶縁膜１３、１９が形成されている。そして、ソース領域２０およびドレイン領域２１の上には、シリサイドからなるソース電極２２およびドレイン電極２３が形成されている。同様に、ソース１４およびドレイン１５の上には、シリサイドからなるソース電極１６およびドレイン電極１７が形成されている。
【００２９】
かかる構成によれば、アンドープ層５、６がチャネル領域となる。チャネル領域の不純物濃度は低いので、不純物の散乱による移動度の低下が起こりにくくなる。したがって、高い移動度を得ることができ、駆動電流を向上させることができる。
【００３０】
また、ソース２０、１４およびドレイン２１、１５をそれぞれアンドープ層５、６の上に設けているため、アンドープ層５、６内において、チャネル領域となる部分より深い部分へソース２０、１４およびドレイン２１、１５が広がりにくい。したがって、ソース２０、１４およびドレイン２１、１５の深さを浅くすることができるため、短チャネル効果を起こりにくいものとすることができる。
【００３１】
また、ソース２０、１４およびドレイン２１、１５がアンドープ層５、６の上に形成されているため、ｎウェル３、ｐウェル４、ソース２０、１４およびドレイン２１、１５の不純物濃度を高くしても、接合容量を小さいものとすることができる。そのため、ゲート容量およびソース・ドレイン容量を小さくすることができ、遮断周波数を向上させることができる。これにより、高速動作が可能となる。また、接合リーク電流を低減することもできる。
【００３２】
なお、本実施形態において、半導体基板１、アンドープ層５、６、ソース２０、１４およびドレイン２１、１５としてＳｉ半導体からなる半導体層を用いたが、Ｓｉ1-x-yＧｅxＣy（０≦ｘ≦１、０≦ｙ≦１）のような組成を持つ半導体材料を用いてもよい。たとえば、歪みＳｉＧｅ半導体、歪みＳｉ半導体、Ｇｅ半導体または歪みＧｅ半導体などをチャネル層に用いると、Ｓｉ半導体よりも高い移動度を得ることができる。
【００３３】
ソース２０、１４およびドレイン２１、１５の材料は、チャネルの材料にあわせて選択可能であり、たとえば、ソース２０、１４およびドレイン２１、１５にＳｉ半導体を用い、チャネルにＳｉＧｅ半導体を用いるといったように、ソースにチャネルよりもバンドギャップの広い材料を選択すると、ソースからチャネルへのキャリアの拡散がヘテロ界面で発生するバレンスバンドの差によって加速されて高速化を図れる。また、ドレインにチャネルよりもバンドギャップの広い材料を用いると、オフリーク電流を低減できる。図２は、第１の実施形態において、変形例の半導体装置の構造を示す断面図である。図２に示すように、この変形例では、Ｓｉ半導体からなるｎウェル３１と、チャネルとなるアンドープ歪みＳｉＧｅ半導体層３２と、Ｓｉ半導体からなるソース領域３３およびドレイン領域３４とが形成されている。
【００３４】
また、各種特性を向上するために、チャネルを多層の半導体から構成してもよい。図３は、第１の実施形態において、変形例の半導体装置の構造を示す断面図である。図３に示すように、この変形例では、アンドープ歪みＳｉＧｅ半導体層３２の上に、アンドープＳｉ層３５を設け、ヘテロ界面に埋め込みチャネルを形成している。この構造では、埋め込みチャネルを形成することで、ゲート絶縁膜界面での移動度の劣化を防ぐことができる。
【００３５】
また、ゲート電極９、１０としては、ポリシリコンに限らず、金属、シリサイド、ＳｉＧｅ、ポリＳｉＧｅを使用してもよい。これらの材料を適宜使用することで、チャネル濃度を濃くせずに、閾値電圧の値を制御することが可能である。
【００３６】
ゲート絶縁膜７、８としては、ＳｉＯ2膜の代わりに、Ｈｉｇｈ−Ｋ材料などの絶縁体を使用してもよい。具体的には、ＺｒＯ2、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＳｉＮ、ＴｉＯ2、Ｌａ2Ｏ3、ＳｉＯＮ、Ａｌ2Ｏ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3、Ｎｄ2Ｏ3およびＴａ2Ｏ5のうちのいずれか１つ、またはこれらの積層構造をゲート絶縁膜７、８として用いることで、ゲートリーク電流の低減や、単位容量増加による電流駆動力の増加が実現できる。
【００３７】
また、閾値電圧の制御と短チャネル効果の防止として、ｎウェル３およびｐウェル４の濃度をたとえば１×１０18ｃｍ-3以上に設定することができる。通常、ウェル濃度を濃くすると、接合容量やリーク電流の問題が発生しやすいが、本実施形態では、アンドープ層５をウェル３、４とゲート絶縁膜７との間に介在させているので、そのような問題がおこりにくい。
【００３８】
（第２の実施形態）
図４は、本発明の第２の実施形態における電界効果型トランジスタの構造を示す断面図である。図４では、ウェル領域３１の上にアンドープＳｉ層３２ａだけでなくウェル電極３６が設けられている。これ以外の構成は図２に示す構成と同様であるので詳細な説明を省略する。このウェル電極３６にバイアスを印加することによって、チャネルに不純物をドーピングしていなくても、所望の閾値電圧を得ることができる。また、短チャネル効果を防止することもできる。
【００３９】
（第３の実施形態）
本実施形態では、第１の実施形態で説明した電界効果型トランジスタを製造する方法について説明する。図５（ａ）〜図９（ｂ）は、本発明の第３の実施形態における電界効果型トランジスタの製造方法を示す断面図である。図５（ａ）〜図９（ｂ）において、図１に示す部材と同じ部材には、同一の符号を付している。
【００４０】
本実施形態の製造方法では、まず、図５（ａ）に示す工程で、シリコンからなる半導体基板１の一部に素子分離領域２を形成した後、図５（ｂ）に示す工程で、イオン注入を行うことにより、半導体基板１のうち素子分離領域２によって囲まれる領域に、ｎ型不純物を含むｎウェル３およびｐ型不純物を含むｐウェル４をそれぞれ形成する。
【００４１】
次に、図５（ｃ）に示す工程で、ｎウェル３およびｐウェル４の上に、たとえばＳｉＧｅ半導体からなるアンドープ層５、６をエピタキシャル成長し、図６（ａ）に示す工程で、アンドープ層５、６の上に、ゲート絶縁膜となる絶縁膜７ａ、８ａを形成する。
【００４２】
次に、図６（ｂ）に示す工程で、絶縁膜７ａ、８ａの上に、たとえばポリシリコンからなるゲート電極９、１０を形成する。その後、図６（ｃ）に示す工程で、絶縁膜７ａ、８ａの上全体に、たとえばＳｉＮからなる絶縁膜１１を形成する。その後、ｐ型トランジスタを形成する領域（ｎウェル３が形成される領域）４０ａをレジスト１２で被覆し、ｎ型トランジスタを形成する領域（ｐウェル４が形成される領域）４１ａを露出させる。
【００４３】
次に、図７（ａ）に示す工程で、異方性エッチングを行うことにより、絶縁膜１１のうちゲート電極１０の側壁上に位置する部分のみを残し、サイドウォール絶縁膜１３を形成する。その後、絶縁膜８ａのうち露出している部分を除去してゲート絶縁膜８を除去する。
【００４４】
次に、図７（ｂ）に示す工程で、レジスト１２を除去する。その後、エピタキシャル成長法により、アンドープ層６の上に、たとえばＰをドープしたｎ導電型のＳｉからなるソース１４とドレイン１５を選択的に形成する。このとき、ｐ型トランジスタを形成する領域４０ａは絶縁膜１１に覆われているため、ｎ型トランジスタを形成する領域４１ａにおいてのみ結晶成長が進行する。
【００４５】
次に、図８（ａ）に示す工程で、ｎ型トランジスタを形成する領域４１ａをレジスト２５で被膜して、ｐ型トランジスタを形成する領域４０ａを露出させる。その状態で、異方性エッチングを行うことにより、絶縁膜１１のうちゲート電極９の側壁上に位置する部分のみを残し、サイドウォール絶縁膜１９を形成する。その後、絶縁膜７ａのうち露出している部分を除去して、ゲート絶縁膜７を形成する。
【００４６】
次に、図８（ｂ）に示す工程で、レジスト２５を除去する。その後、基板の上全体を絶縁膜２７で被覆する。その後、絶縁膜２７のうちｎチャネルトランジスタを形成する領域４１ａをレジスト２６で覆い、絶縁膜２７のうちｐチャネルトランジスタを形成する領域４０ａを露出させる。
【００４７】
次に、図９（ａ）に示す工程でエッチングを行うことにより、ｐチャネルトランジスタを形成する領域４０ａに位置する絶縁膜２７を除去する。その後、レジスト２６を除去する。その後、エピタキシャル成長法により、アンドープ層５の上に、たとえばＢをドープしたｐ導電型のＳｉからなるソース領域２０とドレイン領域２１を選択的に形成する。このとき右側のｎ型トランジスタを形成する領域４１ａは絶縁膜２７に覆われているため、左側のｐ型トランジスタを形成する領域４０ａにおいてのみ結晶成長が進行する。
【００４８】
次に、図９（ｂ）に示す工程で、絶縁膜２７を除去した後、シリサイドからなるソース電極１６、２２、ドレイン電極１７、２３およびゲート電極１８、２４を形成する。以上の工程により、ｎ型およびｐ型のトランジスタを作製することができる。
【００４９】
なお、本実施の形態において、nウェルおよびｐウェルをイオン注入法を用いて形成したが、エピタキシャル成長法を用いて形成してもよい。
【００５０】
（第４の実施形態）
図１０（ａ）〜図１１（ｂ）は、本発明の第４の実施形態に係る電界効果型トランジスタの製造方法を示す断面図である。
【００５１】
本実施形態の製造方法では、まず、図１０（ａ）に示す工程で、半導体基板１００の上にたとえばＳｉからなるｎウェル１０１、ＳｉＧｅからなるアンドープ層１０２およびｐ+Ｓｉ層１０３をこの順でエピタキシャル成長する。その後、ｐ+Ｓｉ層１０３の上に、第１の絶縁膜１０４を形成する。
【００５２】
次に、図１０（ｂ）に示す工程で、第１の絶縁膜１０４の上に、開口を有するレジスト１０７を形成する。その後、レジスト１０７をマスクとして、第１の絶縁膜１０４およびｐ+Ｓｉ層１０３に対してエッチングを行うことにより、第１の絶縁膜１０４およびｐ+Ｓｉ層１０３を貫通する溝１１２を形成する。なお、このエッチングにより、ｐ+Ｓｉ層１０３は、溝１１２を隔ててソース１０５とドレイン１０６とに分けられる。
【００５３】
次に、図１０（ｃ）に示す工程で、第１の絶縁膜１０４および溝１１２の表面上全体に、第２の絶縁膜１０８ａを塗布する。その後、図１１（ａ）に示す工程で、第２の絶縁膜１０８ａの上から溝１１２を埋める金属膜（図示せず）を蒸着した後、第２の絶縁膜１０８ａおよび金属膜のうち溝１１２内に位置する部分のみを残し、他の部分を除去する。これにより、溝１１２の表面を覆うゲート絶縁膜１０８と、ゲート絶縁膜１０８の上から溝１１２を埋めるゲート電極１０９とを形成する。
【００５４】
その後、図１１（ｂ）に示す工程で、第１の絶縁膜１０４を除去し、ゲート電極１０９の両側方にソース電極１１０およびドレイン電極１１１を形成する。以上の工程により、本実施形態のＭＩＳ型電界効果型トランジスタが形成される。
【００５５】
なお、本実施形態では、ｎウェル１０１をエピタキシャル成長法を用いて形成したが、イオン注入法を用いて形成してもよい。
【産業上の利用可能性】
【００５６】
本発明にかかる電界効果型トランジスタは、短チャネル効果を防止することができると共に、移動度の向上および接合リーク電流の低減が可能な点で、微細なデザインルールの集積回路用トランジスタとして有用である。またＣＭＯＳ回路用トランジスタとしても、単体用途のトランジスタとしても有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態における電界効果型トランジスタの構造を示す断面図である。
【図２】第１の実施形態において、変形例の半導体装置の構造を示す断面図である。
【図３】第１の実施形態において、変形例の半導体装置の構造を示す断面図である。
【図４】第２の実施形態において、変形例の半導体装置の構造を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第３の実施形態における電界効果型トランジスタの製造方法を示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第３の実施形態における電界効果型トランジスタの製造方法を示す断面図である。
【図７】（ａ）、（ｂ）は、本発明の第３の実施形態における電界効果型トランジスタの製造方法を示す断面図である。
【図８】（ａ）、（ｂ）は、本発明の第３の実施形態における電界効果型トランジスタの製造方法を示す断面図である。
【図９】（ａ）、（ｂ）は、本発明の第３の実施形態における電界効果型トランジスタの製造方法を示す断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１１】（ａ）、（ｂ）は、本発明の第４の実施形態に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１２】従来において、最も一般的なＭＯＳ型電界効果型トランジスタの構造を示す断面図である。
【図１３】図１２に示すＭＯＳ型電界効果型トランジスタを改良した従来のＭＯＳ型電界効果型トランジスタの構造を示す断面図である。
【図１４】図１３に示すＭＯＳ型電界効果型トランジスタを改良した従来のＭＯＳ型電界効果型トランジスタの構造を示す断面図である。
【符号の説明】
【００５８】
１            半導体基板
２            素子分離領域
３            ｎウェル
４            ｐウェル
５、６        アンドープ層
７、８        ゲート絶縁膜
７ａ、８ａ    絶縁膜
９、１０      ゲート電極
１１            絶縁膜
１２            レジスト
１３、１９      サイドウォール絶縁膜
１４            ソース
１５            ドレイン
１６、２２      ソース電極
１７、２３      ドレイン電極
１８、２４      ゲート電極
２０、１４      ソース
２１、１５      ドレイン
２５、２６      レジスト
２７            絶縁膜
３１            ｎウェル
３２            アンドープ歪みＳｉＧｅ層
３２ａ          アンドープＳｉ層
３３            ソース領域
３４            ドレイン領域
３５            アンドープＳｉ層
３６            ウェル電極
１００            半導体基板
１０１            ｎウェル
１０２            アンドープ層
１０３            ｐ+Ｓｉ層
１０４            第１の絶縁膜
１０５            ソース
１０６            ドレイン
１０７            レジスト
１０８            ゲート絶縁膜
１０８ａ          第２の絶縁膜
１０９            ゲート電極
１１０            ソース電極
１１１            ドレイン電極
１１２            溝
【図１】
2007013025.tif 000003
【図２】
2007013025.tif 000004
【図３】
2007013025.tif 000005
【図４】
2007013025.tif 000006
【図５】
2007013025.tif 000007
【図６】
2007013025.tif 000008
【図７】
2007013025.tif 000009
【図８】
2007013025.tif 000010
【図９】
2007013025.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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