(57)【要約】【課題】  スキャンパス法によるディレイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回路を提供する。【解決手段】  ２つの遅延信号の遅い方の第２遅延信号ＣＬＫ２の入力クロックからの遅延時間が調整可能な遅延回路部５１，５２、単安定マルチバイブレータ５３、単安定マルチバイブレータの出力信号が入力に帰還する正帰還ループであって遅延回路部内の入力クロックから第２遅延信号に至る信号遅延経路を経由する場合としない場合の２つを個別に形成する制御と遅延回路部の遅延時間の調整を行う制御回路５５、正帰還ループの発振周波数を測定する発振周波数測定回路６０、及び、入力クロックと２つの遅延信号から入力クロックの１周期内に時間差が第２遅延信号の入力クロックからの遅延時間と同等となる少なくとも２回の立ち上がりまたは立ち下がりエッジを有するパルス信号ＣＬＫ３を生成するパルス生成回路５６を備える。【選択図】        図１８
2007243964.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号に対して少なくとも２つの異なる遅延信号を出力するとともに、前記２つの異なる遅延信号の内の遅い方の第２遅延信号の前記入力クロック信号からの遅延時間が調整可能に構成されている遅延回路部と、
単安定マルチバイブレータと、
前記単安定マルチバイブレータの出力信号が、前記遅延回路部内の前記入力クロック信号から前記第２遅延信号に至る信号遅延経路を経由して、前記単安定マルチバイブレータの入力に帰還する第１の正帰還ループと、前記単安定マルチバイブレータの出力信号が、前記信号遅延経路を経由せずに、前記単安定マルチバイブレータの入力に帰還する第２の正帰還ループを、個別に形成するための信号接続を制御するとともに、前記遅延回路部の遅延時間の調整を行う制御回路と、
前記第１の正帰還ループ及び前記第２の正帰還ループの何れか一方が個別に形成されている状態で、形成されている前記何れか一方の正帰還ループの発振周波数を測定する発振周波数測定回路と、
前記入力クロック信号と前記２つの異なる遅延信号から、前記入力クロック信号の１周期内に少なくとも２回の立ち上がりエッジまたは立ち下がりエッジを有し、前記２回の立ち上がりエッジまたは立ち下がりエッジ間の時間差が前記第２遅延信号の前記入力クロック信号からの遅延時間と同等となるパルス信号を生成するパルス生成回路と、
を備えてなることを特徴とするパルス発生回路。
【請求項２】
前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を縦続接続して形成され、
前記２つの遅延回路が前記２つの異なる遅延信号を各別に出力することを特徴とする請求項１に記載のパルス発生回路。
【請求項３】
前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を並列に備えて形成され、
前記２つの遅延回路が、同じ前記入力クロック信号を入力して、前記２つの異なる遅延信号を各別に出力することを特徴とする請求項１に記載のパルス発生回路。
【請求項４】
前記２つの遅延回路の一方が、遅延時間が固定の固定遅延回路であることを特徴とする請求項２または３に記載のパルス発生回路。
【請求項５】
外部制御信号の入力に応じて前記パルス信号と前記入力クロック信号を択一的に選択して出力する選択回路を備えることを特徴とする請求項１乃至４の何れか１項に記載のパルス発生回路。
【請求項６】
前記２つの異なる遅延信号の内の早い方の第１遅延信号と前記外部制御信号から、前記選択回路が前記パルス信号を選択している期間に同期して出力される第２パルス信号を生成する第２パルス生成回路を備えることを特徴とする請求項５に記載のパルス発生回路。
【請求項７】
スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、
請求項５に記載のパルス発生回路を内蔵し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを特徴とする半導体集積回路。
【請求項８】
スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、
請求項６に記載のパルス発生回路を内蔵し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、
前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを特徴とする半導体集積回路。
【請求項９】
半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、
請求項５に記載のパルス発生回路を使用し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを特徴とする半導体集積回路のテスト方法。
【請求項１０】
半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、
請求項６に記載のパルス発生回路を使用し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、
前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを特徴とする半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンパス法によるディレイテストを実行可能な半導体集積回路、及び、そのテスト方法に関する。
【背景技術】
【０００２】
〈背景技術１〉
高速画像処理等の分野では、ジッタの少ない高精度なクロック信号を用いてデータを高速に転送する要求が強くなってきている。例えば、携帯電話では４００Ｍｂｐｓで画像データを通信するデバイスが要求されている。一方、当該高速データ通信用のクロック信号を発生する回路として、基準クロックを逓倍して高速クロックを発生するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が広く利用されているが、ＰＬＬ回路で発生されるクロック信号には、ジッタ（クロック信号の揺らぎ）が発生するため、当該高速データ通信用のクロック信号のタイミング精度は、ＰＬＬ回路のタイミング精度に依存することになる。
【０００３】
従って、当該高速データ通信におけるタイミング精度を保証するためには、それに用いるＰＬＬ回路のタイミング精度を、例えば、１００ｐｓ或いは５０ｐｓ以下の高精度でテストする必要がある。ＰＬＬ回路のジッタ等のタイミング精度の測定には、高性能のアナログＬＳＩテスタや計測機器等の外付けの測定手段を使用するのが一般的であるが、当該外付けの測定手段では、１００ｐｓ或いは５０ｐｓ以下の高精度でテストするには、測定精度が不十分であった。そこで、下記の特許文献１では、ロジック回路のみの構成で、ＰＬＬ回路のジッタ等を高精度にテスト可能なテスト回路及びテスト方法を提案している。
【０００４】
特許文献１に開示されているテスト回路は、図３４（特許文献１の図８に相当）を参照すれば、遅延時間を可変制御可能な可変遅延回路（Ｂａｓｅ  ＤｅｌａｙとＡｄｊｕｓｔａｂｌｅ  Ｄｅｌａｙで構成されている。）が、テスト回路内部に組み込まれ、ＰＬＬ回路が備えるＶＣＯ（電圧制御発振器）の出力信号を可変遅延回路により１周期遅延させた信号と、ＶＣＯの信号のタイミング差を検出することで、ＶＣＯの出力直後のジッタ計測が可能な回路構成となっている。また、可変遅延回路によりＶＣＯの出力信号を半周期遅延させた信号と、ＶＣＯの信号のタイミング差を検出することで、ＶＣＯの出力信号の立ち上がりから立ち下がりまでの区間、または、立ち下がりから立ち上がりまでの区間のジッタ測定も可能な回路構成となっている。更に、ＶＣＯの出力のデューティ比率も回路構成を変えることなく、ジッタ測定結果の値を基に算出可能となっている。
【０００５】
上記ジッタ計測では、可変遅延回路の遅延時間は、設定値ではなく実測値を使用することで正確な計測が可能となるため、測定の最終段階で、可変遅延回路への入力を、セレクタによりＶＣＯの出力信号から可変遅延回路の出力に切り替えることで、可変遅延回路とセレクタによる負帰還回路を形成し、リング発振動作を実施し、その発振周波数を周波数カウンタにて測定して、その発振周波数から可変遅延回路の遅延時間の実測値を導出している。
【０００６】
〈背景技術２〉
ＬＳＩ（大規模集積回路）のテスト手法の一つとしてスキャンパス法によるディレイテストが知られている。先ず、スキャンパス法の概要を説明する。
【０００７】
スキャンパス法を行うＬＳＩには、ＬＳＩ内の複数のフリップフロップをシフトレジスタ状に連結するテスト回路が挿入されている。以下、この連結されたフリップフロップを「スキャンチェーン」と称す。スキャンパス法によるテストを行う際には、先ず、スキャンチェーンをシフトモードにし、外部端子からスキャンチェーンを介してテストパターンを入力して全てのフリップフロップにデータをセットした後に、被テスト回路を実動作モードで動作させ、その後にスキャンチェーンをシフトモードに戻し、スキャンチェーンを介して被テスト回路の動作結果を読み出すことによって、被テスト回路をテストする。
【０００８】
近年、スキャンパス法によるディレイテスト技術が研究及び開発されている。スキャンパス法によるディレイテストでは、通常のスキャンパス法と同様、１）外部端子からスキャンチェーンを介してテストパターンを入力する、２）被テスト回路を実動作モードで動作させる、３）スキャンチェーンを介して被テスト回路の動作結果を読み出す、という３つの動作でテストが実行される。しかし、被テスト回路を実動作モードで動作させる第２部分のみ通常のスキャンパス法とは異なる。通常のスキャンパス法によるテストでは、外部端子からスキャンチェーンを介してテストパターンを入力して全てのフリップフロップにデータをセットし、そのデータで被テスト回路を動作させるのに対して、ディレイテストでは全てのフリップフロップにデータをセットした後に、被テスト回路を１回動作させ（ラウンチ動作）、その結果としてフリップフロップに格納されるデータを基に、被テスト回路を更にもう１回動作させて、その結果をフリップフロップに格納する（キャプチャー動作）。このラウンチ動作とキャプチャー動作間で信号の伝播が正しく行われたかどうかをテストすることで、信号の伝播が所定の時間以内に終了することをテストするのが、スキャンパス法によるディレイテストである。
【０００９】
スキャンパス法によるディレイテストでは、ラウンチ動作とキャプチャー動作を被テスト回路に実行させるのに必要なのはクロックの入力のみであることが大きな特徴となっている。これは、被テスト回路の全てのフリップフロップがクロックの立ち上がりエッジを基点に動作をし、また全てのフリップフロップが立ち上がりエッジを基点にデータの取り込みをすることに起因している。この特徴により、ディレイテストではラウンチ動作を励起するラウンチクロックとキャプチャー動作を励起するキャプチャークロックのタイミングを正確に生成することが必要条件となる。また、ラウンチクロックとキャプチャークロックさえ正確に生成できれば、所望のディレイテストが可能となることが特徴となる。
【００１０】
ここで、近年のＬＳＩの高速化に伴い、ディレイテストに求められるクロックも高速及び高精度を要求されるようになってきている。しかし、ＬＳＩテスタによるクロック波形発生には、その性能上の壁が存在しており、ＬＳＩテスタから高速で高精度のラウンチ・キャプチャークロックを印加することは困難になりつつあるという課題がある。
【００１１】
この課題に対して、例えば内蔵するＰＬＬのクロックを基準にラウンチ・キャプチャークロックを生成する回路をＬＳＩ自体に持たせることが提唱されている（下記の特許文献２または特許文献３を参照）。
【００１２】
【特許文献１】特開２００３−１２１５０５号公報
【特許文献２】特開２００６−３８７４３号公報
【特許文献３】特開２０００−２６６８１９号公報
【特許文献４】特開２００１−９４４０３号公報
【特許文献５】特開平６−４３２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
〈背景技術１に対する課題〉
上記従来技術では、測定の最終段階において、可変遅延回路をリング発振動作させ、その発振周波数を測定する事で測定結果を得るという工程が存在する。ここで、特許文献１の段落番号“００４２”の記載に「ここで、必ず発振動作を行うようにするため、Ｂａｓｅ‐Ｄｅｌａｙ６とＡｄｊｕｓｔａｂｌｅ‐Ｄｅｌａｙ７を合わせた回路が、奇数段のインバータ回路となるようにしておく」とあることから分かるように、負帰還によるリング発振動作が実施されている。
【００１４】
以下、説明のために、立ち上がりエッジが可変遅延回路（Ｂａｓｅ‐ＤｅｌａｙとＡｄｊｕｓｔａｂｌｅ‐Ｄｅｌａｙを合わせた回路）を通過するのに要する時間をＤｒｅ、立ち下がりエッジが可変遅延回路を通過するのに要する時間をＤｆｅとすると、負帰還によるリング発振動作の発振周期Ｔｎｆは、下記の数１で示すように、上記２つの遅延時間ＤｒｅとＤｆｅの和で与えられる。
【００１５】
（数１）
Ｔｎｆ＝Ｄｒｅ＋Ｄｆｅ
【００１６】
一方、上記従来技術のジッタ計測でパラメータとして必要なのは可変遅延回路の一方の遅延時間（図３４に示す測定回路では、立ち上がりエッジが可変遅延回路を通過するのに要する時間Ｄｒｅ）のみである。ここで、特許文献１の段落番号“００４６”の記載に「Ｂａｓｅ‐Ｄｅｌａｙ６とＡｄｊｕｓｔａｂｌｅ‐Ｄｅｌａｙ７による遅延量は、リングオシレータ周期の１／２となることより」とある。これは、上記２つの遅延時間ＤｒｅとＤｆｅが擬似的に等しい（Ｄｒｅ≒Ｄｆｅ）と仮定して、一方の遅延時間Ｄｒｅが、下記の数２により擬似的に導出していることを意味している。
【００１７】
（数２）
Ｄｒｅ≒（Ｄｒｅ＋Ｄｆｅ）／２＝Ｔｎｆ／２
【００１８】
図３５（特許文献１の図７に相当）を参照して説明すると、実際のジッタの計算では、ＰＬＬ回路が出力するクロック信号の周期ジッタＪは、下記の数３（特許文献１の段落番号“００４６”中の式２に相当）で与えられる。ここで、数３において、Ｄｍａｘは、図３５のＣ点における可変遅延回路の遅延時間であり、Ｄｍｉｎは、図３５のＡ点における可変遅延回路の遅延時間である。
【００１９】
（数３）
Ｊ＝Ｄｍａｘ−Ｄｍｉｎ
【００２０】
従って、２つの遅延時間Ｄｍａｘ，Ｄｍｉｎを測定すれば、ジッタＪを数３より導出できる。ここで、２つの遅延時間Ｄｍａｘ，Ｄｍｉｎを測定するために、可変遅延回路を負帰還回路としてリング発振動作させ、その発振周波数を測定している。以下、具体的に、図３６を参照して説明する。
【００２１】
１）可変遅延回路の設定値を図３６のＡ点の状態に設定して、リング発振動作を開始する。
２）その発振周期を測定し、Ｔｍｉｎとする。
３）計算によりＤｍｉｎを求める（Ｄｍｉｎ＝Ｔｍｉｎ／２）。
４）同様に、可変遅延回路の設定値を図３６のＣ点の状態に設定して、リング発振動作を開始する。
５）その発振周期を測定し、Ｔｍａｘとする。
６）計算によりＤｍａｘを求める（Ｄｍａｘ＝Ｔｍａｘ／２）。
７）数３により、３）と６）で求めたＤｍａｘとＤｍｉｎからジッタＪを求める。
【００２２】
以上の手順で、可変遅延回路の遅延時間を、設定値から実測値への変換を実施している。ところが、２つの遅延時間ＤｒｅとＤｆｅに差がある場合（Ｄｒｅ≠Ｄｆｅ）には、その差の２分の１（｜Ｄｒｅ−Ｄｆｅ｜／２）が、測定誤差としてジッタ計測の測定結果に影響を与える。図３７及び図３８を参照して当該測定誤差について説明する。図３７は、可変遅延回路の遅延時間をそのリング発振動作状態の発振周期から導出するための測定回路の模式図であり、負帰還ループを形成するためのインバータが、可変遅延回路の入力ノードＮ１と出力ノードＮ２の間に挿入されている。図３８は、リング発振動作状態における可変遅延回路の入力ノードＮ１と出力ノードＮ２における発振波形を示す電圧波形図である。図３８において、可変遅延回路の立ち上がりエッジに対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｒｅ、立ち下がりエッジ対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｆｅ、負帰還によるリング発振動作状態の発振周期Ｔｎｆ、可変遅延回路の入力ノードＮ１での発振パルスの高レベル期間Ｔｗｈと低レベル期間Ｔｗｌが、夫々図示されている。これらの各時間については、以下の数４の関係が成立する。
【００２３】
（数４）
Ｔｎｆ＝Ｔｗｈ＋Ｔｗｌ＝Ｄｒｅ＋Ｄｆｅ
【００２４】
ここで、上記従来技術では、２つの遅延時間ＤｒｅとＤｆｅが擬似的に等しい（Ｄｒｅ≒Ｄｆｅ）と仮定して、上記数２の計算式で、擬似的に立ち上がりエッジ伝播遅延時間Ｄｒｅを導出していた。しかし、この計算では、２つの遅延時間ＤｒｅとＤｆｅに差がある場合（Ｄｒｅ≠Ｄｆｅ）には、下記の数５に示す誤差の生じていることが分かる。
【００２５】
（数５）
（Ｄｒｅ＋Ｄｆｅ）／２−Ｄｒｅ＝（Ｄｒｅ−Ｄｆｅ）／２
【００２６】
ここで、図３６に戻って、可変遅延回路のＣ点での立ち上がりエッジ伝搬時間をＤｍａｘｒ、可変遅延回路のＡ点での立ち上がりエッジ伝搬時間をＤｍｉｎｒ、可変遅延回路のＣ点での立ち下がりエッジ伝搬時間をＤｍａｘｆ、可変遅延回路のＡ点での立ち下がりエッジ伝搬時間をＤｍｉｎｆ、可変遅延回路のＣ点での設定時におけるリング発振動作の発振周期をＴｍａｘ（＝Ｄｍａｘｒ＋Ｄｍａｘｆ）、可変遅延回路のＡ点での設定時におけるリング発振動作の発振周期をＴｍｉｎ（＝Ｄｍｉｎｒ＋Ｄｍｉｎｆ）、上記従来技術で計測される誤差を含むジッタをＪ１、及び、本来測定すべき実際のジッタをＪ０と、夫々定義すると、Ｊ１とＪ０は、下記の数６と数７で表される。
【００２７】
（数６）
Ｊ１＝（Ｔｍａｘ／２）−（Ｔｍｉｎ／２）
＝（Ｄｍａｘｒ＋Ｄｍａｘｆ）／２−（Ｄｍｉｎｒ＋Ｄｍｉｎｆ）／２
（数７）
Ｊ０＝Ｄｍａｘｒ‐Ｄｍｉｎｒ
【００２８】
従って、両ジッタの差で求まる誤差Δは、下記の数８で与えられる。
【００２９】
（数８）
Δ＝Ｊ１−Ｊ０
＝（Ｄｍａｘｒ＋Ｄｍａｘｆ）／２−（Ｄｍｉｎｒ＋Ｄｍｉｎｆ）／２
−（Ｄｍａｘｒ‐Ｄｍｉｎｒ）
＝（Ｄｍａｘｆ−Ｄｍａｘｒ）／２−（Ｄｍｉｎｆ−Ｄｍｉｎｒ）／２
【００３０】
この結果、可変遅延回路のＣ点での立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差｜Ｄｍａｘｒ−Ｄｍａｘｆ｜と可変遅延回路のＡ点での立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差｜Ｄｍｉｎｒ−Ｄｍｉｎｆ｜に依存した誤差が生じることが分かる。
【００３１】
これらの伝搬時間の差は、通常に設計された可変遅延回路の場合には、数１０ｐｓ〜数１００ｐｓ程度の値であり、遅延時間の設定値の違いによって差が生じないように工夫して設計すれば、当該伝搬時間の差は測定に影響を与えないレベルであった。しかし、近年の通信デバイスに使用されるＰＬＬ回路のジッタの保証範囲は数１０ｐｓの保証を求められる程に小さくなっている。つまり、昨今の状況の変化により、従来は無視できたレベルの上記誤差が無視できなくなってきており、上記誤差の問題が大きくなってきている。
【００３２】
ところで、可変遅延回路の立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差が問題となる背景には、これらの遅延時間を求めるに当たり、負帰還によるリング発振動作を行い、その発振周期が、立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の合計で求まる点に帰着する。
【００３３】
そこで、上記従来技術において、負帰還によるリング発振動作が使用され、正帰還によるリング発振動作が使用されない理由について説明する。
【００３４】
負帰還によるリング発振動作は、可変遅延回路を含む負帰還ループでの発振動作であることから、例えば、可変遅延回路の入力ノードの信号レベル（高レベルまたは低レベルで、２値論理レベル１，０に対応する）が負帰還ループを一巡して同じ入力ノードに信号レベルが反転して戻ってくるため、入力ノードの信号レベルが安定せずに自発的に発振動作を開始する。これに対し、正帰還によるリング発振動作は、可変遅延回路を含む正帰還ループでの発振動作であることから、例えば、可変遅延回路の入力ノードの信号レベルが帰還ループを一巡して同じ入力ノードに同じ信号レベルで戻ってくるため、信号レベルが高レベルまたは低レベルの何れか一方に安定するため、当該安定状態においては自発的に発振動作を開始しないという第１の問題があり、更に、一旦発振動作を開始しても、直ぐに、上記何れかの安定状態に達して発振が停止するという第２の問題がある。従って、リング発振動作には、通常負帰還ループが使用される。
【００３５】
次に、正帰還によるリング発振動作における上記２つの問題について、図３９と図４０を参照して説明する。図３９は、可変遅延回路の遅延時間をそのリング発振動作状態の発振周期から導出するための測定回路の模式図であり、正帰還ループを形成するため、可変遅延回路の入力ノードＮ１に出力ノードＮ２が直接接続されている。図４０は、正帰還によるリング発振動作状態における可変遅延回路の入力ノードＮ１と出力ノードＮ２における発振波形を示す電圧波形図である。
【００３６】
つまり、図３９の可変遅延回路の入力ノードＮ１における信号レベルと出力ノードＮ２における信号レベルが正帰還であることから一致している。入力ノードＮ１（出力ノードＮ２）の信号レベルが発振せずに停止していると、その停止状態は安定的に継続し、その安定状態から自発的に発振を開始することはない。
【００３７】
ここで、何らかの外的擾乱を加えて、例えば、入力ノードＮ１に可変遅延回路の遅延時間より短いパルス幅のパルス信号を強制的に入力した場合を想定する。その入力されたパルス信号は、出力ノードＮ２へ伝播して入力ノードＮ１に正帰還して、更に、出力ノードＮ２へ伝播することで、一旦は、正帰還による発振動作を開始する。ここで、可変遅延回路の立ち上がりエッジに対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｒｅと、立ち下がりエッジ対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｆｅが等しくない場合（Ｄｒｅ≠Ｄｆｅ）には、当初入力されたパルス信号のパルス幅が、正帰還ループを一巡する毎に、２つの遅延時間ＤｒｅとＤｆｅの差｜Ｄｒｅ−Ｄｆｅ｜だけ短く或いは長くなり、最終的にパルス幅は０となるか、可変遅延回路の遅延時間より長くなってパルスが消滅して、リング発振動作が停止する。従って、正帰還によるリング発振動作が安定的に継続するためには、立ち上がりエッジと立ち下がりエッジ対する２つの遅延時間を正確に等しくする必要があり、遅延回路だけの正帰還ループではリング発振動作は、理論上は可能でも実際上は不可能である。
【００３８】
〈背景技術２に対する課題〉
特許文献２に開示された従来技術では、ラウンチ・キャプチャークロックの生成にＬＳＩに内蔵されるＰＬＬ回路のクロックを利用している。具体的には、クロック生成回路によりＰＬＬ回路の高速なクロックから２発のクロックのみを取り出してきて、夫々ラウンチクロック・キャプチャークロックとして供給する回路が提案されている。しかし、ラウンチ・キャプチャークロック生成にＰＬＬ回路を利用していることで、以下の３つの問題が惹起される。
【００３９】
１）第１に、ＰＬＬ回路がロックするまで待たないとテストが開始できないという問題がある。ＰＬＬの出力が所定の周波数で安定した状態になることを、「ＰＬＬ回路がロックする」という。通常、ＰＬＬ回路は動作開始から数１００ｐｓ〜数ｍｓ程度の間ロックしていない状態が存在する。これはＰＬＬ回路の動作原理上避けられない待ち時間である。これをディレイテストに利用する場合にもＰＬＬ回路がロックするまでディレイテストの開始を待つ必要がある。
【００４０】
２）第２に、ＰＬＬ回路のロック状態を維持するために、全てのディレイテスト完了までクロックを停止することができないという問題がある。ＰＬＬ回路はリファレンスクロックを基準に、その整数倍のクロックを生成するという動作を行う。そのため、ＰＬＬ回路をロック状態で維持するためには、リファレンスクロックを入力し続けることが必要である。ＰＬＬ回路をディレイテストに利用する場合にも同じであり、テストの開始から終了までリファレンスクロックを入力し続ける必要がある。しかし、例えば複数のテストパターンを実行する場合等に、パターンとパターンの間にはリファレンスクロックを印加できないタイミングが発生する。その結果、ＰＬＬ回路はロック状態を維持できなくなり、上述の第１の問題により、再度ロック状態となるまでの待ち時間が必要となる。
【００４１】
３）第３に、ＰＬＬ回路のクロックのクロックエッジを基に、ラウンチ・キャプチャークロックのタイミングを生成するため、ＰＬＬ回路のクロック周期の整数倍の設定しかできないという問題がある。ＰＬＬ回路のクロックに基づいて生成されたラウンチ・キャプチャークロックよりディレイテストを実施すると、タイミングを決めるのはＰＬＬ回路の出力するクロックのエッジのみなので、ラウンチクロックとキャプチャークロック間のタイミングは、ＰＬＬ回路の出力クロック周期の整数倍の値にしか設定できない。例えば、３ｎｓ、３．５ｎｓ、４ｎｓの３つのタイミング条件でディレイテストを実行しようとすると、ＰＬＬ回路は２ＧＨｚでクロックを発生可能であることが必要となる。また、ディレイテスト用パルス発生回路自体も局所的にではあるが、２ＧＨｚでの動作保証をする必要がある。
【００４２】
そこで、特許文献２に開示された従来技術の問題点を回避するために、ＰＬＬ回路のクロックを利用せず、例えば、特許文献３に開示されているように、キャプチャークロックを、可変遅延回路を用いて発生することが考えられる。この回路では、ＰＬＬ回路のクロックを利用していないので、上述の特許文献２で問題となった３つの問題は発生しないが、以下の第４及び第５の問題が生じる。
【００４３】
４）第４に、可変遅延回路の遅延時間を求めることができないという問題がある。特許文献３の明細書の段落番号“００４１”に「同期回路１の動作時間を、バッファ１段あたりの遅延時間を単位として求めることができる」と記載されている。この記載は、そのまま「バッファ１段あたりの遅延時間が既知でない場合に、その時間が分からない」ということを意味している。
【００４４】
５）第５に、外部から入力されるパルス幅以下にラウンチクロックとキャプチャークロックの時間差を制御できないという問題がある。ラウンチクロック自体を可変遅延回路にて遅延させることでキャプチャークロックを生成している関係上、外部から入力されるパルス幅以下に遅延時間を制御することは不可能である。もし、遅延時間を外部から入力されるパルス幅以下に設定すると、ラウンチクロックの立下りよりも前にキャプチャークロックが立ち上がることになり、回路が正しく動作せずディレイテストができない。
【００４５】
ここで、上記第４の問題点に対して、可変遅延回路の遅延時間が分かれば、回路の動作時間が分かる。可変遅延回路の遅延時間を求める方法、或いは、可変遅延回路を所定の遅延時間に調整する方法が、上記特許文献４において提案されている。
【００４６】
上記特許文献４に開示されている従来技術では、リング発振器に負帰還回路を使用している。この場合、以下の第６の問題が生じる。
【００４７】
６）可変遅延回路の立ち上がりエッジの伝播時間と立下りエッジの伝播時間が異なる場合に、その伝播時間の差が測定誤差になる。
【００４８】
この第６の問題で生じる測定誤差は、上述の〈背景技術１に対する課題〉において、数５で示される誤差と同じであり、その重複する説明は割愛する。
【００４９】
ここで、数５で示される立ち上がりエッジ伝播遅延時間Ｄｒｅと立ち下がりエッジ伝播遅延時間Ｄｆｅの差（Ｄｒｅ−Ｄｆｅ）は、通常にデザインされた場合には数１０ｐｓ〜数１００ｐｓ程度の範囲であり、個々で差を生じないように工夫して設計すれば測定に影響を与えないレベルであった。しかし、近年のＬＳＩの動作周波数は１００ＭＨｚ〜数ＧＨｚと高速化の傾向にあり、斯かる高速化された回路に対するディレイテストに要求されるクロックエッジの精度も数１０ｐｓの保証を求められる程に小さくなっており、この誤差が無視できなくなってきたという状況の変化が第６の問題を更に大きくしている。
【００５０】
また、上記第４の問題に関連して、上記特許文献５に開示されている従来技術では、基本的に１本の可変遅延回路をリング発振状態にし、その周波数を測定することで可変遅延回路の遅延時間を調整するという手法を採用している。このことが、上記第６の問題に加えて以下の第７の問題を惹起する。
【００５１】
７）遅延時間を短く設定したい場合に、その遅延時間に相当する周波数のクロックを計数できる回路を用意する必要がある。例えば、５００ｐｓの遅延時間を設定する場合には１ＧＨｚで動作する計数回路を用意する必要がある。
【００５２】
特許文献５の明細書の段落番号“００２１”に「一方、可変遅延回路ＶＤの出力信号は、選択信号ＤＭＣによって上記選択回路Ｓ２を切り換えることにより、インバータＩＮＶによって反転された信号が可変遅延回路ＶＤの入力側に帰還され、リングオシレータのような発振回路が構成されるようになっている。（後略）」との記載がある。つまり、上記特許文献４に開示されている従来技術と同様に、リング発振器に負帰還回路が使用されていることが分かる。この場合も、リング発振器の発振周期Ｔｎｆは、数４に示すように、立ち上がりエッジ伝播遅延時間Ｄｒｅと立ち下がりエッジ伝播遅延時間Ｄｆｅの和（Ｄｒｅ＋Ｄｆｅ）で表されるので、仮に各伝播遅延時間が５００ｐｓとすれば、発振周期Ｔｎｆは１ｎｓとなる。つまり、リング発振器は１ＧＨｚで発振することになる。従って、このリング発振器から出力されるクロック信号が伝播する範囲の回路は１ＧＨｚでの動作を保証して設計する必要がある。ＬＳＩに対して高速・高精度な測定を求めると、内部の回路に要求されるスペックは上昇することになる。
【００５３】
本発明は、上記負帰還によるリング発振動作に起因する問題点、及び、従来のスキャンパス法によるディレイテストにおける問題点に鑑みてなされたものであり、その目的は、安定的に継続して正帰還によるリング発振動作可能なリング発振回路を利用した、立ち上がりエッジまたは立ち下がりエッジ対する遅延時間を正確に測定可能な遅延時間測定回路及び方法を提供し、当該遅延時間測定回路及び方法を応用して、スキャンパス法によるディレイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回路及び半導体集積回路を提供する点にある。
【課題を解決するための手段】
【００５４】
上記目的を達成するための本発明に係るパルス発生回路の基礎となるリング発振回路は、遅延回路と単安定マルチバイブレータを備えてなり、前記遅延回路の出力が前記単安定マルチバイブレータの入力に接続し、前記単安定マルチバイブレータの出力が前記遅延回路の入力に接続し、前記遅延回路と前記単安定マルチバイブレータが正帰還ループを構成していることを第１の特徴とする。
【００５５】
更に、上記第１の特徴のリング発振回路は、発振起動用のトリガー信号の入力を受け付けて発振を起動する発振起動回路を、前記正帰還ループ上に備えることを第２の特徴とする。
【００５６】
更に、上記第１または第２の特徴リング発振回路は、前記単安定マルチバイブレータの出力するパルス信号のパルス幅が、前記正帰還ループでのリング発振動作の１周期より短いことを第３の特徴とする。更に、前記遅延回路の立ち上がりエッジ伝播時間と立下りエッジ伝播時間の伝播時間差により、前記遅延回路に入力した前記単安定マルチバイブレータの出力するパルス信号のパルス幅が減少する場合は、前記パルス幅が前記伝播時間差より長いことを特徴とし、逆に、当該パルス幅が増大する場合は、前記パルス幅と前記伝播時間差の合計が前記正帰還ループでのリング発振動作の１周期より短いことを特徴とする。
【００５７】
上記特徴のリング発振回路によれば、一旦リング発振動作が開始すれば、単安定マルチバイブレータによって一定パルス幅のパルス信号が出力され、遅延回路の入力に供給され、更に、遅延回路を経由して単安定マルチバイブレータに供給されるため、遅延回路の立ち上がりエッジまたは立ち下がりエッジ対する遅延時間に差があっても、正帰還ループを一巡する毎に、単安定マルチバイブレータで発振パルスのパルス幅が一定に規制されるため、一定のパルス幅で安定的に正帰還によるリング発振動作を継続することができる。特に、第２の特徴のリング発振回路によれば、リング発振動作の起動が容易化される。
【００５８】
また、負帰還によるリング発振動作では、発振周期が、負帰還ループを一巡する立ち上がりエッジ及び立ち下がりエッジ対する夫々の遅延時間の合計となるため、発振周期の測定だけでは、帰還ループを一巡する立ち上がりエッジまたは立ち下がりエッジ対する遅延時間を個別に正確に測定することはできず、当該２つの遅延時間差の２分の１に相当する誤差が生じるが、正帰還によるリング発振動作では、発振周期が、正帰還ループを一巡する立ち上がりエッジまたは立ち下がりエッジ対する何れか一方の遅延時間と単安定マルチバイブレータの遅延時間（応答時間）の合計となるため、単安定マルチバイブレータの遅延時間が既知であれば、遅延回路の遅延時間を発振周期から正確に導出できる。
【００５９】
ここで、正帰還とは、帰還ループ上の任意のノードにおいて、当該ノードの信号レベルが帰還ループを一巡して同位相（同じ論理レベル）で帰還する場合を言う。従って、遅延回路の入力と出力が必ずしも同位相である必要はなく、遅延回路の入力と出力が逆位相（論理レベルが逆）の場合は、単安定マルチバイブレータが逆位相のパルス出力をすればよい。
【００６０】
上記目的を達成するための本発明に係るパルス発生回路の基礎となる遅延時間測定回路は、被測定回路の遅延時間を測定する遅延時間測定回路であって、単安定マルチバイブレータと発振周波数測定回路を備えてなり、前記単安定マルチバイブレータの入力が、前記被測定回路の出力と接続可能で、前記単安定マルチバイブレータの出力が、前記被測定回路の入力と接続可能で、前記単安定マルチバイブレータの入力と出力が、前記被測定回路の出力と入力と夫々接続することにより、前記被測定回路と前記単安定マルチバイブレータが正帰還ループを構成し、前記発振周波数測定回路が前記正帰還ループによるリング発振動作の発振周波数の測定時に前記正帰還ループと接続可能に構成されていることを特徴とする。
【００６１】
上記目的を達成するための本発明に係るパルス発生回路の基礎となる遅延時間測定方法は、上記特徴の遅延時間測定回路を用いた被測定回路の遅延時間を測定する遅延時間測定方法であって、前記単安定マルチバイブレータの入力を前記被測定回路の出力と接続し、前記単安定マルチバイブレータの出力を前記被測定回路の入力と接続することにより、正帰還によるリング発振動作を起こし、前記発振周波数測定回路により前記正帰還によるリング発振動作の発振周波数を測定し、前記発振周波数測定回路の測定結果に基づいて、前記被測定回路の遅延時間を測定することを第１の特徴とする。
【００６２】
更に、上記第１の特徴の遅延時間測定方法は、前記被測定回路の遅延時間として、立ち上がりエッジ伝播時間を測定する場合は、前記単安定マルチバイブレータは、入力信号の立ち上がりエッジまたは立ち下がりエッジに対して一定のパルス幅の立ち上がりパルス信号を出力する単安定マルチバイブレータを使用し、前記被測定回路の遅延時間として、立ち下がりエッジ伝播時間を測定する場合は、前記単安定マルチバイブレータは、入力信号の立ち下がりエッジまたは立ち上がりエッジに対して一定のパルス幅の立ち下がりパルス信号を出力する単安定マルチバイブレータを使用することを第２の特徴とする。
【００６３】
上記特徴の遅延時間測定回路または遅延時間測定方法によれば、被測定回路と単安定マルチバイブレータで構成される正帰還ループによるリング発振動作の発振周波数の逆数で規定される発振周期が、被測定回路の遅延時間と単安定マルチバイブレータの遅延時間の合計で表されるため、単安定マルチバイブレータの遅延時間が既知であると、測定された発振周期から被測定回路の遅延時間を直接求めることができる。この結果、被測定回路の立ち上がりエッジ伝播時間と立ち下がりエッジ伝播時間に差があっても、夫々個別に精度良く測定することができる。
【００６４】
上記目的を達成するための本発明に係るパルス発生回路は、入力クロック信号に対して少なくとも２つの異なる遅延信号を出力するとともに、前記２つの異なる遅延信号の内の遅い方の第２遅延信号の前記入力クロック信号からの遅延時間が調整可能に構成されている遅延回路部と、単安定マルチバイブレータと、前記単安定マルチバイブレータの出力信号が、前記遅延回路部内の前記入力クロック信号から前記第２遅延信号に至る信号遅延経路を経由して、前記単安定マルチバイブレータの入力に帰還する第１の正帰還ループと、前記単安定マルチバイブレータの出力信号が、前記信号遅延経路を経由せずに、前記単安定マルチバイブレータの入力に帰還する第２の正帰還ループを、個別に形成するための信号接続を制御するとともに、前記遅延回路部の遅延時間の調整を行う制御回路と、前記第１の正帰還ループ及び前記第２の正帰還ループの何れか一方が個別に形成されている状態で、形成されている前記何れか一方の正帰還ループの発振周波数を測定する発振周波数測定回路と、前記入力クロック信号と前記２つの異なる遅延信号から、前記入力クロック信号の１周期内に少なくとも２回の立ち上がりエッジまたは立ち下がりエッジを有し、前記２回の立ち上がりエッジまたは立ち下がりエッジ間の時間差が前記第２遅延信号の前記入力クロック信号からの遅延時間と同等となるパルス信号を生成するパルス生成回路と、を備えてなることを第１の特徴とする。
【００６５】
更に、上記第１の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を縦続接続して形成され、前記２つの遅延回路が前記２つの異なる遅延信号を各別に出力することを第２の特徴とする。
【００６６】
更に、上記第１の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を並列に備えて形成され、前記２つの遅延回路が、同じ前記入力クロック信号を入力して、前記２つの異なる遅延信号を各別に出力することを第３の特徴とする。
【００６７】
更に、上記第１または第２の特徴のパルス発生回路は、前記２つの遅延回路の一方が、遅延時間が固定の固定遅延回路であることを第４の特徴とする。
【００６８】
更に、上記第１乃至第４の何れかの特徴のパルス発生回路は、外部制御信号の入力に応じて前記パルス信号と前記入力クロック信号を択一的に選択して出力する選択回路を備えることを第５の特徴とする。
【００６９】
更に、上記第５の特徴のパルス発生回路は、前記２つの異なる遅延信号の内の早い方の第１遅延信号と前記外部制御信号から、前記選択回路が前記パルス信号を選択している期間に同期して出力される第２パルス信号を生成する第２パルス生成回路を備えることを第６の特徴とする。
【００７０】
上記特徴のパルス生成回路によれば、パルス生成回路で生成されたパルス信号の２回の立ち上がりエッジまたは立ち下がりエッジを、スキャンパス法によるディレイテストに使用するラウンチ動作とキャプチャー動作の各クロックエッジと使用することができる。この場合、ラウンチクロックエッジとキャプチャークロックエッジ間の時間差が、遅延回路部の第２遅延信号の入力クロック信号からの調整可能な遅延時間と同等であり、また、当該遅延時間が、発振周波数測定回路で測定される単安定マルチバイブレータを経由する第１及び第２の正帰還ループの各発振周波数から求まる発振周期の差に相当するため、ディレイテストのタイミングを高速且つ高精度に測定及び調整可能となる。
【００７１】
ここで、上記特徴のパルス生成回路は、パルス信号の生成にＰＬＬ回路を使用していないため、上記背景技術２に対する課題で指摘した問題点１）〜３）が解消され、更に、可変遅延回路を使用しているものの、その遅延時間の測定が可能であるため、同問題点４）が解消され、また、可変遅延回路の遅延時間を調整することで、ラウンチクロックエッジとキャプチャークロックエッジ間の時間差を調整できるので、同問題点５）が解消され、更に、遅延時間の測定に使用するリングオシレータが単安定マルチバイブレータを使用した正帰還ループであるので、同第６及び第７の問題点も解消される。
【００７２】
特に、第５の特徴のパルス生成回路によれば、選択回路から出力される信号を、入力クロック信号が選択されている場合には、ディレイテストの対象となる被テスト回路の実動作用のクロック信号として、パルス信号が選択されている場合には、被テスト回路のディレイテストのラウンチクロックとキャプチャークロックとして、外部制御信号の入力に応じて切り換えて使用することができる。
【００７３】
特に、第６の特徴のパルス生成回路によれば、第２パルス生成回路で生成される第２パルス信号をディレイテストの対象となる被テスト回路のスキャンイネーブル信号として使用することができる。
【００７４】
更に、上記目的を達成するための本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、上記第５の特徴のパルス発生回路を内蔵し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを第１の特徴とする。
【００７５】
更に、本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、上記第６の特徴のパルス発生回路を内蔵し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを第２の特徴とする。
【００７６】
上記特徴の半導体集積回路によれば、上記第５または第６特徴のパルス発生回路を内蔵しているので、上記背景技術２に対する課題で指摘した問題点１）〜７）が全て解消され、高速且つ高精度にスキャンパス法によるディレイテストを実行可能な半導体集積回路を実現できる。
【００７７】
更に、上記目的を達成するための本発明に係る半導体集積回路のテスト方法は、半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、上記第５の特徴のパルス発生回路を使用し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを第１の特徴とする。
【００７８】
更に、本発明に係る半導体集積回路のテスト方法は、半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、上記第６の特徴のパルス発生回路を使用し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを第２の特徴とする。
【００７９】
上記特徴の半導体集積回路のテスト方法によれば、上記第５または第６特徴のパルス発生回路を使用するので、上記背景技術２に対する課題で指摘した問題点１）〜７）が全て解消され、半導体集積回路に対するスキャンパス法によるディレイテストを高速且つ高精度に実行できる。
【発明を実施するための最良の形態】
【００８０】
以下、本発明に係るパルス発生回路、及び、半導体集積回路とそのテスト方法の実施形態を図面に基づいて説明する。先ず、本発明に係るパルス発生回路、及び、半導体集積回路とそのテスト方法の基礎となるリング発振回路、遅延時間測定回路と遅延時間測定方法について、第１及び第２実施形態において説明する。
【００８１】
〈第１実施形態〉
図１に、本発明の基礎となる正帰還によるリング発振回路１の構成例を示す。図１に示すように、リング発振回路１は、遅延回路２と単安定マルチバイブレータ３と発振起動回路４を一巡する正帰還ループによって構成されている。図１に示す構成例では、遅延回路２の出力が単安定マルチバイブレータ３の入力に接続し、単安定マルチバイブレータ３の出力が、発振起動回路４を介して遅延回路２の入力に接続している。遅延回路２は、入力端と出力端の間で信号遅延を生じる回路であれば、その回路構成は何でも構わない。特に、入力数や出力数は複数であっても構わない。正帰還ループを構成する条件は、遅延回路２の入力に立ち上がりエッジまたは立ち下がりエッジの信号が入力して、遅延回路２と単安定マルチバイブレータ３と発振起動回路４を一巡して遅延回路２の入力に戻ってくる信号が同相の立ち上がりエッジまたは立ち下がりエッジの信号であるように、遅延回路２と単安定マルチバイブレータ３と発振起動回路４の各回路の入出力間の信号の位相関係を備えることである。例えば、各回路の入出力間の信号の位相関係が同相、つまり、立ち上がりエッジの信号入力に対して立ち上がりエッジの信号を出力する関係である。或いは、遅延回路２と単安定マルチバイブレータ３と発振起動回路４の内の２つの回路が、入出力間の信号の位相関係が逆相、つまり、立ち上がり（または立ち下がり）エッジの信号入力に対して立ち下がり（または立ち上がり）エッジの信号を出力する関係であってもよい。
【００８２】
図１では、発振起動回路４は２入力の排他的論理和回路で構成されている。一方の入力がリング発振動作の起動信号Ｉｎｉｔである。発振起動回路４は、必ずしも独立した回路である必要はなく、遅延回路２または単安定マルチバイブレータ３の内部に組み込まれていても構わない。従って、発振起動回路４は、遅延回路２または単安定マルチバイブレータ３の一部として扱うことができる。
【００８３】
図２に、単安定マルチバイブレータ３の回路動作例を示す。図２に示す動作例では、入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する。単安定マルチバイブレータとしては、上記の動作以外に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する動作、入力信号の立ち上がりエッジに応答して立ち下がりパルスを出力する動作、入力信号の立ち下がりエッジに応答して立ち上がりパルスを出力する動作があり、後の２動作は、入出力間の位相関係が逆相になる。以下の説明において、図１に示す単安定マルチバイブレータ３としては、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力するものを想定する。
【００８４】
図３に、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータの回路例を示す。また、図４に、図３に示す単安定マルチバイブレータの信号波形を示す。図３に示す単安定マルチバイブレータは、Ｄ型フリップフロップ５と偶数段のインバータ列６と２入力排他的論理和回路７で構成されており、入力信号ＩＮがＤ型フリップフロップ５のクロック入力ＣＫに入力し、Ｄ型フリップフロップ５の反転データ出力ＱＢがＤ型フリップフロップ５のデータ入力Ｄに接続している。リセット信号ＲＳＴ＃が高レベル時に単安定マルチバイブレータが活性化して、入力信号ＩＮの立ち上がりエッジに応答して立ち上がりパルスＯＵＴを出力する。
【００８５】
図５及び図６を参照して、単安定マルチバイブレータを用いた正帰還によるリング発振動作を説明する。図５は、本発明の基礎となるリング発振回路１の模式図であり、リング発振回路１の発振周期を測定する周波数測定回路８の入力が、正帰還ループ上の遅延回路２の出力ノードＮ２に接続している。図６は、図５に示すリング発振回路１の発振動作中の遅延回路２の入力ノードＮ１と出力ノードＮ２における信号波形を示したものである。図５に示すリング発振回路１では、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータ３を使用している。
【００８６】
遅延回路２の入力ノードＮ１に印加された立ち上がりパルスは、遅延回路２の遅延時間後に出力ノードＮ２に同相の立ち上がりパルスとして出力する。この出力ノードＮ２の立ち上がりパルスの立ち上がりエッジが単安定マルチバイブレータ３を作動させて、単安定マルチバイブレータ３で規定される一定パルス幅の立ち上がりパルスを出力させ、入力ノードＮ１に印加する。更に、単安定マルチバイブレータ３から印加された立ち上がりパルスが、遅延回路２の遅延時間経過後に出力ノードＮ２に同相で到達し、単安定マルチバイブレータ３を作動させるという循環動作を繰り返すことにより、正帰還によるリング発振動作を実行する。
【００８７】
ここで、立ち上がりパルスが入力ノードＮ１から出力ノードＮ２へ伝搬する際に、立ち上がりエッジに対する伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差により立ち上がりパルスのパルス幅（高レベル期間）が伸縮する。つまり、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより長いとパルス幅は短くなり、逆に、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより短いとパルス幅は長くなる。
【００８８】
しかし、本発明の基礎となるリング発振回路１では、単安定マルチバイブレータ３が、出力ノードＮ２からパルス幅の変化した立ち上がりパルスが入力する毎に、一定のパルス幅Ｔｐｗの立ち上がりパルスを入力ノードＮ１に出力するため、従来の単安定マルチバイブレータを使用しない正帰還ループのリング発振動作において伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によってパルス幅が正帰還ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つまり、本発明の基礎となるリング発振回路１では、単安定マルチバイブレータ３が、伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によるパルス幅が単調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしている。
【００８９】
ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチバイブレータ３が発生する出力パルスを遅延回路２に入力した時の遅延回路２の出力パルスが、再度単安定マルチバイブレータ３を起動できることが条件となる。単安定マルチバイブレータ３の出力パルスの立ち上がりエッジが遅延回路２に入力する前に、１周期前の出力パルスが立ち下っている必要がある。つまり、単安定マルチバイブレータ３の出力パルスの一定のパルス幅は、リング発振動作の１周期より短く設定する必要がある。更に、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより長い（Ｄｒｅ＞Ｄｆｅ）場合には、単安定マルチバイブレータ３の出力パルス幅は、遅延回路２を通過すると伝播遅延時間差（Ｄｒｅ−Ｄｆｅ）だけ短くなるため、出力パルス幅は伝播遅延時間差（Ｄｒｅ−Ｄｆｅ）より長く設定する。また、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより短い（Ｄｒｅ＜Ｄｆｅ）場合には、単安定マルチバイブレータ３の出力パルス幅が遅延回路２を通過すると伝播遅延時間差（Ｄｆｅ−Ｄｒｅ）だけ長くなるため、出力パルス幅と伝播遅延時間差（Ｄｆｅ−Ｄｒｅ）の合計は、リング発振動作の１周期より短く設定する。正帰還によるリング発振動作の周期Ｔｐｆは、下記の数９に示すように、遅延回路２の立ち上がりエッジに対する伝播遅延時間Ｄｒｅと単安定マルチバイブレータ３の入力の立ち上がりエッジから出力パルスの立ち上がりエッジまでの遅延時間Ｄｍｒｒの合計となる。
【００９０】
（数９）
Ｔｐｆ＝Ｄｒｅ＋Ｄｍｒｒ
【００９１】
入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する単安定マルチバイブレータ３を使用して遅延回路２を含む正帰還ループを構成すると、遅延回路２の立ち上がりエッジに対する伝播遅延時間Ｄｒｅを数９の関係式より導出することができる。つまり、伝播遅延時間Ｄｒｅは、正帰還によるリング発振動作の周期Ｔｐｆから単安定マルチバイブレータ３の遅延時間Ｄｍｒｒを減算して求めることができる。従って、任意の遅延回路の立ち上がりエッジに対する伝播遅延時間Ｄｒｅを直接測定可能な遅延時間測定回路を構成するには、被測定回路である遅延回路２と単安定マルチバイブレータ３を、正帰還ループを構成するように接続し、つまり、図１または図５に示すように接続し、正帰還によるリング発振動作を起こし、発振周波数測定回路８により正帰還によるリング発振動作の発振周波数またはその逆数である発振周期Ｔｐｆを測定し、発振周波数測定回路８の測定結果、つまり、発振周波数または発振周期Ｔｐｆより、伝播遅延時間Ｄｒｅを測定するようにすればよい。
【００９２】
図７に、被測定回路である遅延回路２を通常動作モードと遅延時間測定モードを切り替えて使用可能にする遅延時間測定回路の回路構成の一例を示す。図７に示す回路構成例では、通常動作モードと遅延時間測定モードで遅延回路２に入力する信号を切り替える信号切替回路１０が設けられている。
【００９３】
次に、図８に、図１に例示した発振起動回路４の機能を内蔵した単安定マルチバイブレータ３の回路構成例を示す。また、図９に、図８に示す単安定マルチバイブレータの信号波形を示す。図８に示す単安定マルチバイブレータは、Ｄ型フリップフロップ５の反転データ出力ＱＢとデータ入力Ｄの接続点の後段に、２入力排他的論理和回路９を挿入し、２入力排他的論理和回路９の一方の入力をＤ型フリップフロップ５の反転データ出力ＱＢに、他方の入力をリセット信号ＲＳＴ＃に接続し、出力を２入力排他的論理和回路７の一方の入力とインバータ列６の入力に接続している。その他の回路構成は、図３に示す単安定マルチバイブレータと同様である。図８に示す単安定マルチバイブレータは、リセット信号ＲＳＴ＃が起動信号として機能し、リセット信号ＲＳＴ＃の立ち上がり時（初期化完了時点）に、起動用の立ち上がりパルスを１回出力する回路構成となっている。この初回のパルスがリング発振動作を開始するトリガー信号となって、リセット解除と同時にリング発振動作を開始させることができる。この単安定マルチバイブレータを使用すると、従来の正帰還によるリング発振動作における上述した２つの問題、つまり、「自発的に発振動作を開始しない」点と「一旦発振動作を開始しても、直ぐに、安定状態に達して発振が停止する」点を同時に解決できる単安定マルチバイブレータを構成することが可能となり、別途、発振起動回路を正帰還ループ上に独立して備える必要がなくなる。
【００９４】
〈第２実施形態〉
次に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータを使用したリング発振回路について説明する。図１０に、立ち下がりエッジに応答して動作する単安定マルチバイブレータ１３を使用したリング発振回路１１を示す。リング発振回路１１は、遅延回路１２と単安定マルチバイブレータ１３と発振起動回路１４を一巡する正帰還ループによって構成されている。回路構成自体は、図１に示す回路構成と同じであるので、重複する説明は割愛する。
【００９５】
図１１に、単安定マルチバイブレータ１３の回路動作例を示す。図１１に示す動作例では、入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立ち下がりパルスを出力する。
【００９６】
図１２に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータの回路例を示す。また、図１３に、図１２に示す単安定マルチバイブレータの信号波形を示す。図１２に示す単安定マルチバイブレータは、Ｄ型フリップフロップ１５と偶数段のインバータ列１６と２入力排他的論理和回路１７とインバータ１８で構成されており、入力信号ＩＮ＃がインバータ１８で反転してＤ型フリップフロップ１５のクロック入力ＣＫに入力し、Ｄ型フリップフロップ１５の反転データ出力ＱＢがＤ型フリップフロップ１５のデータ入力Ｄに接続している。リセット信号ＲＳＴ＃が高レベル時に単安定マルチバイブレータが活性化して、入力信号ＩＮ＃の立ち下がりエッジに応答して立ち下がりパルスＯＵＴ＃を出力する。
【００９７】
図１４及び図１５を参照して、入力信号の立ち下がりエッジに応答して動作する単安定マルチバイブレータ１３を用いた正帰還によるリング発振動作を説明する。図１４は、本発明の基礎となるリング発振回路１１の模式図であり、リング発振回路１１の発振周期を測定する周波数測定回路８の入力が、正帰還ループ上の遅延回路１２の出力ノードＮ２に接続している。図１５は、図１４に示すリング発振回路１１の発振動作中の遅延回路１２の入力ノードＮ１と出力ノードＮ２における信号波形を示したものである。図１４に示すリング発振回路１１では、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータ１３を使用している。
【００９８】
遅延回路１２の入力ノードＮ１に印加された立ち上がりパルスは、遅延回路１２の遅延時間後に出力ノードＮ２に同相の立ち下がりパルスとして出力する。この出力ノードＮ２の立ち下がりパルスの立ち下がりエッジが単安定マルチバイブレータ１３を作動させて、単安定マルチバイブレータ１３で規定される一定パルス幅の立ち下がりパルスを出力させ、入力ノードＮ１に印加する。更に、単安定マルチバイブレータ１３から印加された立ち下がりパルスが、遅延回路１２の遅延時間経過後に出力ノードＮ２に同相で到達し、単安定マルチバイブレータ１３を作動させるという循環動作を繰り返すことにより、正帰還によるリング発振動作を実行する。
【００９９】
ここで、立ち下がりパルスが入力ノードＮ１から出力ノードＮ２へ伝搬する際に、立ち上がりエッジに対する伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差により立ち上がりパルスのパルス幅（低レベル期間）が伸縮する。つまり、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより長いとパルス幅は短くなり、逆に、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより短いとパルス幅は長くなる。
【０１００】
しかし、本発明の基礎となるリング発振回路１１では、単安定マルチバイブレータ１３が、出力ノードＮ２からパルス幅の変化した立ち下がりパルスが入力する毎に、一定のパルス幅Ｔｐｗの立ち下がりパルスを入力ノードＮ１に出力するため、従来の単安定マルチバイブレータを使用しない正帰還ループのリング発振動作において伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によってパルス幅が正帰還ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つまり、本発明の基礎となるリング発振回路１１では、単安定マルチバイブレータ１３が、伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によるパルス幅が単調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしている。
【０１０１】
ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチバイブレータ１３が発生する出力パルスを遅延回路１２に入力した時の遅延回路１２の出力パルスが、再度単安定マルチバイブレータ１３を起動できることが条件となる。単安定マルチバイブレータ１３の出力パルスの立ち下がりエッジが遅延回路１２に入力する前に、１周期前の出力パルスが立ち上っている必要がある。つまり、単安定マルチバイブレータ１３の出力パルスの一定のパルス幅は、リング発振動作の１周期より短く設定する必要がある。正帰還によるリング発振動作の周期Ｔｐｆは、下記の数１０に示すように、遅延回路１２の立ち下がりエッジに対する伝播遅延時間Ｄｆｅと単安定マルチバイブレータ１３の入力の立ち下がりエッジから出力パルスの立ち下がりエッジまでの遅延時間Ｄｍｆｆの合計となる。
【０１０２】
（数１０）
Ｔｐｆ＝Ｄｆｅ＋Ｄｍｆｆ
【０１０３】
入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立ち下がりパルスを出力する単安定マルチバイブレータ１３を使用して遅延回路１２を含む正帰還ループを構成すると、遅延回路１２の立ち下がりエッジに対する伝播遅延時間Ｄｆｅを数１０の関係式より導出することができる。つまり、伝播遅延時間Ｄｆｅは、正帰還によるリング発振動作の周期Ｔｐｆから単安定マルチバイブレータ１３の遅延時間Ｄｍｆｆを減算して求めることができる。従って、任意の遅延回路の立ち下がりエッジに対する伝播遅延時間Ｄｆｅを直接測定可能な遅延時間測定回路を構成するには、被測定回路である遅延回路１２と単安定マルチバイブレータ１３を、正帰還ループを構成するように接続し、つまり、図１０または図１４に示すように接続し、正帰還によるリング発振動作を起こし、発振周波数測定回路８により正帰還によるリング発振動作の発振周波数またはその逆数である発振周期Ｔｐｆを測定し、発振周波数測定回路の測定結果、つまり、発振周波数または発振周期Ｔｐｆより、伝播遅延時間Ｄｆｅを測定するようにすればよい。
【０１０４】
次に、図１６に、図１０に例示した発振起動回路１４の機能を内蔵した単安定マルチバイブレータ１３の回路構成例を示す。また、図１７に、図１６に示す単安定マルチバイブレータの信号波形を示す。図１６に示す単安定マルチバイブレータは、Ｄ型フリップフロップ１５の反転データ出力ＱＢとデータ入力Ｄの接続点の後段に、２入力排他的論理和回路１９を挿入し、２入力排他的論理和回路１９の一方の入力をＤ型フリップフロップ１５の反転データ出力ＱＢに、他方の入力をリセット信号ＲＳＴ＃に接続し、出力を２入力排他的論理和回路１７の一方の入力とインバータ列１６の入力に接続している。その他の回路構成は、図１２に示す単安定マルチバイブレータと同様である。図１６に示す単安定マルチバイブレータは、リセット信号ＲＳＴ＃が起動信号として機能し、リセット信号ＲＳＴ＃の立ち上がり時（初期化完了時点）に、起動用の立ち下がりパルスを１回出力する回路構成となっている。この初回のパルスがリング発振動作を開始するトリガー信号となって、リセット解除と同時にリング発振動作を開始させることができる。この単安定マルチバイブレータを使用すると、従来の正帰還によるリング発振動作における上述した２つの問題、つまり、「自発的に発振動作を開始しない」点と「一旦発振動作を開始しても、直ぐに、安定状態に達して発振が停止する」点を同時に解決できる単安定マルチバイブレータを構成することが可能となり、別途、発振起動回路を正帰還ループ上に独立して備える必要がなくなる。
【０１０５】
〈第３実施形態〉
次に、第３実施形態において、半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する本発明に係るパルス発生回路、及び、本発明に係るパルス発生回路を内蔵した半導体集積回路について説明する。パルス信号は、連続して発生する２つのパルスの立ち上がりエッジによって、ラウンチ動作とキャプチャー動作が順番に起動されるラウン・キャプチャークロックとして利用される。本発明に係るパルス発生回路は、ラウンチ・キャプチャークロックのラウンチ動作パルスとキャプチャー動作パルスの各立ち上がりエッジ間の時間差を調整するとともに、第１または第２実施形態において説明した正帰還によるリング発振回路を応用して、調整した時間差を正確に測定可能な制御回路を備えた構成となっている。
【０１０６】
図１８に、本発明に係るパルス発生回路５０の回路構成、及び、本発明に係る半導体集積回路６１の概略構成を示すブロック図である。図１８に示すように、本発明に係るパルス発生回路５０は、２つの可変遅延回路５１，５２からなる遅延回路部と、単安定マルチバイブレータ５３と、固定遅延回路５４と、制御回路５５と、パルス生成回路５６と、３つの信号選択回路５７，５８，５９と、発振周波数測定回路６０と、を備えて構成される。また、本発明に係る半導体集積回路６１は、本発明に係るパルス発生回路５０によるスキャンパス法によるディレイテストの対象となる被テスト回路６２を含む構成となっており、パルス発生回路５０と被テスト回路６２以外の回路部（例えば、メモリ回路や非同期回路等）を含んでいても構わない。
【０１０７】
遅延回路部は、２つの可変遅延回路５１，５２を縦続接続してなる。具体的には、前段の可変遅延回路５１には、入力クロック信号ＣＬＫｉｎと固定遅延回路５４の出力を選択する信号選択回路５７の出力信号ＣＬＫ０を入力し、後段の可変遅延回路５２には、前段の可変遅延回路５１の出力信号ＣＬＫ１を入力し、各可変遅延回路５１，５２からは、遅延回路部への入力信号である出力信号ＣＬＫ０から２つの異なる遅延時間の第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２が各別に出力される。各可変遅延回路５１，５２の遅延時間は、夫々、制御回路５５からの遅延時間調整用の制御信号ＣＤ１，ＣＤ２で調整可能となっている。各可変遅延回路５１，５２は、例えば、複数のインバータを縦続接続したインバータ列で構成され、そのインバータ列の一部または全部のインバータが、制御信号ＣＤ１またはＣＤ２によって、各出力ノードの充電電流または放電電流の少なくとも何れか一方の電流量を増減可能に構成されている。電流量の調整方式によって、制御信号ＣＤ１，ＣＤ２はアナログ信号の場合もあれば、複数ビットのディジタル信号の場合もある。尚、本実施形態では、２つの遅延信号ＣＬＫ１，ＣＬＫ２の各遅延時間は夫々調整可能な構成となっているが、後述する理由より、少なくとも遅い方の第２遅延信号ＣＬＫ２の遅延時間が独立して調整可能であればよい。
【０１０８】
単安定マルチバイブレータ５３は、本実施形態では、入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する単安定マルチバイブレータを使用する。従って、第１実施形態において説明した図３または図８に示す構成ものが使用できる。
【０１０９】
制御回路５５は、遅延時間調整モードにおいて、可変遅延回路５１，５２に対して遅延時間調整用の制御信号ＣＤ１，ＣＤ２を出力して各遅延信号ＣＬＫ１，ＣＬＫ２の遅延時間を変更するとともに、各遅延信号ＣＬＫ１，ＣＬＫ２の遅延時間測定のために、２つの信号選択回路５７，５８の信号選択を、信号選択信号Ｓ４，Ｓ５を用いて制御して、単安定マルチバイブレータ５３と固定遅延回路５４を経由する３つの正帰還ループを個別に形成する。具体的には、遅延時間測定時において、信号選択信号Ｓ４により信号選択回路５７の信号選択を固定遅延回路５４の出力側に切り替える。また、信号選択信号Ｓ５によって、３つの正帰還ループの形成を切り替える。つまり、信号選択回路５８が可変遅延回路５２から出力される第２遅延信号ＣＬＫ２を選択して形成される第１の正帰還ループと、信号選択回路５８が信号選択回路５７の出力信号ＣＬＫ０を選択して形成される第２の正帰還ループと、信号選択回路５８が可変遅延回路５１から出力される第１遅延信号ＣＬＫ１を選択して形成される第３の正帰還ループの３つの正帰還ループが個別に形成可能な構成となっている。尚、固定遅延回路５４は、各正帰還ループにおける単安定マルチバイブレータ５３を使用したリング発振動作において、リング発振周波数を調整するために挿入されている。
【０１１０】
また、制御回路５５は、遅延時間調整モードにおいて各正帰還ループを形成すると、単安定マルチバイブレータ５３を起動する信号ＲＳＴ＃を出力して、単安定マルチバイブレータ５３に１回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせる。尚、各正帰還ループにおける単安定マルチバイブレータ５３を使用したリング発振動作については、第１実施形態において既に説明してあるので、重複する説明は省略する。更に、制御回路５５は、単安定マルチバイブレータ５３を起動すると、発振周波数測定回路６０を活性化して正帰還ループのリング発振周波数を測定し、その測定結果を記憶し、その測定結果に基づいて、各遅延信号ＣＬＫ１，ＣＬＫ２の遅延時間を算出する。
【０１１１】
パルス生成回路５６は、信号選択回路５７の出力信号ＣＬＫ０と第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２から、出力信号ＣＬＫ０の１周期内に２回の立ち上がりエッジを有し、当該２回の立ち上がりエッジ間の時間差が第２遅延信号ＣＬＫ２の前記入力クロック信号からの遅延時間と同等となるパルス信号ＣＬＫ３を生成する。ここで、信号選択回路５７は、スキャンパス法によるディレイテスト時の実動作モードでは、入力クロック信号ＣＬＫｉｎを選択して、出力信号ＣＬＫ０として出力するので、出力信号ＣＬＫ０は入力クロック信号ＣＬＫｉｎと略同じである。
【０１１２】
信号選択回路５９は、外部制御信号ＳＥに応じて、実動作モードにおけるシフト動作時には入力クロック信号ＣＬＫｉｎを選択し、実動作モードにおけるラウンチ及びキャプチャー動作時にはパルス生成回路５６から出力されるパルス信号ＣＬＫ３を選択して、出力クロック信号ＣＬＫｏｕｔとして出力する。この出力クロック信号ＣＬＫｏｕｔは、実動作モード時に被テスト回路６２のクロックパルスとして使用される。
【０１１３】
本発明に係るパルス発生回路５０は、実動作モードと遅延時間調整モードの２つの動作モードを有している。次に、パルス発生回路５０の実動作モードと遅延時間調整モードの各動作について説明する。先ず、実動作モードの動作を説明する。
【０１１４】
図１９に、図１８のパルス発生回路５０の中の実動作モードで動作する実動作回路部分を抽出して示す。また、図２０は、図１９に示す実動作回路部分の内部信号波形を模式的に示すタイミング波形図である。実動作モードでは、２つの可変遅延回路５１，５２とパルス生成回路５６、及び、信号選択回路５９が動作する。尚、信号選択回路５７は、入力クロック信号ＣＬＫｉｎを選択した状態で固定されるので、図１９には含まれていない。
【０１１５】
実動作モードでは、シフト動作時（外部制御信号ＳＥが高レベル時）に信号選択回路５９が入力クロック信号ＣＬＫｉｎを選択して、出力クロック信号ＣＬＫｏｕｔとして出力する。このシフト動作時の出力クロック信号ＣＬＫｏｕｔは、被テスト回路６２においてスキャンパスのシフトクロックとして使用される。ラウンチ及びキャプチャー動作時（外部制御信号ＳＥが低レベル時）には、信号選択回路５９がパルス信号ＣＬＫ３を出力クロック信号ＣＬＫｏｕｔとして出力する。パルス信号ＣＬＫ３は、クロック信号ＣＬＫ０の立ち上がりエッジで立ち上がり、第１遅延信号ＣＬＫ１の立ち上がりエッジで立ち下がるラウンチ動作パルスＰ１と、第２遅延信号ＣＬＫ２の立ち上がりエッジで立ち上がり、第２遅延信号ＣＬＫ２の立ち下がりエッジで立ち下がるキャプチャー動作パルスＰ２を、入力クロック信号ＣＬＫｉｎの１周期内に連続して発生する。具体的には、パルス信号ＣＬＫ３は、パルス生成回路５６において、クロック信号ＣＬＫ０と第１遅延信号ＣＬＫ１の排他的論理和（ＥｘＯＲ）と第２遅延信号ＣＬＫ２の論理和（ＯＲ）として生成される。従って、入力クロック信号ＣＬＫｉｎの立ち上がりエッジを基準に、ラウンチ動作パルスＰ１の立ち上がりエッジと立ち下がりエッジ、キャプチャー動作パルスＰ２の立ち上がりエッジが連続して順番に発生する。ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔは、クロック信号ＣＬＫ０の立ち上がりエッジから第２遅延信号ＣＬＫ２の立ち上がりエッジまでの遅延時間、つまり、２つの可変遅延回路５１，５２の立ち上がりエッジの総遅延時間に等しい。ラウンチ及びキャプチャー動作時の出力クロック信号ＣＬＫｏｕｔは、被テスト回路６２においてスキャンパスのラウンチ・キャプチャークロックとして使用される。
【０１１６】
ここで、ディレイテストにおいて管理が必要となるのは、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔであり、２つの可変遅延回路５１，５２の総遅延時間である。更に言えば、前段の可変遅延回路５１の立ち上がりエッジ遅延時間は、クロック信号ＣＬＫ０の立ち上がりエッジから第１遅延信号ＣＬＫ１の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルスＰ１のパルス幅（高レベル期間）を規定している。また、後段の可変遅延回路５２の立ち上がりエッジ遅延時間は、第１遅延信号ＣＬＫ１の立ち上がりエッジから第２遅延信号ＣＬＫ２の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルスＰ１とキャプチャー動作パルスＰ２の間のパルス間隔（低レベル期間）を規定している。
【０１１７】
スキャンパス法によるディレイテストではパルス信号ＣＬＫ３のパルス幅（高レベル期間）とパルス間隔（低レベル期間）自体は測定には影響せず、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔのみが測定に影響を与える。従って、本実施形態では、２つの可変遅延回路５１，５２の遅延時間を各別に独立して調整可能な構成としているが、図２１に示すように、２つの可変遅延回路５１，５２を同時に１つの遅延時間調整用の制御信号ＣＤ１で調整するようにしても良い。更に、キャプチャー動作パルスＰ２のパルス幅（高レベル期間）も、第２遅延信号ＣＬＫ２のパルス幅（高レベル期間）と同じである必要はなく、キャプチャー動作パルスＰ２は、第２遅延信号の立ち上がりエッジで立ち上がり、クロック信号ＣＬＫ０または第１遅延信号ＣＬＫ１の立ち下がりエッジで立ち下がるように生成されても構わない。この場合、パルス生成回路５６の回路構成は、図１８に示す構成ではなく、例えば、図２１に示すように、第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２の排他的否定論理和（ＥｘＮＯＲ）とクロック信号ＣＬＫ０の論理積（ＡＮＤ）として生成される構成のパルス生成回路５６’であっても良い。ところで、図２１に示すパルス発生回路５０の別回路構成では、後述するように、時間差Δｔの調整には第３の正帰還ループを使用しないため、信号選択回路５８は、信号選択回路５７の出力信号ＣＬＫ０と第２遅延信号ＣＬＫ２の何れか一方を選択する２入力の信号選択回路として図示している。
【０１１８】
ところで、２つの可変遅延回路５１，５２の遅延時間が未調整のままでは、遅延時間が不明であるので、生成されるパルス信号ＣＬＫ３の上記時間差Δｔは不明の状態である。斯かる不明状態を解消するために、実動作モードで出力クロック信号ＣＬＫｏｕｔを使用する前に、予め遅延時間調整モードにて、２つの可変遅延回路５１，５２の遅延時間を調整し、パルス信号ＣＬＫ３の上記時間差Δｔが所定値になるように調整する。
【０１１９】
遅延時間調整モードは、２つの可変遅延回路５１，５２の遅延時間を調整するためのモードである。本実施形態では、上述の３つの正帰還ループの内の第１の正帰還ループと第２の正帰還ループを用いて、時間差Δｔの調整を行う。図２２に、図１８のパルス発生回路５０の中の遅延時間調整モードで動作する調整動作回路部分を抽出して示す。また、図２３に、図２２の調整動作回路部分の中の２つの可変遅延回路５１，５２を含まない第２の正帰還ループ形成時に動作する第２調整動作回路部分を示す。また、図２４に、図２２の調整動作回路部分の中の２つの可変遅延回路５１，５２を含む第１の正帰還ループ形成時に動作する第１調整動作回路部分を抽出して示す。尚、信号選択回路５７は、固定遅延回路５４の出力側を選択した状態で固定されるので、図２２〜図２４には含まれていない。また、信号選択回路５８は、第１及び第２の各正帰還ループ形成時には、対応する帰還信号を選択した状態に固定されるので、図２３及び図２４には含まれていない。
【０１２０】
図２５に、遅延時間調整モードでの時間差Δｔを調整するためのアルゴリズムを示す。調整動作手順としては、先ず、制御回路５５は、図２３に示す２つの可変遅延回路５１，５２を含まない第２の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路６０を用いて測定し、その逆数である発振周期Ｔ２を算出して、制御回路５５内のレジスタに格納しておく（ステップ＃１）。次に、２つの可変遅延回路５１，５２に対して遅延時間調整用の制御信号ＣＤ１，ＣＤ２を出力して各遅延時間の初期値を設定する（ステップ＃２）。引き続き、図２４に示す２つの可変遅延回路５１，５２を含む第１の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路６０を用いて測定し、その逆数である発振周期Ｔ１を算出して、制御回路５５内のレジスタに格納しておく（ステップ＃３）。次に、制御回路５５内の演算回路にて遅延時間差（Ｔ１−Ｔ２＝Δｔ）を算出する（ステップ＃４）。この遅延時間差Δｔが、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔになる。
【０１２１】
算出された時間差Δｔが所定の設定範囲内にあるか否かを制御回路５５にて判定し（ステップ＃５）、所定の設定範囲内にあれば（ステップ＃５でＹＥＳ分岐）、遅延時間調整モードを終了する。所定の設定範囲内にない場合は（ステップ＃５でＮＯ分岐）、算出された時間差Δｔが所定の設定範囲より長いか否かを判定し（ステップ＃６）、短い場合には（ステップ＃６でＮＯ分岐）、２つの可変遅延回路５１，５２の遅延時間の設定値を、制御信号ＣＤ１，ＣＤ２によって大きくし（ステップ＃７）、逆に、設定範囲よりよりも長い場合には（ステップ＃６でＹＥＳ分岐）、２つの可変遅延回路５１，５２の遅延時間の設定値を小さくして（ステップ＃８）、ステップ＃３に戻って、再度、第１の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路６０を用いて再測定し、その逆数である発振周期Ｔ１を再算出して、制御回路５５内のレジスタに格納しておく。ステップ＃３以降の動作を、ステップ＃５の判定で算出された時間差Δｔが所定の設定範囲内に収まるまで繰り返すことで、遅延時間調整モードを終了する。ここで、所定の設定範囲内に収まった時間差Δｔを制御回路５５内のレジスタに格納しておく。実動作モード時には、この時間差Δｔを読み出して使用することで、本発明に係るパルス発生回路５０が、所定の時間差Δｔの立ち上がりエッジ間隔のラウンチ・キャプチャークロックを発生する回路として機能し、所望のディレイテストが可能となる。
【０１２２】
ここで、本発明に係るパルス発生回路５０の特徴を整理しておく。第１の特徴個所は、遅延時間調整モードで使用する正帰還ループに単安定マルチバイブレータ５３が使用されている点である。これにより、可変遅延回路５１，５２の立ち上がりエッジ伝播特性と立下りエッジ伝播特性が異なっていても、それが測定誤差にならない回路となっている。パルス発生回路５０が発生するパルス信号ＣＬＫ３は、ディレイテスト時に立ち上がりエッジ間隔のみが重要であることから、単安定マルチバイブレータ５３が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成であるため、可変遅延回路５１，５２の立ち上がりエッジ伝播特性だけを正確に測定可能な構成となっている。
【０１２３】
第２の特徴個所は、２つの可変遅延回路５１，５２を含む第１の正帰還ループの発振周期Ｔ１と、２つの可変遅延回路５１，５２の総遅延時間が、必ずしも１対１に対応していない点である。正帰還ループで構成される各リング発振回路に、リング発振周波数調整用の固定遅延回路５４を挿入してリング発振周波数を低下させているのが理由である。従来の負帰還ループによるリング発振回路では、リング発振回路自体に余計な遅延が存在すると正確な測定ができなくなるという問題があったが、次に示す第３の特徴により、本発明に係るパルス発生回路５０では、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定することで、リング発振回路全体の絶対値的な遅延時間には測定が影響されない回路構成となっている。
【０１２４】
第３の特徴個所は、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定する点である。本発明に係るパルス発生回路５０では、入力クロック信号ＣＬＫｉｎの立ち上がりエッジとその立ち上がりエッジを可変遅延回路５１，５２により遅延させた第２遅延信号ＣＬＫ２の立ち上がりエッジのみを使用して、ディレイテストに必要となるタイミング（ラウンチ・キャプチャークロックの立ち上がりエッジ間隔）を規定する回路構成を採用している。この結果、２つの可変遅延回路５１，５２を含む第１の正帰還ループで構成されるリング発振回路上に固定の遅延時間を持つ固定遅延回路等が挿入されていても、ラウンチ・キャプチャークロック全体がシフトする場合はあるが、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔は設定値を維持することが可能となっている。当該効果について、図２６及び図２７を参照して説明する。図２６は、図１９の実動作回路部分の前段の可変遅延回路５１の入力側に固定遅延回路６２を追加した回路構成を示すブロック図で、図２７は、その内部信号波形を模式的に示したタイミング波形図である。図２７に示すように、固定遅延回路６２の遅延時間により出力クロック信号ＣＬＫｏｕｔのタイミングは全体に右側（遅め）にシフトしているが、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔ（エッジ間隔）はそのまま保持されていることが分かる。また、この固定遅延回路６２の追加により、リング発振周波数が低下し、実動作回路部分全体を高速動作可能に設計する必要がなくなっている。
【０１２５】
第４の特徴個所は、少なくとも２つの正帰還ループ（本実施形態では、第１及び第２の正帰還ループ）による異なる発振周波数のリング発振回路を有することである。この２つのリング発振回路の相違部分が、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔの調整に利用する可変遅延回路５１，５２となるように回路構成する。これにより、この２つの可変遅延回路５１，５２の総遅延時間を２つのリング発振回路の発振周期Ｔ１及びＴ２の差から算出することができる。この方法を採用することによって、回路全体の中で特定の２点間（本実施形態では、可変遅延回路５１，５２の入力端子から出力端子まで）の伝播時間を正確に求めることができる。
【０１２６】
〈第４実施形態〉
次に、第４実施形態において、第３実施形態で示した本発明に係るパルス発生回路５０の別実施形態について説明する。
【０１２７】
図２８に、本発明に係るパルス発生回路７０の回路構成、及び、本発明に係る半導体集積回路７１の概略構成を示すブロック図である。図２８に示すように、本発明に係るパルス発生回路７０は、２つの可変遅延回路５１，５２からなる遅延回路部と、単安定マルチバイブレータ５３と、固定遅延回路５４と、制御回路５５と、パルス生成回路５６’と、３つの信号選択回路５７，５８，５９と、発振周波数測定回路６０と、第２パルス生成回路６３を備えて構成される。また、本発明に係る半導体集積回路７１は、本発明に係るパルス発生回路７０によるスキャンパス法によるディレイテストの対象となる被テスト回路６２を含む構成となっており、パルス発生回路７０と被テスト回路６２以外の回路部（例えば、メモリ回路や非同期回路等）を含んでいても構わない。
【０１２８】
第４実施形態の本発明に係るパルス発生回路７０と、第３実施形態の本発明に係るパルス発生回路５０の相違点は、第４実施形態において、第２パルス生成回路６３が追加されている点だけで、その他の回路構成は、第３実施形態と同じであるので、重複する説明は省略する。但し、パルス発生回路７０では、図２１の回路構成と同様に、信号選択回路５８は、信号選択回路５７の出力信号ＣＬＫ０と第２遅延信号ＣＬＫ２の何れか一方を選択する２入力の信号選択回路として図示している。
【０１２９】
第２パルス生成回路６３は、可変遅延回路５１の出力である第１遅延信号ＣＬＫ１と外部制御信号ＳＥから、実動作モードにおけるラウンチ及びキャプチャー動作時に信号選択回路５９がパルス信号ＣＬＫ３を選択している期間に同期して出力される第２パルス信号ＳＥｏｕｔを生成する。具体的には、第２パルス生成回路６３は、第１遅延信号ＣＬＫ１と、外部制御信号ＳＥの否定論理（反転信号）の論理和（ＯＲ）を第２パルス信号ＳＥｏｕｔとして出力する。従って、第４実施形態では、本発明に係るパルス発生回路７０は、出力クロック信号ＣＬＫｏｕｔと第２パルス信号ＳＥｏｕｔを出力する。
【０１３０】
第２パルス生成回路６３は、実動作モードにおいて使用される回路であるので、遅延時間調整モードにおいては、本発明に係るパルス発生回路７０の動作は、第３実施形態と全く同じである。本発明に係るパルス発生回路７０の実動作モードにおける動作について説明する。
【０１３１】
図２９に、図２８のパルス発生回路７０の中の実動作モードで動作する実動作回路部分を抽出して示す。また、図３０は、図２９に示す実動作回路部分の内部信号波形を模式的に示すタイミング波形図である。実動作モードでは、２つの可変遅延回路５１，５２とパルス生成回路５６、信号選択回路５９、及び、第２パルス生成回路６３が動作する。尚、信号選択回路５７は、入力クロック信号ＣＬＫｉｎを選択した状態で固定されるので、図２９には含まれていない。
【０１３２】
この実動作回路部分からは、出力クロック信号ＣＬＫｏｕｔと第２パルス信号ＳＥｏｕｔの２つの信号が出力される。出力クロック信号ＣＬＫｏｕｔは、スキャンパス法によるディレイテストの対象となる被テスト回路６２のシフト動作時、ラウンチ及びキャプチャー動作時のクロックとして使用され、出力クロック信号ＣＬＫｏｕｔの生成に関連する部分の回路構成は、第３実施形態と全く同じである。
【０１３３】
第２パルス生成回路６３から出力される第２パルス信号ＳＥｏｕｔは、出力クロック信号ＣＬＫｏｕｔと同様に、被テスト回路６２のスキャンイネーブル信号として使用可能である。
【０１３４】
図３０に示すように、出力クロック信号ＣＬＫｏｕｔと第２パルス信号ＳＥｏｕｔは、外部制御信号ＳＥの立ち下がり後（シフト動作からラウンチ及びキャプチャー動作へ移行後）の入力クロック信号ＣＬＫｉｎの立ち上がりエッジを基準に、出力クロック信号ＣＬＫｏｕｔの立ち上がり（ラウンチ動作パルスＰ１の発生）、第２パルス信号ＳＥｏｕｔの立ち下がり（スキャンモードから実動作モードへの切り替り）、出力クロック信号ＣＬＫｏｕｔの立ち上がり（キャプチャー動作パルスＰ２の発生）と順番に生成され、ラストシフトモードと呼ばれるディレイテスト時に必要とされる信号が、パルス発生回路７０によって生成可能となっている。また、第４実施形態のパルス発生回路７０により、ブロードサイド方式のみならず、スキュードロード方式のディレイテストも実行可能なパルス発生回路は実現できる。
【０１３５】
次に、本発明の別実施形態について説明する。
【０１３６】
〈１〉上記第１及び第２実施形態では、遅延回路２，１２の入出力間の位相関係が同相の場合における立ち上がりエッジに対する伝播遅延時間Ｄｒｅと立ち下がりエッジに対する伝播遅延時間Ｄｆｅの遅延時間測定回路とその測定方法について説明した。遅延回路２，１２の入出力間の位相関係が逆相の場合には、入力信号に対して出力信号の信号レベル（論理レベル）が反転するため、入力信号の立ち上がりエッジに対する伝播遅延時間Ｄｒｅを測定する場合には、単安定マルチバイブレータとしては、立ち下がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成とし、逆に、入力信号の立ち下がりエッジに対する伝播遅延時間Ｄｆｅ測定する場合には、単安定マルチバイブレータとしては、立ち上がりエッジに応答して一定のパルス幅の立ち下がりパルスを出力する構成とすることで、遅延回路２，１２の入出力間の位相関係が逆相の場合に対応可能となる。
【０１３７】
〈２〉上記第１及び第２実施形態において、数９或いは数１０の関係式より、被測定回路である遅延回路２，１２の伝播遅延時間Ｄｒｅ，Ｄｆｅを求めるに際し、単安定マルチバイブレータ３，１３の遅延時間Ｄｍｒｒ，Ｄｍｆｆが予め導出され既知である場合を想定したが、リング発振動作の周期Ｔｐｆの測定により単安定マルチバイブレータ３，１３の遅延時間Ｄｍｒｒ，Ｄｍｆｆを導出するようにしてもよい。例えば、正帰還ループを形成する単安定マルチバイブレータ３，１３の段数を、１段と複数段の２通りの正帰還ループを用意し、該２通りの正帰還ループにおけるリング発振動作の周期Ｔｐｆを夫々に求め、周期Ｔｐｆの差を単安定マルチバイブレータ３，１３の段数差で除して、１段当たりの単安定マルチバイブレータ３，１３の遅延時間Ｄｍｒｒ，Ｄｍｆｆを導出するようにしてもよい。
【０１３８】
〈４〉上記第３及び第４実施形態で示した本発明に係るパルス発生回路５０，７０において、２つの可変遅延回路５１，５２を縦続接続して遅延回路部を構成した実施形態を説明したが、遅延回路部の構成は、上記第３及び第４実施形態で例示した構成に限定されるものではない。
【０１３９】
例えば、図３１に示すように、遅延回路部を２つの可変遅延回路６４，６５を並列に備え、信号選択回路５７の出力信号ＣＬＫ０を２つの可変遅延回路６４，６５に入力し、２つの可変遅延回路６４，６５から夫々２つの異なる遅延時間の第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２が各別に出力されるように構成するのも好ましい。この場合、遅延時間の長い方の可変遅延回路６４，６５の一方が、上記第３及び第４実施形態における縦続接続した２つの可変遅延回路５１，５２に相当し、遅延時間の短い方の可変遅延回路６４，６５の他方が、前段の可変遅延回路５１に相当する。尚、第４実施形態においても同様の変更が可能である。
【０１４０】
更に、図３２に示すように、遅延回路部を構成する２つの可変遅延回路５１，５２の一方を遅延時間が制御回路５５から調整できない固定された遅延時間の固定遅延回路６６で置換しても構わない。尚、第４実施形態においても同様の変更が可能である。更に、図３１に示す遅延回路部の構成においても、遅延時間の短い方の可変遅延回路６４，６５の他方を固定遅延回路で置換することが可能である。
【０１４１】
また、単安定マルチバイブレータ５３の後段に設けた固定遅延回路５４を、単安定マルチバイブレータ５３の入力側に移動しても構わないし、更に、図３３に示すように、信号選択回路５７と遅延回路部の間に移動しても構わない。
【０１４２】
〈５〉第４実施形態では、図２８に示すように、第３実施形態の図２１において例示したパルス生成回路５６’を使用したが、第３実施形態の図１８において例示したパルス生成回路５６を使用しても構わない。また、パルス生成回路の回路構成は、図１８及び図２１に例示した回路構成に限定されるものではなく、入力クロック信号ＣＬＫｉｎと第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２から、入力クロック信号ＣＬＫｉｎの１周期内に少なくとも２回の立ち上がりエッジまたは立ち下がりエッジを有し、２回の立ち上がりエッジまたは立ち下がりエッジ間の時間差Δｔが第２遅延信号ＣＬＫ２の入力クロック信号ＣＬＫｉｎからの遅延時間と同等となるパルス信号ＣＬＫ３を生成する回路であれば、如何なる回路構成であっても良い。
【産業上の利用可能性】
【０１４３】
本発明に係るパルス発生回路、及び、半導体集積回路のテスト方法は、半導体集積回路のスキャンパス法によるディレイテストに利用でき、本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路に利用できる。
【図面の簡単な説明】
【０１４４】
【図１】本発明の基礎となる正帰還によるリング発振回路の一構成例を示すブロック図
【図２】単安定マルチバイブレータの回路動作例を示す信号波形図
【図３】入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータの回路構成例を示す論理回路図
【図４】図３に示す単安定マルチバイブレータの信号波形図
【図５】本発明の基礎となる正帰還によるリング発振回路の概略のブロック構成を示すブロック図
【図６】図５に示すリング発振回路におけるリング発振動作状態における遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図
【図７】本発明の基礎となる遅延時間測定回路の一構成例を示すブロック図
【図８】発振起動回路の機能を内蔵した単安定マルチバイブレータの回路構成例を示す論理回路図
【図９】図８に示す単安定マルチバイブレータの信号波形図
【図１０】本発明の基礎となる正帰還によるリング発振回路の概略のブロック構成を示すブロック図
【図１１】図１０に示すリング発振回路におけるリング発振動作状態における遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図
【図１２】入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータの回路構成例を示す論理回路図
【図１３】図１２に示す単安定マルチバイブレータの信号波形図
【図１４】本発明の基礎となる正帰還によるリング発振回路の概略のブロック構成を示すブロック図
【図１５】図１４に示すリング発振回路におけるリング発振動作状態における遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図
【図１６】発振起動回路の機能を内蔵した単安定マルチバイブレータの回路構成例を示す論理回路図
【図１７】図１６に示す単安定マルチバイブレータの信号波形図
【図１８】本発明に係るパルス発生回路の一実施形態における回路構成、及び、本発明に係る半導体集積回路の一実施形態における概略構成を示す回路ブロック図
【図１９】図１８に示すパルス発生回路の中の実動作モードで動作する実動作回路部分を抽出して示す回路ブロック図
【図２０】図１９に示すパルス発生回路の実動作回路部分の内部信号波形を模式的に示すタイミング波形図
【図２１】本発明に係るパルス発生回路の別実施形態における回路構成を示す回路ブロック図
【図２２】図１８のパルス発生回路の中の遅延時間調整モードで動作する調整動作回路部分を抽出して示す回路ブロック図
【図２３】図２２に示す調整動作回路部分の中の２つの可変遅延回路を含まない第２の正帰還ループ形成時に動作する第２調整動作回路部分を示す回路ブロック図
【図２４】図２２に示す調整動作回路部分の中の２つの可変遅延回路を含む第１の正帰還ループ形成時に動作する第１調整動作回路部分を抽出して示す回路ブロック図
【図２５】本発明に係るパルス発生回路の一実施形態における遅延時間調整モードでのラウンチ・キャプチャークロックの立ち上がりエッジ間隔を調整するためのアルゴリズムを示すフローチャート
【図２６】図１９に示す実動作回路部分の前段の可変遅延回路の入力側に固定遅延回路を追加した回路構成を示す回路ブロック図
【図２７】図２６に示す実動作回路部分の内部信号波形を模式的に示したタイミング波形図
【図２８】本発明に係るパルス発生回路の別実施形態における回路構成、及び、本発明に係る半導体集積回路の別実施形態における概略構成を示す回路ブロック図
【図２９】図２８に示すパルス発生回路の中の実動作モードで動作する実動作回路部分を抽出して示す回路ブロック図
【図３０】図２９に示すパルス発生回路の実動作回路部分の内部信号波形を模式的に示すタイミング波形図
【図３１】本発明に係るパルス発生回路の遅延回路部の構成が異なる別実施形態における回路構成を示す回路ブロック図
【図３２】本発明に係るパルス発生回路の遅延回路部の構成が異なる他の別実施形態における回路構成を示す回路ブロック図
【図３３】本発明に係るパルス発生回路の遅延回路部の構成が異なる他の別実施形態における回路構成を示す回路ブロック図
【図３４】特許文献１に開示されているテスト回路を示すブロック図
【図３５】特許文献１に開示されているテスト回路を用いたジッタの測定手法を説明する図
【図３６】特許文献１に開示されているテスト回路を用いたジッタの測定手法をより具体的に説明する図
【図３７】従来の負帰還によるリング発振回路を用いて可変遅延回路の遅延時間を測定する測定回路の模式図
【図３８】図３７に示す従来の測定回路におけるリング発振動作状態における可変遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図
【図３９】従来の正帰還によるリング発振回路を用いて可変遅延回路の遅延時間を測定する測定回路の模式図
【図４０】図３９に示す従来の測定回路におけるリング発振動作状態における可変遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図
【符号の説明】
【０１４５】
１，１１：  本発明の基礎となる正帰還によるリング発振回路
２，１２：  遅延回路
３，１３，５３：  単安定マルチバイブレータ
４，１４，：  発振起動回路
５，１５：  Ｄ型フリップフロップ
６，１６：  インバータ列
７，９，１７，１９：  ２入力排他的論理和回路
８，６０：  発振周波数測定回路
１０：  信号切替回路
１８：  インバータ
５１，５２，６４，６５：  可変遅延回路
３０：  クロック発生回路
３１：  位相検出器
３２：  チャージポンプ回路
３３：  電圧制御発振器（ＶＣＯ）
３４：  １／Ｎ分周器
５０，７０：  本発明に係るパルス発生回路
５４，６６：  固定遅延回路
５５：  制御回路
５６，５６’：  パルス生成回路
５７，５８，５９：  信号選択回路
６１，７１：  本発明に係る半導体集積回路
６２：  スキャンパス法によるディレイテストの対象となる被テスト回路
６３：  第２パルス生成回路
ＣＤ１，ＣＤ２：  遅延時間調整用の制御信号
ＣＬＫｉｎ：  入力クロック信号
ＣＬＫｏｕｔ：  出力クロック信号
ＣＬＫ０：  遅延回路部の入力クロック信号
ＣＬＫ１：  第１遅延信号
ＣＬＫ２：  第２遅延信号
ＣＬＫ３：  パルス信号（ラウンチ・キャプチャークロック）
Ｄｆｅ：  遅延回路の立ち下がりエッジに対する伝播遅延時間
Ｄｒｅ：  遅延回路の立ち上がりエッジに対する伝播遅延時間
Ｄｍｆｆ：  単安定マルチバイブレータの立ち下がりエッジに対する遅延時間
Ｄｍｒｒ：  単安定マルチバイブレータの立ち上がりエッジに対する遅延時間
Ｉｎｉｔ：  起動信号
Ｎ１：  遅延回路の入力ノード
Ｎ２：  遅延回路の出力ノード
Ｐ１：  ラウンチ動作パルス
Ｐ２：  キャプチャー動作パルス
ＲＳＴ＃：  リセット信号
Ｓ０：  テスト対象のクロック信号
Ｓ１：  遅延クロック信号
Ｓ３：  モード切替信号
Ｓ４，Ｓ５：  信号選択信号
ＳＥ：  外部制御信号
ＳＥｏｕｔ：  第２パルス信号（スキャンイネーブル信号）
Ｔｎｆ：  負帰還によるリング発振動作の周期
Ｔｐｆ：  正帰還によるリング発振動作の周期
Ｔｐｗ：  単安定マルチバイブレータの出力パルスのパルス幅
Ｔｗｈ：  発振パルスの高レベル期間
Ｔｗｌ：  発振パルスの低レベル期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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