(57)【要約】【課題】半導体基板中に異なる深さのトレンチを、処理工程を増やすことなく１回のトレンチエッチングで同時に形成した半導体装置を得る。【解決手段】シリコン基板４０１上にシリコン酸化膜４０２、シリコン窒化膜４０３を形成し、その上にフォトレジスト膜４０４を形成し、このフォトレジスト膜４０４のパターンニングを行う。このとき、浅いトレンチを形成する第１の開口幅を有するメモリセル領域４０５とメモリセル領域４０５より広い第２の開口幅を有する周辺回路領域４０６とを形成する。次にシリコン窒化膜４０３およびシリコン酸化膜４０２をドライエッチングで除去した後、フォトレジスト膜４０４を剥離する。その後、シリコン窒化膜４０３をマスクとしてトレンチエッチングを行う。このエッチングの際、メモリセル領域４０５に形成された第１の開口幅４０７に対して所望のトレンチ深さが得られるようにテーパー角４０９を定める。【選択図】図４
2007158107.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に素子分離用のトレンチが形成された半導体装置において、
前記トレンチは、半導体基板のエッチングによる、それぞれ深さの異なる第１・第２の少なくとも２種のトレンチから成り、第１のトレンチは、幅方向の断面形状が所定のテーパー角を有するＶ字形状を成し、第２のトレンチは、幅方向の断面形状が前記所定のテーパー角を有し、且つトレンチの底面に、前記半導体基板の表面に対して平行な平面を有することを特徴とする半導体装置。
【請求項２】
前記第１のトレンチの最も幅の広い頂部の幅は５０〜２００ｎｍである請求項１に記載の半導体装置。
【請求項３】
前記第１のトレンチのテーパー角は４５〜８０°である請求項１または２に記載の半導体装置。
【請求項４】
半導体基板中に素子分離領域を形成するための深さの異なる第１・第２の少なくとも２種のトレンチを形成する半導体装置の製造方法であって、
第１のトレンチと第２のトレンチの開口幅に対応するマスクを半導体基板上に形成し、第１のトレンチの開口幅より第２のトレンチの開口幅を広くし、所定のテーパー角でエッチングを行うとともに、底部の幅が０になった時点でエッチングの進行が止まる現象を利用して第１のトレンチの深さを決定し、第１のトレンチのエッチングの進行が停止した後もエッチングを進行させて第２のトレンチの深さを制御することを特徴とする半導体装置の製造方法。
【請求項５】
前記マスクは、半導体基板上にシリコン酸化膜とシリコン窒化膜とをこの順に形成した後、前記シリコン窒化膜の表面にフォトレジスト膜を設け、該フォトレジスト膜のパターンニングを行い、該フォトレジスト膜のパターンに基づいてシリコン窒化膜、シリコン酸化膜を除去することにより構成する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記マスクの第１のトレンチ形成用の開口幅は、第１のトレンチのテーパー角と深さとから決まる幅である請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記第１のトレンチの開口幅は５０〜２００nmの範囲の幅である請求項４〜６のうちいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１・第２のトレンチのテーパー角が４５°〜８０°の範囲の角度となる条件下で前記エッチングを行う請求項４〜７のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板中に素子分離用のSTI(Shallow Trench Isolation)技術のトレンチを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
LSI等の半導体装置は、半導体基板上に電気的に分離して配置したトランジスタ素子やキャパシタ、抵抗などの基本的な構成素子を相互に配線で接続してつくられる。これらの素子間を分離する技術が素子分離技術であり、素子分離領域は半導体装置の多くの面積を占有することから、LSIの高密度化を決定づける重要な技術である。従来の素子分離技術としては、LOCOS(LOCal Oxidation of Silicon)素子分離技術が使われてきたが、LSIの微細化が進むにつれトレンチ素子分離技術が主流となってきた。
【０００３】
ここでトレンチ素子分離の形成方法を、図１を参照して説明する。
先ず、図１の（Ａ）に示すように、シリコン基板１０１上にシリコン酸化膜１０２、シリコン窒化膜１０３を形成し、その上にフォトレジスト膜１０４を塗布形成し、このフォトレジスト膜１０４をパターンニングする。
【０００４】
次に、図１の（Ｂ）に示すように、シリコン窒化膜１０３、シリコン酸化膜１０２をドライエッチングで除去した後、フォトレジスト膜１０４を剥離する。
【０００５】
さらに、図１の（Ｃ）に示すように、シリコン窒化膜１０３をマスクとして半導体基板をエッチング（トレンチエッチング）し、トレンチ１０５を形成する。
【０００６】
続いて図１の（Ｄ）に示すようにエッチングした部分にシリコン酸化膜１０６を埋め込む。
【０００７】
その後、図１の（Ｅ）に示すように、CMP（Chemical Mechanical Polishing）による平坦化処理を行い、シリコン窒化膜１０３とシリコン酸化膜１０２を除去する。
【０００８】
このようにしてシリコン酸化膜１０６によるトレンチで素子を分離する。この方法によるトレンチの深さは、すべて同じ深さとなる。
【０００９】
ところで、フラッシュメモリ等の半導体装置においては、次の理由から深さの異なるトレンチが要求されるようになってきた。すなわち、メモリセル領域に形成される一定の開口幅を有するトレンチに対しては、チップ面積を小さくするため、後工程においてトランジスタのソース側の素子分離部をセルフアラインソースエッチングで取り除いた後に、セル間ソースを接続するために、注入によるソース拡散層を形成するが、ソース拡散層を低抵抗化することを目的として、ソース拡散層をできるだけ短くするために浅いトレンチが要求される。
【００１０】
ここで、図２の（Ａ）はメモリセル領域の平面図、図２の（Ｂ）はセルフアラインソースエッチング後のトランジスタのソース側の断面図であり、図２の（Ａ）のＳ−Ｓの断面図に対応している。
【００１１】
図２の（Ａ）に示すように、ソース領域２０１とドレイン領域２０２を、ゲート領域２０５を介して交互に直列に配置し、隣接する活性領域２０３をトレンチによる素子分離領域２０４で分離している。このようにしてNOR型のフラッシュメモリを構成している。
【００１２】
図２の（Ｂ）に示すように、シリコン基板２１０上にイオン注入によるソース拡散領域２０６を形成するが、このソース拡散層をできるだけ短くするために浅いトレンチが必要である。
【００１３】
一方、周辺回路領域のトレンチについては、トランジスタのソース・ドレイン領域に高電圧が掛かるので、接合耐圧を確保するために深いトレンチが要求される。
【００１４】
ここで、深さの異なるトレンチの従来の形成方法の例を、図３を参照して説明する。
先ず、図３の（Ａ）に示すように、シリコン基板３０１上にシリコン酸化膜３０２、シリコン窒化膜３０３を形成した後、第１の深さのトレンチを形成するために、フォトレジスト膜３０４を塗布形成し、そのパターンニングを行う。
【００１５】
次に、図３の（Ｂ）に示すように、メモリセル領域３０５のシリコン窒化膜３０３、シリコン酸化膜３０２、シリコン基板３０１をエッチングし、フォトレジスト膜３０４を剥離する。
【００１６】
更に、第２の深さのトレンチを形成するために、図３の（Ｃ）に示すように、フォトレジスト膜３０４の塗布・パターンニングを行い、周辺回路領域３０６のシリコン窒化膜３０３、シリコン酸化膜３０２、シリコン基板３０１のエッチングを行うことによってトレンチ３０８を形成する。
【００１７】
しかし、この従来の形成方法ではフォト・エッチング工程を２回行うことになり、生産性が低く、しかも処理工程が増えることによる欠陥の増加も懸念される。
【００１８】
そこで特許文献１では、エッチングのマイクロローディング効果を利用することで、１
回のトレンチエッチングによって、異なる深さのトレンチを同時に形成する方法が開示されている。また、特許文献２では、トレンチを同じ深さまでエッチングした後に、熱処理を行うことでSiを移動させ、異なる深さのトレンチを形成する方法が提案されている。
【特許文献１】特開平９−２６０４８５号公報
【特許文献２】特開２０００−３２３５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところが、エッチングのマイクロローディング効果が発生するのは、トレンチのアスペクトが３以上になった場合と記述されており、開口幅を１００nmとした場合でも、トレンチの深さは３００nm以上となるため、２００nm以下で性能が確保できるメモリには適さない。また、エッチングのマイクロローディング効果を安定して生じさせるように制御することは難しいため、安定性・再現性に乏しく、更にアスペクト増大によるトレンチ内埋め込み不良に起因する電気的特性不良も生じてデバイス信頼性を大きく下げることになる。また、熱処理によるSiの移動は、異なる深さのトレンチを形成するためにはトレンチエッチングと熱処理の２工程が必要となるため、工程数が増えるという問題がある。
【００２０】
この発明の目的は、半導体基板中に深さの異なる複数種のトレンチを、処理工程を増やすことなく１回のトレンチエッチングで同時に形成することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記の目的を達成するために、この発明の半導体装置は次のように構成する。
この発明の半導体装置は、半導体基板のエッチングによる、それぞれ深さの異なる第１・第２の少なくとも２種の素子分離用トレンチを備え、第１のトレンチは、幅方向の断面形状が所定のテーパー角を有するＶ字形状を成し、第２のトレンチは、幅方向の断面形状が前記所定のテーパー角を有し、且つトレンチの底面に、前記半導体基板の表面に対して平行な平面を有することを特徴とする。
【００２２】
また、この発明の半導体装置の製造方法は、半導体基板中に素子分離領域を形成するための深さの異なる第１・第２の少なくとも２種のトレンチを形成する半導体装置の製造方法であって、第１のトレンチと第２のトレンチの開口幅に対応するマスクを半導体基板上に形成し、第１のトレンチの開口幅より第２のトレンチの開口幅を広くし、所定のテーパー角でエッチングを行うとともに、底部の幅が０になった時点でエッチングの進行が止まる現象を利用して第１のトレンチの深さを決定し、第１のトレンチのエッチングの進行が停止した後もエッチングを進行させて第２のトレンチの深さを制御することを特徴としている。
【００２３】
前記マスクは、半導体基板上にシリコン酸化膜とシリコン窒化膜をこの順に形成した後、前記シリコン窒化膜の表面にフォトレジスト膜を設け、該フォトレジスト膜のパターンニングを行い、該フォトレジスト膜のパターンに基づいてシリコン窒化膜、シリコン酸化膜を除去することにより構成する。
【００２４】
また、前記マスクの第１のトレンチ形成用の開口幅は、第１のトレンチのテーパー角と深さとから決まる幅とする。
【００２５】
前記第１のトレンチの開口幅は５０〜２００nmの範囲であることが好ましい。
【００２６】
さらに、前記第１・第２のトレンチのテーパー角が４５°〜８０°の範囲の角度となる条件下で前記エッチングを行うことが好ましい。トレンチのテーパー角が４５°未満になると、第１の開口幅が５０nm程度となる半導体装置を考えた場合、トレンチの深さが２５nm以下となり耐圧不良が懸念されるからである。また、８０°を超えると開口幅が１００nmの場合でもトレンチの深さが２８０nm以上となるため、フラッシュメモリ等の半導体装置を考えた場合、トレンチの深さが深すぎるためである。この理由により、第１・第２のトレンチのテーパー角のより好ましい範囲は６７°〜７７°である。
【００２７】
前記半導体装置は、必要に応じて３種類以上のトレンチ開口幅を有し、それぞれの開口幅とトレンチテーパー角の制御により、開口幅に対応した３種類以上のトレンチ深さを形成することも可能である。
【発明の効果】
【００２８】
この発明によれば、半導体基板中に深さの異なる複数種のトレンチを、処理工程を増やすことなく、１回のトレンチエッチングで同時に形成することができる。
【００２９】
これにより、従来の製造方法に比べて材料費低減、短TAT（Turn Around Time）化はもとより、工程削減による欠陥発生要因の削減も可能となり、歩留りが向上し、信頼性も向上する。
【００３０】
さらに、この発明をフラッシュメモリに適用した場合には、メモリセル領域でトランジスタのソース領域の拡散抵抗を下げ、周辺回路領域で接合耐圧を確保することができる。
【００３１】
また、この発明はフラッシュメモリに限られることなく、その他のメモリデバイスやロジックデバイス等、複数のトレンチ深さを必要とする全ての半導体装置に適用可能である。
【発明を実施するための最良の形態】
【００３２】
この発明の半導体装置およびその製造方法について各図を参照して説明する。
２種類の深さのトレンチを１回のトレンチエッチングで同時に形成するための工程を示す図である。この工程は次のとおりである。
【００３３】
まず、図４の（Ａ）に示すように、シリコン基板４０１上にシリコン酸化膜４０２、シリコン窒化膜４０３を形成し、その上にフォトレジスト膜４０４を塗布形成し、このフォトレジスト膜４０４のパターンニングを行う。このとき、浅いトレンチを形成する第１の開口幅を有するメモリセル領域４０５とメモリセル領域４０５より広い第２の開口幅を有する周辺回路領域４０６とを形成する。
【００３４】
次に、図４の（Ｂ）に示すように、シリコン窒化膜４０３およびシリコン酸化膜４０２をドライエッチングで除去した後、フォトレジスト膜４０４を剥離する。
【００３５】
その後、図４の（Ｃ）に示すように、シリコン窒化膜４０３をマスクとしてトレンチエッチングを行う。このエッチングの際、メモリセル領域４０５に形成された第１の開口幅４０７に対して所望のトレンチ深さが得られるようにテーパー角４０９を定める。
【００３６】
ここで、トレンチテーパー角をパラメータとした開口幅とトレンチの深さとの関係を図５に示す。このように開口幅とトレンチの深さは比例関係にある。また、テーパー角が大きくなる程、同一開口幅に対するトレンチの深さは深くなる。
【００３７】
例えば、メモリセル領域４０５の開口幅４０７が１００nm、トレンチ深さ４１１が１３０nm、周辺回路領域のトレンチ深さ４１２が１８０nmになるように加工するには、トレンチのテーパー角を６９°、エッチング量を１８０nmに設定する。このことにより、１回のトレンチエッチングで所望の深さ（メモリセル領域４０５のトレンチ深さ１３０nm、周辺回路領域のトレンチ深さ１８０nm）のトレンチ４１３を形成することができる。
【００３８】
その後もエッチングを継続するが、トレンチ４１３の底部の幅が０となった後は、このトレンチ４１３のエッチングの進行が停止する。一方、周辺回路領域４０８のトレンチ４１４はそのままエッチングが進行する。このトレンチ４１４の深さはエッチングの進行に応じて深くなり、所定時間後に停止することにより、トレンチ４１３より深さの深いトレンチ４１４が得られる。
【００３９】
その後、図４の（Ｄ）に示すようにエッチングした部分にシリコン酸化膜４１５を埋め込む。
【００４０】
更に、図４の（Ｅ）に示すように、CMP（ChemicalMechanical Polishing）による平坦化処理を行い、シリコン窒化膜４０３とシリコン酸化膜４０２を除去する。
【００４１】
トレンチのテーパー角についてはドライエッチングのエッチングパラメーター(ＲＦパワー、ガス圧力、ガス種・ガス流量等)によって定める。
ここで、バイアス印加型誘導結合型RFプラズマエッチング装置におけるエッチングパラメーター（RFバイアスパワー）とトレンチのテーパー角との関係を図６に示す。
【００４２】
図６に示すようにＲＦバイアスパワーを所定範囲（この例では６０Ｗ〜１８０Ｗの範囲）で増大させる程、トレンチのテーパー角が大きくなる。この特性を利用して、所望のテーパー角を得るためにＲＦバイアスパワーを定め、そのテーパー角で必要なトレンチの深さを得るために必要な開口幅を求め、その開口幅の開口を決定すればよい。
【００４３】
以上に述べたようにして、処理工程を増やすことなく、深さの異なる２種のトレンチを１回のトレンチエッチングで同時に形成することができる。
【００４４】
この実施形態によれば、メモリセル領域のトレンチの深さを浅くすることによりトランジスタのソース領域の拡散抵抗を下げ、周辺回路領域のトレンチの深さを深くすることにより必要な接合耐圧を確保することができる。なお、メモリセル領域４０５のトレンチの開口幅４０７は５０〜２００ｎｍでメモリセルとしての性能を確保できるので、この５０〜２００ｎｍの範囲内に定める。また、テーパー角４０９は、上記開口幅の下限値である５０ｎｍでトレンチのテーパーが４５°を下回る角度であると、トレンチの深さが２５ｎｍ以下となり、必要な耐圧が確保できない。また、８０°を超えると開口幅が１００nmの場合でもトレンチの深さが２８０nm以上となるため、フラッシュメモリ等の半導体装置を考えた場合、トレンチの深さが深すぎるため４５°〜８０°の範囲内に定める。より好ましくは、第１・第２のトレンチのテーパー角は６７°〜７７°の範囲内に定める。
【００４５】
以上に述べた例では、深さの異なる２種のトレンチを１回のトレンチエッチングで同時に形成したが、同様にして深さの異なる３種以上のトレンチを１回のトレンチエッチングで同時に形成できる。例えば、図４に示した周辺回路領域４０６以外に別の回路領域を備え、その回路領域のトレンチ形成用の開口幅を開口幅４０８より更に広くし、周辺回路領域４０８のトレンチ４１４の底部の幅４１０が０になった後もエッチングを継続すれば、上記別の回路領域のトレンチの深さは周辺回路領域４０８のトレンチ４１４の深さより深くなる。このことで深さの異なる３種のトレンチを形成することができる。４種以上についても同様である。
【００４６】
なお、以上に示した実施形態ではフラッシュメモリに適用した場合を例にしたが、この発明はフラッシュメモリに限られることなく、その他のメモリデバイスやロジックデバイス等、複数のトレンチ深さを必要とする全ての半導体装置に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】従来の深さの異なるトレンチを形成するための工程断面図である。
【図２】フラッシュメモリの半導体装置内に形成されるセルフアラインソース領域の平面図と断面図である。
【図３】従来のトレンチ素子分離を形成するための工程断面図である。
【図４】この発明の半導体装置およびその製造工程を示す工程断面図である。
【図５】第１の開口幅、トレンチ深さおよびトレンチテーパー角の関係を示すグラフである。
【図６】誘導結合型RFプラズマエッチング装置におけるエッチングパラメーター（RFバイアスパワー）とトレンチのテーパー角の関係を示すグラフである。
【符号の説明】
【００４８】
４０１−シリコン基板
４０２−シリコン酸化膜
４０３−シリコン窒化膜
４０４−フォトレジスト膜
４０５−メモリセル領域
４０６−周辺回路領域
４０７−メモリセル領域の開口幅
４０８−周辺回路領域の開口幅
４０９−トレンチのテーパー角
４１０−トレンチ底部の幅
４１１−メモリセル領域のトレンチ深さ
４１２−周辺回路領域のトレンチ深さ
４１３−メモリセル領域のトレンチ
４１４−周辺回路領域のトレンチ
【図１】
2007158107.tif 000003
【図２】
2007158107.tif 000004
【図３】
2007158107.tif 000005
【図４】
2007158107.tif 000006
【図５】
2007158107.tif 000007
【図６】
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