(57)【要約】【課題】急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができる定電圧回路及び定電圧回路の制御方法を得る。【解決手段】通常時は、直流特性に優れた誤差増幅回路からなる第１制御回路５により出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図り、出力電圧Ｖｏｕｔが急速に低下したときは、第１制御回路５が応答して出力電圧制御トランジスタＭ１の動作制御を行う前に、高速応答性に優れた増幅回路６によって出力電圧Ｖｏｕｔの電圧変動を増幅すると共に該増幅して得られた信号の電圧が急速に低下すると、第２制御回路７によって一定期間だけ出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図るようにした。【選択図】図１
2007133766.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を入力電圧が入力される入力端子から所定の出力端子に出力する出力電圧制御トランジスタと、
前記出力端子の電圧を検出し、該検出した電圧が所定の電圧になるように前記出力電圧制御トランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記出力端子から出力された電圧の変動を増幅し、該増幅して得られた信号の電圧が所定の速度以上で急速に低下すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させることを特徴とする定電圧回路。
【請求項２】
前記制御回路部は、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子から出力された電圧を検出し、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う第１制御回路部と、
前記出力端子から出力された電圧の変動を増幅して出力する増幅回路部と、
該増幅回路部からの出力信号の電圧が所定の速度以上で急速に低下すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力端子から出力された電圧の変動に対して前記第１制御回路部よりも応答速度が速い第２制御回路部と、
を備えることを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記増幅回路部は、前記出力端子から出力された電圧の変動の交流成分を検出し、該検出した交流成分を増幅して出力することを特徴とする請求項２記載の定電圧回路。
【請求項４】
前記増幅回路部は、
一方の入力端に所定の第１バイアス電圧が入力され、他方の入力端の電圧が該第１バイアス電圧になるように前記第２制御回路部に信号を出力する第１差動増幅回路と、
該第１差動増幅回路の他方の入力端と前記出力端子との間に接続された第１コンデンサと、
前記第１差動増幅回路の各入力端との間に接続された第１固定抵抗と、
を備えることを特徴とする請求項２又は３記載の定電圧回路。
【請求項５】
前記第１差動増幅回路は、差動対を構成する各トランジスタの少なくとも一方にあらかじめオフセットが設けられ、前記出力端子の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなることを特徴とする請求項４記載の定電圧回路。
【請求項６】
前記第１差動増幅回路の差動対をなす各トランジスタは、製造プロセスのばらつきによる前記増幅回路部の応答速度のばらつきを補正するように、前記オフセット値の補正が行われることを特徴とする請求項５記載の定電圧回路。
【請求項７】
前記第２制御回路部は、
一方の入力端に所定の第１バイアス電圧が入力され、他方の入力端の電圧が該第１バイアス電圧になるように前記出力電圧制御トランジスタを制御する第２差動増幅回路と、
該第２差動増幅回路の他方の入力端と前記増幅回路部の出力端との間に接続された第２コンデンサと、
前記第２差動増幅回路の各入力端との間に接続された第２固定抵抗と、
を備えることを特徴とする請求項２、３、４、５又は６記載の定電圧回路。
【請求項８】
前記第２差動増幅回路は、差動対を構成する各トランジスタの少なくとも一方にあらかじめオフセットが設けられ、前記出力端子の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなることを特徴とする請求項７記載の定電圧回路。
【請求項９】
前記出力電圧制御トランジスタ及び制御回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の定電圧回路。
【請求項１０】
前記制御回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の定電圧回路。
【請求項１１】
入力された制御信号に応じた電流を、入力電圧が入力される入力端子から所定の出力端子に出力する出力電圧制御トランジスタと、該出力端子の電圧を検出し、該検出した電圧が所定の電圧になるように前記出力電圧制御トランジスタの動作制御を行う制御回路部とを備えた、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路の制御方法において、
前記出力端子から出力された電圧の変動を増幅し、
前記増幅して得られた信号の電圧が所定の速度以上に急速に低下したことを検出すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させることを特徴とする定電圧回路の制御方法。
【請求項１２】
前記出力端子から出力された電圧の変動の交流成分を検出し、該検出した交流成分を増幅することによって、前記出力端子から出力された電圧の変動を増幅することを特徴とする請求項１１記載の定電圧回路の制御方法。
【請求項１３】
前記増幅して得られた信号における電圧変動の交流成分を検出し、該検出した交流成分から、前記増幅して得られた信号の電圧が所定の速度以上に急速に低下したことを検出すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させることを特徴とする請求項１１又は１２記載の定電圧回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷変動に対する応答速度を改善した定電圧回路に関し、特に負荷変動によって出力電圧が低下した場合の応答速度を大幅に改善し、しかも出力電圧のオーバーシュートや発振を抑制することができる定電圧回路及び定電圧回路の制御方法に関する。
【背景技術】
【０００２】
従来、定電圧回路を構成する誤差増幅器には、発振等の不安定な動作に陥らないように位相補償を行う周波数補償回路が設けられている。
図３は、従来の定電圧回路の例を示した回路図である。
図３の定電圧回路１００において、誤差増幅器ＡＭＰａは、差動対をなすＮＭＯＳトランジスタＭ１０３，Ｍ１０４と、該差動対の負荷をなすカレントミラー回路を形成するＰＭＯＳトランジスタＭ１０５，Ｍ１０６と、前記差動対にバイアス電流を供給する定電流源をなすＮＭＯＳトランジスタＭ１０２とを備えている。更に、誤差増幅器ＡＭＰａは、出力回路部を形成するＰＭＯＳトランジスタＭ１０７及びＮＭＯＳトランジスタＭ１０８、並びに抵抗Ｒ１０３及び容量Ｃ１０１からなる周波数補償回路を備えている。
【０００３】
誤差増幅器ＡＭＰａにおいて、非反転入力端をなすＮＭＯＳトランジスタＭ１０４のゲートには、出力電圧Ｖｏｕｔを抵抗Ｒ１０１及びＲ１０２で分圧した分圧電圧ＶＦＢａが入力され、反転入力端をなすＮＭＯＳトランジスタＭ１０３のゲートには基準電圧発生回路１０１からの所定の基準電圧Ｖｓが入力されている。誤差増幅器ＡＭＰａは、分圧電圧ＶＦＢａが基準電圧Ｖｓになるように出力電圧制御トランジスタＭ１０１の動作制御を行い、出力電圧制御トランジスタＭ１０１から負荷に出力される電流を制御する。
【０００４】
通常、定電圧回路の誤差増幅器は直流特性が優れたものになるように設計されている。このため、直流利得ができるだけ高くなるように設計され、必然的に差動対に供給されるバイアス電流が小さくなるように設定されている。このことから、周波数補償用の容量Ｃ１０１や出力電圧制御トランジスタＭ１０１の入力キャパシタンスの充放電に時間がかかり、入力電圧Ｖｉｎの急速な変化や負荷電流の急激な変化に対する応答速度が遅いという問題があった。
これに対して、負荷電流の急増による出力電圧の低下を急速に補う方法としては、出力電圧変動の交流成分だけをカップリングコンデンサを介して検出し、出力トランジスタとは別に設けた補助トランジスタによって、電源電圧から負荷に電流を供給することで、出力電圧の低下を補償していた（例えば、特許文献１及び２参照。）。
【特許文献１】特開２０００−４７７４０号公報
【特許文献２】特開２０００−２４２３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このような従来の方法では、負荷変動による出力電圧の低下を抑制することはできるが、出力電圧変動の検出速度に限界があり、ある程度までしか出力電圧の低下を抑制することができなかった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができる定電圧回路及び定電圧回路の制御方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る定電圧回路は、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を入力電圧が入力される入力端子から所定の出力端子に出力する出力電圧制御トランジスタと、
前記出力端子の電圧を検出し、該検出した電圧が所定の電圧になるように前記出力電圧制御トランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記出力端子から出力された電圧の変動を増幅し、該増幅して得られた信号の電圧が所定の速度以上で急速に低下すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させるものである。
【０００８】
具体的には、前記制御回路部は、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子から出力された電圧を検出し、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う第１制御回路部と、
前記出力端子から出力された電圧の変動を増幅して出力する増幅回路部と、
該増幅回路部からの出力信号の電圧が所定の速度以上で急速に低下すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力端子から出力された電圧の変動に対して前記第１制御回路部よりも応答速度が速い第２制御回路部と、
を備えるようにした。
【０００９】
また、前記増幅回路部は、前記出力端子から出力された電圧の変動の交流成分を検出し、該検出した交流成分を増幅して出力するようにした。
【００１０】
具体的には、前記増幅回路部は、
一方の入力端に所定の第１バイアス電圧が入力され、他方の入力端の電圧が該第１バイアス電圧になるように前記第２制御回路部に信号を出力する第１差動増幅回路と、
該第１差動増幅回路の他方の入力端と前記出力端子との間に接続された第１コンデンサと、
前記第１差動増幅回路の各入力端との間に接続された第１固定抵抗と、
を備えるようにした。
【００１１】
また、前記第１差動増幅回路は、差動対を構成する各トランジスタの少なくとも一方にあらかじめオフセットが設けられ、前記出力端子の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなるようにした。
【００１２】
また、前記第１差動増幅回路の差動対をなす各トランジスタは、製造プロセスのばらつきによる前記増幅回路部の応答速度のばらつきを補正するように、前記オフセット値の補正が行われるようにした。
【００１３】
具体的には、前記第２制御回路部は、
一方の入力端に所定の第１バイアス電圧が入力され、他方の入力端の電圧が該第１バイアス電圧になるように前記出力電圧制御トランジスタを制御する第２差動増幅回路と、
該第２差動増幅回路の他方の入力端と前記増幅回路部の出力端との間に接続された第２コンデンサと、
前記第２差動増幅回路の各入力端との間に接続された第２固定抵抗と、
を備えるようにした。
【００１４】
また、前記第２差動増幅回路は、差動対を構成する各トランジスタの少なくとも一方にあらかじめオフセットが設けられ、前記出力端子の電圧変化が所定値以下で小さい場合に、該差動対を構成する一方のトランジスタに流れる電流が他方のトランジスタに流れる電流よりも小さくなるようにした。
【００１５】
また、前記出力電圧制御トランジスタ及び制御回路部は、１つのＩＣに集積されるようにした。
【００１６】
また、前記制御回路部は、１つのＩＣに集積されるようにしてもよい。
【００１７】
また、この発明に係る定電圧回路の制御方法は、入力された制御信号に応じた電流を、入力電圧が入力される入力端子から所定の出力端子に出力する出力電圧制御トランジスタと、該出力端子の電圧を検出し、該検出した電圧が所定の電圧になるように前記出力電圧制御トランジスタの動作制御を行う制御回路部とを備えた、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路の制御方法において、
前記出力端子から出力された電圧の変動を増幅し、
前記増幅して得られた信号の電圧が所定の速度以上に急速に低下したことを検出すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させるようにした。
【００１８】
具体的には、前記出力端子から出力された電圧の変動の交流成分を検出し、該検出した交流成分を増幅することによって、前記出力端子から出力された電圧の変動を増幅するようにした。
【００１９】
また、前記増幅して得られた信号における電圧変動の交流成分を検出し、該検出した交流成分から、前記増幅して得られた信号の電圧が所定の速度以上に急速に低下したことを検出すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させるようにした。
【発明の効果】
【００２０】
本発明の定電圧回路及び定電圧回路の制御方法によれば、出力端子から出力された電圧の変動を増幅し、該増幅して得られた信号の電圧が所定の速度以上で急速に低下すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させるようにしたことから、負荷の変動等による出力電圧の低下を早い段階で抑制することができ、急速な入力電圧の変化や負荷電流の急激な変化に対する出力電圧の低下を大幅に抑えることができる。
【００２１】
また、本発明の定電圧回路によれば、製造工程での素子のばらつきによる増幅回路部の応答速度のばらつきを補正するようにしたことから、継続的な振動を発生させることがなく、所定の応答速度を維持しつつ安定した動作を行うことができる。
【発明を実施するための最良の形態】
【００２２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
図１において、定電圧回路１は、入力電圧である電源電圧Ｖｃｃから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧との間には負荷１０とコンデンサＣ２が並列に接続されている。
【００２３】
定電圧回路１は、所定の基準電圧Ｖｒを生成して出力する第１基準電圧発生回路２と、所定の第１バイアス電圧Ｖｂ１を生成して出力する第２基準電圧発生回路３と、所定の第２バイアス電圧Ｖｂ２を生成して出力する第３基準電圧発生回路４とを備えている。更に、定電圧回路１は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒになるように出力電圧制御トランジスタＭ１の動作制御を行う誤差増幅回路からなる第１制御回路５とを備えている。
【００２４】
更に、定電圧回路１は、過渡的な出力電圧Ｖｏｕｔの変動を増幅して出力する増幅回路６と、該増幅回路６から出力された信号の急速な変化、例えば出力電流ｉｏが急増して出力電圧Ｖｏｕｔが急速に低下したとき等において増幅回路６の出力信号の電圧が所定の速度以上に急速に変化すると、一定期間だけ出力電圧制御トランジスタＭ１の動作制御を行う誤差増幅回路からなる第２制御回路７とを備えている。第１制御回路５及び第２制御回路７の各出力信号によって出力電圧制御トランジスタＭ１の動作制御が行われる。なお、定電圧回路１は、１つのＩＣに集積されるようにしてもよく、場合によっては、出力電圧制御トランジスタＭ１を除く各回路が１つのＩＣに集積されるようにしてもよい。
【００２５】
入力端子ＩＮと出力端子ＯＵＴとの間に出力電圧制御トランジスタＭ１が接続され、第１制御回路５及び第２制御回路７の各出力端は、出力電圧制御トランジスタＭ１のゲートにそれぞれ接続されている。また、出力端子ＯＵＴと接地電圧との間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。
第１制御回路５は、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８、ＰＭＯＳトランジスタＭ５〜Ｍ７、コンデンサＣ１及び抵抗Ｒ３で構成されている。また、増幅回路６は、ＰＭＯＳトランジスタＭ９〜Ｍ１１、ＮＭＯＳトランジスタＭ１２，Ｍ１３、コンデンサＣ３及び抵抗Ｒ４で構成されている。また、第２制御回路７は、ＰＭＯＳトランジスタＭ１９〜Ｍ２１、ＮＭＯＳトランジスタＭ２２〜Ｍ２４、コンデンサＣ１３及び抵抗Ｒ１４で構成されている。
【００２６】
ＮＭＯＳトランジスタＭ３及びＭ４は差動対をなし、ＰＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ５及びＭ６において、各ソースは入力端子ＩＮにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。また、ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ３のドレインに、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ４のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２が接続されている。第１基準電圧発生回路２は、電源電圧Ｖｃｃを電源にして作動し、ＮＭＯＳトランジスタＭ２及びＭ３の各ゲートには基準電圧Ｖｒがそれぞれ入力され、ＮＭＯＳトランジスタＭ２は定電流源をなす。ＮＭＯＳトランジスタＭ４のゲートには、分圧電圧ＶＦＢが入力されている。
【００２７】
また、入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続され、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部は、第１制御回路５の出力端をなし、出力電圧制御トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ７のゲートは、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部に接続され、ＮＭＯＳトランジスタＭ８のゲートには基準電圧Ｖｒが入力され、ＮＭＯＳトランジスタＭ８は定電流源をなす。また、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部と、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部との間には周波数補償用のコンデンサＣ１と抵抗Ｒ３が直列に接続されている。
【００２８】
次に、増幅回路６において、ＰＭＯＳトランジスタＭ１０及びＭ１１は差動対をなし、ＮＭＯＳトランジスタＭ１２及びＭ１３はカレントミラー回路を形成して該差動対の負荷をなしている。ＮＭＯＳトランジスタＭ１２及びＭ１３において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１２のドレインに接続されている。また、ＮＭＯＳトランジスタＭ１２のドレインはＰＭＯＳトランジスタＭ１０のドレインに、ＮＭＯＳトランジスタＭ１３のドレインはＰＭＯＳトランジスタＭ１１のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ１０及びＭ１１の各ソースは接続され、該接続部と入力端子ＩＮとの間にＰＭＯＳトランジスタＭ９が接続されている。
【００２９】
第２基準電圧発生回路３及び第３基準電圧発生回路４は、電源電圧Ｖｃｃを電源にしてそれぞれ作動し、ＰＭＯＳトランジスタＭ９のゲートには第２バイアス電圧Ｖｂ２が、ＰＭＯＳトランジスタＭ１１のゲートには第１バイアス電圧Ｖｂ１がそれぞれ入力されている。ＰＭＯＳトランジスタＭ９は定電流源をなす。ＰＭＯＳトランジスタＭ１０のゲートと出力端子ＯＵＴとの間には、コンデンサＣ３が接続され、更にＰＭＯＳトランジスタＭ１０のゲートとコンデンサＣ３との接続部には、抵抗Ｒ４を介して第１バイアス電圧Ｖｂ１が入力されている。ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１３の接続部が増幅回路６の出力端をなしている。
【００３０】
次に、第２制御回路７において、ＰＭＯＳトランジスタＭ２０及びＭ２１は差動対をなし、ＮＭＯＳトランジスタＭ２２及びＭ２３はカレントミラー回路を形成して該差動対の負荷をなしている。ＮＭＯＳトランジスタＭ２２及びＭ２３において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ２２のドレインに接続されている。また、ＮＭＯＳトランジスタＭ２２のドレインはＰＭＯＳトランジスタＭ２０のドレインに、ＮＭＯＳトランジスタＭ２３のドレインはＰＭＯＳトランジスタＭ２１のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ２０及びＭ２１の各ソースは接続され、該接続部と入力端子ＩＮとの間にＰＭＯＳトランジスタＭ１９が接続されている。
【００３１】
ＰＭＯＳトランジスタＭ１９のゲートには第２バイアス電圧Ｖｂ２が、ＰＭＯＳトランジスタＭ２０のゲートには第１バイアス電圧Ｖｂ１がそれぞれ入力されている。ＰＭＯＳトランジスタＭ１９は定電流源をなす。ＰＭＯＳトランジスタＭ２１のゲートと誤差回路６の出力端との間には、コンデンサＣ１３が接続され、更にＰＭＯＳトランジスタＭ２１のゲートとコンデンサＣ１３との接続部には、抵抗Ｒ１４を介して第１バイアス電圧Ｖｂ１が入力されている。また、出力電圧制御トランジスタＭ１のゲートと接地電圧との間にはＮＭＯＳトランジスタＭ２４が接続され、ＮＭＯＳトランジスタＭ２４のゲートは、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２３の接続部に接続されており、ＮＭＯＳトランジスタＭ２４のドレインは第２制御回路７の出力端をなし、出力電圧制御トランジスタＭ１のゲートに接続されている。
【００３２】
なお、第１基準電圧発生回路２、第２基準電圧発生回路３、第３基準電圧発生回路４、第１制御回路５、増幅回路６、第２制御回路７及び抵抗Ｒ１，Ｒ２は制御回路部をなす。また、第１基準電圧発生回路２は基準電圧発生回路部を、抵抗Ｒ１及びＲ２は出力電圧検出回路部を、第１制御回路５及び第１基準電圧発生回路２は第１制御回路部を、増幅回路６、第２基準電圧発生回路３及び第３基準電圧発生回路４は増幅回路部を、第２制御回路７、第２基準電圧発生回路３及び第３基準電圧発生回路４は第２制御回路部をそれぞれなす。また、ＰＭＯＳトランジスタＭ９〜Ｍ１１及びＮＭＯＳトランジスタＭ１２，Ｍ１３は、厳密に言えば第２基準電圧発生回路３及び第３基準電圧発生回路４を含めて第１差動増幅回路をなし、コンデンサＣ３は第１コンデンサを、抵抗Ｒ４は第１固定抵抗をそれぞれなす。また、ＰＭＯＳトランジスタＭ１９〜Ｍ２１及びＮＭＯＳトランジスタＭ２２，Ｍ２３は、厳密に言えば第２基準電圧発生回路３及び第３基準電圧発生回路４を含めて第２差動増幅回路をなし、コンデンサＣ１３は第２コンデンサを、抵抗Ｒ１４は第２固定抵抗をそれぞれなす。
【００３３】
このような構成において、第１制御回路５をなす誤差増幅回路は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源をなすＮＭＯＳトランジスタＭ２のドレイン電流ができるだけ小さくなるように設計されている。一方、増幅回路６は、高速動作を行うことができるように、定電流源をなすＰＭＯＳトランジスタＭ９のドレイン電流ができるだけ大きくなるように設計されている。また、増幅回路６は、入力端であるＰＭＯＳトランジスタＭ１０のゲートが、カップリングコンデンサをなすコンデンサＣ３を介して出力端子ＯＵＴに接続されていることから、出力電圧Ｖｏｕｔの交流成分のみを増幅することができる。ここで、ＰＭＯＳトランジスタＭ１０及びＭ１１の少なくとも一方にオフセットが設けられており、ＰＭＯＳトランジスタＭ１０及びＭ１１の各ゲートに同じ電圧が入力された場合、ＰＭＯＳトランジスタＭ１１は大きな電流を出力するのに対して、ＰＭＯＳトランジスタＭ１０はごく小さな電流しか出力しない。結果、定常状態において増幅回路６の出力端の電圧はＰＭＯＳトランジスタＭ９のドレイン電圧とほぼ等しくなる。
【００３４】
増幅回路６は、出力電圧Ｖｏｕｔの急峻な変化、例えば出力電流ｉｏが急増して出力電圧Ｖｏｕｔが急速に低下すると、その信号を増幅する動作を行う。
ここで、増幅回路６の増幅動作についてもう少し詳細に説明する。
負荷１０に流れる電流が急増して出力電圧Ｖｏｕｔが急速に低下すると、第１制御回路５が出力電圧制御トランジスタＭ１に対して出力電流を増加させる動作を行う前に、増幅回路６が応答する。増幅回路６において、出力電圧Ｖｏｕｔが急速に低下すると、コンデンサＣ３を介してＰＭＯＳトランジスタＭ１０のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１０のドレイン電流が増加してＮＭＯＳトランジスタＭ１２のゲート電圧が上昇する。
【００３５】
このため、ＮＭＯＳトランジスタＭ１３のドレイン電流が増加して、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１３との接続部、すなわち増幅回路６の出力端の電圧が低下する。このように、出力電圧Ｖｏｕｔの低下が増幅回路６における出力端の電圧低下に増幅変換される。
一方、第２制御回路７は、入力端であるＰＭＯＳトランジスタＭ２１のゲートが、カップリングコンデンサをなすコンデンサＣ１３を介して増幅回路６の出力端に接続されていることから、増幅回路６の出力信号における交流成分のみを増幅することができる。ここで、ＰＭＯＳトランジスタＭ２０及びＭ２１の少なくとも一方にオフセットが設けられており、ＰＭＯＳトランジスタＭ２０及びＭ２１の各ゲートに同じ電圧が入力された場合、ＰＭＯＳトランジスタＭ２０は大きな電流を出力するのに対して、ＰＭＯＳトランジスタＭ２１はごく小さな電流しか出力しない。結果、定常状態においてＮＭＯＳトランジスタＭ２４のゲートの電圧は接地電圧とほぼ等しくなる。
【００３６】
また、第２制御回路７は、高速動作を行うことができるように、定電流源をなすＰＭＯＳトランジスタＭ１９のドレイン電流ができるだけ大きくなるように設計されている。このため、第２制御回路７は、増幅回路６の出力信号における急峻な変化、例えば増幅回路６の出力信号の電圧が急速に低下すると、一定期間だけ出力電圧制御トランジスタＭ１の動作制御を行う。この際、第２制御回路７は、増幅回路６の出力信号における急速な電圧低下に対して高速に応答して出力電圧制御トランジスタＭ１の動作制御を行い、出力電圧Ｖｏｕｔを増加させる。
【００３７】
ここで、負荷１０に流れる電流が急増して出力電圧Ｖｏｕｔが急速に低下した場合の動作について、もう少し詳細に説明する。
出力電圧Ｖｏｕｔが急速に低下すると、第１制御回路５は、出力電圧Ｖｏｕｔの急速な変化に対する応答速度が遅いことから、出力電圧制御トランジスタＭ１に対して出力電流を増加させる動作を行うまでに時間がかかる。これに対して、増幅回路６は、出力電圧Ｖｏｕｔの急速な変化に対して高速に応答することができることから、出力電圧Ｖｏｕｔが急速に低下すると、まず増幅回路６のみが応答して、出力電圧Ｖｏｕｔの低下が増幅回路６における出力端の電圧低下に増幅変換される。
【００３８】
一方、第２制御回路７において、増幅回路６における出力信号の電圧が急速に低下すると、コンデンサＣ１３を介してＰＭＯＳトランジスタＭ２１のゲート電圧が低下し、ＰＭＯＳトランジスタＭ２１のドレイン電流が増加してＮＭＯＳトランジスタＭ２４のゲート電圧が上昇する。このため、ＮＭＯＳトランジスタＭ２４のドレイン電流が増加して、出力電圧制御トランジスタＭ１のゲート電圧が低下し出力電圧制御トランジスタＭ１のドレイン電流が増加する。このことから、出力電流ｉｏが増加して生じる出力電圧Ｖｏｕｔの低下が抑制される。このように、出力電圧Ｖｏｕｔの低下の早い段階で出力電圧制御トランジスタＭ１のゲートを駆動することが可能になり、出力電圧Ｖｏｕｔの低下を大幅に抑制することができる。
【００３９】
次に、各素子の定数についてもう少し詳細に説明する。
ＰＭＯＳトランジスタＭ１０のゲート電圧は、抵抗Ｒ４とコンデンサＣ３の時定数によって、出力電圧Ｖｏｕｔが急速に低下してから一定期間後に第１バイアス電圧Ｖｂ１と同電圧になる。抵抗Ｒ４とコンデンサＣ３による時定数を大きくするほど出力電圧Ｖｏｕｔの変動に対する増幅回路６の応答性がよくなり、該時定数を小さくするほど出力電圧Ｖｏｕｔの変動に対する増幅回路６の応答性は悪くなる。このため、レイアウト面積等の他の要因を考慮して、例えば抵抗Ｒ４の抵抗値を２ＭΩ、コンデンサＣ３の容量を５ｐＦ程度になるようにすればよい。
【００４０】
増幅回路６におけるＰＭＯＳトランジスタＭ１０及びＭ１１からなる差動対のオフセットについては、ＰＭＯＳトランジスタＭ１０のトランジスタサイズをＷ（ゲート幅）／Ｌ（ゲート長）＝３２μｍ／２μｍに、ＰＭＯＳトランジスタＭ１１のトランジスタサイズをＷ／Ｌ＝４０μｍ／２μｍにそれぞれなるように形成する。すなわち、ＰＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ１１のトランジスタサイズ比が８：１０程度になるようにＰＭＯＳトランジスタＭ１０及びＭ１１を形成するようにすればよい。
【００４１】
また、ＰＭＯＳトランジスタＭ２１のゲート電圧は、抵抗Ｒ１４とコンデンサＣ１３の時定数によって、増幅回路６の出力電圧が急速に低下してから一定期間後に第１バイアス電圧Ｖｂ１と同電圧になる。抵抗Ｒ１４とコンデンサＣ１３による時定数を大きくするほど増幅回路６の出力電圧の変動に対する第２制御回路７の応答性がよくなり、該時定数を小さくするほど増幅回路６の出力電圧の変動に対する第２制御回路７の応答性は悪くなる。このため、レイアウト面積等の他の要因を考慮して、例えば抵抗Ｒ１４の抵抗値を２ＭΩ、コンデンサＣ１３の容量を５ｐＦ程度にそれぞれ設定してもよい。
【００４２】
ここで、差動対をなすＰＭＯＳトランジスタＭ２０及びＭ２１の少なくとも一方にオフセットが設けられており、ゲートに同じ電圧が入力された場合、ＰＭＯＳトランジスタＭ２０は大きな電流を出力するのに対して、ＰＭＯＳトランジスタＭ２１はごく小さな電流しか出力しない。例えば、ＰＭＯＳトランジスタＭ２０のトランジスタサイズをＷ／Ｌ＝４０μｍ／２μｍに、ＰＭＯＳトランジスタＭ２１のトランジスタサイズをＷ／Ｌ＝３２μｍ／２μｍにそれぞれなるように形成する。すなわち、ＰＭＯＳトランジスタＭ２０とＰＭＯＳトランジスタＭ２１のトランジスタサイズ比が１０：８程度になるようにＰＭＯＳトランジスタＭ２０及びＭ２１を形成するようにすればよい。
このようなことから、出力電圧Ｖｏｕｔの急速な低下がないときは、ＮＭＯＳトランジスタＭ２４による出力電圧制御トランジスタＭ１の動作制御は行われず、第２制御回路７は、通常時において、第１制御回路５による出力電圧制御トランジスタＭ１の動作制御に影響を及ぼすことはない。
【００４３】
しかしながら、前述した各素子の定数はあくまでも設計段階で理想的に決定した定数であり、製造工程におけるばらつきは考慮されていない。抵抗Ｒ４、コンデンサＣ３の変動はもちろんのこと、ＰＭＯＳトランジスタＭ１０及びＭ１１のオフセットのばらつきは、増幅回路６の応答速度、延いては出力電圧Ｖｏｕｔの安定性にも影響を与える。
そこで、ＰＭＯＳトランジスタＭ１０及びＭ１１のオフセット値を補正することで、製造工程におけるばらつきを低減させることができる。例えば、抵抗Ｒ４及びコンデンサＣ３の値が増加する方向にばらついた場合、応答速度を低下させるためにＰＭＯＳトランジスタＭ１０及びＭ１１のオフセット値を大きくする方向に補正すればよい。結果、所定の応答速度を維持しつつ安定した動作が可能になる。
【００４４】
前記のように、本第１の実施の形態における定電圧回路は、通常時は、直流特性に優れた誤差増幅回路からなる第１制御回路５により出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図り、出力電圧Ｖｏｕｔが急速に低下したときは、第１制御回路５が応答して出力電圧制御トランジスタＭ１の動作制御を行う前に、高速応答性に優れた増幅回路６によって出力電圧Ｖｏｕｔの電圧変動を増幅すると共に該増幅して得られた信号の電圧が急速に低下すると、第２制御回路７によって一定期間だけ出力電圧制御トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔの定電圧化を図るようにした。
【００４５】
このことから、例えば、電源電圧Ｖｃｃが５Ｖで出力電圧Ｖｏｕｔの定格値が４Ｖである場合において、コンデンサＣ２の容量が１μＦであり、負荷１０に流れる電流が５００ｎｓの間に０ｍＡから３００ｍＡに増加すると、従来の図３の回路では、図２で示すように出力電圧Ｖｏｕｔが約４００ｍＶ低下し、負荷電流の急増による出力電圧の低下を急速に補う従来の方法を用いても出力電圧Ｖｏｕｔの低下を７０ｍＶにまでしか抑制することができなかった。これに対して、本第１の実施の形態の定電圧回路では、図２で示すように出力電圧Ｖｏｕｔの低下を約３５ｍＶに抑制することができる。このように、急速な入力電圧の変化や負荷電流の急激な変化に対する出力電圧応答速度を従来よりも更に速くすることができ、負荷電流が過渡的に大きく変化した場合における出力電圧の低下を更に抑制することができ、継続的な振動を発生させることがなく、直流特性と高速応答性の両方に優れた定電圧回路を得ることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
【図２】図１の出力電圧Ｖｏｕｔの波形例を示した図である。
【図３】従来の定電圧回路の例を示した回路図である。
【符号の説明】
【００４７】
１  定電圧回路
２  第１基準電圧発生回路
３  第２基準電圧発生回路
４  第３基準電圧発生回路
５  第１制御回路
６  増幅回路
７  第２制御回路
１０  負荷
Ｍ１  出力電圧制御トランジスタ
Ｒ１，Ｒ２  抵抗
Ｃ２  コンデンサ
【図１】
2007133766.tif 000003
【図２】
2007133766.tif 000004
【図３】
2007133766.tif 000005