(57)【要約】【課題】  高速シリアル通信システムにおいて用いられる、消費電力を低減することが可能な送信側ドライバ回路を提供する。【解決手段】  差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を差動信号に変換し第１及び第２の各出力端子に出力するドライバ回路において、第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、第２の出力端子は、第２のプルアップ抵抗回路を介して電源電圧に接続されると共に、第２のプルダウン抵抗回路を介して接地電圧に接続され、第１及び第２の各プルアップ抵抗回路、並びに第１及び第２の各プルダウン抵抗回路は、データ信号に応じて抵抗値がそれぞれ変化する。【選択図】図１
2007036848.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を前記差動信号に変換し前記第１及び第２の各出力端子に出力するドライバ回路において、
前記第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、
前記第２の出力端子は、第２のプルアップ抵抗回路を介して前記電源電圧に接続されると共に、第２のプルダウン抵抗回路を介して前記接地電圧に接続され、
前記第１及び第２の各プルアップ抵抗回路、並びに前記第１及び第２の各プルダウン抵抗回路は、前記データ信号に応じて抵抗値がそれぞれ変化することを特徴とするドライバ回路。
【請求項２】
前記第１及び第２の各プルアップ抵抗回路は、対応する前記第１及び第２の各出力端子と前記電源電圧との間で、直列に接続された第１のスイッチング素子と第１の抵抗とからなる複数の第１の部分抵抗回路がそれぞれ並列に接続されてなり、
前記第１及び第２の各プルダウン抵抗回路は、対応する前記第１及び第２の各出力端子と前記接地電圧との間で、直列に接続された第２のスイッチング素子と第２の抵抗とからなる複数の第２の部分抵抗回路がそれぞれ並列に接続されてなり、
前記第１及び第２の各部分抵抗回路は、前記データ信号に応じて対応する前記第１及び第２の各スイッチング素子がそれぞれオン又はオフすることにより抵抗値がそれぞれ変化することを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記第１のプルアップ抵抗回路における前記第１の各スイッチング素子は所定の時間差でそれぞれオン又はオフし、
前記第２のプルアップ抵抗回路における前記第１の各スイッチング素子は前記時間差でそれぞれオン又はオフし、
前記第１のプルダウン抵抗回路における前記第２の各スイッチング素子は前記時間差でそれぞれオン又はオフし、
前記第２のプルダウン抵抗回路における前記第２の各スイッチング素子は前記時間差でそれぞれオン又はオフすることを特徴とする請求項２に記載のドライバ回路。
【請求項４】
前記第１及び第２の各スイッチング素子の少なくとも１つは常にオンするように設定されていることを特徴とする請求項２に記載のドライバ回路。
【請求項５】
前記第１及び第２の各部分抵抗回路は、外部の選択回路によって、直列に接続された抵抗とスイッチング素子とからなる複数の抵抗回路からそれぞれ選択されることを特徴とする請求項２から４のいずれかに記載のドライバ回路。
【請求項６】
前記第１のプルアップ抵抗回路に並列に接続された第３のプルアップ抵抗回路と、
前記第２のプルアップ抵抗回路に並列に接続された第４のプルアップ抵抗回路と、
前記第１のプルダウン抵抗回路に並列に接続された第３のプルダウン抵抗回路と、
前記第２のプルダウン抵抗回路に並列に接続された第４のプルダウン抵抗回路と
を備え、
前記第３及び第４の各プルアップ抵抗回路、並びに前記第３及び第４の各プルダウン抵抗回路は、外部から入力された制御信号に応じて抵抗値がそれぞれ変化することを特徴とする請求項１から５のいずれかに記載のドライバ回路。
【請求項７】
前記第３及び第４の各プルアップ抵抗回路は、直列に接続された前記第３のスイッチング素子と第３の抵抗とからなる第３の部分抵抗回路からそれぞれ構成され、
前記第３及び第４の各プルダウン抵抗回路は、直列に接続された前記第４のスイッチング素子と第４の抵抗とからなる第４の部分抵抗回路からそれぞれ構成され、
前記第３及び第４の各部分抵抗回路は、前記制御信号に応じて対応する前記第３及び第４の各スイッチング素子がそれぞれオン又はオフすることにより抵抗値がそれぞれ変化することを特徴とする請求項６に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル通信システムにおける送信側ドライバ回路に関する。
【背景技術】
【０００２】
近年、製品のインタフェース速度は高速化されており、高速シリアル通信を使ったシステムの開発が進んでいる。通常の高速シリアル通信では、高速なデータ送信を可能にするために、低振幅の差動電圧信号を用いた低電圧差動信号伝送（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）方式又は電流モード論理（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ：ＣＭＬ）方式を採用している。
【０００３】
図１１は、ＣＭＬ方式を使用した従来の高速シリアル通信システムにおける送信側ドライバ回路の構成例を示す回路図である。従来の高速シリアル通信システムでは、この送信側ドライバ回路１０１が接続された伝送線路の受信側の終端抵抗に所定の電流を流すことにより、規格で定められた電圧振幅を実現する。例えば、シリアルＡＴＡの高速通信システムにおいては、２５０ｍＶの電圧振幅が必要とされ、ＰＣＩ−Ｅｘｐｒｅｓｓの高速通信システムにおいては、３３０ｍＶの電圧振幅が必要とされる。また、伝送線路における信号の減衰特性を考慮して、所定のデータを送信する時のみ電圧振幅を増大させるプリエンファシスの機能がある。図１２は、エンファシス機能を追加した送信側ドライバ回路１０２の構成例を示す回路図である。図１２に示された送信側ドライバ回路１０２では、プリエンファシス時に、２つの定電流源Ｉｃ１０１，Ｉｃ１０２が共にアクティブとなり、プリエンファシス時以外は、定電流源Ｉｃ１０１だけがアクティブとなる。
【０００４】
なお、従来の出力ドライバには、信号が印加される信号入力端と信号出力端から構成され、信号伝送媒体の伝送線路の特性インピーダンスに整合する出力インピーダンスを備えた第１のドライバと、第１のドライバに電気的に並列に接続され、制御入力に応答して、信号を受信し、増幅するように構成された第２のドライバとを有するものがある（例えば、特許文献１参照。）。
【０００５】
また、従来の差動データドライバ回路には、差動データが入力する第１のプリドライバ回路と、差動データ信号が入力し、制御信号に応じて遅延時間が可変であるプリエンファシス用の遅延回路と、遅延回路の出力信号が入力する第２のプリドライバ回路と、第１のプリドライバ回路の出力信号と第２のプリドライバ回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力するドライバ回路とを有するものがある（例えば、特許文献２参照。）。
【特許文献１】特開２００２−３２５０１９号公報
【特許文献２】特開２００４−０８８６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図１１，１２に示された送信側ドライバ回路１０１，１０２では、所望の電圧振幅を実現するために、大電流を出力する定電流源が必要であり、消費電流が大きくなるという課題があった。例えば、シリアルＡＴＡの高速シリアル通信システムにおいては、１０ｍＡの電流を出力する定電流源が必要であり、ＰＣＩ−Ｅｘｐｒｅｓｓの高速シリアル通信システムにおいては、１３．３ｍＡの電流を出力する定電流源が必要であった。また、高速通信では、伝送線路における信号の減衰特性を考慮して、プリエンファシスの機能があるが、その仕様を実現させるためには、上記定電流に加えてさらなる電流が必要であった。例えば、ＰＣＩ−Ｅｘｐｒｅｓｓでは、プリエンファシス時は５００ｍＶの振幅を実現させるために２０ｍＡの定電流が必要であった。このように消費電流の増大は、結果として消費電力の増大につながる。さらに、上述の電流は１レーンの伝送線路に必要な電流であり、複数のレーンになると複数倍の電流が必要とされる。また、今後回路規模が大きくなれば、消費電力が大きくなることが予想され、消費電力の低減が強く求められている。
【０００７】
本発明は、上述の課題を解決するためになされたものであり、高速シリアル通信システムにおいて用いられる、消費電力を低減することが可能な送信側ドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るドライバ回路は、差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を前記の差動信号に変換し前記の第１及び第２の各出力端子に出力するドライバ回路において、前記の第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、前記の第２の出力端子は、第２のプルアップ抵抗回路を介して前記の電源電圧に接続されると共に、第２のプルダウン抵抗回路を介して前記の接地電圧に接続され、前記の第１及び第２の各プルアップ抵抗回路、並びに前記の第１及び第２の各プルダウン抵抗回路は、前記のデータ信号に応じて抵抗値がそれぞれ変化する。以下、このドライバ回路を「第１のドライバ回路」という。
【０００９】
好ましくは、第１のドライバ回路において、前記の第１及び第２の各プルアップ抵抗回路は、対応する前記の第１及び第２の各出力端子と前記の電源電圧との間で、直列に接続された第１のスイッチング素子と第１の抵抗とからなる複数の第１の部分抵抗回路がそれぞれ並列に接続されてなり、前記の第１及び第２の各プルダウン抵抗回路は、対応する前記の第１及び第２の各出力端子と前記の接地電圧との間で、直列に接続された第２のスイッチング素子と第２の抵抗とからなる複数の第２の部分抵抗回路がそれぞれ並列に接続されてなり、前記の第１及び第２の各部分抵抗回路は、前記のデータ信号に応じて対応する前記の第１及び第２の各スイッチング素子がそれぞれオン又はオフすることにより抵抗値がそれぞれ変化する。以下、このドライバ回路を「第２のドライバ回路」という。
【００１０】
好ましくは、第２のドライバ回路において、前記の第１のプルアップ抵抗回路における前記の第１の各スイッチング素子は所定の時間差でそれぞれオン又はオフし、前記の第２のプルアップ抵抗回路における前記の第１の各スイッチング素子は前記の時間差でそれぞれオン又はオフし、前記の第１のプルダウン抵抗回路における前記の第２の各スイッチング素子は前記の時間差でそれぞれオン又はオフし、前記の第２のプルダウン抵抗回路における前記の第２の各スイッチング素子は前記の時間差でそれぞれオン又はオフする。以下、このドライバ回路を「第３のドライバ回路」という。
【００１１】
好ましくは、第２のドライバ回路において、前記の第１及び第２の各スイッチング素子の少なくとも１つは常にオンするように設定されている。以下、このドライバ回路を「第４のドライバ回路」という。
【００１２】
好ましくは、第２から第４のいずれかのドライバ回路において、前記の第１及び第２の各部分抵抗回路は、外部の選択回路によって、直列に接続された抵抗とスイッチング素子とからなる複数の抵抗回路からそれぞれ選択される。以下、このドライバ回路を「第５のドライバ回路」という。
【００１３】
好ましくは、第１から第５のいずれかのドライバ回路は、前記の第１のプルアップ抵抗回路に並列に接続された第３のプルアップ抵抗回路と、前記の第２のプルアップ抵抗回路に並列に接続された第４のプルアップ抵抗回路と、前記の第１のプルダウン抵抗回路に並列に接続された第３のプルダウン抵抗回路と、前記の第２のプルダウン抵抗回路に並列に接続された第４のプルダウン抵抗回路とを備え、前記の第３及び第４の各プルアップ抵抗回路、並びに前記の第３及び第４の各プルダウン抵抗回路は、外部から入力された制御信号に応じて抵抗値がそれぞれ変化する。以下、このドライバ回路を「第６のドライバ回路」という。
【００１４】
好ましくは、第６のドライバ回路において、前記の第３及び第４の各プルアップ抵抗回路は、直列に接続された前記の第３のスイッチング素子と第３の抵抗とからなる第３の部分抵抗回路からそれぞれ構成され、前記の第３及び第４の各プルダウン抵抗回路は、直列に接続された前記の第４のスイッチング素子と第４の抵抗とからなる第４の部分抵抗回路からそれぞれ構成され、前記の第３及び第４の各部分抵抗回路は、前記の制御信号に応じて対応する前記の第３及び第４の各スイッチング素子がそれぞれオン又はオフすることにより抵抗値がそれぞれ変化する。
【発明の効果】
【００１５】
本発明によるドライバ回路によれば、差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を差動信号に変換し第１及び第２の各出力端子に出力するドライバ回路において、第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、第２の出力端子は、第２のプルアップ抵抗回路を介して電源電圧に接続されると共に、第２のプルダウン抵抗回路を介して接地電圧に接続され、第１及び第２の各プルアップ抵抗回路、並びに第１及び第２の各プルダウン抵抗回路は、データ信号に応じて抵抗値がそれぞれ変化するので、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１による送信側ドライバ回路を使用したＰＣＩ−Ｅｘｐｒｅｓｓの高速シリアル通信システムの構成例を示す回路図である。図１に示されるように、高速シリアル通信システム１は、送信側回路２、受信側回路３、及び差動伝送線路４を備える。差動伝送線路４は、送信側回路２と受信側回路３との間に設けられた往路伝送線路５と復路伝送線路６とにより構成されている。受信側回路３は、受信側レシーブ回路７と、差動伝送線路４の終端抵抗である２つの抵抗Ｒ１，Ｒ２と、コンデンサＣとを備える。受信側レシーブ回路７の２つの入力端は差動伝送線路４に接続されている。以下では、受信側レシーブ回路７の一方の入力端と往路伝送線路５との接続部を「ＲＸＰ」といい、受信側レシーブ回路７の他方の入力端と復路伝送線路６との接続部を「ＲＸＭ」という。各抵抗Ｒ１，Ｒ２は、２つの接続部ＲＸＰ，ＲＸＭの間で直列に接続され、各抵抗Ｒ１，Ｒ２の接続部は、コンデンサＣを介して接地電圧ＧＮＤに接続されている。なお、コンデンサＣは、バイパスコンデンサとして作用する。
【００１７】
送信側回路２は、デジタル回路８とドライバ回路９とを備える。ドライバ回路９の２つの出力端ＯＵＴ１，ＯＵＴ２は、対応する往路伝送線路５及び復路伝送線路６にそれぞれ接続されている。以下では、出力端ＯＵＴ１と往路伝送線路５との接続部を「ＴＸＰ」といい、出力端ＯＵＴ２と復路伝送線路６との接続部を「ＴＸＭ」という。デジタル回路８は、相反する信号レベルを有する一対のシリアルデータ信号ＳＤＴＡＰ，ＳＤＡＴＡＭ、及び相反する信号レベルを有する一対のエンファシス制御信号ＥＭＰＨＰ，ＥＭＰＨＭをそれぞれ生成し、それらをドライバ回路９にそれぞれ出力する。ドライバ回路９は、デジタル回路８からそれぞれ出力された各シリアルデータ信号ＳＤＴＡＰ，ＳＤＴＡＭを低振幅のアナログ差動信号に変換して対応する往路伝送線路５及び復路伝送線路６に出力する。
【００１８】
送信側回路２は、差動伝送線路４を介して、アナログ差動信号を受信側回路３に送信する。そして、その差動信号は、受信側レシーブ回路７に入力される。各抵抗Ｒ１，Ｒ２は、受信側回路３におけるインピーダンス整合用の終端抵抗であり、差動伝送線路４上で伝送される差動信号の電圧振幅は、各抵抗Ｒ１，Ｒ２の抵抗値によって決まる。高速シリアル通信システムでは、差動伝送線路４における差動インピーダンスＺｄｉｆｆは１００Ωであり、各抵抗Ｒ１，Ｒ２の抵抗値はそれぞれ５０Ωである。インピーダンス整合は、差動伝送線路４上において、低振幅の差動信号を送受信する際に信号品質を良好なものにするために必要とされる。
【００１９】
図２は、送信側ドライバ回路９の詳細な構成例を示す回路図である。図２に示されるように、ドライバ回路９は、４つのインバータ２０〜２３と、２つのデータ生成回路部２４，２５と、２つのエンファシス制御回路部２６，２７とを備える。各インバータ２０，２３の出力端は、対応する各エンファシス制御回路部２６，２７の入力端にそれぞれ接続され、各インバータ２１，２２の出力端は、対応する各データ生成回路部２４，２５の入力端にそれぞれ接続されている。また、データ生成回路部２４及びエンファシス制御回路部２６の各出力端は、出力端ＯＵＴ１を構成し、データ生成回路部２５及びエンファシス制御回路部２７の各出力端は、出力端ＯＵＴ２を構成する。
【００２０】
データ生成回路部２４は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ１１〜１５と、出力端ＯＵＴ１とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ１１〜１５とを備える。ここで、第１の各部分抵抗回路ＰＲ１１〜ＰＲ１５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ１１〜ＤＲ１５は全て同じ構成である。一例として第１の部分抵抗回路ＰＲ１１及び第２の部分抵抗回路ＤＲ１１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ１１は、直列に接続されたＰ型金属酸化膜電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）Ｐ１１と抵抗Ｒ１１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ１１は、直列に接続されたＮ型金属酸化膜電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）Ｎ１１と抵抗Ｒ２１とからそれぞれ構成されている。各トランジスタＰ１１〜Ｐ１５，Ｎ１１〜Ｎ１５のゲートは、インバータ２１の出力端にそれぞれ接続されている。
【００２１】
また、データ生成回路部２５は、出力端ＯＵＴ２と電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ２１〜ＰＲ２５と、出力端ＯＵＴ２とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ２１〜ＤＲ２５とを備える。ここでも、第１の各部分抵抗回路ＰＲ２１〜ＰＲ２５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ２１〜ＤＲ２５は全て同じ構成である。一例として第１の部分抵抗回路ＰＲ２１及び第２の部分抵抗回路ＤＲ２１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ２１は、直列に接続されたＰＭＯＳトランジスタＰ２１と抵抗Ｒ３１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ２１は、直列に接続されたＮＭＯＳトランジスタＮ２１と抵抗Ｒ４１とからそれぞれ構成されている。各トランジスタＰ２１〜Ｐ２５，Ｎ２１〜Ｎ２５のゲートは、インバータ２２の出力端にそれぞれ接続されている。
【００２２】
エンファシス制御回路部２６は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ１６と抵抗Ｒ１６とからなる第１の部分抵抗回路ＰＲ１６、及び出力端ＯＵＴ１とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ１６と抵抗Ｒ２６とからなる第２の部分抵抗回路ＤＲ１６をそれぞれ備える。各トランジスタＰ１６，Ｎ１６のゲートは、インバータ２０の出力端にそれぞれ接続されている。
【００２３】
エンファシス制御回路部２７は、出力端ＯＵＴ２と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ２６と抵抗Ｒ３６とからなる第１の部分抵抗回路ＰＲ２６、及び出力端ＯＵＴ２とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ２６と抵抗Ｒ４６とからなる第２の部分抵抗回路ＤＲ２６をそれぞれ備える。各トランジスタＰ２６，Ｎ２６のゲートは、インバータ２３の出力端にそれぞれ接続されている。なお、エンファシス制御回路部２６，２７は、差動伝送線路４で伝送される差動信号の振幅を制御する。具体的に、プリエンファシス時には、差動伝送線路４における高周波損失を防ぐために差動信号の電圧振幅を大きくする。なお、各抵抗Ｒ１１〜Ｒ１６，Ｒ２１〜Ｒ２６，Ｒ３１〜Ｒ３６，Ｒ４１〜Ｒ４６の抵抗値は、例えば、それぞれ３００Ωである。
【００２４】
次に、ドライバ回路９の動作を説明する。図３は、ドライバ回路９の動作を説明するためのタイミングチャートである。図３において、「ＴＸＰ」，「ＴＸＭ」は、各接続部ＴＸＰ，ＴＸＭに出力された差動電圧の波形を示している。ＰＣＩ−Ｅｘｐｒｅｓｓの高速通信シリアルシステムにおいて、プリエンファシス時の差動電圧の振幅は５００ｍＶであり、それ以外のデエンファシス時の差動電圧の振幅は３３３ｍＶである。また、「ＳＤＡＴＡＭ」，「ＳＤＡＴＡＰ」，「ＥＭＰＨＭ」，「ＥＭＰＨＰ」は、デジタル回路８からそれぞれ出力された対応する各デジタル信号ＳＤＡＴＡＭ，ＳＤＡＴＡＰ，ＥＭＰＨＭ，ＥＭＰＨＰの波形を示している。ここで、「差動データ」は、一対のシリアルデータ信号ＳＤＴＡＰ，ＳＤＴＡＭに応じて差動伝送線路４に出力される差動データであり、シリアルデータ信号ＳＤＡＴＡＭがＨｉｇｈ（Ｈ）レベルであり、かつシリアルデータ信号ＳＤＡＴＡＰがＬｏｗ（Ｌ）レベルのとき、差動データ「０」が出力され、シリアルデータ信号ＳＤＡＴＡＭがＬレベルであり、かつシリアルデータ信号ＳＤＡＴＡＰがＨレベルのとき、差動データ「１」が出力される。
【００２５】
プリエンファシス時には、シリアルデータ信号ＳＤＡＴＡＭとエンファシス制御信号ＥＭＰＨＭの信号レベルが一致し、かつシリアルデータ信号ＳＤＡＴＡＰとエンファシス制御信号ＥＭＰＨＰの信号レベルが一致する。各エンファシス制御信号ＥＭＰＨＭ，ＥＭＰＨＰの信号レベルは、以下の条件で変化する。図３に示されるように、差動データが「０」から「１」に変化すると、その「１」のデータの次に差動データを出力するときに、エンファシス制御信号ＥＭＰＨＭの信号レベルがＬレベルからＨレベルに変化し、エンファシス制御信号ＥＭＰＨＰの信号レベルがＨレベルからＬレベルに変化する。また、差動データが「１」から「０」に変化すると、その「０」のデータの次に差動データを出力するときに、エンファシス制御信号ＥＭＰＨＭの信号レベルがＨレベルからＬレベルになり、エンファシス制御信号ＥＭＰＨＰの信号レベルがＬレベルからＨレベルになる。このようにすれば、ドライバ回路９から出力される差動データが「０，１，０」の順に連続して変化する場合、２番目の「０」は必ずプリエンファシス状態で出力され、差動データが「１，０，１」の順に連続して変化する場合、２番目の「１」は必ずプリエンファシス状態で出力される。これにより、差動データが連続して変化するとき、差動伝送線路４上の差動信号はプリエンファシス状態となって振幅が大きくなり、差動伝送線路４における高周波損失を低減することができる。
【００２６】
データ「１」のプリエンファシス時には、シリアルデータ信号ＳＤＡＴＡＭはＬレベル、かつシリアルデータ信号ＳＤＡＴＡＰはＨレベルであり、エンファシス制御信号ＥＭＰＨＭはＬレベル、かつエンファシス制御信号ＥＭＰＨＰはＨレベルである。ここで、図２を参照すると、デジタル回路８から出力されたシリアルデータ信号ＳＤＡＴＡＰは、インバータ２１によってその信号レベルが反転され、その反転された信号の電圧がＰＭＯＳトランジスタＰ１１〜Ｐ１５及びＮＭＯＳトランジスタＮ１１〜Ｎ１５の各ゲートにそれぞれ印加される。また、デジタル回路８から出力されたエンファシス制御信号ＥＭＰＨＰは、インバータ２２によってその信号レベルが反転され、その反転された信号の電圧がＰＭＯＳトランジスタＰ１６及びＮＭＯＳトランジスタＮ１６の各ゲートにそれぞれ印加される。これにより、ＰＭＯＳトランジスタＰ１１〜Ｐ１６は全てオンし、ＮＭＯＳトランジスタＮ１１〜Ｎ１６は全てオフする。すなわち、接続部ＴＸＰはプルアップされる。
【００２７】
一方、デジタル回路８から出力されたシリアルデータ信号ＳＤＡＴＡＭは、インバータ２１によってその信号レベルが反転され、その反転された信号の電圧がＰＭＯＳトランジスタＰ２１〜Ｐ２５及びＮＭＯＳトランジスタＮ２１〜Ｎ２５の各ゲートにそれぞれ印加される。また、デジタル回路８から出力されたエンファシス制御信号ＥＭＰＨＭは、インバータ２２によってその信号レベルが反転され、その反転された信号の電圧がＰＭＯＳトランジスタＰ２６及びＮＭＯＳトランジスタＮ２６の各ゲートにそれぞれ印加される。これにより、ＰＭＯＳトランジスタＰ２１〜Ｐ２６は全てオフし、ＮＭＯＳトランジスタＮ１１〜Ｎ１６は全てオンする。すなわち、接続部ＴＸＭはプルダウンされる。
【００２８】
図４は、データ「１」のプリエンファシス時の高速シリアル通信システム１の状態を説明する図である。上述したように、データ「１」のプリエンファシス時には、データ出力回路部２４及びエンファシス制御回路部２６の全てのＰＭＯＳトランジスタＰ１１〜Ｐ１６はオンし、全てのＮＭＯＳトランジスタＮ１１〜Ｎ１６はオフする。これにより、接続部ＴＸＰと電源電圧Ｖｃｃとの間で、６つの第１の部分抵抗回路ＰＲ１１〜Ｐ１６が並列に接続され、３００Ωの６つの各抵抗Ｒ１１〜Ｒ１６が並列に接続されるので、各抵抗Ｒ１１〜Ｒ１６の合成抵抗Ｒｃｏｍ１の抵抗値は５０Ωとなる。一方、データ出力回路部２５及びエンファシス制御回路部２７の全てのＰＭＯＳトランジスタＰ２１〜Ｐ２６はオフし、全てのＮＭＯＳトランジスタＮ２１〜Ｎ２６はオンするので、接続部ＴＸＭとＧＮＤとの間で、６つの第２の部分抵抗回路ＤＲ１１〜ＤＲ１６が並列に接続され、各抵抗Ｒ４１〜Ｒ４６の合成抵抗Ｒｃｏｍ２の抵抗値は５０Ωとなる。ここで、電源電圧Ｖｃｃを１Ｖとし、各合成抵抗Ｒｃｏｍ１，Ｒｃｏｍ２及び各終端抵抗Ｒ１，Ｒ２の分圧比を考慮すれば、各接続部ＴＸＰ，ＴＸＭの電圧は、それぞれ７５０ｍＶ及び２５０ｍＶであり、差動伝送線路４の電圧振幅は５００ｍＶである。また、この場合に、接続部ＴＸＰから接続部ＴＸＭに流れる定電流は５ｍＡである。
【００２９】
また、データ「０」のプリエンファシス時は、シリアルデータ信号ＳＤＡＴＡＭはＨレベル、シリアルデータ信号ＳＤＡＴＡＰはＬレベルであり、エンファシス制御信号ＥＭＰＨＭはＨレベル、エンファシス制御信号ＥＭＰＨＰはＬレベルである。この場合、データ生成回路部２４及びエンファシス制御回路部２６において、ＰＭＯＳトランジスタＰ１１〜Ｐ１６は全てオフし、ＮＭＯＳトランジスタＮ１１〜Ｎ１６は全てオンする。すなわち、接続部ＴＸＰはプルダウンされる。一方、データ生成回路部２５及びエンファシス制御回路部２７については、ＰＭＯＳトランジスタＰ２１〜Ｐ２６は全てオンし、ＮＭＯＳトランジスタＮ１１〜Ｎ１６は全てオフする。すなわち、接続部ＴＸＭはプルアップされる。これにより、各接続部ＴＸＰ，ＴＸＭの電圧は、それぞれ２５０ｍＶ及び７５０ｍＶとなる。なお、上述したように、各合成抵抗Ｒｃｏｍ１及びＲｃｏｍ２はそれぞれ５０Ωであり、終端抵抗のインピーダンス整合を実現している。
【００３０】
一方、デエンファシス時には、シリアルデータ信号ＳＤＡＴＡＭとエンファシス制御信号ＥＭＰＨＭの各信号レベルは異なり、シリアルデータ信号ＳＤＡＴＡＰとエンファシス制御信号ＥＭＰＨＰの各信号レベルは異なる。例えば、データ「１」のデエンファシス時には、シリアルデータ信号ＳＤＡＴＡＭはＬレベル、かつシリアルデータ信号ＳＤＡＴＡＰはＨレベルであり、エンファシス制御信号ＥＭＰＨＭはＨレベル、かつエンファシス制御信号ＥＭＰＨＰはＬレベルである。この場合、データ生成回路部２４の各ＰＭＯＳトランジスタＰ１１〜Ｐ１５は全てオンし、エンファシス制御回路部２６のＰＭＯＳトランジスタＰ１６はオフする。また、データ生成回路部２４の各ＮＭＯＳトランジスタＮ１１〜Ｎ１５は全てオフし、エンファシス制御回路部２６のＮＭＯＳトランジスタＮ１６はオンする。
【００３１】
図５は、データ「１」のデエンファシス時の高速シリアル通信システム１の動作状態を説明する図である。上述したように、データ「１」のデエンファシス時には、データ出力回路部２４における全てのＰＭＯＳトランジスタＰ１１〜Ｐ１５がオンし、全てのＮＭＯＳトランジスタＮ１１〜Ｎ１５はオフする。一方、エンファシス制御回路部２６のＰＭＯＳトランジスタＰ１６はオフし、ＮＭＯＳトランジスタＮ１６はオンする。これにより、接続部ＴＸＰは、並列に接続された５つの各抵抗Ｒ２１〜Ｒ２５を介して電源電圧Ｖｃｃに接続される一方、抵抗Ｒ２６を介してＧＮＤに接続される。接続部ＴＸＰと電源電圧Ｖｃｃとの間では、３００Ωの５つの各抵抗Ｒ２１〜Ｒ２５が並列に接続されるので、各抵抗Ｒ２１〜Ｒ２５の合成抵抗Ｒｃｏｍ３の抵抗値は６０Ωとなる。
【００３２】
また、データ「１」のデエンファシス時には、データ出力回路部２５における全てのＰＭＯＳトランジスタＰ２１〜Ｐ２５がオフし、全てのＮＭＯＳトランジスタＮ２１〜Ｎ２５はオンする。一方、エンファシス制御回路部２７のＰＭＯＳトランジスタＰ２６はオンし、ＮＭＯＳトランジスタＮ２６はオフする。これにより、接続部ＴＸＭは、抵抗Ｒ３６を介して電源電圧Ｖｃｃに接続される一方、並列に接続された５つの各抵抗Ｒ４１〜Ｒ４５を介してＧＮＤに接続される。接続部ＴＸＭとＧＮＤの間では、３００Ωの各抵抗Ｒ４１〜Ｒ４５が並列に接続されるので、各抵抗Ｒ４１〜Ｒ４５の合成抵抗Ｒｃｏｍ４の抵抗値は６０Ωとなる。ここで、電源電圧Ｖｃｃを１Ｖとし、各合成抵抗Ｒｃｏｍ３，Ｒｃｏｍ４及び各終端抵抗Ｒ１，Ｒ２の分圧比を考慮すれば、各接続部ＴＸＰ，ＴＸＭの電圧は、それぞれ６６６ｍＶ及び３３３ｍＶであり、差動伝送線路４の電圧振幅は３３３ｍＶである。また、この場合に、受信側の各終端抵抗Ｒ１，Ｒ２に流れる電流はそれぞれ３．３ｍＡであり、各抵抗Ｒ２６，Ｒ３６に流れる電流はそれぞれ２．２ｍＡであり、各合成抵抗Ｒｃｏｍ３，Ｒｃｏｍ４に流れる電流はそれぞれ５．５ｍＡである。なお、送信側回路２及び受信側回路３を集積回路（以下、「ＩＣ」という。）としてそれぞれ構成する場合、外部から１Ｖの電源電圧Ｖｃｃを供給することができない場合には、ＩＣの内部にレギュレータを設けてもよい。
【００３３】
上述したように、高速シリアル通信システム１における消費電流は、プリエンファシス時には５ｍＡ、デエンファシス時にはＴＸＰ側の２．２２ｍＡとＴＸＭ側の５．５５ｍＡとを合わせて７．７７ｍＡである。よって、従来のＰＣＩ−Ｅｘｐｒｅｓｓの高速シリアル通信システムと比較して、消費電流を小さくすることができ、結果として、消費電力を低減することができる。
【００３４】
また、本実施の形態１によるドライバ回路９では、プルアップ抵抗回路及びプルダウン抵抗回路は、直列に接続された抵抗とスイッチング素子とからなる部分抵抗回路が並列に接続されることによりそれぞれ構成されているため、駆動するスイッチング素子の個数を変化させることにより、プルアップ抵抗回路及びプルダウン抵抗回路の各抵抗値を所定の範囲内で自由に変化させることができる。よって、新たに定電流源を用いることなくエンファシス制御が可能であり、かつ消費電力の小さいドライバ回路を実現することができる。
【００３５】
さらに、ドライバ回路９における各抵抗Ｒ１１〜Ｒ１６は、対応する各トランジスタＰ１１〜Ｐ１６を外部の静電気から保護する保護素子の役割を果たす。よって、各ＭＯＳトランジスタＰ１１〜Ｐ１６のドレイン電極を集積回路のデザインルールに従った最小の面積にすることができる。これにより、ドレイン面積が低減されて寄生容量成分が小さくなり、各ＰＭＯＳトランジスタＰ１１〜Ｐ１６の動作の高速化を実現することができる。各ＮＭＯＳトランジスタＮ１１〜Ｎ１６にそれぞれ対応する各抵抗Ｒ２１〜Ｒ２６、各ＰＭＯＳトランジスタＰ２１〜Ｐ２６にそれぞれ対応する各抵抗Ｒ３１〜Ｒ３６、及び各ＮＭＯＳトランジスタＮ２１〜Ｎ２６にそれぞれ対応する各抵抗Ｒ４１〜Ｒ４６についても同様のことがいえる。
【００３６】
なお、これまでの説明では、プルアップ回路及びプルダウン回路をＰＣＩ−Ｅｘｐｒｅｓｓの高速シリアル通信システムに適用していたが、シリアルＡＴＡの高速シリアル通信システムにも適用することができる。図６は、シリアルＡＴＡの高速シリアル通信システムにおける送信側ドライバ回路の構成例を示す回路図である。図６に示されるように、ドライバ回路３１は、２つのインバータ３２，３３と、２つのデータ生成回路部３４，３５とを備える。各インバータ３２，３３の出力端は、対応する各データ生成回路部３４，３５の入力端にそれぞれ接続されている。また、データ生成回路部３４，３５の各出力端は、対応する各出力端ＯＵＴ１，ＯＵＴ２にそれぞれ接続されている。なお、図６に示されたドライバ回路３１は、エンファシス機能を有していない。
【００３７】
データ生成回路部３４は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で並列にそれぞれ接続された３つの第１の部分抵抗回路ＰＲ３１〜ＰＲ３３と、出力端ＯＵＴ１とＧＮＤとの間で並列にそれぞれ接続された３つの第２の部分抵抗回路ＤＲ３１〜ＤＲ３３とを備える。ここで、第１の各部分抵抗回路ＰＲ３１〜ＰＲ３３は全て同じ構成であり、第２の各部分抵抗回路ＤＲ３１〜ＤＲ３３は全て同じ構成である。一例として第１の部分抵抗回路ＰＲ３１及び第２の部分抵抗回路ＤＲ３１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ３１は、直列に接続されたＰＭＯＳトランジスタＰ３１と抵抗Ｒ５１とからそれぞれ構成され、第２の各部分抵抗回路ＤＲ３１は、直列に接続されたＮＭＯＳトランジスタＮ３１と抵抗Ｒ６１とからそれぞれ構成されている。ＰＭＯＳトランジスタＰ３３のゲートはＧＮＤに接続され、ＮＭＯＳトランジスタＮ３３のゲートは電源電圧Ｖｃｃに接続されている。各トランジスタＰ３１，Ｐ３２，Ｎ３１，Ｎ３２のゲートは、インバータ３２の出力端にそれぞれ接続されている。
【００３８】
また、データ生成回路部３５は、出力端ＯＵＴ２と電源電圧Ｖｃｃとの間で並列にそれぞれ接続された３つの第１の部分抵抗回路ＰＲ４１〜ＰＲ４３と、出力端ＯＵＴ２とＧＮＤとの間で並列にそれぞれ接続された３つの第２の部分抵抗回路ＤＲ４１〜ＤＲ４３とを備える。ここで、第１の各部分抵抗回路ＰＲ４１〜ＰＲ４３は全て同じ構成であり、第２の部分抵抗回路ＤＲ４１〜ＤＲ４３は全て同じ構成である。一例として第１の部分抵抗回路ＰＲ４１及び第２の部分抵抗回路ＤＲ４１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ４１は、直列に接続されたＰＭＯＳトランジスタＰ４１と抵抗Ｒ７１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ４１は、直列に接続されたＮＭＯＳトランジスタＮ４１と抵抗Ｒ８１とからそれぞれ構成されている。ＰＭＯＳトランジスタＰ４３のゲートはＧＮＤに接続され、ＮＭＯＳトランジスタＮ４３のゲートは電源電圧Ｖｃｃに接続されている。各トランジスタＰ４１，Ｐ４２，Ｎ４１，Ｎ４２のゲートは、インバータ３３の出力端にそれぞれ接続されている。
【００３９】
ここで、各抵抗Ｒ５１〜Ｒ５３，Ｒ６１〜Ｒ６３，Ｒ７１〜Ｒ７３，Ｒ８１〜Ｒ８３の抵抗値は、例えば、それぞれ２００Ωである。また、各ＰＭＯＳトランジスタＰ３３，Ｐ４３は、シリアルデータ信号ＳＤＡＴＡＰ，ＳＤＡＴＡＭの信号レベルに関わらず常にオンし、各ＮＭＯＳトランジスタＮ３３，Ｎ４３は、シリアルデータ信号ＳＤＡＴＡＰ，ＳＤＡＴＡＭの信号レベルに関わらず常にオンしている。
【００４０】
シリアルデータ信号ＳＤＡＴＡＰがＨレベルであり、かつシリアルデータ信号ＳＤＡＴＡＭがＬレベルであるとき、データ生成回路部３４の各ＰＭＯＳトランジスタ３１，Ｐ３２は全てオンし、ＮＭＯＳトランジスタＮ３１，Ｎ３２は全てオフする。また、データ生成回路部３５の各ＰＭＯＳトランジスタＰ４１，Ｐ４２は全てオフし、各ＮＭＯＳトランジスタＮ４１，Ｎ４２は全てオンする。この場合、出力端ＯＵＴ１と電源電圧Ｖｃｃとの間で、２００Ωの各抵抗Ｒ５１，Ｒ５２，Ｒ５３がそれぞれ並列に接続され、出力端ＯＵＴ１とＧＮＤとの間で、抵抗Ｒ６３が接続される。また、出力端ＯＵＴ２とＧＮＤとの間で、２００Ωの各抵抗Ｒ８１〜Ｒ８３がそれぞれ並列に接続され、出力端ＯＵＴ２と電源電圧Ｖｃｃとの間で、抵抗Ｒ７３が接続される。
【００４１】
図７は、シリアルＡＴＡの高速シリアル通信システム３１の動作状態を説明する図である。図７に示されるように、接続部ＴＸＰと電源電圧Ｖｃｃとの間では、２００Ωの３つの抵抗Ｒ５１〜Ｒ５３が並列にそれぞれ接続されるので、各抵抗Ｒ５１〜Ｒ５３の合成抵抗Ｒｃｏｍ５は２００／３Ωとなり、接続部ＴＸＭとＧＮＤとの間では、２００Ωの３つの抵抗Ｒ８１〜Ｒ８３が並列にそれぞれ接続されるので、各抵抗Ｒ８１〜Ｒ８３の合成抵抗Ｒｃｏｍ６は２００／３Ωとなる。ここで、電源電圧Ｖｃｃを１Ｖとし、各合成抵抗Ｒｃｏｍ５，Ｒｃｏｍ６及び各終端抵抗Ｒ１，Ｒ２の分圧比を考慮すれば、各接続部ＴＸＰ，ＴＸＭの電圧は、それぞれ６２５ｍＶ及び３７５ｍＶであり、差動伝送線路４の電圧振幅は２５０ｍＶである。また、この場合に、受信側の各終端抵抗Ｒ１，Ｒ２に流れる電流はそれぞれ２．５ｍＡであり、各抵抗Ｒ６３，Ｒ７３に流れる電流はそれぞれ３．１２５ｍＡであり、各合成抵抗Ｒｃｏｍ５，Ｒｃｏｍ６に流れる電流はそれぞれ５．６２５ｍＡである。なお、シリアルデータ信号ＳＤＡＴＡＰがＬレベルであり、かつシリアルデータ信号ＳＤＡＴＡＭがＨレベルであるとき、各接続部ＴＸＰ，ＴＸＭの電圧は、それぞれ３７５ｍＶ及び６２５ｍＶであり、差動伝送線路４の電圧振幅は２５０ｍＶとなる。
【００４２】
以上のように、差動伝送線路４において２５０ｍＶの差動電圧を実現できるので、本発明のプルアップ抵抗回路及びプルダウン抵抗回路を用いたドライバ回路の構成をシリアルＡＴＡの高速シリアル通信システムにも適用することができる。以上により、本発明による構成は、仕様の変更に応じて、外部から所望の電源電圧の供給がなくても内部の回路構成を少し変えることで所望の電圧振幅を実現することができるので、製品の開発期間を大幅に短縮することができる。
【００４３】
（実施の形態２）
次に、本発明の実施の形態２によるドライバ回路９について説明する。本実施の形態２によるドライバ回路９が実施の形態１によるドライバ回路９と異なる点は、第１及び第２の各部分抵抗回路の構成である。その他の構成については、実施の形態１によるドライバ回路９と同様であるので、その説明を省略する。本実施の形態２によるドライバ回路９では、第１の各部分抵抗回路ＰＲ１１〜ＰＲ１６，ＰＲ２１〜ＰＲ２６、及び第２の各部分抵抗回路ＤＲ１１〜ＤＲ１６，ＤＲ２１〜ＤＲ２６を、複数の抵抗回路からそれぞれ選択する。これは、製造プロセスにおいて抵抗及びスイッチング素子にばらつきが生じることにより、部分抵抗回路の抵抗値にもばらつきが生じるため、第１及び第２の各部分抵抗回路ＰＲ１１〜ＰＲ１６，ＰＲ２１〜ＰＲ２６，ＤＲ１１〜ＤＲ１６，ＤＲ２１〜ＤＲ２６の抵抗値を対応する所定の各抵抗値にそれぞれ保持して、各抵抗値の精度を保つために行われる。
【００４４】
図８は、図２に示された第１の部分抵抗回路ＰＲ１１及び第２の部分抵抗回路ＤＲ１１を複数の抵抗回路からそれぞれ選択可能にする回路の構成例を示している。図８に示されるように、出力端ＯＵＴ１と電源電圧Ｖｃｃとの間で、４つの第１の抵抗回路ＰＲ１１１〜ＰＲ１１４が並列にそれぞれ接続され、出力端ＯＵＴ１とＧＮＤとの間で、４つの第２の抵抗回路ＤＲ１１１〜ＤＲ１１４が並列にそれぞれ接続されている。ここで、第１の各抵抗回路ＰＲ１１１〜ＰＲ１１４は全て同じ構成であり、第２の各抵抗回路ＤＲ１１１〜ＤＲ１１４は全て同じ構成である。一例として第１の抵抗回路ＰＲ１１１及び第１の部分抵抗回路ＤＲ１１１についてそれぞれ説明すると、第１の抵抗回路ＰＲ１１１は、直列に接続されたＰＭＯＳトランジスタＰ１１１とプルアップ抵抗Ｒ１１１とからそれぞれ構成され、第２の抵抗回路ＤＲ１１１は、直列に接続されたＮＭＯＳトランジスタＮ１１１とプルダウン抵抗Ｒ２１１とからそれぞれ構成されている。図８に示された回路では、各プルアップ抵抗Ｒ１１１〜Ｒ１１４の抵抗値が互いに異なるように設定され、各プルダウン抵抗Ｒ２１１〜Ｒ２１４の抵抗値が互いに異なるように設定される。ここで、各プルアップ抵抗Ｒ１１１〜Ｒ１１４の抵抗値ｒ１１１〜ｒ１１４及び各プルダウン抵抗Ｒ２１１〜Ｒ２１４の抵抗値ｒ２１１〜ｒ２１４は、対応するプルアップ抵抗Ｒ１１及びプルダウン抵抗Ｒ２１の製造ばらつきを考慮してそれぞれ設定される。例えば、プルダウン抵抗Ｒ２１の所望の抵抗値が３００Ωであり、抵抗を製造する際にその抵抗値に±２０％の範囲で誤差が生じうるとき、各プルダウン抵抗Ｒｍの抵抗値ｒｍ（ｍは、２１１，２１２，２１３，２１４）は、３００（１−０．２）＜ｒｍ＜３００（１＋０．２）の範囲内で設定される。例えば、各プルダウン抵抗Ｒ２１１，Ｒ２１２，Ｒ２１３，Ｒ２１４の抵抗値は、それぞれ２５０Ω，２９０Ω，３１０Ω，３５０Ωと設定される。各ＮＭＯＳトランジスタＰ１１１〜Ｐ１１４には、対応する各制御信号ＰＳＥＬ０〜ＰＳＥＬ３がそれぞれ入力され、各ＮＭＯＳトランジスタＮ１１１〜Ｎ１１４には、対応する各制御信号ＮＳＥＬ０〜ＮＳＥＬ３がそれぞれ入力される。各トランジスタＰ１１１〜Ｐ１１４、Ｎ１１１〜Ｎ１１４は、対応する各制御信号ＰＳＥＬ０〜ＰＳＥＬ３，ＮＳＥＬ０〜ＮＳＥＬ３の信号レベルに応じてオン／オフ動作を行う。
【００４５】
図９は、複数の抵抗回路ＤＲ１１１〜ＤＲ１１４から最適な１つを選択する構成を説明するための図である。以下では、部分抵抗回路ＤＲ１１の所望の抵抗値が３００Ωである場合について説明する。この選択は、ドライバ回路９の動作前に、外部の選択回路を用いて行われる。図９に示されるように、この選択回路は、定電流源Ｉｃ、コンパレータ６０、及び検出回路６１を備える。具体的には、定電流源Ｉｃから第２の各抵抗回路ＤＲ１１１〜ＤＲ１１４にそれぞれ２ｍＡの定電流を流し、第２の各抵抗回路ＤＲ１１１〜ＤＲ１１４によってそれぞれ生成された電圧と６００ｍＶの基準電圧Ｖｒｅｆとをコンパレータ６０によって順に比較する。具体的に、対応する各制御信号ＮＳＥＬ０〜ＮＳＥＬ３を順にＨレベルにして各ＮＭＯＳトランジスタＮ１１１〜Ｎ１１４を順にオンすることにより、各抵抗回路ＤＲ１１１〜ＤＲ１１４によって生成される電圧と基準電圧Ｖｒｅｆとを順に比較する。検出回路６１は、コンパレータ６０の出力信号の信号レベルの変化を検出する。そして、コンパレータ６０の出力信号の信号レベルが変化したときに比較していた生成電圧に対応する抵抗回路を部分抵抗回路ＤＲ１１として選択する。これにより、抵抗値が３００Ωに一致する、若しくは、３００Ωに最も近い抵抗回路を部分抵抗回路ＤＲ１１として選択することができる。これ以降、選択した抵抗回路のＮＭＯＳトランジスタに対してのみオン／オフ動作を行う。なお、この選択は、シリアル通信システム１で実際にデータを送信する前に行われる。
【００４６】
以上のように、部分抵抗回路として複数の抵抗回路から１つを選択する構成にすれば、製造プロセスにおいて抵抗やスイッチング素子にばらつきがあっても、部分抵抗回路の抵抗値を所定値に保持することができる。結果として、差動伝送線路４のインピーダンス整合の精度が高くなり、送信する差動信号の波形品質を向上させることができる。
【００４７】
本実施の形態２によるドライバ回路９は、実施の形態１によるドライバ回路９が奏する効果に加えて、送信する差動信号の波形品質を向上させることができるという効果を有する。
【００４８】
（実施の形態３）
次に、本発明の実施の形態３によるドライバ回路について説明する。図１０は、本実施の形態３によるドライバ回路９の構成例を示す回路図である。本実施の形態３によるドライバ回路９は、実施の形態１によるドライバ回路９において、インバータ２１の出力端とＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２の各ゲートの接続部との間にバッファ７０を接続し、インバータ２１の出力端とＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１３の各ゲートの接続部との間にバッファ７１を接続し、インバータ２１の出力端とＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタＮ１４の各ゲートの接続部との間にバッファ７２を接続し、インバータ２１の出力端とＰＭＯＳトランジスタＰ１５及びＮＭＯＳトランジスタＮ１５の各ゲートの接続部との間にバッファ７３を接続する。また、インバータ２２の出力端とＰＭＯＳトランジスタＰ２２及びＮＭＯＳトランジスタＮ２２の各ゲートの接続部との間にバッファ７４を接続し、インバータ２２の出力端とＰＭＯＳトランジスタＰ２３及びＮＭＯＳトランジスタＮ２３の各ゲートの接続部との間にバッファ７５を接続し、インバータ２１の出力端とＰＭＯＳトランジスタＰ２４及びＮＭＯＳトランジスタＮ２４の各ゲートの接続部との間にバッファ７６を接続し、インバータ２１の出力端とＰＭＯＳトランジスタＰ２５及びＮＭＯＳトランジスタＮ２５の各ゲートの接続部との間にバッファ７７を接続する。
【００４９】
上述の構成によれば、ドライバ回路９によって出力される差動データが「１」から「０」に遷移するとき、すなわち、インバータ２１の出力信号がＨレベルからＬレベルに変化し、かつインバータ２２の出力信号がＬレベルからＨレベルに変化するとき、バッファ７０〜７３により、微少な遅延差をつけて各ＰＭＯＳトランジスタＰ１１〜Ｐ１５がオンし、微少な遅延差をつけて各ＮＭＯＳトランジスタＮ１１〜Ｎ１５がオフする。また、バッファ７４〜７７により、微少な遅延差をつけて各ＰＭＯＳトランジスタＰ２１〜Ｐ２５がオフし、微少な遅延差をつけて各ＮＭＯＳトランジスタＮ２１〜Ｎ２５がオンする。差動データの遷移時には、スイッチングノイズ又はインピーダンスのミスマッチグ等により、ドライバ回路９が出力する差動信号の信号品質が劣化しやすいという問題があるが、本実施の形態２によるドライバ回路９によれば、各インバータ２１，２２の出力信号のスルーレートを調整することができ、信号品質の悪化を防ぐことができる。なお、ドライバ回路９によって出力される差動データが「０」から「１」に遷移するときも同様である。
【００５０】
以上により、ドライバ回路９によって出力される差動データが「１」から「０」に、又は「０」から「１」に遷移するとき、バッファ７０〜７３により、微少な遅延差をつけて各ＰＭＯＳトランジスタＰ１１〜Ｐ１５及び各ＮＭＯＳトランジスタＮ１１〜Ｎ１５のスイッチング制御を行い、かつバッファ７４〜７７により、微少な遅延差をつけて各ＰＭＯＳトランジスタ２１〜２５及び各ＮＭＯＳトランジスタＮ２１〜Ｎ２５のスイッチング制御を行うことにより、ドライバ回路９が出力する差動信号の信号波形の特性を向上させることができる。
【００５１】
本実施の形態３によるドライバ回路９は、実施の形態１によるドライバ回路９が奏する効果に加えて、ドライバ回路９によって出力される差動信号の信号品質の悪化を防ぐことができるという効果を有する。
【図面の簡単な説明】
【００５２】
【図１】本発明による送信側ドライバ回路を使用したＰＣＩ−Ｅｘｐｒｅｓｓの高速シリアル通信システムの構成例を示す回路図である。
【図２】送信側ドライバ回路９の詳細な構成例を示す回路図である。
【図３】ドライバ回路９の動作を説明するためのタイミングチャートである。
【図４】データ「１」のプリエンファシス時の高速シリアル通信システム１の状態を説明する図である。
【図５】データ「１」のデエンファシス時の高速シリアル通信システム１の動作状態を説明する図である。
【図６】シリアルＡＴＡの高速シリアル通信システムにおける送信側ドライバ回路の構成例を示す回路図である。
【図７】シリアルＡＴＡの高速シリアル通信システム３１の動作状態を説明する図である。
【図８】第１の部分抵抗回路ＰＲ１１及び第２の部分抵抗回路ＤＲ１１を複数の抵抗回路からそれぞれ選択可能にする回路の構成例を示している。
【図９】複数の抵抗回路から第２の部分抵抗回路ＤＲ１１として用いる１つを選択する構成を説明するための図である。
【図１０】ドライバ回路９の他の構成例を示す回路図である。
【図１１】ＣＭＬ方式を使用した従来の高速シリアル通信システムにおける送信側ドライバ回路の構成例を示す回路図である。
【図１２】エンファシス機能を追加した送信側ドライバ回路１０２の構成例を示す回路図である。
【符号の説明】
【００５３】
１  高速シリアル通信システム
２  送信側回路
３  受信側回路
４  差動伝送線路
５  往路伝送線路
６  復路伝送線路
７  受信側レシーブ回路
８  デジタル回路
９  送信側ドライバ回路
Ｒ１，Ｒ２  終端抵抗
Ｃ  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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