(57)【要約】【課題】  ＡＴＥシステム内のトリガ信号の伝播遅延における不確定性を抑制するトリガ分配装置を提供する。【解決手段】上述した課題は、被検装置と機器の組からのトリガ信号の組の中における接続を提供する回路と、トリガ分配装置内において前記トリガ信号を処理するための時間基準を提供するタイミングサブシステムとを有するトリガ分配装置等により解決することができる。【選択図】図１
2007212453.tif 000002
【特許請求の範囲】
【請求項１】
被検装置と機器の組からのトリガ信号の組の中における接続を提供する回路と、
トリガ分配装置内において前記トリガ信号を処理するための時間基準を提供するタイミングサブシステムと、
を有するトリガ分配装置。
【請求項２】
前記タイミングサブシステムは、前記接続の変化に応答してタイムスタンプを生成する請求項１に記載のトリガ分配装置。
【請求項３】
前記タイミングサブシステムは、グローバルな時間に応答して前記接続の変化をトリガする請求項１または２に記載のトリガ分配装置。
【請求項４】
前記タイミングサブシステムは、前記トリガ信号の中の１つ又は複数の信号の内部伝播遅延を計測する請求項１から３のいずれかに記載のトリガ分配装置。
【請求項５】
前記タイミングサブシステムは、トリガライン上における伝播遅延を受信時間によって判定できるように、グローバルな時間基準を使用して前記トリガ信号の中の１つ又は複数の信号の前記受信時間を計測する請求項１から３のいずれかに記載のトリガ分配装置。
【請求項６】
前記タイミングサブシステムは、トリガライン上における伝播遅延を送出時間によって判定できるように、グローバルな時間基準を使用して前記トリガ信号の中の１つ又は複数の信号の前記送出時間を計測する請求項１から３のいずれかに記載のトリガ分配装置。
【請求項７】
前記タイミングサブシステムは、トリガライン上における伝播遅延の判定を実現する較正トリガ信号を生成する請求項１から６のいずれかに記載のトリガ分配装置。
【請求項８】
前記タイミングサブシステムは、前記トリガ信号の中の１つ又は複数の信号の内部伝播遅延を調節する請求項１から７のいずれかに記載のトリガ分配装置。
【請求項９】
前記タイミングサブシステムは、アプリケーション固有の要件に応答して前記内部伝播遅延を調節する請求項８記載のトリガ分配装置。
【請求項１０】
前記内部伝播遅延は、前記トリガ信号の中の１つ又は複数の信号を搬送するトリガラインの組上における伝播遅延に応答して調節される請求項９記載のトリガ分配装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトリガ分配装置に関し、特に自動試験装置のトリガ分配装置に関する。
【背景技術】
【０００２】
自動試験装置（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ：ＡＴＥ）システムを使用することにより、大規模な装置やシステムを検査することができる。ＡＴＥシステムの対象である大規模な装置やシステムを、被検装置（Ｕｎｉｔ  Ｕｎｄｅｒ  Ｔｅｓｔ：ＵＵＴ）と呼ぶ場合がある。ＡＴＥシステムは、ＵＵＴに刺激を印加する様々な機器と、ＵＵＴの応答を計測する様々な機器と、を包含することができる。ＡＴＥシステムに利用可能な機器の例を個別に挙げるには、その数が多過ぎるが、これらには、オシロスコープ、スペクトルアナライザ、ロジックアナライザ、信号検出器、信号生成器、並びに、専用の刺激生成器及び専用の応答センサが含まれている。
【０００３】
ＡＴＥ内の機器は、様々な動作の能力を有するものであってよい。機器の動作の一例が、ＵＵＴに対する刺激の印加であり、機器の動作の別の例が、ＵＵＴの応答の計測である。機器は、機器による動作を発生させるためのトリガ入力の組を包含することが可能である。又、機器は、その動作又はその他の情報をＡＴＥシステムのその他の部分に通知するためのトリガ出力の組を包含することも可能である。
【０００４】
ＵＵＴは、ＡＴＥシステムを使用して検査可能な様々な動作の能力を有するものであってよい。ＵＵＴによって実行される動作は、ＵＵＴの特性及びＵＵＴのアプリケーションによって左右されることになる。ＵＵＴは、ＵＵＴによる動作を発生させるためのトリガ入力の組を包含することが可能である。又、ＵＵＴは、その動作又はその他の情報をＡＴＥシステムのその他の部分に通知するためのトリガ出力の組を包含することも可能である。
【０００５】
ＡＴＥシステムは、ＵＵＴ及び機器の組のトリガ出力の組から、ＵＵＴ及び機器のトリガ入力の組にトリガ信号を搬送するための（例えば、同軸ケーブルなどの）トリガラインの組を包含することが可能である。トリガラインのルーティングを使用してＵＵＴと機器の組の間において適切なトリガ信号を分配することにより、ＡＴＥシステム内における試験及び計測動作を調整することができる。
【０００６】
ＡＴＥシステム内の試験及び計測動作は、ＵＵＴと機器の組間におけるトリガ信号のいくつかの異なる分配を包含することが可能である。例えば、試験の１つのフェーズは、ＵＵＴと機器の１つの組の間におけるトリガ信号の組の分配を必要としており、別の試験のフェーズは、ＵＵＴと別の機器の組（又は、同一の機器に対する別の接続）の間におけるトリガ信号の分配を必要とする場合がある。トリガ信号を搬送するトリガラインを物理的に切断して再接続することにより、トリガ信号を再分配することは可能である。しかしながら、このようなトリガ信号の再分配方法は、ＡＴＥシステムの実際的な動作の際には、余りに時間がかかり過ぎるであろう。
【０００７】
ＡＴＥシステムは、トリガ信号の分配法における相対的に迅速な変更を実現するスイッチマトリックスを包含することが可能である。例えば、スイッチマトリックスは、ＵＵＴ及び機器の組からトリガ信号の組を受信する入力ポートの組を包含し、且つ、ＵＵＴ及び機器に対してトリガ信号を供給する出力ポートの組を更に包含することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のスイッチマトリックスは、ＡＴＥシステム内のトリガ信号の伝播遅延における不確定性を生成する可能性を有している。例えば、機器からＵＵＴへのトリガ信号の伝播遅延は、トリガ信号がスイッチマトリックス内において辿る経路によって左右されることになる。残念なことに、このトリガ信号の伝播遅延における不確定性により、ＡＴＥシステム内における試験及び計測動作の精度が低下する。又、ＡＴＥシステムの設計者は、所望のタイミング結果を実現するべく、試行錯誤的な技法を使用したトリガラインの接続及びケーブル長の「チューニング」を余儀なくされることになろう。残念ながら、このような技法は、時間と費用を必要とし、且つ、誤りを伴う傾向を有している。又、このようなトリガラインの試行錯誤的なチューニング法は、個々の機器及びＵＵＴのタイミング性能に大きく依存したものとなろう。接続ケーブルの長さを変更したり、機器又はＵＵＴを変更した場合に、システムを完全に新しくチューニングすることが必要となろう。
【課題を解決するための手段】
【０００９】
トリガ信号の処理における時間に基づいた制御を伴うトリガの分配法について開示している。本開示内容によるトリガ分配装置は、被検装置と機器の組の間において分配されるトリガ信号の組を処理するための時間基準を供給するタイミングサブシステムを含んでいる。
【００１０】
本発明のその他の特徴及び利点は、以下の詳細な説明から明らかとなろう。
【発明を実施するための最良の形態】
【００１１】
本発明については、その具体的な模範的実施例に関して、添付の図面を参照して説明される。
【００１２】
図１は、本開示内容によるトリガ分配装置１０を含むＡＴＥシステム１００を示している。トリガ分配装置は、スイッチファブリック２３０とタイミングサブシステム２００を含んでいる。スイッチファブリック２３０は、機器の組２０〜２２及びＵＵＴ１２と関連したトリガ信号用の接続を提供している。タイミングサブシステム２００は、ＵＵＴ１２と機器２０〜２２の間において分配されるトリガ信号を処理するための時間基準を提供している。一実施例における時間基準は、時間同期化プロトコルに基づいたＡＴＥシステム１００内におけるグローバルな時間基準である。
【００１３】
ＡＴＥシステム１００は、ローカルエリアネットワーク３０を介して機器２０〜２２及びトリガ分配装置１０と通信しているシステムコントローラ１４を含んでいる。いくつかの実施例においては、ローカルエリアネットワーク３０は、ＵＵＴ１２にも接続している。
【００１４】
トリガ分配装置１０は、トリガラインの組５０〜５２を介して機器２０〜２２からトリガ信号を受信すると共に、トリガラインの組６０を介してＵＵＴ１２からトリガ信号を受信している。トリガ分配装置１０は、これらのトリガ信号をトリガラインの組４０〜４２を介して機器２０〜２２に、そして、トリガラインの組７０を介してＵＵＴ１２に分配している。スイッチファブリック２３０は、トリガライン４０〜４２、５０〜５２、６０、及び７０の間における完全な接続を提供している。
【００１５】
タイミングサブシステム２００は、スイッチファブリック２３０の接続の変化に応答してタイミングスタンプを生成する回路を含んでいる。タイミングサブシステム２００は、例えば、予め構成された又は指定された時間などのグローバルな時間に応答して、スイッチファブリック２３０の接続の変化をトリガしている。
【００１６】
タイミングサブシステム２００は、トリガ分配装置１０内のトリガ信号の中の１つ又は複数のものの内部伝播遅延を計測する回路を含んでいる。トリガのレンテンシー計測により、従来技術によるＡＴＥシステムにおいて問題となっているトリガレイテンシーの推定は回避され得る。
【００１７】
タイミングサブシステム２００は、グローバルな時間基準を使用してトリガ信号の中の１つ又は複数のものの受信時間を計測する回路を含んでいる。この受信時間により、インバウンドのトリガライン上における伝播遅延の判定が可能である。
【００１８】
タイミングサブシステム２００は、グローバルな時間基準を使用してトリガ信号の中の１つ又は複数のものの送出時間を計測する回路を含んでいる。この送出時間により、アウトバウンドのトリガライン上における伝播遅延の判定が可能である。
【００１９】
タイミングサブシステム２００は、較正トリガ信号を生成する回路を含んでいる。この較正トリガ信号により、外部装置と協働してトリガライン上における伝播遅延の判定が可能である。
【００２０】
タイミングサブシステム２００は、トリガ信号の中の１つ又は複数のものの内部伝播遅延を調節する回路を含んでいる。内部伝播遅延に対する調節は、プライマリートリガイベントとの関連において指定可能である。プライマリートリガイベントは、絶対時間仕様であるか、或いは、ランタイムにおいて判定されるイベント又は電子信号に関連した時間仕様であってよい。タイミングサブシステム２００は、アプリケーション固有の要件に応答して内部伝播遅延を調節する回路を含んでいる。タイミングサブシステム２００は、トリガ信号の中の１つ又は複数のものを搬送するトリガラインの組上における伝播遅延に応答して内部伝播遅延を調節する回路を含んでいる。
【００２１】
いくつかの実施例におけるタイミングサブシステム２００は、トリガライン４０〜４２、５０〜５２、６０、及び７０上における伝播遅延を直接計測する回路を含んでいる。この計測は、例えば、同軸、ツイストペア、光ファイバなどのケーブル技術に依存したいくつかの技法を使用して実行可能である。例えば、時間分域反射率測定（ＴＤＲ）を使用することにより、トリガライン上における伝播遅延を計測することができる。
【００２２】
図２は、クロスバースイッチ１２０及びスイッチングコントローラ１２２を含むスイッチファブリック２３０の一実施例を示している。クロスバースイッチ１２０は、トリガライン４０〜４２、５０〜５２、６０、及び７０間における完全な接続を実現している。スイッチングコントローラ１２２は、クロスバースイッチ１２０を制御する回路と、クロスバースイッチ１２０が１つのトポロジーから別のものに変更された際にタイムスタンプを生成する回路と、を含んでいる。更には、スイッチングコントローラ１２２は、時間に基づいて（例えば、時間に基づいた命令や時間スクリプトなどを使用することにより）、クロスバースイッチ１２０のトポロジーを変更するための回路を包含している。一実施例においては、これらの動作用の時間基準は、ＡＴＥシステム１００のすべてに適用されている時間基準である。システム全体に適用される時間基準の一例は、ＩＥＥＥ１５８８の時間同期化プロトコルに基づいたものである。
【００２３】
スイッチングコントローラ１２２のタイムスタンプ及び／又は時間トリガ機能は、ソフトウェアとして実装可能である。一実施例においては、スイッチングコントローラ１２２内において稼動するコードは、グローバルな時間を保持しているリアルタイムクロックを判読することにより、タイムスタンプを取得している。同様に、スイッチングコントローラ１２２内のコードは、クロスバースイッチ１２０のトポロジーを変更する時間であると判定した際にリアルタイムクロックを判読する。或いは、この代わりに、これらの時間認識機能のために、ハードウェアとソフトウェアの組み合わせを使用することも可能である。例えば、ハードウェアレジスタによってタイムスタンプは取得可能である（即ち、ハードウェアクロックのスナップショットの取得である）。時間値を保持するレジスタと、ハードウェアクロックからの時間をレジスタ内の時間値と比較する比較器と、を使用することにより、クロスバースイッチ１２０のトポロジーを変更する信号を生成することができる。
【００２４】
図３は、トリガ分配装置１０内のトリガ信号の伝播遅延を計測するタイミングサブシステム２００の回路を示している。タイミングサブシステム２００は、信号検出器のペア１３０及び１４０と、タイムスタンプラッチのペア１３２及び１４２、及びトリガライン６０用の入力ポート１３６とトリガライン４０用の出力ポート１３８間の伝播遅延を計測するハードウェアクロック１３４を含んでいる。トリガ分配装置１０の残りの入力及び出力ポートについても類似の回路を提供することができる。
【００２５】
トリガ信号検出器１３０は、入力ポート１３６を介して受信したトリガ信号を検出する。トリガ信号検出器１３０は、トリガ信号が入力ポート１３６において検出された際に、ハードウェアクロック１３４からの時間値をタイムスタンプラッチ１３２にラッチさせる。タイムスタンプラッチ１３２の内容は、装置コントローラ２２０に供給されている。トリガ信号検出器１４０は、入力ポート１３６において受信したトリガ信号がクロスバースイッチ１２０を通じてその現在構成されている経路を伝播した後に出力ポート１３８に到達する時点を検出している。トリガ信号検出器１４０は、トリガ信号が出力ポート１３８において検出された際に、ハードウェアクロック１３４からの時間値をタイムスタンプラッチ１４２にラッチさせる。タイムスタンプラッチ１４２の内容は、装置コントローラ２２０に供給されている。装置コントローラ２２０は、タイムスタンプラッチ１３２及び１４２からのタイムスタンプに応答し、トリガ信号の伝播遅延を判定する。
【００２６】
装置コントローラ２２０は、ＡＴＥシステム１００のその他の時間に関係した機能の補正に使用するべく、或いは、ＡＴＥシステム１００によって収集された結果的に得られるデータの分析に使用するべく、計測された伝播遅延をローカルエリアネットワーク３０を介してシステムコントローラ１４又はその他の装置に送信することが可能である。
【００２７】
ハードウェアクロック１３４は、例えば、ＩＥＥＥ１５８８などの時間同期化プロトコルに従って同期した時間を保持することが可能である。
【００２８】
トリガライン６０を介してトリガ分配装置１０に通じ、さらにトリガライン４０を介したＵＵＴ１２から機器２０へのトリガ信号の合計伝播遅延には、トリガ分配装置１０内の伝播遅延に、トリガライン４０及び６０上における伝播遅延を加算したものが含まれている。ＡＴＥシステム１００内のアプリケーションは、ＡＴＥシステム１００のタイミングのその他の部分を調節する際に、この合計伝播遅延を使用することができる。
【００２９】
図４は、別の実施例におけるトリガ分配装置１０内のトリガ信号の伝播遅延を計測するタイミングサブシステム２００の回路を示している。この実施例においては、タイミングサブシステム２００は、伝播遅延を計測するために外部生成されたトリガ信号を使用するのではなく、トリガ分配装置１０内の入力ポート１３６においてトリガ信号を生成するトリガ信号生成器１５０及び比較器１５２及び時間トリガレジスタ１５４を含んでいる。装置コントローラ２２０は、時間値を時間トリガレジスタ１５４内に読み込む。時間トリガレジスタ１５４内の時間がハードウェアクロック１３４内の時間と一致した際に、比較器１５２は、入力ポート１３６の入力チャネルにトリガ信号をトリガ信号生成器１５０から注入させる信号を生成する。次いで、この注入されたトリガ信号が出力チャネルにおいて検出され、これにタイムスタンプが付加されることにより、装置コントローラ２２０が、前述のように伝播遅延を判定することになる。
【００３０】
別の代替例においては、トリガ分配装置１０内のトリガ信号の伝播遅延を計測するタイミングサブシステム２００の回路は、入力ポート１３６に到達したトリガ信号によって起動される高速カウンタを含んでいる。この高速カウンタは、トリガ信号が出力ポート１３８において検出された際に停止する。装置コントローラ２２０は、高速カウンタを駆動するクロックの周波数と高速カウンタ内に格納されているカウント値に応答して、伝播遅延を判定する。
【００３１】
図５は、一実施例においてトリガ信号の伝播遅延を調節するタイミングサブシステム２００の回路を示している。入力ポート１３６において受信されたトリガ信号を遅延させるタイミングサブシステム２００の回路は、クロスバースイッチ１６０、ハードウェアクロック１６２、及びダウンカウンタ１６４を含んでいる。
【００３２】
トリガ信号を入力ポート１３６からクロスバースイッチ１２０を通じて出力ポート１３８に直接ルーティングすることにより、トリガ分配装置１０を通じた最小伝播遅延が実現される。この経路における伝播遅延の実際の値は、前述の技法を使用して計測可能である。
【００３３】
ハードウェアクロック１６２によって駆動されているダウンカウンタ１６４に、クロスバースイッチ１２０を通じてトリガ信号をルーティングすることにより、入力ポート１３６において受信したトリガ信号の伝播遅延を増大させる。ダウンカウンタ１６６の最終的なカウントにより、クロスバースイッチ１６０とクロスバースイッチ１２０を通じて出力ポート１３８にルーティングされた遅延したトリガ信号が供給される。遅延カウントの値は、装置コントローラ２２０によってダウンカウンタ内に予め設定される。
【００３４】
入力ポート１３６において受信したトリガ信号の伝播遅延の相対的に大きな増大は、タイムスタンプ生成器１７０及びトリガ生成器１７２によって実現される。入力ポート１３６において受信したトリガ信号は、例えば、ハードウェアクロック１６２からの時間値をラッチすることにより、タイムスタンプ生成器１７０にタイムスタンプを生成させる。タイムスタンプ生成器１７０は、遅延値をタイムスタンプに加算することによってトリガ時間を生成し、このトリガ時間をトリガ生成器１７２に供給する。遅延値は、装置コントローラ２２０によってタイムスタンプ生成器１７０内にプログラムされている。トリガ生成器１７２は、例えば、ハードウェアクロック１６２を監視することにより、タイムスタンプ生成器１７０からのトリガ時間によって指定される時間に、遅延したトリガ信号を生成する。
【００３５】
前述の例においては、トリガライン４０及び６０とトリガ分配装置１０を介したＵＵＴ１２から機器２０へのトリガ信号の望ましい全体伝播遅延を生成するべく、トリガライン４０及び６０上における伝播遅延を減算することにより、トリガ分配装置１０内における伝播遅延を調節するための遅延カウント及び遅延値を判定することができる。
【００３６】
前述の例においては、それぞれ、トリガライン６０及び４０上の伝播遅延を直接計測する能力を有する計測装置を、入力ポート１３６及び出力ポート１３８に配置することができる。例えば、入力ポート１３６に位置したＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｌｅｃｔｒｏｍｅｔｒｙ）回路を使用することにより、トリガライン６０上の伝播遅延を直接計測することができる。この計測された伝播遅延は、装置コントローラ２２０によって入手可能である。この技法は、トリガライン６０に接続されたＵＵＴ１２の出力ポートがＴＤＲ回路に十分な反射を提供しており、且つ、ＵＵＴ１２がＴＤＲ計測によって損傷することがなく、且つ、ＴＤＲ計測の遠端を判定する有効なポイントが、ＵＵＴ１２の内部タイミング仕様が基準としているポイントに対応している場合に、好適である。
【００３７】
トリガ分配装置１０とＵＵＴ１２の間、或いは、トリガ分配装置１０と、ＵＵＴ１２からのトリガラインのＵＵＴ１２の端部に配置された特殊な装置と間の協働動作により、トリガライン４０〜４２、５０〜５２、６０、及び７０と関連した伝播遅延情報が計測可能である。これらの協働動作は、システムコントローラ１４によって調整可能であり、或いは、ピアツーピア方式で起動可能である。一実施例においては、トリガ分配装置１０は、較正のためにのみ使用される較正トリガ信号を生成することが可能である。ＵＵＴ１２又は特殊装置は、較正トリガ信号を受信し、この較正トリガ信号に応答してタイムスタンプを生成する。機器２０〜２２に対する伝播遅延にも同様の手順を使用することができる。
【００３８】
別の実施例においては、ＵＵＴ１２又はトリガ生成装置は、較正トリガ信号とタイムスタンプを生成する。較正トリガ信号は、タイムスタンプを生成するトリガ分配装置１０によって受信される。これらのタイムスタンプ間の差は、伝播遅延を示しており、これを使用することによって対応するトリガ信号経路の後続のタイミング性能を調節することができる。トリガ分配装置１０からのアウトバウンドのトリガ信号にも同様の技法を使用することができる。
【００３９】
図６は、トリガライン（この例においては、トリガライン６０である）上のトリガ分配装置１０へのインバウンドのトリガ信号の伝播遅延を計測する技法を示している。この実施例においては、時間トリガ生成器１８０が、時点ＴＧにおいて、トリガライン６０上にトリガ信号を生成している。時間トリガ生成器１８０は、ＵＵＴ１２と、ＵＵＴ１２に接続しているトリガライン６０の端部との間に挿入された特殊な装置であってよい。或いは、この代わりに、ＵＵＴ１２の内部に時間トリガ生成器１８０を収容することも可能である。
【００４０】
トリガ信号を生成する時間ＴＧは、計測又は指定可能である。入力ポート１３６におけるトリガ信号の到来時間に前述の方式によってタイムスタンプが付与され、タイムスタンプスタンプＴＧＩが得られる。ＴＧＩとＴＧの差がトリガライン６０上における伝播遅延である。
【００４１】
同様に、時間トリガ生成器を、機器と関連したトリガライン上又は機器自体の内部に配置することにより、機器と関連したトリガライン上における伝播遅延を計測することができる。
【００４２】
図７は、（この例においては、トリガライン４０である）トリガライン上のトリガ分配装置１０からのアウトバウンドのトリガ信号の伝播遅延を計測する技法を示している。この実施例におけるタイミングサブシステム２００は、ハードウェアクロック１９２を使用して時点ＴＧにおいてトリガライン４０上にトリガ信号を生成する時間トリガ生成器１９０を含んでいる。このトリガ信号は、トリガ信号検出器及びタイムスタンプラッチ１９４によって検出され、これらは、応答して、ＡＴＥシステム１００内のグローバルな時間基準を使用してタイムスタンプＴＧＲを生成する。トリガ分配装置１０と機器２２内の残留レイテンシーについて適切に補正された場合に、ＴＧＲとＴＧの差がトリガライン４０上における伝播遅延である。トリガ信号検出器１９４は、トリガライン６０の端部と機器２２の間又は機器２２内に配置可能である。
【００４３】
或いは、この代わりに、適切な場所においてトリガ検出器及びタイムスタンプ生成器を使用すると共に、正常な試験及び計測動作においてＵＵＴ１２及び機器２０〜２２によって生成されるトリガ信号を使用して、ＡＴＥシステム１００のグローバルな時間基準に基づいてタイムスタンプを生成することにより、トリガ分配装置１０との間におけるトリガライン上の伝播遅延を計測することも可能である。
【００４４】
接続ケーブルの長さを計測するか、又は較正済みのケーブルを使用することにより、伝播遅延情報を判定することができる。伝播遅延情報は、ケーブル内のメモリから判読可能である。伝播遅延情報は、情報インターフェイスを介してプログラムによってシステムコントローラ１４に供給可能であり、これを使用することにより、ＵＵＴ１２と機器２０〜２２の間のそれぞれのトリガ経路ごとにトリガ分配装置１０の内部においてタイミングを調節することができる。
【００４５】
タイミングサブシステム２００は、選択されたタイプのタイミング性能を強制するアーミングメカニズムを含んでいる。トリガ分配装置１０内の中央集中化されたアーミングメカニズムは、機器２０〜２２の中の複数のものに同時に関係したいくつかの条件に基づいてアーミングを実現する。アーミングメカニズムは、トリガ分配装置１０内において、その入力ポート上又は出力ポート上に、或いは、そのスイッチングファブリックの一部として実装可能である。トリガ分配装置１０内のアーミング状態機械に対する入力は、トリガ分配装置１０に入力される信号の組み合わせ、システム時間基準に同期したローカルハードウェアクロックに基づいたコントローラからのドライバ呼び出し、或いは、様々な組み合わせなどであってよい。
【００４６】
図８は、タイミングサブシステム２００内のアーミング制御回路２１０を示している。アーミング制御回路２１０は、アーミング状態機械のブール代数論理を実装している。アーミング制御回路２１０は、アーミング状態機械が、対象のトリガ信号のトリガ状態にない限り、例えば、スイッチを使用することにより、クロスバースイッチ１２０からのトリガ信号の送出を遮断する。例えば、アーミング制御回路２１０は、アーミング制御回路２１０内のアーミング状態機械が、そのトリガ信号のトリガ状態にない限り、トリガライン６０を介して受信したトリガ信号のクロスバースイッチ１２０からトリガライン４０への送出を遮断する。
【００４７】
アーミング制御回路２１０内のアーミング状態機械に対する入力は、様々な供給源を具備することが可能である。一実施例においては、アーミング状態機械に対する入力は、クロスバースイッチ１２０から送出されるトリガ信号を含んでいる。これを使用することにより、例えば、トリガライン４０宛の４２個のトリガ信号又はトリガ分配装置１０のその他の入力ポートから導出された信号を含むクロスバースイッチ１２０から送出される別のトリガ信号又は装置コントローラ２２０からの信号の発生の後に、アーミング可能である。その他の実施例は、時間に基づいたアーミングを包含することが可能であり、この場合には、時間トリガ信号がアーミング状態機械に対して入力を供給する。又、アーミング機能は、クロスバースイッチ１２０からトリガ分配装置１０の様々な出力ポートに送出される複数のトリガ信号に跨ったものであってもよい。アーミング機能は、ローカルエリアネットワーク３０を介して受信したメッセージに基づいたものであってもよい。アーミング機能をトリガ分配装置１０の出力ポートの組のそれぞれと関連付けることも可能である。
【００４８】
例えば、伝播遅延を計測し伝播遅延を調節するメカニズムなど、トリガ分配装置１０内の時間認識メカニズムは、非常に高精度に実装可能である。外部時間基準を基準とすることなしに、トリガ分配装置１０の内部において伝播遅延を計測することにより、グローバルな時間基準用の同期したクロックを使用して入手可能なものを上回る高精度を実現することができる。
【００４９】
一方、トリガ分配装置１０及びＵＵＴ１２及び機器２０〜２２内における（例えば、ＩＥＥＥ１５８８クロックなどを使用した）グローバルな時間基準により、トリガ分配装置１０内のイベントをグローバルな時間基準を基準としたものにすることができる。例えば、スイッチングトポロジーにおける変化を、グローバルな時間基準を基準としたものにすることができる。又、トリガ分配装置１０の外部の装置を利用した伝播遅延の計測も、グローバルな同期した時間基準を基準としたものにすることができる。
【００５０】
トリガ分配装置１０は、ＡＴＥシステムの可搬性を助長する。例えば、ＵＵＴを新しい又は更新されたＡＴＥシステムに移動させた場合に、ＵＵＴに関係した重要なタイミング関係が変化する場合がある。トリガ分配装置１０は、ＡＴＥシステム内におけるタイミング特性の計測を円滑に実行する。又、トリガ分配装置１０により、システムコントローラは、前述のメカニズムを使用して実現される望ましいタイミングを規定することができる。トリガ分配装置１０により、システムインテグレータは、トリガ信号の実際のタイミングを計測し、規定し、且つ補正するプログラムを試験スイートの一部として考案可能である。この結果、ＡＴＥシステムは、例えば、長さの異なるものとのケーブルの交換、いずれかの機器のタイミング性能の変化、新しいモデルにアップグレードされた際のシステムコントローラの実行速度の変化、又は試験に必要なタイミング仕様の変化によって発生するタイミングの変化に適合可能である。
【００５１】
本発明に関する以上の詳細な説明は、例示を目的として提供されているものであり、本発明のすべてを網羅したり、或いは、開示した実施例そのままに本発明を限定することを意図したものではない。従って、本発明の範囲は、添付の請求項に定義されているとおりである。
【００５２】
最後に、本発明の代表的な実施態様を以下に挙げる。
（実施態様１）
被検装置（１２）と機器の組（２０〜２２）からのトリガ信号の組の中における接続を提供する回路と、
トリガ分配装置内において前記トリガ信号を処理するための時間基準を提供するタイミングサブシステム（２００）と、
を有するトリガ分配装置。
【００５３】
（実施態様２）
前記タイミングサブシステム（２００）は、前記接続の変化に応答してタイムスタンプを生成する実施態様１に記載のトリガ分配装置。
【００５４】
（実施態様３）
前記タイミングサブシステム（２００）は、グローバルな時間に応答して前記接続の変化をトリガする実施態様１または２に記載のトリガ分配装置。
【００５５】
（実施態様４）
前記タイミングサブシステム（２００）は、前記トリガ信号の中の１つ又は複数の信号の内部伝播遅延を計測する実施態様１から３のいずれかに記載のトリガ分配装置。
【００５６】
（実施態様５）
前記タイミングサブシステム（２００）は、トリガライン上における伝播遅延を受信時間によって判定できるように、グローバルな時間基準を使用して前記トリガ信号の中の１つ又は複数の信号の前記受信時間を計測する実施態様１から３のいずれかに記載のトリガ分配装置。
【００５７】
（実施態様６）
前記タイミングサブシステム（２００）は、トリガライン上における伝播遅延を送出時間によって判定できるように、グローバルな時間基準を使用して前記トリガ信号の中の１つ又は複数の信号の前記送出時間を計測する実施態様１から３のいずれかに記載のトリガ分配装置。
【００５８】
（実施態様７）
前記タイミングサブシステム（２００）は、トリガライン上における伝播遅延の判定を実現する較正トリガ信号を生成する実施態様１から６のいずれかに記載のトリガ分配装置。
【００５９】
（実施態様８）
前記タイミングサブシステム（２００）は、前記トリガ信号の中の１つ又は複数の信号の内部伝播遅延を調節する実施態様１から７のいずれかに記載のトリガ分配装置。
【００６０】
（実施態様９）
前記タイミングサブシステム（２００）は、アプリケーション固有の要件に応答して前記内部伝播遅延を調節する実施態様８記載のトリガ分配装置。
【００６１】
（実施態様１０）
前記内部伝播遅延は、前記トリガ信号の中の１つ又は複数の信号を搬送するトリガラインの組上における伝播遅延に応答して調節される実施態様９記載のトリガ分配装置。
【図面の簡単な説明】
【００６２】
【図１】図１は、本開示内容によるトリガ分配装置を含むＡＴＥシステムを示す図である。
【図２】トリガ分配装置内のスイッチファブリックの一実施例を示す図である。
【図３】一実施例におけるトリガ分配装置内のトリガ信号の伝播遅延を計測する回路を示す図である。
【図４】別の実施例におけるトリガ分配装置内のトリガ信号の伝播遅延を計測する回路を示す図である。
【図５】トリガ信号の伝播遅延を調節する回路を示す図である。
【図６】トリガ分配装置内へのインバウンドのトリガ信号の伝播遅延を計測する技法を示す図である。
【図７】トリガ分配装置からのアウトバウンドのトリガ信号の伝播遅延を計測する技法を示す図である。
【図８】トリガ分配装置内のアーミング制御回路を示す図である。
【符号の説明】
【００６３】
１２  被検装置
２０、２１、２２  機器
２００  タイミングサブシステム
【図１】
2007212453.tif 000003
【図２】
2007212453.tif 000004
【図３】
2007212453.tif 000005
【図４】
2007212453.tif 000006
【図５】
2007212453.tif 000007
【図６】
2007212453.tif 000008
【図７】
2007212453.tif 000009
【図８】
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