(57)【要約】【課題】  均一な金属シリコン化合物もしくは金属ゲルマニウム化合物からなるゲート電極を形成する。【解決手段】  ＭＯＳトランジスタを有する半導体装置の製造方法において、ゲート電極形成後に絶縁膜で埋め込み、前記絶縁膜を、前記ゲート電極の上面が露出するまで平坦化し、前記ゲート電極の上部に金属膜を選択的に成膜し、前記ゲート電極を金属シリコン化合物又は金属ゲルマニウム化合物にする、ことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
ゲート電極形成後に絶縁膜で埋め込み、
前記絶縁膜を、前記ゲート電極の上面が露出するまで平坦化し、
前記ゲート電極の上部にのみ金属膜を選択的に成膜し、
前記ゲート電極を金属シリコン化合物又は金属ゲルマニウム化合物にする、
ことを特徴とする半導体製造装置の製造方法。
【請求項２】
前記金属膜の金属は、Ｅｒ、Ｔｍ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｉｒ、Ｗ又はＭｏ、もしくは、これらのうちの任意のものの化合物であることを特徴とする、請求項１に記載の半導体装置製造方法。
【請求項３】
複数のＭＯＳトランジスタを有する半導体装置の製造方法において、
ゲート電極形成後に絶縁膜で埋め込み、
前記絶縁膜を、前記各ゲート電極の上面が露出するまで平坦化し、
前記ゲート電極のうちのあるものとしての第１のゲート電極の上部にのみ第１の金属膜を選択的に成膜し、
前記ゲート電極のうちの他のものとしての第２のゲート電極の上部にのみ第２の金属膜を選択的に成膜し、
前記第１及び第２のゲート電極を金属シリコン化合物又は金属ゲルマニウム化合物にする、
ことを特徴とする半導体製造装置の製造方法。
【請求項４】
前記第１の金属はＥｒ、Ｔｍ、Ｗ又はＭｏ、もしくは、これらのうちの任意のものの化合物であることを特徴とする、請求項３に記載の半導体装置製造方法。
【請求項５】
前記第２の金属はＮｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ又はＩｒ、もしくはこれらのうちの任意のものの化合物であることを特徴とする、請求項３又は４に記載の半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造方法に係り、特に、導電体膜をゲート電極に用いたＭＩＳ型トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＯＳＦＥＴの高性能化を実現するために、デバイスの微細化が追求されてきた。しかしながら、０．１μｍ世代以降のデバイスではゲート酸化膜のスケーリングに限界があると言われている。これはゲート酸化膜厚が薄膜化するにつれて、トンネル電流によるゲートリーク電流の増加が顕在化することに起因する。さらに、この世代ではゲート電極の空乏化が無視できなくなり、実効酸化膜厚の薄膜化を思うように実現できないと言う状況にある。
【０００３】
これらの問題を回避する方策として、ゲート絶縁膜の高誘電率化やメタルゲート電極の活用が検討されている。前者はゲート絶縁膜を高誘電体膜に置き換えることで、物理膜厚を稼いでトンネル電流を抑えるものであり、後者はゲート電極をメタル化することで、ゲート電極の空乏化を防ぐためのものである。
【０００４】
最近では、特に、高誘電体ゲート絶縁膜の材料開発が盛んに行われており、ＺｒＯ２やＨｆＯ２といった新材料が学会で取り上げられ、実効酸化膜厚の薄膜化競争となっている。
【０００５】
しかし、今までのところ、シリコン酸化膜のように、信頼性を含めた議論ができる状況には至っておらず、実現可能となるまでには、まだまだ時間がかかると考えられている。
【０００６】
一方、高誘電体膜の開発の話題に比べて、メタルゲート電極についての研究は盛んではない。しかしながら、ＩＴＲＳ２００１年度版に記載されているロードマップに示されるように、物理膜厚が１．２ｎｍ未満の領域では、従来のポリシリコン電極でトランジスタを実現することが困難とされている。
【０００７】
ゲート電極の空乏化の実効酸化膜厚に対する差分は０．３ｎｍ程度であるが、この世代までシリコン系酸化膜を延命化するためにはメタルゲート電極の開発は必須であると言われている。
【０００８】
特に、フルシリサイド電極プロセスは、従来のＣＭＯＳプロセスとの整合性に優れているため、盛んに開発が行われている。
【０００９】
しかしながら、フルシリサイド電極プロセスは、Ｎｉ原子の拡散律則であるため、シリサイド層の厚みもしくはそのシリサイド組成比がゲート電極幅に依存してしまう。
【００１０】
さらに、ゲート寸法だけでなく不純物によってもシリサイド層の厚みが異なるため、全てのゲート電極において均一なシリサイド層を形成することは困難である。
【非特許文献１】ＩＴＲＳ２００１年度版
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上述べたように、従来の半導体装置製造方法では、フルシリサイド電極プロセスにおいて、均一なシリサイド電極を安定に形成することは非常に困難である。
【００１２】
本発明は、上記のような従来技術の課題を解決し、均一な金属シリコン化合物もしくは金属ゲルマニウム化合物からなるゲート電極を形成することを可能とした半導体装置製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、ＭＯＳトランジスタを有する半導体装置の製造方法において、  ゲート電極形成後に絶縁膜で埋め込み、前記絶縁膜を、前記ゲート電極の上面が露出するまで平坦化し、前記ゲート電極の上部に金属膜を選択的に成膜し、前記ゲート電極を金属シリコン化合物又は金属ゲルマニウム化合物にする、ことを特徴とする。
【００１４】
さらに、本発明は、複数のＭＯＳトランジスタを有する半導体装置の製造方法において、ゲート電極形成後に絶縁膜で埋め込み、前記絶縁膜を、前記各ゲート電極の上面が露出するまで平坦化し、前記ゲート電極のうちのあるものとしての第１のゲート電極の上部に第１の金属膜を選択的に成膜し、前記ゲート電極のうちの他のものとしての第２のゲート電極の上部に第２の金属膜を選択的に成膜し、前記第１及び第２のゲート電極を金属シリコン化合物又は金属ゲルマニウム化合物にする、ことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、パターン寸法に制約されず、均一な金属シリコン化合物もしくは金属ゲルマニウム化合物からなるゲート電極を形成できる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態を説明する前に、本発明者が知得する半導体装置の製造方法について説明する。
【００１７】
図５（ａ）、（ｂ）、（ｃ）、図６（ｄ）、（ｅ）は、その半導体装置製造方法の例１を説明するための断面図であり、図７（ａ）、（ｂ）、（ｃ）、図８（ｄ）、（ｅ）は、その例２を説明するための断面図である。例１と例２とは、ゲート幅の異なる例を示すものである。
【００１８】
先ず、図５（ａ）、図７（ａ）に示すように、素子分離１０１を有した単結晶シリコン基板１００上にゲート絶縁膜としてシリコン酸窒化膜１０２を形成し、その上に、シリコン膜１０３を堆積する。
【００１９】
次いで、所望のパターンにシリコン膜１０３を異方性エッチングし、ゲート電極を形成する。このとき、図５，６の例１ではゲート電極の幅を、例えば３０ｎｍとしており、図７，８の例２ではゲート電極の幅を例えば１μｍとしている。
【００２０】
さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００℃で５秒の加熱処理を施すことによって、拡散層を形成する。
【００２１】
続いて、シリコン酸化膜１０４及びシリコン窒化膜１０５を堆積した後、シリコン窒化膜１０５、シリコン酸化膜１０４のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜１０４とシリコン窒化膜１０５で囲む構造にする。
【００２２】
さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃で５秒の加熱処理を施すことによって、拡散層１０６を形成する。
【００２３】
次いで、例えば、Ｎｉ膜（１０ｎｍ）を全面に堆積し、３５０℃で３０秒程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃で３０秒程度の加熱処理を行う。これにより、ゲート電極上と拡散層上にＮｉシリサイド層１０７を形成する。
【００２４】
続いて、図５（ｂ）、図７（ｂ）に示すように、例えばシリコン窒化膜１０８（３０ｎｍ）及び層間膜１０９（２５０ｎｍ）を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ）法によって、層間膜１０９をシリコン窒化膜１０８の表面が露出するまで平坦化する。次いで、ゲート電極表面のＮｉシリサイド層１０７もしくはシリコン膜１０３が露出するように、シリコン窒化膜１０８をエッチバック法により除去する。なお、ＣＭＰ法でゲート電極上のシリコン窒化膜１０８を除去しても良い。
【００２５】
次いで、図５（ｃ）、図７（ｃ）に示すように、例えばＮｉ膜１１０（４０ｎｍ）を全面に堆積する。
【００２６】
この後、加熱処理によりＮｉとシリコンを反応させる。Ｎｉとシリコンの反応において、Ｎｉの拡散係数がシリコンのそれに比べ早いため、Ｎｉとシリコンの反応層の厚みはＮｉ膜からゲート電極へのＮｉ原子の拡散によってほぼ決まる。このため、ゲート電極部分のシリコンと反応するＮｉ原子はゲート電極直上のみならず、ゲート電極周辺から雪崩れ込むようにゲート電極部分へ拡散する。
【００２７】
さらに、シリサイド反応速度はシリコン膜中に含まれる不純物によっても変わる。これは不純物がシリサイドとシリコン界面に偏析して、反応を阻害するためだと言われている。
【００２８】
したがって、図５（ｃ）のような幅の狭いゲート電極部分では、図７（ｃ）のような幅の太いゲート電極部分に比べ、シリサイド反応に寄与するシリコンの体積が小さい分だけ、シリコン原子に対してより多くのＮｉ原子が流入する。
【００２９】
このため、図６（ｄ）に示すように幅の太いゲート電極部のシリコン膜を例えば完全にニッケルモノシリサイド膜１１１（ＮｉＳｉ）に変換させた場合、幅の狭いゲート電極部ではＮｉが過剰に供給されるためにＮｉリッチなシリサイド膜となり、図８（ｄ）に示すように、最悪の場合には未反応Ｎｉ膜除去工程においてＮｉリッチなシリサイド層が剥離されてしまう。さらに、このときシリコン電極中に含まれる不純物の種類によってシリサイド反応の進み方が異なるため、ｎＭＯＳとｐＭＯＳとでは未反応Ｎｉ剥離後に残るシリサイド層の厚みが異なる。
【００３０】
その逆に、図６（ｅ）に示すように幅の狭いゲート電極部のシリコン膜を例えば完全にニッケルモノシリサイド膜１１１（ＮｉＳｉ）に変換させた場合、図８（ｅ）に示すように幅の太いゲート電極ではゲート電極を完全にシリサイド膜に変換させるだけのＮｉ原子が供給されず、ゲート電極の下部がシリコン膜１０３のまま残ってしまう。ここでも、不純物の種類によって形成されるＮｉシリサイド層の厚みが異なることになってしまう。
【００３１】
例１、２では、ゲート幅の異なるふたつのケースを例示したが、ゲート幅が同じゲート電極でもその長手方向の長さが異なる場合、もしくはゲート電極の疎密差によっても同様な現象が起こる。
【００３２】
本発明者は、このような本発明者に独自の事柄を考慮して、本発明をなすにいたったものである。
【００３３】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００３４】
（実施例１）
図１（ａ）、（ｂ）、（ｃ）は、本発明の実施例１の半導体装置製造方法を説明するための断面図である。
【００３５】
なお、図１（ａ）は、例１で示した図４（ｂ）に続く工程図である。
【００３６】
図１（ａ）示すように、ゲート電極直上に選択的にＮｉ膜１１２を形成する。
【００３７】
この形成は、実質的に上部にのみ選択的に成膜されるが、金属膜の端部が若干はみ出して層間膜上に形成されてもよい。これにより、拡散種であるＮｉ原子の供給量を、反応する相手であるシリコン原子の消費量を制御することが可能となる。
【００３８】
例えば、ＮｉＳＯ４をめっき液として用い、めっき槽温度６０〜８０℃、めっき液ｐＨ5〜１０の範囲で無電解めっき法によりＮｉ膜１１２（４０ｎｍ）を成膜する。
【００３９】
次いで、図１（ｂ）に示すように、例えば、５００℃で６０秒の加熱処理を施すことにより、パターン幅に依存せずに、均一なＮｉシリサイド電極１１１を形成することが可能となる。
【００４０】
このとき、不純物の違いによりＮｉとシリコンの反応速度は異なるが、全てのＮｉがシリコンと反応するのに十分な加熱処理時間をかければ良い。なぜならば、シリコンとの反応に必要なＮｉ拡散量はゲート電極直上に選択的に成膜された量で限定されており、長い熱処理時間を加えてもゲート電極周辺から流れ込む心配がないからである。
【００４１】
そして、図１（ｃ）に示すように、第二の層間膜１１３上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１４を形成する。
【００４２】
次いで、コンタクト１１４を電気的につなぐＡｌ配線１１５を形成し、第三の層間膜１１６を堆積し、ＣＭＰ法により平坦化する。
【００４３】
以上の工程によって、シリサイド電極を有するＣＭＯＳトランジスタを形成することが可能となる。
【００４４】
（実施例２）
図２（ａ）、（ｂ）、（ｃ）は、本発明の実施例２の半導体装置製造方法を説明するための断面図である。
【００４５】
なお、図２（ａ）は、例１で示した図５（ｂ）に続く工程図である。
【００４６】
実施例２の図２（ａ）、（ｂ）、（ｃ）の説明は、実施例１の図１（ａ）、（ｂ）、（ｃ）で行った説明と同様であり、異なる点は、ゲート電極の幅が、実施例１では例えば３０ｎｍであるのに対して、実施例２では例えば１μｍとしていることである。
【００４７】
なお、上記実施例１、２では、ゲート電極材料に多結晶シリコン膜を用いたが、シリコンとゲルマニウムの化合物及びゲルマニウムでも良く、その場合には金属シリコン化合物ではなく金属ゲルマニウム化合物でも良い。
【００４８】
さらに、実施例１、２では、金属シリサイドとしてＮｉを用いたが、Ｅｒ、Ｔｍ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｉｒ、Ｗ、Ｍｏまたはこれらの組み合わせでも良い。
【００４９】
加えて、実施例１、２では電解めっきを用いてＮｉ膜を成膜したが、確実に成膜する方法であれば電解めっきでなくても良い。
【００５０】
また、実施例１、２では金属シリサイドとしてニッケルモノシリサイド（ＮｉＳｉ）を用いたが、Ｎｉ２Ｓｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＰｄＳｉ、Ｃｏ２Ｓｉ、ＣｏＳｉ、ＣｏＳｉ２、ＥｒＳｉ、ＥｒＳｉ１．７、ＴｍＳｉなどでも良い。
【００５１】
さらに、ゲート電極上のシリサイドと拡散層上のシリサイド材料が異なっていても構わない。
【００５２】
加えて、本実施例ではゲート絶縁膜としてシリコン酸窒化膜を形成したが、シリコン酸化膜、シリコン窒化膜でも良い。また、その形成方法も、熱酸窒化、ＣＶＤ法などが適用可能であり、本発明の実施に当たっては、その製法は問わない。
【００５３】
また、ゲート絶縁膜の材料はシリコン系酸化膜に限らず、シリコン酸化膜よりも高い誘電率を有する絶縁膜、例えば、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００５４】
なお、上記実施例１，２を組み合わせて実施することもできる。
【００５５】
異なるゲート電極幅を有する場合であっても、同時にパターン幅に依存せず均一なシリサイド電極を形成することができる。
【００５６】
（実施例３）
図３（ａ）、（ｂ）、（ｃ）、図４（ｄ）、（ｅ）は本発明の実施例３の半導体装置製造方法を説明するための断面図である。
【００５７】
実施例３は、本発明を、ＭＩＳ型トランジスタのゲート電極の形成工程に適用した場合を例示するものである。
【００５８】
はじめに、図３（ａ）に示すように、素子分離１０１を有した単結晶シリコン基板１００上にゲート絶縁膜としてシリコン酸窒化膜１０２を形成し、その上に、シリコンゲルマニウム膜１１７を堆積した。
【００５９】
次いで、所望のパターンにシリコンゲルマニウム膜１１７を異方性エッチングし、ゲート電極を形成する。
【００６０】
さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、拡散層を形成する準備をする。
【００６１】
さらに、シリコン酸化膜１０４およびシリコン窒化膜１０５を堆積した後、シリコン窒化膜１０５、シリコン酸化膜１０４のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜１０５とシリコン窒化膜１０４で囲む構造にする。
【００６２】
さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃で５秒の加熱処理を施すことによって、拡散層１０６を形成する。
【００６３】
次いで、例えば、Ｎｉ膜（１０ｎｍ）を全面に堆積し、３５０℃で３０秒程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃で３０秒程度の加熱処理を行う。これにより、ゲート電極上と拡散層上にＮｉシリサイド層１０７を形成する。
【００６４】
その後、図３（ｂ）に示すように、例えばシリコン窒化膜１０８（３０ｎｍ）及び層間膜１０９（２５０ｎｍ）を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ）法によって、層間膜１０９をシリコン窒化膜１０８の表面が露出するまで平坦化する。次いで、ゲート電極表面のＮｉシリサイド層１０７もしくはシリコンゲルマニウム膜１１７が露出するように、シリコン窒化膜１０８をエッチバック法により除去する。なお、ＣＭＰ法でゲート電極上のシリコン窒化膜１０８を除去しても良い。
【００６５】
次いで、図３（ｃ）に示すように、基板全面にレジスト膜１１８を塗布し、実質的にｎＭＯＳ領域のみ覆うように露光・現像する。その後、レジスト膜で覆われていないｐＭＯＳ領域に、例えば、無電解めっき法によりＰｄ膜（５０ｎｍ）１１９をゲート上に成膜する。
【００６６】
その後、図４（ｄ）に示すように、レジスト膜１１８を除去した後、再度、基板全面にレジスト膜１２０を塗布し、実質的にｐＭＯＳ領域のみ覆うように露光・現像する。その後、レジスト膜で覆われていないｎＭＯＳ領域に、例えば、無電解めっき法によりＥｒ膜（５０ｎｍ）１２１をゲート上に成膜する。
【００６７】
次いで、図４（ｅ）に示すように、レジスト膜１２０を除去する。この後、例えば５００℃の加熱処理を加えることにより、ｎＭＯＳ領域ではＥｒとシリコンもしくはゲルマニウムが反応することによりＥｒシリサイドもしくはＥｒゲルマナイド１２２が形成され、ｐＭＯＳ領域ではＰｄとシリコンもしくはゲルマニウムが反応することによりＰｄシリサイドもしくはＰｄゲルマナイド１２３が形成される。
【００６８】
ここで、Ｅｒシリサイド（及びＥｒゲルマナイド）、Ｐｄシリサイド（及びＰｄゲルマナイド）の仕事関数はそれぞれ、およそ４．１ｅＶと４．９ｅＶである。従って、ｎＭＯＳ領域に仕事関数が４．３ｅＶ以下のゲート電極材料を使用し、ｐＭＯＳ領域に仕事関数が４．８ｅＶ以上のゲート電極材料を使用したＣＭＯＳトランジスタを実現することが可能である。
【００６９】
なお、本実施例３では、Ｐｄ膜を無電解めっきにより成膜したが、このときに還元剤としてジメチルアンミンボラン（ＤＭＡＢ：（ＣＨ３）2ＮＨＢＨ3）などホウ素化合物を用いることにより、故意にＢを含有させたＰｄ膜を成膜することができる。その結果、仕事関数が４．８ｅＶ以上のＢもまたＰｄと同時に後工程で絶縁膜界面に拡散させることが可能であり、ｐＭＯＳ領域のゲート電極の仕事関数をより一層高くする効果がある。
【００７０】
さらに、上記各実施例にあっても、めっき法の他の手段として、選択的ＣＶＤ法、を用いることもできる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１の半導体装置製造方法を説明するための部分的な工程断面図である。
【図２】本発明の実施例２の半導体装置製造方法を説明するための部分的な工程断面図である。
【図３】本発明の実施例３の半導体装置製造方法を説明するための部分的な工程断面図である。
【図４】本発明の実施例３の半導体装置製造方法を説明するための、図３に続く、部分的な工程断面図である。
【図５】本発明者の知得する半導体装置製造方法の例１を説明するための部分的な工程断面図である。
【図６】本発明者の知得する半導体装置製造方法の例１を説明するための、図５に続く、部分的な工程断面図である。
【図７】本発明者の知得する半導体装置製造方法の例１を説明するための部分的な工程断面図である。
【図８】本発明者の知得する半導体装置製造方法の例１を説明するための、図７に続く、部分的な工程断面図である。
【符号の説明】
【００７２】
１０１  素子分離
１０２  シリコン酸窒化膜
１０３  シリコン膜
１０４  シリコン酸化膜
１０５、１０８  シリコン窒化膜
１０６  拡散層
１０７  Ｎｉシリサイド層
１０９  層間膜
１１０、１１２  Ｎｉ膜
１１１  Ｎｉモノシリサイド膜
１１３  第２層間膜
１１４  コンタクト
１１５  Ａｌ配線
１１６  第３の層間膜
１１７  シリコンゲルマニウム膜
１１８、１２０  レジスト膜
１１９  Ｐｄ膜
１２１  Ｅｒ膜
１２２  Ｅｒ領域
１２３  Ｐｄ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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